JP2008159178A - 半導体記憶装置とその書き込み制御方法 - Google Patents
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Abstract
【解決手段】相変化メモリセルからの読み出しデータを保持し及び外部から入力される書き込みデータをラッチするリードデータラッチ101と、書き込み開始までの所定サイクルの間メモリセルへの書き込みデータを保持するライトデータラッチ102と、リードデータラッチの出力のライトデータラッチへの転送の有無を制御する転送スイッチ105とを備え、リードデータラッチは外部から入力された書き込みデータを保持し、転送スイッチを介してライトデータラッチに格納され、ライトデータラッチに保持されているデータとリードデータラッチのデータとが一致するか否か判定する比較回路106と、比較回路の出力をラッチするライトフラグラッチ103を備え、書き込み要求が存在しており、比較回路の比較結果が不一致を示す場合にのみ書き込みが実行され、必要なビットにのみ書き込みが実行される。
【選択図】図5
Description
本発明において、書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行し、書き込みを実行するビットの組み合わせはページ内で任意とされており、見かけ上、ランダムな書き込みを可能としている。
前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
を備え、書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合、前記ライトデータラッチのデータの書き込みが実行され、一致の場合、書き込みを実行せず、必要なビットにのみ書き込みが実行される。
書き込みデータを、リードデータラッチに格納してから、メモリセルに書き込み中のデータを保持するライトデータラッチに転送する工程と、
書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行する工程と、を含み、既に書き込まれたデータと同一のデータの書き込みは行わず、書き込みを実行するビットの組み合わせはページ内で任意とされており、見かけ上、ランダムな書き込みを可能としている。
10ns×8サイクル×2−tWR(20ns)
=140ns
の時間が最大必要となることになる。図7に、書き込みの途中でPREコマンドが入力され、tRPが100ns(最大140ns)となった場合の動作例を示す。
10ns×4サイクル×2−tWR(20ns)=60ns
となり、通常のtRPの値(=30ns)の約2倍の時間程度になる。
10ns×2サイクル×2−tWR(20ns)=20ns
となり、通常のtRPの値(30ns)内に書き込みの時間を隠蔽することが可能となる。
11 ロウデコーダ
12 カラムデコーダ
13 ライトデータラッチ
14 センスアンプ&データラッチ回路
15 データ端子
16 入力バッファ
17 出力バッファ
18 ロウアドレスバッファ
19 カラムアドレスバッファ
20 アドレス端子
21 モードデコーダ
22 データ転送制御回路
23 Writeパルス制御回路
24 ステートマシン
100 データラッチ回路
101 Readデータラッチ
102 Writeデータラッチ
103 Writeフラグラッチ
104 センスアンプ
105 転送スイッチ
106 比較回路
107 ライトアンプ
108 Writeデータバッファ
111A、111B カラムスイッチ
112、113 NAND回路
114 NAND回路
115、116 PMOSトランジスタ
117 NMOSトランジスタ
118、119 NMOSトランジスタ
120 GST
201、204 AND回路
202 遅延回路
203 インバータ
205 シフトレジスタ
206 判定回路
207 Writeパルス発生回路
208 切替スイッチ
Claims (16)
- 書き込み要求を受けてから、予め定められたサイクル分の書き込みデータを蓄積しておき、予め定められたサイクルで複数のサイクル分をまとめてセルへの書き込みを実行し、書き込みを実行するビットの組み合わせをページ内で任意とする制御を行う制御回路を備え、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置。
- 前記制御回路は、セルへの書き込みをまとめて実行する際に、セルに前に書き込まれたデータと、前記蓄積されている、今回の前記セルへの書き込みデータと、を比較し、比較の結果、一致している場合には書き込みを行わず、不一致の場合に書き込みを行うように制御する回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記制御回路は、アクティブ(ACT)コマンドの入力後の最初の書き込みコマンドを起点として、予め定められたサイクル毎に、書き込みパルスを生成し、セルへの書き込みを複数まとめて同時に行う、ことを特徴とする請求項1又は2記載の半導体記憶装置。
- 前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、
前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
を備え、
書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合に、前記ライトデータラッチのデータのセルへの書き込みが実行され、一致の場合、書き込みは実行されず、ページ内の必要なビットにのみ書き込みが実行される、ことを特徴とする請求項1記載の半導体記憶装置。 - 複数のセルを備えたメモリアレイと、
前記セルからの読み出しデータを保持するとともに、入力された書き込みデータを保持するリードデータラッチと、
セルへの書き込みデータを保持するライトデータラッチと、
前記リードデータラッチに保持されたデータの前記ライトデータラッチへの転送の有無を制御する転送スイッチと、
を備え、
前記リードデータラッチに保持されたデータは、前記転送スイッチを介して前記ライトデータラッチに格納され、
前記リードデータラッチに保持されているデータと前記ライトデータラッチに保持されているデータとが一致するか否か判定する比較回路と、
前記比較回路の出力を保持するラッチ回路と、
を備え、
書き込み要求が存在しており、前記比較回路の比較結果が不一致を示す場合、前記ライトデータラッチのデータの書き込みが実行され、一致の場合、書き込みを実行せず、必要なビットにのみ書き込みが実行される、ことを特徴とする半導体記憶装置。 - アクティブ(ACT)コマンド発行後、ページサイズ分のメモリセルの読み出しデータが、前記リードデータラッチに格納され、前記リードデータラッチに取り込まれたデータは、リード、ライト動作が行われる前に、前記ライトデータラッチに転送され、前記リードデータラッチとライトデータラッチに同一のデータが格納される、ことを特徴とする請求項5記載の半導体記憶装置。
- 書き込み中のデータは前記ライトデータラッチに格納されており、
前記リードデータラッチには書き込み要求に対応して入力された書き込みデータが保持され、
書き込み途中のセルに対して書き込み要求が来ても、書き込み途中のセルへの書き込みは中断せずに前記セルへの書き込みを完了させ、前記セルへの書き込み完了後、次サイクルの書き込みタイミングで、前記書き込み要求の書き込みデータの前記セルへの書き込みが行われる、ことを特徴とする請求項5記載の半導体記憶装置。 - 前記ライトフラグラッチは、アクティブ(ACT)コマンドが活性化されてから、予め定められた所定サイクル後に活性化されるラッチタイミング信号を受けて、前記比較回路の出力をラッチする、ことを特徴とする請求項5記載の半導体記憶装置。
- 書き込みパルスの入力タイミングに合わせて、前記ライトデータラッチに格納されているデータに従って、前記セルへのセット又はリセット書き込みが行われる、ことを特徴とする請求項5記載の半導体記憶装置。
- 前記ライトフラグレジスタの出力と、書き込みパルスを入力し、前記ライトデータラッチの書き込みデータをビット線に出力するライトデータバッファ回路を備えている、ことを特徴とする請求項5記載の半導体記憶装置。
- バンクが活性化されるとワンショットパルスを発生させる回路と、
所定段数のシフトレジスタと、
を備え、
前記ワンショットパルスが前記切替スイッチを介して前記シフトレジスタの初段に所定の論理値データとして転送され、
前記バンクに書き込み要求が入力される度に、前記シフトレジスタは、前記所定の論理値データをシフトし、
前記シフトレジスタの最終段に前記所定の論理値データがシフトした時点で、書き込みパルスを生成する回路を備え、
前記シフトレジスタでシフトした最終段の前記所定の論理値データは、前記切替スイッチを介して前記シフトレジスタの初段にフィードバックされ、前記バンクに書き込み要求が入力される毎に前記所定の論理値データをシフトして行き、所定サイクル後に、再び、書き込みパルスを生成する、書き込みパルス制御回路を備えている、ことを特徴とする請求項5記載の半導体記憶装置。 - 前記セルは、相変化メモリセルよりなる、ことを特徴とする請求項1乃至11のいずれか一に記載の半導体記憶装置。
- 前記セルは、RRAM(Resistance RAM)、MRAM(Magnetoresistive RAM)、FeRAM(Ferroelectric RAM)のうちのいずれか一つのRAM(ランダムアクセスメモリ)を構成する、ことを特徴とする請求項1乃至11のいずれか一に記載の半導体記憶装置。
- 書き込み要求を受けてから、予め定められたサイクル分の書き込みデータを蓄積しておき、予め定められたサイクルで複数のサイクル分をまとめてセルへの書き込みを実行し、
書き込みを実行するビットの組み合わせをページ内で任意とする制御を行い、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置の書き込み制御方法。 - 書き込みデータを、リードデータラッチに格納してから、メモリセルに書き込み中のデータを保持するライトデータラッチに転送する工程と、
書き込み要求を受けてから、予め定められたサイクルで、複数のサイクル分をまとめて書き込みを実行する工程と、
を含み、書き込みを実行するビットの組み合わせは、ページ内で任意とされており、見かけ上、ランダムな書き込みを可能としてなる、ことを特徴とする半導体記憶装置の書き込み制御方法。 - 前の書き込みデータと、今回の書き込みデータを比較し、一致している場合には、書き込みを行わず、不一致の場合にのみ書き込みを行う、ことを特徴とする請求項14又は15記載の半導体記憶装置の書き込み制御方法。
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