TW200842873A - Semiconductor memory device and write control method therefor - Google Patents

Description

200842873 九、發明說明： 【發明所屬之技術領域】 &触本&明係關於半導體記憶裝置，特別是關於適用於相變化記 fe體之寫入且適當之方法與裝置。 【先前技術】 - 相:變化記憶體（PRAM)係將電流流入相變化材料（Ge2Sb2Te5 . 、’猎由所產生之焦耳熱控制結晶狀態以記憶資料之元件。 目，件溫度提昇至熔點以上並以姉^言較快之速度冷卻， 瞻則成為咼電阻之非晶質（RESET狀態）。 M t若在減而言較長之時_，保存於結晶化溫度以上、 3上皿度以下之溫度中並以相對而言較慢之速度冷卻 =作為相變化材料受到廣泛使狀Ge2sb2Te t 形下，此寫入時間需數十ns〜數百ns。 十在此隋 • 载。又，關於相變化記憶體（PRAM)可參照例如專利文獻i之記 [專利文獻1]日本特開2005-100617號公報 【發明内容】 所欲解決之誤顳 若欲將相變化元件使用在半導體記憶體單 隨機存取記憶體(DRAM)般高速且隨機之寫入，々二現^動態 會無法在1時脈週期中結束’因此需_之=2元之 保存資料之鎖存電路等，有電路規模增大之顧慮广制電路或用以 且為避免此電路賴之增大，亦可考慮採^增加寫入時之預 200842873 擷，數以使其可雜與“時_等之_之絲，但若 ==2問=形下獅嫩雜’而導致隨機 M於使肋變化記憶麵綱步絲隨機存取圮 二又圖1所頒不之動作例中，寫入相記 f 為 80ns。又，圖 1 中 ACT 係 ACT (Activate)指令，;^ ; rite 扣令 ’ NOP 係 No_〇perati〇n，PRE 係 pRECHARGE 指人:、 日t脈訊號CLK之1週期，tRCD係自ACT指令起至iite 係職恢復時間.係自pre r咖機化記憶鮮元之時間，由於較動紐機存取記憶體 、）之週期（圖1所顯示之例巾時脈週期tCK=1Qns)長，因 =1週期無法使朝記憶體單元之寫入結 t8位元單位寫入：8位元固定），可在不發生 寫入跳^之情形下執行寫入（Write)動作。 8 (D〇^D7^^ t#^^(Page w.t因ϋΐΐ8低之冑人射—歸生巾嶋作（例如i他 行，2即顯示此情形下之動作例。本來需以8位 入’而於圖2則顯不一例，在此情形下每 ;

Write發生動作中斷。 甘斗位兀（4棚）即在 士命所述寫人§己憶體單元之時間需如仍 導 例中，每4週期即在時序不;= ΐ if (pagewrite (驗)）_發生寫入競爭。 知動態隨機存取記憶體(DRAM)之構成為共用時，ut)資“ 200842873 爭’並發生寫入無法執行之問題產生。 使用於相變化記憶體中之相變化材料，例如Ge2Sb2Te5所代 材料，而寫入時間則需約數10ns〜數100ns。此係取決於使相 j材料自非晶質狀態（RESET)進人結晶狀態（SET)時結晶化 所需之時間。 所状i — ^面，將此材料使用於由動態隨機存取記憶體(DRAM) 機存取纪憶體(]^^)用途時，動態隨機存取記憶體 &本六^入週期相較於相變化記憶體寫入時間，為較短，因此 週週期使相變化記憶體寫人結束。因此除延長寫入 ώ ^ί解決此問題，採用以多數資料為一單位一併寫入之構 數資料同時寫入3 寫人間之週期數資料，將多 f咅體寫相隻化記憶體中之構成，此時，相變化記 記憶體，寫入時間，為較長， 礙麵取數單位同時勃^兩例如預擷取數一旦增大’即妨 取記憶體仃存取、對記憶體單元隨機存取之隨機存 藏相變化種ΐ人控制方法與裝置，可隱 越麵5lx長之寫人現隨機寫入。 =本案所開示之發明，係為 本發明，係配合相變化二構成概略如下。 定之個數之資料，再產=早兀等之寫入時間，預擷取預 同時寫入。 寫入％序，以將數週期分量之資料集中 本發明中，自接為宜 數之週期分量寫人，ΐ任；定之週期集中將多 可隨機寫入。 貝内組合執仃寫入之位元，外觀上 本發明中，比較上泠皆 ， 不寫入，僅於不一致時寫入:貝料與本次之寫入資料，一致時 200842873 依本發明之裝置，包含： ”列’具有多數之記憶 體單元； 項取資料鎖存器，保存 所輸入之寫入資料；存來自體早凡之讀取資料並保存 寫入資料鎖存器，保存寫 情體輩 寫入資料鎖存輯送；…、 鎖存☆中之純有無朝該 认^藉由該傳送_將保存於該讀取資料鎖存哭巾夕次；L — 於該寫入資料鎖存器中， 貝竹領仔為中之貧料存放 並包含： 外:車32二3保存於該讀取資料鎖存器中之資料盘佯存於 4冩入貝料鎖存器中之資料是否一致；及 只丁寸/、保存於 寫入旗標鎖存器，保存該比較電路之輸出； 且在顯示存在有寫入要求且該比較之比 情形下執行該寫入資料鎖存器之資料寫入；= 入，僅於必要之位元執行寫入。 调不執行寫 本發^中於ACT指令發布後，將頁尺寸分量之$ Ϊ早貧料存放於該讀取資料鎖存11内，並於執思 寫入動作前將收人該讀取資料鎖存器之f料 至^項^、 鎖存器内^資。存㈣•㈣鎖存器與該寫入資料 本發明中’寫入中之資料係存放於該寫入資料鎖 复至夕則被ί存於該讀取資料鎖存器，即使寫^要$ 序，執行將寫入此寫入途中之位元的寫入資料，寫人記 200842873 —本發明中，該寫入旗標鎖存器，自ACT指令被啟動起，在預 週期後，接受被啟動之鎖存時序減，而鎖存該比較電 本發财，配合寫人脈衝（WSET、徵阳之輸人· π存放於該寫人資料神如之龍執行設定置寫入。 本發明中其構成亦可包含： 記憶體組一旦被啟動即產生單發脈衝之電路；及 既定級數之移位暫存器； r估ΐΐΐ—1路’藉由該切換關將該單發脈衝作為既定之邏 ^値貧料傳送至鄉位暫存器之第—級，每當寫人要求被 ΐί= 口Γ立暫存器即使該既定之邏輯値資料移位，於該 位至雜位暫存11之最後狀時點，產生寫 位暫ί ㈣電路，於藉㈣切換關將藉由該移 器之第二ί 値資料反饋至該移㈣ ΐϊΐ 蚊週期後，再次產生“_。 驟：$之方法’係一種記憶體陣列之寫入方法，包含以下步 送至ίϊϊΐϊ被存放於讀取資料鎖存器内起，將該寫入資料傳 =5=^憶=，之資料之寫人資料鎖存器， '集中寫入；”、、/1於預疋之週期，執行將多數之週期分量 行寫資料’可任意在頁内組合執 不寫ΠΙ不與本次之寫人資料，一致時 依本發明，可隱藏相變化記憶體等相對而言較長之寫入時間 200842873 以實現隨機寫入。 【實施方式】 實施發明之最佳形座 為更詳細説明並敘述關於該本發明，以下參昭 之。圖3係^示將相變化記憶體適用於同步動隨機 (SDRAM)之情形下，本發明之寫人程序—例 隱體 限制，但假設相變化記憶體之寫入時間f 8〇ns ^财、: tCK，ns，8位元# u位元麵取〕 行=脈J期

需確保80ns作為寫入時間。 月*下執仃寫入’因此 一圖4顯示採用此方式以實現隨機寫入之電路方塊圖 顯不對應圖4之寫入資料鎖存器13、感應放大器&資料鎖卷‘ 14部分之電路構成之一例圖。圖6係顯示圖5之詳細電路構圖。 參照圖4即知本實施形態中記憶體組（bank)構成，與習=知 之典型的同步動態隨機存取記憶體(SDRAM)相同，以 成為前提。各每一記憶體組包含: 記憶體陣列10 ; 列解碼器（RowDecorder) 11，將列位址解碼，並選擇字元線； 行解碼器（Column Decorder) 12，將行位址解碼，並使所潠 擇之行開關導通； 寫入資料鎖存器（WriteDataLatch) 13 ;及 感應放大器&資料鎖存電路（SenseAmp&Datalatch) 14 ; 且各記憶體組中共通包含: 16位元之資料端子（dq〇〜DQ15) 15 ; 輪入緩衝器（InputBuffer) 16 ; 輪出緩衝器（Output Buffer ) 17 ; /連接位址端子20之列位址緩衝器（Row Address Buffer) 18 與行位址緩衝器（ColumnAddress Buffer) 19 ; 模式解碼器（ModeDecorder) 21，輸入時脈/CLK、時脈賦 200842873 、晶片選擇/CS、列*址選通/RAS、行位址選通/ S、寫入賦能/WE、資料遮罩/dqm; 資料傳送控制電路22 ;

Write脈衝控制電路23 ;及 狀$機（，ateMachine) 24，控制各存取週期中之狀態。 卢恶中’寫入開始時序（由例如寫入脈衝所決定），係 4 ，裝置内部預先配合寫人速度，決定預娜單位後設 假設設定為每8週期以説明之。糖e動作，係將啟 ^ 之ACT訊號輸入，以最初之Write指令為起點，每8週 J猎由内邛電路產生寫入開始時序，以進行寫入。 1藉2方式，來自外部之輸4需係8位元或4位元之連續 一貝枓，可實現隨機寫入。 Μ 此寫人，f對應於各位元線具有3麵存電路。圖5 1〇0中，顯示寫入資料鎖存器(糧eDataLath) St #料鎖存^ (W AmP&DataLatdl)之方塊詳細 參照圖5，本實施形態中資料鎖存電路部1〇〇包含： 讀，（Read)資料鎖存器101，保存來自記憶體單元之讀 =Λ4之資料端子15、輸入緩衝器16 (參照圖4)藉由互 $哲/ ;線、仃開關111Α、111Β所輪入之寫入資料鎖存之； 寫入（Write)資料鎖存器1〇2 ’保存 中寫入記憶體旱元之資料； 门 1 〇遇期 器比較Rea壤鎖存器而與獅^料鎖存 旗標鎖存器、1〇3，以鎖存時輕號wf]l鎖存交 106之輸出，並選擇執行寫入之Write緩衝電路； 早乂電路 /輸入NAND電路112 ’輸人顺6旗標鎖存11 103之輪出 WRST與Write資料鎖存器1〇2之輸出； 11出、 3輸入NAND電路113，輸人.加旗標鎖存期之輪出、 π 200842873 寫入脈衝之WSET與Write資料鎖存器1〇2之輸出之反 p通道MOS電晶體（PM0S電晶體）115、116，ϋ 連接於電源，閘極分別連接於NAND電路112、113之輪f j 於位元線。雖無特別限制，但比較電路1〇6 2邏輯才互 =一，輪出Low。！/〇線共通設於錄行，亦稱為共出通 i連ί由仃（Cdumn)選擇線選擇之行關iiia、_，與位元 一 Read資料鎖存器101 ’於ACT指令輸入後，保 疋所頃取並以錢放大HKH观應社之讀¥ 早 ，，大器綱判定記憶體單元係處於高電阻^晶體^亦 或低電阻之結晶化狀態，並保存經放大之資料。 、爿心亦 於入i，自資料端子藉由輸入緩衝器、I/O線、開關mA、謂 Ϊ:入資料時’此寫入資料亦被保存於Read資料鎖存 i送德^^母：寫人（Wme)週期’皆通過1/0線執行此資料 &後、、、D束之。亦即Read 刚，經f保存於位元 之處於有效狀態、應保存在位元中之資料。 、、、 當讀取（Read)要求自外部來到該位址時（係以圖 式 要求），自共通1/〇線讀取被保存於Read 鎖存fte資料鎖存器102，係保存正寫入記憶體單元中之資料之 料錯之輸入❹觀被啟動之起初期間，抛e資 送伴Λ由感應放大胃104將記憶體單元資料放大，並傳 k保存於Read貧料鎖存器101之資料而保存之。 於Retm知’來自感應放大器104之互補訊號端子，連接 鎖存”1 (由輸人與輪出相互連接之反相器醒、 、之正反态）。在反相器取乂丨之輸入、反相器之 12 200842873 ΐΐ與=之1^>線之間，連接有以行（CGlumn)選擇訊號控制 筮Yjs j：叫之行開關111A、111B。構成Read資料鎖存器1〇1之 mi之輸出係藉由傳送開關105(由以控制訊號1^ ttm·切断之cm〇s傳輪間所構成）輸人於斯如資料鎖奏 =、(輸入與輸出相互連接之反相器服¥3、mV4所構成之正反 器）〇 _ 其才示、貞存斋103，係由WL為High時導通之CM〇s傳 二與輸出相互連接之反相器聊5、爾6戶斤構成。該Write 二才示鎖存斋103，接受比較電路（EXN〇R) 1〇6之輸出，該比較

，路（，ΧΝΟΙ〇觸比較Read資料鎖存器、1()1之反相器腿^與 Wnte資料鎖存器之反相器INV3之輸出。 /、

Write資料緩衝器1〇8包含： NAND電路Π2，輸入Write資料鎖存器1〇2之反相器取¥4 =出、Write旗標鎖存器應之反相器腑5之輸出與寫入脈衝 I重置）WRST，其輸出連接於PM〇s電晶體116之閑極； NAND電路113，輸入Write資料鎖存器1〇2之反相器別％ 、Write旗標鎖存器103之反相器腑5之輸出與寫入脈衝 叹定）WSET，其輸出連接於源極連接在電源之pM〇s電晶體 之閘極； ： NMOS電晶體Π7，連接於PMOS電晶體Π5、116之共通汲 極（位元線）與GND之間；及 、 、NAND電路114，接受NAND電路112、113之輸出，其輸出 連接於NMOS電晶體in之閘極。導通NAND電路112、113之 ^出中’對應於Low位準之1個或2個PM〇s電晶體，且以位元 ，為電源餘’自電源躲所選擇之字元線連接之記憶體單元之 GST供給電流。 其次説明關於本實施形態中Write資料鎖存器1〇2之初始化動 作。 寫入開始時，經啟動之BANK有效•指令（aCT)被輸入後， 13 200842873 之輪入5過8週期’在寫入脈衝(wset 資料甘λ =德:自Read資料鎖存器101傳送寫入對象之 ΐΪίί存。虽傳送控制訊號腕之脈衝為High時，將Read 貝料鎖存$ ιοί之保存資料傳送至Write資料鎖存哭、ι〇2。 ίίΐπί ? ^ 101 ^ Write ί料；“2 ==b’因此即使執行傳送動作— 資料S =位ΪΐΐΤ職資料緩衝^ 108之位元線）輸出 Γηί5 f寫)糸藉由以比較電路比較w·資料鎖存器 102之，與欠Read資料鎖存器、1〇1之資料之結果判定之。、 P 103^資料不致時，將不一致之事態存放於Write旗標鎖存 之輸^車ri^i^i〇R)-電路1〇6 ’比較U資料鎖存器101 ί及相t輪出）與現在之哥加資料鎖存器102之 輸出（反相态INV3之輸出），以wpl為鎖存時 結果記憶於猶e旗標鎖存請。3貞存畴减，將比較 财ίΤίί S職旗標鎖存器1〇3之時序，係在自Read資軏 0^^資士料鎖存器1〇2傳送前夕執行。亦即讀e旗 Ϊίί l 3 f存日守序訊號肌，在傳送控制訊號Tinit之單發 脈衝產生刖夕，為High位準。 傲二匕^存在有寫入要求(WRT為High位準)，且寫入於相 : 、；、、矣存ιοί之^料不同日守（亦即比較電路（ex^q ) ϊΐΓίΓ勃輸出宜為L〇W位準，偷旗標鎖存器103之輸出為High 屮ί )T f1仃寫人。亦即構成比較電路1G6之EXN0R電路之輸 之ί出時（Write資料鎖存器102與Read資料鎖存器101 2^不-致）’ Write旗標鎖存器103之輸出（ 出)為High位準。此時N觸路112、113輪: 〇W位準’接受此輸出之NAND電路114之輸出為High位準； 14 200842873 使NMOS電晶體117成為導通。 似=存=02之反相11 mv3之輸出為_ Θ入資 枓為Hlgh)，Wme旗標鎖存器103之輸出（m ^ 貝 (二鎖存器1。卜102之輸出不一致）之、J輸出）為軸 脈衝）WSET為High時，NAND電路113 “中^脈衝（設定 寫入脈衝WSET，使PMOS電晶體115成為^為L〇W，對應於

Write資料鎖存器1〇2之反相器mv4 為 一 103 (inv5 ^^ (-鎖存裔10卜102之輪出不一致）之情形下 脈^WRST為High時，NAND電路112之輸出^ l〇w，^應 入脈衝WRST，使PMOS電晶體116成為導通。 w”、、 护ί Ϊ^相交化吕己憶體單兀之資料相同之資料之寫入要求到來 二’成為來，於共通I/O線之寫入資料，亦即Read :身料鎖存器 1之反相|§ INV1之輸出與Write資料鎖存器1〇2之反相器沉^3 j出-致之狀態’因此比較電路（EXN〇R)應之輸出^ 位準，Write旗標鎖存器103之輸出成為L〇w位準，nand電路 112、113之輸出為1^位準，1>]\408電晶體115、116皆切斷， 不執行朝記憶體單元之寫入。 如此，於各Write資料鎖存電路13執行判定，僅於所需之位 元執行寫入。 其後配合寫入脈衝（WSET、WRST)之輸入時序，按照被存 放於Write資料鎖存器1〇2之資料，執行設定或重置狀態之'寫入。

乂朝相變化記憶體單元之寫入一旦開始，即無法於途中中斷。 此係由於若在寫入途中中斷，則寫入記憶體單元之資料即會成被 破壞之狀態。於圖7顯示用以實現如前所述一連串寫入之電路例。 一相變化記憶體單元，係為將1個GST (Ga—Sb —Te :相變化 元件）與NMOS電晶體連接之形態。圖6中，於位元線與GND 之間，連接有GST120與NMOS電晶體119、GST120與NMOS 電晶體118所構成之2個記憶體單元，NMOS電晶體118、119之 15 200842873 閘極分別連接於字元線WordO、Wordl，連接於所選擇之字元飨 NMOS電晶體導通。 、感應放大裔104’判定記憶體單元係處於高電阻狀態（拙犯丁） 或低電阻狀態（SET)。感應放大器1〇4使用自外部所輸入之參考 電位VREF判定貢料，並存放於Reacj資料鎖存器。 ^與外部1/0之資料傳送，係通過連接於共通I/O線與Read 資料鎖存器101之間之行開關111A、111B執行。行開關/niA、 111B，由閘極連接行（column)選擇線之M〇s電晶體所構成。 又，與一般之動態隨機存取記憶體(DRAM)相同，對應於以行解碼 器（圖4之12)所選擇之行之行（c〇lumn)選擇線被啟 開關111A、111B導通。 從丁 ，在Read資料鎖存器101與Write資料鎖存器1〇2之間，設有 傳送訊號Tinit |High位準時導通之CM0S傳輸閘所構成之開 105，Bank啟動後之Write資料之初始化動作時與寫入要求之每8 週期，皆通過此開關1〇5，將Read資料鎖存器1〇1 write資料鎖存器102。 是否執行寫入，係藉由以比較電路（EXN〇R電路）1〇6比 Write資料鎖存器1〇2與Read資料鎖存器1〇1之資料，判定是否 ^致以決定之。·te旗標鎖存器⑽齡 電路（EXNOR電路）106之輸出。 貝仔比竿乂 m ΓΓ 器1〇3之輸出成為卿時，職資料緩衝器 刚，作’並執仃寫入。如此對記憶體單元執行寫入。 ，圖3所示之寫入程序例，説明關於本實施例之動作。以 假定朝相變化記Μ之^週_嶋讀形，參照 圖與圖4至圖6説明。外部之時脈訊號CLK之 = 用於^馳（tCK=10ns)之同步動紐機存取記憶體適 ^ 8Gns ’因此若每8位元即集中執行寫入，則 為8xl〇ns’ns ’可林發生辭讀形下執行寫入。 寫入脈衝（WSET、WRST),係自最狀寫人躲 16 200842873 期即於晶崎赴，jx執行朝 單 此例中，為取得内部之Rea 入 ?c%^ 8〇ns ^1 ^ 同，將字元由之動態隨機存取記憶體(DRAM)相 Ϊ元iiii i 1G4 ’將頁尺寸分量之記憶體 中，Read"資料赫胃料存放於Read f料鎖抑1G1。本例 甲Read貝枓鎖存态1(^，雖係以輸入盥 使用*動態隨機存取記鐘 = 放大斋之交叉耦合型鎖存放大器等。 主A應 選擇:啟二貝，所收入之資料，於最初之行(Column) 3ίϊ動則’亦執攸取、寫人存取動作前，亦傳送至Write 1〇5 _)’在^資料鎖存器101、 貝:科鎖存σσ 102存放有相同資料之時點結束放大動作。 ”後，接受行（Column)位址及Write指令（ /OilMff.lW HIA^ 111B， 位址之Read資料鎖存器ιοί。 刖 在此_ ’ Read資料鎖存器1G1之#料不傳送至抛 ^^02，Write資料鎖存器1〇2保存8週期期間中最初被傳送 當第8週期之Column選擇線下降後，WL訊號上 LRert料鎖f子器101内之資料與而te :身料鎖存器搬内之資 枓之寫入旗標確定。 K貝 巧此時點，僅在Read資料鎖存器101與Write資料 1〇2 =貧料不同時，設定Write旗標鎖存器1〇3之輸出為H^，執 4丁罵入。 後’將^ f料鎖存^ 1G1之#料，傳送至· 貝枓鎖存器102，使雙方之鎖存器1(Π、1〇2内之資料一致， 寫入於記憶體單元之資料傳送至Write資料鎖存器1〇2。 ’ 17 200842873 自Read資料鎖存器101朝Write資料鎖存器1〇2傳送 束後，則使寫入脈衝WRST與WSET同時產生。此2個寫艾^二 WRST與WSET會因係使相變化記憶體進入非晶質狀態^纟士 狀態而使寫人脈衝寬度、流入記憶體單元之電流量不^產 生有2種脈衝。一般而言，為使其進入非晶質狀態（重置狀， 需在短時間（在此為20ns)内流入高電流；為使其結晶化，7 在長k間（在此為70ns)内流入相對而言較低之電流。护宫入 脈衝WRST、WSET之脈衝寬度分別為20ns、7〇ns。 守馬 寫入脈衝WRST與WSET，雖係與前頁共通產生，但0 入則視以下條件衫滿足喊，对在寫人軸輸人^ ，鎖存器1G3之輸出（反相器INV5之輸⑽處於為⑽ 存比較電路106之比較結果不-致）之位置時， 哭 108才動作，以執行寫入。 貝才愧衝裔 寫入途中（寫入脈衝產生之期間），由Write資料 保存寫入資訊，於Read/Write之要求自外部到來情妒下w , ^8 ^ ^ ίί 資料咖ιΓ之存^内之原狀。8週_中，不更新偷 寫入脈衝WRST、WSET 一旦成為L〇w位準 達下列寫入資訊至糖❻資料鎖存器搬。、 資料將/rd，鎖存器'101内之資料傳送至. 資料鎖存；;：:之，未輸入Write資料’即因Read/Write 貝才十鎖存器101、102内之資料一致，寫入紝 之二，比前之寫入時間中寫— 資料鎖存器101 但其因 =8所週期單:輪入資料之， 例中，在輪入後’輸入預充（醜）指令。本實施 在輪入_曰令之時點，即使寫入未結束之情形下，亦繼 18 200842873 寫人。其餘L自再8週期後執行寫人，其後使字元

，此，在最長之情形下，tRp (自PRE起至ACT (Db) 10nsx8 週期 X2-tWR (2〇ns) =140ns 圖7顯示在寫入途中輸入pRE指令， 14〇ns)之情形下之動作例。 M IGOm (取大 例如寫入週期成為4〇ns時，tRP為： 10nsx4 週期x2_tWR (2〇ns) =6〇加 成一般tRP數値（=30ns)之約2倍之時間左右。 假定可實現20ns之寫入週期，tRp即為： 10nsx2 週期X2_tWR (20ns) =20ns 可將寫入時間隱藏在一般之tj^p數値（如批）内。 ，8 j顯示寫人週期成為4Gns時動作例之時 ，，中之位元，又有寫人要求（朝同—位址之寫人要求二 中，寫入中之資料存放在猶e資料鎖存器1犯 甲冩入負料被保存於Read資料鎖存器1〇1。 ^施例中’如前所述’即使寫入“來到寫入途中之位元， 寫入亦在不帽，使朝記㈣單元之寫人朗最後έ士束。 舰單元之寫人結賴，在晶片崎產生之τ—週期之 序’將此資料（前人射之位元之寫人倾）寫入記憶 圖9係顯示本實施例巾Write脈衝控制電路23之構成例圖。 圖10顯示將圖9之電路動作波形示意圖。 脈衝控制電路23，包含移㈣存器2〇5與判定電路 〇6。萄訊號(RowBankadd)為 High 時，輪入訊號（R〇wBankadd) 延遲電路202、輸入延遲電路202之輪出之反相器2〇3與輪入訊 19 200842873 ί與反相器203之輸出之and電路204白其邊 ϊίί延遲電路搬之延遲時間所決定之脈衝寬度之單發脈 於 Ψ : C ^5fl^(C〇1_BankaddkANDt^0l2 2=將入移位暫存器、205之各級。藉由切換開關 之輸出與移位暫存器205之最後級輸出 (R8)，輸入至移位暫存器2〇5之第一級。 之龄旦if If此訊號使單發脈衝產生（屢電路綱 輸出）傳tHigh貝料至移位暫存器2〇5之R〇。 ’ 1^驗要求（術為High)來到該麵K，即使 此被SET之High賢料移位。 迥期移位暫存器205之最後級R8之時點，8 到來’判定電路2°6之輸出為_，自偷 ms輸出wst、wset ’對記憶體單元執行寫入。 至第二if R8之資料，藉由切換開關2〇8反饋 ..l^l 〇 ’每次寫入要求（每當WRT之High脈衝 產生寫入脈衝WRST、WSET。週期後自勤脈衝產生電路207 R 序^中所示’顯示接受BANK有效訊號（Row

Bank add^，§又疋Hlgh資料於R〇，因斯池要求使此移位，以僅 ，R8 =疋Hif 0寸為起點，產生寫入脈衝wset、徽8丁。藉由 Γΐ=ί速;，相變化記憶體之記憶體單元之寫入時 目/Ίϋ’即使連續之寫人位元不為8位元固定，亦可實 速产C ”交長之tRP期間之缺點，但此係由於假 40ns；2〇ns， ㈣寫人材料’即使係動態隨機存取記憶體 (DRAM)H^貫爾齡雑發記憶體。 又’在’不之電路構成之情形下，係以BANK單位執行 20 200842873 寫入。然 ，本㈣料限定於BA服單位之寫人，亦可以晶片 早{一併或將BANK分割為數區塊(Block；m執行寫入。 二包ί本】㈣之機化記龍之同步_隨機存取 wdu體之土統構成圖。參照圖11即知系統1包含： 上述實施例之同步動態隨機存取記憶體裝置2，· 擷取解碼並執行命令之中央處理單; 同步動態隨機存取記憶體控制器4, &含 入 * (^ϊί：ι ^ 控制哭：、同:動rSli處理單元3、同步動態隨機存取記憶體 4同步動悲隨機存取記憶體裝置2供 中雖無特別限制，但中央處理單元3連接於㈣G tjn 二:置r二處 =门，可為二 科脈產生器。系統}巾，同步動 、、之PLL荨内 晶片亦或以DIMM等形態配置。對同；動：：二體裝置2可為 2執行記憶體存取（Read/Write)時5匕，存，記憶體裝置 隨機存取記憶體控制器4發布命八，回二=处早兀3對同步動態 制器4將來自中央處理單元3之;取記憶體控 取記憶體裝置2之指令程序，同步動態隨機存 供給該指令程序。自中央處理單元f癸子取圯憶體裝置2 隨機存取記憶體控制器4產生例如巴3X斛二入指令時，同步動態 数T、_。又，同步^之指令程序（ACT、 動態隨機存取記憶體2之^體^理===4 ’執行同步 ⑽等）。祕丨適合構成資 1 =序·^ (_、 訊處理系統。 衣罝忒仃動式通訊終端機等資 上述實施例中，雖係以相蠻化 相變化記憶體外，亦在為以高速實現但本發明除 存取記憶體或靜態隨機存取記憶體態隨機 乂又之寫入時 21 200842873 間之記憶體元件，例如RRAM (Resistance (Magnetoresistive RAM) > FeRAM (Ferroelectric RAM： 纖）等時有效。 电式 '以上雖已就上述實施例説明本發明，但本發明並不僅限制於 j實施例之構成’當跡包含於本發_圍内若為該業者可 月b執行之各種變形、修正。 、 【圖式簡單說明】 士圖1係説明相變化記憶體之以8位元單位寫入（8位元固 之時序圖。 ^ ^ 之時K係説明相變化記憶體之以8位元單位寫人（發生中斷） 圖3係説明本發明之一實施例之動作例之時序圖。 圖4係顯示本發明之一實施例構成圖。 圖。圖5係顯示本發明之一實施例之資料鎖存電路部構成之一例 構成之 一圖6係顯示本發明之一實施例之資料鎖存電路部詳細 例圖。 圖 7係説明本發明之一實施例動作之另一例之時序圖。 圖8係説明本發明之一實施例動作之又一例之時序^ 示本發明之一實施例之職脈衝控制電路口構成圖。 例之林㈣之-實施狀働e _㈣電路之動作 圖11係顯示本發明之一實施例之系統構成圖。 【主要元件符號說明】 CLK :時脈訊號 D0〜Db ··資料 INV1、mv2、mv3、mv4、mV5、m υ ·反相器 22 200842873

Tinit :控制訊號（傳送控制訊號）（傳送訊號） WRST:寫入脈衝（重置）〇重置脈衝） WSET :寫入脈衝（設定）（設定脈衝） WFL :鎖存時序訊號 WordO、Wordl :字元線 VREF :參考電位 I :系統 • 2 :同步動態隨機存取記憶體裝置（SDRAM) . 3 :中央處理單元(CPU) 4:同步動態隨機存取記憶體控制器 ❿ 5:時脈產生器 6·· 10裝置 :記憶體陣列 II ·列解碼器（R〇wDecorder) 12 ·行解碼器（c〇iumnDeC〇rder) 13 ·寫入資料鎖存器（WriteDataLatch) (Write資料鎖存電 路）< 14 ·感應放大器&資料鎖存電路（j^nseAmp&Datalatch) 15 : 16位元之資料端子（dq〇〜DQ15) φ 16 ·輸入緩衝器（1叩说Buffer) 17 ·輸出緩衝器（Output Buffer ) 一 18 ·列位址緩衝器（row Address Buffer) 19 ·行位址緩衝器（c〇iumn Address Buffer ) — 20 :位址端子 21 ·模式解碼器（ModeDecorder) 22 :資料傳送控制電路 23 : Write脈衝控制電路 24 ·狀態機（state Machine ) 100 :資料鎖存電路部（資料鎖存電路） 23 200842873 101 :讀取（Read)資料鎖存器（鎖存器） 402 :寫入（Write)資料鎖存器（鎖存器） 103 : Write旗標鎖存器 、 104 :感應放大器 105 :傳送開關（開關） 106 :比較電路（EXNOR) (EXNOR電路） 107 :寫入放大器 ’ 108 : Write資料緩衝器 . 111A、111B :行開關 112、113、114 : 3 輸入NAND 電路（NAND 電路） • 115、116 : P通道MOS電晶體（PMOS電晶體）

117、118、119 : NMOS 電晶體 120 ： GST 201、204 : AND 電路 202 :延遲電路 205 :移位暫存器 206 :判定電路 207 : Write脈衝產生電路 1 208:切換開關 24

Claims (1)

1. 200842873 申請專利範圍： i. -種半導體記憶裝置，其特徵在於包含： 記憶體陣列，具有多數之記憶體單元；及 箱，行如下控制：自接受寫入要求起，累積相當 之週i i f定之週期分量之寫入資料，於該預先訂定 體單元，麵+寫入記憶 且外觀上可隨機寫入。 2- 入V ⑽_ Τ執仃對5己慽體早兀之寫入時，比較先前寫 窵早；°之資料與該正進行累積之本次該記憶體單元之 ^貝1L空制使在比較結果—致時不執行寫人，而在比較結 果不一致時執行寫入。 3· 範圍第1項之半導體記憶裝置，其中該控制電路以 指令輸入後的最初之寫入指令為起點，於每一預 中行產生寫人脈衝，並將對於記憶體單元之寫入集 含申月專利範圍第〗項之半導體記憶裝置，其巾該控制電路包 貧料鎖存器，保存來自該記憶體單元之讀取資料，並 保存所輪入之寫入資料； 、1 育料鎖存器，保存對記憶體單元之寫入資料；及 、送開關，控制保存於該讀取資料鎖存器之資料的是否 遠寫入資料鎖存器傳送； 且藉由該傳送開關將保存於該讀取資料鎖存器之資 放於該寫入資料鎖存器中， 祖你f包含一比較電路，判定保存於該讀取資料鎖存器中之資 针一保存於該寫入資料鎖存器中之資料是否一致； 、 在顯不存在有寫入要求且該比較電路之比較結果不一致 25 200842873 之情形，執行將該寫入資料鎖存哭之資 在顯示該比較電路之比較結果_4之_.:=記憶體單元； 頁内之必要位元執行寫入。 7不執仃寫入，僅於 5. 6. 7· 一種半導體記憶裝置，包含： 巧憶?陣列’具有多數之記憶體單元； 瀆取資料鎖存器，保存來自 保存所輸入之寫入資料；/〜豆兀之頃取資料，並 寫入資料鎖存器，保存對於記憶體單 向該鎖，=該讀取資料鎖存器中之^的是及否 存放;ί寫由its，：取資料鎖存財^ 於該中之資料與保存 標j存器’保存該比較電路之輸出； 並在顯不存在有寫入要求， 致之情形’執行該寫人資料鎖存‘ ‘ 2結果不- 較電路之比較結果―致之情；m寫人，而在顯示該比 執行寫入。 4，减彳了寫人’僅於必要之位元 ΓΑϋ^15帛5項之铸體記錄置，其巾，於有攻 存放，_取資料鎖存器内，：：賣取取資料 器之資料傳送至該寫入資:料鎖存器使S t申㈣鎖存財存放補之資料。 如4 5項之半導體記憶裝置，其中 二^之Ϊ料存放於該寫人*料鎖存11内， 寫入取胃料鎖存器_存有因應於寫人要求而輸入之 右對因應於第1寫入要求之寫入途中之記憶體單元有另一 26 200842873 單元之步=中:應入要求而進行寫入至該記憶體 一週期之元之寫人完成後，才在下 該記憶體單元。、以另寫入要求之寫入資料寫入至 存器自有效記憶裝置’其中該寫入旗標鎖 9· 如争存㈣峨’鎖存該比較電路之輸出。 10 之輸入時序記憶裝置，其中配合寫入脈衝 記憶體單元執ί'設存器内之資料，對該 之半ϊ體記憶裝置，其中包含一寫入 該寫入資料禮户]=寫入旗標鎖存器之輸出與寫入脈衝’將 η ?么!鎖存器之寫入資料輪出至位元線。 .°申1專她圍第5項之半導體記憶裝置，Α中包含. 一旦被啟動即產生單發脈衝之電路;及 既疋級數之移位暫存器，· 巧包含一電路，藉由切換開 輯値資料傳送至姉位暫存m級，s 多位暫存器即令該既定之邏輯値資料二 產生/寫入脈ί 料移位至該移位暫存器之最後級之時點 ㈣一寫^脈衝控制電路，藉由該切換開關將藉由該移 軿六=為:位之最後級之該既定之邏輯値資料反饋至該移位 之第級，母當寫入要求被輸入至該記憶體組，即令該 η既rif料雜，於既定聊後，再次魅寫入脈衝。 2.如申5月專利範圍第1項之半導體記憶裝置，其中該記愔體單 元係由相·記舰單元所構^ 早 13.如申請專利範圍第5項之半導體記憶裝置，其中該記憶體單 27 200842873 元係由相變化記憶體單元所構成。 14·如申請專利範圍第1項之半導體記憶裝置，其中該記憶體單 元，構成 PRAM (Resistance RAM)、MRAM (Magnetoresistive RAM)、FeRAM (Ferroelectric RAM)中任一種 RAM (隨機存 取記憶體）。 15· —種資訊處理系統，具有申請專利範圍第1項之半導體記伊 裝置。 〜 16· —種資訊處理系統，具有申請專利範圍第5項之半導體記憶 裝置。 心 17· —種半導體記憶裝置之寫入控制方法，其特徵在於·· 量要求起’累積相當於1頁尺寸之預定之週期分 集中將累積之多數週期分量之寫入資料 機寫=錄行寫蚊位纽合在s叫任意，科觀上可隨 18. 法如申其=;口項之半導體記峨之寫入控制方 自寫入資料被存放於讀取資料鎖存 ί送至保存有正寫人於該記憶體單寫入資料 存器；及 ^之讀之寫入資料鎖 量集=寫入要求起’於預定之週期，執行將多數之遇期分 19. 、去如Ιΐ專利範圍第17項之半導體記情f晋之宜 ^ ’其中比較上次之寫人資料與本次’n置之寫入控制方 料-致時不執行寫入，僅於不一致時才執行在兩寫入資 十一、圖式: 28