CN104485930B - 一种高效时钟输入控制电路 - Google Patents
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Abstract
本发明是一种高效时钟输入控制电路，包括外部时钟信号端CLK，外部时钟信号端CLK通过PATH1通道和PATH2通道分别连接控制两个串联的NMOS管MN2和NMOS管MN1的栅极，所述PATH2通道为外部时钟信号端CLK直接连接到NMOS管MN1的栅极，其中在所述PATH1通道中设置有内部时钟ACT信号反馈回路，并产生CKII和CLK信号一起控制NMOS管MN1和NMOS管MN2，所述ACT信号反馈回路主要包括三输入与非门NAND和两输入或非门NOR。采用本发明技术方案，在不同输入时钟情况下，特别是时钟上升/下降时间较大时，都能产生可靠的存储器内部控制时钟，并且效率高，电路可靠性高。
Description
技术领域
本发明属于集成电路及存储器领域，具体涉及一种带有时钟ACT信号反馈回路的高效时钟输入控制电路。
背景技术
随着集成电路设计水平和工艺技术的不断提高，电路的复杂程度也随之提高，如今所设计的芯片少则几百万门，多则更是达到了几千万门。与此同时，对复杂电路的高速度和低功耗也提出了越来越高的要求，特别是在处理器、存储器、个人电脑以及计算机系统的应用中。据统计，2010年存储器已经占到集成电路市场总额的22%，加之近年来先进工艺的不断推出，存储器占整个市场份额的比例更有所扩大。
为了提高复杂电路系统的性能，将一套系统集成到一块硅片上SOC（System onChip）的设计已成为一种趋势。在SOC设计过程中，存储器的设计占有非常大的一个比重。因此，对于一个复杂的电路系统，其内部存储器性能和稳定性的好坏直接影响到整个系统的成败。
此外，对于很多高速系统，对其内部存储器的速度要求很高，特别是在CPU、ESC、DSP设计方面。其内部嵌入的存储器影响整个芯片的速度，对整个系统的功耗和速度有非常大的影响。因此，如何设计高速、可靠、稳定的存储器成为存储器设计者需要考虑的问题。
在整个存储器设计过程中，其时序控制电路设计是一项很重要的工作，最基本的就是时钟输入控制模块的设计。在现有的设计中，一般采用的时钟输入控制电路如下图1所示。图1展现了由外部输入时钟CLK产生存储器内部控制时钟ACT的电路。外部时钟CLK通过PATH1（虚线框内）和PATH2分别控制两个串联NMOS管MN1、MN2的栅极。其中PATH2为CLK直接连到MN1的栅极，PATH1通过反相器对电路1、反相器INV1、与非门NAND、或非门NOR产生CKII信号连接到MN2的栅极。两输入NAND和NOR的另一个输入分别接控制信号CSB和PD，CSB和PD通过控制CKII来最终控制ACT信号。电路1的一对反相器用于调节PATH1上的信号延时。
当CLK和CKII信号同时为高电平1时，MN1和MN2导通致使NODE1被拉到低电平0，再通过反相器INV4使得存储器内部时钟信号ACT输出为高电平。若当CLK以及CKII两个信号任何一个为低电平时，ACT输出保持不变，直到DBL信号为低时，通过PMOS管MP1以及将NODE1拉高，通过反相器INV4从而使输出ACT为低。这样一来便可通过PATH1中的CSB、PD以及DBL等控制信号，产生存储器内部读写控制时序。
在高速应用中，按照图1中的存储器时钟输入控制电路，如果外部输入时钟的上升\下降时间较大，传统的电路就不能完全满足要求。在这种情况下，CLK和CKII信号无法达到同时为高，这样则有可能无法产生内部时钟信号ACT，导致存储器无法工作，如图2所示。
为了解决上述问题，提高所设计的存储器在不同输入时钟情况下的可靠性，本发明提出了不同的方案，并在实际存储器设计中进行验证，取得了良好的效果。
发明内容
本发明的目的在于克服现有技术存在的问题，提供一种高效时钟输入控制电路。
为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：
一种高效时钟输入控制电路，包括外部时钟信号端CLK，外部时钟信号端CLK通过PATH1通道和PATH2通道分别连接控制两个串联的NMOS管MN2和NMOS管MN1的栅极，所述PATH2通道为外部时钟信号端CLK直接连接到NMOS管MN1的栅极，其中：
所述PATH1通道中设置有内部时钟ACT信号反馈回路，并产生CKII和CLK信号一起控制NMOS管MN1和NMOS管MN2；
所述ACT信号反馈回路主要包括三输入与非门NAND和两输入或非门NOR，所述三输入与非门NAND三个输入端分别连接内部时钟信号ACT、外部时钟信号端CLK和CT信号，其输出端通过反向器INV1连接其自身的CT信号输入端，同时其输出端还通过一反向器电路与控制信号CSB分别连接到两输入或非门NOR的两个输入端，两输入或非门NOR的输出端产生CKII信号连接控制NMOS管MN2的栅极。
进一步的，所述三输入与非门NAND中的上拉电路由两个PMOS管串联之后再与一个PMOS管并联，下拉电路则相反，由两个NMOS管先并联，再和另一个NMOS管串联。
进一步的，所述三输入与非门NAND的上拉电路中单独并联的PMOS的栅极以及下拉电路中单独串联的NMOS管的栅极分别与外部输入时钟信号CLK端和内部时钟信号ACT对应连接。
进一步的，所述ACT信号反馈回路中的反向器电路中至少包括一个反向器。
本发明的有益效果是:
采用本发明技术方案，在不同输入时钟情况下，特别是时钟上升/下降时间较大时，都能产生可靠的存储器内部控制时钟，并且效率高，电路可靠性高。
附图说明
图1为传统存储器时钟输入控制电路；
图2为应用图1中外部输入时钟上升/下降时间较大时ACT信号无法产生；
图3为本发明中包含ACT反馈回路的时钟输入控制电路；
图4为本发明中的三输入与非门NAND内部结构电路；
图5为本发明时钟输入控制电路的时序关系图。
具体实施方式
下面将参考附图并结合实施例，来详细说明本发明。
如图3所示，本发明实施例中的一种高效、可靠的时钟输入控制电路，其包含存储器内部时钟ACT信号的反馈回路，通过PATH1通道产生CKII和CLK信号一起控制NMOS管MN1和MN2，当MN1和MN2打开时，NODE1被拉低，ACT变高。当DBL信号为低电平时，PMOS管MP1打开，NODE1拉高，通过反相器INV4将ACT信号拉低。另外，通过反相器INV2和INV3，将NODE1节点的电位始终钳制在高或者低。与先前提到的电路不同，图3中所示的PATH1通道电路包含ACT信号的反馈电路。存储器内部时钟信号ACT和外部时钟输入信号CKL以及CT信号一同连到三输入与非门NAND的三个输入，其输出通过反向器电路（小虚线框内，本实施例中使用一个反向器）与控制信号CSB一同连到两输入或非门NOR的输入，从而产生CKII信号。图3中所涉及的三输入与非门NAND并非通常所用的与非门，其电路结构如图4所示。其上拉电路由两个PMOS管串联之后再与一个PMOS管并联，下拉电路则相反，由两个NMOS管先并联，再和另一个NMOS管串联，相应的信号输入如图4所示。图4中的与非门电路应用与图3的控制电路时，上拉电路中单独并联的PMOS的栅极以及下拉电路中单独串联的NMOS管的栅极与外部输入时钟信号CLK端和内部时钟信号ACT对应连接。
电路工作时，若外部输入时钟CLK为低电平，则通过三输入与非门NAND的输出CKI为高电平，如果此时控制信号CSB变低，CLK升高，则通过NOR的延时，CKII变高，此次CLK和CKII信号同时为高，MN1和MN2同时打开，NODE1被拉低，通过反相器INV4是的ACT输出变高。一旦ACT信号升高，三输入与非门的输出CKI被拉为低电平0，通过电路1和NOR的延时，CKII也被拉低，MN2被关掉。这相对于一旦内部时钟信号ACT起来，通过PATH1通道即产生一个CKII的脉冲。这样一来，就能保证在输入时钟上升/下降时间比较大的情况下，存储器内部时钟能够确定产生。图3电路的具体工作时序如图5所示。
如图5所示，当外部输入时钟信号CLK为低时，与非门NAND使得CKI信号始终为高（图中标号1），当CLK变为高电平时，CKI的值由ACT反馈信号控制。一旦控制信号CSB为低，由于CKI为高，致使MN2的栅极控制信号CKII变高（图中标号2），CKII的升高使MN1和MN2同时导通，从而引起ACT信号变高（图中标号3）。由于ACT信号为高，引起CKI信号拉低（图中标号4），进而可把CKII信号拉低关闭（图中标号5）。此时，存储器内部控制时钟正常产生。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种高效时钟输入控制电路，包括外部时钟信号端CLK，外部时钟信号端CLK通过PATH1通道和PATH2通道分别连接控制两个串联的NMOS管MN2和NMOS管MN1的栅极，所述PATH2通道为外部时钟信号端CLK直接连接到NMOS管MN1的栅极，其特征在于：
所述PATH1通道中设置有内部时钟ACT信号反馈回路，并产生CKII和CLK信号一起控制NMOS管MN1和NMOS管MN2；
所述ACT信号反馈回路主要包括三输入与非门NAND和两输入或非门NOR，所述三输入与非门NAND三个输入端分别连接内部时钟信号ACT、外部时钟信号端CLK和CT信号，其输出端通过反向器INV1连接其自身的CT信号输入端，同时其输出端还通过一反向器电路与控制信号CSB分别连接到两输入或非门NOR的两个输入端，两输入或非门NOR的输出端产生CKII信号连接控制NMOS管MN2的栅极。
2.根据权利要求1所述的高效时钟输入控制电路，其特征在于，所述三输入与非门NAND中的上拉电路由两个PMOS管串联之后再与一个PMOS管并联，下拉电路则相反，由两个NMOS管先并联，再和另一个NMOS管串联。
3.根据权利要求1或2所述的高效时钟输入控制电路，其特征在于，所述三输入与非门NAND的上拉电路中单独并联的PMOS的栅极以及下拉电路中单独串联的NMOS管的栅极分别与外部输入时钟信号CLK端和内部时钟信号ACT对应连接。
4.根据权利要求1所述的高效时钟输入控制电路，其特征在于，所述ACT信号反馈回路中的反向器电路中至少包括一个反向器。
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