CN108389599A - 一种字线译码电路 - Google Patents

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Abstract

本发明公开一种字线译码电路，包括：块选择电路，用于将块选择信号和块许可信号转化为块选择信号A和互补块选择信号B；第一下拉电路，用于将所述块选择信号A转换为选择线输入SELi；第二下拉电路，用于将所述互补块选择信号B转换为互补选择线输入SELbi；锁存电路，用于将所述选择线输入SELi和互补选择线输入SELbi进行加速翻转和锁存；第一高压转换电路，用于将所述选择线输入SELi转换为互补高压选择线输出SELb；第二高压转换电路，用于将所述互补选择线输入SELbi转换为高压选择线输出SEL；第三下拉电路，用于在所述互补块选择信号B的控制下加快所述互补高压选择线输出SELb的建立。

Description

一种字线译码电路
技术领域
本发明涉及一种译码电路，特别是涉及一种字线译码电路。
背景技术
进行高速IP设计的时候，字线(WL)的上升速度对速度有决定性的影响，为了加快读取速度，一般都会增加字线译码电路的晶体管尺寸，除了晶体管尺寸，地址信号译码的速度也很关键。
图1为现有译码电路的电平转换电路，包括块选择电路10、第一下拉电路20、第二下拉电路30、锁存电路40、第一高压转换电路50、第二高压转换电路60。块选择电路10由4输入与非门I142和2输入与非门I143组成，用于将块选择信号XPA/XPB/XPC和块许可信号XPEN转化为块选择信号A和互补块选择信号B；第一下拉电路20有NMOS管M36和M32组成，用于将块选择信号A转换为选择线输入SELi；第二下拉电路30有NMOS管M38和M31组成，用于将互补块选择信号B转换为互补选择线输入SELbi；锁存电路40由PMOS管M29、NMOS管M33和PMOS管M27以及NMOS管M37组成，用于将选择线输入SELi和互补选择线输入SELbi进行加速翻转和锁存；第一高压转换电路50由PMOS管M26和NMOS管M35组成，用于将选择线输入SELi转换为互补高压选择线输出SELb；第二高压转换电路60由PMOS管M28和NMOS管M34组成，用于将互补选择线输入SELi转换为高压选择线输出SEL。
具体来说，块选择地址信号XPA/XPB/XPC和块许可信号XPEN连接至4输入与非门I142的输入端，4输入与非门I142的输出即为块选择信号A，其连接至第一下拉电路20的NMOS管M32的栅极和2输入与非门I143的一输入端，块许可信号XPEN连接至2输入与非门I143的另一输入端，2输入与非门I143的输出即为互补块选择信号B，其连接至第二下拉电路30的NMOS管M31的栅极；NMOS管M32的漏极连接至NMOS管M36的源极，NMOS管M36的漏极与NMOS管M35的栅极、PMOS管M26的栅极、PMOS管M29的漏极、NMOS管M33的漏极和PMOS管M27的栅极以及NMOS管M37的栅极相连组成选择线输入SELi节点，NMOS管M31的漏极连接至NMOS管M38的源极，NMOS管M38的漏极与NMOS管M34的栅极、PMOS管M28的栅极、PMOS管M27的漏极、NMOS管M37的漏极和PMOS管M29的栅极以及NMOS管M33的栅极相连组成互补选择线输入SELbi节点；PMOS管M26的漏极与NMOS管M35的漏极相连组成互补高压选择线输出SELb节点，PMOS管M28的漏极与NMOS管M34的漏极相连组成高压选择线输出SEL节点；NMOS管M35、M32、M33、M37、M31、M34的源极接块偏置端XDBIAS，NMOS管M35、M32、M33、M37、M31、M34、M36、M38的体端接地，PMOS管M26、M28的源极接第二高压电源ZVDD2，PMOS管M29、M27的源极以及PMOS管M29、M27、M26、M28的体端接高压电源ZVDD，NMOS管M36、M38的栅极接电源电压VD5。
译码电路经过电平转换电路的电平转换，以进行块(block)选择。
块(Block)选择选中后，进行块(block)内部字线选择，图2为现有技术的译码电路的字线选择电路，其由PMOS管WLPH<15:0>和NMOS管WLNHU<15:0>、NMOS管WLNHD<15:0>组成，互补高压选择线输出SELb连接至PMOS管WLPH<15:0>的栅极和NMOS管WLNHD<15:0>的栅极，高压选择线输出SEL连接至NMOS管M42的WLNHU<15:0>栅极，PMOS管WLPH<15:0>的漏极与NMOS管WLNHU<15:0>的源极和NMOS管WLNHD<15:0>的漏极相连组成字线电压输出WL<15:0>，NMOS管WLNHD<15:0>的源极接块偏置端XDBIAS，高压信号XPZ<15:0>连接至PMOS管WLPH<15:0>的源极和NMOS管WLNHU<15:0>的漏极。
译码电路译码时译码顺序：块选择地址信号XPA/XPB/XPC和块许可信号XPEN选中—>块选择信号A变低/互补块选择信号B变高—>互补选择线输入SELbi拉低—>选择线输入SELi拉高—>互补高压选择线输出SELb拉低/高压选择线输出SEL拉高—>选中的字线输出WL被对应的高压信号XPZ冲高。
然而，上述译码电路存在如下缺点：互补高压选择线输出SELb拉低太慢，影响字线输出WL的上升速度。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种字线译码电路
以在LDMOS管线性区体现一定漂移区噪声贡献，又能在漏源电压Vds增大的情况下反映正常的噪声变化物理趋势。
为达上述及其它目的，本发明提出一种字线译码电路，包括：
块选择电路，用于将块选择信号XPA/XPB/XPC和块许可信号XPEN转化为块选择信号A和互补块选择信号B；
第一下拉电路，用于将所述块选择信号A转换为选择线输入SELi；
第二下拉电路，用于将所述互补块选择信号B转换为互补选择线输入SELbi；
锁存电路，用于将所述选择线输入SELi和互补选择线输入SELbi进行加速翻转和锁存；
第一高压转换电路，用于将所述选择线输入SELi转换为互补高压选择线输出SELb；
第二高压转换电路，用于将所述互补选择线输入SELbi转换为高压选择线输出SEL；
第三下拉电路，用于在所述互补块选择信号B的控制下加快所述互补高压选择线输出SELb的建立。
进一步地，所述第三下拉电路包括N MOS管M39和NMOS管M30。
进一步地，所述NMOS管M39的漏极连接所述互补高压选择线输出SELb，栅极接电源电压VD5，源极连接所述NMOS管M30的漏极，所述NMOS管M30的栅极接所述互补块选择信号B，源极接块偏置端XDBIAS。
进一步地，所述块选择电路包括一个4输入与非门I142和一个2输入与非门I143，所述块选择地址信号XPA/XPB/XPC和块许可信号XPEN连接至所述4输入与非门I142的输入端，所述4输入与非门I142的输出即为所述块选择信号A，其连接至第一下拉电路和所述2输入与非门I143的一输入端，所述块许可信号XPEN连接至所述2输入与非门I143的另一输入端，所述2输入与非门I143的输出即为所述互补块选择信号B，其连接至第二下拉电路以及所述NMOS管M30的栅极。
进一步地，所述第一下拉电路包括NMOS管M36和NMOS管M32，所述NMOS管M32的漏极连接至NMOS管M36的源极，所述NMOS管M36的漏极连接至所述选择线输入SELi节点，栅极连接至电源电压VD5，所述NMOS管M32的源极接块偏置端XDBIAS，栅极接所述块选择信号A。
进一步地，所述第二下拉电路包括NMOS管M38和NMOS管M31，所述NMOS管M31的漏极连接至所述NMOS管M38的源极，所述NMOS管M38的漏极连接所述互补选择线输入SELbi节点，栅极连接至电源电压VD5，所述NMOS管M31的源极接块偏置端XDBIAS，栅极接所述互补块选择信号B。
进一步地，所述锁存电路包括PMOS管M29、NMOS管M33和PMOS管M27以及NMOS管M37，所述PMOS管M29的漏极、NMOS管M33的漏极和PMOS管M27的栅极以及NMOS管M37的栅极相连连接至所述选择线输入SELi节点，所述PMOS管M27的漏极、NMOS管M37的漏极和PMOS管M29的栅极以及NMOS管M33的栅极相连连接至所述互补选择线输入SELbi节点，所述PMOS管M29和PMOS管M27的源极连接高压电源ZVDD，所述NMOS管M33和NMOS管M37源极接块偏置端XDBIAS。
进一步地，所述第一高压转换电路包括PMOS管M26和NMOS管M35，所述PMOS管M26的漏极与NMOS管M35的漏极相连连接所述互补高压选择线输出SELb节点，所述PMOS管M26的栅极与NMOS管M35的栅极相连连接至所述选择线输入SELi节点，所述PMOS管M26的源极连接第二高压电源ZVDD2，所述NMOS管M35源极接块偏置端XDBIAS。
进一步地，第二高压转换电路包括PMOS管M28和NMOS管M34，所述PMOS管M28的漏极与NMOS管M34的漏极相连连接所述高压选择线输出SEL节点，所述PMOS管M28的栅极与NMOS管M34的栅极相连连接所述互补选择线输入SELbi节点，所述PMOS管M28的源极连接第二高压电源ZVDD2，所述NMOS管M34源极接块偏置端XDBIAS。
进一步地，所述NMOS管M39、NMOS管M30、NMOS管M35、NMOS管M32、NMOS管M33、NMOS管M37、NMOS管M31、NMOS管M34、NMOS管M36、NMOS管M38的体端接地，所述PMOS管M29、PMOS管M27、PMOS管M26、PMOS管M28的体端接高压电源ZVDD。
与现有技术相比，本发明一种字线译码电路通过对块选择电路输出的互补块选择信号B增加一个下拉路径，以加快互补高压选择线输出SELb拉低速度，进而加快译码速度。
附图说明
图1为现有译码电路的电平转换电路的电路结构图；
图2为现有译码电路的字线选择电路的电路结构图；
图3为本发明一种字线译码电路的电路结构图；
图4为本发明于现有技术的仿真对比图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种字线译码电路的电路结构图，如图3所示，本发明一种字线译码电路，包括：块选择电路10、第一下拉电路20、第二下拉电路30、锁存电路40、第一高压转换电路50、第二高压转换电路60和第三下拉电路70。
其中，块选择电路10由4输入与非门I142和2输入与非门I143组成，用于将块选择信号XPA/XPB/XPC和块许可信号XPEN转化为块选择信号A和互补块选择信号B；第一下拉电路20由NMOS管M36和M32组成，用于将块选择信号A转换为选择线输入SELi；第二下拉电路30由NMOS管M38和M31组成，用于将互补块选择信号B转换为互补选择线输入SELbi；锁存电路40由PMOS管M29、NMOS管M33和PMOS管M27以及NMOS管M37组成，用于将选择线输入SELi和互补选择线输入SELbi进行加速翻转和锁存；第一高压转换电路50由PMOS管M26和NMOS管M35组成，用于将选择线输入SELi转换为互补高压选择线输出SELb；第二高压转换电路60由PMOS管M28和NMOS管M34组成，用于将互补选择线输入SELbi转换为高压选择线输出SEL；第三下拉电路70由NMOS管M39和NMOS管M30组成，用于在互补块选择信号B的控制下加快互补高压选择线输出SELb的建立。
具体来说，块选择地址信号XPA/XPB/XPC和块许可信号XPEN连接至4输入与非门I142的输入端，4输入与非门I142的输出即为块选择信号A，其连接至第一下拉电路20的NMOS管M32的栅极和2输入与非门I143的一输入端，块许可信号XPEN连接至2输入与非门I143的另一输入端，2输入与非门I143的输出即为互补块选择信号B，其连接至第二下拉电路30的NMOS管M31的栅极以及NMOS管M30的栅极；NMOS管M32的漏极连接至NMOS管M36的源极，NMOS管M36的漏极与NMOS管M35的栅极、PMOS管M26的栅极、PMOS管M29的漏极、NMOS管M33的漏极和PMOS管M27的栅极以及NMOS管M37的栅极相连组成选择线输入SELi节点，NMOS管M31的漏极连接至NMOS管M38的源极，NMOS管M38的漏极与NMOS管M34的栅极、PMOS管M28的栅极、PMOS管M27的漏极、NMOS管M37的漏极和PMOS管M29的栅极以及NMOS管M33的栅极相连组成互补选择线输入SELbi节点；PMOS管M26的漏极与NMOS管M35的漏极以及NMOS管M39的漏极相连组成互补高压选择线输出SELb节点，PMOS管M28的漏极与NMOS管M34的漏极相连组成高压选择线输出SEL节点；NMOS管M30的漏极连接至NMOS管M39的源极；NMOS管M35、M32、M33、M37、M31、M34、M30的源极接块偏置端XDBIAS，NMOS管M35、M32、M33、M37、M31、M34、M36、M38的体端接地，PMOS管M26、M28的源极接第二高压电源ZVDD2，PMOS管M29、M27的源极以及PMOS管M29、M27、M26、M28的体端接高压电源ZVDD，NMOS管M36、M38、M39的栅极接电源电压VD5。
本发明通过对块选择电路10的输出(互补块选择信号B)增加一个下拉路径(第三下拉电路)，管子的栅端接互补块选择信号B，这样一旦互补块选择信号B置高，SELb就开始下拉，增加译码速度。
对图1现有技术字线译码电路和图3本发明之字线译码电路按图中标注参数进行仿真比较，在输入块选择地址信号v(xpa)拉高后，在各工艺角(ff/ss/tt)下，本发明之输出v(wl[0])ff.t、v(wl[0])ss.t、v(wl[0])tt.t、v(selb)ss.tr较现有技术之输出v(wl[0])ff2.t、v(wl[0])ss2.t、v(wl[0])tt2.t/v(selb)ss2.tr达到稳定的时间明显短，说明本发明的字线输出WL建立速度达到预期目的。
表1为字线输出WL上升到2.5v、互补高压选择信号输出SELb下降到1.3v时现有技术和本发明的建立时间比较，很明显，本发明建立时间明显短。
表1
WL.tt(ns) WL.ff(ns) WL.ss(ns) SELb
现有技术 8.43 4.67 9.32 6.24
本发明 5.2 2.81 6.24 3.37
综上所述，本发明一种字线译码电路通过对块选择电路输出的互补块选择信号B增加一个下拉路径，以加快互补高压选择线输出SELb拉低速度，进而加快译码速度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种字线译码电路，包括：
块选择电路，用于将块选择信号XPA/XPB/XPC和块许可信号XPEN转化为块选择信号A和互补块选择信号B；
第一下拉电路，用于将所述块选择信号A转换为选择线输入SELi；
第二下拉电路，用于将所述互补块选择信号B转换为互补选择线输入SELbi；
锁存电路，用于将所述选择线输入SELi和互补选择线输入SELbi进行加速翻转和锁存；
第一高压转换电路，用于将所述选择线输入SELi转换为互补高压选择线输出SELb；
第二高压转换电路，用于将所述互补选择线输入SELbi转换为高压选择线输出SEL；
第三下拉电路，用于在所述互补块选择信号B的控制下加快所述互补高压选择线输出SELb的建立。
2.如权利要求1所述的一种字线译码电路，其特征在于：所述第三下拉电路包括N MOS管M39和NMOS管M30。
3.如权利要求2所述的一种字线译码电路，其特征在于：所述NMOS管M39的漏极连接所述互补高压选择线输出SELb，栅极接电源电压VD5，源极连接所述NMOS管M30的漏极，所述NMOS管M30的栅极接所述互补块选择信号B，源极接块偏置端XDBIAS。
4.如权利要求3所述的一种字线译码电路，其特征在于：所述块选择电路包括一个4输入与非门I142和一个2输入与非门I143，所述块选择地址信号XPA/XPB/XPC和块许可信号XPEN连接至所述4输入与非门I142的输入端，所述4输入与非门I142的输出即为所述块选择信号A，其连接至第一下拉电路和所述2输入与非门I143的一输入端，所述块许可信号XPEN连接至所述2输入与非门I143的另一输入端，所述2输入与非门I143的输出即为所述互补块选择信号B，其连接至第二下拉电路以及所述NMOS管M30的栅极。
5.如权利要求4所述的一种字线译码电路，其特征在于：所述第一下拉电路包括NMOS管M36和NMOS管M32，所述NMOS管M32的漏极连接至NMOS管M36的源极，所述NMOS管M36的漏极连接至所述选择线输入SELi节点，栅极连接至电源电压VD5，所述NMOS管M32的源极接块偏置端XDBIAS，栅极接所述块选择信号A。
6.如权利要求5所述的一种字线译码电路，其特征在于：所述第二下拉电路包括NMOS管M38和NMOS管M31，所述NMOS管M31的漏极连接至所述NMOS管M38的源极，所述NMOS管M38的漏极连接所述互补选择线输入SELbi节点，栅极连接至电源电压VD5，所述NMOS管M31的源极接块偏置端XDBIAS，栅极接所述互补块选择信号B。
7.如权利要求6所述的一种字线译码电路，其特征在于：所述锁存电路包括PMOS管M29、NMOS管M33和PMOS管M27以及NMOS管M37，所述PMOS管M29的漏极、NMOS管M33的漏极和PMOS管M27的栅极以及NMOS管M37的栅极相连连接至所述选择线输入SELi节点，所述PMOS管M27的漏极、NMOS管M37的漏极和PMOS管M29的栅极以及NMOS管M33的栅极相连连接至所述互补选择线输入SELbi节点，所述PMOS管M29和PMOS管M27的源极连接高压电源ZVDD，所述NMOS管M33和NMOS管M37源极接块偏置端XDBIAS。
8.如权利要求7所述的一种字线译码电路，其特征在于：所述第一高压转换电路包括PMOS管M26和NMOS管M35，所述PMOS管M26的漏极与NMOS管M35的漏极相连连接所述互补高压选择线输出SELb节点，所述PMOS管M26的栅极与NMOS管M35的栅极相连连接至所述选择线输入SELi节点，所述PMOS管M26的源极连接第二高压电源ZVDD2，所述NMOS管M35源极接块偏置端XDBIAS。
9.如权利要求8所述的一种字线译码电路，其特征在于：第二高压转换电路包括PMOS管M28和NMOS管M34，所述PMOS管M28的漏极与NMOS管M34的漏极相连连接所述高压选择线输出SEL节点，所述PMOS管M28的栅极与NMOS管M34的栅极相连连接所述互补选择线输入SELbi节点，所述PMOS管M28的源极连接第二高压电源ZVDD2，所述NMOS管M34源极接块偏置端XDBIAS。
10.如权利要求9所述的一种字线译码电路，其特征在于：所述NMOS管M39、NMOS管M30、NMOS管M35、NMOS管M32、NMOS管M33、NMOS管M37、NMOS管M31、NMOS管M34、NMOS管M36、NMOS管M38的体端接地，所述PMOS管M29、PMOS管M27、PMOS管M26、PMOS管M28的体端接高压电源ZVDD。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102077294A (zh) * 2008-06-27 2011-05-25 桑迪士克3D公司 用于写入到非易失性存储器的电容放电方法
CN102280128A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 存储器
CN104681088A (zh) * 2015-02-28 2015-06-03 上海华虹宏力半导体制造有限公司 一种行地址译码电路
US20170084335A1 (en) * 2015-09-22 2017-03-23 Wook-ghee Hahn Row decoder and a memory device having the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102077294A (zh) * 2008-06-27 2011-05-25 桑迪士克3D公司 用于写入到非易失性存储器的电容放电方法
CN102280128A (zh) * 2010-06-09 2011-12-14 上海宏力半导体制造有限公司 存储器
CN104681088A (zh) * 2015-02-28 2015-06-03 上海华虹宏力半导体制造有限公司 一种行地址译码电路
US20170084335A1 (en) * 2015-09-22 2017-03-23 Wook-ghee Hahn Row decoder and a memory device having the same

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