TW201023194A - Capacitive discharge method for writing to non-volatile memory - Google Patents

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201023194 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於資料儲存器之技術。 本申請案主張2008年6月27曰申請之臨時申請案第 61/076,553號的優先權。 '【先前技術】 '多種材料展示可逆的電阻切換行為。此等材料包括硫族 化物、碳聚合物、妈鈦礦及特定金屬氧化物及氮化物。特 ® 定言之，存在僅包括一種金屬且顯示可靠電阻切換行為之 金屬氧化物及氮化物。此群組包括（例如）NiO、Nb205、

Ti02、Hf02、Al2〇3、MgOx、Cr02、VO、BN及 AIN，如由

Pagnia 及 Sotnick 在「Bistable Switching in Electroformed

Metal-Insulator-Metal Device」（Phys. Stat. Sol. (A) 108, 11-65 (198 8))中所描述。此等材料中之一者的一層可以初 始狀態形成，例如，一相對低電阻狀態。在施加足夠電壓 後，該材料切換至一穩定高電阻狀態。此電阻切換為可逆 應 的，使得適當電流或電壓之後續施加可用以使電阻切換材 料返回至穩定低電阻狀態。可多次重複此轉換。對於一些 "材料，初始狀態為高電阻而非低電阻。 吾人關注此等可逆電阻切換材料用於非揮發性記憶體陣 列中。舉例而言，一個電阻狀態可對應於資料「〇」，而另 一電阻狀態對應於資料「1」。一些此等材料可具有兩個以 上穩定電阻狀態。 由可逆電阻切換元件組成之非揮發性記憶體為已知的。 141205.doc 201023194 舉例而言，2005年5月9日申請且名為「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL」之美國專利申請 公開案第2006/0250836號（該案之全文在此以引用的方式併 入本文中）描述可再寫入非揮發性記憶艎單元’該可再寫 入非揮發性記憶體單元包括一與諸如金屬氧化物或金屬氮 化物之可逆電阻切換材料串聯耦接之二極體。 然而，操作使用可逆電阻切換材料之記憶體裝置為困難 的。 【發明内容】 描述一種使用多個可逆電阻切換元件之儲存系統。揭示 用於控制可逆電阻切換元件之電阻之設定及重設的各種電 路及方法。 --實施例包括一基板、該基板上之控制電路、'^包括具 有可逆電阻切換元件之複數個記憶體單元的三維記憶體陣 列（在該基板上方），及用於限制該等可逆電阻切換元件之 設定電流的多個電路。用於限制該設定電流之該等電路在 一或多個位元線上提供一不足以設定該等記憶體單元的電 荷，且接著經由該等記憶體單元使該等位元線放電’以設 定該等記憶體單元。 一實施例包括：將一電荷施加至一連接至一可逆電阻切 換非揮發性儲存元件的控制線歷時一第一時間週期，該電 荷不足以將該可逆電阻切換非揮發性儲存元件自一第一預 定電阻狀態改變至一第二預定電阻狀態；及在該第一時間 141205.doc 201023194 週期之後，允許該控制線經由該可逆電阻切換非揮發性儲 存元件釋放該所施加的電荷，以將該可逆電阻切換非揮發 性儲存元件自該第一預定電阻狀態改變至該第二預定電阻 狀態。 一實施例包括：一非揮發性儲存元件；一控制線，其連 接至該非揮發性儲存元件；及一充電電路，其連接至該控 制線。该充電電路將一電荷施加至該控制線歷時一第一時 間週期’該電荷不足以將該非揮發性儲存元件自一第一資 料狀態改變至一第二資料狀態。該充電電路在該第一時間 週期之後停止將該電荷施加至該控制線，使得該控制線經 由該非揮發性儲存元件而耗散其電荷，以將該非揮發性儲 存元件自第一電阻狀態改變至第二電阻狀態。 一實施例包括：一可逆電阻切換非揮發性儲存元件；一 控制線，其連接至該非揮發性儲存元件；一選擇電路，其 連接至第-控魏；-資料線，其連接至料擇電路；及 一預充電電路，其與該資料線通信。該選擇電路將該資料 線選擇性地連接至該第―控制線。該難電電路將一電荷 施加至該資料線歷時一第一時間週期，該電荷不足以在該 資料線連接至該第·控制線時將該可逆電阻切換非揮發性 儲存元件自一第一電阻狀態改變至一第二電阻狀態。該預 充電電路在該第一時間週期之後停止將該電荷施加至該資 料線使得該第-控制線經由該可逆電阻切換非揮發性儲 存元件而耗散其電荷，以脾兮 以將該可圯電阻切換非揮發性儲存 元件自該第一電阻狀態改變至該第二電阻狀態。 141205.doc 201023194 一實施例包括：一可逆電阻切換非揮發性儲存元件；— 控制線，其連接至該非揮發性儲存元件；一選擇電路，其 連接至該控制線；一資料線，其連接至該選擇電路；及— 預充電電路’其與該資料線通信。該預充電電路將一電荷 施加至該資料線以對該資料線充電。該選擇電路將該資料 線選擇性地連接至該控制線以與該控制線共用該資料線上 的電荷歷時一第一時間週期，該電荷不足以將該可逆電阻 切換非揮發性儲存元件自一第一電阻狀態改變至一第二電 阻狀態。該選擇電路在該第一時間週期之後自該資料線切 斷該控制線，使得該控制線經由該可逆電阻切換非揮發性 儲存元件而耗散其電荷，以將該可逆電阻切換非揮發性儲 存元件自該第一電阻狀態改變至該第二電阻狀態。 【實施方式】 提供一種記憶體系統，其包括具有可逆電阻率切換元件 之多個記憶體單元。揭示用於控制可逆電阻切換元件之電 阻之設定及重設的各種電路及方法。 記憶«單元及系统 圖1為一記憶體單元200之一項實施例的簡化透視圖，該 記憶體單元200包括一可逆電阻切換元件2〇2，該可逆電阻 切換元件202與一第一導體2〇6與一第二導體2〇8之間的— 引導元件204串聯耦接。 可逆電阻切換元件202包括可逆電阻率切換材料23〇，該 可逆電阻率切換材料230具有可在兩個或兩個以上狀態之 間可逆切換的電阻率β舉例而言，可逆電阻率切換材料可 141205.doc 201023194 在製造後即處於初始高電阻率狀態，，該初始高電阻率狀 態在施加第_電屬及/或電流後即可切換至低電阻率狀 〜、第一電壓及/或電流之施加可使可逆電阻率切換材料 返回至阿電阻率狀態。或者，可逆電阻切換元件在製造後 Z即處於初始低電阻狀態中，該初始低電阻狀態在施加適 田電壓及/或電流後即可逆地可切換至高電阻狀態。當用 於一記憶體單元令時，一電阻狀態可表示二進位「〇」，而 3-電阻狀態可表示二進位。然而，可使用兩個以上 資料/電阻狀態。眾多可逆電阻率切換材料及使用可逆電 阻切換材料之圯憶體單元的操作（例如）描述於先前併入之 美國專利申請公開案第2006/0250836號中。 在一項實施例中，將電阻自高電阻率狀態切換至低電阻 率狀態之過程被稱作設定可逆電阻切換元件2〇2。將電阻 自低電阻率狀態切換至高電阻率狀態之過程被稱作重設可 逆電阻切換元件202。高電阻率狀態與二進位資料「〇」相 _ 關聯，且低電阻率狀態與二進位資料「丨」相關聯。在其 他實施例中，可使設定及重設及/或資料編碼反向。 在一些實施例中，可逆電阻切換材料23〇可由金屬氧化 物組成。可使用各種不同的金屬氧化物。在一項實例中， 使用氧化鎳。 在至父實施例中，藉由使用選擇性沈積過程，氧化錄 層可在未钮刻氧化鎳層之情況下用於可逆電阻切換材料 中。舉例而言，可藉由使用諸如電鍍、無電電鍍或其類似 者之沈積過程以僅在基板上方所形成之導電表面上選擇性 141205.doc 201023194 地沈積一含鎳層而形成可逆電阻切換元件。以此方式，僅 該基板上之該等導電表面經圖案化及/或蝕刻（在該含鎳層 之沈積之前），且該含鎳層未經圖案化及/或蝕刻。 在至少一實施例中’可逆電阻切換材料23〇包括藉由選 擇性地沈積錄且接著氧化該鎳層所形成之氧化鎳層的至少 一部分。舉例而言，Ni、Nixpy或另一類似形式之鎳可使 用無電電鑛、電鑛或類似選擇性過程而選擇性地經沈積， 且接著經氧化以形成氧化鎳（例如’使用快速熱氧化或另 一氧化過程）。在其他實施例中，可選擇性地沈積氧化鎳 自身。舉例而言，一含NiO-、NiOx-或NiOxPy-之層可使用 選擇性沈積過程選擇性地沈積在引導元件2〇4上方，且接 著經退火及/或氧化（若必要）。 根據本發明，若必要，其他材料可選擇性地經沈積，且 接著經退火及/或氧化以形成用於記憶體單元中之可逆電 阻率切換材料。舉例而言，一具有Nb、Ta、V、Al、Ti、 Co、姑鎳合金等之層可（諸如）藉由電鍍而選擇性地經沈積 及氧化以形成可逆電阻率切換材料。 關於使用可逆電阻切換材料來製造記憶體單元的更多資 訊可發現於2007年6月29曰申請之美國專利申請案第 11/772,084號「Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same」中，該案之全文以引用的 方式併入本文中。 可逆電阻切換元件202包括電極232及234。電極232定位 141205.doc 201023194 於金屬氧化物可逆電阻率切換材料230與導體2〇8之間。在 一項實施例中，電極232由鉑製成。電極234定位於金屬氧 化物可逆電阻率切換材料23〇與二極體2〇4之間。在一項實 施例中，電極234由氮化鈦製成，且用作一障壁層。 引導元件204可為二極體或其他合適引導元件，該等其 他合適引導元件藉由選擇性地限制跨越可逆電阻切換元件 202之電壓及/或流經可逆電阻切換元件2〇2之電流而顯示 非歐姆傳導。以此方式，記憶體單元200可用作二維或三 維記憶體陣列之-部分，且資料可在不影響該陣列中之其 他記憶體單元之狀態的情況下寫入至記憶體單元及/或 自記憶體單元200讀取。二極體2〇4可包括任何合適二極 體，諸如垂直多晶ρ·η4ρ小極體，無論向上指向（其中 二極體之η區域在p區域上方）還是向下指肖（其中二極體之p 區域在η區域上方）。 在一些實施例中，二極體2〇4可由諸如多晶矽、多晶矽 鍺合金、聚鍺（polygermanium)或任何其他合適材料之多晶 半導體材料組成。舉例而言，二極體綱可包括—重度換 雜之n+多晶矽區域242、一在n+多晶矽區域242上方之輕度 摻雜或純質的（無意掺雜的）多晶碎區域，及一在純質區 域244上方之重度摻雜的P+多晶矽區域246。在一些實施例 中’薄的（例如，數百埃或更小）錄及/或妙鍺合金層（未圖 不）（*使用矽鍺合金層時，具有約1〇%或1〇%以上的鍺）可 形成於n+多晶％區域242上以防止及/或減少摻雜劑自多 晶碎區域242遷移至純質區域244中，如描述（例如）於2〇〇5 141205.doc 201023194 年 12月 9日申請且名為「DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING」之美國專利申請公開案第 2006/0087005號中，該案之全文在此以引用的方式併入本 文中。應理解，可顛倒n+區域與p+區域的位置。 當二極體204由經沈積矽（例如，非晶的或多晶的）製造 時，矽化物層可形成於該二極體上以將該經沈積矽置於低 電阻率狀態中，如所製造。該低電阻率狀態允許更容易地 程式化記憶體單元，因為不需要大電壓將該經沈積矽切換 至低電阻率狀態。 如美國專利第 7，176,064號「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide」中所描述（該案之全文在此以引用的方式併入本 文中），矽化物形成材料（諸如，鈦及/或鈷）在退火期間與 經沈積矽反應以形成一矽化物層。矽化鈦及矽化鈷之晶格 間距與矽之晶格間距近似，且看來，隨著該經沈積矽結 晶，該矽化物層可用作相鄰經沈積矽之「結晶模板」或 「晶種」（例如，矽化物層在退火期間增強矽二極體之結 晶結構）。藉以提供較低電阻率矽。對於矽鍺合金及/或鍺 二極體可達成類似結果。 導體206及208包括任何合適導電材料，諸如，鎢、任何 適當金屬、重度摻雜之半導體材料、導電矽化物、導電矽 化鍺、導電鍺化物或其類似者。在圖1之實施例中，導體 206及208為軌條形且在不同方向（例如，大體上彼此垂直） 141205.doc •10- 201023194 上延伸。可使用其他導體形狀及/或組態。在一些實施例 中，障壁層、黏著層、抗反射塗層及/或其類似者（未圖示） 可與導體206及208—起使用以改良裝置效能及/或有助於 裝置製造。 雖然可逆電阻切換元件202在圖1中展示為定位於引導元 件204上方，但應理解，在替代實施例中，可逆電阻切換 元件202可定位於引導元件204下方。 圖2為由圖1之複數個記憶體單元2〇〇形成之一第一記憶 體層級214之一部分的簡化透視圖。為簡化起見，未獨立 展示可逆電阻切換元件202、二極體204及障壁層213。記 憶體陣列214為一包括多個記憶體單元耦接（如所展示）之複 數個位元線（第二導體208)及字線（第一導體206)的「交叉 點」陣列。可使用其他記憶體陣列組態，如可使用多個層 級之記憶體。 圖3為一單體二維陣列21 6之一部分的簡化透視圖，該單 體三維陣列2 1 6包括一定位於一第二記憶體層級22〇下方之 第一記憶體層級218。在圖3之實施例中’每一記憶體層級 2 18及220包括呈一交叉點陣列之複數個記憶體單元2〇〇。 應理解，額外層（例如，一層級間介電質）可存在於第一記 憶體層級218與第二記憶體層級220之間，但為簡化起見未 展示於圖3中。可使用其他記憶體陣列組態，如可使用額 外層級之記憶體。在圖3之實施例中，所有二極體可在同 一方向上「指向」’諸如視使用在二極體之底部上具有P摻 雜區域的p-i-n二極體還是在二極體之頂部上具有p摻雜區 141205.doc -11- 201023194 域的p-i-n二極體而定的向上或向下，從而簡化二極體製 造。 在一些實施例中，可如美國專利第6,952,030號「High-Density Three-Dimensional Memory Cell 」 中 所描述而形成 記憶體層級’該案之全文在此以引用的方式併入本文中。 舉例而言，第一記憶體層級之上部導體可用作第二記憶體 層級之下部導體，該第二記憶體層級定位於該第一記憶體 層級上方’如圖4中所展示。在該等實施例中，相鄰記憶 體層級上之二極趙較佳在相反方向上指向，如2007年3月

27 日申請且名為「Large Array Of Upward Pointing P-I-N

Diodes Having Large And Uniform Current」之美國專利申 請案第11/692,151號中所描述，該案之全文在此以引用的 方式併入本文中。舉例而言，第一記憶體層級218之二極 體可為向上指向二極體，如箭頭八1所指示（例如，其中p區 域在—極體之底部），而第二記憶體層級220之二極體可為 向下指向二極體’如箭頭Μ所指示（例如，其中η區域在二 極體之底部）’或第一記憶體層級218之二極體可為向下指 向二極體，而第二記憶體層級22〇之二極體可為向上指向 二極體。 單體二維記憶體陣列為在單一基板（諸如，晶圓）上方形 成多個記憶體層級且無介入基板之記憶體陣列。形成一個 記憶體層級之多個層直接在一或多個現存層級之層上沈積 或生長。相比之下，堆疊之記憶體已藉由在獨立基板上形 成多個記憶體層級，且將該等記憶體層級彼此上下黏附來 141205.doc 201023194 建構，如在Leedy之美國專利第5 號「Three

Dimensi〇nal Structure Memory」中。基板可在黏結之前經 薄化或自該等記憶體層級移除，位由於該等記憶體層級最 初形成於獨立基板上，因此該等記憶體並非真正的單體三 維記憶體陣列。 圖5展示-記憶體單元250,其為圖i之記憶體單元2〇〇的 變體。因為電極232與234之位置調換，所以記憶體單元 250不同於圖1之記憶體單兀2〇〇。亦即鉑電極a]定位於 金屬氧化物可逆電阻率切換材料23〇與二極體2〇4之間，而 氮化鈦電極234定位於金屬氧化物可逆電阻率切換材料23〇 與導體208之間。因為n+區域242與p+區域246之位置顛 倒，所以記憶體單元250亦不同於圖i之記憶體單元2〇〇。 重度摻雜n+多晶矽區域242在純質區域244上方，且重度摻 雜之p+多晶矽區域246在下方。當二極體2〇4反向加偏壓 時，此配置適用於設定可逆電阻切換元件，如下文更詳細 地解釋。 圖1至圖5展示根據所揭示配置之呈圓筒形狀之記憶體單 元及呈軌條之形狀的導體。然而，本文中所描述之技術不 限於圮憶體單元之任一特定結構。其他結構亦可用以形成 包括可逆電阻率切換材料之記憶體單元。舉例而言，以下 專利提供可經調適以使用可逆電阻率切換材料之記憶體單 元之結構的實例：美國專利第6,952,043號；美國專利第 6,951，780號；美國專利第6,034,882號；美國專利第 6,420,215號；美國專利第6,525,953號；及美國專利第 141205.doc -13- 201023194 7,081，377 號。 圖6為描繪可實施本文中所描述之技術之記憶體系統3〇〇 之一項實例的方塊圖。記憶體系統3〇〇包括一記憶體陣列 302，該記憶體陣列3〇2可為如上文所描述之記憶體單元的 二維或三維陣列。在一項實施例中，記憶體陣列3〇2為單 體三維記憶體陣列。記憶體陣列3〇2之陣列端子線包括經 組織為列之字線的各種層，及經組織為行之位元線的各種 層。然而，亦可實施其他定向。 記憶體系統300包括列控制電路32〇，該列控制電路32〇 之輸出308連接至記憶體陣列3〇2之各別字線。列控制電路 320自系統控制邏輯電路33〇接收μ個列位址信號及一或多 個控制信號的一群組，且通常可包括諸如用於讀取及程式 化（例如’設定及重設）操作兩者之列解碼器322、陣列端子 驅動器324及區塊選擇電路326的電路。記憶體系統3〇〇亦 包括行控制電路310,該行控制電路3 10之輸入/輸出3〇6連 接至記憶體陣列302之各別位元線。行控制電路3〇6自系統 控制邏輯330接收Ν個行位址信號及一或多個控制信號的一 群組’且通常可包括諸如行解碼器312、陣列端子接收器 或驅動器314、區塊選擇電路316以及讀取/寫入電路及1/(3 多工器的電路。系統控制邏輯330自一主機接收資料及命 令且將輸出資料提供至該主機。在其他實施例中，系統控 制邏輯330自一獨立控制器電路接收資料及命令，且將輸 出-貝料提供至彼控制器電路，其中該控制器電路與該主機 通^。系統控制邏輯330可包括一或多個狀態機、暫存器 141205.doc -14· 201023194 及用於控制記憶體系統3 0 0之操作的其他控制邏輯。 在一項實施例中’圖6中所描繪之所有組件配置於一單 一積體電路上。舉例而言’系統控制邏輯330、行控制電 路310及列控制電路320形成於一基板之表面上，且記憶體 陣列302為形成於該基板上方（及因此，系統控制邏輯 330、行控制電路3 10及列控制電路320上方）之單體三維記 憶體陣列。在一些狀況下，該控制電路之一部分可與該記 憶體陣列之一些一樣形成於相同層上。 ^ 併有一記憶體陣列之積體電路通常將該陣列再分成多個 子陣列或區塊。區塊可進一步經分組為含有（例如）16個、 32個或不同數目個區塊之格間（bay)。如所慣用，子陣列為 記憶體單元之一連續群組，其具有通常未由解碼器、驅動 器感測放大器及輸入/輸出電路斷開之連續字線及位元 線。出於多種原因中之任一者而進行此動作。舉例而言， 向下橫過字線及位元線之由該等線之電阻及電容引起的信 • 號延遲（亦即，RC延遲）在一大陣列中可為非常顯著的。可 藉由將較大陣列再分成較小子陣列之一群組而降低此等 延遲使知母一子線及/或每一位元線之長度得以降 ⑹。作為另-實例，與存取記憶體單元之—群組相關聯之 力率可私又可在一給疋s己憶體循環期間同時存取之記憶體 單元之數目的上限。因此’通常將一大記憶體陣列再分成 多個較小子陣列以減少同時存取之記憶體單元的數目。然 而，為了描述之簡易起見，—陣列亦可與子陣列同義地使 用以指代記憶體單元之-連續群組，其具有通常未由解碼 141205.doc -15- 201023194 器、驅動器、感測放大器及輸入/輸出電路斷開之連續字 線及位元線。一積體電路可包括一或一'個以上記憶體陣_ 列。 藉由限流來設定 如上文所描述’可逆電阻切換元件2〇2可在兩種或兩種 以上狀態之間可逆地切換。舉例而言，可逆電阻率切換材 料可在製造後即處於初始高電阻率狀態中，該初始高電阻 率狀態在施加第一電壓及/或電流後即可切換至低電阻率 狀態。第二電壓及/或電流之施加可使可逆電阻率切換材 料返回至尚電阻率狀態。圖7為一金屬氧化物可逆電阻切 換元件之一項實例實施例的電壓對電流的曲線圖。線4〇〇 表示當在高電阻率狀態（R0FF)時可逆電阻切換元件之I v特 性。線402表示當在低電阻率狀態（r〇n)時可逆電阻切換元 件之I-V特性。 為判定可逆電阻切換元件在哪一狀態中，施加電壓且量 測所得電流。較高的經量測電流（參看線4〇2)指示可逆電阻 切換元件處於低電阻率狀態中。較低的經量測電流（參看 線400)指示可逆電阻切換元件處於高電阻率狀態中。注 意，具有不同I-V特性之可逆電阻切換元件的其他變體亦 可與本文中之技術一起使用。 圖7A描繪一說明用於讀取記憶體單元之狀態之一項實施 例的電路。圖7A展示一包括記憶體單元45〇、452、454及 456之記憶體陣列的一部分’所有該等記憶體單元係基於 圖1至圖5之實施例。描繪許多位元線中之兩者及許多字線 141205.doc •16· 201023194 中之兩者m於位元線巾之_相讀取電路經由電 晶體458連接至該位元線，該電晶體458由行解碼器川供 應之間電壓控制，以便選擇或不選擇相應位元線。電晶體 458將該位元線連接至—資料匯流排。“電路偏（其為 系統控制邏輯33 0之一部分）連桩s兮_欠，丨 丨刀』埂接至該資料匯流排。電晶體

462連接至該f料匯流排’且作為_由鉗純制電路 464(其為系統控制邏輯330之_部分）控制之射位裝置而操 作。電晶體462亦連接至比較器466及參考電流供應^。 比較器466之輸出連接至一資料傳出端子（連接至系統控制 邏輯、一控制器及/或一主機)且連接至資料鎖存器 468。寫入電路460亦連接至資料鎖存器468 〇 當試圖讀取可逆電阻切換元件之狀態時，首先以 Vread(例如，大約2伏特）對所有字線加偏壓，且所有位元 線接地。接著將選定字線拉至接地^為了實例目的，此論 述將假設選擇記憶體單元450以用於讀取。經由資料匯流 排（藉由接通電晶體45 8)及鉗位裝置（電晶體462，其接收約 2伏特+Vt)而將一或多個選定位元線拉至¥代以。钳位裝置 之閘極高於Vread，但經控制以保持位元線接近Vread。由 選定記憶體單元自Vsense節點經由電晶體462而牽引（pull) 電流。Vsense節點亦接收在高電阻率狀態電流與低電阻率 狀態電流之間的參考電流Iref。Vsense節點對應於單元電 流與參考電流Iref之間的電流差異而移動。比較器466藉由 比較Vsense電壓與Vref-read電壓而產生資料傳出信號。若 s己憶體單元電流大於iref，則記憶體單元處於低電阻率狀 141205.doc •17· 201023194 態中且Vsense處之電壓將低於Vref。若記憶體單元電流小 於Iref，則記憶體單元處於高電阻率狀態中且Vsense處之 電壓將高於Vref。來自比較器466之資料傳出信號鎖存於 資料鎖存器468中。 返回看圖7，當處於高電阻率狀態（參看線400)時，若施 加電壓VSET及足夠電流，則可逆電阻切換元件將設定成 低電阻率狀態。線404展示當施加VSET時之行為。電壓將 保持大致恆定，且電流將增大至Iset_limit。在某一點處， 將設定可逆電阻切換元件，且裝置行為將係基於線402。 注意，當第一次設定可逆電阻切換元件時，需要Vf(形成 電壓）來設定裝置。之後，可使用VSET。形成電壓Vf可大 於VSET。 當處於低電阻率狀態（參看線402)時，若施加電壓 VRESET及足夠電流（Ireset)，貝丨J可逆電阻切換元件將重設 成高電阻率狀態。線406展示當施加VRESET時之行為。在 某一點處，將重設可逆電阻切換元件，且裝置行為將係基 於線400。 在一項實施例中’ Vset為大約5伏特，Vreset為大約3伏 特，Iset_limit為大約5 μΑ，且Ireset電流可高達30 μΑ。 若電流在設定操作期間過高，則可逆電阻切換元件有可 能歸因於高電流而設定及接著立即重設。在一些狀況下， 可逆電阻切換元件將在設定與重設之間振盪。其他不可預 測之行為亦可出現。為防止該情形，本文中提議用於以如 下方式限制設定操作期間之電流的技術：電流可高達 141205.doc -18 - 201023194

Iset_limit，但不咼到足以引起立即重設或振盪。 一種用於限制設定操作期間之電流的提議為經由經反向 加偏壓之二極體來設定可逆電阻切換元件。舉例而言，看 圖5，提議，在設定操作期間對二極體2〇4反向加偏壓。彼 意謂，較高電壓將施加至導體2〇8，接著施加至導體2〇6以 產生P+區域242與氮化鈦電極234之間的反向偏壓。因為對 二極體反向加偏壓，所以經由二極體之電流，且因此經由 可逆電阻切換元件之電流將得以限制。在此實施例中當 重設可逆電阻切換元件時，將對二極體正向加偏壓。此言I 定刼作亦可藉由在導體處施加電壓極性而與圖丨之記憶體 單元200以及其他單元結構一起使用，該等導體對二極體 及電阻性切換元件達成相同極性。 圖8展示二極體2〇4之Ι-ν特性（以對數標度）。在由曲線圖 之右侧表示的正電壓範圍（正向偏壓）中，電流隨著電壓增 大而快速增大。在負電壓範圍（反向偏壓）中，電流增大在 朋潰之前慢得多。在反向偏壓之情況下的大電流可損壞二 極體。經由一限流電路來施加反向偏壓，該限流電路限制 電流以防止對二極體之損壞。相同限流提供格式或設定操 作所要之上述lset_limit。 在一項實施例中，二極體經設計以具有低反向軟性崩潰 電壓。可藉由限制n+區域與p+區域之間的區域的厚度來實 現該設計。 圖9為金屬氧化物可逆電阻切換元件及二極體之電壓對 電流的曲線圖。線4〇〇至4〇6係如同上文所論述之線。線 141205.doc -19- 201023194 420表示二極體在反向偏壓期間之j—v特性。線422展示二 極體在崩潰電壓Vbd下之I-V特性。因為二極體及可逆電阻 切換元件串聯連接’所以其將經歷相同電流。具有最低電 流之裝置將限制其他裝置之㈣。因@，在以偏麼期 間，包含一極體及可逆電阻切換元件之記憶體單元將基於 線400、402及406而操作。當處於低電阻率狀態中時將藉 由施加VRESET進行重設。當需要設定記憶體單元時，將 對該記憶體單元反向加偏壓，且該記憶體單元將基於線 420及線422而操作。當跨越可逆電阻切換元件來施加Vset 之電壓電位（例如，-Vset)時，電流將嘗試升高。隨著電流 增大，將設定可逆電阻切換元件。因為對二極體反向加偏 壓，所以電流增大將由軟性崩潰中之二極體反向電流限 制’藉以防止設定與重設之間的立即重設或振盛。 圖10為一用於設定一記憶體單元之電路的示意圖。圖1〇 展示四個記憶體單元500、502、504及506，該等記憶體單 元中之每一者包括一二極體及一可逆電阻切換元件。在一 完整陣列中’將存在比四大得多的記憶體單元。在一項實 施例中’記憶體單元係基於圖5之實施例。在另一實施例 中，可使用圖1之記憶體單元。在任一情況下，可使用圖 2、圖3或圖4之結構。 選擇圖10之記憶體單元5〇〇以用於設定，因為其在選定 字線與選定位元線之相交處。每一字線將具有一驅動器電 路’其由連接於VPP# i/2 VPP之間的電晶體510及512表 示。在一項實施例中，VPP(大約6至1〇伏特）為積體電路上 141205.doc -20- 201023194 可用之最高電壓。藉由將0伏特施加至電晶體510及512之 閘極，將在選定字線上驅動VPP。藉由將VPP施加至電晶 體5 10及5 12之閘極，將在未選定字線上驅動％ VPP。若接 近接地之偏壓施加至選定位元線且VPP施加至選定字線， 則將超過二極體之反向崩潰電壓而對記憶體單元500之二 極體反向加偏壓，且可設定選定單元。若接近接地之偏壓 施加至選定位元線且％ VPP施加至字線，則將不存在用於 設定記憶體單元的足夠電壓差。 一BL選擇電路包含連接之電晶體520及522。針對每一 位元線或一組BL選擇電路將存在可以可切換方式連接至位 元線之不同子集的一個BL選擇電路。若0伏特施加至電晶 體520及522之閘極，則在未選定位元線上驅動％ VPP。對 於選定位元線，％ VPP施加至電晶體520及522之閘極，使 得該位元線由節點521拉至接近接地的偏壓，且電流（其表 示經由選定記憶體單元之電流）傳遞至節點521。 節點521連接至一包含電晶體524及526之電流反射鏡， 電晶體524及526在該兩者之閘極處連接。另一電路（未描 繪於圖10中）供應參考電流Iumref。在一項實施例中， Ilimref等於Iset_limit。在另一實施例中，Ilimref指不 Iset_limit。流經電晶體526之電流Iset將鏡射Ilimref。若節 點521處之電流接近I SET ’ 則節點5 21處之電壓（標記為 VSENSE)將增大。電壓VSENSE經提供至比較器530，其比 較VSENSE與VREF。當VSENSE等於VREF時，比較器530之 輸出將指示已偵測到設定操作。設定參考電壓VREF，使得 141205.doc -21 - 201023194 其表示VSENSE之值，該值對應於經由裝置522之等於（或 略微大於）Iset_limit的記憶體單元電流。此電路假設，當 記憶體單元設定時，該電流將接近Iset_limit ;因此，此條 件由比較器530偵測。比較器530之輸出用以藉由將信號提 供至電晶體533之閘極而停用產生Ilimref之電路且不選擇 位元線，以便強加〗/2 VPP至該位元線上。 圖π為描述圖ίο之電路在設定操作期間之行為的流程 圖。在步驟550中’以％ VPP對所有字線及所有位元線加 偏壓。在步驟552中，舉例而言，藉由將〇伏特施加至電晶 體510及512之閘極而以VPP對選定字線加偏壓。電壓vpp 足以促成經由二極體之反向電流具有1 μ A或1 μ a以上且仍 具有約2伏特的跨越電阻器材料之電壓。在另一實施例 中’對選定字線加偏壓至一電壓，該電壓比未選定字線上 之電壓至少鬲二極體壓降。在步驟554中，BL選擇電路藉 由一至接地的路徑而將選定BL連接至限流器電路（電流反 射鏡及比較器530)。因而，選定位元線下降到足以提供一 足夠電壓差，該電壓差將設定選定記憶體單元之可逆電阻 切換元件。在步驟556中，當設定發生時，位元線電壓歸 因於限流電路而升I在步驟558中，比較器53(H貞測到 VSENSE已升高至Vref，藉則貞測設定操作。n驟56〇 中，比較器530之輸出用以去能“㈣之產生，且用以將匕 VPP之$省」電壓施加至位元線以防止記憶體單元被過 度設定(例如，引起重設與設定之間的立即重設或振盪）。 可針對-個記憶體單元或針對多個記憶體單元並行地執行 141205.doc 201023194 圖11之過程。另一實施例包括—實施，《中選定字線接 地，且選定BL具有一至一電壓的路徑，該電壓大於％ 至少一二極體壓降。 圖12為一用於設定一記憶體單元之電路之第二實施例的 示意圖。圖12之電路與圖10之電路之間的差異為圖以之電 路使用三井（triple weU)技術。亦即，藉由將一nm〇s電晶體 置放於一 p井中（其中該p井在一 n井中，該n井在p基板中）， 可使用負電壓。負電壓之使用允許所有電壓降低％ vpp。 此配置節省電力且對電路引起較少應力。 在一項實施例中，記憶體單元可在執行設定操作之前讀 取。接著，將僅設定假定應設定且處於高電阻率狀態中之 彼等s己憶體單元。將不需設定假定應設定但處於低電阻率 狀態中之記憶體單元。 圖12展示四個記憶體單元570、572、574及576，該等記 隱體早元中之母一者包括一二極體及一可逆電阻切換元 件。選擇§己憶體早元570以用於設定，因為其在選定字線 與選定位元線之相交處。每一字線將具有一驅動器電路， 其由連接於％ VPP與接地之間的電晶體580及582表示。藉 由將0伏特施加至電晶體510及5 12之閘極，將在選定字線 上驅動％ VPP。藉由將％ VPP施加至電晶體580及582之閘 極，將在一未選定字線上驅動〇伏特。若接近_1/4 Vpp伏特 之偏壓施加至選定位元線且％ VPP施加至選定字線，則將 超過其反向崩潰電壓而對記憶體單元570之二極體反向加 偏壓，且將設定單元570。若接近-½ VPP伏特之偏壓施加 141205.doc -23- 201023194 至選定位元線且〇伏特施加至字線，則將不存在用於設定 記憶體單元的足夠電壓差。 BL選擇電路包含連接之電晶體584及586。針對每一位 元線或一組BL選擇電路將存在可以可切換方式連接至位元 線之不同子集的一個BL選擇電路。若-½ VPP施加至電晶 體584及586之閘極，則在未選定位元線上驅動0伏特。對 於選定位元線，0伏特施加至電晶體584及586之閘極，使 得該位元線由裝置590拉至接近-½ VPP的偏壓，且電流（其 表示經由選定記憶體單元之電流）傳遞至限流電路。 電晶體586連接至一包含電晶體588及590之電流反射 鏡，電晶體588及590在該兩者之閘極處連接。另一電路 (未描繪於圖12中）供應參考電流Ilimref。若電晶體586外之 電流接近ISET，則節點521處之電壓（標記為VSENSE)將增 大。電壓VSENSE經提供至比較器594，其比較VSENSE與 VREF。當VSENSE等於VREF時，比較器594之輸出將指示， 已偵測到設定操作，參考電流Ilimref的產生經去能，且位 元線將被拉至接地。 圖12之電路與圖10之電路在使用不同電壓位準之情況下 (如上文所註明）類似地操作。因而，圖11之流程圖在電壓 有一些改變之情況下應用於圖12之電路。舉例而言，在步 驟550中，以0伏特對字線及位元線加偏壓。在步驟552 中，以％ VPP對選定字線加偏壓。在步驟554中，位元線 藉由一至-½ VPP之路徑而連接至限流器電路。跨越選定記 憶體單元之電壓為VPPG% VPP至+½ VPP)。 141205.doc -24- 201023194 使用電容性放電之設定 在一些實施例中’提供、控制及/或限制經由一記憶體 單元之電流的電路可遠離該記憶體單元。此距離可為單體 三維記憶體陣列之重要問題，其中控制電路在基板表面 上’且記憶體單元在三維記憶體陣列之上部層上（如上文 所描述）。由於此距離，導電路徑可變得非常長，其導致 導線之相對大的電容。在一些狀況下，在設定一記憶體單 元之後’導線上之電容性電荷將隨後經由該記憶體單元而 耗散，其可引起額外電流通過可逆電阻切換元件。此額外 電流可引起可逆電阻切換元件設定成一低電阻值，該低電 阻值使得難以或不可能重設該元件。一種提議解決方案為 在設定操作期間對位元線及資料匯流排放電，使得在已達 成設定之後’隨後將經由記憶體單元不驅動不需要的電 流。在此實施例中，將在設定操作期間對二極體正向加偏 壓，且Vset將作為脈衝而施加。vset脈衝將比設定可逆電 阻切換元件所需之時間短，使得將需要來自位元線及資料 匯流排之電荷以提供未由Vset脈衝所提供的額外電荷。在 一些實施中，設定操作之後可為查看設定操作是否成功的 驗證操作。若設定操作不成功’則可重新嘗試設定操作。 圖13為可用以使用上文所描述之電容性放電來設定記憶 體單元之電路之一項實施例的示意圖。在一些實施例中， 針對母一位元線將存在一個該電路，或存在可選擇性地連 接至位元線之不同群組的一組該等電路。 圖13之電路包括一記憶體單元602，其包含一可逆電阻 141205.doc -25- 201023194 切換元件及一二極體，如上文關於圖1至圖5所描述。記憶 體單元602連接至一具有一電容器604之位元線BL。在一項 實施例中，電容器604為約1 pf。位元線BL經由BL選擇電 路而連接至一資料匯流排。在一項實施例中，每一位元線 具有其自身BL選擇電路，且每一位元線具有其自身資料匯 流排線。記憶體系統之控制電路將行選擇信號CSG<1 5 :0> 及XCQ<3:0>發送至各種BL選擇電路，以識別哪些位元線 應連接至資料匯流排。信號CSG<15:0>中之一適當信號經 提供至反相器614之輸入，且信號XCQ<3:0>中之一適當信 號經提供至反相器614之電力插腳，使得當選擇相關聯位 元線BL時，反相器614之輸出XCSEL將為0伏特；否則， 反相器614之XCSEL將為VPP。信號XCSEL經提供至電晶 體610及612之閘極。當反相器614之XCSEL處於VPP時， 0.7伏特（大約一個二極體壓降）之未選定位元線電壓UBL經 由電晶體612提供至位元線。當反相器614之XCSEL處於0 伏特時，資料匯流排經由電晶體610連接至位元線。包括 寄生電容608之資料匯流排連接至電晶體606。電晶體606 之閘極接收脈衝。在脈衝之間，資料匯流排為浮動的。在 脈衝（負脈衝）期間，VPP經提供至資料匯流排（經由電晶體 606)以對資料匯流排寄生電容608充電。當選擇BL選擇電 路時，來自資料匯流排之電荷對位元線BL及其電容604進 行充電。當至VPP之路徑斷開時，位元線為浮動的，且位 元線BL(及電容器604)上之電荷將經由記憶體單元602放 電。在一項實施例中，對二極體正向加偏壓，且僅使用正 141205.doc -26- 201023194 電壓。 圖14為用於操作圖13之電路之過程之一項實施例的流程 圖。可對一個記憶體單元或對多個記憶體單元同時執行圖 14之過程。在步驟630中，將選定字線拉至接地。未選定 字線處於VPP-0.7 v。在步驟632中，將選定位元線拉至 VPP。此可藉由將所描繪脈衝（XSA—ENABLE)施加至電晶 體606之閘極以及適當選擇信號〇80<15:0>及乂0(5<3:0>而 在數十奈秒中實現。未選定位元線處於0.7伏特。在步驟 634中，至VPP之路徑歸因於脈衝（XSA_ENABLE)結束而斷 開。因此，資料匯流排及位元線為浮動的。當在步驟634 申位元線處於VPP時，記憶體單元之可逆電阻切換元件正 接收足夠電壓以執行設定操作。然而，VPP之施加的持續 時間不長到足以促成設定。在一項實施例中，可逆電阻切 換元件需要數百奈秒來設定；然而，VPP僅被提供數十奈 秒。因為至VPP之路徑斷開，所以在步驟636中，位元線 電容（且在一些實施例中，視選擇信號之操作而定，資料 匯流排電容）經由包括可逆電阻切換元件之記憶體單元而 耗散。來自耗散電容性電荷之額外電荷可足以完成設定操 作。 在一些實施例中，來自耗散電容性電荷之額外電荷有可 能不足以完成設定操作。因此，在一些實施中，圖1 5之過 程用以執行記憶體單元之設定。在圖15之步驟650中，執 行圖14之過程。在步驟652中，執行驗證操作以查看記憶 體單元是否經設定。在一項實施例中，施加讀取電壓（小 141205.doc -27- 201023194 於Vreset)❶基於經由記憶體單元所感測之電流，控制電路 判定可逆電阻切換元件處於高電阻率狀態還是低電阻率狀 態中。若記憶體單元驗證處於低電阻率狀態中（參看步驟 654)，則在步驟656中，自該設定過程不選擇記憶體單 元。若記憶體單元未驗證處於低電阻率狀態中（參看步驟 654) ’則過程循環返回至步驟650且重複。注意，圖15之 過程可與本文中所描述之其他程序一起使用以設定或重設 記憶體單元。 上文所描述之電容性放電方法限制在設定操作中流經記 憶體單元的最大電荷。設定中之最大電荷取決於在設定之 前位元線上所施加的電壓及位元線（及視情況，連接至該 位元線之資料匯流排）上之電容。最大電荷對記憶體單元 中之二極體的電阻不敏感。此導致設定操作之後較高

Ron。較高Ron導致較低Ireset(重設可逆電阻切換元件所需 之電流）。二極體可提供彼Ireset，因為位元線在重設操作 期間維持（hold)於足夠電壓。 如上文所描述，藉由打開及關閉連接至資料匯流排之預 充電裝置（電晶體606)而對選定位元線充電及隔離，該資料 匯流排藉以連接至該選定位元線。圖14之方法的另一改良 為，偵測經由記憶體單元在其設定時之電流的增大，及使 用彼偵測以取消選擇位元線。行解碼器電路接著比經由 元之放電更快地將位元線向下拉至取消選定位準，從而進 一步減少電流流經該單元之時間。 圖16為可用以使用上文所描述之電容性放電來設定記憶 141205.doc •28- 201023194 體單元之電路之另—實施例的示意圖。在―些實施例中， 針對每叫立元線將存在—個該電路，或存在可選擇性地連 接至位元線之不同群組的一組該等電路。

一在一些實施例中，需要首先選擇字線，因為在—些單體 三維記憶料列中，字線選擇為慢的1荷可藉由:圖μ 中所說明之電荷共用而非常快速地置於位元線電容上。在 預充電時間期間將一額外電容器充電至電路中可用的最高 電壓。接著’ ϋ擇位元線，且接通電荷共用裝置7ι〇以將 此電容器連接至該位元線。所連接之電容器快速達到設定 操作之由電容比所判定之所要電壓，且接著電荷共用裝置 斷開。設定操作在位元線接收電荷轉移之後發生，因為設 定可逆電阻切換元件比轉移電荷花費更長時間。 圖16之電路包括一記憶體單元7〇2，其包含一可逆電阻 切換7G件及一二極體，如上文關於圖丨至圖5所描述。記憶 體單元702連接至一具有一電容7〇4之位元線31^在一項實 施例中，電容704為1 pf。位元線BL經由BL選擇電路而連 接至一資料匯流排。在一項實施例中，每一位元線具有其 自身BL選擇電路，且許多位元線可連接至一多線資料匯流 排。圖16之BL選擇電路與圖13之位元線選擇電路相同。

資料匯流排經由電晶體61 〇連接至位元線。包含電容 712(例如，2 Pf)之資料匯流排連接至控制電荷共用之電晶 體710。電晶體710之閘極接收脈衝（xpG—puLSE)。在脈衝 之間’資料匯流排（節點SELB)為浮動的’且與節點GSELB 隔離。在脈衝（負脈衝）期間，資料匯流排（節點SELB)連接 141205.doc -29- 201023194 至GSELB。電容器708(例如，0.5 pf)自GSELB連接至接 地。 連接至VPP及連接至GSELB之電晶體706接收脈衝 (XSA—ENABLE)。在脈衝之間，GSELB為浮動的。在一負 脈衝期間，VPP用以在無限流之情況下對GSELB充電。當 電晶體710在其閘極接收脈衝時，GSELB處之電荷用以將 SELB充電至（VPP) X (資料匯流排之電容）/(資料匯流排之 電容 +GSELB之電容）。SELB處之電荷接著轉移至位元 線，與圖13所描述之類似。 圖16之電路亦包括一比較器720，其比較GSELB處之電 壓與參考Vref。當比較器感測資料匯流排及位元線之放電 時，其推斷，設定已成功發生且輸出指示已設定記憶體單 元的設定偵測信號。比較器720之輸出提供至記憶體系統 之控制邏輯。 圖17為解釋用於操作圖16之電路之各種實施例的時序 圖。在tl與t2之間，藉由信號XSA_ENABLE將脈衝施加至 電晶體706。此在無限流之情況下對GSELB充電，如所描 繪。在t3與t4之間，藉由信號XPG—PULSE將脈衝施加至電 晶體710。此使電荷與SELB共用。BL選擇電路允許電荷與 位元線共用，如圖1 7中所描繪。在一些狀況下，此一個反 覆將使記憶體單元被設定。在其他實施例中，兩個脈衝之 多次反覆（對GSELB充電及電荷共用）將用以增大位元線上 之電荷，直至設定記憶體單元（參看t5)為止。 圖1 8為可用以使用上文所描述之電容性放電來設定記憶 141205.doc -30- 201023194 體單元之電路之另一實施例的示意圖。在一些實施例中， 針對每一位元線將存在一個該電路，或存在可選擇性地連 接至位元線之不同群組的一組該等電路。在圖18之電路 中，在記憶體單元切換成新狀態之前，關閉位元線選擇裝 置。 圖18之電路包括一記憶體單元750，其包含一可逆電阻 切換元件及一二極體，如上文關於圖1至圖5所描述。記憶 體單元750連接至一具有一電容752之位元線BL。位元線 BL經由BL選擇電路而連接至一資料匯流排。在一項實施 例中，每一位元線具有其自身BL選擇電路，且許多位元線 可連接至一多線資料匯流排。 包括一電容766之資料匯流排經由電晶體764連接至節點 GSB，該電晶體764使其閘極連接至接地。節點GSB連接至 比較器780，其與圖16之比較器720類似地操作。比較器 780之輸出提供至記憶體系統之控制邏輯。連接至VPP及 連接至GSB之電晶體760接收脈衝（PG脈衝）。在一脈衝期 間，GSB為浮動的。在脈衝之間，VPP用以對GSB充電， 該GSB對資料匯流排充電。基於選擇信號XCQ<3:0>& 「解碼器傳出」，BL選擇電路與選定位元線共用資料匯流 排上之電荷，以便如上文所論述地設定記憶體單元750。 圖18之BL選擇電路包括電晶體768、電晶體770、反相 器772、傳遞閘774及傳遞閘776。圓圈778提供傳遞閘774 及776之詳圖（四個内部電晶體及反相器）。傳遞閘具有一輸 入（i)、輸出（〇)、頂部節點⑴及底部節點（b)。若輸入⑴為 141205.doc 31 · 201023194 正電壓，則輸出（〇)接收底部節點（b)處之信號。若輸入（i) 為負或零電壓，則輸出（〇)接收頂部節點⑴處之信號。傳 遞閘776接收PG脈衝（與由電晶體760接收之脈衝相同）。在 一脈衝（正電壓）期間，XCQ<3:0>中之一適當者（其在傳遞 閘776之底部節點處輸入）在傳遞閘776之輸出處提供，且 在「解碼器傳出」亦正選擇具有正電壓之位元線的情況下 轉移至傳遞閘774之輸出。XCQ<3:0>中之一適當者將針對 選定位元線處於Vpg(用以設定之電壓）且針對未選定位元 線處於VPP。當電晶體768之閘極接收VPP時，其自資料匯 流排切斷位元線。當電晶體768之閘極接收Vpg時，其與位 元線共用資料匯流排上之電荷。注意，電晶體768之閘極 電壓（Vpg)可由修整選項（trim-option)設定以控制暫態電 流。 在輸入至傳遞閘776之脈衝之間，VPP將轉移至傳遞閘 776之輸出且轉移至傳遞閘774之輸出，該VPP接著提供至 電晶體768之閘極以自資料匯流排切斷位元線。若 乂€(^<3:0>或「解碼器傳出」亦正選擇位元線，則VPP將傳 遞至電晶體768之閘極以自資料匯流排切斷位元線。 圖1 8 A為描述圖1 8之電路之操作之一項實施例的流程 圖。在步驟788中，將選定字線拉至接地。在步驟790中， 如上文所解釋，藉由在PG脈衝之脈衝之間將VPP轉移至節 點GSB，對節點GSB及資料匯流排充電。在步驟792中，資 料匯流排上之電荷藉由使用BL選擇電路將位元線連接至資 料匯流排而與位元線共用，如上文所描述。在步驟794 141205.doc -32- 201023194 中，位元線自資料匯流排切斷，藉以使位元線浮動。結 果，在步驟796中，位元線經由記憶體單元75〇放電。在一 些實施例中，圖18A之過程的一個反覆足以設定記憶體單 元。在其他實施例中，需要多次反覆來設定記憶體單元 (參看（例如）圖I7或圖15之過程）。 圖13、圖16及圖18之電路限制設定操作中之電荷的量而 非設定電流。 脈衝重設 在先前實施例中，藉由施加Vreset且提供大電流經過可 逆電阻切換元件來重設可逆電阻切換元件。在使用二極體 作為引導元件之記憶體單元中，在該重設操作期間有可能 經歷設定與重設之間的某一振盪，或未能提供足夠大的電 流。本文中所提議之一種解決方案為，藉由施加等於或高 於設定電壓之電壓歷時一短脈衝時間（約數十奈秒）來執行 重設。脈衝比設定操作必要之脈衝短，但針對重設操作或 分成多個脈衝之重设操作為足夠長的。此保證，可不發生 設定操作，且因此，設定與重設之間無振盪。在施加短脈 衝之後’可驗證記憶體單元以查看其是否已經重設。若未 重設，則可施加另一脈衝。此過程可重複，直至重設記憶 體單元為止。在一項實施例中，二極體在重設期間經正向 加偏壓，且僅使用正電壓。 圖19提供可使用上文所描述之短脈衝來執行重設之電路 的一項實施例。圖19之電路包括一記憶體單元800，其包 含一可逆電阻切換元件及一二極體，如上文關於圖1至圖5 141205.doc -33- 201023194 所描述。圮憶體單元800連接至一具有電容8〇2之位元線 BL。在一項實施例中，電容8〇2為} #。位元線^[經由 選擇電路而連接至一資料匯流排。在一項實施例中，每一 位元線具有其自身BL選擇電路，且許多位元線可連接至一 多線資料匯流排。 圖19之BL選擇電路包括電晶體81〇、電晶體816及反相 器814 ^反相器814在其輸入端接收選擇信號CSG<15:〇>* 之適备者。在一項實施例中，CSG<15:0>為來自解碼器 之16位元匯流排。至反相器814之頂部電力輸入自記憶體 系統控制電路接收短脈衝p。此脈衝調節並促成上文所論 述之短重設脈衝。在彼脈衝P期間，選擇信號csg<15:〇> 中之該適當者的反相值在反相器814之輸出端（XCSEL)提 供且經知·供至電晶體810及816之閘極。因此，若選擇位 兀線，則0伏特將在脈衝Ρ期間施加至電晶體81〇及816之閘 極。若未選擇位元線，則VPP將在脈衝ρ期間施加至電晶 體8 10及8 16之閘極。在脈衝之間，vpp將提供至電晶體 810及816之閘極。當〇伏特施加至電晶體81〇之閘極時位 元線BL將經由電晶體81 〇與資料匯流排通信。當νρρ施加 至電晶體810及816之閘極時，未選定位元線電壓ubl將經 由電晶體816施加至位元線。在一項實施例中，UBL接 地0 資料匯流排連接至電容806及電晶體804。當施加至電晶 體804之閘極的DatajDit一ENABLE信號為邏輯低（經賦能） 時，接著VPP經由電晶體8〇4提供至資料匯流排。因此， 141205.doc •34· 201023194 當電晶體810允許資料匯流排與位元線通信時，位元線將 處於VPP。當電晶體8 1 0自資料匯流排切斷位元線時，位 元線將由裝置816拉至0伏特。因而，位元線將見到與脈衝 P持續時間相等但極性相反的短脈衝。控制電路將提供脈 衝P，使得其過短而不能促成設定。一或多個脈衝應促成 重設。 圖20為描述用於操作圖19之電路之過程之一項實施例的 流程圖。在步驟830中，將選定字線拉至接地。將未選定 字線維持於Vpp減0.7伏特。在步驟832中，資料匯流排藉 由適當確證Data_bit_Enable而得以選擇及被拉至VPP。位 元線皆保持於低電壓（例如，0伏特）。在步驟834中，位元 線針對經由BL選擇電路施加之短脈衝而連接至資料匯流 排，如上文所描述。此短脈衝可促成重設，但其將不促成 設定。在步驟836中，執行驗證操作，其感測記憶體單元 之電阻以偵測是否發生重設。舉例而言，施加小於Vreset 的電壓，且量測經由記憶體單元之電流以判定記憶體單元 處於高電阻率狀態還是低電阻率狀態中。若記憶體單元尚 不在重設狀.態中（步驟838)，則過程循環返回至步驟834， 且施加另一脈衝。若驗證記憶體單元已經重設，則在步驟 840中不選擇位元線，使得記憶體單元850不經受另一重設 操作。 圖20之過程在脈衝之間使用驗證步驟。此驗證步驟放慢 重設過程。圖21為一電路的示意圖，其使用短脈衝來執行 重設過程，但不使用獨立驗證步驟；因此提高重設過程之 141205.doc -35- 201023194 速度。 圖21之電路包括一記憶體單元850，其包含一可逆電阻 切換元件及一二極體，如上文關於圖1至圖5所描述。記憶 體單元850連接至一具有一電容852之位元線BL。在一項實 施例中，電容852為1 pf。位元線BL經由BL選擇電路而連 接至一資料匯流排。在一項實施例中，每一位元線具有其 自身BL選擇電路，且許多位元線可連接至一多線資料匯流 排。圖21之BL選擇電路與圖19之位元線選擇電路相同。資 料匯流排包括一電容858(例如，2 pf)。 資料匯流排連接至電晶體856。以Vread-Vth(大約3伏特） 對電晶體856之閘極加偏壓，使得電流在資料匯流排與節 點A之間流動。電晶體854與圖19之電晶體804類似地操 作。電晶體854在其閘極接收信號SA—ENABLE，且回應於 SA_ENABLE而將Vread(大約4伏特）提供至節點A。 在位元線上之一脈衝期間，記憶體單元經歷Vread。若 記憶體單元正導電，則其處於低電阻率狀態中，且資料匯 流排上及節點A處之電壓下降。此電壓之下降將由比較器 860偵測，該比較器860比較節點A處之電壓與參考電壓 Vref。當記憶體單元重設為高電阻率狀態時，記憶體單元 將停止導電，且電壓將升高。此電壓之升高將由比較器 860偵測。比較器860之輸出藉以在該脈衝期間提供記憶體 單元的狀態。記憶體系統之控制邏輯可記住（keep track of) 正並行重設之哪些記憶體單元已達成重設且接著不選擇該 等記憶體單元。因而，不需要獨立驗證步驟。 141205.doc -36- 201023194 圖21A為描述用於操作圖21之電路之過程之一項實施例 的流程圖。在步驟870中，將選定字線拉至接地。在步驟 872中’資料匯流排藉由適當碟證Data_bit_Enable而得以 選擇及被拉至Vread。位元線皆保持於低電壓（例如，〇伏 特）°在步驟874中，選定位元線針對經由bl選擇電路施加 之短脈衝而連接至資料匯流排，如上文所描述。此短脈衝 可促成重設，但其將不促成設定。在步驟874之短脈衝期 間’感測到經由記憶體單元之電流，且彼感測之指示提供 至記憶體系統之控制邏輯。若在該脈衝期間之感測偵測到 發生重設’則控制邏輯不選擇位元線，使得記憶體單元 850不經受另一重設操作（步驟878)。 在一些實施例中，在圖21Λ之過程之施加預定數目之脈 衝的預疋數目之反覆之後’若記憶體單元未經重設，則系 統控制邏輯330將推斷，記憶體單元阻塞或否則為缺陷 的。在彼狀況下，該記憶體單元由一冗餘記憶體單元替 代。一資料結構可維持缺陷之記憶體單元與替代記憶體單 元之間的相關性。美國專利第6,868,〇22號（該案之全文以 引用的方式併入本文中）描述用於提供並使用冗餘記憶體 早元以替代缺陷之記憶體單元的一組實施例。 在一些實施例中，對多個記憶體單元並行執行上文所描 述之重設操作。舉例而言，可同時重設八個或八個以上記 憶體單元。當偵測到一特定記憶體單元已經適當重設時， 系統控制邏輯330(或重設過程中所利用之另一電路）將儲存 (在鎖存器或其他儲存裝置中）已重設該特定記憶體單元之 141205.doc •37· 201023194 指示，使得該特定記憶體單元將不經受額外重設操作。 使用用於執行重設之上述方案的一項實施例可與一用於 執行設定之系統組合，該設定包括將具有升高電壓位準之 長設定脈衝施加至記憶體單元。舉例而言，圖22描繪具有 升高電壓位準（標記為Vsetramp)之脈衝880。在電壓脈衝期 間偵測到經由記憶體單元之電流。當偵測到設定電流時， 終止脈衝。舉例而言，點882指示何時設定記憶體單元。 在彼時，電流達到峰值（參看曲線886)，其指示記憶體單元 進入低電阻率狀態。經設定之記憶體單元的電壓將開始下 降，接著幾乎平坦化（當正偵測設定時），且隨後隨著脈衝 (針對彼記憶體單元）終止而下降至零伏特，如由曲線884所 描繪。以此方式，施加設定之最小電壓位準。由於記憶體 單元中之二極體限制電流且極度視設定電壓脈衝高度而 定，因此設定期間之最小電流流經記憶體單元。 可在額外組件之情況下使用圖21之電路以達成關於圖22 所論述之設定操作。圖22A在額外組件890、892、894及 896之情況下展示圖21之電路的一部分（組件810、814、 816、850、852、858及856)。電晶體856(其使其閘極接地） 連接至比較器890。比較器890之另一輸入為VREF，其與 Vsetramp成比例地勻變（ramp)。將比較器890之指示是否已 偵測到設定的輸出報告至產生電流反射鏡之參考電流Iref 的電路896。電流反射鏡包括pmos電晶體892及894，該兩 者使其源極連接至Vsetramp。經由電晶體892之電流鏡射 Iref。 141205.doc -38- 201023194 在操作中，將選定字線WL向下拉至接地。Vsetramp(具 有升高電壓位準之長設定脈衝）施加至電流反射鏡，如上 文所論述。具有升高電壓位準之長設定脈衝（Vsetramp)自 電流反射鏡提供至資料匯流排。位元線BL使用BL選擇電 路而針對長脈衝連接至資料匯流排。在該脈衝期間，電流 由比較器8 9 0感測。電流峰值8 8 6將由比較器8 6 (H貞測，且 一指示將發送至Iref電路896及系統控制邏輯330。回應於 接收已設定記憶體單元之指示，Iref電路896將停止將Iref 提供至電流反射鏡，且替代地，將提供0安培（或非常小的 電流），以便阻止電壓脈衝提供至記憶體單元。在一些實 施例中，系統控制邏輯330將回應於已設定記憶體單元之 指示而終止該脈衝（Vsetramp)。可在美國專利第6,574,145 號中發現關於在程式化電壓期間感測記憶體單元且當感測 到狀態改變時停止程式化的更多資訊，該案之全文以引用 的方式併入本文中。 設定及重設之智慧型偵測 如上文所論述，在設定期間，可逆電阻切換元件有可能 經過度設定，使得其接著重設或在設定與重設之間振盪。 類似地，在重設期間，可逆電阻切換元件有可能經過度重 設，使得其接著設定或在設定與重設之間振盪。另一提議 解決方案為即時測試用於重設（或設定）之可逆電阻切換元 件，且接著在相反操作或振盪開始之前非常快速停止程式 化過程。 圖23為提供重設及設定操作之快速偵測的電路。該電路 141205.doc -39- 201023194 描繪一記憶體單元950，其包含一可逆電阻切換元件及一 二極體，如上文關於圖1至圖5所描述。記憶體單元950連 接至位元線BL，該位元線BL回應於來自行控制電路之行 選擇信號而由位元線驅動器952驅動。電壓自電晶體954提 供至驅動器952。圖23展示電晶體954將電壓VWR-Vt驅動 至該位元線，其中VWR為寫入電壓且Vt為電晶體954之臨 限電壓。當執行重設操作時，VWR-Vt為重設可逆電阻切 換元件之電壓，諸如Vreset(參看圖7)。當執行設定操作 時，VWR-Vt為設定可逆電阻切換元件之電壓，諸如 Vset(參看圖7)。 圖23之偵測電路包括兩個電流反射鏡。第一電流反射鏡 包括電晶體954及956。節點X處之電流表示當選擇位元線 BL時經由該位元線的電流。節點Y處之電流鏡射節點X處 之電流。第二電流反射鏡包括電晶體958及電晶體960。電 晶體960自系統控制邏輯中之一電路接收參考電流 Irefdet 0 經由電晶體958之電流鏡射I REFDET ° 電晶體958在 標記為對抗（Fight)之節點處連接至電晶體956 ;因此，該 兩個電流反射鏡在節點Fight處連接。由於電流反射鏡之連 接在一起的端子為鏡射端子（如與正經鏡射之端子相對）， 因此來自該兩個電流反射鏡之此等連接端子可嘗試不同地 起作用，且因此，將連接節點標記為Fight。若第一電流反 射鏡在節點X處傳出之電流比I REFDET 1¾ ’ 則Fight處之電壓 將變高。若第一電流反射鏡在節點X處傳出之電流比 Irefdet低’則Fight處之電壓將變低。Fig ht處之電壓提供 141205.doc -40· 201023194 至反相器962。反相器962之輸出提供至及（AND)閘966與 AND閘964之反相輸入端。AND閘966之另一輸入為來自系 統控制邏輯之標記為RST_MODE的信號，該信號當圖23之 電路試圖重設可逆電阻切換元件時確證為邏輯高，且在其 他情況下為邏輯低。AND閘964之另一輸入為來自系統控 制邏輯之標記為SET_MODE的信號，該信號當圖23之電路 試圖設定可逆電阻切換元件時確證為邏輯高，且在其他情 況下為邏輯低。AND閘964及966之輸出提供至或（OR)閘 968。OR閘968之輸出提供至電晶體940，該電晶體940當 接通時將經由節點GYSELB而將位元線向下接地。 注意，針對一個位元線及一個記憶體單元而描繪圖23之 電路。預期記憶體系統應具有如同圖23中所描繪之電路的 多個電路，使得可針對多個位元線及/或針對多個記憶體 單元而同時執行設定或重設（及其偵測）。 圖24A為描述用於在重設操作期間操作圖23之電路之過 程之一項實施例的流程圖。在步驟974中，信號 RST—MODE設定成邏輯1，且SET_MODE設定成邏輯0。在 步驟976中，行控制電路將適當控制信號施加至位元線驅 動器952。在步驟978中，VWR設定成重設電壓（例如，圖7 之Vreset)。在系統控制邏輯之方向上（參看圖6)執行步驟 974及978。在步驟980中，位元線針對待執行之重設操作 而保持充電。在成功之重設操作之前，可逆電阻切換元件 處於低電阻率狀態；因此，高電流流經記憶體單元。結 果，節點Y處之電流比I REFDET 1¾ * 且Fight處之電壓將為邏 141205.doc -41 - 201023194 輯高，且反相器962之輸出將為邏輯低。AND閘966之輸出 及AND閘964之輸出將為邏輯低；因此，〇R閘968之輸出 為邏輯低，且電晶體940保持斷開。 在步驟982中，發生重設，且可逆電阻切換元件進入高 電阻率狀態。在步驟984中立即停止重設操作。因為可逆 電阻切換元件處於高電阻率狀態中，所以經由記憶體單元 之電流變低，其使節點Y處之電流為邏輯低。因為節點γ 處之電流現比Irefdet低，所以^^^“處之電壓將為邏輯低’ 且反相器962之輸出將為邏輯高。AND閘966之輸出將為邏 輯高；因此，OR閘968之輸出變高’且電晶體940接通。 一旦電流可流經電晶體960 ’位元線將經由電晶體940至接 地（經由GYSELB)而耗散，其停止重設操作，因為跨越可 逆電阻切換元件不存在足夠電壓差。 圖24B為描述用於在設定操作期間操作圖23之電路之過 程之一項實施例的流程圖。.在步驟988中，信號 RST_MODE設定成邏輯〇 ’且SET_MODE設定成邏輯1。在 步驟990中，行控制電路將適當控制信號施加至位元線驅 動器952。在步驟992中，VWR設定成設定電壓（例如’圖7 之Vset)。在系統控制邏輯330之方向上（參看圖6)執行步驟 988及992。在步驟994中’位元線針對待執行之設定操作 而保持充電。在成功之設定操作之前’可逆電阻切換元件 處於高電阻率狀態；因此，低電流流經記憶體單元。結 果，節點Y處之電流比Irefdet低，FiSht處之電壓將為邏輯 低，且反相器962之輸出將為邏輯高。AND閘966之輸出及 141205.doc • 42· 201023194 AND閘964之輸出將為邏輯低；因此，OR閘968之輸出為 邏輯低，且電晶體940保持斷開。 在步驟996中，發生設定，且可逆電阻切換元件進入低 電阻率狀態。在步驟998中立即停止設定操作。因為可逆 電阻切換元件處於低電阻率狀態，所以經由記憶體單元之 電流變高，其使節點Y處之電流為邏輯高。因為節點Y處 之電流現比I REFDET南’ 所以Fight處之電壓將為邏輯高，且 反相器962之輸出將為邏輯低。AND閘964之輸出將為邏輯 ® 高；因此，OR閘968之輸出為邏輯高，且電晶體940接 通。一旦電流可流經電晶體960，位元線將經由電晶體940 至接地（經由GYSELB)而耗散，其停止設定操作，因為跨 越可逆電阻切換元件不存在足夠電壓差。 在上文所描述之電路圖中的許多者中，所描繪電路可由 此等電路中之兩者替代，其中NMOS裝置類型與PMOS裝 置類型交換，且正電壓與負電壓交換。 A 已出於說明及描述之目的而呈現本發明之前述實施方 式。其並不意欲為詳盡的或將本發明限於所揭示之精確形 式。依據以上教示，許多修改及變化為可能的。選擇所描 述之實施例以便最佳解釋本發明之原理及其實際應用，以 藉此使熟習此項技術者能夠在各種實施例中且以如適合於 預期特定使用之各種修改來最佳利用本發明。本發明之範 嘴意欲由附加至此之申請專利範圍界定。 【圖式簡單說明】 圖1為一具有一可逆電阻切換元件之記憶體單元之一項 141205.doc •43- 201023194 實施例的簡化透視圖； 圖2為由圖1之複數個記憶體單元形成之第一記憶體層級 之一部分的簡化透視圖； 圖3為一三維記憶體陣列之一部分的簡化透視圖； 圖4為一三維記憶體陣列之一部分的簡化透視圖； 圖5為一具有一可逆電阻切換元件之記憶體單元之另一 實施例的簡化透視圖； 圖6為一 §己憶體系統之一項實施例的方塊圖； 圖7為描繪一可逆電阻切換元件之Ι-ν特性的曲線圖； 圖7A描繪可讀取記憶體單元之狀態的電路； 圖8為以對數標度描綠一二極體之1_乂特性的曲線圖； 圖9為描繪一可逆電阻切換元件及一二極體之特性的 曲線圖； 圖10為一可設定一記憶體單元之電路的示意圖； 圖11為描述用於操作圖10之電路之過程之一項實施例的 流程圖； 圖12為一可設定一記憶體單元之電路的示意圖； 圖13為一可設定一記憶體單元之電路的示意圖； 圖14為描述用於操作圖13之電路之過程之一項實施例的 流程圖； 圖15為描述用於重複設定電壓之施加以便設定記憶體單 元之過程之一項實施例的流程圖； 圖16為一可設定一記憶體單元之電路的示意圖； 圖17為描述用於操作圖16之電路之過程之一項實施例的 141205.doc • 44· 201023194 時序圖， 圖18為一可設定一記憶體單元之電路的示意圖； 圖18A為描述用於操作圖18之電路之過程之一項實施例 的流程圖； 圖19為一可重設一記憶體單元之電路的示意圖； 圖20為描述用於操作圖19之電路之過程之一項實施例的 流程圖； 圖21為一可重設一記憶體單元之電路的示意圖；

圖2 1A為描述用於操作圖21之電路之過程之一項實施例 的流程圖； 圖22描緣一施加至一可逆電阻切換元件以便設定該可逆 電阻切換元件的電壓脈衝。 圖22A為一可設定一記憶體單元之電路的示意圖； 圖23為一可偵測設定及重設操作之電路的示意圖；及 圖24 A及圖24B為描述用於操作圖23之電路之過程之實 施例的流程圖。 【主要元件符號說明】 200 202 204 206 208 213 214 記憶體單元 可逆電阻切換元件 引導元件/二極體 第一導體 第二導體 障壁層 第一記憶體層級/記憶體陣列 141205.doc -45- 單體三維陣列 第—記憶體層級 第二記憶體層級 可逆電阻率切換材料/可逆電阻切換 材料 電極 電極 重度摻雜之n+多晶矽區域/n+多晶 矽區域/n+區域 輕度摻雜或純質的（無意摻雜的）多 晶石夕區域/純質區域 重度摻雜的P+多晶矽區域/p+區域 記憶體單元 記憶體系統 記憶體陣列 行控制電路310之輸入/輪出 列控制電路320之輪出 行控制電路 行解碼器 陣列端子接收器或驅動器 區塊選擇電路 列控制電路 列解碼器 陣列端子驅動器 -46- 201023194 像 326 區塊選擇電路 330 系統控制邏輯電路/系統控制邏輯 450 記憶體單元 452 記憶體單元 454 記憶體單元 456 記憶體單元 458 電晶體 460 寫入電路 462 電晶體 464 钳位控制電路 466 比較器 468 資料鎖存器 500 記憶體單元 502 記憶體單元 504 記憶體單元 506 記憶體單元 510 電晶體 512 電晶體 520 電晶體 521 節點 522 電晶體 524 電晶體 526 電晶體 530 比較器 141205.doc .47· 電晶體 記憶體單元 記憶體單元 記憶體單元 記憶體單元 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 比較器 記憶體單元 電容器/電容 電晶體 寄生電容 電晶體 電晶體 反相器 記憶體單元 電容 電晶體 電容器 電荷共用裝置/電晶體 -48- 201023194

712 電容 720 比較器 750 記憶體單元 752 電容 760 電晶體 764 電晶體 766 電容 768 電晶體 770 電晶體 772 反相器 774 傳遞閘 776 傳遞閘 778 圓圈 780 比較器 800 記憶體單元 802 電容 804 電晶體 806 電容 810 電晶體 814 反相器 816 電晶體 850 記憶體单元 852 電容 854 電晶體 141205.doc •49- 電晶體 電容 比較器 比較器 pmos電晶體 pmos電晶體 Iref電路 電晶體 記憶體單元 位元線驅動器 電晶體 電晶體 電晶體 電晶體 反相器 及（AND)閘 AND閘 或（OR)閘 -50-

Claims (1)

1. 201023194 七、申請專利範園： 1. 一種非揮發性儲存系統，其包含： 一非揮發性儲存元件； 控制線’其連接至該非揮發性儲存元件；及 # -充電電路，其連接至該控制線，該充電電路將一電 何施加至該控制線歷時—第—時間週期，該電荷不足以 將該非揮發性儲存元件自—第—資料狀態改變至一第二 貝料狀態’該充電電路在該第—時間週期之後停止將該 ’電荷施加至該控财，使得該控㈣經由該非揮發性储 存70件而耗散其電荷，以將該非揮發性儲存元件自第一 電阻狀態改變至第二電阻狀態。 2. 如請求項1之非揮發性儲存系統，其中： .亥非揮發性儲存元件包括可在該第-電阻狀態或該第 二電阻狀態中之可逆電阻切換材料；及 該非揮發性儲存元件包括可逆電阻切換材料且為一單 體二維§己憶體陣列之一部分。 ) 3. 如請求項1之非揮發性儲存系統，其中該充電電路包 含： 一預充電電路； 一資料線’其與該預充電電路通信，該預充電電路在 該第一時間週期期間對該資料線充電；及 一選擇電路’其在該第一時間週期期間將該資料線選 擇性地連接至該控制線。 4. 如請求項3之非揮發性儲存系統，其中： 141205.doc 201023194 該預充電電路包括一連接至一電壓及該資料線之開 關’該開關接收一脈衝且回應於該脈衝而將該電壓連接 至該資料線；及 在該脈衝之後’該資料線係浮動的且經由該選擇電路 連接至該控制線，使得該控制線係浮動的且經由該非揮 發性儲存元件耗散其電荷。 5·如請求項1之非揮發性儲存系統，其中該充電電路包 含： 預充電電路，其具有一第一節點，該預充電電路對 該第一節點充電； 一資料線； 一開關，其連接至該預充電電路及該資料線，該開關 回應於一第一仏號將該第一節點連接至該資料線，使得 該第一節點上之電荷與該資料線共用；及 選擇電路，其在該第一時間週期期間將該資料線選 擇性地連接至該第一控制線。 6.如請求項1之非揮發性儲存系統，其中該充電電路包 含： 一預充電電路； 一資料線，其與該預充電電路通信，該預充電電路對 該資料線充電；及 一選擇電路，其在該第一時間週期期間將該資料線選 擇性地連接至該控制線，且在該第一時間週期結束時使 該資料線與該控制線斷開，使得該第一控制線在該第一 141205.doc 201023194 時間週期之後為浮動的。 7.如明求項丨之非揮發性儲存系統，進一步包含： 偵測電路，其連接至該資料線，該偵測電路偵測該 >料線之電壓之一特定改變，且回應於電壓之該特定改 變，報告該非揮發性儲存元件自該第一電阻狀態改變至 該第二電阻狀態。 8· —種用於寫入至非揮發性儲存器之方法其包含： 將一電荷施加至一連接至一可逆電阻切換非揮發性儲 存疋件之控制線歷時一第一時間週期，該電荷不足以將 該可逆電阻切換非揮發性儲存元件自一第一預定電阻狀 態改變至一第二預定電阻狀態；及 在該第一時間週期之後，允許該控制線經由該可逆電 阻切換非揮發性儲存元件釋放該所施加的電荷，以將該 可逆電阻切換非揮發性儲存元件自該第一預定電阻狀態 改變至該第二預定電阻狀態。 9·如請求項8之方法，其中： 該施加該電荷包含對一第一節點充電；接通一開關以 將該第一節點連接至一資料線，使得該第一節點與該資 料線共用其電荷；及使該資料線與該控制線連接歷時該 第一時間週期；及 該允許該控制線放電包含使該第一節點與該資料線斷 開，使得該資料線及第一控制線為浮動的。 10.如請求項9之方法，其中： 該對該第一節點充電包含將一第一脈衝施加至一第一 141205.doc 201023194 體在該第一脈衝期 電晶體之一閘極，從而使該第一電晶 間將一電廢傳遞至該第一節點；及 該接通該開關以將該第一舘 村茨弟卽點連接至該資料線包含將 -第二脈衝施加至-連接至該第_節點及該資料線之第 二電晶體之-閘極’從而使該第二電晶體將電荷自該第 一節點傳遞至該資料線。 11.如請求項8之方法，其中： 該施加該電荷包含將一資料線連接至該控制線及將一 電壓施加至該資料線；及 該允許該控制線放電包含終止該電壓至該資料線之施 加，使得該資料線及第一控制線為浮動的。 12 ·如請求項11之方法，其中： 該將該電壓施加至該資料線包括將一脈衝施加至一電 晶體之一閘極，從而使該電晶體在該脈衝期間將一電壓 傳遞至該資料線；及 該終止該電壓之施加包括結束至該電晶體之該閘極的 該脈衝。 13. 如請求項8之方法，其中： 該施加該電荷包含對一資料線充電及將該資料線連接 至該第一控制線；及 該允許該控制線放電包含使該資料線與該控制線斷 開。 14. 如請求項8至13中任一項之方法，進一步包含： 偵測該控制線之該放電，及向控制電路報告關於該非 141205.doc •4- 201023194 揮發性儲存元件之情況。 15.如請求項8至13中任一項之方法，其中： 該第一預定電阻狀態為一高電阻狀態；及 該第二預定電阻狀態為一低電阻狀態。

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