JP2005514719A - プログラマブルコンダクタランダムアクセスメモリ及びその書込み方法 - Google Patents

Abstract

本発明は、向上した書込み回路と、プログラマブルコンダクタランダムアクセスメモリ（ＰＣＲＡＭ）セルの書込み方法とを提供する。方法は、ビットラインへの第１電圧のプリチャージ及びカリコゲナイドメモリ素子の第１端子への第２電圧の印加を具える。カリコゲナイドメモリ素子の第２端子を選択的にビット線に結合して、予め設定された抵抗状態を素子に書き込むのに十分なメモリ素子の電圧を生成する。第１電圧は、互いに相違する二つの抵抗状態をメモリ素子にプログラムするために互いに相違する二つの値をとる。

Description

本発明は、集積メモリ回路に関する。更に詳しくは、本発明は、プログラマブルコンダクタランダムアクセスメモリ（ＰＣＲＡＭ）セルにデータを書き込む方法に関する。

ＤＲＡＭ集積回路アレイは３０年以上前から存在し、半導体製造技術及び回路設計技術の発展を通じて記憶容量が大幅に増大した。これら二つの技術の著しい発展により、集積レベルが更に高くなり、メモリアレイサイズ及びコストが著しく減少するとともに、工程の歩留まりが向上した。

ＤＲＡＭセルは、典型的には、基本構成要素として、アクセストランジスタ（スイッチ）と、電荷の形態で２値データビットを格納するキャパシタとを具える。典型的には、一方の極性の電荷が、論路ハイ（例えば、２値“１”）を表すためにキャパシタに格納され、逆極性の格納された電荷が論理ロー（例えば、２値“０”）を表す。ＤＲＡＭの基本的な欠点は、キャパシタの電荷が結果的には漏洩し、したがって、キャパシタの電荷を「リフレッシュ」する必要があり、そうでなければ、メモリセルに格納されたデータビットが消失する。

それに対して、通常のＳＲＡＭのメモリセルは、基本構成要素として、１個以上のアクセストランジスタと、双安定ラッチとしての機能に相互接続した二つ以上の集積回路装置の形態のメモリ素子とを具える。そのような双安定ラッチの一例は、一対の交差結合したインバータである。双安定ラッチは、ＤＲＡＭセルのような「リフレッシュ」の必要がなく、電源電圧を受信する間はデータビットを容易かつ無限に格納する。しかしながら、そのようなメモリセルは、多数のトランジスタを必要とし、したがって、簡単なＤＲＡＭセルに比べてシリコンの占有面積が増大し、ＤＲＡＭセルに比べて電力が増大する。

過度のリフレッシュを必要とすることなくデータ状態を格納することができる他の形態のメモリ素子を識別する努力が続けられている。近年の研究は、高安定オーム状態又は低安定オーム状態を示すようプログラムすることができる抵抗材料に焦点が当てられている。そのような材料のプログラム可能な抵抗素子を、例えば、２値“１”データビットを格納するために高抵抗状態にプログラム（セット）するとともに、２値“０”データビットを格納するために低抵抗状態にプログラムすることができる。格納されたデータビットを、アクセス装置によって抵抗メモリ素子を通じて切り替えられる電流を発生する読出し電圧の大きさを検出することによって探索することができ、したがって、以前にプログラムされた安定抵抗状態を示す。

ある特定の見込みのあるプログラマブル双安定抵抗素子は、プログラマブル導電材料とも称されるプログラマブル金属材料として知られている。そのような材料を含むメモリ素子は、安定して動かない高抵抗状態を有するが、メモリ素子に安定した電圧を印加することによって安定した低抵抗状態にプログラムすることができる。メモリ素子に印加される安定した大きさの逆電圧は、高抵抗状態に回復することができる。低抵抗状態は、プログラマブル導電材料の表面の導電結晶の成長によって生じる。プログラマブルコンダクタメモリ素子は不揮発性であり、低抵抗状態をリフレッシュする必要がなく、すなわち、リフレッシュが要求される場合、それは、比較的長い期間、例えば、数日又は数週間に亘る。

プログラマブルコンダクタ材料の一例は、拡散された金属イオンを有するカルコゲニドガラス材料を含む。特定例は、銀（Ａｇ）イオンが拡散したゲルマニウム：セレン（ＧｅｘＳｅ１−ｘ）である。ゲルマニウム：セレン材料に銀イオンを拡散する方法の一つは、スパッタリング、物理蒸着又は他の従来既知の技術によって、最初にゲルマニウム：セレンガラスを蒸発した後にガラス上に銀の薄膜を堆積することである。銀の層は、好適には６００ｎｍ未満の波長の電磁エネルギーが照射され、その結果、エネルギーが銀を通じて銀／ガラス界面を通過し、カルコゲニド材料のカルコゲニド接合を破壊する。その結果、Ｇｅ：Ｓｅガラスに銀がドープされる。カルコゲニドガラス上で互いに離間した位置に電極が設けられて、メモリ素子の書込み及び読出し用の電圧が印加される。

現在、プログラマブルコンダクタメモリ素子のアレイにデータを書き込む回路が開発されている。プログラマブルコンダクタメモリ素子の高抵抗状態から低抵抗状態への書込みに関連する問題は、大電流の書込み電圧を発生するドライバが用いられ、一旦メモリ素子が低抵抗状態に切り替わると、依然として大電流がドライバによって発生することである。この結果、電力が浪費される。

本発明は、向上した書込み回路と、電力消費を減少するプログラマブルコンダクタランダムアクセスメモリ（ＰＣＲＡＭ）の書込み方法を提供する。これは、プログラマブルコンダクタメモリ素子に対する書込み電圧を発生するためにビット線の寄生容量に格納されたエネルギーを利用することによって行われる。第１の予め設定された電圧は、プログラマブルコンダクタメモリ素子の第１端子に印加され、ビット線は、第２の予め設定された電圧にチャージされる。アクセストランジスタは、プリチャージされたビット線をメモリ素子の第２の端子に結合し、第１及び第２電圧を、メモリ素子に所望の抵抗状態を書き込む大きさ及び極性にする。第１の予め設定された電圧は一定に保持され、２値の値を表す寄生抵抗に対するメモリ素子の書込みを、第２電圧に対して互いに相違する二つの電圧を用いることによって制御する。メモリ素子への書込みに使用される電流がドライバによって発生しないので、消費される電流が減少する。

本発明を、図１〜５に示した実施の形態に関連して説明する。他の実施の形態を実現することができ、開示した実施の形態を、本発明の範囲を逸脱することなく変更することができる。

用語「銀」は、元素銀のみでなく、他の微量金属を含有する銀も含むことも意味し、そのような銀が導電性である限り及び銀の物理的な特性及び電気的な特性が変化しない限り、半導体産業で知られている他の金属との種々の合金の組合せも含む。同様に、用語「ゲルマニウム」及び「セレン」は、元素銀のみでなく、他の微量金属を含有するゲルマニウム及びセレンも含むことも意味し、ゲルマニウム又はセレンの物理的な特性及び電気的な特性が変化しない限り、半導体産業で知られている他の金属との種々の合金の組合せも含む。

図１は、複数の行ライン１１０，１１２，１１４及びビット（列）ライン１１６，１１８，１２０を有するメモリアレイ１００を示す。行ラインとビット線との交差部において、メモリセル１２２のようなＰＣＲＡＭが形成される。各メモリセル（例えば、１２２）は、アクセストランジスタ１２４と、プログラマブルコンダクタメモリ素子１２６とを有する。プログラマブルコンダクタメモリ素子を、ＡｇがドープされたＳｅ：Ｇｅのカルコゲニドガラス組成から構成することができる。素子１２６に適切な金属組成は、参照することによってここに開示した発明の名称が”Stoichiometry for Chalocogenide Glasses Useful for Memory Devices and Method of Formation”の米国特許出願番号０９／９４１，５４４に記載されている。本発明の実施の形態によれば、メモリ素子として使用されるゲルマニウム：セレンガラスを、（３０％以下のドープでＡｇの最大原子％を有する）Ｇｅ１８Ｓｅ８２から（２０％以下のドープでＡｇの最大原子％を有する）Ｇｅ２８Ｓｅ７２を有する第１の化学量論的な範囲Ｒ１内にある化学量論を有するゲルマニウム：セリウムガラスの範囲から選択し、それは一般的な化学式（Ｇｅｘ１Ｓｅ１−ｘ１）１−ｙ１Ａｇｙ１を有し、１８＜＝ｘ１＜＝２８であり、ｙ１は、領域を形成するガラス中でガラスを保持する最大量である適切な銀（Ａｇ）の原子％を表す。

プログラマブルコンダクタメモリ素子１２６の第１端子１５０を、共通セルプレート１２８に結合する。各アクセストランジスタ１２４の一方のソース／ドレイン端子を、対応するビット線（例えば、１１８）に結合し、各アクセストランジスタ１２４の他方のソース／ドレイン端子を、プログラマブルコンダクタメモリ素子１２６の第２端子１５２に結合する。さらに、各ビットライン１１６，１１８，１２０をぷリチャージ回路１３０に結合し、後に説明するように、ビット線を、二つの予め設定された値（例えば、Ｖｄｄ及びグランド）の一方にプリチャージすることができる。また、寄生容量１３２を、例えばメモリセル１２２への書込みに利用される列ライン（例えば、図１の１１８）に対して示す。寄生容量は約５００ｆＦの値を有するが、この値は、ビット線及びメモリアレイアーキテクチャに応じて変動することができる。

図２において、メモリセル１２２の線形図を幾分詳細に示す。ビット線１１８を、プリチャージ回路１３０と、アクセストランジスタ１２４の第１ソース／ドレイン端子と、他の複数のアクセストランジスタの第１ソース／ドレイン端子のそれぞれに結合する。アクセストランジスタ１２４及び他のアクセストランジスタを、ｎ形のＣＭＯＳトランジスタとして示す。しかしながら、アクセストランジスタ１２４をｐ形のＣＭＯＳトランジスタに変更することもでき、この場合、他の構成要素及び電圧の対応する極性を変更する。プログラマブルメモリ素子１２６の第１端子１５０を、共通セルプレート１２８に結合する。トランジスタ１２４の第２ソース／ドレイン端子を、プログラマブルコンダクタメモリ素子１２６の第２端子に結合する。既に説明したように、プログラマブルコンダクタメモリ素子１２６を、銀をドープしたＧｅ：Ｓｅカルコゲニドで構成することができるが、当業者に既知の他のプログラマブルコンダクタ材料を使用することもできる。プログラマブルコンダクタメモリ素子１２６を、複数のメモリセルに対する共通セルプレート１２８に結合する。セルプレート１２８を、予め設定された電圧レベル（例えば、Ｖｄｄ／２）をセルプレート１２８に供給する電圧端子に結合する。図２に示す各アクセストランジスタのゲートを、各行ライン１１４に接続する。十分な電圧が行ライン（例えば、１４４）に印加されると、関連のアクセストランジスタ１２４は、ターンオンして導通する。行ライン１１４、ビット線１１８及びセルプレート１２８の電圧は、後に説明するようにして選択されてプログラマブルコンダクタメモリ素子１２６の読出し及び書込み動作をイネーブルする。

図３Ａ及び３Ｂはそれぞれ、本発明の実施の形態によるメモリセル１２２に対する書込み動作を説明するフローチャート及び電圧チャートを示す。この処理フローにおいて、プログラマブルコンダクタメモリセルの以下のパラメータが推定される。（ｉ）低抵抗状態から高抵抗状態への書込みに要求される素子１２６間の電圧が０．２５Ｖ、（ii）要求された電流が約１０μＡ、（iii）高抵抗状態から低抵抗状態への書込みに要求される素子１２６間の電圧がー０．２５Ｖ、（iv）要求される電流が約１０μＡ、（ｖ）低抵抗状態が約１０ｋΩ、（vi）高抵抗状態を、１０ＭΩより上の任意の値とする。本発明の範囲を逸脱することなくプログラマブルコンダクタメモリ素子１２６の材料組成及びサイズに応じてＰＣＲＡＭセルに対して任意のパラメータを選択できることが容易にわかる。

図３Ａ及び３Ｂを参照すると、書込みプロセスがプロセスセグメント３００で開始する。セグメント３０２において、ビット線、例えば、ビット線１１８は、先ず、セルが高抵抗状態と低抵抗状態のいずれにプログラムされたかに応じてＧＮＤ又はＶｄｄにプリチャージされる。セルが高抵抗状態になると、ビット線１１８をグランドにプリチャージする必要があり、セルが低抵抗状態になると、ビット線をほぼＶｄｄにプリチャージする必要がある。ビット線１１８は、ビット線１１８に結合されたプリチャージ回路１３０を通じて、予め設定された電圧にプリチャージされる。この説明のために、図３Ｂに示すように、ビット線電圧をＶ１とし、アクセストランジスタ１２４の電圧降下をＶ２とし、メモリ素子１２６の電圧をＶ３とし、セルプレート電圧をＶ４とし、ワード線（トランジスタ１２４のゲート）電圧をＶ５と仮定する。Ｖｄｄを２．５Ｖとも仮定する。したがって、セルプレート１２８を、Ｖｄｄ／２、例えば１．２５ＶであるＶ４の予め設定された電圧に結合する。プログラマブルコンダクタメモリ素子１２６は、メモリ素子がＶ３＝−０．２５Ｖの低抵抗状態とＶ３＝０．２５Ｖのいずれであるかに応じた逆電圧書込み極性Ｖ３を有する。また、高抵抗状態への書込みは消去動作ともみなされる。したがって、セル１２２が低抵抗状態になると、ビット線１１８をＶｄｄにプリチャージする必要がある。しかしながら、セルが高抵抗状態になると、ビット線１１８をグランドにプリチャージする必要がある。

一旦ビット線がプリチャージされると、選択された行ラインは、予め設定された電圧Ｖ５をその行ラインに印加することによってプロセスセグメント３０４で処理される。プロセスセグメント３００は、Ｖｄｄ／２に保持されたセルプレートを示す。この例において、２．５Ｖ（Ｖｄｄ）の予め設定された行ライン電圧Ｖ５は、アクセストランジスタ１２４をターンオンするのに十分である。Ｖ１＝２．５Ｖ，Ｖ４＝１．２５Ｖであるので、アクセストランジスタの電圧降下Ｖ２は約１Ｖ（すなわち、トランジスタの電圧＋抵抗）となる。これによって、メモリ素子１２６間の０．２５Ｖの電圧Ｖ３の状態にし、それは、高抵抗状態から低抵抗状態にプログラムし又は予めプログラムされた低抵抗状態のままにするのに十分である。

ビットライン１１８がグランドのＶ１にプリチャージされ、トランジスタの電圧降下Ｖ２が約０．２Ｖである場合、メモリ素子１２６の電圧Ｖ３は−１．０５Ｖとなり、それは、低抵抗状態から（消去とも称される）高抵抗状態にプログラムし又は予めプログラムされた高抵抗状態のままにするのに十分である。

プログラムセグメント３０８は、選択された抵抗値を書き込むためにメモリ素子を通じて放電されるメモリ素子１２６の印加電圧を示す。プリチャージ電圧を保持するためにビット線１１８の寄生容量１３２を使用することによって、電源に接続されたトランジスタを用いてビット線１１８を駆動する必要がなくなり、書込み動作中の電流消費が減少する。最後に、プロセスセグメント３１０において、書込み動作終了時のビット線１１８の電圧は、印加されたセルプレート電圧Ｖ４未満の値、例えば、＜Ｖｄｄ／２に設定される。

メモリセル１２２の内容を読み出すために、更に詳しくは、メモリセル１２２のプログラマブルコンダクタメモリ素子１２６の抵抗を読み出すために、＋０．２５Ｖ未満の電圧差が、プログラマブルコンダクタメモリ阻止１２６に印加される。例えば、０．２Ｖの電圧を読出し動作に用いることができる。これを、読出し動作中の適切な選択電圧によって達成することができる。例えば、２．４５Ｖのビット線１１８の電圧Ｖ１及び１Ｖの電圧降下Ｖ２によって、メモリ素子１２６に０．２Ｖが生じる。

図４を参照すると、複数のプログラマブルコンダクタメモリセル１２２を用いたメモリアレイ４００を示し、それは、寄生容量１３２と、キャパシタ１３４と、トランジスタ１３６とを具える。図１を参照して既に説明したこれらアイテムは、同一の参照番号を有し、ここでは説明しない。例えばキャパシタンス１３２によって設けられる列ライン１１８の寄生容量がプリチャージ電圧を格納するのに十分高くない場合、他の容量を設けるためにキャパシタ１３４を列ライン１１８に追加する。したがって、一つ以上のキャパシタ１３４を、書込み動作に対する必要に応じて設けることができる。トランジスタ１３６をプリチャージ動作時又はその前にイネーブルして、追加された一つ以上のキャパシタ１３４をビット線１１８に結合する。書込み動作後、トランジスタ１３６をターン「オフ」して、ビット線１１８から余分なキャパシタンスをオフにして、メモリアレイ１００の他の動作のタイミングを妨害しないようにする。

図５は、図１〜４に関連して説明したプログラマブルコンダクタランダムアクセス半導体メモリを有するプロセッサシステム５００のブロック図を示す。例えば、図１〜４に関連して説明したＰＣＲＡＭメモリアレイ１００を、プラグインメモリモジュールとして構成することができるランダムアクセスメモリ（ＲＡＭ）５０８の一部とすることができる。プロセッサシステム５００を、コンピュータシステム又は他の任意のプロセッサシステムとすることができる。システム５００は、バス５２０上でフロッピー（登録商標）ディスクドライブ５１２、ＣＤ−ＲＯＭドライブ５１４及びＲＡＭ５０８と通信を行う中央処理ユニット（ＣＰＵ）５０２、例えば、マイクロプロセッサを有する。バス５２０を、プロセッサシステムで通常用いられる一連のバス及びブリッジとすることができるが、簡単のために、バス５２０を単一バスとして示す。入出力（Ｉ／Ｏ）装置（例えば、モニタ）５０４，５０６をバス５２０に接続することもできるが、それは、本発明を実施するために必要でない。プロセッサシステム５００は、ソフトウェアを格納するのに用いることもできる読出し専用メモリ（ＲＯＭ）５１０も有する。図５のブロック図が一つのＣＰＵ５０２のみを示すが、図５のシステムを、並列処理を実行する並列プロセッサマシンとして構成することもできる。

本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。

本発明の実施の形態による複数のＰＣＲＡＭメモリセルを用いるメモリアレイを示す。 図１のＰＣＲＡＭメモリセルを示す。 本発明の実施の形態による動作フローを示すフローチャートを示す。 図１のＰＣＲＡＭメモリセルの電圧を示す。 本発明の他の実施の形態のよる複数のＰＣＲＡＭメモリセルを用いるメモリアレイを示す。 本発明の実施の形態によるＰＣＲＡＭメモリを有するプロセッサシステムのブロック図を示す。

Claims (71)

1. メモリ素子に書込みを行う方法であって、
   第１電圧値をコンダクタにプリチャージし、その第１電圧は、前記コンダクタに関連したキャパシタンスによって前記コンダクタに保持され、
   前記コンダクタの前記第１電圧と第２電圧との間でプログラマブルコンダクタメモリ素子の結合を行って、予め設定された抵抗状態を前記メモリ素子に書き込むことを特徴とする方法。
2. 前記第１電圧を前記第２電圧より高くして、予め設定された抵抗状態を前記メモリ素子に書き込むことを特徴とする請求項１記載の方法。
3. 前記第１電圧を前記第２電圧より低くして、予め設定された抵抗状態を前記メモリ素子に書き込むことを特徴とする請求項１記載の方法。
4. 前記関連したキャパシタンスが、前記コンダクタの寄生容量を具えることを特徴とする請求項１記載の方法。
5. 前記関連したキャパシタンスが、前記コンダクタに結合したキャパシタを具えることを特徴とする請求項１記載の方法。
6. 前記関連したキャパシタンスが、前記コンダクタの寄生容量と、前記コンダクタに結合したキャパシタとを具えることを特徴とする請求項１記載の方法。
7. 前記プログラマブルコンダクタメモリ素子を、アクセストランジスタをイネーブルすることによって前記コンダクタに結合したことを特徴とする請求項１記載の方法。
8. 前記第１電圧をほぼＶｄｄとし、前記第２電圧をＶｄｄ／２としたことを特徴とする請求項２記載の方法。
9. 前記第１電圧をグランドとし、前記第２電圧をほぼＶｄｄ／２としたことを特徴とする請求項３記載の方法。
10. 前記コンダクタを、前記メモリ素子に関連したビット線としたことを特徴とする請求項１記載の方法。
11. 前記メモリ素子が、カルコゲニドガラスメモリ素子を具えることを特徴とする請求項１記載の方法。
12. 前記カルコゲニドガラスメモリ素子が、銀がドープされたゲルマニウム：セレンガラス組成を含むことを特徴とする請求項１１記載の方法。
13. 半導体メモリセルに書込みを行う方法であって、
    第１の予め設定された電圧をプログラマブルコンダクタメモリ素子の第１端子に印加し、
    前記メモリセルが第２の予め設定された電圧に属するメモリアレイのビット線をチャージし、そのビット線が、前記第２の予め設定された電圧を格納する寄生容量を有し、
    第３の予め設定された電圧をトランジスタのゲートに印加して、前記トランジスタをイネーブルするとともに、前記ビット線を、前記プログラマブルコンダクタメモリ阻止の第２端子に結合し、
    前記メモリ素子の抵抗状態を確立するために前記トランジスタをイネーブルしたときに前記メモリ素子の電圧を用いることを特徴とする方法。
14. 前記第２の予め設定された電圧を、前記第１の予め設定された電圧より大きくしたことを特徴とする請求項１３記載の方法。
15. 前記第１の予め設定された電圧を、前記第２の予め設定された電圧より大きくしたことを特徴とする請求項１３記載の方法。
16. 前記メモリ素子の電圧を前記メモリ素子を通じて放電して、前記抵抗状態を確立したことを特徴とする請求項１３記載の方法。
17. 前記第１の予め設定された電圧をほぼＶｄｄ／２とし、前記第２の予め設定された電圧をほぼＶｄｄとしたことを特徴とする請求項１３記載の方法。
18. 前記第１の予め設定された電圧をほぼＶｄｄ／２とし、前記第２の予め設定された電圧をほぼグランドとしたことを特徴とする請求項１３記載の方法。
19. 前記第１の予め設定された電圧の印加が、前記第１端子が結合されたセルプレートの前記第１の予め設定された電圧のソースの結合を具えることを特徴とする請求項１３記載の方法。
20. 少なくとも一つのキャパシタを前記ビット線に選択的に結合して、前記第２の予め設定された電圧を格納するステップを更に具えることを特徴とする請求項１３記載の方法。
21. 少なくとも一つのキャパシタを前記ビット線に選択的に結合するためのトランジスタのイネーブルを更に具えることを特徴とする請求項２０記載の方法。
22. 前記寄生容量が約５００ｆＦの値を有することを特徴とする請求項１３記載の方法。
23. 前記プログラマブルコンダクタメモリ素子がカルコゲニドガラスを含むことを特徴とする請求項１３記載の方法。
24. 前記カルコゲニドガラスが、銀がドープされたＧｅ：Ｓｅガラス組成を含むことを特徴とする請求項２３記載の方法。
25. メモリセルを作動させる方法であって、
    ビット線を第１電圧にプリチャージし、
    カルコゲニドメモリ素子の第１端子に第２電圧を印加し、
    前記カルコゲニドメモリ素子の第２端子を前記ビット線に接続して、予め設定された抵抗状態を前記メモリ素子に書き込むのに十分な前記メモリ素子の電圧を生成することを特徴とする方法。
26. 前記第２電圧を前記第１電圧より大きくしたことを特徴とする請求項２５記載の方法。
27. 前記第１電圧を前記第２電圧より大きくしたことを特徴とする請求項２５記載の方法。
28. 前記第１電圧を、寄生容量によって前記ビット線に保持したことを特徴とする請求項２５記載の方法。
29. 少なくとも一つのキャパシタを前記ビット線に選択的に結合して、前記第１電圧を受信し及び格納することを特徴とする請求項２５記載の方法。
30. 前記少なくとも一つのキャパシタを前記ビット線に選択的に結合するようトランジスタが動作することを特徴とする請求項２９記載の方法。
31. 前記ビット線が、約５００ｆＦの寄生容量を有することを特徴とする請求項２５記載の方法。
32. 前記カルコゲニドメモリ素子が、銀をドープしたＧｅ：Ｓｅガラス組成を含むことを特徴とする請求項２５記載の方法。
33. 前記接続が、前記第２の端子を前記ビット線に接続するためのトランジスタのイネーブルを更に具えることを特徴とする請求項２５記載の方法。
34. 前記トランジスタを、前記トランジスタのゲートに印加されるワード線電圧によってイネーブルすることを特徴とする請求項３３記載の方法。
35. 関連のキャパシタンスを有するコンダクタと、
    前記コンダクタを第１の電圧にプリチャージし、その第１の電圧が前記関連のキャパシタンスによって前記コンダクタに保持されるプリチャージ回路と、
    第２の電圧に接続した一つの端子を有するプログラマブルコンダクタメモリ素子と、
    前記メモリ素子の第２の端子を前記コンダクタに選択的に結合し、前記メモリ素子を高抵抗状態と低抵抗状態のうちの一方にプログラムするのに十分な前記プログラマブル阻止の電圧を確立するよう前記第１の電圧及び第２の電圧をイネーブルするアクセス装置とを具えることを特徴とするメモリ構造。
36. 前記アクセス装置をトランジスタとしたことを特徴とする請求項３５記載のメモリ構造。
37. 前記プリチャージ回路が、前記メモリ素子を高抵抗状態にプログラムするよう前記第１の電圧として第１の値を発生し、前記メモリ素子を低抵抗状態にプログラムするよう前記第２の電圧として第２の値を発生することを特徴とする請求項３５記載のメモリ構造。
38. 前記第１の値をほぼＶｄｄとし、前記第２の値をグランドとし、前記第２の電圧をほぼＶｄｄ／２としたことを特徴とする請求項３７記載のメモリ構造。
39. 前記関連のキャパシタンスが、前記コンダクタの寄生容量を具えることを特徴とする請求項３５記載のメモリ構造。
40. 前記関連のキャパシタンスが、前記コンダクタに結合した少なくとも一つのキャパシタを具えることを特徴とする請求項３５記載のメモリ構造。
41. 前記関連のキャパシタンスが、前記コンダクタの寄生容量と、前記コンダクタに結合した少なくとも一つのキャパシタとを具えることを特徴とする請求項３５記載のメモリ構造。
42. 前記コンダクタをビット線とし、前記アクセス装置を、ワード線に印加される電圧によってイネーブルしたことを特徴とする請求項３５記載のメモリ構造。
43. 前記メモリ素子が、カルコゲニドガラスメモリ素子を具えることを特徴とする請求項３５記載のメモリ構造。
44. 前記カルコゲニドガラスメモリ素子が、銀をドープしたＧｅ：Ｓｅガラス組成を含むことを特徴とする請求項４３記載のメモリ構造。
45. 関連のキャパシタンスを有するビット線と、
    第１及び第２の端子を有するプログラマブルコンダクタメモリ素子と、
    前記メモリ素子の抵抗プログラミングの所望の状態に応じて、前記ビット線を、あり得る二つの電圧値のうちの一方にプリチャージし、前記関連のキャパシタンスが前記ビット線にプリチャージ電圧を保持するプリチャージ回路と、
    前記第１の端子に第３の電圧を供給するために前記メモリ素子の第１の端子に結合したセルプレートと、
    ワード線上の電圧に応答して、前記ビット線を前記メモリ素子の前記第２の端子に選択的に結合し、前記セルプレート及びビット線の電圧値に基づいて、前記メモリ素子を所定の抵抗状態にプログラムするアクセストランジスタとを具えることを特徴とする半導体メモリ。
46. 前記あり得る二つの電圧値のうちの一方を、前記第３の電圧値より高くし、前記あり得る二つの電圧値のうちの他方を、前記第３の電圧値より低くしたことを特徴とする請求項４５記載の半導体メモリ。
47. 前記関連のキャパシタンスが前記コンダクタの寄生容量を具えることを特徴とする請求項４５記載の半導体メモリ。
48. 前記関連のキャパシタンスが、前記コンダクタに結合した少なくとも一つのキャパシタを具えることを特徴とする請求項４５記載の半導体メモリ。
49. 前記関連のキャパシタンスが、前記コンダクタの寄生容量と、前記コンダクタに結合した少なくとも一つのキャパシタとを具えることを特徴とする請求項４５記載の半導体メモリ。
50. 前記少なくとも一つのキャパシタを前記ビット線に選択的に結合する切替装置を更に具えることを特徴とする請求項４８記載の半導体メモリ。
51. 前記少なくとも一つのキャパシタを前記ビット線に選択的に結合する切替装置を更に具えることを特徴とする請求項４９記載の半導体メモリ。
52. 前記メモリ素子が、カルコゲニドガラスメモリ素子を具えることを特徴とする請求項４５記載の半導体メモリ。
53. 前記カルコゲニドガラスメモリ素子が、銀をドープしたＧｅ：Ｓｅガラス組成を含むことを特徴とする請求項５２記載の半導体メモリ。
54. 前記寄生容量が約５００ｆＦの値を有することを特徴とする請求項４７記載の半導体メモリ。
55. 第１及び第２の端子を有するカルコゲニドメモリ素子と、
    第１メモリラインと、
    前記第１メモリラインに第１又は第２電圧を選択的にプリチャージする回路と、
    前記カルコゲニドメモリ素子の第１端子に第３電圧を供給する回路と、
    前記第１メモリラインがプリチャージした後に前記カルコゲニドメモリ素子の第２の端子を前記第１メモリラインに切替自在に結合し、前記第１又は第２電圧のうちのいずれが前記メモリラインにプリチャージされたかに応じて、前記カルコゲニド素子の予め設定された二つの抵抗状態のうちの一方を書き込むのに十分な前記カルコゲニドメモリ素子に印加すべき電圧を発生する装置とを具えることを特徴とするメモリセル。
56. 前記第３電圧が前記第１電圧と前記第２電圧との間にあることを特徴とする請求項５５記載のメモリセル。
57. 前記メモリラインが、印加されたプリチャージ電圧を保持する寄生容量を更に具えることを特徴とする請求項５５記載のメモリセル。
58. プリチャージ電圧を受信し及び保持するために前記メモリラインに結合した少なくとも一つのキャパシタを更に具えることを特徴とする請求項５５記載のメモリセル。
59. 前記少なくとも一つのキャパシタを前記メモリラインに選択的に結合する切替装置を更に具えることを特徴とする請求項５８記載のメモリセル。
60. 前記メモリラインが約５００ｆＦの寄生容量を有することを特徴とする請求項５７記載のメモリ。
61. 前記カルコゲニドメモリ素子が、銀をドープしたゲルマニウム：セレンガラス組成を含むことを特徴とする請求項５５記載のメモリ。
62. プロセッサと、
    前記プロセッサに結合した半導体メモリとを具え、
    前記半導体メモリが、
    関連のキャパシタンスを有するコンダクタと、
    前記コンダクタに第１電圧をプリチャージし、前記第１電圧を前記関連のキャパシタンスによって前記コンダクタに保持するプリチャージ回路と、
    第２電圧に接続した一つの端子を有するプログラマブルコンダクタメモリ素子と、
    前記メモリ素子の第２端子を前記コンダクタに選択的に結合し、高抵抗状態と低抵抗状態のうちの一方を前記メモリ素子にプログラムするのに十分な前記プログラマブル素子の電圧を確立するために、前記第１及び第２電圧をイネーブルするアクセス装置とを具えることを特徴とするプロセッサシステム。
63. 前記アクセス装置をトランジスタとしたことを特徴とする請求項６２記載のプロセッサシステム。
64. 前記プリチャージ回路が、高抵抗状態を前記メモリ素子にプログラムするために前記第１電圧として第１の値を発生し、低抵抗状態を前記メモリ素子にプログラムするために前記第１電圧として第２の値を発生することを特徴とする請求項６２記載のプロセッサシステム。
65. 前記第１の値をほぼＶｄｄとし、前記第２の値をほぼグランドとし、前記第２の電圧をほぼＶｄｄ／２としたことを特徴とする請求項６４記載のプロセッサシステム。
66. 前記関連のキャパシタンスが前記コンダクタの寄生容量を具えることを特徴とする請求項６２記載のプロセッサシステム。
67. 前記関連のキャパシタンスが、前記コンダクタに結合した少なくとも一つのキャパシタを具えることを特徴とする請求項６２記載のプロセッサシステム。
68. 前記関連のキャパシタンスが、前記コンダクタの寄生容量と、前記コンダクタに結合した少なくとも一つのキャパシタとを具えることを特徴とする請求項６２記載のプロセッサシステム。
69. 前記コンダクタをビット線とし、前記アクセス装置が、ワード線に印加される電圧によってイネーブルされることを特徴とする請求項６２記載のプロセッサシステム。
70. 前記メモリ素子が、カルコゲニドガラスメモリ素子を具えることを特徴とする請求項６２記載のプロセッサシステム。
71. 前記カルコゲニドガラスメモリ素子が、銀をドープしたＧｅ：Ｓｅガラス組成を含むことを特徴とする請求項７０記載のプロセッサシステム。

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