KR20040075022A - 프로그래머블 컨덕터 램 및 상기 프로그래머블 컨덕터램에 쓰는 방법 - Google Patents

프로그래머블 컨덕터 램 및 상기 프로그래머블 컨덕터램에 쓰는 방법 Download PDF

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Abstract

본 발명은 개선된 쓰기(write) 회로 및 프로그래머블 컨덕터 램(PCRAM, Programmable Conductor Random Access Memory) 셀 쓰기 방법을 제공한다. 상기 방법은 비트 라인을 제1 전압으로 미리 충전하는 단계와 칼코겐화물(chalcogenide) 메모리 소자의 제1 단자에 제2 전압을 인가하는 단계를 포함한다. 상기 칼코겐화물 메모리 소자의 제2 단자는 상기 소자에 사전에 정해진 저항 상태를 쓰기에 충분한 정도의 상기 메모리 소자 양단에 걸리는 전압을 생성하도록 상기 비트 라인에 선택적으로 연결된다. 상기 제1 전압은 상기 메모리 소자로 두 개의 다른 저항 상태를 프로그램 하도록 두 개의 다른 값을 취할 수 있다.

Description

프로그래머블 컨덕터 램 및 상기 프로그래머블 컨덕터 램에 쓰는 방법{A Programmable Conductor Random Access Memory And A Method For Writing Thereto}
다이나믹 램(DRAM) 집적 회로 배열은 30년 이상동안 존재해왔고, 상기 DRAM의 저장 용량에 있어서의 극적인 증가는 반도체 제조 기술 및 회로 설계 기술에서의 진보를 통해 이루어져 왔다. 상기 두 기술에서의 상당한 진보는, 증가된 공정 수율(yield) 뿐만 아니라, 메모리 배열 크기 및 비용에서의 극적인 감소를 가능하게 하는 더 높은 수준의 집적화 역시 이루었다.
DRAM 메모리 셀은 통상적으로, 기본적인 구성요소로서, 액세스(access) 트랜지스터 (스위치) 및 전하의 형태로 바이너리 데이터 비트를 저장하기 위한 커패시터를 포함한다. 통상적으로, 한 극성의 전하는 상기 커패시터상에 로직 하이(예를 들어, 바이너리 "1")를 나타내도록 저장되며, 저장된 반대 극성의 전하는 로직 로우(예를 들어, 바이너리 "0")를 나타낸다. 상기 DRAM의 기본적 단점은, 상기 커패시터 상의 전하가 결국은 누출되므로, 상기 커패시터 전하를 리프레시(refresh)하기 위한 준비를 해야 하며, 그렇지 않은 경우에는 상기 메모리 셀에 의해 저장된 상기 데이터 비트를 잃는 것이다.
반면에, 종래의 정적(static) 램(SRAM)의 메모리 셀은, 기본적 구성요소로서, 액세스 트랜지스터 또는 트랜지스터들과 쌍안정(bistable) 래치(latch)의 역할을 하기위해 서로 연결된 둘 또는 그 이상의 집적 회로 장치의 형태인 메모리 소자를 포함한다. 상기 쌍안정 래치의 예는 한 쌍의 교차 연결된(cross-coupled) 인버터들이다. 쌍안정 래치는, DRAM 메모리 셀의 경우에서와 같이, 리프레시될 필요없으며, 공급 전압을 계속하여 수신하는 한 무한하게 데이터 비트를 확실히 저장할 것이다. 그러나, 상기와 같은 메모리 셀은, 간단한 DRAM보다, 더 많은 수의 트랜지스터 및 더 넓은 실리콘 기판(real estate) 면적을 필요로 하며, DRAM 셀보다 많은 전력을 소비(draw)한다.
데이터 상태(states)를 저장할 수 있으며, 대규모(extensive) 리프레싱(refreshing)을 필요로 하지 않는, 다른 형태의 메모리 소자를 식별해내기 위한 노력은 계속되고 있다. 최근의 연구는 하이(high) 또는 로우(low)의 안정된 저항 상태 모두를 나타내도록 프로그램 가능한 저항성 물질에 주목하고 있다. 상기와 같은 물질로 된 프로그램 가능한 저항 소자는, 예를 들어, 바이너리 "1"데이터 비트를 저장하도록 높은 저항 상태로 프로그램되거나, 예를 들어, 바이너리 "0" 데이터 비트를 저장하도록 낮은 저항 상태로 프로그램될 수 있다. 상기 저장된 데이터 비트는, 액세스 장치에 의해 상기 저항성 메모리 소자를 통해 절환된(switched) 전류를 공급하는 해독된(readout) 전압의 크기를 감지함으로써 후에 검색될 수 있어서, 사전에 프로그램된 상기 안정된 저항 상태를 나타내게 된다.
특히 장래성있는 하나의 프로그램 가능한, 쌍안정 저항성 물질은 프로그래머블(programmable) 컨덕터 물질로도 명명된 프로그래머블 금속화(metalization) 물질이 알려져 있다. 상기와 같은 물질로 이루어진 메모리 소자는 휴지상태에서(at rest) 안정적인 고 저항 상태를 가지나, 상기 메모리 소자의 양단에 걸쳐 적합한 전압을 인가함으로써 안정적인 저 저항 상태로 프로그램 될 수 있다. 상기 메모리 소자의 양단에 걸쳐 인가된 적합한 크기의 역 전압은 상기 고 저항 상태를 회복할 수 있다. 상기 저 저항 상태는, 상기 프로그래머블 컨덕터 물질의 표면 상 또는 표면을 통한 도전성 덴드라이트(dendrite)의 성장에 의해 야기될 수 있다. 프로그래머블 컨덕터 메모리 소자는, 저 저항 상태가 리프레시될 필요가 없거나, 또는 리프레시될 필요가 있을 경우, 며칠 또는 몇 주와 같이 비교적 긴 기간동안이라는 점에서, 비휘발성이다.
하나의 예시적인 프로그래머블 컨덕터 물질은 금속 이온이 확산된 칼코겐화물(chalcogenide) 유리 물질을 포함한다. 구체적 예는 은(Ag) 이온이 확산된 게르마늄:셀레늄(GexSe1-x)이다. 상기 게르마늄:셀레늄 물질에 상기 은 이온을 확산시키는 한 방법은 먼저 상기 게르마늄:셀레늄 유리를 증발(evaporate)시킨 후, 예를 들어 물리적 증기 증착인 스퍼터링 또는 다른 알려진 기술로 상기 유리에 은으로 된 얇은 막을 증착한다. 상기 은 층(layer)은 바람직하게는 600 나노미터보다 작은 파장의 전자기 에너지와 함께 조사(irradiate)된다. 그 결과, 상기 에너지는 상기 은을 통과하고 상기 은 및 유리 사이 공간(interface)에 도달하여, 상기 칼코겐화물 물질의 칼코겐화물 결합(bond)을 끊는다. 그 결과, 상기 게르마늄(Ge):셀레늄(Se) 유리는 은으로 도핑된다. 전극들은 상기 메모리 소자를 쓰고 읽기 위한 전압을 인가하기 위해 상기 칼코겐화물 유리 상에서 간격을 둔 위치에 제공된다.
현재, 프로그래머블 컨덕터 메모리 소자의 배열에 데이터를 쓰는 회로는 발전하고 있다. 고 저항 상태에서 저 저항 상태로 프로그래머블 컨덕터 메모리 소자에 쓰는 것과 연관된 하나의 문제는 드라이버(driver)가 고 전류에서 쓰기(write) 전압을 공급하는데 이용되는 것이고, 상기 메모리 소자가 저 저항 상태로 일단 변환되면, 상기 드라이버에 의해 여전히 고 전류가 공급되는 것이다. 상기와 같은 사항은 전력을 낭비하게 된다.
본 발명은 집적화된 메모리 회로에 관한 것이다. 더욱 구체적으로는, 프로그래머블 컨덕터 램(PCRAM, Programmable Conductor Random Access Memory) 셀에 데이터를 쓰는 방법에 관한 것이다.
본 발명의 상기된 장점 및 특성과 다른 장점 및 특성은 아래 첨부된 도면을 참고로 한 본 발명의 바람직한 실시예의 구체적 기술로부터 더욱 명백할 것이다.
도 1은 본 발명의 실시예에 따른 다수의 프로그래머블 컨덕터 램 메모리 셀을 이용한 메모리 배열을 나타낸 것이다.
도 2는 도 1의 프로그래머블 컨덕터 램 메모리 셀을 나타낸 것이다.
도 3a는 본 발명의 실시예에 따른 동작 흐름을 나타낸 흐름도이다.
도 3b는 도 1의 프로그래머블 컨덕터 램 메모리 셀을 거친 전압 배치를 나타낸 것이다.
도 4는 본 발명의 다른 실시예에 따른 다수의 프로그래머블 컨덕터 램 메모리 셀을 이용한 메모리 배열을 나타낸 것이다.
도 5는 본 발명의 실시예에 따른 프로그래머블 컨덕터 램 메모리를 포함하는 프로세서 기반 시스템의 블록 다이어그램을 나타낸 것이다.
본 발명은 개선된 쓰기(write) 회로 및 소비 전력을 줄이는 프로그래머블 컨덕터 램(PCRAM, Programmable Conductor Random Access Memory)을 쓰는(writing) 방법을 제공한다. 본 발명은 프로그래머블 컨덕터 메모리 소자에 상기 쓰기 전압을 공급하기 위해 비트 라인(bit line)의 기생 커패시턴스에 저장된 에너지를 이용함으로써 구현된다. 사전에 정해진 제1 전압이 프로그래머블 컨덕터 메모리 소자의 제1 단자(terminal)에 인가되고, 비트 라인은 사전에 정해진 제2 전압으로 충전된다. 액세스 트랜지스터는 상기 미리 충전된 비트 라인을 상기 메모리 소자의 제2 단자에 연결하며, 상기 제1 및 제2 전압은 상기 메모리 소자를 바람직한 저항 상태로 쓰여(write) 지도록 하는 극성 및 크기를 갖는다. 만약, 사전에 정해진 상기제1 전압이 변함없다면, 바이너리 값을 나타내는 특정 저항에의 메모리 소자의 쓰기는 상기 제2 전압에 대한 두 개의 다른 전압들을 이용함으로써 제어할 수 있다. 메모리 소자를 쓰는데(write) 전류 공급 드라이버가 사용되지 않기 때문에, 전류 소비가 줄어든다.
본 발명은 도 1 내지 도 5에 도시된 실시예와 관련하여 설명될 것이다. 다른실시예들이 구현될 수 있으며, 본 발명의 범위 또는 사상을 벗어남이 없이 상기 기술된 실시예의 변경이 가능할 것이다.
본 명세서상의 은(silver)은 원소적인 용어인 은 뿐만 아니라, 반도체 업계에서 알려진 다른 금속들과 다양하게 합금된 은 또는 미량 금속(trace metal)을 포함한 은을 포함한다. 여기에서, 상기 은 합금은 도전성이어야 하며, 은의 물리적 및 전기적 특성이 변경되지 않고 남아있어야 한다. 유사하게, 게르마늄 및 셀레늄은 원소적 용어인 게르마늄 및 셀레늄 뿐만 아니라, 반도체 업계에서 알려진 다른 금속들과 다양하게 합금된 게르마늄 및 셀레늄 또는 다른 미량 금속을 포함한 게르마늄 및 셀레늄을 포함한다. 여기에서, 상기 게르마늄 및 셀레늄의 물리적 및 전기적 특성은 변경되지 않고 남아있어야 한다.
도 1은 다수의 로 라인(110, 112, 114) 및 비트(칼럼) 라인(116, 118, 120)을 갖는 메모리 배열(100)을 나타낸 것이다. 로 라인과 비트 라인이 만나는 각 인터섹션에는 메모리 셀(122)과 같은 프로그래머블 컨덕터 램 셀이 형성된다. 예를 들어, 각 메모리 셀(122)은 액세스 트랜지스터(124) 및 프로그래머블 컨덕터 메모리 소자(126)을 포함한다. 상기 프로그래머블 컨덕터 메모리 소자는 은이 도핑된 셀레늄:게르마늄의 칼코겐화물 유리 합성물(composition)로 구성될 수 있다. 소자(126)를 위한 적합한 물질 합성은, 본 명세서에 참고로 통합된 미국특허출원 제 09/941,544호(발명의 제목: 메모리 장치에 유용한 칼코겐화물 유리를 위한 화학량론(stoichiometry) 및 그 형성 방법)에 개시되어 있다. 본 발명의 실시예에 의하면, 메모리 소자로 사용하기 위한 게르마늄:셀레늄 유리는 제1 화학량 범위 R1 내의 화학량을 갖고 (Gex1Se1-x1)1-y1Agy1의 일반식을 갖는 게르마늄:셀레늄 유리의 범위로부터 선택된다. 상기 제1 화학량 범위 R1은 Ge18Se82(약 30퍼센트 또는 이하가 도핑되는 때, 은의 최대 아토믹(atomic) 퍼센티지와 함께)로부터 Ge28Se72(약 20퍼센트 또는 이하가 도핑되는 때, 은의 최대 아토믹 퍼센티지와 함께)까지 연속된 범위이며, 상기 일반식에서 x1은 18≤x1≤28이며, 상기 y1은 상기 유리를 상기 유리 형성 영역 내에서 유지할 최대량인 적합한(fit) 은의 아토믹 퍼센티지를 나타낸다.
상기 프로그래머블 컨덕터 메모리소자(126)의 제1 단자(150)는 공통(common) 셀 플레이트(128)에 연결되어 있다. 각 액세스 트랜지스터(124)의 하나의 소스/드레인 단자는 해당 비트 라인(예를 들어, 118)에 연결되며, 각 액세스 트랜지스터(124)의 다른 소스/드레인 단자는 상기 프로그래머블 컨덕터 메모리 소자(126)의 제2 단자(152)에 연결된다. 또한, 각 비트 라인(116, 118, 120)은 프리챠지(precharge) 회로(130)에 연결되어, 상기 비트라인은 아래에 설명되듯이 사전에 정해진 두 개의 값들(예를 들어, Vdd 또는 대략 Vdd와 그라운드 또는 대략 그라운드) 중 하나의 값으로 미리 충전될 수 있다. 또한, 기생 커패시턴스(132)는 예를 들어, 상기 메모리 셀(122)에 쓰는데 이용되는 칼럼 라인(예를 들어, 도 1의 118)를 위해 나타나 있다. 상기 기생 커패시턴스는 약 500 팸토 패럿(fF)의 값을 가진다. 그럼에도, 상기 값은 비트 라인 및 메모리 배열 구조에 따라 변할 수 있다.
도 2에서, 메모리 셀(122)의 개략적 그림이 다소 보다 상세하게 도시되고 있다. 비트 라인(118)은 프리챠지 회로(130)에 연결되며, 또한 액세스트랜지스터(124)의 제1 소스/드레인 단자에, 다수의 다른 액세스 트랜지스터의 각각의 제1 소스/드레인 단자와 같이, 연결된다. 액세스 트랜지스터(124)는 다른 액세스 트랜지스터들과 같이, n형 상보성 금속 산화물 반도체(CMOS, Complementary Metal Oxide Semiconductor) 트랜지스터로 도시되었다. 그러나, 상기 액세스 트랜지스터(124)는 상기 다른 구성요소들 및 전압의 해당 극성이 적절하게 변경되는 한, p형 상보성 금속 산화물 반도체로 쉽게 대체될 수 있다. 상기 프로그래머블(programmable) 메모리 소자(126)의 제1 단자(150)는 상기 공통 셀 플레이트(128)에 연결된다. 트랜지스터(124)의 제2 소스/드레인 단자는 상기 프로그래머블 컨덕터 메모리 소자(126)의 제2 단자에 연결된다. 상기한 바와 같이, 프로그래머블 컨덕터 메모리 소자(126)는 은으로 도핑된 게르마늄:셀레늄 칼코겐화물 유리로 구성될 수 있으나, 해당 분야의 통상의 지식을 가진 자에게 알려진 다른 프로그래머블 컨덕터 물질도 사용될 수 있다. 상기 프로그래머블 컨덕터 메모리 소자(126)는 다수의 메모리 셀들을 위해 공통 셀 플레이트(128)에 연결된다. 상기 셀 플레이트(128)는 사전에 정해진 전압 레벨(예를 들어, Vdd/2 또는 대략 Vdd/2의 전압 레벨)을 상기 셀 플레이트(128)에 공급하기 위한 전압 단자에 연결된다. 도 2에 도시된 각 액세스 트랜지스터(124)의 게이트는 각 로 라인(114)에 연결된다. 충분한 전압이 로 라인(예를 들어, 114)에 인가되는 때, 결합된(associated) 액세스 트랜지스터(124)는 턴 온되며, 도전성을 띈다. 상기 로 라인(114), 비트 라인(118) 및 셀 플레이트(128)의 전압은, 아래에서 기술되는 바와 같이, 상기 프로그래머블 컨덕터 메모리 소자(126)의 읽기 및 쓰기 기능이 가능하도록 선택된다.
도 3a 및 3b는 각각 본 발명의 실시예에 따른 메모리 셀(122)을 위한 쓰기 동작을 기술하는 흐름도 및 전압 챠트이다. 상기와 같은 예시적 처리 흐름에서, 상기 프로그래머블 컨덕터 메모리 셀의 파라미터로서 (i)저 저항 상태에서 고 저항 상태로 쓰는데 요구되는 소자(126) 양단의 전압은 0.25볼트(V); (ii)요구되는 전류는 대략 10 마이크로 암페어(㎂);(iii)고 저항 상태로부터 저 저항 상태로 쓰는데 요구되는 상기 소자(126) 양단의 전압은 -0.25볼트(V); (iv)요구되는 전류는 대략 10 마이크로 암페어(㎂); (v)상기 저 저항 상태는 대략 10킬로 옴(㏀); 및 (vi)상기 고 저항 상태는 10메가 옴(㏁)보다 큰 값일 것으로 가정한다. 본 발명의 사상 및 범위를 벗어남이 없이, 물질 합성 및 프로그래머블 컨덕터 메모리 소자(126)의 크기에 따라, 상기 프로그래머블 컨덕터 램 셀을 위해 다른 파라미터들이 선택될 수 있음은 분명할 것이다.
도 3a 및 3b에서, 상기 쓰기 프로세스는 세그먼트(segment) 300에서 시작된다. 세그먼트 302에서, 상기 비트 라인(예를 들어, 비트 라인(118))은 먼저, 상기 셀이 고 저항 상태에 프로그램 되어야 하는지 또는 저 저항 상태로 프로그램 되어야 하는지에 따라서, 그라운드(GND) 또는 Vdd 정도의 전압으로 미리 충전된다. 상기 셀이 고 저항 상태로 프로그램 되어야 하는 경우, 상기 비트 라인(118)은 그라운드(ground)로 미리 충전될 필요가 있으며, 상기 셀이 저 저항 상태로 프로그램 되어야 하는 경우, 상기 비트 라인은 Vdd 또는 대략 Vdd의 전압에 미리 충전될 필요가 있다. 비트 라인(118)은 비트 라인(118)에 각각 연결되어 있는 프리챠지 회로(130)을 통해 사전에 정해진 전압으로 미리 충전된다. 상기 실시예를 위해, 도3b에 도시된 바와 같이, 상기 비트 라인 전압은 V1, 상기 액세스 트랜지스터(124)를 거친 전압 강하는 V2, 상기 메모리 소자(126) 양단의 전압은 V3, 상기 셀 플레이트 전압은 V4 및 상기 워드 라인(word line) (트랜지스터(124)의 게이트) 전압을 V5라고 가정하기로 한다. 또한, Vdd를 2.5볼트로 가정할 것이다. 따라서, 상기 셀 플레이트(128)는 Vdd/2 또는 대략 Vdd/2,예를 들어, 1.25볼트로 사전에 정해진 전압 V4에 연결되어 있다. 상기 프로그래머블 컨덕터 메모리 소자(126)는 메모리 소자가 V3=-.25볼트인 저 저항 상태로 쓰이는 지, V3=.25볼트인 고 저항 상태로 쓰는 지에 따라 전압 V3 쓰기 극성을 뒤집는다. 또한, 고 저항 상태로 쓰는 것 역시 삭제 동작으로 고려된다. 따라서, 상기 셀(122)이 저 저항 상태가 되고자 하는 경우, 상기 비트 라인(118)을 Vdd 또는 대략 Vdd로 미리 충전하는 것이 필요하다. 그러나, 상기 셀이 고 저항 상태가 되고자 하는 경우에는, 상기 비트 라인(118)을 그라운드 또는 대략 그라운드로 충전하는 것이 필요하다.
일단 상기 비트 라인이 미리 충전되면, 선택된 로 라인에 사전에 정해진 전압 V5가 인가됨으로써, 상기 로 라인이 프로세스 세그먼트 304에서 턴 온(fire)된다. 프로세스 세그먼트 300은 또한 Vdd/2 또는 대략 Vdd/2로 유지하고 있는 상기 셀 플레이트를 나타낸다. 상기 예에서, 2.5볼트(Vdd) 또는 대략 2.5볼트(Vdd)로 사전에 정해진 로 라인 전압 V5는 상기 액세스 트랜지스터(124)를 턴 온 시키기에 충분하다. V1=2.5볼트, V4=1.25볼트이기 때문에, 상기 액세스 트랜지스터를 거친 상기 전압 강하 V2는 대략 1볼트(즉, 볼트 플러스 트랜지스터의 저항)이다. 이는, 상기 프로그래머블 컨덕터 메모리 소자(126) 양단의 전압 V3가, 고 저항 상태에서 저저항 상태로 프로그램하거나 사전에 프로그램된 저 저항 상태 그대로 유지하는데 충분한 .25볼트가 되도록 한다.
상기 비트 라인(118)이 그라운드 또는 대략 그라운드 정도의 V1에 미리 충전되고 상기 트랜지스터를 거친 전압 강하 V2가 대략 .2볼트인 경우, 상기 메모리 소자(126) 양단의 전압 V3는 저 저항 상태에서 고 저항 상태(또한, 삭제로 명명된 상태)로 프로그램하거나 사전에 프로그램된 고 저항 상태 그대로 유지하는데 충분한 -1.05볼트이다.
프로세스 세그먼트 308은 상기 선택된 저항값을 쓰기 위해 상기 메모리 소자를 통해 방전되는 상기 메모리 소자(126)의 양단에 인가되는 전압을 나타낸다. 상기 프리 챠지(precharge) 전압을 유지하기 위해 상기 비트 라인(118)의 기생 커패시턴스(132)를 이용함으로써, 상기 비트 라인(118)을 전압 전원에 연결된 트랜지스터와 구동할 필요가 없어지고, 쓰기 동작 동안에 전류 소비를 감소시킨다. 마지막으로, 프로세스 세그먼트 310에서, 상기 쓰기 동작의 마지막에, 비트 라인(118) 전압은 인가된 셀 플레이트 전압 V4(예를 들어, Vdd/2 또는 대략 Vdd/2 정도의 전압)보다 작은 값으로 안정된다.
상기 메모리 셀(122)의 내용을 읽기 위해, 또는 보다 구체적으로, 상기 메모리 셀(122)의 프로그래머블 컨덕터 메모리 소자(126)의 저항을 읽기 위해, +0.25볼트 보다 작은 전압차가 상기 프로그래머블 컨덕터 메모리 소자(126)의 양단에 인가된다. 예를 들어, .2볼트의 전압이 읽기 동작에 사용될 수 있다. 이는 읽기 동작동안 적합한 선택 전압에 의해 수행될 수 있다. 예를 들어, 2.45볼트의 비트라인(118) 전압 V1 및 1볼트의 전압 강하 V2는 메모리 소자(126)의 양단 전압을 .2볼트로 생성한다.
도 4에서, 다수의 프로그래머블 컨덕터 메모리 셀(122)를 이용한 메모리 배열(400)이 커패시터(134) 및 트랜지스터(136) 뿐만 아니라, 기생 커패시턴스(132)를 포함하는 것이 도시되어 있다. 도 1을 참고로 하여 사전에 기술된 아이템들은 동일한 참고 번호를 가지며, 여기에서 설명되지 않을 것이다. 커패시터(134)는, 예를 들어 커패시턴스(132)에 의해 제공된, 상기 컬럼 라인(118)상의 기생 커패시턴스가 상기 프리 챠지 전압을 저장할 정도로 충분히 높지 않은 경우에, 상기 칼럼 라인(118)에 추가 커패시턴스를 제공하기 위해 추가된다. 그래서, 하나 또는 그 이상의 추가될(additional) 커패시터(134)는 쓰기 동작에 필요한 만큼 제공될 수 있다. 트랜지스터(136)는, 미리 충전하는 동작 전에 또는 미리 충전하는 동작 시에, 하나 또는 그 이상의 추가될 커패시터(134)를 상기 비트 라인(118)에 연결할 수 있게 된다. 쓰기 동작 이후에, 트랜지스터(136)는 상기 메모리 배열(100)의 다른 동작의 타이밍을 방해하지 않기 위해, 상기 비트 라인(118)으로부터 여분의 커패시턴스를 방전하도록 오프된다.
도 5는 도 1 내지 도4와 함께 기술된 프로그래머블 컨덕터 랜덤 액세스 반도체 메모리를 포함하는 프로세서 시스템(500)의 블록 다이어그램을 나타낸 것이다. 예를 들어, 도 1 내지 도 4와 함께 기술된 상기 프로그래머블 컨덕터 램 메모리 배열(100)은 플러그 인 메모리 모듈로 구성될 수 있는 램(508)의 일부일 수 있다. 상기 프로세서 기반 시스템(500)은 컴퓨터 시스템 또는 다른 프로세서 시스템일 수있다. 상기 시스템(500)은 버스(520)를 통해 플로피 디스크 드라이브(512), CD 롬 드라이브(514) 및 램(508)과 통신하는 CPU(Central Processing Unit)(502)(예를 들어, 마이크로 프로세서)를 포함한다. 상기 버스(520)는 프로세서 기반 시스템에서 주로 이용되는 연속된 버스들 및 브릿지들일 수 있으나, 단순히 편리를 위해, 상기 버스(520)는 단일(single) 버스로 나타내어졌다. 입력/출력 장치(504, 506)(예를 들어, 모니터) 또한 상기 버스(520)에 연결될 수 있으나 본 발명을 실시하기 위해 요구되지는 않는다. 상기 프로세서 기반 시스템(500)은 소프트웨어 프로그램을 저장하는 데 이용될 수 있는 롬(510) 또한 포함한다. 도 5의 블록 다이어그램이 단지 하나의 CPU(502)를 도시하였음에도 불구하고, 상기 도 5의 시스템은 병렬 처리를 수행하는 병렬 처리(processor) 머신으로서 구성될 수도 있다.
본 발명이 실시예와 함께 구체적으로 설명되고 있으나, 본 발명이 상기 실시예들에 한정되지 않음을 이해하여야 한다. 오히려, 본 발명은 지금까지 기술되지 않은 어떤 수의 변화, 변경, 대체 또는 동등한 배열들을 통합하도록 수정될 수 있으나, 상기 수정은 본 발명의 범위 및 사상과 일치한다. 예를 들어, 본 발명이 특정 전압 레벨과 함께 기술되었음에도, 본 명세서상에서 기술된 전압 레벨과 매우 다른 전압 레벨이 사용될 수 있음은 이의 없이 명백하다. 또한, 본 발명이 특정 극성과 함께 기술되었음에도, 상기 극성이 바뀌어 해당 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이 쓰기 동작을 위해 상기 트랜지스터, 셀 플레이트 및디지트(digit) 라인에 다른 전압 레벨이 인가될 수 있다. 따라서, 본 발명은, 상기와 같은 기술 및 도면에 의해 제한되지 않으며, 덧붙인 청구항에 의해서 제한될 뿐이다.

Claims (71)

  1. 컨덕터에 결합된 커패시터에 의해 컨덕터 상에서 유지될, 제1 전압값으로 상기 컨덕터를 먼저 충전하는 단계; 및
    프로그래머블 컨덕터 메모리 소자에 사전에 정해진 저항 상태를 쓰기(write) 위해 상기 컨덕터 상의 상기 제1 전압과 제2 전압 사이에 상기 프로그래머블 컨덕터 메모리 소자를 연결하는 단계를 포함하는 것을 특징으로 하는 메모리 소자에 쓰는(write) 방법.
  2. 제1 항에 있어서,
    상기 제1 전압은, 상기 메모리 소자에 사전에 정해진 저항 상태를 쓰도록 상기 제2 전압보다 높은 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  3. 제1 항에 있어서,
    상기 제1 전압은, 상기 메모리 소자에 사전에 정해진 저항 상태를 쓰도록 상기 제2 전압보다 낮은 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  4. 제1 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스를 포함하는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  5. 제1 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터에 연결된 커패시터를 포함하는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  6. 제1 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스 및 상기 컨덕터에 연결된 커패시터를 포함하는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  7. 제1 항에 있어서,
    상기 프로그래머블 컨덕터 메모리 소자는 액세스 트랜지스터를 턴온(enabling)시킴으로써 상기 컨덕터에 연결되는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  8. 제2 항에 있어서,
    상기 제1 전압은 Vdd 또는 대략 Vdd 정도의 전압이며, 상기 제2 전압은 Vdd/2인 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  9. 제3 항에 있어서,
    상기 제1 전압은 그라운드이고 상기 제2 전압은 Vdd/2 또는 대략 Vdd/2 정도인 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  10. 제1 항에 있어서,
    상기 컨덕터는 상기 메모리 소자와 결합된 비트 라인인 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  11. 제1 항에 있어서,
    상기 메모리 소자는 칼코겐화물(chalcogenide) 유리 메모리 소자를 포함하는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  12. 제11 항에 있어서,
    상기 칼코겐화물 유리 메모리 소자는 은으로 도핑된 게르마늄:셀레늄 유리 합성물을 포함하는 것을 특징으로 하는 메모리 소자에 쓰는 방법.
  13. 프로그래머블 컨덕터 메모리 소자의 제1 단자에 사전에 정해진 제1 전압을 인가하는 단계;
    사전에 정해진 제2 전압을 저장하는 기생 커패시턴스를 갖는, 상기 메모리 셀이 속한 메모리 배열의 비트 라인을 상기 사전에 정해진 제2 전압으로 충전하는 단계;
    상기 비트 라인을 상기 프로그래머블 컨덕터 메모리 소자의 제2 단자에 연결하고 트랜지스터가 턴 온(enable) 되도록, 상기 트랜지스터의 게이트에 사전에 정해진 제3 전압을 인가하는 단계; 및
    상기 트랜지스터가 상기 메모리 소자의 저항 상태를 설정(establish)하는 것이 가능한 때, 상기 메모리 소자의 양단에 걸린 전압을 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는(writing) 방법.
  14. 제13 항에 있어서,
    상기 사전에 정해진 제2 전압은 상기 사전에 정해진 제1 전압보다 큰 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  15. 제13 항에 있어서,
    상기 사전에 정해진 제1 전압은 상기 사전에 정해진 제2 전압보다 큰 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  16. 제13 항에 있어서,
    상기 메모리 소자의 양단에 걸리는 전압은 상기 저항 상태를 설정(establish)하기 위해 상기 메모리 소자를 통해 방전되는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  17. 제13 항에 있어서,
    상기 사전에 정해진 제1 전압은 Vdd/2 또는 대략 Vdd/2이며, 상기 사전에 정해진 제2 전압은 Vdd 또는 대략 Vdd인 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  18. 제13 항에 있어서,
    상기 사전에 정해진 제1 전압은 Vdd/2 또는 대략 Vdd/2이며, 상기 사전에 정해진 제2 전압은 그라운드(ground) 또는 대략 그라운드인 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  19. 제13 항에 있어서,
    상기 사전에 정해진 제1 전압을 인가하는 단계는, 상기 제1 단자가 연결된 셀 플레이트를 상기 사전에 정해진 제1 전압의 소스에 연결하는 것을 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  20. 제13 항에 있어서,
    상기 사전에 정해진 제2 전압을 저장하도록 적어도 하나의 커패시터를 상기 비트 라인에 선택적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  21. 제20 항에 있어서,
    트랜지스터로 하여금 적어도 하나의 커패시터를 상기 비트 라인에 선택적으로 연결하도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  22. 제13 항에 있어서,
    상기 기생 커패시턴스는 약 500펨토 패럿(fF)의 값을 갖는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  23. 제13 항에 있어서,
    상기 프로그래머블 컨덕터 메모리 소자는 칼코겐화물(chalcogenide) 유리를 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  24. 제23 항에 있어서,
    상기 칼코겐화물 유리는 은으로 도핑된 게르마늄(Ge):셀레늄(Se) 유리 합성물을 포함하는 것을 특징으로 하는 반도체 메모리 셀 쓰는 방법.
  25. 비트 라인을 제1 전압으로 미리 충전하는 단계;
    칼코겐화물(chalcogenide) 메모리 소자의 제1 단자에 제2 전압을 인가하는 단계; 및
    사전에 정해진 저항 상태를 상기 메모리 소자에 쓰기에 충분한, 상기 메모리소자 양단에 걸리는 전압을 생성하기 위해, 상기 칼코겐화물 메모리 소자의 제2 단자를 상기 비트 라인에 연결하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 동작(operating) 방법.
  26. 제25 항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 큰 것을 특징으로 하는 메모리 셀 동작 방법.
  27. 제25 항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 큰 것을 특징으로 하는 메모리 셀 동작 방법.
  28. 제25 항에 있어서,
    상기 제1 전압은 기생 커패시턴스에 의해 상기 비트 라인상에서 유지되는 것을 특징으로 하는 메모리 셀 동작 방법.
  29. 제25 항에 있어서,
    상기 제1 전압을 수신하고 저장하기 위해 적어도 하나의 커패시터를 상기 비트 라인으로 선택적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 동작 방법.
  30. 제29 항에 있어서,
    상기 적어도 하나의 커패시터를 상기 비트 라인에 선택적으로 연결하기 위해 트랜지스터를 동작하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 동작 방법.
  31. 제25 항에 있어서,
    상기 비트 라인은 약 500펨토 패럿(fF)의 기생 커패시턴스를 갖는 것을 특징으로 하는 메모리 셀 동작 방법.
  32. 제25 항에 있어서,
    상기 칼코겐화물 메모리 소자는 은으로 도핑된 게르마늄(Ge):셀레늄(Se) 유리 합성물을 포함하는 것을 특징으로 하는 메모리 셀 동작 방법.
  33. 제25 항에 있어서,
    상기 칼코겐화물 메모리 소자의 제2 단자를 상기 비트 라인에 연결하는 단계는, 트랜지스터로 하여금 상기 제2 단자를 상기 비트 라인에 연결하도록 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 셀 동작 방법.
  34. 제33 항에 있어서,
    상기 트랜지스터는 상기 트랜지스터의 게이트에 인가되는 워드 라인(word line) 전압에 의해 턴 온(enable) 되는 것을 특징으로 하는 메모리 셀 동작 방법.
  35. 결합된(associated) 커패시턴스를 갖는 컨덕터;
    상기 결합된 커패시턴스에 의해 컨덕터상에서 유지되는, 제1 전압으로 상기 컨덕터를 미리 충전하는 프리챠지(precharge) 회로;
    한 단자가 제2 전압에 연결된 프로그래머블 컨덕터 메모리 소자; 및
    상기 메모리 소자의 제2 단자를 상기 컨덕터에 선택적으로 연결하는 액세스 장치로서, 상기 제1 전압 및 제2 전압으로 하여금, 상기 메모리 소자를 고 저항 상태 및 저 저항 상태 중의 하나로 프로그램하기에 충분한, 상기 프로그래머블 소자 양단에 걸리는 전압을 설정(establish)하도록 하는 액세스 장치를 포함하는 것을 특징으로 하는 메모리 구조.
  36. 제35 항에 있어서,
    상기 액세스 장치는 트랜지스터인 것을 특징으로 하는 메모리 구조.
  37. 제35 항에 있어서,
    상기 프리챠지 회로는 상기 메모리 소자에 고 저항 상태를 프로그램 하도록, 상기 제1 전압으로, 제1 값을 제공하며, 상기 메모리 소자에 저 저항 상태를 프로그램 하도록, 상기 제1 전압으로, 제2 값을 제공하는 것을 특징으로 하는 메모리구조.
  38. 제37 항에 있어서,
    상기 제1 값은 Vdd 또는 대략 Vdd이며, 상기 제2 값은 그라운드이며, 상기 제2 전압은 Vdd/2 또는 대략 Vdd/2인 것을 특징으로 하는 메모리 구조.
  39. 제35 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스를 포함하는 것을 특징으로 하는 메모리 구조.
  40. 제35 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 메모리 구조.
  41. 제35 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스 및 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 메모리 구조.
  42. 제35 항에 있어서,
    상기 컨덕터는 비트 라인이며, 상기 액세스 장치는 워드 라인(word line)에인가된 전압에 의해 턴 온(enable)되는 것을 특징으로 하는 메모리 구조.
  43. 제35 항에 있어서,
    상기 메모리 소자는 칼코겐화물 유리 메모리 소자를 포함하는 것을 특징으로 하는 메모리 구조.
  44. 제43 항에 있어서,
    상기 칼코겐화물 유리 메모리 소자는 은으로 도핑된 게르마늄(Ge):셀레늄(Se) 유리 합성물을 포함하는 것을 특징으로 하는 메모리 구조.
  45. 결합된(associated) 커패시턴스를 갖는 비트 라인;
    제1 및 제2 단자를 갖는 프로그래머블 컨덕터 메모리 소자;
    상기 메모리 소자의 프로그램된 저항의 바람직한 상태에 따라 가능한 두 전압 값 중의 하나로 상기 비트 라인을 미리 충전하는 프리챠지(precharge) 회로로서, 상기 결합된 커패시턴스가 상기 비트 라인의 미리 충전된 전압 값을 유지하는 프리챠지 회로;
    상기 메모리 소자의 제1 단자에 연결되어 있으면서, 상기 제1 단자에 제3 전압 값을 공급하는 셀 플레이트; 및
    상기 셀 플레이트 및 비트 라인상의 전압 값을 기초로 한 저항 상태로 상기메모리 소자를 프로그램하기 위해 상기 비트 라인을 상기 메모리 소자의 상기 제2 단자로 선택적으로 연결하며, 워드 라인(word line)상의 전압에 반응하는 액세스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리.
  46. 제45 항에 있어서,
    상기 가능한 두 전압 값들 중의 하나는 상기 제3 전압 값보다 높으며, 상기 가능한 두 전압 값들 중의 다른 하나는 상기 제3 전압 값보다 낮은 것을 특징으로 하는 반도체 메모리.
  47. 제45 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스를 포함하는 것을 특징으로 하는 반도체 메모리.
  48. 제45 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리.
  49. 제45 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스 및 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리.
  50. 제48 항에 있어서,
    상기 적어도 하나의 커패시터를 상기 비트 라인에 선택적으로 연결하는 스위칭 장치를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  51. 제49 항에 있어서,
    상기 적어도 하나의 커패시터를 상기 비트 라인에 선택적으로 연결하는 스위칭 장치를 포함하는 것을 특징으로 하는 반도체 메모리.
  52. 제45 항에 있어서,
    상기 메모리 소자는 칼코겐화물 유리 메모리 소자를 포함하는 것을 특징으로 하는 반도체 메모리.
  53. 제52 항에 있어서,
    상기 칼코겐화물 유리 메모리 소자는 은으로 도핑된 게르마늄(Ge):셀레늄(Se) 유리 합성물을 포함하는 것을 특징으로 하는 반도체 메모리.
  54. 제47 항에 있어서,
    상기 기생 커패시턴스는 약 500펨토 패럿(fF)의 값을 갖는 것을 특징으로 하는 반도체 메모리.
  55. 제1 및 제2 단자를 갖는 칼코겐화물 메모리 소자;
    제1 메모리 라인;
    상기 제1 메모리 라인을 제1 전압 또는 제2 전압으로 선택적으로 미리 충전하는 회로;
    제3 전압을 상기 칼코겐화물 소자의 상기 제1 단자에 공급하는 회로; 및
    상기 제1 메모리 라인이 미리 충전된 후에, 상기 칼코겐화물 메모리 소자의 제2 단자를 상기 제1 메모리 라인에 전환가능하게(switchably) 연결하는 장치이되, 상기 메모리 라인에 상기 제1 또는 제2 전압 중에 어떤 전압이 미리 충전되었냐에 따라, 상기 칼코겐화물 소자에 사전에 정해진 두 저항 상태중의 하나를 쓰는데 충분한 정도의 상기 칼코겐화물 메모리 소자 양단에 인가되는 전압을 야기하는 장치를 포함하는 것을 특징으로 하는 메모리 셀.
  56. 제55 항에 있어서,
    상기 제3 전압은 상기 제1 전압 및 상기 제2 전압의 사이인 것을 특징으로 하는 메모리 셀.
  57. 제55 항에 있어서,
    상기 메모리 라인은 인가된 프리챠지(precharge) 전압을 유지하기 위한 기생커패시턴스를 더 포함하는 것을 특징으로 하는 메모리 셀.
  58. 제55 항에 있어서,
    상기 미리 충전된 전압을 수신하고 유지하기 위해 상기 메모리 라인에 연결되는 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 하는 메모리 셀.
  59. 제58 항에 있어서,
    상기 메모리 라인에 상기 적어도 하나의 커패시터를 선택적으로 연결하는 스위칭 장치를 더 포함하는 것을 특징으로 하는 메모리 셀.
  60. 제57 항에 있어서,
    상기 메모리 라인은 약 500 펨토 패럿(fF)의 기생 커패시턴스를 갖는 것을 특징으로 하는 메모리 셀.
  61. 제55 항에 있어서,
    상기 칼코겐화물 메모리 소자는 은으로 도핑된 게르마늄:셀레늄 유리 합성물을 포함하는 것을 특징으로 하는 메모리 셀.
  62. 프로세서; 및
    상기 프로세서에 연결된 반도체 메모리를 포함하되,
    상기 반도체 메모리는:
    결합된(associated) 커패시턴스를 갖는 컨덕터;
    상기 결합된 커패시턴스에 의해 상기 컨덕터 상에서 유지될, 제1 전압으로 상기 컨덕터를 미리 충전하는 프리챠지(precharge) 회로;
    한 단자가 제2 전압에 연결된 프로그래머블 컨덕터 메모리 소자; 및
    상기 메모리 소자의 제2 단자를 상기 컨덕터에 선택적으로 연결하되, 상기 제1 및 제2 전압으로 하여금, 고 저항 상태 또는 저 저항 상태 중의 하나에 상기 메모리 소자가 프로그램 되는데 충분한 정도의 상기 프로그래머블 소자 양단에 걸리는 전압을 설정(establish)하도록 하는 액세스 장치를 포함하는 것을 특징으로 하는 프로세서 시스템.
  63. 제62 항에 있어서,
    상기 액세스 장치는 트랜지스터인 것을 특징으로 하는 프로세서 시스템.
  64. 제62 항에 있어서,
    상기 프리챠지 회로는 상기 메모리 소자에 고 저항 상태를 프로그램 하도록 제1 값을, 상기 제1 전압으로서, 공급하며, 상기 메모리 소자에 저 저항 상태를 프로그램 하도록 제2 값을, 상기 제1 전압으로, 공급하는 것을 특징으로 하는 프로세서 시스템.
  65. 제64 항에 있어서,
    상기 제1 값은 Vdd 또는 대략 Vdd이며, 상기 제2 값은 그라운드 또는 대략 그라운드이며, 상기 제2 전압은 Vdd/2 또는 대략 Vdd/2인 것을 특징으로 하는 프로세서 시스템.
  66. 제62 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스를 포함하는 것을 특징으로 하는 프로세서 시스템.
  67. 제62 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 프로세서 시스템.
  68. 제62 항에 있어서,
    상기 결합된 커패시턴스는 상기 컨덕터의 기생 커패시턴스 및 상기 컨덕터에 연결된 적어도 하나의 커패시터를 포함하는 것을 특징으로 하는 프로세서 시스템.
  69. 제62 항에 있어서,
    상기 컨덕터는 비트 라인이며, 상기 액세스 장치는 워드 라인(word line)에 인가되는 전압에 의해 턴 온(enable) 되는 것을 특징으로 하는 프로세서 시스템.
  70. 제62 항에 있어서,
    상기 메모리 소자는 칼코겐화물 유리 메모리 소자를 포함하는 것을 특징으로 하는 프로세서 시스템.
  71. 제70 항에 있어서,
    상기 칼코겐화물 유리 메모리 소자는 은으로 도핑된 게르마늄(Ge):셀레늄(Se) 유리 합성물인 것을 특징으로 하는 프로세서 시스템.
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