JP2008538657A - Ｄｎｒカルコゲニド装置を有する静的ｒａｍメモリおよびその製造方法 - Google Patents

Abstract

ＳＲＡＭメモリ装置は改善された安定性を持ち２つの直列接続された装置からなりその装置の少なくとも１つは差分負性抵抗特性を表わすカルコゲニド装置である。２つの装置のうちの一方は他方の負荷として働く。スイッチが中間の入力ノードをバイアスしそのメモリ装置を２つの論理状態の間で切り替えるために設けられる。
【選択図】図５

Description

この発明はメモリ回路にかかり、特に差分負性抵抗（ＤＮＲ：ｄｉｆｆｅｒｅｎｔｉａｌ ｎｅｇａｔｉｖｅ ｒｅｓｉｓｔａｎｃｅ）装置を使った改善された静的ランダムアクセスメモリに関する。

電子システムにおいて使われる各種の異なったメモリ装置がある。特定の用途のために選択されるメモリ装置のタイプはメモリのどの特徴が特定の機能を行うために最も適しているかに大きくよっている。例えば動的ランダムアクセスメモリ（ＤＲＡＭｓ）および静的ランダムアクセスメモリ（ＳＲＡＭｓ）はプログラム情報及びデータを一時的に記憶するために使われるものであり、マイクロプロセッサまたは他の制御装置によって“活発に”使われている。

ランダムアクセスメモリはリードオンメモリよりもより大きな記憶能力とプログラムの任意性（ｏｐｔｉｏｎｓ）と周波数（ｃｙｃｌｅｓ）とを提供する傾向があるが、しかしそれらの内容を保持するために連続的に電力が加えられていなければならない。ほとんどのダイナミックアクセルメモリはメモリセルの中のアレイに含まれている充電されまたは放電されたキャパシタの形においてデータを記憶する。しかしながらかかるメモリ装置は、電荷がそれ自身をより低いエナジー状態へ分散するという電荷の自然の特性のために、記憶された電荷は比較的短い期間で放電される。このためにほとんどのランダムアクセスメモリは周期的にリフレッシュされる即ち記憶された値がそのメモリセルにおいて記憶されたデータを保持するために１００ミリ秒毎にセルへ再書き込みされなければならない。ＳＲＡＭｓでさえも、それはリフレッシュを必要としないのであるが、電力がメモリ装置へ供給される限りにおいてのみその記憶されたデータを保持しているだけである。メモリ装置への電力の供給がオフされるとそのデータは消去される。

プログラマブルでありランダム的にアクセスされ非不揮発性であって、市場で入手可能なメモリ装置を創造するための努力が今行われている。この目的に沿って各種のかかる不揮発性ランダムアセスメモリ装置を実現することが開発されつつあり、これにより、所定の電圧に応答してメモリセルを介するレジスタンス（抵抗、抵抗率）を構造的、化学的、磁気的に変化することによって複数のメモリセルにデータを記憶する。かかる可変のレジスタンス（以下、抵抗）メモリセル装置の例はポリマ、灰チタン石（ｐｅｒｏｖｓｋｉｔｅｓ）、ドープされたアモルファスシリコンや、磁気装置およびカルコゲニド（カルコゲン化合物）ガラスに基づいたものである。

多くの可変の抵抗メモリセルにおいて、第一の値は所定のレベルの電圧をメモリセルに与えることによってそこに書き込まれ、これは電圧を印加する前のメモリセルの条件に関してメモリセルの電気抵抗を可変するものである。第二の値または初期値は第二の逆極性電圧をメモリセルへ供給することによって書き込まれまたは復元され、これによりメモリセルを介する抵抗を元のレベルに戻す。第二の電圧値は第一の電圧値と同じ大きさを持ってもよいし持たなくてよい。各抵抗状態は安定的でありその結果としてメモリセルはしばしばリフレッシュされることなしにそれらの記憶された値を保持することができる。

メモリセルの構造は抵抗スイッチングバックボーンとしてカルコゲニド物質を採用しており、この構造は差分負性抵抗（ＤＮＲ）特性を表わすように適切に条件付けられてもよい。ＤＮＲカルコゲニド装置はメモリセルとして使用されるカルコゲニド装置よりもより大きなピークトゥバリー（山対谷）電流電圧比を有するとともに差分負性抵抗を表わさせ
るための他の特性も有している。その結果としてＤＮＲカルコゲニド装置は従来の装置よりもより大きな安定性をもち従ってより少ない電力消費とより速いスイッチングスピードを有する。ＤＮＲカルコゲニド装置を作るための特性と方法が米国特許出願番号１０／４１０，５６７これはキャンベルに対して２００３年４月１０日に出願されたもの（米国公開公報Ｕ．Ｓ．２００４／０２０２０１６）及び米国特許出願番号１０／１９３，５２９これはキャンベルに対して２００２年７月１０日に出願されたもの（米国公開公報の番号ＵＳ２００４／０００７７４９）により詳細に述べられておりこれらはこの出願の中に組み込まれる。

ＲＡＭセル密度は、新しい設計の生成と共に劇的に増加し、集積回路製造において超大スケール集積化のための基本的な技術的駆動力うちの１つとして役立ってきた。典型的にはＳＲＡＭ装置は少なくとも４つのトランジスタからなる。例えば図１aは大きなＮＭＯＳ負荷装置を有する基本的には６つのトランジスタセルを図示しており、図１ｂは抵抗負荷のプルアップ装置を有する４つのトランジスタセルを図示している。４つまたは６つのトランジスタセルについてはＳＲＡＭセルの密度は制限されている。

回路素子とＳＲＡＭのサイズを減少するための試みが図２に示されている。一組のエサキダイオードまたは共鳴トンネルダイオードが直列につながれているがしかしながらそれらの山対谷電流電圧の比はより典型的には９以下であり従って、より小さいチップサイズのために回路の安定性を犠牲にしている。したがってＳＲＡＭ回路は改良された安定性と、非揮発性と、減少された電力消費とを有していることが望ましい。

この発明は静的なランダムアクセスメモリ（ＳＲＡＭ）に関しそしてその対応した製造技術に関する。各種の例示的実施例は差分負性抵抗（ＤＮＲ）カルコゲニド装置を採用している。

この発明の例示的実施例はＳＲＡＭを提供し、２つのＤＮＲカルコゲニド装置を含んでおり、１つのＤＮＲカルコゲニド装置は他の負荷として作用する。メモリセルは小さなフットプリントの設計を創るために垂直方向にスタックされてもよい２つのカルコゲニド装置を直列的に接続することによって製造される。あるいは他の方法としてそのセルは２つの直列に接続されたＤＮＲカルコゲニド装置を横に並べた配置によって製造してもよい。他の例示的実施例ではＳＲＡＭは逆バイアスダイオードに直列に接続された１つのＤＮＲカルコゲニド装置を含む。

この発明は特定の例示的な実施例に関して述べられているが、当業者にとって明らかな他の実施例はこの発明の範囲内に入っている。従ってこの発明の範囲は添付された請求項を参照することによってのみ規定される。

以下の説明によって使われる用語「基板」はいかなる支持構造を含むものであり、これは露出された基板表面を有する半導体基板を含むがこれに制限されるものではない。半導体基板は、シリコンオン絶縁物（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープされたおよびドープされていない半導体、基本半導体構造よって支持されたシリコンのエピタキシャル層、及び他の半導体構造を含むと理解されるべきである。しかしながら半導体以外の他の物質は集積回路を支持することに適切である限りにおいては同様に使用される。以下の説明においてはその基板またはウエハを参照されるものであるが、前の処理ステップは基本半導体または構造の中またはその上部に領域または接合を形成するために利用されてきたものであってもよい。

用語「カルコゲニド ガラス」は周期率表においてＶＩＡ群（または第１６群）から選ばれた元素からなる。第１６群の元素はまたカルコゲニドとして参照されるものであるが硫黄（Ｓ）セレン（Ｓｅ）テルル（Ｔｅ）ポロニウム（Ｐｏ）及び酸素（Ｏ）を含むものである。

この発明はＳＲＡＭメモリセルを提供し、かかるセルのアレイの各セルはそれらの間に共通の入力／出力ノードを有する２つの直列に接続されたＤＮＲカルコゲニド装置を含む。１つのＤＮＲカルコゲニド装置は他の装置の負荷として動作する。各ＤＮＲカルコゲニド装置は上部及び下部の電極と抵抗可変領域を有するカルコゲニド層とからなる。適当なバイアスがセルに加えられた時、３つの動作点が存在する。その動作点の１つは不安定であり、動作点の２つは安定であり、入力及び出力ノードにおいてそれらのうちの１つは低電圧で提供され他のものは高電圧で提供される。メモリセルは低電圧または高電圧の一方で中間の入力／出力ノードをパルス化することによって低電圧と高電圧の間で切り替わる。

継続中の出願番号１０／４１０，５６７において説明されているようにカルコゲニド装置はその装置がアニールされる時、銀層がその抵抗可変領域に加えられる時、及び負電圧がその上部電極でその構造に加えられる時に負のバイアスでＤＮＲ動作モードを表わすようにされる。ＤＮＲモードは室温で安定であり、約１３０の山対谷電流電圧比を維持するが、しかし機能性を失うことなく２００℃以上の温度を耐えることができる。高い山対谷比の結果、ＤＮＲに基づいた静的ＲＡＭは最小の電力でかつ従来の装置よりもより速いスイッチングスピードで安定に動作する。このメモリ技術はまた主たるシリコンに基づいたＣＭＯＳ技術とも共用できる。

この発明は添付図面を参照して説明される。図３はこの発明の例示的実施例を示す。第一のＤＮＲカルコゲニド装置１０の構成は以下に述べられるが、第二のＤＮＲカルコゲニド装置２０と直列に接続される。第二のＤＮＲカルコゲニド装置２０は第一のＤＮＲカルコゲニド装置１０に対する負荷として動作する。カルコゲニド装置２０は第一のＤＮＲカルコゲニド装置１０に対する負荷として動作する。トランジスタスイッチ５はワード線上で信号によって制御され、ビット線上の電圧からの電圧をメモリをスイッチするために２つの装置１０、２０間のノードＡへ印加する。ノードＡはまたメモリの記憶状態を、ワード線が信号によって活性化された時に、ビット線へ戻すように出力する。

ＤＮＲカルコゲニド装置例えば１０、２０を構成し動作する態様とその動作特徴は出願番号１０／４１０、５６７及び１０／１９３，５２９に詳細に説明されている。
図４は図３の回路の負荷線電流電圧特性を図示する。２つの曲線はＤＮＲカルコゲニド装置１０及び２０の電流／電圧関係をそれぞれ示す。水平軸は、そのノードＡ上における電圧を示し、その垂直軸は電流を示す。３つの動作点がその回路に対して存在する。点１００と２００は安定的な動作点である。点３００は非安定的である。この条件は、ＤＮＲカルコゲニド装置１０、２０が同じ電流及び電圧を持ち、従って同じ動作点３００でバイアスされている時に生ずる。

動作として、低電圧状態は、正の電圧がトランジスタスイッチ５をオンするようにワード線に供給される時、その装置へプログラムされる。０の電圧パルスはビット線に加えられる。この電圧パルスはノードＡを低電圧にまたは安定点である図４上の点１００になるようにする。それが安定点にあるので、ノードＡは非常に小さな電流の流れだけを有する低電圧状態に留まる。

その装置を高電圧状態にプログラムするために、ワード線が正電圧を受け取りトランジスタスイッチ５をオンとする間ビット線へ加えられた電圧は、図４において０．６ボルト
の例示的負電圧として示されている電圧Ｖ_ｄｄとなる。この電圧パルスはノードＡを、Ｖ_ｄｄに近いところあるいは安定点である図４の点２００に近くなるようにする。それは安定点であるので、ノードＡはただ非常に少ない電流の流れを有してＶ_ｄｄに安定する。

電圧をノードＡで読み出すために、正電圧はワード線にパルスとして加えられてトランジスタスイッチ５をオンとする。ノードＡの状態は周辺回路（不図示）によってトランジスタスイッチ５を介して読み出される。装置の高安定性のためにノードＡは、周辺回路がその状態をスイッチングする程十分に大きな乱れを生じない限りにおいてその現在状態で安定する。寄生容量３５は図５に示されているようにノードＡに位置してもよい。

したがってスイッチングトランジスタ５およびビット線に加えられた電圧の制御の下で、直列接続された装置の間の中心点における入力電圧がＶ_ｄｄとＶ_{ｇｒｏｕｎｄ}の間で切り替わり、その出力電圧がＶ_ｄｄまたはＶ_{ｇｒｏｕｎｄ}に近い点で安定する。Ｖ_ｄｄとＶ_{ｇｒｏｕｎｄ}の間のどこにおいても、ＳＲＡＭ回路は不安定であり不良な雑音は一方向または他の方向でその回路をＶ_ｄｄまたはＶ_{ｇｒｏｕｎｄ}へシフトする。しかしながら回路が２つの論理状態の１つに一度なるとそれは安定となって、図４に示すようにピーク電圧Ｖ_{ｐｅａｋ１}およびＶ_{ｐｅａｋ２}までノイズに耐えられる。装置の方向性と極性はまた逆転されるのでＶ_ｄｄは正およびＶ_{ｇｒｏｕｎｄ}は相対に負になるか、またはＶ_ｄｄは負およびＶ_{ｇｒｏｕｎｄ}の相対に正になる。

この発明の他の実施例は図６に示される。図６の回路は１つのＤＮＲカルコゲニド装置１０と１つの逆バイアスノード６０とを用いる。逆バイアスダイオード６０はＤＮＲカルコゲニド装置５０に対する定電流源として動作する。図４における負荷曲線と同様に図６に示された実施例はまた２つの安定動作点１０１と４０１を有し、ＤＮＲカルコゲニド装置５０の負荷曲線５１は図７に示すように逆バイアスダイオード６０の負荷曲線６１と交差する。入力ノードはＤＮＲカルコゲニド装置５０と逆バイアスダイオード６０の間のノードＢに与えられて電圧パルスをメモリをスイッチし、メモリセルの状態を出力するために供給される。メモリの状態のスイッチングは出力ノードＢにおける出力電圧においてはっきり現れる。逆バイアスダイオード６０は非常に低い電圧で動作し、低い電流消費量を有するというさらなる効果をその回路に加える。逆バイアスダイオードの製造は従来より知られている方法によって行われる。

図３と図５の例示的実施例において、２つのＤＮＲカルコゲニド装置は直列に接続される。ＳＲＡＭメモルセルは２つのＤＮＲカルコゲニド装置２０８、２０９を縦にスタックし４ｆ２設計を行うために製造されたＳＲＡＭメモリセルが図８に示される。第一のＤＮＲカルコゲニド装置２０８は基板２０１上において電源Ｖ_ｄｄ（簡略化のために不図示）と接続される。第一のＤＮＲカルコゲニド装置２０８はＶ_ｄｄに接続された第一の電極２０２とＤＮＲ特性を有するカルコゲニド セル２０３と第二の電極２０４とからなる。第一のＤＮＲカルコゲニド装置２０８の第二の電極２０４は、その装置間の接続ノードであり、第二のＤＮＲカルコゲニド装置２０９と電気的に通信状態であり、この第二のＤＮＲカルコゲニド装置２０９は第二の電極２０４、ＤＮＲ特性を有するカルコゲニド装置２０５および第三の電極２０６からなる。層２０３と２０５は多層装置であって例えば第一のカルコゲニド ガラス層、金属カルコゲニド層および第二のカルコゲニド ガラス層からなる。第二のＤＮＲカルコゲニド装置２０９は第三の電極２０６を介してＶ_{ｇｒｏｕｎｄ}（簡略化のために不図示）と接続される。図３、図５および図６のスイッチ５によって供給されるビット線からのスイッチング電圧は第二の電極２０４へ接続されて、第一のＤＮＲカルコゲニド装置２０８の第二の電極および第二のＤＮＲカルコゲニド装置２０９の第一の電極として動作する。もちろん、この構造は電極２０がＶ_ｄｄに接続され電極２０２が接地される場合には逆転する。Ｖ_{ｇｒｏｕｎｄ}はまたその装置をスイッチングするために高電圧Ｖ_ｄｄに対して低電圧であってもよい。

他の方法として、セルは図９に示されるように基板３０１上に２つのＤＮＲカルコゲニド装置３０８、３０９を横に並べることによって製造してもよい。第一のＤＮＲカルコゲニド装置３０８は電極３０２において電源Ｖ_ｄｄ（簡略化のために不図示）と接続される。第一のＤＮＲカルコゲニド装置３０８は第一の電極３０２とカルコゲニド セル３０３と、第二の電極３０４とからなる。第一のＤＮＲカルコゲニド装置３０８の第二の電極３０４は、第二のＤＮＲカルコゲニド装置３０９と電気的に通信状態にあり、この第二のＤＮＲカルコゲニド装置３０９は第二の電極３０４とカルコゲニド セル３０５と第三の電極３０６からなる。層３０３と３０５は多層装置であり例えば第一のカルコゲニド ガラス層、金属カルコゲニド層、および第二のカルコゲニド ガラス層からなる。第二のＤＮＲカルコゲニド３０９は電極３０６でＶ_{ｇｒｏｕｎｄ}と接続される。スイッチング電圧は、図３、図５および図６のスイッチ５によって供給され第二の電極３０４に接続され、この第二の電極３０４はその装置間のノードであり第一のＤＮＲカルコゲニド３０８の第二の電極とカルコゲニド３０９の第一の電極として動作する。この場合において第一および第二のＤＮＲカルコゲニド装置３０８と３０９の両方を同時に製造できるというさらなる効果がある。

かかるＤＮＲカルコゲニド装置を用いることによって得られる電流電圧曲線は室温で約１３０の山対谷比を有する。この山対谷比は約１２５以下の山対谷比を有する例えばエサキダイオードまたは共振トンネルダイオードのような公知の装置のものよりも極めて高くなり従来の装置を超えてより大きな安定性をこの発明の装置に与える。かくして全ての装置の電圧状態は他の装置から作られたＳＲＡＭセルと干渉するかもしれない不良雑音のレベルの存在する場合においてさえも影響されない。

効果としては、ここに開示された装置は高いスイッチング速度と最小の電力消費とを有し高安定化される。さらに効果としては、ここに開示された装置は４つないし６つのトランジスタを必要とする従来のＳＲＡＭより少ないチップ容積を有する。このメモリ技術はまた主たるシリコンに基づくＣＭＯＳ技術とも互換性があることになる。

図１０はコンピュータシステム１５０の簡略化されたブロック図でありこのブロック１５０はメモリ回路１５８例えばこの発明に従って図３、図５および図６に図示するＳＲＡＭ使用装置である。コンピュータシステムのようなプロセッサシステムは一般にマイクロプロセッサ、デジタル信号処理装置、または他のプログラム可能なデジタル論理装置のような中央処理装置（ＣＰＵ）１５４からなる。かかる装置はバス１５２を介して入力／出力（Ｉ／Ｏ）装置１５６と通信する。メモリ１５８はバス１５２を介して典型的にはメモリ制御装置によってそのシステムと通信する。コンピュータシステムの場合においては、そのプロセッサは、バス１５２を介してＣＰＵ１５４と通信する、ディスクドライブ１５５およびＣＤ−ＲＯＭドライブ１５７のような周辺装置を含む。メモリ１５８は望ましくは集積回路として構成され、これは１またはそれ以上のメモリ装置を含む。もし必要ならばメモリ装置１５８は単一の集積回路内で例えばＣＰＵ１５４のようなプロセッサと結合される。

この発明の各種の例示的実施例が上記に説明された。この発明は特定に実施例を参照して説明されているが、その記載はこの発明の例示的ものとして意図されたものであり制限的なものとして意図されたものではない。各種の変形例と応用はこれらの請求範囲において定義されたものとして、この発明の真の精神と権利範囲から外れることなく当業者にとっては考え付くものである。

６つのトランジスタを使用した従来のＲＡＭメモリセルの回路図である。 ４つのトランジスタと抵抗負荷プルアップ装置を使用した従来のＳＲＡＭメモリセルの回路図である。 共鳴トンネルダイオードを使用した従来のメモリセルの回路図である。 この発明の一実施例に関するメモリセルの回路図である。 この発明の動作を示す電流電圧グラフである。 この発明の他の実施例に従ったメモリセルの回路図である。 この発明の他の実施例に従ったメモリセルの回路図である。 図６の発明の実施例の動作を示すための電流電圧のグラフである。 この発明の例示的な製造実施例に従ったメモリセルの断面図である。 この発明の例示的な製造実施例に従ったメモリセルの断面図である。 この発明のメモル装置を有する処理システムである。

Claims (28)

1. 第一の差分負性抵抗カルコゲニド装置と、
   前記第一の差分負性抵抗装置と直列に電気的に接続された第二の装置であって前記第一の差分負性抵抗カルコゲニド装置と前記第二の装置の直列接続は、前記メモリ装置のステージ状態を表す電圧を提供する接続ノードを形成するものと、
   前記ノードに接続され、前記接続ノードへ電圧を供給し前記メモリ装置のメモリ状態を切り替えるためのスイッチとからなるランダムアクセスメモリ装置。
2. 前記第二の装置は第二の差分負性抵抗カルコゲニド装置である請求項１記載の装置。
3. 前記第二の装置は逆バイアスダイオードである請求項１記載の装置。
4. 前記第一の差分負性抵抗カルコゲニド装置と前記第二の装置は互いにスタックし、そして共通の電極を共有する請求項１記載の装置。
5. 少なくとも前記第一の差分負性抵抗カルコゲニド装置は、
   第一の電極と第二の電極と、第一および第二の電極を分離しそれらと電気的に通信状態にあるカルコゲニド構造であって前記カルコゲニド構造は差分負性抵抗特性を表わすものとからなる請求項１記載の装置。
6. 前記カルコゲニド層は第一のカルコゲニド ガラス層、前記第一のカルコゲニド ガラス層と接触した金属カルコゲニド層および前記金属カルコゲニド層と接触する第二のカルコゲニド ガラス層からなる請求項５記載の装置。
7. 前記第一および第二の差分負性抵抗カルコゲニド装置の少なくとも１つは室温で少なくとも１３０の山対谷比を有する電流電圧曲線を有する請求項１記載の装置。
8. 前記スイッチは相対的に低または高電圧のいずれかを印加する請求項１記載の装置。
9. 前記ノードは各相対的に低または高電圧を出力する請求項８記載の装置。
10. 前記第一及び第二の差分負性抵抗カルコゲニド装置は横に並べた構成で提供される請求項１記載の装置。
11. さらに前記ノードに電気的に接続された寄生容量からなる請求項１記載の装置。
12. 差分負性抵抗カルコゲニド装置と、
    前記差分負性抵抗カルコゲニド装置と直列に電気的に接続された逆バイアスダイオードであって前記差分負性抵抗カルコゲニド装置と前記逆バイアスダイオードの前記直列接続が接続ノードを形成してなるものと、
    前記接続ノードに接続され前記メモリ装置のメモリ状態を切り替えるスイッチとからなるランダムアクセスメモリ。
13. 前記差分負性抵抗カルコゲニド装置は、
    第一の電極と第二の電極と、
    第一及び第二の電極を分離する抵抗可変領域であってそれらと電気的に通信し、前記抵抗可変領域は差分負性抵抗メモリ動作を示し印加された電圧に応答して少なくとも１つのメモリ状態を記憶するものとからなる、
    請求項１２記載の装置。
14. 第一の差分負性抵抗カルコゲニド装置を形成し、
    第二の差分負性抵抗カルコゲニド装置を形成し、
    第一および第二の差分負性抵抗カルコゲニド装置の間に電極を形成し、前記電極に接続されたスイッチング素子を形成する方法。
15. 前記第一の差分負性抵抗カルコゲニド装置と前記第二の差分負性抵抗カルコゲニド装置とを一方は第一の基準電圧を用い、他方は第二の基準電圧を用いて一組の電源端子と直列に接続することから更になる請求項１４記載の方法。
16. 前記第一の基準電圧は前記第二の基準電圧に対して負である請求項１５記載の方法。
17. 前記第一の差分負性抵抗カルコゲニド装置を形成する前記ステップは前記第二の差分負性抵抗カルコゲニド装置を形成する前記ステップと同時に行われる請求項１４記載の方法。
18. 前記第一の差分負性抵抗カルコゲニド装置を形成する前記ステップは前記第二の差分負性抵抗カルコゲニド装置を形成する前記ステップの前に行われる請求項１４記載の方法。
19. 寄生容量を前記電極に電気的に接続することから更になる請求項１４記載の方法。
20. 静的ランダムアクセスメモリ装置を形成する方法であって、
    差分負性抵抗カルコゲニド装置を形成し、
    逆バイアスダイオードを形成し、
    前記差分負性抵抗カルコゲニド装置と逆バイアスダイオードとの間に電極を形成し、
    前記電極に接続されたスイッチング素子を形成することとからなる方法。
21. プロセッサと、
    静的ランダムアクセスメモリ装置であって、
    第一の差分負性抵抗カルコゲニド装置と、
    前記第一の差分負性抵抗装置と電気的に直列に接続された第二の差分負性抵抗カルコゲニド装置であって、前記第一の差分負性抵抗装置は前記第二の差分負性抵抗メモリ装置の負荷として動作し、前記第一および第二の差分負性抵抗カルコゲニド装置の直列接続は接続ノードを形成するものと、
    前記ノードに接続され前記メモリ装置の前記メモリ状態を切り替えるスイッチとからなるプロセッサ。
22. 少なくとも前記第一の差分負性抵抗カルコゲニド装置は、
    第一の電極と第二の電極と、
    第一及び第二の電極を分離する抵抗可変領域であって、それらと電気的に通信し、前記抵抗可変領域は差分負性抵抗メモリ動作を示し、印加電圧に応答して読み出し電流振幅として少なくとも１つのメモリ状態を記憶するものである請求項２１記載のシステム。
23. プロセッサと、
    前記プロセッサに接続されたランダムアクセスメモリであって、
    差分負性抵抗カルコゲニド装置と、
    前記差分負性抵抗装置と電気的に直列に接続された逆バイアスダイオードであって差分負性抵抗カルコゲニド装置と前記逆バイアスダイオードは前記直列接続は接続ノードを形成するものと、
    前記接続ノードに接続され前記メモリ装置の前記メモリ状態を切り替えるスイッチ、
    とからなるプロセッサシステム。
24. 前記差分負性抵抗カルコゲニド装置は、
    第一の電極および第二の電極と、
    前記第一及び第二の電極を分離する抵抗可変領域であってそれらと電気的に通信し、前記抵抗可変メモリ領域は差分負性抵抗メモリ動作を示し、印加電圧に応答して読み出し電流振幅として少なくとも１つのメモリ状態を記憶する請求項２３記載のシステム。
25. 複数のランダムアクセスメモリセルであって各メモリセルは、
    第一の差分負性抵抗カルコゲニド装置と、
    前記第一の差分負性抵抗装置と直列に電気的に接続され第二の電荷を蓄積する第二の装置であって、前記第一の差分負性抵抗カルコゲニド装置と前記第二の装置との直列接続は出力電圧を与えるための接続ノードを形成し、
    前記ノードに接続され前記メモリ装置のメモリ状態を切り替えるためのスイッチ、
    とからなるメモリアレイ。
26. 前記複数のメモリセルの少なくとも１つの第二の装置は第二の差分負性抵抗カルコゲニド装置である請求項２５記載のメモリアレイ。
27. 前記複数のメモリセルの少なくとも１つの第二の装置は逆バイアスダイオードである請求項２５記載のメモリアレイ。
28. 前記ランダムアクセスメモリセルは静的ランダムアクセスメモリセルである請求項２５記載のメモリアレイ。

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