JP2021534532A - メモリセルをプログラムするための技術 - Google Patents

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Abstract

第一の論理状態を格納する自己選択メモリセルをプログラムするための技術が提供される。メモリセルをプログラムするために、第一の極性を有するパルスがセルに印加され得、その結果、減少した閾値電圧を有するメモリセルを生じ得る。メモリセルの閾値電圧が減少し得る期間中（例えば、選択時間中）、第二の極性（例えば、異なる極性）を有する第二のパルスがメモリセルに印加され得る。メモリセルに第二のパルスを印加することの結果、第一の論理状態とは異なる第二の論理状態を格納するメモリセルを生じ得る。

Description

［クロスリファレンス］
本特許出願は、２０１８年８月２２日に出願された、Ｃａｓｔｒｏらによる“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＰＲＯＧＲＡＭＭＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ”と題された米国特許出願番号１６／１０８，７８４に対する優先権を主張する。米国特許出願番号１６／１０８，７８４は、その譲受人に割り当てられ、その全体において、本明細書に参照によって明確に組み入れられる。
以下の記述は、概して、メモリアレイを動作させることに関し、より詳細には、自己選択メモリデバイスをプログラムすることに関する。
メモリデバイスは、コンピュータ、カメラ、デジタルディスプレイなどの様々な電子デバイスで情報を格納するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって格納される。例えば、バイナリデバイスは二つの状態を有し、それはしばしば、論理“１”または論理“０”によって表される。他の進法においては、３つ以上の状態が格納され得る。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内に格納された状態を読み出し、または検知し得る。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイス内の状態を書き込み、またはプログラムし得る。
様々なタイプのメモリデバイスが存在し、磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電性ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）その他を含む。メモリデバイスは、揮発性であっても、不揮発性であってもよい。不揮発性メモリセルは、外部電源がなくても、長期間その格納された論理状態を維持し得る。揮発性メモリセルは、外部電源によって周期的にリフレッシュされない限り、時間の経過とともにその格納された状態を失い得る。
メモリデバイスを改良することは、概して、とりわけ、メモリセル密度を増加すること、読み出し／書き込み速度を増加すること、信頼性を向上すること、データ保持を向上すること、電力消費を低減することまたは製造コストを低減することを含み得る。減少した書き込み電圧を使用してメモリセルをプログラムすることは、メモリセルに対するストレスを低減させ、また、メモリアレイ全体の電力使用を低減させるために望まれ得る。
本開示の実施例による、例示的メモリデバイスを図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートするメモリアレイの一実施例を図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする自己選択メモリセルの閾値電圧の分布を示す図の一実施例を図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする自己選択メモリセルの閾値電圧の分布に関連付けられたタイミング図の実施例を図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートするデバイスのブロック図を図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする方法のフローチャートを図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする方法のフローチャートを図示する。 本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする方法のフローチャートを図示する。
カルコゲナイド合金を含む自己選択メモリセルは、様々なプログラミングパルスを使用することによって、一ビット以上のデータを格納するためにプログラムされ得る。このように、単一の自己選択メモリセルは、２ビット以上のデジタルデータを格納するように構成され得る。ある場合には、自己選択メモリセルは、ワード線とデジット線との間に、あるバイアスを印加することによって選択され得る。自己選択メモリセル内に格納された論理状態は、自己選択メモリセルに印加されたプログラミングパルスの極性に基づき得る。例えば、自己選択メモリは第一の極性を有するプログラミングパルスの印加で論理“０”を格納し得、自己選択メモリは、第二の異なる極性を有するプログラミングパルスの印加で論理“１”を格納し得る。さらに、センスコンポーネントによって検出される論理状態（例えば、論理“０”）を表す閾値電圧は、読み出し動作中に印加される読み出しパルスの極性に基づいて変化し得る。例えば、閾値電圧は、プログラムされた自己選択メモリセル内のイオンの非対称性分布によって、異なる極性の読み出しパルスを印加するとき、異なって現れ得る。
スナップバックイベントの出現を検出することによって、（例えば、カルコゲナイド材料を含み得る）自己選択メモリセルをプログラムするための技術が提供される。第一の論理状態（例えば、論理“１”）を格納する自己選択メモリをプログラム（例えば、書き込む）ために、二つのパルスを含むプログラミングパルスシーケンスが使用され得る。プログラミングパルスシーケンスの第一のパルスは、第一の極性を有し得、プログラミングパルスシーケンスの第二のパルスは、第一の極性とは異なる第二の極性を有し得る。自己選択メモリセル内に格納された論理状態に依存して、自己選択メモリセルは、セルに第一のパルスが印加される結果としてスナップバックイベントを経験し得る。スナップバックイベントは、メモリセルのコンダクタンスの増加（例えば、突然の増加）によって特徴づけられ得る。ある期間後、メモリセルは、その元のコンダクタンスに戻り得る。メモリセルがその元のコンダクタンスに戻った後、メモリセルは、その閾値電圧の一時的な減少を経験し得る。
スナップバックイベントを検出すると、メモリセルに第二の論理状態（例えば、論理“０”）をプログラムするために第二のパルスが印加され得る。メモリセルの閾値電圧が一時的に減少し得るため、第二のパルスは、第二の論理状態をプログラムするためにより少ない大きさを含み得る。つまり、メモリセルの閾値電圧が減少するとき、（例えば、メモリセルの閾値電圧が減少しないのとは対照的に）メモリセルに第二の論理状態を書き込むためにより低い電圧が必要とされる。したがって、スナップバックイベント中（例えば、メモリセルの閾値電圧が減少している期間中）、自己選択メモリセルに第二の電圧を印加することによって、減少した電圧を使用してメモリセルに論理状態が書き込まれ得、それによって、メモリセルのストレスを低減させ、メモリアレイ全体の電力消費を低減させ得る。ある場合には、スナップバックイベントの期間は、１ナノ秒よりも短くなり得る。スナップバックイベントが検出されない場合、自己選択メモリセルは、書き込み動作によって自己選択メモリセルに書き込まれようとする値を既に格納し得、第二のパルスは、メモリセルに印加されなくてもよい。
幾つかの実施例においては、第一の論理状態を格納するメモリセルに第一のパルスが印加され得る。上述されたように、第一のパルスの印加の結果、メモリセルに関連付けられたスナップバックイベントが生じ得る。スナップバックイベントは、その後、（例えば、メモリコントローラによって）検出され得、スナップバックイベントが検出されるのに基づいて、またはスナップバックイベントが検出されるのに応じて、第二のパルスはメモリセルに印加され得る。幾つかの実施例においては、第二のパルスは、第一のパルスとは異なる第二の極性（例えば、反対の極性）を有し得る。第二のパルスの印加に基づいて、第二の論理状態（例えば、異なる論理状態）がメモリセルに格納され得る。
別の実施例においては、第一のパルスは、書き込み動作中にメモリセルに印加され得る。メモリセルは、幾つかの実施例においては、第一の論理状態を格納し得る。第一の論理状態（例えば、論理“１”）は、メモリセルに第一のパルスが印加されることに応じて、（例えば、メモリコントローラによって）検出され得る。第一の論理状態を検出した後、第二のパルスがメモリセルに印加され得る。幾つかの実施例においては、第二のパルスは、第一の極性とは異なる第二の極性（例えば、反対の極性）を有し得る。第二のパルスの印加に基づいて、第二の論理状態（例えば、異なる論理状態）がメモリセルに格納され得る。
幾つかの実施例においては、メモリセルの閾値電圧は、書き込み動作中のある期間に減少し得る。幾つかの実施例においては、閾値電圧は、メモリセルに第一のパルスが印加されるのに基づいて減少し得る。第一のパルスは、例えば、第一の極性を有し得、メモリセルは、第一の論理値を格納し得る。メモリセルの閾値電圧が減少する期間中、第二のパルスは、メモリセルに印加され得る。幾つかの実施例においては、第二のパルスは、第一のパルスとは異なる極性を有し得る。第二のパルスの印加に基づいて、第二の論理状態（例えば、異なる論理状態）がメモリセルに格納され得る。
上記で紹介された本開示の特徴は、メモリアレイの文脈において、以下にさらに記述される。具体的実施例は、その後、幾つかの実施例において自己選択メモリデバイスをプログラムするための技術に関連してメモリアレイを動作させるために記述される。本開示のこれらの特徴および他の特徴は、自己選択メモリデバイスをプログラムするための技術に関連する装置図、システム図、フローチャートを参照してさらに図示され、記述される。
図１は、本開示の実施例による、例示的メモリデバイス１００を図示する。メモリデバイス１００は、また、電子メモリ装置として言及され得る。図１は、メモリデバイス１００の様々なコンポーネントおよび特徴を図示する。このように、メモリデバイス１００のコンポーネントおよび特徴は、メモリデバイス１００内の実際の物理的位置ではなく、機能的な相互関係を図示するために示されることを理解されたい。図１の例示的実施例においては、メモリデバイス１００は、三次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を格納するようにプログラム可能であり得るメモリセル１０５を含む。幾つかの実施例においては、各メモリセル１０５は、論理０および論理１として表される二つの状態を格納するようにプログラム可能であり得る。幾つかの実施例においては、メモリセル１０５は、三つ以上の論理状態を格納するように構成され得る。メモリセル１０５は、幾つかの実施例においては、自己選択メモリセルを含む。図１に含まれる幾つかの要素は、数値表記でラベル付けされているが、図示された特徴の視認性および明瞭性を向上するために、同一または類似していると考えられるものであっても、他の対応する要素はラベル付けされていない。
３Ｄメモリアレイ１０２は、相互の上に形成された二つ以上の二次元（２Ｄ）メモリアレイ１０３を含み得る。これは、２Ｄアレイと比較すると、単一のダイまたは基板上に配置または作成され得るメモリセルの数を増加させ得、それによって、今度は、製造コストを低減させ得るか、または、メモリデバイスの性能を向上させ得るか、またはその双方である。メモリアレイ１０２は、メモリセル１０５の２つのレベルを含み得、したがって、３Ｄメモリアレイと考えられ得る。しかしながら、レベルの数は、二つに限定されることはない。各レベルは、メモリセル１０５が各レベルにわたって相互に整列され得る（正確に重なるか、またはほぼ重なる）ように、整列、または配置され得、メモリセル積層１４５を形成する。ある場合には、メモリセル積層１４５は、以下に説明されるように、双方に対するアクセス線を共有しながら、相互の上部上に置かれた複数の自己選択メモリセルを含み得る。ある場合には、自己選択メモリセルは、複数レベルのストレージ技術を使用して２ビット以上のデータを格納するように構成された複数レベル自己選択メモリセルであり得る。
幾つかの実施例においては、メモリセル１０５の各行はアクセス線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。アクセス線１１０およびビット線１１５は、相互に対して実質的に垂直であり得、メモリセルのアレイを作成し得る。図１に図示されるように、メモリセル積層１４５内の二つのメモリセル１０５は、ビット線１１５などの共通の導線を共有し得る。即ち、ビット線１１５は、上部メモリセル１０５の底部電極と、下部メモリセル１０５の上部電極と電子的に通信し得る。他の構成も可能であり得、例えば、第三の層がより下部の層とアクセス線１１０を共有し得る。概して、一つのメモリセル１０５はアクセス線１１０およびビット線１１５などの二つの導線の交点に配置され得る。この交点は、メモリセルのアドレスと呼ばれ得る。対象メモリセル１０５は通電されたアクセス線１１０とビット線１１５との交点に配置されたメモリセル１０５であり得、即ち、アクセス線１１０およびビット線１１５は、その交点におけるメモリセル１０５を読み出すか、または書き込むために通電され得る。同一のアクセス線１１０またはビット線１１５と電子的に通信する（例えば、接続される）他のメモリセル１０５は、非対象メモリセル１０５と呼ばれ得る。
上記で議論されたように、電極は、メモリセル１０５およびアクセス線１１０またはビット線１１５に結合され得る。電極という用語は、電気的導体のことを称し得、ある場合には、メモリセル１０５に対する電気的接点として使用され得る。電極は、メモリデバイス１００の素子またはコンポーネント間に導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含み得る。幾つかの実施例においては、メモリセル１０５は、第一の電極と第二の電極との間に配置されたカルコゲナイド材料を含み得る。第一の電極の片側は、アクセス線１１０に結合され得、第一の電極の他方の片側はカルコゲナイド材料に結合され得る。さらに、第二の電極の片側はビット線１１５に結合され得、第二の電極の他方の片側はカルコゲナイド材料に結合され得る。第一の電極および第二の電極は、同一の材料（例えば、炭素）であってもよく、または異なってもよい。
読み出しおよび書き込みなどの動作は、アクセス線１１０およびビット線１１５をアクティブ化するか、または選択することによってメモリセル１０５で実施され得る。幾つかの実施例においては、アクセス線１１０は、また、ワード線１１０としても知られ得、ビット線１１５は、また、デジット線１１５としても知られ得る。アクセス線、ワード線、ビット線またはその類似物に対する言及は、理解の欠如または操作なしで交換可能である。ワード線１１０またはビット線１１５をアクティブ化すること、または選択することは、其々の線に電圧を印加することを含み得る。ワード線１１０およびビット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電性を有するようにドープされた半導体などの導電性材料、または他の導電性材料、合金、組成物などで製造され得る。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０をアクティブ化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なビット線１１５をアクティブ化し得る。例えば、メモリアレイ１０２は、ＷＬ＿１からＷＬ＿Ｍとラベル付けされた複数のワード線１１０と、ＤＬ＿１からＤＬ＿Ｎとラベル付けされた複数のデジット線１１５とを含み得、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワード線１１０およびビット線１１５、例えば、ＷＬ＿２およびＤＬ＿３をアクティブ化することによって、その交点におけるメモリセル１０５がアクセスされ得る。
アクセスすると、メモリセル１０５の格納された状態を決定するために、センスコンポーネント１２５によってメモリセル１０５は読み出されるか、または検知され得る。例えば、（対応するワード線１１０およびビット線１１５を使用して）電圧がメモリセル１０５に印加され得、結果として生じる電流の存在は、印加された電圧およびメモリセル１０５の閾値電圧に依存し得る。ある場合には、二つ以上の電圧が印加され得る。さらに、印加された電圧が結果として電流の流れを生じさせない場合、センスコンポーネント１２５によって電流が検出されるまで他の電圧が印加され得る。結果として電流の流れを生じさせた電圧を評価することによって、メモリセル１０５の格納された論理状態が決定され得る。ある場合には、電流の流れが検出されるまで、電圧は、その大きさが強められ得る。他の場合には、電流が検出されるまで連続的に所定の電圧が印加され得る。同様に、電流がメモリセル１０５に印加され得、電流を生成するための電圧の大きさは、電気抵抗またはメモリセル１０５の閾値電圧に依存し得る。
幾つかの実施例においては、メモリセルは、セルに電気パルスを提供することによってプログラムされ得、セルはメモリストレージ素子を含み得る。パルスは、第一のアクセス線（例えば、ワード線１１０）または第二のアクセス線（例えば、ビット線１１５）またはその組み合わせを介して提供され得る。ある場合には、パルスを提供すると、メモリセル１０５の極性に依存して、メモリストレージ素子内でイオンが移動し得る。それによって、メモリストレージ素子の第一の側または第二の側に関連するイオン濃度は、第一のアクセス線と第二のアクセス線との間の電圧の極性に少なくとも部分的に基づき得る。ある場合には、非対象性の形状のメモリストレージ素子は、素子のより多くの面積を有する一部でイオンをより密集させ得る。メモリストレージ素子のある部分は、より高い抵抗性を有し得、それによって、メモリストレージ素子の他の部分よりも高い閾値電圧に上昇させ得る。このイオン移動の記述は、本明細書に記述された結果を達成するための自己選択メモリセルの機構の一実施例を表す。この機構の実施例は、限定的なものと考えられるべきではない。この開示は、また、本明細書に記述された結果を達成するための自己選択メモリセルの機構の他の実施例を含む。
センスコンポーネント１２５は、信号における差異を検出して増幅するために、様々なトランジスタまたは増幅器を含み得、これは、ラッチと呼ばれ得る。メモリセル１０５の検出された論理状態は、その後、出力１３５として列デコーダ１３０を通じて出力され得る。ある場合には、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。あるいは、センスコンポーネント１２５は、列デコーダ１３０もしくは行デコーダ１２０に接続され得るか、または電子的に通信し得る。センスコンポーネントは、その機能的な目的を失うことなく、列デコーダまたは行デコーダのいずれかに関連付けられ得ることを当業者は理解するだろう。
メモリセル１０５は、関連するワード線１１０およびビット線１１５を同様にアクティブ化することによって設定または書き込まれ得、少なくとも一つの論理値がメモリセル１０５に格納され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受容し得る。カルコゲナイド材料を含む自己選択メモリセルの場合には、メモリセル１０５は、第一の極性を有する第一のパルスおよび第二の極性を有する第二のパルスを含むプログラミングシーケンスを適用することによって、データを格納するために書き込まれ得る。プログラミングパルスは様々な形状を有し得る。このプロセスは、図３および図４を参照して以下により詳細に議論される。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換え、リフレッシュ、放電）を制御し得る。ある場合には、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５のうちの一つ以上は、メモリコントローラ１４０と同じ位置に配置され得る。メモリコントローラ１４０は、所望のワード線１１０およびビット線１１５をアクティブ化するために、行および列アドレス信号を生成し得る。メモリコントローラ１４０は、また、メモリデバイス１００の動作中に使用される様々な電圧または電流を生成し、制御し得る。
メモリコントローラ１４０は、自己選択メモリセルをプログラムすることができる書き込み動作を実行するように構成され得る。例えば、メモリコントローラ１４０は、メモリセル１０５に第一の極性を有する第一のパルスを、書き込み動作中に印加するように構成され得る。幾つかの実施例においては、第一の極性を有する第一のパルスを印加することは、第一のアクセス線（例えば、ワード線１１０）に第一の電圧を、第二のアクセス線（例えば、ビット線１１５）に第二の電圧を印加することを含み得る。第二の極性を有する第二のパルスを印加することは、第一のアクセス線（例えば、ビット線１１５）に第三の電圧を、第二のアクセス線（例えば、ビット線１１５）に第四の電圧を印加することを含み得る。メモリコントローラ１４０は、第一のパルスを印加することに応じて、メモリセル１０５でスナップバックイベントを検出するように構成され得る。スナップバックイベントは、例えば、結果として、メモリセル１０５の閾値電圧の減少を引き起こし得る。
幾つかの実施例においては、メモリコントローラ１４０は、スナップバックイベントを検出することに応じて、メモリセル１０５に第一の極性とは異なる第二の極性を有する第二のパルスを印加し得、その後、メモリセルに第二のパルスを印加することに少なくとも部分的に基づいて、メモリセル１０５内の第一の論理状態とは異なる第二の論理状態を格納し得る。つまり、メモリセル１０５の閾値電圧は、第一のパルスを印加した後（例えば、スナップバックイベント中）減少し得、閾値電圧が減少したときに第二のパルスを印加することは、メモリセル１０５に第二の論理状態を格納し（例えば、書き込み）得る。
幾つかの実施例においては、メモリコントローラ１４０は、書き込み動作中に、メモリセル１０５に第一の極性を有する第一のパルスを印加するように構成され得る。幾つかの実施例においては、メモリコントローラ１４０は、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出し得る。上述されたように、第一の論理状態は、スナップバックイベント中に検出され得る。幾つかの実施例においては、メモリコントローラ１４０は、その後、第一の論理状態を検出することに少なくとも部分的に基づいて、書き込み動作中に第二の極性を有する第二のパルスを印加することによって、メモリセル１０５に第二の論理状態を格納し得る。第二の論理状態は、第一の論理状態とは異なり得る。
図２は、本開示の態様による、自己選択メモリデバイスをプログラムするための技術をサポートする３Ｄメモリアレイ２００の一実施例を図示する。メモリアレイ２００は、図１を参照して記述されたメモリアレイ１０２の一部の一実施例であり得る。メモリアレイ２００は、基板２０４の上に配置されたメモリセルの第一のアレイまたはデッキ２０５と、第一のアレイまたはデッキ２０５の上部上のメモリセルの第二のアレイまたはデッキ２１０とを含み得る。メモリアレイ２００は、また、ワード線１１０−ａ、ワード線１１０−ｂ、ビット線１１５−ａを含み得、これらは、図１を参照して記述されたワード線１１０およびビット線１１５の実施例であり得る。第一のデッキ２０５および第二のデッキ２１０のメモリセルは、各々、一つ以上の自己選択メモリセル（例えば、其々、自己選択メモリセル２２０−ａおよび自己選択メモリセル２２０−ｂ）を有し得る。図２に含まれる幾つかの要素は、数値表記でラベル付けされているが、他の対応する要素は、図示された特徴の視認性および明瞭性を向上するために、同一であるか、類似すると考えられるものでもラベル付けされていない。
第一のデッキ２０５の自己選択メモリセルは、第一の電極２１５−ａ、カルコゲナイド材料２２０−ａ、第二の電極２２５−ａを含み得る。さらに、第二のデッキ２１０の自己選択メモリセルは、第一の電極２１５−ｂ、カルコゲナイド材料２２０−ｂ、第二の電極２２５−ｂを含み得る。第一のデッキ２０５および第二のデッキ２１０の自己選択メモリセルは、幾つかの実施例においては、共通の導線を有し得、各デッキ２０５および２１０の対応する自己選択メモリセルは、図１を参照して記述されたように、ビット線１１５またはワード線１１０を共有し得る。例えば、第二のデッキ２１０の第一の電極２１５−ｂおよび第一のデッキ２０５の第二の電極２２５−ａは、ビット線１１５−ａに結合され得、ビット線１１５−ａが垂直方向に隣接する自己選択メモリセルによって共有されるようにする。
メモリアレイ２００のアーキテクチャは、クロスポイントアーキテクチャと呼ばれ得、ある場合には、図２に図示されるように、メモリセルはワード線とビット線との間の形態的交点に形成される。このようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較すると、より低い製造コストで比較的高密度のデータストレージを提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較すると、減少した面積で、結果として、よりメモリセル密度の増加したメモリセルを有し得る。例えば、三端子選択コンポーネントなどの６Ｆ２のメモリセル面積を有する他のアーキテクチャと比較すると、アーキテクチャは、４Ｆ２のメモリセル面積を有し得、ここで、Ｆは最小のフィーチャサイズである。例えば、ＤＲＡＭは、各メモリセルに対して選択コンポーネントとして三端子デバイスであるトランジスタを使用し得、クロスポイントアーキテクチャと比較するとより大きいメモリセル面積を有し得る。
図２の実施例は、二つのメモリデッキを図示しているが、他の構成も可能である。幾つかの実施例においては、自己選択メモリセルの単一のメモリデッキは、基板２０４の上に構築され得、これは、二次元メモリと呼ばれ得る。幾つかの実施例においては、メモリセルの３つまたは４つのメモリデッキが三次元クロスポイントアーキテクチャで同様に構成され得る。
幾つかの実施例においては、メモリデッキの一つ以上は、カルコゲナイド材料を含む自己選択メモリセル２２０を含み得る。自己選択メモリセル２２０は、例えば、セレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）の合金などのカルコゲナイドガラスを例えば含み得る。幾つかの実施例においては、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を有するカルコゲナイド材料は、ＳＡＧ合金と呼ばれ得る。幾つかの実施例においては、ＳＡＧ合金は、シリコン（Ｓｉ）を含み得、このようなカルコゲナイド材料は、ＳｉＳＡＧ合金と呼ばれ得る。幾つかの実施例においては、カルコゲナイドガラスは、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）またはフッ素（Ｆ）などのさらなる元素を含み得、各々は原子または分子の形態である。
幾つかの実施例においては、カルコゲナイド材料を含む自己選択メモリセル２２０は、第一の極性を有する第一のパルスを印加することによって論理状態にプログラムされ得る。例示として、特定の自己選択メモリセル２２０がプログラムされるとき、セル内の元素は分離して、イオン移動を引き起こす。メモリセルに印加されたパルスの極性に依存して、イオンは、特定の電極まで移動し得る。例えば、自己選択メモリセル２２０においては、イオンは負の電極まで移動し得る。メモリセルは、その後、検知するセルにわたって電圧を印加することによって読み出され得る。読み出し動作中に見られる閾値電圧は、メモリセル内のイオンの分布および読み出しパルスの極性に基づき得る。例えば、メモリセルが所定のイオンの分布を有する場合、読み出し動作中に検出される閾値電圧は、第二の極性を有する第二の読み出しパルスのときとは、第一の極性での第一の読み出しパルスに対して異なり得る。メモリセルの極性に依存して、この移動イオンの濃度は、論理“１”または論理“０”状態を表し得る。このイオン移動の記述は、本明細書に記述された結果を達成するための、自己選択メモリセルの機構の一実施例を表す。この機構の実施例は、限定するものとして考えられるべきではない。この開示は、また、本明細書に記述された結果を達成するための、自己選択メモリセルの機構の別の実施例を含む。
プログラムする前に自己選択メモリセル２２０は、第一の論理状態（例えば、論理“１”）を格納し得る。第一のパルスは、例えば、ワード線１１０−ｂに印加され得る。第一のパルスを印加すると、第一のパルスを印加することに応じて、自己選択メモリセル２２０におけるスナップバックイベントが検出され得る。上述されたように、スナップバックイベントは、自己選択メモリセル２２０の閾値電圧の減少によって特徴づけられ得る。例えば、スナップバックイベントの一部としてメモリセルは、メモリセルのコンダクタンスの増加（例えば、突然の増加）を経験し得る。ある期間後、メモリセルは、その元のコンダクタンスに戻り得る。メモリセルがその元のコンダクタンスに戻った後、メモリセルは、その後、その閾値電圧の一時的な減少を経験し得る。この閾値電圧の減少は、正の極性または負の極性を有するパルスを使用して検出可能であり得る。したがって、第一のパルスを印加することは、（例えば、ある期間）自己選択メモリセル２２０の閾値電圧を減少させ得る。幾つかの実施例においては、スナップバックイベントは、メモリコントローラによって（例えば、図１を参照して上述されたメモリコントローラ１４０によって）検出され得る。スナップバックイベントを検出した後、第一の極性とは異なる第二の極性を有する第二のパルスが自己選択メモリセル２２０に印加され得る。幾つかの実施例においては、第二のパルスはビット線１１５−ｂに印加され得る。第二の極性（例えば、異なる極性）を有する第二のパルスが印加されると、第二の論理状態（例えば、論理“０”）が自己選択メモリセル２２０に格納され得る。
図３は、本開示の実施例による、自己選択メモリセルの閾値電圧の分布を図示する図３００の一実施例を図示する。自己選択メモリセルは、セルに印加される一つ以上のパルスに基づいて、特定の論理状態を格納するように構成され得る。電圧分布は、自己選択メモリセルに格納され得る論理状態を示す。
自己選択メモリセルは、図１および図２を参照して記述されたようにカルコゲナイド材料を含み得る。閾値電圧分布は、セルに論理状態を書き込むためのプログラミングスキームを表し得る。ｘ軸３０５および３０５−ａは、メモリセル（例えば、図１を参照して記述されたメモリセル１０５）の閾値電圧分布に対する電圧値を表し得る。ｙ軸３１０は、メモリセルに閾値電圧が生じ得る見込みを表し得る。追加的または代替的に、図３は、第一の論理状態を表す閾値電圧分布３１５と、第二の（例えば、異なる）論理状態を表す閾値電圧分布３２０とを含み得る。幾つかの実施例においては、図３は、第一の論理状態を表す閾値電圧分布３２５と、第二の（例えば、異なる）論理状態を表す閾値電圧分布とを含み得る。幾つかの実施例においては、図３は、メモリセルに特定の論理状態をアクセス（例えば、書き込み、または読み出し）するために必要とされる様々な電圧レベルを表し得る、電圧レベル３３５、３４０、３４５および３５０を含み得る。
幾つかの実施例においては、書き込み動作３６０が図示され得る。第一の書き込み動作３６０においては、自己選択メモリセルは、第一の極性および第一の大きさを有するプログラミングパルスを使用して書き込まれ得る。プログラミングパルスは、メモリセルに特定の論理状態（例えば、論理“０”）を格納するように構成され得る。例えば、プログラミングパルスは、メモリセルに論理“０”を格納するとき、電圧レベル３４５を有し得る。電圧３５０を印加した後、メモリセルのメモリコンポーネントは、論理状態を格納するように構成された材料（例えば、イオン）の非対称性分布を有し得る。非対称性分布により、特定の論理状態に対してセンスコンポーネントによって観察された閾値電圧は、メモリセルに印加された読み出しパルスの極性に基づいて異なり得る。例えば、第一の極性を有する第一の読み出しパルスがメモリセルに印加される場合、メモリセルは、グループ３６５によって示される閾値電圧分布を示し得る。別の実施例においては、第二の極性を有する第二の読み出しパルスがメモリセルに印加される場合、メモリセルは、グループ３７０によって示される閾値電圧分布を示し得る。
例えば、書き込み動作３６０が生じる前に、メモリセルは、論理状態（例えば、論理“１”）を格納し得る。書き込み動作３６０によって、論理状態（例えば、論理“０”）は、メモリセルに書き込まれ得る。メモリセルは、各論理状態に対して、閾値電圧分布（例えば、論理“１”に対する閾値電圧分布３２０または３３０）を含み得る。メモリセルに所望の論理状態を書き込むために、メモリセルの閾値電圧を克服するために特定の電圧がメモリセルに印加され得る。図３に図示されるように、電圧３５０は、幾つかの書き込み動作においてメモリセルに論理“１”を書き込むために使用され得る。したがって、ある期間にメモリセルに論理“１”を格納するために、電圧３５０（例えば、ＶＷＲＴ１）はメモリセルに印加され得る。電圧３５０は（例えば、電圧３４０と比較して）より高い電圧であるため、メモリセルは、より高いストレスを最終的に耐え得、メモリセルに関連付けられたメモリアレイ（例えば、図１を参照して記述されたメモリアレイ１０２）はより少ない電力を消費し得る。
幾つかの実施例においては、書き込み動作３５５が図示され得る。書き込み動作３５５は、メモリセルに対するストレスを低減させ得、その結果として、メモリセルに関連付けられたメモリアレイ内で消費する電力を（例えば、書き込み動作３６０に比較して）より少なくし得る。書き込み動作３５５においては、所望の論理状態は、現在の論理状態を既に格納するメモリセルに書き込まれ得る。例えば、メモリセルの現在の論理状態は、閾値電圧分布３２０または３３０によって表されるように、論理“１”であり得、所望の論理状態は、閾値電圧分布３１５または３２５によって表されるように、論理“０”であり得る。メモリセルに所望の論理状態（例えば、論理“０”）を書き込むために、第一の極性および第一の大きさを有する第一のパルス（例えば、電圧３４０）がメモリセルに印加され得る。上述されたように、メモリセルは、特定の閾値電圧分布を含み得る。メモリセルに第一のパルスを印加することによって、スナップバックイベントが生じ得る。スナップバックイベントは、論理状態に関連付けられた閾値電圧分布における減少によって特徴づけられ得る。つまり、メモリセルに第一のパルスを印加することによって、論理状態に関連付けられた閾値電圧分布は、（例えば、０Ｖまで）シフトし得る。スナップイベントが起きると、分布３１５、３２０、３２５または３３０は、ある期間、ｙ軸３１０により近くシフトし得る。ｙ軸３１０への突然の移動後、分布３１５、３２０、３２５および３３０は、その元の位置に戻り得る。書き込み動作３５５は、分布３１５、３２０、３２５、３３０のうちの少なくとも一つがその元の位置に完全に戻る前に、逆の極性のセルを書き込むように構成され得る。
電圧３４０を印加することの結果として生じるスナップバックの出現は、閾値電圧分布３２０によって表される論理“１”がメモリセルに格納されていることを示し得る。論理“０”を書き込むために、より大きな大きさのプログラミングパルスを印加するのではなく、メモリコントローラは、プログラミングパルスの極性を反転させ得る（例えば、メモリコントローラは、メモリセルに格納された状態に関連付けられたパルスの逆の極性を有するプログラミングパルスを印加し得る）。それによって、自己選択メモリセルをプログラムする非対称性特性を利用する。このような特徴は、書き込み動作３６０と比較すると、書き込み動作３５５中に消費される電力を低減させ得る。
スナップバックイベントは、結果としてメモリセルの電圧分布を減少させるため、メモリセルに論理状態を書き込むために（例えば、書き込み動作３６０と比較すると）より少ない電圧が使用され得る。したがって、幾つかの実施例においては、メモリセルの閾値分布よりも大きい電圧が、メモリセルに論理状態を書き込むために印加され得る。より低い電圧を使用することは、メモリセルに対するストレスを最終的に低減させ得、メモリセルに関連付けられたメモリアレイ（例えば、図１を参照して記述されたメモリアレイ１０２）の電力消費を低減させ得る。
幾つかの実施例においては、別の書き込み動作３５５が図示され得る。書き込み動作３５５は、メモリセルに対するストレスを低減させ得、結果として、（例えば、書き込み動作３６０と比較すると）メモリセルに関連付けられたメモリアレイでの電力消費を低減させ得る。別の書き込み動作３５５においては、所望の論理状態は、既に現在の論理状態を格納しているメモリセルに書き込まれ得る。例えば、メモリセルの現在の論理状態は、閾値電圧分布３１５または３２５によって表されるように論理“０”であり得、所望の論理状態は、閾値電圧分布３２０または３３０によって表されるように、論理“１”であり得る。
メモリセルに所望の論理状態（例えば、論理“１”）を書き込むために、第一の極性および第一の大きさを有する第一のパルス（例えば、電圧３３５）がメモリセルに印加され得る。上述されたように、メモリセルは、特定の閾値電圧分布を含み得る。メモリセルに第一のパルスを印加することによって、スナップバックイベントが生じ得る。スナップバックイベントは、論理状態に関連付けられた閾値電圧分布における減少によって特徴づけられ得る。つまり、メモリセルに第一のパルスを印加することによって、論理状態に関連付けられた閾値電圧分布は（例えば、０Ｖまで）シフトし得る。
電圧３３５を印加することの結果として生じるスナップバックの出現は、メモリセルに閾値電圧分布３１５によって表される論理“０”が格納されていることを示し得る。論理“１”を書き込むために、より大きな大きさのプログラミングパルスを印加するのではなく、メモリコントローラは、プログラミングパルスの極性を反転させ得る（例えば、メモリコントローラは、メモリセルに格納された状態に関連付けられたパルスの逆の極性を有するプログラミングパルスを印加し得る）。それによって、自己選択メモリセルをプログラムする非対称性特性を利用する。このような特徴は、書き込み動作３６０に比較すると、書き込み動作３５５中に消費される電力を低減させ得る。
スナップバックイベントは、結果としてメモリセルの電圧分布を減少させるため、メモリセルに論理状態を書き込むために（例えば、書き込み動作３６０と比較すると）より少ない電圧が使用され得る。したがって、幾つかの実施例においては、メモリセルの閾値分布よりも大きい電圧が、メモリセルに論理状態を書き込むために印加され得る。より低い電圧を使用することは、メモリセルに対するストレスを最終的に低減させ得、メモリセルに関連付けられたメモリアレイ（例えば、図１を参照して記述されたメモリアレイ１０２）の電力消費を低減させ得る。
図４は、本開示の実施例による、自己選択メモリセルの閾値電圧の分布に関連付けられたタイミング図４００の実施例を図示する。自己選択メモリセルは、セルに印加される一つ以上のパルスに基づいて、特定の論理状態を格納するように構成され得る。電圧分布は、自己選択メモリセルに格納され得る論理状態を示す。
自己選択メモリセルは、図１および図２を参照して記述されたようにカルコゲナイド材料を含み得る。閾値電圧分布は、書き込み動作中のメモリセルの様々な論理状態を表し得る。図４の実施例においては、タイミング図４０５は、第一の論理状態（例えば、論理“０”）を格納するメモリセルに第二の論理状態（例えば、論理“１”）を書き込むことを表し得る。タイミング図４１０は、書き込み動作から望まれる論理状態（例えば、論理“１”）と同一の論理状態（例えば、論理“１”）をメモリセルが格納する書き込み動作を表し得る。タイミング図４１５は、書き込み動作から望まれる論理状態（例えば、論理“０”）と同一の論理状態（例えば、論理“０”）をメモリセルが格納する書き込み動作を表し得る。タイミング図４２０は、第一の論理状態（例えば、論理“１”）を格納するメモリセルに第二の論理状態（例えば、論理“０”）を書き込むことを表し得る。
タイミング図４０５は、メモリセル（例えば、自己選択メモリセル）の書き込み動作を示し得る。タイミング図４０５は、電圧４３５を図示し得、これは、第一のパルス４３５と呼ばれ得、また、電圧４４０（例えば、ＶＨＯＬＤ）を図示し得、これは、第二のパルス４４０と呼ばれ得る。ある場合には、第一のパルス４３５は、図３を参照して記述された電圧３３５の一実施例であり得、第二のパルス４４０は、図３を参照して記述された電圧３４０の一実施例であり得る。タイミング図４０５は、また、アクセス線（例えば、図１を参照して記述されたワード線１１０）の電圧４２５と、アクセス線（例えば、図１を参照して記述されたビット線１１５）の電圧４３０とを図示し得る。したがって、メモリセルに書き込み動作を実施するために、第一のパルス４３５が一つのアクセス線に印加され得、第二のパルス４４０が第二のアクセス線にその後印加され得る。
タイミング図４０５に関連付けられたメモリセルは、第一の論理状態（例えば、論理“０”）を格納し得る。図３を参照して上述されたように、メモリセルに第二の論理状態（例えば、論理“１”）を書き込むために、第一のパルス４３５がメモリセルに印加され得る。メモリセルが第一の論理状態を格納している場合にスナップバックイベントが生じるが、メモリセルが第一の論理状態とは異なる第二の論理状態を格納している場合にはスナップバックイベントが生じないように、第一のパルス４３５は構成され得る。したがって、第一のパルス４３５は、第一の極性を有するセルに印加され得る。
第一のパルス４３５を印加した後、メモリセルの閾値電圧分布の減少によって特徴づけられ得るスナップバックイベントが生じ得る。幾つかの実施例においては、スナップバックイベントは、メモリコントローラ（例えば、図１を参照して記述されたメモリコントローラ１４０）によって決定され得る。スナップバックイベントは、メモリセルに関連付けられた閾値電圧を減少させ得る。ある場合には、スナップバックイベントは、第一のパルス４３５−ａによって図示されるように、第一のパルスの大きさを減少させ得る。
スナップバックイベントは、一定の期間に生じ得、その後、メモリセルがより高いコンダクタンス状態を維持される期間（例えば、期間４４７）が続き得る。この高いコンダクタンス状態は、選択時間と呼ばれ得る。したがって、メモリセルに第二の論理値（例えば、論理“１”）を書き込むために、第二のパルス４４０が印加され得る。ある場合には、第二のパルス４４０は、第一のパルス４３５−ａに類似し得るが、反転された極性を有する。極性を反転させるために、ワード線とビット線に印加された電圧が切り替えられ得る。図３を参照して記述されたように、第二のパルス４４０は、第二の極性（例えば、異なる極性）を有するメモリセルに印加され得る。つまり、第二のパルス４４０は、其々のアクセス線に印加され得る。選択時間（例えば、期間４４７）中、第二のパルス４４０を印加することによって、第二の論理状態（例えば、論理“１”）が幾つかの書き込み動作と比較すると減少した電圧を使用してメモリセルに書き込まれ得る。上述されたように、より低い電圧は、最終的にメモリセルに対するストレスを低減させ得、メモリセルに関連付けられたメモリアレイ（例えば、図１を参照して記述されたメモリアレイ１０２）の電力消費を低減させ得る。
幾つかの実施例においては、第二のパルス４４０は、選択時間（例えば、期間４４７）中に印加され得ない。したがって、メモリセルの閾値電圧はその元のレベルに増加し得る。例えば、タイミング図４０５の文脈においては、第二のパルス４４０が期間４４７の間に印加されなかった場合、メモリセルの閾値電圧は期間４４７の前に示された電圧値に増加し得る。例えば、第二のパルス４４０が期間４４７の後で印加される場合、パルスの大きさは、メモリセルに論理状態を書き込むのと同一の結果を達成するために、より大きいものであり得る。幾つかの実施例においては、メモリセルは、メモリセルの元の閾値電圧よりも低い電圧を印加することによって、期間４４７の後に選択され得る。例えば、閾値リフレッシュ動作は、書き込み動作を完了させることなく、いずれかの極性で期間４４７の後にメモリセルを選択することによって生じ得る。メモリセルの閾値回復時間は、期間４４７の後で（例えば、期間４４７と比較すると）大きくなり得るため、メモリセルは、（例えば、メモリセルのワード線およびデジット線に同一の電圧を印加することによって）選択解除され得る。選択解除されると、さらなるスナップバックイベントまたは他のアレイ動作が、タイミング図４０５によって示される書き込み動作を完了させる前にメモリアレイの他の部分で実施され得る。これによって、書き込み動作の幾つかの段階で複数のセルを効率的にグループ化することによって、より効率的な書き込みを可能とし得る。
タイミング図４１０は、メモリセル（例えば、自己選択メモリセル）の書き込み動作の一部を示し得る。タイミング図４１０は、メモリセルに第一のパルス４３５−ｂが印加されることを図示し得る。第一のパルス４３５−ａは、図３を参照して記述された電圧３３５の一実施例であり得る。タイミング図４１０は、また、アクセス線（例えば、図１を参照して記述されたワード線１１０）の電圧４２５−ａと、アクセス線（例えば、図１を参照して記述されたビット線１１５）の電圧４３０−ａとを示し得る。
タイミング図４１０に関連付けられたメモリセルは、論理状態（例えば、論理“１”）を格納し得る。図３を参照して上述されたように、メモリセルに論理状態（例えば、論理“１”）を書き込むために、第一のパルス４３５−ａがメモリセルに印加され得る。したがって、第一のパルス４３５−ａは、第一の極性でセルに印加され得る。
上述されたように、メモリセルが第一の論理状態（例えば、論理“０”）を格納しているとき、メモリセルに第二の論理状態（例えば、論理“１”）を書き込むとき、スナップバックイベントが生じ得る。しかしながら、メモリセルが現在格納しているのと同一の論理状態をメモリセルに書き込む（例えば、書き込もうとする）とき、スナップバックイベントは生じ得ない。つまり、メモリセルが論理“１”を格納し、論理“１”が同一のセルに書き込まれようとするとき、スナップバックイベントは生じ得ない。したがって、タイミング図４１０で図示されるように、スナップバックイベントは生じず、書き込み動作（例えば、試みられた書き込み動作）は完了し得る。スナップバックイベントの出現の欠如は、第一のパルス４３５−ｂの大きさの減少が見えないことによって検出され得る。スナップバックイベントが検出されない場合、プログラミングパルスの極性は、タイミング図４０５で図示されるように反転されない。
タイミング図４１５は、メモリセル（例えば、自己選択メモリセル）の書き込み動作の一部を図示し得る。タイミング図４１５は、メモリセルに第一のパルス４４５が印加されることを図示し得る。第一のパルス４４５は、図３を参照して記述されたように、電圧３４０の一実施例であり得る。タイミング図４１５は、また、アクセス線（例えば、図１を参照して記述されたワード線１１０）の電圧４３０−ｂと、第二のアクセス線（例えば、図１を参照して記述されたビット線１１５）の電圧４２５−ｂとを図示し得る。
タイミング図４１５に関連付けられたメモリセルは、論理状態（例えば、論理“０”）を格納し得る。図３を参照して上述されたように、メモリセルに論理状態（例えば、論理“０”）を書き込むために、第一のパルス４４５がメモリセルに印加され得る。したがって、第一のパルス４４５は、第一の極性でセルに印加され得る。上述されたように、メモリセルが第一の論理状態（例えば、論理“１”）を格納しているとき、メモリセルに第二の論理状態（例えば、論理“０”）を書き込むときスナップバックイベントが生じ得る。
しかしながら、メモリセルが現在格納しているのと同一の論理状態をメモリセルに書き込む（例えば、書き込もうとする）とき、スナップバックイベントは生じ得ない。つまり、メモリセルが論理“０”を格納し、論理“０”が同一のセルに書き込まれようとするとき、スナップバックイベントは生じ得ない。したがって、タイミング図４１５に図示されるように、スナップバックイベントは生じず、書き込み動作（例えば、試みられた書き込み動作）は完了し得る。スナップバックイベントの出現の欠如は、第一のパルス４４５の大きさの減少が見えないことによって検出され得る。スナップバックイベントが検出されない場合、プログラミングパルスの極性はタイミング図４０５に図示されるように反転されない。
タイミング図４２０は、メモリセル（例えば、自己選択メモリセル）の書き込み動作を図示し得る。タイミング図４２０は、第一のパルス４４５と呼ばれ得る電圧４４５と、第二のパルス４５０と呼ばれ得る電圧４５０（例えば、ＶＨＯＬＤ）とを図示し得る。ある場合には、第一のパルス４４５は、図３を参照して記述された電圧３３５の一実施例であり得、第二のパルス４５０は、図３を参照して記述された電圧３４０の一実施例であり得る。タイミング図４２０は、また、アクセス（例えば、図１を参照して記述されたワード線１１０）の電圧４３０−ｃと、第二のアクセス線（例えば、図１を参照して記述されたビット線１１５）の電圧４２５−ｃとを図示し得る。したがって、メモリセルに書き込み動作を実施するために、第一のパルス４４５−ａが一つのアクセス線に印加され得、第二のパルス４５０が第二のアクセス線にその後印加され得る。
タイミング図４２０に関連付けられたメモリセルは、第一の論理状態（例えば、論理“１”）を格納し得る。図３を参照して上述されたように、メモリセルに第二の論理状態（例えば、論理“０”）を書き込むために、第一のパルス４４５−ａがメモリセルに印加され得る。メモリセルが第一の論理状態を格納している場合にスナップバックイベントが生じるが、メモリセルが第一の論理状態とは異なる第二の論理状態を格納している場合にスナップバックイベントが生じないように第一のパルス４４５−ａは構成され得る。したがって、第一のパルス４４５−ａは、第一の極性でセルに印加され得る。
第一のパルスを印加した後、メモリセルの閾値電圧分布の減少によって特徴づけられ得るスナップバックイベントが生じ得る。幾つかの実施例においては、スナップバックイベントは、メモリコントローラ（例えば、図１を参照して記述されたメモリコントローラ１４０）によって決定され得る。スナップバックイベントは、メモリセルに関連付けられた閾値電圧の減少を引き起こし得る。ある場合には、スナップバックイベントは、第二のパルス４５０によって図示されるように、第一のパルスの大きさの減少を引き起こし得る。
スナップバックイベントは一定の期間に生じ得、その後、メモリセルがより高いコンダクタンス状態を維持される期間（例えば、期間４４７−ａ）が続き得る。この高いコンダクタンス状態は、選択時間と呼ばれ得る。したがって、メモリセルに第二の論理状態（例えば、論理“１”）を書き込むために、第二のパルス４４０−ａが印加され得る。ある場合には、第二のパルス４５０は、第一のパルス４４５−ａに類似し得るが、反転された極性を有し得る。極性を反転させるために、ワード線とビット線とに印加される電圧が切り替えられ得る。図３を参照して記述されたように、第二のパルスは、第二の極性（例えば、異なる極性）でメモリセルに印加され得る。つまり、第二のパルス４５０は、第二のアクセス線に印加され得る。選択時間中（例えば、期間４４７−ａの間）第二のパルス４５０を印加することによって、第二の論理状態（例えば、論理“１”）が幾つかの書き込み動作と比較すると小さい電圧を使用してメモリセルに書き込まれ得る。上述されたように、減少した電圧は、最終的にメモリセルに対するストレスを低減させ得、メモリセルに関連付けられたメモリアレイ（例えば、図１を参照して記述されたメモリアレイ１０２）の電力消費を低減させ得る。
幾つかの実施例においては、第二のパルス４５０は、選択時間（例えば、期間４４７−ａ）中に印加され得ない。したがって、メモリセルの閾値電圧は、その元のレベルまで増加し得る。例えば、タイミング図４２０の文脈においては、第二のパルス４５０が期間４４７−ａで印加されなかった場合、メモリセルの閾値電圧は、期間４４７−ａの前に示された電圧値まで増加し得る。第二のパルス４５０が期間４４７−ａの後で印加される場合、例えば、パルスの大きさは、メモリセルに論理状態を書き込むのと同一の結果を達成するためにより大きくなり得る。
図５は、本開示の実施例による、メモリセルをプログラムするための技術をサポートするスナップバックイベント検出器５０５のブロック図５００を図示する。スナップバックイベント検出器５０５は、メモリコントローラ（例えば、図１を参照して記述されたメモリコントローラ１４０）の態様の一実施例であり得る。スナップバックイベント検出器５０５は、アプリケーションコンポーネント５１０、検出コンポーネント５１５、格納コンポーネント５２０、選択コンポーネント５２５、減少コンポーネント５３０、決定コンポーネント５３５、バイアスコンポーネント５４０およびタイミングコンポーネント５４５を含み得る。これらのコンポーネントの各々は、相互に（例えば、一つ以上のバスを介して）直接的または間接的に通信し得る。
アプリケーションコンポーネント５１０は、書き込み動作中、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、メモリセルと結合された第一のアクセス線に第一の電圧を印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、メモリセルと結合された第二のアクセス線に第二の電圧を印加し得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
幾つかの実施例においては、アプリケーションコンポーネント５１０は、第一のアクセス線に第二の電圧を印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、第二のアクセス線に第一の電圧を印加し得、第二のパルスを印加することは、第二のアクセス線に第一の電圧を、また、第一のアクセス線に第二の電圧を印加することに少なくとも部分的に基づく。幾つかの実施例においては、アプリケーションコンポーネント５１０は、閾値電圧が減少したとき、その期間中メモリセルに第二のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、書き込み動作中、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、メモリセルと結合された第一のアクセス線に第一の電圧を印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、メモリセルと結合された第二のアクセス線に第二の電圧を印加し得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
幾つかの実施例においては、アプリケーションコンポーネント５１０は、その期間中、書き込み動作中にメモリセルに第二のパルスを印加し得、第二のパルスは、第一の極性とは異なる第二の極性を有する。幾つかの実施例においては、アプリケーションコンポーネント５１０は、第一の方向におけるメモリセルにわたって電圧を有する第一のパルスと、第二の方向におけるメモリセルにわたって電圧を有する第二のパルスと、を印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、書き込み動作中、メモリセルに第一の極性を有する第一のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加し得る。
幾つかの実施例においては、アプリケーションコンポーネント５１０は、第二のアクセス線に電圧を印加することによって第二の極性を有する第二のパルスを印加し得、電圧は、減少した閾値電圧よりも大きい。幾つかの実施例においては、アプリケーションコンポーネント５１０は、ある期間に、メモリセルに第一の極性を有する第一のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、第一のアクセス線に第一の電圧を印加することによって、第一の極性を有する第一のパルスを印加し得る。幾つかの実施例においては、アプリケーションコンポーネント５１０は、第二のアクセス線に第二の電圧を印加することによって、第二の極性を有する第二のパルスを印加し得、メモリセルに第二の論理状態を書き込むことは、第二の電圧の大きさがメモリセルの閾値電圧を超えることに少なくとも部分的に基づく。
検出コンポーネント５１５は、第一のパルスを印加することに応じて、メモリセルでスナップバックイベントを検出し得る。検出コンポーネント５１５は、メモリセルにわたる電圧の大きさにおける減少を検出し得、スナップバックイベントを検出することは、電圧の大きさにおける減少を検出することに少なくとも部分的に基づく。検出コンポーネント５１５は、第一の論理状態の値がメモリセルに格納された第二の論理状態の値とは異なることに少なくとも部分的に基づいて、スナップバックイベントを検出し得る。検出コンポーネント５１５は、その期間後にメモリセルに第二のパルスを印加することに応じて、メモリセルで第二のスナップバックイベントを検出し得る。
検出コンポーネント５１５は、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出し得る。検出コンポーネント５１５は、第一のパルスの大きさよりもメモリセルの閾値電圧が小さいことに少なくとも部分的に基づいて、第一の論理状態を検出し得る。検出コンポーネント５１５は、第一のパルスを印加した後、ある期間に第一の論理状態を検出し得、第二の論理状態は、その期間中にメモリセルに書き込まれる。幾つかの実施例においては、検出コンポーネント５１５は、第一のパルスを印加した後、ある期間中、メモリセルでスナップバックイベントを検出し得る。検出コンポーネント５１５は、その期間中、第一の論理状態を検出し得、その期間中に第二の論理状態がメモリセルに書き込まれる。
格納コンポーネント５２０は、メモリセルに第二のパルスを印加することに少なくとも部分的に基づいて、メモリセルに第一の論理状態とは異なる第二の論理状態を格納し得る。幾つかの実施例においては、格納コンポーネント５２０は、第一の論理状態を検出することに応じて、書き込み動作中に第二の極性を有する第二のパルスを印加することによって、メモリセルに第二の論理状態を格納し得、第二の論理状態は第一の論理状態とは異なる。格納コンポーネント５２０は、ある期間にメモリセルの閾値電圧が減少することに少なくとも部分的に基づいて、メモリセルに第二の論理状態を格納し得る。幾つかの実施例においては、格納コンポーネント５２０は、第二のパルスを印加した後、メモリセルに第二の論理状態を格納し得る。
選択コンポーネント５２５は、メモリセルに第二の論理状態の値が格納されることに少なくとも部分的に基づいて、第一のパルスの電圧の大きさを選択し得る。幾つかの実施例においては、選択コンポーネント５２５は、メモリセルに第二の論理状態の値が書き込まれることに少なくとも部分的に基づいて、複数のパルスから第一のパルスを選択し得る。
減少コンポーネント５３０は、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧をある期間に減少させ得、メモリセルは第一の論理値を含む。幾つかの実施例においては、減少コンポーネント５３０は、その期間後、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧を減少させ得、メモリセルは第二の論理値を含む。
決定コンポーネント５３５は、書き込み動作中にメモリセルの閾値電圧を減少させることに少なくとも部分的に基づいて、メモリセルの第一の論理値を決定し得る。
図６は、本開示の態様による、メモリセルをプログラムするための技術をサポートする方法６００を図示するフローチャートを図示する。方法６００の動作は、本明細書に記述されたメモリコントローラまたはそのコンポーネントによって実装され得る。例えば、方法６００の動作は、図５を参照して記述されたスナップバックイベント検出器によって実施され得る。幾つかの実施例においては、メモリコントローラは、以下に記述される機能を実施するために、スナップバックイベント検出器の機能的構成要素を制御するための命令の集合を実行し得る。追加的または代替的に、メモリコントローラは、専用ハードウェアを使用して、以下に記述される機能の態様を実施し得る。
６０５において、メモリコントローラは、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを書き込み動作中に印加し得る。６０５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、６０５の動作の態様は、図５を参照して記述されたアプリケーションコンポーネントによって実施され得る。
６１０において、メモリコントローラは、第一のパルスを印加することに応じて、メモリセルでスナップバックイベントを検出し得る。６１０の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、６１０の動作の態様は、図５を参照して記述された検出コンポーネントによって実施され得る。
６１５において、メモリコントローラは、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加し得る。６１５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、６１５の動作の態様は、図５を参照して記述されたアプリケーションコンポーネントによって実施され得る。
６２０において、メモリコントローラは、メモリセルに第二のパルスを印加することに基づいて、メモリセルに第一の論理状態とは異なる第二の論理状態を格納し得る。６２０の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、６２０の動作の態様は、図５を参照して記述された格納コンポーネントによって実施され得る。
図７は、本開示の態様による、メモリセルをプログラムするための技術をサポートする方法７００を図示するフローチャートを図示する。方法７００の動作は、本明細書に記述されたメモリコントローラまたはそのコンポーネントによって実装され得る。例えば、方法７００の動作は、図５を参照して記述されたスナップバックイベント検出器によって実施され得る。幾つかの実施例においては、メモリコントローラは以下に記述される機能を実施するために、スナップバックイベント検出器の機能的構成要素を制御するための命令の集合を実行し得る。追加的または代替的に、メモリコントローラは、専用ハードウェアを使用して、以下に記述される機能の態様を実施し得る。
７０５において、メモリコントローラは、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを、書き込み動作中に印加し得る。７０５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、７０５の動作の態様は、図５を参照して記述されたアプリケーションコンポーネントによって実施され得る。
７１０において、メモリコントローラは、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出し得る。７１０の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、７１０の動作の態様は、図５を参照して記述された検出コンポーネントによって実施され得る。
７１５において、メモリコントローラは、第一の論理状態を検出することに応じて、書き込み動作中に第二の極性を有する第二のパルスを印加することによって、メモリセルに第二の論理状態を格納し得、第二の論理状態は、第一の論理状態とは異なる。７１５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、７１５の動作の態様は、図５を参照して記述された格納コンポーネントによって実施され得る。
図８は、本開示の態様による、メモリセルをプログラムするための技術をサポートする方法８００を図示するフローチャートを図示する。方法８００の動作は、本明細書に記述されたメモリコントローラまたはそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図５を参照して記述されたスナップバックイベント検出器によって実施され得る。幾つかの実施例においては、メモリコントローラは、以下に記述される機能を実施するために、スナップバックイベント検出器の機能的構成要素を制御するための命令の集合を実行し得る。追加的または代替的に、メモリコントローラは、専用ハードウェアを使用して、以下に記述される機能の態様を実施し得る。
８０５において、メモリコントローラは、第一の極性を有するメモリセルに第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧をある期間減少させ得、メモリセルは第一の論理値を含む。８０５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、８０５の動作の態様は、図５を参照して記述された減少コンポーネントによって実施され得る。
８１０において、メモリコントローラは、その期間、書き込み動作中にメモリセルに第二のパルスを印加し得、第二のパルスは、第一の極性とは異なる第二の極性を有する。８１０の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、８１０の動作の態様は、図５を参照して記述されたアプリケーションコンポーネントによって実施され得る。
８１５において、メモリコントローラは、第二のパルスを印加した後、メモリセルに第二の論理値を格納し得る。８１５の動作は、本明細書に記述される方法により実施され得る。幾つかの実施例においては、８１５の動作の態様は、図５を参照して記述された格納コンポーネントによって実施され得る。
方法が記述される。幾つかの実施例においては、方法は、書き込み動作中に、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加することを含み得る。幾つかの実施例においては、方法は、第一のパルスを印加することに応じて、メモリセルでスナップバックイベントを検出することを含み得る。方法は、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加することを含み得る。方法は、メモリセルに第二のパルスを印加することに少なくとも部分的に基づいて、メモリセルに第一の論理状態とは異なる第二の論理状態を格納することを含み得る。幾つかの実施例においては、方法は、メモリセルと結合された第一のアクセス線に第一の電圧を印加することを含み得る。方法は、メモリセルと結合された第二のアクセス線に第二の電圧を印加することを含み得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
方法は、第一のアクセス線に第二の電圧を印加することを含み得る。方法は、第二のアクセス線に第一の電圧を印加することを含み得、第二のパルスを印加することは、第二のアクセス線に第一の電圧を、また、第一のアクセス線に第二の電圧を印加することに少なくとも部分的に基づく。幾つかの実施例においては、方法は、メモリセルにわたる電圧の大きさにおける減少を検出することを含み得、スナップバックイベントを検出することは、電圧の大きさにおける減少を検出することに少なくとも部分的に基づく。幾つかの実施例においては、スナップバックイベントは、メモリセルに第二の論理状態の値とは異なる第一の論理状態の値が格納されることに少なくとも部分的に基づく。幾つかの実施例においては、方法は、メモリセルに第二の論理状態の値が格納されることに少なくとも部分的に基づいて、第一のパルスの電圧の大きさを選択することを含み得る。
幾つかの実施例においては、メモリセルの閾値電圧は、第一のパルスを印加することに少なくとも部分的に基づいて減少する。幾つかの実施例においては、メモリセルの閾値電圧の減少は、第一の論理状態に少なくとも部分的に基づく。幾つかの実施例においては、メモリセルの閾値電圧の大きさは、スナップバックイベントの出現に応じて、ある期間減少する。幾つかの実施例においては、第二のパルスは、閾値電圧が減少するとき、その期間にメモリセルに印加される。幾つかの実施例においては、方法は、メモリセルに読み出し動作またはさらなる書き込み動作をその期間に実施することを含み得る。幾つかの実施例においては、第二のパルスはその期間後に印加され得る。幾つかの実施例においては、書き込み動作以外の動作は、第一のパルスと第二のパルスとの間に生じ得る。幾つかの実施例においては、方法は、その期間後にメモリセルに第二のパルスを印加することに応じて、メモリセルで第二のスナップバックイベントを検出することを含み得る。幾つかの実施例においては、メモリセルの閾値電圧の減少は、第一の論理状態に少なくとも部分的に基づく。幾つかの実施例においては、メモリセルは自己選択メモリセルを含む。
幾つかの実施例においては、閾値リフレッシュ動作は、書き込み動作を完了させることなく、いずれかの極性でその期間後にメモリセルを選択することによって生じ得る。幾つかの実施例においては、メモリセルが選択解除されるとき、さらなるスナップバックイベントまたは他のアレイ動作は、書き込み動作を完了させる前にメモリアレイの他の部分で実施され得る。
装置が記述される。幾つかの実施例においては、装置は、書き込み動作中、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加するための手段をサポートし得る。装置は、第一のパルスを印加することに応じて、メモリセルでスナップバックイベントを検出するための手段をサポートし得る。装置は、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加するための手段をサポートし得る。装置は、メモリセルに第二のパルスを印加することに少なくとも部分的に基づいて、メモリセルに第一の論理状態とは異なる第二の論理状態を格納するための手段をサポートし得る。装置は、メモリセルと結合された第一のアクセス線に第一の電圧を印加するための手段をサポートし得る。装置は、メモリセルと結合された第二のアクセス線に第二の電圧を印加するための手段をサポートし得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
装置は、第一のアクセス線に第二の電圧を印加するための手段をサポートし得る。装置は、第二のアクセス線に第一の電圧を印加するための手段をサポートし得、第二のパルスを印加することは、第二のアクセス線に第一の電圧を、また、第一のアクセス線に第二の電圧を印加することに少なくとも部分的に基づく。装置は、メモリセルにわたる電圧の大きさにおける減少を検出するための手段をサポートし得、スナップバックイベントを検出することは、電圧の大きさにおける減少を検出することに少なくとも部分的に基づく。装置は、メモリセルに第二の論理状態の値が格納されることに少なくとも部分的に基づいて、第一のパルスの電圧の大きさを選択するための手段をサポートし得る。装置は、その期間後に、メモリセルに第二のパルスを印加することに応じて、メモリセルで第二のスナップバックイベントを検出するための手段をサポートし得る。
方法が記述される。幾つかの実施例においては、方法は、書き込み動作中に、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加することを含み得る。方法は、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出することを含み得る。方法は、第一の論理状態を検出することに応じて、書き込み動作中に、第二の極性を有する第二のパルスを印加することによって、メモリセルに第二の論理状態を格納することを含み得、第二の論理状態は第一の論理状態とは異なる。方法は、メモリセルと結合された第一のアクセス線に第一の電圧を印加することを含み得る。方法は、メモリセルと結合された第二のアクセス線に第二の電圧を印加することを含み得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
幾つかの実施例においては、閾値リフレッシュ動作は、書き込み動作を完了させることなく、いずれかの極性でその期間後にメモリセルを選択することによって生じ得る。幾つかの実施例においては、メモリセルが選択解除されると、追加のスナップバックイベントまたは他のアレイ動作は、書き込み動作を完了させる前にメモリアレイの他の部分で実施され得る。
幾つかの実施例においては、第一のアクセス線に第一の電圧を印加することは、メモリセルの閾値電圧を減少させる。幾つかの実施例においては、第二の電圧は、メモリセルの減少した閾値電圧よりも大きい。幾つかの実施例においては、第一の論理状態を検出することは、第一のパルスの大きさよりもメモリセルの閾値電圧が小さいことに少なくとも部分的に基づく。幾つかの実施例においては、メモリセルに第二の論理状態を格納することは、ある期間にメモリセルの閾値電圧が減少することに少なくとも部分的に基づく。幾つかの実施例においては、第一の極性は第二の極性とは逆である。幾つかの実施例においては、第一の論理状態は、第一のパルスを印加した後、ある期間に検出され、第二の論理状態はその期間中にメモリセルに書き込まれる。幾つかの実施例においては、書き込み動作以外の動作は、その期間中および／または第二の論理状態がメモリセルに書き込まれる前に実施され得る。
装置が記述される。幾つかの実施例においては、装置は、書き込み動作中に、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加するための手段をサポートし得る。装置は、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出するための手段をサポートし得る。装置は、第一の論理状態を検出することに応じて、書き込み動作中に第二の極性を有する第二のパルスを印加することによって、メモリセルに第二の論理状態を格納するための手段をサポートし得、第二の論理状態は第一の論理状態とは異なる。装置は、メモリセルと結合された第一のアクセス線に第一の電圧を印加するための手段をサポートし得る。装置は、メモリセルと結合された第二のアクセス線に第二の電圧を印加するための手段をサポートし得、第一のパルスを印加することは、第一の電圧および第二の電圧を印加することに少なくとも部分的に基づく。
方法が記述される。幾つかの実施例においては、方法は、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧をある期間減少させることを含み得、メモリセルは第一の論理値を含む。方法は、その期間、書き込み動作中にメモリセルに第二のパルスを印加することを含み得、第二のパルスは、第一の極性とは異なる第二の極性を有する。方法は、第二のパルスを印加した後、メモリセルに第二の論理値を格納することを含み得る。方法は、書き込み動作中にメモリセルの閾値電圧を減少させることに少なくとも部分的に基づいて、メモリセルの第一の論理値を決定することを含み得る。ある場合には、メモリの第一の論理値は、書き込み動作が完了する前に決定され得る。
方法は、その期間後に、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧を減少させることを含み得、メモリセルは第二の論理値を含む。幾つかの実施例においては、メモリセルに印加される第二のパルスの大きさは、第一のパルスの大きさよりも小さい。幾つかの実施例においては、第一のパルスは、第一の方向におけるメモリセルにわたる電圧を印加し、第二のパルスは、第二の方向におけるメモリセルにわたる電圧を印加する。
装置が記述される。幾つかの実施例においては、装置は、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧をある期間減少させるための手段をサポートし得、メモリセルは第一の論理値を含む。装置は、書き込み動作中にその期間メモリセルに第二のパルスを印加するための手段をサポートし得、第二のパルスは第一の極性とは異なる第二の極性を有する。装置は、第二のパルスを印加した後、メモリセルに第二の論理値を格納するための手段をサポートし得る。装置は、書き込み動作中にメモリセルの閾値電圧を減少させることに少なくとも部分的に基づいて、メモリセルの第一の論理値を決定するための手段をサポートし得る。装置は、その期間後に、メモリセルに第一の極性を有する第一のパルスを印加することによって、書き込み動作中にメモリセルの閾値電圧を減少させるための手段をサポートし得、メモリセルは第二の論理値を含む。
装置が記述される。幾つかの実施例においては、装置は、第一の論理状態を格納するメモリセルと結合された第一のアクセス線と、メモリセルと結合された第二のアクセス線と、第一のアクセス線および第二のアクセス線と結合されたメモリコントローラと、を含み得る。幾つかの実施例においては、メモリコントローラは、書き込み動作中に、メモリセルに第一の極性を有する第一のパルスを印加し、第一のパルスを印加することに応じて、メモリセルでスナップバックイベントを検出し、スナップバックイベントを検出することに応じて、メモリセルに第一の極性とは異なる第二の極性を有する第二のパルスを印加し、メモリセルに第二のパルスを印加することに少なくとも部分的に基づいて、メモリセルに第一の論理状態とは異なる第二の論理状態を格納するように構成され得る。
幾つかの実施例においては、メモリコントローラは、第一のパルスを印加した後、ある期間にメモリセルでスナップバックイベントを検出するように構成される。幾つかの実施例においては、メモリセルは、その期間に減少した閾値電圧を含む。幾つかの実施例においては、第二の極性を有する第二のパルスを印加することは、第二のアクセス線に電圧を印加することを含み、その電圧は、減少した閾値電圧よりも大きい。
装置が記述される。幾つかの実施例においては、装置は、第一の論理状態を格納するメモリセルと結合された第一のアクセス線と、メモリセルと結合された第二のアクセス線と、第一のアクセス線および第二のアクセス線と結合されたメモリコントローラとを含み得る。幾つかの実施例においては、メモリコントローラは、書き込み動作中に、メモリセルに第一の極性を有する第一のパルスを印加し、メモリセルに第一のパルスを印加することに応じて、メモリセルによって格納された第一の論理状態を検出し、第一の論理状態を検出することに少なくとも部分的に基づいて、書き込み動作中に、第二の極性を有する第二のパルスを印加することによって、メモリセルに第二の論理状態を格納するように構成され得、第二の論理状態は第一の論理状態とは異なる。
幾つかの実施例においては、メモリコントローラは、ある期間にメモリセルに第一の極性を有する第一のパルスを印加するように動作可能である。幾つかの実施例においては、第一の論理状態は、その期間中に検出され、第二の論理状態は、その期間中にメモリセルに書き込まれる。幾つかの実施例においては、第一の極性を有する第一のパルスを印加することは、第一のアクセス線に第一の電圧を印加することを含み、第二の極性を有する第二のパルスを印加することは、第二のアクセス線に第二の電圧を印加することを含み、メモリセルに第二の論理状態を書き込むことは、メモリセルの閾値電圧を第二の電圧の大きさが越えることに少なくとも部分的に基づく。幾つかの実施例においては、メモリコントローラは、メモリセルに第二の論理状態の値が書き込まれることに少なくとも部分的に基づいて、複数のパルスから第一のパルスを選択するように動作可能である。
上述された方法は、可能な実装を記述するものであり、動作およびステップは、再配列されるかまたは改変されてもよく、他の実装も可能であることに留意されたい。さらに、方法の二つ以上からの態様は組み合わせられてもよい。
本明細書に記述された情報および信号は、様々な異なる技術および技法の任意のものを使用して表され得る。例えば、上記を通じて呼ばれ得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはその任意の組み合わせによって表され得る。幾つかの図面は、単一の信号として信号を図示し得るが、信号は信号のバスを表し得、ここでバスは様々なビット幅を有し得ることが当業者には理解されるであろう。
“電子的に通信する（ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｍｕｎｉｃａｔｉｏｎ）”および“結合される（ｃｏｕｐｌｅｄ）”という用語は、コンポーネント間の電子の流れをサポートするようなコンポーネント間の関係を呼ぶ。これは、コンポーネント間の直接接続を含み得、または中間コンポーネントを含み得る。相互に電子的に通信するか、または結合されるコンポーネントは、電子または信号を（例えば、通電された回路において）アクティブに交換し得るか、または電子もしくは信号を（例えば、通電されていない回路において）アクティブに交換してはいないが、回路が通電されると電子もしくは信号を交換するように構成され、そのように動作可能であり得る。例示として、スイッチ（例えば、トランジスタ）を介して物理的に接続された二つのコンポーネントは、スイッチの状態（即ち、開かれているか閉じられているか）にかかわらず、電子的に通信しているか、または結合され得る。
本明細書で使用されるように、“実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）”という用語は、修飾された特性（例えば、実質的にという用語によって修飾された動詞または形容詞）が絶対的である必要はないが、その特性の利点を達成するために十分近いことを意味する。
本明細書で使用されるように、“電極（ｅｌｅｃｔｒｏｄｅ）”という用語は、電気的な導体を呼び得、ある場合には、メモリアレイのメモリセルまたは他のコンポーネントに対する電気的接点として使用され得る。電極は、メモリアレイ１０２の素子間またはコンポーネント間で導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含み得る。
メモリアレイを含む本明細書で議論されたデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。ある場合には、基板は半導体ウェーハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）層などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電性は、リン、ホウ素またはヒ素を含むがそれに限定はされない様々な化学種を使用するドーピングを通じて制御され得る。ドーピングは、基板の初期形成または成長中にイオン注入または任意の他のドーピング手段によって実施され得る。
本明細書で説明される記述は、添付された図面に関連して、例示的構成を記述するもので、実装され得るか、または特許請求の範囲内にある実施例をすべて表すものではない。本明細書で使用される“例示的（ｅｘｅｍｐｌａｒｙ）”という用語は、“一実施例、例または図示として役立つ（ｓｅｒｖｉｎｇ ａｓ ａｎ ｅｘａｍｐｌｅ，ｉｎｓｔａｎｃｅ，ｏｒ ｉｌｌｕｓｔｒａｔｉｏｎ）”という意味であって、“望ましい（ｐｒｅｆｅｒｒｅｄ）”または“他の実施例に対して有利である（ａｄｖａｎｔａｇｅｏｕｓ ｏｖｅｒ ｏｔｈｅｒ ｅｘａｍｐｌｅｓ）”という意味ではない。詳細な説明は、記述された技法の理解を提供する目的のために具体的な詳細事項を含む。しかしながら、これらの技法は、これらの具体的詳細事項がなくても実践され得る。幾つかの例においては、既知の構造およびデバイスは、記述された実施例の概念を不明瞭にすることを回避するために、ブロック図の形式で図示される。
添付された図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有し得る。さらに、同一種類の様々なコンポーネントは、ダッシュおよび類似のコンポーネント間で区別する第二のラベルを参照ラベルの後に付けることによって区別され得る。第一の参照ラベルだけが本明細書で使用される場合、記述は、第二の参照ラベルに関係なく、同一の第一の参照ラベルを有する類似のコンポーネントのうちの任意の一つに適用可能である。
本明細書に記述された情報および信号は、様々な異なる技術および技法の任意のものを使用して表され得る。例えば、上記を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子またはその任意の組み合わせによって表され得る。
本明細書の開示に関連して記述された様々な例示的ブロックおよびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書に記述された機能を実施するように設計されたその任意の組み合わせで実装され得るか、または実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的には、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用される一つ以上のマイクロプロセッサ、または任意の他のこのような構成）として実装され得る。
本明細書に記述された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組み合わせで実装され得る。プロセッサによって実行されるソフトウェアで実装される場合には、機能は、コンピュータ可読媒体上の一つ以上の命令またはコードとして格納され得るか、または伝送され得る。他の実施例および実装は、本開示および添付された特許請求の範囲内にある。例えば、ソフトウェアの特性によって、上述された機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリングまたはこれらの任意の組み合わせによって実行されるソフトウェアを使用して実装されることができる。機能を実装する特徴は、また、分散されることを含む様々な位置に物理的に配置され得、機能の一部が異なる物理位置で実装されるようにする。また、特許請求の範囲を含む本明細書で使用されるように、項目のリスト（例えば、“のうちの少なくとも一つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ）”または“のうちの一つ以上（ｏｎｅ ｏｒ ｍｏｒｅ ｏｆ）”などの句が前置きされた項目のリスト）において使用される“または（ｏｒ）”は、包括的リストを示し、例えば、Ａ，ＢまたはＣのうちの少なくとも一つのリストは、ＡまたはＢまたはＣ、またはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（即ち、ＡおよびＢおよびＣ）を意味するようにする。また、本明細書で使用されるように、“に基づく（ｂａｓｅｄ ｏｎ）”という句は、条件の閉集合に対する言及として解釈されるべきではない。例えば、“条件Ａに基づく（ｂａｓｅｄ ｏｎ ｃｏｎｄｉｔｉｏｎ Ａ）”として記述される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの双方に基づき得る。換言すると、本明細書で使用されるように、“に基づく”という用語は、“少なくとも部分的に基づく（ｂａｓｅｄ ａｔ ｌｅａｓｔ ｉｎ ｐａｒｔ ｏｎ）”という句と同様に解釈されるべきである。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体および通信媒体の双方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。例示として、限定することはなく、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、または命令もしくはデータ構造の形式で所望のプログラムコード手段を伝送もしくは格納するために使用されることができ、かつ、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされることができる任意の他の非一時的媒体を含むことができる。また、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、ウェブサイト、サーバ、もしくは同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタル加入者回線（ＤＳＬ）または、赤外線、ラジオ波、マイクロ波などの無線技術を使用する他のリモートソースから伝送される場合、同軸ケーブル、ツイストペアケーブル、デジタル加入者回線（ＤＳＬ）または赤外線、ラジオ波、マイクロ波などの無線技術は、媒体の定義に含まれる。本明細書で使用されるようにディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクを含み、ここで、ディスク（ｄｉｓｋ）は通常データを磁気的に再生するが、ディスク（ｄｉｓｃ）は、レーザで光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。
本明細書の記述は、当業者が本開示を製造、または使用することが可能になるように提供される。本開示に対する様々な改変は、当業者には容易に明らかであろうし、本明細書で定義される一般的な原則は、本開示の範囲から逸脱することなく、他の変形に適用され得る。したがって、本開示は、本明細書に記述される実施例および設計に限定されることはなく、本明細書に開示される原則および新規の特徴と矛盾しない、最も広い範囲に与えられるべきである。
［クロスリファレンス］
本特許出願は、２０１８年８月２２日に出願された、Ｃａｓｔｒｏらによる“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＰＲＯＧＲＡＭＭＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ”と題された米国特許出願番号１６／１０８，７８４に対する優先権を主張する、２０１９年８月９日に出願された、Ｃａｓｔｒｏらによる“ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＰＲＯＧＲＡＭＭＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ”と題されたＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０４５９４４に対する優先権を主張し、その各々は、その譲受人に割り当てられ、その全体において、本明細書に参照によって明確に組み入れられる。
幾つかの実施例においては、書き込み動作３５５が図示され得る。書き込み動作３５５は、メモリセルに対するストレスを低減させ得、その結果として、メモリセルに関連付けられたメモリアレイ内で消費する電力を（例えば、書き込み動作３６０に比較して）より少なくし得る。書き込み動作３５５においては、所望の論理状態は、現在の論理状態を既に格納するメモリセルに書き込まれ得る。例えば、メモリセルの現在の論理状態は、閾値電圧分布３２０または３３０によって表されるように、論理“１”であり得、所望の論理状態は、閾値電圧分布３１５または３２５によって表されるように、論理“０”であり得る。メモリセルに所望の論理状態（例えば、論理“０”）を書き込むために、第一の極性および第一の大きさを有する第一のパルス（例えば、電圧３４０）がメモリセルに印加され得る。上述されたように、メモリセルは、特定の閾値電圧分布を含み得る。メモリセルに第一のパルスを印加することによって、スナップバックイベントが生じ得る。スナップバックイベントは、論理状態に関連付けられた閾値電圧分布における減少によって特徴づけられ得る。つまり、メモリセルに第一のパルスを印加することによって、論理状態に関連付けられた閾値電圧分布は、（例えば、０Ｖまで）シフトし得る。スナップバックイベントが起きると、分布３１５、３２０、３２５または３３０は、ある期間、ｙ軸３１０により近くシフトし得る。ｙ軸３１０への突然の移動後、分布３１５、３２０、３２５および３３０は、その元の位置に戻り得る。書き込み動作３５５は、分布３１５、３２０、３２５、３３０のうちの少なくとも一つがその元の位置に完全に戻る前に、逆の極性のセルを書き込むように構成され得る。
タイミング図４１０は、メモリセル（例えば、自己選択メモリセル）の書き込み動作の一部を示し得る。タイミング図４１０は、メモリセルに第一のパルス４３５−ｂが印加されることを図示し得る。第一のパルス４３５−ｂは、図３を参照して記述された電圧３３５の一実施例であり得る。タイミング図４１０は、また、アクセス線（例えば、図１を参照して記述されたワード線１１０）の電圧４２５−ａと、アクセス線（例えば、図１を参照して記述されたビット線１１５）の電圧４３０−ａとを示し得る。

Claims (36)

  1. 書き込み動作中、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加することと、
    前記第一のパルスを印加することに応じて、前記メモリセルでスナップバックイベントを検出することと、
    前記スナップバックイベントを検出することに応じて、前記メモリセルに前記第一の極性とは異なる第二の極性を有する第二のパルスを印加することと、
    前記メモリセルに前記第二のパルスを印加することに少なくとも部分的に基づいて、前記メモリセルに前記第一の論理状態とは異なる第二の論理状態を格納することと、
    を含む方法。
  2. 前記メモリセルと結合された第一のアクセス線に第一の電圧を印加することと、
    前記メモリセルと結合された第二のアクセス線に第二の電圧を印加することと、をさらに含み、前記第一のパルスを印加することは、前記第一の電圧および前記第二の電圧を印加することに少なくとも部分的に基づく、
    請求項１に記載の方法。
  3. 前記第一のアクセス線に前記第二の電圧を印加することと、
    前記第二のアクセス線に前記第一の電圧を印加することと、をさらに含み、前記第二のパルスを印加することは、前記第二のアクセス線に前記第一の電圧を、また、前記第一のアクセス線に前記第二の電圧を印加することに少なくとも部分的に基づく、
    請求項２に記載の方法。
  4. 前記メモリセルにわたる電圧の大きさにおける減少を検出することをさらに含み、
    前記スナップバックイベントを検出することは、前記電圧の前記大きさにおける前記減少を検出することに少なくとも部分的に基づく、
    請求項１に記載の方法。
  5. 前記スナップバックイベントは、前記メモリセルに前記第二の論理状態の値とは異なる前記第一の論理状態の前記値が格納されることに少なくとも部分的に基づく、
    請求項１に記載の方法。
  6. 前記メモリセルに前記第二の論理状態の値が格納されることに少なくとも部分的に基づいて、前記第一のパルスの電圧の大きさを選択することをさらに含む、
    請求項１に記載の方法。
  7. 前記メモリセルの閾値電圧は、前記第一のパルスを印加することに少なくとも部分的に基づいて減少する、請求項１に記載の方法。
  8. 前記メモリセルの前記減少した閾値電圧は、前記第一の論理状態に少なくとも部分的に基づく、請求項７に記載の方法。
  9. 前記メモリセルの前記閾値電圧の大きさは、前記スナップバックイベントの前記出現に応じて、ある期間減少する、請求項７に記載の方法。
  10. 前記閾値電圧が減少すると、前記第二のパルスは前記期間中前記メモリセルに印加される、請求項９に記載の方法。
  11. 前記期間中、読み出し動作または他の動作を実施することをさらに含み、前記第二のパルスは前記期間後に印加される、
    請求項９に記載の方法。
  12. 前記期間後、前記メモリセルに前記第二のパルスを印加することに応じて、前記メモリセルで第二のスナップバックイベントを検出することをさらに含む、
    請求項９に記載の方法。
  13. 前記メモリセルの前記減少した閾値電圧は、前記第一の論理状態に少なくとも部分的に基づく、請求項９に記載の方法。
  14. 前記メモリセルは自己選択メモリセルを含む、請求項１に記載の方法。
  15. 書き込み動作中、第一の論理状態を格納するメモリセルに第一の極性を有する第一のパルスを印加することと、
    前記メモリセルに前記第一のパルスを印加することに応じて、前記メモリセルによって格納された前記第一の論理状態を検出することと、
    前記第一の論理状態を検出することに応じて、前記書き込み動作中、第二の極性を有する第二のパルスを印加することによって、前記メモリセルに第二の論理状態を格納することと、を含み、前記第二の論理状態は前記第一の論理状態とは異なる、
    方法。
  16. 前記メモリセルと結合された第一のアクセス線に第一の電圧を印加することと、
    前記メモリセルと結合された第二のアクセス線に第二の電圧を印加することと、をさらに含み、前記第一のパルスを印加することは、前記第一の電圧および前記第二の電圧を印加することに少なくとも部分的に基づく、
    請求項１５に記載の方法。
  17. 前記第一のアクセス線に前記第一の電圧を印加することは、前記メモリセルの閾値電圧を減少させる、請求項１６に記載の方法。
  18. 前記第二の電圧は前記メモリセルの前記減少した閾値電圧より大きい、請求項１７に記載の方法。
  19. 前記第一の論理状態を検出することは、前記第一のパルスの大きさよりも前記メモリセルの閾値電圧が小さいことに少なくとも部分的に基づく、請求項１５に記載の方法。
  20. 前記メモリセルに前記第二の論理状態を格納することは、前記メモリセルの閾値電圧がある期間減少することに少なくとも部分的に基づく、請求項１５に記載の方法。
  21. 前記第一の極性は、前記第二の極性とは反対である、請求項１５に記載の方法。
  22. 前記第一の論理状態は前記第一のパルスを印加することの後、ある期間に検出され、前記第二の論理状態は、前記期間に前記メモリセルに書き込まれる、請求項１５に記載の方法。
  23. ある期間、第一の極性を有する第一のパルスをメモリセルに印加することによって、書き込み動作中、前記メモリセルの閾値電圧を減少させることであって、前記メモリセルは第一の論理値を含む、ことと、
    前記期間に、前記書き込み動作中、前記メモリセルに第二のパルスを印加することであって、前記第二のパルスは前記第一の極性とは異なる第二の極性を有する、ことと、
    前記第二のパルスを印加した後、前記メモリセルに第二の論理値を格納することと、
    を含む方法。
  24. 前記書き込み動作中、前記メモリセルの前記閾値電圧が減少することに少なくとも部分的に基づいて、前記メモリセルの前記第一の論理値を決定することをさらに含む、
    請求項２３に記載の方法。
  25. 前記期間後、前記第一の極性を有する前記第一のパルスを前記メモリセルに印加することによって、前記書き込み動作中、前記メモリセルの前記閾値電圧を減少させることをさらに含む、
    請求項２３に記載の方法。
  26. 前記メモリセルに印加される前記第二のパルスの大きさは、前記第一のパルスの大きさよりも小さい、請求項２３に記載の方法。
  27. 前記第一のパルスは、第一の方向における前記メモリセルにわたって電圧を印加し、前記第二のパルスは、第二の方向における前記メモリセルにわたって電圧を印加する、請求項２３に記載の方法。
  28. 第一の論理状態を格納するメモリセルと結合された第一のアクセス線と、
    前記メモリセルと結合された第二のアクセス線と、
    前記第一のアクセス線および前記第二のアクセス線と結合され、
    書き込み動作中、前記メモリセルに第一の極性を有する第一のパルスを印加し、
    前記第一のパルスを印加することに応じて、前記メモリセルでスナップバックイベントを検出し、
    前記スナップバックイベントを検出することに応じて、前記メモリセルに前記第一の極性とは異なる第二の極性を有する第二のパルスを印加し、
    前記メモリセルに前記第二のパルスを印加することに少なくとも部分的に基づいて、前記メモリセルに前記第一の論理状態とは異なる第二の論理状態を格納する、
    ように構成される、メモリコントローラと、
    を含む装置。
  29. 前記メモリコントローラは、前記第一のパルスを印加した後、ある期間に前記メモリセルで前記スナップバックイベントを検出するように構成される、請求項２８に記載の装置。
  30. 前記メモリセルは前記期間に減少した閾値電圧を含む、請求項２９に記載の装置。
  31. 前記第二の極性を有する前記第二のパルスを印加することは、前記第二のアクセス線に電圧を印加することを含み、前記電圧は、前記減少した閾値電圧よりも大きい、請求項３０に記載の装置。
  32. 第一の論理状態を格納するメモリセルと結合された第一のアクセス線と、
    前記メモリセルと結合された第二のアクセス線と、
    前記第一のアクセス線および前記第二のアクセス線と結合され、
    書き込み動作中、前記メモリセルに第一の極性を有する第一のパルスを印加し、
    前記メモリセルに前記第一のパルスを印加することに応じて、前記メモリセルによって格納された前記第一の論理状態を検出し、
    前記第一の論理状態を検出することに少なくとも部分的に基づいて、前記書き込み動作中、第二の極性を有する第二のパルスを印加することによって、前記メモリセルに第二の論理状態を格納し、前記第二の論理状態は前記第一の論理状態とは異なる、
    ように構成される、メモリコントローラと、
    を含む装置。
  33. 前記メモリコントローラは、ある期間に前記メモリセルに前記第一の極性を有する前記第一のパルスを印加するように動作可能である、請求項３２に記載の装置。
  34. 前記第一の論理状態は、前記期間に検出され、前記第二の論理状態は、前記期間に前記メモリセルに書き込まれる、請求項３３に記載の装置。
  35. 前記第一の極性を有する前記第一のパルスを印加することは、前記第一のアクセス線に第一の電圧を印加することを含み、
    前記第二の極性を有する前記第二のパルスを印加することは、前記第二のアクセス線に第二の電圧を印加することを含み、前記メモリセルに前記第二の論理状態を書き込むことは、前記第二の電圧の大きさが前記メモリセルの閾値電圧を超えることに少なくとも部分的に基づく、
    請求項３２に記載の装置。
  36. 前記メモリコントローラは、前記メモリセルに前記第二の論理状態の値が書き込まれることに少なくとも部分的に基づいて、複数のパルスから前記第一のパルスを選択するように動作可能である、請求項３２に記載の装置。
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