JP2017523545A - クロスポイント型アレイの双方向アクセスのための装置および方法 - Google Patents

Abstract

開示された技術は全般的に、装置およびそれを動作させる方法に関連し、より詳細には、クロスポイント型メモリアレイと、クロスポイント型メモリアレイ内のメモリセルにアクセスする方法に関連する。一態様において、装置はメモリアレイを含む。装置は、アクセス動作を引き起こすよう構成されたメモリコントローラをさらに含み、ここでアクセス動作は、アクセス動作の選択段階の間、メモリアレイのメモリセル両端に第１のバイアスを印加することと、アクセス動作のアクセス段階の間、第１のバイアスよりも大きさが小さい第２のバイアスをメモリセル両端に印加することとを含む。メモリコントローラは、メモリセルを通って流れる電流の方向を、選択段階とアクセス段階との間で逆転させるようにさらに構成される。【選択図】図５

Description

開示される技術は、全般的に、メモリ装置およびそれを動作させる方法に関連し、より具体的には、可変抵抗材料を有するメモリアレイ、および可変抵抗材料を有するメモリアレイにアクセスする方法に関する。

可変抵抗材料を組み込むメモリデバイスは、コンピュータ、ディジタル・カメラ、携帯電話、パーソナル・ディジタル・アシスタントなどの、広範囲の電子装置で使われることがある。そうした可変抵抗材料の電気抵抗は、例えば電圧パルスまたは電流パルスなどの電気信号に応じて、複数の抵抗状態の間で変化し得る。ときにはユニポーラ・メモリデバイスと呼ばれる、或る可変抵抗メモリデバイスでは、一つの極性を有する電気信号に応じて、メモリセルの電気抵抗が変化し得る。ときにはバイポーラ・メモリデバイスと呼ばれる、別の或るメモリデバイスでは、一つの極性または二つの逆の極性を有する電気信号に応じて、メモリセルの電気抵抗が変化し得る。例えば、バイポーラ・メモリデバイスでは、メモリセルの抵抗が、第１の極性を有する第１の電気信号に応じて、一つの方向に（例えば、高抵抗から低抵抗へと）変化し得るとともに、第１の極性とは逆の第２の極性を有する第２の電気信号に応じて、逆の方向に（例えば、低抵抗から高抵抗へと）変化し得る。バイポーラ・メモリデバイスの動作をサポートするよう構成された周辺回路は、逆の極性の電流および／または電圧をサポートする必要性のために、ユニポーラ・メモリデバイスと比べて、より大規模かつより複雑になり得る。よって、逆の極性でのメモリセルへの効率的なアクセスのための装置と方法が必要である。

特許請求される主題は、本明細書の結びの部分で、詳細に指摘され、かつ、明瞭に請求項に記載されている。しかし、それは、添付の図面とともに読まれたときに、以下の詳細な説明を参照することで、構成および／または動作方法の双方に関して、目的、特徴、および／またはその利点とあわせて、最も良く理解されよう。

ある実施形態によるメモリセルを表す、模式的な三次元等角図である。 ある実施形態によるメモリセルの電流対電圧の関係を示す図である。 ある実施形態によるメモリセルの閾値電圧対時間の関係を示す図である。 ある実施形態によるメモリ装置を示す、模式的回路図である。 ある他の実施形態によるメモリデバイスを示す、より詳細な模式的回路図である。 ある実施形態によるアクセス動作を示す、メモリアレイの列と行の電圧・時間曲線を示す図である。 ある実施形態による別のアクセス動作を示す、メモリアレイの列と行の電圧・時間曲線を示す図である。 ある他の実施形態による別のアクセス動作を示す、メモリアレイの列と行の電圧・時間曲線を示す図である。

動作中に抵抗を変化させる材料を組み込む、例えばメモリデバイスなどのデバイスは、例えば、コンピュータ、ディジタル・カメラ、携帯電話、パーソナル・ディジタル・アシスタントなどの広範囲の電子装置に見受けられることがある。そうしたメモリデバイスは、ときとして抵抗変化型ランダム・アクセス・メモリ（ＲＲＡＭ）と呼ばれるのだが、メモリセルのアレイを含むことができ、そのアレイは、クロスポイント型メモリアレイの形に配列することができる。クロスポイント型メモリアレイは、列と、行と、列と行の交点に配置された複数のメモリセルとを含む。クロスポイント型メモリアレイを含むＲＲＡＭデバイスでは、例えば電圧信号または電流信号などの電気信号に応じて、メモリセルの抵抗が変化し得る。

ときとしてユニポーラ・メモリデバイスと呼ばれる、或るＲＲＡＭデバイスでは、一つの極性を有する電気信号に応じて、メモリセルの電気抵抗が変化し得る。例えば、ユニポーラＲＲＡＭデバイスでは、メモリセルの抵抗は、第１の極性を有する第１の電気信号に応じて一つの方向に（例えば、高抵抗から低抵抗へと）変化し得るとともに、第１の極性と同じ極性を有する第２の電気信号に応じて逆の方向に（例えば、低抵抗から高抵抗へと）変化し得る。ときとしてバイポーラ・メモリデバイスと呼ばれる、或る他のＲＲＡＭデバイスでは、一つの極性または二つの逆の極性を有する電気信号に応じて、メモリセルの電気抵抗が変化し得る。例えば、バイポーラＲＲＡＭデバイスでは、メモリセルの抵抗は、第１の極性を有する第１の電気信号に応じて一つの方向に（例えば、高抵抗から低抵抗へと）変化し得るとともに、第１の極性とは逆の第２の極性を有する第２の電気信号に応じて逆の方向に（例えば、低抵抗から高抵抗へと）変化し得る。

本明細書で使われるとおり、書き込みまたは読み出しのいずれかのためにメモリセルに印加される電気信号は、アクセス信号と呼ばれる。逆の極性でのバイポーラＲＲＡＭデバイスの動作をサポートするよう構成された周辺回路は、逆の極性の電流および／または電圧をサポートする必要性のために、ユニポーラＲＲＡＭデバイスと比べて、より大規模かつより複雑になり得る。これは、例えば、逆の極性でメモリセルにアクセスするための電流および／または電圧をサポートする必要性のためであり得る。

本明細書では、ＲＲＡＭデバイスに関して実施形態が記述されるが、とりわけＲＲＡＭデバイスについては、それら実施形態は、例えばスイッチやアンチヒューズなど、メモリアレイ関連以外にも応用することができる。同様に、オボニック・スレッショルド・スイッチ（ＯＴＳ）および／またはカルコゲナイド材料を組み込むメモリセルについて、実施形態が記述されるが、本明細書で教示される技法や構造の原理と利点は、他の材料にとっても有用であり得る。

図１は、ある実施形態によるクロスポイント型メモリアレイにおけるメモリセル１０を表す。図１におけるメモリセル１０は、同一または逆の極性を有する電気信号に応じて、第１と第２の抵抗状態の間で変化することができる。つまり、メモリセル１０は、バイポーラ・メモリセルでもよく、またはノンポーラ・メモリセルでもよい。

明瞭さのために、図１には一つのメモリセル１０しか示されていないが、複数の列配線２０と複数の行配線２２とを有するクロスポイント型メモリアレイに複数のメモリセル１０があってもよいことは、よく理解されるだろう。図示された実施形態において、メモリセル１０は、列配線２０と行配線２２とを介して電気的にアクセスされるように構成された、記憶素子３４と選択素子３８とを含み、ここで、列配線２０はビット線とすることができ、行配線２２はワード線とすることができる。メモリセル１０はスタック構成になっていて、列配線２０と記憶素子３４を接続する第１電極３２と、記憶素子３４と選択素子３８を接続する中間電極３６と、選択素子３８と行配線２２を接続する第２電極４０とをさらに含むことができる。

いくつかの実施形態では、選択素子３８と記憶素子３４の一方または双方が、カルコゲナイド材料を含むことができる。選択素子３８と記憶素子３４の双方がともにカルコゲナイド材料を含む場合、記憶素子３４は、室温で安定かつ不揮発性の相変化を受け得る、カルコゲナイド材料を含むことができる。他方、選択素子３８は、類似の安定かつ不揮発性の相変化を受けない、カルコゲナイド材料を含むことができる。

バイポーラ型またはユニポーラ型のＲＲＡＭデバイスに含めることが可能な、相変化に基づく記憶素子３４の例には、カルコゲナイド合金系の中でもとりわけ、例えばＩｎ_２Ｓｂ_２Ｔｅ_５やＩｎ_１Ｓｂ_２Ｔｅ_４やＩｎ_１Ｓｂ_４Ｔｅ_７などの、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）合金系の中の元素のうち少なくとも二つを含む合金や、例えばＧｅ_８Ｓｂ_５Ｔｅ_８やＧｅ_２Ｓｂ_２Ｔｅ_５やＧｅ_１Ｓｂ_２Ｔｅ_４やＧｅ_１Ｓｂ_４Ｔｅ_７やＧｅ_４Ｓｂ_４Ｔｅ_７などの、ゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）合金系の中の元素のうち少なくとも二つを含む合金といった、カルコゲナイド組成物を含む相変化物質が含まれる。本明細書で使われるように、ハイフンで繋がれた化学組成物の表記法は、特定の混合物または化合物に含まれる元素を示しており、その示された元素を含む、すべての化学量比を表すことを意図したものである。相変化記憶ノードに使える他のカルコゲナイド合金系は、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｉｎ−Ｇｅ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｔを含む。

ユニポーラ型またはバイポーラ型のメモリＲＲＡＭデバイスに含めることが可能な記憶素子３４の他の例には、他の種類の記憶素子の中でもとりわけ、金属酸化物ベースのメモリ記憶素子（例えば、ＮｉＯ、ＨｆＯ_２、ＺｒＯ_２、Ｃｕ_２Ｏ、ＴａＯ_２、Ｔａ_２Ｏ_５、ＴｉＯ_２、ＳｉＯ_２、Ａｌ_２Ｏ_３など）、導電性ブリッジ・ランダムアクセスメモリ（ＣＢＲＡＭ）記憶素子（例えば、金属をドープしたカルコゲナイド）、および／またはスピン・トランスファ・トルク・ランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）記憶素子が含まれる。

ＲＲＡＭデバイスに含めることができる選択素子３８の例には、カルコゲナイド材料を含む二端子セレクタが含まれ、この二端子セレクタは、ときとしてオボニック・スレッショルド・スイッチ（ＯＴＳ）と呼ばれることがあり得る。ＯＴＳは、記憶素子３４について上述したカルコゲナイド合金系のうちのいずれか一つを含む、カルコゲナイド組成物を含んでいてもよい。そのうえ、選択素子３８は、結晶化を抑制するために、Ａｓのような元素をさらに含んでもよい。ＯＴＳ材料の例には、とりわけ、Ｔｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｇｅ−Ｔｅ−Ｐｂ、Ｇｅ−Ｓｅ−Ｔｅ、Ａｌ−Ａｓ−Ｔｅ、Ｓｅ−Ａｓ−Ｇｅ−Ｓｉ、Ｓｅ−Ａｓ−Ｇｅ−Ｃ、Ｓｅ−Ｔｅ−Ｇｅ−Ｓｉ、Ｇｅ−Ｓｂ−Ｔｅ−Ｓｅ、Ｇｅ−Ｂｉ−Ｔｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｂ−Ｓｅ、Ｇｅ−Ａｓ−Ｂｉ−Ｔｅ、Ｇｅ−Ａｓ−Ｂｉ−Ｓｅが含まれる。

依然として図１を参照すると、メモリセル１０は、リセット（ＲＥＳＥＴ）状態としても知られる比較的高抵抗の状態（ＨＲＳ）またはセット（ＳＥＴ）状態としても知られる比較的低抵抗の状態（ＬＲＳ）でもよい、ある抵抗状態にあってもよい。リセット状態とセット状態は、例えば２から１００万の間の抵抗比を有することができる。

本明細書で使われるように、プログラム・アクセス動作は、ＲＲＡＭデバイスにとってリセット・アクセス動作とも呼ばれることがあるもので、メモリセルを、セット状態からリセット状態に変化させる。他方、抹消動作は、ＲＲＡＭデバイスにとってセット・アクセス動作とも呼ばれることがあるもので、メモリセルを、リセット状態からセット状態に変化させる。しかし、「プログラム」と「抹消」という用語は、リセット・アクセス動作とセット・アクセス動作に関連しているので、逆のものを意味するように、相互に入れ替えて使われてもよい。

さらに、本明細書では、セット状態とリセット状態が、メモリセル（記憶素子および／または選択素子を含んでもよい）全体としての状態を指すのに使われることがあるが、メモリセルのセット状態とリセット状態との区別が、記憶素子の抵抗の違いを起源とする可能性があることが理解されるだろう。

図２は、ある実施形態によりセット遷移とリセット遷移を経るメモリセルの、電流・電圧（Ｉ−Ｖ）曲線６０を示す図である。ｘ軸は、相変化メモリセルの両端に印加される電圧を表し、ｙ軸は、対数スケールで表示された電流の絶対値を表す。Ｉ−Ｖ曲線６０は、バイポーラ・メモリセルのものに対応している場合もあるのだが、バイポーラ・メモリセルでは、第１の極性（正）でセット動作を行うことができ、第２の極性（負）でリセット動作を行うことができる。また、Ｉ−Ｖ曲線６０は、図１のメモリセル１０に似たメモリセルに対応している場合もあるのだが、その場合、記憶素子３４または選択素子３８のうち少なくとも一方が、カルコゲナイド材料を含む。メモリセルがカルコゲナイド材料を含む場合、スイッチング事象（つまり、セット遷移および／またはリセット遷移）は、閾値到達後事象を含むことがあり、閾値到達後事象は、より詳しく以下で説明するとおり、スナップバック事象を伴うことがある。

セット遷移Ｉ−Ｖ曲線７０は、リセット状態からセット状態への遷移中のメモリセルを表し、一方でリセット遷移Ｉ−Ｖ曲線９０は、セット状態からリセット状態への遷移中の相変化メモリセルを表す。Ｉ−Ｖ曲線には捉えられていないものの、セットからリセットへ、またはリセットからセット状態への遷移は、継続時間成分、または、時間の経過にともなう電圧もしくは電流の波形を含むことがある。

セット遷移Ｉ−Ｖ曲線７０は、比較的ゆっくり変化する電流対電圧により特徴づけられるリセット状態サブスレッショルド領域７２を含み、その後に、リセット状態の正の閾値電圧（Ｖ_{ＴＨ ＲＥＳＥＴ}）の付近のセット遷移閾値「突端（ｎｏｓｅ）」領域７４が続き、その正の閾値電圧の点の付近でセット遷移Ｉ−Ｖ曲線７０は傾きの逆転を受け、その後に、メモリセル両端の電圧の急な減少により特徴づけられるセット遷移スナップバック領域７６が続き、その後に、ホールド電圧Ｖ_Ｈ付近のセット遷移ホールド領域７８が続き、その後にセット・アクセス領域８０が続き、ここにおいて、安定な電流または電圧のいずれかを計測することができる。

依然として図２を参照すると、リセット遷移Ｉ−Ｖ曲線９０は、比較的ゆっくり変化する電流対電圧により特徴づけられるセット状態サブスレッショルド領域９２を含み、その後に、セット状態の負の閾値電圧（Ｖ_{ＴＨ ＳＥＴ}）の付近のリセット遷移閾値「突端」領域９４が続き、その負の閾値電圧の点の付近ではリセット遷移Ｉ−Ｖ曲線９０が傾きの逆転を受け、その後に、メモリセル両端の電圧の急な減少により特徴づけられるリセット遷移スナップバック領域９６が続き、その後に、ホールド電圧Ｖ_Ｈ付近のリセット遷移ホールド領域９８が続き、その後に、リセット・セル・アクセス領域１００が続き、ここにおいて、安定な電流または電圧のいずれかを計測することができる。

リセット状態では、Ｖ_{ＴＨ ＳＥＴ}と比べて閾値電圧Ｖ_{ＴＨ ＲＥＳＥＴ}がより高い、ということがよく理解されるだろうが、その理由は、記憶素子からの電圧降下に対する寄与が、セット状態よりもリセット状態の方で大きくなり得るためである。また、メモリセルを通って流れる（例えば、通る）似たような量の電流に対して、リセット・セル・アクセス領域１００はセット・セル・アクセス領域８０よりもメモリセル両端での電圧降下の程度が大きい、ということがよく理解されるだろうが、その理由は、記憶素子からの電圧降下に対する寄与が、セット状態よりもリセット状態の方で大きくなり得るためである。

図２の図示された実施形態では、セット遷移Ｉ−Ｖ曲線７０とリセット遷移Ｉ−Ｖ曲線９０の双方に、メモリセル両端の電圧の急激な減少により特徴づけられるスナップバック領域７６と９６がある。スナップバック事象は、メモリセルを通って流れる放電電流を伴うことがある。放電電流量は、スナップバック効果を受けているメモリセルに接続された列配線と行配線の、キャパシタンスと抵抗に依存し得る。これらのキャパシタンスと抵抗の値に依存して、ある種の環境下では、電流の量および／またはスナップバック事象の継続時間が、相変化メモリにおける部分的または完全な相変化を引き起こすのに十分となり得る。

ある種の実施形態では、図１のメモリセル１０などのメモリセルは、一旦、閾値に到達すると、そのメモリセルを通って流れる電流をある最低レベルよりも上に保つことができる限りは、図２のセット・セル・アクセス領域８０とリセット・セル・アクセス領域１００で表される、閾値到達後状態に維持しておくことができ、この最低レベルは、ときとしてホールド電流（Ｉ_Ｈ）と呼ばれる。他方、メモリセルを通って流れる電流が、Ｉ_Ｈ未満に低下することが可能となると、すなわち「解放される」と、メモリセルは、消され得る、つまり閾値に到達する前の状態へと復帰し得る。ある種の実施形態では、メモリセルが解放されると、閾値電圧（Ｖ_{ＴＨ ＲＥＳＥＴ}またはＶ_{ＴＨ ＳＥＴ}）は、閾値に至る前に当該メモリセルが有していた閾値電圧に戻らないことがある。その代わり、以下に図３において示すように、閾値電圧は、徐々に回復することがあり、回復時間により特徴づけられ得る。

図３は、閾値到達後状態からメモリセルが解放された時点からの時間経過（ｔ_Ｒ）に、閾値電圧の大きさが依存するようなメモリセルの、例示的な閾値回復曲線１２０を示す図である。図３では、ｙ軸が閾値電圧Ｖ_ＴＨを表し、ｘ軸は、閾値到達後状態からｔ＝０において解放されてからの時間経過を表す。閾値に至る前の閾値電圧は、Ｖ_ＴＨ，０と表されている。図示されているように、閾値到達後状態からｔ＝０においてメモリセルが解放された後、時間経過ｔ_Ｒが過ぎると、閾値電圧はＶ_ＴＨ，０に回復するか、またはＶ_ＴＨ，０近くまで回復する。ある種の実施形態では、約５マイクロ秒以内か約５００ナノ秒以内か約５０ナノ秒以内に、閾値電圧の大きさは、以前の閾値電圧の少なくとも５０％に回復する。

図４は、ある実施形態によるメモリ装置１５０の模式的回路図である。メモリ装置１５０は、複数の列１７０と複数の行１７２とを含むメモリアレイ１５２を含む。メモリアレイ１５２は、列１７０と行１７２との交点に、複数のメモリセル１５４をさらに含む。メモリセル１５４は、例えば、図１に関して上述したメモリセル１０を含むことができる。ある種の実装では、列１７０がビット線またはディジット線とも呼ばれることがあり、行１７２がワード線とも呼ばれることがある。メモリセル１５４のうち少なくともいくつかには、とりわけ、例えば電圧、電流、または電界を含む適切な電気信号の印加により、アクセスすることができる。メモリセル１５４には、そのメモリセル１５４に結合された行１７２と列１７０とにより定義される、アドレスがあってもよい。

ある種の実施形態によれば、メモリ装置１５０は、列１７０を通じてメモリアレイ１５２に電気的に接続された列選択回路（ＣＯＬ ＳＥＬ）１９６と、行１７２を通じてメモリアレイ１５２に電気的に接続された行選択回路（ＲＯＷ ＳＥＬ）１９４とをさらに含む。ある種の実施形態では、アクセス動作の間、行１７２のうち少なくともいくつかと列１７０のうち少なくともいくつかが個別に活性化されるように構成されており、その結果、ビット毎にアドレス指定が可能な方法でメモリセル１５４の各々を選択することができる。

ある種の実施形態によれば、そのうえメモリ装置１５０は、ＣＯＬ ＳＥＬ１９６とさらに列１７０も介してメモリアレイ１５２に電気的に接続された、列選択解除回路（ＣＯＬ ＤＥＳＥＬ）１６０を含む。そのうえメモリ装置１５０は、ＲＯＷ ＳＥＬ１９４とさらに行１７２も介してメモリアレイ１５２に電気的に接続された、行選択解除回路（ＲＯＷ ＤＥＳＥＬ）１６２を含む。ある種の実施形態では、例えば、アクセス動作のうちの選択段階（より詳しくは図６〜図８に関して説明する）の間、選択すべき一つ以上の列１７０を、その列に接続されたそれぞれのＣＯＬ ＳＥＬ１９６を介して活性化することができ、かつ、選択すべき一つ以上の行１７２を、それぞれのＲＯＷ ＳＥＬ１９４を介して活性化することができる。ある種の実施形態では、例えば、アクセス動作のうちのアクセス段階（より詳しくは図６〜８に関して説明する）の間、選択すべき一つ以上の列１７０を、その列に接続されたそれぞれのＣＯＬ ＤＥＳＥＬ１６０を介して活性化することができ、かつ、選択すべき一つ以上の行１７２を、その行１７２に接続されたＲＯＷ ＤＥＳＥＬ１６２を介して活性化することができる。ある種の実施形態では、アクセス動作のうちの選択段階またはアクセス段階の間、選択されない一つ以上の列１７０だけでなく選択すべき一つ以上の列１７０も、ＣＯＬ ＤＥＳＥＬ１６０を介して活性化することができ、選択されない一つ以上の行１７２だけでなく選択すべき一つ以上の行１７２も、ＲＯＷ ＤＥＳＥＬ１６２を介して活性化することができる。

図４では単に例示の目的で、ＣＯＬ ＤＥＳＥＬ１６０が特定の本数の列１７０に接続されており、かつ、ＲＯＷ ＤＥＳＥＬ１６２が特定の本数の行１７２に接続されているが、様々な実施形態において、ＣＯＬ ＤＥＳＥＬ１６０にはいかなる適切な本数の列１７０を接続することもでき、ＲＯＷ ＤＥＳＥＬ１６２にはいかなる適切な本数の行１７２を接続することもできる。さらに、図４では単に例示の目的で、ＣＯＬ ＳＥＬ１９６が各列１７０に接続されており、かつ、ＲＯＷ ＳＥＬ１９４が各行１７２に接続されているが、様々な実施形態において、ＣＯＬ ＳＥＬ１９６にはいかなる適切な本数の列１７０を接続することもでき、ＲＯＷ ＳＥＬ１９４にはいかなる適切な本数の行１７２を接続することもできる。

依然として図４を参照すると、ある種の実施形態によれば、メモリ装置１５０は、ＣＯＬ ＳＥＬ１９６とＣＯＬ ＤＥＳＥＬ１６０とを介して列１７０に電気的に接続された、列デコーダ１６４をさらに含むとともに、ＲＯＷ ＳＥＬ１９４とＲＯＷ ＤＥＳＥＬ１６２とを介して行１７２に電気的に接続された、行デコーダ１６６をさらに含む。動作中は、例えば、アクセスすべきメモリセル１５４の物理アドレスがメモリセル・アドレスにより指定されてもよく、そのメモリセル・アドレスがメモリアクセス命令の中に含まれていてもよい。メモリセル・アドレスは、アクセス動作を行うべき対象たる目的のメモリセルに対応する列と行に対応する、列アドレスおよび／または行アドレスを含むことができる。列デコーダ１６４は、メモリセル・アドレスを受け取ると、列アドレスをデコードするように構成され、そして、ＣＯＬ ＳＥＬ１９６または／およびＣＯＬ ＤＥＳＥＬ１６０の一方または双方を活性化することによって列を選択または選択解除するように、構成されている。同様に、行デコーダは、メモリセル・アドレスを受け取ると、行アドレスをデコードするように構成され、そして、ＲＯＷ ＳＥＬ１９４または／およびＲＯＷ ＤＥＳＥＬ１６２の一方または双方を活性化することによって行を選択または選択解除するように、構成されている。

依然として図４を参照すると、ある種の実施形態では、メモリ装置１５０がメモリコントローラ１６８をさらに含み、メモリコントローラ１６８は、リセット・アクセス動作やセット・アクセス動作やリード・アクセス動作を含む、メモリアレイ１５４に対して実行される種々のアクセス動作を、制御するように構成されていてもよい。動作中に、メモリアレイ１５２内の一つ以上のメモリセル１５２にアクセスするためのプロセッサからの信号を受け取るように、メモリコントローラ１６８を構成することができる。メモリコントローラ１６８は、次に、列デコーダ１６４と行デコーダ１６６とを介してメモリアレイ１５４に制御信号を送るように構成されている。ある種の実施形態では、メモリコントローラ１６８は、ソリッドステート集積回路内のメモリ装置１５０の一部として統合されている。他の実施形態では、メモリコントローラ１６８をホスト・デバイスの一部とすることができる。

依然として図４を参照すると、ある種の実施形態によれば、メモリセル１５４は、図１のメモリセル１０と同様の、カルコゲナイド材料を含む可変抵抗メモリセルを含むことができる。メモリ装置１５０は特定の個数のセル１５４を図示しているが、メモリアレイ１５２は、いかなる適切な個数のメモリセル１５４を含んでいてもよいし、行と同じ本数の列を有するとは限らない、ということが理解されるだろう。メモリアレイ１５２は、例えば、少なくとも数百万個ものメモリセル１５４を含むこともできる。

依然として図４を参照すると、ある種の実施形態によれば、ＲＯＷ ＳＥＬ１９４は、ｐ型の電界効果トランジスタ（ＰＦＥＴ）１７４とｎ型の電界効果トランジスタ（ＮＦＥＴ）１７６とを含む。ＰＦＥＴとＮＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの、絶縁ゲート型トランジスタに相当し得る。デバイスの名前の中に「金属」や「酸化物」という用語が存在してはいるが、これらのトランジスタが、多結晶シリコンなどの、金属以外の材料でできたゲートを有することができることと、窒化ケイ素または高誘電率誘電体などの、ケイ素酸化物以外の誘電体でできた誘電性「酸化物」領域を有することができることは、理解されるであろう。ＰＦＥＴ１７４とＮＦＥＴ１７６のゲートは、それぞれの行選択線１９０を介して行デコーダ１６６により駆動されてもよい。ＰＦＥＴ１７４のドレインとＮＦＥＴ１７６のドレインは、それぞれの行１７２に接続されている。さらに、ＰＦＥＴ１７４のソースは、ＲＯＷ ＤＥＳＥＬ１６２に結合されていてもよく、一方でＮＦＥＴ１７６のソースは、行選択電圧源１５８に結合されていてもよい。

同様に、ある種の実施形態によれば、ＣＯＬ ＳＥＬ１９６は、ＰＦＥＴ１８４とＮＦＥＴ１８２とを含む。ＲＯＷ ＳＥＬ１９４と同様に、ＰＦＥＴ１８４とＮＦＥＴ１８２のゲートは、それぞれの列選択線１９２を介して列デコーダ１６４により駆動されてもよい。ＰＦＥＴ１８４のドレインとＮＦＥＴ１８２のドレインは、それぞれの列１７０に接続されている。さらに、ＰＦＥＴ１８４のソースは、列選択電圧源１５６に結合されていてもよく、一方でＮＦＥＴ１８２のソースは、ＣＯＬ ＤＥＳＥＬ１６０に結合されていてもよい。

図５は、ある種の実施形態による、動作中のメモリデバイス２００を示す模式的回路図である。メモリデバイス２００は、メモリアレイ１５２などの、図４のメモリ装置１５０と似た構成要素を含む。メモリアレイ１５２は、動作中には様々なバイアス設定のもとに置かれる複数のメモリセルを含む。動作中には、選択された列１７０Ｓと選択された行１７２Ｓとの間に適切な選択バイアスおよびアクセス・バイアスをかけることによって、目的のメモリセル（Ｔセル）１５４Ｔがアクセスされてもよい。本明細書で使われるように、選択されている行１７２Ｓと選択解除されている列１７０Ｄとに沿って配置されている、メモリセル１５４Ａなどのメモリセルを、Ａセルと呼ぶ。さらに、選択されている列１７０Ｓと選択解除されている行１７２Ｄとに沿って配置されている、メモリセル１５４Ｂなどのメモリセルを、Ｂセルと呼ぶ。さらに、選択解除されている列１７０Ｄと選択解除されている行１７２Ｄとに沿って配置されている、メモリセル１５４Ｃなどのメモリセルを、Ｃセルと呼ぶ。

またもや図４と同様に、メモリデバイス２００は、列１７０Ｓや１７０Ｄを介してメモリアレイ１５２と電気的に接続された列選択回路（ＣＯＬ ＳＥＬ）１９６と、行１７２Ｓや１７２Ｄを介してメモリアレイ１５２と電気的に接続された行選択回路（ＲＯＷ ＳＥＬ）１９４とを、さらに含む。ある種の実施形態によれば、メモリデバイス２００は、図４のＣＯＬ ＤＥＳＥＬ１６０と類似の列選択解除回路（ＣＯＬ ＤＥＳＥＬ）２１０をさらに含む。ＣＯＬ ＤＥＳＥＬ２１０は、ＣＯＬ ＳＥＬ１９６を介して、そしてさらに列１７０Ｓや１７０Ｄをも介して、メモリアレイに電気的に接続されている。また、明確さのために図示はされていないものの、メモリデバイス２００は、図４のＲＯＷ ＤＥＳＥＬ１６２に類似した行選択解除回路ＲＯＷ ＤＥＳＥＬを、さらに含むことができる。

またもや図４と同様に、ＣＯＬ ＳＥＬ１９６はＰＦＥＴ１８４とＮＦＥＴ１８２とを含み、これらのゲートは列デコーダ（不図示）に接続されており、ＲＯＷ ＳＥＬ１９４はＰＦＥＴ１７４とＮＦＥＴ１７６とを含み、これらのゲートは行デコーダ（不図示）に接続されている。

ある種の実施形態では、図５に示されるように、所定の列に接続されているメモリセルが正にバイアスされるべきか、負にバイアスされるべきかに応じて、例えば中間バイアス列電圧源２２２または基準電圧源（例えばグランド）２０４を含む適切な電圧源に、その所定の列を接続するように構成され得る複数のスイッチを、ＣＯＬ ＤＥＳＥＬ２１０が含んでいる。図示された実施形態では、それらのスイッチは、第１のＦＥＴ２１４と第２のＦＥＴ２１８とを含み、それらのドレインはＣＯＬ ＳＥＬ１９６のＮＦＥＴ１８２のソースに接続されている。そのうえ、第２のＮＦＥＴ２１８のソースをさらに中間バイアス列電圧源２２２に接続することもでき、第１のＦＥＴ２１４のソースは、例えば０ボルトの基準電圧源に接続されていてもよい。図５では、第１と第２のスイッチを含むＣＯＬ ＤＥＳＥＬ２１０が、ＮＦＥＴである二つのＦＥＴ２１４と２１８を備えるものとして、描かれている。しかし、実施形態はこのように限定されるわけではなく、いくつかの他の実施形態では、第１と第２のＦＥＴのうちの一方または双方をＰＦＥＴとすることもできる。さらにまた別の実施形態では、ＣＯＬ ＤＥＳＥＬ２１０が、例えばダイオードまたは類似の素子といった、別の適切なスイッチング素子を含むこともできる。

図５では説明の目的上、図示されているすべての列が一つのＣＯＬ ＤＥＳＥＬ２１０に接続されているが、ＣＯＬ ＤＥＳＥＬ２１０に接続することのできる任意の適切な本数の列をメモリデバイス２００が含んでいてもよいことは、よく理解されるであろう。例えば、一実施形態においては、メモリデバイス２００のそれぞれの列に接続されたＣＯＬ ＤＥＳＥＬ２１０があってもよい。他の実施形態では、例えばタイルなどの、アレイのうちの所定の単位の、列の総本数のうちの適切な一部分に接続された、ＣＯＬ ＤＥＳＥＬ２１０があってもよく、タイルは、例えば約１０２４列を含むことができる。ＣＯＬ ＤＥＳＥＬ２１０に接続される列の本数と、したがって、アレイに接続されるＣＯＬ ＤＥＳＥＬ２１０の数とは、とりわけ、ＣＯＬ ＤＥＳＥＬ２１０の面積フットプリントと、その量を届けるようにＣＯＬ ＤＥＳＥＬ２１０を構成することの可能な電流の量とに、依存し得る。

ある種の実施形態では、列選択電圧源１５６と比べて、それよりも低い電圧を、ＣＯＬ ＳＥＬ１９６を介して列１７０Ｓまたは１７０Ｄへと供給するように、中間バイアス列電圧源２２２を構成することができる。例えば、列選択電圧源１５６により列１７０Ｓまたは１７０Ｄへ供給される電圧の約２０％から８０％の間で供給するように、中間バイアス列電圧源２２２を構成することができる。例示として、ある種の実施形態では、約４Ｖから８Ｖの間、例えば約６Ｖの電圧、または、約３Ｖから７Ｖの間、例えば約５Ｖの電圧を供給するように、列選択電圧源１５６を構成することができる。さらに、約１Ｖから５Ｖの間、例えば約３Ｖの電圧、または、約０．５Ｖから４．５Ｖの間、例えば約２．５Ｖの電圧を供給するように、中間バイアス列電圧源２２２を構成することができる。

さらに、明確さのために図５には図示されてはいないものの、ある種の実施形態では、ＣＯＬ ＤＥＳＥＬ２１０の代わりに、またはＣＯＬ ＤＥＳＥＬ２１０に加えて、メモリデバイス２００が、ＲＯＷ ＳＥＬ１９４を介し、さらに行１７２Ｓおよび１７２Ｓをも介してメモリアレイ１５２に電気的に接続された、行選択解除回路（図４のＲＯＷ ＤＥＳＥＬ１６２に似たＲＯＷ ＤＥＳＥＬ）を含むことができる、ということがよく理解されるだろう。動作中は、そのＲＯＷ ＤＥＳＥＬは、（中間バイアス列電圧源２２２と類似の）中間バイアス行電圧源に接続されていてもよく、ＣＯＬ ＤＥＳＥＬ２１０と類似の方法で動作することができる。

依然として図５を参照すると、ある種の実施形態では、動作中に、選択された列１７０Ｓと選択された行１７２Ｓとを介してＴセル１５４Ｔにアクセスすることができるように、メモリデバイス２００が構成されており、この場合、選択された列１７０Ｓと選択された行１７２Ｓとの間で、Ｔセル１５４Ｔを通って逆方向に流れる電流を伴う第１と第２のアクセス動作に応じて、第１と第２の抵抗状態の間で切り換えるように、Ｔセル１５４Ｔを構成する。例えば、第１の抵抗状態と第２の抵抗状態は、それぞれ、リセット状態とセット状態とすることができ、第１のアクセス動作と第２のアクセス動作は、それぞれ、セット動作とリセット動作とすることができる。あるいは、第１の抵抗状態と第２の抵抗状態は、それぞれ、セット状態とリセット状態とすることができ、第１のアクセス動作と第２のアクセス動作は、それぞれ、リセット動作とセット動作とすることができる。

ある種の実施形態では、アクセス動作がセット動作またはリセット動作の一方であってよいのだが、これが、選択段階とアクセス段階とを含む。こうした実施形態では、Ｔセル１５４Ｔに対してアクセス動作を実行することは、選択段階の間は第１のバイアスを印加することと、第１のバイアスを除くことと、大きさでは第１のバイアスよりも小さい第２のバイアスをアクセス段階の間は印加することと、を含む。例えば、第１のバイアスは選択バイアスとすることができるのだが、列選択電圧源１５６が列選択電圧（Ｖ_{ＣＯＬ ＳＥＬ}）をＴセル１５４Ｔの第１の端に供給するように、ＣＯＬ ＳＥＬ１９６のＰＦＥＴ１８４を作動させるとともに、例えば基準電圧２０４などの行選択電圧（Ｖ_{ＲＯＷ ＳＥＬ}）に電流制限器２０２を介してＴセル１５４Ｔの第２の端を電気的に接続するように、ＲＯＷ ＳＥＬ１９６のＮＦＥＴ１７６を作動させることによって、選択段階回路経路２３０を使って第１のバイアスを印加することができる。

さらに、アクセス動作がセット動作である場合には、第２のバイアスがセット・アクセス・バイアスであってもよいのだが、第１のバイアスを除いた後に、中間バイアス列電圧源２２２が中間バイアス列電圧を列選択解除電圧（Ｖ_{ＣＯＬ ＤＥＳＥＬ}）としてＴセル１５４Ｔの第１の端に供給するように、ＣＯＬ ＤＥＳＥＬ２１０の第２のＦＥＴ２１８を作動させるとともに、例えば基準電圧２０４などの行選択電圧（Ｖ_{ＲＯＷ ＳＥＬ}）に電流制限器２０２を介してＴセル１５４Ｔの第２の端を電気的に接続するように、ＲＯＷ ＳＥＬ１９４のＮＦＥＴ１７６を作動させることによって、セット・アクセス回路経路２３８を使って第２のバイアスを印加することができる。アクセス動作がセット動作である場合には、Ｔセル１５４Ｔを通る電流の流れの向きが、選択段階とアクセス段階で同じである、ということがよく理解されるだろう。

さらに、アクセス動作がリセット動作である場合には、第２のバイアスがリセット・アクセス・バイアスであってもよいのだが、第１のバイアスを除いた後に、Ｔセル１５４Ｔの第１の端を接地するようにＣＯＬ ＤＥＳＥＬ２１０の第１のＦＥＴ２１４を作動させるとともに、行選択回路１９４がＴセル１５４Ｔの第２の端に選択解除電圧（Ｖ_{ＲＯＷ ＤＥＳＥＬ}）を供給するようにＲＯＷ ＳＥＬ１９４のＰＦＥＴ１７４を作動させることによって、リセット・アクセス回路経路２３４を使って第２のバイアスを印加することができる。アクセス動作がリセット動作である場合には、Ｔセル１５４Ｔを通る電流の流れの向きが、リセット動作の選択段階とアクセス段階で逆である、ということがよく理解されるだろう。

以下では、メモリデバイスに対して逆の極性にあるセット・アクセス動作とリセット・アクセス動作が、種々の実施形態にしたがって記述される。図６〜図８は、種々の実施形態による、メモリセルがアクセスされるときの、メモリアレイの列と行の電圧・時間（Ｖ−Ｔ）曲線を示す図である。とりわけ、図６〜図８は、クロスポイント型アレイのメモリセルにアクセスするところを図示しているのだが、そこでは、リセット・アクセス動作とセット・アクセス動作に応じて切り換えるようにメモリセルを構成しており、リセット・アクセス動作とセット・アクセス動作において電流はメモリセルを通って逆方向に流れ、ここでアクセス動作は、選択段階の間は第１のバイアスを印加することと、第１のバイアスを除くことと、大きさでは第１のバイアスよりも小さい第２のバイアスをアクセス段階の間は印加することを含む。図６〜図８では、ｘ軸が時間を表し、ｙ軸が電圧を表す。

図６は、ある種の実施形態により、列と行を介してメモリセルに対してセット・アクセス動作が実行されるクロスポイント型メモリアレイの、Ｖ−Ｔ曲線を示している。Ｖ−Ｔ曲線２７０と２７４は、選択された列と選択された行とに印加される電圧の時間的発展を表す。セット・アクセス動作は選択段階２４８を含み、その後にアクセス段階２５２が続く。選択段階２４８は、選択時点（ｔ＝ｔ_ＳＥＬ）において、ＢＬ選択信号２４０が非活性化状態２５４から活性化状態２５６へと活性化されることにより、かつ、ＷＬ選択信号２４４が非活性化状態２５８から活性化状態２６０へと活性化されることにより、開始される。解放時点（ｔ＝ｔ_ＲＥＬ）において、ＢＬ選択信号２４０が非活性化されて非活性化状態２５４へと戻ると、選択段階２４８が終了する。アクセス段階２５２は、ｔ_ＲＥＬにおいてＢＬ選択信号２４０が非活性化されることにより開始され、選択解除時点（ｔ＝ｔ_{ＤＥＳＥＬ}）においてＷＬ選択信号２４４が非活性化されることにより終了する。

依然として図６を参照すると、ある種の実施形態では、（例えば、例として図５のＡセル１５４ＡやＢセル１５４ＢやＣセル１５４Ｃなどの残りのセルを抑制するために）抑制されるべき列と行だけでなく、目的のセル（例えば図５のＴセル１５４Ｔ）にアクセスするために選択すべき列と行をも含む、クロスポイント型メモリアレイの複数の列と行が、時刻ｔ＝０において、それぞれ、Ｖ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}にプリチャージされていてもよい。プリチャージ電圧Ｖ_{ＣＯＬ ＤＥＳＥＬ}およびＶ_{ＲＯＷ ＤＥＳＥＬ}は、例えば、図５に関して説明した列選択電圧源１５６および行選択電圧源１５８によって供給されてもよい。

ｔ_ＳＥＬにおいて、例えば、選択された列に対して、Ｖ−Ｔ曲線２７０により示されるようにＶ_{ＣＯＬ ＳＥＬ}を印加するとともに、選択された行に対して、Ｖ−Ｔ曲線２７４により示されるようにＶ_{ＲＯＷ ＳＥＬ}を印加することによって、Ｔセルをまたいで選択バイアス２８６を印加することができる。Ｖ_{ＣＯＬ ＳＥＬ}は、例えば、ＣＯＬ ＳＥＬ１９６（図５）を使って、選択された列を列選択電圧源１５６（図５）に接続することにより、印加することができる。Ｖ_{ＲＯＷ ＳＥＬ}は、例えば、ＲＯＷ ＳＥＬ１９４（図５）を使って、選択された行をグランド２０４（図５）に接続することにより、印加することができる。選択された列と選択された行にＶ_{ＣＯＬ ＳＥＬ}とＶ_{ＲＯＷ ＳＥＬ}がそれぞれ印加されると、Ｔセルを選択バイアス２８６のもとに置くことができ、電流が、選択段階回路経路２３０（図５）を通って、選択された列から、Ｔセルを介して、選択された行へと流れる。この条件のもとでは、ＡセルとＢセルは、それぞれ、抑止バイアス２８２と２７８のもとにあるだろう。図示された実施形態では、Ｃセルが本質的にゼロ・バイアスのもとにあるよう、Ｖ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}が実質的に同じ電圧レベルにあるが、Ｃセルが非ゼロ・バイアスとなるようにＶ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}を別の電圧レベルとすることもできる、ということはよく理解されるだろう。

Ｖ_{ＣＯＬ ＳＥＬ}とＶ_{ＲＯＷ ＳＥＬ}とＶ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}の相対的な大きさは、アレイにバイアスをかける所望の手法に依存するだけでなく、メモリ素子と選択素子との選び方にも依存して、適切な電圧になるように選ばれていてもよい。ある種の実施形態では、Ｔセルが約４Ｖから約１０Ｖの間のバイアスのもとにあってもよく、その一方、タイプＡとＢのセルは、Ｔセルのバイアスの約５０％、例えば約２Ｖから５Ｖのもとにあってもよく、Ｃセルは約０Ｖのもとにあってもよい。ある種の実施形態では、ＡとＢとＣをまたぐバイアスの和がおよそ選択バイアスに等しいようにしつつ、任意の適切な選択バイアスがＴセルをまたいで印加され得るように、バイアスをかける手法を選んでもよい。

メモリセルが選択バイアス２８６のもとに置かれていた、ある一定量の時間の後で、Ｔセルは、閾値時点（ｔ＝ｔ_ＴＨ）において閾値に至ることができ、そのことが原因で、今度は、スナップバック放電電流がメモリセルを通って流れるようになり得る。Ｔセルが閾値に至った後、Ｔセル両端のバイアスはホールド・レベル２９０へと落ち込み、これは、図２について説明したホールド電圧Ｖ_Ｈに対応していてもよく、例えば約０．１Ｖから約２Ｖの間の、例えば約１Ｖといった大きさであり得る。

ある種の実施形態によれば、解放時点（ｔ＝ｔ_ＲＥＬ）においてＴセルは、閾値到達後状態から、少なくとも瞬間的には解放され得る。ある種の実施形態では、Ｔセルを通って流れる電流が、図２について説明したＩ_Ｈに似た最小ホールド電流未満にまで落ち込むことを可能とすることを、解放は含んでいる。

ある種の実施形態によれば、閾値到達後状態からＴセルを少なくとも瞬間的には解放した後に、Ｔセル両端にセット・アクセス・バイアス２９４が印加されてもよい。選択された列から選択された行へとＴセルを通って電流が流れるような、選択された行と比べてより高い電位に、選択された列があるように、セット・アクセス・バイアス２９４が印加される。図３に関して上述したように、閾値到達後状態から解放された後、Ｔセルは、選択バイアス２８６よりもセット・アクセス・バイアス２９４の大きさが小さくなっているような、ｔ＝ｔ_ＲＥＬから経過した時間に応じた大きさを有する、低下した閾値電圧を有することがある。セット・アクセス・バイアス２９４の大きさは、例えば、選択バイアス２８６の約７５％未満、選択バイアス２８６の約５０％未満、または選択バイアス２８６の約２５％未満、などとすることができる。

ある種の実施形態では、図６に示されるように、解放後すぐにセット・アクセス・バイアス２９４が印加される。他の実施形態では、Ｔセルを解放した後にセット・アクセス・バイアス２９４が印加されるまでに遅延があってもよい。ある種の実施形態では、セット・アクセス・バイアス２９４は、約５マイクロ秒以内、約５００ナノ秒以内、約５０ナノ秒以内、または約１ナノ秒以内に、印加されてもよい。

例えば、セット・アクセス回路経路２３８（図５）を介して、選択された列に電圧Ｖ_{ＣＯＬ ＤＥＳＥＬ}を印加するとともに、選択された行を接地することによって、Ｔセル両端にセット・アクセス・バイアス２９４を印加することができる。アクセス・バイアス２９４のもとにＴセルをバイアスしておくように、選択された列へと電圧を供給するために、図５に図示されている列選択電圧源１５６または中間バイアス列電圧源２２２のいずれが使われてもよいことは、よく理解されるだろう。その電圧は、例えば、ＣＯＬ ＳＥＬ１９６（図５）を使って、選択された列を列選択電圧源１５６（図５）に接続することで、選択された列へと印加することができて、その場合、電流は選択段階回路経路２３０（図５）を通って流れる。あるいは、その電圧は、例えば、ＣＯＬ ＤＥＳＥＬ２１０（図５）を使って、選択された列を中間バイアス列電圧源２２２（図５）に接続することで、選択された列へと印加することができて、その場合、電流はセット・アクセス回路経路２３８（図５）を通って流れる。図６の図示された実施形態は、アクセス段階２５２の間にセット・アクセス回路経路２３８を通って流れる電流に対応する。図示されたセット・アクセス動作の期間において、電流の流れの向き２９８が、バイアスをかけている二つの状態の間で同じになるように、すなわち、選択された列から選択された行への方向となるように、選択バイアス２８６とアクセス・バイアス２９４の双方の期間中、選択された列は選択された行よりも高い電圧にある、ということがよく理解されるだろう。選択解除時点ｔ＝ｔ_{ＤＥＳＥＬ}においては、セット・アクセス動作を完了するために、選択された列と選択された行を、プリチャージ状態へ、つまり、それぞれＶ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}へと、戻してもよい。

図７は、ある種の実施形態による、列と行を介してメモリセルに対してリセット・アクセス動作が実行されるクロスポイント型メモリアレイの、電圧・時間曲線を示している。電圧・時間曲線（Ｖ−Ｔ）３３６と３３８は、それぞれ、選択された列と選択された行に対する電圧の時間的発展を表す。リセット・アクセス動作は選択段階３１２を含み、その後にアクセス段階３１６が続く。図示された実施形態では、選択段階３１２は、選択時点（ｔ＝ｔ_ＳＥＬ）において、ＢＬ選択信号３０４とＷＬ信号３０８が、それぞれ非活性化状態３２２と３３０から活性化されて、それぞれ活性化状態３２８と３３２になることによって、開始される。解放時点（ｔ＝ｔ_ＲＥＬ）において選択段階３１２が終了してアクセス段階３１６が始まり、その時、ＢＬ選択信号３０４とＷＬ選択信号３０８は、非活性化されて、それぞれ非活性化状態３２２と３３０になる。アクセス段階３１６の期間中には、ｔ＝ｔ_ＳＥＬ２において、列選択解除電圧３００（Ｖ_{ＣＯＬ ＤＥＳ}）が、中間バイアス列電源３２４から基準電圧３２６へと変えられる。アクセス段階３１６は、選択解除時点（ｔ＝ｔ_{ＤＥＳＥＬ}）において列選択解除電圧３００（Ｖ_{ＣＯＬ ＤＥＳ}）が中間バイアス列電源３２４に戻されるときに、終了する。

依然として図７を参照すると、ある種の実施形態によれば、選択された列と選択された行にそれぞれ対応するＶ−Ｔ曲線３３６と３３８は、時刻ｔ＝０からｔ＝ｔ_ＲＥＬまでの選択段階の間は、図６について説明したセット・アクセス動作の選択段階についての、選択された列と行それぞれのＶ−Ｔ曲線２７０と２７４に、定性的には類似している。図６と同様に、ｔ＝ｔ_ＴＨにおいて、目的のセル（例えば図５のＴセル１５４Ｔ）が閾値に至るようにしてもよく、ｔ＝ｔ_ＲＥＬにおいて、Ｔセルは、少なくとも瞬間的には、閾値到達後状態から解放されてもよい。ある種の実施形態では、リセット・アクセス動作における選択バイアス３４４の大きさは、セット・アクセス動作における（図６での）選択バイアス２８６よりも、例えば、約０．１Ｖから２Ｖまでの電圧差の分だけ、または、例えば約１Ｖといった、約０．５Ｖから１．５Ｖまでの電圧差の分だけ、小さくてもよい。

その後、ある種の実施形態によれば、第２の選択時点（ｔ＝ｔ_ＳＥＬ２）において、Ｔセル両端にリセット・アクセス・バイアス３４８ａが印加されてもよい。図示した実施形態によれば、Ｔセルをｔ_ＲＥＬで解放してから、リセット・アクセス・バイアス３４８ａをｔ_ＳＥＬ２で印加するまでの間に、遅延があってもよい。図６について説明したセット・アクセス動作と同様に、リセット・アクセス・バイアス３４８ａは、メモリセルをｔ_ＲＥＬで解放した時点から、約５マイクロ秒以内、約５００ナノ秒以内、約５０ナノ秒以内、または約１ナノ秒以内に、ｔ＝ｔ_ＳＥＬ２において印加されてもよい。

ある種の実施形態では、メモリセルがリセット・アクセス・バイアス３４８ａのもとに置かれていた、ある一定量の時間の後で、Ｔセルは、第２の閾値時点（ｔ＝ｔ_ＴＨ２）において二度目に閾値に至ることができ、そのことによって今度は、第２のスナップバック放電電流がメモリセルを通って流れることになるのだが、その大きさは、ｔ＝ｔ_ＴＨでのスナップバック事象の結果として起こるスナップバック放電よりも小さい。ｔ＝ｔ_ＴＨ２での第２のスナップバック事象の間、電流の流れの向きは、ｔ＝ｔ_ＴＨでの第１のスナップバック事象の間の電流の流れの向きとは反対である。ｔ＝ｔ_ＴＨ２においてＴセルが二度目に閾値に至った後、Ｔセル両端のバイアスは、閾値に至った後のリセット・アクセス・バイアス３４８ｂにまで、低下することがある。その後、図６について説明したセット・アクセス動作と同様に、選択解除時点ｔ＝ｔ_{ＤＥＳＥＬ}においては、リセット・アクセス動作を完了するために、選択された列と選択された行を、プリチャージ状態へ、つまり、それぞれＶ_{ＣＯＬ ＤＥＳＥＬ}とＶ_{ＲＯＷ ＤＥＳＥＬ}へと戻してもよい。

ある種の実施形態では、例えば中間バイアス列電圧源２２２とＣＯＬ ＤＥＳＥＬ２１０（図５）を使って、選択された列に電圧を印加することができ、その場合、電流はリセット・アクセス回路経路２３４（図５）を通って流れる。図７の図示された実施形態は、リセット・アクセス回路経路２３４を通って流れる電流に対応する。

図６について説明したセット・アクセス・バイアスとは違って、バイアスの方向が、選択バイアス３４４とリセット・アクセス・バイアス３４８で逆になっている、ということがよく理解されるだろう。選択バイアス３４４を印加している間は、選択された列から選択された行へ電流が流れるように、選択された列が、選択された行よりも高い電圧にある。リセット・アクセス・バイアス３４８を印加している間は、電流の流れが、選択された行から選択された列へとなるように、選択された列が、選択された行よりも低い電圧にある。例えば、ＣＯＬ ＤＥＳＥＬ２１０（図５）を使って、選択された列をグランド２０４（図５）に接続して、選択された列における電圧を（例えば０ボルトに接地された）低いレベルにまで降下させるとともに、（例えばグランド２０４と比べて）より高いレベルのＶ_{ＲＯＷ ＤＥＳＥＬ}を、選択された行へと印加することによって、このような電流の流れの逆転を引き起こすことができる。上記で議論した通り、選択された列だけでなく、選択解除されている他の列も、ＣＯＬ ＤＥＳＥＬ２１０（図５）を用いて同じ中間バイアス列電圧源２２２（図５）に接続することができる。選択解除されている列は、低い電圧レベル３５０（例えばＶ_{ＲＯＷ ＳＥＬ}）にまで降下させることができる。上記で議論した通り、中間バイアス列電圧源２２２に接続された、選択解除されている列の本数は、メモリデバイスの設計に依存した任意の適切な本数とすることができ、例えば、１本から、タイル内の列の一部までの間とすることができる。選択された列沿いのタイプＡのセルのうちの一部もバイアスの逆転に遭うことがあるが、当該一部のセルはスナップバック事象に遭うだろう、ということ、なぜなら、Ｔセルとは異なり、タイプＡのセルのうちの上記一部は、Ｔセルが遭ったのと似たようなｔ_ＴＨにおける前回のスナップバック事象には遭っておらず、したがって、タイプＡのセルのうちの上記一部の閾値電圧は、Ｔセルの閾値電圧のように、図３について上述した一時的な閾値電圧の低下とその回復効果にしたがって一時的に小さくなったりしてはいないためである、ということが、よく理解されるだろう。

ある種の実施形態では、メモリコントローラが、ｔ_ＴＨに起きるスナップバック事象を検出して、選択された列に対する列選択解除電圧Ｖ_{ＣＯＬ ＤＥＳ}の、（例えば図５の中間バイアス列電圧源２２２により供給される）中間バイアス列電圧から基準電圧（例えばグランド２０４）への切り換えを引き起こすように、構成されていてもよい。その検出は、電流検出回路もしくは電圧検出回路により行うことができ、かつ／または、例えば約１００ナノ秒より短い時間の継続期間のあいだ持続する電圧事象もしくは電流事象を検出するよう設計された技術を使うことで、行うことができる。メモリコントローラがスナップバック事象を検出することができる、これらの実施形態においては、スナップバック事象を検出済みかどうかに基づいて、条件に応じて中間バイアス列電圧から基準電圧への切り換えを行うことができる。

図８は、ある他の実施形態による、列と行を介してメモリセルに対してリセット・アクセス動作が実行されるクロスポイント型メモリアレイの、電圧・時間曲線を示している。電圧・時間曲線（Ｖ−Ｔ）３９０と３９４は、選択された列と選択された行に対する電圧の時間的発展を表す。リセット・アクセス動作は選択段階３７２を含み、その後に、図７について説明した選択段階３１２とアクセス段階３１６のやり方に似たやり方で開始および終了するアクセス段階３７６が続く。図７とは異なり、図８に表されている実施形態では、ｔ＝ｔ_ＴＨに起こるスナップバック事象を検出するようにはメモリコントローラが構成されていないかもしれず、かつ、中間バイアス列電源切り換え信号３６０が選択段階３７２の間にｔ＝ｔ_ｓｅｌ２において非活性化状態３７８から活性化状態３８０へと活性化される、という点を除いて、図８のリセット・アクセス動作の順序は、図７のリセット・アクセス動作の順序に似ている。これらの実施形態では、図７と同様に、ｔ＝ｔ_ＲＥＬでメモリセルを解放するのと第２の閾値時点ｔ＝ｔ_ＴＨ２との間において、選択された列に対する電圧供給が、列電圧源（例えば図５のＣＯＬ ＳＥＬ１９６）から中間バイアス列電圧源（例えば図５の中間バイアス列電圧源１５６）へと切り換えられる一方で、選択された列と選択された行をｔ＝ｔ_ＳＥＬで選択した後のｔ＝ｔ_ＳＥＬ２において、中間バイアス列電圧源が活性化される。目的のセルが閾値に到達する事象は、ｔ＝ｔ_ＳＥＬ２の前に起こるのでもよく、またはそれより後に起こるのでもよい。ｔ＝ｔ_ＲＥＬまでには、列選択解除電源が既に切り換わっているため、目的のセルの両端にかかるバイアスは、図７でのようにまず非活性化状態になることなく、第２の選択バイアス４１４ａへと遷移することができる。この直接的な遷移は、ある種の実施形態による利点となり得る。目的のセルに印加される後続のアクセス・バイアス４１４ｂは、図７について説明したものと類似である。

ある種の実施形態の観点から本発明を説明してきたが、本明細書で述べた特徴と利点のすべてを提供する訳ではない実施形態をも含む、当業者にとって明白な他の実施形態も、本発明の範囲内に入る。また、さらなる実施形態を提供するために、上述の様々な実施形態を組み合わせることができる。さらに、一実施形態の文脈において示された或る特徴を他の実施形態に組み込むこともまた、可能である。したがって、本発明の範囲は、付属の請求項を参照することによってのみ、定義される。

いくつかの実施形態では、選択素子３８と記憶素子３４の一方または双方が、カルコゲナイド材料を含むことができる。選択素子３８と記憶素子３４がともにカルコゲナイド材料を含む場合、記憶素子３４は、室温で安定かつ不揮発性の相変化を受け得る、カルコゲナイド材料を含むことができる。他方、選択素子３８は、類似の安定かつ不揮発性の相変化を受けない、カルコゲナイド材料を含むことができる。

依然として図４を参照すると、ある種の実施形態では、メモリ装置１５０がメモリコントローラ１６８をさらに含み、メモリコントローラ１６８は、リセット・アクセス動作やセット・アクセス動作やリード・アクセス動作を含む、メモリアレイ１５２に対して実行される種々のアクセス動作を、制御するように構成されていてもよい。動作中に、メモリアレイ１５２内の一つ以上のメモリセル１５４にアクセスするためのプロセッサからの信号を受け取るように、メモリコントローラ１６８を構成することができる。メモリコントローラ１６８は、次に、列デコーダ１６４と行デコーダ１６６とを介してメモリアレイ１５２に制御信号を送るように構成されている。ある種の実施形態では、メモリコントローラ１６８は、ソリッドステート集積回路内のメモリ装置１５０の一部として統合されている。他の実施形態では、メモリコントローラ１６８をホスト・デバイスの一部とすることができる。

さらに、明確さのために図５には図示されてはいないものの、ある種の実施形態では、ＣＯＬ ＤＥＳＥＬ２１０の代わりに、またはＣＯＬ ＤＥＳＥＬ２１０に加えて、メモリデバイス２００が、ＲＯＷ ＳＥＬ１９４を介し、さらに行１７２Ｓおよび１７２Ｄも介してメモリアレイ１５２に電気的に接続された、行選択解除回路（図４のＲＯＷ ＤＥＳＥＬ１６２に似たＲＯＷ ＤＥＳＥＬ）を含むことができる、ということがよく理解されるだろう。動作中は、そのＲＯＷ ＤＥＳＥＬは、（中間バイアス列電圧源２２２と類似の）中間バイアス行電圧源に接続されていてもよく、ＣＯＬ ＤＥＳＥＬ２１０と類似の方法で動作することができる。

ある種の実施形態では、アクセス動作がセット動作またはリセット動作の一方であってよいのだが、これが、選択段階とアクセス段階とを含む。こうした実施形態では、Ｔセル１５４Ｔに対してアクセス動作を実行することは、選択段階の間は第１のバイアスを印加することと、第１のバイアスを除くことと、大きさでは第１のバイアスよりも小さい第２のバイアスをアクセス段階の間は印加することと、を含む。例えば、第１のバイアスは選択バイアスとすることができるのだが、列選択電圧源１５６が列選択電圧（Ｖ_{ＣＯＬ ＳＥＬ}）をＴセル１５４Ｔの第１の端に供給するように、ＣＯＬ ＳＥＬ１９６のＰＦＥＴ１８４を作動させるとともに、例えば基準電圧２０４などの行選択電圧（Ｖ_{ＲＯＷ ＳＥＬ}）に電流制限器２０２を介してＴセル１５４Ｔの第２の端を電気的に接続するように、ＲＯＷ ＳＥＬ１９４のＮＦＥＴ１７６を作動させることによって、選択段階回路経路２３０を使って第１のバイアスを印加することができる。

図６について説明したセット・アクセス・バイアスとは違って、バイアスの方向が、選択バイアス３４４とリセット・アクセス・バイアス３４８で逆になっている、ということがよく理解されるだろう。選択バイアス３４４を印加している間は、選択された列から選択された行へ電流が流れるように、選択された列が、選択された行よりも高い電圧にある。リセット・アクセス・バイアス３４８を印加している間は、電流の流れが、選択された行から選択された列へとなるように、選択された列が、選択された行よりも低い電圧にある。例えば、ＣＯＬ ＤＥＳＥＬ２１０（図５）を使って、選択された列をグランド２０４（図５）に接続して、選択された列における電圧を（例えば０ボルトに接地された）低いレベルにまで降下させるとともに、（例えばグランド２０４と比べて）より高いレベルのＶ_{ＲＯＷ ＤＥＳＥＬ}を、選択された行へと印加することによって、このような電流の流れの逆転を引き起こすことができる。上記で議論した通り、選択された列だけでなく、選択解除されている他の列も、ＣＯＬ ＤＥＳＥＬ２１０（図５）を用いて同じ中間バイアス列電圧源２２２（図５）に接続することができる。選択解除されている列は、低い電圧レベル３５０（例えばＶ_{ＲＯＷ ＳＥＬ}）にまで降下させることができる。上記で議論した通り、中間バイアス列電圧源２２２に接続された、選択解除されている列の本数は、メモリデバイスの設計に依存した任意の適切な本数とすることができ、例えば、１本から、タイル内の列の一部までの間とすることができる。選択された行沿いのタイプＡのセルのうちの一部もバイアスの逆転に遭うことがあるが、当該一部のセルはスナップバック事象に遭わないだろう、ということ、なぜなら、Ｔセルとは異なり、タイプＡのセルのうちの上記一部は、Ｔセルが遭ったのと似たようなｔ_ＴＨにおける前回のスナップバック事象には遭っておらず、したがって、タイプＡのセルのうちの上記一部の閾値電圧は、Ｔセルの閾値電圧のように、図３について上述した一時的な閾値電圧の低下とその回復効果にしたがって一時的に小さくなったりしてはいないためである、ということが、よく理解されるだろう。

図８は、ある他の実施形態による、列と行を介してメモリセルに対してリセット・アクセス動作が実行されるクロスポイント型メモリアレイの、電圧・時間曲線を示している。電圧・時間曲線（Ｖ−Ｔ）３９０と３９４は、選択された列と選択された行に対する電圧の時間的発展を表す。リセット・アクセス動作は選択段階３７２を含み、その後に、図７について説明した選択段階３１２とアクセス段階３１６のやり方に似たやり方で開始および終了するアクセス段階３７６が続く。図７とは異なり、図８に表されている実施形態では、ｔ＝ｔ_ＴＨに起こるスナップバック事象を検出するようにはメモリコントローラが構成されていないかもしれず、かつ、中間バイアス列電源切り換え信号３６０が選択段階３７２の間にｔ＝ｔ_ｓｅｌ２において非活性化状態３７８から活性化状態３８０へと活性化される、という点を除いて、図８のリセット・アクセス動作の順序は、図７のリセット・アクセス動作の順序に似ている。これらの実施形態では、図７と同様に、ｔ＝ｔ_ＲＥＬでメモリセルを解放するのと第２の閾値時点ｔ＝ｔ_ＴＨ２との間において、選択された列に対する電圧供給が、列電圧源（例えば図５の列選択電圧源１５６）から中間バイアス列電圧源（例えば図５の中間バイアス列電圧源２２２）へと切り換えられる一方で、選択された列と選択された行をｔ＝ｔ_ＳＥＬで選択した後のｔ＝ｔ_ＳＥＬ２において、中間バイアス列電圧源が活性化される。目的のセルが閾値に到達する事象は、ｔ＝ｔ_ＳＥＬ２の前に起こるのでもよく、またはそれより後に起こるのでもよい。ｔ＝ｔ_ＲＥＬまでには、列選択解除電源が既に切り換わっているため、目的のセルの両端にかかるバイアスは、図７でのようにまず非活性化状態になることなく、第２の選択バイアス４１４ａへと遷移することができる。この直接的な遷移は、ある種の実施形態による利点となり得る。目的のセルに印加される後続のアクセス・バイアス４１４ｂは、図７について説明したものと類似である。

Claims (25)

1. メモリセルを含むメモリアレイと、
   アクセス動作を引き起こすよう構成されたメモリコントローラであって、前記アクセス動作が、前記アクセス動作の選択段階の間、前記メモリセル両端に第１のバイアスを印加することと、前記アクセス動作のアクセス段階の間、前記メモリセル両端に、前記第１のバイアスよりも大きさが小さい第２のバイアスを印加することとを含むことを特徴とする、メモリコントローラとを備え、
   前記メモリコントローラが、前記メモリセルを通って流れる電流の向きを、前記選択段階と前記アクセス段階との間で反転させるようにさらに構成されていることを特徴とする装置。
2. 前記メモリセルが、前記第１のバイアスの印加に応じて閾値に至るように構成されていることを特徴とする、請求項１の装置。
3. 前記メモリコントローラが、前記第１のバイアスを取り除くとともに、前記第２のバイアスの印加に先立って、前記メモリセルを通って流れる電流を最小ホールド電流未満に降下させて前記メモリセルを閾値到達後状態から解放するようにさらに構成されていることを特徴とする、請求項２の装置。
4. 前記メモリコントローラが、前記メモリセルを解放してから約５マイクロ秒未満のうちに、前記第２のバイアスを印加するように構成されていることを特徴とする、請求項３の装置。
5. 前記メモリコントローラが、前記第２のバイアスの印加に先立って、前記メモリセルを通してスナップバック放電電流を流すようにさらに構成されていることを特徴とする、請求項１の装置。
6. 前記第１のバイアスが第１の極性を有し、前記第２のバイアスが前記第１の極性とは逆の第２の極性を有することを特徴とする、請求項１の装置。
7. 前記メモリセルが、前記第２のバイアスの印加にも応じて閾値に至るようにさらに構成されていることを特徴とする、請求項６の装置。
8. 前記メモリアレイがクロスポイント型メモリアレイを含み、前記メモリセルが、電気的に直列に配置された選択素子と記憶素子とを含むことを特徴とする、請求項１の装置。
9. 前記選択素子または前記記憶素子の少なくとも一方が、カルコゲナイド材料を含むことを特徴とする、請求項８の装置。
10. 前回の閾値に至る事象から前記メモリセルが解放されてからの時間経過に依存する大きさを有する閾値電圧を、前記メモリセルが有することを特徴とする、請求項９の装置。
11. メモリセルを含むメモリアレイと、
    アクセス動作を引き起こすよう構成されたメモリコントローラであって、前記アクセス動作が、前記アクセス動作の選択段階の間、前記メモリセル両端に第１のバイアスを印加することと、前記第１のバイアスを取り除くことと、前記アクセス動作のアクセス段階の間、前記メモリセル両端に第２のバイアスを印加することとを含み、前記第１と第２のバイアスが逆の極性を有することを特徴とする、メモリコントローラと、
    を備える装置。
12. 前記メモリセルが、前記第１のバイアスの印加に応じて閾値に至るように構成されており、前記第２のバイアスは、前記第１のバイアスよりも大きさが小さいことを特徴とする、請求項１１の装置。
13. 前記選択段階の少なくとも一部の間は前記メモリセルを第１の電圧に接続するとともに、前記アクセス段階の少なくとも一部の間は前記メモリセルを第２の電圧に接続するように構成された選択解除回路を、前記装置がさらに備えることを特徴とする、請求項１１の装置。
14. 前記アクセス段階の間に、前記メモリセルの前記第１の電圧への接続から、前記メモリセルの前記第２の電圧への接続へと、前記選択解除回路に切り換えさせるように、前記コントローラが構成されていることを特徴とする、請求項１３の装置。
15. 前記選択段階の間に、前記メモリセルの前記第１の電圧への接続から、前記メモリセルの前記第２の電圧への接続へと、前記選択解除回路に切り換えさせるように、前記コントローラが構成されていることを特徴とする、請求項１３の装置。
16. 前記アクセス段階の間に、スナップバック事象の検出に応じて、前記メモリセルの前記第１の電圧への接続から、前記メモリセルの前記第２の電圧への接続へと、前記選択解除回路に切り換えさせるように、前記コントローラが構成されていることを特徴とする、請求項１３の装置。
17. 前記コントローラが、前記第１のバイアスの印加と前記第２のバイアスの印加の間には、前記メモリセルを通って流れる電流を最小ホールド電流未満に降下させるようにさらに構成されていることを特徴とする、請求項１３の装置。
18. 前記選択解除回路が列選択解除回路を含むことを特徴とする、請求項１３の装置。
19. 前記選択解除回路が行選択解除回路を含むことを特徴とする、請求項１３の装置。
20. アクセス命令を前記メモリコントローラに送るよう構成されたプロセッサをさらに備え、前記メモリコントローラが、前記アクセス命令を受け取るのに応じて前記アクセス動作を引き起こすように構成されていることを特徴とする、請求項１３の装置。
21. メモリセルにアクセスする方法であって、
    アクセス動作の選択段階の間、前記メモリセル両端に第１のバイアスを印加し、アクセス動作のアクセス段階の間、前記メモリセル両端に、前記第１のバイアスより大きさが小さい第２のバイアスを印加することと、
    前記選択段階と前記アクセス段階との間で電流の流れの方向を反転させること
    を含む方法。
22. 前記第１のバイアスの印加に応じて前記メモリセルが閾値に至ることを特徴とする、請求項２１の方法。
23. 前記第１のバイアスを取り除くとともに、前記メモリセルを通って流れる電流を最小ホールド電流未満に降下させることによって、前記第２のバイアスを印加するよりも前に、前記メモリセルを閾値到達後状態から解放することをさらに含む、請求項２１の方法。
24. 前記閾値到達後状態から前記メモリセルを解放してから約５マイクロ秒未満のうちに、前記第２のバイアスを印加することをさらに含む、請求項２３の方法。
25. 前記第１のバイアスを印加することによって、前記メモリセルを通ってスナップバック放電電流が流れることを特徴とする、請求項２１の方法。