JP2012203926A - 抵抗変化メモリ - Google Patents

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Abstract

【課題】メモリセルにセレクターを搭載せずに、非選択のメモリセルに流れる回り込み電流を十分に抑制することができる抵抗変化メモリを提供する。
【解決手段】第１電極１ａ及び第２電極１ｂと、第１電極１ａと第２電極１ｂとの間に配置された可変抵抗層１ｃとを有し、少なくとも３つの状態を有するメモリセルＭＣと、第１電極１ａと第２電極１ｂとの間に電圧を印加して、書き込み、消去、及び読み出しを行う制御回路２とを備える。制御回路２は、書き込み動作時に、第１電極１ａと第２電極１ｂとの間に、第１電圧パルスを与え、前記第１電圧パルスを与えた後、前記第１電圧パルスと極性の異なる第２電圧パルスを与える。
【選択図】図９

Description

本発明の実施形態は、抵抗変化メモリに関するものである。
近年、半導体メモリの後継候補として抵抗変化メモリが注目されている。
抵抗変化メモリは、電圧パルスの印加によって抵抗変化膜の抵抗値を変化させ、それに不揮発にデータを記憶させる点に特徴を有する。抵抗変化メモリは、２端子素子で構造が単純であり、クロスポイント型のメモリセルアレイを構成することで、従来に比べ大容量化が容易であるというメリットがある。
クロスポイント型の場合、メモリセル毎に選択素子が抵抗変化素子と直列に接続していることが必要となる。書き込み及び消去時の電圧パルスの極性が同一であるユニポーラ型の抵抗変化メモリの場合はダイオードが必要となり、書き込み及び消去時の電圧パルスの極性が互いに逆であるバイポーラ型の抵抗変化メモリの場合は、両極性においてある閾値電圧より低い電圧領域では電流が抑制される、所謂セレクターが必要となる。
クロスポイント型の抵抗変化メモリにおいて、オン状態の電流値が、印加電圧に対して指数関数的に増加する場合は、低電圧領域ではオン状態の電流値は高電圧領域に比べて大幅に抑制される。これを利用すれば、セレクターを搭載せずに非選択のメモリセルに流れる回り込み電流の抑制が可能になる。
しかし、このような印加電圧に対してオン電流が指数関数的に増加する抵抗変化メモリにおいても、非選択のメモリセルに流れる回り込み電流を十分に抑制することは困難である。
Christophe J Chavallier et al., IEEE ISSCC 2010,p260
実施形態は、メモリセルにセレクターを搭載せずに、非選択のメモリセルに流れる回り込み電流を十分に抑制することができる抵抗変化メモリを提供する。
一実施態様の抵抗変化メモリは、第１及び第２電極と、前記第１電極と前記第２電極との間に配置された可変抵抗層とを有し、少なくとも３つの状態を有するメモリセルと、前記第１電極と前記第２電極との間に電圧を印加して、書き込み、消去、及び読み出しを行う制御回路とを具備する。前記制御回路は、書き込み動作時に、前記第１電極と前記第２電極との間に、第１電圧パルスを与え、前記第１電圧パルスを与えた後、前記第１電圧パルスと極性の異なる第２電圧パルスを与える。
実施形態における抵抗変化素子の典型的な電流−電圧特性である。 実施形態の抵抗変化メモリにおけるメモリセルアレイ構造を示す図である。 図１に示したメモリセル（抵抗変化素子）の構成を示す図である。 実施形態における電圧パルス条件による抵抗変化素子の状態遷移を示す図である。 実施形態における電圧パルス条件を電圧と時間で示した図である。 実施形態の書き込み時における抵抗変化素子の状態遷移を示す図である。 実施形態の書き込み時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態の書き込み時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態の消去時における抵抗変化素子の状態遷移を示す図である。 実施形態の消去時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態の読み出し(１)時における抵抗変化素子の状態遷移を示す図である。 実施形態の読み出し(１)時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態の読み出し(２)時における抵抗変化素子の状態遷移を示す図である。 実施形態の読み出し(２)時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態の読み出し(２)時における抵抗変化素子の電流−電圧特性を示す図である。 実施形態のイオン伝導型の抵抗変化素子の構成を示す図である。 図９に示した抵抗変化素子の電流−電圧特性を示す図である。 図９に示した他の抵抗変化素子の電流−電圧特性を示す図である。 弱消去電圧印加後のオン状態への遷移に必要な電圧を示す図である。 弱消去電圧印加後の読み出し電流の弱消去電圧依存性を示す図である。 実施形態の書き込み時における抵抗変化素子の状態遷移と印加電圧を示す図である。 実施形態のメモリセルアレイにおける書き込み動作を示す図である。 実施形態のメモリセルアレイにおける書き込み動作を示す図である。 実施形態の消去時における抵抗変化素子の状態遷移と印加電圧を示す図である。 実施形態のメモリセルアレイにおける消去動作を示す図である。 実施形態の読み出し時における抵抗変化素子の状態遷移と印加電圧を示す図である。 実施形態のメモリセルアレイにおける読み出し動作を示す図である。 実施形態のメモリセルアレイにおける読み出し動作を示す図である。 クロスポイント型のメモリセルアレイで生じる回り込み電流を示す図である。 実施形態の抵抗変化素子に印加する電圧波形を示す図である。 実施形態の抵抗変化素子に印加する電圧波形を示す図である。 実施形態の抵抗変化素子に印加する電圧波形を示す図である。
以下、図面を参照して実施形態の抵抗変化メモリについて説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［実施形態の概念］
まず、実施形態の概念を説明する。
実施形態の抵抗変化メモリは、抵抗値が変化する抵抗変化素子を有する。抵抗変化素子の抵抗値（例えば、高抵抗（オフ）と低抵抗（オン）の２値）は、電流又は電圧によりプログラムされ、抵抗変化メモリは抵抗変化素子の抵抗値の状態によってデータを記憶する。
図１は、実施形態における抵抗変化素子の典型的な電流−電圧特性である。
図示するように、オフ状態の抵抗変化素子に正方向の電圧を印加していくと、電圧がある値（Ｖset）を超えると低抵抗化が起こり、オン状態へと遷移する。
次に、オン状態の抵抗変化素子に負方向の電圧を印加していくと、抵抗変化素子は再び高抵抗化する。この高抵抗化の過程は、与える電圧値に依存して段階的に起こる。例えば、負方向電圧をＶreset２まで印加した場合には、抵抗変化素子はオフ状態に完全に戻ることはなく、中間状態にとどまる。中間状態は、オン状態よりも抵抗値の高い状態である。
さらに、中間状態の抵抗変化素子に負方向電圧をＶresetまで印加すれば、抵抗変化素子は中間状態からオフ状態へと遷移する。ここで、中間状態は、正方向の電圧を印加した場合に、オフ状態がオン状態に遷移する電圧Ｖsetよりも低い電圧Ｖset２でオン状態に遷移する。中間状態は、オン状態よりも抵抗値が高く、オフ状態と同等もしくはそれ以下の抵抗値を有する。
このような特徴を持つ抵抗変化素子の場合、オン状態ではなく中間状態にすることを“書き込み”とし、オフ状態にすることを“消去”とし、読み出し電圧をＶset２以上Ｖset未満の値とする。これにより、実質的に、メモリセルとしての抵抗変化素子にセレクターを搭載した場合と同様の機能を付加することが可能となる。
［第１実施形態］
第１実施形態の抵抗変化メモリについて説明する。ここでは、抵抗変化メモリとして、クロスポイント型の抵抗変化メモリを例に取る。
［１］メモリセルアレイ
図２は、第１実施形態の抵抗変化メモリにおけるメモリセルアレイ構造を示す図である。
図示するように、メモリセルアレイは、クロスポイント型を形成している。ワード線ＷＬ０，ＷＬ１，ＷＬ２は、Ｘ方向に延伸し、Ｙ方向に所定間隔を空けて配列されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２は、Ｙ方向に延伸し、Ｘ方向に所定間隔を空けて配列されている。
メモリセルＭＣ(０−０)、(０−１)、…、(２−２)は、ワード線ＷＬ０，ＷＬ１，ＷＬ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差部にそれぞれ配置される。これにより、抵抗変化メモリは、クロスポイント型のメモリセルアレイ構造を有している。メモリセルには、後述する抵抗変化素子が用いられる。
ここでは、ワード線とビット線との間に抵抗変化素子が配置されたメモリセルアレイを示したが、このメモリセルアレイが積層された積層タイプのメモリセルアレイ構造であってもよい。
［２］抵抗変化素子
図３は、図１に示したメモリセル（抵抗変化素子）ＭＣの構成を示す図である。
抵抗変化素子ＭＣは、図３に示すように、第１電極１ａ、第２電極１ｂ、及び可変抵抗層１ｃを有する。第１電極１ａと第２電極１ｂとの間には、可変抵抗層１ｃが配置されている。抵抗変化素子ＭＣは、少なくとも異なる３つの状態（オン状態、オフ状態、中間状態）を取りうる。
まず、上記３つの状態間を遷移させることができる電圧パルスの条件を下記のように分類する。ここで、電圧パルスの条件とは、電圧パルスの極性、振幅及び幅を示す。
ａ．電圧パルス条件１
オフ状態もしくは中間状態からオン状態に遷移させることが可能な電圧パルス条件。
ｂ．電圧パルス条件２
オン状態から中間状態に遷移させることが可能な電圧パルス条件。
ｃ．電圧パルス条件３
オン状態もしくは中間状態からオフ状態に遷移させることが可能な電圧パルス条件。
ｄ．電圧パルス条件４
中間状態からオン状態に遷移させることが可能な電圧パルス条件。
前述した、オン状態、オフ状態、中間状態はそれぞれ互いに以下のような関係を持っている。
・中間状態及びオフ状態は、オン状態よりも高抵抗である。
・電圧パルス条件４には含まれるが、電圧パルス条件１には含まれない電圧パルス条件（“条件Ａ”とする）が存在する。つまり、中間状態からオン状態に遷移可能だが、オフ状態からオン状態には遷移不可能な電圧パルス条件が存在する。
・電圧パルス条件２には含まれるが、電圧パルス条件３には含まれない電圧パルス条件(“条件Ｂ”とする)を有する。つまり、オン状態から中間状態に遷移可能だが、オフ状態には遷移不可能な電圧パルス条件が存在する。
図４Ｂは、電圧パルス条件１，２，３，４，Ａ，Ｂを模式的に示したものである。電圧パルス条件４は電圧パルス条件Ａの領域と電圧パルス条件１の領域を含み、電圧パルス条件２は電圧パルス条件Ｂの領域と電圧パルス条件３の領域を含む。これら電圧パルス条件は、図４Ｂに示すように、電圧パルスの電圧（振幅）と時間（パルス幅）によって決定される。これから分かるように、抵抗変化素子の状態遷移は、電圧だけでなく、時間にも依存する。
［３］書き込み、消去、及び読み出し
第１実施形態の抵抗変化素子に対する書き込み、消去、及び読み出しの動作について説明する。
（１）書き込み
図５Ａは、書き込み時における抵抗変化素子の状態遷移を示す図である。書き込みでは、図５Ａに示すように、抵抗変化素子を中間状態に遷移させる。具体的には、図５Ｂに示すように、電圧パルス条件１の電圧パルスとして電圧Ｖset以上の正電圧を印加して、オフ状態からオン状態へ遷移させる。その後、図５Ｃに示すように、電圧パルス条件Ｂの電圧パルスとして絶対値が|Ｖreset２|以上|Ｖreset|未満の負電圧を印加して、オン状態から中間状態へ遷移させる。
（２）消去
図６Ａは、消去時における抵抗変化素子の状態遷移を示す図である。消去では、図６Ａに示すように、抵抗変化素子を中間状態からオフ状態へ遷移させる。具体的には、図６Ｂに示すように、電圧パルス条件３の電圧パルスとして絶対値が|Ｖreset|以上の負電圧を印加して、中間状態からオフ状態へ遷移させる。
（３ａ）読み出し１
図７Ａは、読み出し時における抵抗変化素子の状態遷移を示す図である。この読み出しは、中間状態にあった抵抗変化素子が読み出し電圧の印加終了後に自動的に中間状態に戻る場合に用いられる。
読み出しでは、図７Ｂに示すように、電圧パルス条件Ａの電圧パルスとしてＶset２以上Ｖset未満の正電圧を印加する。
読み出し対象の抵抗変化素子が中間状態であった場合（書き込まれた素子であった場合）、前記正電圧が印加されると、抵抗変化素子は中間状態からオン状態へ瞬時に遷移し、オン状態での電流値が読み出される。正電圧の印加が終了すると、抵抗変化素子はオン状態から中間状態へ戻る。
読み出し対象の抵抗変化素子がオフ状態であった場合（消去された素子であった場合）、抵抗変化素子はオフ状態を保ち、オフ状態での電流値が読み出される。
（３ｂ）読み出し２
図８Ａは、他の読み出し時における抵抗変化素子の状態の遷移を示す図である。この読み出しは、中間状態にあった抵抗変化素子が読み出し電圧の印加終了後に中間状態に戻らない場合に用いられる。
読み出しでは、図８Ｂに示すように、電圧パルス条件Ａの電圧パルスとしてＶset２以上Ｖset未満の正電圧を印加する。その後、図８Ｃに示すように、電圧パルス条件Ｂの電圧パルスとして|Ｖreset２|以上|Ｖreset|未満の負電圧を印加する。
読み出し対象の抵抗変化素子が中間状態であった場合（書き込まれた素子であった場合）、前記正電圧が印加されると、抵抗変化素子は中間状態からオン状態へと瞬時に遷移し、オン状態での電流値が読み出される。その後、前記負電圧が印加され、抵抗変化素子はオン状態から中間状態へ遷移する。
読み出し対象の抵抗変化素子がオフ状態であった場合（消去された素子であった場合）、抵抗変化素子はオフ状態を保ち、オフ状態での電流値が読み出される。その後、前記負電圧が印加されるが、オフ状態であった抵抗変化素子は、変化せずオフ状態のままである。
図４Ａは、以上説明した本実施形態の動作における、状態遷移と電圧パルス条件との関係をまとめたものである。
なお、上述では各動作の条件として電圧値のみを用いて説明したが、図４Ｂに示したように、抵抗変化素子の状態遷移は、電圧値のみではなく、電圧を与えている時間にも依存する。よって、前述した書き込み、消去、及び読み出しの動作は、電圧値（パルス振幅）と時間（パルス幅）の積によって行うことができる。
［４］効果
第１実施形態によれば、読み出し時は大きな電流差を有するオン状態とオフ状態に分かれるが、読み出し時以外は、書き込まれた素子あるいは消去された素子のいずれも中間状態あるいはオフ状態であり、抵抗変化素子に流れる電流は抑制された状態となる。
読み出される時以外は、抵抗変化素子はオン状態よりも高抵抗状態に常に保たれるため、非選択のメモリセルに流れる回り込み電流を抑制することが可能である。すなわち、読み出し対象の選択された抵抗変化素子以外は、いずれも電流が抑制された状態であり、実質的にセレクターを搭載したメモリセルと同等の機能を有する。
さらに、第１実施形態では、バイポーラ型の抵抗変化メモリにおいて、各メモリセルにセレクターを搭載することなしに、実質的にセレクター機能を実現し、動作電圧の上昇、プロセス複雑化及びコスト増大を回避することが可能となる抵抗変化メモリを提供できる。
［第２実施形態］
第２実施形態の抵抗変化メモリについて説明する。第２実施形態では、メモリセルとしてイオン伝導型の抵抗変化素子を備える場合を述べる。なお、メモリセルアレイの構造は、第１実施形態と同様であるため、説明は省略する。
［１］抵抗変化素子
抵抗変化素子には、例えばイオン伝導型の抵抗変化素子が用いられる。以下に、イオン伝導型の抵抗変化素子について詳細に述べる。
図９は、イオン伝導型の抵抗変化素子の構成を示す図である。
抵抗変化素子ＭＣは、第１電極１ａ及び第２電極１ｂと、第１電極１ａと第２電極１ｂとの間に配置された可変抵抗層１ｃとを備える。可変抵抗層１ｃは、第１電極１ａと第２電極１ｂとの間に形成されたフィラメント３を有する。
ここで、オン状態におけるフィラメント３の長さや太さ等の形状は、オフ状態におけるフィラメントの長さや太さ等の形状よりも少なくとも長いか、または太い。
制御回路２は、第１電極１ａと第２電極１ｂとの間に電圧を印加して、書き込み、消去、及び読み出しを行う。
高抵抗材料１ｄは、例えば、非晶質シリコン、多結晶シリコン、硫化金属（Ｃｕ２Ｓ、ＡｇＳ）などから形成される。高抵抗材料１ｄは、絶縁体から形成されていてもよい。
第１電極１ａ及び第２電極１ｂのうちの一方は、例えば、下部電極として機能し、他方は、上部電極として機能する。下部電極とは、可変抵抗層１ｃを形成するときの下地となる電極のことであり、上部電極とは、可変抵抗層１ｃを形成した後に形成される電極のことである。
フィラメント３は、図示するように、第１電極１ａから伸びていてもよいし、これに代えて、第２電極１ｂから伸びていてもよい。
以下に、イオン伝導型の抵抗変化素子としての具体例を述べる。
図９において、第１電極（上部電極）１ａがニッケル（Ｎｉ）層、第２電極（下部電極）１ｂがp+型シリコン層、可変抵抗層１ｃが非晶質シリコン層から形成された抵抗変化素子ＭＣを例に取る。
図１０Ａは第１電極（上部電極）１ａが銀（Ａｇ）層の場合の抵抗変化素子ＭＣの電流−電圧特性を、図１０Ｂは第１電極１ａがニッケル（Ｎｉ）層の場合の抵抗変化素子ＭＣの電流−電圧特性を示す。なお、いずれの図も縦軸は対数表記である。
抵抗変化素子がそれぞれオン状態、オフ状態、中間状態にある場合の電流−電圧特性を示している。図１０Ｂに示した例について具体的に説明する。中間状態は、オン状態の抵抗変化素子に対し、−２Ｖ程度の電圧Ｖreset２（“弱消去電圧”と記す）を印加して中間状態に遷移させた後の電流−電圧特性を示す。中間状態の抵抗変化素子は、３．６Ｖ程度の電圧が印加されるとオン状態へ遷移し、元々オン状態にあった抵抗変化素子とほぼ同様な特性を示す。オフ状態にある抵抗変化素子は、８Ｖ程度の電圧印加によりオフ状態からオン状態へ遷移する。
また、図１１Ａに、第１電極（上部電極）１ａがニッケル（Ni）層の場合において、オン状態の抵抗変化素子に弱消去電圧を印加した後に、抵抗変化素子がオン状態へ遷移するのに必要な電圧と、弱消去電圧との関係を示す。図１１Ｂに、オン状態の抵抗変化素子に弱消去電圧を印加した後に、抵抗変化素子を３Ｖで読み出した場合の電流値の弱消去電圧依存性を示す。なお、図１１Ｂの縦軸は対数表記である。
図１０Ｂに示すように、オン状態の抵抗変化素子への−２Ｖ程度の弱消去電圧の印加により、オン状態になるのに必要な電圧が８Ｖから３．６Ｖ程度まで低下する。さらに、３．６Ｖ以下の電圧領域では、オン状態の電流値（オン電流）に比べて電流値が低い中間状態が実現する。
［２］書き込み、消去、及び読み出し
図１０Ｂ、図１１Ａ及び図１１Ｂに示した特性を有する抵抗変化素子をメモリセルとして用いた場合の書き込み、消去、及び読み出しの動作を、３×３のメモリセルアレイを例として具体的に説明する。制御回路２は、書き込み、消去、及び読み出しの動作において、以下のような電圧パルスを抵抗変化素子ＭＣに印加する。
（１）書き込み
図１２は、書き込み時における抵抗変化素子の状態遷移と印加電圧を示す図である。
図示するように、選択された抵抗変化素子には、電圧パルスＰ１が印加され、その後、電圧パルスＰ２が印加される。電圧パルスＰ１の電圧値（パルス振幅）は例えば＋８Ｖであり、電圧パルスＰ２の電圧値は例えば−２Ｖである。
電圧パルスＰ１の印加によって、抵抗変化素子はオフ状態からオン状態へ遷移する。その後、電圧パルスＰ２の印加によって、抵抗変化素子はオン状態から中間状態へ遷移する。
図１３Ａ及び図１３Ｂは、メモリセルアレイにおける書き込み動作を示す図である。
図１３Ａに示すように、選択ワード線ＷＬ２には８Ｖの電圧パルスを与え、選択ビット線ＢＬ０には０Ｖの電圧パルスを与える。これにより、選択された抵抗変化素子ＭＣ（０−２）には＋８Ｖの電圧パルスＰ１が印加され、抵抗変化素子ＭＣ（０−２）はオン状態へ遷移する。
このとき、非選択ワード線ＷＬ１，ＷＬ０には３Ｖの電圧パルスを与え、非選択ビット線ＢＬ１，ＢＬ２には５Ｖの電圧パルスを与える。これにより、非選択の抵抗変化素子ＭＣ（１−２），ＭＣ（２−２），ＭＣ（０−１），ＭＣ（０−０）には、＋３Ｖの電圧パルスがそれぞれ印加される。非選択の抵抗変化素子ＭＣ（１−１），ＭＣ（２−１），ＭＣ（１−０），ＭＣ（２−０）には、−２Ｖの電圧パルスが印加される。いずれの場合も非選択の抵抗変化素子の状態は変化しない。
これに続いて、図１３Ｂに示すように、選択ワード線ＷＬ２には０Ｖの電圧パルスを与え、選択ビット線ＢＬ０には２Ｖの電圧パルスを与える。これにより、選択された抵抗変化素子ＭＣ（０−２）には−２Ｖの電圧パルスＰ２が印加され、抵抗変化素子ＭＣ（０−２）はオン状態から中間状態へ遷移する。
このとき、非選択ワード線ＷＬ１，ＷＬ０及び、非選択ビット線ＢＬ１，ＢＬ２には１Ｖの電圧パルスを与える。これにより、非選択の抵抗変化素子ＭＣ（１−２），ＭＣ（２−２），ＭＣ（０−１），ＭＣ（０−０）には、−１Ｖの電圧パルスがそれぞれ印加される。非選択の抵抗変化素子ＭＣ（１−１），ＭＣ（２−１），ＭＣ（１−０），ＭＣ（２−０）には、０Ｖの電圧パルスが印加される。いずれの場合も非選択の抵抗変化素子の状態は変化しない。
以上のような書き込みにより、選択された抵抗変化素子のみを中間状態へ遷移させることができる。
（２）消去
図１４は、消去時における抵抗変化素子の状態遷移と印加電圧を示す図である。
図示するように、選択された抵抗変化素子には、電圧パルスＰ３が印加される。電圧パルスＰ３の印加によって、抵抗変化素子は中間状態からオフ状態へ遷移する。電圧パルスＰ３の電圧値（パルス振幅）は例えば−５Ｖである。電圧パルスＰ３が有するパルス振幅とパルス幅の積は、電圧パルスＰ２が有するパルス振幅とパルス幅の積よりも大きい。
図１５は、メモリセルアレイにおける消去動作を示す図である。
図示するように、選択ワード線ＷＬ２には０Ｖの電圧パルスを与え、選択ビット線ＢＬ０には５Ｖの電圧パルスを与える。これにより、選択された抵抗変化素子ＭＣ（０−２）には−５Ｖの電圧パルスＰ３が印加され、抵抗変化素子ＭＣ（０−２）はオフ状態へ遷移する。
このとき、非選択ワード線ＷＬ１及びＷＬ０には３．０Ｖの電圧パルスを与え、非選択ビット線ＢＬ１及びＢＬ２には、２．０Ｖの電圧パルスを与える。これにより、非選択の抵抗変化素子ＭＣ（１−２），ＭＣ（２−２），ＭＣ（０−１），ＭＣ（０−０）には、−２．０Ｖの電圧パルスがそれぞれ印加される。非選択の抵抗変化素子ＭＣ（１−１），ＭＣ（２−１），ＭＣ（１−０），ＭＣ（２−０）には、１．０Ｖの電圧が印加される。いずれの場合も非選択の抵抗変化素子の状態は変化しない。
以上のような消去により、選択された抵抗変化素子のみをオフ状態へ遷移させることができる。
（３）読み出し
図１６は、読み出し時における抵抗変化素子の状態遷移と印加電圧を示す図である。
図示するように、選択された抵抗変化素子には、電圧パルスＰ４が印加され、その後、電圧パルスＰ２が印加される。電圧パルスＰ４の電圧値（パルス振幅）は例えば＋４Ｖであり、電圧パルスＰ２の電圧値は例えば−２Ｖである。電圧パルスＰ４が有するパルス振幅とパルス幅の積は、電圧パルスＰ１が有するパルス振幅とパルス幅の積よりも小さい。電圧パルスＰ４は、電圧パルスＰ１と比べて、パルス振幅もしくはパルス幅の少なくともいずれか一方が大きい
電圧パルスＰ４の印加によって、抵抗変化素子は中間状態からオン状態へ遷移する。その後、電圧パルスＰ２の印加によって、抵抗変化素子はオン状態から中間状態へ遷移する。
図１７Ａ及び図１７Ｂは、メモリセルアレイにおける読み出し動作を示す図である。
図１７Ａに示すように、選択ワード線ＷＬ２には４Ｖの電圧パルスを与え、選択ビット線ＢＬ０には０Ｖの電圧パルスを与える。これにより、選択された抵抗変化素子ＭＣ（０−２）には＋４Ｖの電圧パルスＰ４が印加され、抵抗変化素子ＭＣ（０−２）が中間状態であった場合は、直ちにオン状態へ遷移する。そして、抵抗変化素子ＭＣ（０−２）のオン状態が読み出される。選択された抵抗変化素子ＭＣ（０−２）がオフ状態であった場合は、状態変化せずにオフ状態が読み出される。
このとき、非選択ワード線ＷＬ１，ＷＬ０及び非選択ビット線ＢＬ１，ＢＬ２には、２Ｖの電圧パルスを与える。これにより、非選択の抵抗変化素子ＭＣ（１−２），ＭＣ（２−２），ＭＣ（０−１），ＭＣ（０−０）には、＋２Ｖの電圧パルスが印加される。非選択の抵抗変化素子ＭＣ（１−１），ＭＣ（２−１），ＭＣ（１−０），ＭＣ（２−０）には、０Ｖの電圧パルスが印加される。いずれの場合も非選択の抵抗変化素子の状態は変化しない。
これに続いて、図１７Ｂに示すように、選択ワード線ＷＬ２には０Ｖの電圧パルスを与え、選択ビット線ＢＬ０には２Ｖの電圧パルスを与える。これにより、選択された抵抗変化素子ＭＣ（０−２）には−２Ｖの電圧パルスＰ２が印加され、抵抗変化素子ＭＣ（０−２）がオン状態の場合は、オン状態から中間状態へ遷移する。一方、抵抗変化素子ＭＣ（０−２）がオフ状態の場合は、状態変化は起こらない。
このとき、非選択ワード線ＷＬ１，ＷＬ０及び、非選択ビット線ＢＬ１，ＢＬ２には１Ｖの電圧パルスを与える。これにより、非選択の抵抗変化素子ＭＣ（１−２），ＭＣ（２−２），ＭＣ（０−１），ＭＣ（０−０）には、−１Ｖの電圧パルスがそれぞれ印加される。非選択の抵抗変化素子ＭＣ（１−１），ＭＣ（２−１），ＭＣ（１−０），ＭＣ（２−０）には、０Ｖの電圧パルスが印加される。いずれの場合も非選択の抵抗変化素子の状態は変化しない。
［３］効果
クロスポイント型のメモリセルアレイにおいては、以下のような一般的な問題がある。図１８に示すように、メモリセルＭＣ（０−２）を選択的に読み出す場合、実際には図１８に点線で示すような経路に回り込み電流が流れ、それにより選択メモリセルＭＣ（０−２）の状態の判別が困難になる。
回り込み電流は必ず逆方向の電流でメモリセルを経由するため、従来は、メモリセル毎に抵抗変化素子に、逆方向の電流が抑制されるようなセレクターを搭載することでこの問題を解決していた。本実施形態によれば、このようなセレクターを搭載せずに、前述したように逆方向の電流値が抑制されるため、この問題を回避することができる。
本実施形態では、抵抗変化素子が有する中間状態はオン状態よりも高抵抗であり、この中間状態はオフ状態がオン状態に遷移するのに必要な電圧よりも低い電圧でオン状態へ遷移する。オフ状態がオン状態に遷移する電圧未満、かつ中間状態がオン状態に遷移する電圧以上の電圧を読み出し電圧とすれば、オン/オフ比を低下させることなく、逆方向及び順方向の低電圧領域での電流値が抑制される。これにより、抵抗変化素子は、セレクターを搭載したメモリセルと実質的に同じ特性を得ることができる。
また、選択された抵抗変化素子の状態が中間状態かオフ状態かを、それぞれオン状態もしくはオフ状態での電流値により判別することができる。さらに、電圧パルス条件Ａにより中間状態がオン状態へ不揮発に遷移した場合にも、続けて電圧パルス条件Ｂを印加することで中間状態へ戻すことができ、読み出し前の情報が失われることはない。
なお、本実施形態では、電圧パルスＰ１，Ｐ２，Ｐ３，Ｐ４がそれぞれ単一の電圧パルスから成る場合について説明したが、電圧パルスＰ１，Ｐ２，Ｐ３，Ｐ４が前述したそれぞれの電圧パルス条件１，Ｂ，３，Ａを満たしている限り、様々な電圧波形で実施することができる。例えば、図１９及び図２０に示すように、振幅の異なる複数の電圧パルスや、振幅が同じ複数の電圧パルスから構成されていてもよい。また、図２１に示すように、階段状の電圧パルスから構成されていてもよい。
以上説明したように実施形態によれば、メモリセルにセレクターを搭載せずに、非選択のメモリセルに流れる回り込み電流を抑制することができる抵抗変化メモリを提供可能である。
さらに、各メモリセルにセレクターを搭載しなくても、実質的に抵抗変化素子とセレクターが直列接続された場合と同様の機能を実現することができるため、実際にセレクターを接続した場合に生じる、動作電圧の上昇、プロセス複雑化及びコスト増大などの問題を回避することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ａ…第１電極、１ｂ…第２電極、１ｃ…可変抵抗層、１ｄ…高抵抗材料、１ｅ…低抵抗粒子、２…制御回路、３…フィラメント、ＢＬ０，ＢＬ１，ＢＬ２…ビット線、ＭＣ…メモリセル、Ｐ１，Ｐ２，Ｐ３，Ｐ４…電圧パルス、ＷＬ０，ＷＬ１，ＷＬ２…ワード線。

Claims (5)

  1. 第１及び第２電極と、前記第１電極と前記第２電極との間に配置された可変抵抗層と、を有するメモリセルと、
    前記第１電極と前記第２電極との間に電圧を印加して、書き込み、消去、及び読み出しを行う制御回路とを具備し、
    前記制御回路は、書き込み動作時に、前記第１電極と前記第２電極との間に、第１電圧パルスを与え、前記第１電圧パルスを与えた後、前記第１電圧パルスと極性の異なる第２電圧パルスを与えることを特徴とする抵抗変化メモリ。
  2. 前記制御回路は、消去動作時に、前記第１電極と前記第２電極との間に、前記第２電圧パルスと極性が同じで、パルス振幅とパルス幅の積が前記第２電圧パルスより大きい第３電圧パルスを与えることを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記制御回路は、読み出し動作時に、前記第１電極と前記第２電極との間に、前記第１電圧パルスと極性が同じで、パルス振幅とパルス幅の積が前記第１電圧パルスより小さい第４電圧パルスを与えることを特徴とする請求項１または２に記載の抵抗変化メモリ。
  4. 前記制御回路は、前記読み出し動作時に、前記第１電極と前記第２電極との間に、前記第４電圧パルスを与えた後に、前記第２電圧パルスを与えることを特徴とする請求項３に記載の抵抗変化メモリ。
  5. 第１及び第２電極と、
    前記第１電極と前記第２電極との間に配置された可変抵抗層と、
    前記第１電極と前記第２電極との間に電圧を印加する制御回路とを具備し、
    前記可変抵抗層は、オン状態、オフ状態、及び中間状態のいずれかの状態を備え、前記オフ状態の抵抗値は前記オン状態の抵抗値より大きく、前記中間状態の抵抗値は前記オン状態の抵抗値よりも大きく、
    前記制御回路により、第１電圧パルスが印加されると、前記可変抵抗層は前記オン状態に遷移し、前記オン状態にある前記可変抵抗層は、前記第１電圧パルスと極性の異なる第２電圧パルスが印加されると前記中間状態に遷移し、前記中間状態にある前記可変抵抗層は、前記第２電圧パルスよりパルス振幅とパルス幅の積が大きい第３電圧パルスが印加されると前記オフ状態に遷移し、前記中間状態にある前記可変抵抗層は、前記第１電圧パルスよりパルス振幅とパルス幅の積が小さい第４電圧パルスが印加されるとオン状態に遷移することを特徴とする抵抗変化メモリ。
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