JP2015082336A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】実施形態は、より確実なセット／リセット動作を実現する不揮発性半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、データ書き込み部とを備え、前記複数のメモリセルのうち、データ書き込みの対象であるメモリセルを第１選択メモリセル、当該第１選択メモリセルの次に前記データ書き込みの対象となるメモリセルを第２選択メモリセル、その他のメモリセルを非選択メモリセルとした場合、前記データ書き込み部は、前記第１選択メモリセルに対する書き込み動作の際、前記第２選択メモリセルに対してメモリ素子の物理状態が遷移しない範囲内の電気エネルギを持つ第１非選択電気パルスを供給し、前記非選択メモリセルに対して前記第１非選択電気パルスよりも電気エネルギが小さい第２非選択電気パルスを供給することを特徴とする。【選択図】図１０

Description

実施形態は、不揮発性半導体記憶装置に関する。

近年、不揮発性半導体記憶装置として、電気的に書き換え可能な可変抵抗素子であるＲｅＲＡＭ、ＰＲＡＭ、ＰＣＲＡＭ等がフラッシュメモリの後継メモリとして注目されている。
例えば、ＲｅＲＡＭのメモリセルは、ビット線及びワード線の交差部に可変抵抗素子と選択素子である整流素子とを形成する単純な構造である。

ここで、メモリセルの整流素子としてＳｉなどの半導体を用いる場合、整流素子の順方向や逆方向に強い電流を長い時間流すと、電子やホールが一定時間蓄積し、整流素子の整流特性が弱くなる可能性がある。

特開２０１１−１９８４３８号公報

実施形態は、より確実なセット／リセット動作を実現する不揮発性半導体記憶装置を提供することを目的とする。

実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルに対して書き込み動作を実行するデータ書き込み部とを備え、前記メモリセルは、直列接続されたメモリ素子及び選択素子を有し、前記複数のメモリセルのうち、前記データ書き込みの対象であるメモリセルを第１選択メモリセル、当該第１選択メモリセルの次に前記データ書き込みの対象となるメモリセルを第２選択メモリセル、その他のメモリセルを非選択メモリセルとした場合、前記データ書き込み部は、前記第１選択メモリセルに対する書き込み動作の際、前記第２選択メモリセルに対して前記メモリ素子の物理状態が遷移しない範囲内の電気エネルギを持つ第１非選択電気パルスを供給し、前記非選択メモリセルに対して前記第１非選択電気パルスよりも電気エネルギが小さい第２非選択電気パルスを供給することを特徴とする。

実施形態に係る不揮発性半導体記憶装置のブロック図の一例である。 実施形態に係る不揮発性半導体記憶装置のメモリセルの構造の一例を示す斜視図である。 実施形態に係る不揮発性半導体記憶装置のメモリセルの構造の一例を示す斜視図である。 実施形態に係る不揮発性半導体記憶装置のメモリセルの可変抵抗素子と整流素子の配置の組み合わせの一例を説明する図である。 実施形態に係る不揮発性半導体記憶装置の選択メモリセル及び非選択メモリセルに流れる電流の様子の一例を説明する図である。 実施形態に係る不揮発性半導体記憶装置をユニポーラ動作時のバイアス状態の一例を説明する図である。 実施形態に係る不揮発性半導体記憶装置をバイポーラ動作時のバイアス状態の一例を説明する図である。 インパクトイオン化現象の効果を説明する参考図の一例である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時にメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルの選択順の一例を説明する図である。 実施形態に係る不揮発性半導体記憶装置のメモリセルに対するアドレス割り付けの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルの選択順を説明する図である。 実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルの選択順の一例を説明する図である。 実施形態に係る不揮発性半導体記憶装置のメモリセルに対するアドレス割り付けの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。 実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。

以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。

［全体システム］
図１は、実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、複数のビット線ＢＬ（第１の配線）と、このビット線ＢＬと交差する複数のワード線ＷＬ（第２の配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差部に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣに対する書き込み動作及び読み出し動作を行うカラム制御回路２が設けられている。

また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣに対する書き込み動作及び読み出し動作に必要な電圧を印加するロウ制御回路３が設けられている。

データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。

コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。

ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、書き込み動作、読み出し動作、データの入出力管理等を行う。

また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。

なお、カラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インタフェース６、ステートマシン７、エンコード・デコード回路８、及びパルスジェネレータ９は、データ書き込み部に含まれる

［メモリセル］
次に、実施形態に係るメモリセルＭＣについて説明する。
メモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬの交差部に直列接続されたメモリ素子と選択素子の一例である整流素子からなる。
メモリ素子には、可変抵抗素子又は相変化素子を用いることができる。可変抵抗素子とは、電圧、電流、熱などによって抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化によって抵抗値や容量などの物性が変化する材料からなる素子のことである。

ここで、相変化（相転移）とは以下に列挙する態様を含むものである。
（１）金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、又は半導体−絶縁体転移
（２）金属−超伝導体転移などの量子状態の相変化
（３）常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、又はこれらの転移の組み合わせからなる転移
（４）常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、又はこれらの転移の組み合わせからなる転移
（５）上記（１）〜（４）の転移の組み合わせからなる転移であり、例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体、又は反強磁性体から、強誘電強磁性体への転移、又はその逆の転移

この定義によれば、相変化素子は可変抵抗素子に含まれる事になるが、本実施形態の可変抵抗素子は、主として、金属酸化物、金属化合物、有機物薄膜、カーボン、カーボンナノチューブ等からなる素子を意味するものとする。
また、実施形態では、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどを抵抗変化メモリの対象とする。

図２は、実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図であり、メモリセルＭＣの整流素子としてＰＩＮダイオードを用いた場合を示している。

図２に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。メモリセルＭＣは、下層から上層に掛けて下部電極、ｎ型半導体（Ｎ＋Ｓｉ）−真性半導体（Ｎｏｎ ｄｏｐｅ Ｓｉ）−ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＩＮダイオード、及び電極−メモリ素子−電極からなるメモリ素子部が積層された柱状に形成されている。なお、ＰＩＮダイオードの膜厚は、５０ｎ〜１５０ｎｍの範囲内で設定されている。

図３は、実施形態に係る不揮発性半導体記憶装置のメモリセルの構造を示す斜視図であり、メモリセルＭＣの整流素子としてＰＮＰ素子を用いた場合を示している。

図３に示すように、メモリセルＭＣは、下層のワード線ＷＬ（或いはビット線ＢＬ）と上層のビット線ＢＬ（或いはワード線ＷＬ）の交差部に設けられている。下層から上層に掛けて、下部電極、ｐ型半導体（Ｐ＋Ｓｉ）−ｎ型半導体（Ｎ＋Ｓｉ）−ｐ型半導体（Ｐ＋Ｓｉ）からなるＰＮＰ素子、及びメモリ素子部が積層されて形成されている。このＰＮＰ素子の膜厚についても、５０ｎ〜１５０ｎｍの範囲内で設定されている。また、メモリセルＭＣの整流素子として、ＰＮＰ素子に替えて、ｎ型半導体（Ｎ＋Ｓｉ）−ｐ型半導体（Ｐ＋Ｓｉ）−ｎ型半導体（Ｎ＋Ｓｉ）からなるＮＰＮ素子を使用することもできる。

図２及び３から分かるように、これらのメモリセルＭＣは、クロスポイント型で形成できることから、三次元集積化により大きなメモリ容量を実現できる。また、可変抵抗素子の特性から、ＤＲＡＭ並みの高速動作を実現できる。

以下では、主にメモリ素子をＲｅＲＡＭ等の可変抵抗素子として説明する。
メモリセルアレイ１を三次元構造化させた場合、各層毎にメモリセルＭＣの可変抵抗素子及び整流素子の位置関係、整流素子の向きの組み合わせは様々に選択することができる。

図４は、実施形態に係る不揮発性半導体記憶装置のメモリセルの可変抵抗素子と整流素子の配置の組み合わせを説明する図である。
図４は、図４中ａに示すように、メモリセルアレイ１の下層のメモリセル層に属するメモリセルＭＣ０とメモリセルアレイ１の上層のメモリセルレイヤに属するメモリセルＭＣ１とで、ワード線ＷＬ０を共有化させた場合のメモリセルＭＣ０、ＭＣ１の組み合わせのパターンを説明する図である。なお、図４では、便宜的に整流素子をダイオードの記号によって表わしているが、整流素子としては、ダイオードに限られるものではない。

図４中ｂ〜ｑに示すように、メモリセルＭＣ０とメモリセルＭＣ１の組み合わせとして、可変抵抗素子ＶＲと整流素子Ｒｆとの配置関係を逆転させたり、整流素子Ｒｆの向きを逆転させたり等の１６通りのパターンが考えられる。これらパターンの選択については、動作特性、動作方式、製造工程などを勘案して選択することができる。

［書き込み動作］
次に、メモリセルＭＣに対する書き込み動作について説明する。
ここで書き込み動作とは、メモリセルＭＣの可変抵抗素子ＶＲをセット動作或いはリセット動作させる動作である。また、セット動作とは、高抵抗状態の可変抵抗素子ＶＲが低抵抗状態に遷移する動作であり、リセット動作とは、低抵抗状態の可変抵抗素子ＶＲが高抵抗状態に遷移する動作である。なお、以下の説明で出てくる電流値、電圧値等に関しては一例であって、可変抵抗素子ＶＲや整流素子Ｒｆの材料、サイズ等によって異なるものである。

図５は、実施形態に係る不揮発性半導体記憶装置の選択メモリセル及び非選択メモリセルに流れる電流の様子を説明する図である。
図５の場合、下層のメモリセルＭＣ０は、ビット線ＢＬ０及びワード線ＷＬ０の交差部に設けられている。上層のメモリセルＭＣ１は、ワード線ＷＬ０及びビット線ＢＬ１の交差部に設けられている。ワード線ＷＬ０は、メモリセルＭＣ０及びＭＣ１で共有されている。

また、メモリセルＭＣ０及びＭＣ１の配置の組み合わせは、図４中ｂのパターンとなっている。つまり、メモリセルＭＣ０は、ビット線ＢＬ０からワード線ＷＬ０にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ワード線ＷＬ０からビット線ＢＬ０への方向を順方向とする向きに配置されている。一方、メモリセルＭＣ１は、ワード線ＷＬ０からビット線ＢＬ１にかけて、整流素子Ｒｆ、可変抵抗素子ＶＲの順に積層されている。整流素子Ｒｆは、ビット線ＢＬ１からワード線ＷＬ０への方向を順方向とする向きに配置されている。

次に、下層のメモリセルレイヤのビット線ＢＬ０＜１＞とワード線ＷＬ０＜１＞の交差部に設けられたメモリセルＭＣ０＜１，１＞を選択メモリセルとした場合の書き込み動作について考える。

メモリセルＭＣに対する書き込み動作については、セット動作及びリセット動作を同一極性のバイアス印加によって実現するユニポーラ動作と、セット動作及びリセット動作を異なる極性のバイアス印加によって実現するバイポーラ動作の２つの方法がある。

始めに、ユニポーラ動作について説明する。
セット動作では、例えば、電流密度にして１×１０^５〜１×１０^７Ａ／ｃｍ^２の電流、又は、１〜２Ｖの電圧を可変抵抗素子ＶＲに印加する。したがって、メモリセルＭＣにセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流すようにする。

リセット動作には、例えば、電流密度にして１×１０^３〜１×１０^６Ａ／ｃｍ^２の電流、又は、１〜３Ｖの電圧を可変抵抗素子ＶＲに印加する。したがって、メモリセルＭＣにリセット動作させる場合、このような所定の電流或いは電圧が印加されるように整流素子Ｒｆに順方向電流を流すようにする。

図５の場合、メモリセルＭＣ０＜１，１＞に接続されたワード線ＷＬ０＜１＞に３Ｖ、ビット線ＢＬ０＜１＞に０Ｖを印加することで、メモリセルＭＣ０＜１，１＞のリセット動作を実現することができる。

ところが、メモリセルＭＣは、図５に示すように、通常、１つのワード線ＷＬ或いはビット線ＢＬに複数のメモリセルＭＣが接続されている。この場合、選択メモリセルＭＣに所定の電流或いは電圧を印加する必要があると同時に、その他の非選択メモリセルＭＣがセット／リセット動作しないようにする必要がある。

図５の場合、ビット線ＢＬ０＜０＞及び＜２＞にもビット線ＢＬ０＜１＞と同様に０Ｖを印加した場合、非選択メモリセルＭＣ０＜１，０＞及び＜１，２＞にも順方向電流Ｉ０が流れてしまい、リセット動作してしまう。また、ビット線ＢＬ１＜０＞〜＜２＞に０Ｖを印加した場合、非選択メモリセルＭＣ１＜１，０＞〜＜１，２＞には逆バイアスが印加されるため、オフ電流Ｉ１が流れないように抑制する必要がある。

そこで、ユニポーラ動作させる場合、例えば、メモリセルアレイ１を図６に示すようなバイアス状態にすれば良い。
図６は、実施形態に係る不揮発性半導体記憶装置をユニポーラ動作時のバイアス状態の一例を説明する図である。ここからは、ワード線ＷＬ＜ｉ＞（ｉは、正の整数）及びビット線ＢＬ＜ｊ＞（ｊは、正の整数）に接続されたメモリセルをＭＣ＜ｉ，ｊ＞と表現する。

図６に示すように、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞及び＜２＞に０Ｖを印加する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞及び＜２＞に電圧Ｖを印加する。

その結果、選択メモリセルＭＣ０＜１，１＞には電位差Ｖが掛かる。非選択ワード線ＷＬ０＜０＞及び＜２＞並びに非選択ビット線ＢＬ０＜０＞及び＜２＞間に接続された非選択メモリセルＭＣ０＜０，０＞、＜０，２＞、＜２，０＞、及び＜２，２＞には、電位差−Ｖが掛かる。その他のメモリセルＭＣ０、つまり、選択ワード線ＷＬ０＜１＞及び選択ビット線ＢＬ０＜１＞のいずれか一方にのみ接続されている非選択メモリセルＭＣ０＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞（以下、「半選択メモリセル」と呼ぶ）には、電位差０Ｖが掛かる。

この場合、逆バイアスに対しては−Ｖまで電流がほとんど流れず、順バイアスに対しては急峻に電流が流れる電圧−電流特性を持ったダイオードのような素子を用いれば良い。このような素子をメモリセルＭＣに用いることで、選択メモリセルＭＣ０＜１，１＞にのみ書き込みセット／リセット動作させることができる。

続いて、バイポーラ動作について説明する。
バイポーラ動作の場合、基本的に（１）ユニポーラ動作の場合と異なりメモリセルＭＣの双方向に電流を流す点、（２）動作速度、動作電流、動作電圧がユニポーラ動作の値から変化する点、（３）半選択メモリセルＭＣにもバイアスが印加される点を考慮しなければいけない。

図７は、実施形態に係る不揮発性半導体記憶装置をバイポーラ動作時のバイアス状態の一例を説明する図であり、上記（３）を説明する図である。
図７の場合、選択ワード線ＷＬ０＜１＞に所定の電圧Ｖ（例えば、３Ｖ）、その他のワード線ＷＬ０＜０＞及び＜２＞に電圧Ｖ／２を印加する。また、選択ビット線ＢＬ０＜１＞に０Ｖ、その他のビット線ＢＬ０＜０＞及び＜２＞に電圧Ｖ／２を印加する。

この場合、図７に示すように、半選択メモリセルＭＣ０＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞に電圧Ｖ／２が掛かる。したがって、バイポーラ動作には、電圧Ｖ／２以下において電流が殆ど流れない整流素子を用いれば良い。

以上を踏まえ、可変抵抗素子及び整流素子からなるメモリセルＭＣを用いた不揮発性半導体記憶装置には、バイアス印加時において、オン電流については十分に流れる一方、オフ電流については十分に抑制できる、整流素子を用いることが好ましい。

そこで、実施形態では、整流素子内においてインパクトイオン化現象を生じやすくさせることで、書き込み動作時のオン電流を増大させる。
ここで、インパクトイオン化現象を利用した場合の効果について説明する。
図８は、インパクトイオン化現象の効果を説明する参考図の一例であり、パンチスルー（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）素子に関し、アノード電位を０Ｖから８Ｖまで変位させたときのアノード電流を示す図である。

インパクトイオン化現象を利用しないパンチスルー素子の場合、アノード電位を０Ｖから８Ｖまで変位させると、アノード電流は約１×１０^−８Ａ／μｍ^２から約１×１０^−２Ａ／μｍ^２まで比較的緩やかに上昇することが分かる。

一方、インパクトイオン化現象を利用したパンチスルー素子の場合、アノード電位が０Ｖ〜３Ｖの範囲では、インパクトイオン化現象を利用しない場合と同程度のアノード電流しか流れないものの、アノード電位が３Ｖ付近に達すると、アノード電流は１×１０^−２Ａ／μｍ^２付近にまで急激に上昇し、アノード電位が８Ｖに達する頃には、アノード電流は１×１０^０Ａ／μｍ^２付近まで流れていることが分かる。

つまり、パンチスルー素子の場合、インパクトイオン化現象を利用したことによって、オン電流とオフ電流の比（以下、「オン／オフ比」と呼ぶ）を向上させることができると共に、オン電流を増加させることができる。

次に、インパクトイオン化現象を利用した書き込み動作について説明する。以下では、説明を簡単にするために、単層のメモリセルレイヤからなるメモリセルアレイ１を用いるが、この実施形態は、複数のメモリセルレイヤからなるメモリセルアレイ１であっても適用できる点に留意されたい。

図９は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の一例を示す図である。
この例は、電位差の絶対値がＶ以上によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに絶対値がＶよりも低い中間電圧を利用するものである。

始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図９上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に０Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜１＞に電圧Ｖ、非選択ビット線ＢＬ＜０＞及び＜２＞に電圧Ｖ／２を印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ電位差の絶対値がＶ以上の電圧−Ｖが掛かりセット／リセット動作する。また、半選択メモリセルＭＣ＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞には、電位差−Ｖ／２（第１非選択電気パルス或いは第１非選択電位差）が掛かり、非選択メモリセルＭＣ＜０，０＞、＜０，２＞、＜２，０＞、及び＜２，２＞には、電位差０Ｖ（第２非選択電気パルス或いは第２非選択電位差）が掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）と同一ワード線ＷＬ＜１＞上にあるメモリセルＭＣ＜１，２＞（第２選択メモリセル）を選択メモリセルとして書き込み動作を行う。この場合、図９下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜２＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖ／２を印加する。これによって、選択メモリセルＭＣ＜１，２＞にのみ電位差の絶対値がＶ以上の電圧Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

図１０は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルに供給される電気パルスの一例を示す図である。図１０は、メモリセルアレイ１を図９に示すバイアス状態にした際のメモリセルＭＣ＜１，２＞に供給された電圧パルスを示している。図１０では、他のメモリセルＭＣ＜１，１＞に対する先の書き込み動作時に、次の書き込み動作の対象となるメモリセルＭＣ＜２，１＞に供給される電圧パルスを‘電荷チャージ用パルス’、メモリセルＭＣ＜２，１＞に対する書き込み動作時に、メモリセルＭＣ＜２，１＞に供給される電圧パルスを‘動作用本パルス’と表示している。以下の図においても同様に表示している。

図１０に示すように、メモリセルＭＣ＜１，２＞には、メモリセルＭＣ＜１、１＞に対する書き込み動作の際に電位差−Ｖ／２が掛かっているため、整流素子にはキャリアとなる電荷がチャージされた状態となる。その後、メモリセルＭＣ＜１，２＞に対する書き込み動作が実行されることになる。つまり、メモリセルＭＣ＜１，２＞に対する書き込み動作は、電荷チャージされた整流素子を持つメモリセルＭＣ＜１，２＞に対して行われるため、より確実に実行することができる。

このように、実施形態では、他のメモリセルＭＣに対する先の書き込み動作の際に、次の書き込み動作の対象となるメモリセルＭＣの整流素子に対して電荷チャージする。そのため、実施形態によれば、整流素子に電荷チャージするための処理時間を新たに設ける必要がない。

以下、他のメモリセルＭＣに対する先の書き込み動作の際に、次の書き込み動作の対象となるメモリセルＭＣの整流素子に対して電荷チャージする書き込み動作の例をいくつか説明する。

図１１は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の他の一例である。
この例も、電位差の絶対値がＶ以上によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに絶対値がＶよりも低い中間電圧を利用するものである。

始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図１１上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜１＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜２＞に電圧Ｖ／２を印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ電位差Ｖが掛かりセット／リセット動作する。また、半選択メモリセルＭＣ＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞には、電位差Ｖ／２（第１非選択電気パルス）が掛かり、非選択メモリセルＭＣ＜０，０＞、＜０，２＞、＜２，０＞、及び＜２，２＞には、電位差０Ｖ（第２非選択電気パルス）が掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）と同一ワード線ＷＬ＜１＞上にあるメモリセルＭＣ＜１，２＞（第２選択メモリセル）を選択メモリセルとして書き込み動作を行う。この場合、図１１下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜２＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖ／２を印加する。これによって、選択メモリセルＭＣ＜１，２＞にのみ電位差Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

図１２は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルに供給される電圧パルスの一例を示す図である。図１２は、メモリセルアレイ１を図１１に示すバイアス状態にした際のメモリセルＭＣ＜１，２＞に供給された電圧パルスを示している。

図１２に示すように、メモリセルＭＣ＜１，２＞には、メモリセルＭＣ＜１、１＞に対する書き込み動作の際に電位差Ｖ／２が掛かっているため、整流素子にはキャリアとなる電荷がチャージされた状態となる。その後、メモリセルＭＣ＜１，２＞に対する書き込み動作が実行されることになる。図１２に示すように、電荷チャージ用パルスは、可変抵抗素子がセット／リセット動作しない程度の電気エネルギを持っていれば良く、セット／リセット動作のための動作用本パルスと、極性が同じであって良い。

図１３は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の他の一例である。
この例は、正の電圧によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに負の電圧を利用するものである。
始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図１３上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に０Ｖ、選択ビット線ＢＬ＜１＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜２＞に電圧Ｖを印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ電位差Ｖが掛かりセット／リセット動作する。また、非選択メモリセルＭＣ＜０，０＞、＜０，２＞、＜２，０＞、及び＜２，２＞には、電位差−Ｖ（第１非選択電気パルス）が掛かり、半選択メモリセルＭＣ＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞には、電位差０Ｖ（第２非選択電気パルス）が掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）に接続されたワード線ＷＬ＜１＞及びビット線ＢＬ＜１＞それぞれに隣接するワード線ＷＬ＜２＞及びビット線ＢＬ＜２＞間のメモリセルＭＣ＜２，２＞（第２選択メモリセル）、つまりメモリセルＭＣ＜１，１＞の斜め方向に配置されたメモリセルＭＣ＜２，２＞を選択メモリセルとして書き込み動作を行う。この場合、図１３下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜２＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に０Ｖ、選択ビット線ＢＬ＜２＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖを印加する。これによって、選択メモリセルＭＣ＜２，２＞にのみ電位差Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

図１４は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルに供給される電気パルスの他の一例を示す図である。図１４は、メモリセルアレイ１を図１３に示すバイアス状態に置いた際のメモリセルＭＣ＜２，２＞に供給される電気パルスを示している。

図１４に示すように、メモリセルＭＣ＜２，２＞には、メモリセルＭＣ＜１、１＞に対する書き込み動作の際に負の電位差−Ｖが掛かっているため、整流素子にはキャリアとなる電荷がチャージされた状態となる。その後、メモリセルＭＣ＜２，２＞に対する書き込み動作が実行されることになる。図１２に示すように、電荷チャージ用パルスは、絶対値が大きい場合であっても可変抵抗素子がセット／リセット動作しない極性であれば良い。

また、図９及び１１の場合、同一のワード線ＷＬに接続されたメモリセルＭＣを順番に選択して書き込み動作を実行したが、図１３の場合、斜め方向に配置されたメモリセルＭＣを順番に選択して書き込み動作を実行している。メモリセルＭＣの整流素子には、セット／リセット動作後においてキャリアが残存するため、整流素子の選択性が損なわれてしまう。しかし、本例のように、斜め方向にメモリセルＭＣを選択していけば、残存キャリアの影響によって先の選択メモリセルが誤セット／リセット動作してしまうことを回避することができる。なお、以下の説明において、斜め方向に配置されたメモリセルＭＣを順番に選択していく書き込み動作の方式を「斜め選択方式」と呼ぶことにする。

図１５は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の他の一例である。
この例は、電位差の絶対値がＶ以上によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに絶対値がＶよりも低い中間電圧を利用するものである。

始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図１５上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に０Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜１＞に電圧Ｖ、非選択ビット線ＢＬ＜０＞及び＜２＞に０Ｖを印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ絶対値がＶ以上の電位差−Ｖが掛かりセット／リセット動作する。また、非選択メモリセルＭＣ＜０，０＞、＜０，２＞、＜２，０＞、及び＜２，２＞には、電位差Ｖ／２（第１非選択電気パルス）が掛かり、半選択メモリセルＭＣ＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞には、電位差０Ｖ（第２非選択電気パルス）が掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）の斜め方向に配置されたメモリセルＭＣ＜２，２＞（第２選択メモリセル）を選択メモリセルとして書き込み動作を行う。この場合、図１５下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜２＞に０Ｖ、非選択ワード線ＷＬ＜０＞及び＜１＞に０Ｖ、選択ビット線ＢＬ＜２＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖを印加する。これによって、選択メモリセルＭＣ＜２，２＞にのみ電位差Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

図１５の例の場合、メモリセルＭＣ＜２，２＞には、メモリセルＭＣ＜１、１＞に対する書き込み動作の際に電圧Ｖ／２が掛かっているため、整流素子にはキャリアとなる電荷がチャージされた状態となる。その後、メモリセルＭＣ＜２，２＞に対する書き込み動作が実行されることになる。本例の場合も、図１３の例と同様、斜め選択方式の書き込み動作を実行するため、残存キャリアの影響によって先の選択メモリセルが誤セット／リセット動作することを回避できる。

図１６は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の他の一例である。
この例は、正の電圧によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに負の電圧を利用するものである。
始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図１６上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に０Ｖ、選択ビット線ＢＬ＜１＞に０Ｖ、非選択ビット線ＢＬ＜０＞に０Ｖよりも大きく電圧Ｖよりも小さい電圧Ｖ１、非選択ビット線＜２＞に電圧Ｖを印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ電位差Ｖが掛かりセット／リセット動作する。また、非選択メモリセルＭＣ＜０，０＞及び＜２，２＞には、電位差−Ｖ１（第１非選択電気パルス）、非選択メモリセルＭＣ＜２，０＞及び＜２，２＞、並びに、半選択メモリセルＭＣ＜０，１＞、＜１，０＞、＜１，２＞、及び＜２，１＞には、電位差０Ｖ、−Ｖ１、或いはＶ−Ｖ１（第２非選択電気パルス）のいずれかが掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）の斜め方向に配置されたメモリセルＭＣ＜２，２＞（第２選択メモリセル）を選択メモリセルとして書き込み動作を行う。この場合、図１６下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜２＞に電圧Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に０Ｖ、選択ビット線ＢＬ＜２＞に０Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖ１を印加する。これによって、選択メモリセルＭＣ＜２，２＞にのみ電位差Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

この例では、ワード線ＷＬに印加する電圧として０Ｖ及び電圧Ｖの他、電圧Ｖ１（０＜Ｖ１＜Ｖ）の３つの電圧を用いる。これによって、非選択メモリセルＭＣに掛かる負の電圧を大小２種類作ることができる。このことを利用して、次に選択されるメモリセルＭＣ＜２，２＞に対して大きな負の電位差を掛けている。逆に言えば、大きな負の電位差が掛かったメモリセルＭＣ＜２，２＞を次の選択メモリセルＭＣとして書き込み動作を実行している。こうすることで、本来整流素子のインパクトイオン化が必要な次に選択されるメモリセルＭＣ＜２，２＞に対して整流素子に対する電荷チャージに必要な負の電位差−Ｖの電荷チャージ用パルスを掛けられると共に、整流素子のインパクトイオン化が不要なメモリセルＭＣ＜０，０＞等には、より電気エネルギが小さい負の電位差−Ｖ１等しか掛からないようにできる。そのため、整流素子に対する余計な電荷チャージを低減することができ、より誤セット／リセット動作の発生を抑制できる。

図１７は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルアレイのバイアス状態の他の一例である。
この例も、電位差の絶対値がＶ以上によってセット／リセット動作する可変抵抗素子を用いた例であり、整流素子に対する電荷チャージに電圧Ｖよりも低い正の中間電圧を利用するものである。

始めに、メモリセルＭＣ＜１，１＞を選択メモリセルとして書き込み動作を行う。この場合、図１７上図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜１＞に０Ｖ、非選択ワード線ＷＬ＜０＞に電圧Ｖ／３、非選択ワード線ＷＬ＜２＞に電圧Ｖ／２、選択ビット線ＢＬ＜１＞に電圧Ｖ、非選択ビット線ＢＬ＜０＞に電圧Ｖ／２、非選択ビット線＜２＞に０Ｖを印加する。これによって、選択メモリセルＭＣ＜１，１＞にのみ電位差の絶対値がＶ以上の電位差−Ｖが掛かりセット／リセット動作する。また、非選択メモリセルのうち、非選択メモリセルＭＣ＜２，２＞には、最も大きい正の電位差Ｖ／２（第１非選択電気パルス）が掛かり、非選択メモリセルＭＣ＜０，２＞には、電位差Ｖ／３（第２非選択電気パルス）が掛かる。

続いて、先の選択メモリセルＭＣ＜１，１＞（第１選択メモリセル）の斜め方向に配置されたメモリセルＭＣ＜２，２＞（第２選択メモリセル）を選択メモリセルとして書き込み動作を行う。この場合、図１７下図に示すように、データ書き込み部によって、選択ワード線ＷＬ＜２＞に０Ｖ、非選択ワード線ＷＬ＜０＞及び＜２＞に電圧Ｖ／３、選択ビット線ＢＬ＜２＞に電圧Ｖ、非選択ビット線ＢＬ＜０＞及び＜１＞に電圧Ｖ／２を印加する。これによって、選択メモリセルＭＣ＜２，２＞にのみ絶対値がＶ以上の電位差−Ｖ（選択電気パルス）が掛かりセット／リセット動作する。

この例では、図１６と同様に、ワード線ＷＬに印加する電圧として０Ｖ及び電圧Ｖ／２の他、電圧Ｖ／３の３つの電圧を用いるのに加え、ビット線ＢＬに印加する電圧として０Ｖ及び電圧Ｖの他、電圧Ｖ／２の３つの電圧を用いる。これによって、非選択メモリセルＭＣに掛かる正の電圧を大小２種類作ることができる。このことを利用して、次に選択されるメモリセルＭＣ＜２，２＞に対して大きな正の電位差を掛けている。逆に言えば、大きな正の電位差が掛かったメモリセルＭＣ＜２，２＞を次の選択メモリセルＭＣとして書き込み動作を実行している。こうすることで、図１６の例とは異なり、本来整流素子のインパクトイオン化が必要な次に選択されるメモリセルＭＣ＜２，２＞に対してのみ整流素子に対する電荷チャージに必要な十分な正の電位差Ｖ／２を掛けられると共に、その他のメモリセルＭＣ＜０，０＞等には、負の電圧或いはより小さい正の電位差しか掛からないようにできる。そのため、図１６の例よりも、整流素子に対する余計な電荷チャージをより低減できる。

［メモリセルに対するアドレス割り付け］
図１８は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルの選択順の一例を説明する図である。
以上、インパクトイオン化現象を利用したいくつかの書き込み動作の例を示したが、その中でも、図１３、及び１５〜１７の例の場合、図１８に示すように、斜め方向に配置されたメモリセルＭＣを順次選択していく斜め選択方式によって書き込み動作を実行している。しかし、通常、メモリセルＭＣに対するアドレス割り付けは、ワード線ＷＬ或いはビット線ＢＬに沿って行われる。このようなアドレス割り付けの場合、斜め選択方式で書き込み動作を実行するには、煩雑なアドレスのデコードが必要となる。

そこで、斜め選択方式の書き込み動作に適したメモリセルＭＣに対するアドレス割り付けの例を説明する。
図１９は、実施形態に係る不揮発性半導体記憶装置のメモリセルに対するアドレス割り付けの一例を示す図である。図１９は、図１８に示す斜め選択方式の書き込み動作に対応するメモリセルＭＣに対するアドレス割り付けを示している。また、図１９は、ｎ×ｎ個（ｎは、２以上の整数）のメモリセルＭＣを有するセルアレイ１を前提としてものである。

図１９に示す場合、メモリセルＭＣの物理アドレス＜０，０＞、＜１，１＞、・・・、＜ｎ−２，ｎ−２＞、＜ｎ−１，ｎ−１＞に対して、論理アドレス＜０，０＞＜０，１＞、・・・、＜０，ｎ−２＞、＜０、ｎ−１＞が割り付けられている。また、メモリセルＭＣの物理アドレス＜０，１＞、＜１，２＞、・・・、＜ｎ−２，ｎ−１＞、＜ｎ−１，０＞に対して、論理アドレス＜１，０＞、＜１，１＞、・・・、＜１，ｎ−２＞、＜１，ｎ−１＞が割り付けられている。以降、同様にアドレス割り付けが行われ、メモリセルＭＣの物理アドレス＜ｎ−１，ｎ−２＞に論理アドレス＜ｎ−１，ｎ−１＞が割り付けられている。

図１９に示すように、メモリセルＭＣに対するアドレス割り付けを行うことで、アドレスの順番にメモリセルＭＣを選択して行くだけで、斜め選択方式の書き込み動作を実現することができる。

以上で説明した斜め選択方式は、ワード線ＷＬ＜ｉ＞（ｉ＝０〜ｎ−１）及びビット線ＢＬ＜ｊ＞（ｊ＝０〜ｎ〜１）を選択した後に、これらに隣接するワード線ＷＬ＜ｉ＋１＞及びビット線ＢＬ＜ｊ＋１＞を選択するものであった。しかし、残存キャリアによる誤セット／リセット動作の回避は、同じワード線ＷＬ又は同じビット線ＢＬに接続されたメモリセルＭＣを連続して選択しないようにすれば足りる。

図２０は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時の選択順を説明する図である。
つまり、ワード線ＷＬ＜ｉ＞及びビット線ＢＬ＜ｊ＞間のメモリセルＭＣ＜ｉ、ｊ＞を選択した後、ワード線ＷＬ＜ｉ＞又はビット線ＢＬ＜ｊ＞に接続されているメモリセルＭＣ以外のメモリセルＭＣ、つまり、図２０の斜線で示された範囲のメモリセルＭＣを選択しさえすれば、斜め選択方式の効果を得ることができる。

図２１は、実施形態に係る不揮発性半導体記憶装置における書き込み動作時のメモリセルの選択順の一例を説明する図である。また、図２２は、同不揮発性半導体記憶装置のメモリセルに対するアドレス割り付けの一例を示す図であり、図２１に示す斜め選択方式の書き込み動作に対応するメモリセルＭＣに対するアドレス割り付けを示している。

図２１に示すように、メモリセルＭＣの物理アドレス＜０，０＞、＜１，２＞、＜２，１＞、＜３，４＞、＜４，３＞、＜５，６＞、＜６，５＞、＜７，７＞、・・・のように、同一のワード線ＷＬ又は同一のビット線ＢＬに接続されたメモリセルＭＣを連続して選択するのではなく、何らかの数列、規則に基づいてメモリセルＭＣを選択するものであれば良い。図２１に示す例では、ワード線ＷＬの物理アドレスが１つ増えることに、ビット線ＢＬの物理アドレスが＋２、−１、＋３、−１、＋２、−１、・・・のように、ビット線ＢＬの物理アドレスが互い違いになりながらメモリセルＭＣを選択する例である。

最後に、電荷チャージ用パルスと動作用本パルスの変形例についていくつか列挙し、簡単に説明しておく。
以上では、電荷チャージ用パルス及び動作用本パルスが共に矩形パルスである例で説明してきたが、これに限定されるものではない。
図２３〜２８は、実施形態に係る不揮発性半導体記憶装置の書き込み動作時のメモリセルに供給される電気パルスの例を示す図である。
図２３は、動作用本パルスの前に、電荷チャージ用パルスが複数供給される場合であり、図２４は、１回の電荷チャージ用パルスを供給した後、複数回の動作用本パルスを供給する場合である。これらのように、実施形態では、動作用本パルスの前に、整流素子に電荷を蓄積し、オン電流が流れ易い状態にさえすれば良いため、電荷チャージ用パルス及び動作用本パルスの回数に制限はない。したがって、セット／リセット動作の処理速度や、発熱の影響を考慮した適切な電荷チャージ用パルス及び動作用本パルスの回数を設定することができる。

また、電荷チャージ用パルス及び動作用本パルスの形状は、図２５に示す三角形、図２６に示す半楕円形、図２７に示すのこぎり形、図２８に示す台形であっても良い。

実際には、図１０等に示すような矩形の電気パルスを供給しても、ワード線ＷＬやビット線ＢＬに生じる寄生容量などの影響によって波形がなまってしまう場合がある。このように意図しない場合も含め、電荷チャージ用パルス及び本動作パルスの形状は、任意に設定することができる。更に、電荷チャージ用パルスと本動作パルスの形状は異なっていても良い。また、電荷チャージ用パルスは、セット／リセット動作しない範囲内の電気エネルギを持つようにすれば良いため、電気パルスの高さ、幅、極性或いは、これらの組み合わせによって調整することもできる。

［まとめ］
以上、実施形態によれば、セット／リセット動作前に整流素子に電荷をチャージしインパクトイオン化させるため、整流素子のオン／オフ比を稼ぐことができ、より確実なセット／リセット動作を実現することができる。また、インパクトイオン化のための電荷チャージ用パルスを他のメモリセルに対する先の書き込み動作時に供給するため、電荷チャージのための処理時間を新たに設ける必要はない。また、書き込み動作を斜め選択方式にすることで、残存キャリアによる誤セット／リセット動作を回避することができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、８・・・エンコード・デコード回路、９・・・パルスジェネレータ。

Claims (16)

1. 複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイと、
   前記複数のメモリセルに対して書き込み動作を実行するデータ書き込み部と
   を備え、
   前記メモリセルは、直列接続されたメモリ素子及び選択素子を有し、
   前記複数のメモリセルのうち、前記データ書き込みの対象であるメモリセルを第１選択メモリセル、当該第１選択メモリセルの次に前記データ書き込みの対象となるメモリセルを第２選択メモリセル、その他のメモリセルを非選択メモリセルとした場合、
   前記データ書き込み部は、前記第１選択メモリセルに対する書き込み動作の際、前記第２選択メモリセルに対して前記メモリ素子の物理状態が遷移しない範囲内の電気エネルギを持つ第１非選択電気パルスを供給し、前記非選択メモリセルに対して前記第１非選択電気パルスよりも電気エネルギが小さい第２非選択電気パルスを供給する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と異なる前記第１及び第２配線に接続されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と隣接する前記第１及び第２配線に接続されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線のいずれか一方に接続されている
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記選択素子は、ｐ型半導体−真性半導体−ｎ型半導体、ｐ型半導体−ｎ型半導体−ｐ型半導体、又はｎ型半導体−ｐ型半導体−ｎ型半導体の構造を持つ整流素子である
   ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイと、
   前記複数のメモリセルに対して書き込み動作を実行するデータ書き込み部と
   を備え、
   前記メモリセルは、直列接続されたメモリ素子及び選択素子を有し、
   前記複数のメモリセルのうち、前記データ書き込みの対象であるメモリセルを第１選択メモリセル、当該第１選択メモリセルの次に前記データ書き込みの対象となるメモリセルを第２選択メモリセル、その他のメモリセルを非選択メモリセルとした場合、
   前記データ書き込み部は、前記第１選択メモリセルに対する書き込み動作の際、前記第２選択メモリセルに対して第１非選択電位差とし、前記非選択メモリセルに対して前記第１非選択電位差よりも小さい第２非選択電位差とし、
   前記第１非選択電位差は、前記第２選択メモリセルに対するデータ書き込みの際に前記第２選択メモリセルに対して供給する選択電位差よりも小さい
   ことを特徴とする不揮発性半導体記憶装置。
7. 前記第１非選択電位差は、前記選択電位差と同じ極性を持つ
   こと特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と異なる前記第１及び第２配線に接続されている
   ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
9. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と隣接する前記第１及び第２配線に接続されている
   ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
10. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線のいずれか一方に接続されている
    ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
11. 前記選択素子は、ｐ型半導体−真性半導体−ｎ型半導体、ｐ型半導体−ｎ型半導体−ｐ型半導体、又はｎ型半導体−ｐ型半導体−ｎ型半導体の構造を持つ整流素子である
    ことを特徴とする請求項６〜１０のいずれか１項に記載の不揮発性半導体記憶装置。
12. 複数の第１配線、前記複数の第１配線と交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイと、
    前記複数のメモリセルに対して書き込み動作を実行するデータ書き込み部と
    を備え、
    前記メモリセルは、直列接続されたメモリ素子及び選択素子を有し、
    前記複数のメモリセルのうち、前記データ書き込みの対象であるメモリセルを第１選択メモリセル、当該第１選択メモリセルの次に前記データ書き込みの対象となるメモリセルを第２選択メモリセル、その他のメモリセルを非選択メモリセルとした場合、
    前記データ書き込み部は、前記第１選択メモリセルに対する書き込み動作の際、前記第２選択メモリセルに対して第１非選択電位差とし、前記非選択メモリセルに対して前記第１非選択電位差よりも小さい第２非選択電位差とし、
    前記第１非選択電気パルスは、前記第２選択メモリセルに対するデータ書き込みの際に前記第２選択メモリセルに対して供給する選択電位差と異なる極性を持つ
    ことを特徴とする不揮発性半導体記憶装置。
13. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と異なる前記第１及び第２配線に接続されている
    ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
14. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線と隣接する前記第１及び第２配線に接続されている
    ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
15. 前記第２選択メモリセルは、前記第１選択メモリセルに接続された前記第１及び第２配線のいずれか一方に接続されている
    ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
16. 前記選択素子は、ｐ型半導体−真性半導体−ｎ型半導体、ｐ型半導体−ｎ型半導体−ｐ型半導体、又はｎ型半導体−ｐ型半導体−ｎ型半導体の構造を持つ整流素子である
    ことを特徴とする請求項１２〜１５のいずれか１項に記載の不揮発性半導体記憶装置。
    

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