TW201442031A - 電阻式記憶體元件及其操作方法 - Google Patents

電阻式記憶體元件及其操作方法 Download PDF

Info

Publication number
TW201442031A
TW201442031A TW102141010A TW102141010A TW201442031A TW 201442031 A TW201442031 A TW 201442031A TW 102141010 A TW102141010 A TW 102141010A TW 102141010 A TW102141010 A TW 102141010A TW 201442031 A TW201442031 A TW 201442031A
Authority
TW
Taiwan
Prior art keywords
program
memory cell
cell
path
resistive memory
Prior art date
Application number
TW102141010A
Other languages
English (en)
Other versions
TWI598877B (zh
Inventor
Hae-Chan Park
Myoung-Sub Kim
Se-Ho Lee
Seung-Yun Lee
Original Assignee
Sk Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sk Hynix Inc filed Critical Sk Hynix Inc
Publication of TW201442031A publication Critical patent/TW201442031A/zh
Application granted granted Critical
Publication of TWI598877B publication Critical patent/TWI598877B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供一種電阻式記憶體元件，其包含一記憶胞陣列，該記憶胞陣列包含一單元記憶胞，係耦合於一字元線及一位元線之間，其中該單元記憶胞包含串聯耦合的一資料儲存材料及一非矽基底型雙向存取元件；一路徑設定電路，係耦合於該位元線與該字元線之間，適用於基於一路徑控制訊號、一順向寫入指令及一逆向寫入指令而提供朝向該位元線或該字元線之一程式脈衝；以及一控制單元，適用於基於一外部指令訊號而提供一寫入路徑控制訊號、一順向程式指令及一逆向程式指令。

Description

電阻式記憶體元件及其操作方法
本發明係關於一種半導體積體電路，尤指一種電阻式記憶體元件。
電阻式記憶體元件使用一電組材料，該電阻材料的電阻係基於一施加電壓而急劇地改變，以切換至少二種不同電阻狀態。典型作為該等電阻式記憶體元件的有相變隨機存取記憶體(Phase-Change Random Access Memory,PCRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory,ReRAM)及磁電阻式隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)。
在該等電阻式記憶體元件中，該PCRAM基於一相變材料的晶態來決定資料係存於該已選記憶胞中。藉由加熱該相變材料，可改變該相變材料的相位，且因此可控制該電阻狀態。該PCRAM具有穩定性、無須抹除操作、耐久性、除了非揮發性之外存取為位元單位的支援性，以及高速操作的支援性之優點。
近來，為了獲得高容量及高集成度，該PCRAM需要支援多層胞結構。
第1A圖及第1B圖係習知PCRAM的剖視圖，用於說明其特性。
如第1A圖所示，該習知PCRAM包含一半導體基板1，其中包含一存取元件(圖未示)的一底板結構以及一加熱電極(圖未示)係形成於其中；一相變材料層5，係形成於該半導體基板1內以與該加熱電極接觸；以及一上電極 7，係形成於該相變材料層5上。該相變材料層5係藉由一絕緣層3而與鄰近的相變材料隔絕。
該相變材料層5係使用一硫族化合物材料，例如鍺-銻-碲(以下稱為GST或Ge-Sb-Te)而形成。然而，該GST材料由於重複結晶化及非晶化而造成一相位分離。
因此，如第1B圖所示，當該PCRAM的使用數量增加時，在該GST材料內的銻(Sb)遷移朝向該加熱電極的一側，以及在該GST材料內的碲(Te)遷移朝向該上電極7的一側。
第2A圖及第2B圖係該GST材料的分布圖，用於說明其相位分離。
第2A圖顯示在初始狀態中構成GST材料的元件之分布，以及第2B圖顯示在一定數目的重複寫入操作後構成GST材料的元件之分布，例如執行程序操作。
如第2A圖所見，碲(Te)及銻(Sb)係均勻地分布於一陽極的一側，例如一上電極及一陰極的一側，例如一加熱電極。然而，當重複操作循環，碲(Te)遷移朝向該陽極，且集中在該陽極側，而銻(Sb)遷移朝向該陰極，且集中在該陰極側。
當構成該GST材料的元件藉由一電場而被吸引時，將造成上述的相位分離。該相位改變材料的電阻在非晶態下變低。
第3A圖及第3B圖係說明由於該重複寫入操作而造成一PCRAM的電流及電壓特性改變之特性圖。
第3A圖說明由於該重複寫入操作而造成該PCRAM的電阻-電流特性之改變。當比較在初始操作的電阻-電流特性曲線A11與藉由重複操作循環而造成該相位分離後的電阻-電流特性曲線B11時，可以看見一相變材料的電 阻在該相位分離後而減少，舉例來說該相變材料可為一GST材料。該相變材料的電阻減少意指增加重置電流，且因此增加該PCRAM的一操作電壓。
第3B圖說明由於該重複寫入操作而造成一PCRAM的電流-電壓特性之改變。當比較在初始操作的一電流-電壓特性曲線A12與在相位分離後的電流-電壓特性曲線B12時，當施加相同驅動電流時，可看見電壓完全地下降。亦即，可以看見在相變材料的相位分離後，臨界電壓會降低，且因此可能造成該PCRAM的故障，舉例來說該相變材料可為一GST材料。
第4A圖及第4B圖係說明由於該重複寫入操作而造成一PCRAM的可靠性改變之特性圖。
第4A圖說明由於該重複的寫入操作而造成一PCRAM的耐久性改變。可以看見寫入操作的數量增加，一相變材料的電阻係從A13下降至B13，且因此耐久性會降低，舉例來說該相變材料可為一GST材料。
第4B圖說明由於該PCRAM的重複寫入操作而造成PCRAM保持特性的改變。當比較在初始操作的保持特性曲線A14與在該相位分離後的保持特性曲線B14時，可以看見該資料保持曲線係明顯地下降。
如上所述，因為藉由該重複操作於該相變材料的相位分離而造成該PCRAM的可靠性下降及該PCRAM的壽命被限制，舉例來說該相變材料可為一GST材料。
為了解決這些問題，該PCRAM的刷新操作可以被考慮。然而，當該刷新操作，包含例如一抹除操作係在一分離操作期間執行，該分離操作期間係用於該刷新操作的一時間，該時間可被額外地需要，且因此可增加寫入延遲。
根據示例性實施例的一態樣，一種電阻式記憶體元件可包含一 資料儲存材料，係耦合至一第一互連件；及一非矽基底型雙向存取元件，係耦合於該資料存取材料與一第二互連件之間。
根據示例性實施例的一態樣，一種記憶體元件可包含一記憶胞陣列，該記憶胞陣列包含一單元記憶胞，係耦合於一字元線與一位元線之間，其中該單元記憶胞包含串聯耦合的一資料儲存材料及一非矽基底型雙向存取元件；一路徑設定電路，係耦合於該位元線與該字元線之間，適用於基於一路徑控制訊號、一順向寫入指令以及一逆向寫入指令而提供朝向該位元線或該字元線的一程式脈衝；以及一控制單元，係適用於基於一外部指令訊號而提供一寫入路徑控制訊號、一順向程式指令以及一逆向程式指令。
根據示例性實施例的另一態樣，一資料處理系統可包含一電阻式記憶體元件，係包含一記憶胞陣列；一控制單元，係適用於控制該記憶胞陣列的一操作；及一路徑設定電路，係適用於提供一程式脈衝至該記憶胞陣列；以及一記憶體控制器，係適用於存取該電阻式記憶體元件，以響應一主機的請求。該記憶胞陣列可包含一單元記憶胞，係連接於一字元線與一位元線之間，且包含一資料儲存材料及一非矽基底型雙向存取元件。該寫入控制電路可被連接於該位元線與該字元線之間，且適用於提供該程式脈衝至該位元線或該字元線，以響應自該控制單元所提供之一路徑控制訊號、一順向程式指令及一逆向程式指令。
根據示例性實施例之另一態樣，一資料處理系統可包含一處理器；一操作記憶體，係適用於儲存一應用程式、資料及該處理器之操作所需的一控制訊號；一電阻式記憶體元件，係包含一記憶胞陣列，具有複數單元記憶胞，該等單元記憶胞係藉由該處理器存取以及連接於位元線及字元線之間；一控制單元，係適用於控制該記憶胞陣列的一操作；及一路徑設定電路，係適用於提供一程式脈衝至該記憶胞陣列；以及一使用者介面，係適用於在該處理器 及一使用者之間執行資料輸入及輸出。該記憶胞陣列可包含一單元記憶胞，該單元記憶胞係連接於一字元線與一位元線之間，且該單元記憶胞包含一資料儲存材料及一非矽基底型雙向存取元件。該路徑設定電路係連接於該位元線與該字元線之間，且適用於提供該程式脈衝至該位元線或該字元線，以響應自該控制單元所提供之一路徑控制訊號、一順向寫入指令及一逆向程式指令。
根據示例性實施例之另一態樣，一種電阻式記憶體元件之操作方法，該電阻式記憶體元件包含一單元記憶胞，該單元記憶胞包含一資料儲存材料，係耦合至一第一互連件；一非矽基底型雙向存取元件，係耦合於該資料存取材料與一第二互連件之間；及一路徑設定電路，係適用於提供一程式脈衝至該單元記憶胞。該操作方法可包含，在一程式操作的至少部分循環中，自該路徑設定電路施加該程式脈衝至該第一互連件的一側，以響應一程式指令；以及在該程式操作的剩餘循環中，自該路徑設定電路施加該程式脈衝至該第二互連件的一側，以響應該程式指令。
根據示例性實施例之另一態樣，一種具有一單元記憶胞的一電阻式記憶體元件之操作方法，該操作方法包含藉由以一順向施加一程式脈衝以提供一順向程式電流路徑至該單元記憶胞；以及藉由以一逆向施加該程式脈衝以提供一逆向程式電流路徑至該單元記憶胞；其中該單元記憶胞包含串聯耦合於一第一互連件與一第二互連件之間的一資料儲存材料及一非矽基底型雙向存取元件。
根據示例性實施例之另一態樣，一種電阻式記憶體元件包含一記憶胞陣列，具有耦合於行線與列線之間的複數單元記憶胞；以及一路徑設定電路，係適用於選擇一單元記憶胞以被編程，以及用於將一順向程式電流路徑或一逆向程式電流路徑經由該對應行線及該對應列線提供至該已選單元記憶胞。
這些及其他特徵、態樣及實施例係說明於下面的「實施方式」部分。
1‧‧‧半導體基板
3‧‧‧絕緣層
5‧‧‧相變材料層
7‧‧‧上電極
10‧‧‧單元記憶胞
12‧‧‧資料儲存材料
14‧‧‧雙向存取元件
16‧‧‧第一互連件
18‧‧‧第二互連件
100‧‧‧路徑設定電路
110‧‧‧第一路徑設定單元
112‧‧‧第一開關
114‧‧‧第一驅動器
120‧‧‧第二路徑設定單元
122‧‧‧第二開關
124‧‧‧第二驅動器
130‧‧‧記憶胞陣列
200‧‧‧路徑控制訊號產生單元
30‧‧‧控制單元
300‧‧‧電阻式記憶體元件
310‧‧‧記憶胞陣列
330‧‧‧寫入控制電路
340‧‧‧讀取控制電路
350‧‧‧輸入/輸出緩衝器
360‧‧‧控制單元
370‧‧‧路徑設定電路
400‧‧‧資料處理系統
410‧‧‧電阻式記憶體元件
420‧‧‧記憶體控制器
4201‧‧‧處理器
4203‧‧‧操作記憶體
4205‧‧‧主機介面
4207‧‧‧記憶體介面
500‧‧‧資料處理系統
510‧‧‧電阻式記憶體元件
520‧‧‧處理器
530‧‧‧操作記憶體
540‧‧‧使用者介面
550‧‧‧通訊模組
A11‧‧‧電阻-電流特性曲線
A12‧‧‧電阻-電壓特性曲線
A13‧‧‧相變材料的電阻
A14‧‧‧保持特性曲線
B11‧‧‧電阻-電流特性曲線
B12‧‧‧電流-電壓特性曲線
B13‧‧‧相變材料的電阻
B14‧‧‧保持特性曲線
BL‧‧‧位元線
BL0~BLn‧‧‧位元線
WL‧‧‧字元線
WL0~WLn‧‧‧字元線
Ipnv(F)‧‧‧順向電流路徑
Ipnv(R)‧‧‧逆向電流路徑
ADD‧‧‧外部位址
DATA‧‧‧資料
CTRL‧‧‧外部指令訊號
C_PNV‧‧‧路徑控制訊號
NoPNV‧‧‧程式數量計數訊號
PGM_pulse‧‧‧程式脈衝
PNVF‧‧‧順向程式指令
PNVR‧‧‧逆向程式指令
上述及本發明所揭露的標的之其他態樣、特徵及其他優點將自以下詳細說明並配合附圖而被更清楚地理解。
第1A圖及第1B圖係習知PCRAM的剖視圖，用於說明其特性。
第2A圖及第2B圖係GST材料的分布圖，用於說明其相位分離。
第3A圖及第3B圖係說明由於重複寫入操作而造成一PCRAM的電流及電壓特性改變之特性圖。
第4A圖及第4B圖係說明由於重複寫入操作而造成一PCRAM的可靠性改變之特性圖。
第5圖係說明根據本發明概念之示例性實施例的電阻式記憶體元件之單元記憶胞的示意圖。
第6圖係說明根據本發明概念之示例性實施例的電阻式記憶體元件之路徑設定電路的方塊圖。
第7圖係說明第6圖所示之路徑設定電路的詳細示意圖。
第8圖係說明一路徑控制訊號產生單元的方塊圖。
第9圖及第10圖係說明施加至本發明概念之示例性實施例的一編程及驗證(PNV)脈衝之示意圖。
第11A圖、第11B圖、第12A圖、第12B圖、第13A圖及第13B圖係說明根據本發明概念之示例性實施例的電阻性記憶體元件之操作方法的示意圖。
第14A圖及第14B圖係說明電阻式記憶體元件之PNV概念的示意圖。
第15圖係說明根據本發明概念之示例性實施例的電阻式記憶體元件之方塊 圖。
第16圖係說明根據本發明概念之示例性實施例的一資料處理系統之方塊圖。
第17圖係說明根據本發明概念之另一示例性實施例的一資料處理元件之方塊圖。
在下文中，示例性實施例將參考配合附圖而被更加詳細地說明。
示例性實施例於文中係以剖面圖示來說明，其中該剖面圖式係示例性實施例(及中間結構)的示意圖。就其真正的意義來說，結果該等圖式形狀的變化係可被預期的，例如製造技術及/或公差。因此，示例性實施例不應被理解為限制文中所示區域的特定形狀，也可以是例如從製造可包含形狀誤差之結果。在該等圖示中，為了清楚表示，層及區域之長度與尺寸可能較誇大。在該等圖式中相似元件符號代表相似元件。應該容易地了解在本發明所揭露的「在...之上」及「在...上面」的意思應被擴大解釋，亦即「在...之上」不僅意指「直接地在...之上」，也可以是具有一中間物特徵的某構件或是在該(等)層之間的某構件；又「在...上面」不僅意指直接設於頂部，也可以是設於具有一中間物特徵的某構件或是在該(等)層之間的某構件之頂部。亦可以注意的是在本說明書中，「連接/耦合」關於一種構件，並不僅直接偶合其他元件，也可以是透過一中間構件而間接耦合其他元件。此外，只要在文句中不特別提到，單數形式可包含複數形式。
第5圖係說明根據本發明概念之示例性實施例的一電阻式記憶體元件之一單元記憶胞的示意圖。
如第5圖所示，根據本發明概念之示例性實施例的一電阻式記憶體元件之單元記憶胞10包含串聯的一資料儲存材料12及一雙向存取元件14。
更具體而言，該資料儲存材料12的一端子係連接至一第一互連件16，例如，一位元線BL或電性連接至該位元線BL之一導線。進一步地，與該資料儲存材料12串聯的雙向存取元件14之一端子係連接至一第二互連件18，例如，一字元線WL或電性連接至該字元線WL之一導線。
亦即，施加至本發明概念的雙向存取元件14可為一元件，其端子係配置成輸入及輸出電流，該元件係經由互連件而連接至該字元線及該位元線，且因此可被參考視為一互連-連接型雙向存取元件或一非矽基底行雙向存取元件。該互連-連接型雙向存取元件可為例如：一電晶體、一混和離子電子導體元件、一雙向閥值開關元件、一齊納二極體或類似者，惟該互連-連接型雙向存取元件並不限於此。
該矽(Si)基底雙向存取元件之一端係與該Si基板接觸，例如，用於提供一適當偏壓或一接地端。因此，當一逆向偏壓係施加至該矽基底雙向存取元件時，資料在藉由一交流偏壓下在該資料儲存材料12中可不被編程。這是因為該矽基板本身的電容很大。因此，該雙向存取元件可不施加足夠的能量以改變施加至該資料儲存材料12的極性。
另一方面，在該雙向存取元件14中，其端子係連接至互連件，並藉由一AC偏壓，電流可以一順向或一逆向流動，且電流的方向改變導致施加至該資料儲存材料12的極性。
亦即，該電阻式記憶體元件可控制在該單元記憶胞10中流經該雙向存取元件14的電流之方向。因此，一順向電流路徑Ipnv(F)由該位元線BL通過該第一互連件16、該資料儲存材料12、該雙向存取元件14及該第二互連件18而至該字元線WL可被形成，以及一逆向電流路徑Ipnv(R)由該字元線WL通過該第二互連件18、該雙向存取元件14、該資料儲存材料12及該第一互連件16而至該位元線BL可被形成。
當該順向電流路徑被形成時，在該位元線BL的一側中之資料儲存材料12的端子可作為一陽極，以及其連接至該雙向存取元件14的端子可作為一陰極。當該逆向電流路徑被形成時，在該位元線BL的一側中之資料儲存材料12的端子可作為陰極，以及其連接至該雙向存取元件14的端子可作為陽極。
此外，由於該雙向存取元件14的端子係透過該等互連件而連接至該字元線及該位元線，該電流路徑可藉由以一編程及驗證(program and verify,PNV)操作來提供一程式脈衝(AC偏壓)而被改變。
因此，具有如第5圖所示之單元記憶胞10的電阻式記憶體元件可透過該順向電流路徑而執行該順向PNV操作，以及透過該逆向電流路徑而執行該逆向PNV操作。從而，由於施加至該資料儲存材料12的極性係根據該電流路徑而改變，故包含在該資料儲存材料12中的元件分布可被刷新。
在此，該資料儲存材料12可包含一相變材料，例如一GST材料。構成該GST材料的元素之中，碲(Te)具有向陽極移動的性質，且銻(Sb)具有向陰極移動的性質。在本發明概念的示例性實施例中，當藉由適當地利用該順向電流路徑及該逆向電流路徑之二者(以下稱為「混和」)來執行該PNV操作時，碲(Te)及銻(Sb)的相位分離可被有效地避免。
為了獲得該功效，需要在該PNV操作中控制該電流路徑。
第6圖係說明根據本發明概念之示例性實施例的電阻式記憶體元件之路徑設定電路的方塊圖。
如第6圖所示，一路徑設定電路100可包含一第一路徑設定單元110及一第二路徑設定單元120。
該第一路徑設定單元110可於該記憶胞陣列130內耦合一位元線BL與用於提供一程式脈衝PGM_pulse的一端子或用於提供一接地電壓的一端子，以響應一路徑控制訊號C_PNV及一順向程式指令PNVF。
該第二路徑設定單元120可於該記憶胞陣列130內耦合一位元線WL與用於提供一程式脈衝PGM_pulse的一端子或用於提供一接地電壓的一端子，基於一路徑控制訊號C_PNV及一逆向程式指令PNVR。
該路徑控制訊號C_PNV、該順向程式指令PNVF及該逆向程式指令PNVR可自一控制單元(見於第15圖的元件符號360)而提供。基於一外部程式指令，該路徑控制訊號C_PNV可被產生，以及該順向程式指令PNVF及該逆向程式指令PNVR可為互補訊號，該互補訊號係基於在該記憶胞陣列130內在該單元記憶胞上的編程數量而被產生。
如第6圖所示，該記憶胞陣列130包含複數單元記憶胞，係耦合於複數字元線WL0-WLm及複數位元線BL0-BLn之間，且各該單元記憶胞包含串聯的資料儲存材料及雙向存取元件。
第7圖係說明第6圖所示之路徑設定電路的詳細示意圖。
請參考第7圖，該第一路徑設定單元110可包含一第一開關112，例如NMOS電晶體，係配置成接收該路徑控制訊號C_PNV且基於該順向程式指令PNVF而被驅動；及一第一驅動器114，係連接於用於提供該接地電壓的端子與用於提供該程式脈衝PGM_pulse的端子之間，且係配置成基於該第一開關112的一輸出訊號而驅動具有該接地電壓或該程式脈衝PGM_pulse之位元線BL。在此，該第一驅動器114可被了解為使用一NMOS電晶體及一PMOS電晶體。
該第二路徑設定單元120可包含一第二開關122，例如NMOS電晶體，係配置成接收該路徑控制訊號C_PNV及被驅動，以響應該逆向程式指令PNVR；以及一第二驅動器124，係連接於用於提供該接地電壓之端子及用於提供該程式脈衝PGM_pulse之端子，且被配置成基於該第二開關122之一輸出訊號而驅動具有該接地電壓或該程式脈衝PGM_pulse之字元線WL。在此，該 第二驅動器124可被了解為使用一NMOS電晶體及一PMOS電晶體。
在第7圖中，該第一驅動器114及該第二驅動器124可為被配置成輸出一AC型式程式脈衝至其輸出端子的裝置。
該單元記憶胞10係連接於該位元線BL與該字元線WL之間，且可包含該資料儲存材料12及該雙向存取元件14。
如上所述，該順向程式指令PNVF及該逆向程式指令PNVR可為互補訊號，該互補訊號係基於在該單元記憶胞10上的編程數量而被產生。
第8圖係說明一路徑控制訊號產生單元的方塊圖。
請參考第8圖，該路徑控制訊號產生單元200基於一程式數量計數訊號NoPNV而產生一順向程式指令PNVF及一逆向程式指令PNVR。
藉由該順向程式指令PNVF設定的順向電流路徑Ipnv(F)之PNV操作以及藉由該逆向程式指令PNVR設定的逆向電流路徑Inpv(R)之逆向PNV操作可在該記憶體元件的操作中透過其適當的混合而被使用。
混合該逆向程式與該順向程式操作的程式次序可由一記憶體控制器(或一記憶體元件製造者或一使用者)事先設定。
在一示例性實施例中，當由該程式數量計數訊號NoPNV所表示的編程數量係該預定數目的倍數時，該路徑控制訊號產生單元200可輸出該順向程式指令PNVF及該逆向程式指令PNVR以作為該等互補訊號。在另一示例性實施例中，當由該程式數量計數訊號NoPNV所表示的編程數量符合預定參考之至少一者，該路徑控制訊號產生單元200可輸出該順向程式指令PNVF及該逆向程式指令PNVR以作為該等互補訊號
因此，當該路徑控制訊號C_PNV被啟動時，例如至一邏輯高位準，該順向程式指令PNVF被啟動時，例如至一邏輯高位準，以及該逆向程式指令PNVR被關閉(deactivated)時，例如至一邏輯低位準，則該路徑設定電路100 驅動(或轉移)該程式脈衝PGM_pulse至該位元線BL。因此，通過該資料儲存材料12及該雙向存取元件14的一寫入路徑可被形成，且對應該程式脈衝PGM_pulse的資料可被儲存於該資料儲存材料12中。
另一方面，當該路徑控制訊號C_PNV被啟動時，例如至一邏輯高位準，該順向程式指令PNVF未被啟動(inactivated)時，例如至一邏輯低位準，以及該逆向程式指令PNVR被啟動時，例如至一邏輯高位準，則該路徑設定電路100驅動(或轉移)該程式脈衝PGM_pulse至該字元線WL。因此，通過該雙向存取元件14及該資料儲存材料12之一寫入路徑可被形成，且對應該程式脈衝PGM_pulse的資料可被儲存於該資料儲存材料12中。
第9圖及第10圖係說明施加至本發明概念之示例性實施例的PNV脈衝之示意圖。
如上所述，藉由引入該互連-連接型雙向存取元件，本發明概念之實施例可在該資料儲存材料上以順向或逆向執行編程。亦即，可經由自一位元線朝向一字元線所形成的一電流路徑而提供一AC偏壓，以及可經由自該字元線朝向該位元線所形成的一電流路徑而提供該AC偏壓。
在此，該程式脈衝PGM_pulse可在順向及逆向以相同型式被提供。
亦即，如第9(a)圖所示，大量的電流可在短時間被施加以執行一順向的編程至一重置狀態，以及具有一緩慢淬火波形的一電流可被施加以執行該順向的編程至一設定狀態。因此，如第10(a)圖所示，具有如同在該順向編程之相同型式的脈衝可以一逆向編程而被施加至一重置狀態。
第9(b)圖說明方波的程式脈衝係施加以執行一順向編程至該設定狀態，且具有如第10(b)圖所示之相同型式的程式脈衝可以該逆向編程而被施加至該設定狀態。
第11A圖、第11B圖、第12A圖、第12B圖、第13A圖及第13B圖係說明根據本發明概念之示例性實施例的電阻式記憶體元件之操作方法的示意圖。
第11A圖及第11B圖說明一順向編程及一逆向編程的例子係執行於一程式操作中(或於一程式循環中)。由於所有的順向編程及逆向編程係執行於一程式操作中，一相位儲存材料的相位分離可以被根本地避免。
第12A圖及第12B圖說明藉由交替地形成一順向電流路徑Ipnv(F)及一逆向電流路徑Ipnv(R)而執行PNV的例子，以便該資料儲存材料之一電阻狀態符合一目標電阻位準。
在一第一PNV循環中，一順向電流路徑係形成且一程式脈衝係自一位元線側提供至一字元線側，以及一第二PNV循環中，一逆向電流路徑係形成且該程式脈衝係自該字元線側提供至該位元線側。
藉由執行該順向編程及該逆向編程之二者，構成一資料儲存材料的元件之相位分離可以被抑制，且該電阻式記憶體元件的可靠性及壽命可以被改進。
第13A圖及第13B圖說明當順向編程係執行於該PNV循環之間的預定時間時，至少一逆向編程係執行的例子。
藉由執行該順向編程數次，可造成構成一資料儲存材料的元件之相位分離。然而，在示例性實施例中，在相位分離效應的程度影響該記憶體元件的可靠性之前，至少一逆向編程被執行，以便一資料儲存材料之元件分布狀態被刷新。
第14A圖及第14B圖係說明一電阻式記憶體元件的PNV概念之示意圖。
在相關的技術中，如第14A圖所示，由於PNV係僅通過形成至 一方向的一電流路徑而被執行，亦即，自該位元線側至該字元線側，當操作的數量增加時，必定造成一資料儲存材料的相位分離。
另一方面，在本發明概念之實施例中，如第14B圖所示，一電流路徑在該PNV的執行中被改變，舉例來說，該順向編程係執行於該電流增加型PNV操作，而該逆向編程係執行於一電流減少型PNV操作。
因此，由於在構成一資料儲存材料的元件之相位分離被形成之前，該元件分布狀態被刷新。
第15圖係說明根據本發明概念之示例性實施例的一電阻式記憶體元件300之方塊圖。
請參照第15圖，該電阻式記憶體元件300可包含一記憶胞陣列310、一寫入控制電路330、一讀取控制電路340、一輸入/輸出緩衝器350、一控制單元360及一路徑設定電路370。
包含於該記憶胞陣列310的複數單元記憶胞之每一者可包含如第5圖所示之單元記憶胞10。進一步地，在該記憶胞陣列310內的單元記憶胞之每一者係連接至分別的字元線WL及分別的位元線BL。
該控制單元360接收一外部指令訊號CTRL及一外部位址ADD，該外部位址ADD包含一列位址及一行位址，該控制單元360解碼該列位址及該行位址，並產生一路徑控制訊號C_PNV、一順向程式指令PNVF及一逆向程式指令PNVR，其中存取於該記憶胞陣列310內並用於該單元記憶胞之位址資訊係可被合併。該寫入控制電路330自該輸入/輸出緩衝器350接收資料DATA，且在該控制單元360的控制下提供該資料DATA至該路徑設定電路370。
該路徑設定電路370係連接於該位元線及該字元線之間。該路徑設定電路370接收自該寫入控制電路330所提供的一程式脈衝PGM_pulse，且基於該控制單元360所提供之一路徑控制訊號C_PNV、一順向程式指令PNVF 以及一逆向程式指令PNVR而藉由提供並通過該已選位元線及該已選字元線之一順向電流路徑及一逆向電流路徑來執行一程式操作。如上所述，該程式脈衝可以一AC型式且在順向/逆向編程中被提供。
在該控制單元360的控制下，該讀取控制電路340提供讀取自在該記憶胞陣列310內的已選單元記憶胞之資料至該輸入/輸出緩衝器350。
在該電阻性記憶體元件300，由於施加至構成一單元記憶胞的一資料儲存材料之一極性係根據一預定標準而被改變，構成一資料儲存材料的元件之分布狀態可以被刷新。因此，該電阻式記憶體元件300之高可靠性可被確保，且可增加該電阻式記憶體元件之壽命。
在本發明概念之示例性實施例，該寫入控制電路330及該路徑設定電路370可被構成寫入控制單元30。
第16圖係說明根據本發明概念之示例性實施例的一資料處理系統400之方塊圖。
該資料處理系統400可包含一記憶體控制器420，係連接於一主機與一電阻式記憶體元件410之間。
該記憶體控制器420可存取該電阻式記憶體元件410，以響應該主機的請求，且因此該記憶體控制器420可包含一處理器4201、一操作記憶體4203、一主機介面4205及一記憶體介面4207。
該處理器4201可控制該記憶體控制器420的全部操作，以及該操作記憶體4203可依據該記憶體控制器420的操作之需求來儲存一應用程式、資料、一控制訊號及其類似者。
該主機介面4205可執行介於該主機與該記憶體控制器420之間的資料/控制訊號交換之通訊協定轉換，以及該記憶體介面4207可執行介於該記憶體控制器420與該電阻式記憶體元件410之間的資料/控制訊號交換之通訊協 定轉換。
該電阻式記憶體元件410可包含一記憶胞陣列，該記憶胞陣列包含串聯之一資料儲存材料及一互連-連接型雙向存取元件，以作為一單元記憶胞，像是如第5圖所示，以及一路徑設定電路係配置成在該記憶胞陣列的一PNV操作中形成一順向或一逆向之一電流路徑。尤其是，該互連-連接型雙向存取元件具有電流係輸入及輸出通過的端子，係透過互連件來連接至一位元線及一字元線，且因此被配置成提供一AC偏壓至該資料儲存材料。因此，該路徑設定電路可根據該設定電流路徑來順向或是逆向施加該AC型程式脈衝至該單元記憶胞以執行一PNV操作。
在本發明概念之示例性實施例中，第16圖所示之資料處理系統可為一記憶卡，但並不限於此。
第17圖係說明根據本發明概念之另一示例性實施例的一資料處理系統500的方塊圖。
該資料處理系統500可包含一電阻式記憶體元件510、一處理器520、一操作記憶體530及一使用者介面540，並且若需要的話，該資料處理系統500更可包含一通訊模組550。
該處理器520可為一中央處理單元(CPU)，以及該操作記憶體530可依據該資料處理系統500的一操作之需求來儲存一應用程式、資料、一控制訊號及其類似者。該使用者介面540可提供一使用者存取至該資料處理系統500的一環境，以及提供一資料處理程序、一結果以及該資料處理系統500之類似者至該使用者。
該電阻式記憶體元件510可包含一記憶胞陣列，該記憶胞陣列包含串聯之一資料儲存材料及一互連-連接型雙向存取元件，以作為一單元記憶胞，像是如第5圖所示，以及一路徑設定電路係配置成在該記憶胞陣列的一PNV 操作中形成一順向或一逆向之一電流路徑。尤其是，該互連-連接型雙向存取元件具有電流係輸入及輸出通過的端子，係透過互連件來連接至一位元線及一字元線，且因此被配置成提供一AC偏壓至該資料儲存材料。因此，該路徑設定電路可根據該設定電流路徑來順向或是逆向施加該AC型程式脈衝至該單元記憶胞以執行一PNV操作。
第16圖及第17圖所示之資料處理系統可使用一光碟裝置、一可攜式電子裝置的一內部/外部記憶卡、一圖像處理器或應用晶片組。
上述示例性實施例係用於說明，而不限與此。各種替代及相同係有可能的。本發明並不限於此所說明之示例性實施例。本發明也不限制任何特定型式的半導體元件。鑑於本發明所揭露之顯而易見的其他增加、減少或修改，都將落入該等所附申請專利範圍中。
10‧‧‧單元記憶胞
12‧‧‧資料儲存材料
14‧‧‧雙向存取元件
16‧‧‧第一互連件
18‧‧‧第二互連件
BL‧‧‧位元線
WL‧‧‧字元線
Ipnv(F)‧‧‧順向電流路徑
Ipnv(R)‧‧‧逆向電流路徑

Claims (20)

  1. 一種電阻式記憶體元件的單胞，係包含：一種資料儲存材料，係耦合至一第一互連件；以及一種非矽基底型雙向存取元件，係耦合於該資料存取材料與一第二互連件之間。
  2. 如申請專利範圍第1項所述之電阻式記憶體元件的單胞，其中該第一互連件包含一位元線或連接至該位元線之一導線。
  3. 如申請專利範圍第1項所述之電阻式記憶體元件的單胞，其中該第二互連件包含一字元線或連接至該字元線之一導線。
  4. 如申請專利範圍第1項所述之電阻式記憶體元件的單胞，其中該非矽基底型雙向存取元件具有輸入/輸出端子，該輸入/輸出端子係耦合至該第一互連件及該第二互連件。
  5. 如申請專利範圍第4項所述之電阻式記憶體元件的單胞，其中該非矽基型雙向存取元件包含選自一電晶體構成的群組之一者、一混合離子電子導體元件、一雙向閥值開關以及一齊納二極體。
  6. 一種電阻式記憶體元件，係包含：一記憶胞陣列，包含一單元記憶胞，係耦合於一字元線與一位元線之間，其中該單元記憶胞包含串聯耦合的一資料儲存材料及一非矽基底型雙向存取元件；一路徑設定電路，係耦合於該位元線與該字元線之間，適用於基於一路徑控制訊號而提供朝向該位元線或該字元線之一程式脈衝、一順向寫入指令以及一逆向寫入指令；以及一控制單元，係適用於提供一寫入路徑控制訊號、一順向程式指令以及基於一外部指令訊號的一逆向程式指令。
  7. 如申請專利範圍第6項所述之電阻式記憶體元件，其中該單元記憶胞包含一資料儲存材料，係耦合至一第一互連件；一非矽基底型雙向存取元件，係具有連接至該資料儲存材料之一端子；以及一第二互連件，係連接至該非矽基底型雙向存取元件之其他端子。
  8. 如申請專利範圍第6項所述之電阻式記憶體元件，其中該路徑設定電路包含：一第一路徑設定單元，係連接於該位元線及用於提供該程式脈衝的一端子之間，以及適用於基於該路徑控制訊號及該順向寫入指令而轉移該程式脈衝至該位元線之側邊；以及一第二路徑設定單元，係連接於該字元線及用於提供該程式脈衝的端子之間，以及適用於基於該路徑控制訊號及該逆向寫入指令而轉移該程式脈衝至該字元線之側邊。
  9. 如申請專利範圍第6項所述之電阻式記憶體元件，其中該順向程式指令及該逆向程式指令係互補訊號，該等互補訊號係基於編程的數量而產生。
  10. 如申請專利範圍第6項所述之電阻式記憶體元件，其中該第一路徑設定單元包含：一第一開關，適用於基於該順向寫入指令而接收該路徑控制訊號及被驅動；以及一第一驅動器，係耦合於用於提供一接地電壓之一端子與用於提供該程式脈衝之一端子之間，以及適用於基於該第一開關之一輸出訊號而驅動具有該接地電壓或該程式脈衝的位元線。
  11. 如申請專利範圍第6項所述之電阻式記憶體元件，其中該第二路徑設定單元包含：一第二開關，適用於基於該逆向寫入指令而接收該路徑控制訊號及被驅動；以及 一第二驅動器，係耦合於用於提供該接地電壓之端子與用於提供該程式脈衝之端子之間，以及適用於基於該第二開關之一輸出訊號而驅動具有該接地電壓或該程式脈衝的字元線。
  12. 一資料處理系統，係包含：一電阻式記憶體元件，係包含一記憶胞陣列；一控制單元，係適用於控制該記憶胞陣列的一操作；及一路徑設定電路，係適用於提供一程式脈衝至該記憶胞陣列；以及一記憶體控制器，係適用於存取該電阻式記憶體元件，以響應一主機的請求，其中該記憶胞陣列包含一單元記憶胞，係連接於一字元線與一位元線之間，且包含一資料儲存材料及一非矽基底型雙向存取元件，以及其中該路徑設定電路係耦合於該位元線與該字元線之間，以及適用於基於自該控制單元所提供之一路徑控制訊號、一順向寫入指令及一逆向程式指令而提供該程式脈衝至該位元線或該字元線。
  13. 一資料處理系統，係包含：一處理器；一操作記憶體，係適用於儲存一應用程式、資料及該處理器的操作所需之一控制訊號；一電阻式記憶體元件，係包含一記憶胞陣列，該記憶胞陣列具有複數單元記憶胞，該等單元記憶胞係由該處理器存取以及連接於位元線及字元線之間；一控制單元，係適用於控制該記憶胞陣列的一操作；及一路徑設定電路，係適用於提供一程式脈衝至該記憶胞陣列；以及一使用者介面，係適用於在該處理器及一使用者之間執行資料輸入及輸出， 其中該記憶胞陣列包含一單元記憶胞，該單元記憶胞係連接於一字元線與一位元線之間，且該單元記憶胞包含一資料儲存材料及一非矽基底型雙向存取元件，其中該路徑設定電路係連接於該位元線與該字元線之間，且適用於基於自該控制單元所提供之一路徑控制訊號、一順向寫入指令及一逆向程式指令而提供該程式脈衝至該位元線或該字元線。
  14. 一種電阻式記憶體元件的操作方法，該電阻式記憶體元件包含一單元記憶胞，該單元記憶胞包含一資料儲存材料，係耦合至一第一互連件；一非矽基底型雙向存取元件，係耦合於該資料存取材料與一第二互連件之間；及一路徑設定電路，係適用於提供一程式脈衝至該單元記憶胞；該操作方法包含：基於一程式指令，在一程式操作的至少部分循環中，自該路徑設定電路施加該程式脈衝至該第一互連件的一側邊；以及基於該程式指令，在該程式操作的剩餘循環中，自該路徑設定電路施加該程式脈衝至該第二互連件的一側邊。
  15. 一種具有一單元記憶胞的一電阻式記憶體元件之操作方法，該操作方法包含：藉由以一順向施加一程式脈衝以提供一順向程式電流路徑至該單元記憶胞；以及藉由以一逆向施加該程式脈衝以提供一逆向程式電流路徑至該單元記憶胞，其中該單元記憶胞包含於一第一互連件與一第二互連件之間串聯耦合的一資料儲存材料及一非矽基底型雙向存取元件。
  16. 一種電阻式記憶體元件，係包含：一記憶胞陣列，具有耦合於行線與列線之間的複數單元記憶胞；以及 一路徑設定電路，係適用於選擇一單元記憶胞以被編程，以及用於將一順向程式電流路徑或一逆向程式電流路徑經由該對應行線及該對應列線來提供至該已選單元記憶胞。
  17. 如申請專利範圍第16項所述之電阻式記憶體元件，其中各該單元記憶胞包含：一相變材料，係耦合至各該行線；以及一非矽基底型雙向存取元件，係耦合於該相變材料與各該行線之間。
  18. 如申請專利範圍第17項所述之電阻式記憶體元件，其中該相變材料包含鍺-銻-碲(GST)。
  19. 如申請專利範圍第17項所述之電阻式記憶體元件，其中該雙向存取元件包含選自包含一電晶體的群組之一者、一混合離子電子導體元件、一雙向閥值開關元件以及一齊納二極體。
  20. 如申請專利範圍第16項所述之電阻式記憶體元件，其中該寫入控制電路包含：一第一路徑設定單元，係適用於基於一路徑控制訊號而驅動具有一程式脈衝或一接地電壓的對應行線；以及一第二路徑設定單元，係適用於基於該路徑控制訊號而驅動具有該接地電壓或該程式脈衝的對應列線。
TW102141010A 2013-04-25 2013-11-12 電阻式記憶體元件及其操作方法 TWI598877B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130046089A KR20140128482A (ko) 2013-04-25 2013-04-25 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법

Publications (2)

Publication Number Publication Date
TW201442031A true TW201442031A (zh) 2014-11-01
TWI598877B TWI598877B (zh) 2017-09-11

Family

ID=51769345

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102141010A TWI598877B (zh) 2013-04-25 2013-11-12 電阻式記憶體元件及其操作方法

Country Status (4)

Country Link
US (2) US9613690B2 (zh)
KR (1) KR20140128482A (zh)
CN (1) CN104123960B (zh)
TW (1) TWI598877B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739381B (zh) * 2020-04-09 2021-09-11 新唐科技股份有限公司 積體電路、電源驗證電路與電源驗證方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140128482A (ko) * 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
US9105343B2 (en) * 2013-11-13 2015-08-11 Avalanche Technology, Inc. Multi-level cells and method for using the same
CN103559299B (zh) * 2013-11-14 2017-02-15 贝壳网际（北京）安全技术有限公司 清理文件的方法、装置及移动终端
US9972385B2 (en) * 2014-11-04 2018-05-15 Hewlett Packard Enterprise Development Lp Memory array driver
US9990990B2 (en) 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
ITUB20154864A1 (it) * 2015-11-02 2017-05-02 Micron Technology Inc Apparati e metodi per l'accesso a dispositivi di memoria a resistenza variabile.
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10157671B1 (en) * 2017-09-12 2018-12-18 Macronix International Co., Ltd. Fast switching 3D cross-point array
US10354729B1 (en) * 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
JP6961556B2 (ja) * 2018-09-12 2021-11-05 株式会社東芝 半導体集積回路
US11289650B2 (en) 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
US10818351B1 (en) * 2019-04-18 2020-10-27 Samsung Electronicsc Co., Ltd. Phase-change random access memory (PRAM) write disturb mitigation
US11475950B2 (en) 2020-04-01 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Stressing algorithm for solving cell-to-cell variations in phase change memory
US11837285B2 (en) 2021-08-22 2023-12-05 Applied Materials, Inc. Bias temperature instability correction in memory arrays

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8218350B2 (en) * 2000-02-11 2012-07-10 Axon Technologies Corporation Programmable metallization cell structure including an integrated diode, device including the structure, and method of forming same
AU2003233406A1 (en) * 2002-03-15 2003-09-29 Axon Technologies Corporation Programmable structure, an array including the structure, and methods of forming the same
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US7304888B2 (en) * 2005-07-01 2007-12-04 Sandisk 3D Llc Reverse-bias method for writing memory cells in a memory array
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7554832B2 (en) * 2006-07-31 2009-06-30 Sandisk 3D Llc Passive element memory array incorporating reversible polarity word line and bit line decoders
KR101374319B1 (ko) * 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
JP5172269B2 (ja) 2007-10-17 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
US7764534B2 (en) * 2007-12-28 2010-07-27 Sandisk 3D Llc Two terminal nonvolatile memory using gate controlled diode elements
US8194492B2 (en) * 2008-04-08 2012-06-05 Samsung Electronics Co., Ltd. Variable resistance memory device and system
KR101481401B1 (ko) 2008-05-19 2015-01-14 삼성전자주식회사 비휘발성 기억 장치
US8547725B2 (en) * 2008-06-27 2013-10-01 Sandisk 3D Llc Method of programming a nonvolatile memory cell by reverse biasing a diode steering element to set a storage element
US20100078758A1 (en) * 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
KR20100137884A (ko) * 2009-06-23 2010-12-31 삼성전자주식회사 워드 라인 저항을 보상하는 가변 저항 메모리 장치
KR20110061912A (ko) * 2009-12-02 2011-06-10 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8625337B2 (en) * 2010-05-06 2014-01-07 Qualcomm Incorporated Method and apparatus of probabilistic programming multi-level memory in cluster states of bi-stable elements
US8934293B1 (en) * 2010-06-29 2015-01-13 Contour Semiconductor, Inc. Means and method for operating a resistive array
CN102667947B (zh) 2010-09-28 2014-07-23 松下电器产业株式会社 电阻变化型非易失性存储元件的形成方法
US8659929B2 (en) * 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US8659931B1 (en) * 2011-07-13 2014-02-25 Adesto Technologies Corporation Erase and soft program within the erase operation for a high speed resistive switching memory operation with controlled erased states
US20130028010A1 (en) * 2011-07-29 2013-01-31 Qualcomm Incorporated Fast MTJ Switching Write Circuit For MRAM Array
US9183929B2 (en) * 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US9361975B2 (en) * 2013-03-11 2016-06-07 Adesto Technologies Corporation Sensing data in resistive switching memory devices
KR20140128482A (ko) * 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
US20150129829A1 (en) * 2013-11-13 2015-05-14 Crossbar, Inc. One time programmable and multi-level, two-terminal memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739381B (zh) * 2020-04-09 2021-09-11 新唐科技股份有限公司 積體電路、電源驗證電路與電源驗證方法

Also Published As

Publication number Publication date
US20170162262A1 (en) 2017-06-08
KR20140128482A (ko) 2014-11-06
CN104123960B (zh) 2018-08-21
US9613690B2 (en) 2017-04-04
TWI598877B (zh) 2017-09-11
CN104123960A (zh) 2014-10-29
US9818481B2 (en) 2017-11-14
US20140325120A1 (en) 2014-10-30

Similar Documents

Publication Publication Date Title
TWI598877B (zh) 電阻式記憶體元件及其操作方法
US10783965B2 (en) Apparatuses and methods including memory access in cross point memory
TWI431761B (zh) 半導體積體電路裝置
JP5049814B2 (ja) 不揮発性半導体記憶装置のデータ書き込み方法
JP5722874B2 (ja) 垂直ビット線および片側ワード線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ
JP5100554B2 (ja) 半導体記憶装置
US7903448B2 (en) Resistance random access memory having common source line
US9136468B2 (en) Nonvolatile semiconductor memory device
US8111573B2 (en) Nonvolatile semiconductor memory device and method of controlling the same
KR20150030213A (ko) 계단 워드라인 및 수직 비트라인을 가진 3d 어레이 아키텍처를 갖는 비휘발성 메모리 및 이의 방법
US9330781B2 (en) Nonvolatile memory device and memory system including the same
JP2010097662A (ja) 不揮発性半導体記憶装置
US20120069627A1 (en) Nonvolatile semiconductor memory device
KR20150035788A (ko) 비트라인 전압 제어를 가진 3d 어레이 아키텍처를 갖는 비휘발성 메모리 및 이의 방법
EP3799050A1 (en) Techniques to generate & adjust program current pulses for cross-point nonvolatile memory
JP2009224610A (ja) 半導体記憶装置
JP2010123820A (ja) 半導体記憶装置
US9196343B2 (en) Non-volatile semiconductor memory device