ITUB20154864A1 - Apparati e metodi per l'accesso a dispositivi di memoria a resistenza variabile. - Google Patents

Description

< APPARATI E METODI PER L’ACCESSO A DISPOSITIVI DI MEMORIA A

RESISTENZA VARIABILE>

DESCRIZIONE

FONDAMENTO

Campo

La tecnologia divulgata riguarda in genere apparati di memoria e metodi per il funzionamento degli stessi e, in particolare, un dispositivo di memoria avente dispositivo di controllo configurato per determinare un'operazione di accesso su una cella di memoria a resistenza variabile.

Descrizione della Tecnica Correlata

In taluni apparati di memoria, la detenni nazione dello stato (ad esempio, uno stato programmato o uno stato cancellato) di una cella di memoria può essere basata su una pensione di soglia e/o una corrente di lettura associata allo stato. Per talune applicazioni, può essere desiderabile avere una finestra di corrente o tensione di lettura relativamente grande per leggere lo stato della cella di memoria. In aggiunta, può essere desiderabile avere valori di corrente di lettura e/o tensione di soglia relativamente stabili, nel tempo, delle celle di memoria programmate e/o cancellate. Perciò, vi è una necessità di apparati e metodi di aumentare la finestra di lettura e/o migliorare la stabilità della tensione di soglia/corrente di lettura.

BREVE DESCRIZIONE DEI DISEGNI

La figura 1 è uno schema di massima a blocchi di circuito di un dispositivo di memoria secondo una forma di realizzazione.

La figura 2 è una vista isometrica tridimensionale schematica che illustra una cella di memoria secondo talune fonne di realizzazione.

La figura 3A è una illustrazione schematica di un impulso elettrico per accedere in scrittura ad una cella di memoria.

La figura 3B è una illustrazione schematica di un impulso elettrico per accedere in scrittura aduna cella di memoria secondo talune forme di realizzazione.

La figura 4 illustra curve tensione-tempo di colonne e righe di una schiera di memoria illustrante una operazione di accesso secondo talune fonne di realizzazione.

La figura 5A è un grafico di valori di resistenza di una cella di memoria misurati dopo l 'effe th razione di operazioni di accesso a tensioni differenti, secondo talune forme di realizzazione.

La figura 5B è una vista ingrandita di una porzione di una delle curve dalla figura 5A. La figura 6 è un grafico illustrante variazione, nel tempo, nei valori di resistenza di una cella di memoria dopo essere stata scritta utilizzando una operazione di accesso a fase singola e a fase doppia, secondo talune fonne di realizzazione.

La figura 7 è un grafico di variazione nei valori di resistenza di una cella di memoria come una funzione di resistenza, secondo talune forme di realizzazione.

DESCRIZIONE DETTAGLIATA DELLA FORMA PREFERITA DI

REALIZZAZIONE

Taluni apparati di memoria hanno un dispositivo di controllo configurato per determinare una operazione di accesso, quale una operazione di scrittura, su una cella di memoria, ad esempio, una cella di memoria a resistenza variabile, all'interno di una schiera di memoria. Tale operazione di accesso può modificare lo stato della cella di memoria da uno stato (ad esempio, uno stato programmato o uno stato cancellato) ad un altro stato (ad esempio, uno stato cancellato o uno stato programmato). In taluni apparati di memoria, la detenni nazione dello stato della cella di memoria può essere basata su una tensione di soglia e/o una corrente di lettura associate allo stato della cella di memoria. Per talune applicazioni, può essere desiderabile avere una differenza relativamente grande nella tensione di lettura o corrente di lettura tra stati differenti di una lettura di cella di memoria. In aggiunta, può essere desiderabile avere valori di tensione di soglia e/o corrente di lettura relativamente stabili, nel tempo, delle celle di memoria programmate e/o cancellate. Inoltre, può talvolta essere desiderabile ottenere la finestra di lettura e/o la stabilità della corrente di lettura/tensione di soglia relativamente grandi per una data configurazione di cella di memoria tramite la ottimizzazione di un'operazione di accesso, ad esempio attraverso impulsi di accesso di scrittura (programmazione o cancellazione). Perciò, vi è una necessità di migliorare la finestra di lettura e/o migliorare la stabilità della tensione di soglia/corrente di lettura di una cella di memoria tramite operazioni di accesso ottimizzate.

Come qui usata, una operazione di accesso in scrittura può essere una operazione di programmazione o di cancellazione. Per una cella di memoria a resistenza variabile, una operazione di programma può pure essere indicata come una operazione RESET, che può modificare lo stato di resistenza della cella di memoria da uno stato a resistenza relativamente bassa ad uno stato a resistenza relativamente elevata. In modo simile, un'operazione di cancellazione, che, per una memoria a resistenza variabile, può pure essere indicata come una operazione SET, può modificare lo stato di resistenza della cella di memoria da uno stato a resistenza relativamente elevata ad uno stato a resistenza relativamente bassa. Verrà compreso che la terminologia di cui sopra è arbitraria, tuttavia convenzionale, per riferimento ad operazioni di scrittura per applicare stati differenti di memoria su celle di memoria a resistenza variabile.

In aggiunta, sebbene possano essere qui usati gli stati SET e RESET per fare riferimento a stati corrispondenti ad una cella di memoria in genere, quando la cella di memoria include un elemento di memorizzazione e un elemento selettore in cui l'elemento selettore non è sottoposto ad una variazione stabile nella resistenza, si comprenderà che la distinzione ha stati SET e RESET della cella di memoria trae origine dalla differenza di resistenza dell'elemento di memorizzazione.

In talune forme di realizzazione, stati SET e RESET possono corrispondere allo stato "1" e ad uno stato "0", rispettivamente, in un sistema di memoria a singolo bit per cella. Tuttavia, gli stati "1" e "0", quando essi fanno riferimento a stati ad alta e bassa resistenza, possono essere usati in modo intercambiabile, a significare l'opposto. In altre forme di realizzazione, vi possono essere più di due stati di resistenza. Ad esempio, una cella di memoria può avere quattro stati, ad esempio stati di resistenza primo, secondo, terzo e quarto che possono conispondere agli stati "00", "01", "10" e "11" in un sistema di memoria a due bit per cella. Sono possibili ancora altre forme di realizzazione, in cui i primi otto stati di resistenza rappresentano gli stati in un sistema di memoria a tre bit per cella, e dove gli stati di resistenza dal primo al sedicesimo rappresentano gli stati in un sistema di memoria a quattro bit per cella.

La figura 1 illustra schematicamente uno schema a blocchi di circuito di un dispositivo di memoria 2 secondo talune forme di realizzazione. Il dispositivo di memoria 2 include una schiera di memoria 12 che comprende una molteplicità di colonne 20 e una molteplicità di righe 22. La schiera di memoria 12 comprende inoltre una molteplicità di celle di memoria 30 in corrispondenza di ciascun incrocio tra una colonna 20 e una riga 22. Per convenzione, le colonne 20 possono pure essere indicate come linee di cifre, in particolare come linee di bit, e le file 22 possono pure essere indicate come linee di parole.

Il dispositivo di memoria 2 include, in aggiunta, un decodificatore 4 di colonna, collegato elettricamente alle colonne 20, e un decodificatore 10 di riga collegato elettricamente alle righe 22, secondo talune forme di realizzazione.

Il dispositivo di memoria 2 include inoltre un pilota 8 di riga, che può essere un pilota di linea di parole, collegato elettricamente alle righe 22, e un amplificatore di rilevamento 6 collegato elettricamente alle colonne 20. Durante una operazione di accesso, vengono attivate una delle righe 22 è una o più delle colonne 20, specificate da un indirizzo in un comando.

Ancora con riferimento alla figura 1, in talune fonne di realizzazione, la schiera di memoria 10 è inoltre collegata ad un dispositivo 14 di controllo di memoria, configurato per controllare le varie operazioni di accesso sulla schiera di memoria 12, che includono operazioni di scrittura e lettura. Durante il funzionamento, il dispositivo 14 di controllo di memoria è configurato per ricevere segnali da un elaboratore per accedere ad una o più celle di memoria 30 nella schiera di memoria 12. Il dispositivo di controllo 14 è, a sua volta, configurato per trasmettere un comando di accesso in memoria alla schiera di memoria 12 attraverso il decodificatore 4 di colonna e il decodificatore 10 di riga. Un indirizzo fisico di una cella di memoria 30, a cui dover accedere, può essere specificato da un indirizzo di cella di memoria incluso nel comando di accesso in memoria. L'indirizzo di cella di memoria può includere un indirizzo di colonna e/o un indirizzo di riga conispondenti alla colonna e alla riga da attivare (colonna 20S e riga 22S in figura 1), al fine di accedere ad una cella di memoria bersaglio (cella T in figura 1). Dopo aver ricevuto rindirizzo di cella di memoria, il decodificatore 4 di colonna è configurato per decodificare un indirizzo di colonna e selezionare una colonna da attivare, e, in modo simile, il decodificatore 10 di riga è configurato per decodificare un indirizzo di riga e selezionare una riga da attivare. Quando la operazione di accesso è una operazione di scrittura, il dispositivo 14 di controllo di memoria, determinando la attivazione di una colonna selezionata e/o una riga selezionata, è configurato per detenninare una variazione di stato della cella di memoria 30.

Durante il funzionamento, le celle di memoria 30 di schiera di memoria 10 possono essere classificate sulla base delle differenti polarizzazioni che le celle di memoria 30 ricevono. La cella bersaglio T è ubicata ad una intersezione tra la colonna selezionata 20S e la riga selezionata 22S. In aggiunta, celle di memoria a lungo la colonna selezionata 20 che vengono inibite da righe non selezionate, sono etichettate come celle B, mentre celle di memoria lungo la riga selezionata 22, che sono inibite da colonne non selezionate, vengono etichettate come celle A. Le celle rimaste, nelle intersezioni di righe e colonne non selezionate, sono etichettate come celle C. Le polarizzazioni relative che celle differenti possono ricevere secondo fonne di realizzazione verranno descritte maggiormente in dettaglio in quanto segue, ad esempio con riferimento alla figura 4.

La figura 2 illustra una cella di memoria 30 in una schiera di memoria a punti di incrocio simile alla schiera di memoria 12 descritta sopra rispetto alla figura 1, secondo talune forme di realizzazione. La cella di memoria 30, in figura 2, è una cella di memoria a resistenza variabile, e può cambiare tra stati di resistenza primo e secondo, in risposta a segnali elettrici. Sebbene in figura 2, per chiarezza, venga illustrata soltanto una cella di memoria 30, si comprenderà che vi possono essere una molteplicità di celle di memoria 30 in una schiera di memoria a punti di incrocio avente una molteplicità di linee colonna 20 e una molteplicità di linee riga 22. Nella forma di realizzazione illustrata, la cella di memoria 10 include un elemento di memorizzazione 34 e un elemento selettore 38 che sono configurati per essere elettricamente accessibili attraverso una linea colonna 20, che può essere una linea di numeri, e una linea riga 22, che può essere una linea di parole. La cella di memoria 30 è in una configurazione a catasta, e può inoltre includere un primo elettrodo 32 che collega la linea colonna 20 e l'elemento di memorizzazione 34, un elettrodo mediano 36, che collega l'elemento di memorizzazione 34 e l’elemento selettore 38, e un secondo elettrodo 40, che collega l'elemento selettore 38 e la linea riga 22.

In talune forme di realizzazione, uno o ambedue tra l'elemento selettore 38 e l'elemento di memorizzazione 34 possono comprendere materiali di calcogenuro. Quando sia l’elemento selettore 38 che l'elemento di memorizzazione 34 comprendono materiali di calcogenuro, l'elemento di memorizzazione 34 può comprendere un materiale di calcogenuro che può essere sottoposto ad una variazione di fase che è stabile e non volatile a temperatura ambiente. D'altro canto, l'elemento selettore 38 può comprendere un materiale di calcogenuro che non viene sottoposto ad una simile variazione di fase stabile e non volatile. Quando l'elemento di memorizzazione 34 include un materiale di calcogenuro, la cella di memoria 30 a resistenza variabile può essere indicata come una cella di memoria a variazione di fase.

Esempi di materiali di calcogenuro, inclusi nell’elemento di memorizzazione 34, includono composizioni di calcogenuro ad esempio una lega che include almeno due degli elementi all'interno del sistema di leghe di indio (In)-antimonio (Sb) e tellurio (Te) (IST), ad esempio In2Sb2Te5, In1Sb2Te4, IniSb4Te7, etc., o una lega includente almeno due degli elementi all'interno del sistema di leghe di germanio (Ge)-antimonio (Sb)-tellurio (Te) (GST), ad esempio GegSbiTeg, Ge2Sb2Tes, GeiSb2Te4, GeiSb4Te7, Ge4Sb4Te7, etc.. Altri sistemi di leghe di calcogenuri che possono essere inclusi in un elemento di memorizzazione 34 includono Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al -Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, e Ge-Te-Sn-Pt, ad esempio. La notazione di composizione chimica di unità con un riattino, come qui usata, indica gli elementi inclusi in una miscela o composto particolare, e non è volta a rappresentare una stechiometria particolare che coinvolge gli elementi indicati.

Esempi di elemento selettore 38 a base di calcogenuro includono un selettore a due terminali comprendente un materiale di calcogenuro, che viene talvolta indicato come un Interruttore Ovonico a Soglia (OTS). Un OTS può includere una composizione di calcogenuri che include uno qualsiasi dei sistemi a lega di calcogenuri descritti sopra per l’elemento di memorizzazione 34. In aggiunta, l'elemento selettore 38 può inoltre comprendere un elemento, ad esempio As, per eliminare cristallizzazione. Esempi di materiali OTS includono, tra gli altri, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, e Ge-As-Bi-Se.

Esempi di elementi selettore non a base di calcogenuri includono un dispositivo a due terminali (ad esempio, un interruttore), quale un diodo, un Interruttore Ovonico a Soglia (OTS), una giunzione tunnel, o un interruttore a conduzione elettronica ionica miscelata (MIEC), tra altri dispositivi a due tenninali. In alternativa, esempi dell'elemento selettore includono un dispositivo a tre terminali (ad esempio, un commutatore) quale un transistore ad effetto di campo (FET), o un transistore a giunzione bipolare (BJT), tra altri elementi di commutazione.

Ancora con riferimento alla figura 2, la cella di memoria 30 può essere in uno stato di resistenza che può essere uno stato a resistenza relativamente elevata (HRS), pure conosciuto come lo stato RESET, o uno stato a resistenza relativamente bassa (LRS), pure conosciuto come lo stato SET. Gli stati RESET e SET possono avere un rapporto di resistenza, ad esempio, tra due e 1 milione.

In aggiunta, sebbene gli stati SET e RESET possano qui essere usati per fare riferimento, nel complesso, a stati di una cella di memoria (che possono includere elementi di memorizzazione e/o selettori), si comprenderà che la distinzione tra stati SET e RESET della cella di memoria possa trarre origine dalla differenza di resistenza dell'elemento di memorizzazione.

Come sopra descritto, in talune fonne di realizzazione, la cella di memoria 30 può essere una cella di memoria a variazione di fase (PCM). Può essere effettuata una operazione di RESET in una cella PCM, ad esempio, applicando una tensione RESET o un impulso di corrente sufficiente a fondere almeno una porzione di un elemento di memorizzazione comprendente un materiale di calcogenuro e raffreddarla, di modo che almeno una porzione dell'elemento di memoria diventi raffreddata in una fase amorfa. In aggiunta, può essere effettuata una operazione SET in una cella PCM, ad esempio, applicando una corrente SET sufficiente a cristallizzare abbastanza un elemento di memoria comprendente il materiale di calcogenuro, di modo che il suo stato a resistenza minore sia distinguibile in un'operazione di lettura dallo stato a resistenza più elevata, maggiormente amorfo (stato RESET). Ad esempio, dopo un'operazione SET, una maggior parte del materiale di elemento di memoria può essere cristallina.

Gli inventori hanno scoperto che, in talune circostanze, uno o più elementi all'intemo di uno o ambedue tra l'elemento di memorizzazione 34 elemento selettore 38 possono migrare nel tempo e/o in cicli di scrittura. Ad esempio, senza essere legati a qualsiasi teoria, atomi di Te che possono essere presenti in uno o ambedue tra l'elemento di memorizzazione 34 che l'elemento selettore 38 possono migrare verso un elettrodo polarizzato in modo positivo, ad esempio Telettrodo superiore, mentre atomi di Ge e/o Sb, che possono essere presenti in uno o ambedue tra l'elemento di memorizzazione 34 e/o l'elemento selettore 38, migrano gradualmente verso un elettrodo polarizzato negativamente, ad esempio Telettrodo di fondo. Tale migrazione può essere localizzata all'intemo degli elementi di memorizzazione o selettori, o estendersi oltre gli elementi di memorizzazione o selettori. Tale migrazione può determinare modifiche a composizioni locali, determinando degradazione di varie metriche di prestazione delle celle di memoria. Esempi di degradazioni includono variazioni, nel tempo, della finestra della tensione di soglia, insuccessi di durata di ciclizzazione e circuito aperto elettrico catastrofico determinato da fonnazione di spazi vuoti all'intemo della cella di memoria da elettromigrazione, per citarne alcuni. Inoltre, senza essere legati a qualsiasi teoria, gli inventori hanno scoperto che tale migrazione può essere più pronunciata durante una operazione di accesso RESET, durante la quale la temperatura della cella di memoria 30 può raggiungere una temperatura più elevata a confronto con altre operazioni di accesso, quali operazioni SET e READ, e durante la quale almeno porzioni delTelemento di memorizzazione 34 possono almeno in temporaneamente fondersi, detenninando una diffusione relativamente più rapida degli elementi in migrazione. Per alleviare gli effetti nocivi di migrazione di atomi all'intemo della cella di memoria 30, come sopra descritto, gli inventori hanno scoperto che è vantaggioso usare un doppio impulso, che include impulsi di polarità opposte, durante un'operazione di accesso su una cella di memoria a resistenza variabile, quale una memoria a variazione di fase. Perciò, in quanto segue, vengono descritti un apparato e un metodo, in cui viene implementato un accesso a doppio impulso.

Con riferimento alla figura 3A, un dispositivo di controllo di memoria può essere configurato per effettuare una operazione di accesso 50 su una cella di memoria a resistenza variabile detemiinando la applicazione, tra un primo elettrodo e un secondo elettrodo, di un impulso 52 avente un prima polarità. L'impulso illustrato 52 può, ad esempio, essere un impulso RESET, e la prima polarità può essere una polarità positiva ottenuta ponendo una tensione positiva sull'elettrodo superiore (32 in figura 2) rispetto all'elettrodo inferiore (40 in figura 2). In alternativa, la prima polarità può essere una polarità positiva, ottenuta ponendo una tensione positiva sulla colonna (20 di figura 2) rispetto alla riga (22 in figura 2). L'impulso 52 può avere una larghezza 60 di impulso (tRESEr)·Nella forma di realizzazione illustrata, la ampiezza di impulso (Vres) rappresenta la tensione applicata all'elemento di memorizzazione della cella di memoria. Tuttavia, si comprenderà che quando fimpulso viene applicato attraverso una combinazione dell'elemento di memorizzazione e un elemento selettore, la corrispondente ampiezza 56 di impulso (Vres) può essere maggiore della quantità di tensione ulterionnente caduta attraverso l'elemento selettore. Solo a titolo di esempio, per una cella di memoria avente un elemento selettore che scende a circa 1 V, le tensioni sopra indicate dovrebbero essere aumentate di almeno circa 1 V.

In figura 3A, sebbene fimpulso 52 sia presentato come avente una ampiezza 56 di impulso (Vres) che è costante, fonne di realizzazione non sono limitate in questa maniera. Si comprenderà che Vres può essere variabile nel tempo. In forme di realizzazione con Vres variabile nel tempo, la ampiezza 56 di impulso può rappresentare una ampiezza di picco o una ampiezza mediata nel tempo.

Con riferimento alla figura 3B, un dispositivo di controllo di memoria può essere configurato per determinare una operazione 70 di accesso a doppio impulso in due fasi successive su una cella di memoria variabile, secondo talune forme di realizzazione. L'operazione 70 di accesso a doppio impulso include la applicazione di un primo impulso 74 durante una prima fase e un secondo impulso 86 durante una seconda fase. In figura 3B, soltanto per scopi illustrativi, non sono inclusi altri eventi nelle fasi prima e seconda, tranne che per gli impulsi primo e secondo, rispettivamente 74 e 86. Tuttavia, si comprenderà che altri eventi correlati all'operazione di scrittura su una cella possono essere inclusi in una o ambedue le fasi prima e seconda quale, ad esempio, un evento di formazione di soglia o un ritardo, come descritto maggiormente in dettaglio rispetto alla figura 4. Il primo impulso 74 ha una combinazione di una prima polarità, una prima larghezza 82 di impulso (ÌRESET), e una prima ampiezza 78 di impulso (Vres), scelte per fare in modo che la cella di memoria venga sottoposta ad una variazione di stato. Il primo impulso illustrato 74 può essere un impulso di scrittura e, più in particolare, un impulso RESET, ad esempio per pone la cella di memoria in uno stato a resistività relativamente elevata. La prima polarità può essere una polarità positiva ottenuta, ad esempio, ponendo una tensione positiva sulfelettrodo superiore (32 in figura 2) rispetto all'elettrodo inferiore (40 in figura 2). In alternativa, la prima polarità può essere una polarità positiva ottenuta ponendo una tensione positiva sulla colonna (20 in figura 2) rispetto alla riga (22 in figura 2). Il primo impulso 74 può avere una prima larghezza 82 di impulso (ÌRESET) che, ad esempio, può essere tra circa 1 ns e circa 1000 ns, tra circa 10 ns e circa 500 ns, o tra circa 50 ns e circa 200 ns, ad esempio circa 100 ns. Il primo impulso 74 può avere una prima ampiezza 78 di impulso (Vres) tra circa 0, 1 V e circa 10 V, tra circa 0,5 V e 5 V, tra circa 1 V e circa 3 V, o tra circa 1 ,3 V e 1 ,8 V.

A differenza dell'operazione 50 di accesso in memoria descritta sopra rispetto alla figura 3A, l'operazione 70 di accesso a doppio impulso di figura 3B include inoltre, successivamente al primo impulso 74, l'applicazione di un secondo impulso 86 avente una seconda polarità, una seconda ampiezza 90 (Vn) di impulso, e una seconda durata 94 (tn). La seconda polarità è opposta alla prima polarità del primo impulso 74 e, nella forma di realizzazione illustrata, può essere ottenuta, ad esempio, ponendo una tensione negativa sull'elettrodo superiore (32 in figura 2) o la colonna (20 in figura 2) rispetto all'elettrodo inferiore (40 in figura 2) o la riga (22 in figura 2), che può essere conseguita invertendo le polarità degli elettrodi primo e secondo successivamente al primo impulso In talune forme di realizzazione, il secondo impulso 86 può avere una larghezza 94 di impulso (t„) che è simile, neirintervallo, alla larghezza 82 di impulso del primo impulso 74. Ad esempio, rimpulso 86 può avere una larghezza 94 di impulso che può essere, ad esempio, tra circa 1 ns e circa 1000 ns, tra circa 10 ns e circa 500 ns, o tra circa 50 ns e circa 200 ns, ad esempio circa 100 ns.

A differenza del primo impulso 74, tuttavia, il secondo impulso 86 ha una seconda ampiezza 90 (Vn) di impulso che è inferiore alla prima ampiezza 78 di impulso. In talune fonne di realizzazione, il secondo impulso 86 può avere una seconda ampiezza 90 (Vn) che è inferiore di circa il 90% alla prima ampiezza 78 di impulso, inferiore di circa Γ80% alla prima ampiezza 78 di impulso, o inferiore di circa il 70% alla prima ampiezza 78 di impulso. In altre forme di realizzazione, il secondo impulso 86 può avere una ampiezza 90 (Vn) che è tra circa il 10% e circa il 90% della prima ampiezza 78 di impulso, tra circa il 15% e circa Γ80% della prima ampiezza 78 di impulso, o tra circa il 15% e circa il 70% della prima ampiezza 78 di impulso.

Similmente airimpulso 52 descritto sopra rispetto alla figura 3A, nella fonna di realizzazione illustrata, le ampiezze 78 (Vres) e 90 (Vn) di impulso rappresentano tensioni applicate attraverso l'elemento di memorizzazione della cella di memoria. Tuttavia, si comprenderà che quando l'impulso è applicato attraverso una combinazione deH'elemento di memorizzazione e l'elemento selettore, le corrispondenti ampiezze di impulso possono essere maggiori della quantità di tensione applicata in aggiunta attraverso l'elemento settore.

In modo simile a quanto descritto sopra rispetto alla figura 3A, sebbene gli impulsi primo e secondo 74 e 86 siano rappresentati come aventi rispettivamente ampiezze 78 (Vres) e 90 (Vn) di impulso, che sono costanti, le fonne di realizzazione non sono limitate in questa maniera. Si comprenderà che Vres e/o Vn possono essere variabili nel tempo. In forme di realizzazione con Vres e/o Vn variabili nel tempo, le ampiezze 78 e 90 di impulso possono rappresentare ampiezze di picco o ampiezze mediate nel tempo. Al momento del completamento della operazione 70 di accesso a doppio impulso, la cella di memoria può avere un valore di resistenza Rjeset+/.che può essere, ad esempio, tra circa 10 Ω e circa 10 Ω, tra circa 10 Ω e circa 10 Ω, o tra circa 10 Ω e circa 10 Ω. In talune forme di realizzazione, la combinazione dei vari parametri sopra descritta, comprese ampiezze prima e seconda 78 e 90 di impulso e larghezze prima e seconda 82 e 94 di impulso può essere scelta di modo che il valore di resistenza risultante 98 (Rreset+/-), misurato dopo completamento degli impulsi primo e secondo 74 e 86, sia più elevato del valore di resistenza (Rreset+64 in figura 3A), misurato dopo completamente soltanto del primo impulso 74 senza applicare il secondo impulso 86, similmente alla operazione di accesso 50 di figura 3A. Nella forma di realizzazione illustrata, Rreset+/.è maggiore di Rreset+per un fattore di >= 1,5 x, >= 2,0 x, o >= 2,5 x. Si comprenderà che tale aumento nel valore di resistenza delle celle di memoria, che sono in stati RESET, può vantaggiosamente fornire una finestra di lettura superiore per la schiera di memoria. Una finestra di lettura può essere definita sulla base di una differenza nelle tensioni di soglia e/o valori di corrente tra celle di memorie in uno stato RESET e celle di memoria in uno stato SET. Ad esempio, una cella di memoria la cui tensione di soglia è maggiore di una certa tensione e/o una corrente di lettura inferiore ad un certo livello, può essere associata alla cella di memoria che si trova in uno stato programmato (ad esempio, uno stato RESET), mentre una tensione di soglia inferiore ad una certa tensione, e/o una corrente di lettura superiore ad un certo livello possono essere associate alla cella di memoria che si trova in uno stato cancellato (ad esempio, uno stato SET).

Nella forma di realizzazione illustrata in figura 3B, le polarità degli elettrodi primo e secondo vengono commutate immediatamente dopo la applicazione del primo impulso 74, di modo che il secondo impulso 86 segua immediatamente il primo impulso. Come qui usato, un evento che si verifica "immediatamente" dopo un evento precedente fa riferimento ad un evento che si verifica tanto rapidamente quanto il dispositivo lo consente entro vincoli fisici del dispositivo che includono, ad esempio, ritardi RC delle linee di conduzione e ritardi di segnale tra vari componenti quali il dispositivo di controllo ed il pilota. In un altro esempio, quando il dispositivo di memoria include, come dispositivo di selezione, un transistore, le polarità degli elettrodi primo e secondo possono essere commutate invertendo le polarità ha il source e il drain. Perciò, in varie forme di realizzazione, uno scorrimento di tempo da picco a picco, tra una ampiezza di picco 78 del primo impulso 74 e una ampiezza di picco 90 del secondo impulso 86 che segue immediatamente il primo impulso 74 può essere, ad esempio, inferiore a 50 ns, inferiore a circa 10 ns, o inferiore a circa 5 ns. In altre forme di realizzazione, un ritardo più lungo dopo applicazione del primo impulso 74 può essere introdotto durante la prima fase prima dell'inizio della seconda fase, o dopo Γιηιζιο della seconda fase, prima della applicazione del secondo impulso 86. Un esempio di tale forma di realizzazione è descritto nel seguito rispetto alla figura 4. Quando incluso, il ritardo può essere, ad esempio, tra circa 1 ns e circa 10 ns, tra circa 10 ns e circa 10 ps, o tra circa 100 ns e circa 1 ps.

In talune celle di memoria a resistenza variabile, la cella di memoria può essere sottoposta a soglia prima di essere scritta. Ad esempio, quando uno o ambedue tra l'elemento di memorizzazione e/o l'elemento selettore include un materiale di calcogenuro, come descritto sopra, la cella di memoria può dapprima essere sottoposta ad un evento di soglia in corrispondenza di una tensione critica, qui indicata come tensione di soglia (VTH) prima di essere sottoposta ad una variazione di stato, ad esempio una variazione di fase dell'elemento di memorizzazione. Come qui usato, un evento di soglia fa riferimento ad una riduzione brusca in tensione seguita da un rapido aumento in corrente attraverso la cella di memoria. In seguito all'evento di soglia, la cella di memoria può rimanere sottoposta a soglia cosi a lungo quanto viene mantenuta una quantità sufficiente di corrente, talvolta indicata come corrente di mantenimento

(IHOLD) attraverso la cella di memoria. Nella forma di realizzazione che segue, descritta rispetto alla figura 4, si ipotizza una cella di memoria con resistenza variabile a soglia commutata, in cui la cella di memoria viene dapprima sottoposta a soglia; ossia, la cella è posta in uno stato a bassa impedenza in modo da consentire che corrente sufficiente passa attraverso la cella di memoria per abilitare le varie operazioni di accesso, comprese scrittura e lettura. Lo stesso evento di formazione di soglia può essere relativamente breve a confronto con i tempi di accesso complessivi.

Con riferimento alla figura 4, un dispositivo di controllo di memoria può essere configurato per detenninare una operazione di accesso a doppio impulso su una cella di memoria a resistenza variabile, secondo talune forme di realizzazione. In particolare, la figura 4 illustra curve tensione-tempo (V-T) conispondenti ad una operazione di accesso RESET di una schiera di memoria con punti di incrocio eseguita tramite una colonna e una riga, in cui viene effettuata una operazione di accesso a doppio impulso su una cella di memoria che include un selettore di commutazione a soglia (ad esempio, OTS). In figura 4, curve V-T 136 e 138 rappresentano evoluzioni nel tempo di tensioni su una colonna selezionata e una riga selezionata, rispettivamente, in cui la operazione di accesso RESET comprende una prima fase 112 che include la applicazione di una prima polarizzazione 144b (dopo formazione di soglia), seguita da una seconda fase 116 che include la applicazione di una seconda polarizzazione (148b) di polarità opposta. Si dovrebbe comprendere che, sebbene in figura 4 la determinazione dell'operazione di accesso ad impulso doppio sia stata illustrata utilizzando curve tensione-tempo che illustrano tensioni variabili nel tempo su colonne e righe, forme di realizzazione qui divulgate non sono limitate in questo modo. Risultati simili possono essere ottenuti utilizzando ampiezze di corrente variabili nel tempo.

Nella fonna di realizzazione illustrata, la prima fase 112 viene avviata in corrispondenza di un tempo di selezione (t=tSEL), e la seconda fase 116 inizia presso un tempo di rilascio (t=tREL)· Nell'istante t=0 una molteplicità di colonne e righe della se ITI era di memoria a punti di incrocio, comprendente una colonna ed una riga da selezionare (ad esempio, 20S, 22S in figura 1), per accedere ad una cella bersaglio (ad esempio, la cella T in figura 1), nonché colonne e righe da inibire (ad esempio, per inibire le celle rimaste, ad esempio le celle A, B e C in figura 1), possono essere precaricate a VCOL DESEL e

VROW DESEL·

In tSEL, una prima polarizzazione di selezione 144a può essere applicata alla cella T, ad esempio, applicando VCOL SEL sulla colonna selezionata, come indicato dalla curva V-T 136, e applicando VR0WSEL sulla riga selezionata, come indicato dalla curva V-T 138, che pone la cella T nella prima polarizzazione di selezione 144a e, come conseguenza, corrente fluisce dalla colonna selezionata, attraverso la cella T, alla riga selezionata. In questa condizione, celle A e celle B possono essere sotto polarizzazioni di inibizione, rispettivamente 142 e 140. Sebbene nella fonna di realizzazione illustrata VCOL DESEL e

VROW DESEL siano sostanzialmente allo stesso livello di tensione di modo che le celle C siano essenzialmente sotto polarizzazione zero, si comprenderà che VCOL DESEL e VROw DESEL possono essere a livelli tensione differenti, di modo che le celle C abbiano una polarizzazione diversa da zero.

Le ampiezze relative di VCOL SEL, VROW SEL, VCOL DESEL e VROw DESEL possono essere scelte per essere a tensioni idonee, a seconda dell'approccio desiderato di polarizzazione di schiera. In talune forme di realizzazione, una cella T può essere sottoposta ad una polarizzazione tra circa 4 V e circa 10 V, mentre celle di tipo A e B possono essere sottoposte a circa il 50% della polarizzazione della cella T, ad esempio tra circa 2 V volte e 5 V, e celle C possono essere sottoposte a circa 0 V.

Ancora con riferimento alla figura 4, dopo una certa quantità di tempo in cui la cella di memoria è stata posta sotto la prima polarizzazione di selezione 144a, la cella T può essere sottoposta a soglia ad un tempo di soglia (t=trH)·Dopo le soglie della cella T, la polarizzazione attraverso la cella T viene ridotta ad una prima polarizzazione 144b, che può essere una polarizzazione avente una ampiezza simile alla prima ampiezza di impulso 78 descritta sopra rispetto alla figura 3B. La prima polarizzazione 144b può avere una ampiezza tra, ad esempio, 0,1 V e circa 10 V, tra circa 0,5 V e 5 V, tra circa 1 V e circa 3 V, o tra circa 1,3 V e 1,8 V. In aggiunta, la prima polarizzazione 144b può avere una durata 182 come misurata ha trae un tempo di rilascio (t=tRRr.) che, ad esempio, può essere tra circa 1 ns e circa 1000 ns, tra circa 10 ns e circa 500 ns, o tra circa 50 ns e circa 200 ns, ad esempio circa 100 ns. In corrispondenza del tempo di rilascio (ÌAREL), la cella T può essere rilasciata, almeno momentaneamente, dalla condizione di sottoposizione a soglia, secondo talune forme di realizzazione.

Successivamente, una seconda polarizzazione di selezione 148a può essere applicata attraverso la cella T ad un secondo tempo di selezione (t=tSEL2) secondo talune forme di realizzazione. Secondo la forma di realizzazione illustrata, vi può essere un ritardo

O-DELAY) ha il rilascio della cella T in da una condizione di sottoposizione a soglia e la applicazione della seconda polarizzazione di selezione 148a in W?. Come spiegato rispetto alla operazione 70 di accesso a doppio impulso descritta sopra rispetto a 3B, la durata di ÌDELAY può essere dovuta a vincoli fisici quali, ad esempio, ritardi RC delle linee di conduzione e ritardi di segnale ha vari componenti quali il dispositivo di contiOllo ed il pilota, le cui durate possono essere inferiori a circa 50 ns , inferiori a circa 10 ns, o inferiori a circa 5 ns.

In talune circostanze, una volta che la corrente che passa attraverso una cella di memoria a resistenza variabile scende al di sotto di una minima corrente di mantenimento, la cella di memoria non verrà più mantenuta in una condizione di sottoposizione a soglia. Tuttavia, la tensione di soglia della cella di memoria può non ritornare immediatamente al suo valore originale di tensione di soglia prima di essere sottoposta a soglia, tuttavia può recuperare la tensione originale soglia in un periodo di tempo. Ad esempio, la tensione di soglia può recuperare alfintemo di un certo periodo di recupero. In talune forme di realizzazione, può essere introdotto un ritardo ÌDELAY più lungo, di modo che la tensione di soglia della cella di memoria recuperi ad un valore particolare dopo che la cella T è stata rilasciata dalla condizione di sottoposizione voglia. In queste fonne di realizzazione, la seconda polarizzazione di selezione 148a può essere applicata all'intemo di un ÌDELAY di circa 5 microsecondi, entro circa 500 nanosecondi, o entro circa 50 nanosecondi, in t=tSEL2, dal tempo di rilascio della cella di memoria in ÌREL- In altre fonne di realizzazione, il ÌDELAY può essere scelto di modo che la tensione di soglia della cella di memoria abbia recuperato meno di circa il 90% del suo valore prima di essere sottoposta a soglia in bri™, meno di circa Γ80% del suo valore prima di essere sottoposta a soglia in t=ti3⁄4o meno di circa 70% del suo valore prima di essere sottoposta a soglia in t=trH·La seconda polarizzazione di selezione 148a, illustrata in figura 4, può corrispondere al valore di soglia ridotto scelto in particolare.

Ancora con riferimento alla figura 4, dopo una certa quantità di tempo in cui la cella di memoria è stata posta nella seconda polarizzazione di selezione 148a, la cella T può essere sottoposta a soglia per una seconda volta, ad un secondo tempo di soglia (tArm). La seconda polarizzazione di selezione 148a può essere inferiore in ampiezza alla prima polarizzazione di selezione 144a, a seconda della lunghezza del ritardo ÌDELAY come sopra descritto.

Dopo che la cella C è stata sottoposta a soglia per la seconda volta in t=trH2, la polarizzazione attraverso la cella T può essere ridotta ad una seconda polarizzazione 148b. La seconda polarizzazione 148b può avere una seconda durata 194 che è simile alla seconda durata 94 descritta sopra rispetto alla figura 3B. La seconda polarizzazione 148b può avere una ampiezza di seconda polarizzazione che è inferiore all'ampiezza della prima polarizzazione 144b. In talune forme di realizzazione, la seconda polarizzazione 148b può avere una ampiezza che è inferiore di circa il 90%, inferiore di circa Γ80%, o inferiore di circa il 70% della prima polarizzazione 144b. In talune altre forme di realizzazione, la seconda polarizzazione 148b può avere una ampiezza che è ha circa il 20% e circa il 90%, tra circa il 30% e circa Γ80%, o tra circa il 40% e circa il 70% della prima polarizzazione 144b.

In talune fonne di realizzazione, quando la seconda polarizzazione 148b viene applicata prima di un recupero significativo di soglia (ad esempio, un tDELAY=0) della cella di memoria a resistenza variabile, può essere evitata una seconda polarizzazione di selezione di 148a, che è maggiore, in ampiezza, di una successiva seconda polarizzazione 148b. In queste fonne di realizzazione (ad esempio, un tDELAY=0), la seconda polarizzazione 148b può essere applicata direttamente dopo t=tSEL2, invece di dopo t=txH2, come illustrato in figura 4, evitando pertanto una seconda polarizzazione di selezione 148a per determinare il secondo evento di soglia in 1⁄23⁄4■

In aggiunta, in altre fonne di realizzazione (non mostrate), possono essere applicate, in t=trH2, una seconda polarizzazione di selezione 148a e/o una seconda polarizzazione 148b che possono essere inferiori alla tensione di soglia che la cella di memoria a resistenza variabile può avere recuperato in t=trH2·In queste forme di realizzazione, la seconda polarizzazione di selezione 148a e/o la seconda polarizzazione 148b che vengono applicate possono essere insufficienti per indurre il secondo evento di soglia in ίτΗ2 essendo al contempo ancora efficaci nel conseguire gli effetti benefici qui descritti. Ancora con riferimento alla figura 4, successivamente, in corrispondenza di un tempo di deselezione t=tDESEL, la colonna selezionata e la riga selezionata possono essere fatte ritornare alla condizione di precarica, VCOL DESEL e VROW DESEL, rispettivamente, per completare la operazione di accesso RESET.

Si comprenderà che il verso della polarizzazione e il verso risultante di flusso di corrente sono opposti tra la prima polarizzazione di selezione 144a/prima polarizzazione 144b (ossia, la prima fase 112) e la seconda polarizzazione di selezione 148a/seconda polarizzazione 148b (ossia, la seconda fase 116). Durante la applicazione della prima polarizzazione di selezione 144a/prima polarizzazione 144b/, la colonna selezionata è ad una tensione più elevata rispetto alla riga selezionata, di modo che la corrente fluisce dalla colonna selezionata verso la riga selezionata. D'altro canto, durante la applicazione della seconda polarizzazione di selezione 148a/seconda polaiizzazione 148b, la colonna selezionata è ad una tensione inferiore rispetto alla riga selezionata, di modo che il flusso di corrente (come indicato dalla freccia 152) è dalla riga selezionata verso la colonna selezionata. Gli inventori hanno scoperto che tale inversione della polarizzazione e della corrente minimizza la migrazione netta di atomi che può verificarsi durante l'operazione complessiva di accesso alla cella di memoria, come sopra descritto.

Le figure 5A e 5B mostrano grafici 200a e 200b che illustrano valori di resistenza di una cella di memoria a variazione di fase misurata dopo aver effettuato una operazione di accesso RESET a doppio impulso, che comprende la applicazione di imprimo impulso e di un secondo impulso avente una polarità opposta rispetto al primo impulso, secondo talune forme di realizzazione. Nel grafici 200a e 200b, gli assi y rappresentano valori di resistenza misurati attraverso un elemento di memorizzazione della cella di memoria, e gli assi x rappresentano l'ampiezza del secondo impulso. Nel grafico 200a, le curve 204, 208, 212 e 216 rappresentano curve di valori di resistenza di una cella di memoria che ha ricevuto primi impulsi aventi rispettivamente ampiezza di 1,35 V, 1,45 V, 1,55 V e 1,75 V, dopo aver inoltre ricevuto secondi impulsi aventi ampiezze indicate nell'asse x. I valori di resistenza vengono misurati all'intemo di circa 10 secondi o meno e ad una tensione di circa 100 mV attraverso l'elemento di memorizzazione. Il grafico 200b è una vista espansa da curva 216, mostrante una porzione della curva tra IO<7>Ω e IO<8>Ω. Come illustrato, tutte le curve 204, 208, 212 e 216 mostrano valori crescenti di resistenza come una funzione della ampiezza del secondo impulso fino ad un valore di picco, seguiti da una diminuzione dei valori di resistenza in corrispondenza di ampiezze più elevate del secondo impulso. Ad esempio, con riferimento alla curva 216, la resistenza di una cella di memoria che ha ricevuto un primo impulso di 1,75 V aumenta, in valore, dopo aver ricevuto secondi impulsi aventi seconde ampiezze fino a circa 1,1 V, al di sopra della quale la resistenza della cella di memoria scende bruscamente sotto IO<6>Ω. Perciò, le curve di figura 5A dimostrano che, quando la seconda ampiezze di impulso rimane al di sotto di visto valore, il valore di resistenza dello stato RESET (HRS), dopo aver ricevuto il secondo impulso, è più elevato a confronto con la resistenza dello stato RESET dopo aver ricevuto soltanto il primo impulso (corrispondente a valori di resistenza nella intercetta di y). Si comprenderà che la resistenza più elevata delle celle di memoria nello stato RESET può determinare tensioni di soglia proporzionalmente più elevate nelle celle di memoria nello stato RESET (VTH RESET)· Ipotizzando che le tensioni di soglia delle celle di memoria nello stato SET (VTH set) non aumentino proporzionalmente con la ampiezza del secondo impulso, una finestra di lettura di memoria di una schiera di memoria, che può essere definita come (VTH RESET MIN- VTH SET

MAX) può essere aumentata utilizzando l'accesso RESET a doppio impulso, a confronto con una schiera di memoria in cui Taccesso RESET viene effettuato utilizzando soltanto un accesso a singolo impulso.

La figura 6 è un grafico 230 che mostra caratteristiche di spostamento di resistenza misurate, nel tempo, di celle di memoria a variazione di fase, secondo talune forme di realizzazione. Lo spostamento di resistenza di una cella di memoria a variazione di fase descrive un fenomeno in cui la resistenza dello stato di una memoria a variazione di fase cambia, ad esempio, aumenta, nel tempo dopo essere stato sottoposto ad una transizione in quello stato. Negli esempi qui fomiti, lo spostamento di resistenza viene misurato dopo una transizione RESET. Senza essere legati a qualsiasi teoria, si è sostenuto che tale spostamento di resistenza sia correlato a rilassamento strutturale, o una predisposizione atomica a breve intervallo, della fase amorfa di un materiale di calcogenuro. Lo spostamento di resistenza può essere rappresentato da una legge esponenziale

Nella equazione [1], R0è una resistenza di una cella di memoria a variazione di fase misurata in un istante iniziale t0, R(t) è una resistenza misurata dopo un tempo trascorso t da t0, e v è un coefficiente di spostamento. Nella figura 6, l'asse y rappresenta la resistenza misurata nell'istante t, rappresentata nell'asse x come la quantità di tempo trascorso dopo aver effettuato un operazione RESET. Il grafico 230 illustra una curva media 238a di spostamento di resistenza, che rappresenta una curva media di tre curve 238 di spostamento di resistenza, misurata su una cella di memoria comprendente un elemento di memorizzazione a base di calogenuro in vari istanti dopo aver effettuato un operazione di accesso RESET utilizzando un singolo impulso (Reset ) simile alla operazione di accesso 50 descritta sopra rispetto alla figura 3A. Per confronto, il grafico 230 illustra in aggiunta una curva media 234a di spostamento di resistenza, che rappresenta una curva mediata di tre curve 234 di spostamento di resistenza misurata su una cella di memoria comprendente un elemento di memorizzazione a base di calogenuro in vari istanti dopo aver effettuato un operazione di accesso RESET a doppio impulso utilizzando impulsi primo e secondo (Reset /-), simile alla operazione 70 di accesso a doppio impulso, descritta sopra rispetto alla figura 3B. Il grafico 230 dimostra, tra l'altro, che il tasso di spostamento, rappresentato dal coefficiente di spostamento v definito nella equazione [1] di cui sopra, per una cella di memoria che ha ricevuto una operazione di accesso RESET a doppio impulso (Reset /-), è significativamente inferiore a confronto con il tasso di spostamento di una cella di memoria che ha ricevuto un'operazione di accesso RESET a singolo impulso (Reset ). La figura 7 è un grafico 250 mostrante spostamento di resistenza misurato di una cella di memoria come una funzione di resistenza misurata, secondo talune forme di realizzazione. In figura 7, l'asse y rappresenta coefficienti di spostamento misurato per una cella di memoria, come descritto sopra rispetto alla equazione [1], ottenuti dopo accesso RESET alla cella di memoria a vari livelli di resistenza di RESET. Le misurazioni dei vari livelli di resistenza di RESET sono disegnati in grafico nell'asse x, e rappresentano i valori di resistenza della cella di memoria misurati entro circa 10 secondi, effettuando la operazione RESET. In particolare, il grafico 250 illustra punti di dati 254 (R+) che rappresentano misurazioni di spostamento effettuate su una cella di memoria comprendente un elemento di memorizzazione a base di calcogenuro dopo aver effettuato operazioni di accesso RESET a vari livelli di resistenza utilizzando un singolo impulso, similmente alla operazione di accesso 50 descritta sopra rispetto alla figura 3A. Per confronto, il grafico 250 illustra in aggiunta punti di dati 258 (R+/-) rappresentanti misurazioni di spostamento effettuate su una cella di memoria comprendente un elemento di memorizzazione a base di calcogenuro dopo aver effettuato operazioni di accesso RESET a vari livelli di resistenza utilizzando una operazione di accesso RESET a doppio impulso utilizzando impulsi primo e secondo simili alla operazione di accesso 70 a doppio impulso descritta sopra rispetto alla figura 3B. Il grafico 250 dimostra, fra l'altro, che, per un dato tasso di spostamento, i valori di resistenza come RESET di una cella di memoria che ha ricevuto un'operazione di accesso RESET a doppio impulso (Reset /-) sono più elevati (tanto quanto di circa più di una decade). Inoltre, il tasso di spostamento è, in media, più basso per le celle programmate con operazioni RESET a doppio impulso, a confronto con operazioni RESET a singolo impulso.

Perciò, sulla base di quanto precede, sono stati descritti apparati e metodi per aumentare la finestra di lettura e/o migliorare la stabilità della tensione di soglia/corrente di lettura. Sebbene questa invenzione sia stata descritta in temiini di talune forme di realizzazione, sono pure nell'ambito di quesfinvenzione altre forme di realizzazione che sono evidenti a coloro di capacità comune nella tecnica, comprese forme di realizzazione che non forniscono tutte le caratteristiche e i vantaggi qui esposti. Inoltre, le varie fonne di realizzazione descritte sopra possono essere combinate per fornire ulteriori forme di realizzazione. In aggiunta, talune caratteristiche mostrate nel contesto di una forma di realizzazione possono essere incorporate pure in altre forme di realizzazione. Di conseguenza, l'ambito della presente invenzione è definito unicamente con riferimento alle rivendicazioni annesse.

Claims (14)

1. RIVENDICAZIONI 1. Apparato comprendente: una cella di memoria a resistenza variabile avente un primo elettrodo e un secondo elettrodo; e un dispositivo di controllo di memoria configurato per determinare un operazione di accesso in scrittura, per aumentare una resistenza della cella di memoria a resistenza variabile: determinando applicazione di un primo impulso avente una prima polarità tra gli elettrodi primo e secondo, e determinando inoltre, dopo applicazione del primo impulso, Γ applicazione di un secondo impulso avente una seconda polarità, invertendo le polarità degli elettrodi primo e secondo in seguito al primo impulso.
2. 2. Apparato della rivendicazione 1, in cui il dispositivo di controllo di memoria è configurato per determinare l’applicazione del secondo impulso avente una seconda ampiezza di picco che è inferiore ad una prima ampiezza di picco del primo impulso.
3. 3. Apparato della rivendicazione 2, in cui il dispositivo di controllo di memoria è configurato per applicare il secondo impulso avente la seconda ampiezza che è inferiore del 70% alla prima ampiezza del primo impulso.
4. 4. Apparato della rivendicazione 1, in cui il dispositivo di controllo di memoria è configurato, tramite applicazione del primo impulso, per fare in modo che la cella di memoria venga sottoposta ad una variazione di stato.
5. 5. Apparato della rivendicazione 4, in cui la variazione di stato è una variazione da uno stato a resistenza bassa ad uno stato a resistenza alta, ed in cui il dispositivo di controllo di memoria è inoltre configurato per detenninare, tramite il secondo impulso, un ulteriore incremento nella resistenza della cella di memoria dallo stato a resistenza elevata ad uno stato a resistenza bassa.
6. 6. Apparato della rivendicazione 1, in cui la cella di memoria è una cella di memoria a variazione di fase comprendente un materiale di calcogenuro, e il dispositivo di controllo di memoria è configurato per determinare, tramite il primo impulso, una variazione di fase del materiale di calcogenuro.
7. 7. Apparato della rivendicazione 6, in cui la cella di memoria a variazione di fase comprende un elemento di memorizzazione comprendente un materiale a variazione di fase, e comprende inoltre un Commutatore Ovonico a Soglia (OTS).
8. 8. Apparato della rivendicazione 1, in cui il dispositivo di controllo di memoria è configurato per applicare il secondo impulso immediatamente a seguito del primo impulso.
9. 9. Apparato della rivendicazione 1, in cui il dispositivo di controllo memoria è configurato per applicare ciascuno tra il primo impulso e il secondo impulso che ha durata tra 10 ns e 1000 ns.
10. 10. Metodo per accedere ad una cella di memoria a resistenza variabile avente un primo elettrodo e un secondo elettrodo, il metodo comprendendo: accedere in scrittura alla cella di memoria per rammentare una resistenza della cella di memoria, comprendente: applicare, tra gli elettrodi primo e secondo, un primo impulso avente una prima polarità, e dopo applicazione del primo impulso, applicare un secondo impulso avente una seconda polarità, invertendo le polarità degli elettrodi primo e secondo, successivamente al primo impulso.
11. 11. Metodo della rivendicazione 10, in cui, nell'accesso in scrittura, la cella di memoria comprende la applicazione di un secondo impulso avente una seconda ampiezza di picco che è inferiore ad una prima ampiezza di picco del primo impulso.
12. 12. Metodo della rivendicazione 10, in cui l'accesso in scrittura alla cella di memoria comprende la variazione di uno stato della cella di memoria da uno stato a bassa resistenza ad uno stato ad alta resistenza.
13. 13. Metodo della rivendicazione 12, in cui la applicazione del primo impulso determina la variazione della cella di memoria dallo stato a bassa resistenza allo stato ad alta resistenza, ed in cui la applicazione del secondo impulso determina inoltre lo stato della cella di memoria dallo stato ad alta resistenza ad uno stato a resistenza più elevata.
14. 14. Metodo della rivendicazione 10, in cui l'accesso in scrittura alla cella di memoria include la applicazione del secondo impulso immediatamente successivo al primo impulso.