KR20130119493A - 저항 변화 메모리 - Google Patents

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KR20130119493A
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Abstract

일 실시 형태에 따르면, 저항 변화 메모리는 메모리 셀과 제어 회로를 포함한다. 상기 메모리 셀은 제1 및 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항층을 포함한다. 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하여, 기입, 소거 및 판독을 행한다. 상기 기입 중에, 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에 제1 전압 펄스를 인가하고, 상기 제1 전압 펄스를 인가한 후, 상기 제1 전압 펄스와 극성이 다른 제2 전압 펄스를 인가한다.

Description

저항 변화 메모리 {RESISTANCE-CHANGE MEMORY}
관련 출원의 상호 참조
본 출원은 2011년 3월 23일자로 출원된 일본 특허 출원 제2011-064933호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시 형태는 일반적으로 저항 변화 메모리에 관한 것이다.
최근, 반도체 메모리의 후계 후보로서 저항 변화 메모리가 주목받고 있다.
저항 변화 메모리는 전압 펄스의 인가에 의해 저항 변화 막의 저항을 변화시켜 거기에 불휘발성 방식으로 데이터를 기억시키는 점을 특징으로 한다. 저항 변화 메모리는 2 단자 소자이고, 구조가 단순하다. 저항 변화 메모리의 장점은 크로스포인트(cross-point)형의 메모리 셀 어레이를 구성함으로써, 종래에 비해 고용량의 획득이 보다 용이하다는 것이다.
크로스포인트형의 경우, 메모리 셀마다 선택 소자가 저항 변화 소자와 직렬로 접속될 필요가 있다. 기입(writing) 및 소거 시의 전압 펄스의 극성이 동일한 유니폴라(unipolar)형의 저항 변화 메모리의 경우는, 다이오드가 필요하다. 기입 및 소거 시의 전압 펄스의 극성이 서로 반대인 바이폴러(bipolar)형의 저항 변화 메모리의 경우는, 양 극성의 임계 전압보다 낮은 전압 영역에서는 전류가 억제되도록 소위 셀렉터가 필요하다.
크로스포인트형의 저항 변화 메모리에서, 온 상태의 전류가 인가 전압에 대하여 지수 함수적으로(exponentially) 증가할 경우는, 저 전압 영역에서는 온 상태의 전류는 고 전압 영역에 비해 더 억제된다. 이를 이용하면, 셀렉터를 탑재하지 않고 비선택의 메모리 셀에 흐르는 스니크 전류(sneak current)의 억제가 가능하게 된다.
그러나, 인가 전압에 대하여 온 전류가 지수 함수적으로 증가하는 이러한 저항 변화 메모리에서도, 비선택의 메모리 셀에 흐르는 스니크 전류를 충분히 억제 하는 것은 어렵다.
일반적으로, 일 실시 형태에 따르면, 저항 변화 메모리는 메모리 셀과 제어 회로를 포함한다. 상기 메모리 셀은 제1 및 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항층을 포함한다. 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하여, 기입, 소거 및 판독을 행한다. 상기 기입 중에, 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에 제1 전압 펄스를 인가하고, 상기 제1 전압 펄스를 인가한 후, 상기 제1 전압 펄스와 극성이 다른 제2 전압 펄스를 인가한다.
도 1은 실시 형태에 따른 저항 변화 소자의 전형적인 전류-전압 특성이다.
도 2는 실시 형태에 따른 저항 변화 메모리에서의 메모리 셀 어레이 구조를 도시한 도면이다.
도 3은 도 1에 나타낸 메모리 셀(저항 변화 소자)의 구성을 도시하는 도면이다.
도 4a는 실시 형태에 따른 전압 펄스 조건에 의한 저항 변화 소자의 상태 천이를 도시한 도면이다.
도 4b는 실시 형태에 따른 전압 펄스 조건을 전압과 시간에서 나타낸 도면이다.
도 5a는 실시 형태의 기입 시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다.
도 5b 및 도 5c는 실시 형태의 기입 시에 있어서의 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 6a는 실시 형태의 소거 시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다.
도 6b는 실시 형태의 소거 시에 있어서의 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 7a는 실시 형태의 판독 (1)에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다.
도 7b는 실시 형태의 판독 (1)에 있어서의 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 8a는 실시 형태의 판독 (2)에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다.
도 8b 및 도 8c는 실시 형태의 판독 (2)에 있어서의 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 9는 실시 형태에 따른 이온 전도형의 저항 변화 소자의 구성을 도시하는 도면이다.
도 10a는 도 9에 나타낸 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 10b는 도 9에 나타낸 다른 저항 변화 소자의 전류-전압 특성을 도시한 도면이다.
도 11a는 약 소거 전압의 인가 후의 온 상태에의 천이에 필요한 전압을 도시한 도면이다.
도 11b는 약 소거 전압의 인가 후의 판독 전류의 약 소거 전압 의존성을 도시한 도면이다.
도 12는 실시 형태의 기입 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도 13a 및 도 13b는 실시 형태에 따른 메모리 셀 어레이에 있어서의 기입 동작을 도시한 도면이다.
도 14는 실시 형태의 소거 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도 15는 실시 형태에 따른 메모리 셀 어레이에서의 소거 동작을 도시한 도면이다.
도 16은 실시 형태의 판독 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도 17a 및 도 17b는 실시 형태에 따른 메모리 셀 어레이에서의 판독 동작을 도시한 도면이다.
도 18은 크로스포인트형의 메모리 셀 어레이에서 발생하는 스니크 전류를 도시한 도면이다.
도 19, 도 20 및 도 21은 실시 형태에 따른 저항 변화 소자에 인가되는 전압의 파형을 도시한 도면이다.
이하, 도면을 참조해서 실시 형태에 따른 저항 변화 메모리에 대해서 설명한다. 또한, 이하의 설명에서, 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
[실시 형태의 개념]
우선, 실시 형태의 개념을 설명한다.
실시 형태에 따른 저항 변화 메모리는 저항이 변화되는 저항 변화 소자를 갖는다. 저항 변화 소자의 저항(예를 들면, 고저항(오프)과 저저항(온) 2개)은 전류 또는 전압에 의해 프로그래밍된다. 저항 변화 메모리는 저항 변화 소자의 저항에 따라 데이터를 기억한다.
도 1은 실시 형태에 따른 저항 변화 소자의 전형적인 전류-전압 특성을 나타낸다.
도시하는 것과 같이, 오프 상태의 저항 변화 소자에 플러스 방향의 전압을 인가하면, 전압이 소정값(Vset)을 초과한 후에 저저항화가 일어나고, 저항 변화 소자는 온 상태로 천이한다.
또한, 온 상태의 저항 변화 소자에 마이너스 방향의 전압을 인가하면, 저항 변화 소자는 다시 고저항화된다. 이 고저항화 과정은 인가되는 전압치에 의존해서 단계적으로 일어난다. 예를 들면, 마이너스 방향 전압을 Vreset2까지 인가했을 경우, 저항 변화 소자는 오프 상태로 완전하게 복귀되지는 않고, 중간 상태에 머문다. 중간 상태는 온 상태보다 저항값이 높은 상태이다.
또한, 중간 상태의 저항 변화 소자에 마이너스 방향 전압을 Vreset까지 인가하면, 저항 변화 소자는 중간 상태로부터 오프 상태로 천이한다. 여기서, 플러스 방향의 전압을 인가했을 경우에, 저항 변화 소자는 상기 저항 변화 소자가 오프 상태로부터 온 상태로 천이하는 전압 Vset보다 낮은 전압 Vset2에서 중간 상태로부터 온 상태로 천이한다. 중간 상태는 온 상태보다 저항이 높고, 오프 상태와 동등하거나 작은 저항을 갖는다.
이러한 특징을 갖는 저항 변화 소자의 경우, 온 상태 대신에 중간 상태로 설정하는 것을 "기입"으로 정의하고, 오프 상태로 설정하는 것을 "소거"로 정의하고, 판독 전압은 Vset2 이상 Vset 미만이다. 이에 따라, 메모리 셀로서의 저항 변화 소자에 셀렉터를 탑재했을 경우와 실질적으로 마찬가지의 기능을 부가하는 것이 가능하게 된다
[제1 실시 형태]
제1 실시 형태에 따른 저항 변화 메모리에 대해서 설명한다. 여기서는, 저항 변화 메모리로서 크로스포인트형의 저항 변화 메모리를 예로 설명한다.
[1] 메모리 어레이
도 2는 제1 실시 형태에 따른 저항 변화 메모리에서의 메모리 셀 어레이 구조를 도시한 도면이다.
도시하는 것과 같이, 메모리 셀 어레이는 크로스포인트형이다. 워드선 WL0, WL1, WL2은 X 방향으로 연장하고, Y 방향으로 소정 간격을 두어 배열되어 있다. 비트선 BL0, BL1, BL2은 Y 방향으로 연장하고, X 방향으로 소정 간격을 두어 배열되어 있다.
메모리 셀 MC(0-0), (0-1), ..., (2-2)은 워드선 WL0, WL1, WL2과 비트선 BL0, BL1, BL2과의 교차부에 배치된다. 이에 따라, 저항 변화 메모리는 크로스포인트형의 메모리 셀 어레이 구조를 갖는다. 메모리 셀에는 후술하는 저항 변화 소자가 이용된다.
여기서는, 워드선과 비트선 사이에 저항 변화 소자가 배치된 메모리 셀 어레이를 나타냈지만, 이 메모리 셀 어레이가 적층된 적층 타입의 메모리 셀 어레이 구조가 이용되어도 된다.
[2] 저항 변화 소자
도 3은 도 1에 나타낸 메모리 셀(저항 변화 소자) MC의 구성을 도시하는 도면이다.
도 3에 나타낸 바와 같이, 저항 변화 소자 MC은 제1 전극(1a), 제2 전극(1b) 및 가변 저항층(1c)을 갖는다. 제1 전극(1a)과 제2 전극(1b) 사이에는 가변 저항층(1c)이 배치되어 있다. 저항 변화 소자 MC은 적어도 다른 3개의 상태(온 상태, 오프 상태 및 중간 상태)를 취할 수 있다.
우선, 상기 3개의 상태 간에 천이시킬 수 있는 전압 펄스 조건을 하기와 같이 분류한다. 여기서, 전압 펄스 조건은 전압 펄스의 극성, 진폭 및 폭을 의미한다.
a. 전압 펄스 조건 (1)
이 전압 펄스 조건은 오프 상태 혹은 중간 상태로부터 온 상태로 천이시키는 것이 가능하다.
b. 전압 펄스 조건 (2)
이 전압 펄스 조건은 온 상태로부터 중간 상태로 천이시키는 것이 가능하다.
c. 전압 펄스 조건 (3)
이 전압 펄스 조건은 온 상태 혹은 중간 상태로부터 오프 상태로 천이시키는 것이 가능하다.
d. 전압 펄스 조건 (4)
이 전압 펄스 조건은 중간 상태로부터 온 상태로 천이시키는 것이 가능하다.
전술한 온 상태, 오프 상태 및 중간 상태는 이하와 같은 관계를 갖는다.
- 중간 상태 및 오프 상태는 온 상태보다 고저항이다.
- 전압 펄스 조건 (4)에는 포함되지만 전압 펄스 조건 (1)에는 포함되지 않는 전압 펄스 조건 ("조건 A"라 한다)이 존재한다. 즉, 중간 상태로부터 온 상태로 천이 가능하지만, 오프 상태로부터 온 상태로는 천이 불가능한 전압 펄스 조건이 존재한다.
- 전압 펄스 조건 (2)에는 포함되지만 전압 펄스 조건 (3)에는 포함되지 않는 전압 펄스 조건 ("조건 B"라 한다)이 존재한다. 즉, 온 상태로부터 중간 상태로 천이 가능하지만, 오프 상태에는 천이 불가능한 전압 펄스 조건이 존재한다.
도 4b는 전압 펄스 조건 (1), (2), (3), (4), A 및 B를 모식적으로 나타낸다. 전압 펄스 조건 (4)는 전압 펄스 조건 A의 영역과 전압 펄스 조건 (1)의 영역을 포함한다. 전압 펄스 조건 (2)는 전압 펄스 조건 B의 영역과 전압 펄스 조건 (3)의 영역을 포함한다.
일반적으로, 도 4b에 나타낸 바와 같이, 이들 전압 펄스 조건은 전압 펄스의 전압(진폭 및 극성)과 시간(펄스 폭)에 의해 결정된다. 알 수 있는 바와 같이, 저항 변화 소자의 상태 천이는 전압뿐만 아니라 시간에도 의존한다. 따라서, 기입, 소거 및 판독 동작은 전압(펄스 진폭과 극성)과 시간(펄스 폭)의 곱에 의해 행해질 수 있다.
그러나, 어떤 경우에는, 저항 변화 소자의 상태 천이는 기본적으로 전압 또는 시간에 의존한다. 따라서, 제3 전압 펄스의 펄스 진폭과 펄스 폭 중 적어도 하나는 제2 전압 펄스보다 더 크다. 유사하게, 제4 전압 펄스의 펄스 진폭과 펄스 폭 중 적어도 하나는 제1 전압 펄스보다 더 작다.
저항 변화 소자의 상태 천이가 시간보다 전압에 의존하면, 전압 펄스 조건 (1), (2), (3), (4), A 및 B는 전압(진폭 및 극성)에 의해서만 결정될 수 있다.
예를 들어, 어떤 저항 변화 소자의 경우, 상태 천이에 필요한 전압 및 시간은 식(1)에 설명된 관계를 갖는다.
[식(1)]
전압 ∝ 1/log(시간)+k
이러한 경우, 전압(진폭 및 극성)을 동작의 펄스 조건으로 사용하는 것이 바람직하다. 즉, 제3 전압 펄스의 펄스 진폭은 제2 전압 펄스보다 더 크다. 유사하게, 제4 전압 펄스의 펄스 진폭은 제1 전압 펄스보다 더 작다.
마찬가지로, 저항 변화 소자의 상태 천이가 전압보다 시간에 의존하면, 시간(펄스 폭)을 동작의 펄스 조건으로 사용하는 것이 바람직하다.
[3] 기입, 소거 및 판독
제1 실시 형태에 따른 저항 변화 소자에서 기입, 소거 및 판독의 동작에 대해서 설명한다.
(1) 기입
도 5a는 기입 시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다. 도 5a에 나타낸 바와 같이, 기입에서는, 저항 변화 소자를 중간 상태로 천이시킨다.
보다 구체적으로는, 도 5b에 나타낸 바와 같이, 전압 펄스 조건 (1)의 전압 펄스로서 전압 Vset 이상의 플러스 전압을 인가하여, 오프 상태로부터 온 상태로 천이시킨다. 그 후, 도 5c에 나타낸 바와 같이, 전압 펄스 조건 B의 전압 펄스로서 절대값이 |Vreset2| 이상 |Vreset| 미만의 마이너스 전압을 인가하여, 온 상태로부터 중간 상태로 천이시킨다.
(2) 소거
도 6a는 소거시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다. 도 6a에 나타낸 바와 같이, 소거에서는, 저항 변화 소자를 중간 상태로부터 오프 상태로 천이시킨다. 보다 구체적으로는, 도 6b에 나타낸 바와 같이, 전압 펄스 조건 (3)의 전압 펄스로서 절대값이 |Vreset| 이상의 마이너스 전압을 인가하여, 중간 상태로부터 오프 상태로 천이시킨다.
(3a) 판독 (1)
도 7a는 판독 시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다. 이 판독은 중간 상태의 저항 변화 소자가 판독 전압의 인가 종료 후에 자동적으로 중간 상태로 복귀될 경우에 이용된다.
도 7b에 나타낸 바와 같이, 판독에서는, 전압 펄스 조건 A의 전압 펄스로서 Vset2 이상 Vset 미만의 플러스 전압을 인가한다.
판독 대상의 저항 변화 소자가 중간 상태인 경우(저항 변화 소자가, 데이터가 기입된 소자인 경우), 플러스 전압이 인가되면, 저항 변화 소자는 중간 상태로부터 온 상태로 순시에 천이하고, 온 상태에서의 전류가 판독된다. 플러스 전압의 인가가 종료하면, 저항 변화 소자는 온 상태로부터 중간 상태로 복귀된다.
판독 대상의 저항 변화 소자가 오프 상태인 경우(저항 변화 소자가, 데이터가 소거된 소자인 경우), 저항 변화 소자는 오프 상태를 유지하고, 오프 상태에서의 전류가 판독된다.
(3b) 판독 (2)
도 8a는 다른 판독 시에 있어서의 저항 변화 소자의 상태 천이를 도시한 도면이다. 이 판독은 중간 상태의 저항 변화 소자가 판독 전압의 인가 종료 후에 중간 상태로 복귀되지 않는 경우에 이용된다.
도 8b에 나타낸 바와 같이, 판독에서는, 전압 펄스 조건 A의 전압 펄스로서 Vset2 이상 Vset 미만의 플러스 전압을 인가한다. 그 후, 도 8c에 나타낸 바와 같이, 전압 펄스 조건 B의 전압 펄스로서 |Vreset2| 이상 |Vreset| 미만의 마이너스 전압을 인가한다.
판독 대상의 저항 변화 소자가 중간 상태인 경우(저항 변화 소자가, 데이터가 기입된 소자인 경우), 플러스 전압이 인가되면, 저항 변화 소자는 중간 상태로부터 온 상태로 순시에 천이하고, 온 상태에서의 전류가 판독된다. 그 후, 마이너스 전압이 인가되어, 저항 변화 소자는 온 상태로부터 중간 상태로 천이한다.
판독 대상의 저항 변화 소자가 오프 상태인 경우(저항 변화 소자가, 데이터가 소거된 소자인 경우), 저항 변화 소자는 오프 상태를 유지하고, 오프 상태에서의 전류가 판독된다. 그 후, 마이너스 전압이 인가되지만, 오프 상태의 저항 변화 소자는 오프 상태인 채로 유지된다.
도 4a는 이상 설명한 본 실시 형태에 따른 동작에 있어서의 상태 천이와 전압 펄스 조건 간의 관계를 통합한 것이다.
상기 설명에서는 동작의 조건으로서 전압만을 이용했다. 따라서, 이들 동작은 시간보다는 전압에 의존하거나 또는 전압 및 시간 모두에 의존하는 상태 천이를 갖는 저항 변화 소자에 이용된다.
[4] 효과
제1 실시 형태에 따르면, 저항 변화 소자는 판독 시는 큰 전류차를 갖는 온 상태와 오프 상태로 분리된다. 그러나, 판독 시 이외는, 데이터가 기입된 소자 및 데이터가 소거된 소자가 모두 중간 상태 혹은 오프 상태이며, 억제된 전류가 저항 변화 소자에 흐른다.
판독 시 이외에는 저항 변화 소자는 온 상태보다 고저항 상태에 항상 유지되므로, 비선택의 메모리 셀에 흐르는 스니크 전류를 억제하는 것이 가능하다. 즉, 판독 대상의 선택된 저항 변화 소자 이외는, 모든 저항 변화 소자가 전류가 억제된 상태이며, 셀렉터를 탑재한 메모리 셀과 실질적으로 동등한 기능을 갖는다.
또한, 제1 실시 형태에 따르면, 바이폴러형의 저항 변화 메모리에 있어서, 각 메모리 셀에 셀렉터를 탑재하지 않고 실질적으로 셀렉터 기능을 실현하고, 동작 전압의 상승, 프로세스 복잡화 및 비용 증대를 회피하는 것이 가능하게 되는 저항 변화 메모리를 제공할 수 있다.
[제2 실시 형태]
제2 실시 형태에 따른 저항 변화 메모리에 대해서 설명한다. 제2 실시 형태에 설명된 경우에서는, 메모리 셀로서 이온 전도형의 저항 변화 소자를 구비한다. 또한, 메모리 셀 어레이의 구조는 제1 실시 형태와 마찬가지이므로, 설명은 생략한다.
[1] 저항 변화 소자
저항 변화 소자에는, 예를 들면 이온 전도형의 저항 변화 소자가 이용된다. 이하, 이온 전도형의 저항 변화 소자에 대해서 상세히 설명한다.
도 9는 이온 전도형의 저항 변화 소자의 구성을 도시하는 도면이다.
저항 변화 소자 MC은 제1 전극(1a) 및 제2 전극(1b)과, 제1 전극(1a)과 제2 전극(1b) 사이에 배치된 가변 저항층(1c)을 포함한다. 가변 저항층(1c)은 제1 전극(1a)과 제2 전극(1b) 사이에 형성된 필라멘트(3)를 갖는다.
여기서, 온 상태에서의 필라멘트(3)의 길이나 굵기(thickness) 등의 형상은 오프 상태에서의 필라멘트의 길이나 굵기 등의 형상보다 적어도 크다.
제어 회로(2)는 제1 전극(1a)과 제2 전극(1b) 사이에 전압을 인가하여, 기입, 소거 또는 및 판독을 행한다.
고저항 재료(1d)는, 예를 들면, 비정질 실리콘, 다결정 실리콘 또는 황화 금속(Cu2S, AgS)을 포함한다. 고저항 재료(1d)는 절연체를 포함할 수 있다.
제1 전극(1a) 및 제2 전극(1b) 중 한 쪽은, 예를 들면, 하부 전극으로서 기능하고, 다른 쪽은 상부 전극으로서 기능한다. 하부 전극은 가변 저항층(1c)을 형성하기 위한 바탕이 되는 전극이다. 상부 전극은 가변 저항층(1c)을 형성한 후에 형성되는 전극이다.
도시하는 것과 같이, 필라멘트(3)는 제1 전극(1a)으로부터 연장하고 있어도 좋고, 또는 제2 전극(1b)으로부터 연장하고 있어도 좋다.
이하, 이온 전도형의 저항 변화 소자의 구체예를 설명한다.
도 9에 있어서 예로서 도시되는 저항 변화 소자 MC에서, 제1 전극(상부 전극)(1a)은 니켈(Ni)층으로 이루어지고, 제2 전극(하부 전극)(1b)은 p+형 실리콘층으로 이루어지고, 가변 저항층(1c)은 비정질 실리콘층으로 이루어진다.
도 10a는 제1 전극(상부 전극)(1a)이 은(Ag)층인 경우 저항 변화 소자 MC의 전류-전압 특성을 나타낸다. 도 10b는 제1 전극(1a)이 니켈(Ni)층인 경우 저항 변화 소자 MC의 전류-전압 특성을 나타낸다. 각 그래프에서, 종축은 대수적 표기이다.
저항 변화 소자가 각각 온 상태, 오프 상태 및 중간 상태에 있는 경우의 전류-전압 특성을 나타낸다. 도 10b에 나타낸 예에 대해서 구체적으로 설명한다. 중간 상태는 온 상태의 저항 변화 소자에 대략 -2V 정도의 전압 Vreset2("약 소거 전압"이라 한다)을 인가해서 중간 상태로 천이시킨 후의 전류-전압 특성을 나타낸다. 중간 상태의 저항 변화 소자는 대략 3.6V 정도의 전압이 인가되면 온 상태로 천이하고, 원래 온 상태에 있는 저항 변화 소자의 특성과 거의 마찬가지의 특성을 나타낸다. 오프 상태의 저항 변화 소자는 대략 8V 정도의 전압이 인가되면 오프 상태로부터 온 상태로 천이한다.
도 11a는 제1 전극(상부 전극)(1a)이 니켈(Ni)층인 경우에, 온 상태의 저항 변화 소자에 약소거 전압을 인가한 후에, 저항 변화 소자가 온 상태로 천이하는데 필요한 전압과 약소거 전압 간의 관계를 나타낸다. 도 11b는 온 상태의 저항 변화 소자에 약소거 전압을 인가한 후에, 저항 변화 소자를 3V로 판독했을 경우의 전류의 약소거 전압 의존성을 나타낸다. 도 11b의 종축은 대수적 표기이다.
도 10b에 나타낸 바와 같이, 온 상태의 저항 변화 소자에의 대략 -2V 정도의 약소거 전압의 인가에 의해, 저항 변화 소자가 온 상태가 되는데 필요한 전압이 8V로부터 대략 3.6V 정도까지 저하된다. 또한, 3.6V 이하의 전압 영역에서는, 온 상태의 전류(온 전류)에 비해 전류가 낮은 중간 상태가 실현한다.
[2] 기입, 소거 및 판독
도 10b, 도 11a 및 도 11b에 나타낸 특성을 갖는 저항 변화 소자를 메모리 셀로서 이용했을 경우의 기입, 소거 및 판독의 동작에 대해 3×3 메모리 셀 어레이를 예로서 구체적으로 설명한다. 제어 회로(2)는 기입, 소거 및 판독의 동작에 있어서 이하와 같은 전압 펄스를 저항 변화 소자 MC에 인가한다.
(1) 기입
도 12는 기입 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도시하는 것과 같이, 선택된 저항 변화 소자에는 전압 펄스 P1이 인가되고, 그 후 전압 펄스 P2가 인가된다. 전압 펄스 P1의 전압(펄스 진폭)은 예를 들면 8V이며, 전압 펄스 P2의 전압치는 예를 들면 -2V이다.
전압 펄스 P1이 인가되면, 저항 변화 소자는 오프 상태로부터 온 상태로 천이한다. 또한, 전압 펄스 P2가 인가되면, 저항 변화 소자는 온 상태로부터 중간 상태로 천이한다.
도 13a 및 도 13b는 메모리 셀 어레이에서의 기입 동작을 도시한 도면이다.
도 13a에 나타낸 바와 같이, 선택 워드선 WL2에는 8V의 전압 펄스를 인가하고, 선택 비트선 BL0에는 0V의 전압 펄스를 인가한다. 이에 따라, 선택된 저항 변화 소자 MC(0-2)에는 +8V의 전압 펄스 P1이 인가되어, 저항 변화 소자 MC(0-2)은 온 상태로 천이한다.
동시에, 비선택 워드선 WL1, WL0에는 3V의 전압 펄스를 인가하고, 비선택 비트선 BL1, BL2에는 5V의 전압 펄스를 인가한다. 이에 따라, 비선택의 저항 변화 소자 MC(1-2), MC(2-2), MC(0-1), MC(0-0)에는 +3V의 전압 펄스가 각각 인가된다. 비선택의 저항 변화 소자 MC(1-1), MC(2-1), MC(1-0), MC(2-0)에는 -2V의 전압 펄스가 각각 인가된다. 각각의 경우, 비선택의 저항 변화 소자의 상태는 변화되지 않는다.
또한, 도 13b에 나타낸 바와 같이, 선택 워드선 WL2에는 0V의 전압 펄스를 인가하고, 선택 비트선 BL0에는 2V의 전압 펄스를 인가한다. 이에 따라, 선택된 저항 변화 소자 MC(0-2)에는 -2V의 전압 펄스 P2이 인가되고, 저항 변화 소자 MC(0-2)은 온 상태로부터 중간 상태로 천이한다.
동시에, 비선택 워드선 WL1, WL0 및 비선택 비트선 BL1, BL2에는 1V의 전압 펄스를 인가한다. 이에 따라, 비선택의 저항 변화 소자 MC(1-2), MC(2-2), MC(0-1), MC(0-0)에는 -1V의 전압 펄스가 각각 인가된다. 비선택의 저항 변화 소자 MC(1-1), MC(2-1), MC(1-0), MC(2-0)에는 0V의 전압 펄스가 각각 인가된다. 각각의 경우, 비선택의 저항 변화 소자의 상태는 변화되지 않는다.
이상과 같은 기입에 의해, 선택된 저항 변화 소자만을 중간 상태로 천이시킬 수 있다.
(2) 소거
도 14는 소거 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도시하는 것과 같이, 선택된 저항 변화 소자에는 전압 펄스 P3이 인가된다. 전압 펄스 P3가 인가되면, 저항 변화 소자는 중간 상태로부터 오프 상태로 천이한다. 전압 펄스 P3의 전압(펄스 진폭)은 예를 들면 -5V이다. 전압 펄스 P3의 펄스 진폭과 펄스 폭의 곱은 전압 펄스 P2의 펄스 진폭과 펄스 폭의 곱보다 크다.
도 15는 메모리 셀 어레이에서의 소거 동작을 도시한 도면이다.
도시하는 것과 같이, 선택 워드선 WL2에는 0V의 전압 펄스를 인가하고, 선택 비트선 BL0에는 5V의 전압 펄스를 인가한다. 이에 따라, 선택된 저항 변화 소자 MC(0-2)에는 -5V의 전압 펄스 P3이 인가되고, 저항 변화 소자 MC(0-2)은 오프 상태로 천이한다.
동시에, 비선택 워드선 WL1 및 WL0에는 3.0V의 전압 펄스를 인가하고, 비선택 비트선 BL1 및 BL2에는 2.0V의 전압 펄스를 인가한다. 이에 따라, 비선택의 저항 변화 소자 MC(1-2), MC(2-2), MC(0-1), MC(0-0)에는 -2.0V의 전압 펄스가 각각 인가된다. 비선택의 저항 변화 소자 MC(1-1), MC(2-1), MC(1-0), MC(2-0)에는 1.0V의 전압 펄스가 각각 인가된다. 각각의 경우, 비선택의 저항 변화 소자의 상태는 변화되지 않는다.
이상과 같은 소거에 의해, 선택된 저항 변화 소자만을 오프 상태로 천이시킬 수 있다.
(3) 판독
도 16은 판독 시에 있어서의 저항 변화 소자의 상태 천이와 인가 전압을 도시한 도면이다.
도시하는 것과 같이, 선택된 저항 변화 소자에는 전압 펄스 P4이 인가되고, 그 후 전압 펄스 P2가 인가된다. 전압 펄스 P4의 전압(펄스 진폭)은 예를 들면 +4V이며, 전압 펄스 P2의 전압은 예를 들면 -2V이다. 전압 펄스 P4의 펄스 진폭과 펄스 폭의 곱은 전압 펄스 P1의 펄스 진폭과 펄스 폭의 곱보다 작다. 전압 펄스 P4는 전압 펄스 P1과 비교하여 펄스 진폭 및 펄스 폭 중 적어도 하나가 더 크다.
전압 펄스 P4가 인가되면, 저항 변화 소자는 중간 상태로부터 온 상태로 천이한다. 또한, 전압 펄스 P2가 인가되면, 저항 변화 소자는 온 상태로부터 중간 상태로 천이한다.
도 17a 및 도 17b는 메모리 셀 어레이에 있어서의 판독 동작을 도시한 도면이다.
도 17a에 나타낸 바와 같이, 선택 워드선 WL2에는 4V의 전압 펄스를 인가하고, 선택 비트선 BL0에는 0V의 전압 펄스를 인가한다. 이에 따라, 선택된 저항 변화 소자 MC(0-2)에는 +4V의 전압 펄스 P4이 인가되고, 저항 변화 소자 MC(0-2)는 중간 상태인 경우 온 상태로 천이한다. 그리고, 저항 변화 소자 MC(0-2)의 온 상태가 판독된다. 선택된 저항 변화 소자 MC(0-2)가 오프 상태인 경우는, 저항 변화 소자는 상태가 변화하지 않고, 오프 상태가 판독된다.
동시에, 비선택 워드선 WL1, WL0 및 비선택 비트선 BL1, BL2에는 2V의 전압 펄스를 인가한다. 이에 따라, 비선택의 저항 변화 소자 MC(1-2), MC(2-2), MC(0-1), MC(0-0)에는 +2V의 전압 펄스가 각각 인가된다. 비선택의 저항 변화 소자 MC(1-1), MC(2-1), MC(1-0), MC(2-0)에는 0V의 전압 펄스가 각각 인가된다. 각각의 경우, 비선택의 저항 변화 소자의 상태는 변화되지 않는다.
또한, 도 17b에 나타낸 바와 같이, 선택 워드선 WL2에는 0V의 전압 펄스를 인가하고, 선택 비트선 BL0에는 2V의 전압 펄스를 인가한다. 이에 따라, 선택된 저항 변화 소자 MC(0-2)에는 -2V의 전압 펄스 P2이 인가되고, 저항 변화 소자 MC(0-2)는 온 상태인 경우 온 상태로부터 중간 상태로 천이한다. 한편, 저항 변화 소자 MC(0-2)가 오프 상태인 경우는, 저항 변화 소자는 상태가 변화하지 않는다.
동시에, 비선택 워드선 WL1, WL0 및 비선택 비트선 BL1, BL2에는 1V의 전압 펄스를 인가한다. 이에 따라, 비선택의 저항 변화 소자 MC(1-2), MC(2-2), MC(0-1), MC(0-0)에는 -1V의 전압 펄스가 각각 인가된다. 비선택의 저항 변화 소자 MC(1-1), MC(2-1), MC(1-0), MC(2-0)에는 0V의 전압 펄스가 각각 인가된다. 각각의 경우, 비선택의 저항 변화 소자의 상태는 변화되지 않는다.
[3] 효과
크로스포인트형의 메모리 셀 어레이는 이하와 같은 일반적인 문제가 있다.
도 18에 나타낸 바와 같이, 메모리 셀 MC(0-2)을 선택적으로 판독할 경우, 실제로는 도 18에 점선으로 도시한 바와 같은 경로에 스니크 전류가 흐르고, 이에 따라 메모리 셀 MC(0-2)의 상태의 판별이 곤란해진다.
스니크 전류는 항상 역방향으로 메모리 셀을 경유하므로, 종래에는 메모리 셀마다 저항 변화 소자에, 역방향의 전류를 억제하는 셀렉터를 탑재하여 이 문제를 해결하고 있었다. 본 실시 형태에 따르면, 이러한 셀렉터를 탑재하지 않고, 상술한 바와 같이 역방향의 전류가 억제되므로, 이 문제를 회피할 수 있다.
본 실시 형태에서는, 저항 변화 소자의 중간 상태는 온 상태보다 고저항이며, 이 중간 상태로부터 온 상태로의 천이는 오프 상태로부터 온 상태로 천이하는데 필요한 전압보다 낮은 전압에 의해 이루어질 수 있다. 오프 상태로부터 온 상태로 천이하기 위한 전압 미만이고, 중간 상태로부터 온 상태로 천이하기 위한 전압 이상의 전압을 판독 전압으로 사용하면, 온/오프비를 저하시키지 않고, 역방향 및 순방향의 저전압 영역에서의 전류가 억제된다. 이에 따라, 저항 변화 소자는 셀렉터를 탑재한 메모리 셀과 실질적으로 동일한 특성을 얻을 수 있다.
또한, 선택된 저항 변화 소자의 상태가 중간 상태인가 또는 오프 상태인가를, 온 상태 또는 오프 상태에서의 전류에 의해 판별할 수 있다. 또한, 저항 변화 소자가 전압 펄스 조건 A 하에 중간 상태로부터 온 상태로 불휘발성 방식으로 천이하는 경우에도, 저항 변화 소자는 계속해서 전압 펄스 조건 B을 인가함으로써 중간 상태로 복귀할 수 있고, 판독 전의 정보를 잃지 않는다.
본 실시 형태에서는 전압 펄스 P1, P2, P3, P4가 각각 단일의 전압 펄스를 포함하는 경우에 대해 설명했으나, 전압 펄스 P1, P2, P3, P4가 전술한 각각의 전압 펄스 조건 (1), B, (3), A를 만족하는 한, 본 실시 형태는 다양한 전압 파형에 의해 구현될 수 있다. 예를 들면, 도 19 및 도 20에 나타낸 바와 같이, 전압 펄스들은 진폭이 상이한 전압 펄스들 또는 진폭이 같은 전압 펄스들을 포함할 수 있다. 또한, 도 21에 나타낸 바와 같이, 전압 펄스들은 계단형의 전압 펄스들을 포함할 수 있다.
이상 설명한 바와 같이, 실시 형태에 따르면, 메모리 셀에 셀렉터를 탑재하지 않고, 비선택의 메모리 셀에 흐르는 스니크 전류를 억제할 수 있는 저항 변화 메모리를 제공할 수 있다.
또한, 각 메모리 셀에 셀렉터를 탑재하지 않아도 저항 변화 소자와 셀렉터가 직렬 접속된 경우와 실질적으로 마찬가지의 기능을 실현할 수 있다. 따라서, 실제로 셀렉터를 접속했을 경우에 발생하는 동작 전압의 상승, 프로세스 복잡화 및 비용 증대 등의 문제를 회피할 수 있다.
몇 개의 실시 형태를 설명했으나, 이들의 실시 형태는 단지 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도되지 않는다. 본 명세서에 설명된 신규한 실시 형태는 그 밖의 다양한 형태로 구현되는 것이 가능하며, 또한 발명의 요지를 일탈하지 않는 범위에서, 본 명세서에 설명된 실시 형태의 다양한 생략, 치환 및 변경을 행할 수 있다. 이들 실시 형태 또는 변형은 발명의 범위나 요지에 포함되는 동시에, 특허청구범위 및 그 균등물에 포함된다.

Claims (20)

  1. 저항 변화 메모리로서,
    제1 및 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항층을 포함하는 메모리 셀과,
    상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하여, 기입, 소거 및 판독을 행하는 제어 회로를 포함하고,
    상기 기입 중에, 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에 제1 전압 펄스를 인가하고, 상기 제1 전압 펄스를 인가한 후, 상기 제1 전압 펄스와 극성이 다른 제2 전압 펄스를 인가하는, 저항 변화 메모리.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 소거 중에 상기 제1 전극과 상기 제2 전극 사이에 제3 전압 펄스 - 상기 제3 전압 펄스는 상기 제2 전압 펄스와 극성이 동일하고, 상기 제3 전압 펄스의 펄스 진폭과 펄스 폭 중 적어도 하나가 상기 제2 전압 펄스보다 큼 - 를 인가하는, 저항 변화 메모리.
  3. 제1항에 있어서,
    상기 제어 회로는 상기 판독 중에 상기 제1 전극과 상기 제2 전극 사이에 제4 전압 펄스 - 상기 제4 전압 펄스는 상기 제1 전압 펄스와 극성이 동일하고, 상기 제4 전압 펄스의 펄스 진폭과 펄스 폭 중 적어도 하나가 상기 제1 전압 펄스보다 작음 - 를 인가하는, 저항 변화 메모리.
  4. 제3항에 있어서,
    상기 판독 중에, 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에, 상기 제4 전압 펄스를 인가한 후에, 상기 제2 전압 펄스를 인가하는, 저항 변화 메모리.
  5. 제1항에 있어서,
    상기 가변 저항층은 온 상태, 오프 상태 및 중간 상태 중 하나를 포함하고, 상기 오프 상태의 저항은 상기 온 상태의 저항보다 크고, 상기 중간 상태의 저항은 상기 온 상태의 저항보다 큰, 저항 변화 메모리.
  6. 제5항에 있어서,
    상기 중간 상태의 저항은 상기 오프 상태의 저항 이하인, 저항 변화 메모리.
  7. 제5항에 있어서,
    상기 가변 저항층은 상기 제1 전극과 상기 제2 전극 사이에 배치된 필라멘트를 포함하는, 저항 변화 메모리.
  8. 제7항에 있어서,
    상기 필라멘트는 상기 오프 상태보다 상기 온 상태에서 적어도 더 길거나 또는 더 두꺼운, 저항 변화 메모리.
  9. 제1항에 있어서,
    상기 가변 저항층은 절연체를 포함하는, 저항 변화 메모리.
  10. 제1항에 있어서,
    상기 가변 저항층은 비정질 실리콘, 다결정 실리콘 및 황화 금속 중 적어도 하나를 포함하는, 저항 변화 메모리.
  11. 제1항에 있어서,
    서로 교차되도록 배열된 워드선과 비트선을 더 포함하고,
    상기 메모리 셀은 상기 워드선과 상기 비트선의 교차부에 배치되는, 저항 변화 메모리.
  12. 저항 변화 메모리로서,
    제1 및 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항층과,
    상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하는 제어 회로를 포함하고,
    상기 가변 저항층은 온 상태, 오프 상태 및 중간 상태 중 하나를 포함하고, 상기 오프 상태의 저항은 상기 온 상태의 저항보다 크고, 상기 중간 상태의 저항은 상기 온 상태의 저항보다 크고,
    상기 제어 회로가 제1 전압 펄스를 인가하면, 상기 가변 저항층은 상기 온 상태로 천이하고, 상기 제어 회로가 상기 제1 전압 펄스와 극성이 다른 제2 전압 펄스를 인가하면, 상기 온 상태의 상기 가변 저항층은 상기 중간 상태로 천이하고,
    상기 제어 회로가 상기 제2 전압 펄스보다 펄스 진폭과 펄스 폭 중 적어도 하나가 큰 제3 전압 펄스를 인가하면, 상기 중간 상태의 상기 가변 저항층은 상기 오프 상태로 천이하고,
    상기 제어 회로가 상기 제1 전압 펄스보다 펄스 진폭과 펄스 폭의 곱이 작은 제4 전압 펄스를 인가하면, 상기 중간 상태의 상기 가변 저항층은 상기 온 상태로 천이하는, 저항 변화 메모리.
  13. 제12항에 있어서,
    상기 제어 회로는 판독 동작 중에 상기 제1 전극과 상기 제2 전극 사이에 제5 전압 펄스 - 상기 제5 전압 펄스는 상기 제1 전압 펄스와 극성이 동일하고, 상기 제5 전압 펄스의 펄스 진폭과 펄스 폭의 곱이 상기 제1 전압 펄스보다 작음 - 를 인가하는, 저항 변화 메모리.
  14. 제13항에 있어서,
    상기 판독 동작 중에, 상기 제어 회로는 상기 제1 전극과 상기 제2 전극 사이에, 상기 제5 전압 펄스를 인가한 후에, 상기 제2 전압 펄스를 인가하는, 저항 변화 메모리.
  15. 제12항에 있어서,
    상기 중간 상태의 저항은 상기 오프 상태의 저항 이하인, 저항 변화 메모리.
  16. 제12항에 있어서,
    상기 가변 저항층은 상기 제1 전극과 상기 제2 전극 사이에 배치된 필라멘트를 포함하는, 저항 변화 메모리.
  17. 제16항에 있어서,
    상기 필라멘트는 상기 오프 상태보다 상기 온 상태에서 적어도 더 길거나 또는 더 두꺼운, 저항 변화 메모리.
  18. 제12항에 있어서,
    상기 가변 저항층은 절연체를 포함하는, 저항 변화 메모리.
  19. 제12항에 있어서,
    상기 가변 저항층은 비정질 실리콘, 다결정 실리콘 및 황화 금속 중 적어도 하나를 포함하는, 저항 변화 메모리.
  20. 제12항에 있어서,
    서로 교차되도록 배열된 워드선과 비트선을 더 포함하고,
    메모리 셀이 상기 제1 및 제2 전극과, 상기 가변 저항층을 포함하고, 상기 메모리 셀은 상기 워드선과 상기 비트선의 교차부에 배치되는, 저항 변화 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105525A (ko) * 2018-03-05 2019-09-17 크로스바, 인크. 저항성 랜덤 액세스 메모리 프로그래밍 및 소거 기술들 및 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013197420A (ja) 2012-03-21 2013-09-30 Toshiba Corp 抵抗変化メモリ素子
JP5602175B2 (ja) 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP5902113B2 (ja) 2013-03-13 2016-04-13 株式会社東芝 半導体記憶装置
JP5793526B2 (ja) 2013-03-15 2015-10-14 株式会社東芝 半導体記憶装置
JP2015018591A (ja) * 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
JP2015060890A (ja) 2013-09-17 2015-03-30 株式会社東芝 記憶装置
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
JP6462902B2 (ja) * 2015-06-10 2019-01-30 東芝メモリ株式会社 抵抗変化メモリ
TWI564898B (zh) * 2015-10-26 2017-01-01 國立中山大學 電阻式記憶體
US10755781B2 (en) * 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
TWI742347B (zh) * 2019-03-05 2021-10-11 美商橫杆股份有限公司 電阻性隨機存取記憶體程式化及抹除技術及設備
KR20200129453A (ko) * 2019-05-08 2020-11-18 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
TWI751537B (zh) * 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法
US11309024B2 (en) * 2020-08-28 2022-04-19 Micron Technology, Inc. Memory cell programming that cancels threshold voltage drift

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040197947A1 (en) * 2003-04-07 2004-10-07 Fricke Peter J. Memory-cell filament electrodes and methods
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
TWI355661B (en) * 2003-12-18 2012-01-01 Panasonic Corp Method for using a variable-resistance material as
JP4189395B2 (ja) 2004-07-28 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置及び読み出し方法
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
WO2006095278A1 (en) * 2005-03-07 2006-09-14 Nxp B.V. Driving of a memory matrix of resistance hysteresis elements
US7259983B2 (en) 2005-05-27 2007-08-21 Spansion Llc Page buffer architecture for programming, erasing and reading nanoscale resistive memory devices
JP4701862B2 (ja) * 2005-06-22 2011-06-15 ソニー株式会社 記憶装置の初期化方法
JP4195715B2 (ja) * 2006-07-31 2008-12-10 シャープ株式会社 半導体記憶装置
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
KR100855585B1 (ko) 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
US7960224B2 (en) * 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
JP2009193627A (ja) 2008-02-13 2009-08-27 Toshiba Corp 半導体記憶装置
US7560721B1 (en) 2008-02-21 2009-07-14 International Business Machines Corporation Phase change material with filament electrode
KR101001304B1 (ko) 2008-07-08 2010-12-14 서울대학교산학협력단 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
US8107283B2 (en) * 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8305795B2 (en) 2009-04-27 2012-11-06 Panasonic Corporation Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
US8325508B2 (en) * 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
KR101744757B1 (ko) * 2010-06-22 2017-06-09 삼성전자 주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8467227B1 (en) * 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105525A (ko) * 2018-03-05 2019-09-17 크로스바, 인크. 저항성 랜덤 액세스 메모리 프로그래밍 및 소거 기술들 및 장치
US10998064B2 (en) 2018-03-05 2021-05-04 Crossbar, Inc. Resistive random access memory program and erase techniques and apparatus
US11790999B2 (en) 2018-03-05 2023-10-17 Crossbar, Inc. Resistive random access memory erase techniques and apparatus

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