JP2012164399A - 記憶装置およびその動作方法 - Google Patents

Abstract

【課題】長期的な信頼性を向上させることが可能な記憶装置およびその動作方法を提供する。
【解決手段】記憶装置１は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する複数の記憶素子２１と、駆動対象の記憶素子２１の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えている。この駆動部は、低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作（セット動作またはリセット動作）を実行する際に、以下の段階的動作を行う。すなわち、第１の動作に関する強ストレス印加工程を実施した後に第２の動作に関する弱ストレス印加工程を実施するというステップを少なくとも１回以上繰り返して行った後、第１の動作に関する強ストレス印加工程を実施する。
【選択図】図１６

Description

本発明は、記憶層の電気的特性の変化により情報を記憶する記憶素子を備えた記憶装置、およびそのような記憶装置の動作方法に関する。

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

一方、近年では、電流を流す方向によって低抵抗状態および高抵抗状態を記録する、いわゆるバイポーラ型の抵抗変化型記憶素子が開発されている。また、このようなバイポーラ型の抵抗変化型記憶素子と選択用のトランジスタとを組み合わせてなる、いわゆる１Ｔ１Ｒ型（１つのトランジスタに対して１つの記憶素子を備えた）の不揮発性メモリセルの提案もなされている。例えば非特許文献１には、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの抵抗変化型の記憶素子が提案されている。

K.Aratani，他１２名、"A Novel Resistance Memory with High Scalability and Nanosecond Switching"、Technical Digest IEDM2007、ｐ．７８３−７８６

この非特許文献１の記憶素子は、２つの電極の間に、ある金属を含むイオン導電体（記憶層）を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。なお、一般的には、記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる動作は「セット動作」と呼ばれ、逆に低抵抗状態から高抵抗状態へと変化する動作は「リセット動作」と呼ばれている。

ところで、上記したバイポーラ型の抵抗変化型記憶素子では、長期的な信頼性を向上させるため、データ（情報）の保持特性を高めることが重要である。このデータの保持特性としては、上記したセット動作時およびリセット動作時の保持特性が挙げられる。ところが、従来のセット動作およびリセット動作の手法では、これらの動作を行うためのストレス印加工程間での強弱のバランスを適切に調整するのが困難であり、データ保持特性を高めるのも困難であった。なお、ここで言う「ストレス印加工程」とは、セット動作またはリセット動作を行うための電流または電圧などを駆動対象の記憶素子に対して印加する工程のことを意味している。このことから、データ保持特性を高めて記憶素子における長期的な信頼性を向上させることが可能な手法の提案が望まれる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、長期的な信頼性を向上させることが可能な記憶装置およびその動作方法を提供することにある。

本発明の記憶装置は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する複数の記憶素子と、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。この駆動部は、低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第２の動作と、のうちの前記第１の動作を実行する際に、第１の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第２の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップを、少なくとも１回以上繰り返して行った後、強ストレス印加工程を実施する、という段階的動作を行う。なお、ここで言う「ストレス」を印加するということは、第１の動作または第２の動作を行うための電流または電圧などを駆動対象の記憶素子に対して印加することを意味している。

本発明の記憶装置の動作方法は、印加される電圧の極性に応じて低抵抗状態と高抵抗状態との間で可逆的に抵抗状態が変化する複数の記憶素子を備えた記憶装置において、低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第２の動作と、のうちの第１の動作を実行する方法が、第１の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第２の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するという第１のステップと、この第１のステップを少なくとも１回以上繰り返して行った後に強ストレス印加工程を実施する第２のステップとを含む（上記のような段階的動作を行う）ようにしたものである。

本発明の記憶装置および記憶装置の動作方法では、上記一方の抵抗状態から上記他方の抵抗状態へと変化させる第１の動作を実行する際に、第１の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第２の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップ（第１のステップ）を、少なくとも１回以上繰り返して行った後、強ストレス印加工程を実施する（第２のステップ）、という段階的動作が行われる。すなわち、目的とする第１の動作を行う際に有利となる第２の動作に関する弱ストレス印加工程を実施した後に第１の動作に関する強ストレス印加工程を実施することにより、段階的動作の全体として目的とする第１の動作が実行される。これにより、第１の動作に関するストレス印加工程と第２の動作に関するストレス印加工程との間での強弱バランスが適切に調整され、その結果、目的とする第１の動作時のデータ保持特性が向上する。

なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。

本発明の記憶装置および記憶装置の動作方法によれば、上記第１の動作を実行する際に、上記強ストレス印加工程を実施した後に上記弱ストレス印加工程を実施するというステップを少なくとも１回以上繰り返して行った後、上記強ストレス印加工程を実施するという段階的動作を行うようにしたので、目的とする第１の動作時のデータ保持特性を高めることができ、長期的な信頼性を向上させることが可能となる。

本発明の一実施の形態に係る記憶装置の構成例を表すブロック図である。 図１に示したメモリアレイの構成例を表す回路図である。 図２に示したメモリセルの構成例を表す回路図である。 図２に示した記憶素子の構成例を表す断面図である。 一般的なセット動作およびリセット動作の概要について説明するための回路図である。 一般的なセット動作およびリセット動作の概要について説明するための断面図である。 記憶素子における一般的な電流電圧特性の一例を表す特性図である。 比較例に係るセット動作を表すタイミング波形図である。 比較例に係るリセット動作を表すタイミング波形図である。 比較例に係るセット動作およびリセット動作と長期的な信頼性との関係を説明するための特性図である。 比較例に係るセット動作およびリセット動作の際の記憶素子における作用を説明するための模式断面図である。 実施の形態に係るセット動作の一例を表す流れ図である。 実施の形態に係るリセット動作の一例を表す流れ図である。 実施の形態に係るセット動作の一例を表すタイミング波形図である。 実施の形態に係るリセット動作の一例を表すタイミング波形図である。 実施の形態に係るセット動作およびリセット動作の際の記憶素子における作用を説明するための模式断面図である。 実施の形態に係るセット動作およびリセット動作と長期的な信頼性との関係を説明するための特性図である。 変形例１に係るセット動作およびリセット動作について説明するためのモード遷移図である。 変形例２に係る記憶素子の構成例を表す断面図である。 変形例３に係る記憶素子の構成例を表す断面図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（セット動作およびリセット動作の双方において段階的動作を行う例）
２．変形例
変形例１（セット動作およびリセット動作についての動作モードを遷移させる例）
変形例２，３（記憶素子の他の構成例）
その他の変形例

＜実施の形態＞
［記憶装置１の構成］
図１は、本発明の一実施の形態に係る記憶装置（記憶装置１）のブロック構成を表すものである。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部」の一具体例に対応する。

ワード線駆動部３１は、行方向に平行して（並んで）配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。

ビット線駆動・センスアンプ部３２は、列方向に平行して（並んで）配置された複数（ここではｍ個）のビット線ＢＬ１１〜ＢＬ１ｍおよび複数（ここではｍ個）のビット線ＢＬ２１〜ＢＬ２ｍに対してそれぞれ、所定の電位を印加するものである。これにより、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間においてそれぞれ、所定の電圧（後述するセット動作またはリセット動作を行う際のストレス印加に相当する電圧）が印加されるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、各メモリセル２０から情報（データ）の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下では、ビット線ＢＬ１１〜ＢＬ１ｍの総称としてビット線ＢＬ１を、ビット線ＢＬ２１〜２ｍの総称としてビット線ＢＬ２を、適宜用いるものとする。

このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作、消去動作または読み出し動作を選択的に行うようになっている。

［メモリアレイ２の構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、メモリアレイ２の回路構成例を表したものである。このメモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと、一対のビット線ＢＬ１，ＢＬ２とが接続されている。

また、図２および図３に示したように、各メモリセル２０は、１つの記憶素子２１と、１つの選択トランジスタ２２とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成（メモリセル）となっている。このメモリセル２０では、ワード線ＷＬが選択トランジスタ２２のゲートに接続され、ビット線ＢＬ１が、ビットコンタクトＢＣを介して、選択トランジスタ２２におけるソースおよびドレインのうちの一方側に接続されている。ビット線ＢＬ２は記憶素子２１を介して、選択トランジスタ２２におけるソースおよびドレインのうちの他方側（ノードコンタクトＮＣ側）に接続されている。また、ここでは図２に示したように、ビットコンタクトＢＣが、ビット線ＢＬ１方向に沿った上下２つのメモリセル２０同士で共有化（共通化）されている。これにより、メモリアレイ２の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトＢＣがメモリセル２０ごとに個別に設けられているようにしてもよい。

選択トランジスタ２２は、駆動対象の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。

（記憶素子２１）
記憶素子２１は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ことを利用して、情報（データ）の記憶（書き込みおよび消去）を行う素子である。この記憶素子２１は、図４に断面図で示したように、下部電極２１１（第１電極）、記憶層２１２および上部電極２１３（第２電極）をこの順に有している。

下部電極２１１は、選択トランジスタ２２側（ノードコンタクトＮＣ側）に設けられた電極である。この下部電極２１１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。

記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ｂと、下部電極２１１側に設けられた抵抗変化層２１２Ａとを有する積層構造となっている。この記憶層２１２では、詳細は後述するが、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）ようになっている。

イオン源層２１２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１２Ｂは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層２１２Ｂは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層２１２Ｂは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい

抵抗変化層２１２Ａは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２１２Ｂよりも抵抗値の高い材料により構成されている。抵抗変化層２１２Ａの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。

上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層２１２Ｂと反応しない安定な材料が好ましい。

［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１および図２に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（後述するワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍおよびｍ個のビット線ＢＬ２１〜ＢＬ２ｍに対してそれぞれ、所定の電位を印加する。換言すると、ビット線ＢＬ１１，ＢＬ２１間，ビット線ＢＬ１２，ＢＬ２２間，…，ビット線ＢＬ１ｍ，ＢＬ２ｍ間にそれぞれ、所定の電圧（後述するセット動作またはリセット動作を行う際のストレス印加に相当する電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。

具体的には、各メモリセル２０内の記憶素子２１では、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に記憶層２１２の抵抗状態が変化する（低抵抗状態と高抵抗状態との間で変化する）。これを利用して記憶素子２１では、情報の書き込み動作または消去動作がなされる。

一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１１〜ＢＬ１ｍ，ＢＬ２１〜２ｍを用いて、駆動対象（動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。このようにして、記憶素子２１から情報の読み出し動作がなされる。

なお、駆動対象（動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２間に上記した所定の電圧が印加される。一方、駆動対象（動作対象）外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬ１，ＢＬ２がそれぞれ、フローティング状態あるはグランド電位（０Ｖ）に設定される。

ここで、図５および図６を参照して、情報の書き込み動作または消去動作に対応する、一般的なセット動作およびリセット動作の概要について説明する。セット動作とは、記憶素子２１（具体的には記憶層２１２）の抵抗状態を、高抵抗状態（初期状態）から低抵抗状態に変化させる（低抵抗化する）動作のことである。また、リセット動作とは、逆に、記憶素子２１（記憶層２１２）の抵抗状態を、低抵抗状態から高抵抗状態に変化させる（高抵抗化する）動作のことである。なお、ここで言うセット動作およびリセット動作はそれぞれ、記憶素子２１の抵抗値が所望の値に変化するまでの動作全体のことを意味している。そして、これらの動作を完了させる（例えば、ベリファイ工程（セット動作またはリセット動作の際に情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作の工程）がパスすること）ために、記憶素子２１に対するストレス印加を行うことになる。なお、ここで言う「ストレス印加」とは、セット動作またはリセット動作を行うための電流または電圧などを駆動対象の記憶素子２１に対して印加することを意味している。

具体的には、図５（Ａ）に示した一般的なセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位Ｖg_{_}setが印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ１の電位（ここでは０Ｖ）を基準として、ビット線ＢＬ１，ＢＬ２間に所定のセット電圧Ｖsetが印加される。すると、図５（Ａ）および図６（Ａ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に負電位が、上部電極２１３側に正電位がそれぞれ印加される（すなわち、記憶素子２１に対して正電圧が印加される）。これにより、記憶層２１２において、イオン源層２１２Ｂから例えばＣｕおよび／またはＺｒなどの陽イオンがイオン伝導し、下部電極２１１側で電子と結合して析出する。その結果、下部電極２１１と抵抗変化層２１２Ａとの界面に、金属状態に還元された低抵抗のＺｒおよび／またはＣｕなどの導電パス（フィラメント）が形成される。もしくは、抵抗変化層２１２Ａの中に導電パスが形成される。よって、抵抗変化層２１２Ａの抵抗値が低くなり（低抵抗化し）、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子２１においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子２１に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子２１に情報が書き込まれたことになる。

ここで、このようなセット動作の相対的な強弱（セット動作を行う際のストレス印加の相対的な強弱）は、選択トランジスタ２２のゲートに印加される電圧（上記したワード線電位Ｖg_set）の大きさに応じて調整される。このワード線電位Ｖg_setの大きさに応じて、選択トランジスタ２２のソース・ドレイン間に流れる電流（記憶素子２１における下部電極２１１および上部電極２１３の間に流れる電流）が変化し、形成される導電パス（フィラメント）の数や大きさが制御されるためである。具体的には、ワード線電位Ｖg_setが相対的に高い（大きい）場合には、セット動作を行うためのストレス印加が相対的に強く実施される（強セットストレス印加）。一方、ワード線電位Ｖg_setが相対的に低い（小さい）場合には、セット動作を行うためのストレス印加が相対的に弱く実施される（弱セットストレス印加）。このことから、図５（Ａ）中に示したように、ワード線電位Ｖg_setの値は可変のものとなっている。なお、上記したワード線電位Ｖg_setの高低（大小）の関係は、選択トランジスタ２２がＮ型のＭＯＳトランジスタである場合の例であり、Ｐ型のＭＯＳトランジスタを用いた場合には、ワード線電位Ｖg_setの高低（大小）の関係は逆になる。以下では、選択トランジスタ２２がＮ型のＭＯＳトランジスタである場合の例について説明する。これに対して、上記したセット電圧Ｖsetの大小は、セット動作を行う際のストレス印加の相対的な強弱には寄与しない。これらのことから、セット動作を行う際のストレス印加の相対的な強弱については、以下の（１）式および（２）式が成り立つことになる。
Ｖg_set（強セットストレス印加時）＞Ｖg_set（弱セットストレス印加時） ……（１）
Ｖset（強セットストレス印加時）＝Ｖset（弱セットストレス印加時） ……（２）

一方、図５（Ｂ）に示したリセット動作時には、駆動対象のメモリセル２０において、ワード線ＷＬ（選択トランジスタ２２のゲート）に所定のワード線電位Ｖg_{_}resetが印加される。また、それと共に、ビット線ＢＬ１，ＢＬ２のうちの低電位側（ここでは選択トランジスタ２２のソース側）のビット線ＢＬ２（ここでは０Ｖ）の電位を基準として、ビット線ＢＬ１，ＢＬ２間に所定のリセット電圧Ｖresetが印加される。すると、図５（Ｂ）および図６（Ｂ）中に示したように、駆動対象の記憶素子２１では、下部電極２１１側に正電位が、上部電極２１３側に負電位がそれぞれ印加される（すなわち、記憶素子２１に対して負電圧が印加される）。これにより、上記したセット動作によって抵抗変化層２１２内に形成されていた導電パスのＺｒおよび／またはＣｕが酸化してイオン化し、イオン源層２１２Ｂに溶解もしくはＴｅ等と結合して、Ｃｕ₂Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して、抵抗値が高くなる（高抵抗化する）。あるいは、更にイオン源層２１２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子２１においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子２１に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子２１に書き込まれた情報を消去することが可能になる。

ここで、このようなリセット動作の相対的な強弱（リセット動作を行う際のストレス印加の相対的な強弱）は、導電パス（フィラメント）の消滅後に選択トランジスタ２２のソース・ドレイン間に印加される電圧（上記したリセット電圧Ｖreset）の大きさに応じて調整される。このリセット電圧Ｖresetの大きさに応じて、選択トランジスタ２２のソース・ドレイン間に流れる電流（記憶素子２１における下部電極２１１および上部電極２１３の間に流れる電流）が変化し、導電パスが消滅する度合い（消滅する領域の大きさ等）が制御されるためである。具体的には、リセット電圧Ｖresetが相対的に高い（大きい）場合には、リセット動作を行うためのストレス印加が相対的に強く実施される（強リセットストレス印加）。一方、リセット電圧Ｖresetが相対的に低い（小さい）場合には、リセット動作を行うためのストレス印加が相対的に弱く実施される（弱リセットストレス印加）。このことから、図５（Ｂ）中に示したように、リセット電圧Ｖresetの値は可変のものとなっている。なお、これに対して、リセット動作時に選択トランジスタ２２のゲートに印加される電圧（上記したワード線電位Ｖg_reset）の大小は、リセット動作を行う際のストレス印加の相対的な強弱には寄与しない。これらのことから、リセット動作を行う際のストレス印加の相対的な強弱については、以下の（３）式および（４）式が成り立つことになる。
Ｖg_reset（強リセットストレス印加時）＝Ｖg_reset（弱リセットストレス印加時）
……（３）
Ｖreset（強リセットストレス印加時）＞Ｖreset（弱リセットストレス印加時）
……（４）

このようにして、上記した過程（セット動作およびリセット動作）を繰り返すことにより、記憶素子２１において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。詳細には、例えば図７に示したようになる。この図７において、横軸は記憶素子２１に印加される電圧Ｖの大きさおよび極性を、縦軸はそのときに記憶素子２１に流れる電流Ｉを、それぞれ示す。最初に、記憶素子２１が高抵抗状態であった場合（初期状態）には、記憶素子２１に電圧を印加しても、電流Ｉはほとんど流れない。次いで、図中の矢印Ｐ２１で示したように、記憶素子２１に対して所定の閾値Ｖth+を超えた正電圧が印加されると、記憶素子２１は急激に電流が流れる状態（低抵抗状態）に遷移する。続いて、図中の矢印Ｐ２２で示したように、印加電圧Ｖを０Ｖに戻しても、この低抵抗状態は保持される。そののち、図中の矢印Ｐ２３で示したように、記憶素子２１に対して所定の閾値電圧Ｖth-を超えた負電圧が印加されると、記憶素子２１は急激に電流が流れない状態（高抵抗状態）に遷移する。そして、その後は印加電圧Ｖを０Ｖに戻しても、この高抵抗状態が保持される。このように、記憶素子２１に対して極性の異なる電圧を印加することにより、可逆的に抵抗値（抵抗状態）が変化することが分かる。

また、例えば、抵抗値の高い状態（高抵抗状態）を「０」の情報に、抵抗値の低い状態（低抵抗状態）を「１」の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、「０」の情報から「１」の情報に変化させ、負電圧の印加による情報の消去過程で、「１」の情報から「０」の情報に変化させることができる。

なお、記憶素子２１に対する書き込み動作および消去動作を、低抵抗化（高抵抗状態から低抵抗状態への変化）および高抵抗化（低抵抗状態から高抵抗状態への変化）のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。

（２．セット動作・リセット動作の詳細について）
次に、本発明の特徴的部分の１つである、記憶装置１におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。

（２−１．比較例）
まず、図８〜図１１を参照して、比較例に係るセット動作およびリセット動作について説明する。図８は、比較例に係るセット動作をタイミング波形図で表わしたものであり、図９は、比較例に係るリセット動作をタイミング波形図で表わしたものである。これらの図において、（Ａ）はビット線ＢＬ１に印加される電圧のタイミング波形を、（Ｂ）はビット線ＢＬ２に印加される電圧のタイミング波形を、（Ｃ）はワード線ＷＬに印加される電圧のタイミング波形を、それぞれ示す。

この比較例に係るセット動作およびリセット動作では、上記した一般的なセット動作およびリセット動作において説明したようにしてなされる。すなわち、図８に示したセット動作時には、ビット線ＢＬ１に０Ｖが印加され、ビット線ＢＬ２にセット電圧Ｖset（固定値）が印加され、ワード線ＷＬに所定のワード線電位Ｖg_set（ここではＶg_set1とする）が印加される。また、図９に示したリセット動作時には、ビット線ＢＬ１に所定のリセット電圧（ここではＶreset1とする）が印加され、ビット線ＢＬ２に０Ｖが印加され、ワード線ＷＬに所定のワード線電位Ｖg_reset（固定値）が印加される。なお、ここでは、ベリファイ動作を行いつつ記憶素子２１が所望の抵抗値となるまで各ストレス印加工程を複数回行っている様子を、模式的に示している。

ところで、このような記憶素子２１では、長期的な信頼性を向上させるため、データ（情報）の保持特性を高めることが重要である。このデータの保持特性としては、上記したセット動作時およびリセット動作時の保持特性が挙げられる。ここで、デバイスが許容する範囲内で、セット動作およびリセット動作の際に前述した強セットストレス印加および強リセットストレス印加を行う（すなわち、上記したＶg_set1，Ｖreset1をそれぞれ、できるだけ大きくする）ようにすれば、セット動作時およびリセット動作時のデータ保持特性が高まり、長期的な信頼性も向上するとも考えられる。

ところがこの場合、例えば図１０（Ｄ）に模式的に示したように、初期状態では、セット抵抗（Set抵抗）とリセット抵抗（Reset抵抗）との間の分離幅が大きくなっており、セット動作時およびリセット動作時のデータ保持特性がいずれも高くなっているものの、長時間経過後にはこの分離幅が小さくなってしまう（ここでは分離幅がなくなってしまう）。すなわち、強セットストレス印加および強リセットストレス印加を行った場合、セット動作時およびリセット動作時のデータ保持特性がいずれも経時劣化してしまい、記憶素子２１における長期的な信頼性が低下してしまうことになる。

一方で、逆に、セット動作およびリセット動作の際に弱セットストレス印加および弱リセットストレス印加を行った（Ｖg_set1，Ｖreset1をそれぞれ、できるだけ小さくした）場合、初期状態の時点でセット抵抗よリセット抵抗との間の分離幅が小さいことから、同様に記憶素子２１の長期的な信頼性は低いものとなる（図１０（Ａ）参照）。また、セット動作およびリセット動作のうち、一方の動作の際に相対的に強いストレス印加を行って他方の動作の際に相対的に弱いストレス印加を行った場合には、一方の動作のデータ保持特性は高くなるものの、他方の動作のデータ保持特性は低くなってしまう。すなわち、強セットストレス印加および弱リセットストレス印加を行った（Ｖg_set1を大きくしてＶreset1を小さくした）場合、セット動作のデータ保持特性は高くなるものの、リセット動作のデータ保持特性は低くなってしまう（図１０（Ｂ）参照）。また、弱セットストレス印加および強リセットストレス印加を行った（Ｖg_set1を小さくしてＶreset1を大きくした）場合、リセット動作のデータ保持特性は高くなるものの、セット動作のデータ保持特性は低くなってしまう（図１０（Ｃ）参照）。なお、これらの図１０（Ａ）〜（Ｄ）における初期状態とはサイクル直後の状態を意味し、長時間経過後とは熱加速試験後の状態を意味し、以下同様である。

このように、比較例に係るセット動作およびリセット動作の手法では、これらの動作の際のストレス印加同士の強弱のバランスを適切に調整するのが困難であり、データ保持特性を高めるのも困難である。その結果、比較例に係る記憶素子２１では、長期的な信頼性が低くなってしまう。これは、以下の理由によるものと推測される。すなわち、セット動作時のデータ保持特性は、その記憶素子２１がこれまでに（過去に）どのような強さによりリセット動作のためのストレス印加がなされたのかに依存する一方、逆にリセット動作時のデータ保持特性は、その記憶素子２１がこれまでに（過去に）どのような強さによりセット動作のためのストレス印加がなされたのかに依存するというものである。具体的には、過去に強リセットストレス印加がなされた記憶素子ではセット動作時のデータ保持特性が低下し、逆に、過去に強セットストレス印加がなされた記憶素子ではリセット動作時のデータ保持特性が低下する。換言すると、セット動作に有利なストレス印加がリセット動作時の保持特性には不利に働く一方、リセット動作に有利なストレス印加がセット動作時のデータ保持特性には不利に働くというトレードオフの関係にある。

ここで、以上のことを図１１に示した模式図を参照して説明すると、以下のようになる。すなわち、例えば図１１（Ａ）に示したように、弱リセットストレス印加後に弱セットストレス印加を行った場合、この弱セットストレス印加により形成されたフィラメント（符号Ｐ１０１参照）が小さくなるために切れ易くなっており、セット動作時のデータ保持特性（セット保持特性）が低くなってしまう。一方、例えば図１１（Ｃ）に示したように、強リセットストレス印加後に強セットストレス印加を行った場合、この強セットストレス印加により形成されたフィラメント（符号Ｐ１０３参照）が長くなるために切れ易くなっており、同様にセット保持特性が低くなってしまう。また、例えば図１１（Ｂ）に示したように、弱セットストレス印加後に弱リセットストレス印加を行った場合、フィラメント（符号Ｐ１０２参照）の周囲に空乏層が形成されにくいことから高抵抗化が不十分となり、リセット動作時のデータ保持特性（リセット保持特性）が低くなってしまう。一方、例えば図１１（Ｄ）に示したように、強セットストレス印加後に強リセットストレス印加を行った場合、フィラメント（符号Ｐ１０４参照）の周囲に空乏層２１２Ｄが形成されるものの、フィラメント自体が残存し易いことから高抵抗化が不十分となり、同様にリセット保持特性が低くなってしまう。なお、図１１中に示した「強ＳＥＴ」，「弱ＳＥＴ」，「強ＲＥＳＥＴ」，「弱ＲＥＳＥＴ」はそれぞれ、強セットストレス印加工程，弱セットストレス印加工程，強リセットストレス印加工程，弱リセットストレス印加工程を意味しており、以下同様である。また、図１１中に示した「ｎ」は、括弧内のストレス印加工程をｎ（＝１以上の整数）回繰り返して行うことを意味しており、以下同様である。

（２−２．実施例）
これに対して本実施の形態の記憶装置１では、例えば図１２〜図１７に示した実施例のようにして、上記比較例における問題（長期的な信頼性低下の問題）を解決している。ここで、図１２は、本実施の形態の実施例に係るセット動作を流れ図で表わしたものであり、図１３は、本実施の形態の実施例に係るリセット動作を流れ図で表わしたものである。また、図１４は、実施例に係るセット動作をタイミング波形図で表わしたものであり、図１５は、実施例に係るリセット動作をタイミング波形図で表わしたものである。これらの図１４および図１５において、（Ａ）はビット線ＢＬ１に印加される電圧のタイミング波形を、（Ｂ）はビット線ＢＬ２に印加される電圧のタイミング波形を、（Ｃ）はワード線ＷＬに印加される電圧のタイミング波形を、それぞれ示す。

まず、本実施の形態のセット動作およびリセット動作の際には、ワード線駆動部３１およびビット線駆動部・センスアンプ３２（以下、「駆動部」と称する）は、以下のようにして段階的動作を行う。すなわち、駆動部は、記憶素子２１における低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第２の動作と、のうちの第１の動作を実行する際に、この第１の動作に関する強ストレス印加工程を実施した後に第２の動作に関する弱ストレス印加工程を実施するというステップを、少なくとも１回以上繰り返して行った後、第１の動作に関する強ストレス印加工程を実施する。ここで、以下詳述するように、第１の動作とは、セット動作およびリセット動作のうちの一方の動作に対応し、第２の動作とは、これら２つの動作のうちの他方の動作に対応する。したがって、上記した強ストレス印加工程とは、前述した強セットストレス印加工程または強リセットストレス印加工程に対応し、上記した弱ストレス印加工程とは、前述した弱セットストレス印加工程または弱リセットストレス印加工程に対応する。

（セット動作）
具体的には、本実施の形態のセット動作時には、上記した第１の動作がセット動作となると共に第２の動作がリセット動作となることから、駆動部は以下のようにして段階的動作を行う。すなわち、このセット動作を実行する際に、駆動部は、強セットストレス印加工程を実施した後に弱リセットストレス印加工程を実施するというステップを少なくとも１回以上繰り返して行った後、強セットストレス印加工程を実施する。

詳細には、駆動部は、例えば図１２および図１４に示したようにして段階的動作を行う。すなわち、まず、所定の変数（パラメータ）Ａ＝１に設定する（図１２のステップＳ１１）。次いで、強セットストレス印加工程を行い（ステップＳ１２）、弱リセットストレス印加工程を行い（ステップＳ１３）、変数Ａの値を１増加させ（ステップＳ１４）、この変数Ａの値が所定の閾値ｊ（上記したステップを繰り返す回数：１以上の整数）よりも大きいのか否かを判定する（ステップＳ１５）。そして、この変数Ａの値が閾値ｊ以下である場合には（ステップＳ１５：Ｎ）、ステップＳ１２へと戻ってステップＳ１２〜Ｓ１４の動作を繰り返して行う。一方、変数Ａの値が閾値ｊよりも大きい場合には（ステップＳ１５：Ｙ）、次に強セットストレス印加工程を行い（ステップＳ１６）、図１２に示した本実施の形態のセット動作（段階的動作）が終了となる。

このような段階的動作を行う本実施の形態のセット動作では、例えば図１６（Ａ）に示したように、イオンの空乏層の形成領域が小さくなるため（符号Ｐ３１参照）、上記比較例のセット動作と比べ、セット動作時のデータ保持特性が向上する。

（リセット動作）
一方、本実施の形態のリセット動作時には、上記した第１の動作がリセット動作となると共に第２の動作がセット動作となることから、駆動部は以下のようにして段階的動作を行う。すなわち、このリセット動作を実行する際に、駆動部は、強リセットストレス印加工程を実施した後に弱セットストレス印加工程を実施するステップを少なくとも１回以上繰り返して行った後、強リセットストレス印加工程を実施する。

詳細には、駆動部は、例えば図１３および図１５に示したようにして段階的動作を行う。すなわち、まず、所定の変数Ａ＝１に設定する（図１３のステップＳ２１）。次いで、強リセットストレス印加工程を行い（ステップＳ２２）、弱セットストレス印加工程を行い（ステップＳ２３）、変数Ａの値を１増加させ（ステップＳ２４）、この変数Ａの値が所定の閾値ｋ（上記したステップを繰り返す回数：１以上の整数）よりも大きいのか否かを判定する（ステップＳ２５）。そして、この変数Ａの値が閾値ｋ以下である場合には（ステップＳ２５：Ｎ）、ステップＳ２２へと戻ってステップＳ２２〜Ｓ２４の動作を繰り返して行う。一方、変数Ａの値が閾値ｋよりも大きい場合には（ステップＳ２５：Ｙ）、次に強リセットストレス印加工程を行い（ステップＳ２６）、図１３に示した本実施の形態のリセット動作（段階的動作）が終了となる。

このような段階的動作を行う本実施の形態のリセット動作では、例えば図１６（Ｂ）に示したように、空乏層２１２Ｄ内におけるフィラメントの残存領域が小さくなるため（符号Ｐ３２参照）、上記比較例のリセット動作と比べ、リセット動作時のデータ保持特性が向上する。

ここで、図１４および図１５中に示したように、強セットストレス印加工程時のワード線電位をＶg_set2、弱セットストレス印加工程時のワード線電位をＶg_set3、強リセットストレス印加工程時のリセット電圧をＶreset2、弱リセットストレス印加工程時のリセット電圧をＶreset3とすると、以下の関係式（（５）式および（６）式）が成り立つ。
Ｖg_set3＜Ｖg_set2 ……（５）
Ｖreset3＜Ｖreset2 ……（６）

このように、本実施の形態のセット動作およびリセット動作では、目的とする第１の動作（セット動作またはリセット動作）を行う際に有利となる相対的に弱い第２の動作（リセット動作またはセット動作）が実施された後に、相対的に強い第１の動作が実施されることにより、段階的動作の全体として、目的とする第１の動作が実行される。これにより、第１の動作と第２の動作との間での動作の強弱バランスが適切に調整され、その結果、目的とする第１の動作時のデータ保持特性が向上する。すなわち、例えば図１７に示したように、上記比較例とは異なり、長時間経過後においてもセット抵抗とリセット抵抗との間の分離幅が大きくなり、セット動作およびリセット動作の双方におけるデータ保持特性が高くなる。

なお、従来技術として、記憶素子２１に対するべリファイ動作を行う際に、セット動作時のワード線電位Ｖg_setおよびリセット電圧Ｖresetの値をそれぞれ、例えば各印加パルスの波高値を用いて段階的に高くしていく手法がある。本実施の形態においてこの手法を用いる際には、上記した（５）〜（６）式の関係を満たしつつ、セット動作時のワード線電位Ｖg_setおよびリセット電圧Ｖresetの値をそれぞれ段階的に高くしていくようにすればよい。

以上のように本実施の形態では、上記第１の動作（セット動作またはリセット動作）を実行する際に、この第１の動作に関する強ストレス印加工程を実施した後に第２の動作に関する弱ストレス印加工程を実施するというステップを少なくとも１回以上繰り返して行った後、第１の動作に関する強ストレス印加工程を実施する、という段階的動作を行うようにしたので、目的とする第１の動作時のデータ保持特性を高めることができ、記憶素子２１における長期的な信頼性を向上させることが可能となる。

＜変形例＞
続いて、上記実施の形態の変形例（変形例１〜３）について説明する。なお、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

［変形例１］
図１８は、変形例１に係るセット動作およびリセット動作をモード遷移図で表わしたものである。具体的には、モードＡ〜Ｄの４つのモード（動作モード）間での状態遷移を表している。

ここで、モードＡとは、セット動作を実行する際とリセット動作を実行する際の双方において、上記実施の形態（実施例）で説明した段階的動作（図１２〜図１５で示した動作）を行う動作モードである。一方、モードＤとは、セット動作を実行する際とリセット動作を実行する際の双方において、上記比較例で説明した従来の一般的な動作（図８〜図９で示した動作）を行う動作モードである。また、モードＢとは、セット動作を実行する際には上記実施例で説明した段階的動作を行うと共に、リセット動作を実行する際には上記比較例で説明した従来の一般的な動作を行う動作モードである。モードＣとは、逆に、リセット動作を実行する際には上記実施例で説明した段階的動作を行うと共に、セット動作を実行する際には上記比較例で説明した従来の一般的な動作を行う動作モードである。

本変形例では、例えば、上記した４つのモードＡ〜Ｄが、相互に切替可能となっている。ただし、これらのモードＡ〜Ｄのうちの一部のモード間では、そのような切り替えを行わないようにしてもよい。ここで、このようなモード間の切り替えは、ユーザの操作に応じて行われる（手動で行われる）ようにしてもよいし、あるいは、記憶装置１内での自動制御により行われるようにしてもよい。例えば、通常使用時にはモードＤ（従来の手法）を用いてセット動作およびリセット動作を行う一方、データを長期間保持する必要があるときには、モードＡを用いてセット動作およびリセット動作を行うことにより長期信頼性を確保するようにする。あるいは、モードＤを用いてデータを一時的に記憶（格納）させておき、記憶素子２１へのアクセスがないときに、自動的にモードＡを用いてデータの再格納を行うようにする。

このようにして本変形例では、使用状況や必要性に応じてセット動作およびリセット動作の手法を自在に切り替えることができ、ユーザの利便性を向上させることが可能となる。

また、上記実施の形態で説明した段階的動作は、従来の手法と比べて動作時間（駆動時間）が相対的に長くなる傾向にあることから、このような動作モードの切り替えを適宜行うことにより、長期的な信頼性を確保しつつ動作時間が長くなるのを最低限に抑えることも可能となる。なお、この段階的動作の際には、前述したステップの繰り返し回数を多くするのに応じて、長期的な信頼性をより向上させることができる一方、繰り返し回数を少なくするのに応じて、動作時間を短く抑えることができる。

［変形例２］
図１９は、変形例２に係る記憶素子（記憶素子２１Ａ）の断面構成を表したものである。本変形例の記憶素子２１Ａは、ＰＣＭ（Phase Change Memory：相変化型メモリ）により構成されている。

この記憶素子２１Ａは、下部電極２１１と上部電極２１３との間に、例えばＧｅ₂Ｓｂ₂Ｔｅ₅などのＧｅＳｂＴｅ合金よりなる記憶層２１４を有している。この記憶層２１４では、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値（抵抗状態）が可逆的に変化するようになっている。

本変形例の記憶素子２１Ａでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１４が、高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ａに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。

［変形例３］
図２０は、変形例３に係る記憶素子（記憶素子２１Ｂ）の断面構成を表したものである。本変形例の記憶素子２１Ｂは、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）により構成されている。

記憶素子２１Ｂは、下部電極２１１と上部電極２１３との間に、ＮｉＯ，ＴｉＯ₂，ＰｒＣａＭｎＯ₃などの酸化物よりなる記憶層２１５を有しており、この酸化物への電圧の印加により抵抗値（抵抗状態）が可逆的に変化するようになっている。

本変形例の記憶素子２１Ｂでは、下部電極２１１と上部電極２１３との間に正電圧または負電圧が印加されると、記憶層２１５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２１Ｂに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。

［その他の変形例］
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。

例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子２１，２１Ａ，２１Ｂ等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。

更に、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子２１，２１Ａ，２１Ｂには限られない。すなわち、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子であれば、他の構成の記憶素子を用いるようにしてもよい。

１…記憶装置、２…メモリアレイ、２０…メモリセル、２１，２１Ａ，２１Ｂ…記憶素子、２１１…下部電極、２１２，２１４，２１５…記憶層、２１２Ａ…抵抗変化層、２１２Ｂ…イオン源層、２１２Ｄ…空乏層、２１３…上部電極、２２…選択トランジスタ、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、ＷＬ…ワード線、ＢＬ１，ＢＬ２…ビット線、ＢＣ…ビットコンタクト、ＮＣ…ノードコンタクト、Ｖgs_set，Ｖgs_reset…ゲート・ソース間電圧、Ｖth+，Ｖth-…閾値電圧、Ｖset…セット電圧、Ｖreset…リセット電圧、Ｖg_set，Ｖg_reset…ワード線電位。

Claims (11)

1. 印加される電圧の極性に応じて可逆的に抵抗状態が変化する複数の記憶素子と、
   駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部と
   を備え、
   前記駆動部は、
   前記低抵抗状態および前記高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作と、前記他方の抵抗状態から前記一方の抵抗状態へと変化させる第２の動作と、のうちの前記第１の動作を実行する際に、
   前記第１の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に前記第２の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップを、少なくとも１回以上繰り返して行った後、前記強ストレス印加工程を実施する、という段階的動作を行う
   記憶装置。
2. 前記第１の動作が、前記一方の抵抗状態としての前記高抵抗状態から前記他方の抵抗状態としての前記低抵抗状態へと変化させるセット動作であると共に、
   前記第２の動作が、前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作であり、
   前記駆動部は、
   前記セット動作を実行する際に、
   前記セット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強セットストレス印加工程を前記強ストレス印加工程として実施した後に、前記リセット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱リセットストレス印加工程を前記弱ストレス印加工程として実施するというステップを、少なくとも１回以上繰り返して行った後、前記強セットストレス印加工程を実施する、という段階的動作を行う
   請求項１に記載の記憶装置。
3. 前記第１の動作が、前記一方の抵抗状態としての前記低抵抗状態から前記他方の抵抗状態としての前記高抵抗状態へと変化させるリセット動作であると共に、
   前記第２の動作が、前記高抵抗状態から前記低抵抗状態へと変化させるセット動作であり、
   前記駆動部は、
   前記リセット動作を実行する際に、
   前記リセット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強リセットストレス印加工程を前記強ストレス印加工程として実施した後に、前記セット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱セットストレス印加工程を前記弱ストレス印加工程として実施するというステップを、少なくとも１回以上繰り返して行った後、前記強リセットストレス印加工程を実施する、という段階的動作を行う
   請求項１に記載の記憶装置。
4. 前記駆動部は、前記第１の動作を実行する際と前記第２の動作を実行する際との双方において、前記段階的動作を行う
   請求項１ないし請求項３のいずれか１項に記載の記憶装置。
5. 前記第１および第２の動作の実行する際の双方において前記段階的動作を行う第１のモードと、
   前記第１および第２の動作を実行する際の双方において前記段階的動作を行わない第２のモードと
   の２つのモードが、相互に切替可能となっている
   請求項４に記載の記憶装置。
6. 前記駆動部は、前記第１の動作を実行する際と前記第２の動作を実行する際とのうちの一方において、前記段階的動作を行う
   請求項１ないし請求項３のいずれか１項に記載の記憶装置。
7. 前記第１の動作を行うためのストレスおよび前記第２の動作を行うためのストレスはそれぞれ、強ストレスと、この強ストレスよりも弱いストレスである弱ストレスとを含む
   請求項１ないし請求項６のいずれか１項に記載の記憶装置。
8. 前記記憶素子は、第１電極、記憶層および第２電極をこの順に有し、
   前記記憶層では、前記第１電極と前記第２電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する
   請求項１ないし請求項７のいずれか１項に記載の記憶装置。
9. 前記記憶層は、
   前記第１電極側に設けられた抵抗変化層と、
   前記第２電極側に設けられたイオン源層と
   を有する請求項８に記載の記憶装置。
10. 前記記憶素子では、
    前記第１電極側に負電位が印加されると共に前記第２電極側に正電位が印加されると、前記イオン源層中のイオンが前記第１電極側に移動して前記抵抗変化層が低抵抗化することにより、前記高抵抗状態から前記低抵抗状態へと変化させるセット動作が行われ、
    前記第１電極側に正電位が印加されると共に前記第２電極側に負電位が印加されると、前記イオン源層中のイオンが前記第２電極側に移動して前記抵抗変化層が高抵抗化することにより、前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作が行われる
    請求項９に記載の記憶装置。
11. 印加される電圧の極性に応じて低抵抗状態と高抵抗状態との間で可逆的に抵抗状態が変化する複数の記憶素子を備えた記憶装置において、前記低抵抗状態および前記高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第１の動作と、前記他方の抵抗状態から前記一方の抵抗状態へと変化させる第２の動作と、のうちの前記第１の動作を実行する方法は、
    前記第１の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に前記第２の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するという第１のステップと、
    前記第１のステップを少なくとも１回以上繰り返して行った後、前記強ストレス印加工程を実施する第２のステップと
    を含む記憶装置の動作方法。

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