KR102535648B1 - 메모리 셀 프로그래밍 기술 - Google Patents
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Abstract
제 1 로직 상태를 저장하는 자체 선택 메모리 셀을 프로그래밍하기 위한 기술이 제공된다. 메모리 셀을 프로그래밍하기 위해, 제 1 극성을 갖는 펄스가 셀에 인가될 수 있으며, 이에 따라 감소된 임계 전압을 갖는 메모리 셀이 나타날 수 있다. 메모리 셀의 임계 전압이 감소될 수 있는 지속시간 동안(예를 들어, 선택 시간 동안), 제 2 극성(예를 들어, 다른 극성)을 갖는 제 2 펄스가 메모리 셀에 인가될 수 있다. 제 2 펄스를 메모리 셀에 인가하면, 메모리 셀이 제 1 로직 상태와 다른 제 2 로직 상태를 저장할 수 있다.
Description
상호 참조
본 특허 출원은 발명의 명칭 "TECHNIQUES FOR PROGRAMMING A MEMORY CELL"로 2018년 8월 22일에 출원된 Castro, 등의 미국 특허 출원 제16/108,784호에 대한 우선권을 주장하는, 발명의 명칭 "TECHNIQUES FOR PROGRAMMING A MEMORY CELL"로 2019년 8월 9일에 출원된 Castro, 등의 PCT 출원 번호 PCT/US2019/045944에 대한 우선권을 주장하며, 이 출원들 각각은 본 양수인에게 양도되었고, 그 각각의 전문이 본원에 명백히 참고로 포함된다.
배경
다음은 일반적으로 메모리 어레이를 동작시키는 것에 관한 것이고, 보다 구체적으로는 자체-선택 메모리 디바이스를 프로그래밍하는 것에 관한 것이다.
메모리 디바이스는 컴퓨터, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 장치에는 종종 논리 "1" 또는 논리 "0"으로 표시되는 두 가지 상태가 있다. 다른 시스템에서는 두 개보다 많은 상태가 저장될 수 있다. 저장된 정보에 접근하기 위해, 전자 장치의 구성요소는 메모리 디바이스에 저장된 상태를 읽거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 일 구성요소는 메모리 디바이스에 상태를 기록하거나 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함한 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 외부 전원이 없는 경우에도 장기간 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전원에 의해 주기적으로 리프레시되지 않는 한, 시간이 지남에 따라 저장된 상태를 잃을 수 있다.
일반적으로 메모리 디바이스를 개선하는 것은, 특히, 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 유지 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 감소된 쓰기 전압을 사용하여 메모리 셀을 프로그래밍하는 것은 메모리 셀에 대한 스트레스를 줄이고 메모리 어레이의 전체 전력 사용량을 감소시키기 위해 바람직할 수 있다.
도 1은 본 개시의 예들에 따른 예시적인 메모리 디바이스를 예시한다.
도 2는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 메모리 어레이의 예를 예시한다.
도 3은 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 자체 선택 메모리 셀의 임계 전압들의 분포들을 보여주는 도면의 예를 예시한다.
도 4는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 자체 선택 메모리 셀의 임계 전압들의 분포들과 관련된 타이밍도들의 예들을 예시한다.
도 5는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 디바이스의 블록도를 도시한다.
도 6 내지 8은 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 방법들의 흐름도들을 예시한다.
도 2는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 메모리 어레이의 예를 예시한다.
도 3은 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 자체 선택 메모리 셀의 임계 전압들의 분포들을 보여주는 도면의 예를 예시한다.
도 4는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 자체 선택 메모리 셀의 임계 전압들의 분포들과 관련된 타이밍도들의 예들을 예시한다.
도 5는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 디바이스의 블록도를 도시한다.
도 6 내지 8은 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 방법들의 흐름도들을 예시한다.
칼코게나이드 합금을 포함하는 자체 선택 메모리 셀은 다양한 프로그래밍 펄스를 사용하여 하나 이상의 데이터 비트를 저장하도록 프로그래밍될 수 있다. 이와 같이, 하나의 자체 선택 메모리 셀은 1보다 많은 비트의 디지털 데이터를 저장하도록 구성될 수 있다. 어떤 경우에는 워드 라인과 디지트 라인 사이에 특정 바이어스를 인가하여 자체 선택 메모리 셀을 선택할 수 있다. 자체 선택 메모리 셀에 저장되는 로직 상태는 자체 선택 메모리 셀에 인가되는 프로그래밍 펄스의 극성에 기초할 수 있다. 예를 들어, 자체 선택 메모리는 제 1 극성을 갖는 프로그래밍 펄스를 인가하면 로직 '0'을 저장할 수 있고, 자체 선택 메모리는 제 2 극성을 갖는 프로그래밍 펄스를 인가하면 로직 '1'을 저장할 수 있다. 또한, 감지 구성요소에 의해 검출된 로직 상태(예를 들어, 논리 "0")를 나타내는 임계 전압은 읽기 동작 동안 인가되는 판독 펄스의 극성에 기초하여 변할 수 있다. 예를 들어, 프로그래밍된 자체 선택 메모리 셀에서 이온의 비대칭 분포로 인해 판독 펄스의 다른 극성을 인가할 때 임계 전압이 다르게 나타날 수 있다.
스냅-백 이벤트의 발생을 검출함으로써 (예를 들어, 칼코게나이드 물질을 포함할 수 있는) 자체 선택 메모리 셀을 프로그래밍하기 위한 기술이 제공된다. 제 1 로직 상태(예를 들어, 논리 "1")를 저장하는 자체 선택 메모리를 프로그래밍(예를 들어, 쓰기 위해)하기 위해, 2 개의 펄스를 포함하는 프로그래밍 펄스 시퀀스가 사용될 수 있다. 프로그래밍 펄스 시퀀스의 제 1 펄스는 제 1 극성을 가질 수 있고 프로그래밍 펄스 시퀀스의 제 2 펄스는 제 1 극성과 다른 제 2 극성을 가질 수 있다. 자체 선택 메모리 셀에 저장된 로직 상태에 따라, 자체 선택 메모리 셀은 셀에 인가되는 제 1 펄스의 결과로 스냅백(snap-back) 이벤트를 경험할 수 있다. 스냅백 이벤트는 메모리 셀의 전도도의 증가(예를 들어, 갑작스러운 증가)를 특징으로할 수 있다. 시간이 지나면 메모리 셀은 원래 전도도로 돌아갈 수 있다. 메모리 셀이 원래 전도도로 복귀한 후 메모리 셀은 임계 전압의 일시적인 감소를 경험할 수 있다.
스냅백 이벤트를 검출할 때, 제 2 펄스는 메모리 셀에 제 2 로직 상태(예를 들어, 논리 "0")를 프로그래밍하기 위해 인가될 수 있다. 메모리 셀의 임계 전압이 일시적으로 감소될 수 있기 때문에, 제 2 펄스는 제 2 로직 상태를 프로그래밍하기 위해 더 작은 크기를 포함할 수 있다. 달리 말하면, 메모리 셀의 임계 전압이 감소될 때, 메모리 셀에 제 2 로직 상태를 기록하기 위해 더 낮은 전압이 필요하다(예를 들어, 메모리 셀의 임계 전압이 감소되지 않음에 반해). 따라서, 스냅백 이벤트 동안(예를 들어, 메모리 셀의 임계 전압이 감소하는 지속시간 동안) 자체 선택 메모리 셀에 제 2 전압을 인가함으로써 감소된 전압을 사용하여 로직 상태가 메모리 셀에 기록될 수 있다. 이는 메모리 셀의 스트레스를 감소시키고 메모리 어레이의 전체 전력 소비를 감소시킬 수 있다. 경우에 따라 스냅₁ 이벤트 기간이 1 나노초 미만일 수 있다. 스냅백 이벤트가 감지되지 않으면, 자체 선택 메모리 셀은 쓰기 동작에 의해 자체 선택 메모리 셀에 기록하려는 값을 이미 저장하고 있을 수 있으며, 제 2 펄스가 메모리 셀에 인가되지 않을 수 있다.
일부 예들에서, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 펄스가 인가될 수 있다. 전술한 바와 같이, 제 1 펄스의 인가는 메모리 셀과 관련된 스냅백 이벤트를 초래할 수 있다. 그 다음, 스냅백 이벤트는 (예를 들어, 메모리 제어기에 의해) 검출될 수 있고, 검출되는 스냅백 이벤트에 기초하거나 그에 응답하여 제 2 펄스가 메모리 셀에 인가될 수 있다. 일부 예에서, 제 2 펄스는 제 1 극성과 상이한 제 2 극성(예를 들어, 반대 극성)을 가질 수 있다. 제 2 펄스의 인가에 기초하여, 제 2 로직 상태(예를 들어, 상이한 로직 상태)가 메모리 셀에 저장될 수 있다.
다른 예에서, 제 1 펄스는 쓰기 동작 동안 메모리 셀에 인가될 수 있다. 메모리 셀은 일부 예들에서 제 1 로직 상태를 저장할 수 있다. 제 1 로직 상태(예를 들어, 로직 "1")는 제 1 펄스를 메모리 셀에 인가하는 것에 응답하여 (예를 들어, 메모리 제어기에 의해) 검출될 수 있다. 제 1 로직 상태를 검출한 후, 제 2 펄스가 메모리 셀에 인가될 수 있다. 일부 예에서, 제 2 펄스는 제 1 극성과 상이한 제 2 극성(예를 들어, 반대 극성)을 가질 수 있다. 제 2 펄스의 인가에 기초하여, 제 2 로직 상태(예를 들어, 상이한 로직 상태)가 메모리 셀에 저장될 수 있다.
일부 예들에서, 메모리 셀의 임계 전압은 쓰기 동작 동안 지속시간 동안 감소될 수 있다. 일부 예들에서, 임계 전압은 메모리 셀에 인가되는 제 1 펄스에 기초하여 감소될 수 있다. 예를 들어, 제 1 펄스는 제 1 극성을 가질 수 있고, 메모리 셀은 제 1 논리 값을 저장할 수 있다. 메모리 셀의 임계 전압이 감소하는 지속시간 동안, 제 2 펄스가 메모리 셀에 인가될 수 있다. 일부 예에서, 제 2 펄스는 제 1 펄스와 다른 극성을 가질 수 있다. 제 2 펄스의 인가에 기초하여, 제 2 로직 상태(예를 들어, 상이한 로직 상태)가 메모리 셀에 저장될 수 있다.
위에서 소개된 개시 내용의 특징들은 메모리 어레이와 관련하여 아래에서 더 설명된다. 그 다음, 일부 예들에서 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들과 관련된 메모리 어레이를 동작시키기 위한 특정 예들이 설명된다. 본 개시의 이들 및 다른 특징들은 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들과 관련된 장치도들, 시스템도 및 흐름도들에 의해 추가로 예시되고 설명된다.
도 1은 본 개시의 예에 따른 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 디바이스로 지칭될 수 있다. 도 1은 메모리 디바와 같이,스(100)의 다양한 구성요소 및 특징의 예시적인 표현이다. 따라서, 메모리 디바이스(100) 내의 실제 물리적 위치가 아니라 기능적 상호 관계를 예시하기 위해 도시된 메모리 디바이스(100)의 구성요소 및 특징이 이해되어야한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3 차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 예들에서, 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시된 2 개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 예들에서, 메모리 셀(105)은 2 개보다 많은 로직 상태를 저장하도록 구성될 수 있다. 메모리 셀(105)은 일부 예에서 자체 선택 메모리 셀을 포함할 수 있다. 도 1에 도시되는 일부 요소가 수치 표시자를 달고 있으나, 다른 대응하는 요소들은 동일하거나 유사한 것임에도 레이블이 없으며, 이는 설명되는 특징들의 가시성과 명확성을 높이기 위한 노력의 연장선상에 있다.
3D 메모리 어레이(102)는 서로의 상부에 형성된 2 개 이상의 2 차원(2D) 메모리 어레이(103)를 포함할 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 차례로 생산 비용을 줄이거나 메모리 디바이스의 성능을 증가시킬 수 있다. 메모리 어레이(102)는 2 개의 레벨의 메모리 셀(105)을 포함할 수 있고 따라서 3D 메모리 어레이로 간주될 수 있다; 그러나 레벨 수는 2 개로 제한되지 않다. 각 레벨은 메모리 셀(105)이 각 레벨에 걸쳐 서로 (정확하게, 중첩 방식으로, 또는 대략적으로) 정렬될 수 있도록 정렬되거나 배치되어 메모리 셀 스택(145)을 형성할 수 있다. 일부 경우에, 메모리 셀 스택(145)은 다른 메모리 셀 위에 놓인 다수의 자체 선택 메모리 셀을 포함할 수 있으며, 이들은 아래에 설명 된대로 둘 모두에 대한 액세스 라인을 공유한다. 일부 경우에, 자체 선택 메모리 셀은 다중 레벨 저장 기술을 사용하여 1 비트보다 많은 데이터를 저장하도록 구성된 다중 레벨 자체 선택 메모리 셀일 수 있다.
일부 예에서, 메모리 셀(105)의 각 행은 액세스 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 액세스 라인(110)과 비트 라인(115)은 서로에 대해 실질적으로 수직일 수 있고, 메모리 셀 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 2 개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자적으로 통신할 수 있다. 다른 구성이 가능할 수 있으며, 예를 들어, 제 3 층이 액세스 라인(110)을 하부 층과 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 비트 라인(115)과 같은 2 개의 전도성 라인의 교차점에 위치할 수 있다. 이 교차점은 메모리 셀의 어드레스라고할 수 있다. 타겟 메모리 셀(105)은 활성화된 액세스 라인(110)과 비트 라인(115)의 교차점에 위치한 메모리 셀(105)일 수 있다; 즉, 액세스 라인(110) 및 비트 라인(115)은 그들의 교차점에서 메모리 셀(105)을 판독 또는 기록하도록 활성화될 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자적으로 통신하는(예를 들어, 접속 된) 다른 메모리 셀(105)은 비 타겟(untargeted) 메모리 셀(105)로 지칭될 수 있다.
위에서 논의된 바와 같이, 전극은 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)에 대한 전기적 접점으로 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제 1 전극 및 제 2 전극 사이에 위치한 칼코게나이드 물질을 포함할 수 있다. 제 1 전극의 일측은 액세스 라인(110)에 연결되고 제 1 전극의 타 측은 칼코게나이드 물질에 연결될 수 있다. 또한, 제 2 전극의 일측은 비트 라인(115)에 연결되고 제 2 전극의 타 측은 칼코게나이드 물질에 연결될 수 있다. 제 1 전극 및 제 2 전극은 동일한 물질(예를 들어, 탄소)이거나 상이할 수 있다.
읽기 및 쓰기와 같은 동작은 액세스 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에서 수행될 수 있다. 일부 예에서, 액세스 라인(110)은 또한 워드 라인(110)으로 알려질 수 있고, 비트 라인(115)은 또한 디지트 라인(115)으로 알려질 수 있다. 액세스 라인, 워드 라인, 비트 라인 또는 그 유사어에 대한 참조는 이해 또는 작동의 손실없이 상호 교환 가능한다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 금속(예: 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 기타 전도성 재료, 합금, 화합물 등으로 제조될 수 있다.
메모리 셀(105)의 액세스는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있다. 여기서 M과 N은 어레이 크기에 따라 다르다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어 WL_2 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(105)에 액세스할 수 있다.
액세스시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 전압이 메모리 셀(105)에 인가될 수 있다(해당 워드를 사용하여). 라인(110) 및 비트 라인(115) 및 결과 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 의존할 수 있다. 일부 경우에, 하나 이상의 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않는 경우, 감지 구성요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 로직 상태가 결정될 수 있다. 경우에 따라 전류 흐름이 감지될 때까지 전압이 증가할 수 있다. 다른 경우에는 전류가 감지될 때까지 미리 정해진 전압을 순차적으로 인가할 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 예들에서, 메모리 셀은 메모리 저장 소자를 포함할 수 있는 셀에 전기 펄스를 제공함으로써 프로그래밍될 수 있다. 펄스는 제 1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제 2 액세스 라인(예를 들어, 비트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우에, 펄스를 제공할 때, 이온은 메모리 셀(105)의 극성에 따라 메모리 저장 요소 내에서 이동할 수 있다. 따라서, 메모리 저장 장치의 제 1면 또는 제 2면에 대한 이온의 농도는 제 1 액세스 라인과 제 2 액세스 라인 사이의 전압 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 비대칭 형상의 메모리 저장 요소는 더 많은 면적을 갖는 요소의 부분에서 이온이 더 밀집되게할 수 있다. 메모리 저장 요소의 특정 부분은 더 높은 저항률을 가질 수 있고 따라서 메모리 저장 요소의 다른 부분보다 더 높은 임계 전압을 발생시킬 수 있다. 이온 이동에 대한 이 설명은 여기에 설명된 결과를 달성하기 위한 자체 선택 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘의 예는 제한적인 것으로 간주되어서는 안된다. 본 개시는 또한 여기에 설명된 결과를 달성하기 위한 자체 선택 메모리 셀의 메커니즘의 다른 예를 포함한다.
감지 구성요소(125)는 신호의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이를 래칭이라고할 수 있다. 메모리 셀(105)의 검출된 로직 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성요소(125)가 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이와 전자 통신할 수 있다. 당업자는 감지 구성요소가 기능적 목적을 잃지 않고 열 디코더 또는 행 디코더와 연관될 수 있음을 인식할 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 유사하게 활성화함으로써 설정되거나 기록될 수 있고, 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 데이터를 수용할 수 있고, 예를 들어, 입력/출력(135)이 메모리 셀(105)에 기록될 수 있다. 칼코게나이드 물질을 포함하는 자체 선택 메모리 셀의 경우, 메모리 셀(105)은 제 1 극성을 갖는 제 1 펄스 및 제 2 극성을 갖는 제 2 펄스를 포함하는 프로그래밍 시퀀스를 인가하여 데이터를 저장하도록 기록될 수 있다. 프로그래밍 펄스는 다양한 형태를 가질 수 있다. 이 프로세스는 도 3 및 도 4를 참조하여 아래에서 더 상세히 논의된다.
메모리 제어기(140)는 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125)와 같은 다양한 구성요소를 통해 메모리 셀(105)의 동작(예: 읽기, 쓰기, 재기록, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 배치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어할 수 있다.
메모리 제어기(140)는 자체 선택 메모리 셀을 프로그래밍할 수 있는 쓰기 동작을 실행하도록 구성될 수 있다. 예를 들어, 메모리 제어기(140)는 쓰기 동작 중에 메모리 셀(105)에 제 1 극성을 갖는 제 1 펄스를 인가하도록 구성될 수 있다. 일부 예들에서, 제 1 극성을 갖는 제 1 펄스를 인가하는 것은 제 1 액세스 라인(예를 들어, 워드 라인(110))에 제 1 전압 인가 및 제 2 액세스 라인(예를 들어, 비트 라인(115))에 제 2 전압 인가를 포함할 수 있다. 제 2 극성을 갖는 제 2 펄스를 인가하는 것은 제 1 액세스 라인(예를 들어, 비트 라인(115))에 제 3 전압을 인가하고 제 2 액세스 라인(예를 들어, 비트 라인(115))에 제 4 전압을 인가하는 것을 포함할 수 있다. 메모리 제어기(140)는 제 1 펄스를 인가하는 것에 응답하여 메모리 셀(105)에서 스냅백 이벤트를 검출하도록 구성될 수 있다. 스냅백 이벤트는 예를 들어 메모리 셀(105)의 임계 전압을 감소시킬 수 있다.
일부 예들에서, 메모리 제어기(140)는 스냅백 이벤트를 검출하는 것에 응답하여 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 메모리 셀(105)에 인가할 수 있고, 이어서, 메모리 셀에 제 2 펄스를 인가함에 적어도 부분적으로 기초하여, 메모리 셀(105)에 제 1 로직 상태와 상이한 제 2 로직 상태를 저장할 수 있다. 달리 말하면, 메모리 셀(105)의 임계 전압은 제 1 펄스를 인가한 후에(예를 들어, 스냅백 이벤트 동안) 감소될 수 있고, 임계 전압이 감소될 때 제 2 펄스를 인가하면 제 2 로직 상태를 메모리 셀(105)에 저장(예를 들어, 기록)할 수 있다.
일부 예들에서, 메모리 제어기(140)는 쓰기 동작 중에 제 1 극성을 갖는 제 1 펄스를 메모리 셀(105)에 인가하도록 구성될 수 있다. 일부 예들에서, 메모리 제어기(140)는 메모리 셀에 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출할 수 있다. 전술한 바와 같이, 제 1 로직 상태는 스냅* 이벤트 동안 검출될 수 있다. 일부 예들에서, 메모리 제어기(140)는 제 1 로직 상태를 적어도 부분적으로 검출하는 것에 기초하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀(105)에 제 2 로직 상태를 저장할 수 있다. 제 2 로직 상태는 제 1 로직 상태와 다를 수 있다.
도 2는 본 개시의 양상들에 따라 자체 선택 메모리 디바이스를 프로그래밍하기 위한 기술들을 지원하는 3D 메모리 어레이(200)의 예를 예시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부의 예일 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치하는 메모리 셀의 제 1 어레이 또는 데크(205) 및 제 1 어레이 또는 데크(205)의 상부에 있는 메모리 셀의 제 2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 어레이(200)는 또한 워드 라인을 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, 워드 라인(110) 및 비트 라인(115)의 예일 수 있는, 워드 라인(110-a) 및 워드 라인(110-b) 및 비트 라인(115-a)을 또한 포함할 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 메모리 셀은 각각 하나 이상의 자체 선택 메모리 셀(예를 들어, 각각 자체 선택 메모리 셀(220-a) 및 자체 선택 메모리 셀(220-b))을 가질 수 있다. 도 2에 포함된 일부 요소가 숫자 표시를 갖고 있으나, 동일하거나 유사한 것으로 판단되는 다른 대응 요소들은 묘사되는 특징들의 가시성 및 명확성을 높이려는 노력의 일환으로 라벨이 지정되어 있지 않다.
제 1 데크(205)의 자체 선택 메모리 셀은 제 1 전극(215-a), 칼코게나이드 물질(220-a) 및 제 2 전극(225-a)을 포함할 수 있다. 또한, 제 2 데크(210)의 자체 선택 메모리 셀은 제 1 전극(215-b), 칼코게나이드 물질(220-b) 및 제 2 전극(225-b)을 포함할 수 있다. 제 1 데크(205) 및 제 2 데크(210)의 자체 선택 메모리 셀은 일부 예들에서 공통 전도성 라인을 가질 수 있어서, 각 데크(205 및 210)의 대응하는 자체 선택 메모리 셀은 도 1을 참조하여 설명된 바와 같이 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있다. 예를 들어, 제 2 데크(210)의 제 1 전극(215-b) 및 제 1 데크(205)의 제 2 전극(225-a)은, 비트 라인(115-a)이 수직으로 인접한 자체 선택 메모리 셀에 의해 공유되도록, 비트 라인(115-a)에 결합될 수 있다.
메모리 어레이(200)의 아키텍처는 크로스-포인트 아키텍처로 지칭될 수 있으며, 일부 경우에, 메모리 셀은 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 교차점에 형성된다. 이러한 교차점 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 상대적으로 고밀도 데이터 스토리지를 제공할 수 있다. 예를 들어, 교차점 구조는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 결과적으로 다른 구조에 비해 증가된 메모리 셀 밀도를 가질 수 있다. 예를 들어, 아키텍처는 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 최소 특징부 크기이고, 3 단자 선택 구성요소를 갖는 아키텍처와 같이, 6F2 메모리 셀 영역을 갖는 다른 아키텍처에 대비된다. 예를 들어, DRAM은 3-단자 소자인 트랜지스터를 각 메모리 셀에 대한 선택 구성요소로 사용할 수 있으며 교차점 아키텍처에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
도 2의 예가 두 개의 메모리 데크를 보여주지만 다른 구성도 가능하다. 일부 예들에서, 자체 선택 메모리 셀들의 단일 메모리 데크는 2 차원 메모리로 지칭될 수 있는 기판(204) 위에 구성될 수 있다. 일부 예에서, 메모리 셀의 3 개 또는 4 개의 메모리 데크는 3 차원 교차점 아키텍처에서 유사한 방식으로 구성될 수 있다.
일부 예에서, 메모리 데크 중 하나 이상은 칼코게나이드 물질을 포함하는 자체 선택 메모리 셀(220)을 포함할 수 있다. 자체 선택 메모리 셀(220)은 예를 들어, 셀레늄(Se), 텔 루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금으로 지칭될 수 있다. 일부 예들에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 그러한 칼코게나이드 재료는 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 포함할 수 있다.
일부 예들에서, 칼코게나이드 물질을 포함하는 자체 선택 메모리 셀(220)은 제 1 극성을 갖는 제 1 펄스를 인가함으로써 소정 로직 상태로 프로그래밍될 수 있다. 예를 들어, 특정 자체 선택 메모리 셀(220)이 프로그래밍될 때, 셀 내의 요소가 분리되어 이온 이동이 발생한다. 이온은 메모리 셀에 인가된 펄스의 극성에 따라 특정 전극으로 이동할 수 있다. 예를 들어, 자체 선택 메모리 셀(220)에서, 이온은 음극쪽으로 이동할 수 있다. 메모리 셀은 감지를 위해 셀에 전압을 인가함으로써 판독될 수 있다. 읽기 동작 동안 보이는 임계 전압은 메모리 셀의 이온 분포와 읽기 펄스의 극성에 기초할 수 있다. 예를 들어, 메모리 셀이 소정의 이온 분포를 갖는 경우, 읽기 동작 동안 검출된 임계 전압은 제 1 극성을 갖는 제 1 판독 펄스의 경우 제 2 극성을 갖는 제 2 판독 펄스의 경우보다 다를 수 있다. 메모리 셀의 극성에 따라 이 마이그레이션 이온 농도는 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다. 이온 이동에 대한이 설명은 설명된 결과를 달성하기 위한 자체 선택 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘의 예는 제한적인 것으로 간주되어서는 안된다. 본 개시는 또한 여기에 설명된 결과를 달성하기 위한 자체 선택 메모리 셀의 메커니즘의 다른 예를 포함한다.
프로그래밍 전에, 자체 선택 메모리 셀(220)은 제 1 로직 상태(예를 들어, 로직 "1")를 저장했을 수 있다. 제 1 펄스는 예를 들어 워드 라인(110-b)에 인가될 수 있다. 제 1 펄스를 인가할 때, 제 1 펄스를 인가하는 것에 응답하여 자체 선택 메모리 셀(220)에서의 스냅백 이벤트가 검출될 수 있다. 전술한 바와 같이, 스냅백 이벤트는 자체 선택 메모리 셀(220)의 감소된 임계 전압을 특징으로할 수 있다. 예를 들어, 스냅백 이벤트의 일부로서 메모리 셀은 메모리 셀의 전도도의 증가(예를 들어, 갑작스러운 증가)를 경험할 수 있다. 시간이 지나면 메모리 셀은 원래 전도도로 돌아갈 수 있다. 메모리 셀이 원래 전도도로 돌아온 후 메모리 셀은 임계 전압의 일시적인 감소를 경험할 수 있다. 이러한 임계 값의 감소는 양극성 또는 음 극성을 갖는 펄스를 사용하여 감지할 수 있다. 따라서, 제 1 펄스를 인가하면(예를 들어, 소정 지속시간 동안) 자체 선택 메모리 셀(220)의 임계 전압을 감소시킬 수 있다. 일부 예들에서, 스냅백 이벤트는 메모리 제어기(예를 들어, 도 1을 참조하여 위에서 설명된 바와 같은 메모리 제어기(140))에 의해 검출될 수 있다. 스냅백 이벤트를 감지한 후, 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스가 자체 선택 메모리 셀(220)에 인가될 수 있다. 일부 예들에서, 제 2 펄스는 비트 라인(115-b)에 인가될 수 있다. 제 2 극성(예를 들어, 다른 극성)을 갖는 제 2 펄스가 인가되면, 제 2 로직 상태(예를 들어, 논리 "0")가 자체 선택 메모리 셀(220)에 저장될 수 있다.
도 3은 본 개시의 예에 따른 자체 선택 메모리 셀의 임계 전압의 분포를 보여주는 도면(300)의 예를 도시한다. 자체 선택 메모리 셀은 셀에 인가되는 하나 이상의 펄스에 기초하여 특정 로직 상태를 저장하도록 구성될 수 있다. 전압 분포는 자체 선택 메모리 셀에 저장될 수 있는 로직 상태를 묘사한다.
자체 선택 메모리 셀은 도 1 및 도 2를 참조하여 설명된 바와 같이 칼코게나이드 물질을 포함할 수 있다. 임계 전압 분포는 로직 상태를 셀에 기록하기 위한 프로그래밍 방식을 나타낼 수 있다. x 축(305 및 305-a)은 메모리 셀(예를 들어, 도 1을 참조하여 설명된 메모리 셀(105))의 임계 전압 분포에 대한 전압 값을 나타낼 수 있다. y 축(310)은 메모리 셀에서 임계 전압이 발생할 가능성을 나타낼 수 있다. 추가적으로 또는 대안 적으로, 도 3은 제 1 로직 상태를 나타내는 임계 전압 분포(315) 및 제 2(예를 들어, 상이한) 로직 상태를 나타내는 전압 분포(320)를 포함할 수 있다. 일부 예에서, 도 3은 제 1 로직 상태를 나타내는 임계 전압 분포(325) 및 제 2(예를 들어, 상이한) 로직 상태를 나타내는 임계 전압 분포를 포함할 수 있다. 일부 예에서, 도 3은 메모리 셀에 대한 특정 로직 상태에 액세스(예를 들어, 기록 또는 판독)하는데 필요한 다양한 전압 레벨을 나타낼 수 있는 전압 레벨(335, 340, 345 및 350)을 포함할 수 있다.
일부 예들에서, 쓰기 동작(360)이 예시될 수 있다. 제 1 쓰기 동작(360)에서, 자체 선택 메모리 셀은 제 1 극성 및 제 1 크기를 갖는 프로그래밍 펄스를 이용하여 기입될 수 있다. 프로그래밍 펄스는 메모리 셀에 특정 로직 상태(예를 들어, 로직 "0")를 저장하도록 구성될 수 있다. 예를 들어, 프로그래밍은 메모리 셀에 로직 "0"을 저장할 때 전압 레벨(345)을 가질 수 있다. 전압(350)을 인가한 후, 메모리 셀의 메모리 구성요소는 이러한 로직 상태를 저장하도록 구성된 재료(예를 들어, 이온)의 비대칭 분포를 가질 수 있다. 비대칭 분포로 인해 특정 로직 상태에 대해 감지 구성요소에 의해 관찰되는 임계 전압은 메모리 셀에 인가되는 읽기 펄스의 극성에 따라 다를 수 있다. 예를 들어, 제 1 극성을 갖는 제 1 읽기 펄스가 메모리 셀에 인가되면, 메모리 셀은 그룹(365)에 의해 지시되는 임계 전압 분포를 나타낼 수 있다. 다른 예에서, 제 2 극성을 갖는 제 2 읽기 펄스가 메모리 셀에 인가되면 메모리 셀에서, 메모리 셀은 그룹(370)에 의해 표시된 임계 전압 분포를 나타낼 수 있다.
예를 들어, 쓰기 동작(360)이 발생하기 전에 메모리 셀은 로직 상태(예를 들어, 논리 "1")를 저장할 수 있다. 쓰기 동작(360)으로 인해, 로직 상태(예를 들어, 로직 "0")가 메모리 셀에 기록될 수 있다. 메모리 셀은 각 로직 상태에 대한 임계 전압 분포(예를 들어, 논리 "1"에 대한 임계 전압 분포(320 또는 330))를 포함할 수 있다. 원하는 로직 상태를 메모리 셀에 기록하기 위해, 특정 전압이 메모리 셀에 인가되어 메모리 셀의 임계 전압을 극복할 수 있다. 도 3에 도시된 바와 같이, 전압(350)은 일부 쓰기 동작에서 메모리 셀에 로직 "1"을 기록하는데 사용될 수 있다. 따라서, 전압(350)(예를 들어, VWRT1)이 메모리 셀에 인가되어 로직 "1"을 메모리 셀에 일정 지속시간 동안 저장할 수 있다. 전압(350)이 (예를 들어, 전압(340)에 비해) 더 높은 전압이기 때문에, 메모리 셀은 궁극적으로 더 높은 스트레스를 견딜 수 있고 메모리 셀과 관련된 메모리 어레이(예를 들어, 도 1을 참조하여 설명된 메모리 어레이(102))가 더 적은 전력을 소비할 수 있다.
일부 예들에서, 쓰기 동작(355)이 예시될 수 있다. 쓰기 동작(355)은 메모리 셀에 대한 스트레스를 감소시킬 수 있고, 메모리 셀과 관련된 메모리 어레이가 (예를 들어, 쓰기 동작(360)에 비해) 더 적은 전력을 소비하게할 수 있다. 쓰기 동작(355)에서, 현재 로직 상태를 이미 저장하고 있는 메모리 셀에 원하는 로직 상태가 기록될 수 있다. 예를 들어, 메모리 셀의 현재 로직 상태는 임계 전압 분포(320 또는 330)로 표현되는 논리 "1"일 수 있고, 원하는 로직 상태는 임계 전압 분포(315 또는 325)로 표현되는 논리 "0"일 수 있다. 원하는 로직 상태(예를 들어, 로직 "0")를 메모리 셀에 기록하기 위해, 제 1 극성 및 제 1 크기(예를 들어, 전압 340)를 갖는 제 1 펄스가 메모리 셀에 인가될 수 있다. 전술한 바와 같이, 메모리 셀은 특정 임계 전압 분포를 포함할 수 있다. 제 1 펄스를 메모리 셀에 인가하면 스냅백 이벤트가 발생할 수 있다. 스냅백 이벤트는 로직 상태와 관련된 임계 전압 분포의 감소를 특징으로할 수 있다. 달리 말하면, 제 1 펄스를 메모리 셀에 인가함으로써 로직 상태와 관련된 임계 전압 분포가 (예를 들어, 0V쪽으로) 이동할 수 있다. 스냅백 이벤트가 발생하면 분포(315, 320, 325 또는 330)는 일정 지속시간 동안 y 축(310)에 더 가깝게 이동할 수 있다. y 축(310)으로의 갑작스러운 이동 후, 분포(315, 320, 325 및 330)는 원래 위치로 다시 이완될 수 있다. 쓰기 동작(355)은 분포(315, 320, 325, 330) 중 적어도 하나가 원래 위치로 완전히 복구되기 전에 반대 극성의 셀을 기록하도록 구성될 수 있다.
전압(340)을 인가함으로써 발생하는 스냅백의 발생은 임계 전압 분포(320)에 의해 표현된 로직 "1"이 메모리 셀에 저장됨을 나타낼 수 있다. 로직 "0"을 기록하기 위해 더 큰 크기의 프로그래밍 펄스를 인가하는 대신, 메모리 제어기는 프로그래밍 펄스의 극성을 반전시킬 수 있다(예를 들어, 메모리 제어기는 메모리 셀에 저장된 상태와 관련된 펄스의 반대 극성을 갖는 프로그래밍 펄스를 인가할 수 있다). 그에 따라 프로그래밍 자체 선택 메모리 셀의 비대칭 속성을 활용한다. 이러한 특징들은 쓰기 동작(360)과 비교하여 쓰기 동작(355) 동안 소비되는 전력을 감소시킬 수 있다.
스냅백 이벤트는 메모리 셀의 전압 분포를 감소시키기 때문에, (예를 들어, 쓰기 동작(360)에 비해 상대적으로) 로직 상태를 메모리 셀에 기록하기 위해 더 낮은 전압이 사용될 수 있다. 따라서, 일부 예들에서, 메모리 셀에 로직 상태를 기록하기 위해 메모리 셀의 임계 분포보다 큰 전압이 인가될 수 있다. 더 낮은 전압을 사용하는 것은 궁극적으로 메모리 셀에 대한 스트레스를 감소시키고 메모리 셀과 관련된 메모리 어레이(예를 들어, 도 1을 참조하여 설명된 메모리 어레이(102))의 전력 소비를 감소시킬 수 있다.
일부 예들에서, 대안적인 쓰기 동작(355)이 예시될 수 있다. 쓰기 동작(355)은 메모리 셀에 대한 스트레스를 감소시킬 수 있고, 메모리 셀과 관련된 메모리 어레이가(예를 들어, 쓰기 동작(360)에 비해) 더 적은 전력을 소비하게할 수 있다. 대안적인 쓰기 동작(355)에서, 원하는 로직 상태가 이미 현재 로직 상태를 저장하고 있는 메모리 셀에 기록될 수 있다. 예를 들어, 메모리 셀의 현재 로직 상태는 임계 전압 분포 315 또는 325로 표현되는 논리 "0"일 수 있고, 원하는 로직 상태는 임계 전압 분포 320 또는 330으로 표현되는 논리 "1"일 수 있다. .
원하는 로직 상태(예를 들어, 로직 "1")를 메모리 셀에 기록하기 위해, 제 1 극성 및 제 1 크기(예를 들어, 전압 335)를 갖는 제 1 펄스가 메모리 셀에 인가될 수 있다. 전술한 바와 같이, 메모리 셀은 특정 임계 전압 분포를 포함할 수 있다. 제 1 펄스를 메모리 셀에 인가하면 스냅백 이벤트가 발생할 수 있다. 스냅백 이벤트는 로직 상태와 관련된 임계 전압 분포의 감소를 특징으로할 수 있다. 달리 말하면, 제 1 펄스를 메모리 셀에 인가함으로써 로직 상태와 관련된 임계 전압 분포가 (예를 들어, 0V쪽으로) 이동할 수 있다.
전압(335)을 인가함으로써 발생하는 스냅백의 발생은 임계 전압 분포(315)에 의해 표현된 로직 "0"이 메모리 셀에 저장됨을 나타낼 수 있다. 로직 "1"을 기록하기 위해 더 큰 크기의 프로그래밍 펄스를 인가하는 대신, 메모리 제어기는 프로그래밍 펄스의 극성을 반전시킬 수 있다(예를 들어, 메모리 제어기는 메모리 셀에 저장된 상태와 관련된 펄스의 반대 극성을 갖는 프로그래밍 펄스를 인가할 수 있다). 그에 따라 프로그래밍 자체 선택 메모리 셀의 비대칭 속성을 활용한다. 이러한 특징들은 쓰기 동작(360)과 비교하여 쓰기 동작(355) 동안 소비되는 전력을 감소시킬 수 있다.
스냅백 이벤트는 메모리 셀의 전압 분포를 감소시키기 때문에, (예를 들어, 쓰기 동작(360)에 비해) 로직 상태를 메모리 셀에 기록하기 위해 더 낮은 전압이 사용될 수 있다. 따라서, 일부 예들에서, 메모리 셀에 로직 상태를 기록하기 위해 메모리 셀의 임계 분포보다 큰 전압이 인가될 수 있다. 더 낮은 전압을 사용하는 것은 궁극적으로 메모리 셀에 대한 스트레스를 감소시키고 메모리 셀과 관련된 메모리 어레이(예를 들어, 도 1을 참조하여 설명된 메모리 어레이(102))의 전력 소비를 감소시킬 수 있다.
도 4는 본 개시의 예에 따른 자체 선택 메모리 셀의 임계 전압의 분포와 관련된 타이밍도(400)의 예를 도시한다. 자체 선택 메모리 셀은 셀에 인가되는 하나 이상의 펄스에 기초하여 특정 로직 상태를 저장하도록 구성될 수 있다. 전압 분포는 자체 선택 메모리 셀에 저장될 수 있는 로직 상태를 묘사한다.
자체 선택 메모리 셀은 도 1 및 도 2를 참조하여 설명된 바와 같이 칼코게나이드 물질을 포함할 수 있다. 임계 전압 분포는 쓰기 동작 동안 메모리 셀의 다양한 로직 상태를 나타낼 수 있다. 도 4의 예에서, 타이밍도(405)는 제 1 로직 상태(예를 들어, 논리 "0")를 저장하는 메모리 셀에 제 2 로직 상태(예를 들어, 논리 "1")를 기록하는 것을 나타낼 수 있다. 타이밍도(410)는 메모리 셀이 쓰기 동작에서 원하는 로직 상태(예를 들어, 논리 "1")와 동일한 로직 상태(예를 들어, 논리 "1")를 저장하는 쓰기 동작을 나타낼 수 있다. 타이밍도(415)는 메모리 셀이 쓰기 동작에서 원하는 로직 상태(예를 들어, 논리 "0")와 동일한 로직 상태(예를 들어, 논리 "0")를 저장하는 쓰기 동작을 나타낼 수 있다. 타이밍도(420)는 제 1 로직 상태(예를 들어, 논리 "1")를 저장하는 메모리 셀에 제 2 로직 상태(예를 들어, 논리 "0")를 기록하는 것을 나타낼 수 있다.
타이밍도(405)는 메모리 셀(예를 들어, 자가 선택 메모리 셀)의 쓰기 동작을 묘사할 수 있다. 타이밍도(405)는 제 1 펄스(435)로 지칭될 수 있는 전압(435) 및 제 2 펄스(440)로 지칭될 수 있는 전압(440(예를 들어, VHOLD))을 나타낼 수 있다. 제 1 펄스(435)는 도 3을 참조하여 설명된 바와 같은 전압(335)의 예일 수 있다. 제 2 펄스(440)는 도 3을 참조하여 설명한 전압(340)의 예일 수 있다. 어떤 경우에는, 타이밍도(405)는 또한 액세스 라인(예를 들어, 도 1을 참조하여 설명된 바와 같은 워드 라인(110))의 전압(425) 및 액세스 라인(예를 들어, 도 1을 참조하여 설명된 비트 라인(115))의 전압(430)을 묘사할 수 있다. 따라서, 메모리 셀에 대한 쓰기 동작을 수행하기 위해, 제 1 펄스(435)가 하나의 액세스 라인에 인가될 수 있고, 이어서 제 2 펄스(440)가 제 2 액세스 라인에 인가될 수 있다.
타이밍도(405)와 연관된 메모리 셀은 제 1 로직 상태(예를 들어, 로직 "0")를 저장할 수 있다. 도 3을 참조하여 전술한 바와 같이, 제 2 로직 상태(예를 들어, 논리 "1")를 메모리 셀에 기록하기 위해, 제 1 펄스(435)가 메모리 셀에 인가될 수 있다. 제 1 펄스(435)는 메모리 셀이 제 1 로직 상태를 저장하면 스냅백 이벤트가 발생하지만 메모리 셀이 제 1 로직 상태와 다른 제 2 로직 상태를 저장하면 스냅백 이벤트가 발생하지 않도록 구성될 수 있다. 따라서, 제 1 펄스(435)는 제 1 극성을 갖는 셀에 인가될 수 있다.
제 1 펄스(435)를 인가한 후, 메모리 셀의 임계 전압 분포가 감소되는 것을 특징으로할 수 있는 스냅백 이벤트가 발생할 수 있다. 일부 예들에서, 스냅백 이벤트는 메모리 제어기(예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))에 의해 결정될 수 있다. 스냅백 이벤트는 메모리 셀과 관련된 임계 전압이 감소되도록할 수 있다. 일부 경우에, 스냅백 이벤트는 제 1 펄스(435-a)에 의해 도시된 바와 같이 제 1 펄스의 크기를 감소시킬 수 있다.
스냅백 이벤트는 고정된 지속시간 동안 발생할 수 있으며, 메모리 셀이 더 높은 전도도 상태(예를 들어, 지속시간 447)로 유지되는 지속시간이 뒤따를 수 있다. 이 높은 전도도 상태를 선택 시간이라고할 수 있다. 따라서, 제 2 로직 값(예를 들어, 로직 "1")을 메모리 셀에 기록하기 위해, 제 2 펄스(440)가 인가될 수 있다. 일부 경우에, 제 2 펄스(440)는 제 1 펄스(435-a)와 유사할 수 있지만 극성이 반전될 수 있다. 극성을 반전시키기 위해 워드 라인과 비트 라인에 인가되는 전압을 전환할 수 있다. 도 3을 참조하여 설명된 바와 같이, 제 2 펄스(440)는 제 2 극성(예를 들어, 다른 극성)으로 메모리 셀에 인가될 수 있다. 달리 말하면, 제 2 펄스(440)는 각각의 액세스 라인에 인가될 수 있다. 선택 시간 동안(예를 들어, 지속시간(447) 동안) 제 2 펄스(440)를 인가함으로써, 제 2 로직 상태(예를 들어, 논리 "1")가 일부 쓰기 동작에 비해 감소된 전압을 사용하여 메모리 셀에 기록될 수 있다. 전술한 바와 같이, 더 낮은 전압은 궁극적으로 메모리 셀에 대한 스트레스를 감소시키고 메모리 셀과 관련된 메모리 어레이(예를 들어, 도 1을 참조하여 설명된 메모리 어레이(102))의 전력 소비를 감소시킬 수 있다.
일부 예들에서, 제 2 펄스(440)는 선택 시간(예를 들어, 지속시간(447)) 동안 인가되지 않을 수 있다. 따라서 메모리 셀의 임계 전압은 원래의 레벨로 증가할 수 있다. 예를 들어, 타이밍도(405)의 맥락에서, 제 2 펄스(440)가 지속시간(447) 동안 인가되지 않았다면, 메모리 셀의 임계 전압은 지속시간(447) 이전에 묘사된 전압 값으로 증가할 수 있다. 제 2 펄스(440)가 인가되는 경우 예를 들어, 지속시간(447) 이후에, 메모리 셀에 로직 상태를 기록하는 동일한 결과를 달성하기 위해 펄스의 크기가 더 클 수 있다. 일부 예들에서, 메모리 셀은 메모리 셀의 원래 임계 전압보다 낮은 전압을 인가함으로써 지속시간(447) 후에 선택될 수 있다. 예를 들어, 임계 리프레시 동작은 쓰기 동작을 완료하지 않고 양쪽 극성에서 지속시간(447) 후에 메모리 셀을 선택함으로써 발생할 수 있다. 메모리 셀의 임계 값 복구 시간이 지속시간(447) 이후에 (예를 들어, 지속시간 447에 비해) 클 수 있기 때문에 메모리 셀이 선택 해제될 수 있다(예를 들어, 동일한 전압을 메모리 셀의 워드 라인과 디지트 라인에 인가함으로써). 선택 해제되면, 추가 스냅백 이벤트 또는 다른 어레이 작업이 타이밍도(405)에 의해 묘사된 쓰기 작업을 완료하기 전에 메모리 어레이의 다른 부분에서 수행될 수 있다. 이것은 쓰기 작업의 일부 단계에 대해 여러 셀을 효과적으로 그룹화함으로써보다 효율적인 쓰기를 가능하게할 수 있다.
타이밍도(410)는 메모리 셀(예를 들어, 자체 선택 메모리 셀)의 쓰기 동작의 일부를 묘사할 수 있다. 타이밍도(410)는 메모리 셀에 인가되는 제 1 펄스(435-b)를 나타낼 수 있다. 제 1 펄스(435-b)는 도 3을 참조하여 설명된 전압(335)의 예일 수 있다. 타이밍도(410)는 또한 액세스 라인(예를 들어, 도 1을 참조하여 설명된 바와 같은 워드 라인(110))의 전압(425-a), 및 액세스 라인(예를 들어, 도 1을 참조하여 설명된 비트 라인(115))의 전압(430-a)을 묘사할 수 있다.
타이밍도(410)과 연관된 메모리 셀은 로직 상태(예를 들어, 로직 "1")를 저장할 수 있다. 도 3을 참조하여 전술한 바와 같이, 로직 상태(예를 들어, 로직 "1")를 메모리 셀에 기록하기 위해, 제 1 펄스(435-a)가 메모리 셀에 인가될 수 있다. 따라서, 제 1 펄스(435-a)는 제 1 극성을 갖는 셀에 인가될 수 있다.
전술한 바와 같이, 메모리 셀이 제 1 로직 상태(예: 논리 "0")를 저장할 때, 제 2 로직 상태(예: 논리 "1")를 메모리 셀에 기록할 때 스냅백 이벤트가 발생할 수 있다. 그러나, 메모리 셀이 현재 저장하고 있은 것과 동일한 로직 상태를 메모리 셀에 기록(예: 쓰기 시도)할 때, 스냅백 이벤트가 발생하지 않을 수 있다. 달리 말하면, 메모리 셀이 로직 "1"을 저장하고 같은 셀에 로직 "1"을 쓰려고하면 스냅백 이벤트가 발생하지 않을 수 있다. 따라서, 타이밍도(410)에 도시된 바와 같이, 스냅백 이벤트가 발생하지 않고 쓰기 동작(예를 들어, 시도된 동작)이 완료될 수 있다. 스냅백 이벤트의 공백은 제 1 펄스(435-b)의 크기 감소를 보지 않음으로써 검출될 수 있다. 스냅백이 감지되지 않으면 타이밍도(405)에 표시된 것처럼 프로그래밍 펄스의 극성이 반전되지 않다.
타이밍도(415)는 메모리 셀(예를 들어, 자체 선택 메모리 셀)의 쓰기 동작의 일부를 묘사할 수 있다. 타이밍도(415)는 메모리 셀에 인가되는 제 1 펄스(445)를 나타낼 수 있다. 제 1 펄스(445)는 도 3을 참조하여 설명된 전압(340)의 예일 수 있다. 타이밍도(415)는 또한 액세스 라인(예를 들어, 도 1을 참조하여 설명된 바와 같은 워드 라인(110))의 전압(430-b) 및 제 2 액세스 라인(예를 들어, 도 1을 참조하여 설명된 바와 같은 비트 라인(115))의 전압(425-b)을 나타낼 수 있다.
타이밍도(415)와 연관된 메모리 셀은 로직 상태(예를 들어, 로직 "0")를 저장할 수 있다. 도 3을 참조하여 전술한 바와 같이, 로직 상태(예를 들어, 로직 "0")를 메모리 셀에 기록하기 위해, 제 1 펄스(445)가 메모리 셀에 인가될 수 있다. 따라서, 제 1 펄스(445)는 제 1 극성을 갖는 셀에 인가될 수 있다. 위에서 설명한 것처럼 메모리 셀이 제 1 로직 상태(예: 논리 "1")를 저장할 때, 제 2 로직 상태(예를 들어, 논리 "0")를 메모리 셀에 기록할 때 스냅백 이벤트가 발생할 수 있다.
그러나, 메모리 셀이 현재 저장하고 있는 것과 동일한 로직 상태를 메모리 셀에 기록(예를 들어, 기록을 시도)할 때, 스냅백 이벤트가 발생하지 않을 수 있다. 달리 말하면, 메모리 셀이 로직 "0"을 저장하고 같은 셀에 로직 "0"을 쓰려고하면 스냅백 이벤트가 발생하지 않을 수 있다. 따라서, 타이밍도(415)에 도시된 바와 같이, 스냅백 이벤트가 발생하지 않고 쓰기 동작(예를 들어, 시도된 쓰기 동작)이 완료될 수 있다. 스냅백 이벤트의 공백은 제 1 펄스(445)의 크기의 감소를 보지 않음으로써 검출될 수 있다. 스냅₁이 검출되지 않으면, 프로그래밍 펄스의 극성은 타이밍도(405)에 도시된 바와 같이 반전되지 않는다.
타이밍도(420)는 메모리 셀(예를 들어, 자체 선택 메모리 셀)의 쓰기 동작을 묘사할 수 있다. 타이밍도(420)는 제 1 펄스(445)로 지칭될 수 있는 전압(445) 및 제 2 펄스(450)로 지칭될 수 있는 전압(450)(예를 들어, VHOLD)을 나타낼 수 있다. 어떤 경우에, 제 1 펄스(445)는 도 3을 참조하여 설명된 바와 같은 전압(335)의 예일 수 있고, 제 2 펄스(450)는 도 3을 참조하여 설명한 전압(340)의 예일 수 있다. 타이밍도(420)는 또한 액세스 라인(예를 들어, 도 1을 참조하여 설명된 바와 같은 워드 라인(110))의 전압(430-c) 및 제 2 액세스 라인(예를 들어, 도 1을 참조하여 설명된 비트 라인(115))의 전압(425-c)을 묘사할 수 있다. 따라서, 메모리 셀에 대한 쓰기 동작을 수행하기 위해, 하나의 액세스 라인에 제 1 펄스(445-a)가 인가되고 제 2 액세스 라인에 제 2 펄스(450)가 인가될 수 있다.
타이밍도(420)와 연관된 메모리 셀은 제 1 로직 상태(예를 들어, 로직 "1")를 저장할 수 있다. 도 3을 참조하여 전술한 바와 같이, 제 2 로직 상태(예를 들어, 논리 "0")를 메모리 셀에 기록하기 위해, 제 1 펄스(445-a)가 메모리 셀에 인가될 수 있다. 제 1 펄스(445-a)는 메모리 셀이 제 1 로직 상태를 저장하면 스냅백 이벤트가 발생하지만 메모리 셀이 제 1 로직 상태와 다른 제 2 로직 상태를 저장하면 스냅백 이벤트가 발생하지 않도록 구성될 수 있다. 따라서, 제 1 펄스(445-a)는 제 1 극성을 갖는 셀에 인가될 수 있다.
제 1 펄스를 인가한 후, 메모리 셀의 임계 전압 분포가 감소되는 것을 특징으로할 수 있는 스냅백 이벤트가 발생할 수 있다. 일부 예들에서, 스냅₁ 이벤트는 메모리 제어기(예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))에 의해 결정될 수 있다. 스냅백 이벤트는 메모리 셀과 관련된 임계 전압이 감소되도록할 수 있다. 일부 경우에, 스냅백 이벤트는 제 2 펄스(450)에 의해 도시된 바와 같이 제 1 펄스의 크기가 감소되도록할 수 있다.
스냅백 이벤트는 고정된 지속시간 동안 발생할 수 있으며, 메모리 셀이 더 높은 전도도 상태(예를 들어, 지속시간 447-a)로 유지되는 지속시간이 뒤따를 수 있다. 이 높은 전도도 상태를 선택 시간이라고할 수 있다. 따라서, 제 2 로직 값(예를 들어, 로직 "1")을 메모리 셀에 기록하기 위해, 제 2 펄스(440-a)가 인가될 수 있다. 일부 경우에, 제 2 펄스(450)는 제 1 펄스(445-a)와 유사할 수 있지만 극성이 반전될 수 있다. 극성을 반전시키기 위해 워드 라인과 비트 라인에 인가되는 전압을 전환할 수 있다. 도 3을 참조하여 설명된 바와 같이, 제 2 펄스는 제 2 극성(예를 들어, 상이한 극성)으로 메모리 셀에 인가될 수 있다. 달리 말하면, 제 2 펄스(450)는 제 2 액세스 라인 액세스 라인에 인가될 수 있다. 선택 시간 동안(예를 들어, 지속시간(447-a) 동안) 제 2 펄스(450)를 인가함으로써, 제 2 로직 상태(예를 들어, 논리 "1")가 일부 쓰기 동작에 비해 감소된 전압을 사용하여 메모리 셀에 기록될 수 있다. 전술한 바와 같이, 더 낮은 전압은 궁극적으로 메모리 셀에 대한 스트레스를 감소시키고 메모리 셀과 관련된 메모리 어레이(예를 들어, 도 1을 참조하여 설명된 메모리 어레이(102))의 전력 소비를 감소시킬 수 있다.
일부 예들에서, 제 2 펄스(450)는 선택 시간(예를 들어, 지속시간 447-a) 동안 인가되지 않을 수 있다. 따라서 메모리 셀의 임계 전압은 원래의 레벨로 증가할 수 있다. 예를 들어, 타이밍도(420)의 맥락에서, 제 2 펄스(450)가 지속시간(447-a) 동안 인가되지 않았다면, 메모리 셀의 임계 전압은 지속시간(447-a) 이전에 묘사된 전압 값으로 증가할 수 있다. 예를 들어, 제 2 펄스(450)가 지속시간(447-a) 이후에 인가된다면, 펄스의 크기는 메모리 셀에 로직 상태를 기록하는 동일한 결과를 달성하기 위해 더 클 수 있다.
도 5는 본 개시의 예에 따라 메모리 셀을 프로그래밍하기 위한 기술을 지원하는 스냅백 이벤트 검출기(505)의 블록도(500)를 도시한다. 스냅백 이벤트 검출기(505)는 메모리 제어기(예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))의 양태의 예일 수 있다. 스냅백 이벤트 검출기(505)는 애플리케이션 구성요소(510), 검출 구성요소(515), 저장 구성요소(520), 선택 구성요소(525), 감소 구성요소(530), 결정 구성요소(535), 바이어싱 구성요소(540), 및 타이밍 구성요소(545)를 포함할 수 있다. 이들 구성요소들 각각은 (예를 들어, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
애플리케이션 구성요소(510)는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 스냅백 이벤트를 검출하는 것에 응답하여 제 1 극성과 상이한 제 2 극성을 갖는 제 2 펄스를 메모리 셀에 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가할 수 있으며, 여기서 제 1 펄스를 인가하는 것은 제 1 전압 및 제 2 전압을 인가하는 것에 적어도 부분적으로 기초한다.
일부 예들에서, 애플리케이션 구성요소(510)는 제 2 전압을 제 1 액세스 라인에 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 제 1 전압을 제 2 액세스 라인에 인가할 수 있고, 여기서 제 2 펄스를 인가하는 것은 제 1 전압을 제 2 액세스 라인에 인가하고 제 2 전압을 제 1 액세스 라인에 인가하는 것에 적어도 부분적으로 기초한다. 일부 예에서, 애플리케이션 구성요소(510)는 임계 전압이 감소되는 지속시간 동안 메모리 셀에 제 2 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가할 수 있으며, 여기서 제 1 펄스를 인가하는 것은 제 1 전압 및 제 2 전압을 인가하는 것에 적어도 부분적으로 기초한다.
일부 예들에서, 애플리케이션 구성요소(510)는 이 지속시간 중, 쓰기 동작 동안 메모리 셀에 제 2 펄스를 인가할 수 있으며, 제 2 펄스는 제 1 극성과 상이한 제 2 극성을 갖는다. 일부 예들에서, 애플리케이션 구성요소(510)는 제 1 방향으로 메모리 셀에 걸쳐 소정의 전압을 갖는 제 1 펄스와, 제 2 방향으로 메모리 셀에 걸쳐 소정의 전압을 갖는 제 2 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 쓰기 동작 동안, 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 스냅백 이벤트를 검출하는 것에 응답하여 제 1 극성과 상이한 제 2 극성을 갖는 제 2 펄스를 메모리 셀에 인가할 수 있다.
일부 예들에서, 애플리케이션 구성요소(510)는 전압을 제 2 액세스 라인에 인가함으로써 제 2 극성을 갖는 제 2 펄스를 인가할 수 있으며, 전압은 감소된 임계 전압보다 크다. 일부 예들에서, 애플리케이션 구성요소(510)는 지속시간 동안 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 제 1 액세스 라인에 제 1 전압을 인가함으로써 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 일부 예들에서, 애플리케이션 구성요소(510)는 제 2 액세스 라인에 제 2 전압을 인가함으로써 제 2 극성을 갖는 제 2 펄스를 인가할 수 있으며, 여기서 제 2 로직 상태를 메모리 셀에 기록하는 것은 메모리 셀의 임계 전압을 초과하는 제 2 전압의 크기에 적어도 부분적으로 기초한다.
검출 구성요소(515)는 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에서의 스냅백 이벤트를 검출한다. 검출 구성요소(515)는 메모리 셀에 걸친 전압의 크기의 감소를 검출할 수 있으며, 여기서 스냅백 이벤트를 검출하는 것은 전압의 크기의 감소를 검출하는 것에 적어도 부분적으로 기초한다. 검출 구성요소(515)는 메모리 셀에 저장될 제 2 로직 상태의 값과 다른 제 1 로직 상태의 값에 적어도 부분적으로 기초하여 스냅백 이벤트를 검출할 수 있다. 검출 구성요소(515)는 이러한 지속시간 후에 메모리 셀에 제 2 펄스를 인가하는 것에 응답하여 메모리 셀에서 제 2 스냅백 이벤트를 검출할 수 있다.
검출 구성요소(515)는 제 1 펄스를 메모리 셀에 인가하는 것에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출할 수 있다. 검출 구성요소(515)는 제 1 펄스의 크기보다 작은 메모리 셀의 임계 전압에 적어도 부분적으로 기초하여 제 1 로직 상태를 검출할 수 있다. 검출 구성요소(515)는 제 1 펄스를 인가한 후 소정 지속시간 동안 제 1 로직 상태를 검출할 수 있으며, 여기서 제 2 로직 상태는 이 지속시간 동안 메모리 셀에 기록된다. 일부 예들에서, 검출 구성요소(515)는 제 1 펄스를 인가한 후 소정 지속시간 동안 메모리 셀에서 스냅백 이벤트를 검출할 수 있다. 검출 구성요소(515)는 이 지속시간 동안 제 1 로직 상태를 검출할 수 있고 제 2 로직 상태는 이 지속시간 동안 메모리 셀에 기록된다.
저장 구성요소(520)는 제 2 펄스를 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 제 1 로직 상태와 다른 제 2 로직 상태를 저장할 수 있다. 일부 예들에서, 저장 구성요소(520)는 제 1 로직 상태를 검출하는 것에 응답하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀에 제 2 로직 상태를 저장할 수 있으며, 여기서 제 2 로직 상태는 제 1 로직과 상이하다. 저장 구성요소(520)는 소정 지속시간 동안 감소되는 메모리 셀의 임계 전압에 적어도 부분적으로 기초하여 제 2 로직 상태를 메모리 셀에 저장할 수 있다. 일부 예들에서, 저장 구성요소(520)는 제 2 펄스를 인가한 후에 메모리 셀에 제 2 논리 값을 저장할 수 있다.
선택 구성요소(525)는 메모리 셀에 저장될 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 제 1 펄스의 전압 크기를 선택할 수 있다. 일부 예들에서, 선택 구성요소(525)는 메모리 셀에 기록될 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 복수의 펄스로부터 제 1 펄스를 선택할 수 있다.
감소 구성요소(530)는 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써 쓰기 동작 동안 메모리 셀의 임계 전압을 소정의 지속시간 동안 감소시킬 수 있으며, 메모리 셀은 제 1 논리 값을 포함한다. 일부 예들에서, 감소 구성요소(530)는 이 지속시간 후에, 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써, 쓰기 동작 동안 메모리 셀의 임계 전압을 감소시킬 수 있고, 메모리 셀은 제 2 논리 값을 포함한다.
결정 구성요소(535)는 쓰기 동작 동안 메모리 셀의 임계 전압을 감소시키는 것에 적어도 부분적으로 기초하여 메모리 셀의 제 1 논리 값을 결정할 수 있다.
도 6은 본 개시의 양상들에 따라 메모리 셀을 프로그래밍하기 위한 기술들을 지원하는 방법(600)을 예시하는 흐름도를 도시한다. 방법(600)의 동작은 본 명세서에 설명된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(600)의 동작은 도 5를 참조하여 설명된 바와 같이 스냅백 이벤트 검출기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기는 아래에 설명된 기능들을 수행하기 위해 스냅백 이벤트 검출기의 기능 요소들을 제어하기 위해 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안 적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양상을 수행할 수 있다.
605에서, 메모리 제어기는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 605의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 605의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 애플리케이션 구성요소에 의해 수행될 수 있다.
610에서, 메모리 제어기는 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에서 스냅백 이벤트를 검출할 수 있다. 610의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 610의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 검출 구성요소에 의해 수행될 수 있다.
615에서, 메모리 제어기는 스냅백 이벤트의 검출에 응답하여 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 메모리 셀에 인가할 수 있다. 615의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 615의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 애플리케이션 구성요소에 의해 수행될 수 있다.
620에서, 메모리 제어기는 제 2 펄스를 메모리 셀에 인가하는 것에 기초하여 메모리 셀에 제 1 로직 상태와 다른 제 2 로직 상태를 저장할 수 있다. 620의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 620의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 스토리지 구성요소에 의해 수행될 수 있다.
도 7은 본 개시의 양상들에 따라 메모리 셀을 프로그래밍하기 위한 기술들을 지원하는 방법(700)을 예시하는 흐름도를 도시한다. 방법(700)의 동작은 본 명세서에 설명된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작은 도 5를 참조하여 설명된 바와 같이 스냅백 이벤트 검출기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기는 아래에 설명된 기능들을 수행하기 위해 스냅백 이벤트 검출기의 기능 요소들을 제어하기 위해 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양상을 수행할 수 있다.
705에서, 메모리 제어기는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가할 수 있다. 705의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 705의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 애플리케이션 구성요소에 의해 수행될 수 있다.
710에서, 메모리 제어기는 제 1 펄스를 메모리 셀에 인가하는 것에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출할 수 있다. 710의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 710의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 검출 구성요소에 의해 수행될 수 있다.
715에서, 메모리 제어기는 제 1 로직 상태를 검출하는 것에 응답하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀에 제 2 로직 상태를 저장할 수 있으며, 여기서 제 2 로직 상태는 제 1 로직 상태와 다르다. 715의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 715의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 스토리지 구성요소에 의해 수행될 수 있다.
도 8은 본 개시의 양상들에 따라 메모리 셀을 프로그래밍하기 위한 기술들을 지원하는 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 동작은 본 명세서에 설명된 바와 같이 메모리 제어기 또는 그 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작은 도 5를 참조하여 설명된 바와 같이 스냅백 이벤트 검출기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기는 아래에 설명된 기능들을 수행하기 위해 스냅백 이벤트 검출기의 기능 요소들을 제어하기 위해 명령들의 세트를 실행할 수 있다. 추가적으로 또는 대안 적으로, 메모리 제어기는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능의 양상을 수행할 수 있다.
805에서, 메모리 제어기는 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써, 제 1 논리 값을 포함하는 메모리 셀에 제 1 펄스를 인가함으로써 쓰기 동작 동안 메모리 셀의 임계 전압을 지속시간 동안 감소시킬 수 있다. 805의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 805의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 감소 구성요소에 의해 수행될 수 있다.
810에서, 메모리 제어기는 지속시간 동안 쓰기 동작 동안 메모리 셀에 제 2 펄스를 인가할 수 있으며, 제 2 펄스는 제 1 극성과 다른 제 2 극성을 갖는다. 810의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 810의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 애플리케이션 구성요소에 의해 수행될 수 있다.
815에서, 메모리 제어기는 제 2 펄스를 인가한 후에 제 2 논리 값을 메모리 셀에 저장할 수 있다. 815의 동작은 여기에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, 815의 동작들의 양상들은 도 5를 참조하여 설명된 바와 같이 저장 구성요소에 의해 수행될 수 있다.
일 방법이 기술된다. 일부 예에서, 상기 방법은 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하는 단계를 포함할 수 있다. 일부 예에서, 상기 방법은 상기 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에서 스냅백 이벤트를 검출하는 단계를 포함할 수 있다. 상기 방법은 상기 스냅백 이벤트의 검출에 응답하여 상기 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 상기 메모리 셀에 인가하는 단계를 포함할 수 있다. 상기 방법은 상기 제 2 펄스를 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 제 1 로직 상태와 상이한 제 2 로직 상태를 메모리 셀에 저장하는 단계를 포함할 수 있다. 일부 예에서, 상기 방법은 상기 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다. 상기 방법은, 상기 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하는 단계를 포함할 수 있고, 상기 제 1 펄스를 인가하는 것은 적어도 부분적으로 상기 제 1 전압 및 상기 제 2 전압을 인가하는 것에 기초한다.
상기 방법은 제 1 액세스 라인에 제 2 전압을 인가하는 단계를 포함할 수 있다. 방법은 제 1 전압을 제 2 액세스 라인에 인가하는 단계를 포함할 수 있으며, 제 2 펄스를 인가하는 것은 제 1 전압을 제 2 액세스 라인에 인가하고 제 2 전압을 제 1 액세스 라인에 인가하는 것에 적어도 부분적으로 기초한다. 일부 예에서, 방법은 메모리 셀에 걸친 전압의 크기 감소를 검출하는 단계를 포함할 수 있으며, 여기서 스냅백 이벤트를 검출하는 것은 전압의 크기의 감소를 검출하는 것에 적어도 부분적으로 기초한다. 일부 예들에서, 스냅백 이벤트는 메모리 셀에 저장될 제 2 로직 상태의 값과 다른 제 1 로직 상태의 값에 적어도 부분적으로 기초한다. 일부 예들에서, 방법은 메모리 셀에 저장될 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 제 1 펄스의 전압 크기를 선택하는 단계를 포함할 수 있다.
일부 예들에서, 메모리 셀의 임계 전압은 제 1 펄스를 인가하는 것에 적어도 부분적으로 기초하여 감소된다. 일부 예들에서, 메모리 셀의 감소된 임계 전압은 제 1 로직 상태에 적어도 부분적으로 기초한다. 일부 예들에서, 메모리 셀의 임계 전압의 크기는 스냅백 이벤트의 발생에 응답하여 소정의 지속시간 동안 감소된다. 일부 예에서, 제 2 펄스는 임계 전압이 감소되는 지속시간 동안 메모리 셀에 인가된다. 일부 예들에서, 방법은 지속시간 동안, 메모리 셀에 대해 읽기 동작 또는 추가 쓰기 동작을 수행하는 것을 포함할 수 있다. 일부 예에서, 제 2 펄스는 지속시간 후에 인가될 수 있다. 일부 예들에서, 쓰기 동작 이외의 동작은 제 1 펄스와 제 2 펄스 사이에서 발생할 수 있다. 일부 예들에서, 방법은 지속시간 후에 메모리 셀에 제 2 펄스를 인가하는 것에 응답하여 메모리 셀에서 제 2 스냅백 이벤트를 검출하는 것을 포함할 수 있다. 일부 예들에서, 메모리 셀의 감소된 임계 전압은 제 1 로직 상태에 적어도 부분적으로 기초한다. 일부 예들에서, 메모리 셀은 자체 선택 메모리 셀을 포함한다.
일부 예들에서, 임계 리프레시 동작은 쓰기 동작을 완료하지 않고 어느 극성의 지속시간 이후에 메모리 셀을 선택함으로써 발생할 수 있다. 일부 예에서, 메모리 셀이 선택 해제될 때, 추가 스냅백 이벤트 또는 다른 어레이 동작이 쓰기 동작을 완료하기 전에 메모리 어레이의 다른 부분에서 수행될 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하기 위한 수단을 지원할 수 있다. 장치는 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에서 스냅백 이벤트를 검출하기 위한 수단을 지원할 수 있다. 장치는 스냅백 이벤트의 검출에 응답하여 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 메모리 셀에 인가하기 위한 수단을 지원할 수 있다. 장치는 제 2 펄스를 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 제 1 로직 상태와 상이한 제 2 로직 상태를 메모리 셀에 저장하기 위한 수단을 지원할 수 있다. 장치는 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하기 위한 수단을 지원할 수 있다. 장치는 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있으며, 여기서 제 1 펄스를 인가하는 것은 제 1 전압 및 제 2 전압을 인가하는 것에 적어도 부분적으로 기초한다.
장치는 제 1 액세스 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있다. 장치는 제 1 전압을 제 2 액세스 라인에 인가하기 위한 수단을 지원할 수 있으며, 여기서 제 2 펄스를 인가하는 것은 제 1 전압을 제 2 액세스 라인에 인가하고 제 2 전압을 제 1 액세스 라인에 인가하는 것에 적어도 부분적으로 기초한다. 장치는 메모리 셀에 걸친 전압의 크기 감소를 검출하기 위한 수단을 지원할 수 있으며, 여기서 스냅백 이벤트를 검출하는 것은 전압의 크기 감소를 검출하는 것에 적어도 부분적으로 기초한다. 장치는 메모리 셀에 저장될 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 제 1 펄스의 전압 크기를 선택하기 위한 수단을 지원할 수 있다. 장치는 지속시간 후에 메모리 셀에 제 2 펄스를 인가하는 것에 응답하여 메모리 셀에서 제 2 스냅백 이벤트를 검출하기 위한 수단을 지원할 수 있다.
방법이 설명된다. 일부 예들에서, 방법은 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하는 단계를 포함할 수 있다. 방법은 메모리 셀에 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출하는 단계를 포함할 수 있다. 방법은 제 1 로직 상태를 검출하는 것에 응답하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀에 제 2 로직 상태를 저장하는 단계를 포함할 수 있으며, 여기서 제 2 로직 상태는 제 1 로직 상태와 다르다. 방법은 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하는 단계를 포함할 수 있다. 방법은 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하는 단계를 포함할 수 있으며, 여기서 제 1 펄스를 인가하는 것은 제 1 전압 및 제 2 전압을 인가하는 것에 적어도 부분적으로 기초한다.
일부 예들에서, 쓰기 동작을 완료하지 않고 양쪽 극성 중 어느 하나의 지속시간 후에 메모리 셀을 선택함으로써 임계 리프레시 동작이 발생할 수 있다. 일부 예에서, 메모리 셀이 선택 해제될 때, 추가 스냅백 이벤트 또는 다른 어레이 동작이 쓰기 동작을 완료하기 전에 메모리 어레이의 다른 부분에서 수행될 수 있다.
일부 예들에서, 제 1 전압을 제 1 액세스 라인에 인가하면 메모리 셀의 임계 전압이 감소한다. 일부 예에서, 제 2 전압은 메모리 셀의 감소된 임계 전압보다 크다. 일부 예들에서, 제 1 로직 상태를 검출하는 것은 제 1 펄스의 크기보다 작은 메모리 셀의 임계 전압에 적어도 부분적으로 기초한다. 일부 예들에서, 메모리 셀에 제 2 로직 상태를 저장하는 것은 지속시간 동안 감소되는 메모리 셀의 임계 전압에 적어도 부분적으로 기초한다. 일부 예에서, 제 1 극성은 제 2 극성의 반대이다. 일부 예들에서, 제 1 로직 상태는 제 1 펄스를 인가한 후 지속시간 동안 검출되고, 제 2 로직 상태는 지속시간 동안 메모리 셀에 기록된다. 일부 경우에, 쓰기 동작 이외의 동작은 지속시간 동안 및/또는 제 2 로직 상태가 메모리 셀에 기록되기 전에 수행될 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하기 위한 수단을 지원할 수 있다. 장치는 메모리 셀에 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출하기 위한 수단을 지원할 수 있다. 장치는 제 1 로직 상태를 검출하는 것에 응답하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀에 제 2 로직 상태를 저장하는 수단을 지원할 수 있으며, 여기서 제 2 로직 상태는 제 1 로직 상태와 다르다. 장치는 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하기 위한 수단을 지원할 수 있다. 장치는 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하기 위한 수단을 지원할 수 있으며, 여기서 제 1 펄스를 인가하는 것은 제 1 전압 및 제 2 전압을 인가하는 것에 적어도 부분적으로 기초한다.
방법이 설명된다. 일부 예들에서, 방법은 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써 쓰기 동작 동안 메모리 셀의 임계 전압을 지속시간 동안 감소시키는 단계를 포함할 수 있으며, 메모리 셀은 제 1 논리 값을 포함한다. 상기 방법은 지속시간 동안, 쓰기 동작 중 메모리 셀에 제 2 펄스를 인가하는 단계를 포함할 수 있으며, 제 2 펄스는 제 1 극성과 상이한 제 2 극성을 갖는다. 방법은 제 2 펄스를 인가한 후에 제 2 논리 값을 메모리 셀에 저장하는 단계를 포함할 수 있다. 방법은 쓰기 동작 동안 메모리 셀의 임계 전압을 감소시키는 것에 적어도 부분적으로 기초하여 메모리 셀의 제 1 논리 값을 결정하는 단계를 포함할 수 있다. 일부 경우에, 메모리의 제 1 논리 값은 쓰기 동작이 완료되기 전에 결정될 수 있다.
상기 방법은 지속시간 후에, 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써 쓰기 동작 중 메모리 셀의 임계 전압을 감소시키는 단계를 포함할 수 있고, 메모리 셀은 제 2 로직 값을 가진다. 일부 예에서, 메모리 셀에 인가되는 제 2 펄스의 크기는 제 1 펄스의 크기보다 작다. 일부 예에서, 제 1 펄스는 제 1 방향으로 메모리 셀에 걸쳐 전압을 인가하고, 제 2 펄스는 제 2 방향으로 메모리 셀에 걸쳐 전압을 인가한다.
장치가 설명된다. 일부 예들에서, 장치는 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써 쓰기 동작 동안 메모리 셀의 임계 전압을 지속시간 동안 감소시키기 위한 수단을 지원할 수 있으며, 메모리 셀은 제 1 논리 값을 포함한다. 장치는 지속시간 동안 쓰기 동작 중 메모리 셀에 제 2 펄스를 인가하기 위한 수단을 지원할 수 있으며, 제 2 펄스는 제 1 극성과 다른 제 2 극성을 갖는다. 장치는 제 2 펄스를 인가한 후에 메모리 셀에 제 2 논리 값을 저장하기 위한 수단을 지원할 수 있다. 장치는 쓰기 동작 동안 메모리 셀의 임계 전압을 감소시키는 것에 적어도 부분적으로 기초하여 메모리 셀의 제 1 논리 값을 결정하기 위한 수단을 지원할 수 있다. 장치는 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가함으로써 쓰기 동작 동안 메모리 셀의 임계 전압을 지속시간 후에 감소시키는 수단을 지원할 수 있으며, 메모리 셀은 제 2 논리 값을 포함한다.
장치가 설명된다. 일부 예들에서, 장치는 제 1 로직 상태를 저장하는 메모리 셀과 결합된 제 1 액세스 라인, 메모리 셀과 결합된 제 2 액세스 라인, 및 제 1 액세스 라인 및 제 2 액세스 라인과 결합된 메모리 제어기를 포함할 수 있다. 일부 예들에서 메모리 제어기는, 쓰기 동작 동안, 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가하고, 제 1 펄스를 인가하는 것에 응답하여 메모리 셀에서 스냅백 이벤트를 검출하며, 스냅백 이벤트를 검출하는 것에 응답하여 메모리 셀에 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 인가하고, 제 2 펄스를 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 제 1 로직 상태와 다른 제 2 로직 상태를 저장하도록 구성될 수 있다.
일부 예들에서, 메모리 제어기는 제 1 펄스를 인가한 후 지속시간 동안 메모리 셀에서 스냅백 이벤트를 검출하도록 구성된다. 일부 예에서, 메모리 셀은 지속시간 동안 감소된 임계 전압을 포함한다. 일부 예들에서, 제 2 극성을 갖는 제 2 펄스를 인가하는 것은 전압을 제 2 액세스 라인에 인가하는 것을 포함하고, 전압은 감소된 임계 전압보다 더 크다.
장치가 설명된다. 일부 예들에서, 장치는 제 1 로직 상태를 저장하는 메모리 셀과 결합된 제 1 액세스 라인, 메모리 셀과 결합된 제 2 액세스 라인, 및 제 1 액세스 라인 및 제 2 액세스 라인과 결합된 메모리 제어기를 포함할 수 있다. 일부 예들에서, 메모리 제어기는 쓰기 동작 동안, 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하고, 메모리 셀에 제 1 펄스를 인가함에 응답하여 메모리 셀에 의해 저장된 제 1 로직 상태를 검출하며, 제 1 로직 상태를 적어도 부분적으로 검출하는 것에 기초하여 쓰기 동작 동안 제 2 극성을 갖는 제 2 펄스를 인가함으로써 메모리 셀에 제 2 로직 상태를 저장하도록 구성될 수 있고, 여기서 제 2 로직 상태는 제 1 로직 상태와 다르다.
일부 예들에서, 메모리 제어기는 지속시간 동안 제 1 극성을 갖는 제 1 펄스를 메모리 셀에 인가하도록 동작 가능하다. 일부 예들에서, 제 1 로직 상태는 지속시간 동안 검출되고 제 2 로직 상태는 지속시간 동안 메모리 셀에 기록된다. 일부 예들에서, 제 1 극성을 갖는 제 1 펄스를 인가하는 것은 제 1 전압을 제 1 액세스 라인에 인가하는 것을 포함하고, 제 2 극성을 갖는 제 2 펄스를 인가하는 것은 제 2 액세스 라인에 제 2 전압을 인가하는 것을 포함하고, 여기서 제 2 로직 상태를 메모리 셀은 메모리 셀의 임계 전압을 초과하는 제 2 전압의 크기에 적어도 부분적으로 기초한다. 일부 예에서, 메모리 제어기는 메모리 셀에 기록될 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 복수의 펄스로부터 제 1 펄스를 선택하도록 동작 가능하다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계가 재 배열되거나 달리 수정될 수 있고 다른 구현이 가능하다는 것을 주목해야한다. 또한, 2 개 이상의 방법으로부터의 양상들이 결합될 수 있다.
여기에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에서 참조될 수 있는 데이터, 지침, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 설명할 수 있다. 그러나, 당업자는 신호가 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
용어 "전자 통신"및 "결합된"은 구성요소 사이의 전자 흐름을 지원하는 구성요소 간의 관계를 지칭한다. 여기에는 구성요소 간의 직접 연결이 포함되거나 중간 구성요소가 포함될 수 있다. 전자 통신 또는 서로 결합된 구성요소는 전자 또는 신호를 능동적으로 교환하거나(예를 들어, 전원이 공급된 회로에서), 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만(예를 들어, 전원이 차단된 회로에서) 회로가 여기되면 전자 또는 신호를 교환하도록 구성 및 작동가능할 수 있다. 예를 들어, 스위치(예: 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소는 전자 통신 중이거나 스위치 상태(즉, 개방 또는 폐쇄)에 관계없이 연결될 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "실질적으로"는 변형된 특성(예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용된 바와 같이, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기적 접촉으로 사용될 수 있다. 전극은 메모리 어레이(102)의 요소 또는 구성요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
메모리 어레이를 포함하여 본 명세서에서 논의된 장치는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판상의 반도체 물질의 에피택셜 층일 수 있다. 기판의 전도도 또는 기판의 하위 영역은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
첨부된 도면과 관련하여 본 명세서에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 용어 "예시적인"은 "예, 예시 또는 사례로서 제공되는"을 의미하고 "선호"되거나 "다른 예에 비해 유리한" 것이 아니다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 목적으로 특정 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 장치는 설명된 예의 개념을 모호하게하는 것을 피하기 위해 블록도 형식으로 표시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 참조 라벨 뒤에 대시(dash)와 유사한 구성요소를 구별하는 두 번째 라벨을 따라 동일한 유형의 다양한 구성요소를 구별할 수 있다. 명세서에서 첫 번째 참조 라벨 만 사용되는 경우, 설명은 두 번째 참조 라벨에 관계없이 동일한 첫 번째 참조 라벨을 가진 유사한 구성요소 중 하나에 인가할 수 있다.
여기에 설명된 정보 및 신호는 다양한 다른 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 기타 프로그램 가능 논리 장치, 개별 게이트 또는 트랜지스터 논리, 개별 하드웨어 구성요소, 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로 프로세서는 임의의 기존 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다중 마이크로 프로세서, DSP 코어와 함께 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)으로 구현될 수 있다.
여기에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령 또는 코드로 저장되거나 전송될 수 있다. 다른 예 및 구현은 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 위에서 설명한 기능은 프로세서, 하드웨어, 펌웨어, 하드와 이어링 또는 이들의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수도 있다. 또한, 청구 범위를 포함하여 본 명세서에 사용된 바와 같이, 항목 목록에서 사용된 "또는"(예를 들어, "적어도 하나" 또는 "~중 하나 이상"과 같은 문구를 동반하는 항목 목록)은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에서 사용된 "기초함"이라는 문구는 폐쇄된 조건 세트를 가리키는 것으로 해석되어서는 안된다. 예를 들어, "조건 A에 기초 함"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기초할 수 있다. 즉, 본 명세서에서 사용되는 바와 같이, "기초함"이라는 문구는 "적어도 부분적으로 기초함"이라는 문구와 동일한 방식으로 해석되어야한다.
컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게하는 임의의 매체를 포함하는 비일시적 컴퓨터 저장 매체 및 통신 매체를 모두 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에서 액세스할 수 있는 모든 사용 가능한 매체일 수 있다. 제한이 아닌 예로서, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM(Electrical Erasable Programmable Read Only Memory), CD(Compact Disk) ROM 또는 기타 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 장치, 또는 원하는 프로그램 코드 수단을 명령어 또는 데이터 구조의 형태로 전달하거나 저장하는 데 사용할 수 있으면서 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 그외 다른 비일시적 매체를 포함할 수 있다. 또한 모든 연결을 컴퓨터 판독 가능 매체라고한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선(DSL) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파를 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL(디지털 가입자 회선) 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파가 매체 정의에 포함된다. 여기에 사용된 디스크(disk) 및 디스크(Disc)에는 CD, 레이저 디스크, 광 디스크, DVD(Digital Versatile Disc), 플로피 디스크(floppy disk) 및 Blu-ray 디스크가 포함되며, 디스크(disk)는 일반적으로 데이터를 자기 적으로 재생하는 반면 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생한다. 위의 조합도 컴퓨터 판독 가능 매체의 범위에 포함된다.
본 명세서의 설명은 당업자가 본 개시를 제조하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 인가될 수 있다. 따라서, 본 개시는 여기에 설명된 예 및 설계로 제한되지 않고, 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야한다.
Claims (36)
- 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하는 단계 - 상기 메모리 셀의 임계 전압은 상기 제 1 펄스를 인가하는 것에 적어도 부분적으로 기초하여 감소됨 - ;
상기 제 1 펄스를 인가하는 것에 응답하여 상기 메모리 셀에서 스냅백 이벤트를 검출하는 단계 - 상기 스냅백 이벤트의 검출에 응답하여 상기 메모리 셀의 임계 전압의 크기가 소정의 지속시간 동안 감소됨 - ;
상기 지속시간 동안, 읽기 동작 또는 추가 쓰기 동작을 수행하는 단계;
상기 지속시간 후에 상기 쓰기 동작 동안, 상기 스냅백 이벤트의 검출에 응답하여 상기 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 상기 메모리 셀에 인가하는 단계; 및
상기 제 2 펄스를 상기 메모리 셀에 인가하는 것에 적어도 부분적으로 기초하여 상기 제 1 로직 상태와 상이한 제 2 로직 상태를 상기 메모리 셀에 저장하는 단계를 포함하는, 방법. - 제 1 항에 있어서,
상기 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하는 단계; 및
상기 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하는 단계를 더 포함하되, 상기 제 1 펄스를 인가하는 것은 상기 제 1 전압 및 상기 제 2 전압을 인가하는 것에 적어도 부분적으로 기초하는, 방법. - 제 2 항에 있어서,
상기 제 1 액세스 라인에 상기 제 2 전압을 인가하는 단계; 및
상기 제 2 액세스 라인에 상기 제 1 전압을 인가하는 단계를 더 포함하되, 상기 제 2 펄스를 인가하는 것은 상기 제 2 액세스 라인에 상기 제 1 전압을 인가하고 상기 제 1 액세스 라인에 상기 제 2 전압을 인가하는 것에 적어도 부분적으로 기초하는, 방법. - 제 1 항에 있어서,
상기 메모리 셀에 걸친 전압의 크기 감소를 검출하는 단계를 더 포함하되, 상기 스냅백 이벤트의 검출은 상기 전압의 크기 감소를 검출하는 것에 적어도 부분적으로 기초하는, 방법. - 제 1 항에 있어서, 상기 스냅백 이벤트는 상기 메모리 셀에 저장될 상기 제 2 로직 상태의 값과 다른 상기 제 1 로직 상태의 값에 적어도 부분적으로 기초하는, 방법.
- 제 1 항에 있어서,
상기 메모리 셀에 저장될 상기 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 상기 제 1 펄스의 전압 크기를 선택하는 단계를 더 포함하는, 방법. - 삭제
- 제 1 항에 있어서, 상기 메모리 셀의 감소된 임계 전압은 상기 제 1 로직 상태에 적어도 부분적으로 기초하는, 방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 메모리 셀에 상기 제 2 펄스를 인가하는 것에 응답하여 상기 메모리 셀에서 제 2 스냅백 이벤트를 검출하는 단계를 더 포함하는, 방법. - 삭제
- 제 1 항에 있어서, 상기 메모리 셀은 자체 선택 메모리 셀을 포함하는, 방법.
- 쓰기 동작 동안, 제 1 로직 상태를 저장하는 메모리 셀에 제 1 극성을 갖는 제 1 펄스를 인가하는 단계;
상기 쓰기 동작 동안, 상기 제 1 펄스를 상기 메모리 셀에 인가하는 것에 응답하여 상기 메모리 셀에 의해 저장된 상기 제 1 로직 상태를 검출하는 단계 - 상기 제 1 로직 상태를 검출하는 단계는 상기 메모리 셀의 임계 전압이 상기 제 1 펄스의 크기보다 작은 것에 적어도 부분적으로 기초함 -; 및
상기 쓰기 동작 동안, 상기 제 1 로직 상태를 검출하는 것에 응답하여 제 2 극성을 갖는 제 2 펄스를 인가함으로써 상기 메모리 셀에 제 2 로직 상태를 저장하는 단계를 포함하고, 상기 제 2 로직 상태는 상기 제 1 로직 상태와 다른 것인, 방법. - 제 15 항에 있어서,
상기 메모리 셀과 결합된 제 1 액세스 라인에 제 1 전압을 인가하는 단계; 및
상기 메모리 셀과 결합된 제 2 액세스 라인에 제 2 전압을 인가하는 단계를 더 포함하되, 상기 제 1 펄스를 인가하는 것은 상기 제 1 전압 및 상기 제 2 전압을 인가하는 것에 적어도 부분적으로 기초하는, 방법. - 제 16 항에 있어서, 상기 제 1 액세스 라인에 상기 제 1 전압을 인가하면 상기 메모리 셀의 임계 전압이 감소하는, 방법.
- 제 17 항에 있어서, 상기 제 2 전압은 상기 메모리 셀의 감소된 임계 전압보다 큰, 방법.
- 삭제
- 제 15 항에 있어서, 상기 제 2 로직 상태를 상기 메모리 셀에 저장하는 단계는 상기 메모리 셀의 임계 전압이 소정의 지속시간 동안 감소되는 것에 적어도 부분적으로 기초하는, 방법.
- 제 15 항에 있어서, 상기 제 1 극성은 상기 제 2 극성의 반대인, 방법.
- 제 15 항에 있어서, 상기 제 1 로직 상태는 상기 제 1 펄스를 인가한 후 소정의 지속시간 동안 검출되고, 상기 제 2 로직 상태는 상기 지속시간 동안 상기 메모리 셀에 기록되는 방법.
- 제 1 극성을 갖는 제 1 펄스를 제 1 로직 값을 포함하는 메모리 셀에 인가함으로써 쓰기 동작 중 상기 메모리 셀의 임계 전압을 소정의 지속시간 동안 감소시키는 단계;
상기 쓰기 동작 중 상기 메모리 셀의 임계 전압을 감소시키는 것에 적어도 부분적으로 기초하여 상기 메모리 셀의 상기 제 1 로직 값을 결정하는 단계;
상기 쓰기 동작 중 상기 지속시간 동안, 상기 제 1 극성과는 상이한 제 2 극성을 가진 제 2 펄스를 상기 메모리 셀에 인가하는 단계; 및
상기 쓰기 동작 중 상기 제 2 펄스의 인가 후 상기 메모리 셀에 제 2 로직 값을 저장하는 단계를 포함하는, 방법. - 삭제
- 제 23 항에 있어서,
상기 지속시간 이후, 상기 제 1 극성을 갖는 상기 제 1 펄스를 상기 제 2 로직 값을 포함하는 상기 메모리 셀에 인가함으로써 상기 쓰기 동작 동안 상기 메모리 셀의 임계 전압을 감소시키는 단계를 더 포함하는, 방법. - 제 23 항에 있어서, 상기 메모리 셀에 인가되는 상기 제 2 펄스의 크기는 상기 제 1 펄스의 크기보다 작은, 방법.
- 제 23 항에 있어서, 상기 제 1 펄스는 제 1 방향으로 상기 메모리 셀에 걸쳐 전압을 인가하고, 상기 제 2 펄스는 제 2 방향으로 상기 메모리 셀에 걸쳐 전압을 인가하는, 방법.
- 제 1 로직 상태를 저장하는 메모리 셀과 결합된 제 1 액세스 라인;
상기 메모리 셀과 결합된 제 2 액세스 라인; 과
상기 제 1 액세스 라인 및 상기 제 2 액세스 라인과 결합된 메모리 제어기를 포함하되, 상기 메모리 제어기는:
쓰기 동작 동안, 제 1 극성을 갖는 제 1 펄스를 상기 메모리 셀에 인가하도록 구성되고 - 상기 메모리 셀의 임계 전압은 상기 제 1 펄스를 인가하는 것에 적어도 부분적으로 기초하여 감소됨 -,
상기 제 1 펄스의 인가에 응답하여 상기 메모리 셀에서 스냅백 이벤트를 검출하도록 구성되며 - 상기 스냅백 이벤트의 검출에 응답하여 상기 메모리 셀의 임계 전압의 크기가 소정의 지속시간 동안 감소됨 -,
상기 지속시간 동안, 읽기 동작 또는 추가 쓰기 동작을 수행하도록 구성되며;
상기 지속시간 후에 상기 쓰기 동작 동안, 상기 스냅백 이벤트의 검출에 응답하여 상기 제 1 극성과 다른 제 2 극성을 갖는 제 2 펄스를 상기 메모리 셀에 인가하도록 구성되고; 그리고,
상기 메모리 셀에 제 2 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 제 1 로직 상태와 상이한 제 2 로직 상태를 상기 메모리 셀에 저장하도록 구성되는, 장치. - 삭제
- 삭제
- 제 28 항에 있어서, 상기 제 2 극성을 갖는 상기 제 2 펄스를 인가하는 단계는, 상기 제 2 액세스 라인에 전압을 인가하는 단계를 포함하고, 상기 전압은 상기 감소된 임계 전압보다 더 큰, 장치.
- 제 1 로직 상태를 저장하는 메모리 셀과 결합된 제 1 액세스 라인;
상기 메모리 셀과 결합된 제 2 액세스 라인; 및
상기 제 1 액세스 라인 및 상기 제 2 액세스 라인과 결합된 메모리 제어기를 포함하되, 상기 메모리 제어기는:
쓰기 동작 동안, 소정의 지속시간 동안 제 1 극성을 갖는 제 1 펄스를 상기 메모리 셀에 인가하도록 구성되고;
상기 쓰기 동작 동안 및 상기 지속시간 동안, 상기 메모리 셀에 상기 제 1 펄스를 인가하는 것에 응답하여 상기 메모리 셀에 의해 저장된 상기 제 1 로직 상태를 검출하도록 구성되며; 그리고,
상기 쓰기 동작 동안 및 상기 지속시간 동안, 상기 제 1 로직 상태를 검출하는 것에 적어도 부분적으로 기초하여 제 2 극성을 갖는 제 2 펄스를 인가함으로써 상기 메모리 셀에 제 2 로직 상태를 저장하도록 구성되고, 상기 제 2 로직 상태는 상기 제 1 로직 상태와 다른 것인, 장치. - 삭제
- 삭제
- 제 32 항에 있어서,
상기 제 1 극성을 갖는 상기 제 1 펄스를 인가하는 것은 상기 제 1 액세스 라인에 제 1 전압을 인가하는 과정을 포함하고; 그리고,
상기 제 2 극성을 갖는 상기 제 2 펄스를 인가하는 것은 상기 제 2 액세스 라인에 제 2 전압을 인가하는 과정을 포함하며, 상기 제 2 로직 상태를 상기 메모리 셀에 기록하는 것은 상기 메모리 셀의 임계 전압을 초과하는 상기 제 2 전압의 크기에 적어도 부분적으로 기초하는, 장치. - 제 32 항에 있어서, 상기 메모리 제어기는 상기 메모리 셀에 기록될 상기 제 2 로직 상태의 값에 적어도 부분적으로 기초하여 복수의 펄스로부터 상기 제 1 펄스를 선택하도록 동작 가능한, 장치.
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