DE102005061996B4

DE102005061996B4 - CBRAM-Speichereinrichtung und Verfahren zum Beschreiben einer Widerstandsspeicherzelle in einer CBRAM-Speichereinrichtung

Info

Publication number: DE102005061996B4
Application number: DE102005061996.7A
Authority: DE
Inventors: Heinz Hönigschmid; Milena Dimitrova; Corvin Liaw; Michael Angerbauer
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2005-12-23
Filing date: 2005-12-23
Publication date: 2016-02-18
Anticipated expiration: 2025-12-24
Also published as: DE102005061996A1

Abstract

CBRAM-Speichereinrichtung (1, 31) umfassend: – eine Widerstandsspeicherzelle (2, 32) mit einem Widerstandsspeicherelement (3, 33); – Betriebsspannungsanschlüsse (11, 12; 41, 42) zum Empfangen eines hohen Betriebspotenzials und eines niedrigen Betriebspotenzials; – eine Adressierungslogik (10, 40), die mit der Betriebsspannung betrieben wird; – mindestens ein Schreibpotenzialelement (13, 14; 43, 44) zum Bereitstellen eines Schreibpotenzials, wobei das Schreibpotenzial entweder höher als das hohe Betriebspotenzial oder gleich oder niedriger als das niedrige Betriebspotenzial ist; wobei die Adressierungslogik (10, 40) gestaltet ist, um das Schreibpotenzial des Schreibpotenzialelements (13, 14; 43, 44) an das Widerstandsspeicherelement (3, 33) in einem Schreibmodus anzulegen.

Description

Die vorliegende Erfindung betrifft eine CBRAM-Speichereinrichtung mit mehreren Widerstandsspeicherzellen. Die Erfindung betrifft weiterhin ein Verfahren zum Beschreiben von Widerstandsspeicherzellen in einer CBRAM-Speichereinrichtung.
Eine CBRAM-Speichereinrichtung (CB: Conductive Bridging), auch PMC-Speichereinrichtung, (PMC: Programmable Metallization Cell) oder PCRAM-Speichereinrichtung (PC: Programmable Conductor) genannt, umfasst mehrere Widerstandsspeicherzellen. Die Widerstandsspeicherzellen weisen jeweils ein Widerstandsspeicherelement und optional abhängig von dem Design der CBRAM-Speichereinrichtung einen Auswahltransistor zum Adressieren der jeweiligen Widerstandsspeicherzelle auf. Das Widerstandsspeicherelement, das z. B. durch ein PMC-Element gebildet wird, umfasst einen Festkörperelektrolyten (z. B. ein Chalkogenidmaterial), in dem ein elektrisch leitfähiger Pfad ausgebildet oder zurückgebildet werden kann, abhängig von dem elektrischen Feld, das daran angelegt ist. Dadurch können verschiedene Widerstandszustände in dem Widerstandsspeicherelement eingenommen werden, die dazu verwendet werden können, eine Information zu speichern. Eine PCRAM-Speicherzelle ist aus WO 03/054887 A1 bekannt.
In einem Widerstandsspeicherelement, in dem zwei verschiedene Widerstandszustände eingestellt werden können, kann ein erster Zustand eines niedrigen Widerstands eingenommen werden, indem eine Spannung (elektrisches Feld) angelegt wird, die höher als eine Programmierschwellspannung ist und ein Zustand eines hohen Widerstands kann eingenommen werden, indem eine Spannung (elektrisches Feld) angelegt wird, die geringer ist als eine Löschschwellspannung. Üblicherweise haben die Programmierschwellspannung und die Löschschwellspannung umgekehrte Vorzeichen.
Wenn die CBRAM-Speichereinrichtung mit einer extern zur Verfügung gestellten Betriebsspannung versorgt wird, können zwei Konzepte unterschieden werden, in eine Widerstandsspeicherzelle zu schreiben. Bei einem Konzept ist das Widerstandsspeicherelement in einer CBRAM-Speichereinrichtung mit einer gemeinsamen Elektrode gekoppelt, die üblicherweise Plattenelement genannt wird und ein weiterer Anschluss des Widerstandsspeicherelements ist mit einer Bitleitung verbunden oder kann mit einer Bitleitung verbunden werden. Üblicherweise wird dann die Plattenelektrode auf einem konstanten Referenzpotenzial gehalten, das auf ein definiertes Plattenpotenzial eingestellt ist, das auf die Mitte zwischen einem hohen Betriebspotenzial und einem niedrigen Betriebspotenzial, über die der CBRAM-Speichereinrichtung die Betriebsspannung zur Verfügung gestellt wird, eingestellt ist. Ein positives elektrisches Feld kann an dem Widerstandsspeicherelement angelegt werden, indem die Bitleitung mit einem hohen Betriebspotenzial verbunden wird und ein negatives elektrisches Feld kann angelegt werden, indem die Bitleitung mit einem niedrigen Betriebspotenzial verbunden wird oder umgekehrt abhängig von der Polarität des Widerstandsspeicherelementes. Dadurch beträgt die Programmierspannung oder die Löschspannung zum Ändern des Widerstandszustands des Widerstandsspeicherelements ungefähr die Hälfte der Betriebsspannung.
In einem weiteren Konzept wird das Plattenpotenzial nicht auf ein konstantes Potenzial eingestellt, sondern auf entweder das hohe oder das niedrige Betriebspotenzial und der weitere Anschluss des Widerstandsspeicherelements auf das niedrige bzw. hohe Betriebspotenzial abhängig von dem Widerstandszustand, der in das Widerstandsspeicherelement eingeschrieben werden soll. Bei diesem Konzept entspricht die maximale Spannung zum Löschen oder Programmieren des Widerstandspeicherelementes der Betriebsspannung.
Die Zeitdauer zum Ändern des Widerstandszustandes eines Widerstandsspeicherelements hängt im Wesentlichen von der angelegten Programmier- bzw. Löschspannung ab. Somit ist die minimal erreichbare Zeit, um eine gespeicherte Inforation in dem Widerstandsspeicherelement zu ändern, festgelegt.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine CBRAM-Speichereinrichtung und ein Verfahren zum Beschreiben einer Widerstandsspeicherzelle in einer CBRAM-Speichereinrichtung zur Verfügung zu stellen, wobei die Schreibzeit zum Ändern des Widerstandszustandes des Widerstandsspeicherelementes reduziert werden kann.
Diese Aufgabe wird durch die CBRAM-Speichereinrichtung gemäß Anspruch 1 und das Verfahren zum Beschreiben eines Widerstandsspeicherelementes in einer CBRAM-Speichereinrichtung gemäß Anspruch 11 gelöst.
Bevorzugte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine CBRAM-Speichereinrichtung vorgesehen. Die CBRAM-Speichereinrichtung umfasst eine Widerstandsspeicherzelle mit einem Widerstandsspeicherelement, wobei das Widerstandsspeicherelement gestaltet sein kann, um einen Zustand eines niedrigen Widerstandes einzunehmen, wenn eine Programmierspannung angelegt ist und einen Zustand eines hohen Widerstandes einzunehmen, wenn eine Löschspannung angelegt wird. Die CBRAM-Speichereinrichtung umfasst weiterhin Betriebsspannungsanschlüsse zum Empfangen eines hohen Betriebspotenzials und eines niedrigen Betriebspotenzials, eine Adressierungslogik, die durch die Betriebsspannung betrieben wird und mindestens ein Schreibpotenzialelement umfasst, um ein Schreibpotenzial zur Verfügung zu stellen, wobei das Schreibpotenzial entweder höher als das hohe Betriebspotenzial oder gleich oder kleiner als das niedrigste Betriebspotenzial ist, wobei die Adressierungslogik gestaltet ist, um das Schreibpotenzial an das Widerstandsspeicherelement in einem Schreibmodus anzulegen.
Die CBRAM-Speichereinrichtung gemäß der vorliegenden Erfindung ermöglicht es, die Spannung (und dadurch das elektrische Feld), das an das Widerstandsspeicherelement einer Widerstandsspeicherzelle in einem Schreibmodus angelegt wird, über eine Spannung zu erhöhen, die an das Widerstandsspeicherelement lediglich mithilfe der Betriebsspannungen angelegt werden kann. So kann erreicht werden, dass das Schreiben auf eine Widerstandsspeicherzelle beschleunigt werden kann, da die Programmierspannung bzw. die Löschspannung über die Betriebsspannung bzw. die in dem entsprechenden Konzept maximale Spannung erhöht werden.
Gemäß einer Ausführungsform im Sinne einer Ausgestaltung der Erfindung umfasst die CBRAM-Speichereinrichtung einen Auswahltransistor, der in der Widerstandsspeicherzelle vorgesehen ist, und der mit seinem ersten Anschluss mit einem ersten Anschluss des Widerstandsspeicherelements verbunden ist, eine Wortleitung, die mit dem Gate-Anschluss des Auswahltransistors verbunden ist, eine Bitleitung, die mit einem zweiten Anschluss des Auswahltransistors und einem Plattenelement, das mit einem zweiten Anschluss des Widerstandsspeicherelements verbunden ist, und ein Plattenpotenzial zur Verfügung stellt, verbunden ist. Die Adressierungslogik ist gestaltet, um die Wortleitung und die Bitleitung so zu steuern, dass in dem Schreibmodus das Schreibpotenzial an die Bitleitung angelegt wird, wenn der Auswahltransistor geschlossen ist, d. h. leitfähig ist.
Weiterhin ist die Adressierungslogik gestaltet, um das Plattenelement so zu steuern, dass eine Spannung an das Widerstandsspeicherelement angelegt wird, die höher ist als die Spannungsdifferenz zwischen den hohen und niedrigen Betriebspotenzialen.
Es kann vorgesehen sein, dass die Adressierungslogik gestaltet ist, um das Plattenelement so zu steuern, dass das niedrige Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das größer ist als das hohe Betriebspotenzial, an die Bitleitung angelegt ist. Alternativ kann vorgesehen sein, dass die Adressierungslogik gestaltet ist, um das Plattenelement so zu steuern, dass das hohe Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das geringer als oder gleich dem niedrigen Betriebspotenzial ist, an die Bitleitung angelegt wird.
Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung kann das Plattenelement ein konstantes Plattenpotenzial zur Verfügung stellen, das zwischen dem hohen oder dem niedrigen Betriebspotenzial und dem Schreibpotenzial, insbesondere über dem hohen Betriebspotential liegt. Weiterhin kann ein Schalter in der Adressierungslogik vorgesehen sein, um die Bitleitung wahlweise mit dem Schreibpotenzialelement in dem Schreibmodus zu verbinden.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist ein erster Anschluss des Widerstandsspeicherelementes mit einer Wortleitung und der zweite Anschluss des Widerstandsspeicherelementes mit der Bitleitung verbunden, wobei die Adressierungslogik vorgesehen ist, um entweder an der Bitleitung oder an der Wortleitung das Schreibpotenzial anzulegen, wobei die jeweils andere der Wortleitung und der Bitleitung mit einem der Betriebspotenziale verbunden ist, so dass in einem Schreibmodus eine Spannung, die an das Widerstandsspeicherelement angelegt ist, die Betriebsspannung übersteigt.
Weiterhin kann das Schreibpotenzial durch eine interne Spannungsquelle oder durch einen externen Schreibpotenzialanschluss zur Verfügung gestellt sein.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Schreiben in eine Widerstandsspeicherzelle in einer CBRAM-Speichereinrichtung vorgesehen, das die Schritte des Bereitstellens eines hohen Betriebspotenzials und eines niedrigen Betriebspotenzials an die Speichereinrichtung zum Betreiben einer Adressierungslogik, des Bereitstellens eines Plattenpotenzials an einem ersten Anschluss des Widerstandsspeicherelementes und des Bereitstellens eines Schreibpotenzials an einen zweiten Anschluss des Widerstandsspeicherelementes in einem Schreibmodus, wobei das Schreibpotenzial entweder höher als das hohe Betriebspotenzial oder gleich oder kleiner als das niedrige Betriebspotenzial ist.
Das Verfahren der vorliegenden Erfindung ermöglicht ein Schreiben auf die Widerstandsspeicherzelle, so dass das Schreibpotenzial, das an das Widerstandsspeicherelement während des Schreibens angelegt ist, höher ist als es möglich wäre, wenn man lediglich die Betriebsspannung zur Verfügung hätte. Dadurch kann erreicht werden, dass das Schreiben einer Information in die Widerstandsspeicherzelle schneller durchgeführt werden kann, als es durch das bloße Anlegen eines Potenzials, das gleich oder kleiner als die Betriebsspannung ist, möglich wäre.
Gemäß einer Ausführungsform im Sinne einer Ausgestaltung der vorliegenden Erfindung wird ein Auswahltransistor geschlossen, bevor das Schreibpotenzial an den zweiten Anschluss des Widerstands speicherelementes angelegt wird.
Weiterhin wird ein Plattenpotenzial so gesteuert, dass eine Spannung an das Widerstandsspeicherelement angelegt wird, die größer ist als die Spannungsdifferenz zwischen dem Schreibpotential und dem hohen oder niedrigen Betriebspotenzial.
Das Plattenpotenzial kann so gesteuert werden, dass das niedrige Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn ein Schreibpotenzial, das größer ist als das hohe Betriebspotenzial, an die Bitleitung angelegt wird. Alternativ kann das Plattenpotenzial gesteuert werden, so dass das hohe Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn ein Schreibpotenzial, das kleiner ist als das niedrige Schreibpotenzial, an die Bitleitung angelegt wird. Weiterhin kann das Plattenpotenzial als ein konstantes Potenzial eingestellt werden, das als ein Potenzial eingestellt ist, das zwischen dem Schreibpotenzial und einem hohen und niedrigen Betriebspotenzial liegt.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun ausführlich in Verbindung mit den beigefügten Zeichnungen erläutert, in denen:
1 eine Kennlinie darstellt, die eine Beziehung zwischen einer Höhe eines Schreibpulses (als Spannung) und einer Pulsbreite (in Sekunden) darstellt;
2 schematisch einen Ausschnitt einer CBRAM-Speichereinrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
3 schematisch einen Ausschnitt einer CBRAM-Speichereinrichtung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt.
Eine Idee der vorliegenden Erfindung besteht darin, die Programmierspannung bzw. die Löschspannung zu erhöhen, um die Schreibzeit, die benötigt wird, um einen bestimmten Widerstandszustand in ein Widerstandsspeicherelement zu schreiben, zu reduzieren. Dies wird durch Anlegen einer erhöhten Programmierspannung bzw. einer erhöhten Löschspannung an das Widerstandsspeicherelement erreicht, so dass der Widerstandszustand in einer kürzeren Zeit geändert wird, als es möglich wäre, wenn lediglich die Betriebsspannung oder eine Spannung, die niedriger als die Betriebsspannung ist, angelegt würde.
In 1 ist eine Kennlinie gezeigt, die Parameter eines Schreibpulses, der an das Widerstandsspeicherelement angelegt wird, um den jeweiligen Widerstandszustand zu ändern, darstellt. Im Detail zeigt sie die Schreibspannung über eine Zeit, die notwendig ist, bis der gewünschte Widerstandszustand in dem Widerstandsspeicherelement erreicht worden ist. Man kann sehen, dass die Schreibzeit erheblich reduziert werden kann, wenn die Schreibspannung erhöht wird.
Um die Idee der vorliegenden Erfindung zu realisieren, wird eine CBRAM-Speichereinrichtung wie in 2 zur Verfügung gestellt. Die erhöhte Schreibspannung, die verwendet wird, um eine Widerstandsspeicherzelle zu programmieren oder zu löschen, wird durch ein hohes V_WH und ein niedriges Schreibpotenzial V_WL, die an die CBRAM-Speichereinrichtung angelegt werden, oder die intern mit Hilfe der bereitgestellten Betriebsspannung erzeugt worden sind, zur Verfügung gestellt.
In 2 ist schematisch ein Schaltkreis einer CBRAM-Speichereinrichtung gezeigt. Die CBRAM-Speichereinrichtung 1 umfasst Widerstandsspeicherzellen 2, die jeweils ein Widerstandsspeicherelement 3 und einen Auswahltransistor 4 aufweisen. Die Widerstandsspeicherzellen 2 sind mit einem gemeinsamen Plattenelement 5 verbunden, um ein Plattenpotenzial V_PL an der Widerstandsspeicherzelle 2 bereitzustellen.
Im Detail ist die Widerstandsspeicherzelle 2 wie folgt gestaltet: Ein erster Anschluss des Widerstandsspeicherelementes 3 ist mit dem Plattenelement 5 und der zweite Anschluss des Widerstandsspeicherelementes 3 mit einem ersten Anschluss des Auswahltransistors 4 verbunden. Ein zweiter Anschluss des Auswahltransistors 4 ist mit einer Bitleitung 6 verbunden, die für mehrere Widerstandsspeicherzellen 2 vorgesehen ist. Ein Gate-Anschluss des Auswahltransistors 4 ist mit einer Wortleitung verbunden, die weiterhin mit Gate-Anschlüssen von weiteren Auswahltransistoren 4 von weiteren Widerstandsspeicherzellen 2 verbunden ist.
Eine Adressierungslogik 10 ist vorgesehen, die gestaltet ist, um Speicheroperationen mit Bezug zu den Widerstandsspeicherzellen 2 zu steuern. Die Adressierungslogik ist mit den Wortleitungen verbunden, um die jeweilige Wortleitung 7 zu aktivieren, mit der die zu adressierende Widerstandsspeicherzelle 2 verbunden wird. Die zu adressierende Wortleitung 7 wird abhängig von einem Adressdatum ADR bestimmt, das beispielsweise über einen Adressanschluss 12 der CBRAM-Speichereinrichtung 1 empfangen wird und die Adressierungslogik 10 legt ein Aktivierungssignal WL₁ – WL₄ an der jeweiligen Wortleitung 7 an.
Weiterhin wird abhängig von dem bereitgestellten Adressdatum zumindest eine der Bitleitungen 6 ausgewählt. Jede Bitleitung 6 ist mit einem Bitleitungstreiber 8 verbunden, der einen Pull-up-Transistor 81 und einen Pull-down-Transistor 82 aufweist. Im Detail ist die Bitleitung 6 mit einem ersten Anschluss das Pull-up-Transistors 81 und dem Pull-down-Transistor 82 verbunden. Ein zweiter Anschluss des Pull-up-Transistors 81 ist mit einem hohen Schreibpotenzial V_WH verbunden. Ein Gate-Anschluss des Pull-up-Transistors 81 von jedem der Bitleitungstreiber 8 ist mit einem Löschsignal ER1, ER2 gesteuert, das für jede der Bitleitungen 6 durch die Adressierungslogik 10 bereitgestellt wird. Die Bitleitung 6 wird weiterhin mit einem ersten Anschluss des Pull-down-Transistors 82 verbunden, dessen zweiter Anschluss mit einem niedrigen Schreibpotenzial V_WL verbunden ist. Ein Gate-Anschluss des Pull-down-Transistors 82 jedes der Bitleitungstreiber 8 wird durch ein Programmiersignal PROG1, PROG2 gesteuert, das für jede Bitleitung durch die Adressierungslogik 10 zur Verfügung gestellt wird. Z. B. ist der Pull-up-Transistor 81 als FET-Transistor eines p-Typs und der Pull-down-Transistor 82 als ein FET-Transistor eines n-Typs vorgesehen.
Das hohe Schreibpotenzial V_WH wird so gewählt, dass es höher als das hohe Betriebspotenzial V_OH ist, das über einen ersten externen Betriebsspannungsanschluss 11 zur Verfügung gestellt wird. Das niedrige Schreibpotenzial V_WL ist so ausgewählt, dass es entweder gleich oder kleiner als das niedrige Betriebspotenzial V_OL ist, das durch einen zweiten externen Betriebsspannungsanschluss 12 bereitgestellt wird. Das Plattenpotenzial V_PL, das an dem Plattenelement 5 zur Verfügung gestellt ist, wird vorzugsweise so gewählt, dass es zwischen dem hohen Schreibpotenzial V_WH und dem niedrigen Schreibpotenzial V_WL liegt. Das Plattenpotenzial V_PL wird auf einen Spannungswert festgelegt, der in im Wesentlichen gleichen Umschreibzeiten der jeweiligen Widerstandsspeicherzellen führt, wenn die Programmier- bzw. Löschspannung auf den entsprechen den Widerstandszustand zu ändern. Das Plattenpotenzial V_PL liegt nicht notwendigerweise in der Mitte zwischen dem hohen Schreibpotenzial V_WH und dem niedrigen Schreibpotenzial V_WL und kann auch über dem hohen Betriebspotential liegen. Das niedrige und/oder das hohe Schreibpotenzial V_WL, V_WH können über externe Schreibpotenzialanschlüsse 13, 14 bereitgestellt werden. Es ist auch möglich, dass nur ein Schreibpotenzial in der CBRAM-Speichereinrichtung zur Verfügung gestellt wird.
In einem Beispiel liegt die Betriebsspannung einer CBRAM-Speichereinrichtung bei ungefähr 1,5 V, die durch ein hohes Betriebspotenzial von 1,5 V und ein niedriges Betriebspotenzial von ungefähr 0 V (Massepotenzial) zur Verfügung gestellt wird. Ein hohes Schreibpotenzial wird mit 2,7 V und ein niedriges Schreibpotenzial mit ungefähr 0 V, das dem niedrigen Betriebspotenzial entspricht, zur Verfügung gestellt. Das Plattenpotenzial wird auf 1,5 V festgelegt, so dass eine maximale Programmierspannung von 1,5 V und eine maximale Löschspannung von 1,2 V an das Widerstandsspeicherelement 3 angelegt werden kann.
Das niedrige Schreibpotenzial muss nicht niedriger als das niedrige Betriebspotenzial sein, es ist jedoch beabsichtigt, dass bei einem konstanten Plattenpotenzial eine höhere Programmierspannung und eine höhere Löschspannung erreicht werden können, verglichen mit der CBRAM-Speichereinrichtung nach dem Stand der Technik, die oben beschrieben ist, wobei das Plattenpotenzial ungefähr in der Mitte der Betriebspotenziale liegt, wobei die Differenz zu dem hohen bzw. niedrigen Betriebspotenzial verwendet wird, um das Widerstandsspeicherelement zu programmieren oder zu löschen.
Weiterhin wird das hohe Schreibpotenzial auf das hohe Betriebspotenzial oder das niedrige Schreibpotenzial auf das niedrige Betriebspotenzial eingestellt, so dass nur ein Schreibpotenzial an die CBRAM-Speichereinrichtung angelegt werden muss oder innerhalb der Speichereinrichtung erzeugt werden muss.
In 3 ist eine weitere Ausführungsform der vorliegenden Erfindung dargestellt. 3 zeigt eine CBRAM-Speichereinrichtung 31 mit CBRAM-Speicherzellen 32, die an Bitleitungen 36 und an Wortleitungen 37 angeordnet sind. Im Gegensatz zu der Ausführungsform der 2 umfassen die CBRAM-Speicherzellen keine Auswahltransistoren, sondern nur Widerstandsspeicherelemente 33, die jeweils zwischen eine der Bitleitungen 36 und eine der Wortleitungen 37 angeschlossen sind. Eine Adressierungslogik 40 ist vorgesehen, um mindestens eine der Widerstandsspeicherzellen 32 auszuwählen, indem zumindest eine der Wortleitungen und Bitleitungspotenziale geändert werden, so dass nur an der adressierten Widerstandsspeicherzelle 32 eine Spannung zum Schreiben von Daten angelegt wird. Um ein schnelleres Beschreiben in die Widerstandsspeicherzellen 32 zu ermöglichen, wird ein hohes Schreibpotenzial V_WH an einem ersten externen Schreibpotenzialanschluss 43 und ein niedriges Schreibpotenzial V_WL an einem zweiten externen Schreibpotenzialanschluss 44 zur Verfügung gestellt. Ein hohes und niedriges Betriebspotenzial V_OH, V_OL wird über externe Betriebspotenzialanschlüsse 41, 42 zur Verfügung gestellt.
Während in einem Schreibmodus ein Datenbit in eine ausgewählte Widerstandsspeicherzelle 32 geschrieben werden soll, werden die entsprechende Wortleitung 37 und die entsprechende Bitleitung 36 mit den Schreibpotenzialen verbunden, wobei die Potenziale der anderen Wortleitungen und der anderen Bitleitungen so angepasst werden, dass kein Schreibvorgang in den nicht adressierten Widerstandsspeicherzellen durchgeführt wird. Dies kann erreicht werden, indem kein Potenzial an die entsprechenden nicht adressierten Wortleitungen und Bitleitungen angelegt wird, wobei die nicht adressierten Wortleitungen und Bitleitungen floatend (an keine Spannung angelegt) sind. Es ist nicht notwendig, dass keine Spannung (offener Schaltkreis) an die anderen Widerstandsspeicherzellen 32 angelegt wird, solange keine Spannung anliegt, die eine Änderung ihrer Widerstandszustände bewirkt. Jedoch ist es bevorzugt, sicherzustellen, dass an den anderen Widerstandsspeicherzellen 32 eine Spannung von ungefähr 0 V angelegt ist, um die gesamte Leistungsaufnahme der Speichereinrichtung zu reduzieren. Die Adressierungslogik 40 ist gestaltet, um das Adressdatum ADR zu empfangen und die Wortleitungspotenziale und die Bitleitungspotenziale zur Verfügung zu stellen, mit denen die Widerstandsspeicherzellen 32 ausgewählt und adressiert werden. Die Adressierungslogik 40 empfängt auch die Betriebspotenziale V_OH, und V_OL und die Schreibpotenziale V_WH, V_WL, die gemäß des empfangenen Adressdatums ADR an die entsprechenden Wortleitungen 37 und Bitleitungen 36 angelegt werden.
Bei jeder Ausführungsform der vorliegenden Erfindung ist es möglich, die Schreibpotenziale intern z. B. mithilfe von internen Spannungsquellen zur Verfügung zu stellen, die das Schreibpotenzial z. B. mithilfe einer Ladungspumpe und dgl. zu erzeugen.
Bezugszeichenliste

1: CBRAM-Speichereinrichtung
2: Widerstandsspeicherzelle
3: Widerstandsspeicherelement
4: Auswahltransistor
5: Plattenelement
6: Bitleitung
7: Wortleitung
8: Bitleitungstreiber
10: Adressierungslogik
11: hoher Betriebspotenzialanschluss
12: niedriger Betriebspotenzialanschluss
13: hoher Schreibpotenzialanschluss
14: niedriger Schreibpotenzialanschluss
31: CBRAM-Speichereinrichtung
32: Widerstandsspeicherzelle
33: Widerstandsspeicherelement
35: Plattenelement
36: Bitleitung
37: Wortleitung
40: Adressierungslogik
41, 42: Betriebspotenzialanschlüsse
43, 44: Schreibpotenzialanschlüsse
81: Pull-up-Transistor
82: Pull-down-Transistor

Claims

CBRAM-Speichereinrichtung (1, 31) umfassend: – eine Widerstandsspeicherzelle (2, 32) mit einem Widerstandsspeicherelement (3, 33); – Betriebsspannungsanschlüsse (11, 12; 41, 42) zum Empfangen eines hohen Betriebspotenzials und eines niedrigen Betriebspotenzials; – eine Adressierungslogik (10, 40), die mit der Betriebsspannung betrieben wird; – mindestens ein Schreibpotenzialelement (13, 14; 43, 44) zum Bereitstellen eines Schreibpotenzials, wobei das Schreibpotenzial entweder höher als das hohe Betriebspotenzial oder gleich oder niedriger als das niedrige Betriebspotenzial ist; wobei die Adressierungslogik (10, 40) gestaltet ist, um das Schreibpotenzial des Schreibpotenzialelements (13, 14; 43, 44) an das Widerstandsspeicherelement (3, 33) in einem Schreibmodus anzulegen.
CBRAM-Speichereinrichtung (1) gemäß Anspruch 1, weiterhin umfassend: – einen Auswahltransistor (4), der in der Widerstandsspeicherzelle (2) vorgesehen ist und mit seinem ersten Anschluss mit einem ersten Anschluss des Widerstandsspeicherelementes (3) verbunden ist; – eine Wortleitung (7), die mit einem Gate-Anschluss des Auswahltransistors (4) verbunden ist; – eine Bitleitung (6), die mit einem zweiten Anschluss des Auswahltransistors (4) verbunden ist; – ein Plattenelement (5), das mit einem zweiten Anschluss des Widerstandsspeicherelementes (3) verbunden ist und ein Plattenpotenzial zur Verfügung stellt, wobei die Adressierungslogik (10) vorgesehen ist, um die Wortleitung und die Bitleitung zu steuern, so dass in dem Schreibmodus das Schreibpotenzial an die Bitleitung angelegt wird, während der Auswahltransistor (4) geschlossen ist.
CBRAM-Speichereinrichtung (1) nach Anspruch 2, wobei die Adressierungslogik (10) gestaltet ist, um das Plattenelement (5) so zu steuern, so dass eine Spannung an das Widerstandsspeicherelement angelegt wird, die höher als die Spannungsdifferenz zwischen den hohen und den niedrigen Betriebspotenzialen ist.
CBRAM-Speichereinrichtung (31) nach Anspruch 2, wobei die Adressierungslogik (40) ausgestaltet ist, um das Plattenelement (5) zu steuern, so dass das niedrige Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das größer als das hohe Betriebspotenzial ist, an die Bitleitung (36) angelegt ist.
CBRAM-Speichereinrichtung (31) gemäß Anspruch 4, wobei die Adressierungslogik (40) gestaltet ist, um das Plattenelement (5) zu steuern, so dass das hohe Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das kleiner oder gleich dem niedrigen Betriebspotenzial ist, an die Bitleitung angelegt wird.
CBRAM-Speichereinrichtung (1) nach Anspruch 2, wobei das Plattenelement (5) ein konstantes Plattenpotenzial zur Verfügung stellt, das zwischen dem hohen und dem niedrigen Betriebspotenzial und dem Schreibpotential, insbesondere über dem hohen Betriebspotential, liegt.
CBRAM-Speichereinrichtung (1, 31) nach Anspruch 1 oder 2, wobei ein Schalter vorgesehen ist, um die Bitleitung (6, 36) mit dem Schreibpotenzialelement in dem Schreibmodus zu verbinden.
CBRAM-Speichereinrichtung (31) gemäß Anspruch 1, wobei ein erster Anschluss des Widerstandsspeicherelements (33) mit einer Wortleitung und ein zweiter Anschluss des Widerstandsspeicherelements (33) mit einer Bitleitung (36) verbunden ist; wobei die Adressierungslogik (40) gestaltet ist, um entweder auf der Bitleitung (36) oder an die Wortleitung das Schreibpotenzial anzulegen, so dass in dem Schreibmodus eine Spannung, die an dem Widerstandsspeicherelement angelegt ist, die Betriebsspannung übersteigt.
CBRAM-Speichereinrichtung (1, 31) gemäß einem der Ansprüche 1 bis 8, wobei das Schreibpotenzialelement eine interne Spannungsquelle umfasst.
CBRAM-Speichereinrichtung (1, 31) nach einem der Ansprüche 1 bis 8, wobei das Schreibpotenzialelement (13, 14; 43, 44) einen externen Schreibpotenzialanschluss umfasst.
Verfahren zum Beschreiben einer Widerstandsspeicherzelle in einer CBRAM-Speichereinrichtung (1, 31) mit folgenden Schritten: Bereitstellen eines hohen Betriebspotenzials und eines niedrigen Betriebspotenzials an die Speichereinrichtung (1, 31), um eine Adressierungslogik zu betreiben; Bereitstellen eines Plattenpotenzials an einen ersten Anschluss des Widerstandsspeicherelementes (3, 33); Bereitstellen eines Schreibpotenzials in einem Schreibmodus an einen zweiten Anschluss des Widerstandsspeicherelementes (3, 33), wobei das Schreibpotenzial entweder höher als das hohe Betriebspotenzial oder gleich oder kleiner dem niedrigen Betriebspotenzial ist.
Verfahren nach Anspruch 11, wobei ein Auswahltransistor geschlossen wird, bevor das Schreibpotenzial an den zweiten Anschluss des Widerstandsspeicherelementes (3, 33) angelegt wird.
Verfahren nach Anspruch 12, wobei das Plattenpotenzial so gesteuert wird, dass eine Spannung an dem Widerstandsspeicherelement (3, 33) angelegt wird, die größer ist als die Spannungsdifferenz zwischen den hohen und den niedrigen Betriebspotenzialen.
Verfahren nach Anspruch 11, wobei das Plattenpotenzial gesteuert ist, so dass das niedrige Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das größer ist als das hohe Betriebspotenzial, an die Bitleitung (6, 36) angelegt ist.
Verfahren nach Anspruch 11, wobei das Plattenpotenzial so gesteuert wird, dass das hohe Betriebspotenzial als das Plattenpotenzial angelegt wird, wenn das Schreibpotenzial, das kleiner ist als das niedrige Betriebspotenzial, an die Bitleitung (6, 36) angelegt wird.
Verfahren nach Anspruch 11, wobei das Plattenpotenzial als ein konstantes Plattenpotenzial eingestellt wird, das zwischen dem Schreibpotenzial und entweder dem hohen oder dem niedrigen Betriebspotenzial ausgewählt ist.
Verfahren nach Anspruch 11, wobei das Schreibpotenzial durch eine interne Spannungsquelle bereitgestellt wird.
Verfahren nach Anspruch 11, wobei das Schreibpotenzial durch einen externen Schreibpotenzialanschluss (13, 14; 43, 44) bereitgestellt wird.