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Die
Erfindung betrifft ein Speicherelement sowie ein Verfahren zur Verbesserung
der Zuverlässigkeit
eines Speicherelements.
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Resistive
Speichertechnik, beispielsweise Festkörperelektrolyt-Speichertechnik
(auch bekannt unter "CB"(Conductive Bridging)-Technik)
ist bereits seit längerem
Gegenstand intensiver Forschungstätigkeit.
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Druckschrift
DE 103 22 882 A1 beschreibt ein
Speicherelement, das Verstärkerschaltungen
aufweist, die mit den Bitleitungen des Speicherelements verbunden
sind. Die Verstärkerschaltungen
werden so mit Potenzialen beschaltet, dass Leckströme durch
die Verstärkerschaltungen
verringert werden. in diesem Zusammenhang sei weiterhin Druckschrift
DE 10 2005 008 516
B3 erwähnt.
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Die
der Erfindung zugrunde liegende Aufgabe ist, resistive Speicherelemente
weiter zu verbessern.
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Zur
Lösung
dieser Aufgabe stellt die Erfindung ein Speicherelement gemäß Patentanspruch
1 bereit. Vorteilhafte Ausführungen
bzw. Weiterbildungen des Erfindungsgedankens finden sich in den
Unteransprüchen.
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Gemäß einer
Ausführungsform
der Erfindung wird ein Speicherelement bereitgestellt, mit einem
Speicherzellen-Array,
das eine Mehrzahl von Speicherzellen aufweist; mit Bitleitungen,
die mit den Speicherzellen des Speicherzellen-Arrays elektrisch verbunden
sind; mit Verstärkerschaltungen,
die mit den Bitleitungen elektrisch verbunden sind und in den Bitleitungen
geführte
elektrische Signale verstärken, wobei
die Verstärkerschaltungen über Verstärkerschaltungs-Steuerungsknoten
aktiviert und deaktiviert werden, wobei die Verstärkerschaltungs-Steuerungsknoten
jeder Verstärkerschaltung
einen positiven Aktivierungsknoten und einen negativen Aktivierungsknoten
aufweisen; und mit wenigstens einer Potenzial-Versorgungseinheit, durch die der negative Aktivierungsknoten
während
des Schreibzustands auf das höchste
Potenzial setzbar ist, das während des
Schreibzustands auf den Bitleitungen auftritt, und der positive
Aktivierungsknoten während
des Schreibzustands auf das niedrigste Potenzial setzbar ist, das
während
des Schreibzustands auf den Bitleitungen auftritt, so dass im deaktivierten
Zustand der Verstärkerschaltungen
eine Verringerung oder Vermeidung von Leckströmen durch die Verstärkerschaltungen
bewirkt wird, wobei sich die Potenziale von den Versorgungspotentialen
des Speicherelements unterscheiden.
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Gemäß einer
Ausführungsform
der Erfindung verstärken
die Verstärkerschaltungen
Speicherzellen-Auslesesignale.
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Gemäß einer
Ausführungsform
der Erfindung ist jede Verstärkerschaltung
mit zwei benachbarten Bitleitungen elektrisch verbunden.
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Gemäß einer
Ausführungsform
der Erfindung ist jede Verstärkerschaltung
innerhalb eines Bitleitungspitchs angeordnet.
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Gemäß einer
Ausführungsform
der Erfindung weist das Speicherelement eine Schreibschaltung zum
Beschreiben der Speicherzellen auf, die mit den Bitleitungen elektrisch
verbunden ist.
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Gemäß einer
Ausführungsform
der Erfindung sind die Verstärkerschaltungen
zwischen der Schreibschaltung und dem Speicherzellen-Array angeordnet.
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Gemäß einer
Ausführungsform
der Erfindung sind die Verstärkerschaltungen
mit Teilen der Bitleitungen elektrisch verbunden, die zwischen der Schreibschaltung
und dem Speicherzellen-Array verlaufen.
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Gemäß einer
Ausführungsform
der Erfindung ist zwischen die Schreibschaltung und die Verstärkerschaltungen
ein Multiplexer geschaltet, der mit den Bitleitungen elektrisch
verbunden ist.
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Gemäß einer
Ausführungsform
der Erfindung ist der negative Aktivierungsknoten während des
Ruhezustands auf das Potenzial (oder das höchste Potenzial) setzbar, das
in der Verstärkerschaltung
auftritt, und der positive Aktivierungsknoten während des Ruhezustands auf
das niedrigste Potenzial setzbar, das in der Verstärkerschaltung auftritt.
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Gemäß einer
Ausführungsform
der Erfindung ist der negative Aktivierungsknoten während des
Schreibzustands und des Ruhezustands auf das Potenzial setzbar,
das während
des Schreibzustands auf den Bitleitungen auftritt, und der positive
Aktivierungsknoten während
des Schreibzustands und des Ruhezustands auf das niedrigste Potenzial
setzbar, das während
des Schreibzustands auf den Bitleitungen auftritt.
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Gemäß einer
Ausführungsform
der Erfindung ist jede Verstärkerschaltung
mit einer ersten Bitleitung und einer dazu benachbarten zweiten
Bitleitung verbunden, wobei bei Beschreiben einer Speicherzelle
mittels der ersten Bitleitung die zweite Bitleitung auf das höchste Potenzial
setzbar ist, das während
des Schreibzustands auf der ersten Bitleitung auftritt.
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Gemäß einer
Ausführungsform
der Erfindung ist eine Trennungseinrichtung vorgesehen, durch die
während
des Beschreibens der Speicherzelle ein Teil der zweiten Bitleitung,
der innerhalb des Speicherzellen-Arrays liegt, von dem Teil der
zweiten Bitleitung, der auf das Potenzial gesetzt ist, das während des
Schreibzustands auf der ersten Bitleitung auftritt, trennbar ist.
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Gemäß einer
Ausführungsform
der Erfindung weist jede Verstärkereinrichtung
mehrere miteinander verschaltete Transistoren auf, die durch die Potenziale
der Steuerungsknoten ansteuerbar sind.
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Gemäß einer
Ausführungsform
der Erfindung ist das Speicherelement ein Widerstands-Speicherelement
und/oder ein nichtflüchtiges
Speicherelement.
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Gemäß einer
Ausführungsform
der Erfindung ist das Speicherelement ein CBRAM-Speicherelement,
ein MRAM-Speicherelement
oder ein PCRAM-Speicherelement.
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Gemäß einer
Ausführungsform
der Erfindung wird die Zuverlässigkeit
eines Speicherelements verbessert. Das Speicherelement weist auf: ein
Speicherzellen-Array, das eine Mehrzahl von Speicherzellen aufweist;
Bitleitungen, die mit den Speicherzellen des Speicherzellen-Arrays
elektrisch verbunden sind; und Verstärkerschaltungen, die mit den
Bitleitungen elektrisch verbunden sind und in den Bitleitungen geführte elektrische
Signale verstärken, wobei
die Verstärkerschaltungen über Verstärkerschaltungs-Steuerungsknoten
aktiviert und deaktiviert werden, wobei die Verstärkerschaltungs- Steuerungsknoten
jeder Verstärkerschaltung
einen positiven Aktivierungsknoten und einen negativen Aktivierungsknoten
aufweisen. Um die Leckströme
durch die Verstärkerschaltungen
im deaktivierten Zustand der Verstärkerschaltungen zu verringern
oder zu verhindern, wird der negative Aktivierungsknoten während des
Schreibzustands auf das höchste
Potenzial gesetzt, das während
des Schreibzustands auf den Bitleitungen auftritt, und der positive
Aktivierungsknoten während
des Schreibzustands auf das niedrigste Potenzial gesetzt, das während des
Schreibzustands auf den Bitleitungen auftritt, wobei sich die Potenziale von
den Versorgungspotentialen des Speicherelements unterscheiden.
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Gemäß einer
Ausführungsform
der Erfindung verstärken
die Verstärkerschaltungen
Speicherzellen-Auslesesignale.
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Gemäß einer
Ausführungsform
der Erfindung wird der negative Aktivierungsknoten während des
Ruhezustands auf das Potenzial gesetzt, das in der Verstärkerschaltung
auftritt, und der positive Aktivierungsknoten während des Ruhezustands auf
das niedrigste Potenzial gesetzt, das in der Verstärkerschaltung
auftritt.
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Gemäß einer
Ausführungsform
der Erfindung wird der negative Aktivierungsknoten während des
Schreibzustands und des Ruhezustands auf das Potenzial gesetzt,
das während
des Schreibzustands auf den Bitleitungen auftritt, und der positive
Aktivierungsknoten während
des Schreibzustands und des Ruhezustands auf das niedrigste Potenzial
gesetzt, das während
des Schreibzustands auf den Bitleitungen auftritt.
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Gemäß einer
Ausführungsform
der Erfindung ist jede Verstärkerschaltung
mit einer ersten Bitleitung und einer dazu benachbarten zweiten
Bitleitung verbunden, wobei bei Beschreiben einer Speicherzelle
mittels der ersten Bitleitung die zweite Bitleitung auf das Potenzial
gesetzt wird, das während des
Schreibzustands auf der ersten Bitleitung auftritt.
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Gemäß einer
Ausführungsform
der Erfindung wird während
des Beschreibens der Speicherzelle ein Teil der zweiten Bitleitung,
der innerhalb des Speicherzellen-Arrays liegt, von dem Teil der
zweiten Bitleitung, der auf das Potenzial gesetzt ist, das während des
Schreibzustands auf der ersten Bitleitung auftritt, getrennt.
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Gemäß einer
Ausführungsform
der Erfindung sind die Verstärkerschaltungen
Spannungs-Verstärkerschaltungen,
d. h. das Lesen der Speicherzustände
einer Speicherzelle erfolgt durch Messen einer an der entsprechenden
Bitleitung anliegenden elektrischen Spannung (Lesespannung), die
in Abhängigkeit
der Speicherzustände
der Speicherzellen unterschiedliche Werte annimmt. Die an der Bitleitung
anliegende Spannung wird durch eine entsprechende Spannungs-Verstärkerschaltung
verstärkt.
Die Erfindung kann analog auf Speicherelemente angewandt werden,
die die Speicherzustände einer
Speicherzelle über
in den Bitleitungen geführte elektrische
Messströme
ermittelt. In diesem Fall sind die Verstärkerschaltungen Strom-Verstärkerschaltungen,
die in den Bitleitungen geführte
elektrische Ströme
verstärken.
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Die
Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in
beispielhafter Ausführungsform
näher erläutert. Es
zeigen:
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1 eine
schematische Darstellung eines Teils einer Ausführungsform eines Speicherelements;
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2 eine
schematische Darstellung eines Teils einer Ausführungsform eines Speicherelements;
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3 eine
schematische Darstellung eines Teils einer Ausführungsform des erfindungsgemäßen Speicherelements;
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4 ein
schematisches Flussdiagramm einer Ausführungsform des erfindungsgemäßen Betrieb
des Speicherelements;
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5 ein
Schaltungsdiagramm eines Teils einer Ausführungsform eines Speicherelements;
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6 Strom-
und Spannungsverläufe
in den Bitleitungen der in 5 gezeigten
Ausführungsform;
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7 ein
Schaltungsdiagramm einer Ausführungsform
der erfindungsgemäßen Verstärkerschaltung;
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8 ein
Schaltungsdiagramm einer Ausführungsform
der erfindungsgemäßen Verstärkerschaltung;
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9 Strom-
und Spannungsverläufe
in den Bitleitungen einer Ausführungsform
des erfindungsgemäßen Speicherelements;
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10 Strom-
und Spannungsverläufe
in den Bitleitungen einer Ausführungsform
des erfindungsgemäßen Speicherelements;
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11 ein
Schaltungsdiagramm eines Teils einer Ausführungsform des erfindungsgemäßen Speicherelements;
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12 eine
schematische Darstellung eines Teils einer Ausführungsform des erfindungsgemäßen Speicherelements.
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In
den Figuren sind identische beziehungsweise einander entsprechende
Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern
gekennzeichnet.
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1 zeigt
eine Ausführungsform
eines Speicherelements 100, die eine Schreibschaltung 101,
einen Multiplexer 102, Verstärkerschaltungen 103,
Bitleitungen 104, Wortleitungen 105 sowie Speicherzellen 106 aufweist.
Die Bitleitungen 104 stellen eine elektrische Verbindung
zwischen den Speicherzellen 106 und dem Multiplexer 102 dar
und sind überdies
mit den Verstärkerschaltungen 103 elektrisch
verbunden. Die Speicherzellen 106 sind im Bereich der Kreuzungspunkte
zwischen den Bitleitungen 104 und den Wortleitungen 105 ausgebildet.
Die Speicherzellen 106 sind als Speicherzellen-Array 107 angeordnet.
Die Verstärkerschaltungen 103 sind zwischen
dem Speicherzellen-Array 107 und dem Multiplexer 102 angeordnet.
Die Schreibschaltung 101 ist mit dem Multiplexer 102 elektrisch
verbunden.
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Um
eine Speicherzelle 106 zu beschreiben, erzeugt die Schreibschaltung 101 ein
entsprechendes Speicherzellen-Schreibsignal,
das mittels des Multiplexers 102 auf eine der Bitleitungen 104,
die mit der zu beschreibenden Speicherzelle 106 eletrisch verbunden
ist, gegeben und in der Bitleitung zur Speicherzelle geführt wird.
Speicherzellen-Auslesesignale, die beim Lesen des Speicherzustands
der beschriebenen Speicherzelle erzeugt werden, werden in derselben
Bitleitung geführt,
die auch zum Beschreiben der Speicherzelle benutzt wird. Die Speicherzellen-Auslesesignale
werden mittels der Verstärkerschaltungen 103 verstärkt. Sowohl
die Speicherzellen-Schreibsignale als auch die Speicherzellen-Lesesignale passieren
demnach die Verstärkerschaltungen 103,
d. h. die Speicherzellen-Schreibsignale müssen die Verstärkerschaltungen 103 durchlaufen,
obwohl diese für
den Beschreibungsprozess der Speicherzellen 106 gar nicht
benötigt
werden (die Verstärkerschaltungen 103 sind
während
des Schreibzustands und des Ruhezustands in der Regel deaktiviert,
während
des Lesevorgangs jedoch aktiviert).
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Nachteilig
an der Ausführungsform
des Speicherelements 100 ist, dass während des Schreibzustands des
Speicherelements, das heißt
im deaktivierten Zustand der Verstärkerschaltungen 103, Leckströme in den
Verstärkerschaltungen 103 auftreten
können
(Leckströme,
die, ausgehend von den Bitleitungen 104, durch die Verstärkerschaltungen 103 hindurch
zu benachbarten Bitleitungen 104 oder Verstärkerschaltungs-Steuerungsknoten
fließen).
Die Leckströme
bewirken, dass die Stärke
der Speicherzellen-Schreibsignale unterhalb vorgegebener Sollwerte
liegen, was wiederum die Betriebszuverlässigkeit des Speicherelements 100 beeinträchtigt.
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Zur
Vermeidung des oben beschriebenen Nachteils können, wie in dem in 2 gezeigten Speicherelement 200 realisiert
ist, elektrische Verbindungen 201 vorgesehen werden, wobei
jede elektrische Verbindung 201 eine Bitleitung 104 mit
dem Multiplexer 102 verbindet. Die elektrischen Verbindungen 201 umgehen
die Verstärkerschaltungen 103,
d. h. es existiert keine direkte eletrische Kopplung zwischen den
elektrischen Verbindungen 201 und den Verstärkerschaltungen 103.
Unter Verwendung der elektrischen Verbindungen 201 ist
es somit möglich,
die Speicherzellen-Schreibsignale an den Verstärkerschaltungen 103 "vorbeizuführen", womit die oben
erwähnten
Leckströme
während
des Schreibzustands des Speicherelements vermieden werden können. Da
die elektrischen Verbindungen 201 jedoch indirekt über die
Bitleitungen 104 mit den Verstärkerschaltungen 103 elektrisch
gekoppelt sind, sollten die Verstärkerschaltungen 103 während des Schreibzustands über in 2 nicht
gezeigte Schaltelemente von den Bitleitungen 104 und damit
von den elektrischen Verbindungen 201 getrennt werden.
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Der
Vorteil des in 2 gezeigten Speicherelements 200 ist,
dass durch das Vermeiden von Leckströmen die Stärke der Speicherzellen-Schreibsignale
auf entsprechenden Sollwerten gehalten werden können, was eine hohe Betriebszuverlässigkeit des
Speicherelements 200 gewährleistet. Nachteilig ist jedoch,
dass im Bereich der Verstärkerschaltungen 103 die
Anzahl der parallel verlaufenden Leitungen verdoppelt ist (Bitleitungen 104 sowie
elektrische Verbindungen 201), was der Miniaturisierung
des Speicherelements 200 Grenzen setzt. Des Weiteren ist
es nicht möglich,
jede der Verstärkerschaltungen 103 innerhalb
eines Bitleitungspitchs unterzubringen, da dieser von den elektrischen
Verbindungen 201 "durchschnitten" wird.
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In 3 ist
eine Ausführungsform
des erfindungsgemäßen Speicherelements 300 gezeigt.
Ein Speicherelement 300 weist ein Speicherzellen-Array 107,
das eine Mehrzahl von Speicherzellen 106 aufweist, Bitleitungen 104,
die mit den Speicherzellen 106 des Speicherzellen-Arrays 107 elektrisch
verbunden sind, Verstärkerschaltungen 103,
die mit den Bitleitungen 104 elektrisch verbunden sind
und in den Bitleitungen 104 geführte elektrische Signale verstärken, auf.
Die Verstärkerschaltungen 103 sind über Verstärkerschaltungs-Steuerungsknoten 301 aktivierbar
und deaktivierbar. Das Speicherelement 300 weist wenigstens
eine Potenzial-Versorgungseinheit 302 auf,
die mit dem Verstärkerschaltungs-Steuerungsknoten 301 elektrisch
verbunden ist und die an den Verstärkerschaltungs-Steuerungsknoten 301 anliegenden
Potenziale so einstellt, dass eine Verringerung oder Vermeidung
von Leckströmen
durch die Verstärkerschaltungen 103 im
deaktivierten Zustand der Verstärkerschaltungen 103 bewirkt
werden kann.
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In 4 ist
eine Ausführungsform
zur Verbesserung der Zuverlässigkeit
eines Speicherelements gezeigt. In einem ersten Prozess P1 befinden sich
die Verstärkerschaltungen
im aktivierten Zustand. Nun wird der Betriebszustand des Speicherelements überwacht,
indem (beispielsweise in regelmäßigen Zeitabständen) in
einem zweiten Prozess P2 ermittelt wird, ob sich die Verstärkerschaltungen des
Speicherelements in einem deaktivierten Zustand befinden. Ist dies
der Fall, so werden in einem dritten Prozess P3 den Verstärkerschaltungen
Potenziale zugeführt,
(z. B. die Verstärkerschaltungs-Steuerungsknoten
während
des deaktivierten Zustands auf Potenziale gesetzt), die Leckströme durch
die Verstärkerschaltungen
im deaktivierten Zustand der Verstärkerschaltungen verringern
oder verhindern. Sobald die Verstärkerschaltungen des Speicherelements
wieder in den aktivierten Zustand übergehen, kehrt das Verfahren
zum ersten Prozess P1 zurück.
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5 zeigt
eine schematische Darstellung eines Teils einer Ausführungsform
des erfindungsgemäßen Speicherelements.
Ein Speicherelement 400 weist ein Speicherzellen-Array 107,
eine Schreibschaltung 101 zum Beschreiben der Speicherzellen des
Speicherzellen-Arrays 107, Bitleitungen 104, die die
Schreibschaltung 101 mit dem Speicherzellen-Array 107 elektrisch
verbinden, Verstärkerschaltungen 103,
die mit den Bitleitungen 104 elektrisch verbunden sind
und in den Bitleitungen 104 geführte elektrische Signale verstärken, Auswahlschaltungen 401 sowie
Ladeschaltungen 402 (um die Bitleitungen 104 auf
eine bestimmte Spannung zu laden) auf. In 5 sind eine
erste Bitleitung 1041 sowie eine
zweite Bitleitung 1042 gezeigt,
die benachbarte Bitleitungen darstellen. Die in 5 gezeigte
Verstärkerschaltung 103 ist über einen
ersten Knoten 403 mit der ersten Bitleitung 1041 verbunden. Die Verstärkerschaltung 103 ist über einen
zweiten Knoten 404 mit der zweiten Bitleitung 1042 verbunden. Die Verstärkerschaltung 103 weist
einen ersten NMOS-Transistor 405, einen zweiten NMOS-Transistor 406,
einen ersten PMOS-Transistor 407 sowie
einen zweiten PMOS-Transistor 408 auf.
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Die
source/drain-seitigen Enden des ersten NMOS-Transistors 405 sowie
des zweiten NMOS-Transistors 406 sind mit einem ersten
Verstärkerschaltungs-Steuerungsknoten 409 (im
Folgenden auch als negativer Aktivierungsknoten bezeichnet) verbunden.
Die source/drain-seitigen Enden des ersten PMOS-Transistors 407 sowie
des zweiten PMOS-Transistors 408 sind mit einem zweiten
Verstärkerschaltungs-Steuerungsknoten 410 (im Folgenden
auch als positiver Aktivierungsknoten bezeichnet) verbunden. Der
erste Knoten 403 ist mit dem Gate des zweiten NMOS-Transistors 406 sowie des
zweiten PMOS-Transistors 408 verbunden. Der zweite Knoten 404 ist
mit dem Gate des ersten NMOS-Transistors 405 sowie des
ersten PMOS-Transistors 407 verbunden. Die source/drain-seitigen
Enden des ersten NMOS-Transistors 405 und
des ersten PMOS-Transistors 407 sind mit dem ersten Knoten 403 verbunden.
Die source/drain-seitigen Enden des zweiten NMOS-Transistors 406 sowie
des zweiten PMOS-Transistors 408 sind
mit dem zweiten Knoten 404 verbunden.
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Die
Verstärkerschaltung 103 kann
als Verkettung zweier Inverter interpretiert werden, wobei der Eingang
des ersten Inverters mit dem Ausgang des zweiten Inverters, und
der Eingang des zweiten Inverters mit dem Ausgang des ersten Inverters
elektrisch verbunden ist. Wenn der erste Knoten 403 ein Potenzial
aufweist, das höher
ist als ein bestimmter Schwellenwert ("high"),
gibt die Verstärkerschaltung 103 ein
Spannungssignal mit einem hohen Spannungswert aus. Wenn der erste
Knoten 403 ein Potenzial aufweist, das niedriger ist als
ein bestimmter Schwellenwert ("low"), gibt die Verstärkerschaltung 103 ein
Spannungssignal mit einem niedrigen Spannungswert aus. Dasselbe
gilt analog für
den zweiten Knoten 404.
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Die
Verstärkerschaltung 103 wird über die Potenziale
des negativen Aktivierungsknotens 409 sowie des positiven
Aktivierungsknotens 410 aktiviert und deaktiviert. Da die Verstärkerschaltung 103 lediglich
die Speicherzellen-Auslesesignale
verstärken soll
(das heißt
die Signale verstärkt,
die im Lesemodus des Speicherelements 400 in den Bitleitungen 104 geführt werden),
wird die Verstärkerschaltung 103 während des
Schreibzustands oder des Ruhezustands deaktiviert. Die Potenziale
des ersten Knotens 403 sowie des zweiten Knotens 404 können jedoch
bewirken, dass der erste NMOS-Transistor 405, der zweite
NMOS-Transistor 406, der erste PMOS-Transistor 407 oder
der zweite PMOS-Transistor 408 leitend werden, so dass
Leckströme
zwischen der ersten Bitleitung 1041 und
der zweiten Bitleitung 1042 oder
zwischen einer der Bitleitungen 104 und dem negativen Aktivierungsknoten 409 oder dem
positiven Aktivierungsknoten 410 auftreten, das heißt Leckströme durch
die Verstärkerschaltung 103 hindurchfließen. Derartige
Leckströme
sind unerwünscht,
da sie die in den Bitleitungen 104 geführten Speicherzellen-Schreibsignale
verfälschen.
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Treten
Leckströme
auf, so ergeben sich Spannungs- und Stromdiagramme wie in 6 gezeigt:
Der Spannungsverlauf 601 zeigt, dass während eines Löschvorgangs 602 und
eines Programmiervorgangs 603 die in der entsprechenden
Bitleitung auftretende Spannung 601 die Spannungs-Zielwerte
(Löschvorgang:
3 Volt; Programmiervorgang: 0 Volt) nicht erreicht. Die Stromkurve 604 und
die Stromkurve 605 zeigen entsprechende Leckströme, die
(hier) bei den Transistoren der Verstärkerschaltungen 103 auftreten.
Die in 6 gezeigten Strom- und Spannungsverläufe können beispielsweise
auftreten, wenn der negative Aktivierungsknoten 409 und
der positive Aktivierungsknoten 410 auf dem gleichen Potenzial
liegen, beispielsweise auf dem VPL-Potenzial.
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Um
die oben erwähnten
Leckströme
zu vermeiden, werden in einer Ausführungsform der Erfindung die
Potenziale des negativen Aktivierungsknotens 409 sowie
des positiven Aktivierungsknotens 410 während des Schreib- und Ruhezustands
so gewählt,
dass die sich daraus ergebenen Spannungen entgegengesetzt zu den
Spannungen sind, die sich ergeben, wenn der negative Aktivierungsknoten 409 und
der positive Aktivierungsknoten 410 auf die normalerweise
verwendeteten Aktivierungspotenziale gesetzt werden. Mit anderen
Worten: Der positive Aktivierungsknoten 410 wird während des
Schreib- und Ruhezustands des Speicherelements auf das niedrigste
Potenzial gesetzt, das in der Verstärkerschaltung auftritt, und
der negative Aktivierungsknoten 409 wird während des
Schreib- und Ruhezustands auf das höchste Potenzial gesetzt, das
in der Verstärkerschaltung 103 auftritt.
In diesem Beispiel wird der negative Aktivierungsknoten 409 auf
1,5 Volt, und der positive Aktivierungsknoten 410 auf 0
Volt gesetzt.
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Obwohl
die in 7 gezeigte Ausführungsform Leckströme während des
Ruhezustands des Speicherelements verhindert, können mit dieser Ausführungsform
Leckströme
während
des Schreibzustands des Speicherelements nicht verhindert werden,
wie die Strom- und Spannungsverläufe 601', 604' und 605' in 9 zeigen.
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In 8 ist
eine Ausführungsform
des erfindungsgemäßen Speicherelements
gezeigt, in der das Potenzial des positiven Aktivierungsknotens 410 auf
das niedrigste Potenzial gesetzt wird, das während des Schreibzustands auf
den Bitleitungen 104 auftritt, und das Potenzial des negativen
Aktivierungsknotens 419 auf das höchste Potenzial gesetzt wird,
das während
des Schreibzustands auf den Bitleitungen 104 auftritt.
Wird zusätzlich
noch die nicht am Schreibprozess beteiligte Bitleitung 104,
das heißt
der erste Knoten 403 oder der zweite Knoten 404 auf
das Schreibpotenzial gesetzt, so ergeben sich die in 10 gezeigten
Strom- und Spannungsverläufe 601'', 604'' und 605''. Wie 10 zu
entnehmen ist, entsprechen die Spannungen sowie die elektrischen
Ströme
während
der Löschungsvorgänge 602 sowie
der Programmiervorgänge 603 den
vorgegebenen Sollwerten.
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11 zeigt
eine Ausführungsform
des erfindungsgemäßen Speicherelements.
Das Speicherelement 1100 entspricht in seiner Architektur
im Wesentlichen dem in 5 gezeigten Speicherelement 400.
Zusätzlich
ist jede Bitleitung 104 mit einer Trenneinrichtung 1101 versehen,
mit der die jeweilige Bitleitung 104 vom Speicherzellen-Array 107 elektrisch getrennt
werden kann. Auf diese Art und Weise ist es möglich, einerseits während des
Ruhe- bzw. Schreibzustands des Speicherelements 1100 sowohl
die erste Bitleitung 1041 als auch
die zweite Bitleitung 1042 auf
das Schreibpotenzial zu bringen, um Leckströme zu vermeiden, andererseits
jedoch innerhalb des Speicherzellen-Arrays 107 hohe Spannungen
auf den nicht zum Beschreiben der Speicherzellen notwendigen Bitleitungen
zu vermeiden.
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12 zeigt
eine Ausführungsform
des erfindungsgemäßen Speicherelements 1200.
Das Speicherelement 1200 weist eine Bitleitung 104,
eine Leseschaltung 1201 und eine Schreibschaltung 101 auf,
wobei die Bitleitung 104 mit der Leseschaltung 1201 und
der Schreibschaltung 101 elektrisch verbunden ist. Die
Schreibschaltung 101 beschreibt eine an die Bitleitung 104 angeschlossene
Speicherzelle (hier nicht gezeigt) unter Verwendung einer Schreibspannung
Vwrite, die der Schreibschaltung 101 zu
diesem Zweck zugeführt
wird. Die Leseschaltung 1201 liest den Speicherzustand
einer an die Bitleitung 104 angeschlossenen Speicherzelle
(hier nicht gezeigt) unter Verwendung einer Lesespannung Vread, die der Leseschaltung 101 (die
beispielsweise eine in Verstärkerschaltung 103 und
optional eine Potenzialerzeugungseinheit 302, wie in 3 gezeigt,
aufweist) zu diesem Zweck zugeführt
wird. Zusätzlich
zur Lesespannung Vread wird der Leseschaltung 101 noch die Schreibspannung
Vwrite zugeführt, mittels derer die Steuerungsknoten
einer Verstärkerschaltung,
die Teil der Leseschaltung 101 ist, auf die Schreibspannung
Vwrite gesetzt werden. Damit können Leckströme durch
die Leseschaltung 1201 vermieden oder verringert werden.
Die in 12 gezeigte Anordnung ist nicht
auf eine Bitleitung 104, eine Leseschaltung 1201 und
eine Schreibschaltung 101 beschränkt; mehrere Bitleitungen 104,
Leseschaltungen 1201 sowie Schreibschaltungen 101 können verwendet
werden.
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In
der folgenden Beschreibung sollen weitere Aspekte von beispielhaften
Ausführungsformen der
Erfindung erläutert
werden.
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Bei
der Kombination von Schreibschaltungen für CBRAM-Speicherzellen oder für andere
resistive Speicherzellen mit Spannungsleseschaltungen, die sich
innerhalb des Bitleitungspitchs anordnen lassen, ergeben sich während der
Schreibzyklen ungewollte Leckströme.
Diese Leckströme
bewirken, dass weder die volle Schreibspannung an der Speicherzelle
anliegt noch der eingestellte Schreibstrom durch die Speicherzelle
fließen
kann.
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Durch
geeignete Wahl der an den Spannungsverstärkertransistoren anliegenden
Spannungen können
alle Transistoren während
des Schreibvorgangs sperrend gehalten werden. Dadurch ergeben sich
folgende Vorteile:
- a) Die Schreibschaltung
lässt sich
mit Leseschaltungen kombinieren, die sich in den Bitleitungspitch
integrieren lassen.
- b) Die Schreibspannung läßt sich
exakt einstellen.
- c) Leckströme,
die den Schreibstrom verfälschen, können wirksam
unterbunden bzw. verringert werden, wodurch die Schreibbedingungen
reproduzierbar werden. Dadurch können
sowohl die Endurance als auch die Datenhaltung verbessert werden.
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Ein
grundlegende Prinzip gemäß einer
Ausführungsform
der Erfindung beruht darauf, die Spannungsverstärkertransistoren mit Spannungen
zu beschalten, welche für
die Betriebsbedingung(en) Schreiben (und Ruhezustand) verhindert/(verhindern),
dass sie leitend werden. Dazu wird gemäß einer Ausführungsform
der Erfindung der negative Aktivierungsknoten der Spannungsverstärkertransistoren
(im Ruhezustand und) während
des Schreibens nicht nur auf die positive Versorgungsspannung, sondern
auf das höchste
bei einem Schreibvorgang auf den Bitleitungen vorkommende Potential
gebracht. Der positive Aktivierungsknoten wird dabei auf der niedrigsten
während
des Schreibvorgangs vorkommenden Spannung gehalten. Darüber hinaus
ist es in der Regel nicht ausreichend, nur die Bitleitung der zu schreibenden
Zelle mit der erforderlichen Schreibspannung zu beschalten. Auch
die Bitleitung, welche komplementär zur beschriebenen Bitleitung
mit dem selben Spannungsleseverstärker verbunden ist (oder zumindest
der zugehörige
Verstärkerknoten),
sollte mit derselben Schreibspannung geladen werden.
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1 zeigt
eine zur Kombination von Spannungsleseschaltung und Schreibschaltung
vorteilhafte Anordnung. Bei dieser Anordnung sind die Spannungsleseverstärker (SA)
direkt mit den Bitleitungen (BLt und BLc) verbunden. Ein Multiplexer
kann die Schreibschaltung auf die gewählte Bitleitung schalten, welche
durch die Spannungsleseverstärker
hindurchfährt
werden. Da die Leseverstärkertransistoren
direkt mit den Bitleitungen verbunden sind, können beim Schreibvorgang Leckströme auftreten,
die den Schreibvorgang verhindern, oder zumindest ein präzises Schreiben
der Zellen unmöglich
machen.
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2 zeigt
eine Anordnung von Spannungsverstärker und Schreibschaltung,
die einen ungestörten
Schreibzugriff auf die Speicherzellen ermöglichen würde. Dabei wird parallel zum
Spannungsverstärker die
Bitleitung direkt auf den Schreibmultiplexer geführt. Wird nun geschrieben,
so kann der Schreibmultiplexer die Schreibschaltung direkt mit der
ausgewählten
Bitleitung verbinden. Der Spannungsverstärker kann durch einen (nicht
gezeigten) Auswahlschalter von der Bitleitung getrennt werden, wodurch ein
störungsfreies
Schreiben ermöglicht
wird. Ein Nachteil dieser Schaltung ist die Verdopplung der Leiterbahnen
im Bereich des Spannungsverstärkers. Durch
diese Verdopplung der Leiterbahnen können die Spannungsverstärker nicht
mehr im Bitleitungspitch implementiert werden, so dass nicht mehr
jeder Spannungsverstärker
mit nur einem Bitleitungspaar verbunden ist; ein zusätzlicher
Auswahlschalter ist nötig.
An dieser Stelle wird der wesentliche Vorteil der in 1 gezeigten
Anordnung deutlich: Bei dieser Anordnung lassen sich die Leseverstärker im
Bitleitungspitch unterbringen, und nur bei pitchfeiner Gruppierung
der Spannungsverstärker
lassen sich alle Bits entlang einer Wortleitung auf einmal auslesen.
Dieser Lesemodus entspricht dem Lesemodus von DRAMs, wodurch eine
Abbildung der DRAM Anwendungen (z. B. Prefetch, Pagemode) vereinfacht wird.
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5 zeigt
eine detaillierte Ansicht eines, Spannungsleseverstärkers in
der Anordnung aus 1. Auf beiden Seiten des Verstärkers, sowohl
in Richtung Array als auch in Richtung Leseschaltung, befinden sich
Auswahltransistoren. Dazwischen befinden sich sowohl das eigentliche
Leseverstärkerlatch
als auch diverse Vorladetransistoren, die für den Lesevorgang benötigt werden, beim
Schreiben aber vollständig
abgeschaltet werden können.
Die Transistoren des Leseverstärkerlatchs
können
leitend werden und die besagten Leckströme verursachen.
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6 zeigt
eine Simulation des Schreibvorgangs für beide Aktivierungsknoten
(ncs und pcs) auf einheitlichem Potential, wie es beim DRAM üblich ist. Während des
Schreibvorgangs mit hoher Spannung auf der Bitleitung bl_oc<0> und während des Schreibvorgangs
mit niederer Spannung auf der Bitleitung bl_oc<0> fließen Leckströme und die
Spannungen können
ihre für
den Schreibvorgang erforderlichen Werte (hier 3 V und 0 V) nicht
erreichen.
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Eine
Verbesserung der Abschaltbedingungen der Transistoren für den Ruhezustand
kann dadurch bewirkt werden, dass die Aktivierungsknoten des Leseverstärkers jeweils
auf die inverse Versorgungsspannung des Spannungsverstärkers gelegt werden,
wie es in 7 zu sehen ist (positive Versorgungsspannung
des Leseverstärkers
1.5 V auf dem Knoten ncs und negative Versorgungsspannung 0 V auf
dem Knoten pcs). Wie man 9 entnehmen kann führt auch
dies zu keiner Verbesserung der Schreiboperationen.
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Eine
genaue Analyse des Problems führt
zu dem Schluss, dass zwei Effekte zur Leitfähigkeit der Transistoren führen:
- a) Zum einen genügt die jeweils inverse Versorgungsspannung
der Leseverstärkeraktivierungsknoten
nicht, da beim Schreiben sowohl höhere Spannungen als die positive
Versorgungsspannung als auch niedrigere Spannungen als die negative
Versorgungsspannung auf die Bitleitung geschaltet werden können.
- b) Zum anderen stellen die Spannungen der in 7 als
sa_t und sa_c benannten Knoten zugleich die Gatespannung der Transistoren
dar, die die jeweiligen Leckströme
verursacht. Da diese Knoten für
die nicht geschriebene Bitleitung bisher auf einem konstanten Ruhepotential
gehalten wurden, entsteht mindestens eine Schreibsituation (oder
zwei, falls das Ruhepotential zwischen den beiden Schreibwerten
ist) für
die der Transistor aufgesteuert ist.
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Aus
diesem Grund sollten während
des Schreibvorgangs erfindungsgemäß zwei Betriebsbedingungen
gewährleitstet
werden:
- i) Die beiden Aktivierungsknoten des
Lesverstärkers
müssen
jeweils auf die höchste
beim Schreiben vorkommende Spannung (Vblmax) und auf die niedrigste
beim Schreiben vorkommende Spannung (Vblmin) geladen sein (8).
- ii) Sowohl der Knoten sa_t als auch der Knoten sa_c müssen, unabhängig davon
ob die mit sa_t oder mit sa_c verbundene Bitleitung beschrieben werden
soll, den entsprechenden Wert der Schreibspannung annehmen.
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Da
sich bei geöffneter
Wortleitung nur an jeder zweiten Bitleitung eine Speicherzelle befindet (vgl. 1),
kann die Spannung ohne Schaden auf die komplementäre Bitleitung
geschaltet werden. Abhängig
von der Speicherzellenarchitektur kann die Art des Schaltens variieren.
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Eine
Simulation des Betriebs des Speicherelements ist in 10 zu
sehen. Dargestellt sind die Abfolge Lesezyklus-Schreibzyklus(hochohmig)-Lesezyklus-Schreibzyklus
(niederohmig)-Lesezyklus. Beide Bitleitungen, sowohl die Bitleitung
bl_oc mit der zu schreibenden Zelle als auch die dazu komplementäre Bitleitung
bl_ot werden dabei mit der entsprechenden Schreibspannung angesteuert.
Da gleichzeitig ncs auf Vblmax = 3 V und pcs auf Vblmin = 0 V gehalten
werden, kann auf der Bitleitung bl_oc die volle Schreibspannung
(3 V im ersten Scheibpuls und 0 V im zweiten Schreibpuls) erreicht
werden. Ein Stromfluss durch die Leseverstärkertransistoren findet nur
während
des Lesezyklus statt (bei dem der Leseverstärker aktiviert wird), beim
Schreibvorgang wird der Leckstrom wirksam unterbunden.
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Die
Spannungen der Aktivierungsknoten können auch im Ruhezustand die
genannten Werte beibehalten. Dadurch kann das Hin- und Herschalten dieser
Knoten reduziert werden.
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Eine
weitere Variante der Erfindung ist in 11 gezeigt.
Die gezeigten Multiplextransistoren sind getrennt für die Bitleitungen
BL_C und die Bitleitungen BL_T (vgl. 1) ansteuerbar.
Werden nun z. B. Zellen an Bitleitungen BL_C geschrieben werden die
dazugehörigen
Multiplexer (Schaltelemente) geöffnet.
Die zu den Bitleitungen BL_C gehörigen
Multiplexer (Schaltelemente) werden dagegen geschlossen. Damit kann
der komplementäre
Knoten am Leseverstärker
die erforderliche Spannung annehmen, ohne das die Bitleitung umgeladen
wird. Dies kann Vorteile im Stromverbrauch bewirken und den eventuell
schädlichen
Einfluss auf die Zellen der Bitleitungen verhindern die zwar nicht
ausgewählt
sind, aber über
einen geschlossenen Transistor mit der Bitleitung verbunden sind.