CN101256834A - 具有触发元件的存储单元 - Google Patents

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Abstract

一种存储装置，包括多条成行延伸的字线和多条成列延伸的位线。存储单元耦合在字线和位线之间，其中存储单元包括经由触发元件有选择地耦合至位线的单极存储元件。

Description

具有触发元件的存储单元
技术领域
本发明总体涉及存储装置，尤其涉及被配置为有选择地存取存储单元的电路。
背景技术
在常规存储装置尤其是常规半导体存储装置的情况下，在功能存储装置(例如，PLA、PAL等)和表存储装置之间进行区分通常存在共性。例如，一些表存储装置包括诸如PROM、EPROM、EEPROM、闪存等的ROM装置(只读存储器)，以及诸如DRAM和SRAM的RAM装置(随机存取存储器或读写存储器)。
在SRAM(静态随机存取存储器)的情况下，单个存储单元由例如被配置为交叉耦合锁存器的六个晶体管组成。在DRAM(动态随机存取存储器)的情况下，通常仅有一个单个的、相应的控制电容元件(例如，MOSFET的栅-源电容)被采用，其中电荷被储存在该电容中。然而，DRAM中的电荷仅被保留很短的时间，必须执行周期性更新，以维持数据状态。与DRAM相反，SRAM不需要更新，储存在存储单元中的数据保留的时间和供给SRAM的合适的供电电压的时间一样长。SRAM和DRAM均被当作易失性存储器，其中，仅数据状态被保留的时间为和供应给其的能量的时间一样长。
和易失性存储器相反，非易失性存储装置(NVM)，例如，EPROM、EEPROM、以及闪存，展示出不同的特性，其中，即使当与其相关的供电电压被切断时所存储的数据也能保留。这种类型的存储器在用于多种类型的通信装置(诸如，在移动电话的电子rolodex中)方面具有很多优势，其中，存储在其中的数据即使在移动电话关闭时也会保留。
一种类型的非易失性存储器被称之为阻抗或电阻开关存储装置。在这种阻抗存储器中，位于两个合适的电极(例如，正极和负极)之间的存储材料通过合适的开关处理被放置在或高或低的导电状态，其中，高的导电状态对应于逻辑“1”以及低的导电状态对应于逻辑“0”(或者相反)。合适的阻抗存储器可以是例如钙钛矿存储器，正如W.W.Zhuamg等人在IEDM 2002的“Novell ColossalMagnetoresistive Thin Film Nonvolatile Resistance Random AccessMemory(RRAM)”所描述的，也可以是例如二元氧化物中的阻抗开关(OxRAM)，正如I.G.Baek等人在IEDM 2005的“Multi-layercrosspoint binary oxide resistive memory(OxRAM)for post-NANDstorage application”，还可以是相变存储器(phase change memory，PCRAM)和导电桥接RAM(conductive bridging RAM，CBRAM)，正如M.Kund等人在IEEE 2005的“Conductive bridging RAM(CBRAM)：An emerging non-volatile memory technology scalable tosub 20nm”。
在相变存储器的情况下，合适的硫族化合物(例如GeSbTe或AgInSbTe化合物)可以例如被用作位于两个相应电极之间的活性材料。硫族化合物材料可通过合适的开关处理被置于非晶状(例如相当弱的导电状态)或者晶态(例如相当强的导电状态)，从而变现的和以上所重点表述的可变电阻元件一样，可以用作不同的数据状态。
为了实现相变材料从非晶态到晶态的改变，合适的加热电流被施加给电极，其中电流加热相变材料超过其结晶温度。这种操作通常被称作SET操作(设置操作)。类似地，从晶态到非晶态的状态改变通过施加适当的加热电流脉冲来实现，其中，相变材料被加热超过其融化温度，以及在其快速冷却处理期间获得非晶态。这种操作通常被称之为RESET操作(重置操作)。SET操作和RESET操作的组合是一种将数据写入相变材料单元的手段。
传统上，诸如相变存储装置的阻抗开关存储器被以存储装置的核心区域中的一个或多个相变单元阵列组织，其中，每个相变存储单元均由耦合至选择开关装置的相变存储单元组成。一种常规结构如图1所示，其中，相变元件10被耦合在位线12和单极选择晶体管14之间。字线16被耦合至晶体管14的基极端。通过正确地寻址位线12和与其关联的字线16，数据可被写入并从其中读出。以上述方式配置的相变存储单元阵列有时被称作NOR型存储阵列。
发明内容
下述展示出简单的介绍，以提供对本发明的一个或多个方面的基本理解。发明内容并非用于对本发明的概括性描述，不应该被用来识别本发明的重要或关键元素，也不应该被用来描绘其范围。相反，本发明内容的首要目的是以简单的形式展示本发明的一些概念，作为随后呈现的更详细的说明书的前奏。
在本发明的一个实施例中，披露了一种存储装置，包括多条成行延伸的字线和多条成列延伸的位线。该存储装置还包括耦合在字线和位线之间的单极存储单元。该存储单元包括通过触发元件有选择地耦合至该位线的存储元件。
在本发明的另一个实施例中，披露了一种存取单极存储单元的方法。存储单元可经由耦合至字线的触发元件有选择地耦合至位线，该方法包括将位线升至存取电压，并脉冲施加给字线，该脉冲的脉冲持续时间小于将所述单极存储元件的存取的持续时间。
在另一个实施例中，施加给字线的脉冲的持续时间和读存取的时间一样长。
在另一个实施例中，施加给字线的脉冲的持续时间长于读存取时间。
下面的说明和附图将详细描述本发明的示范性方面和实施方式。这仅示出一些采用了本发明的原理的变化形式。
附图说明
图1是示出常规存储器结构的示意图，该常规性存储器结构采用对相互关联的存储元件进行选择存取的选择晶体管；
图2是示出根据本发明的一个实施例的，采用对相互关联的存储元件进行选择存取的触发元件的存储器结构的示意图；
图3和图4是示出根据本发明的多个实施例的示例性触发元件的示意图；
图5示出了突出显示根据本发明的实施例的处于多个偏压状态的触发元件的特性的两条曲线；
图6是示出根据本发明的实施例的采用触发元件作为选择装置的存储装置结构的框图；
图7是示出根据本发明的实施例的采用可控硅装置作为触发元件的存储装置结构的示意图；
图8是示出根据本发明的实施例的采用垂直可控硅装置作为触发器元件的存储阵列的一部分的部分设计的平面图，其中，字线围绕垂直可控硅结构；
图9是示出根据本发明的实施例的具有由图8中的字线围绕的部分的垂直可控硅装置的部分透视图；
图10是示出根据本发明的一个实施例的采用垂直可控硅装置作为触发元件的存储阵列的一部分的部分设计的平面图，其中字线基本与垂直可控硅结构邻接；
图11是示出根据本发明的实施例的具有与图10中的字线邻接的部分的垂直可控硅装置的部分侧视图；
图12是示出根据本发明的另一实施例的形成在半导体衬底之上或之中的横向可控硅装置的部分侧视图；以及
图13是示出根据本发明的实施例的用于存取诸如图3或图6的装置结构的存储装置的方法的流程图。
具体实施方式
下面将参照附图描述本发明的一个或多个实施方式，其中，相同的标号通篇被用来表示相同的部件(元素)。本发明涉及存储电路结构和用于寻址这种结构的相关方法。
图2是示出根据本发明的一个实施例的，采用对相互关联的存储元件进行选择存取的触发元件的存储器结构20的示意图。在图2的实施例中，NOR类型的存储结构具有诸如耦合至位线22的相变存储元件21的单极存储元件，然而，任意阻抗开关型存储元件(电阻开关型存储元件)可被采用，并且应被视为落入本发明的范围。触发元件24被耦合在存储元件21和字线26之间，可被操作以通过建立贯通至源线(SL)28的导电路径将存储元件有选择地耦合至位线22，源线(SL)28被耦合至诸如电路地的预定电位。触发元件24经由字线26通过施加给其的脉冲激活。触发元件24有利地不需要字线26在对存储单元21的整个存取期间被维持在高电压。
在本发明的一个实施例中，触发元件24包括可控硅装置，如图3所示。在图3的实施例中，可控硅元件24具有正极30、负极32和栅极(gate)34。在一个实施例中，可控硅元件可被当作补偿再生式开关，其中，第一晶体管Q1具有来源于第二晶体管Q2的基电流，以及其中，第二晶体管具有来源于第一晶体管Q1的基电流。可控硅元件24可被用作开关，其中基电流被施加给栅极端34(经由在一个实施例中施加给其的电压)，以及Q1导通，从而使得Q2导通。两个晶体管彼此馈电的方式有时被称作再生式开关或前向馈电。
在可控硅元件24导通后，该装置保持导电，即使在节点34处的栅极驱动电压被去除。因此，在一个实施例中，可控硅元件24可仅通过一个短脉冲被激活或触发。结果，在耦合至字线的栅极34处的激活信号不必在贯穿整个存取时间期间保持为高。可控硅元件24可通过降低电压直至低于预定电压(通常被称作最小保持电压)来关闭或去激活可控硅元件24。减少电流的一种方式是通过使正极端和负极端(30和32)短路，诸如通过将经由存储元件21可操作地耦合至正极30的位线22降至源线(SL)电压(其在一个实施例中是电路地)。
图4是经常被用来表示可控硅元件的触发元件的另一示意图。应当理解，尽管在一个实施例中示出和说明的传统的可控硅元件，本发明预期任意类型的触发装置或电路，这种变化应当为理解为落入本发明的保护范围。
图5示出根据本发明的一个示范性实施例(诸如图6中的存储装置结构50)的操作中的可控硅元件的曲线图。图6的结构50是“n”列和“m”行(分别包括位线52a-52n和位线54a-54m)设置的存储器阵列部分。在一个实施例中，阵列部分50被以NOR型结构配置，其中，每个存储单位单元56被耦合在相应的位线52和共源线(SL)之间。每个单位单元56包括单极存储元件或组件21以及触发元件24。每个触发元件24进一步被耦合至相应的字线54，并被配置以基于相应的字线54的脉冲状态将相应的存储元件21有选择地电耦合至其相应的位线52。
现在参考图5和图6，在操作中，触发元件24在图6的架构50中进行如下操作。当特定位线52b为低时，图5的顶部曲线60是提供信息的(informative)。在一个实施例中正极-负极电压小于约2V的情况下，触发元件24起到开路电路的作用，从而从它们的相应位线电隔离与字线相关联的相应存储元件21。通过将与存储元件关联的位线保持在低电压值(诸如相应的源线(SL)处的值)来维持这一状态。在一个实施例中，这个值可以是0V。如果位线电压上升至基本比相应的源线电压高2V，则触发元件击穿，如图5的62处的快速恢复电压所示出的。结果，在本发明的一个实施例中，位线存取电压被维持在约2V或更小，以防止触发元件的不希望击穿。
通过优化触发元件的一个或多个处理参数，击穿电压可被控制在不同于2V的电压。
仍参考图5和图6，当存储单元被存取时，字线电压至少暂时为非零，相应的位线52被升至存取电压。如图5中的曲线66所示，这样使得触发元件24以与其相关联的前向偏置电压动作，在一个实施例中，该前向偏置电压与传统的二极管的前向偏置电压类似。在触发元件动作的情况下，所关联的存储元件21被电耦合至相应的位线52，并且可用于存取，诸如读操作或写操作。从上述讨论可以理解，相应的位线54仅需要被升高至足够的触发电压达较短时间，使得触发元件24被激活，此后，位线可被恢复至低电位，且触发元件24继续动作。
另外，对于其它未选择位线而言，当未选择位线被保持在低电压时，字线上的脉冲不会使得相应的触发元件动作，原因在于，触发元件被有效地短路。另外，通过不在整个存取时间期间保持相应的字线为高，极大地降低了和未选择位线相关的任何漏电。
现在回到图7，根据本发明的另一实施例披露了另一结构60。在图7中，触发元件24通过特定类型的触发元件替换，也就是可控硅元件24’，其中，栅极端被耦合至相应的字线54。另外，其正极被耦合至相应的存储元件21，同时其负极被耦合至共源线(SL)。在脉冲被施加给字线54时(当相应的位线52处于存取电压时)，可控硅元件24’被激活，并在整个存取时间期间动作，当相应的位线向源线电压降低时，其终止。如supra所讨论的，由于字线仅需要被升压足够长的时间来触发可控硅24’，其显著的短于整个存取时间周期，显著地降低了与未选择位线相关的漏电。
图6和图7的结构50和60可以任意设计方式实现，所有这些改变均被认为落入本发明的范围。在一个实施例中，可采用一种设计，其中，触发元件24包括半导体SCR型装置，具有垂直定向的pnpn配置结构，如图8和9中参考标号100所示出的。在图8中，提供了存储阵列的一部分的不完整平面图，其中，字线102成行横向延伸，位线104成列在其上垂直延伸。字线102伏在半导体衬底106(在一个实施例中为n型材料)之上，在一个实施例中，绝缘层(未示出)相互交叉。覆盖字线102的是绝缘层(未示出)，穿过绝缘层形成垂直延伸的沟道，进一步延伸通过相应的位线和底部绝缘体。
在一个实施例中，氧化物衬垫(或绝缘体)接着形成在延伸进字线的孔周围，接着通过选择性外延沉积形成p型半导体材料110(在字线孔中)。后续在沟道中形成n型材料112和另一p型材料114导致形成垂直SCR结构。在一个实施例中，另一个薄绝缘体形成在其上(未示出)，接着在沟道中形成存储材料120。传导位线104接着形成(在一个实施例中是沉积和图样化)在其上，形成与存储元件材料120的电接触。
如从图8所看到的，设计提供了紧凑单位单元130，其中，其区域通过控制被首先驱动，其中，设置字线和位线。字线102和可控硅24之间的薄绝缘材料提供了其电容耦合。另外，可控硅元件24和存储元件材料120之间的绝缘材料还提供了它们之间的电容耦合。
图10是示出根据本发明的一个实施例的采用垂直可控硅装置作为触发元件的存储阵列部分150的设计的部分平面图。阵列部分150包括字线102和位线104。参看图10和图11，可控硅元件24是通过存储元件120电耦合至覆盖位线104的垂直结构。在一个实施例中，绝缘材料(未示出)介于区域114和120之间，以提供存储元件120和可控硅元件24之间的电容耦合。和图8和图9中的设计相反，图10和图11的垂直可控硅结构不沿相应的字线102延伸，而是横向邻接字线结构102。在一个实施例中，绝缘材料(未示出)驻留在字线102和可控硅元件24的区域110之间，以提供到其的电容耦合。
图10中示出的所产生的单位单元160示出了沿垂直可控硅元件/存储元件结构两旁延伸的字线102。这种设计允许字线102尽可能的薄，而不用考虑由于在区域变薄的阻抗部，在该区域，字线否则可能环绕可控硅元件。
在本发明的另一实施例中，可控硅装置24可包括图12所示的横向结构，与图9和图11所示出的垂直结构相反。每个可控硅元件对24均共享物理共源线(SL)，并包括可控硅装置的一部分106。在一个实施例中，可控硅元件24形成在半导体衬底中，或者在另一个实施例中，形成在半导体衬底表面上。可控硅元件24经由垂直延伸的导电接触件182电耦合至其相应的存储元件120，导电接触件延伸穿过绝缘材料(为了简洁起见，未示出)。相应的字线102形成在每个可控硅元件24的一部分110之上。在一个实施例中，绝缘材料(未示出)介于它们之间，以提供字线和可控硅元件之间的电容耦合。
根据本发明的另一实施例，在图13中提供了存取单极存储装置的方法，以参考标号200示出。尽管方法200和本发明的其它方法如下示出和描述为一系列行动或事件，应当理解，本发明并不限于这种行动或事件的示范性顺序。例如，一些行动可以不同顺序发生，和/或与此处所示出和/或描述的这些内容不同的行动或时间同步发生。另外，不是所有的示范性行动都被需要以用来实现根据本发明的方法。
最初，方法200在202处开始，将位线升至存取电压。在一个实施例中，对存储器装置的阵列部中的一个或多个存储元件的存取包括读操作，然而，在另一个实施例中，存取包括写操作或编程操作。在读操作中，可从一个或多条位线存取一个存储元件。使元件被读取的每条相应位线被升至位线读取电压。在一个实施例中，位线读取电压小于和此处所采用的触发元件24关联的击穿电压。这样防止未选择存储单元沿选择位线的传导干扰选择存储元件的读取。在一个实施例中，参看图6，只要位线52已经升至合适的存取电压，方法200进行至204，其中，脉冲施加给与相应的存储单元关联的相应字线54。如上述所强调的，由于触发元件24，字线脉冲不需要和存取时间周期一样长的时间。相反，短脉冲激活触发元件24，从而将相应的存储元件21电耦合至相应的位线52。位线52中流动的电流因此是相应的存储单元21的数据状态的函数，且该电流被读出以识别数据状态。
在本发明的另一实施例中，存取包括写操作或编程操作。在一个存储元件包括相变存储元件的实施例中，存储元件基于施加到其上的电流或电压的量和持续时间被设置(SET)或重置(RESET)。在一个实施例中，用于SET操作的位线电压小于用于RESET操作的位线电压。由于脉冲持续时间不能通过字线控制，相应位线被恢复到低值以去激活触发元件的定时(timing)将指示编程电流脉冲的持续时间。
因此，在SET编程操作期间，方法200包括在202处将相应的位线52升至SET电压(低于RESET电压)。接着，在204处，脉冲被施加给相应的字线54，从而将相应的存储元件电耦合至上升的位线。由于字线上的脉冲持续时间将不能影响触发元件的继续传导，所以采用位线电压关闭触发元件24。另外，SET脉冲的持续时间通过用来激活触发元件的字线的脉冲和当位线SET电压被降低以关闭触发元件24(在图13的206处)的时间之间的时间周期示出。在一个实施例中，SET持续时间是长于RESET操作持续时间的时间周期。
在一个实施例中，SET和RESET脉冲持续时间和SET操作和RESET操作通过施加功率来区分的时间相同。
在一个实施例中，SET操作以施加给单元的大功率电平初始化，以击穿存储元件，接着通过脉冲传输较少能量以使存储元件结晶。
在RESET期间，在202处，位线被提升至RESET电压，在一个实施例中大于SET值。字线接着在204处被脉冲，以激活触发元件，接着RESET位线电压在206处以RESET电流脉冲所需要的时间被降低，其中，降低位线电压去激活触发元件。在一个实施例中，RESET位线电压被降低的时间周期小于SET操作的时间周期，其中，RESET电流脉冲在数量上大于SET脉冲，在持续时间上短于SET脉冲。
尽管已经参照一个或多个实施例说明和描述了本发明，可以对示范性实施例进行各种改变和/或修改，而不脱离所附的权利要求的精神和范围。特别地，在上述元件或结构(组件、装置、电路、系统等)所执行的各种功能方面，用来描述这种元件的术语(包括“装置(means)”的参考)被用来对应于，除非特别示出，执行所描述的部件的专用功能的任何元件或结构(例如，功能上等同)，即使没有结构上对应于所披露的、用于执行本发明的示范性实施方式的功能的结构。另外，尽管已经仅参照多个实施方式中之一来披露本发明的特定特征，这种特征可与其它实施方式的一个或多个其它特征合并，并且对于任意给定或特定应用是有利的。另外，在某种程度上，术语“包括(including)”、“包括(includes)”、“具有(having)”、“具有(has)”、“具有(with)”或其变换形式被用在具体实施方式和权利要求中，这样的术语旨在包括与术语“包括(comprising)”类似的方式在内。

Claims (31)

1.一种存储装置，包括：
多条成行延伸的字线和多条成列延伸的位线；以及
耦合在字线和位线之间的存储单元，所述存储单元包括通过触发元件有选择地耦合至所述位线的单极存储元件。
2.根据权利要求1所述的存储装置，其中，所述触发元件包括耦合至所述字线的可控硅元件。
3.根据权利要求2所述的存储装置，其中，所述可控硅元件被配置为在将脉冲施加到其栅极上时，经由相应的字线将所述单极存储元件耦合至所述位线，其中，所述脉冲的持续时间小于所述存储单元的存取的持续时间。
4.根据权利要求2所述的存储装置，其中，所述可控硅元件被配置为在将脉冲施加到其栅极上时，经由相应的字线将所述单极存储元件耦合至所述位线，其中，所述脉冲的持续时间等于所述存储单元的存取的持续时间。
5.根据权利要求2所述的存储装置，其中，所述可控硅元件被配置为在将脉冲施加到其栅极上时，经由相应的字线将所述单极存储元件耦合至所述位线，其中，所述脉冲的持续时间大于所述存储单元的存取的持续时间。
6.根据权利要求1所述的存储装置，其中，所述单极存储元件包括阻抗开关存储元件。
7.根据权利要求6所述的存储装置，其中，所述阻抗开关存储元件包括相变存储元件。
8.一种存储单元，包括：
与位线相关联的单极存储元件；
触发元件，被配置为有选择地将所述单极存储元件电耦合至所述位线，以对其进行存取。
9.根据权利要求8所述的存储单元，其中，所述触发元件包括可控硅元件，所述可控硅元件具有耦合至与相应的单极存储元件相关联的字线的栅极。
10.根据权利要求9所述的存储单元，其中，所述可控硅元件被配置为在将脉冲施加到其栅极上时，经由相应的字线将所述单极存储元件耦合至所述位线。
11.根据权利要求8所述的存储单元，其中，所述单极存储元件包括阻抗开关存储元件。
12.根据权利要求11所述的存储单元，其中，所述阻抗开关存储元件包括相变存储元件。
13.一种存储装置，包括：
多条成行延伸的字线和多条成列延伸的位线；以及
耦合装置，用于有选择地将单极存储元件电耦合至相应的位线，其中，所述耦合装置在脉冲施加到其上时被激活，以及
其中，所述脉冲的持续时间小于将所述单极存储元件电耦合至所述位线的持续时间。
14.根据权利要求13所述的存储装置，其中，所述耦合装置包括可控硅元件，所述可控硅元件具有耦合至相应的字线的栅极端，其中，所述脉冲经由所述相应的字线施加给所述栅极端。
15.根据权利要求13所述的存储装置，其中，所述单极存储元件包括阻抗开关存储元件。
16.根据权利要求15所述的存储装置，其中，所述阻抗开关存储元件包括相变存储元件。
17.一种存储装置，包括：
单极存储装置阵列，以多个行和列设置，分别包括字线和位线，其中每个存储装置经由触发装置有选择地电耦合至相应的位线，所述触发装置被配置为通过持续时间小于与其相关的存取持续时间的脉冲激活。
18.根据权利要求17所述的存储装置，其中，所述存储装置包括阻抗开关存储元件，其中，所述触发装置包括可控硅元件。
19.根据权利要求18所述的存储装置，其中，所述可控硅元件包括形成在半导体衬底上的垂直结构，其中，所述阻抗开关存储元件形成在所述垂直可控硅元件之上。
20.根据权利要求19所述的存储装置，其中，所述相应的位线在所述阻抗开关存储元件之上延伸，并电耦合至所述阻抗开关存储元件，以及其中，所述相应的位线围绕并电耦合至所述可控硅元件的栅极端部分。
21.根据权利要求19所述的存储装置，其中，所述相应的位线在所述阻抗开关存储元件之上延伸，并电耦合至所述阻抗开关存储元件，以及其中，所述相应的字线横向邻接并电耦合至所述可控硅元件的栅极端部分。
22.根据权利要求19所述的存储装置，其中，所述可控硅元件包括形成在半导体衬底之中或之上的横向结构。
23.根据权利要求22所述的存储装置，其中，所述相应的位线在所述相应的开关存储元件之上延伸，并电耦合至所述相应的开关存储元件，以及所述存储装置进一步包括垂直延伸传导接触件，用于将所述阻抗开关存储元件电耦合至所述可控硅元件。
24.根据权利要求23所述的存储装置，其中，所述相应的字线在所述相应的位线之下并在所述可控硅元件之上延伸，并与其栅极端电接触。
25.一种存取单极存储单元的方法，所述单极存储单元经由耦合至字线的触发元件有选择地耦合至位线，包括：
将所述位线升至存取电压；以及
将脉冲施加给所述字线，所述脉冲的脉冲持续时间小于所述单极存储单元的存取的持续时间。
26.根据权利要求25所述的方法，其中，所述存取包括读操作，以及其中，施加所述脉冲激活所述触发元件，从而将所述单极存储单元电耦合至所述位线。
27.根据权利要求26所述的方法，其中，所述触发元件包括可控硅元件，以及其中，其激活时间周期大于所述脉冲持续时间。
28.根据权利要求26所述的方法，进一步包括将所述位线降至去激活电位，从而去激活所述触发元件。
29.根据权利要求25所述的方法，其中，所述存取包括写操作，以及其中，施加所述脉冲激活所述触发元件，从而将所述单极存储单元电耦合至所述位线。
30.根据权利要求29所述的方法，其中，所述单极存储单元包括相变存储元件，以及其中，所述写操作包括设置操作，其中，将所述位线升至所述存取电压包括将所述位线升至设置电压电平达与所述设置操作相关联的预定时间段。
31.根据权利要求29所述的方法，其中，所述单极存储单元包括相变存储元件，以及其中，所述写操作包括重置操作，其中，将所述位线升至所述存取电压包括将所述位线升至比设置电压电平高的重置电压电平达与所述重置操作相关联的预定时间段，与所述重置操作相关联的所述预定时间段短于用于设置操作的时间段。
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WD01 Invention patent application deemed withdrawn after publication

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