CN106887251B - 包括用于程序脉冲的解码器的存储器设备及相关方法 - Google Patents
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Abstract
一种集成电路包括相变存储器(PCM)单元、耦合至PCM单元的阵列的位线。集成电路还包括第一解码器电路，具有多个晶体管，其具有第一导电型、耦合在一起并耦合至多个位线中给定位线、配置为将程序电流脉冲注入选择的PCM单元。另外，集成电路包括第二解码器电路，具有多个晶体管，其具有第二导电型、耦合在一起并耦合至给定位线、配置为在程序电流脉冲结束时给给定位线放电。
Description
技术领域
本发明涉及存储器领域，尤其是用于非易失性存储器设备的程序脉冲的解码器及相关方法。
背景技术
非易失性相变存储器(PCM)包括具有在具有不同电特性的相位之间切换的能力的材料。例如，这些材料能够在无序的无定形相位和有序的单晶或多晶相位之间切换，并且两个相位与显著不同的值的电阻率相关联，并且因而与存储的数据的不同值相关联。例如，周期表的VI族元素(例如碲(Te)、硒(Se)或锑(Sb))被称作硫属化物(chalcogenides)或硫属化材料，其能够有利地用于制造相变存储器单元。通过设置为分别与硫属化材料的区域接触的电阻电极(通常称作加热器)，通过局部升高硫属化材料单元的温度来获取相位变化。选择设备(例如MOSFET)连接到加热器，并使编程电流能够流经相应的散热器。电流通过焦耳效应生成相变必需的温度。在读取期间，通过施加低得不足以导致明显加热的电压，接着通过读取单元中流动的电流值，来检测硫属化材料的状态。由于电流与硫属化材料的导电性成比例，因此可以确定材料处于哪种状态，从而确定存储器单元中存储的数据。
非易失性存储器包括按行(字线)和列(位线)组织的存储器单元阵列。在PCM的情况下，各存储器单元由串联连接的相变存储器元件和选择晶体管构成。基于在输入处接收的逻辑地址信号和更多的解码方案，列编码器和行编码器使能存储器单元(尤其是对应的字线和位线)的选择。
列编码器可以包括模拟选择开关，在其相应的控制端子上接收地址信号。选择开关可以根据层次级别的树形结构来组织，其在各层次级别中的数目与组织关联，并与存储器阵列的大小关联。选择开关在使能时根据想要实现的操作，允许使选择的位线处于确定值的电压和/或电流。具体而言，在编程级或读取级和选择的位线之间创建电流路径。电流路径由串联的某个数量的选择开关限定，并且对于编程级和对于读取级(在存储器阵列内)都是相同的。具体而言，在电流路径的上游，通常提供选择器以将路径替换地与编程级或读取级关联。通常，在用于在读取级中读取数据的感应放大器内部生成用于读取操作的位线偏置电压，在有意提供的编程级中的编程驱动器内部生成用于写操作的位线偏置电压。感应放大器通过比较在选择的存储器单元中流动的电流与在参考单元中流动的参考电流，执行存储器单元中存储的数据的读取。
在PCM这一具体情况下，为了执行写操作，通过选择的存储器单元施加高电流程序脉冲。当给存储器单元施加高电流时，程序电流脉冲的终止可能是关键的。另外，未选的存储器单元的位线是浮置的，并且通过存储器单元自身放电。对于保留纠正数据规定的持续周期，可靠性是对PCM单元的主要考虑。由于也处于高电压的位线的高电容，因此通过PCM单元的位线的放电路径可以生成弱设置状态。
发明内容
一种集成电路，包括相变存储器(PCM)单元的阵列，耦合至PCM单元的阵列的多个位线，以及第一解码器电路，第一解码器电路包括具有第一导电型的相应的多个晶体管，多个晶体管耦合在一起并耦合至多个位线中的给定位线。第一解码器电路被配置为将程序电流脉冲注入从PCM单元的阵列中选择的PCM单元。另外，集成电路包括第二解码器电路，其具有第二导电型的多个晶体管，多个晶体管耦合在一起并耦合至给定位线，并且第二解码器电路被配置为在程序电流脉冲的结束时对给定位线放电。
另一方面涉及一种使用耦合至相变存储器(PCM)单元的阵列的解码器电路。解码器电路包括具有第一导电型的第一多个晶体管以及具有第二导电型的第二多个晶体管，第一多个晶体管被耦合在一起并耦合至多个位线中的给定位线，第一多个晶体管被配置为将程序电流脉冲注入从多个PCM单元中选择的PCM单元，第二多个晶体管被耦合在一起并耦合至给定位线并且被配置为在程序电流脉冲结束时对给定位线放电。方法包括在程序操作期间将程序电流脉冲注入选择的PCM单元，并在程序电流脉冲结束时由第二多个晶体管向给定的位线放电。
附图说明
图1为现有技术中非易失性存储设备(尤其是PCM型)的一部分以及列解码器的示意电路图。
图2为根据本发明的非易失性存储设备(尤其是PCM型)的一部分的示意电路图。
图3为针对图2的设备生成放电信号的电路的示意电路图。
具体实施方式
下文现在将参考示出本发明的优选实施例的附图，更完整地描述本发明。然而，本发明可以以许多不同的形式体现，不该解释为限于本文记载的实施例。相反，因提供了这些实施例，本公开文件是详尽、完整的将向本领域技术人员完整地表达本发明的范畴。类似的编号始终指示类似的元件。
首先参考图1，描述现有技术的非易失性存储设备(尤其是PCM型)的一部分，其整体由参考编号10指示。具体而言，如本领域技术人员所知的那样，现有技术的非易失性存储设备10包括根据阵列字线WL和阵列位线BL布置的多个存储器单元16。每个存储器单元16彼此相同，并且包括相变元件18和操作地耦合至相变元件18的选择器元件20。
相变元件18包括相变材料(例如，硫属化物)，并且能以与相变材料呈现的各种相位相关联的电阻电平的形式存储数据。
选择器元件20为NMOS晶体管，其栅极端子连接到阵列字线WL，其漏极端子连接到相变元件18，其源极端子连接到参考电势(尤其是接地，GND)。控制选择器元件20被控制为在编程操作期间在被选择时使编程电流脉冲经相变元件18通过。
存储器设备10进一步包括用于选择对应于待寻址的存储器单元16的位线BL的第一解码器电路15以及用于选择对应于待寻址的存储器单元的阵列字线WL的行解码器(未示出)。第一解码器电路15由在电压参考VDD和待编程的存储器单元16之间连接的第一导电型的串联的晶体管19、22、24和26晶体管限定。第一导电类型的晶体管包括在所示的实施例中的P型(PMOS)晶体管。
第一解码器电路15接收以未详细说明的已知方式生成的解码的地址信号以及偏置信号。第一解码器电路15被配置为对给定位线BL29编址，即以便基于解码的地址信号选择给定的位线29，并为以便使得能够将其偏置在给定电平。
具体而言，选择器晶体管13可以是P型MOS(PMOS)晶体管，其源极端子连接到电压参考VDD，其栅极端子连接到被馈送有经调节的电压参考V_reg的开关的输出。晶体管19的栅极端子连接到电流镜像电路14的晶体管17的栅极。晶体管22和24为分级的解码器晶体管，其栅极端子连接到对应的开关(未示出)。第三晶体管26的源极端子耦合至晶体管24的漏极端子，并且其漏极端子耦合至位线BL 29和存储器单元16的相变元件18，并且其栅极端子耦合至共源共栅(CASC)电压。
将来自电流D/A转换器(IDAC)12的低电压程序电流脉冲镜像到处于高电压状态的存储器单元16。可配置的IDAC12用于向存储器单元16成形程序电流分布。通过第一解码器电路15，将程序电流脉冲注入存储器单元16的存储元件18。邻近字线WL的未选存储器单元通过第一NMOS晶体管28接地。在程序电流脉冲结束时，所选择的字线WL的位线BL并不被迫使接地，而是通过存储器单元16本身对相应的位线29放电。据此，所选择的字线WL的未选存储器单元是浮置的。
现在参考图2描述本发明实施例的存储设备40。存储设备40包括第二解码器电路45，其由在位线29和第二晶体管50的漏极端子之间耦合的第二导电型的串联晶体管42、44和46限定，第二晶体管50的源极端子耦合接地。第二导电型晶体管可以包括N型(NMOS)晶体管，并且是低电压。
用于所选择的字线WL的所选择的存储器单元16的经解码的地址信号被配置成在程序电流脉冲期间基本上同时触发第一解码器电路15和第二解码器电路45。CASC电压耦合至第三晶体管26的栅极和第四晶体管46，并且用于最小化那些晶体管上的应力状态。在编程操作时，未激活感应放大器(SA)52，并且SA节点54是浮置的。
现在参考图3，放电电路60被配置成生成DISCH信号以激活第二晶体管50。放电电路60可以包括第一逻辑门(例如NAND门62)，其具有用于接收使能信号ENABLE_PL_PULSE作为输入的第一输入端子和用于接收DATA信号作为输入的第二输入端子。放电电路60可以包括第二逻辑门(例如AND门64)，其具有用于接收PROG信号作为输入的第一输入端子和用于从NAND门62的输出接收ENAB_N信号作为输入的第二输入。AND门64还可以包括输出端子，并且被配置为生成DISCH信号并耦合至第二晶体管50的栅极端子。可以理解，可以使用不同或更为复杂的逻辑元件组合来获得放电电路60。
在操作时，DISCH信号取决于数据内容。例如，如果针对该存储器单元的数据为0，这意味着无程序电流脉冲，则DISCH在那个存储器单元上是活跃的。当用信号ENAB_PL_PULSE结束程序电流脉冲时，还将DISCH信号驱至高状态。
位线状态包括通过第一晶体管28将所选择的字线WL的邻近存储器单元钳位至参考电压(例如，接地)，在程序电流脉冲期间还通过DISCH信号所驱动的第二晶体管50将所选择的字线WL的未选存储器单元钳位至接地，以及响应于在信号ENAB_PL_PULSE结束时活跃的DISCH信号通过用于对字线29放电的第二晶体管50将在程序脉冲结束时的所选择的存储器单元钳位至接地。因此，在程序电流脉冲结束时，通过第二解码器电路45以及第二晶体管50的激活将所选择的存储器单元16与给定的位线的放电隔离。
本发明另一方面涉及一种使用耦合至相变存储器(PCM)单元的阵列的解码器的方法。解码器包括具有第二导电型的第一多个晶体管和具有第二导电型的第二多个晶体管，第一多个晶体管耦合在一起并耦合至给定的位线并且被配置为将程序电流脉冲注入从PCM的阵列中选择的PCM单元，第二多个晶体管耦合在一起并耦合至给定位线并且被配置为在程序电流脉冲结束时向给定位线放电。
该方法包括在程序操作期间将程序电流脉冲注入所选择的PCM单元，并在程序电流脉冲结束时由第二多个晶体管向给定位线放电。
根据之前已描述和说明的内容，根据本公开文件的解码器电流的优点显而易见。具体而言，本文描述的方法使得能够使用PCM单元的特性。例如，通过将位线电压限定为接地，在PCM单元上实现了用于重置脉冲的更精确的形状，这是因为PCM单元处于高电压时不是浮置的。由于将PCM单元放电至接地，因此也增加了重置状态的可靠性，并减少了给位线的电容放电的时间。
本领域技术人员受益于前面的描述和关联的附图所介绍的教导，会想到本发明的许多更改和其它实施例。因此，要理解本发明不限于公开的具体实施例，并旨在将更改和实施例纳入所附的权利要求的范畴中。
Claims (20)
1.一种集成电路，包括：
相变存储器单元的阵列；
耦合至所述相变存储器单元的阵列的多个位线；
第一解码器电路，包括具有第一导电型的相应的多个晶体管，所述多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线，所述多个晶体管被配置为将程序电流脉冲注入从所述相变存储器单元的阵列中选择的相变存储器单元；以及
第二解码器电路，包括具有第二导电型的多个晶体管，所述第二导电型的多个晶体管耦合在一起并耦合至所述给定的位线，所述多个晶体管被配置为在所述程序电流脉冲结束时对所述给定的位线放电；
其中所述第一解码器电路和所述第二解码器电路在所述程序电流脉冲期间被同时激活；以及
所述第一解码器电路中的被耦合至所述给定的位线的晶体管和所述第二解码器电路中的被耦合至所述给定的位线的晶体管被提供有共源共栅电压，以最小化所述第一解码器电路和所述第二解码器电路上的晶体管的应力状态。
2.根据权利要求1所述的集成电路，其中所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。
3.根据权利要求1所述的集成电路，进一步包括第一晶体管，所述第一晶体管耦合至所述第二解码器电路并且被配置为使能所述第二解码器电路以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。
4.根据权利要求3所述的集成电路，进一步包括放电电路，所述放电电路具有耦合至所述第一晶体管的栅极端子的输出并且被配置为在所述程序电流脉冲结束时提供放电信号以激活所述第一晶体管。
5.根据权利要求3所述的集成电路，其中所述第一晶体管包括N型晶体管。
6.根据权利要求4所述的集成电路，其中在所述程序电流脉冲结束时，所述放电电路由使能信号使能。
7.根据权利要求1所述的集成电路，其中在所述程序电流脉冲结束时，由所述第二解码器电路将所选择的相变存储器单元与所述给定的位线的放电隔离。
8.根据权利要求1所述的集成电路，其中所述第二导电型的多个晶体管包括低电压晶体管。
9.一种用于相变非易失性存储设备的解码器，所述相变非易失性存储设备包括多个相变存储器单元和耦合至其上的多个位线，所述解码器电路包括：
具有第一导电型的第一多个晶体管，所述第一多个晶体管耦合在一起并耦合至所述多个位线中的给定的位线并且被配置为将程序电流脉冲注入从多个相变存储器单元中选择的相变存储器单元；以及
具有第二导电型的第二多个晶体管，所述第二多个晶体管耦合在一起并耦合至所述给定的位线并且被配置为在所述程序电流脉冲结束时对所述给定的位线放电；
其中所述第一多个晶体管和所述第二多个晶体管在所述程序电流脉冲期间被同时激活；以及
所述第一多个晶体管中的被耦合至所述给定的位线的晶体管和所述第二多个晶体管中的被耦合至所述给定的位线的晶体管被提供有共源共栅电压，以最小化所述第一多个晶体管和所述第二多个晶体管上的晶体管的应力状态。
10.根据权利要求9所述的解码器，其中所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。
11.根据权利要求9所述的解码器，进一步包括第一晶体管，所述第一晶体管耦合至所述第二多个晶体管并且被配置为使能所述第二多个晶体管以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。
12.根据权利要求11所述的解码器，进一步包括放电电路，所述放电电路具有耦合至所述第一晶体管的栅极端子的输出并且被配置为在所述程序电流脉冲结束时提供放电信号以激活所述第一晶体管。
13.根据权利要求11所述的解码器，其中所述第一晶体管包括N型晶体管。
14.根据权利要求12所述的解码器，其中所述放电电路由使能信号在所述程序电流脉冲结束时使能。
15.根据权利要求9所述的解码器，其中在所述程序电流脉冲结束时，由所述第二多个晶体管将所选择的相变存储器单元与所述给定的位线的放电隔离。
16.根据权利要求9所述的解码器，其中所述第二导电型的多个晶体管包括低电压晶体管。
17.一种使用耦合至相变存储器单元的阵列的解码器的方法，所述解码器包括具有第一导电型的第一多个晶体管和具有第二导电型的第二多个晶体管，所述第一多个晶体管耦合在一起并耦合至给定的位线并且被配置为将程序电流脉冲注入从所述相变存储器单元的阵列中选择的相变存储器单元，所述第二多个晶体管耦合在一起并耦合至所述给定的位线并且被配置为在所述程序电流脉冲结束时对所述给定的位线放电，所述方法包括：
程序操作期间，将所述程序电流脉冲注入所选择的相变存储器单元；以及
在所述程序电流脉冲结束时，由所述第二多个晶体管对所述给定的位线放电；
其中所述第一多个晶体管和所述第二多个晶体管在所述程序电流脉冲期间被同时激活；以及
所述第一多个晶体管中的被耦合至所述给定的位线的晶体管和所述第二多个晶体管中的被耦合至所述给定的位线的晶体管被提供有共源共栅电压，以最小化所述第一多个晶体管和所述第二多个晶体管上的晶体管的应力状态。
18.根据权利要求17所述的方法，其中所述第一导电型的多个晶体管包括P型晶体管，并且所述第二导电型的多个晶体管包括N型晶体管。
19.根据权利要求17所述的方法，其中所述解码器进一步包括耦合至所述第二多个晶体管的第一晶体管，所述第一晶体管被配置为使能所述第二多个晶体管以在所述程序电流脉冲结束时将所述给定的位线放电至参考电压。
20.根据权利要求17所述的方法，其中在所述程序电流脉冲结束时，由所述第二多个晶体管将所选择的相变存储器单元与所述给定的位线的放电隔离。
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