CN109616463B - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN109616463B
CN109616463B CN201811057994.5A CN201811057994A CN109616463B CN 109616463 B CN109616463 B CN 109616463B CN 201811057994 A CN201811057994 A CN 201811057994A CN 109616463 B CN109616463 B CN 109616463B
Authority
CN
China
Prior art keywords
node
type
chip
coupled
switched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811057994.5A
Other languages
English (en)
Other versions
CN109616463A (zh
Inventor
林茂雄
李进源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Icometrue Co Ltd
Original Assignee
Icometrue Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Icometrue Co Ltd filed Critical Icometrue Co Ltd
Publication of CN109616463A publication Critical patent/CN109616463A/zh
Application granted granted Critical
Publication of CN109616463B publication Critical patent/CN109616463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05199—Material of the matrix
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/05298—Fillers
    • H01L2224/05299—Base material
    • H01L2224/053—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/292—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/29684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/29686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一芯片封装结构，包括一载板包括一硅基板、多个金属栓塞穿过该硅基板、一第一连接线金属层位于该硅基板上，一第二连接线金属层位于该硅基板上，一绝缘介电层位于该硅基板上且位于该第一连接线金属层与该第二连接线金属层之间；一可现场编程栅极阵列集成电路芯片位于该载板上，其中该芯片包括一可编程逻辑区块用于在其输入执行一逻辑运算，其中该可编程逻辑区块包括查找表以分别提供逻辑操作的多个结果值在该可编程逻辑区块输入的多个组合中并依据其中之一复数输入选择其一该些结果值中至其输出，以及复数非易失性内存单元可储存该些结果值，多个第一金属凸块位于该载板与该芯片之间；以及一填充材料位于该载板与该芯片之间并包覆该第一金属凸块。

Description

芯片封装结构
技术领域
本发明涉及一逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片 装置、一逻辑运算芯片模块、一逻辑运算驱动器、一逻辑运算硬盘、一逻辑运 算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(Field Programmable Gate Array(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻 辑运算器(以下简称逻辑运算驱动器，亦即为是以下说明书提到逻辑运算芯片封 装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一 逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场 可编程逻辑门阵列(Field Programmable Gate Array(FPGA))逻辑运算硬盘或一现 场可编程逻辑门阵列逻辑运算器，皆简称逻辑运算驱动器)，本发明的逻辑运算 驱动器包括多个FPGA集成电路(IC)芯片，更具体而言，使用多个商业化标准 FPGA IC芯片组成一商业化标准逻辑运算驱动器，当现场程序编程时可被使用 在不同应用上
背景技术
FPGA半导体IC芯片己被用来发展一创新的应用或一小批量应用或业务需 求。当一应用或业务需求扩展至一定数量或一段时间时，半导体IC供货商通常 会将此应用视为一特殊应用IC芯片(Application Specific IC(ASIC)chip)或视为 一客户自有工具IC芯片(Customer-Owned Tooling(COT)IC芯片)，从FPGA芯 片设计转换为ASIC芯片或COT芯片，是因现有的FPGA IC芯片己有一特定应 用，以及现有的FPGA IC芯片相较于一ASIC芯片或COT芯片是(1)需较大尺寸 的半导体芯片、较低的制造合格率及较高制造成本；(2)需消耗较高的功率；(3) 较低的性能。当半导体技术依照摩尔定律(Moore’s Law)发展至下一制程世代技 术时(例如发展至小于30纳米(nm)或20纳米(nm))，针对设计一ASIC芯片或一 COT芯片的一次性工程费用(Non-Recurring Engineering(NRE))的成本是十分昂 贵的(例如大于5百万元美金，或甚至超过1千万元美金、2千万元美金、5千万 元美金或1亿元美金)。如此昂贵的NRE成本，降低或甚至停止先进IC技术或 新一制程世代技术应用在创新或应用上，因此为了能轻易实现在半导体创新进 步，需要发展一持续的创新及低制造成本的一新制造方法或技术。
发明内容
本发明公开一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯 片封装包括多个可应用在需现场编程的逻辑、计算及/或处理应用的FPGA IC芯片， 此商业化标准逻辑运算驱动器所使用的非易失性内存IC芯片是类似使用一商业化 标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软盘、一通用串行总 线(Universal SerialBus(USB))闪存碟(或驱动器)、一USB驱动器、一USB存储棒、 一快闪存储碟或一USB内存。标准商业化FPGA IC芯片的使用类似一标准商业数 据储存内存IC芯片，例如，一标准商业DRAM芯片或标准商业化NAND快闪芯片， 其中不同之处在于后者皆可用于数据储存的功能，而前者可用于处理及/或计算的逻 辑功能。
本发明更公开一降低NRE成本方法，此方法经由标准商业化逻辑运算驱动器 实现在半导体IC芯片上的创新及应用，其中此标准商业化逻辑运算驱动器包括多 个标准商业化FPGA IC芯片。具有创新想法或创新应用的人、使用者或开发者需购 买此商业化标准逻辑运算驱动器及可写入(或加载)此商业化标准逻辑运算驱动器的 一开发或撰写软件原始码或程序，用以实现他/她的创新想法或创新应用，其中此创 新想法或创新应用包括(i)创新的计算、处理、学习及/或推理的算法或结构；(ii)创新 及/或特定的应用。此实现的方法与经由开发一ASIC芯片或COT IC芯片实现的方 法相比较，使用本发明所提供标准商业化逻辑运算驱动器可降低NRE成本大于2.5 倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于20纳 米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金 5百万元，甚至超过美金1千万元、2千万元、5千万元或1亿元。如ASIC芯片或 COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用 可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金5百万元、美金3 百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设 计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比20 纳米或10纳米更先进的IC制程技术。
本发明另一方面提供一”公开创新平台”用于使创作者轻易地及低成本的使用先进于28nm的IC技术世代在半导体芯片上执行或实现他们的创意或发明，其先进的 技术世代例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，在 早期1990年代时，创作者或发明人可经由设计IC芯片及在半导体制造代工厂使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技术世代，在几十万美元的成 本之下制造而实现他们的创意或发明，其中此创新想法或创新应用包括(i)创新的计 算、处理、学习及/或推理的算法或结构；(ii)创新及/或特定的应用。半导体制造代 工公司没有自有产品的公司但拥有半导体制造工厂，此半导体制造代工公司提供制 造的服务，而客户是没有晶圆厂的公司，其包括(i)设计及拥有IC芯片的IC芯片设 计公司；(ii)设计和拥有系统的系统公司；(iii)设计及拥有IC芯片的IC芯片的设 计人员。此半导体制造工厂在当时是”公共创新平台”，然而，当IC技术世代迁移至 比28nm更先进的技术世代时，例如是先进于20nm、16nm、10nm、7nm、5nm 或3nm的技术世代，只有少数大的系统商或IC设计公司(非公共的创新者或发明人) 可以负担得起半导体IC制造代工厂的费用，其使用这些先进世代的开发及实现的 费用成本大约是高于1000万美元，半导体IC代工厂现在己不是”公共创新平台”， 而是变成俱乐部创新者或发明人的”俱乐部创新平台”，本发明所公开逻辑驱动器概 念，包括商业化标准现场可编程逻辑门阵列(FPGA)集成电路芯片(标准商业化FPGA IC芯片s)，此商业化标准FPGA IC芯片提供公共创作者再次的回到1990年代一样 的半导体IC产业的”公共创新平台”，创作者可经由使用商业化标准FPGA IC逻辑 运算器及撰写软件程序执行或实现他们的创作或发明(算法及/或应用)，其成本低于 500K或300K美元，其中软件程序是常见的软件语，例如是C,Java,C++,C#,Scala, Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript 等程序语言，创作者可使用他们自己拥有的商业化标准FPGA IC逻辑运算器或他们 可以经由网络在数据中心或云端租用逻辑运算器。
本发明另一方面针对一创作者提供一”公开创新平台”，其包括：在一数据中心 或一云端中多个逻辑运算器，其中多个逻辑运算器包括使用先进于28nm技术世代 的半导体IC制程制造的多个商业化标准FPGA IC芯片，一创作者的装置及在一数 据中心或云端中，经由互联网或网络与多个逻辑驱动器通信的多个用户的装置，其 中创作者使用一常见的程序语言发展及撰写软件程序去执行他们的创作(算法及/或 应用)，其中软件程序是常见的软件语，例如是C,Java,C++,C#,Scala,Swift,Matlab, Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程序语言， 在逻辑驱动器编程后，创作者或多个使用者可以经由互联网或网络使用己编程的逻 辑驱动器用于他或他的创新想法或创新应用，其中此创新想法或创新应用包括(i)创 新的计算、处理、学习及/或推理的算法或结构；(ii)创新及/或特定的应用。
本发明另外公开一种将现有逻辑ASIC芯片或COT芯片的商业模式经由使用标 准商业化逻辑驱动器改变成一商业逻辑IC芯片商业模式，像是现在商业化DRAM 或商业化闪存IC芯片商业模式，逻辑运算驱动器从效能、功耗、工程及制造成本 应可比现有的常规ASIC芯片或常规COT IC芯片好或相同。现有逻辑ASIC台COT IC芯片设计、制造及/或生产公司(包括无晶圆厂IC设计和产品公司，IC代工厂或 合同制造商(可能是无产品)，和/或垂直集成IC设计，制造和产品(IDM)公司)可 改变成类似DRAM或商业化闪存IC芯片设计、制造及/或生产公司；或是类似现有 闪存模块、快闪USB存储棒或驱动器，或闪存固态驱动器或磁盘驱动器设计、制造 和/或产品公司，现有逻辑ASIC或COT IC芯片设计及/或制造公司(包括无晶圆厂 IC设计和产品公司，IC代工厂或合同制造商(可能是无产品)，和/或垂直集成IC 设计，制造和产品公司)可变成以下商业模式：(1)设计、制造及/或贩卖此标准商业化FPGA IC芯片；及/或(2)设计、制造及/或贩卖此标准商业化逻辑驱动器，商业 模式类似于当前的商业化DRAM或闪存芯片及模块产业。一用户、客户或软件开 发者可购买此标准商业化逻辑驱动器及撰写软件码以用于他/她所需的软件的编程 上，例如用于人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数 据库储存或分析、物联网(Internet Of Things,IOT)、工业计算机、虚拟现实(VR)、扩 增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、 微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能，此逻辑驱动器 是一可现场编程的加速器，其在客户端、数据中心或云端中，在AI功能中的训练/ 推测的应用程序中进行现场编程。
本发明另外公开一种将现有逻辑ASIC芯片或COT芯片硬件产业模式经由逻辑 运算驱动器改变成一软件产业模式。在同一创新及应用(算法及/或应用)上，逻辑运 算驱动器从效能、功耗、工程及制造成本应可比现有的常规ASIC芯片或常规COT IC芯片好或相同，标准商业化逻辑驱动器可用于设计ASIC或COT IC芯片的替代 方案，现有的ASIC芯片或COTIC芯片的设计公司或供货商可变成软件开发商或 供货商；他们可能调整以下商业模式：(1)变成软件公司，针对他们的发明或应用(算 法及/或应用)可发展软件及贩卖软件为主，而让他们的客户或用户安装软件至客户 的或用户所拥有的商业化标准逻辑运算器中；及/或(2)仍是贩卖硬件的硬件公司而 没有进行ASIC芯片或COT IC芯片的设计及生产。在情况(2)时，客户或使用者可 安装自我研发的软件可安装在贩卖的标准商业逻辑运算驱动器内的一或多个非易 失性内存IC芯片内，然后再卖给他们的客户或使用者。在(1)情况及和(2)二 种情况下，客户/用户或开发商/公司也可针对所期望写软件原始码在标准商业逻辑 运算驱动器内(也就是将软件原始码安装在标准商业逻辑运算驱动器内的非易失性 内存IC芯片内)，例如在人工智能(Artificial Intelligence,AI)、机器学习、物联网(InternetOf Things,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或 无人驾驶车、电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理 器(CP)等功能。用于系统、计算机、处理器、智能型手机或电子仪器或装置的设计、 制造及(或)产品的公司可变成：(1)贩卖商业化标准硬件的公司，对于本发明而言， 此类型的公司仍是硬件公司，而硬件包括内存驱动器及逻辑运算驱动器；(2)为用户 开发系统及应用软件，而安装在用户自有的商业化标准硬件中，对于本发明而言， 此类型的公司是软件公司；(3)安装第三者所开发系统及应用软件或程序在商业化标 准硬件中以及贩卖软件下载硬件，对于本发明而言，此类型的公司是硬件公司。逻 辑运算驱动器可被编程执行一些功能，像是编程成为一图形芯片或基频芯片，或一 以太网络芯片、或无线(例如802.11ac)芯片、或一AI芯片，此逻辑运算驱动器也可 另外被编程执行人工智能(AI)，机器学习，深度学习，大数据，物联网(IOT)，工业计算机，汽车电子，虚拟现实(VR)、增强现实(AR)，图形处理(GP)， 数字信号处理(DSP)，微控制(MC)和/或中央处理(CP)的全部或任何功能组 合的功能。
本发明另外公开一种将现有系统设计、系统制造及(或)系统产品的产业经由商业化标准逻辑运算器改变成一商业化系统/产品产业，例如像是现在的商业DRAM 产业或闪存产业。现有的系统、计算机、处理器、智能型手机或电子仪器或装置可 变成一商业化标准硬件公司，硬件以内存驱动器及逻辑运算驱动器为主要硬件。内 存驱动器可以是硬盘、闪存驱动器(随身碟)及(或)固态硬盘(solid-state drive)。本发明 中所公开的逻辑运算驱动器可具有数量足够多的输出/输入端(I/Os)，用以支持(支持) 所有或大部分应用程序的编程的I/Os部分。例如执行以下其中之一功能或以下功能 的组合：人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库 储存或分析、物联网(Internet OfThings,IOT)、工业计算机、虚拟现实(VR)、扩增实 境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、 微控制器(MC)或中央处理器(CP)等其它功能。逻辑运算驱动器可包括：(1)针对软件 或应用程序开发商进行编程或配置的I/Os，外部元件经由一或多个外部I/Os或连接 器连接或耦接至逻辑运算驱动器的I/Os进行安装应用程序软件或程序原始码，执行 逻辑运算驱动器的编程或配置；(2)操作、执行或使用者所使用的I/Os去操作，使用 者经由一或多个的外部I/Os或连接器连接或耦接至逻辑运算驱动器的I/Os执行指 令，例如产生制作一微软文书文件(word file)、一简报文件或一电子表格。外部元件 的外部I/Os或连接器连接或耦接至相对应的逻辑运算驱动器I/Os包括一或多个(2,3, 4或大于4)的USB连接端、一或多个IEEE多个单层封装挥发性内存驱动器4连接 端、一或多个以太网络连接端、一或多个音源端或串行端口，例如是RS-232连接 端或COM(通信)连接端、无线收发器I/Os及(或)蓝牙收发器I/Os，连接或耦接至相 对应的逻辑运算驱动器I/Os的外部I/Os可包括用于通讯、连接或耦接至内存驱动器 用途的串行高级技术附件(Serial Advanced Technology Attachment,SATA)连接端或 外部连结(PeripheralComponents Interconnect express,PCIe)连接端。这些用于通讯、 连接或耦接的I/Os可设置、位于、组装或连接在(或至)一基板、一软板或硬板上， 例如一印刷电路板(PrintedCircuit Board,PCB)、一具有连接线路结构的硅基板、一 具有连接线路结构的金属基板、一具有连接线路结构的玻璃基板、一具有连接线路 结构的陶瓷基板或一具有连接线路结构的软性基板。逻辑运算驱动器经由锡凸块或 铜柱或铜凸块，并以类似覆晶(flip-chip)芯片封装制程或使用在液晶显示器驱动器封 装技术的覆晶接合(Chip-On-Film(COF))封装制程，将逻辑运算驱动器设置在基板、 软板或硬板上。现有的系统、计算机、处理器、智能型手机或电子仪器或装置可变 成：(1)贩卖商业化标准硬件的公司，对于本发明而言，此类型的公司仍是硬件公司， 而硬件包括内存驱动器及逻辑运算驱动器；(2)为用户开发系统及应用软件，而安装 在用户自有的商业化标准硬件中，对于本发明而言，此类型的公司是软件公司；(3) 安装第三者所开发系统及应用软件或程序在商业化标准硬件中以及贩卖软件下载 硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另外公开一种商业化标准FPGA IC芯片作为商业化标准逻辑运算器使 用。此商业化标准FPGA IC芯片采用先进的半导体技术或新一世代制程设计及制 造，使其在最小制造成本下能具有小的芯片尺寸及优势的制造合格率，例如比30 纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制程。此 商业化标准FPGA IC芯片的尺寸介于400毫米平方(mm2)与9(mm2)之间、144毫米 (mm2)与16(mm2)之间、75毫米mm2与16mm2之间或50毫米mm2与16mm2之间。 先进的半导体技术或新一世代制程制造的晶体管可以是一鳍式场效晶体管(FIN Field-Effect-Transistor(FINFET))、硅芯片在绝缘体上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗尽的硅芯片在绝缘体上((FDSOI)MOSFET)、薄膜部分耗尽的硅芯 片在绝缘体上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半场效晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常规MOSFET。此商 业化标准FPGA IC芯片可能只能与逻辑运算驱动器内的其它芯片进行通信，其中商 业化标准FPGA IC芯片的输入/输出电路可能只需要小型输入/输出驱动器(多个I/O 驱动器)或输入/输出接收器(I/O多个接收器)，以及小型(或无)静电放电(Electrostatic Discharge(ESD))装置。此小型输入/输出驱动器的输入/输出接收器或输入/输出电路 的驱动能力、负载、输出电容或输入电容介于0.1皮法(pF)至2pF之间、介于0.1pF 至1pF之间。小型ESD装置的大小介于0.05pF至2pF之间、介于0.05pF至1pF之 间例如，一双向(或三态)的输入/输出接垫或电路可包括一ESD电路、一接收器及一 驱动器，其输出电容或输入电容介于0.1pF至2pF之间、介于0.1pF至1pF之间。 全部或大部分的控制及(或)输入/输出电路或单元位外部或不包括在商业化标准 FPGA IC芯片内(例如，关闭-逻辑-驱动器输入/输出电路(off-logic-drive I/O circuits)，亦即为是大型输入/输出电路用于与外部逻辑运算驱动器的电路或元件通 讯)，但可被包括在同一逻辑运算驱动器中的另一专用的控制芯片、一专用输入/输 出芯片或专用控制及输入./输出芯片内，商业化标准FPGA IC芯片中最小(或无)面 积被使用设置控制或输入/输出电路，例如小于15％、10％、5％、1％面积被使用设 置控制或输入/输出电路，或商业化标准FPGA IC芯片中最小(或无)晶体管被使用设 置控制或输入/输出电路，例如晶体管数量小于15％、10％、5％、2％、1％、0.5％或 0.1％被使用设置控制或输入/输出电路，或商业化标准FPGA IC芯片的全部或大部 分的面积使用在(i)逻辑区块设置，其包括逻辑栅矩阵、运算单元或操作单元、及(或) 查找表(Look-Up-Tables,LUTs)及多任务器(多个多任务器)；及(或)(ii)可编程互连接 线(可编程交互连接线)。例如，商业化标准FPGA IC芯片中大于85％、大于90％、 大于99％面积被使用设置逻辑区块(/功能)及可编程互连接线，或是商业化标准 FPGA IC芯片中全部或大部分的晶体管被使用设置逻辑区块(/功能)及(或)可编程互 连接线，例如晶体管数量大于85％、大于90％、大于95％大于99％被用来设置逻辑 区块(/功能)及(或)可编程互连接线。
本发明另一方面公开商业化标准逻辑运算驱动器在一多芯片封装内，此多芯片封装包括商业化标准多个FPGA IC芯片，其中非易失性内存IC芯片用于使用不同 应用所需编程的逻辑计算及(或)运算功能，而商业化标准多个FPGA IC芯片分别为 裸片类型、单一芯片封装或多个芯片封装，每一商业化标准多个FPGA IC芯片可具 有共同标准特征或规格；(1)逻辑区块包括(i)系统栅极，其数目例如大于或等于40M、 80M、200M或400M；(ii)逻辑单元或元件，其数目例如大于或等于256K、512K、 2M、4M、16M或32M；(iii)硬性宏功能电路胞(hard macros)，例如是DSP部分、微 控制器宏单元、多任务器宏单元、由专线所构成的加法器及/或由专线所构成的乘法 器；(iv)内存区块，其位数例如等于或大于4M、40M、200M、400M、800M或2G 位；(2)连接至每一逻辑区块或运算器的输入端的数目可大于或等于4、8、16、32、 64、128或256；(3)电源电压：此电压可介于0.1伏特(V)至7V之间、0.1V至3V 之间、0.1V至2V之间、0.1V至1.5V之间、0.1V至1V之间，或小于或低于或等 于2.5V、2V、1.8V、1.5V或1V；(4)I/O接垫在芯片布局、位置、数量及功能。由 于FPGA芯片是商业化标准IC芯片，FPGA芯片在设计或产品数量可大量减少，因 此，使用在先进半导体技术制造时所需的昂贵光罩或光罩组可大幅减少。例如，针 对一特定技术可减少至3至20组光罩、3至10组光罩或3至5组光罩，因此NRE 及制造的支出可大幅的降低。针对少量的芯片设计或产品，可经由少量的设计及产 品使制造程序可被调整或优化，使其达到非常高的芯片制造合格率。这样的方式类 似现在的先进商业化标准DRAM、或NAND闪存设计及制造程序。此外，芯片库 存管理变得简单、高效率，因此可使FPGA芯片交货时间变得更短，成本效益更高。
本发明另一范例提供在多芯片封装内的标准商业化逻辑驱动器，其包括多个标准商业化FPGA IC芯片及一或多个非挥性内存IC芯片，用于需要通过现场编程的 逻辑、计算及/或处理功能的不同应用上，其中多个标准商业化FPGA IC芯片均为 单芯片或多芯片封装，每一标准商业化FPGA IC芯片可具有如上述所规定的标准共 同特征或规格，类似用于使用在DRAM模块中的于标准DRAM IC芯片，每一标准 商业化FPGA IC芯片更可包括一些额外的(通用的、标准的)I/O引脚或接垫，例如 为(1)一芯片赋能引脚；(2)一输入赋能引脚；(3)一输出赋能引脚；(4)两个输入选择 引脚；及/或(5)两个输出选择引脚，每一标准商业化FPGA IC芯片例如可包括一组 标准的I/O端口，例如4个I/O端口，每一I/O端口可包括64个双向I/O电路 (bi-directional I/O circuits)。
本发明另一方面公开商业化标准逻辑运算驱动器在一多芯片封装，此多芯片封装包括多个商业化标准FPGA IC芯片，其中非易失性内存IC芯片用于使用不同应 用所需编程的逻辑计算及(或)运算功能，而多个商业化标准FPGA IC芯片分别为裸 片类型、单一芯片封装或多个芯片封装，商业化标准逻辑运算驱动器可具有共同标 准特征或规格；(1)逻辑区块包括(i)系统栅极的数目大于或等于40M、80M、200M 或400M；(ii)逻辑单元或元件的数目大于或等于256K、512K、2M、4M、16M或 32M；(iii)硬宏单元(hard macros)，例如是DSP片、微控制器宏单元、多任务器宏单 元、固定线加法器及/或固定线乘法器；(iv)内存区块具有的位数量等于或大于4M、 40M、200M、400M、800M或2G位；(2)电源电压：此电压可介于0.1伏特(V)至 7V之间、0.1V至3V之间、0.1V至2V之间、0.1V至1.5V之间、0.1V至1V之间；(3)I/O接垫在商业化标准逻辑运算驱动器的多芯片封装布局、位置、数量及功能， 其中逻辑运算驱动器可包括I/O接垫、金属柱或凸块，连接至一或多数(2、3、4或 大于4)的USB端口、一或多个IEEE多个单层封装挥发性内存驱动器4端口、一或 多个以太端口、一或多个音源端口或串连端口，例如RS-32或COM端口、无线收 发I/O端口、及/或蓝牙信号收发端口等。逻辑运算驱动器也可包括通讯、连接或耦 接至内存碟的I/O接垫、金属柱或凸块，连接至SATA端口、或PCIs端口，由于逻 辑运算驱动器可商业化标准生产，使得产品库存管理变得简单、高效率，因此可使 逻辑运算驱动器交货时间变得更短，成本效益更高。
本发明另一方面公开在多芯片封装内的商业化标准逻辑运算驱动器更包括一 专用I/O芯片，此专用I/O芯片可使用各种半导体技术设计用来实现及制造，包括 旧的或成熟的技术，例如不先进于、等于或更成熟于20nm或30nm，例如使用22nm、 28nm、40nm、90nm、130nm、180nm、250nm、350nm或500nm的技术节点的技术。 此专用I/O芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于 5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化 标准FPGA IC芯片封装上。使用在专用I/O芯片的晶体管可以是全空乏绝缘上覆硅 (Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗尽硅绝缘体MOSFETs 或常规的MOSFET。使用在专用I/O芯片的晶体管可以是从使用在同一逻辑运算器 中的商业化标准FPGA IC芯片封装不同的，例如专用I/O芯片使用常规MOSFET， 但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管；或是专用I/O芯片使用FDSOI MOSFET，但在同一逻辑运算驱动器内的商业化 标准FPGAIC芯片封装可使用FINFET。专用I/O芯片所使用的电源电压可大于或 等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而在同一逻辑驱动器内的商业化 标准FPGA IC芯片所使用的电源电压可小于或等于2.5V、2V、1.8V、1.5V或1V。 在专用I/O芯片所使用的电源电压可与同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装不同，例如，专用I/O芯片可使用的电源电压为4V，而在同一逻辑运 算驱动器内的商业化标准FPGA IC芯片封装所使用用的电源电压为1.5V，或专用 IC芯片所使用的电源电压为2.5V，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装所使用用的电源电压为0.75V。使用在专用I/O芯片内的场效应晶体管(Field-Effect-Transistors(FETs))的栅极的氧化物层(物理)厚度可大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而使用在逻辑运算驱动器的商业化标准FPGA IC芯片封装内的FETs中栅极氧化物(物理)厚度可小于4.5nm、4nm、3nm或2nm。 使用在专用I/O芯片中的FETs栅极氧化物厚度可与使用在同一辑运算驱动器中的 商业化标准FPGA IC芯片封装内的FETs中栅极氧化物厚度不同，例如，专用I/O 芯片中的FETs栅极氧化物厚度例如为10nm，而使用在同一辑运算驱动器中的商业 化标准FPGA IC芯片封装内的FETs中栅极氧化物厚度例如为3nm，或是专用I/O 芯片中的FETs栅极氧化物厚度例如为7.5nm，而使用在同一辑运算驱动器中的商业 化标准FPGA IC芯片封装内的FETs中栅极氧化物厚度例如为2nm。专用I/O芯片 为逻辑驱动器提供多个输入端、多个输出端及ESD保护器，此专用I/O芯片提供：(i)巨大的多个驱动器、多个接收器或与外界通讯用的I/O电路；(ii)小型的多个驱 动器、多个接收器或与逻辑驱动器内的多个芯片通讯用的I/O电路。多个驱动器、 多个接收器或与外界通讯用的I/O电路的驱动能力、负载、输出电容或输入电容大 于在逻辑驱动器内的小型的多个驱动器、多个接收器或与逻辑驱动器内的多个芯片 通讯用的I/O电路。多个驱动器、多个接收器或与外界通讯用的I/O电路具有驱动 能力、负载、输出电容或输入电容可介于3pF与100pF之间、3pF与30pF之间、 3pF与15pF之间、3pF与10pF之间。小型的多个驱动器、多个接收器或与逻辑驱 动器内的多个芯片通讯用的I/O电路的驱动能力、负载、输出电容或输入电容可介 于0.1pF与2pF之间、0.1pF与1pF之间。专用I/O芯片上的ESD保护器尺寸是大 于同一逻辑驱动器中的商业化标准FPGA IC芯片中的ESD保护器尺寸，在大的专 用I/O芯片中的ESD保护器尺寸可介于0.5pF与15pF之间、0.5pF与10pF之间、 0.5pF与5pF之间，例如，一双向I/O(或三态)接垫、I/O电路可使用在大型I/O驱动 器或接收器、或用于与外界通讯(逻辑驱动器之外)通讯的用的I/O电路可包括一ESD 电路、一接收器及一驱动器，且具有输入电容或输出电容可介于3pF与100pF之 间、3pF与30pF之间、3pF与15pF之间、3pF与10pF之间。例如，一双向I/O(或 三态)接垫、I/O电路可使用在小型I/O驱动器或接收器、或用于与逻辑驱动器内的 多个芯片通讯用的I/O电路可包括一ESD电路、一接收器及一驱动器，且具有输入 电容或输出电容可介于0.1pF与2pF之间、0.1pF与1pF之间。
本发明另一方面公开一开发工具包或工具，作为一使用者或开发者使用(经由)商业化标准逻辑运算驱动器实现一创新技术或应用技术，具有创新技术、新应用概 念或想法的使用者或开发者可购买商业化标准逻辑运算驱动器及使用相对应开发 工具包或工具进行开发，或软件原始码或程序撰写而加载至商业化标准逻辑运算驱 动器中的FGCMOSNVM单元、MRAM单元或RRAM单元中，以作为实现他(或她) 的创新技术或应用概念想法。
本发明另一范例公开在多芯片封装中的逻辑运算驱动器型式可包括标准商业 化FPGA IC芯片，以及更包括一运算IC芯片与(或)计算IC芯片，例如使用先进半 导体技术或先进世代技术设计及制造的一或多个中央处理器(CPU)芯片、一或多个 图形处理器(GPU)芯片、一或多个数字信号处理(DSP)芯片、一或多个张量处理器 (Tensor Processing Unit(TPU))芯片及(或)一或多个特殊应用处理器芯片(APU)，例如 比30纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制 程，例如使用28nm、22nm、16nm、14nm，12nm、10nm、7nm、5nm或3nm的技 术节点的技术，或是比使用在相同逻辑运算驱动器中的FPGA IC芯片更先进的半 导体先进制程。或者，此处理IC芯片及计算IC芯片可以为系统单芯片(SOC)，其 可包括：(1)CPU及DSP单元；(2)CPU及GPU单元；(3)DSP及GPU单元；或(4)CPU、GPU及DSP单元，处理IC芯片及计算IC芯片中的所使用的晶体管可能是FINFET、 FINFETSOI、FDSOI MOSFET、PDSOI MOSFET或一常规MOSFET。另外，处理 IC芯片及计算IC芯片型式可包括封装型式或合并在逻辑运算驱动器内，且处理IC 芯片及计算IC芯片的组合可包括二型的芯片，组合类型如下所示：(1)处理IC芯片 及计算IC芯片中的一型式为CPU芯片及另一型式为GPU芯片；(2)处理IC芯片 及计算IC芯片中的一型式为CPU芯片及另一型式为DSP芯片；(3)处理IC芯片 及计算IC芯片中的一型式为CPU芯片及另一型式为TPU芯片；(4)处理IC芯片 及计算IC芯片中的一型式为GPU芯片及另一型式为DSP芯片；(5)处理IC芯片 及计算IC芯片中的一型式为GPU芯片及另一型式为TPU芯片；(6)处理IC芯片 及计算IC芯片中的一型式为DSP芯片及另一型式为TPU芯片。此外，处理IC芯 片及计算IC芯片型式可包括封装型式或合并在逻辑运算驱动器内，且处理IC芯片 及计算IC芯片的组合可包括三型的芯片，组合类型如下所示：(1)处理IC芯片及 计算IC芯片中的一型式为CPU芯片、另一型式为GPU芯片及另一型式为DSP芯 片型式；(2)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为GPU 芯片及另一型式为TPU芯片型式；(3)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为DSP芯片及另一型式为TPU芯片型式；(4)处理IC芯片及 计算IC芯片中的一型式为GPU芯片、另一型式为DSP芯片及另一型式为TPU芯 片型式；(5)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为GPU 芯片及另一型式为TPU芯片型式。此外，处理IC芯片及计算IC芯片的组合类型 可包括(1)多个GPU芯片，例如2、3、4或大于4个GPU芯片；(2)一或多个CPU 芯片及(或)一或多个GPU芯片；(3)一或多个CPU芯片及(或)一或多个DSP芯片； (4)一或多个CPU芯片及(或)一或多个TPU芯片；或(5)一或多个CPU芯片、及(或)一或多个GPU芯片(或)一或多个TPU芯片，在上述所有的替代方案中，逻辑运算 驱动器可包括一或处理IC芯片及计算IC芯片，及用于高速并联运算及(或)计算功 能的一或多个高速、高带宽及宽位快取SRAM芯片或DRAM IC芯片。例如逻辑驱 动器可包括多个GPU芯片，例如2、3、4或大于4个GPU芯片，及多个宽位宽(wide bit-width)及高带宽(high bandwidth)缓存SRAM芯片或DRAM IC芯片，其中之一 GPU芯片与其中之一SRAM或DRAM IC芯片之间的通讯的位宽度可等或大于64、128、256、512、1024、2048、4096、8K或16K，另一例子，逻辑驱动器可包括多 个TPU芯片，例如是2、3、4或大于4个TPU芯片，及多个宽位宽及高带宽缓存 SRAM芯片或DRAM IC芯片，其中之一TPU芯片与其中之一SRAM或DRAM IC 芯片之间的通讯的位宽度可等或大于64、128、256、512、1024、2048、4096、8K 或16K。
逻辑运算芯片、运算芯片及(或)计算芯片(例如FPGA、CPU、GPU、DSP、APU、 TPU及(或)AS IC芯片)及高速高带宽的SRAM、DRAM或NVM芯片中的通讯、连 接或耦接通过(经由)载板(中介载板)中的FISIP及(或)SISIP，其连接及通讯方式与在 相同芯片中的内部电路相似或类式，其中FISIP及(或)SISIP将于后续的公开中说明。
或者，逻辑运算芯片、运算芯片及(或)计算芯片(例如FPGA、CPU、GPU、DSP、 APU、TPU及(或)AS IC芯片)及高速高带宽的SRAM、DRAM或NVM芯片中的通 讯、连接或耦接使用小型I/O驱动器及小型接收器经由载板(中介载板)中的FISIP及 (或)SISIP连接，小型I/O驱动器、小型接收器或I/O电路的驱动能力、负载、输出 电容或输入电容可介于0.01pF与10pF之间、0.05pF与5pF之间或0.01pF与2pF之 间，或是小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一双向I/O(或 三向)接垫、I/O电路可使用在小型I/O驱动器、接收器或I/O电路与逻辑运算驱动 器中的高速高带宽逻输运算芯片及内存芯片之间的通讯，及可包括一ESD电路、一 接收器及一驱动器，且具有输入电容或输出电容可介于0.01pF与10pF之间、0.05pF 与5pF之间、0.01pF与2pF之间，或小于10pF、5pF、3pF、2pF、1pF、0.5pF 或0.1pF。
本发明另一方面提供在一多芯片封装中的逻辑驱动器更包括一高速DRAM芯 片用于存取用于处理功能或计算功能的数据，此DRAM芯片可使用先进于或等于 40nm半导体技术世代的技术制造，例如先进行40nm、30nm、20nm、15nm或10nm， DRAM芯片的密度(density)可等于或大于64兆位(MB)，例如大于64MB、128MB、 256MB、1GB、4GB、8GB、16GB、32GB、128GB、256GB或256GB，在处理 或计算中的数据可从储存在DRAM芯片中储取且从处理及计算产生的结果值可储 存在DRAM芯片中。
本发明另一范例公开一中介载板(中介载板)用于逻辑运算驱动器的多芯片封装的覆晶组装或封装，此多芯片封装依据多芯片在中介载板(multiple-Chips-On-an-中 介载板(COIP))的覆晶封装方法制造，COIP多芯片封装内的中介载板或基板包括： (1)高密度的交互连接线用于黏合或封装在中介载板上的覆晶组装中多个芯片之间 的扇出(fan-out)绕线及交互连接线的用；(2)多个微金属接垫及凸块或金属柱位于高 密度的交互连接在线。IC芯片或封装可被覆晶组装、黏合或封装至中介载板，其 中IC芯片或封装包括上述提到的标准商业化FPGA芯片、非易失性芯片或封装、 专用控制芯片、专用I/O芯片、专用控制芯片及专用I/O芯片、IAC、DCIAC、 DCDI/OIAC芯片及(或)运算IC芯片及(或)计算IC芯片，例如是CPU芯片、GPU 芯片、DSP芯片、TPU芯片或APU芯片。
本发明另一范例提供一方法，依据覆晶组装多芯片封装技术及制程，使用具有FISIP、微铜凸块或铜柱及TSVs的中介载板，可形成逻辑运算驱动器在COIP多芯 片封装中。
本发明另一范例公开在多芯片封装中的逻辑运算驱动器型式可更包括一或多 个专用可编程非易失性内存(dedicated programmable NVM(DPNVM))，DPNVM芯 片包括浮栅CMOS非易失性内存(FG CMOS NVM),磁阻式非易失性内存(MRAM) 或及交叉点开关，及被用于作为逻辑驱动器中电路之间或交互连接线之间的交互连 接线编程，例如是标准商业化FPGA芯片的交互连接线之间的交互连接线编程，可 编程交互连接线包括中介载板(FISIP的及(或)SISIP的)上或上方的，且在芯片(例如 是标准商业化FPGA芯片)之间的交互连接金属线或连接线，其具有FISIP的或SISIP 的且位于交互连接金属线或连接线中间的交叉点开关电路，例如FISIP的及 (或)SISIP的n条金属线或连接线输入至一交叉点开关电路，及FISIP的及(或)SISIP 的m条金属线或连接线从交叉点开关电路输出，交叉点开关电路被设计成FISIP的 及(或)SISIP的n条金属线或连接线中每一金属线或连接线可被编程为连接至FISIP 的及(或)SISIP的m条金属线或连接线中的任一条金属线或连接线，交叉点开关电 路可经由储存在内存中的编程原始码控制，内存例如是在DPNVM芯片中的 FGCMOS NVM、MRAM或RRAM单元，在FGCMOS NVM、MRAM或RRAM单 元中的储存(编程)数据可使用在编程FISIP或SISIP的金属线或连接线的”连接”或” 不连接”的编程，交叉点开关与上述标准商业化FPGA IC芯片中的说明相同，各型 的交叉点开关的细节在上述FPGA IC芯片的段落中公开或说明，交叉点开关可包 括：(1)n型及p型晶体管成对电路；或(2)多任务器及切换缓冲器，在(1)之中，当储 存在FGCMOS NVM、MRAM或RRAM单元中的数据被编程在”1”时，一n型及p 型成对晶体管的通过/不通电路切换成”导通”状态，及连接至通过/不通电路的二端(分别为成对晶体管的源极及漏极)的FISIP的及(或)SISIP的二金属线或连接线为连 接状态，而储存在FGCMOS NVM、MRAM或RRAM单元中的数据被编程在”0”时， 一n型及p型成对晶体管的通过/不通电路切换成”不导通”状态，连接至通过/不通电 路的二端(分别为成对晶体管的源极及漏极)的FISIP的及(或)SISIP的二金属线或连 接线为不连接状态，在(2)时，多任务器从n输入选择其中之一作为其输出，然后输 出至开关缓冲器内。当储存在FGCMOSNVM、MRAM或RRAM单元中的数据被 编程在”1”时，在切换缓冲器内的控制N-MOS晶体管及控制P-MOS晶体管切换成” 导通”状态，在输入金属线的数据被导通至交叉点开关的输出金属线，及连接至交叉 点开关的二端点的FISIP的及(或)SISIP的二金属线或连接线为连接或耦接；当储存 在FGCMOS NVM、MRAM或RRAM单元中的数据被编程在”0”时，在切换缓冲器 内的控制N-MOS晶体管及控制P-MOS晶体管切换成”不导通”状态，在输入金属线 的数据不导通至交叉点开关的输出金属线，及连接至交叉点开关的二端点的FISIP 的及(或)SISIP的二金属线或连接线为不连接或耦接。DPI芯片包括FGCMOS NVM、 MRAM、RRAM单元及交叉点开关，FGCMOS NVM、MRAM、RRAM单元及交叉 点开关用于逻辑运算驱动器内标准商业化FPGA芯片之间FISIP的及(或)SISIP的金 属线或连接线的可编程交互连接线，或者，DPI芯片包括FGCMOS NVM、MRAM、 RRAM单元及交叉点开关用于逻辑运算驱动器内的标准商业化FPGA芯片与 TPVs(例如TPVs底部表面)之间FISIP的及(或)SISIP的金属线或连接线的可编程交 互连接线，如上述相同或相似的公开的方法。在FGCMOS NVM、MRAM、RRAM 单元及交叉点开关内储存的(编程)数据用于编程二者之间的连接或不连接，例如： (i)FISIP的及(或)SISIP的第一金属线、连接线或网连接至在逻辑运算驱动器中一或 多个IC芯片上的一或多个微铜柱或凸块，及(或)连接至中介载板的TSVs上(或下 方)一或多个金属接垫、金属柱或凸块，及(ii)FISIP的及(或)SISIP的第二金属线、 连接线或网连接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的公开 的方法。根据上述公开内容，TPVs为可编程，也就是说，上述公开内容提供可编 程的TPVs，可编程的TPVs或者可用在可编程交互连接线，包括用在逻辑运算驱动 器的FPGA芯片上的FGCMOS NVM、MRAM、RRAM单元及交叉点开关，可编程 TPV可被(经由软件)编程为(i)连接或耦接至逻辑运算驱动器的一或多个IC芯片中 之一或多个微铜柱或凸块(为此连接至SISC的及(或)FISC的金属线或连接线，及(或) 多个晶体管)，及(或)(ii)连接或耦接至逻辑运算驱动器的中介载板的TSVs上(或下方) 的一或多个铜接垫、铜柱或焊锡铜凸块，当位于逻辑运算驱动器背面上的一铜接垫、 焊锡铜凸块或铜柱(在BISD上或上方)连接至可编程TPV、金属接垫、凸块或柱(在 BISD上或上方)变成一可编程金属凸块或柱(在BISD上或上方)，位于逻辑运算驱动 器背面上的可编程的铜接垫、焊锡铜凸块或铜柱(在BISD上或上方)可经由编程及通 过可编程TPV连接或耦接至(i)位于逻辑运算驱动器的一或多个IC芯片(为此连接 至SISC的及(或)FISC的)正面(具有多个晶体管的一侧)之一或多个微铜柱或凸块； 及(或)(ii)在逻辑运算驱动器的中介载板上(或下方)的多个金属接垫、凸块或柱。或 者，DPSRAM芯片包括FGCMOS NVM、MRAM、RRAM单元及交叉点开关，其 可用于在逻辑运算驱动器的中介载板的TSVs上(或下方)的多个金属接垫、柱或凸块 之间的FISIP的及(或)SISIP的金属线或连接线的可编程交互连接线，以及在逻辑运 算驱动器的一或多个IC芯片上一或多个微铜柱或凸块，如上述相同或相似的公开 的方法。在FGCMOS NVM、MRAM、RRAM单元内储存(或编程)的数据可用于二 者之间的”连接”或”不连接”的编程，例如：(i)FISIP的及(或)SISIP的第一金属线、 连接线或网连接至在逻辑运算驱动器的一或多个IC芯片上之一或多个微铜柱或凸 块，及(或)连接中介载板上(或下方)多个金属接垫、柱或凸块，及(ii)FISIP的及 (或)SISIP的一第二金属线、连接线或网连接或耦接至中介载板的TSVs上(或下方) 多个金属接垫、柱或凸块，如上述相同或相似的公开的方法。根据上述公开内容， 中介载板上(或下方)多个金属接垫、柱或凸块也可编程，换句话说，本发明上述公 开内容提供的中介载板的TSVs上(或下方)多个金属接垫、柱或凸块是可编程，位于 中介载板上(或下方)可编程的多个金属接垫、柱或凸块或者可用在可编程交互连接 线，包括用在逻辑运算驱动器的FPGA芯片上的5T SRAM单元或6T SRAM单元及 交叉点开关，位于中介载板上(或下方)可编程的多个金属接垫、柱或凸块可经由编 程，连接或耦接逻辑运算驱动器的一或多个IC芯片(为此连接至SISC的及(或)FISC 的金属线或连接线，及(或)多个晶体管)的一或多个微铜柱或凸块。
或者，DPI芯片包括FGCMOS NVM、MRAM、RRAM单元及交叉点开关用于 逻辑运算驱动器内的标准商业化FPGA芯片与TPVs(例如TPVs底部表面)之间FISIP 的及(或)SISIP的金属线或连接线的可编程交互连接线，如上述相同或相似的公开的 方法。在FGCMOS NVM、MRAM或RRAM单元内储存的(编程)数据用于编程二者 之间的连接或不连接，例如：(i)FISIP的及(或)SISIP的第一金属线、连接线或网连 接至在逻辑运算驱动器中一或多个IC芯片上的一或多个微铜柱或凸块，及(或)连接 至中介载板的TSVs上(或下方)一或多个金属接垫、金属柱或凸块，及(ii)FISIP的 及(或)SISIP的第二金属线、连接线或网连接至或耦接至一TPV(例如TPV底部表面)， 如上述相同或相似的公开的方法。根据上述公开内容，TPVs为可编程，也就是说， 上述公开内容提供可编程的TPVs，可编程的TPVs或者可用在可编程交互连接线， 包括用在逻辑运算驱动器的FPGA芯片上的FGCMOS NVM、MRAM、RRAM单元 及交叉点开关，可编程TPV可被(经由软件)编程为(i)连接或耦接至逻辑运算驱动 器的一或多个IC芯片中之一或多个微铜柱或凸块(为此连接至SISC的及(或)FISC 的金属线或连接线，及(或)多个晶体管)，及(或)(ii)连接或耦接至逻辑运算驱动器的 中介载板的TSVs上(或下方)的一或多个铜接垫、铜柱或焊锡铜凸块，当位于逻辑运 算驱动器背面上的一铜接垫、焊锡铜凸块或铜柱(在BISD上或上方)连接至可编程 TPV、金属接垫、凸块或柱(在BISD上或上方)变成一可编程金属凸块或柱(在BISD 上或上方)，位于逻辑运算驱动器背面上的可编程的铜接垫、焊锡铜凸块或铜柱(在 BISD上或上方)可经由编程及通过可编程TPV连接或耦接至(i)位于逻辑运算驱动器 的一或多个IC芯片(为此连接至SISC的及(或)FISC的)正面(具有多个晶体管的一侧) 之一或多个微铜柱或凸块；及(或)(ii)在逻辑运算驱动器的中介载板上(或下方)的多 个金属接垫、凸块或柱。
本发明另一范例提供单层封装或堆栈型式的逻辑运算驱动器，其包括IC芯片、 逻辑区块(包括LUTs、多任务器、交叉点开关、开关缓冲器、多个逻辑运算电路、 多个逻辑运算栅及(或)多个计算电路)及(或)内存单元或阵列，此逻辑运算驱动器沉 浸在一具有超级丰富交互连接线的结构或环境内，逻辑区块(包括LUTs,多任务器、 交叉点开关、多个逻辑运算电路、多个逻辑运算栅及(或)多个计算电路)及(或)标准 商业化FPGA IC芯片(及(或)其它在单层封装或堆栈型式的逻辑运算驱动器)内的内 存单元或阵列沉浸在一可编程的3D沉浸式IC交互连接线环境(IIIE)，逻辑运算驱 动器封装中的可编程的3D IIIE提供超级丰富交互连接线结构或环境，包括：(1)IC 芯片内的FISC、SISC及微铜柱或凸块；(2)中介载板或基板的TSVs，及FISIP及 SISIP、TPVs及微铜柱或凸块；(3)中介载板的TSVs上或下方的多个金属接垫、柱 或凸块；(4)BISD；及(5)在BISD上或上方的铜接垫、铜柱或凸块或焊锡铜凸块，可 编程3D IIIE提供可编程3度空间超级丰富的交互连接线结构或系统，包括：(1)FISC、 SISC、FISIP及(或)SISIP及(或)BISD提供交互连接线结构或系统在x-y轴方向，用于交互连接或耦接在同一FPGA IC芯片内的或在单层封装逻辑运算驱动器内的不 同FPGA芯片的逻辑区块及(或)内存单元或阵列，在x-y轴方向的金属线或连接线 的交互连接线在交互连接线结构或系统是可编程的；(2)多个金属结构包括(i)在FISC 及SISC内的金属栓塞；(ii)在SISC上的微金属柱或凸块；(iii)在FISIP及SISIP内 的金属栓塞；(iv)在SISIP上的金属柱及凸块；(v)TSVs；(vi)在中介载板的TSVs上 或下的多个金属接垫、柱或凸块；(vii)TPVs；(viii)在BISD内的金属栓塞；及/或(ix) 在BISD上或上方的铜接垫、铜柱或凸块或焊锡铜凸块提供交互连接线结构或系统 在z轴方向，用于交互连接或耦接逻辑区块，及(或)在不同FPGA芯片内的或在堆 栈逻辑运算驱动器中不同单层封装逻辑运算驱动器堆栈封装内的内存单元或阵列， 在z轴方向的交互连接线系统内的交互连接线结构也是可编程的，在极低的成本下， 可编程3D IIIE提供了几乎无限量的晶体管或逻辑区块、交互连接金属线或连接线 及内存单元/开关，可编程3D IIIE相似或类似人类的头脑：(i)多个晶体管及(或)逻辑 区块(包括多个逻辑运算栅、逻辑运算电路、计算操作单元、计算电路、LUTs及或 交叉点开关)及或交互连接线等为相似或类似神经元(多个细胞体)或多个神经细胞；(ii)FISC的或SISC的金属线或连接线是相似或类似树突(dendrities)连接至神经元(多个细胞体)或多个神经细胞，微金属柱或凸块连接至接收器用于FPGA IC芯片内逻 辑区块(包括多个逻辑运算栅、逻辑运算电路、计算操作单元、计算电路、LUTs及(或) 交叉点开关)的多个输入为相似或类似突触末端的突触后细胞：(iii)长距离的多个连 接经由FISC的金属线或连接线、SISC、FISIP及(或)SISIP、及(或)BISD、及金属栓 塞、多个金属接垫、柱或凸块、包含在SISC上的微铜柱或凸块、TSV、中介载板 的TSVs上或下方的多个金属接垫、柱或凸块、TPVs、及(或)铜接垫、多个金属柱 或凸块或在BISD上或上方的焊锡铜凸块形成，其相似或类似轴突(axons)连接至神 经元(多个细胞体)或多个神经细胞，微金属柱或凸块连接至多个驱动器或发射器用 于FPGA IC芯片内的逻辑区块(包括多个逻辑运算栅、逻辑运算电路、计算操作单 元、计算电路、LUTs及(或)交叉点开关)的多个输出，其相似或类似于在轴突末端 的多个突触前细胞(pre-synaptic cells)。
本发明另一方面提供具有相似或类似多个连接、交互连接线及(或)多个人脑功能的可编程的3D IIIE：(1)多个晶体管及(或)多个逻辑区块(包括多个逻辑运算栅、 逻辑运算电路、计算操作单元、计算电路、LUTs及(或)多个交叉点开关)是相似或 类似神经元(多个细胞体)或多个神经细胞；(2)多个交互连接线结构及逻辑运算驱动 器的结构为相似或类似树突(dendrities)或轴突(axons)连接至神经元(多个细胞体)或 多个神经细胞，多个交互连接线结构及(或)逻辑运算驱动器结构包括(i)FISC的金属 线或连接线、SISC、FISIP及/或SISIP、及BISD及(或)(ii)微型铜柱或凸块、在中 介载板或基板上或下方的多个金属柱或凸块、TPVS、及(或)多个铜接垫、在BISD 上或上方的铜柱或凸块或焊锡凸块，一类轴突(axon-like)交互连接线结构及(或)逻辑 运算驱动器结构连接至一逻辑运算单元或操作单元的驱动输出或发射输出(一驱动 器)，其具有一结构像是一树状结构，包括：(i)一主干或茎连接至逻辑运算单元或操 作单元；(ii)从主干分支而出的多个分支，每个分支的末端可连接或耦接至其它多个 逻辑运算单元或操作单元，可编程多个交叉点开关(多个FPGA IC芯片的或(及)多 个DPNVMs芯片的多个FGCMOS NVM单元,MRAM or RRAM/多个开关，或多个 DPNVMs芯片)用于控制主干与每个分支的连接或不连接；(iii)从多个分支再分支出 来的子分支，而每一子分支的末端可连接或耦接至其它多个逻辑运算单元或操作单元，可编程多个交叉点开关(多个FPGA IC芯片的或(及)多个DPNVM的多个FGCMOS NVM单元,MRAM or RRAM/多个开关，或多个DPNVM)用于控制主干 与其每一分支之间的”连接”或”不连接”，一枝蔓状交互连接线结构及(或)逻辑运算驱 动器的结构连接至一逻辑运算单元或操作单元的接收或感测输入(一接收器)，及枝 蔓状交互连接线结构具有一结构类似一灌木(shrub or bush)：(i)一短主干连接至一逻 辑单元或操作单元；(ii)从主干分支出来多个分支，多个可编程开关(多个FPGA IC 芯片的或(及)多个DPNVM的多个FGCMOS NVM单元,MRAM or RRAM/多个开 关，或多个DPNVM)用于控制主干或其每一分支之间的”连接”或”不连接”，多个类 枝蔓状交互连接线结构连接或耦接至逻辑运算单元或操作单元，类枝蔓状交互连接 线结构的每一分支的末端连接或耦连至类轴突结构的主干或分支的末端，逻辑运算 驱动器的类枝蔓状交互连接线结构可包括多个FPGA IC芯片的多个FISC及SISC。
本发明另一方面提供用于系统/机器除了可使用sequential、parallel、pipelined 或Von Neumann等计算或处理系统结构及/或算法之外，也可使用整体及可变的内 存单元及逻辑单元，来进行计算或处理的一可重新配置可塑性(或弹性)及/或整体架构，本发明提供具有可塑性(或弹性)及整体性的一可编程逻辑运算器(逻辑驱动器)， 其包括存储单元及逻辑单元，以改变或重新配置在内存单元中的逻辑功能、及/或计 算(或处理)架构(或算法)，及/或存储(数据或信息)，逻辑驱动器的可塑性及完整性的 特性相似或类似于人类大脑，大脑或神经具有可塑性(或弹性)及完整性，大脑或神 经许多方面在成年时可以改变(或是说”可塑造”或”弹性”)及可重新配置。如上述说明 的逻辑驱动器(或FPGAIC芯片)提供用于固定硬件(given fixed hardware)改变或重 新配置逻辑功能及/或计算(或处理)的整体结构(或算法)的能力，其中是使用储存在 附近的编程内存单元(PM)中的多个存储(数据或讯息)达成，在该逻辑驱动器(或 FPGA IC芯片)中，储存在PM的内存单元内的存储(数据或讯息)可用于改变或重配 置逻辑功能及/或计算/处理的架构(或算法)，而储存在多个内存单元中的一些其它存 储(数据或讯息)仅用于数据或讯息(数据存储单元,DM)。
本发明另一范例提供一在多芯片封装中的标准商业化内存驱动器、封装或封装驱动器、装置、模块、硬盘、硬盘驱动器、固态硬盘或固态硬盘驱动器(以下简称驱 动器)，包括多个标准商业化非易失性内存IC芯片用于数据储存。即使驱动器的电 源关闭时，储存在标准商业化非易失性内存芯片驱动器中的数据仍然保留，多个非 易失性内存IC芯片包括一祼晶型式或一封装型式的多个NAND快闪芯片，或者， 多个非易失性内存IC芯片可包括裸晶型式的或封装型式的NVRAMIC芯片， NVRAM可以是铁电随机存取内存(FerroelectricRAM(FRAM))，磁阻式随机存取内 存(Magnetoresistive RAM(MRAM))、可变电阻式随机存取内存(RRAM)、相变化内 存(Phase-change RAM(PRAM))，标准商业化内存驱动器由COIP封装构成，其中是 以上述段落所述的说明中，使用在形成标准商业化逻辑运算驱动器中同样或相似的 多个COIP封装制程制成，COIP封装的流程步骤如下：(1)提供非易失性内存IC芯片，例如多个标准商业化NAND快闪IC芯片、一中介载板，然后覆晶封装或接合 IC芯片在中介载板上；(2)每一NAND快闪芯片可具有一标准内存密度、内量或尺 寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512 Gb，其中”b”为位，NAND快闪芯片可使用先进NAND快闪技术或下一世代制程技 术或设计及制造，例如，技术先进于或等于40nm、28nm、20nm、16nm及(或)10nm， 其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存 (multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存 (triple Level cells TLC))。3D NAND结构可包括多个NAND存储单元的堆栈层(或 级)，例如大于或等于4、8、16、32NAND存储单元的堆栈层。每一NAND快闪芯 片被封装在内存驱动器内，其可包括微铜柱或凸块设置在多个芯片的上表面，微铜 柱或凸块的上表面具有一水平面位于多个芯片中位于最顶层的绝缘介电层的上表 面的水平面之上，其高度例如是介于3μm至60μm之间、介于5μm至50μm之间、 介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm 至15μm之间或是介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm 或3μm，多个芯片以覆晶方式封装或接合中介载板，其中具有多个晶体管的芯片的 表面或一侧朝下；(2)如果存在可可通过以下方法，例如旋涂，网版印刷，滴注或晶圆或面板型式中的压模，可利用一材料、树脂、或化合物填入多个芯片之间的间 隙及覆盖在多个芯片的背面及TPVs的上表面，使用CMP的步骤及研磨步骤平坦化 应用材料、树脂或化合物的表面至IC芯片的所有背面的上表面及TPVs的上表面 全部被曝露；(3)经由晶圆或面板制程形成一BISD在平坦化应用材料、树脂或化合 物上，及TPVs曝露的上表面；(4)形成铜接垫、多个金属接垫、柱或凸块在BISD 上；(5)形成铜接垫、多个金属接垫、柱或凸块或焊锡铜凸块在中介载板的TSVs上 或下方；(6)切割己完成的晶圆或面板，包括经由在二相邻的内存驱动器之间的材料 或结构分开、切开，此材料或化合物(例如为聚合物)填在二相邻内存驱动器之间的 多个芯片被分离或切割成单独的内存驱动器。
本发明另一范例提供在多芯片封装内的标准商业化内存驱动器，其包括多个标准商业化挥发性IC芯片用于数据储存，其中137包括祼晶型式或封装型式的多个 DRAM IC芯片，标准商业化DRAM内存驱动器是由COIP形成，可使用上述段落 公开及说明利用相同或相似的COIP封装制程形成逻辑运算驱动器步骤，其流程步 骤如下：(1)提供标准商业化DRAM IC芯片及一中介载板，然后覆晶封装或接合IC 芯片在中介载板上，每一DRAM IC芯片可具有一标准内存密度、内量或尺寸大于 或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb， 其中”b”为位，DRAM快闪芯片可使用先进DRAM快闪技术或下一世代制程技术或 设计及制造，例如，技术先进于或等于40nm、28nm、20nm、16nm及(或)10nm， 所有的多个DRAM IC芯片被封装在内存驱动器内，其可包括微铜柱或凸块设置在 多个芯片的上表面，微铜柱或凸块的上表面具有一水平面位于多个芯片中位于最顶 层的绝缘介电层的上表面的水平面之上，其高度例如是介于3μm至60μm之间、介 于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm 至20μm之间、介于5μm至15μm之间或是介于3μm至10μm之间，或大于或等于 30μm、20μm、15μm、5μm或3μm，多个芯片以覆晶方式封装或接合中介载板，其 中具有多个晶体管的芯片的表面或一侧朝下；(2)可通过以下方法，例如旋涂，网版印刷，滴注或晶圆或面板型式中的压模，可利用一材料、树脂、或化合物填入多个 芯片之间的间隙及覆盖在多个芯片的背面及TPVs的上表面，使用CMP的步骤及研 磨步骤平坦化应用材料、树脂或化合物的表面至全部多个芯片的所有背面的表面及 全部TPVs的上表面全部被曝露；(3)经由晶圆或面板制程形成一BISD在平坦化应 用材料、树脂或化合物上，及TPVs曝露的上表面；(4)形成铜接垫、多个金属接垫、 柱或凸块在BISD上；(5)形成铜接垫、多个金属接垫、柱或凸块或焊锡铜凸块在中 介载板的TSVs上或下方；(6)切割己完成的晶圆或面板，包括经由在二相邻的内存 驱动器之间的材料或结构分开、切开，此材料或化合物(例如为聚合物)填在二相邻 内存驱动器之间的多个芯片被分离或切割成单独的内存驱动器。
在逻辑运算驱动器及内存驱动器或装置的所有替代的方案中，单层封装逻辑运算驱动器可包括一或多个处理IC芯片及计算IC芯片及单层封装内存驱动器，其中 单层封装内存驱动器可包括一或多个高速、高带宽及宽位快取SRAM芯片、DRAM 或NVM芯片(例如，MRAM或RRAM或PRAM)可高速平行处理及(或)计算，例如， 单层封装逻辑运算驱动器可包括多个GPU芯片，例如是2、3、4或大于4个GPU 芯片，及单层封装内存驱动器可包括多个高速、高带宽及宽位快取SRAM芯片、 DRAM IC芯片或NVM芯片，一GPU芯片与SRAM、DRAM或NVM芯片(其中之 一)之间的通讯通过上述公开及说明的堆栈结构，其数据位带宽可大于或等于64、128、256、512、1024、2048、4096、8K或16K，举另一个例子，逻辑运算驱动器 可包括多个TPU芯片，例如是2、3、4或大于4个TPU芯片，及单层封装内存驱 动器可包括多个高速、高带宽及宽位快取SRAM芯片、DRAM IC芯片或NVM芯 片，一TPU芯片与SRAM、DRAM或NVM芯片(其中之一)之间的通讯是通过上述 公开及说明的堆栈结构，其数据位带宽可大于或等于64、128、256、512、1024、 2048、4096、8K或16K。
一逻辑运算、处理及(或)计算芯片(例如FPGA、CPU、GPU、DSP、APU、TPU 及(或)ASIC芯片)及一高速、高带宽及宽位的SRAM、DRAM或NVM芯片之间的 通讯、连接或耦接是通过如上述公开及说明的堆栈结构，其通讯或连接方式与同一 芯片内的多个内部电路相同或相似，或者，一逻辑运算、处理及(或)计算芯片(例如 FPGA、CPU、GPU、DSP、APU、TPU及(或)ASIC芯片)及一高速、高带宽及宽位 的SRAM、DRAM或NVM芯片之间的通讯、连接或耦接通过如上述公开及说明的 多个堆栈结构，其使用小型I/O驱动器及(或)接收器，小型I/O驱动器、小型接收器 或I/O电路的驱动能力、负载、输出电容或输入电容可介于0.1pF与2pF之间、0.1pF 与1pF之间，例如，一双向I/O(或三向)接垫、I/O电路可使用在小型I/O驱动器、 接收器或I/O电路使用在逻辑运算驱动器及内存堆栈驱动器内的宽位宽、高速、高 带宽及宽位的逻辑运算驱动器及内存芯片之间的通讯，其包括一ESD电路、接收器 及驱动器，且具有输入电容或输出电容可介于0.1pF与2pF之间、0.1pF与1F之间、 0.01pF与2pF之间，或小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
将经由对说明性实施例、随附图式及权利要求范围的以下详细描述的评述，使 本发明的此等以及其他元件、步骤、特征、效益及优势变得明朗。当以下描述连同 随附图式一起阅读时，可更充分地理解本发明的配置，该等随附图式的性质应视为 说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明的原理。
图式揭示本发明的说明性应用电路、芯片结构及封装结构。其并未阐述所有应 用电路、芯片结构及封装结构。可另外或替代使用其他应用电路、芯片结构及封装 结构。为节省空间或更有效地说明，可省略显而易见或不必要的细节。相反，可实 施一些应用电路而不揭示所有细节。当相同数字出现在不同图式中时，其指相同或 类似元件或步骤。
附图说明
当以下描述连同随附图式一起阅读时，可更充分地理解本发明的配置，该等随 附图式的性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本 发明的原理。
图式揭示本发明的说明性应用电路、芯片结构及封装结构。其并未阐述所有应 用电路、芯片结构及封装结构。可另外或替代使用其他应用电路、芯片结构及封装 结构。为节省空间或更有效地说明，可省略显而易见或不必要的细节。相反，可实 施一些应用电路而不揭示所有细节。当相同数字出现在不同图式中时，其是指相同 或类似元件或步骤。
图1A至图1C为本发明实施例中第一类型的多个非易失性内存单元电路图及结 构示意图。
图2A至图2C为本发明实施例中第二类型的多个非易失性内存单元电路图及结 构示意图。
图3A至图3C为本发明实施例中第三类型的多个非易失性内存单元电路图及结 构示意图。
图4A至图4C为本发明实施例中第四类型的多个非易失性内存单元电路图及结 构示意图。
图5A至图5D为本发明实施例中第五类型的多个非易失性内存单元电路图及结 构示意图。
图6A至图6C为本发明实施例中电阻式随机存取内存(RRAM)的各种结构示意 图。
图6D为本发明实施例中电阻式随机存取内存(RRAM)的各种状态示意图。
图6E为本发明实施例中第六类型非易失性内存单元的第一种替代方案的电路 示图。
图6F为本发明实施例中第六类型的多个非易失性内存单元的结构示意图。
图6G为本发明实施例中第六类型非易失性内存单元的第二种替代方案的电路 示图。
图7A至图7D为本发明实施例中磁阻式随机存取内存(MRAM)的各种结构示意 图。
图7E为本发明实施例中第七类型非易失性内存单元的第一种替代方案的电路 示图。
图7F为本发明实施例中第七类型的多个非易失性内存单元的结构示意图。
图7G为本发明实施例中第七类型非易失性内存单元的第二种替代方案的电路 示图。
图7H为本发明实施例中第七类型非易失性内存单元的第三种替代方案的电路 示图。
图7I为本发明实施例中第七类型的多个非易失性内存单元的结构示意图。
图7J为本发明实施例中第七类型非易失性内存单元的第四种替代方案的电路示图。
图8A为本发明实施例中可编程区块的中继器(Repeater)的电路示意图。
图8B为本发明实施例中可编程区块的切换架构的电路示意图。
图8C至图8D为本发明实施例中鳍式场效应晶体管的结构示意图。
图9为根据本申请案的实施例所绘示的通过/不通开关的电路图
图10A为根据本申请案的实施例所绘示的第一型多路复用器的电路图
图10B为根据本申请案的实施例所绘示的第二型多路复用器的电路图。
图10C为根据本申请案的实施例所绘示的多路复用器的电路图。
图11为根据本申请案的实施例所绘示的由多个多路复用器所组成的交叉点开 关的电路图。
图12A为根据本申请案的实施例所绘示的大型I/O电路的电路图。
图12B为根据本申请案的实施例所绘示的小型I/O电路的电路图。
图13为根据本申请案的实施例所绘示的可编程逻辑区块的方块图。
图14为根据本申请案的实施例所绘示的或(OR)逻辑驱动器的操作运算图。
图15绘示根据图6所示的或(OR)逻辑驱动器的查找表(LUT)。
图16为根据本申请案的实施例所绘示的由通过/不通开关所编程的可编程交互连接线的方块图。
图17为根据本申请案的实施例所绘示的由交叉点开关编程的可编程交互连接 线的线路图。
图18为根据本申请案的实施例所绘示的商品化标准现场可编程门阵列(FPGA) 集成电路(IC)芯片的上视方块图。
图19为根据本申请案的实施例所绘示的专用于可编程交互连接的集成电路(IC)芯片的上视图。
图20为根据本申请案的实施例所绘示的第一型商品化标准逻辑运算驱动器的 上视示意图。
图21为根据本申请案的实施例所绘示的第二型商品化标准逻辑运算驱动器的 上视示意图。
图22为根据本申请案的实施例所绘示的在逻辑运算驱动器中各种连接形式的 示意图。
图23A为本发明实施例中半导体晶圆剖面图。
图23B为本发明实施例中以双镶嵌制程(double damascene process)形成第一交互 连接线结构的剖面图。
图24为本发明实施例中芯片的第二交互连接线结构剖面图，其中第二交互连接线结构具有交互连接线金属层及多个聚合物层。
图25A为本发明实施例中形成一具有一第一类型金属栓塞的中介载板制程剖面图。
图25B至图25E为本发明实施例中形成多芯片在中介载板上的逻辑运算驱动器 的剖面示意图。
图26A为本发明实施例中形成TPVs及多个微型凸块在中介载板上的剖面示意 图。
图26B为本发明实施例中形成具有多个封装层穿孔的逻辑运算驱动器的剖面示意图。
图27为本发明实施例中形成具有背面金属交互连接线结构的COIP逻辑运算驱 动器的剖面示意图。
图28为本发明实施例中在POP组装内的多个逻辑运算驱动器的各种连接的剖面图。
图29A至图29B为本发明实施例中各种标准商业化存储器驱动器的上视图。
图30A至图30B为本发明实施例中多个COIP逻辑运算及存储器驱动器的各种封 装剖面图。
虽然在图式中已描绘某些实施例，但熟习此项技术者应了解，所描绘的实施例 为说明性的，且可在本发明的范畴内构想并实施彼等所示实施例的变化以及本文所 述的其他实施例。
附图标记说明：587-路径；551-中介载板；27-交互连接线金属层；563-接合连 接点；564-部填充胶；565-聚合物层；582-直通聚合物金属栓塞；77-交互连接线 金属层；77e-接垫；100-半导体芯片；79-BISD；300-逻辑驱动器；588-SISIP； 560-第一交互连接线结构；558-金属栓塞。
具体实施方式
非易失性内存(NVM)单元说明
(1)第一种类型的非易失性内存(NVM)单元
图1A绘示本发明一实施例中的第一类型非易失性内存(NVM)单元的电路图说 明，图1B为本发明实施例第一种类型非易失性内存(NVM)单元的结构示意图，如图 1A及图1B所示，第一类型非易失性内存(NVM)单元600(也就是浮栅CMOS NVM单 元)可形成在一P型或N型P型硅基板2(例如是硅基板)上，在此实施例，非易失性内存 (NVM)单元600可提供一P型硅基板(半导体基板)2耦接参考接地电压Vss，此第一类 型的非易失性内存(NVM)单元600可包括：
(1)一N型条带(stripe)602，形成有一在P型硅基板2内的N型阱(well)603及一垂直 凸出于N型阱603的顶部表面的N型鳍(fin)604，其中N型阱603的深度dw介于0.3微米 (μm)至5μm之间且其宽度ww介于50纳米(nm)至1μm之间，而N型鳍604的高度hfN介于 10nm至200nm之间且其宽度wfN介于1nm至100nm之间；
(2)一P型鳍605，垂直地凸出于P型硅基板2上，其中P型鳍605的高度hfP介于 10nm至200nm之间，且其宽度wfP介于1nm至100nm之间，而N型鳍604与P型鳍605之 间具有一距离(space)s1介于100nm至2000nm之间；
一场氧化物(field oxide)606，在P型硅基板2上，此场氧化物606例如是氧化硅，其中场氧化物606的厚度to介于20nm至500nm之间；
(4)一浮栅极(floating gate)607，横向延伸在场氧化物606的上方，并从N型鳍604 延伸至P型鳍605，其中浮栅极607例如是多晶硅、钨、氮化钨、钛、氮化钛、钽、 氮化钽、含铜金属、含铝金属或其它导电金属，其中浮栅极607在P型鳍605上的宽 度wfgN例如大于或等于其在N型鳍604上的宽度wfgP，其中其在P型鳍605上的宽度wfgN相对于其在N型鳍604上的宽度wfgP可介于1至10倍之间或是介于1.5倍至5倍之间，例 如，等于其在N型鳍604上的宽度wfgP的2倍，其中其在N型鳍604上的宽度wfgP例如介 于1nm至25nm之间，而其在P型鳍605上的宽度wfgN例如介于1nm至25nm之间；以及
一栅极氧化物608，横向延伸形成在场氧化物606上，并从N型鳍604延伸至P型 鳍605，此栅极氧化物608例如是氧化硅、含铪氧化物、含锆氧化物或含钛氧化物， 且栅极氧化物608位于浮栅极607与N型鳍604之间、浮栅极607与P型鳍605之间及 浮栅极607与场氧化物606之间，其中栅氧化物608的厚度例如介于1nm至5nm之间。
另外，图1C绘示本发明实施例第一类型非易失性内存(NVM)单元的结构，图1C 与图1B中以相同数字代表的元件，图1C所示的元件规格及说明可参考图1B所公开 的规格及说明，图1B与图1C之间的差异如下所示，如图1C所示，多个相互平行的P 型鳍605垂直凸出于P型硅基板2上，其中每一P型鳍605大致上具有相同的高度hfP， 例如介于10nm至200nm之间，且具有大致上相同的宽度wfP，例如介于1nm至100之 间，其中多个p型鳍605的组合可用于N型鳍式场效晶体管(FinFET)，N型鳍604与位 于N型鳍604旁边的P型鳍605之间具有一间距s1可介于100nm与2000nm之间，二相邻 P型鳍605之间的间距s2可介于2nm至200nm之间，P型鳍605的数目可介于1个至10个 之间，在本实施例中例如为2个，浮栅极607可从N型鳍604至P型鳍605横向延伸在 场氧化物606上，其中浮栅极607垂直地位于P型鳍605上方的第一总面积A1可大于 或等于其垂直地位于N型鳍604上方的第二总面积A2的1倍至10倍或1.5位至5倍，例 如等于2倍的第二总面积A2，其中第一总面积A1可介于1至2500nm2，而第二总面积 A2可介于1至2500nm2。
如图1A至图1C所示，N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在位于栅极氧化物608的相对二侧的N型鳍604内，分别构成P型MOS晶体管610的 通道二端，其中位于N型鳍604中的硼原子的浓度大于P型硅基板2中硼原子的浓度。 每一P型鳍605可掺杂N型原子，例如是砷原子，以形成2个N+部在位于栅极氧化物608 的相对二侧的P型鳍605内，构成N型金属氧化物半导体(MOS)晶体管620的通道二 端。位于栅极氧化物608的一侧的一或多个P型鳍605内的多个N+部可相互耦接，以 构成N型金属氧化物半导体(MOS)晶体管620的通道的一端，而位于栅氧化物608的 另一侧的一或多个P型鳍605内的多个N+部可相互耦接，以构成N型金属氧化物半导 体(MOS)晶体管620的通道的另一端。上述一或多个P型鳍605内的砷原子浓度可大于 N型阱603中砷原子的浓度，因此，N型MOS晶体管620的电容可大于或等于P型MOS 晶体管610的电容，N型MOS晶体管620的电容为P型MOS晶体管610电容1倍至10倍 之间或1.5倍至5倍之间，N型MOS晶体管620的电容例如为P型MOS晶体管610的2 倍，N型MOS晶体管620的电容介于0.1aF至10fF之间，而P型MOS晶体管610的电容 介于0.1aF至10fF之间。
如图1A至图1C所示，浮栅极607耦接至P型MOS晶体管610(FG P-MOS晶体管) 的一栅极端及N型MOS晶体管620(FG N-MOS晶体管)的一栅极端，用以补获其中的 电子，P型MOS晶体管610形成一通道，其一端耦接至节点N3，而其另一端点耦接至 节点N0，N型MOS晶体管620可形成一通道，其一端耦接至与P型硅基板2耦接的节 点N4，而其另一端点耦接至节点N0。
如图1A至图1C所示，当浮栅极607在抹除时，(1)节点N3耦接至切换成抹除电压VEr,的N型条带602；(2)节点N4耦接至处在接地参考电压Vss的P型硅基板2；以及(3) 节点N0切换成浮置状态(floating)。由于P型MOS晶体管610的栅极电容小于N型MOS 晶体管620的栅极电容，使得浮栅极607与节点N3之间的电压差大到足以引起电子隧 穿，因此陷在浮栅极607中的电子可穿过栅极氧化物608至节点N3，使得浮栅极607 可被抹除至逻辑值”1”。
如图1A至图1C所示，在第一型非易失性内存(NVM)单元600被抹除后，浮栅极 607可充电至逻辑值”1”，而开启N型MOS晶体管620及关闭P型MOS晶体管610，在 此情形下，当浮栅极607被编程时，(1)节点N3耦接至切换成编程电压VPr,的N型条带602；(2)节点N0切换成耦接至编程电压VPr；(3)节点N4耦接至处在接地参考电压Vss 的P型硅基板2。因此，电子可从节点N4经由N型MOS晶体管620的通道流至节点N0， 此时该多个电子中的一些热电子可穿过栅极氧化物608跳跃或注入至浮栅极607 中，而陷入在浮栅极607中，使得浮栅极607可被编程至逻辑值”0”。
如图1A至图1C所示，在非易失性内存(NVM)单元600进行操作时，(1)节点N3 耦接至切换成电源供应电压Vcc的N型条带602；(2)节点N4耦接至处在接地参考电压 Vss的P型硅基板2；以及(3)节点N0切换成作为第一型非易失性内存(NVM)单元650 的输出端。当浮栅极607充电至逻辑值”1”时，可关闭P型MOS晶体管610可关闭，及 开启N型MOS晶体管620，而使耦接至P型硅基板2的节点N4可经由N型MOS晶体管 620的通道耦接至作为非易失性内存(NVM)单元600的输出端的节点N0，此时P型硅 基板2处在接地参考电压Vss，故节点N0处在逻辑值”0”；当浮栅极607放电至逻辑 值”0”时，可开启P型MOS晶体管610，及关闭N型MOS晶体管620，而使耦接至N型 条带602的节点N3可经由P型MOS晶体管610的通道耦接至作为非易失性内存(NVM) 单元600的输出端的节点N0，此时N型条带602切换成耦接至电源供应电压Vcc，故 节点N0处在逻辑值”1”。
(2)第二类型非易失性内存(NVM)单元
另外，图2A绘示本发明实施例中第二型非易失性内存(NVM)单元650电路示意 图，图2B为本发明实施例中第二型非易失性内存(NVM)单元650(即可浮栅 CMOSNVM单元)的结构示意图，在此案例中，图2A及图2B中第二型非易失性内存 (NVM)单元650的电路示意图与图1A及图1B所示的第一类型非易失性内存(NVM) 单元600的电路示意图相似，第一类型非易失性内存(NVM)单元600的电路示意图与 第二型非易失性内存(NVM)单元650的电路示意图的不同点如下所示，如图2A及图 2B所示，浮栅极607的宽度wfgN小于或等于宽度wfgP，对于图1B及图2B中以相同数 字代表的元件，在图2B中可参考上述图1B所示的元件规格及说明，如图2B所示， 在N型鳍604上方的宽度wfgP为P型鳍605上方的宽度wfgN的1倍至10倍之间或1.5倍至5 倍之间，例如，N型鳍604上方的宽度wfgP为2倍的P型鳍605上方的宽度wfgN，其中N型鳍604上方的宽度wfgP的范围为1nm至25nm之间，而P型鳍605上方的宽度wfgN的范 围为1nm至25nm之间。
另外，如图2C所示，多个N型鳍604相互平行设置，并从N型阱603垂直地凸出 形成，其中每一或多个N型鳍604大致上具有大致上相同的高度hfN介于10nm至200nm 之间，及大致上具有大致上相同的宽度wfN介于1nm至100nm之间，其中N型鳍604组 合可用于P型鯺式场效应晶体管(FinFET)，图2C绘示本发明实施例第二类型非易失 性内存(NVM)单元结构示意图，图1B、图1C及图2C中以相同数字代表的元件，其 中图2C相同数字的元件规格及说明可参考图1B及图1C所公开的规格及说明，其中 二者之间的差异如下所示，如图2C所示，二相邻N型鳍604之间的间距s6介于2nm至 200nm之间，N型鳍604的数目可介于1个至10个之间，在本实施例中例如为2个，浮 栅极607可从N型鳍604至P型鳍605横向延伸位于场氧化物606上，其中浮栅极607 垂直地位于P型鳍605上方的第三总面积A3可小于或等于其垂直地位于N型鳍604上 方的第四总面积A4的1倍至10倍或1.5位至5倍，例如等于2倍的第三总面积A3，其中 第三总面积A3可介于1至2500nm2，而第四总面积A4可介于1至2500nm2。每一或多 数N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在栅氧化物608的相对 二侧的每一或多个N型鳍604内，位于栅氧化物608一侧的一或多个N型鳍604中多个 P+部可相互耦接，以构成P型金属氧化物半导体(MOS)晶体管610(即是FG P-MOS)的 通道的另一端。以及位于栅氧化物608其它侧的一或多个N型鳍604中多个P+部可相 互耦接，以构成P型金属氧化物半导体(MOS)晶体管610的通道的另一端。在每一N 型鳍604中的每一硼原子浓度可大于P型硅基板2中硼原子的浓度，P型鳍605可掺杂N 型原子，例如砷原子，形成二N+部在栅极氧化物608的相对二侧的P型鳍605内，分 别构成N型MOS晶体管620(即是FG N-MOS晶体管)的通道二端，其中每一P型鳍605 中的砷原子的浓度可大于N型阱603中的砷原子的浓度，因此，P型MOS晶体管610 的电容可大于或等于N型MOS晶体管620的电容，P型MOS晶体管610的电容为N型 MOS晶体管620电容1倍至10倍之间或1.5倍至5倍之间，例如P型MOS晶体管610的电容例如为N型MOS晶体管620的2倍，N型MOS晶体管620的电容介于0.1aF至10fF之 间，而P型MOS晶体管610的电容介于0.1aF至10fF之间。
如图2A至图2C所示，对于第一方面，当浮栅极607在抹除时，(1)节点N4可切 换成耦接至抹除电压VEr,；(2)节点N4耦接至切换成接地参考电压Vss,的N型条带 602；以及(3)节点N0切换成浮置状态(floating)。由于N型MOS晶体管620的栅极电容 小于P型MOS晶体管610的栅极电容，使得浮栅极607与节点N4之间的电压差大到足 以引起电子隧穿，因此陷在浮栅极607中的电子可穿过栅极氧化物608至节点N4，使 得浮栅极607可被抹除至逻辑值”1”。
对于第二方面，当浮栅极607在抹除时，(1)节点N0切换成耦接至抹除电压VEr,；(2)节点N3耦接至切换成接地参考电压Vss的N型条带602；及(3)节点N4切换成浮置 状态(floating)。由于N型MOS晶体管620的栅极电容小于P型MOS晶体管610的栅极电 容，使得浮栅极607与节点N0之间的电压差大到足以引起电子隧穿，因此陷在浮栅 极607中的电子可穿过栅极氧化物608至节点N0，使得浮栅极607可被抹除至逻辑 值”1”。
对于第三方面，当浮栅极607在抹除时，(1)节点N0及节点N4切换成耦接至抹 除电压VEr,；及(2)节点N3耦接至切换成接地参考电压Vss的N型条带602。由于N型 MOS晶体管620的栅极电容小于P型MOS晶体管610的栅极电容，使得浮栅极607与节 点N0之间的电压差大到足以引起电子隧穿，因此陷在浮栅极607中的电子可穿过栅 极氧化物608至节点N0及/或节点N4，使得浮栅极607可被抹除至逻辑值”1”。
如图2A至图2C所示，在非易失性内存(NVM)单元650被抹除后，浮栅极607可充 电至逻辑值”1”，而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形 下，对于第一方面，当浮栅极607被编程时，(1)节点N3耦接至切换成编程电压VPr, 的N型条带602；(2)节点N4切换成耦接至接地参考电压Vss；及(3)节点N0切换成浮 置状态(floating)。由于N型MOS晶体管620的栅极电容小于P型MOS晶体管610的栅极 电容，使得浮栅极607与节点N4之间的电压差大到足以引起电子隧穿，因此陷在浮 节点N4中的电子可穿过栅极氧化物608至浮栅极607，使得浮栅极607可被抹除至逻 辑值”0”。
对于第二种方面，当浮栅极607在编程时，(1)节点N3耦接至切换成编程电压VPrN型条带602；(2)节点N0切换成耦接至接地参考电压Vss；以及(3)节点N4切换成浮置 状态(floating)。由于N型MOS晶体管620的栅极电容小于P型MOS晶体管610的栅极电 容，使得浮栅极607与节点N0之间的电压差大到足以引起电子隧穿，因此在节点N0 中的电子可穿过栅极氧化物608至浮栅极607中而陷在浮栅极607中，使得浮栅极607 可被编程至逻辑值”0”。
对于第三方面，当浮栅极607在编程时，(1)节点N3耦接至切换成编程电压VPr的N型条带602；及(2)节点N0及节点N4切换成耦接至接地参考电压Vss。由于N型 MOS晶体管620的栅极电容小于P型MOS晶体管610的栅极电容，使得浮栅极607与节 点N0之间的电压差及浮栅极607与节点N4之间的电压差大到足以引起电子隧穿，因 此在节点N0中的电子可穿过栅极氧化物608至浮栅极607中而陷在浮栅极607中，使 得浮栅极607可被编程至逻辑值”0”。
如图2A至图2C所示，在非易失性内存(NVM)单元650进行操作时，(1)节点N3 耦接至切换成电源供应电压Vcc的N型条带602；(2)节点N4切换成耦接至接地参考电 压Vss；以及(3)节点N0切换成作为第二型非易失性内存(NVM)单元650的输出端。当 浮栅极607充电至逻辑值”1”时，可关闭P型MOS晶体管610可关闭，及开启N型MOS 晶体管620，而使位于接地参考电压Vss的节点N4可经由N型MOS晶体管620的通道 耦接至作为非易失性内存(NVM)单元650的输出端的节点N0，因此，第二型非易失 性内存(NVM)单元650的输出处在逻辑值”0”；当浮栅极607放电至逻辑值”0”时，可 开启P型MOS晶体管610，及关闭N型MOS晶体管620，而使位于电源供应电压Vcc 的节点N3可经由P型MOS晶体管610的通道耦接至作为非易失性内存(NVM)单元650 的输出端的节点N0，故非易失性内存(NVM)单元650的输出(即节点N0)处在逻辑 值”1”。
(3)第三种类型非易失性内存(NVM)单元
图3A绘示本发明一实施例中的第三类型非易失性内存(NVM)单元的电路图说 明，图3B为本发明实施例第三种类型非易失性内存(NVM)单元的结构示意图，如图 3A及图3B所示，第三类型非易失性内存(NVM)单元700(也就是FGCMOS NVM单元) 可形成在一P型或N型P型硅基板2(例如是硅基板)上，在此实施例，非易失性内存 (NVM)单元700可提供一P型硅基板2耦接参考接地一Vss电压，此第三类型的非易失 性内存(NVM)单元700可包括：
(1)一第一N型条带(stripe)702，形成有一在P型硅基板2内的N型阱(well)703及一 垂直凸出于N型阱703的顶部表面的N型鳍(fin)704，其中N型阱703的深度d1w介于 0.3微米(μm)至5μm之间且其宽度w1w介于50纳米(nm)至1μm之间，而N型鳍704的高 度h1fN介于10nm至200nm之间且其宽度w1fN介于1nm至100nm之间；
(2)一第二N型条带(stripe)705，形成有一在P型硅基板2内的N型阱(well)706及一 垂直凸出于N型阱706的顶部表面的N型鳍(fin)707，其中N型阱706的深度d2w介于 0.3微米(μm)至5μm之间且其宽度w2w介于50纳米(nm)至1μm之间，而N型鳍707的高 度h2fN介于10nm至200nm之间且其宽度w2fN介于1nm至100nm之间；
(3)一P型鳍708，垂直地凸出于P型硅基板2上，其中P型鳍708的高度h1fP介于 10nm至200nm之间，且其宽度w1fP介于1nm至100nm之间，而N型鳍704与P型鳍708 之间具有一距离(space)s3介于100nm至2000nm之间及N型鳍707与P型鳍708之间具 有一距离(space)s4介于100nm至2000nm之间；
(4)一场氧化物709在P型硅基板2上，此场氧化物709例如是氧化硅，其中场氧化物709可的厚度to介于20nm至500nm之间。
(5)一浮栅极(floating gate)710，从第一N型条带702的N型鳍704延伸至第二N型条带705的N型鳍708横向延伸在场氧化物709的上方，其中浮栅极710例如是多晶 硅、钨、氮化钨、钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其它导电金属， 其中在第一N型条带702的N型鳍704上方的浮栅极710的宽度wfgP1大于或等于在P型 鳍708上方的宽度wfgN1，以及大于或等于第二N型条带705的N型鳍707上方的宽度 wfgP2，其中第一N型条带702的N型鳍704上方的宽度wfgP1可为P型鳍708上方宽度wfgN11倍至10倍之间或1.5倍至5倍之间，例如等于2倍P型鳍708上方宽度wfgN1，第一 N型条带702的N型鳍704上的宽度wfgP1可等于1倍至10倍或1.5倍至5倍第二N型条带 705的N型鳍707上的宽度wfgP2，例如等于2倍第2N型条带705的N型鳍707上方宽度 wfgP2，其中第一N型条带702的N型鳍704上方宽度wfgP1介于1nm至25nm之间，第二N 型条带705的N型鳍707上的宽度wfgP2介于1nm至25nm之间，及P型鳍708上方宽度wfgN1介于1nm至25nm之间；以及
(6)提供一栅极氧化物711从第一N型条带702的N型鳍704至第二N型条带705的 N型鳍707并横向延伸形成在P型鳍708上，且位于浮栅极710与N型鳍704之间、位于 浮栅极710与N型鳍707之间、位于浮栅极710与P型鳍708之间及位于浮栅极710与场 氧化物709之间，其中栅极氧化物711的厚度例如介于1nm至5nm之间，此栅极氧化 物711例如是氧化硅、含铪氧化物、含锆氧化物或含钛氧化物。
另外，图3C绘示本发明实施例第三类型非易失性内存(NVM)单元的结构，图3C 与图3B中以相同数字代表的元件，图3C所示的元件规格及说明可参考图3B所公开 的规格及说明，图3B与图3C之间的结构的差异如下所示，如图3C所示，多个相互 平行的N型鳍704垂直凸出于N型阱703上，其中每一N型鳍704大致上具有相同的高 度h1fN，例如介于10nm至200nm之间，且具有大致上相同的宽度w1fN，例如介于1nm 至100之间，其中多个N型鳍704的组合可用于P型鳍式场效晶体管(FinFET)，P型鳍 708与一位于P型鳍708旁边的N型鳍704之间具有一间距s3可介于100nm与2,000nm之 间，二相邻N型鳍704之间的间距s5可介于2nm至200nm之间，N型鳍704的数目可介 于1个至10个之间，在本实施例中例如为2个，浮栅极710可从N型鳍704至N型鳍707 越过P型鳍708横向延伸在场氧化物709上，其中浮栅极710垂直地位于N型鳍704上方 的第五总面积A5可大于或等于其垂直地位于P型鳍705上方的第六总面积A6以及可 大于或等于其垂直地位于N型鳍707上方的第七总面积A7，其中第五总面积A5可等 于第六总面积A6的1倍至10倍或1.5位至5倍，例如等于2倍的第六总面积A6，其中第五总面积A5可等于第七总面积A7的1倍至10倍或1.5位至5倍，例如等于2倍的第七总 面积A7，其中第五总面积A5可介于1至2500nm2，而第六总面积A6可介于1至 2500nm2，第七总面积A7可介于1至2500nm2。
如图3A至图3C所示，每一或多个N型鳍704可掺杂P型原子，例如是硼原子，以 形成2个P+部位于栅极氧化物711相对二侧的N型鳍704中，其中位于栅极氧化物711 一侧的一或多个N型鳍704中的多个P+部可相互耦接，以构成第一P型金属氧化物半 导体(MOS)晶体管730(即FG P-MOS)的通道的一端，其中位于栅极氧化物711其它侧 的一或多个N型鳍704中的多个P+部可相互耦接，以构成第一P型金属氧化物半导体(MOS)晶体管730的通道的其它端，一或多个N型鳍704中的硼原子浓度可大于P型硅 基板2中硼原子的浓度，N型鳍707可掺杂P型原子，例如是硼原子，以形成2个P+部 位于栅极氧化物711相对二侧的N型鳍707中，以分别构成第二P型金属氧化物半导体 (MOS)晶体管740(即AD FG P-MOS)的通道的二端，其中在N型鳍707中的硼原子浓 度可大于P型硅基板2中硼原子的浓度，P型鳍708可掺杂N型原子，例如砷原子，以 形成二N+部位于栅极氧化物711相对二侧的P型鳍708中，以分别构成N型金属氧化物 半导体(MOS)晶体管750(即FG N-MOS)的通道的二端，其中在P型鳍708中的砷原子 的浓度可大于N型阱703中的砷原子的浓度及大于在N型阱706中砷原子的浓度。因此，第一P型金属氧化物半导体(MOS)晶体管730的电容可大于或等于第二P型金属氧 化物半导体(MOS)晶体管740的电容以及大于或等于N型MOS晶体管750的电容，第 一P型金属氧化物半导体(MOS)晶体管730的电容为第二P型金属氧化物半导体 (MOS)晶体管740电容1倍至10倍之间或1.5倍至5倍之间，例如为第二P型金属氧化物 半导体(MOS)晶体管740电容的2倍，第一P型金属氧化物半导体(MOS)晶体管730的 电容为N型MOS晶体管750电容1倍至10倍之间或1.5倍至5倍之间，例如为N型MOS 晶体管750电容的2倍，N型MOS晶体管750的电容介于0.1aF至10fF之间，第一P型 金属氧化物半导体(MOS)晶体管730的电容介于0.1aF至10fF之间，第二P型金属氧 化物半导体(MOS)晶体管740的电容介于0.1aF至10fF之间。
如图3A至图3C所示，浮栅极710耦接至第一P型MOS晶体管730的一栅极端、第 二P型MOS晶体管740的栅极端及N型MOS晶体管750一栅极端，用以补获其中的电 子，第一P型MOS晶体管730形成一通道，其一端耦接至与第一N型条带702连接的节 点N3，而其另一端点耦接至节点N0，第二P型晶体管740用于形成一通道，其二端 耦接至第一N型条带705所连接的节点N2，N型晶体管740用于形成一通道，其二端 耦接至与第一N型条带705连接的节点N2，N型MOS晶体管620可形成一通道，其一 端耦接至与节点N4，而其另一端点耦接至节点N0。
如图3A至图3C所示，当浮栅极710开始抹除时，(1)节点N2耦接至第二N型条带 705切换成耦接至一抹除电压VEr；(2)节点N4可切换成耦接至接地参考电压Vss；(3) 节点N3耦接至切换成接地参考电压Vss的第一N型条带702及；(4)节点N0切换成浮 置状态(floating)。由于第二P型MOS晶体管740的栅极电容小于第一P型MOS晶体管 730的栅极电容与N型MOS晶体管750的栅极电容总合，所以浮栅极710与节点N2之 间的电压差足够大到引起电子隧穿。因此，陷在(或被捕获)浮栅极710中的电子可穿 过栅极氧化物711至节点N2，使浮栅极710被抹除至逻辑值”1”。
如图3A至图3C所示，在第三非易失性内存(NVM)单元700抹除后，浮栅极710 可充电至至逻辑值”1”而开启N型MOS晶体管750及关闭第一P型MOS晶体管730及 第二P型MOS晶体管740，在此情形下，当浮栅极710进行编程时，(1)节点N2可耦接 至切换成一编程电压VPr的第二N型条带705；(2)节点N4可耦接至接地参考电压Vss； (3)节点N3可耦接至切换成一编程电压VPr的第一N型条带702；及(4)节点N0切换成浮 置状态(floating)。由于N型MOS晶体管750的栅极电容小于第一P型MOS晶体管730 及第二P型MOS晶体管740的栅极电容总合，所以浮栅极710与节点N4之间的电压差 足够大到引起电子隧穿。因此，电子从节点N4电子可经由栅极氧化物711至浮栅极 710而陷在(或被捕获)在浮栅极710中，因此浮栅极710可被编程至逻辑值”0”。
如图3A至图3C所示，在非易失性内存(NVM)单元700进行操作时，(1)节点N2 耦接至切换成一电压介于电源供应电压Vcc与接地参考电压Vss的第二N型条带 705，例如是电源供应电压Vcc、接地参考电压Vss、一半的电源供应电压Vcc或节点 N2切换成浮置状态(floating)；(2)节点N4可切换成耦接至接地参考电压Vss；以及(3) 节点N3耦接至切换成电源供应电压Vcc的第一N型条带702；及(4)节点N0可切换成作 为非易失性内存(NVM)单元700的输出端，当浮栅极710充电为逻辑值”1”时，第一P 型MOS晶体管730可关闭，且N型MOS晶体管750可被开启而耦接切换成接地参考电 压的节点N4，使N0经由N型MOS晶体管750的通道切换成作为非易失性内存(NVM) 单元700的输出端。因此，位于节点N0处的非易失性内存(NVM)单元700的输出端处 在逻辑值”0”，当浮栅极710放电且逻辑值”0”时，第一P型MOS晶体管730可开启， 且N型MOS晶体管750可被关闭，而使切换成电源供应电压Vcc的节点N3经由第一P 型MOS晶体管730的通道与切换成非易失性内存(NVM)单元700的输出端的节点N0 耦接，由此，位于节点N0的非易失性内存(NVM)单元700的输出端处在逻辑值”1”。
(3)第四种类型非易失性内存(NVM)单元
另外，图4A绘示本发明实施例中第四型非易失性内存(NVM)单元650电路示意 图，图4B为本发明实施例中第四型非易失性内存(NVM)单元760的结构示意图，在 此案例中，图4A及图4B中第四型非易失性内存(NVM)单元760的电路示意图与图3A 及图3B所示的第三型非易失性内存(NVM)单元700的电路示意图相似，第四类型非 易失性内存(NVM)单元760的电路示意图与第三型非易失性内存(NVM)单元700的 电路示意图的不同点如下所示，如图4A及图4B所示，浮栅极710的宽度wfgP2大于或 等于宽度wfgN1，对于图3B及图4B中以相同数字代表的元件，在图4B中可参考上述 图3B所示的元件规格及说明，如图4B所示，在N型鳍707上方的宽度wfgP2为P型鳍708 上方的宽度wfgN1的1倍至10倍之间或1.5倍至5倍之间，例如，N型鳍707上方的宽度 wfgP2为2倍的P型鳍708上方的宽度wfgN1，N型鳍707上方的宽度wfgP2为2倍的浮栅极710上方的宽度wfgP1，其中P型鳍708上方的宽度wfgP1的范围为1nm至25nm之间，而P 型鳍708上方的宽度wfgN1的范围为1nm至25nm之间，以及浮栅极710上方的宽度wfgP2的范围为1nm至25nm之间。
或者，多个相互平行的N型鳍707垂直凸出于N型阱706上，其中每一N型鳍704 大致上具有相同的高度h2fN，例如介于10nm至200nm之间，且具有大致上相同的宽 度w2fN，例如介于1nm至100之间，其中多个N型鳍707的组合可用于如图4C中的P型 鳍式场效晶体管(FinFET)，图4C为本发明实施例第四型非易失性内存的结构示意 图，P型鳍708与一位于P型鳍708旁边的N型鳍707之间具有一间距s4可介于100nm与 2,000nm之间，二相邻N型鳍704之间的间距s7可介于2nm至200nm之间，N型鳍707 的数目可介于1个至10个之间，在本实施例中例如为2个，浮栅极710可从N型鳍707 至N型鳍707越过P型鳍709横向延伸在场氧化物709上，其中浮栅极710垂直地位于N 型鳍707上方的第八总面积A8可大于或等于其垂直地位于P型鳍705上方的第九总面 积A9以及可大于或等于其垂直地位于N型鳍704上方的第十总面积A10，其中第八总 面积A8可等于第九总面积A9的1倍至10倍或1.5位至5倍，例如等于2倍的第九总面积 A9的，其中第八总面积A8可等于第十总面积A10的1倍至10倍或1.5位至5倍，例如等 于2倍的第十总面积A10，其中第八总面积A8可介于1至2500nm2，而第九总面积A9 可介于1至2500nm2，第十总面积A10可介于1至2500nm2。每一或多个N型鳍707可掺 杂P型原子，例如是硼原子，以形成2个P+部位于栅极氧化物711相对二侧的N型鳍707 中，其中位于栅极氧化物711一侧的一或多个N型鳍707中的多个P+部可相互耦接， 以构成第二P型金属氧化物半导体(MOS)晶体管740通道的一端，其中位于栅极氧化 物711其它侧的一或多个N型鳍704中的多个P+部可相互耦接，以构成第二P型金属氧 化物半导体(MOS)晶体管740的通道的其它端，一或多个N型鳍707中的硼原子浓度 可大于P型硅基板2中硼原子的浓度，N型鳍704可掺杂P型原子，例如是硼原子，以 形成2个P+部位于栅极氧化物711相对二侧的N型鳍704中，以分别作为第一P型MOS 晶体管730的源极端及漏极端，其中在N型鳍704中的硼原子浓度可大于P型硅基板2 中硼原子的浓度，P型鳍708可掺杂N型原子，例如砷原子，以形成二N+部位于栅极 氧化物711相对二侧的P型鳍708中，以分别作为N型MOS晶体管750的源极端及漏极 端，其中在P型鳍708中的砷原子的浓度可大于N型阱703中的砷原子的浓度及大于在 N型阱706中砷原子的浓度。因此，第二P型金属氧化物半导体(MOS)晶体管740的电容可大于或等于第一P型金属氧化物半导体(MOS)晶体管730的电容以及大于或等于 N型MOS晶体管750的电容，第二P型金属氧化物半导体(MOS)晶体管740的电容为第 一P型金属氧化物半导体(MOS)晶体管730电容1倍至10倍之间或1.5倍至5倍之间，例 如为第一P型金属氧化物半导体(MOS)晶体管730电容的2倍，第二P型金属氧化物半 导体(MOS)晶体管740的电容为N型MOS晶体管750电容1倍至10倍之间或1.5倍至5倍 之间，例如为N型MOS晶体管750电容的2倍，N型MOS晶体管750的电容介于0.1aF 至10fF之间，第一P型金属氧化物半导体(MOS)晶体管730的电容介于0.1aF至10fF 之间，第二P型金属氧化物半导体(MOS)晶体管740的电容介于0.1aF至10fF之间。
如图4A至图4C所示，当浮栅极710开始抹除时，(1)节点N2耦接至第2N型条带 705切换成耦接至一接地参考电压Vss,；(2)节点N4可切换成耦接至接地参考电压 Vss；(3)节点N3耦接至切换成抹除电压VEr的第一N型条带702及；(4)节点N0切换成 浮置状态(floating)。由于第一P型MOS晶体管730的栅极电容小于第二P型MOS晶体 管740的栅极电容与N型MOS晶体管750的栅极电容总合，所以浮栅极710与节点N2 之间的电压差足够大到引起电子隧穿。因此，陷在(或被捕获)浮栅极710中的电子可 穿过栅极氧化物711至节点N3，使浮栅极710被抹除至逻辑值”1”。
如图4A至图4C所示，在第四非易失性内存(NVM)单元760抹除后，浮栅极710 可充电至至逻辑值”1”而开启N型MOS晶体管750及关闭第一P型MOS晶体管730及 第二P型MOS晶体管740，在此情形下，当浮栅极710进行编程时，(1)节点N2可耦接 至切换成一编程电压VPr的第二N型条带705；(2))节点N4可耦接至接地参考电压 Vss；(3)节点N3可耦接至切换成一编程电压VPr的第一N型条带702；及(4)节点N0切 换成浮置状态(floating)。由于N型MOS晶体管750的栅极电容小于第一P型MOS晶体 管730及第二P型MOS晶体管740的栅极电容总合，所以浮栅极710与节点N4之间的电 压差足够大到引起电子隧穿。因此，电子从节点N4电子可经由栅极氧化物711至浮 栅极710而陷在(或被捕获)在浮栅极710中，因此浮栅极710可被编程至逻辑值”0”。
如图4A至图4C所示，在第四型非易失性内存(NVM)单元760进行操作时，(1)节 点N2耦接至切换成一电压介于电源供应电压Vcc与接地参考电压Vss的第二N型条 带705，例如是电源供应电压Vcc、接地参考电压Vss、一半的电源供应电压Vcc或切 换成浮置状态(floating)；(2)节点N4可切换成耦接至接地参考电压Vss；以及(3)节点 N3耦接至切换成电源供应电压Vcc的第一N型条带702；及(4)节点N0可切换成作为非 易失性内存(NVM)单元760的输出端，当浮栅极710充电为逻辑值”1”时，第一P型 MOS晶体管730可关闭，且N型MOS晶体管750可被开启而耦接切换成接地参考电压 的节点N4，使N0经由N型MOS晶体管750的通道切换成作为非易失性内存(NVM)单 元700的输出端。因此，位于节点N0处的非易失性内存(NVM)单元760的输出端处在 逻辑值”0”，当浮栅极710放电且逻辑值”0”时，第一P型MOS晶体管730可开启，且N 型MOS晶体管750可被关闭，而使切换成电源供应电压Vcc的节点N3(己耦接至第一N型条带702)与第一P型MOS晶体管730耦接的节点N3经由第一P型MOS晶体管730 的通道耦接至节点N0，由此，位于节点N0的第四型非易失性内存(NVM)单元760的 输出端处在逻辑值”1”。
(5)第五种类型非易失性内存(NVM)单元
图5A绘示本发明一实施例中的第五类型非易失性内存(NVM)单元的电路图说 明，图5B为本发明实施例第五种类型非易失性内存(NVM)单元的结构示意图，如图 5A及图5B所示，第三类型非易失性内存(NVM)单元800可形成在一P型或N型P型硅 基板2(例如是硅基板)上，在此实施例，非易失性内存(NVM)单元800可提供一P型硅 基板2耦接参考接地一Vss电压，此第五类型的非易失性内存(NVM)单元800可包括：
(1)一N型条带(stripe)802，形成有一在P型硅基板2内的N型阱(well)803及一垂直 凸出于N型阱803的顶部表面的N型鳍(fin)804，其中N型阱803的深度d3w介于0.3微 米(μm)至5μm之间且其宽度w3w介于50纳米(nm)至1μm之间，而N型鳍804的高度h3fN介于10nm至200nm之间且其宽度w3fN介于1nm至100nm之间；
(2)一第1P型鳍805垂直地凸出于P型硅基板2上，其中第一P型鳍805的高度h2fP介于10nm至200nm之间，及的宽度w2fP介于1nm至100nm之间，其中N型鳍804与第 1P型鳍805之间具有一间距(space)介于100nm至2000nm之间。
(3)一第2P型鳍806垂直地凸出于P型硅基板2上，其中第二P型鳍806的高度h3fP介于10nm至200nm之间，及的宽度w3fP介于1nm至100nm之间，其中第1P型鳍805与 第2P型鳍806之间具有一间距(space)介于100nm至2000nm之间。
(4)一场氧化物807在P型硅基板2上，此场氧化物807例如是氧化硅，其中场氧化物807可的厚度to介于20nm至500nm之间。
(5)一浮栅极(floating gate)808，从第一N型条带802的N型鳍804延伸至第二P型鳍806横向延伸在场氧化物807的上方，其中浮栅极808例如是多晶硅、钨、氮化钨、 钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其它导电金属，其中在第二P型 鳍806上方的浮栅极808的宽度wfgP3大于在第一P型鳍805上方的宽度wfgN2，以及大于 N型条带802的N型鳍804上方的宽度wfgP3，其中第二P型鳍806上方的宽度wfgP3可为第 一P型鳍805上方宽度wfgN2的1倍至10倍之间或1.5倍至5倍之间，例如等于2倍第一P 型鳍805上方宽度wfgN2，位于第二P型鳍806上方的宽度wfgN3可为N型条带802的N型 鳍804上方宽度wfgP3的1倍至10倍之间或1.5倍至5倍之间，例如等于2倍N型条带802 的N型鳍804上方宽度wfgP3，其中N型条带802的N型鳍804上方的宽度wfgP3介于1nm至 25nm之间，第1P型鳍805上方的宽度wfgN2介于1nm至25nm之间，第2P型鳍806上方 的宽度wfgN3介于1nm至25nm之间。
(6)提供一栅极氧化物809从N型条带802的N型鳍804至第二P型鳍806并横向延 伸形成在第一P型鳍805上，且位于浮栅极808与N型鳍804之间、位于浮栅极808与第 一P型鳍805之间、位于浮栅极808与第二P型鳍806之间及位于浮栅极808与场氧化 物807之间，其中栅极氧化物809的厚度例如介于1nm至5nm之间，此栅极氧化物809 例如是氧化硅、含铪氧化物、含锆氧化物或含钛氧化物。
另外，图5C为本发明实施例第五类型非易失性内存(NVM)单元的结构，图5C 与图5B相同数字的元件，其元件规格及说明可参考图5B所公开的规格及说明，图5B 与图5C之间的差异如下所示，如图5C所示，在第2P型鳍806上方浮栅极808的宽度 wfgN3可大致上等于在第1P型鳍805上方浮栅极808的宽度wfgN2，及等于在N型条带 802的N型鳍804上方浮栅极808的宽度wfgP3，在N型条带802的N型鳍804上方的宽度 wfgP3介于1nm至25nm之间，在第1P型鳍805上方的宽度wfgN2介于1nm至25nm之间， 在第2P型鳍806上方的宽度wfgN3介于1nm至25nm之间。
另外，图5D为本发明实施例第五类型非易失性内存(NVM)单元的结构，图5B 与图5D相同数字代表的元件，图5D所示的元件规格及说明可参考图5B所公开的规 格及说明，图5B与图5D之间的差异如下所示，如图5D所示，多个相互平行的第二P 型鳍806且垂直凸出P型硅基板2上，其中每一第二P型鳍806具有大致上相同的高度 h3fP介于10nm至200nm之间，及具有大致上相同的宽度w3fP介于1nm至100之间，其 中多个第二P型鳍806的组合可用于N型鳍式场效晶体管(FinFET)，第一P型鳍805与 其中之一第二P型鳍806旁边的第1P型鳍805之间具有一间距s9可介于100nm与 2000nm之间，二相邻第二P型鳍806之间的间距s10介于2nm至200nm之间，第二P型 鳍806的数目可介于1个至10个之间，在本实施例中例如为2个，浮栅极808可从N型 鳍804至第二N型鳍806越过第一P型鳍805横向延伸在场氧化物807上，其中浮栅极 808具垂直地位于第1P型鳍805上方的第十一总面积A11大于或等于其垂直地位于第 一P型鳍805上方的第十二总面积A12及大于或等于其垂直地位于N型鳍804上方的第十三总面积A13，其中第十一总面积A11为第十二总面积A12的1倍至10倍或1.5位 至5倍，例如等于2倍的第十二总面积A12，其中第十一总面积A11为第十三总面积 A13的1倍至10倍或1.5位至5倍，例如等于2倍的第十三总面积A13，其中第11总面积 A11可介于1至2500nm2、第12总面积A12可介于1至2500nm2及第13总面积A13可介于 1至2500nm2。
如图5A至图5C所示，N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在栅极氧化物809的相对二侧的N型鳍804内，分别作为P型金属氧化物半导体 (MOS)晶体管830的源极端及漏极端，其中N型鳍804的硼原子的浓度可大于P型硅基 板2中的硼原子浓度。第一P型鳍805可掺杂N型原子，例如是砷原子，以形成2个N+部在栅极氧化物809的相对二侧的第一P型鳍805内，分别作为第一N型金属氧化物半 导体(MOS)晶体管850的源极端及漏极端，其中第一P型鳍805的砷原子的浓度可大于 N型阱803中的硼原子浓度。每一第2P型鳍806可掺杂N型原子，例如是砷原子，以 形成2个N+部在栅极氧化物809的相对二侧的第2P型鳍806内，例如是砷原子，其中 位于栅极氧化物809一侧的一或多个多个第二P型鳍7806中的多个N+部可相互耦 接，以构成第二N型金属氧化物半导体(MOS)晶体管840的通道的一端，其中位于栅 极氧化物809其它侧的一或多个第二P型鳍806中的多个N+部可相互耦接，以构成第 二N型金属氧化物半导体(MOS)晶体管840的通道的其它端，在第二P型鳍806中的砷 原子浓度可大于N型阱803中砷原子的浓度，因此，第一N型MOS晶体管840的电容 可大于或等于第一N型金属氧化半导体晶体管850的电容，及大于或等于P型MOS晶 体管830，第一N型MOS晶体管840的电容为P型MOS晶体管830电容1倍至10倍之间 或1.5倍至5倍之间，例如第一N型MOS晶体管840的电容例如为P型MOS晶体管830 的2倍，第一N型金属氧化半导体晶体管850的电容介于0.1aF至10fF之间，而第一N 型MOS晶体管840的电容介于0.1aF至10fF之间及P型MOS晶体管830的电容介于0.1 aF至10fF之间。
如图5A至图5D所示，浮栅极808耦接至第一N型MOS晶体管850的一栅极端、第 二N型MOS晶体管840的栅极端及P型MOS晶体管830一栅极端，用以补获其中的电 子，P型MOS晶体管830形成一通道，其一端耦接至与N型条带802连接的节点N3， 而其另一端点耦接至节点N0，第一N型晶体管850用于形成一通道，其二端的其中之 一端耦接至P型硅基板2所耦接的节点N4，而其二端中的另一端点耦接至节点N0， 第二N型MOS晶体管840可用于形成通道，其二端的其中之一端耦接至P型硅基板2 所耦接的节点N4，而其二端中的另一端点耦接至节点N2。
如图5A至图5D所示，当浮栅极808开始抹除时，(1)节点N3耦接至第N型条带802 切换成耦接至一抹除电压VEr；(2)节点N2可切换成耦接至接地参考电压Vss；(3)节 点N4耦接至处在接地参考电压Vss的P型硅基板2的，及；(4)节点N0切换成浮置状 态(floating)。由于第P型MOS晶体管830的栅极电容小于第一及第二N型MOS晶体管 850、840的栅极电容总合，所以浮栅极808与节点N3之间的电压差足够大到引起电 子隧穿。因此，陷在(或被捕获)浮栅极808中的电子可穿过栅极氧化物809至节点N3， 使浮栅极808被抹除至逻辑值”1”。
如图5A至图5D所示，在第五非易失性内存(NVM)单元800抹除后，浮栅极808 可充电至至逻辑值”1”而开启第一及第二N型MOS晶体管850、40及关闭P型MOS晶 体管830，在此情形下，当浮栅极808进行编程时，(1)节点N3可耦接至切换成一编程 电压VPr的N型条带802；(2)节点N2可耦接至编程电压VPr；(3)节点N4耦接至处于接 地参考电压Vss的P型硅基板2；及(4)节点N0切换成浮置状态(floating)。因此，电子 可从节点N4经由第二N型MOS晶体管840的通道流至节点N2，此时该多个电子中的 一些热电子可穿过栅极氧化物809被诱导而跳跃或注入至浮栅极808中，而陷入在浮 栅极808中，使得浮栅极808可被编程至逻辑值”0”。
如图5A至图5D所示，在非易失性内存(NVM)单元800进行操作时，(1)节点N2 切换成浮置状态(floating)；(2)节点N4耦接至处于接地参考电压Vss的P型硅基板2； (3)节点N3耦接至切换成电源供应电压Vcc的N型条带802；及(4)节点N0可切换成作 为非易失性内存(NVM)单元800的输出端，当浮栅极808充电为逻辑值”1”时，P型 MOS晶体管830可关闭，且第一N型MOS晶体管850可被开启而耦接至切换成接地参 考电压的节点N4，使N0经由第一N型MOS晶体管850的通道切换成作为非易失性内 存(NVM)单元800的输出端。因此，位于节点N0处的非易失性内存(NVM)单元800的 输出端处在逻辑值”0”，当浮栅极808放电且逻辑值”0”时，第一P型MOS晶体管830 可开启，且第一N型MOS晶体管850可被关闭，而使切换成电源供应电压Vcc的节点 N3经由P型MOS晶体管830的通道与切换成非易失性内存(NVM)单元800的输出端的 节点N0耦接，由此，位于节点N0的非易失性内存(NVM)单元700的输出端处在逻辑 值”1”。
(6)第六种类型非易失性内存(NVM)单元
如图6A至图6C为本发明实施例第六种型式半导体芯片的结构剖面示意图，第六类型非易失性内存(NVM)单元可以是一电阻式随机存取内存(resistive random accessmemories,RRAM)，亦即为可编程电阻。如图6A所示，用于商业化标准FPGA IC芯 片200的半导体芯片100可包括多个电阻式随机存取内存870，形成在其P型硅基板2 上的一RRAM层869中，RRAM层869位于半导体芯片100的第一交互连接线结构(first interconnectionscheme,FISC)20中及半导体芯片100的保护层14的下方，位于第一交 互连接线结构(FISC)20中且位于RRAM层869与P型硅基板2之间的交互连接线金属 层6可耦接电阻式随机存取内存870至位于P型硅基板2上的多个半导体元件4，位于 第一交互连接线结构(FISC)20内且位于保护层14与RRAM层869之间的交互连接线 金属层6可耦接电阻式随机存取内存870至半导体芯片100的外部电路，且其线距 (Line pitch)小于0.5微米。位于第一交互连接线结构(FISC)20内且位于RRAM层869上 方的每一交互连接线金属层6的厚度例如为大于位于第一交互连接线结构(FISC)20 内且位于RRAM层869下方的每一交互连接线金属层6的厚度，对于P型硅基板2、半 导体元件4、交互连接线金属层6及保护层14的详细说明可参考图22A至图22Q的说明 及图示。
如图6A所示，每一电阻式随机存取内存870可具有(i)由氮化钛、氮化钽、铜或 铝合金所制成的一底部电极871，其厚度例如介于1nm至20nm之间；(ii)由氮化钛、 氮化钽、铜或铝合金所制成的一顶部电极872，其厚度例如介于1nm至20nm之间； 及(iii)一电阻层873，介于底部电极871与顶部电极872之间，其厚度例如介于1nm至 20nm之间，其中电阻层873可由包括诸如一巨大磁阻(colossal magnetoresistance, CMR)的材质、一聚合物材质、一导电桥接随机存取内存(conductive-bridging random-access-memory,CBRAM)类型的材料、经掺杂的金属氧化物或是二元金属氧 化物(binary metal oxide)所组成的复合层，其中巨大磁阻材质例如是 La1-xCaxMnO3(0<x<1)、La1-xSrxMnO3(0<x<1)或Pr0.7Ca0.3MnO3，聚合物材质例如是聚 (偏氟乙烯三氟乙烯)，亦即为P(VDF-TrFE)，导电桥接随机存取内存类型的材质例如 是主要为Ag-GeSe所构成的材料，经掺杂的金属氧化物例如是掺杂Nb的SrZrO3，而 二元金属氧化物(binary metal oxide)例如是WOx(0<x<1)、氧化镍(NiO)、二氧化钛 (TiO2)或二氧化铪(HfO2)或是例如为钛的金属。
例如，如图6A所示，电阻层873可包括一氧化物层在底部电极871上，取决于施 加的电压可以形成导电丝(线)或路径于其中，此电阻层873的氧化物层可例如是二氧 化铪层或氧化钽(Ta2O5)层，其厚度例如为5nm、10nm、15nm或是介于1nm至30nm 之间、介于3nm至20nm之间或是介于5nm至15nm之间，此氧化物层可由原子层沉积 (atomic-layer-deposition,ALD)方法形成。电阻层873更包括一储氧层，位于其氧化物 层上，用于捕获来自其氧化物层的氧原子，此储氧层可包括钛金属或钽金属以捕捉 来自氧化物层的氧原子，而形成氧化钛(TiOx)或氧化钽(TaOx)，此储氧层的厚度例如 为2nm、7nm或12nm或是介于1nm至25nm之间、介于3nm至15nm之间或是介于5nm 至12nm之间，此储氧层可由原子层沉积(atomic-layer-deposition,ALD)方法形成， 顶部电极872形成在电阻层873的储氧层上。
例如，如图6A所示，电阻层873可包括一厚度例如介于1nm至20nm之间的二氧 化铪层在其底部电极871上、一厚度例如介于1nm至20nm之间的二氧化钛层在其二 氧化铪层上、及一厚度例如介于1nm至20nm之间的钛层位于二氧化钛层上，而顶部 电极872形成在电阻层873的钛层上。
如图6A所示，每一电阻式随机存取内存870的底部电极871可形成在如图22A至 图22Q中较低的交互连接线金属层6的较低的金属栓塞10的上表面上、及在如图22A 至图22Q中较低的绝缘介电层12的上表面上，如图22A至图22Q中较高的绝缘介电层12可形成在电阻式随机存取内存870的顶部电极872上，及如图22A至图22Q中较高的 交互连接线金属层6具有较高的金属栓塞10，形成在较高的绝缘介电层12内及在电 阻式随机存取内存870的顶部电极872上。
另外，如图6B所示，每一电阻式随机存取内存870的底部电极871可形成在如图22A至图22Q中较低的交互连接线金属层6的较低的金属接垫或连接线8的上表面 上，如图22A至图22Q中较高的绝缘介电层12可形成在电阻式随机存取内存870的顶 部电极872上，及如图22A至图22Q中较高的交互连接线金属层6具有较高的金属栓塞 10，形成在较高的绝缘介电层12内及在电阻式随机存取内存870的顶部电极872上。
另外，如图6C所示，每一电阻式随机存取内存870的底部电极871可形成在如图22A至图22Q中较低的交互连接线金属层6的较低的金属接垫或连接线8的上表面 上，如图22A至图22Q中较高的交互连接线金属层6具有较高的金属接垫或连接线8， 形成在较高的绝缘介电层12内及在电阻式随机存取内存870的顶部电极872上。
如图6D为本发明一实施例电阻式随机存取内存的各种状态的曲线图，其中，x 轴表示电阻式随机存取内存的电压，而y轴表示电阻式随机存取内存的电流的对数 值，如图6A至及图6D所示，在重置或设置步骤之前，当电阻式随机存取内存870开 始首次使用时，可对每一电阻式随机存取内存870执行形成步骤，以在其电阻层873 内形成空穴，使电荷能够在底部电极871与顶部电极872之间以低电阻的方式移动， 当每一电阻式随机存取内存870在执行形成步骤时，可向其顶部电极872施加介于 0.25伏特至3.3伏特的一形成电压Vf，并且将接地参考电压Vss施加至其底部电极 871，使得每个电阻式随机存取内存870可经形成步骤后成为具有100至100,000欧姆 之间的低电阻。
如图6D所示，电阻式随机存取内存870在进行上述的形成步骤之后，可对电阻 式随机存取内存870执行一重置步骤，当电阻式随机存取内存870在执行重置步骤 时，可向其底部电极871施加介于0.25伏特至3.3伏特的一重置电压VRE，及向顶部电 极872施加一接地参考电压Vss，使得电阻式随机存取内存870可在重置步骤中被重 置为具有介于1000欧姆(ohms)至100,000,000,000欧姆(ohms)之间的一高电阻，其中形 成电压Vf大于重置电压VRE。
如图6D所示，在电阻式随机存取内存870经上述重置步骤而成为具有高电阻之后，可对电阻式随机存取内存870执行一设定步骤，当电阻式随机存取内存870在执 行设定步骤时，可向其顶部电极872施加介于0.25伏特至3.3伏特之间的一设定电压 VSE，及向其底部电极871施加一接地参考电压Vss，使得电阻式随机存取内存870可 被设定为具有介于100欧姆至100000欧姆之间的低电阻，其中形成电压Vf大于设定电 压VSE。
如图6E为本发明实施例一第六类型非易失性内存(NVM)单元电路示意图，图6F 为本发明实施例第六类型非易失性内存(NVM)单元的结构示意图，如图6E及图6F所 示，二个电阻式随机存取内存870在以下说明中分别称为电阻式随机存取内存870-1 及870-2，电阻式随机存取内存870-1及870-2可用于第六类型非易失性内存(NVM)单 元900中，亦即为互补型电阻式随机存取内存(RRAM)，其简写为CRRAM，此电阻 式随机存取内存870-1的底部电极871耦接至电阻式随机存取内存870-2的底部电极 871及第六类型非易失性内存(NVM)单元900的节点M3，电阻式随机存取内存870-1 的顶部电极872耦接节点M1，电阻式随机存取内存870-2的顶部电极872耦接至节点
如图6E及图6F所示，当电阻式随机存取内存870-1及870-2在执行形成步骤时，(1)节点M1及节点M2可切换成耦接至形成电压Vf，例如介于0.25伏特至3.3伏特之 间，其中形成电压Vf大于电源供应电压Vcc，及(2)节点M3可切换成耦接至接地参考 电压Vss，使得电流可在一第一前进方向上从电阻式随机存取内存870-1的顶部电极 872流至电阻式随机存取内存870-1的底部电极871，以形成空穴在电阻式随机存取内 存870-1的电阻层873内，因此电阻式随机存取内存870-1可在执行形成步骤中被形成 具有介于100欧姆至100000欧姆之间的一第一低电阻。一电流可在一第二前进方向 上从电阻式随机存取内存870-2的顶部电极872流至电阻式随机存取内存870-2的底 部电极871，以形成空穴在电阻式随机存取内存870-2的电阻层873内，因此电阻式随 机存取内存870-2可在执行形成步骤中被形成具有介于100欧姆至100000欧姆之间的 一第二低电阻，其中第二低电阻可等于或几乎等于第一低电阻，或者，第一低电阻 与第二低电阻之间的差值相对于第一低电阻及第二低电阻中较大的一个的比值(比 率)可小于50％。
在第一种情况下，如图6E及图6F所示，在上述形成步骤后，可对电阻式随机存 取内存870-2执行重置步骤，此时(1)节点M1可切换成耦接至一编程电压VPr，例如介 于0.25伏特至3.3伏特之间，可等于或大于电阻式随机存取内存870-2的重置电压VRE及大于电源供应电压Vcc；(2)节点M2可切换成耦接至接地参考电压Vss；及(3)节点 M3可切换成浮置状态(floating)。因此，一电流可在一第二往后方向从电阻式随机存 取内存870-2的底部电极871流至电阻式随机存取内存870-2的顶部电极872，其中第 二往后方向上与第二前进方向相反，以减少电阻式随机存取内存870-2的电阻层873 中的空穴，因此电阻式随机存取内存870-2可在重置步骤中被重置成具有介于1000 欧姆至100,000,000,000之间的一第一高电阻，此时电阻式随机存取内存870-1保持在 该第一低电阻，该第一高电阻可等于1.5倍至10,000,000倍的第一低电阻，因此第六 类型非易失性内存(NVM)单元900可使节点M3的电压被编程为逻辑值”1”，其中在操 作时节点M3可作为第六类型非易失性内存(NVM)单元900的输出端。
在第二种情况下，如图6E及图6F所示，在上述形成步骤后，可对电阻式随机存 取内存870-1执行重置步骤，此时(1)节点M2可切换成耦接至编程电压VPr，例如介 于0.25伏特至3.3伏特之间，可等于或大于电阻式随机存取内存870-1的重置电压VRE及大于电源供应电压Vcc；(2)节点M1可切换成耦接至接地参考电压Vss；及(3)节点 M3可切换成浮置状态(floating)。因此，一电流可在一第一往后(backward direction) 方向从电阻式随机存取内存870-1的底部电极871流至电阻式随机存取内存870-1的 顶部电极872，其中第一往后方向上与第一前进方向相反，以减少电阻式随机存取 内存870-2的电阻层873中的空穴，因此电阻式随机存取内存870-1可在重置步骤中被 重置成具有介于1000欧姆至100,000,000,000之间的一第二高电阻，此时电阻式随机 存取内存870-2保持在该第二低电阻，该第二高电阻可等于1.5倍至10,000,000倍的第 二低电阻，因此第六类型非易失性内存(NVM)单元900可使节点M3的电压被编程为 逻辑值”0”，其中在操作时节点M3可作为第六类型非易失性内存(NVM)单元900的输 出端。
如图6E及图6F所示，在第六非易失性内存(NVM)单元900在第一种情况下被编 程至逻辑值”1”后，第六类型非易失性内存(NVM)单元900可在第三种情况下被编程 至逻辑值”0”，此时电阻式随机存取内存870-1可在重置步骤中被重置成具有一第三 高电阻，且电阻式随机存取内存870-2可在设定步骤中被设定成具有一第三低电阻， 为达成该目的，(1)节点M2可切换成耦接至编程电压VPr，例如介于0.25伏特至3.3伏 特之间，可等于或大于电阻式随机存取内存870-1的重置电压VRE、等于或大于电阻 式随机存取内存870-2的设定电压VSE及大于电源供应电压Vcc；(2)节点M1可切换成 耦接至接地参考电压Vss；(3)节点M3可切换成浮置状态(floating)。因此，一电流可 在第二前进方向上从电阻式随机存取内存870-2的顶部电极872流过至电阻式随机存 取内存870-2的底部电极871，以增加在电阻式随机存取内存870-2的电阻层873中的 空穴，因此电阻式随机存取内存870-2可在设定步骤中被设定成具有介于100欧姆至 100,000欧姆之间的第三低电阻，然后此电流可在第一往后方向上从电阻式随机存取 内存870-1的底部电极871流过至电阻式随机存取内存870-1的顶部电极872，以减少 电阻式随机存取内存870-1的电阻层873中的空穴，因此电阻式随机存取内存870-1可 在重置步骤中被重置成具有介于1000欧姆至100,000,000,000之间的一第三高电阻， 该第三高电阻可等于1.5倍至10,000,000倍的第三低电阻，因此第六类型非易失性内 存(NVM)单元900可使节点M3的电压被编程为逻辑值”0”，其中在操作时节点M3可 作为第六类型非易失性内存(NVM)单元900的输出端。
如图6E及图6F所示，在第六非易失性内存(NVM)单元900在第二种情况下被编 程至逻辑值”0”后，第六类型非易失性内存(NVM)单元900可在第四种情况下被编程 至逻辑值”1”，此时电阻式随机存取内存870-2可在重置步骤中被重置成具有一第四 高电阻，且电阻式随机存取内存870-1可在设定步骤中被设定成一第四低电阻，为达 成该目的，(1)节点M1可切换成耦接至编程电压VPr，例如介于0.25伏特至3.3伏特之 间，可等于或大于电阻式随机存取内存870-2的重置电压VRE、等于或大于电阻式随 机存取内存870-1的设定电压VSE及大于电源供应电压Vcc；(2)节点M2可切换成耦接 至接地参考电压Vss；(3)节点M3可切换成浮置状态(floating)。因此，一电流可在第 一前进方向上从电阻式随机存取内存870-1的顶部电极872流过至电阻式随机存取内 存870-1的底部电极871，以增加在电阻式随机存取内存870-1的电阻层873中的空 穴，因此电阻式随机存取内存870-1可在设定步骤中被设定成具有介于100欧姆至 100,000欧姆之间的第四低电阻，然后此电流可在第二往后方向上从电阻式随机存取 内存870-2的底部电极871流过至电阻式随机存取内存870-2的顶部电极872，以减少 在电阻式随机存取内存870-2的电阻层873中的空穴，因此电阻式随机存取内存870-2 可在重置步骤中被重置成具有介于1000欧姆至100,000,000,000之间的一第四高电 阻，该第四高电阻可等于1.5倍至10,000,000倍的第四低电阻，因此第六类型非易失 性内存(NVM)单元900可使节点M3的电压被编程为逻辑值”1”，其中在操作时节点 M3可作为第六类型非易失性内存(NVM)单元900的输出端。
在操作时，请参考图6E及图6F所示，(1)节点M1可切换成耦接至电源供应电压Vcc；(2)节点M2可切换成耦接至接地参考电压Vss；及(3)节点M3可切换成作为第六 类型非易失性内存(NVM)单元900的输出端。当电阻式随机存取内存870-1被重置成 具有第一高电阻或第三高电阻，且电阻式随机存取内存870-2在形成步骤中被形成具 有第二低电阻或在设定步骤中被设定成具有第三低电阻时，第六类型非易失性内存 (NVM)单元900可在节点M3产生一输出，其电压介于接地参考电压Vss与一半的电源 供应电压Vcc之间，定义为逻辑值”0”。当电阻式随机存取内存870-1在形成步骤中被 形成具有第一低电阻或在设定步骤中被设定成具有第四低电阻，且电阻式随机存取 内存870-2被重置成具有第二高电阻或第四高电阻时，第六类型非易失性内存(NVM) 单元900可在节点M3产生一输出，其电压介于电源供应电压Vcc与一半的电源供应 电压Vcc之间，定义为逻辑值”1”。
另外，如图6G所示，第六类型非易失性内存(NVM)单元900可由可编程的电阻 的电阻式随机存取内存870及一不可编程的电阻875组成，图6G为本发明实施例的第 六类型非易失性内存(NVM)单元一电路示意图，电阻式随机存取内存870的底部电 极871耦接至不可编程的电阻875的一第一端点及耦接至第六类型非易失性内存 (NVM)单元900的一节点M12，电阻式随机存取内存870的顶部电极872耦接至节点 M10，以及不可编程的电阻875相对于其第一端点的一第二端点耦接至节点M11。
如图6G所示，当电阻式随机存取内存870在执行形成步骤时，(1)节点M10可切 换成耦接至形成电压Vf，例如介于0.25伏特至3.3伏特之间，其中形成电压Vf大于电 源供应电压Vcc，及(2)节点M3可切换成耦接至接地参考电压Vss，及(3)节点M11可 切换成浮置状态(floating)，使得电流可在一前进方向上从电阻式随机存取内存870 的顶部电极872流至电阻式随机存取内存870的底部电极871，以增加在电阻式随机 存取内存870的电阻层873中的空穴，因此电阻式随机存取内存870可在形成步骤中 被形成具有介于100欧姆至100000欧姆之间的一第五低电阻，此第五低电阻比不可 编程的电阻875的电阻值低，不可编程的电阻875的电阻值可等于第五低电阻1.5倍至 10,000,000倍之间。
如图6G所示，在执行上述形成步骤后，可对电阻式随机存取内存870执行重置 步骤，此时(1)节点M11可切换成耦接至一编程电压VPr，例如介于0.25伏特至3.3伏特 之间，且可等于或大于电阻式随机存取内存870的该重置电压VRE及大于电源供应电 压Vcc；(2)节点M10可切换成耦接至接地参考电压Vss；及(3)节点M12可切换成浮置 状态(floating)。因此，一电流可在一往后方向上从电阻式随机存取内存870的底部电 极871流至电阻式随机存取内存870的顶部电极872，其中往后方向与前进方向相 反，以减少在电阻式随机存取内存870的电阻层873中的空穴，因此电阻式随机存取 内存870可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第五高 电阻，此第五高电阻大于不可编程的电阻875的电阻值，该第五高电阻可等于1.5倍 至10,000,000倍的不可编程的电阻875的电阻值，因此第六类型非易失性内存(NVM) 单元900可使节点M12的电压被编程为逻辑值”0”，其中在操作时节点M12可作为第 六类型非易失
如图6G所示，在第六非易失性内存(NVM)单元900被编程至逻辑值”0”后，第六 类型非易失性内存(NVM)单元900可被编程至逻辑值”1”。为达成此目的，电阻式随 机存取内存870可经由上述设定步骤被设定成具有一第六低电阻，此时(1)节点M10 可切换成耦接至例如介于0.25伏特至3.3伏特之间的电压，此电压等于或大于电阻式 随机存取内存870的设定电压VSE及大于电源供应电压Vcc；(2)节点M11可切换成耦 接至接地参考电压Vss；(3)节点M12可切换成浮置状态(floating)。因此，一电流可在 前进方向上从电阻式随机存取内存870的顶部电极872流至电阻式随机存取内存870 的底部电极871，以增加在电阻式随机存取内存870的电阻层873中的空穴，因此电 阻式随机存取内存870可在设定步骤中被设定成具有介于100欧姆至100,000欧姆之 间的第六低电阻，在设定步骤时此第六低电阻比不可编程的电阻875的电阻值低， 不可编程的电阻875的电阻值可等于1.5倍至10,000,000倍的第六低电阻，因此第六类 型非易失性内存(NVM)单元900可使节点M12的电压被编程为逻辑值”1”，其中在操 作时节点M12可作为第六类型非易失性内存(NVM)单元900的输出端。
在操作步骤时，参考图6G所示，(1)节点M10可切换成耦接至电源供应电压Vcc；(2)节点M11可切换成耦接至接地参考电压Vss，及(3)节点M12可切换成作为第六类 型非易失性内存(NVM)单元900的输出端，当电阻式随机存取内存870在执行重置步 骤时可重置成具有第五高电阻，第六类型非易失性内存(NVM)单元900可在节点M12 产生一输出，其电压介于接地参考电压Vss与一半的电源供应电压Vcc之间，其逻辑 值定义为”0”，当电阻式随机存取内存870在形成步骤中被形成具有第五低电阻或在 设定步骤中被设定成具有第六低电阻时，第六类型非易失性内存(NVM)单元900可 在节点M3产生一输出，其电压介于电源供应电压Vcc与一半的电源供应电压Vcc之 间，定义为逻辑值”1”。
(7)第七类型非易失性内存(NVM)单元
图7A至图7C为本发明实施例用于半导体芯片的第七类型非易失性内存(NVM) 单元的各种结构的剖面示意图，第七类型非易失性内存(NVM)单元可以是磁阻式随 机存取内存(Magnetoresistive Random Access Memory,MRAM)，亦即为可编程电 阻，如图7A所示，磁阻式随机存取内存880可形成在P型硅基板2上方的一MRAM层 879内，且MRAM层879位于一半导体芯片100的的保护层14下方的第一交互连接线 结构(FISC)20内，使用于商业化标准FPGA IC芯片200的一半导体芯片100，该半导 体芯片100包括多个交互连接线金属层6，此交互连接线金属层6在第一交互连接线 结构(FISC)20内并且在MRAM879与P型硅基板2之间，交互连接线金属层6可耦接磁 阻式随机存取内存880及在P型硅基板2上的多个半导体元件4，在第一交互连接线结 构(FISC)20内且位于保护层14与RRAM层869之间的多个交互连接线金属层6可耦接 电阻式随机存取内存870至半导体芯片100的外部电路，且其线距(Line pitch)小于0.5 微米，位于第一交互连接线结构(FISC)20内且位于RRAM层869上方的每一交互连接 线金属层6的厚度大于位于第一交互连接线结构(FISC)20内且位于RRAM层869下方 的每一交互连接线金属层6的厚度，对于P型硅基板2、半导体元件4、交互连接线金 属层6、第一交互连接线结构(FISC)20及保护层14的详细说明可参考图22A至图22Q 的说明及图示。
如图7A所示，每一磁阻式随机存取内存880具有由氮化钛、铜或铝合金所制成 的一底部电极881，其厚度例如介于1nm至20nm之间，每一磁阻式随机存取内存880 另具有由氮化钛、铜或铝合金所制成的一顶部电极882，其厚度例如介于1nm至20nm 之间，每一磁阻式随机存取内存880另具有厚度例如介于1nm至35nm之间的磁阻层 883，此磁阻层883位于底部电极881与顶部电极882之间，第一种替代方案，磁阻层 883可由下列组成：(1)一反铁磁层884(antiferromagnetic layer)位于底部电极881上， 反铁磁层884即锁定层(pinning layer)，例如是铬、铁-锰合金、氧化镍、硫化亚铁、 Co/[CoPt]4等材质所构成，其厚度例如介于1nm至10nm之间；(2)一固定磁性层 885(pinned magnetic layer)在反铁磁层884上，固定磁性层885例如是FeCoB合金或是 Co2Fe6B2合金，其厚度例如介于1nm至10nm之间、介于0.5nm至3.5nm之间或是介于 1nm至3nm之间；(3)一隧穿氧化物层886(tunnelingoxide layer)在固定磁性层885上， 隧穿氧化物层886亦即为隧穿阻障层(tunnelingbarrier layer)，隧穿氧化物层886例如 是氧化镁(MgO)，其厚度例如介于0.5nm至5nm之间、介于0.3nm至2.5nm之间或是介 于0.5nm至1.5nm之间；(4)一自由磁性层887(freemagnetic layer)在隧穿氧化物层886 上，自由磁性层887例如是FeCoB合金或是Co2Fe6B2合金等材质构成，其厚度例如介 于1nm至3nm之间，顶部电极882形成在磁阻层883的自由磁性层887上，固定磁性层 885与自由磁性层887具有相同的材质。
如图7A所示，每一磁阻式随机存取内存880的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的其中的一较低的金属栓塞10的上表面上，及在如 图22A至图22Q中低的一绝缘介电层12上表面上，如图22A至图22Q中高的一绝缘介 电层12可形成在其中的一磁阻式随机存取内存880的顶部电极882上，及如图22A至 图22Q中高的一交互连接线金属层6具有高的金属栓塞10，每一金属栓塞10形成在高 的一绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
另外，如图7B所示，每一磁阻式随机存取内存880的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的一较低的金属接垫或连接线8的上表面上， 如图22A至图22Q中一较高的绝缘介电层12可形成在一磁阻式随机存取内存880的顶 部电极882上，以及如图22A至图22Q一较高的交互连接线金属层6具有高的金属栓塞 10，每一金属栓塞10形成在高的一绝缘介电层12内及在一磁阻式随机存取内存880 的顶部电极882上。
另外，如图7C所示，每一磁阻式随机存取内存880的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的一较低的金属接垫或连接线8的上表面上， 如图22A至图22Q中一较高的交互连接线金属层6具有高的金属接垫或连接线8，每一 金属接垫或连接线8形成在高的一绝缘介电层12内及在一磁阻式随机存取内存880 的顶部电极882上。
对于第二种替代方案，图7D为本发明实施例用于半导体芯片的一第七类型非易失性内存(NVM)单元结构剖面示意图，除了磁阻层883的组成之外，如图7D所示的 半导体芯片的结构类似于图7A所示的结构。如图7D所示，磁阻层883可由在底部电 极881上的自由磁性层887、在自由磁性层887上的隧穿氧化物层886、在隧穿氧化物 层886上的固定磁性层885及在固定磁性层885上的反铁磁层884组成，顶部电极882 形成在反铁磁层884上，用于第二种替代方案的自由磁性层887、隧穿氧化物层886、 固定磁性层885及反铁磁层884的材质及厚度可参考第一种替代方案中的说明及公 开。对于第二种替代方案磁阻式随机存取内存880的底部电极881形成在如图22A至 图22Q中低的一交互连接线金属层6的一较低的金属栓塞10的上表面上及在如图22A 至图22Q中的一较低的绝缘介电层12的上表面上，对于第二种替代方案，如图22A 至图22Q中一较高的绝缘介电层12可形成在一磁阻式随机存取内存880的顶部电极 882上，如图22A至图22Q中一较高的交互连接线金属层6具有形成在一较高的绝缘介 电层12内的一较高的金属栓塞10，及在一磁阻式随机存取内存880的顶部电极882 上。
另外，对于第二种替代方案，在图7D中的磁阻式随机存取内存880可提供在低 的金属接垫或连接线8与如图7B中所示的高的金属栓塞10之间，如图7B及图7D所 示，对于第二种替代方案，每一磁阻式随机存取内存880的底部电极881形成在如图 22A至图22Q中的一较低的交互连接线金属层6的一较低的金属接垫或连接线8的一 上表面上，对于第二种替代方案，如图22A至图22Q中的一较高的绝缘介电层12可形 成在一磁阻式随机存取内存880的顶部电极882上，及如图22A至图22Q中的一较高的 交互连接线金属层6具有高的金属栓塞10形成在一较高的绝缘介电层12内及在一磁 阻式随机存取内存880的顶部电极882上。
另外，对于第二种替代方案，在图7D中的磁阻式随机存取内存880可提供在低 的金属接垫或连接线8与如图7C中所示的高的金属接垫或连接线8之间，如图7C及图 7D所示，对于第二种替代方案，每一磁阻式随机存取内存880的底部电极881形成在 如图22A至图22Q中的一较低的交互连接线金属层6的一较低的金属接垫或连接线8 的一上表面上，对于第二种替代方案，如图22A至图22Q中的一较高的交互连接线金 属层6具有高的金属接垫或连接线8形成在一较高的绝缘介电层12内及在一磁阻式 随机存取内存880的顶部电极882上。
如图7A至图7D所示，固定磁性层885具有多个场域(domains)，每一场域在一方 向上具有一磁性区域，固定磁性层885的每一场域会被反铁磁层884固定(锁定)，也 就是被固定的场域几乎不被通过固定磁性层885的电流所引起的自旋转移矩 (spin-transfertorque)影响，自由磁性层887具有多个场域，每一场域在一方向上具有 一磁性区域，自由磁性层887的场域可轻易的被通过自由磁性层887的电流引起的自 旋转移矩而改变。
如图7A至图7C所示，当第一种替代方案的磁阻式随机存取内存880在进行设定 步骤时，可施加介于0.25伏特至3.3伏特的电压VMSE至其顶部电极882，及施加接地 参考电压Vss至其底部电极881上，此时电子可通过其隧穿氧化物层886从固定磁性 层885流向其自由磁性层887，使其自由磁性层887的每一场域中的磁场方向可被设 定与其固定磁性层885的每一场域被由电流所引起自旋转移矩影响的磁场方向相 同，因此一磁阻式随机存取内存880可在设定步骤中被设定成具有介于10欧姆至 100,000,000,000欧姆之间的一低电阻。在第一替代方案的一磁阻式随机存取内存880 在进行重置步骤时，可施加介于0.25伏特至3.3伏特的电压VMRE至其底部电极881， 及一接地参考电压Vss被施加至其顶部电极882上时，电子可通过本身的隧穿氧化物 层886从自由磁性层887流向其固定磁性层885，使本身自由磁性层887的每一场域中 的磁场方向被重置成与其固定磁性层885的每一场域中的磁性区域的方向相反，因 此一磁阻式随机存取内存880可在重置步骤中被重置成具有介于15欧姆至 500,000,000,000欧姆之间的一高电阻。
如图7A至图7D所示，当第二种替代方案的磁阻式随机存取内存880在进行设定 步骤时，可施加介于0.25伏特至3.3伏特的电压VMSE至本身的底部电极881，及施加 接地参考电压Vss至本身的顶部电极882上，此时电子可通过本身的隧穿氧化物层 886从固定磁性层885流向其自由磁性层887，使本身自由磁性层887的每一场域中的 磁场方向可被设定与其固定磁性层885的每一场域被由电流所引起自旋转移矩影响 的磁场方向相同，因此一磁阻式随机存取内存880可在设定步骤中被设定成具有介 于10欧姆至100,000,000,000欧姆之间的一低电阻。在第二替代方案的一磁阻式随机 存取内存880的重置步骤中，当施加介于0.25伏特至3.3伏特的一电压VMRE至其的顶 部电极882，及一接地参考电压Vss被施加至其的顶部电极882上时，电子可通过其 的隧穿氧化物层886从自由磁性层887流向其固定磁性层885，使其自由磁性层887的 每一场域中的磁场方向被重置成与其固定磁性层885的每一场域中的磁性区域的方 向相反，因此一磁阻式随机存取内存880可在重置步骤中被重置成具有介于15欧姆 至500,000,000,000欧姆之间的一高电阻。
(7.1)由第一种替代方案的MRAMS所组成的第七类型非易失性内存(NVM)单 元
图7E为本发明实施例第七类型非易失性内存(NVM)单元的电路示意图，图7F为 本发明实施例第七类型非易失性内存(NVM)单元的结构示意图，如图7E及图7F所 示，二个磁阻式随机存取内存880在以下说明中分别称为磁阻式随机存取内存880-1 及磁阻式随机存取内存880-2，磁阻式随机存取内存880-1及磁阻式随机存取内存 880-2可提供用在第七类型非易失性内存(NVM)单元910中，亦即为互补式MRAM， 其简写为CMRAM，此磁阻式随机存取内存880-1的底部电极881耦接至磁阻式随机 存取内存880-2的底部电极881及第七类型非易失性内存(NVM)单元910的节点M6， 磁阻式随机存取内存880-1的顶部电极882耦接节点M4，磁阻式随机存取内存880-2 的顶部电极872耦接至节点M5。
在第一种情况下，如图7E及图7F所示，磁阻式随机存取内存880-2可在重置步 骤中被重置为具有第一高电阻，磁阻式随机存取内存880-1可在设定步骤中被设定为 具有第一低电阻，为达成此目的：(1)节点M4可切换成耦接至一编程电压VPr，例如 介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-2的该重置电 压VMRE、等于或大于磁阻式随机存取内存880-1的电压VMSE及大于电源供应电压 Vcc；(2)节点M5可切换成耦接至接地参考电压Vss；及(3)节点M3切换成浮置状态 (floating)。因此，一电流可从磁阻式随机存取内存880-2的顶部电极882流至磁阻式 随机存取内存880-2的底部电极881，以重置在磁阻式随机存取内存880-2的自由磁性 层887中每一场域的磁场方向，相反于在磁阻式随机存取内存880-2的固定磁性层885 中每一场域的磁场方向，因此，磁阻式随机存取内存880-2可在重置步骤中被重置成 具有介于15欧姆至500,000,000,000欧姆之间的第一高电阻，且该电流接着可从磁阻 式随机存取内存880-1的底部电极881流至磁阻式随机存取内存880-1的顶部电极 882，以设定在磁阻式随机存取内存880-1的自由磁性层887中每一场域的磁场方向， 相同于在磁阻式随机存取内存880-1的固定磁性层885中每一场域的磁场方向，因 此，磁阻式随机存取内存880-1可在设定步骤中被设定成具有介于10欧姆至100,000,000,000欧姆之间的第一低电阻，该第一高电阻可等于1.5倍至10倍的第一低 电阻，因此第七类型非易失性内存(NVM)单元910可使节点M6的电压被编程为逻辑 值”1”，其中在操作步骤时节点M6可作为第七类型非易失性内存(NVM)单元910的输 出端。
在第二种情况下，如图7E及图7F所示，磁阻式随机存取内存880-1可在重置步 骤中被重置为具有第二高电阻，磁阻式随机存取内存880-2可在设定步骤中被设定为 具有第二低电阻，为达成此目的：(1)节点M5可切换成耦接至一编程电压VPr，例如 介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-1的该重置电 压VMRE、等于或大于磁阻式随机存取内存880-2的电压VMSE及大于电源供应电压 Vcc；(2)节点M4可切换成耦接至接地参考电压Vss；及(3)节点M6切换成浮置状态 (floating)。因此，一电流可从磁阻式随机存取内存880-1的顶部电极882流至磁阻式 随机存取内存880-1的底部电极881，以重置在磁阻式随机存取内存880-1的自由磁性 层887中每一场域的磁场方向，相反于在磁阻式随机存取内存880-1的固定磁性层885 中每一场域的磁场方向，因此，磁阻式随机存取内存880-1可在重置步骤中被重置成 具有介于15欧姆至500,000,000,000欧姆之间的第二高电阻，另外，一电流可从磁阻 式随机存取内存880-2的底部电极881流至磁阻式随机存取内存880-2的顶部电极 882，而设定磁阻式随机存取内存880-2的自由磁性层887中每一场域的磁场方向，相 同于在磁阻式随机存取内存880-2的固定磁性层885中每一场域的磁场方向，因此， 磁阻式随机存取内存880-2可在设定步骤中被设定成具有介于10欧姆至 100,000,000,000欧姆之间的第二低电阻，该第二高电阻可等于1.5倍至10倍的第二低 电阻，因此第七类型非易失性内存(NVM)单元910可使节点M6的电压被编程为逻辑 值”0”，其中在操作步骤时节点M6可作为第七类型非易失性内存(NVM)单元910的输 出端。
在操作步骤时，请参考图7E及图7F所示，(1)节点M4可切换成耦接至电源供应 电压Vcc；(2)节点M5可切换成耦接至接地参考电压Vss；及(3)节点M6可切换成作为 第七类型非易失性内存(NVM)单元910的输出端，当磁阻式随机存取内存880-1在重 置步骤中被重置成具有第二高电阻，及磁阻式随机存取内存880-2在设定步骤中被设 定成具有第二低电阻，第七类型非易失性内存(NVM)单元910可在节点M6产生一输 出，其电压介于接地参考电压Vss与一半的电源供应电压Vcc之间，定义为逻辑 值”0”；当磁阻式随机存取内存880-1在设定步骤中被设定成具有第一低电阻且磁阻 式随机存取内存880-2在重置步骤中被重置成具有第一高电阻时，第七类型非易失性 内存(NVM)单元910可在节点M6产生一输出，其电压介于电源供应电压Vcc与一半 的电源供应电压Vcc之间，定义为逻辑值”1”。
或者，如图7G所示，第七类型非易失性内存(NVM)单元910可包括第一种替代 方案的磁阻式随机存取内存880及不可编程的电阻875，图7G为本发明实施例的第七 类型非易失性内存(NVM)单元910的电路示意图，第一种替代方案的磁阻式随机存 取内存880的底部电极881耦接至不可编程的电阻875的一第一端点及耦接至第七类 型非易失性内存(NVM)单元910的一节点M15，第一种替代方案的磁阻式随机存取内 存880的顶部电极882耦接至节点M13，不可编程的电阻875相对于其第一端点的一第 二端点耦接至节点M14。
在第三种情况下，如图7G所示，磁阻式随机存取内存880可在设定步骤中被设 定成具有第七低电阻，为达成此目的：(1)节点M13可切换成耦接至一编程电压VPr， 例如介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电 压VMSE及大于电源供应电压Vcc；(2)节点M14可切换成耦接至接地参考电压Vss；及 (3)节点M15切换成浮置状态(floating)。因此，一电流可从磁阻式随机存取内存880 的底部电极881至磁阻式随机存取内存880的顶部电极882，而设定在磁阻式随机存 取内存880的自由磁性层887中每一场域的磁场方向，相同于在磁阻式随机存取内存 880的固定磁性层885中每一场域的磁场方向，因此，磁阻式随机存取内存880-1可在 设定步骤中被设定成具有介于10欧姆至100,000,000,000欧姆之间的第七低电阻，其 中第七低电阻低于不可编程的电阻875的电阻值，不可编程的电阻875的电阻值可等 于1.5倍至10,000,000倍的第七低电阻，因此第七类型非易失性内存(NVM)单元910 可使节点M15的电压被编程为逻辑值”1”，其中在操作步骤时节点M15可作为第七类 型非易失性内存(NVM)单元910的输出端。
在第四种情况下，如图7G所示，磁阻式随机存取内存880可在重置步骤中被重 置成具有第七高电阻，为达成此目的：(1)节点M14可切换成耦接至一编程电压VPr， 例如介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电 压VMRE及大于电源供应电压Vcc；(2)节点M13可切换成耦接至接地参考电压Vss；及 (3)节点M15切换成浮置状态(floating)。因此，一电流可从磁阻式随机存取内存880 的顶部电极882至磁阻式随机存取内存880的底部电极881，以重置在磁阻式随机存 取内存880的自由磁性层887中每一场域的磁场方向，相反于与在磁阻式随机存取内 存880的固定磁性层885中每一场域的磁场方向，因此，磁阻式随机存取内存880可 在重置步骤中被重置成具有介于15欧姆至500,000,000,000欧姆之间的第七高电阻， 其中第七低电阻低于不可编程的电阻875的电阻值，不可编程的电阻875的电阻值可 等于介于1.5倍至10,000,000倍的第七低电阻，第七高电阻可等于介于1.5倍至10倍的 不可编程的电阻875的电阻，因此第七类型非易失性内存(NVM)单元910可使节点 M15的电压被编程为逻辑值”0”，其中在操作步骤时节点M15可作为第七类型非易失 性内存(NVM)单元910的输出端。
在操作步骤时，请参考图7G所示，(1)节点M13可切换成耦接至电源供应电压 Vcc；(2)节点M14可切换成耦接至接地参考电压Vss；及(3)节点M15可切换成作为第 七类型非易失性内存(NVM)单元910的输出端，当磁阻式随机存取内存880在重置步 骤中被重置成具有第七高电阻，第七类型非易失性内存(NVM)单元910可在节点M15 产生一输出，其电压介于接地参考电压Vss与一半的电源供应电压Vcc之间，定义为 逻辑值”0”；当磁阻式随机存取内存880在设定步骤中被设定成具有第七低电阻时， 第七类型非易失性内存(NVM)单元910可在节点M15产生一输出，其电压介于电源供 应电压Vcc与一半的电源供应电压Vcc之间，定义为逻辑值”1”。
(7.2)由第二种替代方案的MRAM所组成的第七类型非易失性内存(NVM)单元
图7H为本发明实施例第七类型非易失性内存(NVM)单元的电路示意图，图7I为 本发明实施例第七类型非易失性内存(NVM)单元的结构示意图，如图7H及图7I所 示，二个磁阻式随机存取内存880在以下说明中分别称为磁阻式随机存取内存880-3 及磁阻式随机存取内存880-4，磁阻式随机存取内存880-3及磁阻式随机存取内存 880-4可提供用在第七类型非易失性内存(NVM)单元910中，此磁阻式随机存取内存 880-3的底部电极881耦接至磁阻式随机存取内存880-4的底部电极881及第七类型非 易失性内存(NVM)单元910的节点M9，磁阻式随机存取内存880-3的顶部电极882耦 接节点M7，磁阻式随机存取内存880-4的顶部电极872耦接至节点M8。
在第一种情况下，如图7H及图7I所示，在磁阻式随机存取内存880-3可在重置步骤中被重置为具有第三高电阻，在磁阻式随机存取内存880-4可在设定步骤中被设定 为具有第三低电阻，为达成此目的：(1)节点M7可切换成耦接至一编程电压VPr，例 如介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-4的该重置 电压VMRE、等于或大于磁阻式随机存取内存880-3的电压VMSE及大于电源供应电压 Vcc；(2)节点M8可切换成耦接至接地参考电压Vss；及(3)节点M9切换成浮置状态 (floating)。因此，一电流可从磁阻式随机存取内存880-4的顶部电极882流至磁阻式 随机存取内存880-4的底部电极881，而设定在磁阻式随机存取内存880-4的自由磁性 层887中每一场域的磁场方向，相同于与在磁阻式随机存取内存880-4的固定磁性层 885中每一场域的磁场方向，因此，磁阻式随机存取内存880-4可在设定步骤中被设 定成具有介于10欧姆至100,000,000,000欧姆之间的第三低电阻，另外，电流可从磁 阻式随机存取内存880-3的底部电极881流至磁阻式随机存取内存880-3的顶部电极 882，以重置在磁阻式随机存取内存880-3的自由磁性层887中每一场域的磁场方向， 相反于在磁阻式随机存取内存880-3的固定磁性层885的每一场域的方向，因此，磁 阻式随机存取内存880-3可在重置步骤中被重置成具有介于15欧姆至 500,000,000,000欧姆之间的第三高电阻，该第三高电阻可等于1.5倍至10倍的第三低 电阻，因此第七类型非易失性内存(NVM)单元910可使节点M6的电压被编程为逻辑 值”0”，其中在操作步骤时节点M9可作为第七类型非易失性内存(NVM)单元910的输 出端。
在第二种情况下，如图7H及图7I所示，磁阻式随机存取内存880-3可在设定步骤中被设定为具有第四低电阻，而磁阻式随机存取内存880-4可在重置步骤中被重置具 有第四高电阻，在磁阻式随机存取内存880-4的重置步骤及磁阻式随机存取内存 880-3的设定步骤中：(1)节点M8可切换成耦接至介于0.25伏特至3.3伏特之间的一电 压，此电压可等于或大于磁阻式随机存取内存880-4的该重置电压VMRE、等于或大于 磁阻式随机存取内存880-3的电压VMSE及大于电源供应电压Vcc；(2)节点M7可切换 成耦接至接地参考电压Vss；及(3)节点M9切换成浮置状态(floating)。因此，一电流 可从磁阻式随机存取内存880-3的顶部电极882流至磁阻式随机存取内存880-3的底 部电极881，而设定在磁阻式随机存取内存880-3的自由磁性层887中每一场域的磁场 方向，相同于在磁阻式随机存取内存880-3的固定磁性层885中每一场域的磁场方 向，因此，磁阻式随机存取内存880-3可在设定步骤中被设定成具有介于10欧姆至 100,000,000,000欧姆之间的第四低电阻，另外，电流可从磁阻式随机存取内存880-4 的底部电极881流至磁阻式随机存取内存880-4的顶部电极882，以重置在磁阻式随机 存取内存880-4的自由磁性层887中每一场域的磁场方向，相反于在磁阻式随机存取 内存880-4的固定磁性层885中每一场域的磁场方向，因此，磁阻式随机存取内存 880-4可在重置步骤中被重置成具有介于15欧姆至500,000,000,000欧姆之间的第四 高电阻，该第四高电阻可等于1.5倍至10倍的第四低电阻，因此第七类型非易失性内 存(NVM)单元910可使节点M9的电压被编程为逻辑值”1”，其中在操作步骤时节点 M9可作为第七类型非易失性内存(NVM)单元910的输出端。
在操作步骤时，请参考图7H及图7I所示，(1)节点M7可切换成耦接至电源供应 电压Vcc；(2)节点M8可切换成耦接至接地参考电压Vss；及(3)节点M9可切换成作为 第七类型非易失性内存(NVM)单元910的输出端，当磁阻式随机存取内存880-3在重 置步骤中被重置成具有第四高电阻，及磁阻式随机存取内存880-4在设定步骤中被设 定成具有第四低电阻时，第七类型非易失性内存(NVM)单元910可在节点M9产生一 输出，其电压介于接地参考电压Vss与一半的电源供应电压Vcc，定义为逻辑值”0”； 当磁阻式随机存取内存880-3在设定步骤中被设定成具有第三低电阻时及磁阻式随 机存取内存880-4在重置步骤中被重置成具有第三高电阻时，第七类型非易失性内存 (NVM)单元910可在节点M9产生一输出，其电压介于电源供应电压Vcc与一半的电 源供应电压Vcc之间，定义为逻辑值”1”。
或者，如图7J所示，第七类型非易失性内存(NVM)单元910可包括第二种替代方 案的磁阻式随机存取内存880及不可编程的电阻875，图7J为本发明实施例的第七类 型非易失性内存(NVM)单元910的电路示意图，第二种替代方案的磁阻式随机存取 内存880的底部电极881耦接至不可编程的电阻875的一第一端点及耦接至第七类型 非易失性内存(NVM)单元910的一节点M18，第二种替代方案的磁阻式随机存取内存 880的顶部电极882耦接至节点M16，以及不可编程的电阻875相对于其第一端点的第 二端点耦接至节点M17。
在第三种情况下，如图7J所示，磁阻式随机存取内存880可在重置步骤中被重置为具有第八高电阻，为达成此目的：(1)节点M16可切换成耦接至一编程电压VPr，例 如介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电压 VMSE及大于电源供应电压Vcc；(2)节点M17可切换成耦接至接地参考电压Vss；及(3) 节点M18切换成浮置状态(floating)。因此，一电流可从磁阻式随机存取内存880的底 部电极881至磁阻式随机存取内存880的顶部电极882，以重置在磁阻式随机存取内 存880的自由磁性层887中每一场域的磁场方向，相反于在磁阻式随机存取内存880 的固定磁性层885中每一场域的磁场方向，因此，磁阻式随机存取内存880可在重置 步骤中被重置成具有介于15欧姆至500,000,000,000欧姆之间的第八高电阻，其中第 八高电阻可等于1.5倍至10,000,000倍的不可编程的电阻875的电阻值，因此第七类型 非易失性内存(NVM)单元910可使节点M18的电压被编程为逻辑值”0”，其中在操作 时节点M18可作为第七类型非易失性内存(NVM)单元910的输出端。
在第四种情况下，如图7J所示，磁阻式随机存取内存880可在设定步骤中被设定成具有第七高电阻，为达成此目的：(1)节点M17可切换成耦接至介于0.25伏特至3.3 伏特之间的一电压，此电压可等于或大于磁阻式随机存取内存880的的电压VMSE及 大于电源供应电压Vcc；(2)节点M16可切换成耦接至接地参考电压Vss；及(3)节点 M18切换成浮置状态(floating)。因此，一电流可从磁阻式随机存取内存880的顶部电 极882至磁阻式随机存取内存880的底部电极881，而设定在磁阻式随机存取内存 880-3的自由磁性层887中每一场域的磁场方向，相同于在磁阻式随机存取内存880 的固定磁性层885中每一场域的磁场方向，因此，磁阻式随机存取内存880可在设定 步骤中被设定成具有介于10欧姆至100,000,000,000欧姆之间的第八低电阻，不可编 程的电阻875的电阻值可等于介于1.5倍至10,000,000倍的第八低电阻，因此第七类型 非易失性内存(NVM)单元910可使节点M18的电压被编程为逻辑值”1”，其中在操作 步骤时节点M18可作为第七类型非易失性内存(NVM)单元910的输出端。
在操作步骤时，请参考图7J所示，(1)节点M16可切换成耦接至电源供应电压 Vcc；(2)节点M17可切换成耦接至接地参考电压Vss；及(3)节点M18可切换成作为第 七类型非易失性内存(NVM)单元910的输出端，当磁阻式随机存取内存880在重置步 骤中被重置成具有第八高电阻，第七类型非易失性内存(NVM)单元910可在节点M18 产生一输出，其电压介于接地参考电压Vss与一半的电源供应电压Vcc之间，定义为 逻辑值”0”；当磁阻式随机存取内存880在设定步骤中被设定成具有第八低电阻时， 第七类型非易失性内存(NVM)单元910可在节点M18产生一输出，其电压介于电源供 应电压Vcc与一半的电源供应电压Vcc之间，定义为逻辑值”1”。
锁存非易失性内存单元的内容说明
图8A为本发明实施例锁存非易失性内存单元的电路示意图，图8B至图8D为本 发明实施例图9中锁存非易失性存储单元结合第六或第七类型的非易失性内存单元 的结构示意图。
如图8A所示，锁存非易失性内存940可包括一内存单元446及其中之一的第一型至第七型非易失性内存单元600、650、700、760、800、900或910，在内存单元446 中，左边的那对P型MOS晶体管447及N型MOS晶体管448分别具有各自的漏极端(在 操作时)相互耦接，而P型MOS晶体管447及N型MOS晶体管448各自的栅极端相互耦 接且连接节点L3，及P型MOS晶体管447及N型MOS晶体管448各自的源极端(在操作 时)分别各自耦接至节点L4及节点L5；而右边的那对P型MOS晶体管447及N型MOS 晶体管448具有各自的漏极端(在操作时)分别耦接至节点L1及节点L2，而P型MOS晶 体管447及N型MOS晶体管448各自的栅极端相互耦接，而P型MOS晶体管447及N型 MOS晶体管448各自的源极端(在操作时)分别耦接至节点L4及节点L5，在右边的那 对P型MOS晶体管447及N型MOS晶体管448的栅极端(在操作时)可耦接至在左边的 那对P型MOS晶体管447及N型MOS晶体管448的漏极端(在操作时)及耦接至节点 L12。锁存非易失性内存940更可包括一开关941(例如是P型或N型MOS晶体管)，其 通道的一端耦接至节点L1及其通道的另一端耦接至节点L6；锁存非易失性内存940 更可包括一开关942(例如是P型或N型MOS晶体管)，其通道的一端耦接至节点L2及 其通道的另一端耦接至节点L7，节点L8耦接至开关941(P型或N型MOS晶体管)的 一栅极端及节点L9耦接至开关942(P型或N型MOS晶体管)的一栅极端，在此范例 中，开关941为一P型MOS晶体管而开关942为一N型MOS晶体管。
图8A中的锁存非易失性内存940可经由图8B至图8D中的鳍式场效应晶体管实 现，在此范例中，可提供一P型硅基板2耦接至一接地参考电压Vss，用于锁存非易 失性内存940，该锁存非易失性内存940可包括：
(1)一N型条带(stripe)901，形成有一在P型硅基板2内的N型阱(well)902及一垂直 凸出于N型阱902的顶部表面的N型鳍(fin)903，其中N型阱902的深度d5w介于0.3微 米(μm)至5μm之间且其宽度w5w介于50纳米(nm)至1μm之间，而N型鳍903的高度h5fN介于10nm至200nm之间且其宽度w5fN介于1nm至100nm之间；
(2)一P型鳍904，垂直地凸出于P型硅基板2上，其中P型鳍904的高度h5fP介于 10nm至200nm之间，且其宽度w5fP介于1nm至100nm之间，而N型鳍604与P型鳍605 之间的间距s11介于100nm至2000nm之间；
(3)一场氧化物905(例如是氧化硅)，位于P型硅基板2上，其中此场氧化物905 的厚度to介于20纳米至500纳米之间。
(4)一栅极层907，位于场氧化物905上，此栅极层907例如是多晶硅、钨、氮化 钨、钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其他导电金属，其中此栅极 层907可图案化形成多数纵向栅极，横跨N型鳍903、P型鳍904或N型鳍903及P型鳍 904二者，栅极层907的每一纵向栅极的宽度介于1纳米至25纳米之间；以及
(5)一栅极氧化物906，位于栅极层907及N型鳍903之间、位于栅极层907及P型 鳍904之间及位于栅极层907及场氧化物905之间，其中该栅极氧化物906例如是氧化 硅、含铪氧化物、含锆氧化物或含钛氧化物，且栅极氧化物906的厚度例如介于1纳 米至5纳米之间。
如图8A至图8D所示，N型鳍903可掺杂P型原子(例如硼原子)以形成二P+部在位 于栅极氧化物906的相对二侧的N型鳍903内，分别构成P型金属氧化半导体(MOS)晶 体管T1、T3或T5的通道二端，其中在N型鳍903内的硼原子的浓度可大于P型硅基板 2中的硼原子的浓度，P型鳍904可渗杂N型原子(例如是砷原子)以形成二N+部在位于 栅极氧化物906的相对二侧的P型鳍904内，分别构成N型金属氧化半导体(MOS)晶体 管T2、T4或T6的通道二端，其中在P型鳍904内的砷原子的浓度可大于N型阱902中 的砷原子的浓度，在图8A中左边那对P型及N型MOS晶体管447及448分别具有图8B 至图8D中T1及T2的结构，在图8A中右边那对P型及N型MOS晶体管447及448分别具 有图8B至图8D中T3及T4的结构，在图8A中的P型及N型MOS晶体管491及492分别具 有如图8B至图8D中T5及T6的结构。
请参阅图8B至图8D所示，例如揭示设有第六型或第七型非挥性内存单元900或910的锁存非易失性内存940的示意图，在图8B中锁存式挥发性内存940可设有二随 机存取内存R1及R2，随机存取内存R1及R2例如可以是图6E及图6F中各自的电阻式 随机存取内存(RRAM)870-1及870-2，其各自的底部电极871形成在较低的交互连接 金属层6上，其中较低的交互连接金属层6设有锁存非易失内存单元940的一金属交 互连接线908，其中电阻式随机存取电忆体(RRAM)870-1及870-2的底部电极871可经 由金属交互连接线908交互连接、连接至P型及N型MOS晶体管T1及T2的栅极端、及 连接至节点L3，而各自的电阻式随机存取内存(RRAM)870-1及870-2具有顶部电极 872，位于较高的交互连接金属层6的下方且形成接触连接，其中较高的交互连接金 属层6设有锁存非易失性内存单元940的二金属交互连接线911及912，其中电阻式随 机存取电忆体(RRAM)870-1的顶部电极872经由金属交互连接线911连接至P型MOS 晶体管T3及T5的漏极端(在操作时)及连接至节点L1，电阻式随机存取电忆体 (RRAM)870-2的顶部电极872经由金属交互连接线912连接至N型MOS晶体管T4及T6的漏极端(在操作时)及连接至节点L2。
或者，随机存取内存R1及R2例如可以是图7E及图7F中各自的磁阻式随机存取 内存(MRAM)880-1及880-2，其各自的底部电极881形成在较低的交互连接金属层6 上，其中较低的交互连接金属层6设有锁存非易失内存单元940的一金属交互连接线 908，其中磁阻式随机存取内存(MRAM)880-1及880-2的底部电极881可经由金属交 互连接线908交互连接、连接至P型及N型MOS晶体管T1及T2的栅极端、及连接至节 点L3，而各自的磁阻式随机存取内存(MRAM)880-1及880-2具有顶部电极882，位于 较高的交互连接金属层6的下方且形成接触连接，其中较高的交互连接金属层6设有 锁存非易失性内存单元940的二金属交互连接线911及912，其中磁阻式随机存取内存 (MRAM)880-1的顶部电极872经由金属交互连接线911连接至P型MOS晶体管T3及 T5的漏极端(在操作时)及连接至节点L1，磁阻式随机存取内存(MRAM)880-2的顶部 电极882经由金属交互连接线912连接至N型MOS晶体管T4及T6的漏极端(在操作时) 及连接至节点L2。
或者，随机存取内存R1及R2例如可以是图7H及图7I中各自的磁阻式随机存取内存(MRAM)880-3及880-4，其各自的底部电极881形成在较低的交互连接金属层6 上，其中较低的交互连接金属层6设有锁存非易失内存单元940的一金属交互连接线 908，其中磁阻式随机存取内存(MRAM)880-3及880-4的底部电极881可经由金属交 互连接线908交互连接、连接至P型及N型MOS晶体管T1及T2的栅极端、及连接至节 点L3，而各自的磁阻式随机存取内存(MRAM)880-3及880-4具有顶部电极882，位于 较高的交互连接金属层6的下方且形成接触连接，其中较高的交互连接金属层6设有 锁存非易失性内存单元940的二金属交互连接线911及912，其中磁阻式随机存取内存 (MRAM)880-3的顶部电极872经由金属交互连接线911连接至P型MOS晶体管T3及 T5的漏极端(在操作时)及连接至节点L1，磁阻式随机存取内存(MRAM)880-4的顶部 电极882经由金属交互连接线912连接至N型MOS晶体管T4及T6的漏极端(在操作时) 及连接至节点L2。
如图8D所示，锁存非易失性内存940包括一金属交互连接线914，可耦接节点L4 至P型MOS晶体管T3的源极端(在操作时)；锁存非易失性内存940包括一金属交互连 接线915，可耦接节点L5至N型MOS晶体管T4的源极端(在操作时)；锁存非易失性内 存940包括一金属交互连接线916，可耦接节点L6至P型MOS晶体管T5的源极端(在操 作时)；锁存非易失性内存940包括一金属交互连接线917，可耦接节点L7至N型MOS 晶体管T6的源极端(在操作时)；锁存非易失性内存940包括一金属交互连接线918， 可耦接节点L8至P型MOS晶体管T5的栅极端；锁存非易失性内存940包括一金属交互 连接线919，可耦接节点L9至N型MOS晶体管T6的栅极端。
(1)锁存非易失性内存单元的第一种应用方式
对于第一种应用方式，如图1A至图1C及图8A所示，在图1A至图1C中的每一第 一型非易失性内存单元600的节点N3可耦接至内存单元446的节点L1，而其节点N4 可耦接至内存单元446的节点L2及其节点N0可耦接至内存单元446的节点L3。当每一 非易失性内存单元600的浮栅极607被抹除时，(1)节点L4切换成浮置状态(floating)； (2)节点L5切换成浮置状态(floating)；(3)节点L8切换成耦接至接地参考电压Vss，以 开启P型MOS晶体管941的通道，使节点L6耦接至节点L1；(4)节点L9切换成耦接至 抹除电压VEr，以开启N型MOS晶体管942的通道，使节点L7耦接至节点L2；(5)节点 L6切换成耦接至抹除电压VEr；(6)节点L7切换成耦接至接地参考电压Vss；及(7)节点 L3切换成浮置状态(floating)。因此每一非易失性内存单元600的浮栅极607可被抹除 以储存逻辑值”1”，请参见前述针对图1A至图1C所做的说明。
对于第一种应用方式，如图1A至图1C及图8A所示，当每一非易失性内存单元 600的浮栅极607被编程时，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮 置状态(floating)；(3)节点L8可切换成耦接至接地参考电压Vss，以开启P型MOS晶体 管941的通道，并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr， 以开启N型MOS晶体管942的通道，使节点L7耦接至节点L2；(5)节点L6可切换成耦 接至编程电压VPr；(6)节点L7可切换成耦接至接地参考电压Vss；及(7)节点L3可切换 成耦接至编程电压VPr。因此每一非易失性内存单元600的浮栅极607可被编程以储存 逻辑值”0”，请参见前述针对图1A至图1C所做的说明。
对于第一种应用方式，如图1A至图1C及图8A所示，在初始阶段时，亦即当锁 存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供 应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接 至接地参考电压Vss，以开启P型MOS晶体管941的通道，使节点L6耦接至节点L1； (4)节点L9可切换成耦接至电源供应电压Vcc，以开启N型MOS晶体管942的通道，使 节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点L7 可切换成耦接至接地参考电压Vss。此时，每一非易失性内存单元600的输出N0会耦 接至内存单元446的节点L3，使得每一非易失性内存单元600的输出N0的逻辑值可锁 存在内存单元446中。连接至左边那对P型及N型MOS晶体管447及448的栅极的导线 可锁存一逻辑值，此逻辑值与非易失性内存单元600的节点N0的逻辑值相同；连接 至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值 与非易失性内存单元600的节点N0的逻辑值相反。
对于第一种应用方式，如图1A至图1C及图8A所示，在初始阶段后，锁存非易 失性内存单元940可进行操作，此时(1)节点L4可切换成耦接至电源供应电压Vcc；(2) 节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接至电源供应电压 Vcc，以关闭P型MOS晶体管941的通道，而断开节点L1与节点L6之间的连接；及(4) 节点L9可切换成耦接至接地参考电压Vss，以关闭N型MOS晶体管942的通道，而断 开节点L2与节点L7之间的连接。如此，锁存非易失性内存单元940可在节点L3或L12 产生一输出，此输出与储存在非易失性内存单元600的浮栅极607中的逻辑值有关。
(2)锁存非挥性内存单元的第二种应用方式
对于第二种应用方式，如图2A至图2C及图8A所示，在图2A至图2C中的每一第 二型非易失性内存单元650可配置具有其节点N3耦接至内存单元446的节点L1，而其 节点N4耦接至内存单元446的节点L2及其节点N0耦接至内存单元446的节点L3，当 每一非易失性内存单元650的浮栅极607被抹除时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至抹除电压VEr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点L7可切换成(i)耦接至抹除电 压VEr(针对在图2A至图2C中的第一方面及第三方面)，或是(ii)浮置状态(floating)(针 对在图2A至图2C中的第二方面)；及(7)节点L3可切换成(i)浮置状态(floating)(针对在 图2A至图2C中的第一方面)；或(ii)耦接至抹除电压VEr(针对在图2A至图2C中的第二 及第三方面)，因此每一非易失性内存单元650的浮栅极607可被抹除至逻辑值”1”， 请参见前述针对图2A至图2C所做的说明。
对于第二种应用方式，如图2A至图2C及图8A所示，当每一非易失性内存单元 650的浮栅极607编程时，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置 状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941 的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N 型MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电 压VPr；(6)节点l7可切换，(i)耦接至接地参考电压Vss(针对在图2A至图2C中的第一方 面及第三方面)，或是(ii)节点L7切换成浮置状态(floating)(针对在图2A至图2C中的 第二方面)；及(7)节点L3可切换(i)节点L3切换成浮置状态(floating)(针对在图2A至 图2C中的第一方面)；或(ii)耦接至接地参考电压Vss(针对在图2A至图2C中的第二方 面及第三方面)，因此每一非易失性内存单元650的浮栅极607可被编程至逻辑 值”0”，请参见前述针对图2A至图2C所做的说明。
对于第二种应用方式，如图2A至图2C及图8A所示，在初始阶段时，亦即当锁 存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供 应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接 至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点L1；(4) 节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以使节 点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点可切换 成耦接至接地参考电压Vss。非易失性内存单元650的输出N0耦接至内存单元446的 节点L3，使内存单元446可锁存在非易失性内存单元650的输出N0上的逻辑值，连接 至左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值 与在非易失性内存单元650的节点N0上的逻辑值相同；连接至右边那对P型及N型 MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失性内存单 元650的节点N0上的逻辑值相反。
对于第二种应用方式，如图2A至图2C及图8A所示，在初始阶段后，当锁存非 易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与储存在非易失性内存单元650的浮栅极607中的逻辑值有关。
(3)锁存非易失性内存单元的第三种应用方式
对于第三种应用方式，如图3A至图3C及图8A所示，在图3A至图3C中的每一第 三型非易失性内存单元700可配置具有其节点N3耦接至内存单元446的节点L1，而其 节点N4耦接至内存单元446的节点L2及其节点N0耦接至内存单元446的节点L3，当 每一非易失性内存单元700的浮栅极710被抹除时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至抹除电压VEr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点l7可切换成耦接至接地参考 电压Vss；及(7)节点L7切换成浮置状态(floating)，因此每一非易失性内存单元700 的浮栅极710可被抹除至逻辑值”1”，请参见前述针对图3A至图3C所做的说明。
对于第三种应用方式，如图3A至图3C及图8A所示，当每一非易失性内存单元 700的浮栅极710编程时，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置 状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941 的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N 型MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电 压VPr；(6)节点l7可切换成耦接至接地参考电压Vss；及(7)节点L3可切换成耦接至编 程电压VPr，因此每一非易失性内存单元700的浮栅极710可被编程至逻辑值”0”，请 参见前述针对图3A至图3C所做的说明。
对于第三种应用方式，如图3A至图3C及图8A所示，在初始阶段时，亦即当锁 存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供 应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接 至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点L1；(4) 节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以使节 点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点可切换 成耦接至接地参考电压Vss。非易失性内存单元700的输出N0耦接至内存单元446的 节点L3，使内存单元446可锁存在非易失性内存单元700的输出N0上的逻辑值，连接 至左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值 与在非易失性内存单元700的节点N0上的逻辑值相同；连接至右边那对P型及N型 MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失性内存单 元700的节点N0上的逻辑值相反。
对于第三种应用方式，如图3A至图3C及图8A所示，在初始阶段后，当锁存非 易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与储存在非易失性内存单元700的浮栅极710中的逻辑值有关。
(4)锁存非易失性内存单元的第四种应用方式
对于第四种应用方式，如图4A至图4C及图8A所示，在图4A至图4C中的每一第 四型非易失性内存单元760可配置具有其节点N3耦接至内存单元446的节点L1，而其 节点N4耦接至内存单元446的节点L2及其节点N0耦接至内存单元446的节点L3，当 每一非易失性内存单元760的浮栅极710被抹除时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至抹除电压VEr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接抹除电压VEr；(6)节点l7可切换成耦接至接地参考电压 Vss；及(7)节点L3可切换成浮置状态(floating)，，因此每一非易失性内存单元760的 浮栅极710可被抹除至逻辑值”1”，请参见前述针对图4A至图4C所做的说明。
对于第四种应用方式，如图4A至图4C及图8A所示，当每一非易失性内存单元 760的浮栅极710编程时，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮 置状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管 941的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启 N型MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程 电压VPr；(6)节点l7可切换成耦接至接地参考电压Vss；及(7)节点L3可切换成浮置状 态(floating)，因此每一非易失性内存单元760的浮栅极710可被编程至逻辑值”1”，请 参见前述针对图4A至图4C所做的说明。
对于第四种应用方式，如图4A至图4B、图4C及图9所示，在初始阶段时，亦即 当锁存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电 源供应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成 耦接至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点 L1；(4)节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以 使节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点可 切换成耦接至接地参考电压Vss。非易失性内存单元760的输出N0耦接至内存单元 446的节点L3，使内存单元446可锁存在非易失性内存单元760的输出N0上的逻辑 值，连接至左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值， 此逻辑值与在非易失性内存单元760的节点N0上的逻辑值相同；连接至右边那对P 型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失 性内存单元760的节点N0上的逻辑值相反。
对于第四种应用方式，如图4A至图4C及图8A所示，在初始阶段后，当锁存非 易失性内存单元940进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压Vcc； (2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供应电压 Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及(4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开节点L2 与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生一输 出，此输出与储存在非易失性内存单元760的浮栅极710中的逻辑值有关。
(5)锁存非易失性内存单元的第五种应用方式
对于第五种应用方式，如图5A至图5D及图8A所示，在图5A至图5D中的每一第 四型非易失性内存单元800可配置具有其节点N3耦接至内存单元446的节点L1，而其 节点N4耦接至内存单元446的节点L2及其节点N0耦接至内存单元446的节点L3，当 每一非易失性内存单元800的浮栅极808被抹除时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至抹除电压VEr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接抹除电压VEr；(6)节点l7可切换成耦接至接地参考电压 Vss；及(7)节点L3可切换成浮置状态(floating)，因此每一非易失性内存单元800的浮 栅极808可被抹除至逻辑值”1”，请参见前述针对图5A至图5D所做的说明。
对于第五种应用方式，如图5A至图5D及图8A所示，当每一非易失性内存单元 800的浮栅极808编程时，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮 置状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管 941的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启 N型MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程 电压VPr；(6)节点l7可切换成耦接至接地参考电压Vss；及(7)节点L3切换成浮置状态 (floating)，因此每一非易失性内存单元800的浮栅极808可被编程至逻辑值”0”，请参 见前述针对图5A至图5D所做的说明。
对于第五种应用方式，如图5A至图5D及图8A所示，在初始阶段时，亦即当锁 存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供 应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接 至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点L1；(4) 节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以使节 点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点可切换 成耦接至接地参考电压Vss。非易失性内存单元800的输出N0耦接至内存单元446的 节点L3，使内存单元446可锁存在非易失性内存单元800的输出N0上的逻辑值，连接 至左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值 与在非易失性内存单元800的节点N0上的逻辑值相同；连接至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失性内存单 元800的节点N0上的逻辑值相反。
对于第五种应用方式，如图5A至图5D及图8A所示，在初始阶段后，当锁存非 易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与储存在非易失性内存单元800的浮栅极808中的逻辑值有关。
(6)锁存非易失性内存单元的第六种应用方式
对于第六种应用方式，如图6E、图6F及图8A所示，在图6E及图6F中的每一第 六型非易失性内存单元900可配置具有其节点M1耦接至内存单元446的节点L1，而 其节点M2耦接至内存单元446的节点L2及其节点M3耦接至内存单元446的节点 L3，当每一非易失性内存单元900在执行形成步骤时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考电 压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切换 成耦接至形成电压Vf以开启N型MOS晶体管942的通道并使节点L7耦接至节点L2； (5)节点L6可切换成耦接形成电压Vf；(6)节点L7可切换成耦接至形成电压Vf；及(7) 节点L3可切换成耦接至接地参考电压。因此电阻式随机存取内存870-1及870-2可形 成具有如图6E及图6F中的第一及第二低电阻。
对于第六种应用方式，如图6E、图6F及图8A所示，当电阻式随机存取内存870-2 针对第一种情况在重置步骤中被重置成具有第一高电阻时，(1)节点L4切换成浮置状 态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参 考电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可 切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接编程电压VPr；(6)节点l7可切换成耦接至接地参考电压 Vss；及(7)节点L3可切换成浮置状态(floating)，因此，电阻式随机存取内存870-2可 被重置成具有第一高电阻，而电阻式随机存取内存870-1保持在第一低电阻，请参见 前述针对图6E及图6F所做的说明。
对于第六种应用方式，如图6E、图6F及图8A所示，当电阻式随机存取内存870-1 针对第二种情况在重置步骤中被重置成具有第二高电阻时，(1)节点L4切换成浮置状 态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点l7可切换成耦接至编程电压 VPr；及(7)节点L3切换成浮置状态(floating)，因此，电阻式随机存取内存870-1可被 重置成具有第二高电阻，而电阻式随机存取内存870-2保持在第二低电阻，请参见前 述针对图6E及图6F所做的说明。
对于第六种应用方式，如图6E、图6F及图8A所示，当针对第三种情况电阻式随 机存取内存870-1在重置步骤中被重置成具有第三高电阻且电阻式随机存取内存 870-2在设定步骤中被设定成具有第三低电阻时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点l7可切换成耦接至编程电压 VPr；及(7)节点L3切换成浮置状态(floating)，因此，电阻式随机存取内存870-1可被 重置成具有第三高电阻及电阻式随机存取内存870-2可被设定成具有第三低电阻，请 参见前述针对图6E及图6F所做的说明。
对于第六种应用方式，如图6E、图6F及图8A所示，当针对第四种情况电阻式随 机存取内存870-2在重置步骤中被重置成具有第三高电阻且电阻式随机存取内存 870-1在设定步骤中被设定成具有第四低电阻时，(1)节点L4切换成浮置状态 (floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考电 压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切换 成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节点L7耦接至节点L2； (5)节点L6可切换成耦接编程电压VPr；(6)节点l7可切换成耦接至接地参考电压Vss； 及(7)节点L3切换成浮置状态(floating)，因此，电阻式随机存取内存870-1可被重置 成具有第四低电阻及电阻式随机存取内存870-2可被设定成具有第四高电阻，请参见 前述针对图6E及图6F所做的说明。
对于第六种应用方式，如图6E至图6F及图8A所示，在初始阶段时，亦即当锁存 非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供应 电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接至 接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点L1；(4)节 点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以使节点 L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点L7可切换 成耦接至接地参考电压Vss。非易失性内存单元900的输出M3耦接至内存单元446的 节点L3，使内存单元446可锁存在非易失性内存单元900的节点M3上的逻辑值，连 接至左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑 值与在非易失性内存单元900的节点M3上的逻辑值相同；连接至右边那对P型及N型 MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失性内存单 元900的节点M3上的逻辑值相反。
对于第六种应用方式，如图6E至图6F及图8A所示，当锁存非易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压Vcc；(2)节点l5可切换 成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供应电压Vcc以关闭P型 MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及(4)节点L9可切换成耦 接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开节点L2与节点L7之间 的连接，因此锁存非易失性内存单元940可在节点L3或L12产生一输出，此输出与非 易失性内存单元900的节点M3的逻辑值有关，并由电阻式随机存取内存870-1及 870-2的电阻值所决定。
或者，对于第六种应用方式，如图6G及图8A所示，在图6G中的每一第六型非 易失性内存单元900可配置具有其节点M10耦接至内存单元446的节点L1，而其节点 M11耦接至内存单元446的节点L2及其节点M12耦接至内存单元446的节点L3，当每 一非易失性内存单元900在执行形成步骤时，(1)节点L4切换成浮置状态(floating)；(2) 节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P 型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至接地 参考电压Vss以关闭N型MOS晶体管942的通道而断开节点L7与节点L2之间的连 接；(5)节点L6可切换成耦接形成电压Vf；及(6)节点L3可切换成耦接至接地参考电 压Vss。因此电阻式随机存取内存870可被形成第五低电阻，请参见前述针对图6G所 做的说明。
对于第六种应用方式，如图6G及图8A所示，当电阻式随机存取内存870在重置 步骤中被重置成具有第五高电阻时，(1)节点L4切换成浮置状态(floating)；(2)节点L5 切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS 晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦 接接地参考电压Vss；(6)节点l7可切换成耦接至编程电压VPr；及(7)节点L3切换成浮 置状态(floating)，因此，电阻式随机存取内存870可被重置成具有第五高电阻，请参 见前述针对图6G所做的说明，故第六型非易失性内存单元900可被编程为逻辑 值”0”。
对于第六种应用方式，如图6G及图8A所示，在第六型非易失性内存单元900被 编程为逻辑值”0”后，第六型非易失性内存单元900可经由设定步骤以设定电阻式随 机存取内存870具有第六低电阻而被编程为逻辑值”1”，此时(1)节点L4切换成浮置状 态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可切换成耦接接地参考 电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点L1；(4)节点L9可切 换成耦接至编程电压VPr，以开启N型MOS晶体管942的通道并使节点L7耦接至节点 L2；(5)节点L6可切换成耦接编程电压VPr；及(6)节点L7可切换成耦接至接地参考电 压Vss；(7)节点L3切换成浮置状态(floating)。因此电阻式随机存取内存870可被设定 成具有第六低电阻，请参见前述针对图6G所做的说明。
对于第六种应用方式，如图6G及图8A所示，在初始阶段时，亦即当锁存非易失 性内存单元940初始化进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点L8可切换成耦接至接地 参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点L6至节点L1；(4)节点L9 可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管942的通道以使节点L7耦 接至节点L2；(5)节点L6可切换成耦接至电源供应电压Vcc；及(6)节点可切换成耦接 至接地参考电压Vss。非易失性内存单元900的输出M12耦接至内存单元446的节点 L3，使内存单元446可锁存在非易失性内存单元900的节点M12上的逻辑值，连接至 左边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与 在非易失性内存单元900的节点M12上的逻辑值相同；连接至右边那对P型及N型 MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑值与在非易失性内存单 元900的节点M12上的逻辑值相反。
对于第六种应用方式，如图6G及图8A所示，当锁存非易失性内存单元940在进 行操作步骤时，(1)节点L4可切换成耦接至电源供应电压Vcc；(2)节点l5可切换成耦 接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供应电压Vcc以关闭P型MOS 晶体管941的通道而断开节点L1与节点L6之间的连接；及(4)节点L9可切换成耦接接 地参考电压Vss以关闭N型MOS晶体管942的通道，而断开节点L2与节点L7之间的连 接，因此锁存非易失性内存单元940可在节点L3或L12产生一输出，此输出与在非易 失性内存单元900的节点M12上的逻辑值有关，并由电阻式随机存取内存870的电阻 值决定。
(7)锁存非易失性内存单元的第七种应用方式
对于第七种应用方式，关于如图7E及图7F所述的第一替代方案，请参见图9， 在图7E及图7F中的第七型非易失性内存单元910可配置具有其节点M4耦接至内存 单元446的节点L1，而其节点M5耦接至内存单元446的节点L2及其节点M6耦接至内 存单元446的节点L3，当磁阻式随机存取内存880-2在重置步骤中被重置成具有第一 高电阻及磁阻式随机存取内存880-1在设定步骤中被设定成具有第一低电阻时，针对 第一种情况，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态 (floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通 道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型 MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电压 VPr；(6)节点L7可切换成耦接至接地参考电压Vss；及(7)节点L3切换成浮置状态 (floating)，因此，磁阻式随机存取内存880-2可被重置成具有第一高电阻及磁阻式随 机存取内存880-1可被设定成具有第一低电阻，请参见前述针对图7E及图7F所做的 说明。
对于第七种应用方式，关于如图7E及图7F所述的第一替代方案，请参见图9， 当磁阻式随机存取内存880-1在重置步骤中被重置成具有第二高电阻及磁阻式随机 存取内存880-2在设定步骤中被设定成具有第二低电阻时，针对第二种情况，(1)节 点L4切换成浮置状态(floating)；(2节点L5切换成浮置状态(floating)；(3)节点L8可切 换成耦接接地参考电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节点 L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使节 点L7耦接至节点L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点L7可切换成 耦接至编程电压VPr；及(7)节点L3切换成浮置状态(floating)，因此，如图7E及图7F 中所示，磁阻式随机存取内存880-1可被重置成具有第二高电阻及磁阻式随机存取内 存880-2可被设定成具有第二低电阻。
对于第七种应用方式，关于如图7E及图7F所述的第一替代方案，请参见图9， 在初始阶段时，亦即当锁存非易失性内存单元940初始化进行操作步骤时，(1)节点 L4可切换成耦接至电源供应电压Vcc；(2)节点L5可切换成耦接至接地参考电压 Vss；(3)节点L8可切换成耦接至接地参考电压Vss以开启P型MOS晶体管941的通 道，以耦接节点L6至节点L1；(4)节点L9可切换成耦接至电源供应电压Vcc以开启N 型MOS晶体管942的通道以使节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源 供应电压Vcc；及(6)节点可切换成耦接至接地参考电压Vss。非易失性内存单元910 的输出M6耦接至内存单元446的节点L3，使内存单元446可锁存在非易失性内存单 元910的节点M6上的逻辑值，连接至左边那对P型及N型MOS晶体管447及448的栅极 的导线可锁存一逻辑值，此逻辑值与在非易失性内存单元910的节点M6上的逻辑值 相同；连接至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑 值，此逻辑值与在非易失性内存单元910的节点M6上的逻辑值相反。
对于第七种应用方式，关于如图7E及图7F所述的第一替代方案，请参见图9， 当锁存非易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供 应电压Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至 电源供应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的 连接；及(4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通 道，而断开节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点 L3或L12产生一输出，此输出与在非易失性内存单元910的节点M6上的逻辑值有 关，并由磁阻式随机存取内存870-1及870-2的电阻值决定。
对于第七种应用方式，关于如图7G所述的第一替代方案，请参见图9，在图7G 中每一第七型非易失性内存单元910可配置具有其节点M13耦接至内存单元446的节 点L1，而其节点M14耦接至内存单元446的节点L2及其节点M15耦接至内存单元446 的节点L3，当磁阻式随机存取内存880在设定步骤中被设定成具有第七低电阻时， 针对第三种情况，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态 (floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通 道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型 MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电压 VPr；(6)节点L7可切换成耦接至接地参考电压Vss；及(7)节点L3切换成浮置状态 (floating)，因此，磁阻式随机存取内存880可被设定成具有第一低电阻，请参见前述 针对图7G所做的说明。
对于第七种应用方式，关于如图7G所述的第一替代方案，请参见图9，当磁阻 式随机存取内存880在重置步骤中被重置成具有第七高电阻时，针对第四种情况，(1) 节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可 切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节 点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使 节点L7耦接至节点L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点L7可切换 成耦接至编程电压VPr；及(7)节点L3切换成浮置状态(floating)，因此，磁阻式随机 存取内存880可被重置成具有第七高电阻，请参见前述针对图7G所做的说明。
对于第七种应用方式，关于如图7G所述的第一替代方案，请参见图9，在初始 阶段时，亦即当锁存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切 换成耦接至电源供应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节 点L8可切换成耦接至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节 点L6至节点L1；(4)节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管 942的通道以使节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压 Vcc；及(6)节点可切换成耦接至接地参考电压Vss。非易失性内存单元910的输出M15 耦接至内存单元446的节点L3，使内存单元446可锁存在非易失性内存单元910的节 点M15上的逻辑值，连接至左边那对P型及N型MOS晶体管447及448的栅极的导线可 锁存一逻辑值，此逻辑值与在非易失性内存单元910的节点M15上的逻辑值相同；连 接至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑 值与在非易失性内存单元910的节点M15上的逻辑值相反。
对于第七种应用方式，关于如图7G所述的第一替代方案，请参见图9，当锁存 非易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与在非易失性内存单元910的节点M15上的逻辑值有关，并由磁阻式 随机存取内存880的电阻值决定。
对于第七种应用方式，关于如图7H及图7I所述的第二替代方案，请参见图9， 在图7H及图7I中每一第七型非易失性内存单元910可配置具有其节点M7耦接至内存 单元446的节点L1，而其节点M8耦接至内存单元446的节点L2及其节点M9耦接至内 存单元446的节点L3，当磁阻式随机存取内存880-3在重置步骤中被重置成具有第三 高电阻及磁阻式随机存取内存880-4在设定步骤中被设定成具有第三低电阻时，针对 第一种情况，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态 (floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通 道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型 MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电压 VPr；(6)节点L7可切换成耦接至接地参考电压Vss；及(7)节点L3切换成浮置状态 (floating)，因此，磁阻式随机存取内存880-3可被重置成具有第三高电阻及磁阻式随 机存取内存880-4可被设定成具有第三低电阻，请参见前述针对图7H及图7I所做的说 明。
对于第七种应用方式，关于如图7H及图7I所述的第二替代方案，请参见图9， 当磁阻式随机存取内存880-4在重置步骤中被重置成具有第四高电阻时及磁阻式随 机存取内存880-3在设定步骤中被设定成具有第四低电阻时，针对第二种情况，(1) 节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8可 切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至节 点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并使 节点L7耦接至节点L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点L7可切换 成耦接至编程电压VPr；及(7)节点L3切换成浮置状态(floating)，因此，磁阻式随机 存取内存880-3可被设定成具有第四低电阻及磁阻式随机存取内存880-4可被重设成 具有第四高电阻，请参见前述针对图7H及图7I所做的说明。
对于第七种应用方式，关于如图7H及图7I所述的第二替代方案，请参见图8A， 在初始阶段时，亦即当锁存非易失性内存单元940初始化进行操作步骤时，(1)节点 L4可切换成耦接至电源供应电压Vcc；(2)节点L5可切换成耦接至接地参考电压 Vss；(3)节点L8可切换成耦接至接地参考电压Vss以开启P型MOS晶体管941的通 道，以耦接节点L6至节点L1；(4)节点L9可切换成耦接至电源供应电压Vcc以开启N 型MOS晶体管942的通道以使节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源 供应电压Vcc；及(6)节点可切换成耦接至接地参考电压Vss。非易失性内存单元910 的输出M9耦接至内存单元446的节点L3，使内存单元446可锁存在非易失性内存单 元910的节点M9上的逻辑值，连接至左边那对P型及N型MOS晶体管447及448的栅极 的导线可锁存一逻辑值，此逻辑值与在非易失性内存单元910的节点M9上的逻辑值 相同；连接至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑 值，此逻辑值与在非易失性内存单元910的节点M9上的逻辑值相反。
对于第七种应用方式，关于如图7H及图7I所述的第二替代方案，请参见图8A， 对于锁存非易失性内存单元940的操作为，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与在非易失性内存单元910的节点M9上的逻辑值有关，并由磁阻式 随机存取内存880-3及880-4的电阻值决定。
对于第七种应用方式，关于如图7H及图7I所述的第二替代方案，请参见图8A， 在图7J中第七型非易失性内存单元910可配置具有其节点M16耦接至内存单元446的 节点L1，而其节点M17耦接至内存单元446的节点L2及其节点M18耦接至内存单元 446的节点L3，当磁阻式随机存取内存880在重置步骤中被重置成具有第八高电阻 时，针对第三种情况，(1)节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状 态(floating)；(3)节点L8可切换成耦接接地参考电压Vss以开启P型MOS晶体管941的 通道并使节点L6耦接至节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型 MOS晶体管942的通道并使节点L7耦接至节点L2；(5)节点L6可切换成耦接编程电压 VPr；(6)节点L7可切换成耦接至接地参考电压Vss；及(7)节点L3切换成浮置状态 (floating)，因此，如图7J中所示，磁阻式随机存取内存880可被重置成具有第八高电 阻，请参见前述针对图7J所做的说明。
对于第七种应用方式，关于如图7J所述的第二替代方案，请参见图9，当磁阻式 随机存取内存880在设定步骤中被设定成具有第八低电阻时，针对第四种情况，(1) 节点L4切换成浮置状态(floating)；(2)节点L5切换成浮置状态(floating)；(3)节点L8 可切换成耦接接地参考电压Vss以开启P型MOS晶体管941的通道并使节点L6耦接至 节点L1；(4)节点L9可切换成耦接至编程电压VPr以开启N型MOS晶体管942的通道并 使节点L7耦接至节点L2；(5)节点L6可切换成耦接接地参考电压Vss；(6)节点L7可切 换成耦接至编程电压VPr；及(7)节点L3切换成浮置状态(floating)，因此，磁阻式随 机存取内存880-3可被设定成具有第八低电阻，请参见前述针对图7J所做的说明。
对于第七种应用方式，关于如图7J所述的第二替代方案，请参见图9，在初始阶 段时，亦即当锁存非易失性内存单元940初始化进行操作步骤时，(1)节点L4可切换 成耦接至电源供应电压Vcc；(2)节点L5可切换成耦接至接地参考电压Vss；(3)节点 L8可切换成耦接至接地参考电压Vss以开启P型MOS晶体管941的通道，以耦接节点 L6至节点L1；(4)节点L9可切换成耦接至电源供应电压Vcc以开启N型MOS晶体管 942的通道以使节点L7耦接至节点L2；(5)节点L6可切换成耦接至电源供应电压 Vcc；及(6)节点可切换成耦接至接地参考电压Vss。非易失性内存单元910的输出M18 耦接至内存单元446的节点L3，使内存单元446可锁存在非易失性内存单元910的节 点M18上的逻辑值，连接至左边那对P型及N型MOS晶体管447及448的栅极的导线可 锁存一逻辑值，此逻辑值与在非易失性内存单元910的节点M18上的逻辑值相同；连 接至右边那对P型及N型MOS晶体管447及448的栅极的导线可锁存一逻辑值，此逻辑 值与在非易失性内存单元910的节点M18上的逻辑值相反。
对于第七种应用方式，关于如图7J所述的第二替代方案，请参见图9，当锁存非 易失性内存单元940在进行操作步骤时，(1)节点L4可切换成耦接至电源供应电压 Vcc；(2)节点l5可切换成耦接至接地参考电压Vss；(3)节点l8可切换成耦接至电源供 应电压Vcc以关闭P型MOS晶体管941的通道而断开节点L1与节点L6之间的连接；及 (4)节点L9可切换成耦接接地参考电压Vss以关闭N型MOS晶体管942的通道，而断开 节点L2与节点L7之间的连接，因此锁存非易失性内存单元940可在节点L3或L12产生 一输出，此输出与在非易失性内存单元910的节点M18上的逻辑值有关，并由磁阻式 随机存取内存880的电阻值决定。
通过/不通开关的说明
图9为根据本申请案的实施例所绘示的通过/不通开关的电路图。请参见图9，通过/不通开关258可以是多级三态缓冲器292或是开关缓冲器，在每一级中，均具有一 对的P型MOS晶体管293及N型MOS晶体管294，两者的漏极相互地耦接在一起，而 两者的源极分别地连接至电源端Vcc及接地端Vss。在本实施例中，多级三态缓冲器 292为二级三态缓冲器292，亦即为二级反相器，分别为第一级及第二级，分别具有 一对的P型MOS晶体管293及N型MOS晶体管294。节点N21可以耦接至第一级的该对 P型MOS晶体管293及N型MOS晶体管294的门极，第一级的该对P型MOS晶体管293 及N型MOS晶体管294的漏极耦接至第二级(也就是输出级)的该对P型MOS晶体管 293及N型MOS晶体管294的门极，第二级的该对P型MOS晶体管293及N型MOS晶体 管294的漏极耦接至节点N22。
请参见图9，多级三态缓冲器292还包括一开关机制，以致能或禁能多级三态缓 冲器292，其中该开关机制包括：(1)P型MOS晶体管295，其源极耦接至电源端(Vcc)， 而其漏极耦接至第一级及第二级的P型MOS晶体管293的源极；(2)控制N型MOS晶 体管296，其源极耦接至接地端(Vss)，而其漏极耦接至第一级及第二级的N型MOS 晶体管294的源极；以及(3)反相器297，其输入耦接控制N型MOS晶体管296的门极 及节点SC-4，其输出耦接控制P型MOS晶体管295的门极，反相器297适于将其输入 反向而形成其输出。
举例而言，请参见图9，当逻辑值“1”耦接至节点SC-4时，会开启多级三态缓冲 器292，则信号可以从节点N21传送至节点N22。当逻辑值“0”耦接至节点SC-4时，会 关闭多级三态缓冲器292，则节点N21与节点N22之间并无信号传送。
多路复用器(multiplexer(MUXER))的说明
(1)第一型多路复用器
图10A为根据本申请案的实施例所绘示的第一型多路复用器的电路图。请参见 图10A，第一型多路复用器211具有并联设置的第一组输入及并联设置的第二组输 入，且可根据其第二组输入的组合从其第一组输入中选择其一作为其输出。举例而 言，第一型多路复用器211可以具有并联设置的16个输入D0-D15作为第一组输入， 及并联设置的4个输入A0-A3作为第二组输入。第一型多路复用器211可根据其第二 组的4个输入A0-A3的组合从其第一组的16个输入D0-D15中选择其一作为其输出Dout。
请参见图10A，第一型多路复用器211可以包括逐级耦接的多级三态缓冲器，例 如为四级的三态缓冲器215、216、217及218。第一型多路复用器211可以具有八对 共16个平行设置的三态缓冲器215设在第一级，其每一个的第一输入耦接至第一组 的16个输入D0-D15的其中之一，其每一个的第二输入与第二组的输入A3有关。在 第一级中八对共16个三态缓冲器215的每一个可以根据其第二输入使其开启或关 闭，以控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一 反相器219，其输入耦接至第二组的输入A3，反相器219适于将其输入反向而形成其 输出。在第一级中每一对三态缓冲器215的其中一个可以根据耦接至反相器219的输 入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在 第一级中每一对三态缓冲器215的其中另一个可以根据耦接至反相器219的输入及 输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在 第一级的每一对三态缓冲器215中其输出相互耦接。举例而言，在第一级中最上面 一对的三态缓冲器215中的上面一个其第一输入耦接至第一组的输入D0，而其第二输入耦接至反相器219的输出；在第一级中最上面一对的三态缓冲器215中的下面一 个其第一输入耦接至第一组的输入D1，而其第二输入耦接至反相器219的输入。在 第一级中最上面一对的三态缓冲器215中的上面一个可根据其第二输入切换成开启 状态，使其第一输入传送至其输出；在第一级中最上面一对的三态缓冲器215中的 下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因 此，在第一级中八对的三态缓冲器215的每一对根据分别耦接至反相器219的输入及 输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输 出会耦接至第二级三态缓冲器216的其中一个的第一输入。
请参见图10A，第一型多路复用器211可以具有四对共8个平行设置的三态缓冲 器216设在第二级，其每一个的第一输入耦接至在第一级的三态缓冲器215其中一对 的输出，其每一个的第二输入与第二组的输入A2有关。在第二级中四对共8个三态 缓冲器216的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一 输入传送至其输出。第一型多路复用器211可以包括一反相器220，其输入耦接至第 二组的输入A2，反相器220适于将其输入反向而形成其输出。在第二级中每一对三 态缓冲器216的其中一个可以根据耦接至反相器220的输入及输出其中之一的其第 二输入切换成开启状态，使其第一输入传送至其输出；在第二级中每一对三态缓冲 器216的其中另一个可以根据耦接至反相器220的输入及输出其中另一的其第二输 入切换成关闭状态，使其第一输入不会传送至其输出。在第二级的每一对三态缓冲 器216中其输出相互耦接。举例而言，在第二级中最上面一对的三态缓冲器216中的 上面一个其第一输入耦接至在第一级中最上面一对的三态缓冲器215的输出，而其 第二输入耦接至反相器220的输出；在第二级中最上面一对的三态缓冲器216中的下 面一个其第一输入耦接至在第一级中次上面一对的三态缓冲器215的输出，而其第二输入耦接至反相器220的输入。在第二级中最上面一对的三态缓冲器216中的上面 一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中 最上面一对的三态缓冲器216中的下面一个可根据其第二输入切换成关闭状态，使 其第一输入不会传送至其输出。因此，在第二级中四对的三态缓冲器216的每一对 根据分别耦接至反相器220的输入及输出的其两个第二输入以控制让其两个第一输 入的其中一个传送至其输出，而其输出会耦接至第三级三态缓冲器217的其中一个 的第一输入。
请参见图10A，第一型多路复用器211可以具有两对共4个平行设置的三态缓冲 器217设在第三级，其每一个的第一输入耦接至在第二级的三态缓冲器216其中一对 的输出，其每一个的第二输入与第二组的输入A1有关。在第三级中两对共4个三态 缓冲器21的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输 入传送至其输出。第一型多路复用器211可以包括一反相器207，其输入耦接至第二 组的输入A1，反相器207适于将其输入反向而形成其输出。在第三级中每一对三态 缓冲器217的其中一个可以根据耦接至反相器207的输入及输出其中之一的其第二 输入切换成开启状态，使其第一输入传送至其输出；在第三级中每一对三态缓冲器 217的其中另一个可以根据耦接至反相器207的输入及输出其中另一的其第二输入 切换成关闭状态，使其第一输入不会传送至其输出。在第三级的每一对三态缓冲器 217中其输出相互耦接。举例而言，在第三级中上面一对的三态缓冲器217中的上面 一个其第一输入耦接至在第二级中最上面一对的三态缓冲器216的输出，而其第二 输入耦接至反相器207的输出；在第三级中上面一对的三态缓冲器217中的下面一个 其第一输入耦接至在第二级中次上面一对的三态缓冲器216的输出，而其第二输入耦接至反相器207的输入。在第三级中上面一对的三态缓冲器217中的上面一个可根 据其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中上面一对 的三态缓冲器217中的下面一个可根据其第二输入切换成关闭状态，使其第一输入 不会传送至其输出。因此，在第三级中两对的三态缓冲器217的每一对是根据分别 耦接至反相器207的输入及输出的其两个第二输入以控制让其两个第一输入的其中 一个传送至其输出，而其输出会耦接至第四级三态缓冲器218的第一输入。
请参见图10A，第一型多路复用器211可以具有一对共2个平行设置的三态缓冲 器218设在第四级(即输出级)，其每一个的第一输入耦接至在第三级的三态缓冲器 217其中一对的输出，其每一个的第二输入与第二组的输入A0有关。在第四级(即输 出级)中一对共2个三态缓冲器218的每一个可以根据其第二输入使其开启或关闭，以 控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一反相器 208，其输入耦接至第二组的输入A0，反相器208适于将其输入反向而形成其输出。 在第四级中该对三态缓冲器218的其中一个可以根据耦接至反相器208的输入及输 出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级 (即输出级)中该对三态缓冲器218的其中另一个可以根据耦接至反相器208的输入及 输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在 第四级(即输出级)的该对三态缓冲器218中其输出相互耦接。举例而言，在第四级(即 输出级)中该对三态缓冲器218中的上面一个其第一输入耦接至在第三级中上面一对 的三态缓冲器217的输出，而其第二输入耦接至反相器208的输出；在第四级(即输出 级)中该对三态缓冲器218中的下面一个其第一输入耦接至在第三级中下面一对的三 态缓冲器217的输出，而其第二输入耦接至反相器208的输入。在第四级(即输出级) 中该对的三态缓冲器218中的上面一个可根据其第二输入切换成开启状态，使其第 一输入传送至其输出；在第四级(即输出级)中该对的三态缓冲器218中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第四 级(即输出级)中该对的三态缓冲器218根据分别耦接至反相器208的输入及输出的其 两个第二输入以控制让其两个第一输入的其中一个传送至其输出，作为第一型多路 复用器211的输出Dout。
(2)第二型多路复用器
图10B为根据本申请案的实施例所绘示的第二型多路复用器的电路图。请参见 图10B，第二型多路复用器211类似如图10A所描述的第一型多路复用器211，但是还 增设如图9所描述的通过/不通开关258，其位于节点N21处的输入会耦接至在最后一 级(例如为第四级(即输出级))中该对的两个三态缓冲器218的输出。针对绘示于图9、 图10A及图10B中的相同标号所指示的元件，绘示于图10B中的该元件可以参考该元 件于图9或图10A中的说明。据此，请参见图10B，通过/不通开关258可以将其位于 节点N21处的输入放大而形成其位于节点N22处的输出，作为第二型多路复用器211 的输出Dout。
据此，第二型多路复用器211可以根据其第二组的输入A0-A3的组合从其第一组的输入D0-D15中选择其一作为其输出Dout。
举例而言，图10C为根据本申请案的实施例所绘示的多路复用器的电路图。请 参见图10C，第二型多路复用器211包括第一组的平行设置的输入D0、D1及D2及第 二组的平行设置的输入A0及A1。第二型多路复用器211可以包括逐级耦接的二级三 态缓冲器217及218，第二型多路复用器211可以具有三个平行设置的三态缓冲器217 设在第一级，其每一个的第一输入耦接至第一组的3个输入D0-D2的其中之一，其每 一个的第二输入与第二组的输入A1有关。在第一级中共3个三态缓冲器217的每一个 可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。 第二型多路复用器211可以包括反相器207，其输入耦接至第二组的输入A1，反相器 207适于将其输入反向而形成其输出。在第一级中上面一对的三态缓冲器217的其中 一个可以根据耦接至反相器207的输入及输出其中之一的其第二输入切换成开启状 态，使其第一输入传送至其输出；在第一级中上面一对的三态缓冲器217的其中另 一个可以根据耦接至反相器207的输入及输出其中另一的其第二输入切换成关闭状 态，使其第一输入不会传送至其输出。在第一级的上面一对的三态缓冲器217中其 输出相互耦接。因此，在第一级中上面一对的三态缓冲器217根据分别耦接至反相 器207的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器218的其中一个的第一输入。在第一 级中下面的三态缓冲器217根据耦接至反相器207的输出的其第二输入，以控制是否 要将其第一输入传送至其输出，而其输出会耦接至第二级(即输出级)三态缓冲器218 的其中其它个的第一输入。
请参见图10C，第二型多路复用器211可以具有一对共2个平行设置的三态缓冲 器218设在第二级(即输出级)，其上面一个的第一输入耦接至在第一级中上面一对的 三态缓冲器217的输出，其上面一个的第二输入与第二组的输入A0有关，其下面一 个的第一输入耦接至在第一级中下面的三态缓冲器217的输出，其下面一个的第二 输入与第二组的输入A0有关。在第二级(即输出级)中一对共2个三态缓冲器218的每 一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输 出。第二型多路复用器211可以包括反相器208，其输入耦接至第二组的输入A0，反 相器208适于将其输入反向而形成其输出。在第二级中该对三态缓冲器218的其中一 个可以根据耦接至反相器208的输入及输出其中之一的其第二输入切换成开启状 态，使其第一输入传送至其输出；在第二级(即输出级)中该对三态缓冲器218的其中 另一个可以根据耦接至反相器208的输入及输出其中另一的其第二输入切换成关闭 状态，使其第一输入不会传送至其输出。在第二级的该对三态缓冲器218中其输出 相互耦接。因此，在第二级(即输出级)中该对的三态缓冲器218根据分别耦接至反相 器208的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至 其输出。第二型多路复用器211还可以包括如图9所描述的通过/不通开关258，其位 于节点N21处的输入会耦接至在第二级(即输出级)中该对的两个三态缓冲器218的输出，通过/不通开关258可以将其位于节点N21处的输入放大而形成其位于节点N22处 的输出，作为第二型多路复用器211的输出Dout，通过/不通开关258可放大在节点 N21的输入而获得在节点N22的其输出，以作为第二型多路复用器211的输出Dout。
由多路复用器所组成的交叉点开关的说明
图11为根据本申请案的实施例所绘示的由多个多路复用器所组成的交叉点开 关的电路图。请参见图11，交叉点开关379可以包括四个如图10C所绘示的第二型多 路复用器211，其每一个包括第一组的三个输入及第二组的两个输入，且适于根据 其第二组的两个输入的组合从其第一组的三个输入中选择其一传送至其输出。举例 而言，应用于交叉点开关379的第二型多路复用器211可以参考如图10C所绘示的第 二型多路复用器211。四个多路复用器211其中之一个的第一组的三个输入D0-D2的 每一个可以耦接至四个多路复用器211其中另两个的第一组的三个输入D0-D2其中 之一及四个多路复用器211其中另一个的输出Dout。因此，四个多路复用器211的每 一个的第一组的三个输入D0-D2可以分别耦接至在三个不同方向上分别延伸至四个 多路复用器211的另外三个的输出的三条金属线路，且四个多路复用器211的每一个 可以根据其第二组的输入A0及A1的组合从其第一组的输入D0-D2中选择其一传送 至其输出Dout。四个多路复用器211的每一个还包括通过/不通开关或开关缓冲器 292，可以根据其输入SC-4切换成开启或关闭的状态，让根据其第二组的输入A0及 A1从其第一组的三个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout。举例而言，上面的多路复用器211其第一组的三个输入可以分别耦接至在三个不同 方向上分别延伸至左侧、下面及右侧的多路复用器211的输出Dout(位于节点N23、 N26及N25)的三条金属线路，且上面的多路复用器211可以根据其第二组的输入A01 及A11的组合从其第一组的输入D0-D2中选择其一传送至其输出Dout(位于节点 N24)。上面的多路复用器211的通过/不通开关或开关缓冲器292可以根据其输入 SC1-4切换成开启或关闭的状态，让根据其第二组的输入A01及A11从其第一组的三 个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout(位于节点N24)。
大型输入/输出(I/O)电路的说明
图12A为根据本申请案的实施例所绘示的大型I/O电路的电路图。请参见图12A，半导体芯片可以包括多个I/O接垫272，可耦接至其大型静电放电(ESD)保护电路273、 其大型驱动器274及其大型接收器275。大型静电放电(ESD)保护电路、大型驱动器 274及大型接收器275可组成一大型I/O电路341。大型静电放电(ESD)保护电路273可 以包括两个二极体282及283，其中二极体282的阴极耦接至电源端(Vcc)，其阳极耦 接至节点281，而二极体283的阴极耦接至节点281，而其阳极耦接至接地端(Vss)， 节点281耦接至I/O接垫272。
请参见图12A，大型驱动器274的第一输入耦接信号(L_Enable)，用以致能大型 驱动器274，而其第二输入耦接数据(L_Data_out)，使得该数据(L_Data_out)可经大型 驱动器274的放大或驱动以形成其输出(位于节点281)，经由I/O接垫272传送至位于 该半导体芯片的外部的电路。大型驱动器274可以包括一P型MOS晶体管285及一N 型MOS晶体管286，两者的漏极相互耦接作为其输出(位于节点281)，两者的源极分 别耦接至电源端(Vcc)及接地端(Vss)。大型驱动器274可以包括一与非(NAND)门287 及一或非(NOR)门288，其中与非(NAND)门287的输出耦接至P型MOS晶体管285的 门极，或非(NOR)门288的输出耦接至N型MOS晶体管286的门极.。大型驱动器274 的与非(NAND)门287的第一输入耦接至大型驱动器274的反相器289的输出，而其第 二输入耦接至数据(L_Data_out)，与非(NAND)门287可以对其第一输入及其第二输 入进行与非运算而产生其输出，其输出耦接至P型MOS晶体管285的门极。大型驱动 器274的或非(NOR)门288的第一输入耦接至数据(L_Data_out)，而其第二输入耦接至 信号(L_Enable)，或非(NOR)门288可以对其第一输入及其第二输入进行或非运算而 产生其输出，其输出耦接至N型MOS晶体管286的门极。反相器289的输入耦接信号(L_Enable)，并可将其输入反向而形成其输出，其输出耦接至与非(NAND)门287的 第一输入。
请参见图12A，当信号(L_Enable)为逻辑值“1”时，与非(NAND)门287的输出总 是为逻辑值“1”，以关闭P型MOS晶体管285，而或非(NOR)门288的输出总是为逻辑 值“0”，以关闭N型MOS晶体管286。此时，信号(L_Enable)会禁能大型驱动器274， 使得数据(L_Data_out)不会传送至大型驱动器274的输出(位于节点281)。
请参见图12A，当信号(L_Enable)为逻辑值“0”时，会致能大型驱动器274。同时，当数据(L_Data_out)为逻辑值“0”时，与非(NAND)门287及或非(NOR)门288的输出为 逻辑值“1”，以关闭P型MOS晶体管285及开启N型MOS晶体管286，让大型驱动器274 的输出(位于节点281)处在逻辑值“0”的状态，并传送至I/O接垫272。若是当数据 (L_Data_out)为逻辑值“1”时，与非(NAND)门287及或非(NOR)门288的输出为逻辑值 “0”，以开启P型MOS晶体管285及关闭N型MOS晶体管286，让大型驱动器274的输 出(位于节点281)处在逻辑值“1”的状态，并传送至I/O接垫272。因此，信号(L_Enable) 可以致能大型驱动器274，以放大或驱动数据(L_Data_out)形成其输出(位于节点 281)，并传送至I/O接垫272。
请参见图12A，大型接收器275的第一输入耦接该I/O接垫272，可经由大型接收 器275的放大或驱动以形成其输出(L_Data_in)，大型接收器275的第二输入耦接信号 (L_Inhibit)，用以抑制大型接收器275产生与其第一输入有关的其输出(L_Data_in)。 大型接收器275包括一与非(NAND)门290，其第一输入耦接至该I/O接垫272，而其第 二输入耦接信号(L_Inhibit)，与非(NAND)门290可以对其第一输入及其第二输入进 行与非运算而产生其输出，其输出耦接至大型接收器275的反相器291。反相器291 的输入耦接与非(NAND)门290的输出，并可将其输入反向而形成其输出，作为大型 接收器275的输出(L_Data_in)。
请参见图12A，当信号(L_Inhibit)为逻辑值“0”时，与非(NAND)门290的输出总 是为逻辑值“1”，而大型接收器275的输出(L_Data_in)总是为逻辑值“1”。此时，可以 抑制大型接收器275产生与其第一输入有关的其输出(L_Data_in)，其第一输入耦接至 该I/O接垫272。
请参见图12A，当信号(L_Inhibit)为逻辑值“1”时，会启动大型接收器275。同时，当由位于半导体芯片的外部的电路传送至该I/O接垫272的数据为逻辑值“1”时，与非(NAND)门290的输出为逻辑值“0”，使得大型接收器275的输出(L_Data_in)为逻辑值 “1”；当由位于半导体芯片的外部的电路传送至该I/O接垫272的数据为逻辑值“0”时， 与非(NAND)门290的输出为逻辑值“1”，使得大型接收器275的输出(L_Data_in)为逻 辑值“0”。因此，信号(L_Inhibit)可以启动大型接收器275，以放大或驱动由位于半 导体芯片的外部的电路传送至该I/O接垫272的数据形成其输出(L_Data_in)。
请参见图12A，该I/O接垫272的输入电容，例如是由大型静电放电(ESD)保护电 路273及大型接收器275所产生的，而其范围例如介于3pF与100pF之间、介于3pF 与30pF之间、介于3pF与15pF之间、或是介于3pF与10pF之间。大型驱动器274的 输出电容或是驱动能力或负荷例如是介于3pF与100pF之间、介于3pF与30pF之间、 介于3pF与15pF之间、或是介于3pF与10pF之间。大型静电放电(ESD)保护电路273 的尺寸例如是介于0.5pF与15pF之间、介于0.5pF与10pF之间、或是介于0.5pF与5 pF之间。
小型输入/输出(I/O)电路的说明
图12B为根据本申请案的实施例所绘示的小型I/O电路的电路图。请参见图12B，半导体芯片可以包括多个金属(I/O)接垫372，可耦接至其小型静电放电(ESD)保护电 路373、其小型驱动器374及其小型接收器375。小型静电放电(ESD)保护电路、小型 驱动器374及小型接收器375可组成一小型I/O电路203。小型静电放电(ESD)保护电路 373可以包括两个二极体382及383，其中二极体382的阴极耦接至电源端(Vcc)，其阳 极耦接至节点381，而二极体383的阴极耦接至节点381，而其阳极耦接至接地端 (Vss)，节点381耦接至金属(I/O)接垫372。
请参见图12B，小型驱动器374的第一输入耦接信号(S_Enable)，用以致能小型 驱动器374，而其第二输入耦接数据(S_Data_out)，使得该数据(S_Data_out)可经小型 驱动器374的放大或驱动以形成其输出(位于节点381)，经由金属(I/O)接垫372传送至 位于该半导体芯片的外部的电路。小型驱动器374可以包括一P型MOS晶体管385及 一N型MOS晶体管386，两者的漏极相互耦接作为其输出(位于节点381)，两者的源 极分别耦接至电源端(Vcc)及接地端(Vss)。小型驱动器374可以包括一与非(NAND) 门387及一或非(NOR)门388，其中与非(NAND)门387的输出耦接至P型MOS晶体管 385的门极，或非(NOR)门388的输出耦接至N型MOS晶体管386的门极.。小型驱动器 374的与非(NAND)门387的第一输入耦接至小型驱动器374的反相器389的输出，而 其第二输入耦接至数据(S_Data_out)，与非(NAND)门387可以对其第一输入及其第二 输入进行与非运算而产生其输出，其输出耦接至P型MOS晶体管385的门极。小型驱 动器374的或非(NOR)门388的第一输入耦接至数据(S_Data_out)，而其第二输入耦接 至信号(S_Enable)，或非(NOR)门388可以对其第一输入及其第二输入进行或非运算 而产生其输出，其输出耦接至N型MOS晶体管386的门极。反相器389的输入耦接信 号(S_Enable)，并可将其输入反向而形成其输出，其输出耦接至与非(NAND)门387 的第一输入。
请参见图12B，当信号(S_Enable)为逻辑值“1”时，与非(NAND)门387的输出总 是为逻辑值“1”，以关闭P型MOS晶体管385，而或非(NOR)门388的输出总是为逻辑 值“0”，以关闭N型MOS晶体管386。此时，信号(S_Enable)会禁能小型驱动器374， 使得数据(S_Data_out)不会传送至小型驱动器374的输出(位于节点381)。
请参见图12B，当信号(S_Enable)为逻辑值“0”时，会致能小型驱动器374。同时，当数据(S_Data_out)为逻辑值“0”时，与非(NAND)门387及或非(NOR)门388的输出为 逻辑值“1”，以关闭P型MOS晶体管385及开启N型MOS晶体管386，让小型驱动器374 的输出(位于节点381)处在逻辑值“0”的状态，并传送至金属(I/O)接垫372。若是当数 据(S_Data_out)为逻辑值“1”时，与非(NAND)门387及或非(NOR)门388的输出为逻辑 值“0”，以开启P型MOS晶体管385及关闭N型MOS晶体管386，让小型驱动器374的 输出(位于节点381)处在逻辑值“1”的状态，并传送至金属(I/O)接垫372。因此，信号 (S_Enable)可以致能小型驱动器374，以放大或驱动数据(S_Data_out)形成其输出(位 于节点381)，并传送至金属(I/O)接垫372。
请参见图12B，小型接收器375的第一输入耦接该金属(I/O)接垫372，可经由小 型接收器375的放大或驱动以形成其输出(S_Data_in)，小型接收器375的第二输入耦 接信号(S_Inhibit)，用以抑制小型接收器375产生与其第一输入有关的其输出 (S_Data_in)。小型接收器375包括一与非(NAND)门390，其第一输入耦接至该金属 (I/O)接垫372，而其第二输入耦接信号(S_Inhibit)，与非(NAND)门290可以对其第一 输入及其第二输入进行与非运算而产生其输出，其输出耦接至小型接收器375的反 相器391。反相器391的输入耦接与非(NAND)门390的输出，并可将其输入反向而形 成其输出，作为小型接收器375的输出(S_Data_in)。
请参见图12B，当信号(S_Inhibit)为逻辑值“0”时，与非(NAND)门390的输出总 是为逻辑值“1”，而小型接收器375的输出(S_Data_in)总是为逻辑值“1”。此时，可以 抑制小型接收器375产生与其第一输入有关的其输出(S_Data_in)，其第一输入耦接至 该金属(I/O)接垫372。
请参见图12B，当信号(S_Inhibit)为逻辑值“1”时，会启动小型接收器375。同时，当由位于半导体芯片的外部的电路传送至该金属(I/O)接垫372的数据为逻辑值“1” 时，与非(NAND)门390的输出为逻辑值“0”，使得小型接收器375的输出(S_Data_in) 为逻辑值“1”；当由位于半导体芯片的外部的电路传送至该金属(I/O)接垫372的数据 为逻辑值“0”时，与非(NAND)门390的输出为逻辑值“1”，使得小型接收器375的输出 (S_Data_in)为逻辑值“0”。因此，信号(S_Inhibit)可以启动小型接收器375，以放大或 驱动由位于半导体芯片的外部的电路传送至该金属(I/O)接垫372的数据形成其输出 (S_Data_in)。
请参见图12B，该金属(I/O)接垫372的输入电容，例如是由小型静电放电(ESD) 保护电路373及小型接收器375所产生的，而其范围例如介于0.1pF与2pF之间、或是 介于0.1pF与1pF之间。小型驱动器374的输出电容或是驱动能力或负荷例如是介于 0.1pF与2pF之间、或是介于0.1pF与1pF之间。在一半导体芯片中的小型静电放电 (ESD)保护电路373的尺寸例如是介于0.05pF与2pF之间、或是介于0.05pF与1pF之 间，小于在该半导体芯片中的大型静电放电(ESD)保护电路273的尺寸。
可编程逻辑区块的说明
图13为根据本申请案的实施例所绘示的可编程逻辑区块的方块图。请参见图 13，可编程逻辑区块(LB)201可以是各种形式，包括一查找表(LUT)210及一多路复 用器211，可编程逻辑区块(LB)201的多路复用器211包括第一组的输入，例如为如图 10A或图10B所绘示的D0-D15，其每一个耦接储存在查找表(LUT)210中的其中一结 果值或编程码；可编程逻辑区块(LB)201的多路复用器211还包括第二组的输入，例 如为如图10A或图10B所绘示的4个输入A0-A3，用于决定其第一组的输入其中之一 传送至其输出，例如为如图10A或图10B所绘示的Dout，作为可编程逻辑区块(LB)201 的输出。多路复用器211的第二组的输入，例如为如图10A或图10B所绘示的4个输入 A0-A3作为可编程逻辑区块(LB)201的输入。
请参见图13，可编程逻辑区块(LB)201的查找表(LUT)210可以包括多个存储器 单元490，其每一个储存其中一结果值或编程码，而每一存储器单元490例如为图1A 至图1C、图2A至图2C、图3A至图3C、图4A至图4C、图5A至图5D、图6A至图6G或 图7A至图7J所绘示的非易失性内存单元600、650、700、760、800、900或910、或 是例如为图8A所绘示的锁存非易失性内存单元940。可编程逻辑区块(LB)201的多路 复用器211的第一组的输入，例如为如图10A或图10B所绘示的D0-D15，其每一个耦 接至用于查找表(LUT)210的其中一存储器单元490的输出，因此储存于每一存储器 单元490中的结果值或编程码可以传送至可编程逻辑区块(LB)201的多路复用器211 的第一组的其中一输入。
再者，当可编程逻辑区块(LB)201的多路复用器211为第二型时，如图10B所示， 可编程逻辑区块(LB)201还包括其他的存储器单元490，例如为图1A至图1C、图2A 至图2C、图3A至图3C、图4A至图4C、图5A至图5D、图6A至图6G或图7A至图7J所 绘示的非易失性内存单元600、650、700、760、800、900或910、或是例如为图8A 所绘示的锁存非易失性内存单元940，用于储存编程码，其输出耦接至其多路复用 器211的多级三态缓冲器292的输入SC-4，用以开启或关闭可编程逻辑区块(LB)201 的多路复用器211。
可编程逻辑区块(LB)201可包括查找表(LUT)210，该查找表(LUT)210可被编程 以储存或保存结果值(resulting values)或编程原始码，该查找表(LUT)210可用于逻辑 操作(运算)或布尔运算(Boolean operation)，例如是AND、NAND、OR、NOR等操作 运算，或结合上述二种或上述多种操作运算的一种操作运算。举例而言，查找表 (LUT)210可被编程以使得可编程逻辑区块(LB)201达到相同于如图14所绘示的或 (OR)逻辑驱动器的操作运算，以本实施例而言，或(OR)逻辑驱动器具有例如是A0 及A1的二个输入，对等于可编程逻辑区块(LB)201的二个输入；且或(OR)逻辑驱动 器具有例如是Dout的输出，对等于可编程逻辑区块(LB)201的输出。图15绘示查找表 (LUT)显示根据如图14所示的或(OR)逻辑驱动器的二输入的组合所对应的四个结果 值。请参见图15，查找表(LUT)210可以被编程有该四个结果值，分别储存在四个存 储器单元490中，可分别耦接可编程逻辑区块(LB)201的多路复用器211的第一组的四 个输入，多路复用器211可以依据其第二组的输入A0及A1的一种组合而选择其第一 组的四个输入的其中之一作为其输出Dout，亦即为可编程逻辑区块(LB)201的输出。
可编程交互连接线的说明
图16为根据本申请案的实施例所绘示的由通过/不通开关所编程的可编程交互连接线的方块图。请参见图16，如图9所绘示的通过/不通开关258可编程以控制二可 编程交互连接线361是否要让其相互耦接，其中一可编程交互连接线361耦接至通过 /不通开关258的节点N21，而其中另一可编程交互连接线361耦接至通过/不通开关 258的节点N22。因此，通过/不通开关258可以切换成开启状态，让该其中一可编程 交互连接线361可经由通过/不通开关258耦接至该其中另一可编程交互连接线361； 或者，通过/不通开关258亦可以切换成关闭状态，让该其中一可编程交互连接线361 不经由通过/不通开关258耦接至该其中另一可编程交互连接线361。
请参见图16，存储器单元362可以经由固定交互连接线364(亦即为不可被编程的交互连接线)耦接至通过/不通开关258，用以控制开启或关闭通过/不通开关258，其 中存储器单元362例如为图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4C、 图5A至图5D、图6A至图6G或图7A至图7J所绘示的非易失性内存单元600、650、700、 760、800、900或910、或是例如为图8A所绘示的锁存非易失性内存单元940。当可 编程交互连接线361通过如图9所绘示的通过/不通开关258进行编程时，通过/不通开 关258的节点SC-4耦接至存储器单元362的输出，以接收与储存在存储器单元362中 的编程码有关的其输出来控制开启或关闭通过/不通开关258，让分别耦接通过/不通 开关258的二节点N21及N22的二可编程交互连接线361呈相互耦接状态或呈断路状 态。
在编程存储器单元362之前或是在编程存储器单元362当时，可编程交互连接线361是不会用于信号传输的，而通过编程存储器单元362可以让通过/不通开关258切 换成开启状态，以耦接该二可编程交互连接线361，用于信号传输；或者，通过编 成存储器单元362可让通过/不通开关258切换成关闭状态，以切断该二可编程交互连 接线361的耦接。
图17为根据本申请案的实施例所绘示的由交叉点开关编程的可编程交互连接 线的线路图。请参见图17，四条可编程交互连接线361分别耦接如图11所绘示的交 叉点开关379的四节点N23-N26。因此，该四条可编程交互连接线361的其中一条可 以通过第三型交叉点开关379的切换以耦接至其另外一条、其另外两条或是其另外 三条；因此，每一多路复用器211的三输入耦接该四条可编程交互连接线361的其中 三条，而其输出耦接该四条可编程交互连接线361的另一条，每一多路复用器211可 以根据其第二组的二输入A0及A1让其第一组的该三输入其中之一传送至其输出。当 交叉点开关379由如图10C中的四个第二型多路复用器211所构成时，其每一第二型 多路复用器211的第二组的二输入A0及A1及节点SC-4其中每一个经由固定交互连 接线364(亦即为不可被编程的交互连接线)耦接至存储器单元362的输出。因此，每 一多路复用器211的三输入耦接该四条可编程交互连接线361的其中三条，而其输出 耦接该四条可编程交互连接线361的另一条，每一多路复用器211可以根据其第二组 的二输入A0及A1且还根据节点SC-4的逻辑值让其第一组的该三输入其中之一传送 至其输出。
举例而言，请参见图10C及图17，以下说明以交叉点开关379由四个第二型多路 复用器211所构成为例。上面的多路复用器211的第二组的输入A01及A11及节点 SC1-4分别耦接至三个存储器单元362-1的输出，左边的多路复用器211的第二组的输 入A02及A12及节点SC2-4分别耦接至三个存储器单元362-2的输出，下面的多路复用 器211的第二组的输入A03及A13及节点SC3-4分别耦接至三个存储器单元362-3的输 出，右边的多路复用器211的第二组的输入A04及A14及节点SC4-4分别耦接至三个 存储器单元362-4的输出。在编程存储器单元362-1、362-2、362-3及362-4之前或是 在编程存储器单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是 不会用于信号传输的，而通过编程存储器单元362-1、362-2、362-3及362-4可以让四 个多路复用器211的每一个从其三个第一组的输入中选择其一传送至其输出，使得 四条可编程交互连接线361其中一条可耦接该四条可编程交互连接线361其中另一 条、其中另两条或其中另三条，用于信号传输。
商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片的说明
图18为根据本申请案的实施例所绘示的商品化标准现场可编程门阵列(FPGA) 集成电路(IC)芯片的上视方块图。请参见图18，标准商业化FPGA IC芯片200为利用 较先进的半导体技术世代进行设计及制造，例如是先进于或小于或等于20nm或10 nm的制程，亦即利用16nm、14nm、12nm、10nm、7nm、5nm或3nm的半导体技 术世代进行设计及制造。标准商业化FPGA IC芯片200的面积介于400mm2至9mm2 之间、介于225mm2至9mm2之间、介于144mm2至16mm2之间、介于100mm2至 16mm2之间、介于75mm2至16mm2之间或介于50mm2至16mm2之间。应用先进 半导体技术世代的标准商业化FPGA IC芯片200所使用的晶体管或半导体元件可以 是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空 乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏 型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金 属氧化物半导体的场效晶体管。
请参见图18，由于标准商业化FPGA IC芯片200为商品化标准IC芯片，故标准商 业化FPGA IC芯片200仅需减少至少量类型即可，因此采用先进的半导体技术世代制 造的标准商业化FPGA IC芯片200所需的昂贵光罩或光罩组在数量上可以减少，用于 一半导体技术世代的光罩组可以减少至3组至20组之间、3组至10组之间或是3组至5 组之间，其一次性工程费用(NRE)也会大幅地减少。由于标准商业化FPGA IC芯片200 的类型很少，因此制造过程可以最适化达到非常高的制造芯片产能。再者，可以简 化芯片的存货管理，达到高效能及高效率的目标，故可缩短芯片交货时间，是非常 具成本效益的。
请参见图18，标准商业化FPGA IC芯片200包括：(1)多个可编程逻辑区块 (LB)201，如图13所描述的内容，以阵列的方式排列于其中间区域；(2)多个通过/不 通开关258或交叉点开关379，如图16至图17所描述的内容，位于可编程逻辑区块 (LB)201的周围；(3)多条芯片内交互连接线502，其中每一条在相邻的二可编程逻辑 区块(LB)201之间的上方空间延伸；以及(4)多个小型I/O电路203，如图12B所描述的 内容，其中每一个的输出S_Data_in耦接一条或多条的芯片内交互连接线502，其中 每一个的每一输入S_Data_out、S_Enable或S_Inhibit耦接另外一条或多条的芯片内交 互连接线502。
请参见图18，芯片内交互连接线502可分成是如图16至图17所描述的可编程交 互连接线361及固定交互连接线364(亦即为不可编程的交互连接线)。标准商业化 FPGA IC芯片200具有如图12B所描述的小型I/O电路203，其每一个的输出S_Data_in 耦接至一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364(亦即 为不可编程的交互连接线)，其每一个的输入S_Data_out、S_Enable或S_Inhibit耦接 至其他一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线 364(亦即为不可编程的交互连接线)。
请参见图18，每一可编程逻辑区块(LB)201如图13所描述的内容，其输入A0-A3 的每一个耦接至芯片内交互连接线502的一或多条的可编程交互连接线361及/或一 或多条的固定交互连接线364(亦即为不可编程的交互连接线)，以对其输入进行一逻 辑运算或计算运算而产生一输出Dout，耦接至芯片内交互连接线502的其他一或多 条的可编程交互连接线361及/或其他一或多条的固定交互连接线364(亦即为不可编 程的交互连接线)，其中该逻辑运算包括布尔运算，例如是及(AND)运算、与非 (NAND)运算、或(OR)运算、或非(NOR)运算，而该计算运算例如是加法运算、减法 运算、乘法运算或除法运算。
请参见图18，标准商业化FPGA IC芯片200可以包括多个金属(I/O)接垫372，如 图12B所描述的内容，其每一个垂直地设在其中一小型I/O电路203上方，并连接该 其中一小型I/O电路203的节点381。在第一时脉中，其中一如图13所绘示的可编程逻 辑区块(LB)201的输出Dout可以经由其中一或多条的可编程交互连接线361及/或一 或多个的通过/不通开关258或交叉点开关379(其每一个位于其中二相接的可编程交 互连接线361之间)传送至其中一小型I/O电路203的小型驱动器374的输入 S_Data_out，该其中一小型I/O电路203的小型驱动器374可以放大其输入S_Data_out 至垂直地位于该其中一小型I/O电路203的上方的金属(I/O)接垫372以传送至标准商 业化FPGA IC芯片200的外部的电路。在第二时脉中，来自标准商业化FPGA IC芯片 200的外部的电路的信号可经由该金属(I/O)接垫372传送至该其中一小型I/O电路203 的小型接收器375，该其中一小型I/O电路203的小型接收器375可以放大该信号至其 输出S_Data_in，经由其中另一或多条的可编程交互连接线361及/或一或多个的通过 /不通开关258或交叉点开关379(其每一个位于其中二相接的可编程交互连接线361 之间)可以传送至如图13所绘示的其他的可编程逻辑区块(LB)201的输入A0-A3其中 一个。
如图18所示，商品化标准商业化FPGA IC芯片200可提供如图12B所示的小型I/O电路203平行设置，用于商品化标准商业化FPGA IC芯片200的每一数多个输入/输出 (I/O)接口，其具有2n条的数量，其中”n”可以为从2至8之间的整数范围内，商品化标 准商业化FPGA IC芯片200的多个I/O接口具有2n条的数量，其中”n”可以为从2至5之 间的整数范围内，例如，商品化标准商业化FPGA IC芯片200的多个I/O接口具有4个 并分别定义为第1个I/O接口、第2个I/O接口、第3个I/O接口及第4个I/O接口，商品化 标准商业化FPGA IC芯片200的每一第1个I/O接口、第2个I/O接口、第3个I/O接口及 第4个I/O接口具有64个小型I/O电路203，每一小型I/O电路203可参考如图12B中的小 型I/O电路203。在一实施例中，小型I/O电路203以64位频宽从商品化标准商业化 FPGA IC芯片200的外部电路用于接收或传送数据。
如图18所示，商品化标准商业化FPGA IC芯片200更包括一芯片致能(chip-enable(CE))接垫209，用以致能或禁能商品化标准商业化FPGA IC芯片200，例如当逻辑 值”0”耦接至芯片致能(CE)接垫209时，可致能商品化标准商业化FPGA IC芯片200以 处理数据及/或与商品化标准商业化FPGA IC芯片200的外部电路进行运作；当逻辑 值”1”耦接至芯片致能(CE)接垫209时，可禁能商品化标准商业化FPGA IC芯片200以 禁止处理数据及/或禁止与商品化标准商业化FPGA IC芯片200的外部电路进行运 作。
如图18所示，对于商品化标准商业化FPGA IC芯片200，它更可包括(1)一输入致能(IE)接垫221耦接至如图12B所绘示的每一小型I/O电路203的小型接收器375的第 一输入，用于接收来自其外部电路的S_Inhibit信号，以激活或抑制其每一I/O接口的 每一小型I/O电路203的小型接收器375的运作；及(2)多个输入选择(input selection (IS))接垫226，用以从其多个I/O接口中选择其中之一接收经由被选择的I/O接口的金 属接垫372所传送进来的其外部电路的数据(即是图12B中的S_Data_in)。在该实施例 中，对于商品化标准商业化FPGA IC芯片200，其输入选择接垫226的数量可以为二 个(例如是IS1及IS2接垫)，用于从其第一、第二、第三及第四I/O接口中选择其中之 一在64位频宽下接收数据，如图12B中的S_Data_in，亦即从其第一、第二、第三及 第四I/O接口中选择其中之一接收经由被选择的I/O接口的64个并联设置的金属接垫 372所传送进来的其外部电路的数据。当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、 (2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”0”耦接至IS1接垫226、及(4) 逻辑值”0”耦接至IS2接垫226，则可致能商品化标准商业化FPGA IC芯片200以激活/ 启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并 且从第一、第二、第三及第四I/O接口选择其第一I/O接口，以在64位频宽下接收经 由被选择的第一I/O接口的64个并联设置的金属接垫372所传送进来的商品化标准商 业化FPGA IC芯片200的外部电路的数据，其中没有被选择到的第二、第三及第四I/O 接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路的数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、 (3)逻辑值”1”耦接至IS1接垫226、及(4)逻辑值”0”耦接至IS2接垫226，则可致能商品 化标准商业化FPGA IC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的 小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其 第二I/O接口，以在64位频宽下接收经由被选择的第一I/O接口的64个并联设置的金 属接垫372所传送进来的商品化标准商业化FPGA IC芯片200的外部电路的数据，其 中没有被选择到的第一、第三及第四I/O接口并不会接收来自商品化标准商业化 FPGA IC芯片200的外部电路的数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、 (2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”0”耦接至IS1接垫226、及(4) 逻辑值”1”耦接至IS2接垫226，则可致能商品化标准商业化FPGA IC芯片200以激活/ 启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并 且从第一、第二、第三及第四I/O接口选择其第三I/O接口，以在64位频宽下接收经 由被选择的第三I/O接口的64个并联设置的金属接垫372所传送进来的商品化标准商 业化FPGA IC芯片200的外部电路的数据，其中没有被选择到的第一、第二及第四I/O 接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路的数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”1”耦接至IS1接垫226、及(4)逻辑值”0”耦接至IS2接垫226，则可致能商品 化标准商业化FPGA IC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的 小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其 第四I/O接口，以在64位频宽下接收经由被选择的第四I/O接口的64个并联设置的金 属接垫372所传送进来的商品化标准商业化FPGA IC芯片200的外部电路的数据，其 中没有被选择到的第一、第二及第三I/O接口并不会接收来自商品化标准商业化 FPGA IC芯片200的外部电路的数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209 及(2)逻辑值”0”耦接至输入致能(IE)接垫221，则可致能商品化标准商业化FPGA IC 芯片200，并抑制第一、第二、第三及第四I/O接口的小型I/O电路203的小型接收器 375的运作。
如图18所示，对于商品化标准商业化FPGA IC芯片200，它更可包括(1)一输出致能(OE)接垫227耦接至如图12B所绘示的每一小型I/O电路203的小型驱动器374的第 二输入，用于接收来自其外部电路的S_Enable信号，以致能或禁能其每一I/O接口的 每一小型I/O电路203的小型驱动器374的运作；及(2)多个输出选择(Ourput selection (OS))接垫228，用以从其多个I/O接口中选择其中之一驱动(drive)或传送数据(即是图 12B中的S_Data_out)，以经由被选择的I/O接口的金属接垫372传输至其外部电路。 在该实施例中，对于商品化标准商业化FPGA IC芯片200，其输出选择接垫228的数 量可以为二个(例如是OS1及OS2接垫)，用于从其第一、第二、第三及第四I/O接口 中选择其中之一在64位频宽下驱动或传送数据，如图12B中的S_Data_out，亦即从其 第一、第二、第三及第四I/O接口中选择其中之一在64位频宽下经由被选择的I/O接 口的64个并联设置的金属接垫372传输数据至其外界电路。当(1)逻辑值”0”耦接至芯 片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227；(3)逻辑值”0”耦接 至OS1接垫228、及(4)逻辑值”0”耦接至OS2接垫228，则可致能商品化标准商业化 FPGA IC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O电路203的小 型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第一I/O接口，以在64 位频宽下经由第一I/O接口的64个并联设置的金属接垫372传输数据至商品化标准商 业化FPGA IC芯片200的外部电路，其中没有被选择到的第二、第三及第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电路；当(1)逻辑 值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227、(3) 逻辑值”1”耦接至OS1接垫228、及(4)逻辑值”0”耦接至OS2接垫228，则可致能商品 化标准商业化FPGA IC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O 电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第二I/O 接口，以在64位频宽下经由第二I/O接口的64个并联设置的金属接垫372传输数据至 商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到的第一、第三及 第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电 路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE) 接垫227、(3)逻辑值”0”耦接至OS1接垫228、及(4)逻辑值”1”耦接至OS2接垫228，则 可致能商品化标准商业化FPGA IC芯片200以致能其第一、第二、第三及第四I/O接 口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口 选择其第三I/O接口，以在64位频宽下经由第三I/O接口的64个并联设置的金属接垫 372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到 的第一、第二及第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGAIC芯 片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227；(3)逻辑值”1”耦接至OS1接垫228、及(4)逻辑值”0”耦接至 OS2接垫228，则可致能商品化标准商业化FPGA IC芯片200以致能其第一、第二、 第三及第四I/O接口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第 三及第四I/O接口选择其第四I/O接口，以在64位频宽下经由第四I/O接口的64个并联 设置的金属接垫372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其 中没有被选择到的第一、第二及第三I/O接口并不会驱动或传送数据至商品化标准商 业化FPGA IC芯片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2) 逻辑值”0”耦接至输出致能(IE)接垫227，则可致能商品化标准商业化FPGA IC芯片 200，禁能第一、第二、第三及第四I/O接口的小型I/O电路203的小型驱动器374的运 作。
请参见图18，标准商业化FPGA IC芯片200还包括(1)多个电源接垫205，可以经 由一或多条的固定交互连接线364(亦即为不可编程的交互连接线)施加电源供应电 压Vcc至如图13所描述的用于可编程逻辑区块(LB)201的查找表(LUT)210的存储器 单元490及/或如图16至图17所描述的用于通过/不通开关258或交叉点开关379的存 储器单元362，其中电源供应电压Vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏 特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏 特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2) 多个接地接垫206用于提供接地参考电压，可以经由一或多条的固定交互连接线 364(亦即为不可编程的交互连接线)传送接地参考电压Vss至如图13所描述的用于可 编程逻辑区块(LB)201的查找表(LUT)210的存储器单元490及/或如图16至图17所描 述的用于通过/不通开关258或交叉点开关379的存储器单元362。
如图18所示，标准商业化FPGA IC芯片200更可包括一时脉接垫229用于接收来 自标准商业化FPGA IC芯片200的外部电路的一时脉信号。
如图18所示，对于标准商业化FPGA IC芯片200，其可编程逻辑区块(LB)201可 重新配置而用于人工智能(AI)应用，例如，在一第一时脉下，其可编程逻辑区块 (LB)201其中的一个的查找表(LUT)210可被编程为如图14及图15所绘示的或(OR)逻 辑操作，然而，在一或多个事件发生之后，在一第二时脉下，其可编程逻辑区块 (LB)201其中的该个的查找表(LUT)210可被编程为及(AND)逻辑操作，以获得更好的 AI性能或表现。
专用于可编程交互连接(dedicated programmable-interconnection,DPI)的集成电 路(IC)芯片的说明
图19为根据本申请案的实施例所绘示的专用于可编程交互连接(dedicatedprogrammable-interconnection,DPI)的集成电路(IC)芯片的上视图。请参照图19，专 用于可编程交互连接(DPI)的集成电路(IC)芯片410是利用较旧或较成熟的半导体技 术世代进行设计及制造，例如是旧于、技术上不先进于或大于或等于20nm或30， 亦即可利用22nm、28nm、40nm、90nm、130nm、180nm、250nm、350nm或500 nm的半导体技术世代进行设计及制造，由于采用成熟的半导体技术世代，故在追求 制造成本极小化的同时，可让芯片尺寸及制造合格率最适化。专用于可编程交互连 接(DPI)的集成电路(IC)芯片410的面积介于400mm2至9mm2之间、介于225mm2至9 mm2之间、介于144mm2至16mm2之间、介于100mm2至16mm2之间、介于75mm2 至16mm2之间或介于50mm2至16mm2之间。专用于可编程交互连接(DPI)的集成电路(IC)芯片410所使用的晶体管或半导体元件可以是鳍式场效晶体管(FINFET)、绝缘 层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物 半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半 导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
请参见图19，由于专用于可编程交互连接(DPI)的集成电路(IC)芯片410为商品化标准IC芯片，故专用于可编程交互连接(DPI)的集成电路(IC)芯片410仅需减少至少量 类型即可，因此专用于可编程交互连接(DPI)的集成电路(IC)芯片410所需的昂贵光罩 或光罩组在数量上可以减少，用于一半导体技术世代的光罩组可以减少至3组至20 组之间、3组至10组之间或是3组至5组之间，其一次性工程费用(NRE)也会大幅地减 少。由于专用于可编程交互连接(DPI)的集成电路(IC)芯片410的类型很少，因此制造 过程可以最适化达到非常高的制造芯片产能。再者，可以简化芯片的存货管理，达 到高效能及高效率的目标，故可缩短芯片交货时间，是非常具成本效益的。
请参见图19，各种类型的专用于可编程交互连接(DPI)的集成电路(IC)芯片410包括：(1)多个存储器矩阵区块423，以阵列的方式排列于其中间区域；(2)多组的通 过/不通开关258或交叉点开关379，如图16至图17所描述的内容，其中每一组是在存 储器矩阵区块423其中一个的周围环绕成一环或多环的样式；以及(3)多个小型I/O电 路203，如图12B所描述的内容，其中每一个的输出S_Data_in经由可编程交互连接线 361其中一条耦接其中一个如图17所绘示的交叉点开关379的节点N23-N26其中一 个，其中每一个的输出S_Data_out经由可编程交互连接线361其中另一条耦接其中另 一个如图17所绘示的交叉点开关379的节点N23-N26其中一个。在每一个的存储器矩 阵区块423中，设有多个的存储器单元362，其每一个可以是例如为图1A至图1C、图 2A至图2C、图3A至图3C、图4A至图4C、图5A至图5D、图6A至图6G或图7A至图7J 所绘示的非易失性内存单元600、650、700、760、800、900或910、或是例如为图 8A所绘示的锁存非易失性内存单元940，其每一个的输出耦接位于该每一个的存储 器矩阵区块423附近的交叉点开关379的多路复用器211的第二组的输入A0及A1及多 路复用器211的输入SC-4其中一个，如图17所描述的内容。
或者，小型I/O电路203的输出S_Data_in经由可编程交互连接线361其中一条耦接其中一个如图16所绘示的通过/不通开关258的节点N21或N22，其中每一个的输出 S_Data_out经由可编程交互连接线361其中另一条耦接其中另一个如图16所绘示的 通过/不通开关258的节点N21或N22。在每一个的存储器矩阵区块423中，设有多个 的存储器单元362，其每一个可以是例如为图1A至图1C、图2A至图2C、图3A至图 3C、图4A至图4C、图5A至图5D、图6A至图6G或图7A至图7J所绘示的非易失性内 存单元600、650、700、760、800、900或910、或是例如为图8A所绘示的锁存非易 失性内存单元940，其每一个的输出耦接位于该每一个的存储器矩阵区块423附近的 通过/不通开关258的节点SC-4，如图9及图16所描述的内容。
请参见图19，DPI IC芯片410包括多条芯片内交互连接线(未绘示)，其中每一条可以在相邻两个存储器矩阵区块423之间的上方空间延伸，且可以是如图16或图17 所描述的可编程交互连接线361及固定交互连接线364(亦即为不可编程的交互连接 线)。DPI IC芯片410的如图12B所描述的小型I/O电路203其每一个的输出S_Data_in 可耦接至一或多条的可编程交互连接线361或固定交互连接线364(亦即为不可编程 的交互连接线)，其每一个的输入S_Data_out、S_Enable或S_Inhibit分别耦接至其他 一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364(亦即为 不可编程的交互连接线)。
请参见图19，DPI IC芯片410可以包括多个金属(I/O)接垫372，如图12B所描述 的内容，其每一个垂直地设在其中一小型I/O电路203上方，并连接该其中一小型I/O 电路203的节点381。在第一时脉中，来自如图17所绘示的交叉点开关379的节点 N23-N26其中之一的信号，可以经由其中一或多条的可编程交互连接线361传送至其 中一小型I/O电路203的小型驱动器374的输入S_Data_out，该其中一小型I/O电路203 的小型驱动器374可以放大其输入S_Data_out至垂直地位于该其中一小型I/O电路 203的上方的金属(I/O)接垫372以传送至DPI IC芯片410的外部的电路。在第二时脉 中，来自DPI IC芯片410的外部的电路的信号可经由该金属(I/O)接垫372传送至该其 中一小型I/O电路203的小型接收器375，该其中一小型I/O电路203的小型接收器375 可以放大该信号至其输出S_Data_in，经由其中另一或多条的可编程交互连接线361 可以传送至其他的如图17所绘示的交叉点开关379的节点N23-N26其中之一。
请参见图19，DPI IC芯片410还包括(1)多个电源接垫205，可以经由一或多条的固定交互连接线(亦即为不可编程的交互连接线)(未绘示)施加电源供应电压Vcc至如 图17所描述的用于交叉点开关379的存储器单元362，其中电源供应电压Vcc可以是 介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、 介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、 1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206，可以经由一或多条的固定交 互连接线(亦即为不可编程的交互连接线)(未绘示)传送接地参考电压Vss至如图17所 描述的用于交叉点开关379的存储器单元362。
逻辑运算驱动器的说明
各种的商品化标准逻辑运算驱动器(亦可称为逻辑运算封装结构、逻辑运算封装驱动器、逻辑运算装置、逻辑运算模组、逻辑运算盘片或逻辑运算盘片驱动器等) 介绍如下：
I.第一型的逻辑运算驱动器
图20为根据本申请案的实施例所绘示的第一型商品化标准逻辑运算驱动器的 上视示意图。请参见图20，商品化标准逻辑驱动器300可以封装有多个如图18所描 述的标准商业化FPGA IC芯片200、一或多个的非易失性存储器(NVM)集成电路(IC) 芯片250及一专用控制芯片260，排列成阵列的形式，其中专用控制芯片260是由标 准商业化FPGA IC芯片200及非易失性存储器(NVM)集成电路(IC)芯片250所包围环 绕，且可以位于非易失性存储器(NVM)集成电路(IC)芯片250之间及/或标准商业化 FPGA IC芯片200之间。位于逻辑驱动器300的右侧中间的非易失性存储器(NVM)集 成电路(IC)芯片250可以设于位于逻辑驱动器300的右侧上面及右侧下面的二标准商 业化FPGA IC芯片200之间。标准商业化FPGA IC芯片200其中数个可以在逻辑驱动 器300的上侧排列成一条线。
请参见图20，逻辑驱动器300可以包括多条芯片间交互连接线371，其中每一条 可以在标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250及专用控制 芯片260其中相邻的两个之间的上方空间中延伸。逻辑驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸的一束芯片间交互连接线371及水平延伸的一束芯片间 交互连接线371的交叉点处，每一DPI IC芯片410的周围角落处设有标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250及专用控制芯片260其中四个。举例 而言，位于专用控制芯片260的左上角处的第一个DPI IC芯片410与位于该第一个DPI IC芯片410左上角处的第一个标准商业化FPGA IC芯片200之间的最短距离即为第一 个标准商业化FPGA IC芯片200的右下角与第一个DPI IC芯片410的左上角之间的距 离；第一个DPI IC芯片410与位于该第一个DPI IC芯片410右上角处的第二个标准商 业化FPGA IC芯片200之间的最短距离即为第二个标准商业化FPGA IC芯片200的左 下角与第一个DPI IC芯片410的右上角之间的距离；第一个DPIIC芯片410与位于该 第一个DPI IC芯片410左下角处的非易失性存储器(NVM)IC芯片250之间的最短距 离即为非易失性存储器(NVM)IC芯片250的右上角与第一个DPI IC芯片410的左下 角之间的距离；第一个DPI IC芯片410与位于该第一个DPI IC芯片410右下角处的专用控制芯片260之间的最短距离即为专用控制芯片260的左上角与第一个DPI IC芯片 410的右下角之间的距离。
请参见图20，每一芯片间交互连接线371可以是如图16至图17所描述的可编程 交互连接线361或固定交互连接线364(亦即为不可编程的交互连接线)。信号的传输 可以(1)经由标准商业化FPGA IC芯片200的小型I/O电路203，在芯片间交互连接线 371的可编程交互连接线361与标准商业化FPGA IC芯片200的芯片内交互连接线502 的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203， 在芯片间交互连接线371的可编程交互连接线361与DPI IC芯片410的芯片内交互连 接线的可编程交互连接线361之间进行。信号的传输可以(1)经由标准商业化FPGA IC 芯片200的小型I/O电路203，在芯片间交互连接线371的固定交互连接线364(亦即为 不可编程的交互连接线)与标准商业化FPGA IC芯片200的芯片内交互连接线502的 固定交互连接线364(亦即为不可编程的交互连接线)之间进行；或者(2)经由DPI IC芯 片410的小型I/O电路203，在芯片间交互连接线371的固定交互连接线364(亦即为不 可编程的交互连接线)与DPI IC芯片410的芯片内交互连接线的固定交互连接线 364(亦即为不可编程的交互连接线)之间进行。
请参见图20，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364(亦即为不可编程的交互 连接线)耦接至全部的DPI IC芯片410，每一个的标准商业化FPGA IC芯片200可以通 过一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364(亦 即为不可编程的交互连接线)耦接至专用控制芯片260，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间交互连接线371的可编程交互连接线361或固定 交互连接线364(亦即为不可编程的交互连接线)耦接至全部的非易失性存储器 (NVM)IC芯片250，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间 交互连接线371的可编程交互连接线361或固定交互连接线364(亦即为不可编程的交 互连接线)耦接至其它的标准商业化FPGA IC芯片200，每一个的DPI IC芯片410可以 通过一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线 364(亦即为不可编程的交互连接线)耦接至全部的非易失性存储器(NVM)IC芯片 250，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间交互连接 线371的可编程交互连接线361或固定交互连接线364(亦即为不可编程的交互连接 线)耦接至专用控制芯片260，每一个的非易失性存储器(NVM)IC芯片250可以通过 一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364(亦即 为不可编程的交互连接线)耦接至其它的NVMIC芯片25。
因此，请参见图20，第一个的标准商业化FPGA IC芯片200的第一个的可编程逻 辑区块(LB)201可以是如图13所描述的内容，其输出Dout可以经由其中一个的DPI IC 芯片410的交叉点开关379传送至第二个的标准商业化FPGA IC芯片200的第二个的 可编程逻辑区块(LB)201(如图13所示)的输入A0-A3其中一个。据此，第一个的可编 程逻辑区块(LB)201的输出Dout传送至第二个的可编程逻辑区块(LB)201的输入 A0-A3其中一个的过程依序地经过(1)第一个的标准商业化FPGA IC芯片200的芯片 内交互连接线502的可编程交互连接线361、(2)第一组的芯片间交互连接线371的可 编程交互连接线361、(3)该其中一个的DPI IC芯片410的第一组的芯片内交互连接线 的可编程交互连接线361、(4)该其中一个的DPI IC芯片410的交叉点开关379、(5)该 其中一个的DPI IC芯片410的第二组的芯片内交互连接线的可编程交互连接线361、 (6)第二组的芯片间交互连接线371的可编程交互连接线361、以及(2)第二个的标准商 业化FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361。
或者，请参见图20，其中一个的标准商业化FPGA IC芯片200的第一个的可编程 逻辑区块(LB)201可以是如图13所描述的内容，其输出Dout可以经由其中一个的DPI IC芯片410的交叉点开关379传送至该其中一个的标准商业化FPGA IC芯片200的第 二个的可编程逻辑区块(LB)201(如图13所示)的输入A0-A3其中一个。据此，第一个 的可编程逻辑区块(LB)201的输出Dout传送至第二个的可编程逻辑区块(LB)201的输 入A0-A3其中一个的过程依序地经过(1)该其中一个的标准商业化FPGA IC芯片200 的第一组的芯片内交互连接线502的可编程交互连接线361、(2)第一组的芯片间交互 连接线371的可编程交互连接线361、(3)该其中一个的DPI IC芯片410的第一组的芯 片内交互连接线的可编程交互连接线361、(4)该其中一个的DPI IC芯片410的交叉点 开关379、(5)该其中一个的DPI IC芯片410的第二组的芯片内交互连接线的可编程交 互连接线361、(6)第二组的芯片间交互连接线371的可编程交互连接线361、以及(7) 该其中一个的标准商业化FPGA IC芯片200的第二组的芯片内交互连接线502的可编 程交互连接线361。
请参见图20，逻辑驱动器300可以包括多个专用I/O芯片或I/O及控制芯片265， 位于逻辑驱动器300的周围区域，其环绕逻辑驱动器300的中间区域，其中逻辑驱动 器300的中间区域容置有标准商业化FPGA IC芯片200、NVMIC芯片250、专用控制 芯片260及DPI IC芯片410。每一个的标准商业化FPGA IC芯片200可以经由一或多条 芯片间交互连接线371的可编程交互连接线361或固定交互连接线364(亦即为不可编 程的交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的DPI IC 芯片410可以经由一或多条芯片间交互连接线371的可编程交互连接线361或固定交 互连接线364(亦即为不可编程的交互连接线)耦接至全部的专用I/O芯片或I/O及控制 芯片265，每一个的非易失性存储器(NVM)IC芯片250可以经由一或多条芯片间交互 连接线371的可编程交互连接线361或固定交互连接线364(亦即为不可编程的交互连 接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，专用控制芯片260可以经由一 或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364(亦即为 不可编程的交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，每一专用 I/O芯片或I/O及控制芯片265可以经由一或多条芯片间交互连接线371的可编程交互 连接线361或固定交互连接线364(亦即为不可编程的交互连接线)耦接至其它的专用 I/O芯片或I/O及控制芯片265。
请参见图20，每一个的标准商业化FPGA IC芯片200可以参考如图18所公开的内容，而每一个的DPI IC芯片410可以参考如图19所公开的内容。
请参见图20，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于、技术上不先进 于或大于或等于20nm或30，亦即可利用22nm、28nm、40nm、90nm、130nm、 180nm、250nm、350nm或500nm的半导体技术世代进行设计及制造。在相同的逻 辑驱动器300中，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260所采用 的半导体技术世代可以是比每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个 世代、5个世代或超过5个世代。
请参见图20，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260所使用的晶体管或半导体元件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的 场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场 效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的逻 辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的 晶体管或半导体元件可以是不同于用于每一个的标准商业化FPGA IC芯片200及每 一个的DPI IC芯片410的晶体管或半导体元件。举例而言，在相同的逻辑驱动器300 中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的晶体管或半 导体元件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的标准商业 化FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体元件可以是鳍式场 效晶体管(FINFET)；或者，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或 I/O及控制芯片265及专用控制芯片260的晶体管或半导体元件可以是全空乏型的绝 缘层上长硅的金属氧化物半导体的场效晶体管(FDSOIMOSFET)，而用于每一个的 标准商业化FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体元件可以 是鳍式场效晶体管(FINFET)。
请参见图20，每一个的非易失性存储器(NVM)IC芯片250可以是裸晶形式的或 多芯片封装形式的与非(NAND)快闪存储器芯片。当逻辑驱动器300的电源关闭时， 储存于逻辑驱动器300中的非易失性存储器(NVM)IC芯片250中的数据还是可以保 存。或者，非易失性存储器(NVM)IC芯片250可以是裸晶形式的或芯片封装形式的 非易失性随机存取存储器(NVRAM)集成电路(IC)芯片，例如是铁电随机存取存储器 (FRAM)、磁阻式随机存取存储器(MRAM)或相变化存储器(PRAM)。每一个的非易 失性存储器(NVM)IC芯片250的存储器密度或容量可以是大于64M位、512M位、1G 位、4G位、16G位、64G位、128G位、256G位或512G位。每一个的非易失性存储 器(NVM)IC芯片250是利用先进的与非(NAND)快闪存储器技术世代所制造，例如是 先进于或小于或等于40nm、28nm、20nm、16nm或10nm，该先进的与非(NAND) 快闪存储器技术可以是单层存储单元(SLC)的技术或多层存储单元(MLC)的技术，应 用在2D与非(NAND)存储器架构或3D与非(NAND)存储器架构上，其中多层存储单 元(MLC)的技术例如是双层存储单元(DLC)的技术或三层存储单元(TLC)的技术，而 3D与非(NAND)存储器架构可以是由与非(NAND)存储单元所构成的4层、8层、16 层或32层的堆迭结构。因此，逻辑驱动器300的非易失存储器密度或容量可以是大 于或等于8M位组、64M位组、128M位组、512M位组、1G位组、4G位组、16G位组、 64G位组、256G位组或512G位组，其中每一位组包括8位。
请参见图20，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的电源供应电压Vcc可以是大于或等于1.5V、2V、2.5V、 3V、3.5V、4V或5V，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC 芯片410的电源供应电压Vcc可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于 0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、 1.8V、1.5V或1V。在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制 芯片265及专用控制芯片260的电源供应电压Vcc可以是不同于用于每一个的标准商 业化FPGA IC芯片200及每一个的DPIIC芯片410的电源供应电压Vcc。举例而言，在 相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制 芯片260的电源供应电压Vcc可以是4V，而用于每一个的标准商业化FPGA IC芯片 200及每一个的DPI IC芯片410的电源供应电压Vcc可以是1.5V；或者，在相同的逻辑 驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的电 源供应电压Vcc可以是2.5V，而用于每一个的标准商业化FPGA IC芯片200及每一个 的DPI IC芯片410的电源供应电压Vcc可以是0.75V。
请参见图20，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的半导体元件的场效晶体管(FET)的门极氧化物的物理 厚度大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用于每一个的标 准商业化FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的门极氧 化物的物理厚度小于或等于4.5nm、4nm、3nm或2nm。在相同的逻辑驱动器300 中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的半导体元件 的场效晶体管(FET)的门极氧化物的物理厚度不同于用于每一个的标准商业化 FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的门极氧化物的物 理厚度。举例而言，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控 制芯片265及专用控制芯片260的半导体元件的场效晶体管(FET)的门极氧化物的物 理厚度可以是10nm，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的门极氧化物的物理厚度可以是3nm；或者，在相同 的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260的半导体元件的场效晶体管(FET)的门极氧化物的物理厚度可以是7.5nm，而用 于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的门极氧化物的物理厚度可以是2nm。
请参见图20，在逻辑驱动器300中，专用I/O芯片或I/O及控制芯片265可以是多 芯片封装的形式，具有多个大型I/O电路341及I/O接垫272，如图12A所公开的内容， 供逻辑驱动器300用于一或多个(2个、3个、4个或多于4个)的通用串行总线(USB)连 接接口、一或多个IEEE 1394连接接口、一或多个以太网络连接接口、一或多个HDMI 连接接口、一或多个VGA连接接口、一或多个音源连接端或串行连接接口(例如 RS-232或通信(COM)连接接口)、无线收发I/O连接接口及/或蓝牙收发器I/O连接接口 等。每一个的专用I/O芯片或I/O及控制芯片265可以包括多个大型I/O电路341及I/O接 垫272，如图12A所公开的内容，供逻辑驱动器300用于串行高级技术附件(SATA)连 接接口或外部连结(PCIe)连接接口，以连结一存储器驱动器。
请参见图20，标准商业化FPGA IC芯片200可以具有如下所述的标准规格或特 性：(1)可编程逻辑区块(LB)201可包括(i)系统栅极，其数目例如大于或等于40M、 80M、200M或400M、(ii)逻辑单元或元件，其数目例如大于或等于256K、512K、2M、 4M、16M或32M；(iii)硬性宏功能电路胞(hard macros)，例如是DSP部分、微控制器 宏单元、多任务器宏单元、由专线所构成的加法器及/或由专线所构成的乘法器；(iv) 内存区块，其位数例如等于或大于4M、40M、200M、400M、800M或2G位；(2)每 一个的标准商业化FPGA IC芯片200的可编程逻辑区块(LB)201其中每一个的输入的 数目可以是大于或等于4、8、16、32、64、128或256；(3)施加至每一个的标准商业 化FPGA IC芯片200的电源接垫205的电源供应电压(Vcc)可以是介于0.2V至2.5V之 间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V 之间或是小于或等于2.5V、2V、1.8V、1.5V或1V；(4)所有标准商业化FPGA IC芯片200的金属(I/O)接垫372具有相同的布局及数目，且在所有标准商业化FPGA IC芯片 200的相同相对位置上的金属(I/O)接垫372具有相同的功能。
II.第二型的逻辑运算驱动器
图21为根据本申请案的实施例所绘示的第二型商品化标准逻辑运算驱动器的 上视示意图。针对绘示于图20至图21中的相同标号所指示的元件，绘示于图21中的 该元件可以参考该元件于图20中的说明。请参见图21，第二型商品化标准逻辑驱动 器300封装有如上所述的PC IC芯片269，例如是多个的GPU芯片269a及一个的CPU 芯片269b。再者，商品化标准逻辑驱动器300还封装有多个的高速高频宽的存储器 (HBM)IC芯片251，其每一个相邻于其中一个的GPU芯片269a，用于与该其中一个 的GPU芯片269a进行高速与高频宽的数据传输。在商品化标准逻辑驱动器300中，每 一个的高速高频宽的存储器(HBM)IC芯片251可以是高速高频宽的动态随机存取存 储器(DRAM)芯片、高速高频宽的静态随机存取存储器(SRAM)芯片、磁阻式随机存 取存储器(MRAM)芯片或电阻式随机存取存储器(RRAM)芯片。商品化标准逻辑驱动 器300还封装有多个标准商业化FPGA IC芯片200及一或多个的非易失性存储器 (NVM)IC芯片250，非易失性存储器(NVM)IC芯片250是以非易失性的方式储存用于编程FPGA IC芯片200的可编程逻辑区块(LB)201及交叉点开关379的结果值或编 程码及储存用于编程DPI IC芯片410的交叉点开关379的编程码，如图13至图17所公 开的内容。CPU芯片269b、专用控制芯片260、标准商业化FPGA IC芯片200、GPU 芯片269a、非易失性存储器(NVM)IC芯片250及高速高频宽的存储器(HBM)IC芯片 251是在逻辑驱动器300中排列成矩阵的形式，其中CPU芯片269b及专用控制芯片260 设在其中间区域，被容置有标准商业化FPGA IC芯片200、GPU芯片269a、非易失性 存储器(NVM)IC芯片250及高速高频宽的存储器(HBM)IC芯片251的周边区域环绕。
请参见图21，第二型商品化标准逻辑驱动器300包括芯片间交互连接线371，可 以在标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250、专用控制芯 片260、GPU芯片269a、CPU芯片269b及高速高频宽的存储器(HBM)IC芯片251其中 相邻的两个之间的上方延伸。商品化标准逻辑驱动器300可以包括多个DPI IC芯片 410，对准于垂直延伸的一束芯片间交互连接线371及水平延伸的一束芯片间交互连 接线371的交叉点处。每一DPI IC芯片410是设在标准商业化FPGA IC芯片200、非易 失性存储器(NVM)IC芯片250、专用控制芯片260、GPU芯片269a、CPU芯片269b及 高速高频宽的存储器(HBM)IC芯片251其中四个的周围及该其中四个的角落处。每 一芯片间交互连接线371可以是如图16至图17所描述的可编程交互连接线361或固 定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线 的说明”。信号的传输可以(1)经由标准商业化FPGA IC芯片200的小型I/O电路203， 在芯片间交互连接线371的可编程交互连接线361与标准商业化FPGA IC芯片200的 芯片内交互连接线502的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间交互连接线371的可编程交互连接线361与DPI IC芯 片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1) 经由标准商业化FPGA IC芯片200的小型I/O电路203，在芯片间交互连接线371的固 定交互连接线364与标准商业化FPGA IC芯片200的芯片内交互连接线502的固定交 互连接线364之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间交 互连接线371的固定交互连接线364与DPI IC芯片410的芯片内交互连接线的固定交 互连接线364之间进行。
请参见图21，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦 接至全部的DPI IC芯片410，每一个的商品化标准商业化FPGA IC芯片200可以通过 一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互 连接线364耦接至专用控制芯片260，每一个的商品化标准商业化FPGA IC芯片200 可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或 固定交互连接线364耦接至二个非易失性存储器(NVM)IC芯片250，每一个的商品化 标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线 371的可编程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU) 芯片269a，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间 (INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 中央处理器(CPU)芯片269b，每一个的商品化标准商业化FPGA IC芯片200可以通过 一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互 连接线364耦接至全部的高速高频宽的存储器(HBM)IC芯片251，每一标准商业化 FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程 交互连接线361或固定交互连接线364耦接至其它的标准商业化FPGA IC芯片200，每 一个的DPIIC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可 编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的DPI IC 芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接 线361或固定交互连接线364耦接至全部的非易失性存储器(NVM)IC芯片250，每一 个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编 程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU)芯片269a， 每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的 可编程交互连接线361或固定交互连接线364耦接至中央处理器(CPU)芯片269b，每 一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可 编程交互连接线361或固定交互连接线364耦接至全部的高速高频宽的存储器(HBM) IC芯片251，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连 接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片 410，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线 371的可编程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU) 芯片269a，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非易失性存储 器(NVM)IC芯片250，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 全部的高速高频宽的存储器(HBM)IC芯片251，其中一个的图像处理器(GPU)芯片 269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线 361或固定交互连接线364耦接至其中一个的高速高频宽的存储器(HBM)IC芯片 251，且在该其中一个的图像处理器(GPU)芯片269a与该其中一个的高速高频宽的存 储器(HBM)IC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、 256、512、1024、2048、4096、8K或16K，每一个的图像处理器(GPU)芯片269a可 以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固 定交互连接线364耦接至二个非易失性存储器(NVM)IC芯片250，每一个的图像处理 器(GPU)芯片269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的图像处理器(GPU)芯片269a，每 一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间(INTER-CHIP)交 互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片 260，每一个的高速高频宽的存储器(HBM)IC芯片251可以通过一或多条芯片间 (INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 专用控制芯片260，每一个的图像处理器(GPU)芯片269a可以通过一或多条芯片间 (INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 专用控制芯片260，中央处理器(CPU)芯片269b可以通过一或多条芯片间 (INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 专用控制芯片260，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯 片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦 接至全部的高速高频宽的存储器(HBM)IC芯片251，每一个的非易失性存储器 (NVM)IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程 交互连接线361或固定交互连接线364耦接至其它的非易失性存储器(NVM)IC芯片 250，每一个的高速高频宽的存储器(HBM)IC芯片251可以通过一或多条芯片间 (INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至 其它的高速高频宽的存储器(HBM)IC芯片251。
请参见图21，逻辑驱动器300可以包括多个专用I/O芯片或I/O及控制芯片265， 位于逻辑驱动器300的周围区域，其环绕逻辑驱动器300的中间区域，其中逻辑驱动 器300的中间区域容置有标准商业化FPGA IC芯片200、NVMIC芯片250、专用控制 芯片260、图像处理器(GPU)269a、中央处理器(CPU)269b、高速高频宽的存储器 (HBM)IC芯片251及DPI IC芯片410。每一个的标准商业化FPGA IC芯片200可以经由 一或多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接 至全部的专用I/O芯片或I/O及控制芯片265，每一个的DPI IC芯片410可以经由一或 多条芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全 部的专用I/O芯片或I/O及控制芯片265，每一个的NVMIC芯片250可以经由一或多条 芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的 专用I/O芯片或I/O及控制芯片265，专用控制芯片260可以经由一或多条芯片间交互 连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片 或I/O及控制芯片265，每一个的图像处理器(GPU)269a可以经由一或多条芯片间交互 连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片 或I/O及控制芯片265，中央处理器(CPU)269b可以经由一或多条芯片间交互连接线 371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的高速高频宽的存储器(HBM)IC芯片251可以经由一或多条 芯片间交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的 专用I/O芯片或I/O及控制芯片265。
因此，在第二型逻辑驱动器300中，图像处理器(GPU)269a可以与高速高频宽的 存储器(HBM)IC芯片251配合运作，进行高速、高频宽的平行处理及/或平行运算。 请参见图21，每一个的标准商业化FPGA IC芯片200可以参考如图18所公开的内容， 而每一个的DPIIC芯片410可以参考如图19所公开的内容。此外，标准商业化FPGA IC芯片200、DPI IC芯片410、专用I/O芯片或I/O及控制芯片265、非易失性存储器 (NVM)IC芯片250、专用控制芯片260还可以参考如图20所公开的内容。
请参见图21，先进的半导体技术世代可以用于制造图像处理器(GPU)269a及中 央处理器(CPU)269b，例如是利用先进于或小于或等于30nm、20nm或10nm的半导 体技术世代来制造PC IC芯片269，亦即可利用28nm、22nm、16nm、14nm、12nm、 10nm、7nm、5nm或3nm的半导体技术世代来制造PC IC芯片269。图像处理器 (GPU)269a及中央处理器(CPU)269b所采用的半导体技术世代可以是相同于每一个 的标准商业化FPGA IC芯片200及每一个的DPIIC芯片410所采用的半导体技术世 代，或是比每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410所采用 的半导体技术世代晚于或旧于1个世代。图像处理器(GPU)269a及中央处理器 (CPU)269b所使用的晶体管或半导体元件可以是鳍式场效晶体管(FINFET)、绝缘层 上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半 导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导 体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
逻辑运算驱动器的交互连接
图22为根据本申请案的实施例所绘示的在逻辑运算驱动器中各种连接形式的 示意图。请参见图22，方块(非易失性存储器(NVM)IC芯片)250代表在如图20至图21 所绘示的逻辑驱动器300中非易失性存储器(NVM)IC芯片250的组合，二方块(标准 商业化FPGA IC芯片)200代表在如图20至图21所绘示的逻辑驱动器300中二不同群 组的标准商业化FPGA IC芯片200，方块(DPI IC芯片)410代表在如图20至图21所绘示 的逻辑驱动器300中DPI IC芯片410的组合，方块265代表在如图20至图21所绘示的逻 辑驱动器300中专用I/O芯片或I/O及控制芯片265的组合，方块360代表在如图20至图 21所绘示的逻辑驱动器300中专用控制芯片260。
请参见图20至图22，非易失性存储器(NVM)IC芯片250可以从位于逻辑驱动器 300的外的外部电路271载入结果值或第一编程码，使得经由芯片间交互连接线371 的固定交互连接线364及标准商业化FPGA IC芯片200的芯片内交互连接线502的固 定交互连接线364可以将该结果值或第一编程码由非易失性存储器(NVM)IC芯片 250传送至标准商业化FPGA IC芯片200的存储器单元490，用以编程标准商业化 FPGA IC芯片200的可编程逻辑区块(LB)201，如图13所公开的内容。非易失性存储 器(NVM)IC芯片250可以从位于逻辑驱动器300的外的外部电路271载入第二编程 码，使得经由芯片间交互连接线371的固定交互连接线364及标准商业化FPGA IC芯 片200的芯片内交互连接线502的固定交互连接线364可以将该第二编程码由非易失 性存储器(NVM)IC芯片250传送至标准商业化FPGA IC芯片200的存储器单元362， 用以编程标准商业化FPGA IC芯片200的通过/不通开关258及/或交叉点开关379，如 图16至图17所公开的内容。非易失性存储器(NVM)IC芯片250可以从位于逻辑驱动 器300之外的外部电路271载入第三编程码，使得经由芯片间交互连接线371的固定交互连接线364及DPI IC芯片410的芯片内交互连接线的固定交互连接线364可以将 该第三编程码由非易失性存储器(NVM)IC芯片250传送至DPI IC芯片410的存储器 单元362，用以编程DPI IC芯片410的通过/不通开关258及/或交叉点开关379，如图16 至图17所公开的内容。在一实施例中，位于逻辑驱动器300的外的外部电路271并不 允许由在逻辑驱动器300中任何的非易失性存储器(NVM)IC芯片250载入上述的结 果值、第一编程码、第二编程码及第三编程码；或者在其他实施例中，则可允许位 于逻辑驱动器300的外的外部电路271由在逻辑驱动器300中的非易失性存储器 (NVM)IC芯片250载入上述的结果值、第一编程码、第二编程码及第三编程码。
I.逻辑运算驱动器的第一型交互连接架构
请参见图20至图22，每一个的专用I/O芯片或I/O及控制芯片265的小型I/O电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的 标准商业化FPGA IC芯片200的小型I/O电路203，每一个的专用I/O芯片或I/O及控制 芯片265的小型I/O电路203可以经由一或多条芯片间交互连接线371的可编程交互连 接线361耦接至全部的DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片或I/O 及控制芯片265的小型I/O电路203可以经由一或多条芯片间交互连接线371的可编程 交互连接线361耦接至其他全部的专用I/O芯片或I/O及控制芯片265的小型I/O电路 203，每一个的专用I/O芯片或I/O及控制芯片265的小型I/O电路203可以经由一或多 条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化FPGA IC芯 片200的小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265的小型I/O电路 203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的 DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265的小型 I/O电路203可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其 他全部的专用I/O芯片或I/O及控制芯片265的小型I/O电路203。
请参见图20至图22，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至全部的标准商业化FPGA IC 芯片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一 或多条芯片间交互连接线371的可编程交互连接线361耦接至其他全部的DPI IC芯片 410的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多 条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化FPGA IC芯 片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或 多条芯片间交互连接线371的固定交互连接线364耦接至其他全部的DPI IC芯片410 的小型I/O电路203。
请参见图20至图22，每一个的标准商业化FPGA IC芯片200的小型I/O电路203可以经由一或多条芯片间交互连接线371的可编程交互连接线361耦接至其他全部的 标准商业化FPGA IC芯片200的小型I/O电路203，每一个的标准商业化FPGA IC芯片 200的小型I/O电路203可以经由一或多条芯片间交互连接线371的固定交互连接线 364耦接至其他全部的标准商业化FPGA IC芯片200的小型I/O电路203。
请参见图20至图22，控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条 芯片间交互连接线371的可编程交互连接线361耦接至全部的标准商业化FPGA IC芯 片200的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用控制及I/O 芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多 条芯片间交互连接线371的固定交互连接线364耦接至全部的标准商业化FPGA IC芯 片200的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用控制及I/O 芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多 条芯片间交互连接线371的可编程交互连接线361耦接至全部的DPI IC芯片410的小 型I/O电路203，控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、 DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条芯片间 交互连接线371的固定交互连接线364耦接至全部的DPI IC芯片410的小型I/O电路 203，控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片 267或DCDI/OIAC芯片268的大型I/O电路341可以经由一或多条芯片间交互连接线 371的固定交互连接线364耦接至全部的非易失性存储器(NVM)IC芯片250的大型 I/O电路341，控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、 DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以经由一或多条芯片间 交互连接线371的固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片 265的大型I/O电路341，控制方块360所代表的专用控制芯片260、专用控制及I/O芯 片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以耦接至位于逻 辑驱动器300的外的外部电路271。
请参见图20至图22，每一个的专用I/O芯片或I/O及控制芯片265的大型I/O电路341可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至全部的非 易失性存储器(NVM)IC芯片250的大型I/O电路341，每一个的专用I/O芯片或I/O及控 制芯片265的大型I/O电路341可以经由一或多条芯片间交互连接线371的固定交互连 接线364耦接至其他全部的专用I/O芯片或I/O及控制芯片265的大型I/O电路341，每 一个的专用I/O芯片或I/O及控制芯片265的大型I/O电路341可以耦接至位于逻辑驱 动器300的外的外部电路271。
请参见图20至图22，每一个的非易失性存储器(NVM)IC芯片250的大型I/O电路341可以经由一或多条芯片间交互连接线371的固定交互连接线364耦接至其他全部 的非易失性存储器(NVM)IC芯片250的大型I/O电路341，每一个的非易失性存储器 (NVM)IC芯片250的大型I/O电路341可以耦接至位于逻辑驱动器300之外的外部电 路271。在本实施例的逻辑驱动器300中，每一个的非易失性存储器(NVM)IC芯片250 并不具有输入电容、输出电容、驱动能力或驱动负荷小于2pF的I/O电路，而具有如 图12A所描述的大型I/O电路341，进行上述的耦接。每一个的非易失性存储器(NVM) IC芯片250可以经由一或多个的专用I/O芯片或I/O及控制芯片265传送数据至全部的 标准商业化FPGA IC芯片200，每一个的非易失性存储器(NVM)IC芯片250可以经由 一或多个的专用I/O芯片或I/O及控制芯片265传送数据至全部的DPI IC芯片410，每 一个的非易失性存储器(NVM)IC芯片250并不可以在不经由专用I/O芯片或I/O及控 制芯片265的情况下传送数据至标准商业化FPGA IC芯片200，每一个的非易失性存 储器(NVM)IC芯片250并不可以在不经由专用I/O芯片或I/O及控制芯片265的情况下 传送数据至DPI IC芯片410。
(1)用于编程存储单元的交互连接线路
请参见图20至图22，在一实施例中，控制方块360所代表的专用控制芯片260、 专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生一控制指令 传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互连接线371 的固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片250的第一 个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片250，其第 一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部电路传送 第三编程码至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动第 三编程码经由一或多条芯片间交互连接线371的固定交互连接线364传送至其中一 个的专用I/O芯片或I/O及控制芯片265的大型I/O电路341。针对该其中一个的专用I/O 芯片或I/O及控制芯片265，其大型I/O电路341可以驱动第三编程码至其小型I/O电路 203，其小型I/O电路203可以驱动第三编程码经由一或多条芯片间交互连接线371的 固定交互连接线364传送至其中一个的DPI IC芯片410的小型I/O电路203。针对该其 中一个的DPI IC芯片410，其小型I/O电路203可以驱动第三编程码经由一或多条其芯 片内交互连接线的固定交互连接线364传送至其存储器矩阵区块423中其中一个的 其存储器单元362，如图19所描述的内容，使得第三编程码可以储存于该其中一个 的其存储器单元362中，用以编程其通过/不通开关258及/或交叉点开关379，如图16至图17所描述的内容。
或者，请参见图20至图22，在另一实施例中，控制方块360所代表的专用控制 芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生 一控制指令传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互 连接线371的固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片 250的第一个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片 250，其第一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部 电路传送第二编程码至其第二个的大型I/O电路341，其第二个的大型I/O电路341可 以驱动第二编程码经由一或多条芯片间交互连接线371的固定交互连接线364传送 至其中一个的专用I/O芯片或I/O及控制芯片265的大型I/O电路341。针对该其中一个 的专用I/O芯片或I/O及控制芯片265，其大型I/O电路341可以驱动第二编程码至其小 型I/O电路203，其小型I/O电路203可以驱动第二编程码经由一或多条芯片间交互连 接线371的固定交互连接线364传送至其中一个的标准商业化FPGA IC芯片200的小 型I/O电路203。针对该其中一个的标准商业化FPGA IC芯片200，其小型I/O电路203 可以驱动第二编程码经由一或多条其芯片内交互连接线502的固定交互连接线364 传送至其中一个的其存储器单元362，使得第二编程码可以储存于该其中一个的其 存储器单元362中，用以编程其通过/不通开关258及/或交叉点开关379，如图16至图 17所描述的内容。
或者，请参见图20至图22，在另一实施例中，控制方块360所代表的专用控制 芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生 一控制指令传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互 连接线371的固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片 250的第一个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片 250，其第一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部 电路传送结果值或第一编程码至其第二个的大型I/O电路341，其第二个的大型I/O电 路341可以驱动结果值或第一编程码经由一或多条芯片间交互连接线371的固定交 互连接线364传送至其中一个的专用I/O芯片或I/O及控制芯片265的大型I/O电路 341。针对该其中一个的专用I/O芯片或I/O及控制芯片265，其大型I/O电路341可以 驱动结果值或第一编程码至其小型I/O电路203，其小型I/O电路203可以驱动结果值 或第一编程码经由一或多条芯片间交互连接线371的固定交互连接线364传送至其 中一个的标准商业化FPGA IC芯片200的小型I/O电路203。针对该其中一个的标准商 业化FPGA IC芯片200，其小型I/O电路203可以驱动结果值或第一编程码经由一或多 条其芯片内交互连接线502的固定交互连接线364传送至其中一个的其存储器单元490，使得结果值或第一编程码可以储存于该其中一个的其存储器单元490中，用以 第一编程其可编程逻辑区块(LB)201，如图13所描述的内容。
(2)用于运作的交互连接线路
请参见图20至图22，在一实施例中，其中一个的专用I/O芯片或I/O及控制芯片265的大型I/O电路341可以驱动来自逻辑驱动器300的外的外部电路271的信号至其 小型I/O电路203，该其中一个的专用I/O芯片或I/O及控制芯片265的小型I/O电路203 可以驱动该信号经由一或多条芯片间交互连接线371的可编程交互连接线361传送 至其中一个的DPI IC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC 芯片410，其第一个的小型I/O电路203可以驱动该信号经由其芯片内交互连接线的第 一个的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该 信号由其芯片内交互连接线的第一个的可编程交互连接线361切换至其芯片内交互 连接线的第二个的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电 路203，其第二个的小型I/O电路203可以驱动该信号经由一或多条芯片间交互连接线 371的可编程交互连接线361传送至其中一个的标准商业化FPGA IC芯片200的小型 I/O电路203。针对该其中一个的标准商业化FPGA IC芯片200，其小型I/O电路203可 以驱动该信号经由其芯片内交互连接线502的第一组的可编程交互连接线361传送 至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线502的 第一组的可编程交互连接线361切换至其芯片内交互连接线502的第二组的可编程 交互连接线361进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中 一个，如图13所描述的内容。
请参见图20至图22，在另一实施例中，第一个的标准商业化FPGA IC芯片200 的可编程逻辑区块(LB)201可以产生输出Dout，如图13所描述的内容，经由其芯片内 交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至 其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线 502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连 接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送 至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片 间交互连接线371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一 个的小型I/O电路203。针对该其中一个的DPIIC芯片410，其第一个的小型I/O电路 203可以驱动该输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线 361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互 连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可 编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小 型I/O电路203可以驱动该输出Dout经由一或多条的芯片间交互连接线371的可编程 交互连接线361传送至第二个的标准商业化FPGA IC芯片200的小型I/O电路203。针对第二个的标准商业化FPGA IC芯片200，其小型I/O电路203可以驱动该输出Dout 经由其芯片内交互连接线502的第一组的可编程交互连接线361传送至其交叉点开 关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线502的第一组的 可编程交互连接线361切换至其芯片内交互连接线502的第二组的可编程交互连接 线361进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中一个，如 图13所描述的内容。
请参见图20至图22，在另一实施例中，标准商业化FPGA IC芯片200的可编程逻 辑区块(LB)201可以产生输出Dout，如图13所描述的内容，经由其芯片内交互连接线 502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开 关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502的第一组 的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第 二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电 路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间交互连接线 371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一个的小型I/O电 路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该 输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉 点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线的第一组的 可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线 361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可 以驱动该输出Dout经由一或多条的芯片间交互连接线371的可编程交互连接线361 传送至其中一个的专用I/O芯片或I/O及控制芯片265的小型I/O电路203。针对该其中 一个的专用I/O芯片或I/O及控制芯片265，其小型I/O电路203可以驱动该输出Dout传 送至其大型I/O电路341，以传送至位于逻辑驱动器300的外的外部电路271。
(3)用于控制的交互连接线路
请参见图20至图22，在一实施例中，针对控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，其大型I/O电 路341可以由位于逻辑驱动器300的外的外部电路271接收控制指令，或是可以传送 控制指令至位于逻辑驱动器300的外的外部电路271。
请参见图20至图22，在另一实施例中，其中一个的专用I/O芯片或I/O及控制芯 片265的第一个的大型I/O电路341可以驱动来自位于逻辑驱动器300的外的外部电路 271的控制指令传送至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以 驱动控制指令经由一或多条的芯片间交互连接线371的固定交互连接线364传送至 控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267 或DCDI/OIAC芯片268的大型I/O电路341。
请参见图20至图22，在另一实施例中，控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可 以驱动控制指令经由一或多条的芯片间交互连接线371的固定交互连接线364传送 至其中一个的专用I/O芯片或I/O及控制芯片265的第一个的大型I/O电路341，该其中 一个的专用I/O芯片或I/O及控制芯片265的第一个的大型I/O电路341可以驱动控制 指令传送至其第二个的大型I/O电路341，以传送至位于逻辑驱动器300的外的外部电 路271。
因此，请参见图20至图22，控制指令可以由位于逻辑驱动器300的外的外部电 路271传送至控制方块360所代表的专用控制芯片260、专用控制及I/O芯片266、 DCIAC芯片267或DCDI/OIAC芯片268，或是由控制方块360所代表的专用控制芯片 260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268传送至位于逻 辑驱动器300的外的外部电路271。
芯片(FISC)的第一交互连接线结构及其制造方法
以下半导体芯片100皆可代表上述说明内容中每一标准商业化FPGA IC芯片 200、专用于可编程交互连接(DPI)的集成电路(IC)芯片410(文中简称DPI IC芯片410)、 专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、客户自有工具(COT) 芯片(文中简称IAC芯片402)、专用控制及IAC芯片267(文中简称DCIAC芯片267)、专 用IO及IAC芯片(文中简称DCDI/OIAC芯片268)、动态随机存取存储器芯片 321(DRAM IC芯片321)、非易失性存储器(NVM)IC芯片250、高速高频宽的存储器 (HBM)IC芯片251及运算及(或)处理及/或计算(PC)集成电路(IC)芯片(文中简称为 PCIC芯片)，半导体芯片100可经由下列步骤形成：
图23A及图23B为本发明实施例中半导体晶圆剖面图，如图23A所示，一半导体 基板或半导体半导体基板(晶圆)2可以是一硅基板或硅晶圆、砷化镓(GaAs)基板、砷 化镓晶圆、硅锗(SiGe)基板、硅锗晶圆、绝缘层上覆硅基板(SOI)，其基板晶圆尺寸 例如是直径8英寸、12英寸或18英寸。
如图23A所示，多个半导体元件4形成在半导体基板2的半导体元件区域上，半 导体元件4可包括一存储器单元、一逻辑运算电路、一被动元件(例如是一电阻、一 电容、一电感或一过滤器或一主动元件，其中主动元件例如是p-信道金属氧化物半 导体(MOS)元件、n-信道MOS元件、CMOS(互补金属氧化物半导体)元件、BJT(双 极结晶体管)元件、BiCMOS(双极CMOS)元件、FIN场效晶体管(FINFET)元件、 FINFET在硅在绝缘体上(FINFET onSilicon-On-Insulator(FINFET SOI)、全空乏绝缘 上覆硅MOSFET(Fully DepletedSilicon-On-Insulator(FDSOI)MOSFET)、部分空乏绝 缘上覆硅MOSFET(PartiallyDepleted Silicon-On-Insulator(PDSOI)MOSFET)或常规 的MOSFET，而半导体元件4可作为标准商业化FPGA IC芯片200、DPI IC芯片410、 专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、客户自有工具(COT) 芯片(文中简称IAC芯片402)、DCIAC芯片267、DCDI/OIAC芯片268、非易失性存储 器(NVM)IC芯片250、DRAM IC芯片321、运算及(或)处理及/或计算(PC)集成电路 (IC)芯片(文中简称为PCIC芯片)中的多个晶体管。
半导体元件4可组成可编程逻辑区块(LB)201的多路复用器211、可编程逻辑区块201中用于由固定连接线所构成加法器的每一单元(A)2011、可编程逻辑区块201中 用于由固定连接线所构成乘法器的每一单元(M)2012、可编程逻辑区块201中用于缓 存及暂存器的每一单元(C/R)2013、用于可编程逻辑区块201中查找表210的存储器 单元490、用于通过/不通开关258、交叉点开关379及小型I/O电路203的存储器单元 362，如上述图18所示；对于每一DPI IC芯片410，半导体元件4可组成用于通过/不 通开关258的存储器单元362、通过/不通过开关258、交叉点开关379及小型I/O电路 203的，如上述图19所示，对于每一专用I/O芯片265、专用控制及I/O芯片266或 DCDI/OIAC芯片268，半导体元件4可组成大型I/O电路341及小型I/O电路203；半导 体元件4可组成控制单元337，其可设置在每一标准商业化FPGA IC芯片200、每一 DPI IC芯片410、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或 DCDI/OIAC芯片268中；半导体元件4可组成缓冲/驱动单元340，其可设置在每一标 准商业化FPGA IC芯片200、每一DPI IC芯片410、每一专用I/O芯片265、专用控制及I/O芯片266或DCDI/OIAC芯片268中。
如图23A，形成在半导体基板2上的第一交互连接线结构(FISC)20连接至半导体元件4，在芯片(FISC)上或内的第一交互连接线结构(FISC)20经由晶圆制程形成在半 导体基板2上，第一交互连接线结构(FISC)20可包括4至15层或6至12层的图案化交互 连接线金属层6(在此图只显示3层)，其中图案化交互连接线金属层6具有金属接 垫、线及交互连接线8及多个金属栓塞10，第一交互连接线结构(FISC)20的金属接垫、 线及交互连接线8及金属栓塞10可用于每一标准商业化FPGA IC芯片200中多个芯片 内交互连接线502的多个可编程交互连接线361及固定交互连接线364，如图18所示， 第一交互连接线结构(FISC)20的第一交互连接线结构(FISC)20可包括多个绝缘介电 层12及交互连接线金属层6在每二相邻层多个绝缘介电层12之间，第一交互连接线 结构(FISC)20的每一交互连接线金属层6可包括金属接垫、线及交互连接线8在其顶 部，而金属栓塞10在其底部，第一交互连接线结构(FISC)20的多个绝缘介电层12其 中之一可在交互连接线金属层6中二相邻的金属接垫、线及交互连接线8之间，其 中在第一交互连接线结构(FISC)20顶部具有金属栓塞10在多个绝缘介电层12内，每 一第一交互连接线结构(FISC)20的交互连接线金属层6中，金属接垫、线及交互连 接线8具有一厚度t1小于3μm(例如介于3nm至500nm之间、介于10nm至1000nm之间或介于10nm至3000nm之间，或厚度大于或等于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm)，或具有一宽度例如介于3nm至500nm之间、 介于10nm至1000nm之间，或窄于5nm、10nm、20nm、30nm、70nm、100nm、300 nm、500nm或100nm，例如，第一交互连接线结构(FISC)20中的金属栓塞10及金属 接垫、线及交互连接线8主要由铜金属制成，经由如下所述的一镶嵌制程，例如是 单一镶嵌制程或双镶嵌制程，对于第一交互连接线结构(FISC)20的交互连接线金属 层6中的每一金属接垫、线及交互连接线8可包括一铜层，此铜层具有一厚度小于 3μm(例如介于0.2μm至2μm之间)，在第一交互连接线结构(FISC)20的每一绝缘介电 层12可具有一厚度例如介于3nm至500nm之间、介于10nm至1000nm之间，或厚度大 于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
图23B为图23A中交互连接线金属层6的结构剖面图，交互连接线金属层6由铜 镶嵌制程所形成，其结构由多个层绝缘介电层12、多个金属栓塞10或金属接垫、线 及交互连接线8(图中只显示1个)构成，其中多个金属栓塞10或金属接垫、线及交互 连接线8的上表面暴露于外，而最顶层的绝缘介电层12可例如是一低介电系数介电 层，例如是碳氧化硅(SiOC)层，其中绝缘介电层12例如可为SiCN层或SiN层，此多 个绝缘介电迭层12(二层)从底部至顶部包括：(a)一底部低介电系数介电层12e在第一 绝缘介电层12(较低的那层)上，例如是SiOC层(用作为一金属间介电层以形成金属栓 塞10)；(b)一分隔用的中间蚀刻停止层12f在底部低介电系数介电层12e上，例如是 SiCN层或SiN层；(c)一顶层低介电SiOC层12g(用作为在同一交互连接线金属层6的 金属接垫、线及交互连接线8之间的绝缘介电材质)在分隔用的中间蚀刻停止层12f 上；(d)一分隔用的顶部蚀刻停止层12h形成在顶层低介电SiOC层12g上，分隔用的顶 部蚀刻停止层12h例如是SiCN层或SiN层，全部的SiCN层、SiN层或SiOC层可经由化 学气相沉积方式沉积。底部低介电系数介电层12e及分隔用的中间蚀刻停止层12f可 组成第二绝缘介电层12(中间的那层)；顶层低介电SiOC层12g及分隔用的顶部蚀刻停 止层12h可组成第三绝缘介电层12(顶部的那层)，而多个金属栓塞10及金属接垫、线 及交互连接线8则形成在多个层绝缘介电层12中的沟槽或孔洞中，金属栓塞10或金 属接垫、线及交互连接线8的结构包括由溅镀或CVD方式形成的一黏着层(Ti层或TiN层)18(其厚度例如介于1nm至50nm之间)形成在绝缘介电层12中的沟槽或孔洞的侧 壁上，接着，电镀用种子层22可例如经由溅镀或CVD一电镀用种子层22(其厚度例如 是介于3nm至200nm之间)在黏着层18上，接着电镀形成的一铜金属层24(其厚度例如 是介于20nm至6000nm之间、介于10nm至3000之间、介于10nm至1000之间)可被电镀 形成在电镀用种子层22上。因此，金属接垫、线及交互连接线8及金属栓塞10可利 用单一镶嵌铜制程双镶嵌铜制程完成，二种制程皆可重复多次以形成第一交互连接 线结构(FISC)20中多个层交互连接线金属层6，第一交互连接线结构(FISC)20可包 括4至15层或6至12层的交互连接线金属层6，FISC中的交互连接线金属层6最顶层 可具有金属接垫16。
III.芯片的保护层(Passivation layer)
如图23A中所示，保护层14形成在芯片的第一交互连接线结构(FISC)20上及在 绝缘介电层12上，保护层14可以保护半导体元件4及交互连接线金属层6不受到外 界离子污染及外界环境中水气污染而损坏，例如是钠游离粒子，换句话说，保护层 14可防止游离粒子(如钠离子)、过渡金属(如金、银及铜)及防止杂质穿透至半导体元 件4及穿透至交互连接线金属层6，例如防止穿透至晶体管、多晶硅电阻元件及多 晶硅电容元件。
如图23A所示，保护层14通常可由一或多个游离粒子捕捉层构成，例如经由CVD 制程沉积形成由SiN层、SiON层及(或)SiCN层所组合的保护层14，保护层14具有一 厚度t3，例如是大于0.3μm、或介于0.3μm至1.5μm之间，最佳情况为，保护层14具有 厚度大于0.3μm的氮化硅(SiN)层，而单一层或多个层所组成的游离粒子捕捉层(例如 是由SiN层、SiON层及(或)SiCN层所组合)的总厚度可厚于或等于100nm、150nm、 200nm、300nm、450nm或500nm。
如图23A所示，在保护层14中形成一开口14a暴露第一交互连接线结构(FISC)20中的交互连接线金属层6最顶层表面，金属接垫16可用在信号传输或连接至电源或 接地端，金属接垫16具有一厚度t4介于0.4μm至3μm之间或介于0.2μm至2μm之间， 例如，金属接垫16可由溅镀铝层或溅镀铝-铜合金层(其厚度介于0.2μm至2μm之间) 所组成，或者，金属接垫16可包括电镀铜层24，其经由单一镶嵌制程或双镶嵌制程 所形成。
如图23A所示，从上视图观之，开口14a具有一横向尺寸介于0.5μm至20μm之间 或介于20μm至200μm之间，从上视图观之，开口14a的形状可以为一圆形，其圆形 开口14a的直径介于0.5μm至200μm之间或是介于20μm至200μm之间，或者，从上视 图观之，开口14a的形状为方形，此方形开口14a的宽度介于0.5μm至200μm之间或介 于20μm至200μm之间，或者，从上视图观之，开口14a的形状为多边形，此多边形 的宽度介于0.5μm至200μm之间或介于20μm至200μm之间，或者，从上视图观之， 开口14a的形状为长方形，此长方形开口14a具有一短边宽度介于0.5μm至200μm之间 或介于20μm至200μm之间，另外，一些在金属接垫16下方的一些半导体元件4被开 口14a暴露，或者，没有任何主动元件在开口14a暴露的金属接垫16下方。
芯片上的交互连接线金属层及微型凸块
图24为本发明实施例中芯片上的交互连接层及微型凸块的剖面示意图，芯片上的第二交互连接线结构(SISC)及微型凸块可形成在金属接垫16上，其用于连接至芯 片外部的电路，其中金属接垫16位于保护层14的开口14a内所暴露的金属表面。第二 交互连接线结构(SISC)包括多个层的交互连接线金属层27的聚合物层42，其中交互 连接线金属层27的结构是由厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm 之间或介于0.03μm至0.35μm之间的一黏着层26、厚度介于0.001μm至1μm之间、介 于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层28及厚度介于 0.3μm至20μm之间、0.5μm至5μm之间、1μm至10μm之间或2μm至10μm之间的金属 层40所构成，其中黏着层26的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金 层、氮化钽或上述材质的复合物，电镀用种子层28的材质种类随着电镀用种子层28 上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层28上时，铜金 属则为电镀用种子层28优先选择的材质，例如电镀用种子层28形成在黏着层26上或 上方，例如可经由溅镀或化学气相沉积一铜种子层在黏着层26上，而金属层40的材质包括铜、金、银或镍金属，其中在形成交互连接线金属层27之前可选择性的(意即 是可省略)在保护层14上形成一聚合物层42，此聚合物层42的厚度介于3μm至30μm 之间或介于5μm至15μm之间，且聚合物层42的材质可包括聚酰亚胺、苯基环丁烯 (BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底的材质或化合物、光感 性环氧树脂SU-8、弹性体或硅胶(silicone)，此聚合物层42具有多个开口暴露出金属 接垫16，交互连接线金属层27的黏着层26形成在聚合物层42及金属接垫16上，电镀 用种子层28形成在黏着层42上，而金属层40则形成在电镀用种子层28上，若将最底 层的聚合物层42省略，则交互连接线金属层27形成在保护层14及金属接垫16上。交 互连接线金属层27及聚合物层42可重复的形成在芯片上，以构成第二交互连接线结 构(SISC)29，SISC29的每一交互连接线金属层27，其金属接垫、金属线或连接线27b 的厚度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、 介于1μm至10μm之间或介于2μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、 0.7μm、1μm、1.5μm、2μm或3μm，或其宽度例如介于0.3μm至20μm之间、介于0.5μm 至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间、介于2μm至10μm之间， 或其宽度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，聚合物层 42的厚度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之 间或介于1μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、 2μm或3μm，SISC29的交互连接线金属层27的金属接垫、金属线或连接线27b可被用 于可编程交互连接线202。
在第二交互连接线结构(SISC)29的最顶层的聚合物层42具有多个开口暴露出最顶层交互连接线金属层27的金属层40以作为金属接垫27b，在金属接垫27b及在最顶 层的聚合物层42上可形成微型凸块34，此微型凸块34可以有二种型式，第一种型式 与第二种型式的微型凸块34在结构上的差异在于第二种型式微型凸块34没有焊锡 层/焊锡凸块33，在图24中是以第一型微型凸块34绘示，以下详细说明二种型式的微 型凸块34的结构，第一型式微型凸块34的结构包括厚度介于0.001μm至0.7μm之间、 介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层44、厚度介于 0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种 子层46以溅镀的方式形成在黏着层44上及厚度介于3μm至60μm之间、介于5μm至 50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或 介于5μm至15μm之间的一金属层50以电镀方式形成在电镀用种子层46上，其中黏着 层44的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，而电镀用种子层46有益于在表面上电镀形成一金属层，因此，电镀用种 子层46的材质种类随着电镀用种子层46上电镀的金属层材质而变化，例如，当一铜 层被电镀在电镀用种子层46上时，铜金属则为电镀用种子层46优先选择的材质，例 如电镀用种子层46形成在黏着层44上或上方，例如可经由溅镀或化学气相沉积一铜 种子层在黏着层44上，而金属层50的材质包括铜、金、银或镍金属，接着一焊锡层 /焊锡凸块33位于该金属层50上，此焊锡层/焊锡凸块33的材质例如是锡、锡铅合金、 锡铜合金、锡银合金、锡银铜合金(SAC)或锡银铜锌合金，此焊锡层/焊锡凸块33的 厚度介于1μm至50μm之间、1μm至30μm之间、5μm至30μm之间、5μm至20μm之间、 5μm至15μm之间、5μm至10μm之间、介于1μm至10μm之间或介于1μm至3μm之间。 例如，对于第一范例而言，焊锡层/焊锡凸块33可电镀在金属层32的铜层上，或是对 于第二范例而言，焊锡层/焊锡凸块33电镀在金属层32的镍金属层上，焊锡层/焊锡凸块33可以为含有锡、铜、银、铋、铟、锌和/或锑的无铅焊料。第一型微型金属柱 或凸块34具有一高度，此高度是从保护层14的上表面凸出量测，此高度介于3μm至 60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、 介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其高度是 大于或等于30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例 如圆形的直径、正方形或长方形的对角线)介于3μm至60μm之间、介于5μm至50μm 之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm 至15μm之间或介于3μm至10μm之间，或其最大尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的第一型微型金属柱或凸块34具有一 空间(间距)尺寸介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、 介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至 10μm之间，或其间距是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。 而第二型式的微型凸块34没有形成焊锡层/焊锡凸块33，第二型式微型金属柱或凸块 34具有一高度，此高度是从聚合物层42的上表面凸出量测，此高度介于3μm至60μm 之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm 至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其高度是大于或等 于30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圆形的 直径、正方形或长方形的对角线)介于3μm至60μm之间、介于5μm至50μm之间、介 于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm 之间或介于3μm至10μm之间，或其最大尺寸是小于或等于60μm、50μm、40μm、 30μm、20μm、15μm或10μm，二相邻的第二型式微型金属柱或凸块34具有一空间(间 距)尺寸介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于 5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm 之间，或其间距是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第一型式及第二型式的微型凸块34也可直接形成在保护层14及保护层14的开口14a所暴露出的金属接垫16及开口14a周围的保护层14上，也就是将第二交互 连接线结构(SISC)29省略，或者是第一型式及第二型式的微型凸块34可形成在第一 层聚合物层51的开口所暴露出的金属接垫16上及聚合物层51的开口周围的聚合物 层上。
上述交互连接线金属层27可包括一电源金属交互连接线或接地金属交互连接 线连接至多个金属接垫16，并提供微型金属柱或凸块34形成于其上，或者，上述交 互连接线金属层27可包括一金属交互连接线连接至金属接垫16，且不形成微金属柱 或凸块于其上，第一交互连接线结构(FISC)20的交互连接线金属层27可用于每一标 准商业化FPGA IC芯片200的多个芯片内交互连接线502的可编程交互连接线361及 固定交互连接线364，如图18所示。
FOIT用于多芯片在中介载板上(COIP)的覆晶封装的结构
上述图24中的多个半导体芯片100可接合装设(Mounted)在一中介载板上，此中介载板具有高密度的交互连接线，此中介载板的高密度的交互连接线可用于半导体 芯片100的扇出(fan-out)绕线及在半导体芯片100之间的绕线。
图25A为本发明实施例中一中介载板551具有金属栓塞558、第一交互连接线结 构(FISIP)560、第二交互连接线(SISIP)588及第一型式或第二型式的多个微型金属柱 或凸块34的结构剖面示意图，其中晶圆型式的基板552(例如是8英寸、12英寸或18 英寸)或是提供一面板形式(例如正方形或长方形，其宽度或长度大于或等于20公分 (cm),30cm、50cm、75cm、100cm、150cm、200cm或300cm)的基板552，此基板552 可以为一硅基板、一金属基板、一陶瓷基板、一玻璃基板、一钢基板、一塑胶材质 基板、一聚合物基板、一环氧基底聚合物基板或是环氧基底的化合物板，例如在形 成中介载板时一硅基板可被用作于基板552。
形成金属栓塞558在基板552内之前，要先在中介载板551内形成多个开孔552a，此开孔552a可以为一深孔，其深度介于30μm至150μm之间或介于50μm至100μm之 间，其宽度或尺寸介于5μm至50μm之间或介于5μm至15μm之间，或者是，每一开孔 552a可以为一浅孔，每一开孔552a的深度介于5μm至50μm之间或介于5μm至30μm之 间，其宽度或尺寸介于20μm至120μm之间或介于20μm至80μm之间。在图25A中以 深孔为范例说明。在开孔552a内具有一绝缘层555在每一孔洞552a内的底部及侧壁 上，绝缘层555例如可包括热生成氧化硅(SiO2)及/或一CVD氮化硅(Si3N4)。一黏着/ 种子层556以溅镀或化学气相沉积(ChemicalVapor Depositing,CVD)的方式形成一 黏着层在绝缘层555上，该黏着层例如为一钛层或氮化钛(TiN)层，其厚度例如介于 1nm至50nm之间，接着藉由溅镀或化学气相沉积(Chemical Vapor Depositing，CVD) 的方式形成一电镀用种子层在该黏着层上，该电镀用种子层例如为一铜层，其厚度 例如介于3nm至200nm之间，此黏着层及电镀用种子层构成黏着/种子层556。以电镀 方式形成铜层557在黏着/种子层556上并将孔洞552a填满，其中铜层557、黏着/种子 层556及绝缘层555与中介载板551的上表面共平面，若开孔552a为深孔时，金属栓塞 558在基板552中具有一深度介于30μm至150μm之间或介于50μm至100μm之间，且其 宽度或最大横向尺寸介于5μm至50μm之间或介于5μm至15μm之间。若开孔552a为浅 孔时，金属栓塞558在基板552中的深度介于5μm至50μm之间或介于5μm至30μm之 间，且其宽度或最大横向尺寸介于20μm至150μm之间或介于30μm至80μm之间。以 下说明以深孔为范例说明。
中介载板的第一交互连接线结构(FISIP)560可以经由晶圆制程形成在基板552上，第一交互连接线结构(FISIP)560可包括2层至10层或3层至6层的图案化交互连接 线金属层6(图中只显示2层)，其具有如图23A及图23B所绘示的个金属接垫、线及 交互连接线8及金属栓塞10，第一交互连接线结构(FISIP)560可包括多个绝缘介电层 12及交互连接线金属层6，其中每一交互连接线金属层6位于二相邻绝缘介电层12之 间，如图23A及图23B所示，第一交互连接线结构(FISIP)560的每一交互连接线金属 层6在其顶部可包括金属接垫、线及交互连接线8，并在其底部可包括金属栓塞10， 第一交互连接线结构(FISIP)560的其中之一绝缘介电层12可位于交互连接线金属层 6的二相邻金属接垫、线及交互连接线8之间，其最顶层的一个具有金属栓塞10在其 中的一绝缘介电层12，对于第一交互连接线结构(FISIP)560的每一交互连接线金属 层6，其可具有一厚度t11介于3nm至500nm之间、介于10nm至1000nm之间或介10nm 至3000nm之间，或薄于或等于10nm、30nm、50nm、100nm、200nm、300nm、500nm 或1000nm，及具有一最小宽度等于或大于10nm、50nm、100nm、150nm、200nm或300nm，及二个相邻的金属接垫、线及交互连接线8具有一最小空间(space)，其等于 或于10nm、50nm、100nm、150nm、200nm或300nm，及二个相邻的金属接垫、线 及交互连接线8具有一最小间距(pitch)，其等于或于20nm、100nm、200nm、300nm、 400nm或600nm，例如，金属接垫、线及交互连接线8及金属栓塞10主要由铜金属经 由单一镶嵌(damascene)制程所形成，或是双镶嵌(damascene)制程所形成。对于第一 交互连接线结构(FISIP)560的每一交互连接线金属层6，其金属接垫、线及交互连 接线8可包括一铜层，此铜层的厚度小于3μm(例如介于0.2μm至2μm之间)，第一交互 连接线结构(FISIP)560的每一绝缘介电层12可具有一厚度，例如介于3nm至500nm之 间、介于10nm至1000nm之间或介于10nm至3000nm之间，或是薄于或等于10nm、 30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
如图25A所示，一保护层14可形成在第一交互连接线结构(FISIP)560上，保护层14可保护第一交互连接线结构(FISIP)560的交互连接线金属层6免受水分外来离子 污染或水分湿气或外部环境污染(例如钠离子移动)的损害。换句话说，可以防止 移动离子(例如钠离子)、过渡金属(例如金，银和铜)及杂质穿过保护层14渗透 到第一交互连接线结构(FISIP)560的交互连接线金属层6。一第二交互连接线 (SISIP)可形成中介载板的保护层14上，SISIP588的规格说明及结构可参考如图24中 SISC29的规格说明及其形成方法，SISIP588可包括如图24中的一或多个交互连接线 金属层27及一或多个绝缘介电层或聚合物层42，例如，SISIP588可包括如图24中的 聚合物层42直接形成在保护层14上且位于最底层交互连接线金属层27的下方，聚合 物层42在二相邻交互连接线金属层27之间，聚合物层42在其一或多个交互连接线金 属层27中最顶层的交互连接线金属层27上，SISIP588中的每一交互连接线金属层27 可包括如图24中黏着层26、在黏着层26上的电镀用种子层28及在电镀用种子层28上 的金属层40，其中一黏着/种子层589在此可代表黏着层26及电镀用种子层28的组合， SISIP588的交互连接线金属层27可用作为如图20及图21中的芯片间交互连接线371 的可编程交互连接线361及固定交互连接线364，SISIP588可包括1至5层或1层至3层 的交互连接线金属层27·
图24所示的第一型式或第二型式的多个微型金属柱或凸块34可形成在SISIP588中位于最顶层的交互连接线金属层27上或是形成在第一交互连接线结构(FISIP)560 最顶层交互连接线金属层6上(也就是将SISIP588省略)，形成在中介载板551上的第 一型式或第二型式的微型金属柱或凸块34的规格说明及其结构可参考如图24中形 成在半导体芯片100上的第一型式或第二型式的微型金属柱或凸块34规格说明及其 结构。
多芯片在中介载板上(Multi-Chip-On-Interposer,COIP)的覆晶封装结构
图25B为本发明的实施例的形成逻辑运算驱动器结构的接合制程，接着如图24 的半导体芯片100可具有第一型式或第二型式微型金属柱或凸块34接合至如图25A 中中介载板551的第一型式或第二型式微型金属柱或凸块34上。例如，半导体芯片 100的第一型微型金属柱或凸块34可具有焊锡层/焊锡凸块33接合至第二型中介载板 551的微型金属柱或凸块34的电镀铜层上，以形成如图25B中多个接合连接点 563(bonded contacts)，或者是，例如，半导体芯片100的第二型式微型金属柱或凸块 34可具有电镀金属层32，例如是铜层，接合至第一型中介载板551的微型金属柱或 凸块34的焊锡层/焊锡凸块33上，以形成如图25B中多个接合连接点563(bonded contacts)。或者是，例如，半导体芯片100的第一型微型金属柱或凸块34可具有焊锡 层/焊锡凸块33接合至第一型中介载板551的微型金属柱或凸块34的焊锡层/焊锡凸 块33上，以形成如图25B中多个接合连接点563(bonded contacts)。一底部填充胶 (underfill)564可经由点胶机以滴注(dispensing)方式将底部填充胶564填入半导体芯 片100与中介载板551之间的间隙中，然后在等于或高于100℃、120℃或150℃的温 度下将底部填充胶564固化。
在图25B中的半导体芯片100可以是SRAM单元、DPI IC芯片410、非易失性存 储器(NVM)IC芯片250、高速高频宽的存储器(HBM)IC芯片251、专用I/O芯片265、 PC IC芯片(例如是CPU芯片、GPU芯片、TPU芯片或APU芯片)、DRAM IC芯片321、 专用控制芯片260、专用控制及I/O芯片266、IAC芯片402、DCIAC芯片267及 DCDI/OIAC芯片268其中之一，例如，图25B中的半导体芯片100可以为为标准商业 化FPGA IC芯片200及GPU芯片269分别从左至右排列设置，例如，图25B中的半导体 芯片100可为标准商业化FPGA IC芯片200及CPU芯片269分别从左至右排列设置，例 如，图25B中的半导体芯片100可为标准商业化FPGA IC芯片200及专用控制芯片260 分别从左至右排列设置，例如，图25B中的半导体芯片100可以为二个标准商业化 FPGA IC芯片200分别从左至右排列设置，例如，图25B中的的半导体芯片100可以为 标准商业化FPGA IC芯片200及非易失性存储器(NVM)IC芯片250分别从左至右排 列设置，例如，图25B中的半导体芯片100可以为标准商业化FPGA IC芯片200及 DRAM IC芯片321分别从左至右排列设置，例如，图25B中的半导体芯片100可以为 标准商业化FPGA IC芯片200及高速高频宽的存储器(HBM)IC芯片251分别从左至 右排列设置。
接着，在图25B的步骤之后请参考图25C，利用例如旋涂、网板印刷、点胶或灌 模方式可形成一聚合物层565(例如是树脂或化合物)在半导体芯片100之间的间隙 中，并覆盖半导体芯片100的背面100a，其中灌模的方法包括加压成型(使用顶部和 底部模具)或铸造成型(使用滴注器)，此聚合物层565的材质例如包括聚酰亚胺、苯 基环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底的材质或化合 物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，更详细的说明，此聚合物层565 例如可以是由日本Asahi Kasei公司所提供的感旋光性聚酰亚胺/PBO PIMELTM、或是 由日本Nagase ChemteX公司提供的以环氧树脂为基底的灌模化合物、树脂或密封 胶，此聚合物层565之后可经由加热至一特定温度被固化或交联(cross-linked)，此特 定温度例如是高于或等于50℃、70℃、90℃、100℃、125℃、150℃、175℃、200 ℃、225℃、250℃、275℃或300℃。
接着请参考图25D，利用一化学机械研磨、抛光或机械研磨移除聚合物层565的 顶层部分及半导体芯片100的顶层部分，直到全部半导体芯片100的背面100a全部暴 露或直到半导体芯片100的其中之一背面100a暴露于外，中介载板551的背面551a经 由一化学机械研磨、抛光或机械研磨直到每一金属栓塞558暴露于外，也就是在其 背面的绝缘层555会被移除而形成一绝缘衬围绕在其黏着/种子层556及铜层557的周 围，且其铜层557的背面或其黏着/种子层556的电镀用种子层或黏着层的背面暴露于 外。
中介载板背面的金属凸块/金属接垫的结构
如图25E所示，在中介载板551的背面551a上形成一图案化聚合物层585，此聚 合物层585可包括例如是聚酰亚胺、苯基环丁烯(BenzoCycloButene(BCB))、聚对二 甲苯、以环氧树脂为基底的材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶 (silicone)，聚合物层585的材质包括有机材质，例如是聚合物或还有碳的物质或化合 物，聚合物层585的材质可以是光感性材质，可利用曝光显影的方式形成多个开口 585a，以暴露金属栓塞558的末端，聚合物层585的开口585a的尺寸或横向最大尺寸 可小于在开口585a下方的金属栓塞558的背面的尺寸或横向最大尺寸，聚合物层585 的厚度例如介于3μm至30μm之间或介于5μm至15μm之间，聚合物层585可能会添加 一些电介质颗粒或玻璃纤维。金属凸块/金属接垫571是形成在聚合物层585的开口585a所暴露的金属栓塞558及开口585a周围的聚合物层585上，此金属凸块/金属接垫 571结构包括一黏着/种子层566形成在聚合物层585及在金属栓塞558的背面上，关于 黏着/种子层566由黏着层566a及种子层566b所构成，其黏着层566a的厚度例如介于 0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间，黏着 层566a的材质包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质 的复合物，电镀用种子层566b的厚度介于0.001μm至1μm之间、介于0.03μm至2μm之 间或介于0.05μm至0.5μm之间的一电镀用种子层可溅镀形成在整个黏着层566a的上 表面上，电镀用种子层566b有益于在表面上电镀形成一金属层，因此，电镀用种子 层566b的材质种类随着电镀用种子层566b上所要电镀的金属层568材质而变化，例 如一铜金属材质的金属层568电镀在该电镀用种子层566b上时，电镀用种子层566b 的优选材质为铜金属，例如一金层材质的金属层568电镀在该电镀用种子层566b上 时，电镀用种子层566b的优选材质为金，铜种子层的厚度例如介于3nm至400nm之 间或介于10nm至200nm之间，而金属层568的厚度介于1μm至50μm之间、介于1μm 至40μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、 介于1μm至5μm之间或介于1μm至3μm之间，本实施例的金属层568的材质可选自铜、 金或镍金属材质。多个焊锡球或凸块569可经由网板印刷方法或锡球接合的方法或 是以电镀方式形成在金属接垫571上，焊锡球或凸块569的材质可使用一无铅焊锡形成，其可包括锡、铜、银、铋、铟、锌、锑或其他金属，例如此无铅焊锡可包括锡 -银-铜焊锡、锡-银焊锡或锡-银-铜-锌焊锡，焊锡球或凸块569及金属接垫571构成第 四型金属柱或凸块570，其中的一第四型金属柱或凸块570可用于连接或耦接至逻辑 驱动器300的其中的一半导体芯片100(例如图20及图21中的专用I/O芯片265)至在逻 辑驱动器300外的外界电路或元件，其连接的顺序为经由其中之一接合连接点563、 交互连接线金属层27及/或SISIP588的交互连接线金属层6及/或中介载板551的交互 连接线结构561的第一交互连接线结构(FISIP)560及中介载板551的其中之一金属栓 塞558，每一第四型金属柱或凸块570从中介载板551的背面凸出一高度或是从聚合 物层585的背面585b凸出一高度介于5μm至150μm之间、介于5μm至120μm之间、介 于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm 至30μm之间，或大于或等于75μm、50μm、30μm、20μm、15μm或10μm，及剖面的 最大直径(例如为圆形的直径或是方形或长方形的对角线长度)例如介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm 之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或 大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，其中的一 焊锡球或凸块569中距离相邻最近的焊锡球或凸块569的距离例如介于5μm至150μm 之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、 介于10μm至40μm之间或介于10μm至30μm之间，或小于或等于60μm、50μm、40μm、 30μm、20μm、15μm或10μm。
或者，第四型金属柱或凸块570的结构可替换成第一型金属柱或凸块570，第一 型金属柱或凸块570可由黏着/种子层566及在黏着/种子层566上的电镀金属层568构 成，电镀金属层568的材质例如是铜、金或镍金属，其中金属层568的厚度介于5μm 至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm 之间或介于10μm至30μm之间。而第一型金属柱或凸块570的高度(从中介载板551的 背面或从聚合物层585的背面585b凸出的高度)介于5μm至120μm之间、介于10μm至 100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之 间，或高度大于或等于50μm、30μm、20μm、15μm或5μm，且其水平剖面具有一最 大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至120μm之间、介于 10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至 30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。 二相邻第一型式金属柱或凸块570之间最小的距离例如介于5μm至120μm之间、介于 10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至 30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第四型金属柱或凸块570的结构可替换成第二型金属柱或凸块570，第二 型式的金属柱或凸块570的金属层568可以是一铜阻障层(例如镍层)，铜阻障层的厚 度例如介于1μm至50μm之间、介于1μm至40μm之间、介于1μm至30μm之间、介于1μm 至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间， 接着电镀一焊锡层在铜阻障层上，此焊锡层厚度例如是介于1μm至150μm之间、介 于1μm至120μm之间、介于5μm至120μm之间、介于5μm至100μm之间、介于5μm至 75μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、 介于5μm至20μm之间、介于5μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm 之间，此焊锡层的材质可以是无铅焊锡，其包括锡、铜、银、铋、铟、锌、锑或其 他金属，例如此无铅焊锡可包括锡-银-铜(SAC)焊锡、锡-银焊锡或锡-银-铜-锌焊锡， 第二型金属柱或凸块570可由黏着/种子层566、在黏着/种子层566上的铜阻障层及在 铜阻障层的一锡球或凸块所构成。第二型式金属柱或凸块570从中介载板551的背面 或从聚合物层585的背面585b凸起一高度介于5μm至150μm之间、介于5μm至120μm 之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或 介于10μm至30μm之间，或大于、高等或等于75μm、50μm、30μm、20μm、15μm 或10μm，及其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角 线)介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于 10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至 30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm， 二相邻的金属柱或凸块570具有一最小空间(间距)尺寸介于5μm至150μm之间、介于 5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至 40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、 20μm、15μm或10μm。
或者，第四型金属柱或凸块570的结构可替换成第三型金属柱或凸块570，第三 型式金属柱或凸块570的电镀用种子层566b可溅镀或CVD沉积金种子层(厚度例如介 于1nm至300nm之间或1nm至100nm之间)在黏着层566a上形成，而金属层568是厚度 例如介于3μm至40μm之间或介于3μm至10μm之间的金层在，其中电镀用种子层566b 由金所形成，第三型金属柱或凸块570可由黏着/种子层566及在黏着/种子层566的电 镀金属层568(金层)构成。而第三型式金属柱或凸块570从中介载板551的背面或聚合 物层585的背面585b凸起一高度介于3μm至40μm之间、介于3μm至30μm之间、介于 3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于或等于 40μm、30μm、20μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圆形的直 径、正方形或长方形的对角线)介于3μm至40μm之间、介于3μm至30μm之间、介于 3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或其最大尺寸是小于或等于40μm、30μm、20μm、15μm或10μm，二相邻的金属柱或凸块570具有一 最小空间(间距)尺寸介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm 之间、介于3μm至15μm之间或介于3μm至10μm之间，或其间距是小于或等于40μm、 30μm、20μm、15μm或10μm。
第一型、第二型或第三型金属凸块其中之一用作为连接或耦接至其中之一半导体芯片100，例如图20及图21中的逻辑驱动器300的专用I/O芯片265至在逻辑驱动器 300外的外界电路或元件，依序经由其中之一接合连接点563、交互连接线金属层27 及/或SISIP588的交互连接线金属层6及/或中介载板551的交互连接线结构561的第 一交互连接线结构(FISIP)560及中介载板551的其中的一金属栓塞558。
具有直通聚合物金属栓塞(TPVs)的中介载板封装结构
图26A为本发明实施例的中具有直通封装金属栓塞或直通聚合物金属栓塞(TPVs)的中介载板551的剖面示意图，在中介载板551上形成金属栓塞558、第一交互 连接线结构(FISIP)560、保护层14、SISIP588及微型金属柱或凸块34之后，如图25A 所示的结构，但不同的是微型金属柱或凸块34在此直通聚合物金属栓塞(TPVs)的中 介载板封装结构中，其型式及厚度与图25A中的结构不同，其中微型金属柱或凸块 34的型式为一接垫型式或是一连接线型式，其微型金属柱或凸块34的金属层32的材 质为铜、金、镍其中之一，此金属层32的厚度介于3μm至60μm之间、介于5μm至50μm 之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm 至15μm之间，在此图示中金属层32的材质是以铜材质为说明。可以在一或多个微型 金属柱或凸块34上再形成用于金属栓塞(TPVs)的金属层582在金属层32上，此金属层 582在封装时是用作为金属栓塞(TPVs)之用，以下金属层582将以金属栓塞582称之， 金属栓塞582的厚度例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm 至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm 之间、介于10μm至40μm之间或介于10μm至30μm之间，其材质为铜。
图26B为本发明实施例的中具有直通聚合物金属栓塞(TPVs)的中介载板封装结构剖面示意图，将如图25B中具有具有其第一型微型金属柱或凸块34的半导体芯片 100以覆晶接合的方式接合至如图26A中中介载板551的第一型式或第二型式微型金 属柱或凸块34上，以产生如图26B中的多个接合连接点563，并将底部填充胶564(例 如是环氧树脂或化合物)利用点胶机(dispenser)以滴注(dispensing)方式填入半导体芯 片100与中介载板551之间的间隙中并加热予以固化，再将聚合物层565(例如是树脂 或化合物)经由旋转涂布、网版印刷、点胶或灌模方式填入至相邻的二半导体芯片100 之间的间隙中及相邻的二金属栓塞(TPVS)582之间的间隙中，并且覆盖半导体芯片 100的侧壁100a及金属栓塞(TPVs)582的末稍端，聚合物层565的规格说明及其制程可 参考如图25C中聚合物层565的规格说明及其制程，利用一化学机械研磨、抛光或机 械研磨聚合物层565的顶层部分及半导体芯片100的顶层部分及中介载板551的背面 551a，使全部半导体芯片100的背面100a及金属栓塞(TPVs)582的末稍端全部暴露及 中介载板551的背面551a的每一金属栓塞558暴露于外，焊锡凸块578可经由网版印刷 或锡球接合的方式形成在暴露的金属栓塞(TPVs)582末端及形成在中介载板551的背 面551a所暴露的每一金属栓塞558末端。或是在暴露的金属栓塞(TPVs)582末端形成 如图24中第一型式微型凸块34，其第一型式微型凸块34的规格说明请参考图24所 示，或者是在中介载板551的背面551a所暴露的每一金属栓塞558末端形成如图24中 第一型式微型凸块34，其第一型式微型凸块34的规格说明请参考图24所示。
如图27所示，本发明实施例的中另一型式的具有直通聚合物金属栓塞(TPVs)的中介载板封装结构剖面示意图，图27与图26B的结构相似，其差异点在于图27的封 装结构，在利用一化学机械研磨、抛光或机械研磨聚合物层565的顶层部分，使全 部半导体芯片100的背面100a及金属栓塞(TPVs)582的末稍端全部暴露之后，形成背 面金属交互连接线结构(BISD)79在半导体芯片100的背面100a及在金属栓塞582的 未端上，此背面金属交互连接线结构(BISD)79包括多个层的交互连接线金属层77及 聚合物层87，此交互连接线金属层77及聚合物层87分别类似图24中的第二交互连接 线结构(SISC)29的交互连接线金属层27及聚合物层42，交互连接线金属层77的结构 是由厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至 0.35μm之间的一黏着层、厚度介于0.001μm至1μm之间、介于0.03μm至3μm之间或介 于0.05μm至0.5μm之间的电镀用种子层及厚度介于0.3μm至20μm之间、0.5μm至5μm 之间、1μm至10μm之间或2μm至10μm之间的金属层所构成，其中交互连接线金属层 77的黏着层的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，交互连接线金属层77的电镀用种子层的材质种类随着电镀用种子 层上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层上时，铜金 属则为电镀用种子层优先选择的材质，，而交互连接线金属层77的电镀的金属层的 材质包括铜、金、银或镍金属，另外，在形成交互连接线金属层77之前可选择性的 (意即是可省略)在半导体芯片100的背面100a、聚合物层565及金属栓塞(TPVs)582的 末稍端上形成一聚合物层87，此聚合物层87的厚度介于3μm至30μm之间或介于5μm 至15μm之间，且聚合物层87的材质可包括聚酰亚胺、苯基环丁烯(BenzoCycloButene (BCB))、聚对二甲苯、以环氧树脂为基底的材质或化合物、光感性环氧树脂SU-8、 弹性体或硅胶(silicone)，此聚合物层87具有多个开口暴露出金属栓塞(TPVs)582的末 稍端，交互连接线金属层77的黏着层形成在聚合物层87及金属栓塞(TPVs)582的末稍 端上，交互连接线金属层77的电镀用种子层形成在其黏着层上，而交互连接线金属 层77的金属层则形成在电镀用种子层上，若将最底层的聚合物层87省略，则交互连 接线金属层77形成在聚合物层565、半导体芯片100的背面100a及金属栓塞(TPVs)582 的末稍上，交互连接线金属层77及聚合物层87可重复多次而形成在半导体芯片100 的背面100a、聚合物层565及金属栓塞(TPVs)582的末稍端上，以构成背面金属交互 连接线结构(BISD)79，最顶层聚合物层87具有多个开口可暴露出最顶层的交互连接 线金属层77的表面，以作为金属接垫77e。
在背面金属交互连接线结构79最顶层的聚合物层87具有多个开口暴露出最顶 层交互连接线金属层77，形成金属凸块583在最顶层的聚合物层87及被聚合物层87 的开口所暴露的交互连接线金属层77的金属接垫77e上，其中金属凸块583的结构类 似于图24中的第一型微型凸块34，此金属凸块583的结构包括厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层 566a、厚度介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm 之间的电镀用种子层566b以溅镀的方式形成在黏着层566a上及厚度介于3μm至 60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、 介于5μm至20μm之间或介于5μm至15μm之间的一金属层568以电镀方式形成在电镀 用种子层566b上，其中黏着层566a的材质可包括钛、钛-钨合金、氮化钛、铬、钛- 钨合金层、氮化钽或上述材质的复合物，而电镀用种子层566b有益于在表面上电镀 形成一金属层，因此，电镀用种子层566b的材质种类随着电镀用种子层566b上电镀 的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层566b上时，铜金属则 为电镀用种子层566b优先选择的材质，而金属层568的材质包括铜、金、银或镍金 属，接着一焊锡层/焊锡凸块569位于该金属层568上，此焊锡层/焊锡凸块569的材质 例如是锡、锡铅合金、锡铜合金、锡银合金、锡银铜合金(SAC)或锡银铜锌合金， 此焊锡层/焊锡凸块569的厚度介于1μm至50μm之间、1μm至30μm之间、5μm至30μm 之间、5μm至20μm之间、5μm至15μm之间、5μm至10μm之间、介于1μm至10μm之 间或介于1μm至3μm之间。例如，对于第一范例而言，焊锡层/焊锡凸块569可电镀 在金属层568的铜层上，焊锡层/焊锡凸块569可以为含有锡、铜、银、铋、铟、锌和/或锑的无铅焊料，而在中介载板551的背面551a上形成一图案化聚合物层585，此聚 合物层585具有多个开口585a暴露金属栓塞558的末端，此聚合物层585的规范说明可 参考上述图25E中聚合物层585的说明，并且可在聚合物层585上及开口585a所暴露 金属栓塞558的末端上形成第四型金属柱或凸块570，此第四型金属柱或凸块570的 规范说明可参考上述图25E中的第四型金属柱或凸块570的说明。
因此，图27中的逻辑驱动器300的封装结构的连接方式如以下说明所示：
第1种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可连接至一或多个金属柱或凸块570 至半导体芯片10，以及使一半导体芯片100至另一半导体芯片100。
第2种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27、背面金属交互连接线结构(BISD)79 的交互连接线金属层77及直通封装体金属栓塞(TPVS)582可组成一第一交互连接线 网，使金属柱或凸块570相互连接、使半导体芯片100相互连接及使金属接垫77e相互 连接，该多个多个金属柱或凸块570、该多个半导体芯片100及该多个金属接垫77e 可经由第一交互连接线网411连接在一起，第一交互连接线网可以是用于传送信号 的信号总线(bus)、或是用于电源或接地供应的电源或接地平面或总线。
第3种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第二交互连接线网，使金属 柱或凸块570相互连接及使位于其中一半导体芯片100与中介载板551之间的接合连 接点563相互连接，该多个金属柱或凸块570及接合连接点563可经由第二交互连接 线网连接在一起，第二交互连接线网可以是用于传送信号的信号总线(bus)、或是用 于电源或接地供应的电源或接地平面或总线。
第4种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第三交互连接线网，连接其 中的一金属柱或凸块570至其中之一接合连接点563，第三交互连接线网可以是用于 传送信号的信号总线(bus)、或是用于电源或接地供应的电源或接地平面或总线。
第5种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第四交互连接线网，并不会 连接至单层封装的逻辑驱动器300的任一金属柱或凸块570，但会使半导体芯片100 相互连接，第四交互连接线网可以是用于信号传输的芯片间交互连接线371的可编 程交互连接线361。
第6种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第五交互连接线网，不连接 至单层封装的逻辑驱动器300的任一金属柱或凸块570，但会使位于其中一半导体芯 片200与中介载板551之间的接合连接点563相互连接，第五交互连接线网可以是用 于传送信号的信号总线(bus)、或是用于电源或接地供应的电源或接地总线。
第一种逻辑驱动器堆迭封装结构
图28为本发明实施例逻辑驱动器堆迭封装结构的剖面示意图，如图27中的逻辑驱动器300封装结构可在堆迭封装在一起，例如先将单层封装的逻辑驱动器300(图中 只显示1个)的金属柱或凸块570装设接合至基板110位于顶端的多个金属接垫109，其 中基板110例如是PCB基板、BGA基板、软性电路基板(或薄膜)或陶瓷电路基板，底 部填充材料114可填入基板11与逻辑驱动器300底部之间的间隙中，其中此填入底部 填充材料114的步骤可以被跳过或省略。接着，利用表面贴装技术(surface-mount technology,SMT)将另一单层封装的逻辑驱动器300装设接合至下面的逻辑驱动器 300上，其中焊锡、焊膏或助焊剂112可以先印刷在下面单层封装逻辑驱动器300的 BISD79的金属接垫77e上，接着利用一回焊或加热制程使上面的那一单层封装的逻 辑驱动器300的金属柱或凸块570固定接合在下面的单层封装的逻辑驱动器300的 BISD 79的金属接垫77e上，同样将底部填充材料114可填入上面单层封装的逻辑驱动 器300与下面单层封装的逻辑驱动器300之间的间隙中，其中填入底部填充材料114 的步骤可被被跳过或省略，如此可重复利用表面贴装技术将多个逻辑驱动器300堆 迭在基板11上，例如是大于或等于2个、3个、4个、5个、6个、7个或8个逻辑驱动 器300。
另外，如图28所示，每一单层封装逻辑驱动器300可提供一内部驱动交互连接 线465，其由以下组成：(i)BISD 79的交互连接线金属层77的一第一水平分布部分； (ii)其中的一其金属栓塞(TPVs)582耦接至第一水平分布部分的一或多个金属接垫 77e垂直位于一或多个半导体芯片100上方；及(iii)其第一交互连接线结构(FISIP)560 的交互连接线金属层6及/或交互连接线金属层27的一第二水平分布部分连接或耦 接其金属栓塞(TPVs)582至一或多个半导体芯片100，其内部驱动交互连接线465的第 二水平分布部分可不耦接任何金属柱或凸块570，而连接一低的单层封装逻辑驱动 器300或基板单元113。
另外，图28中的逻辑驱动器堆迭封装结构中的一逻辑驱动器300可替换成一商 业化标准存储器驱动器，图29A为本发明实施例商业化标准存储器驱动器的上视图， 如图29A所示，存储器驱动器310第一型式可以是一非易失性存储器驱动器322，此 非易失性存储器驱动器322具有多个高速、高频宽非易失性存储器(NVM)IC芯片250 以半导体芯片100排列成一矩阵，其中存储器驱动器310的结构及制程可参考逻辑驱 动器300的结构及制程，但是不同点在于图29A中半导体芯片100的排列，每一高速、 高频宽的非易失性存储器(NVM)IC芯片250可以是裸晶型式NAND快闪存储器芯片 或多个芯片封装型式快闪存储器芯片，即使存储器驱动器310断电时数据储存在商 业化标准存储器驱动器310内的非易失性存储器(NVM)IC芯片250可保留，或者，高 速、高频宽非易失性存储器(NVM)IC芯片250可以是裸晶型式非易失性随机存取存 储器(NVRAM)IC芯片或是封装型式的非易失性随机存取存储器(NVRAM)IC芯片， NVRAM可以是铁电随机存取存储器(Ferroelectric RAM(FRAM))，磁阻式随机存取 存储器(Magnetoresistive RAM(MRAM))、相变化存储器(Phase-change RAM(PRAM))，每一NAND快闪芯片250可具有标准存储器密度、内量或尺寸大于或等于 64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b” 为位，每一NAND快闪芯片250可使用先进NAND快闪技术或下一世代制程技术或设 计及制造，例如，技术先进于或等于40nm、28nm、20nm、16nm及(或)10nm，其 中先进的NAND快闪技术可包括在平面快闪存储器(2D-NAND)结构或立体快闪存 储器(3D NAND)结构中使用单一单层式储存(Single LevelCells(SLC))技术或多层式 储存(multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层 储存(triple Level cells TLC))，此3D NAND结构可包括多个NAND存储单元的堆迭层 (或级)，例如大于或等于4、8、16、32或72个NAND存储单元的堆迭层。因此，商 业化标准存储器驱动器310可具有标准非易失性存储器，其存储器密度、容量或尺 寸大于或等于8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB 或512GB，其中”B”代表8位。
图29B为本发明实施例商业化标准存储器驱动器的上视图，如图29B所示，存储 器驱动器310可以是易失性存储器驱动器323，易失性存储器驱动器323具有多个易 失性存储器(VM)IC芯片324，例如是高速、高频宽多个DRAM IC芯片如逻辑驱动器 300内的一可编程逻辑区块(LB)201封装或是例如是高速、高频宽及宽位宽快取 SRAM芯片，用于半导体芯片100排列成一矩阵，其中存储器驱动器310的结构及制 程可以参考COIP逻辑驱动器300的结构及制程，但其不同之处在于如图29B半导体芯 片100的排列方式。在一案列中存储器驱动器310中全部的易失性存储器(VM)IC芯 片324可以是多个DRAM IC芯片321，或者，存储器驱动器310的所有易失性存储器 (VM)IC芯片324都可以是SRAM芯片。或者，存储器驱动器310的所有易失性存储器 (VM)IC芯片324都可以是DRAM IC芯片及SRAM的芯片组合。
第二种逻辑驱动器堆迭封装结构
上述第一种逻辑驱动器堆迭封装结构，由上面那层的逻辑驱动器300的金属柱 或凸块570装设接合至下面的逻辑驱动器300的BISD79的金属接垫77e上，而第二种 逻辑驱动器堆迭封装结构适用于逻辑及存储器驱动器的封装结构，如图30A所示， 存储器驱动器310的金属柱或凸块570可利用表面贴装技术接合至逻辑驱动器300的 金属柱或凸块570以形成多个接合连接点586，其中逻辑驱动器300的半导体芯片100 的背面及聚合物层565可贴黏设置一散热鳍片316，此外，图30A中的逻辑及存储器 驱动器的封装结构中提供一并联的垂直堆迭的路径587，此径587可排列在逻辑驱动 器300的一半导体芯片100与存储器驱动器310的一半导体芯片100之间，其中逻辑驱 动器300的半导体芯片100例如是图形处理单元(graphic-procession-unit,GPU)芯片， 而存储器驱动器310的半导体芯片100可以是宽位宽及高频宽缓存SRAM芯片、 DRAM IC芯片或用于MRAM或RRAM的NVMIC芯片，而存储器驱动器310的半导体 芯片100具有一数据位频宽等于或大于64、128、256、512、1024、4096、8K或16K， 或者，对于并联信号传输的例子，并联的垂直堆迭的路径587可排列在逻辑驱动器300的一半导体芯片100与存储器驱动器310的一半导体芯片100之间，其中逻辑驱动 器300的半导体芯片100例如是TPU芯片，而存储器驱动器310的半导体芯片100则为 宽位宽及高频宽缓存SRAM芯片、DRAM IC芯片或用于MRAM或RRAM的NVM芯 片，且忆体驱动器310的半导体芯片100具有一数据位频宽等于或大于64、128、256、 512、1024、4096、8K或16K。
图30B为本发明实施例一具有一或多个存储器IC芯片的逻辑运算驱动器封装剖面示意图，如图30B所示，一或多个存储器IC芯片317，例如是高速、高频存取SRAM 芯片、DRAM IC芯片或用于MRAM或RRAM的NVMIC芯片，其存储器IC芯片317可 具有多个电性接点，例如是含锡凸块或接垫，或铜凸块或接垫在一主动表面上，存 储器IC芯片317的电性接点接合至逻辑驱动器300的金属柱或凸块570上，用以形成 多个接合连接点586在逻辑驱动器300与每一存储器IC芯片317之间，其中存储器IC 芯片317与逻辑驱动器300的半导体芯片100之间是高速及高频宽通信，在存储器IC 芯片317与逻辑驱动器300的半导体芯片100之间具有多个垂直堆迭的路径587，其数 目于或大于64、128、256、512、1024、2048、4096、8K或16K的数量，垂直堆迭的 路径587可用于并联信号传输或用于电源或接地传输，在一范例中，逻辑驱动器300 的半导体芯片100可包括如图12B中的小型I/O电路203，其小型I/O电路203具有驱动 能力、负载、输出电容或输入电容，例如介于0.1pF与2pF之间、或是介于0.1pF与1 pF之间，每一小型I/O电路203可经由其金属接垫372其中的一耦接至垂直堆迭的路径587其中之一，及其中之一存储器IC芯片317可包括如图12B中的小型I/O电路203， 其小型I/O电路203具有驱动能力、负载、输出电容或输入电容，例如介于0.1pF与2pF 之间、或是介于0.1pF与1pF之间，每一小型I/O电路203可经由其金属接垫372其中 之一耦接至垂直堆迭的路径587其中之一，例如每一小型I/O电路203可组成小型ESD 保护电路373、小型接收器375及小型驱动器374。
如图30B，该逻辑驱动器300具有金属或金属/焊锡凸块583形成在BISD 79的金属接垫77e上，用于连接COIP逻辑驱动器300至一外部电路，对于逻辑驱动器300的金 属/焊锡凸块583可依序(1)经由BISD 79的标准商业化FPGA IC芯片200、一或多个其 金属栓塞(TPVs)582、其中介载板551的SISIP588及/或第一交互连接线结构 (FISIP)560的交互连接线金属层6及/或交互连接线金属层27、一或多个其接合连接 点563耦接至其半导体芯片100其中之一；或(2)依序经由其BISD 79的交互连接线金 属层77、一或多个其金属栓塞(TPVs)582、其中介载板551的SISIP588及/或第一交互 连接线结构(FISIP)560的交互连接线金属层6及/或交互连接线金属层27及一或多个 接合连接点586耦接至其中之一存储器IC芯片317。
结论及优点
因此，现有的逻辑ASIC或COT IC芯片产业可经由使用商业化标准COIP逻辑驱 动器300被改变成一商业化逻辑运算IC芯片产业，像是现有商业化DRAM或商业化 快闪存储器IC芯片产业，对于同一创新应用，因为商业化标准COIP逻辑驱动器300 性能、功耗及工程及制造成本可比优于或等于ASICIC芯片或COTIC芯片，商业化 标准COIP逻辑驱动器300可用于作为设计ASICIC芯片或COTIC芯片的代替品，现 有逻辑ASICIC芯片或COTIC芯片设计、制造及(或)生产(包括包括无厂IC芯片设计 及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、 制造及生产的公司)可变成像是现有商业化DRAM或快闪存储器IC芯片设计、制造 及(或)制造的公司；或像是DRAM模组设计、制造及(或)生产的公司；或像是存储器 模组、快闪USB棒或驱动器、快闪固态驱动器或硬盘驱动器设计、制造及(或)生产 的公司。现有逻辑IC芯片或COTIC芯片设计及(或)制造公司(包括包括无厂IC芯片 设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成以下产业模式的公司：(1)设计、制造及(或)贩卖多个 标准商业化FPGA IC芯片200的公司；及(或)(2)设计、制造及(或)贩卖商业化标准 COIP逻辑驱动器300的公司，个人、使用者、客户、软件开发者应用程序开发人员 可购买此商业化标准逻辑驱动器及撰写软件的原始码，进行针对他/她所期待的应用 进行程序编写，例如，在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、 大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实 (VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑驱 动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是 802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、 机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、 工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形 处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的 任一种组合的功能。
本发明公开一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯 片封装包括数FPGA IC芯片及一或多个可应用在不同逻辑运算的非易失性存储器IC 芯片，此二者不同点在于前者是一具有逻辑运算功能的计算/处理器，而后者为一具 有存储器功能的数据储存器，此商业化标准逻辑运算驱动器所使用的非易失性存储 器IC芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一 数据储存软碟、一通用串行总线(Universal Serial Bus(USB))快闪存储器碟(或驱动 器)、一USB驱动器、一USB存储棒、一快闪存储碟或一USB存储器。
本发明公开一种商业化标准逻辑运算驱动器，可配设在热插拔装置内，供主机 在运作时，可以在不断电的情况下，将该热插拔装置插入于该主机上并与该主机耦 接，使得该主机可配合该热插拔装置内的该逻辑运算驱动器运作。
本发明另一范例更公开一降低NRE成本方法，此方法经由商业化标准逻辑运算 驱动器实现在半导体IC芯片上的创新及应用或加速工作量处理。具有创新想法或创 新应用的人、使用者或开发者需购买此商业化标准逻辑运算驱动器及可写入(或载 入)此商业化标准逻辑运算驱动器的一开发或撰写软件原始码或程序，用以实现他/ 她的创新想法或创新应用或加速工作量处理。此实现的方法与经由开发一ASIC芯片 或COT IC芯片实现的方法相比较，本发明所提供实现的方法可降低NRE成本大于 2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30 纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如 增加超过美金5百万元、美金1千万元，甚至超过2千万元、5千万元或1亿元。如ASIC 芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万 元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或 应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金7百万元、美金5 百万元、美金3百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如 使用比20纳米或10纳米更先进的IC制程技术。
另一范例，本发明提供经由使用标准商业化逻辑驱动器来改变现在逻辑ASIC或COT IC芯片产业成为一商业化逻辑IC芯片产业的方法，像是现今商业化DRAM或商 业化快闪存储器IC芯片产业，在同一创新及应用上或是用于加速工作量为目标的应 用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC 芯片或COT IC芯片好或相同，标准化商业化逻辑驱动器可作为设十ASIC或COT IC 芯片的替代方案，现有逻辑ASICIC芯片或COTIC芯片设计、制造及(或)生产(包括 包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂 直整合IC芯片设计、制造及生产的公司)可变成像是现有商业化DRAM或快闪存储器 IC芯片设计、制造及(或)制造的公司；或像是DRAM模组设计、制造及(或)生产的 公司；或像是存储器模组、快闪USB棒或驱动器、快闪固态驱动器或硬盘驱动器设 计、制造及(或)生产的公司。现有逻辑IC芯片或COTIC芯片设计及(或)制造公司(包 括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、 垂直整合IC芯片设计、制造及生产的公司)可变成以下产业模式的公司：(1)设计、 制造及(或)贩卖多个标准商业化FPGA IC芯片200的公司；及(或)(2)设计、制造及(或) 贩卖商业化标准COIP逻辑驱动器300的公司，个人、使用者、客户、软件开发者应 用程序开发人员可购买此商业化标准逻辑驱动器及撰写软件的原始码，进行针对他 /她所期待的应用进行程序编写，例如，在人工智能(Artificial Intelligence,AI)、机器 学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业 电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理 (GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线 芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行 人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、 车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等 功能或其中的任一种组合的功能。
另一范例，本发明提供经由使用标准商业化逻辑驱动器来改变逻辑ASIC或COT IC芯片硬件产业成为一软件产业的方法，在同一创新及应用上或是用于加速工作量 为目标的应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比 现有的ASIC芯片或COT IC芯片好或相同，现有的ASIC芯片或COT IC芯片的设计公 司或供应商可变成软件开发商或供应商，及变成以下的产业模式：(1)变成软件公司 针对自有的创新及应用进行软件研发或软件贩售，进而让客户安装软件在客户自己 拥有的商业化标准逻辑驱动器中；及/或(2)仍是贩卖硬件的硬件公司而没有进行 ASIC芯片或COT IC芯片的设计及生产。他们可针对创新或新应用客户或使用者可 安装自我研发的软件可安装在贩卖的标准商业逻辑运算驱动器内的一或多个非易 失性存储器IC芯片内，然后再卖给他们的客户或使用者。客户/用户或开发商/公司 他们也可针对所期望写软件原始码在标准商业逻辑运算驱动器内(也就是将软件原 始码安装在标准商业逻辑运算驱动器内的非易失性存储器IC芯片内)，例如在人工智 能(Artificial Intelligence,AI)、机器学习、物联网(Internet OfThings,IOT)、工业电脑、 虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、电子图形处理(GP)、数字 信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能。用于系统、电脑、处理 器、智能型手机或电子仪器或装置的设计、制造及(或)产品的公司可变成：(1)贩卖商业化标准硬件的公司，对于本发明而言，此类型的公司仍是硬件公司，而硬件包 括存储器驱动器及逻辑运算驱动器；(2)为使用者开发系统及应用软件，而安装在使 用者自有的商业化标准硬件中，对于本发明而言，此类型的公司是软件公司；(3) 安装第三者所开发系统及应用软件或程序在商业化标准硬件中以及贩卖软件下载 硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另一范例提供一方法以由以使用标准商业化逻辑驱动器改变现有逻辑ASIC或COT IC芯片硬件产业成为一网络产业，在同一创新及应用上或是用于加速 工作量为目标的应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本 应可比现有的ASIC芯片或COT IC芯片好或相同，标准商业逻辑运算驱动器可被使 用作为设计SAIC或COTIC芯片的替代方案，标准商业逻辑运算驱动器可包括标准 商业化FPGA芯片，其可使用在网络中的数据中心或云端，以用于创新或应用或用 于加速工作量为目标的应用。附加至网络上的标准商业逻辑运算驱动器可以用于卸 载和加速所有或任何功能组合的面向服务的功能，其功能包括在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶 车、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、 以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱 动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、 物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾 驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。标准商业逻辑运算驱动器被使 用在网络上的数据中心或云端，提供FPGAs作为IaaS资源给云端用户，使用在数据 中心或云端上的标准商业逻辑运算驱动器，其用户或使用者可以租FPGAs，类似于 在云端中租用虚拟内存(VM)。在数据中心或云端中使用标准商业逻辑运算驱动 器就像是虚拟存储器(VMs)一样的虚拟逻辑(VLs)。
除非另有述及，否则经叙述于本专利说明书中的所有度量值、数值、等级、位 置、程度、大小及其他规格，包括在下文权利要求中，为近似或额定值，而未必精 确；其意欲具有合理范围，其与其有关联的功能及与此项技艺中所习用与其相关者 一致。
已被陈述或说明者的中全无意欲或应被解释为会造成任何元件、步骤、特征、 目的、利益、优点或公开的相当事物的专用，而不管其是否被叙述于权利要求中。
本案保护的范围仅被权利要求所限制。当明白本专利说明书及下文的执行历程加以解释后，该范围意欲且应该被解释为如与被使用于权利要求中的语文的一般意 义一致一样宽广，及涵盖所有结构性与功能性相当事物。

Claims (10)

1.一芯片封装结构，其特征在于，包括：
一中介载板，包括一硅基板、多个金属栓塞穿过该硅基板以及一第一交互连接线金属层，该第一交互连接线金属层位于该硅基板上，一第二交互连接线金属层位于该硅基板上，及一绝缘介电层位于该硅基板上且位于该第一交互连接线金属层与该第二交互连接线金属层之间；
一可现场编程栅极阵列集成电路芯片，位于该中介载板上，其中该可现场编程栅极阵列集成电路芯片包括一可编程逻辑区块，用于在其输入执行一逻辑运算，其中该可编程逻辑区块包括查找表以分别提供逻辑操作的多个结果值在该可编程逻辑区块输入的多个组合中，其中该可编程逻辑区块依据其多个输入其中之一从该多个结果值中选择其一至其输出、多个非易失性内存单元分别储存该多个结果值以及一锁存电路耦接其中的一个该非易失性内存单元；
多个第一金属凸块，位于该中介载板与该可现场编程栅极阵列集成电路芯片之间；以及
一底部填充材料，位于该中介载板与该可现场编程栅极阵列集成电路芯片之间，其中该部填充材料包覆该第一金属凸块。
2.根据权利要求1所述的芯片封装结构，其特征在于，每一第一金属凸块包括一铜层，位于该中介载板与该可现场编程栅极阵列集成电路芯片之间，其中该铜层的厚度介于3微米至60微米之间。
3.根据权利要求2 所述的芯片封装结构，其特征在于，第一金属凸块包括一焊锡层，该焊锡层位于每一该第一金属凸块的该铜层上及在该中介载板上。
4.根据权利要求1所述的芯片封装结构，其特征在于，更包括一聚合物层，该聚合物层水平地围绕该可现场编程栅极阵列集成电路芯片，其中该聚合物层具有一顶部表面与该可现场编程栅极阵列集成电路芯片的一上表面共平面。
5.根据权利要求4 所述的芯片封装结构，其特征在于，更包括多个形成封装穿孔，多个形成封装穿孔在聚合物中及在该中介载板上，其中每一该形成封装穿孔具有一顶部表面与该可现场编程栅极阵列集成电路芯片的一上表面共平面。
6.根据权利要求4 所述的芯片封装结构，其特征在于，每一封装穿孔具有一铜层，铜层厚度介于5微米至300微米之间，其中该铜层与该聚合物层中的一顶部表面共平面。
7.根据权利要求1所述的芯片封装结构，其特征在于，更包括一中央处理单元芯片，位于该中介载板上方，多个第二金属凸块介于该中介载板与该中央处理单元 芯片之间，以及一第二底部填充材料包覆该第二金属凸块。
8.根据权利要求1所述的芯片封装结构，其特征在于，更包括一图形处理单元芯片，位于该中介载板上方，多个第二金属凸块介于该中介载板与该图形处理单元 芯片之间，以及一第二底部填充材料包覆该第二金属凸块。
9.根据权利要求1所述的芯片封装结构，其特征在于，该可现场编程栅极阵列集成电路还包括一多路复用器，该多路复用器包括一第一组输入接点及一第二组输入接点，该第一组输入接点用于该逻辑操作的一第一组输入数据的输入，而该第二输入接点用于输入与该锁存电路中相关联的一第二组输入数据的输入。
10.根据权利要求1所述的芯片封装结构，其特征在于，该锁存电路用以配置锁存与该多个结果值中的其中的一个相关联的数据。
CN201811057994.5A 2017-09-12 2018-09-11 芯片封装结构 Active CN109616463B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201762557727P 2017-09-12 2017-09-12
US62/557727 2017-09-12
US201862630369P 2018-02-14 2018-02-14
US62/630369 2018-02-14
US201862675785P 2018-05-24 2018-05-24
US62/675785 2018-05-24
US16/125784 2018-09-10
US16/125,784 US10630296B2 (en) 2017-09-12 2018-09-10 Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells

Publications (2)

Publication Number Publication Date
CN109616463A CN109616463A (zh) 2019-04-12
CN109616463B true CN109616463B (zh) 2022-05-10

Family

ID=67392943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811057994.5A Active CN109616463B (zh) 2017-09-12 2018-09-11 芯片封装结构

Country Status (3)

Country Link
US (4) US10630296B2 (zh)
CN (1) CN109616463B (zh)
TW (2) TWI833438B (zh)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
CN111033625B (zh) 2017-06-20 2024-02-06 日升存储公司 三维nor存储器阵列架构及其制造方法
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
CN108807316B (zh) * 2017-08-14 2020-07-10 苏州捷芯威半导体有限公司 半导体封装结构及半导体器件
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10685947B2 (en) 2018-01-12 2020-06-16 Intel Corporation Distributed semiconductor die and package architecture
US10361162B1 (en) * 2018-01-23 2019-07-23 Globalfoundries Singapore Pte. Ltd. Magnetic shielding of STT-MRAM in multichip packaging and method of manufacturing the same
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
CN110164861B (zh) * 2018-02-14 2023-04-18 成真股份有限公司 现场可编程闸极阵列集成电路芯片
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10748842B2 (en) * 2018-03-20 2020-08-18 Intel Corporation Package substrates with magnetic build-up layers
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
CN109155364B (zh) * 2018-08-02 2022-09-23 深圳市为通博科技有限责任公司 忆阻器电极材料的制备方法、制备装置和忆阻器电极材料
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US10629607B1 (en) * 2018-10-11 2020-04-21 David Liu Semiconductor CMOS non-volatile memory device
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11670620B2 (en) 2019-01-30 2023-06-06 Sunrise Memory Corporation Device with embedded high-bandwidth, high-capacity memory using wafer bonding
US10909292B1 (en) * 2019-02-14 2021-02-02 Xilinx, Inc. Implementing circuit designs on multi-die programmable devices
KR102639431B1 (ko) * 2019-04-15 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법
CN111727503B (zh) 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
US11562983B2 (en) * 2019-06-28 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package having multiple chips integrated therein and manufacturing method thereof
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11569172B2 (en) 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11114360B1 (en) * 2019-09-24 2021-09-07 Xilinx, Inc. Multi-die device structures and methods
US11830783B2 (en) * 2019-10-11 2023-11-28 Intel Corporation Embedded substrate heat sink for bottom side cooling
US11010005B2 (en) 2019-10-15 2021-05-18 Elo Touch Solutions, Inc. PCAP touchscreens with a narrow border design
US11688693B2 (en) * 2019-10-29 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and method of manufacture
DE102020119181A1 (de) 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterpackages und verfahren zu deren herstellung
US11183474B2 (en) 2019-11-04 2021-11-23 Advanced Semiconductor Engineering, Inc. Electronic device package and method for manufacturing the same
US11481299B2 (en) * 2019-12-04 2022-10-25 Micron Technology, Inc. Transmission of data for a machine learning operation using different microbumps
US11393790B2 (en) * 2019-12-06 2022-07-19 Micron Technology, Inc. Memory with TSV health monitor circuitry
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US11127718B2 (en) * 2020-01-13 2021-09-21 Xilinx, Inc. Multi-chip stacked devices
US11817325B2 (en) * 2020-01-17 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor package
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11393791B2 (en) * 2020-01-28 2022-07-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies with near zero bond line thickness
US11675500B2 (en) 2020-02-07 2023-06-13 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11101228B1 (en) * 2020-02-13 2021-08-24 Qualcomm Incorporated Integrated circuit package with a magnetic core
US11004833B1 (en) * 2020-02-17 2021-05-11 Xilinx, Inc. Multi-chip stacked devices
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11508693B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation High capacity memory module including wafer-section memory circuit
KR20210108583A (ko) * 2020-02-26 2021-09-03 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11289453B2 (en) * 2020-02-27 2022-03-29 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect structure coupled to the substrate
CN111462798B (zh) * 2020-03-31 2022-06-14 复旦大学 一种用于存储器或存内计算的阵列单元结构及其工作方法
US11672126B2 (en) * 2020-06-18 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device and manufacturing method thereof
CN111725198B (zh) * 2020-07-01 2022-02-15 无锡中微亿芯有限公司 通过硅连接层的配置电路实现全可编程的多裸片fpga
DE102020119611A1 (de) * 2020-07-24 2022-01-27 Infineon Technologies Ag Schaltungsanordnung und verfahren zum bilden einer schaltungsanordnung
US11769732B2 (en) * 2020-09-17 2023-09-26 Qualcomm Incorporated Integrated circuit (IC) with reconstituted die interposer for improved connectivity, and related methods of fabrication
JP2022052505A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 メモリデバイス
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
US11810640B2 (en) 2021-02-10 2023-11-07 Sunrise Memory Corporation Memory interface with configurable high-speed serial data lanes for high bandwidth memory
US20220320016A1 (en) * 2021-04-06 2022-10-06 Qualcomm Incorporated Inkjet printing dedicated test pins
TWI750080B (zh) * 2021-04-15 2021-12-11 鎂輪全球股份有限公司 具散熱裝置的晶片模組及其製作方法
US11804445B2 (en) * 2021-04-29 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming chip package structure
US20220406992A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Memory Device And Method Of Forming The Same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
US20230070119A1 (en) * 2021-09-07 2023-03-09 Macronix International Co., Ltd. Three-dimensional semiconductor structures
US20230154905A1 (en) * 2021-11-12 2023-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
KR20090019297A (ko) * 2007-08-20 2009-02-25 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009164478A (ja) * 2008-01-09 2009-07-23 Hitachi Ltd 半導体装置
CN103887258A (zh) * 2012-12-21 2014-06-25 辉达公司 使用具有硅通孔的中介层衬底的芯片封装
CN104064556A (zh) * 2013-03-14 2014-09-24 阿尔特拉公司 可编程中介层电路系统
US8901961B1 (en) * 2012-11-28 2014-12-02 Altera Corporation Placement, rebuffering and routing structure for PLD interface
CN104282650A (zh) * 2013-07-10 2015-01-14 台湾积体电路制造股份有限公司 具有坝体结构的中介层上管芯组件及其制造方法
CN104346250A (zh) * 2013-07-26 2015-02-11 阿尔特拉公司 差错恢复封装组件
CN104916624A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法

Family Cites Families (257)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US5272368A (en) 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5689195A (en) 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5587603A (en) 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US5592102A (en) 1995-10-19 1997-01-07 Altera Corporation Means and apparatus to minimize the effects of silicon processing defects in programmable logic devices
US5796662A (en) 1996-11-26 1998-08-18 International Business Machines Corporation Integrated circuit chip with a wide I/O memory array and redundant data lines
US6167558A (en) 1998-02-20 2000-12-26 Xilinx, Inc. Method for tolerating defective logic blocks in programmable logic devices
US6020633A (en) 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6081473A (en) 1998-12-15 2000-06-27 Lattice Semiconductor Corporation FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode
US6396302B2 (en) 1999-02-25 2002-05-28 Xilinx, Inc. Configurable logic element with expander structures
US6404226B1 (en) 1999-09-21 2002-06-11 Lattice Semiconductor Corporation Integrated circuit with standard cell logic and spare gates
US6356478B1 (en) 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
DE10103313A1 (de) * 2001-01-25 2002-08-22 Infineon Technologies Ag MRAM-Anordnung
US6388466B1 (en) 2001-04-27 2002-05-14 Xilinx, Inc. FPGA logic element with variable-length shift register capability
ITRM20010525A1 (it) 2001-08-30 2003-02-28 St Microelectronics Srl Memoria eeprom flash cancellabile per righe.
EP1324495B1 (en) 2001-12-28 2011-03-30 Fujitsu Semiconductor Limited Programmable logic device with ferrroelectric configuration memories
US7162644B1 (en) 2002-03-29 2007-01-09 Xilinx, Inc. Methods and circuits for protecting proprietary configuration data for programmable logic devices
US7064579B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US6812086B2 (en) 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP4148507B2 (ja) * 2002-08-28 2008-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション フィールドプログラマブルゲートアレイ
US7394626B2 (en) * 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
US6798240B1 (en) 2003-01-24 2004-09-28 Altera Corporation Logic circuitry with shared lookup table
US6943580B2 (en) 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US6828823B1 (en) 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
US7095253B1 (en) 2003-07-21 2006-08-22 Xilinx, Inc. Programmable multi-chip module
US7598555B1 (en) * 2003-08-22 2009-10-06 International Business Machines Corporation MgO tunnel barriers and method of formation
US7656190B2 (en) 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
US7190190B1 (en) 2004-01-09 2007-03-13 Altera Corporation Programmable logic device with on-chip nonvolatile user memory
KR100634501B1 (ko) 2004-01-29 2006-10-13 삼성전자주식회사 자기 메모리 소자 및 그 제조방법
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US20050218929A1 (en) 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US7030652B1 (en) 2004-04-23 2006-04-18 Altera Corporation LUT-based logic element with support for Shannon decomposition and associated method
US6998872B1 (en) 2004-06-02 2006-02-14 Xilinx, Inc. Lookup table circuit optionally configurable as two or more smaller lookup tables with independent inputs
US7061271B1 (en) * 2004-06-08 2006-06-13 Xilinx, Inc. Six-input look-up table for use in a field programmable gate array
US7853799B1 (en) 2004-06-24 2010-12-14 Xilinx, Inc. Microcontroller-configurable programmable device with downloadable decryption
US7193433B1 (en) 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer
US7747025B1 (en) 2005-11-22 2010-06-29 Xilinx, Inc. Method and apparatus for maintaining privacy of data decryption keys in configuration bitstream decryption
US7671396B2 (en) 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US7420390B1 (en) 2006-01-09 2008-09-02 Altera Corporation Method and apparatus for implementing additional registers in field programmable gate arrays to reduce design size
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7486111B2 (en) 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
US7385417B1 (en) * 2006-06-02 2008-06-10 Lattice Semiconductor Corporation Dual slice architectures for programmable logic devices
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US8133762B2 (en) 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7653891B1 (en) * 2007-02-23 2010-01-26 Xilinx, Inc. Method of reducing power of a circuit
FR2914132B1 (fr) * 2007-03-23 2012-11-02 Commissariat Energie Atomique Dispositif electronique pour le transport d'informations numeriques.
US7700993B2 (en) 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
TWI466446B (zh) * 2007-11-19 2014-12-21 Yakimishu Co Ltd L L C 三維可程式化裝置
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
FR2930386B1 (fr) * 2008-04-16 2011-10-14 Commissariat Energie Atomique Dispositif magnetique pour la realisation d'une "fonction logique".
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8081079B1 (en) 2008-06-06 2011-12-20 Altera Corporation PLD package with coordinated RFID TAG
US8295082B2 (en) * 2008-08-15 2012-10-23 Qualcomm Incorporated Gate level reconfigurable magnetic logic
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7973556B1 (en) 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
US8097489B2 (en) 2009-03-23 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of mounting pre-fabricated shielding frame over semiconductor die
US8163597B2 (en) 2009-03-24 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming no-flow underfill material around vertical interconnect structure
US8000131B2 (en) 2009-04-29 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Non-volatile field programmable gate array
US8390035B2 (en) 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
HUE048827T2 (hu) 2009-07-30 2020-08-28 Qualcomm Inc Egytokos rendszerek
US9324672B2 (en) 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US9397050B2 (en) 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
WO2011097592A1 (en) 2010-02-07 2011-08-11 Zeno Semiconductor , Inc. Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US9508626B2 (en) 2010-04-23 2016-11-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
US9735113B2 (en) 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
US8993377B2 (en) 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
US8159268B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Interconnect structures for metal configurable integrated circuits
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US9030019B2 (en) 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8885334B1 (en) 2011-03-10 2014-11-11 Xilinx, Inc. Computing system with network attached processors
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8873320B2 (en) * 2011-08-17 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM repair architecture for wide I/O DRAM based 2.5D/3D system chips
US8916421B2 (en) 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9385009B2 (en) 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8822265B2 (en) 2011-10-06 2014-09-02 Intermolecular, Inc. Method for reducing forming voltage in resistive random access memory
US8975711B2 (en) 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US8716859B2 (en) 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US9647668B2 (en) 2012-01-13 2017-05-09 Altera Corporation Apparatus for flexible electronic interfaces and associated methods
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8592886B2 (en) 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5639612B2 (ja) 2012-03-27 2014-12-10 株式会社東芝 半導体集積回路
US9003221B1 (en) 2012-04-03 2015-04-07 Xilinx, Inc. Skew compensation for a stacked die
JP6014354B2 (ja) 2012-04-25 2016-10-25 株式会社日立製作所 半導体装置の製造方法
FR2990089B1 (fr) 2012-04-27 2014-04-11 Commissariat Energie Atomique Dispositif logique reprogrammable resistant aux rayonnements.
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US8859397B2 (en) * 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US8872288B2 (en) 2012-08-09 2014-10-28 Infineon Technologies Ag Apparatus comprising and a method for manufacturing an embedded MEMS device
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
JP6152254B2 (ja) 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US9343442B2 (en) 2012-09-20 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Passive devices in package-on-package structures and methods for forming the same
US8952489B2 (en) 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
SG2013077375A (en) * 2012-10-18 2014-05-29 Agency Science Tech & Res Circuit arrangement and method of forming the same
US8952521B2 (en) 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9583431B1 (en) 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
US9170948B2 (en) * 2012-12-23 2015-10-27 Advanced Micro Devices, Inc. Cache coherency using die-stacked memory device with logic die
US9135185B2 (en) 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9478474B2 (en) 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US9362187B2 (en) 2013-01-18 2016-06-07 Infineon Technologies Ag Chip package having terminal pads of different form factors
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US9153292B2 (en) * 2013-03-07 2015-10-06 Xilinx, Inc. Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device
US8987918B2 (en) 2013-03-14 2015-03-24 Intel Corporation Interconnect structures with polymer core
US9455218B2 (en) 2013-03-28 2016-09-27 Intel Corporation Embedded die-down package-on-package device
US9225512B1 (en) 2013-05-01 2015-12-29 Xilinx, Inc. Encryption and decryption using a physically unclonable function
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9154137B2 (en) 2013-07-04 2015-10-06 Altera Corporation Non-intrusive monitoring and control of integrated circuits
US9147638B2 (en) 2013-07-25 2015-09-29 Intel Corporation Interconnect structures for embedded bridge
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9524942B2 (en) 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9904749B2 (en) 2014-02-13 2018-02-27 Synopsys, Inc. Configurable FPGA sockets
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9293437B2 (en) * 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9402312B2 (en) * 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US10490521B2 (en) 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
EP3167484A4 (en) 2014-07-07 2017-10-18 Intel IP Corporation Package-on-package stacked microelectronic structures
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9276573B2 (en) * 2014-07-28 2016-03-01 Ecole Polytechnique Federale De Lausanne High-performance low-power near-Vt resistive memory-based FPGA
US9601353B2 (en) 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
KR102308568B1 (ko) 2014-08-12 2021-10-06 삼성전자주식회사 필라를 포함하는 반도체 소자 및 패키지 기판, 및 그것을 포함하는 반도체 패키지 및 패키지 적층 구조체
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US9595496B2 (en) 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9899248B2 (en) 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
US9754849B2 (en) * 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
WO2016105425A1 (en) 2014-12-24 2016-06-30 Intel Corporation Integrated passive components in a stacked integrated circuit package
US10236209B2 (en) 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
US9711194B2 (en) * 2015-01-28 2017-07-18 Xilinx, Inc. Circuits for and methods of controlling the operation of a hybrid memory system
JP2018513569A (ja) * 2015-03-12 2018-05-24 マイクロセミ エスオーシー コーポレーション コンパクトなＲｅＲＡＭベースのＦＰＧＡ
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US9607948B2 (en) 2015-03-31 2017-03-28 Xilinx, Inc. Method and circuits for communication in multi-die packages
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9818720B2 (en) 2015-07-02 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
WO2017040049A1 (en) * 2015-09-01 2017-03-09 Flex Logix Technologies, Inc. Block memory layout and architecture for programmable logic ic, and method of operating same
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
US11096629B2 (en) 2015-09-14 2021-08-24 Stichting Imec Nederland Bio-impedance spectroscopy system and method for bio-impedance measurement
US9881850B2 (en) 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
EP3157172B1 (en) * 2015-10-15 2018-11-28 Menta System and method for testing and configuration of an fpga
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9607967B1 (en) 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US9524959B1 (en) 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9735118B2 (en) 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
TWI641087B (zh) 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9875388B2 (en) 2016-02-26 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9997464B2 (en) 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US10038647B1 (en) 2016-05-13 2018-07-31 Xilinx, Inc. Circuit for and method of routing data between die of an integrated circuit
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10032722B2 (en) 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
US9793230B1 (en) 2016-07-08 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10109617B2 (en) 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
KR102544782B1 (ko) 2016-08-04 2023-06-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10672741B2 (en) 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US9997467B2 (en) * 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
DE102016115848B4 (de) 2016-08-25 2024-02-01 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US10256219B2 (en) 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US10157828B2 (en) 2016-09-09 2018-12-18 Powertech Technology Inc. Chip package structure with conductive pillar and a manufacturing method thereof
US20180076179A1 (en) 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
KR102537528B1 (ko) 2016-10-19 2023-05-26 삼성전자 주식회사 반도체 패키지 제조 방법
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10177078B2 (en) 2016-11-28 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10037963B2 (en) 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10529666B2 (en) 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10297471B2 (en) 2016-12-15 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out structure and method of fabricating the same
CN113407122B (zh) 2016-12-21 2023-08-25 伊姆西Ip控股有限责任公司 Raid重建的方法和设备
US9893732B1 (en) 2016-12-22 2018-02-13 Intel Corporation Techniques for bypassing defects in rows of circuits
US10741537B2 (en) 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10354964B2 (en) 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10033383B1 (en) 2017-03-20 2018-07-24 Globalfoundries Inc. Programmable logic elements and methods of operating the same
KR102245385B1 (ko) * 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US10157808B2 (en) 2017-03-30 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
US10317459B2 (en) * 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
KR102406573B1 (ko) 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
KR102077455B1 (ko) 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10162139B1 (en) 2017-07-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package
US10290611B2 (en) 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10461022B2 (en) 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10276920B2 (en) 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, electronic device and method of fabricating package structure
CN109725822B (zh) 2017-10-27 2022-03-11 伊姆西Ip控股有限责任公司 用于管理存储系统的方法、设备和计算机程序产品
US10510634B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US10163798B1 (en) 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
KR102397905B1 (ko) 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11062915B2 (en) 2018-03-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures for semiconductor packages and methods of forming the same
US10872413B2 (en) 2018-04-20 2020-12-22 iCometrue Company Ltd. Method for data management and machine learning with fine resolution
US10937743B2 (en) 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10622321B2 (en) 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10333623B1 (en) 2018-06-25 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Optical transceiver
US10504835B1 (en) 2018-07-16 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, semiconductor chip and method of fabricating the same
US10727205B2 (en) 2018-08-15 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding technology for stacking integrated circuits
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10797031B2 (en) 2018-09-20 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315914A (zh) * 2007-05-29 2008-12-03 台湾积体电路制造股份有限公司 半导体中介片及其在电子封装上的应用
KR20090019297A (ko) * 2007-08-20 2009-02-25 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009164478A (ja) * 2008-01-09 2009-07-23 Hitachi Ltd 半導体装置
US8901961B1 (en) * 2012-11-28 2014-12-02 Altera Corporation Placement, rebuffering and routing structure for PLD interface
CN103887258A (zh) * 2012-12-21 2014-06-25 辉达公司 使用具有硅通孔的中介层衬底的芯片封装
CN104064556A (zh) * 2013-03-14 2014-09-24 阿尔特拉公司 可编程中介层电路系统
CN104282650A (zh) * 2013-07-10 2015-01-14 台湾积体电路制造股份有限公司 具有坝体结构的中介层上管芯组件及其制造方法
CN104346250A (zh) * 2013-07-26 2015-02-11 阿尔特拉公司 差错恢复封装组件
CN104916624A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20200403617A1 (en) 2020-12-24
US11368157B2 (en) 2022-06-21
TW202310328A (zh) 2023-03-01
TW201937688A (zh) 2019-09-16
TWI833438B (zh) 2024-02-21
US10630296B2 (en) 2020-04-21
US20190238134A1 (en) 2019-08-01
US10819345B2 (en) 2020-10-27
CN109616463A (zh) 2019-04-12
US20220329244A1 (en) 2022-10-13
US20200186151A1 (en) 2020-06-11

Similar Documents

Publication Publication Date Title
CN109616463B (zh) 芯片封装结构
CN109391260B (zh) 根据标准商业化可编程逻辑半导体ic芯片的逻辑驱动器
TWI807975B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器
TWI782179B (zh) 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
TWI814901B (zh) 使用具有非揮發性隨機存取記憶體單元之標準商業化可編程邏輯ic晶片的邏輯驅動器
US11869847B2 (en) Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
TWI824025B (zh) 使用交互連接線穚之多晶片封裝的邏輯驅動器
TWI809218B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TW201833695A (zh) 商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
CN110164861B (zh) 现场可编程闸极阵列集成电路芯片
TWI837001B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
TW202415004A (zh) 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant