CN110164861B - 现场可编程闸极阵列集成电路芯片 - Google Patents
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Abstract
本发明公开了一种现场可编程闸极阵列集成电路芯片，其包括一可编程逻辑区块，该可编程逻辑区块用于对其输入进行一逻辑运算，其中该可编程逻辑区块包括一查找表，其中该可编程逻辑区块用于根据该多个输入的其中一该多个组合从该多个结果值中选择其一作为其输出；以及多个第一非挥发性内存单元，设在该FPGA IC芯片内，其中该多个第一非挥发性内存单元用于分别储存该多个结果值，其中每一该多个第一非挥发性内存单元包括具有一浮闸极N型MOS晶体管及一浮闸极P型MOS晶体管的一浮闸极CMOS内存单元，其中该浮闸极N型MOS晶体管的闸极端耦接该浮闸极P型MOS晶体管的闸极端，该浮闸极N型MOS晶体管的闸极端与该浮闸极P型MOS晶体管的闸极端为浮空的。
Description
技术领域
本发明涉及一逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算驱动器、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(Field Programmable Gate Array(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器(以下简称逻辑运算驱动器，意即是以下说明书提到逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(Field Programmable Gate Array(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器，皆简称逻辑运算驱动器)，本发明的逻辑运算驱动器包括多个FPGA集成电路(IC)芯片，更具体而言，使用多个商业化标准FPGA IC芯片组成一商业化标准逻辑运算驱动器，当现场程序编程时，此商业化标准逻辑运算驱动器可被使用在不同应用上。
背景技术
FPGA半导体IC芯片己被用来发展一创新的应用或一小批量应用或业务需求。当一应用或业务需求扩展至一定数量或一段时间时，半导体IC供货商通常会将此应用视为一特殊应用IC芯片(Application Specific IC(ASIC)chip)或视为一客户自有工具IC芯片(Customer-Owned Tooling(COT)IC芯片)，从FPGA芯片设计转换为ASIC芯片或COT芯片，是因现有的FPGA IC芯片己有一特定应用，以及现有的FPGA IC芯片相较于一ASIC芯片或COT芯片是(1)需较大尺寸的半导体芯片、较低的制造合格率及较高制造成本；(2)需消耗较高的功率；(3)较低的性能。当半导体技术依照摩尔定律(Moore’s Law)发展至下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，针对设计一ASIC芯片或一COT芯片的一次性工程费用(Non-Recurring Engineering(NRE))的成本是十分昂贵的(例如大于5百万元美金，或甚至超过1千万元美金、2千万元美金、5千万元美金或1亿元美金)。如此昂贵的NRE成本，降低或甚至停止先进IC技术或新一制程世代技术应用在创新或应用上，因此为了能轻易实现在半导体创新进步，需要发展一持续的创新及低制造成本的一新制造方法或技术。
发明内容
本发明公开一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯片封装包括多个可应用在需现场编程的逻辑、计算及/或处理应用的FPGA IC芯片，此商业化标准逻辑运算驱动器所使用的非挥发性内存IC芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软盘、一通用串行总线(Universal Serial Bus(USB))闪存碟(或驱动器)、一USB驱动器、一USB记忆棒、一快闪记忆碟或一USB内存。
本发明更公开一降低NRE成本方法，此方法经由商业化标准逻辑运算驱动器实现在半导体IC芯片上的创新及应用。具有创新想法或创新应用的人、使用者或开发者需购买此商业化标准逻辑运算驱动器及可写入(或加载)此商业化标准逻辑运算驱动器的一开发或撰写软件原始码或程序，用以实现他/她的创新想法或创新应用。此实现的方法与经由开发一ASIC芯片或COT IC芯片实现的方法相比较，使用本发明所提供标准商业化逻辑运算驱动器可降低NRE成本大于2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金5百万元，甚至超过美金1千万元、2千万元、5千万元或1亿元。如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金5百万元、美金3百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的IC制程技术。
本发明公开一种现有逻辑ASIC芯片或COT芯片的产业模式改变成进入一商业化逻辑IC芯片产业模式的方法，例如像是现有商业化的动态随机存取内存(Dynamic RandomAccess Memory，DRAM)芯片产业模式或是商业闪存IC芯片产业模式，经由标准化商业逻辑运算驱动器。对一相同的创新或新应用而言，标准商业逻辑运算驱动器可作为ASIC芯片或COT IC芯片的一替代方案，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同。现有的逻辑ASIC芯片或COT IC芯片设计、制造及(或)生产的公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成类似现有商业化DRAM的公司、闪存IC芯片设计、制造及生产的公司、快闪USB棒或驱动公司、快闪固态驱动器或硬盘设计、制造及生产的公司。现有的逻辑运算ASIC芯片或COT IC芯片设计公司及(或)制造公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)公司、垂直整合IC芯片设计、制造及生产的公司)可改变公司的生意模式为如以下方式：(1)设计、制造及(或)贩卖标准商业FPGA IC芯片；及(或)(2)设计、制造及(或)贩卖标准商业逻辑运算器。个人、用户、客户、软件开发者应用程序开发人员可购买此商业化标准逻辑运算器及撰写软件的原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑运算器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑运算器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。
本发明另一方面提供一“公开创新平台”用于使创作者轻易地及低成本的使用先进于28nm的IC技术世代在半导体芯片上执行或实现他们的创意或发明，其先进的技术世代例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，在早期1990年代时，创作者或发明人可经由设计IC芯片及在半导体代工厂使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技术世代，在几十万美元的成本的下制造而实现他们的创意或发明，当时的IC代工厂是“公共创新平台”，然而，当IC技术世代迁移至比28nm更先进的技术世代时，例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，只有少数大的系统商或IC设计公司(非公共的创新者或发明人)可以负担得起半导体IC代工厂的费用，其使用这些先进世代的开发及实现的费用成本大约是高于1000万美元，半导体IC代工厂现在己不是”公共创新平台”，而是俱乐部创新者或发明人的”俱乐部创新平台”，本发明所公开逻辑驱动器概念，包括商业化标准现场可编程逻辑门阵列(FPGA)集成电路芯片(标准商业化FPGA IC芯片s)，此商业化标准FPGA IC芯片提供公共创作者再次的回到1990年代一样的半导体IC产业的”公共创新平台”，创作者可经由使用商业化标准FPGA IC逻辑运算器及撰写软件程序执行或实现他们的创作或发明，其成本低于500K或300K美元，其中软件程序是常见的软件语，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程序语言，创作者可使用他们自己拥有的商业化标准FPGA IC逻辑运算器或他们可以经由网络在数据中心或云端租用逻辑运算器。
本发明另一方面针对一创作者提供一“公开创新平台”，其包括：在一数据中心或一云端中多个逻辑运算器，其中多个逻辑运算器包括使用先进于28nm技术世代的半导体IC制程制造的多个商业化标准FPGA IC芯片，一创作者的装置及在一数据中心或云端中，经由互联网或网络与多个逻辑驱动器通信的多个用户的装置，其中创作者使用一常见的程序语言发展及撰写软件程序去执行他们的创作，其中软件程序是常见的软件语，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程序语言，在逻辑驱动器编程后，创作者或多个使用者可以经由互联网或网络使用己编程的逻辑驱动器用于他或他的应用。
本发明另外公开一种将现有逻辑ASIC芯片或COT芯片的商业模式经由使用标准商业化逻辑驱动器改变成一商业逻辑IC芯片商业模式，像是现在商业化DRAM或商业化闪存IC芯片商业模式，逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的常规ASIC芯片或常规COT IC芯片好或相同。现有逻辑ASIC台COT IC芯片设计、制造及/或生产公司(包括无晶圆厂IC设计和产品公司，IC代工厂或合同制造商(可能是无产品)，和/或垂直集成IC设计，制造和产品公司)可改变成类似DRAM或商业化闪存IC芯片设计、制造及/或生产公司；或是类似现有闪存模块、快闪USB记忆棒或驱动器，或闪存固态驱动器或磁盘驱动器设计、制造和/或产品公司，现有逻辑ASIC或COT IC芯片设计及/或制造公司(包括无晶圆厂IC设计和产品公司，IC代工厂或合同制造商(可能是无产品)，和/或垂直集成IC设计，制造和产品公司)可变成以下商业模式：(1)设计、制造及/或贩卖此标准商业化FPGA IC芯片；及/或(2)设计、制造及/或贩卖此标准商业化逻辑驱动器，一用户、客户或软件开发者可购买此标准商业化逻辑驱动器及撰写软件码以用于他/她所需的软件的编程上，例如用于人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能，此逻辑驱动器是一可现场编程的加速器，其在客户端、数据中心或云端中，在AI功能中的训练/推测的应用程序中进行现场编程。
本发明另外公开一种将现有逻辑ASIC芯片或COT芯片硬件产业模式经由逻辑运算驱动器改变成一软件产业模式。在同一创新及应用上，逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的常规ASIC芯片或常规COT IC芯片好或相同，现有的ASIC芯片或COT IC芯片的设计公司或供货商可变成软件开发商或供货商，而仅使用旧的或较不先进的半导体技术或制程世代设计如上述的IAC芯片、DCIAC芯片或DCDI/OIAC芯片，关于此方面的公开，可能是(1)设计及拥有IAC芯片、DCIAC芯片或DCDI/OIAC芯片；(2)从第三方采购祼晶类型或封装类型的多个商业化标准FPGA芯片；(3)设计及制造(可以外包此制造工作给制造提供者的一第三方)内含有自有拥有的IAC芯片、DCIAC芯片或DCI/OIAC芯片的逻辑运算驱动器；(3)为了创新技术或新应用需求安装内部开发软件至逻辑运算驱动器内的FGCMOSNVM单元内；及(或)(4)卖己安装程序的逻辑运算驱动器给他们的客户，在此情况下，他们仍可贩卖硬件，此硬件不用使用先进半导体技术的设计及制造的ASIC IC芯片或COT IC芯片，例如比30nm、20nm或10nm的技术更先进的技术。他们可针对所期望的应用撰写软件原始码进行逻辑运算驱动器中的多个商业化标准FPGA芯片编程，期望的应用例如是人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。该逻辑驱动器可现场编程而变成一加速器，例如使用在AI功能、使用在用户端、使用在数据中心或云端、使用在训练应用软件或AI功能中的推断(inferring)。
本发明另外公开一种将现有系统设计、系统制造及(或)系统产品的产业经由商业化标准逻辑运算器改变成一商业化系统/产品产业，例如像是现在的商业DRAM产业或闪存产业。现有的系统、计算机、处理器、智能型手机或电子仪器或装置可变成一商业化标准硬件公司，硬件以内存驱动器及逻辑运算驱动器为主要硬件。内存驱动器可以是硬盘、闪存驱动器(随身碟)及(或)固态硬盘(solid-state drive)。本发明中所公开的逻辑运算驱动器可具有数量足够多的输出/输入端(I/Os)，用以支持(支持)所有或大部分应用程序的编程的I/Os部分。例如执行以下其中之一功能或以下功能的组合：人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等其它功能。逻辑运算驱动器可包括：(1)针对软件或应用程序开发商进行编程或配置的I/Os，外部组件经由一或多个外部I/Os或连接器连接或耦接至逻辑运算驱动器的I/Os进行安装应用程序软件或程序原始码，执行逻辑运算驱动器的编程或配置；(2)操作、执行或使用者所使用的I/Os去操作，使用者经由一或多个的外部I/Os或连接器连接或耦接至逻辑运算驱动器的I/Os执行指令，例如产生制作一微软文书文件(word file)、一简报文件或一电子表格。外部组件的外部I/Os或连接器连接或耦接至相对应的逻辑运算驱动器I/Os包括一或多个(2,3,4或大于4)的USB连接端、一或多个IEEE多个单层封装挥发性内存驱动器4连接端、一或多个以太网络连接端、一或多个音源端或串行端口，例如是RS-232连接端或COM(通信)连接端、无线收发器I/Os及(或)蓝牙收发器I/Os，连接或耦接至相对应的逻辑运算驱动器I/Os的外部I/Os可包括用于通讯、连接或耦接至内存驱动器用途的串行高级技术附件(Serial AdvancedTechnology Attachment,SATA)连接端或外部连结(Peripheral ComponentsInterconnect express,PCIe)连接端。这些用于通讯、连接或耦接的I/Os可设置、位于、组装或连接在(或至)一基板、一软板或硬板上，例如一印刷电路板(Printed Circuit Board,PCB)、一具有连接线路结构的硅基板、一具有连接线路结构的金属基板、一具有连接线路结构的玻璃基板、一具有连接线路结构的陶瓷基板或一具有连接线路结构的软性基板。逻辑运算驱动器经由锡凸块、铜柱或铜凸块或金凸块以类似覆晶(flip-chip)芯片封装制程或使用在液晶显示器驱动器封装技术的覆晶接合(Chip-On-Film(COF))封装制程，将逻辑运算驱动器设置在基板、软板或硬板上。现有的系统、计算机、处理器、智能型手机或电子仪器或装置可变成：(1)贩卖商业化标准硬件的公司，对于本发明而言，此类型的公司仍是硬件公司，而硬件包括内存驱动器及逻辑运算驱动器；(2)为用户开发系统及应用软件，而安装在用户自有的商业化标准硬件中，对于本发明而言，此类型的公司是软件公司；(3)安装第三者所开发系统及应用软件或程序在商业化标准硬件中以及贩卖软件下载硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另外公开一种商业化标准FPGA IC芯片作为商业化标准逻辑运算器使用。此商业化标准FPGA IC芯片采用先进的半导体技术或新一世代制程设计及制造，使其在最小制造成本下能具有小的芯片尺寸及优势的制造合格率，例如比30纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制程。此商业化标准FPGA IC芯片的尺寸介于400毫米平方(mm2)与9mm2之间、225毫米mm2与9mm2之间、144毫米mm2与16mm2之间、100毫米mm2与16mm2之间、75毫米mm2与16mm2之间或50毫米mm2与16mm2之间。先进的半导体技术或新一世代制程制造的晶体管可以是一鳍式场效晶体管(FIN Field-Effect-Transistor(FINFET))、硅芯片在绝缘体上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗尽的硅芯片在绝缘体上((FDSOI)MOSFET)、薄膜部分耗尽的硅芯片在绝缘体上(Partially DepletedSilicon-On-Insulator(PDSOI))、金氧半场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor(MOSFET))或常规MOSFET。此商业化标准FPGA IC芯片可能只能与逻辑运算驱动器内的其它芯片进行通信，其中商业化标准FPGA IC芯片的输入/输出电路可能只需要小型输入/输出驱动器(多个I/O驱动器)或输入/输出接收器(I/O多个接收器)，以及小型(或无)静电放电(Electrostatic Discharge(ESD))装置。此输入/输出驱动器、输入/输出接收器或输入/输出电路的驱动能力、负载、输出电容或输入电容介于0.1皮法(pF)至10pF之间、介于0.1pF至5pF之间、介于0.1pF至3pF之间或介于0.1pF至2pF之间，或小于10pF、小于5pF、小于3pF、小于2pF或小于1pF。ESD装置的大小介于0.05pF至10pF之间、介于0.05pF至5pF之间、介于0.05pF至2pF之间或介于0.05pF至1pF之间，或小于5pF、小于3pF、小于2pF、小于1pF或小于0.5pF。例如，一双向(或三态)的输入/输出接垫或电路可包括一ESD电路、一接收器及一驱动器，其输出电容或输入电容介于0.1pF至10pF之间、介于0.1pF至5pF之间或介于0.1pF至2pF之间，或小于10pF、小于5pF、小于3pF、小于2pF或小于1pF。全部或大部分的控制及(或)输入/输出电路或单元位外部或不包括在商业化标准FPGA IC芯片内(例如，关闭-逻辑-驱动器输入/输出电路(off-logic-drive I/O circuits)，意即是大型输入/输出电路用于与外部逻辑运算驱动器的电路或组件通讯)，但可被包括在同一逻辑运算驱动器中的另一专用的控制芯片、一专用输入/输出芯片或专用控制及输入./输出芯片内，商业化标准FPGA IC芯片中最小(或无)面积被使用设置控制或输入/输出电路，例如小于15％、10％、5％、2％、1％、0.5％或0.1％面积被使用设置控制或输入/输出电路，或商业化标准FPGA IC芯片中最小(或无)晶体管被使用设置控制或输入/输出电路，例如晶体管数量小于15％、10％、5％、2％、1％、0.5％或0.1％被使用设置控制或输入/输出电路，或商业化标准FPGA IC芯片的全部或大部分的面积使用在(i)逻辑区块设置，其包括逻辑闸矩阵、运算单元或操作单元、及(或)查找表(Look-Up-Tables,LUTs)及多工器(multiplexer(MUXER))(多个多工器)；及(或)(ii)可编程互连接线(可编程交互连接线)。例如，商业化标准FPGA IC芯片中大于85％、大于90％、大于95％、大于98％、大于99％、大于99.5％、大于99.9％面积被使用设置逻辑区块及可编程互连接线，或是商业化标准FPGA IC芯片中全部或大部分的晶体管被使用设置逻辑区块及(或)可编程互连接线，例如晶体管数量大于85％、大于90％、大于95％、大于98％、大于99％、大于99.5％、大于99.9％被用来设置逻辑区块及(或)可编程互连接线。
本发明另外公开提供一浮闸互补式金属氧化物非挥发性内存单元(Floating-Gate CMOS非挥发性内存(NVM)单元)，简称“FGCMOS非挥性内存”单元或”FGCMOS NVM”单元，此FGCMOS NVM单元可被使用在一标准商业化FPGA IC芯片，用于可编程交互连接线或用于LUTs的数据储存，例如，第一种FGCMOS NVM单元类型包括一浮闸P-MOS(FG P-MOS晶体管)晶体管及一浮闸N-MOS(FG N-MOS晶体管)晶体管，其FG P-MOS晶体管及FG N-MOS晶体管的多个浮闸的连接，及FG P-MOS晶体管及FG N-MOS晶体管的多个汲极连接或耦接，FG P-MOS及FG N-MOS可分享同一个连接的浮闸(flosting gate)，FG P-MOS晶体管晶体管小于FG N-MOS晶体管，例如，FG N-MOS晶体管的栅极电容大于或等于FG P-MOS晶体管的栅极电容的2倍，存储在FGCMOS NVM单元中的数据依据电子隧穿(tunneling)浮闸极与源极/阱之间的闸极氧化物(绝缘体)而被抹除，如(i)偏置或耦接FG P-MOS晶体管的源极/阱端一抺除电压VEr；(ii)偏置或耦接FG N-MOS晶体管的源极/阱端一接地电压Vss及(iii)断开连接或耦接的多个汲极，由于FG P-MOS晶体管的闸极电容小于FG N-MOS晶体管的闸极电容，通过FG P-MOS晶体管闸极氧化物的抺除电压VEr大幅下降，意即是FG P-MOS晶体管的浮闸极端及源极/阱端之间的电压差足够大，而导致电子隧穿，因此在抹除后且在一逻辑状态为“1”时，在浮闸内被困住的电子被隧穿通过FG P-MOS晶体管及FG CMOS NVM单元的闸极氧化物，储存或编程在NVM单元内的数据被热电子注入通过FG N-MOS晶体管的浮闸极与通道/汲极之间的闸极氧化物(或绝缘物)，如(i)偏置或耦接具有一编程(写)电压Vpr的汲极端；(ii)偏置或耦接具有编程电压Vpr的FG P-MOS晶体管的源极/阱端；(iii)偏置或耦接具有一接地电压Vss的源极/基板端，经热载注入通过FG N-MOS晶体管及FG NVM单元的闸极氧化物的该多个电子被注入并捕获在浮闸极中，FG CMOS NVM单元在编程(写入)后之逻辑状态为”0”，第一种FG CMOS NVM单元使用电子队穿用于抺除，以及用热载注入用于编程(写入)，储存在FGCMOS NVM单元内的数据可经由FG P-MOS晶体管的源极/阱端与汲极端的连接或耦接偏置在读取、存取或操作电压Vcc，FG N-MOS晶体管的源极/基板端偏置在接地电压Vss，当浮闸极端带电且逻辑准位于“1”时，用于读取、存取或操作程序或模式，FG P-MOS晶体管可被关闭及FG N-MOS晶体管可被打开，因此，在FG N-MOS晶体管源极的接地电压Vss通过FG N-MOS晶体管的信道耦接至FGCMOS NVM单元的输出端(连接汲极端)，由此，FGCMOS NVM单元的输出端的逻辑准位可在“0”，当浮闸极端放电且逻辑准位于“0”时，FG P-MOS晶体管可被打开及FG N-MOS晶体管可被关闭，因此在FG P-MOS晶体管的源极端的电源供应电压Vcc可通过FG P-MOS晶体管的一通道耦接至FGCMOS NVM单元的输出端(连接汲极端)，因此FGCMOS NVM单元的输出端的逻辑准位为“1”。
另一举例，使用电子隧穿用于抺除及编程的一第二类型的FGCMOS NVM单元，第二类型的FGCMOS NVM单元包括一浮闸P-MOS(FG P-MOS晶体管)晶体管及一浮闸N-MOS(FG N-MOS晶体管)晶体管，其中FG P-MOS晶体管及FG N-MOS晶体管的多个浮闸极相连接或耦接，及FG P-MOS晶体管及FG N-MOS晶体管的汲极端相连接，FG P-MOS及FG N-MOS可分享同一个浮闸(flosting gate)，FG N-MOS晶体管小于FG P-MOS晶体管，意即是FG P-MOS晶体管的闸极电容大于或等于FG N-MOS晶体管闸极电容的2倍，储存在FGCMOS NVM单元内的数据可经由电子隧穿通过FG N-MOS晶体管的源极端与浮闸极端之间的闸极氧化物(或绝缘层)而进行抺除，如(i)偏置或耦接FG N-MOS晶体管的源极一抺除电压VEr；(ii)偏置FG P-MOS晶体管源极端/阱一接地电压Vss；以及(iii)断开FG N-MOS晶体管的汲极的连接，由于FG N-MOS晶体管的浮闸极与源极结之间的电容比FG P-MOS晶体管与FG N-MOS晶体管的闸极电容小得很多，所以VEr的电压大幅的降/落在FG P-MOS晶体管的浮闸极与FG N-MOS晶体管的源极结之间的闸极氧化物上，意即是，浮闸极与FG N-MOS晶体管的源极端之间的电压差足够大到引起电子隧穿，因此FGCMOS NVM单元在抹除后且在一逻辑状态为“1”时，在浮闸极内被困住的电子被隧穿通过FG N-MOS晶体管与FG NVM单元的浮闸极与源极结之间的闸极氧化物，储存或编程在FGCMOS NVM单元内的数据经由电子隧穿通过FG N-MOS晶体管的浮闸极与通道/源极之间的闸极氧化物(或绝缘物)，如(i)偏置或耦接FG P-MOS晶体管的源极端/阱一编程压VPr；(ii)偏置或耦接FG N-MOS晶体管源极端/阱一接地电压Vss；及(iii)断开FG N-MOS晶体管的汲极端连接，由于FG N-MOS晶体管的闸极电容小于FG P-MOS晶体管的闸极电容，在FG N-MOS晶体管闸极氧化物上的电压VPr大幅下降，意即是FG N-MOS晶体管的浮闸极与源极端/信道之间的电压差足够大而引起电子隧穿，因此在FG N-MOS晶体管的源极端/信道的电子可隧穿闸极氧化物至浮闸极并陷(困)在浮闸极内，从而，浮闸极可被编程至一逻辑准位“0”，用于第二型FGCMOS NVM单元的”读取”、”存取”、”操作”的程序或模式与第一种类型的FGCMOS NVM单元相同。
另一举例，使用电子隧穿用于抺除及编程的一第三类型的FGCMOS NVM单元，如上述第二种类型FGCMOS NVM单元中所示，第三种类型FGCMOS NVM单元包括一增加的浮闸极P-MOS(AD FG P-MOS晶体管)晶体管增加至浮闸极P-MOS(FG P-MOS晶体管)晶体管及浮闸极N-MOS(FG N-MOS晶体管)晶体管在上述第二类型FGCMOS NVM单元中，FG P-MOS晶体管、FG N-MOS晶体管及AD FG P-MOS晶体管的浮闸极相连接，及FG P-MOS晶体管及FG N-MOS晶体管的汲极端相连接，AD P-MOS的源极端、汲极端及阱相连接，所以AD FG P-MOS晶体管的功能类似于MOS电容器，FG N-MOS晶体管、FG P-MOS晶体管及AD FG P-MOS晶体管的尺寸可设计成执行一特定电压(certain voltage)偏置在每一个端点执行例如第三类型FGCMOS NVM单元的抺除、编程(写入)及读取功能，也就是FG N-MOS晶体管、FG P-MOS晶体管及AD FG P-MOS晶体管的闸极电容可被设计用于抺除、写入及读取等功能，在后续的举例中，用于AD FG P-MOS晶体管、FG P-MOS晶体管及FG N-MOS晶体管的尺寸、电压偏置条件假设相同下，也就是，AD FG P-MOS晶体管、FG P-MOS晶体管、FG N-MOS晶体管的闸极电容假设相同，储存在FGCMOS NVM单元内的数据可经由电子隧穿通过AD FG P-MOS晶体管连接的源极端/汲极端/阱与浮闸极端之间的闸极氧化物(或绝缘层)而进行抺除，如(i)偏置或耦接AD FG P-MOS晶体管连接的源极/汲极/阱一抺除电压VEr；(ii)偏置或耦接FG P-MOS晶体管源极端/阱一接地电压Vss；(iii)偏置或耦接FG N-MOS晶体管源极端/基板一接地电压Vss；以及(iv)断开FG P-MOS晶体管汲极端与FG N-MOS晶体管汲极端之间的连接，由于AD FG P-MOS晶体管的浮闸极与连接的源极/汲极/阱之间的电容比FG P-MOS晶体管与FG N-MOS晶体管的闸极电容小，所以VEr的电压大幅的降/落在AD FG P-MOS晶体管连接的源极/汲极/阱与浮闸极之间的闸极氧化物上，意即是，浮闸极与AD FG P-MOS晶体管的源极端/汲极端/阱与浮闸极之间的电压差足够大到引起电子隧穿，因此FGCMOS NVM单元在抹除后且在一逻辑状态为“1”时，在浮闸极内被困住的电子被隧穿通过FG N-MOS晶体管与FG NVM单元的浮闸极与AD FG P-MOS晶体管连接的源极/汲极/阱之间的闸极氧化物，储存或编程在FGCMOS NVM单元内的数据经由电子隧穿通过FG N-MOS晶体管的浮闸极与通道/源极之间的闸极氧化物(或绝缘物)，如(i)偏置或耦接FG P-MOS晶体管的源极端/阱及AD FG P-MOS晶体管连接的源极/汲极/阱一编程压VPr；及(ii)偏置或耦接FG N-MOS晶体管源极端/阱一接地电压Vss；及(iii)断开FG N-MOS晶体管的汲极端连接，由于FG N-MOS晶体管的闸极电容小于FG P-MOS晶体管及AD FG P-MOS晶体管的闸极电容总合，在FG N-MOS晶体管闸极氧化物上的电压VPr大幅下降，意即是FG N-MOS晶体管的浮闸极与源极端/信道之间的电压差足够大而引起电子隧穿，因此在FG N-MOS晶体管的源极端/信道的电子可隧穿闸极氧化物至浮闸极并陷(困)在浮闸极内，从而，浮闸极可被编程至一逻辑准位“0”，用于第三型FGCMOS NVM单元的”读取”、”存取”、”操作”的程序或模式与第一种类型使用FG P-MOS晶体管及FG N-MOS晶体管相同，除了AD FG P-MOS晶体管连接的源极/汲极/阱可被偏置或耦接Vcc或、Vss或在Vcc与Vss之间的一特定电压。
本发明另一方面提供位于标准商业化FPGA IC芯片中的一FGCMOS NVM单元，其包括如上述说明及公开的FGCMOS NVM单元，其使用可编程交互连接在线及/或在查找表(LUTs)的数据储存上，在编程(包括抹除电子)或撰写程序时，上述说明及公开的范列中该第一型FGMOS NVM在此用作为范列：(i)经由热载注入至浮闸极以写入位，在节点或端点的偏压为：(a)偏置或耦接至己连接或己耦接的汲极，该汲极具有编程(写入)电压VPr；(b)偏置或耦接至己连接或己耦接的FG P-MOS的源极/阱，此FG P-MOS的源极/阱具有编程(写入)电压VPr；(c)偏置或耦接至己连接或己耦接的FG N-MOS的源极/阱，此FG N-MOS的接地参考电压Vss。此电子经由热载电子注入经由FG NMOS的闸极氧化物而被注射至及被补获/困在浮闸极，该FGCMOS NVM单元在编程(写入)之后位在一”0”的逻辑状态；，(ii)经由电子隧穿抹除以写入”1”的位，电压偏置在一节点或端点上为：(i)偏置或耦接至FG N-MOS的源极/阱，其具有一抺除电压VEr；(ii)偏置或耦接FG N-MOS的源极/基板，其具有一接地参考电压Vss；(iii)断开己连接或己耦接的汲极，被捕获/困在浮闸极的电子经由FG PMOS晶体管及FG NMOS晶体管隧穿后抺除，FGCMOS NVM单元在编程(写入)之后，其位在”1”的逻辑状态。
本发明另一方面提供在标准商业化FPGA IC芯片中的FGCMOS NVM单元，其更包括一反相器(inverter)或一中继器电路可被使用在校正上，当装置或FPGA IC芯片开启时，FGCMOS NVM单元的恢复能力可以防止装置或FPGA芯片关闭时，由电荷泄漏所引起的数据错误。中继器包括二个相互串联的反相器，在FG CMOS NVM芯片内储存的数据在电源开启后可被恢复至正确的状态，正此方法中，FGCMOS NVM单元的输出连接或耦接至一反相器或一中继器的输入，及反相器或中继器的输出被使用在可编程交互连接线及/或用在LUTs的数据储存，在装置或FPGA芯片开启后，在电源启动过程中，在反相器或中继器的输出端，储存在FGCMOS NVM单元的数据被恢复至的全电压摆幅，FGCMOS NVM单元的位数据使用于FPGA IC芯片中交互连接线的编程或用在LUTs操作过程的数据储存。该反相器的输出位与FGCMOSNVM单元的输出位相反，而中继器的输出位与FGCMOS NVM单元的输出位相同。中继器电路在以下段落中的电路和位数据讨论的示例中使用。
本发明另一方面提供一磁阻式随机存取内存单元，简写为”MRAM”单元，用于在标准商业化FPGA IC芯片中的可编程交互连接线及/或LUTS的数据储存，MRAM单元依据电子转动与在MRAM单元的一磁阻隧穿结(Magnetoresisitive Tunneling Junction,MTJ)的磁性层的磁场之间交互作用，MRAM单元使用一自旋极化(spin-polarized)电流以切换电子自转，即所谓的自旋转移力矩(Spin Transfer Torque)MRAM,STT-MRAM，MRAM单元主要地包括4层堆栈薄层：(i)一自由磁性层(free magnetic layer)，其例如包括Co2Fe6B2，此自由磁性层的厚度介于0.5nm至3.5nm之间或介于0.1nm至3nm之间；(ii)一隧穿阻障层，其例如包括MgO，此隧穿阻障层(tunneling barrier layer)的厚度介于0.3nm至2.5nm之间或介于0.5nm至1.5nm之间；(iii)一己己锁定或固定磁性层(pinned or fixed magnetic layer)，其例如包括Co2Fe6B2，此己锁定或固定磁性层的厚度介于0.5nm至3.5nm之间或介于1nm至3nm之间，此己锁定或固定磁性层与自由磁性层具有相似的材质，及(iv)一锁定层，其例如包括一反铁磁层(anti-ferromagnetic,AF)，此AF层可是一复合层，例如包括Co/[CoPt]4，经由该AF层相邻的己锁定层将锁定层的磁性方向被己锁定或固定，该MTJ的堆栈层经由物理气相沉积(Physical Vapor Deposition,PVD)方法以多阴极PVD室或溅镀方式，然后蚀刻以形成MTJ的台面结构(mesa structure)而形成，自由磁性层或锁定层(固定层)的磁性方向可以是(i)与自由或己锁定(固定)层(iMTJ)共面(in-plane)，或(ii)垂直于自由磁性层或锁定层的平面(pMTJ)，己锁定(固定)层的磁性方向经由锁定/固定层的双层结构被固定，该铁磁己锁定(固定)层及该AF锁定层的界面导致铁磁己锁定(固定)层的方向在一固定方向(例如，在pMTJ的上或下方向)，使其在一外部电磁力或磁场下变得更难以改变或翻转磁场，虽然铁磁自由层(例如，在pMTJ的上或下方向)的方向在外部电磁力或磁场下是容易改变或翻转的，改变或翻转该铁磁自由层的方向被用于编程MTJMRAM单元，当自由磁性层的磁场方向平行(in-parallel)于该己锁定(固定)层的磁场方向时的状态定义为“0”，当自由磁性层的磁场方向反平行(anti-parallel)于该己锁定(固定)层的磁场方向时的状态定义为“1”，多个电子从该锁定层隧穿至该自由磁性层，当电流流过该己锁定(固定)层，电子旋转将己锁定(固定)层的磁性方向平行排列。当具有对齐旋转隧穿电子在自由磁性流动时：(i)如果隧穿电子的对齐旋转(aligned spins)平行于该自由磁性层的的对齐旋转时，该隧穿电子可经由自由磁性层通过；(ii)假如隧穿电子的对齐旋转不平行于该自由磁性层的的对齐旋转时，该隧穿电子可翻转或改变自由磁性层的磁性方向至与使用电子的旋转扭矩与固定层平行的方向，在写入“0”之后，该自由磁性层的磁性方向平行于该固定层的的磁性方向，从原本的“0”写成“1”时，电子从自由磁性层隧穿至己锁定(固定)层，由于自由磁性层及己锁定(固定)层的磁性方向相同，具有多数旋转极性的电子(与锁定层磁性方向平行)可流动并通过己锁定(固定)层；只有具有较少旋转极性的电子(与锁定层磁性方向不平行)可从己锁定(固定)层反射回到自由磁性层，反射电子的旋转极性与自由磁性层的磁性方向相反，及可使用电子的旋转扭矩将自由磁性层的磁性方向翻转或改变至与固定层反向平行的方向，在写入“1”之后，自由磁性层的磁性方向不平行于固定层的的磁性方向，由于写入“1”时使用少数旋转极性电子，所以与写入“0”相比较下，需要更大的电流流过MTJ。
依据磁阻理论，当自由磁性层的磁性方向平行于锁定层的磁性方向时，MTJ的电阻为低电阻状态(LR)，处于“0”状态，当自由磁性层的磁性方向不平行于锁定层的磁性方向时，为高电阻状态且处于“1”状态，此二种电阻状态可使用在MTJMRAM单元的读取。
本发明另一方面提供一MRAM单元，其包括用于可编程交互连接线及/或用于LUTS的数据储存，在标准商业化FPGA IC芯片中的二个互补MTJ，此型式的MRAM单元可命名为一补充MRAM单元(Complementary MRAM cell)，简称CMRAM，此二个MTJ经由堆栈而形成，其作为FPGA IC芯片朝上时(具有多个晶体管及金属交互连接线结构在硅基板上或上方)，从上至下分别包括锁定层/己锁定层/阻障层/自由磁性层，第一MTJ(F-MTJ)顶端电极可连接或耦接至一第二MTJ(S-MTJ)顶端电极，可替代方案，第一MTJ(F-MTJ)底端电极可连接或耦接至一第二MTJ(S-MTJ)底端电极，其它的替代方案，二个MTJs可由堆栈方式而形成，其作为FPGA IC芯片朝上时(具有多个晶体管及金属交互连接线结构在硅基板上或上方)，从上至下分别包括自由磁性层/阻障层/己锁定层/锁定层，第一MTJ(F-MTJ)顶端电极可连接或耦接至一第二MTJ(S-MTJ)顶端电极，可替代方案，第一MTJ(F-MTJ)底端电极可连接或耦接至一第二MTJ(S-MTJ)底端电极，其连接或耦接至锁定层的电极的节点或端点为MTJ的节点P，及连接或耦接至自由磁性层的电极的节点或端点为MTJ的节点F，可用F-MTJ及S-MTJ(如上所述的单一MTJ)使CMRAM可被编程或写入，在CMRAM(第一型式MRAM单元)单元中的F-MTJ及S-MTJ处在反极性中，也就是，当F-MTJ在HR状态时，S-MTJ在LR状态，及当F-MTJ在LT状态时，S-MTJ在HR状态，例如，在此案列中，假如用于F-MTJ及S-MTJ的所连接的节点连接或耦接至自由磁性层的电极时，CMRAM CELL可写入“0”，经由连接F-MTJ的P节点至一编程电压(Vp)及S-MTJ的P节点至接地参考电压Vss，S-MTJ编程为LR状态及F-MTJ编程为HR状态，该CMRAM位于[1,0]状态时，CMRAM的状态定义成“0”。CMRAM CELL可写入“1”，经由连接S-MTJ的P节点至一编程电压(Vp)及F-MTJ的P节点至接地参考电压Vss，S-MTJ编程为HR状态及F-MTJ编程为LR状态，也就是，该CMRAM位于[0,1]状态时，CMRAM的状态定义成“1”。
本发明另一方面提供在标准商业化FPGA IC芯片中的CMRAM NVM单元，其更包括一反相器(inverter)或一中继器电路可被使用在校正上，当装置或FPGA IC芯片开启时，CMRAM NVM单元的恢复能力可以防止装置或FPGA芯片关闭时，由电荷泄漏所引起的数据错误。中继器包括二个相互串联的反相器，在CMRAM NVM芯片内储存的数据在电源开启后可被恢复至正确的状态，正此方法中，CMRAM NVM单元的输出连接或耦接至一反相器或一中继器的输入，及反相器或中继器的输出被使用在可编程交互连接线及/或用在LUTs的数据储存，在装置或FPGA芯片开启后，在电源启动过程中，在反相器或中继器的输出端，储存在CMRAMNVM单元的数据被恢复至的全电压摆幅，CMRAM NVM单元的位数据使用于FPGA IC芯片中交互连接线的编程或用在LUTs操作过程的数据储存。反相器的输出位与CMRAM NVM单元的输出位相反，而中继器的输出位与CMRAM NVM单元的输出位相同，以讨论电路及位数据的例子为目的情况下，中继器作为范列在以下说明中。
本发明另一方面提供一可变电阻式内存(Resistive Random Access Memorycell)，简称为”RRAM”单元，使用在标准商业化FPGA IC芯片中用于可编程交互连接线及/或LUTS的数据储存，该RRAM单元依据氧空位(Vo)构造相关的纳米形态修饰，该RRAM是固体电解质的氧化还原(氧化还原)电化学程序。在氧化物基底的RRAM组件的电铸制程中，氧化物层经历一定程度的氧空位(Vo)构造相关的某些纳米形态修饰。该RRAM单元经由在氧化层中是否存在导电细丝或路径而切换，其中取决于施加的电压。该RRAM单元包括一金属层/绝缘层/金属层(MIM)装置或结构，其主要包括四堆栈层：(i)一第一金属电极层，例如，此金属可包括氮化钛(TiN)或氮化钽(TaN)；(ii)一氧储存层，用以从氧化层捕捉氧原子。该氧储存层可为一层金属，其包括钛或钽，钛或钽二者捕捉氧原子以形成TiOx或TaOx，此钛层的厚度为2nm、7nm或12nm，或介于1nm至25nm之间、介于3nm至15nm之间或介于5nm至12nm之间，该氧储存层可由原子层沉积(ALD)方法形成；(iii)一氧化层或一绝缘层，其是根据所施加的电压形成导电细丝或路径，此氧化层例如可包括氧化铪(HfO2)或氧化钽(Ta2O5)，此氧化铪的厚度为5nm、10nm或15nm或介于1nm至30nm之间、介于3nm至20nm之间或介于5nm至15nm之间，该氧化层可由原子层沉积(ALD)方法形成；(iv)一第二金属电极层，例如是包括氮化钛(TiN)或氮化钽(TaN)，此RRAM单元是一种记忆电阻(内存电阻)，在形成程序阶段中，一MIM组件(RRAM单元)的第一电极为一偏置(biased)，其连接或耦接至一形成电压(VF)及第二电极为偏置，连接或耦接至一低操作或接地参考电压(Vss)，形成电压将氧离子从氧化物层(例如是HfO2)驱动或拉入氧储存层(例如是钛)，以形成TiOx层。在氧化物或绝缘层中产生原始氧点位的空位及在氧化层或绝缘层内形成一或多个导电细丝或路径。在存在一或多个导电细丝或路径情况下，氧化物层或绝缘层变成导电层，并在RRAM单元位于低电阻状态(LR)时。在形成程序之后，RRAM单元被激活作为一NVM单元使用，当RRAM处于LR状态时定义为“0”，重置或写入RRAM单元至状态(HR)“1”时，一MIM组件(RRAM单元)第二电极被偏置，连接或耦接至一重置电压(VRset)，以及第一电极被偏置，连接或耦接至一低操作或接地参考电压(Vss)，该重置电压(VRset)将从氧储存层(例如钛层)驱动或拉氧原子出去，并且该氧离子跳跃或流向氧化物层或绝缘层，在原始氧点位的空位经由氧离子被重新占据(Re-occupied)及一或多个导电细丝或路径被破坏或损坏，该氧化物或绝缘层为低导电且RRAM单元位于一高电阻状态，其位于“1”状态，设定或写入RRAM单元至一“0”状态(LR)，一MIM组件(RRAM单元)的第一电极被偏置并连接或耦接至一设定电压(VSet)，及该第二电极被偏置并连接或耦接至一低操作或接地参考电压(VSS)，该设定电压(VSet)将驱动或拉氧原子或离子从氧化物或绝缘层(例如是HfO2)至该氧储存层(例如是钛)中，以形成TiOx层，在氧化物层或绝缘层中产生原始氧点位的空位及形成一或多个导电细丝或路径在氧化物层或绝缘层中，氧化物层或绝缘层变成导电层，并在RRAM单元位于低电阻状态“0”(LR)时。
依据导电理论，当该组电压偏置且连接或耦接至第一电极时，一MIM的电阻为一低电阻状态(LR)并为“0”状态，当该组电压偏置且连接或耦接至第二电极时，一MIM的电阻在高电阻时(HR)并为“1”状态，此二个电阻状态可使用在MIM RRAM单元的取读取。
本发明另一方面提供在标准商业化FPGA IC芯片中的一RRAM单元，其包括用于可编程交互连接线及/或用于LUTS的数据储存，在FPGA IC芯片中的二个互补MIMS(二个如说明书中公开的单一RRAM单元)，此型式的RRAM单元可命名为一补充RRAM单元(Complementary MRAM cell)，简称CRRAM，此二个MIMS经由堆栈而形成，其作为FPGA IC芯片朝上时(具有多个晶体管及金属交互连接线结构在硅基板上或上方)，从上至下分别包括第一电极/氧储存层/氧化层/第二电极，第一MIMS(F-MIMS)第一电极可连接或耦接至一第二MIMS(S-MIMS)第一电极，可替代方案，第一MIMS(F-MIMS)第二电极可连接或耦接至一第二MIMS(S-MIMS)第二电极，其它的替代方案，二个MIMSs可由堆栈方式而形成，其作为FPGAIC芯片朝上时(具有多个晶体管及金属交互连接线结构在硅基板上或上方)，从上至下分别包括第二电极/氧化层/氧储存层/第一电极，第一MIMS(F-MIMS)第一电极可连接或耦接至一第二MIMS(S-MIMS)第一电极，可替代方案，第一MIMS(F-MIMS)第二电极可连接或耦接至一第二MIMS(S-MIMS)第二电极，其连接或耦接至第一的电极的节点或端点为MIMS的节点F，及连接或耦接至第二电极的节点或端点为MIMS的节点S，可用F-MIMS及S-MIMS(如上所述的单一MIMS)使CRRAM可被编程或写入，在CRRAM(第一型式RRAM单元)单元中的F-MIMS及S-MIMS处在反极性中，也就是，当F-MIMS在HR状态时，S-MIMS在LR状态，及当F-MIMS在LT状态时，S-MIMS在HR状态，例如，在此案列中，假如用于F-MIMS及S-MIMS的所连接的节点连接或耦接至第一电极(F节点)时，CRRAM单元可写入“0”，经由连接S-MIMS及F-MIMs的F节点至一编程电压(Vp)及S-MIMS及F-MIMs的S节点至至接地参考电压Vss，S-MIMS编程为LR状态及F-MIMS编程为HR状态，该CRRAM位于[1,0]状态时，CRRAM的状态定义成“0”。CRRAM单元可写入“1”，经由连接S-MIMS及F-MIMs的S节点至一编程电压(Vp)及S-MIMs及F-MIMS的F节点至接地参考电压Vss，S-MIMS编程为HR状态及F-MIMS编程为LR状态，也就是，该CRRAM位于[0,1]状态时，CRRAM的状态定义成“1”。
本发明另一方面提供在标准商业化FPGA IC芯片中的CRRAM NVM单元，其更包括一反相器(inverter)或一中继器电路可被使用在校正上，当装置或FPGA IC芯片开启时，CRRAM NVM单元的恢复能力可以防止装置或FPGA芯片关闭时，由电荷泄漏所引起的数据错误。中继器包括二个相互串联的反相器，在CRRAM NVM芯片内储存的数据在电源开启后可被恢复至正确的状态，正此方法中，CRRAM NVM单元的输出连接或耦接至一反相器或一中继器的输入，及反相器或中继器的输出被使用在可编程交互连接线及/或用在LUTs的数据储存，在装置或FPGA芯片开启后，在电源启动过程中，在反相器或中继器的输出端，储存在CRRAMNVM单元的数据被恢复至的全电压摆幅，CRRAM NVM单元的位数据使用于FPGA IC芯片中交互连接线的编程或用在LUTs操作过程的数据储存。反相器的输出位与CRRAM NVM单元的输出位相反，而中继器的输出位与CRRAM NVM单元的输出位相同，以讨论电路及位数据的例子为目的情况下，中继器作为范列在以下说明中。
本发明另一方面提供一防止FGCMOS、CMRAM或CRRAM单元的待机防漏电流的电路，经由堆栈具有FGCMOS、CMRAM及CRRAM单元的一CMOS电路，用于FG CMOS,此CMOS电路的PMOS堆栈在上端的浮闸FG PMOS(PMOS的汲极连接至FG PMOS的源极)，CMOS电路的FG NMOS(NMOS的汲极连接至FG NMOS的源极)堆栈在下端的浮闸NMOS，NMOS的闸极连接或耦接至一控制信号及PMOS的闸极连接或耦接至控制信号的反相端(inverse)，此电路是具有堆栈CMOS的一FGCMOS，在读取期间，控制信号位于“1”时，PMOS及CMOS二者开开启导通，在读取模式之外的其它模式，例如待机模式，该控制信号位于“0”及NMOS及PMOS二者皆关闭导通。用于CMRAM,此CMOS电路的PMOS堆栈在上端的F-MTJ，CMOS电路的NMOS堆栈在下端的S-MTJ，NMOS的闸极连接或耦接至一控制信号及PMOS的闸极连接或耦接至控制信号的反相端(inverse)，此电路是具有堆栈CMOS的一CMRAM，在读取期间，控制信号位于“1”时，PMOS及CMOS二者开开启导通，在读取模式之外的其它模式，例如待机模式，该控制信号位于“0”及NMOS及PMOS二者皆关闭导通。用于CMRAM,此CMOS电路的PMOS堆栈在上端的F-MTJ(PMOS的汲极连接至F-MTJ的P节点)，CMOS电路的NMOS堆栈在下端的S-MTJ(NMOS的汲极连接至S-MOM的S节点)，NMOS的闸极连接或耦接至一控制信号及PMOS的闸极连接或耦接至控制信号的反相端(inverse)，此电路是具有堆栈CMOS的一CMRAM，在读取期间，控制信号位于“1”时，PMOS及CMOS二者开开启导通，在读取模式之外的其它模式，例如在待机模式，该控制信号位于“0”及NMOS及PMOS二者皆关闭导通。用于CRRAM,此CMOS电路的PMOS堆栈在上端的F-MIM，CMOS电路的NMOS堆栈在下端的S-MIM，NMOS的闸极连接或耦接至一控制信号及PMOS的闸极连接或耦接至控制信号的反相端(inverse)，此电路是具有堆栈CMOS的一CRRAM，在读取期间，控制信号位于“1”时，PMOS及CMOS二者开开启导通，在读取模式之外的其它模式，例如待机模式，该控制信号位于“0”及NMOS及PMOS二者皆关闭导通。
本发明另提供用于标准商业化逻辑运算器的一标准商业化FPGA IC芯片，标准商业化FPGA IC芯片包括多个逻辑区块，此逻辑区块包括(i)多个逻辑闸矩阵，其包括布尔逻辑运算器，例如是NAND电路、NOR电路、AND电路及(或)OR电路；(ii)寄存器(registers)或移位寄存器(shift registers)；(iii)多个计算单元，例如加法器电路及乘法和/或除法电路；(iv)LUTs及多工器。另外，布尔逻辑运算器、逻辑闸功能、某些计算、运算或处理可经由LUTs及(或)多个多工器执行。LUTs包括多个内存单元用于储存记忆数据或记忆处理结果或计算逻辑闸结果、运算结果、决策过程或操作结果、事件结果或活动结果。例如，LUTs可储存或记忆数据或结果在多个FGCMOS NVM、MRAM单元及RRAM单元内，其中FGCMOS NVM单元包括(i)多个FGCMOS NVM单元；(ii)具有反相器或中继器输出的FGCMOS单元(FGCMOS单元的输出连接或耦接至反相器或中继器的输入，如上所述在一电路的例子中选择一中继器电路，及位数据在以下段落中讨论)；或(iii)如上述说明中具有堆栈CMOS的FGCMOS单元，该MRAM单元包括(i)补充MRAM(CMRAM)单元，(ii)具有反相器或中继器输出的CMRAM CELL(CMRAMCELL的输出连接或耦接至反相器或中继器的输入，如上所述在一电路的例子中选择一中继器电路，及位数据在以下段落中讨论)；或(iii)如上述说明中具有堆栈CMOS的CMRAM CELL；而RRAM单元包括(i)补充RRAM(CRRAM)单元；(ii)具有反相器或中继器输出的CRRAM单元(CCRAM的输出连接或耦接至反相器或中继器的输入，如上所述在一电路的例子中选择一中继器电路，及位数据在以下段落中讨论)；或(iii)如上述说明中具有堆栈CMOS的CRRAM，该FGCMOS NVM单元、该MRAM单元或该RRAM单元可分布设置在FPGA芯片中，且是靠近或接近相对应逻辑区块内的多工器。另外，多个FGCMOS NVM单元、MRAM单元或RRAM单元可被设置在FPGA芯片内某一区域或位置的一FGCMOS NVM单元、MRAM单元或RRAM单元矩阵内，为了在FPGA芯片中分布位置的逻辑区块的多个选择多工器，多个FGCMOS NVM单元、MRAM单元或RRAM单元矩阵聚集或包括多个LUTs的FGCMOS NVM单元、MRAM单元或RRAM单元，多个FGCMOSNVM单元、MRAM单元或RRAM单元可被设置在FPGA芯片中某些多个区域中的一或多个FGCMOSNVM单元、MRAM单元或RRAM单元矩阵内；为了在FPGA芯片中分布位置的逻辑区块的多个选择多工器，每一FGCMOS NVM单元、MRAM单元或RRAM单元矩阵可聚集或包括多个LUTs的FGCMOSNVM单元、MRAM单元或RRAM单元。储存或锁存在每一FGCMOS NVM单元、MRAM单元或RRAM单元内的数据可输入至多工器内作为选择之用。FGCMOS NVM单元、MRAM单元或RRAM单元的输出连接或耦接至多工器。在FGCMOS NVM单元、MRAM单元或RRAM单元所储存的数据被作为LUTs使用。当输入一组指示或控制数据、请求或条件时，多工器会依据输入的指示或控制数据、请求或条件去选择储存或记忆在LUTs的FGCMOS、MRAM或RRAM单元内相对应的数据(或结果)。可使用下列所述的4输入NAND闸电路作为一操作器执行过程为一范例，此操作器包括多个LUTs及多个多工器：此4输入NAND闸电路包括4个输入及16个(或24个)可能相对应输出(结果)，经由多个LUTs及多个多工器执行相同功能的4输入NAND操作，其需要的电路包括：(i)一可储存及记忆16可能相对应输出(结果)的LUTs；(ii)一多工器被设计用来依据一特定4输入指示或控制数据集(例如,1,0,0,1)选择正确(相对应)的输出；也就是有16个输入数据(多工器的16个输入数据)及用于多工器的4个指示或控制数据，经由多工器依据4个指示或控制数据从16个储存数据选择一输出，一般而言，用于LUT及一多工器执行相同功能作为具有n输入的一操作器，该LUT可储存或记忆2n相对应的数据及结果、使用多工器从所记忆的2n个相对应的数据或结构依据一特定n-输入控制或指示数据选择一对的(相对应的)输出，而所记忆的2n相对应的数据及结果被记忆在或储存在2n个该内存单元，例如2n个FGCMOS NVM内存单元、MRAM内存单元或RRAM内存单元。
商业化标准FPGA IC芯片中的多个可编程互连接线包括多个位于多个可编程互连接线中间的多个交叉点开关，例如n条的金属线连接至多个交叉点开关的输入端，m条金属线连接至多个交叉点开关的输出端，其中该多个交叉点开关位于n条金属线与m条金属线之间。此些交叉点开关被设计成使每一条n金属线可经由编程方式连接至任一条m金属线，每一交叉点开关例如可包括一通过/不通电路，此通过/不通电路包括相成对的一n型晶体管及一p型的晶体管，其中之一条n金属线可连接至该通过/不通电路内的相成对n型晶体管及p型晶体管的源极端(source)，而其中之一条m金属线连接至该通过/不通电路内的相成对n型晶体管及p型晶体管的汲极端(drain)，交叉点开关的连接状态或不连接状态(通过或不通过)是由储存或锁存在一FGCMOS NVM单元、MRAM单元或RRAM单元内的数据(0或1)控制，FGCMOS NVM单元、MRAM单元及RRAM单元如上述说明，其中FGCMOS NVM单元包括(i)多个FGCMOS NVM单元；(ii)具有中继器输出的FGCMOS单元(FGCMOS单元的输出连接或耦接至中继器的输入)；或(iii)如上述说明中具有堆栈CMOS的FGCMOS单元，该MRAM单元包括(i)补充MRAM(CMRAM)单元，(ii)具有反相器或中继器输出的CMRAM CELL(CMRAM CELL的输出连接或耦接至反相器或中继器的输入，如上所述在一电路的例子中选择一中继器电路，及位数据在以下段落中讨论)；或(iii)如上述说明中具有堆栈CMOS的CMRAM CELL；而RRAM单元包括(i)补充RRAM(CRRAM)单元；(ii)具有反相器或中继器输出的CRRAM单元(CCRAM的输出连接或耦接至反相器或中继器的输入，如上所述在一电路的例子中选择一中继器电路，及位数据在以下段落中讨论)；或(iii)如上述说明中具有堆栈CMOS的CRRAM，多个FGCMOS NVM单元、MRAM单元及RRAM单元可分布在FPGA芯片且位于或靠近相对应的交叉点开关。另外，FGCMOS NVM单元、MRAM单元及RRAM单元可被设置在FPGA某些区块内的FGCMOS NVM单元、MRAM单元及RRAM单元矩阵内，其中FGCMOS NVM单元、MRAM单元及RRAM单元聚集或包括多个FGCMOS NVM单元、MRAM单元及RRAM单元用于控制在分布位置上的对应的交叉点开关。另外，FGCMOS NVM单元、MRAM单元及RRAM单元可被设置在FPGA某些多个区块内的多个FGCMOS NVM单元、MRAM单元及RRAM单元矩阵其中之一内，其中每一FGCMOS NVM单元、MRAM单元及RRAM单元矩阵聚集或包括多个FGCMOS NVM单元、MRAM单元及RRAM单元用于控制在分布位置上的对应的交叉点开关。在交叉点开关中的n型晶体管及p型晶体管二者的闸极分别连接或耦接至FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)及其反相的端点(位条)，FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)连接或耦接至在通过/不通开关电路内n型晶体管的闸极端，及FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)连接或耦接至在通过/不通开关电路内p型晶体管的闸极端，且在二者之间设有一反相器。在FGCMOS NVM单元、MRAM单元及RRAM单元所储存(编程)的数据连接至交叉点开关的节点上，且储存的数据是用来编程二金属线之间呈连接状态或不连接状态，当数据储存在FGCMOS NVM单元、MRAM单元及RRAM单元被编程为1，输出端(位)“1”连接至n型晶体管的闸极端，及其反相“0”节点(位条)连接至p型晶体管闸极时，此通过/不通过电路为”打开”状态，也就是二金属线与通过/不通过电路的二节点之间呈现连接状态。当数据储存在FGCMOS NVM单元、MRAM单元及RRAM单元为“0”时，输出端(位)“0”连接至n型晶体管闸极，及其反相“1”的节点(位条)则连接至p型晶体管闸极，此通过/不通过电路为”关闭”状态，也就是两条金属线与通过/不通过电路的两个节点之间呈现不连接状态。由于商业化标准FPGA IC芯片包括常规及重复闸极矩阵或区块、LUTs及多工器或可编程互连接线，就像是商业化标准的DRAM芯片、NAND快闪IC芯片，对于芯片面积例如大于50mm2或80mm2的制程具有非常高的合格率，例如是大于70％、80％、90％或95％。
另外，每一交叉点开关例如包括一二级逆变器(inverter/buffer)，其中的一条n金属线连接至通过/不通过电路中缓冲器的输入级的公共连接闸极端，而其中之一条m金属线连接至通过/不通过电路中缓冲器的一输出级的公共连接汲极端，此输出级是由一控制P-MOS与一控制N-MOS堆栈而成，其中控制P-MOS在顶端(位于Vcc与输出级逆变器的P-MOS的源极之间)，而控制N-MOS在底部(位于Vss与输出级逆变器的N-MOS的源极之间)。交叉点开关的连接状态或不连接状态(通过或不通过)是由FGCMOS NVM单元、MRAM单元及RRAM单元所储存的数据(0或1)所控制，多个FGCMOS NVM单元、MRAM单元及RRAM单元可分布在FPGA芯片且位于或靠近相对应的开关。另外，FGCMOS NVM单元、MRAM单元及RRAM单元可被设置在FPGA某些区块内的FGCMOS NVM单元、MRAM单元及RRAM单元矩阵内，其中FGCMOS NVM单元、MRAM单元及RRAM单元矩阵聚集或包括多个FGCMOS NVM单元、MRAM单元及RRAM单元用于控制在分布位置上的对应的交叉点开关。另外，FGCMOS NVM单元、MRAM单元及RRAM单元可被设置在FPGA许多多个区块内的FGCMOS NVM单元、MRAM单元及RRAM单元矩阵内，其中每一FGCMOS NVM单元、MRAM单元及RRAM单元矩阵聚集或包括多个FGCMOS NVM单元、MRAM单元及RRAM单元用于控制在分布位置上的对应的交叉点开关。在交叉点开关内的控制N-MOS晶体管及控制P-MOS晶体管二者的闸极分别连接或耦接至FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)及其反相端(位条)，FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)连接或耦接至通过/不通过开关电路的控制N-MOS晶体管闸极，而FGCMOS NVM单元、MRAM单元及RRAM单元的输出端(位)连接或耦接至通过/不通过开关电路的控制P-MOS晶体管闸极，且在二者之间具有一反相器。储存在FGCMOS NVM单元、MRAM单元及RRAM单元连接至交叉点开关的节点上，且储存的数据用来编程二金属线之间呈连接状态或不连接状态，当数据储存在FGCMOS NVM单元、MRAM单元及RRAM单元的数据”1时，其中为“1”的输出端(位)连接至控制N-MOS晶体管闸极，及在其反相端“0”则连接至控制P-MOS晶体管闸极时，此通过/不通过电路可让输入端的数据通过至输出端，也就是两条金属线与通过/不通过电路的两个节点之间呈现连接状态(实质上)。当数据储存在FGCMOS NVM单元、MRAM单元及RRAM单元被编程为“0”，为“0”的输出端(位)连接至控制N-MOS晶体管闸极，及其反相端“1”则连接至控制P-MOS晶体管闸极时，多个控制N-MOS晶体管与多个控制P-MOS晶体管为”关闭”状态，数据不能从输入端通过至输出端，也就是两条金属线与通过/不通过电路的两个节点之间呈现不连接状态。
另外，交叉点开关例如可包括多个多工器及多个开关缓冲器，此些多工器可依据储存在FGCMOS NVM单元、MRAM单元或RRAM单元内的数据从n条输入金属线中选择一个n输入数据，并将所选择的输入数据输出至开关缓冲器，此开关缓冲器依据储存在FGCMOS NVM单元、MRAM单元或RRAM单元内的数据决定让从多工器所输出的数据通过或不通过至开关缓冲器输出端所连接的(输出M条金属线其中之一)一金属线，此开关缓冲器包括一二级逆变器(缓冲器)，其中从多工器所选择的数据连接(输入)至缓冲器的一输入级的公共闸极端，而其中的一条金属线连接至缓冲器的一输出级的公共汲极端，此输出级逆变器是由一控制P-MOS与控制N-MOS堆栈而成，其中控制P-MOS在顶端(位于Vcc与输出级逆变器的P-MOS的源极之间)，而控制N-MOS在底部(位于Vss与输出级逆变器的N-MOS的源极之间)。开关缓冲器的连接状态或不连接状态(通过或不通过)是由FGCMOS NVM单元、MRAM单元或RRAM单元所储存的数据(0或1)所控制，FGCMOS NVM单元、MRAM单元或RRAM单元的输出端(位)连接或耦接至开关缓冲器电路的控制N-MOS晶体管闸极，而且也连接或耦接至开关缓冲器电路的控制P-MOS晶体管闸极，且在二者之间具有一反相器。，例如，多个金属线A及多个金属线B分别相交连接于一交叉点，其中分别将金属线A分割成金属线A1段及金属线A2段，将金属线B分别成金属线B1段及金属线B2段，交叉点开关可设置位于该交叉点，交叉点开关包括4对多工器及开关缓冲器，每一多工器具有3输入端及1输出端，也就是每一多工器可依据储存在2个FGCMOS NVM单元、MRAM单元或RRAM单元内的2位(bits)数据从3输入端选择其中之一作为输出端。每一开关缓冲器接收从相对应的多工器所输出数据及依据第三个FGCMOS NVM单元、MRAM单元或RRAM单元内的储存第三个位数据决定是否让接收的数据通过或不通过，交叉点开关设置位于金属线A1段、金属线A2段、金属线B1段及金属线B2段之间，此交叉点开关包括4对多工器/开关缓冲器：(1)第一多工器的3个输入端可能是金属线A1段、金属线B1段及金属线B2段，对于多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“0”，第一多工器选择金属线A1段为输入端，金属线A1段连接至一第一开关缓冲器的输入端。对于第1开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A1段的数据通过输入至金属线A2段，对于第1开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A1段的数据不能通过至金属线A2段。对于第一多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“1”及“0”时，第一多工器选择金属线B1段，而金属线B1段连接至第一开关缓冲器的输入端，对于第一开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B1段的数据通过输入至金属线A2段，对于第一开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B1段的数据不能通过至金属线A2段。对于第一多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“1”时，第一多工器选择金属线B2段，而金属线B2段连接至第一开关缓冲器的输入端，对于第一开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B2段的数据通过输入至金属线A2段，对于第一开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B2段的数据不能通过至金属线A2段。(2)第一多工器的3个输入端可能是金属线A2段、金属线B1段及金属线B2段，对于第二多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“0”，第二多工器选择金属线A2段为输入端，金属线A2段连接至一第二开关缓冲器的输入端。对于第2开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A2段的数据通过输入至金属线A1段，对于第2开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A2段的数据不能通过至金属线A1段。对于第二多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“1”及“0”时，第二多工器选择金属线B1段，而金属线B1段连接至第二开关缓冲器的输入端，对于第二开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B1段的数据通过输入至金属线A1段，对于第二开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B1段的数据不能通过至金属线A1段。对于第二多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“1”时，第二多工器选择金属线B2段，而金属线B2段连接至第二开关缓冲器的输入端，对于第二开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B2段的数据通过输入至金属线A1段，对于第二开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B2段的数据不能通过至金属线A1段。(3)第三多工器的3个输入端可能是金属线A1段、金属线A2段及金属线B2段，对于第二多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“0”，第三多工器选择金属线A1段为输入端，金属线A1段连接至一第三开关缓冲器的输入端。对于第3开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A1段的数据通过输入至金属线B1段，对于第3开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A1段的数据不能通过至金属线B1段。对于第三多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“1”及“0”时，第三多工器选择金属线A2段，而金属线A2段连接至第三开关缓冲器的输入端，对于第三开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A2段的数据通过输入至金属线B1段，对于第三开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A2段的数据不能通过至金属线B1段。对于第三多工器，假如FGCMOSNVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“1”时，第三多工器选择金属线B2段，而金属线B2段连接至第三开关缓冲器的输入端，对于第三开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B2段的数据通过输入至金属线B1段，对于第三开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B2段的数据不能通过至金属线B1段。(4)第四多工器的3个输入端可能是金属线A1段、金属线A2段及金属线B1段，对于第四多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“0”，第四多工器选择金属线A1段为输入端，金属线A1段连接至一第四开关缓冲器的输入端。对于第4开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A1段的数据通过输入至金属线B2段，对于第4开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A1段的数据不能通过至金属线B2段。对于第四多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“1”及“0”时，第四多工器选择金属线A2段，而金属线A2段连接至第四开关缓冲器的输入端，对于第四开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线A2段的数据通过输入至金属线B2段，对于第四开关缓冲器，假如FGCMOSNVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线A2段的数据不能通过至金属线B2段。对于第四多工器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的2位数据为“0”及“1”时，第四多工器选择金属线B1段，而金属线B1段连接至第四开关缓冲器的输入端，对于第四开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“1”时，金属线B1段的数据通过输入至金属线B2段，对于第四开关缓冲器，假如FGCMOS NVM单元、MRAM单元或RRAM单元储存的位数据为“0”时，金属线B1段的数据不能通过至金属线B2段。在此种情况下，交叉点开关是双向的，且此交叉点开关具有4对多工器/开关缓冲器，每一对多工器/开关缓冲器被储存在FGCMOS NVM单元、MRAM单元或RRAM单元内的3位数据控制，对于交叉点开关共需要FGCMOS NVM单元、MRAM单元或RRAM单元的12位数据，FGCMOS NVM单元、MRAM单元或RRAM单元可分布设置在FPGA芯片上，且位于或靠近相对应的交叉点开关及/或开关缓冲器。另外，FGCMOS NVM单元、MRAM单元或RRAM单元可被设置在FPGA某些区块内的FGCMOSNVM单元、MRAM单元或RRAM单元矩阵内，其中FGCMOS NVM单元、MRAM单元或RRAM单元聚集或包括多个FGCMOS NVM单元、MRAM单元或RRAM单元用于控制在分布位置上的对应的交叉点开关。另外，FGCMOS NVM单元、MRAM单元或RRAM单元可被设置在FPGA多个某些多个区块内的多个SRAM矩阵其中之一内，其中每一FGCMOS NVM单元、MRAM单元或RRAM单元矩阵聚集或包括多个FGCMOS NVM单元、MRAM单元或RRAM单元用于控制在分布位置上的相对应的交叉点开关。
商业化标准FPGA芯片的可编程互连接线包括位于互连接金属线中间(或之间)一(或多个)多工器，此多工器每一FGCMOS NVM单元、MRAM单元或RRAM单元中储存的数据从n条金属互连接线中选择连接一条金属互连接线连接至多工器的输出端，例如，金属互连接线数目n＝16，4位数据的每一FGCMOS NVM单元、MRAM单元或RRAM单元需要选择连接多工器的16输入端的16条金属互连接线任一条，并将所选择的金属互连接线连接或耦接至一连接至多工器输出端的一金属互连接线，从16条输入端选择一数据耦接、通过或连接至多工器输出端连接的金属线。
本发明另一方面公开商业化标准逻辑运算驱动器在一多芯片封装内，此多芯片封装包括商业化标准多个FPGA IC芯片，其中非挥发性内存IC芯片用于使用不同应用所需编程的逻辑计算及(或)运算功能，而商业化标准多个FPGA IC芯片分别为裸片类型、单一芯片封装或多个芯片封装，每一商业化标准多个FPGA IC芯片可具有共同标准特征或规格；(1)逻辑区块数目、或运算器数目、或门极数目、或密度、或容量或尺寸大小，此逻辑区块数目、或运算器数量可大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的逻辑区块数厘或运算器数量。逻辑闸极数目可大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的逻辑闸极数目；(2)连接至每一逻辑区块或运算器的输入端的数目可大于或等于4、8、16、32、64、128或256；(3)电源电压：此电压可介于0.2伏特(V)至2.5V之间、0.2V至2V之间、0.2V至1.5V之间、0.1V至1V之间、0.2V至1V之间，或小于或低于或等于2.5V、2V、1.8V、1.5V或1V；(4)I/O接垫在芯片布局、位置、数量及功能。由于FPGA芯片是商业化标准IC芯片，FPGA芯片在设计或产品数量可大量减少，因此，使用在先进半导体技术制造时所需的昂贵光罩或光罩组可大幅减少。例如，针对一特定技术可减少至3至20组光罩、3至10组光罩或3至5组光罩，因此NRE及制造的支出可大幅的降低。针对少量的芯片设计或产品，可经由少量的设计及产品使制造程序可被调整或优化，使其达到非常高的芯片制造合格率。这样的方式类似现在的先进商业化标准DRAM、或NAND闪存设计及制造程序。此外，芯片库存管理变得简单、高效率，因此可使FPGA芯片交货时间变得更短，成本效益更高。
本发明另一方面公开商业化标准逻辑运算驱动器在一多芯片封装，此多芯片封装包括多个商业化标准FPGA IC芯片，其中非挥发性内存IC芯片用于使用不同应用所需编程的逻辑计算及(或)运算功能，而多个商业化标准FPGA IC芯片分别为裸片类型、单一芯片封装或多个芯片封装，商业化标准逻辑运算驱动器可具有共同标准特征或规格；(1)商业化标准逻辑运算驱动器的逻辑区块数目、或运算器数目、或门极数目、或密度、或容量或尺寸大小，此逻辑区块数目、或运算器数量可大于或等于32K、64K、256K、512K、1M、4M、16M、64M、256M、1G、4G或8G的逻辑区块数厘或运算器数量。逻辑闸极数目可大于或等于128K、256K、512K、1M、4M、16M、64M、256M、1G、4G、8G、16G、32G或64G的逻辑闸极数目；(2)电源电压：此电压可介于0.2V至12V之间、0.2V至10V之间、0.2V至7V之间、0.2V至5V之间、0.2V至3V之间、0.2V至2V之间、0.2V至1.5V之间、0.2V至1V之间；(3)I/O接垫在商业化标准逻辑运算驱动器的多芯片封装布局、位置、数量及功能，其中逻辑运算驱动器可包括I/O接垫、金属柱或凸块，连接至一或多数(2、3、4或大于4)的USB端口、一或多个IEEE多个单层封装挥发性内存驱动器4端口、一或多个以太端口、一或多个音源端口或串连端口，例如RS-32或COM端口、无线收发I/O端口、及/或蓝牙信号收发端口等。逻辑运算驱动器也可包括通讯、连接或耦接至内存碟的I/O接垫、金属柱或凸块，连接至SATA端口、或PCIs端口，由于逻辑运算驱动器可商业化标准生产，使得产品库存管理变得简单、高效率，因此可使逻辑运算驱动器交货时间变得更短，成本效益更高。
另一方面本发明公开商业化标准逻辑运算驱动器在一多芯片封装，其包括一专用控制芯片，此专用控制芯片被设计用来实现及制造各种半导体技术，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者，此专用控制芯片可使用先前半导体技术，例如先进于或等于、以下或等于40nm、20nm或10nm。此专用控制芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化标准FPGA IC芯片封装上。使用在专用控制芯片的晶体管可以是FINFET、全空乏绝缘上覆硅(Fully depletedsilicon-on-insulator，FDSOI)的MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET。使用在专用控制芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如专用控制芯片是使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管；或是专用控制芯片是使用FDSOI MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。此专用控制芯片的功能有：(1)从外部逻辑运算器下载编程软件原始码至至在商业化标准FPGA芯片的可编程交互连接线的多个FGCMOS NVM单元、MRAM单元或RRAM单元内。或者，来自逻辑运算器以外的可编程软件原始码在取得进入在商业化标准FPGA芯片上的可编程互连接线的FGCMOS NVM单元、MRAM单元或RRAM单元之前可经由专用控制芯片中的一缓冲器或驱动器。专用控制芯片的驱动器可将来自逻辑运算器以外的数据锁存以及增加数据的带宽。例如，来自逻辑运算器以外的数据带宽(在标准SATA)为1位，该驱动器可锁存此1位数据在驱动器中每一多个SRAM单元内，及将储存或锁存在多个并联SRAM单元且同时增加数据带宽，例如等于或大于4位带宽、8位带宽、16位带宽、32位带宽或64位带宽，另一例子，来自逻辑运算器以外的数据位带宽为32位(在标准PCIs类型下)，缓冲器可增加数据位带宽至大于或等于64位带宽、128位带宽或256位带宽，在专用控制芯片的驱动器可将来自逻辑运算器以外的数据信号放大；(3)作为一使用者应用的输入/输出信号；(4)电源管理；(5)下载来自逻辑运算器以外的数据至商业化标准FPGA芯片中的LUTs的FGCMOS NVM单元、MRAM单元或RRAM单元内，此外，来自逻辑运算器以外的数据在取得进入在商业化标准FPGA芯片上的LUTs的FGCMOS NVM单元、MRAM单元或RRAM单元之前可经由专用控制芯片中的一缓冲器或驱动器。专用控制芯片的驱动器可将来自逻辑运算器以外的数据锁存以及增加数据的带宽。例如，来自非挥发性芯片的数据带宽(在标准SATA)为1位，该驱动器可锁存此1位数据在驱动器中每一多个SRAM单元内，及将储存或锁存在多个并联SRAM单元且同时增加数据带宽，例如等于或大于4位带宽、8位带宽、16位带宽、32位带宽或64位带宽，另一例子，来自逻辑运算器以外的数据位带宽为32位(在标准PCIs类型下)，缓冲器可增加数据位带宽至大于或等于64位带宽、128位带宽或256位带宽，在专用控制芯片的驱动器可将来自逻辑运算器以外的数据信号放大。
本发明另一方面公开在多芯片封装内的商业化标准逻辑运算驱动器更包括一专用I/O芯片，此专用I/O芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此专用I/O芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化标准FPGA IC芯片封装上。使用在专用I/O芯片的晶体管可以是全空乏绝缘上覆硅(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET。使用在专用I/O芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如专用I/O芯片是使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管；或是专用I/O芯片使用FDSOI MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。专用I/O芯片所使用的电源电压可大于或等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而在同一逻辑驱动器内的商业化标准FPGA IC芯片所使用的电源电压可小于或等于2.5V、2V、1.8V、1.5V或1V。在专用I/O芯片所使用的电源电压可与同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装不同，例如，专用I/O芯片可使用的电源电压为4V，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装所使用用的电源电压为1.5V，或专用IC芯片所使用的电源电压为2.5V，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装所使用用的电源电压为0.75V。使用在专用I/O芯片内的场效应晶体管(Field-Effect-Transistors(FETs))的闸极的氧化物层(物理)厚度可大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而使用在逻辑运算驱动器的商业化标准FPGAIC芯片封装内的FETs中闸极氧化物(物理)厚度可小于4.5nm、4nm、3nm或2nm。使用在专用I/O芯片中的FETs闸极氧化物厚度可与使用在同一辑运算驱动器中的商业化标准FPGA IC芯片封装内的FETs中闸极氧化物厚度不同，例如，专用I/O芯片中的FETs闸极氧化物厚度为10nm，而使用在同一辑运算驱动器中的商业化标准FPGA IC芯片封装内的FETs中闸极氧化物厚度为3nm，或是专用I/O芯片中的FETs闸极氧化物厚度为7.5nm，而使用在同一辑运算驱动器中的商业化标准FPGA IC芯片封装内的FETs中闸极氧化物厚度为2nm。专用I/O芯片为逻辑驱动器提供多个输入端、多个输出端及ESD保护器，此专用I/O芯片提供：(i)巨大的多个驱动器、多个接收器或与外界通讯用的I/O电路；(ii)小型的多个驱动器、多个接收器或与逻辑驱动器内的多个芯片通讯用的I/O电路。多个驱动器、多个接收器或与外界通讯用的I/O电路的驱动能力、负载、输出电容或输入电容大于在逻辑驱动器内的小型的多个驱动器、多个接收器或与逻辑驱动器内的多个芯片通讯用的I/O电路。多个驱动器、多个接收器或与外界通讯用的I/O电路具有驱动能力、负载、输出电容或输入电容可介于2pF与100pF之间、2pF与50pF之间、2pF与30pF之间、2pF与20pF之间、2pF与15pF之间、2pF与10pF之间、2pF与5pF之间，或大于2pF、5pF、10pF、15pF或20pF。小型的多个驱动器、多个接收器或与逻辑驱动器内的多个芯片通讯用的I/O电路的驱动能力、负载、输出电容或输入电容可介于0.1pF与10pF之间、0.1pF与5pF之间、0.1pF与2pF之间，或小于10pF、5pF、3pF、2pF或1pF。专用I/O芯片上的ESD保护器尺寸是大于同一逻辑驱动器中的商业化标准FPGA IC芯片中的ESD保护器尺寸，在大的专用I/O芯片中的ESD保护器尺寸可介于0.5pF与20pF之间、0.5pF与15pF之间、0.5pF与10pF之间、0.5pF与5pF之间或0.5pF与2pF之间，或大于0.5pF、1pF、2pF、3pF、5pF或10pF，例如，一双向I/O(或三态)接垫、I/O电路可使用在大型I/O驱动器或接收器、或用于与外界通讯(逻辑驱动器之外)通讯的用的I/O电路可包括一ESD电路、一接收器及一驱动器，且具有输入电容或输出电容可介于2pF与100pF之间、2pF与50pF之间、2pF与30pF之间、2pF与20pF之间、2pF与15pF之间、2pF与10pF之间或2pF与5pF之间，或大于2pF、5pF、10pF、15pF或20pF。例如，一双向I/O(或三态)接垫、I/O电路可使用在小型I/O驱动器或接收器、或用于与逻辑驱动器内的多个芯片通讯用的I/O电路可包括一ESD电路、一接收器及一驱动器，且具有输入电容或输出电容可介于0.1pF与10pF之间、0.1pF与5pF之间、0.1pF与2pF之间，或小于10pF、5pF、3pF、2pF或1pF。
在标准商用化逻辑运算器中多芯片封装的专用I/O芯片(或多个芯片)可包括一缓冲器及(或)驱动器电路作为：(1)下载来自逻辑运算器以外的编程软件原始码至在商业化标准FPGA芯片上的可编互连接线FGCMOS NVM单元、MRAM单元或RRAM单元。来自逻辑运算器以外的可编程软件原始码在取得进入在商业化标准FPGA芯片上的可编程互连接线的FGCMOS NVM单元、MRAM单元或RRAM单元之前可经由专用I/O芯片中的一缓冲器或驱动器。专用I/O芯片的驱动器可将来自逻辑运算器以外的数据锁存以及增加数据的带宽。例如，来自逻辑运算器以外的数据带宽(在标准SATA)为1位，该驱动器可锁存此1位数据在驱动器中每一多个SRAM单元内，及将储存或锁存在多个并联SRAM单元且同时增加数据带宽，例如等于或大于4位带宽、8位带宽、16位带宽、32位带宽或64位带宽，另一例子，来自逻辑运算器以外的数据位带宽为32位(在标准PCIs类型下)，缓冲器可增加数据位带宽至大于或等于64位带宽、128位带宽或256位带宽，在专用I/O芯片的驱动器可将来自逻辑运算器以外的数据信号放大；(2)下载来自逻辑运算器以外的数据至商业化标准FPGA芯片中的LUTs的FGCMOS NVM单元、MRAM单元或RRAM单元内，来自逻辑运算器以外的的数据在取得进入在商业化标准FPGA芯片上的LUTs的FGCMOS NVM单元、MRAM单元或RRAM单元之前可经由专用I/O芯片中的一缓冲器或驱动器。专用I/O芯片的驱动器可将来自逻辑运算器以外的数据锁存以及增加数据的带宽。例如，来自逻辑运算器以外的数据带宽(在标准SATA)为1位，该驱动器可锁存此1位数据在驱动器中每一多个SRAM单元内，及将储存或锁存在多个并联SRAM单元且同时增加数据带宽，例如等于或大于4位带宽、8位带宽、16位带宽、32位带宽或64位带宽，另一例子，来自逻辑运算器以外的数据位带宽为32位(在标准PCIs类型下)，缓冲器可增加数据位带宽至大于或等于64位带宽、128位带宽或256位带宽，在专用I/O芯片的驱动器可将来自逻辑运算器以外的数据信号放大。
商业化标准逻辑驱动器中的多芯片封装的专用I/O芯片(或多个芯片)包括I/O电路或多个接垫(或多个微铜金属柱或凸块)作为连接或耦接至一或多个USB端口、一或多个IEEE多个单层封装挥发性内存驱动器4端口、一或多个以太网络端口、一或多个音源端口或串接端口，例如是RS-232或COM端口、无线信号收发I/Os及(或)蓝牙信号收发端口，此专用I/O芯片包括多个I/O电路或多个接垫(或多个微铜金属柱或凸块)作为连接或耦接至SATA端口或PCIs的端口，作为通讯、连接或耦接至内存碟之用。
本发明另一方面公开在多芯片封装内的商业化标准逻辑运算驱动器更包括一专用控制芯片及一专用I/O芯片，此专用控制芯片及专用I/O芯片在单一芯片上所提供功能如上述所公开的内容相同，此专用控制芯片及专用I/O芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此专用控制芯片及专用I/O芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化标准FPGA IC芯片封装上。使用在专用控制芯片及专用I/O芯片的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在专用控制芯片及专用I/O芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGAIC芯片封装不同的，例如专用控制芯片及专用I/O芯片使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管，或是专用控制芯片及专用I/O芯片使用FDSOI MOSFET，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET，针对在I/O芯片内的多个小型I/O电路，也就是小型驱动器或接收器、及大型I/O电路，也就是大型驱器或接收器皆可应用上述所公开的专用控制芯片及专用I/O芯片的规范及内容。
在逻辑运算驱动器中的多个芯片之间的通讯及逻辑运算驱动器与外部或外界(逻辑运算驱动器之外)之间的通讯的公开内容如下：(1)专用控制及I/O芯片可直接与其它芯片或逻辑运算驱动器内的芯片通讯，及专用I/O芯片也可直接与外部电路或外界电路(逻辑运算驱动器之外)直接通讯，专用控制及I/O芯片包括二种多个I/O电路类型，一种类型具有大的驱动能力、大的负载、大的输出电容或大的输入电容作为与逻辑运算驱动器之外的外部电路或外界电路通讯，而另一类型具有小的驱动能力、小的负载、小的输出电容或小的输入电容可直接与逻辑运算驱动器内的其它芯片或多个芯片通讯；(2)多个FPGA IC芯片可单一直接与逻辑运算驱动器内的其它芯片或多个芯片通讯，但是不与逻辑运算驱动器之外的外部电路或外界电路通讯，其中多个FPGA IC芯片内的控制及I/O电路可间接与逻辑运算驱动器之外的外部电路或外界电路经由专用控制及I/O芯片中的I/O电路通讯，其中专用I/O芯片中的I/O电路的驱动能力、负载、输出电容或输入电容明显大于多个FPGA IC芯片中的I/O电路，上文中”对象X直接与对象Y通讯”意即是对象X(例如是逻辑运算驱动器中的第一芯片)直接与对象Y通讯或耦接不需要经由或通过逻辑运算驱动器中的任一芯片。上文中”对象X不直接与对象Y通讯”意即是对象X(例如逻辑运算驱动器中的第一芯片)可经由逻辑运算驱动器中的任一芯片中多个芯片与对象Y间接地通讯或耦接，而”对象X不与对象Y不通讯”意即是对象X(例如是逻辑运算驱动器中的第一芯片)不直接或间接与对象Y通讯或耦接。
本发明另一方面公开在多芯片封装内的商业化标准逻辑运算驱动器，商业化标准逻辑运算驱动器包括多个商业化标准FPGA IC芯片、专用控制芯片及专用I/O芯片，经由现场编程用在使用各种不同应用需要的逻辑、计算及(或)处理功能，逻辑运算驱动器内的多个芯片之间的通讯及逻辑运算驱动器内的每一芯片与逻辑运算驱动器之外的外部电路或外界电路之间的通讯如以下所示：(1)专用I/O芯片直接与逻辑运算驱动器内的其它芯片或多个芯片通讯，也可与逻辑运算驱动器之外的外部电路或外界电路通讯，此专用I/O芯片包括多个I/O电路的二种类型，一种类型具有大的驱动能力、大的负载、大的输出电容或大的输入电容作为与逻辑运算驱动器之外的外部电路或外界电路通讯，而另一类型具有小的驱动能力、小的负载、小的输出电容或小的输入电容可直接与逻辑运算驱动器内的其它芯片或多个芯片通讯；(2))多个FPGA IC芯片可单一直接与逻辑运算驱动器内的其它芯片或多个芯片通讯，但是不与逻辑运算驱动器之外的外部电路或外界电路通讯，其中多个FPGA IC芯片内的I/O电路可间接与逻辑运算驱动器之外的外部电路或外界电路经由专用I/O芯片中的I/O电路，其中专用I/O芯片中的I/O电路的驱动能力、负载、输出电容或输入电容明显大于多个FPGA IC芯片中的I/O电路，其中多个FPGA IC芯片中的I/O电路；，其中多个FPGAIC芯片中的其中之一的I/O(芯片外)电路(例如，输入或输出电容小于2pF)连接或耦接至专用I/O芯片的巨大的或大的I/O电路(例如，输入或输出电容大于3pF)，用于与逻辑驱动器的外部或外界电路通讯；(3)专用控制芯片只单独与逻辑运算驱动器内的其它芯片或多个芯片通讯，但不与逻辑运算驱动器之外的外部电路及/或外界电路通讯，其中一或多个非挥发性内存IC芯片中的一I/O电路可间接与逻辑运算驱动器之外的外部电路或外界电路经由专用I/O芯片中的I/O电路通讯，其中专用I/O芯片中的I/O电路的驱动能力、负载、输出电容或输入电容明显大于专用控制芯片中的I/O电路，此外，专用控制芯片可直接与逻辑运算驱动器的其它芯片或多个芯片通讯，也可与逻辑运算驱动器之外的外部电路或外界电路通讯。”对象X直接与对象Y通讯”、”对象X不直接与对象Y通讯”及”对象X不与对象Y通讯”等叙述文字，己公开于及定义于之前段落的内容中，此些叙述文字具有相同的意义。上文中”对象X直接与对象Y通讯”意即是对象X(例如是逻辑运算驱动器中的第一芯片)直接与对象Y通讯或耦接不需要经由或通过逻辑运算驱动器中的任一芯片。上文中”对象X不直接与对象Y通讯”意即是对象X(例如逻辑运算驱动器中的第一芯片)可经由逻辑运算驱动器中的任一芯片中多个芯片与对象Y间接地通讯或耦接，而”对象X不与对象Y不通讯”意即是对象X(例如是逻辑运算驱动器中的第一芯片)不直接或间接与对象Y通讯或耦接。
本发明另一方面公开一开发工具包或工具，作为一使用者或开发者使用(经由)商业化标准逻辑运算驱动器实现一创新技术或应用技术，具有创新技术、新应用概念或想法的使用者或开发者可购买商业化标准逻辑运算驱动器及使用相对应开发工具包或工具进行开发，或软件原始码或程序撰写而加载至商业化标准逻辑运算驱动器中的FGCMOS NVM单元、MRAM单元或RRAM单元中，以作为实现他(或她)的创新技术或应用概念想法。
本发明另一方面公开在一多芯片封装中的逻辑运算驱动器类型，逻辑运算驱动器类型更包括一创新的ASIC芯片或COT芯片(以下简称IAC)，作为知识产权(IntellectualProperty(IP))电路、特殊应用(,Application Specific(AS))电路、模拟电路、混合信号(mixed-mode signal)电路、射频(RF)电路及(或)收发器、接收器、收发电路等。IAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此IAC芯片可以使用先进于或等于、以下或等于40nm、20nm或10nm。此IAC芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化标准FPGA IC芯片封装上。此IAC芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内商业化标准FPGA IC芯片封装上。使用在IAC芯片的晶体管可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常规的MOSFET。使用在IAC芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如IAC芯片是使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管；或是IAC芯片是使用FDSOI MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。IAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本比现有或常规的ASIC或COT芯片使用先进IC制程或下一制程世代设计及制造上便宜，例如比30nm、20nm或10nm的技术更先进的技术便宜。使用先进IC制程或下一制程世代设计一现有或常规的ASIC芯片或COT芯片，例如，比30nm、20nm或10nm的技术设计，需超过美金5百万元、美金一千万元、美金2千万元或甚至超过美金5千万元或美金1亿元。如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器(包括IAC芯片)设计实现相同或相似的创新或应用，及使用较旧的或较不先进的技术或制程世代可将此NRE成本费用降低小于美金1仟万元、美金7百万元、美金5百万元、美金3百万元或美金1百万元。
对于相同或类似的创新技术或应用，与现有常规逻辑运算ASIC IC芯片及COT IC芯片的开发比较，开发IAC芯片的NRE成本可被降低大于2倍、5倍、10倍、20倍或30倍。
本发明另一方面公开在多芯片封装中的逻辑运算驱动器类型可包括整合上述专用控制芯片及IAC芯片功能的单一专用控制及IAC芯片(以下简称DCIAC芯片)，DCIAC芯片现今包括控制电路、智能产权电路、特殊应用(AS)电路、模拟电路、混合信号电路、RF电路及(或)信号发射电路、信号收发电路等，DCIAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此外，DCIAC芯片可以使用先进于或等于、以下或等于40nm、20nm或10nm。此DCIAC芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内多个商业化标准FPGA IC芯片上。使用在DCIAC芯片的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在DCIAC芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如DCIAC芯片是使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。或是DCIAC芯片使用FDSOI MOSFET，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。DCIAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本比现有或常规的ASIC或COT芯片使用先进IC制程或下一制程世代设计及制造上便宜，例如比30nm、20nm或10nm的技术更先进的技术便宜。使用先进IC制程或下一制程世代设计一现有或常规的ASIC芯片或COT芯片，例如，比30nm、20nm或10nm的技术设计，需超过美金5百万元、美金一千万元、美金2千万元或甚至超过美金5千万元或美金1亿元。若使用逻辑运算驱动器(包括DCIAC芯片芯片)设计实现相同或相似的创新或应用，及使用较旧的或较不先进的技术或制程世代可将此NRE成本费用降低小于美金1仟万元、美金7百万元、美金5百万元、美金3百万元或美金1百万元。对于相同或类似的创新技术或应用，与现有常规逻辑运算ASIC IC芯片及COT IC芯片的开发比较，开发DCIAC芯片的NRE成本可被降低大于2倍、5倍、10倍、20倍或30倍。
本发明另一方面公开在多芯片封装中的逻辑运算驱动器类型可包括整合上述专用控制芯片、专用I/O芯片及IAC芯片功能的单一专用控制、控制及IAC芯片(以下简称DCDI/OIAC芯片)，DCDI/OIAC芯片包括控制电路、智能产权电路、特殊应用(AS)电路、模拟电路、混合信号电路、RF电路及(或)信号发射电路、信号收发电路等，DCDI/OIAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。DCDI/OIAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，此外，DCDI/OIAC芯片可以使用先进于或等于、以下或等于40nm、20nm或10nm。此DCIAC芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内多个商业化标准FPGA IC芯片上。使用在DCDI/OIAC芯片的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在DCDI/OIAC芯片的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如DCDI/OIAC芯片是使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管，或是DCDI/OIAC芯片是使用FDSOI MOSFET，而在同一逻辑运算驱动器内的商业化标准FPGAIC芯片封装可使用FINFET。DCDI/OIAC芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本比现有或常规的ASIC或COT芯片使用先进IC制程或下一制程世代设计及制造上便宜，例如比30nm、20nm或10nm的技术更先进的技术便宜。使用先进IC制程或下一制程世代设计一现有或常规的ASIC芯片或COT芯片，例如，比30nm、20nm或10nm的技术设计，需超过美金5百万元、美金一千万元、美金2千万元或甚至超过美金5千万元或美金1亿元。例如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器(包括DCDI/OIAC芯片)设计实现相同或相似的创新或应用，及使用较旧的或较不先进的技术或制程世代可将此NRE成本费用降低小于美金1仟万元、美金7百万元、美金5百万元、美金3百万元或美金1百万元。对于相同或类似的创新技术或应用，与现有常规逻辑运算ASIC IC芯片及COT IC芯片的开发比较，开发DCDI/OIAC芯片的NRE成本可被降低大于2倍、5倍、10倍、20倍或30倍。
本发明另外公开一种将现有逻辑ASIC芯片或COT芯片硬件产业模式经由逻辑运算驱动器改变成一软件产业模式。在同一创新及应用上，逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的常规ASIC芯片或常规COT IC芯片好或相同，现有的ASIC芯片或COT IC芯片的设计公司或供货商可变成软件开发商或供货商，而仅使用旧的或较不先进的半导体技术或制程世代设计如上述的IAC芯片、DCIAC芯片或DCDI/OIAC芯片，关于此方面的公开，可能是(1)设计及拥有IAC芯片、DCIAC芯片或DCDI/OIAC芯片；(2)从第三方采购祼晶类型或封装类型的多个商业化标准FPGA芯片；(3)设计及制造(可以外包此制造工作给制造提供者的一第三方)内含有自有拥有的IAC芯片、DCIAC芯片或DCI/OIAC芯片的逻辑运算驱动器；(3)为了创新技术或新应用需求安装内部开发软件至逻辑运算驱动器内的FGCMOSNVM单元、MRAM单元或RRAM单元内；及(或)(4)卖己安装程序的逻辑运算驱动器给他们的客户，在此情况下，他们仍可贩卖硬件，此硬件不用使用先进半导体技术的设计及制造的ASICIC芯片或COT IC芯片，例如比30nm、20nm或10nm的技术更先进的技术。他们可针对所期望的应用撰写软件原始码进行逻辑运算驱动器中的多个商业化标准FPGA芯片编程，期望的应用例如是人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。
本发明另一方面公开在逻辑运算驱动器中使用的商业化标准FPGA IC芯片，使用先进半导体技术或先进世代技术设计及制造的商业化标准FPGA芯片，其技术世代例如是22nm、20nm、16nm、12nm、10nm、7nm、5nm或3nm技术世代的技术，或是制程技术世代于先进于或等于30nm、20nm或10nm以下的技术，多个商业化标准FPGA IC芯片由以下段落中公开制造过程的步骤：
(1)提供一半导体基板(例如一硅基板)或一绝缘层上覆硅(Silicon-on-Insulator；SOI)基板，其中晶圆的形式及尺寸例如是8吋、12吋或18吋，多个晶体管经由先进半导体技术或新世代技术晶圆制程技术形成在基板表面，晶体管可能是FINFET、FDSOIMOSFET、PDSOI MOSFET或常规的MOSFET，形成晶体管的程序可被用于在FGCMOS NVM单元中的MOSFET晶体管(例如用于逻辑闸、多工器、控制电路等)、FG NMOS及FG PMOS，另外一双闸极氧化物程序的一厚氧化物可形成在用于编程的高电压及抺除控制电路上；(2)经由晶圆制程在基板(或芯片)表面上或含有晶体管的层面上形成一第一交互连接线结构(FirstInterconnection Scheme in,on or of the Chip(FISC))，此FISC包括多个交互连接线金属层，在多个交互连接线金属层之间具有一金属间介电层，此FISC结构可经由执行一单一镶嵌铜制程及(或)一双镶嵌铜制程而形成，例如，在多个交互连接线金属层中一交互连接线金属层中的金属线可经由单一镶嵌铜制程形成，如下步骤如示：(1)提供一第一绝缘介电层(可以是一金属间介电层位于暴露通孔金属层或暴露在外的金属接垫、金属线或交互连接线的上表面)，第一绝缘介电层的最顶层例如可以是一低介电系数(Low K)介电层，例如是一碳基氧化硅(SiOC)层；(2)例如以化学气相沉积(Chemical Vapor Deposition(CVD))方法沉积一第二绝缘介电层在整个晶圆上或在第一绝缘介电层上及在第一绝缘介电层中暴露通孔金属层或暴露在外的金属接垫上，第二绝缘介电层经由下列步骤形成(a)沉积一底部区分蚀刻停止层，例如一碳基氮化硅(SiON)层在第一绝缘介电层的最顶层表面上及第一绝缘介电层中暴露通孔金属层或暴露在外的金属接垫上；(b)接着沉积一低介电系数介电层在底部区分蚀刻停止层上，例如一SiOC层，此低介电常数介电材质的介电常数小于氧化硅材质，SiOC层及SiON层可经由CVD方式沉积，FISC的第一绝缘介电层及第二绝缘介电层的材质包括一无机材质、或包括硅、氮、碳及(或)氧的化合物；(3)接着形成多个沟槽或多个开孔在第二绝缘介电层中，经由以下步骤：(a)涂覆、曝光、形成多个沟槽或多个开孔在一光阻层中；(b)经由蚀刻的方式形成沟槽或多个开孔在第二绝缘介电层中，接着去除光阻层；(4)然后沉积一黏着层在整个晶圆上，包括在第二绝缘介电层的多个沟槽或多个开孔内，例如使用溅镀或CVD的方式，形成一钛层(Ti)或氮代钛(TiN)层(厚度例如是在1纳米至50纳米之间)；(5)接着，形成一电镀用种子层在黏着层上，例如溅镀或CVD形成一铜种子层(其厚度例如介于3纳米(nm)至200nm之间)；(6)接着电镀一铜层(其厚度例如是介于10nm至3000nm之间、介于10nm至1000nm之间、介于10nm至500nm之间)在铜种子层上；(7)接着使用化学机械程序(Chemical-Mechanical Process(CMP))移除在第二绝缘介电层中多个沟槽或多个开孔之外不想要的金属(Ti或TiN/铜种子层/电镀铜层)，直到第二绝缘介电层的顶面被露出，保留在第二绝缘介电层内的多个沟槽或多个开孔中的金属被用来作为FISC中的交互连接线金属层的金属栓塞(金属栓塞)、金属线或金属连接线。
另一例子，FISC中交互连接线金属层的金属线及连接线及FISC的金属间介电层中的金属栓塞可由双镶嵌铜制程形成，步骤如下：(1)提供第一绝缘介电层形成在暴露的金属线及连接线或金属垫表面上，第一绝缘介电层的最顶层，例如是SiCN层或氮化硅(SiN)层；(2)形成包括多个绝缘介电层的一介电迭层在第一绝缘介电层的最顶层及在暴露的金属线及连接线或金属垫表面上，介电迭层从底部至顶端包括形成(a)一底部低介电系数介电层，例如一SiOC层(作为栓塞介电层或金属间介电层使用)；(b)一中间区分蚀刻停止层，例如一SiCN层或SiN层；(c)一低介电常数SiOC顶层(作为同一交互连接线金属层中金属线及连接线之间的绝缘介电层)；(d)一顶端区分蚀刻停止层，例如一SiCN层或SiN层。所有的绝缘介电层(SiCN层、SiOC层或SiN层)可经由CVD方式沉积形成；(3)在介电迭层中形成沟槽、开口或穿孔，其步骤包括：(a)以涂布、曝光及显影一第一光阻层在光阻层中的多个沟槽或多个开孔内，接着(b)蚀刻曝露的顶端区分蚀刻停止层及顶端低介电SiOC层及停止在中间区分蚀刻停止层(SiCN层或SiN层)，在介电迭层中形成沟槽或顶端开口，所形成的沟槽或顶端开口经由之后的双镶嵌铜制程形成交互连接线金属层中的金属线及连接线；(c)接着，涂布、曝光及显影一第二光阻层及在第二光阻层中形成开孔及孔洞；(d)蚀刻曝露的中间区分蚀刻停止层(SiCN层或SiN层)，及底部低介电常数SiOC层及停止在第一绝缘介电层中的金属线及连接线，形成底部开口或孔洞在介电迭层中底部，所形成的底部开口或孔洞经由之后双镶嵌铜制程形成金属栓塞在金属间介电层中，在介电迭层顶端中的沟槽或顶端开口与介电迭层底部中的底部开口或孔洞重迭，顶端的开口或孔洞尺寸比底部开口或孔洞尺寸更大，换句话说，从顶示图观之，介电迭层的底部中的底部开口及孔洞被介电迭层中顶端沟槽或开口围住；(4)形成金属线、连接线及金属栓塞，步骤如下：(a)沉积黏着层在整在晶圆上，包括在介电迭层上及在介电迭层顶端内的蚀刻成的沟槽或顶端内，及在介电迭层底部内的底部开口或孔洞，例如，以溅镀或CVD沉积Ti层或TiN层(其厚度例如是介于1nm至50nm之间)；(b)接着，沉积电镀用种子层在黏着层上，例如溅镀或CVD沉积铜种子层(其厚度例如是介于3nm至200nm之间)；(c)接着，电镀一铜层在铜种子层上(其厚度例如是介于20nm至6000nm之间、10nm至3000之间或10nm至1000nm之间)；(d)接着，使用CMP方式移除位于沟槽或顶端开口外及在介电迭层内底部开口或孔洞不需要的金属(Ti层或TiN层/铜种子层/电镀铜层)，直至介电迭层的顶端表面被曝露。保留在沟槽或顶端开口内的金属用以作为交互连接线金属层中的金属线或连接线，而保留在金属间介电层中底部开口或孔洞用以作为金属栓塞，用于连接金属栓塞上方及下方的金属线或连接线。在单一镶嵌制程中，铜电镀制程步骤及CMP制程步骤可形成交互连接线金属层中的金属线或连接线，接着再次执行铜电镀制程步骤及CMP制程步骤形成金属间介电层中的金属栓塞在交互连接线金属层上，换句话说，在单一镶嵌铜制程，铜电镀制程步骤及CMP制程步骤可被执行二次，用以形成交互连接线金属层中的金属线或连接线及形成金属间介电层中的金属栓塞在交互连接线金属层上。在双镶嵌制程中，铜电镀制程步骤及CMP制程步骤只被执行一次，用于形成交互连接线金属层中的金属线或连接线及形成金属间介电层中的金属栓塞在交互连接线金属层下。可重复多次使用单一镶嵌铜制程或双镶嵌铜制程，形成交互连接线金属层中的金属线或连接线及形成金属间介电层中的金属栓塞，用以形成FISC中多个交互连接线金属层中的金属线或连接线及金属间介电层中的金属栓塞，FISC可包括多个交互连接线金属层中4至15层金属线或连接线或6至12层金属线或连接线。
在FISC内的金属线或连接线连接或耦接至底层的晶体管，无论是单一镶嵌制程或双向镶嵌制程所形成FISC内的金属线或连接线的厚度介于3nm至500nm之间、介于10nm至1000nm之间，或是厚度小于或等于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，而FISC中的金属线或连接线的宽度例如是介于3nm至500nm之间、介于10nm至1000nm之间，或宽度窄于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，金属间介电层的厚度例如是介于3nm至500nm之间、介于10nm至1000nm之间，或是厚度小于或等于5nm、10nm、30nm、5可用于0nm、100nm、200nm、300nm、500nm或1000nm，FISC中的金属线或连接线可作为可编程交互连接线。
(3)沉积一保护层(passivation layer)在整个晶圆上及在FISC结构上，此保护层是用于保护晶体管及FISC结构免于受到外部环境中的水气或污染，例如是钠游离粒子。保护层包括一游离粒子捕捉层例如是SiN层、SiON层及(或)SiCN层，此游离粒子捕捉层的厚度大于或等于100nm、150nm、200nm、300nm、450nm或500nm，形成开口在保护层内，曝露出FISC最顶层的上表面。
(4)形成一第二交互连接线结构(Second Interconnection Scheme in,on or ofthe Chip(SISC))在FISC结构上，此SISC包括多个交互连接线金属层，及多个交互连接线金属层每一层之间的一金属间介电层，以及可选择性包括一绝缘介电层在保护层上及在SISC最底部的交互连接线金属层与保护层之间，接着绝缘介电层沉积在整个晶圆上，包括在保护层上及保护层中的开口内，此67可具有平面化功能，一聚合物材质可被使用作为绝缘介电层，例如是聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，SISC的绝缘介电层的材质包括有机材质，例如是一聚合物、或材质化合物包括碳，此聚合物层可经由旋涂、网版印刷、滴注或灌模成型的方式形成，聚合物的材质可以是光感性材质，可用于光组层中图案化开口，以便在之后的程序中形成金属栓塞，也就是将光感性光阻聚合物层涂布、及经由一光罩曝光，接着显影而形成多个开口在聚合物层内，在光感性光阻绝缘介电层中的开口与保护层中的开口重迭并曝露出FISC最顶端的金属层表面，在某些应用或设计中，在聚合物层中的开口尺寸大于保护层中的开口，而保护层部分上表面被聚合物中的开口曝露，接着光感性光阻聚合物层(绝缘介电层)在一温度下固化，例如是高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接着在某些情况下，进行一浮凸(emboss)铜制程在固化后的聚合物层上及曝露在固化聚合物层开口内的FISC最顶层交互连接线金属层表面或曝露在固化聚合物层开口内的保护层表面：(a)首先沉积一黏着层在整个晶圆的固化聚合物层上，及在固化聚合物层开口内的FISC最顶层交互连接线金属层表面或曝露在固化聚合物层开口内的保护层表面，例如经由溅镀方式、CVD沉积一Ti层或一TiN层(其厚度例如介于1nm至50nm之间)；(b)接着沉积电镀用种子层在黏着层上，例如以溅镀或CVD沉积的方式(其厚度例如介于3nm至200nm之间)；(c)涂布、曝露及显影光阻层在铜种子层上，经由之后接续的制程形成多个沟槽或多个开孔在光阻层内，用于形成SISC中的交互连接线金属层的金属线或连接线，其中在光阻层内的沟槽(开口)部分可与固化聚合物层内的开口整个面积重迭，经由后接程序在固化聚合物层开口中的金属栓塞；曝露在多个沟槽或多个开孔底部的铜种子层；(d)接着电镀一铜层(其厚度例如介于0.3μm至20μm之间、介于0.5μm至5μm之间、介于1μm至10μm之间、介于2μm至20μm之间)在光阻层内的图案化多个沟槽或多个开孔底部的铜种子层上；(e)移除剩余的光阻层；(f)移除或蚀刻未在电镀铜层下方的铜种子层及黏着层，此浮凸金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在固化聚合物层的开口内，用于作为绝缘介电层内的金属栓塞及保护层内的金属栓塞；及浮凸金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在光阻层中的多个沟槽或多个开孔的位置(其中光阻层将在形成电镀铜层后被移除)用于交互连接线金属层的金属线或连接线。对于金属栓塞及SISC的金属线的第二层，可重复上述铜浮凸制程，但具有开口或开孔的金属间介电层可先形成在上述铜浮凸制程之前，一聚合物材质可使用在金属间介电层上，例如聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，SISC的绝缘介电层的材质包括有机材质，例如是一聚合物、或材质化合物包括碳，此聚合物层可经由旋涂、网版印刷、滴注或灌模成型的方式形成，聚合物的材质可以是光感性材质，可用于光组层中图案化开口，以便在之后的程序中形成金属栓塞，也就是将光感性光阻聚合物层涂布、及经由一光罩曝光，接着显影而形成多个开口在聚合物层内，然后将具有开口的聚合物层在如上所述和规定的条件下固化，以形成绝缘介电层的制程及其开口，以及以浮凸铜制程形成绝缘介电层内的金属栓塞及在绝缘介电层中的交互连接线金属层的金属线或连接线可被重复而形成SISC中的多个交互连接线金属层，其中绝缘介电层用于作为位于SISC中多个交互连接线金属层之间的金属间介电层，以及在绝缘介电层(现在是在金属间介电层内)中的金属栓塞用于连接或耦接多个交互连接线金属层上下二层的金属线或连接线，SISC中最顶层的交互连接线金属层被SISC最顶层的绝缘介电层覆盖，最顶层的绝缘介电层具有多个开口曝露最顶层的交互连接线金属层的上表面，SISC可包括例如是2至6层的多个交互连接线金属层或3至5层的多个交互连接线金属层，SISC中多个交互连接线金属层的金属线或连接线具有黏着层(例如是Ti层或TiN层)及只位于金属线或连接线底部的铜种子层，但没有在金属线或连接线的侧壁，此FISC中多个交互连接线金属层金属线或连接线具有黏着层(例如是Ti层或TiN层)及位于金属线或连接线底部及侧壁的铜种子层。
SISC的交互连接金属线或连接线连接或耦接至FISC的交互连接金属线或连接线，或经由保护层中开口中的金属栓塞连接至芯片内的晶体管，此SISC的金属线或连接线厚度介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间或介于2μm至10μm之间，或厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，而SISC的金属线或连接线宽度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间或介于2μm至10μm之间，或宽度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm。金属间介电层的厚度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间或介于2μm至10μm之间，或厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC的金属线或连接线用于作为可编程交互连接线。
(5)形成微型铜柱或凸块(i)在SISC最顶层的交互连接线金属层的上表面及SISC中绝缘介电层内的曝露的开口内，及(或)(ii)在SISC最顶层的绝缘介电层上。执行如上述段落公开及说明中的浮凸铜制程而形成微型铜柱或凸块，其中浮凸铜制程的步骤如下所示：(a)沉积一黏着层在整个晶圆上或在SISC结构的最顶层介电层上，及在最顶层绝缘介电层中的开口内，例如，溅镀或CVD沉积一Ti层或TiN层(其厚度例如介于1nm至50nm之间)；(b)接着沉积一电镀用种子层在黏着层上，例如溅镀或CVD沉积一铜种子层(其厚度例如介于3nm至300nm之间或介于3nm至200nm之间)；(c)涂布、曝光及显影一光阻层；在光阻层中形成多个开口或孔洞，用于之后的程序形成微型金属柱或凸块，曝光(i)SISC的最顶端的绝缘层内的开口底部的最顶端交互连接线金属层的上表面；及(ii)曝光SISC最顶端绝缘介电层的区域或环形部，此区域是围在最顶端绝缘介电层内的开口；(d)接着，电镀一铜层(其厚度例如介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于3μm至20μm之间或介于5μm至15μm之间)在光阻层图案化开口或孔洞内的铜种子层上；(e)去除剩余的光阻层；(f)去除或蚀刻未在电镀铜层下方的铜种子层及黏着层；剩余或保留下的金属用作为微型铜柱或凸块，此微型铜柱或凸块连接或耦接至SISC的交互连接金属线或连接线及FISC的交互连接金属线或连接线，及经由SISC最顶端绝缘介电层的开口中的金属栓塞连接至芯片中的晶体管。微型金属柱或凸块的高度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm，微型金属柱或凸块的剖面的最大直径(例如圆形的直径或是方形或长方形的对角线长度)例如介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，微型金属柱或凸块中最相邻近的金属柱或凸块之间的空间距离介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
(6)切割晶圆取得分开的多个商业化标准FPGA芯片，多个商业化标准FPGA芯片依序从底部至顶端分别包括：(i)晶体管层；(ii)FISC；(iii)一保护层；(iv)SISC层及(v)微型铜柱或凸块，SISC最顶端的绝缘介电层顶面的层级的高度例如是介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm。
本发明另一方面依据多芯片封装技术及制程提供一扇出交互连接线技术(FOIT)用于制作或制造逻辑运算驱动器，其制程步骤如下所示：
(1)提供一芯片载体、支架、灌模材料或基板，及多个IC芯片及封装；然后放置、固定或黏着多个IC芯片及封装在芯片载体、支架、灌模材料或基板上，芯片载体、支架、灌模材料或基板可以是晶圆类型(其直径尺寸为8吋、12吋或18吋的晶圆)，或是正方形或长方形的面板类型(其宽度或长度是大于或等于20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，芯片载体、支架、灌模材料或基板的材质可以是硅材质、金属材质、玻璃材质、塑料材质、聚合物材质、环氧-基底聚合物材质或环氧基底化合物材质。如上所述公开及说明中的多个IC芯片及封装可被设置、固定或黏着在芯片载体、支架、灌模材料或基板上，其中多个IC芯片及封装包括多个商业化标准FPGA IC芯片、专用控制芯片、多个专用I/O芯片、专用控制及I/O芯片、IAC、DCIAC及(或)DCDI/OIAC芯片，所有的芯片被设置在多个逻辑运算驱动器内，且在芯片的上表面设置微型铜柱或凸块，微型铜柱或凸块的上表面具有一水平面位于多个芯片的最顶层绝缘介电层的上表面的水平面之上，其高度例如是介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm，多个芯片被设置、固定或黏着在芯片载体、支架、灌模材料或基板上时，芯片具多个晶体管的表面或侧边朝向，多个芯片的硅基板的背面(此侧未具有多个晶体管)朝下设置、固定或黏着在芯片载体、支架、灌模材料或基板上。
(2)例如使用旋转涂布的方式、网版印刷方式或滴注方式或灌模方式将一材料、树脂或化合物填入多个芯片之间的间隙及覆盖在多个芯片上，此灌模方式包括压力灌模(使用上模及下模的方式)或浇注灌模(使用滴注方式)，此材料、树脂或化合物可以是一聚合物材质，例如包括聚酰亚胺、苯并环丁烯、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，此聚合物可例如是日本Asahi Kasei公司所提供的感旋光性聚酰亚胺/PBO PIMELTM、由日本Nagase ChemteX公司提供的环氧树脂基底灌模化合物、树脂或密封胶，此材料、树脂或化合物被使在(经由涂布、印刷、滴注或灌模)芯片载体、支架、灌模材料或基板的上及在多个芯片上至一水平面，如(i)将多个芯片的间隙填满；(ii)将多个芯片的最顶端覆盖；(iii)填满多个芯片上的微型铜柱或凸块之间的间隙；(iv)覆盖多个芯片上的微型铜柱或凸块的上表面，此材料、树脂及化合物可经由温度加热至一特定温度被固化或交联(cross-linked)，此特定温度例如是高于或等于50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或灌模材料，使用CMP抛光或研磨方式将使用的材料、树脂或化合物的表面至多个芯片上的所有的微型凸块或柱的上表面全部曝露。芯片载体、支架、灌模材料或基板接着可：(i)在CMP制程后及在逻辑运算驱动器上形成顶部交互连接线结构(TISD)的前，芯片载体、支架、灌模材料或基板可被移除，其中TISD将于下文中公开；(ii)在之后的制造逻辑运算驱动器步骤期间，芯片载体、支架、灌模材料或基板保持晶圆或面板类型，在所有的生产或制造逻辑运算驱动器的制程步骤后移除芯片载体、支架、灌模材料或基板，或(iii)被保留成为最后完成且分离的逻辑运算驱动器产品的一部分，而移除芯片载体、支架、灌模材料或基板的方式例如可以是一CMP制程、一抛光制程、芯片背面研磨制程，或者，在晶圆或面板制程中，利用一CMP制程、一抛光制程、芯片背面研磨制程移除部分的晶圆或面板使其变薄，在所有的晶圆或面板制程结东后，晶圆或面板可经由切割分离成为多个个别的逻辑运算驱动器。
(3)经由一晶圆或面板制程形成逻辑运算驱动器上的顶部交互连接线结构(TISD)在平坦化材料、树脂或化合物上及在微型金属柱或凸块曝露的上表面，TISD包括多个金属层，在每一金属层之间具有金属间介电层，及可选择性的包括绝缘介电层在平坦化材料、树脂或化合物层上及在平坦化材料、树脂或化合物层与TISD的最底端交互连接线金属层之间，TISD中的多个交互连接线金属层的金属线或连接线位于多个芯片上方及水平延伸越过多个芯片的边缘，换句话说，金属线或连接线穿过逻辑运算驱动器的多个芯片之间的间隙，TISD中的多个交互连接线金属层的金属线或连接线连接或耦接逻辑运算驱动器的二个或更多的芯片的电路，TISD形成的步骤如下：TISD的绝缘介电层接着沉积在整个晶圆上，包括在平坦化材料、树脂或化合物层及微型铜柱或凸块曝露的上表面上，绝缘介电层具有平坦化的功能，一聚合物材质可被用于TISD的绝缘介电层，例如包括聚酰亚胺、苯并环丁烯、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，TISD的绝缘介电层所使用的材质包括有机材质，例如是一聚合物、或材质化合物包括碳，此聚合物层可经由旋涂、网版印刷、滴注或灌模成型的方式形成，聚合物的材质可以是光感性材质，可用于光组层中图案化开口，以便在之后的程序中形成金属栓塞，也就是将光感性光阻聚合物层涂布、及经由一光罩曝光，接着显影而形成多个开口在聚合物层内，在光感性光阻绝缘介电层中的开口与微型铜柱或凸块曝露的上表面、逻辑运算驱动器中的多个芯片上的微型铜柱或凸块的曝露的上表面重迭，在某些应用或设计中，在聚合物层中的开口尺寸小于微型铜柱或凸块的上表面尺寸，在其它的应用或设计中，在聚合物层中的开口尺寸大于微型铜柱或凸块的上表面尺寸，聚合物层内的开口曝露平坦化材料、树脂或化合物层的上表面，接着光感性光阻聚合物层(绝缘介电层)在一温度下固化，例如是高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接着在某些情况下，进行一浮凸(emboss)铜制程在TISD的绝缘介电层上或上方、及在固化后聚合物层内的开口中的微型铜柱或凸块曝露的上表面上或上方、在固化后聚合物层内的开口中的平坦化材料、树脂或化合物曝露的上表面上或上方：(a)首先沉积一黏着层在整个晶圆的固化聚合物层上、及在固化聚合物层内的多个开口中的微型铜柱或凸块曝露的上表面，某些案例中，黏着层可沉积在固化聚合物层内的多个开口中的平坦化材料、树脂或化合物曝露的上表面，例如，例如经由溅镀方式、CVD沉积一Ti层或一TiN层(其厚度例如介于1nm至50nm之间)；(b)接着沉积电镀用种子层在黏着层上，例如以溅镀或CVD沉积的方式(其厚度例如介于3nm至400nm之间或介于3nm至200nm之间)；(c)涂布、曝露及显影光阻层在铜种子层上，经由之后接续的制程形成多个沟槽或多个开孔在光阻层内，用于形成TISD中的多个交互连接线金属层的金属线或连接线，其中在光阻层内的沟槽(开口)部分可与固化聚合物层内的开口整个面积重迭，经由后接程序在固化聚合物层开口中的金属栓塞；曝露在多个沟槽或多个开孔底部的铜种子层；(d)接着电镀一铜层(其厚度例如介于0.3μm至20μm之间、介于0.5μm至5μm之间、介于1μm至10μm之间、介于2μm至10μm之间)在光阻层内的图案化多个沟槽或多个开孔底部的铜种子层上；(e)移除剩余的光阻层；(f)移除或蚀刻未在电镀铜层下方的铜种子层及黏着层，此浮凸金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在固化聚合物层的开口内，用于作为绝缘介电层内的金属栓塞；及浮凸金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在光阻层中的多个沟槽或多个开孔的位置(其中光阻层将在形成电镀铜层后被移除)用于TISD中的多个交互连接线金属层的金属线或连接线，形成绝缘介电层及多个开口的制程及以浮凸铜制程用于形成在绝缘介电层内的多个金属栓塞及多个交互连接线金属层中的金属线或连接线可被重复以形成多个交互连接线金属层在TISD中，其中绝缘介电层的底层部分用于TISD中的二多个交互连接线金属层之间的金属间介电层、及绝缘介电层的底层部分内的多个金属栓塞(现在在金属间介电层内)用于连接或耦接TISD中的二多个交互连接线金属层的金属线或连接线，绝缘介电层的最顶层部分被用作为在TISD的同一交互连接线金属层中的交互连接金属线或连接线之间的介电层，也就是交互连接金属线或连接线位于绝缘介电层的最顶层之内，TISD的最顶端多个交互连接线金属层被TISD的最顶端绝缘介电层覆盖，最顶端绝缘介电层具有多个开口在绝缘介电层内且曝露最顶端多个交互连接线金属层的上表面，TISD可包括2至6层的多个交互连接线金属层或3至5层的多个交互连接线金属层，TISD中的交互连接金属线或连接线具有黏着层(例如是Ti层或TiN层)及铜种子层只位于底部，而没有位于金属线或连接线的侧壁上，FISC的交互连接金属线或连接线具有黏着层(例如是Ti层或TiN层)及铜种子层，位于金属线或连接线的底部及侧壁上。
TISD交互连接金属线或连接线通过多个芯片上的微型金属柱或凸块连接或耦接至SISC交互连接金属线或连接线、FISC交互连接金属线或连接线及(或)逻辑运算驱动器中的多个芯片上的晶体管，多个芯片被填在多个芯片之间的间隙的树脂材料或化合物围绕，这些芯片的表面也被树脂材料或化合物覆盖，TISD中的金属线或连接线的厚度例如介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或是厚度厚于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD中的金属线或连接线的宽度例如介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或是宽度是大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD的金属间介电层的厚度例如介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或是厚度厚于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD中的多个交互连接线金属层的金属线或连接线可用于多个可编程交互连接线。
(4)经由上述公开的铜浮凸制程形成多个铜柱或凸块在TISD中最顶端绝缘介电层上的多个铜柱或凸块，及在TISD中最顶端绝缘介电层的多个开口内最顶端多个交互连接线金属层曝露的上表面，其制程步骤如下：(a)沉积t72在整个晶圆或面板的TISD的最顶端绝缘介电层上，及在TISD中最顶端绝缘介电层的多个开口内的多个交互连接线金属层曝露的上表面，例如溅镀或CVD沉积一Ti层或TiN层(其厚度例如介于1nm至200nm之间或介于5nm至50nm之间)；(b)接着沉积一电镀用种子层在黏着层上，例如是溅镀或CVD沉积一铜种子层(其厚度例如介于3nm至400nm之间或介于10nm至200nm之间)；(c)经由涂布、曝光及显影等制程，在光阻层中图案化的多个开口及孔洞并曝露铜种子层，用于形成铜接垫，在光阻层内的开口与TISD中开口内顶端绝缘介电层重迭，及可延伸在最顶端绝缘介电层上的开口至TISD最顶端绝缘介电层的一环形区块多个铜柱或凸块环绕(TISD的)最顶端绝缘介电层的开口；(d)接着电镀一铜层(其厚度例如介于1μm至50μm之间、介于1μm至40μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间或介于1μm至3μm之间)在光阻层的开口内的铜种子层上；(e)移除剩余的光阻；(f)移除或蚀刻未在电镀铜层下方的铜种子层及黏着层，剩下的金属层被用于作为多个铜柱或凸块，多个铜柱或凸块可用于连接或耦接至逻辑运算驱动器的多个芯片，例如是专用I/O芯片，至逻辑运算驱动器之外的外部电路或组件，多个铜柱或凸块的高度例如是介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高于或等于50μm、30μm、20μm、15μm或10μm，多个铜柱或凸块的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近铜柱或凸块之间的最小空间(间隙)例如介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，多个铜凸块或铜金属柱可用于逻辑运算驱动器驱动器覆晶封装在基板、软板或母板上，类似使用在LCD驱动器封装技术中的覆晶组装的芯片封装技术或Chip-On-Film(COF)封装技术，基板、软板或母板例如可用在印刷电路板(PCB)、一含有交互连接线结构的硅基板、一含有交互连接线结构的金属基板、一含有交互连接线结构的玻璃基板、一含有交互连接线结构的陶瓷基板或一含有交互连接线结构的软板，基板、软板或母板可包括多个金属接合接垫或凸块在其表面，此多个金属接合接垫或凸块具有一焊锡层在其顶端表面用于焊锡流或热压合程序将多个铜柱或凸块接合在逻辑运算驱动器封装上，此多个铜柱或凸块设置在逻辑运算驱动器封装的正面表面具有球栅阵列(Ball-Grid-Array(BGA))的布局，其中在外围区域的多个铜柱或凸块用于信号I/Os，而中心区域附近的电源/接地(P/G)I/Os，信号凸块在外围区域可围成一环(圈)形区域在沿着逻辑运算驱动器驱动器封装的边界，例如是1圈、2圈、3圈、4圈、5圈或6圈，多个信号I/Os的间距在环形区域可小于中心区域附近的电源/接地(P/G)I/Os的间距或靠近逻辑运算驱动器封装的中心区域。
或者，多个焊锡凸块可经由浮凸铜/焊锡制程形成在TISD中最顶端绝缘介电层上或上方、TISD中最顶端绝缘介电层的多个开口内最顶端多个交互连接线金属层的曝露上表面，其制程步骤如下：(a)沉积黏着层在整个晶圆或面板上TISD中最顶端绝缘介电层上或上方、TISD中最顶端绝缘介电层的多个开口内最顶端多个交互连接线金属层的曝露上表面，例如溅镀或CVD沉积一Ti层或TiN层(其厚度例如介于1nm至200nm之间或介于5nm至50nm之间)；(b)接着沉积一电镀用种子层在黏着层上，例如是溅镀或CVD沉积一铜种子层(其厚度例如介于3nm至400nm之间或介于10nm至200nm之间)；(d)经由涂布、曝光及显影等制程，在光阻层中图案化的多个开口及孔洞并曝露铜种子层，用于形成之后的多个焊锡凸块，在光阻层内的开口与TISD中最顶端绝缘介电层中的开口重迭；及最顶端绝缘介电层的开口延伸至TISD中最顶端绝缘介电层的一区域或一环形区域环绕最顶端绝缘介电层内的开口；(d)接着电镀一铜阻障层(其厚度例如介于1μm至50μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间或介于1μm至3μm之间)在光阻层的开口内的铜种子层上；(e)接着电镀一焊锡层(其厚度例如介于1μm至150μm之间、介于1μm至120μm之间、介于5μm至120μm之间、介于5μm至100μm之间、介于5μm至75μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至10μm之间或介于1μm至3μm之间)在在光组层的开口内的电镀铜阻障层上；(f)移除剩余的光阻；(g)移除或蚀刻未在电镀铜阻障层及电镀焊层下方的铜种子层及黏着层；(h)回焊焊锡层形成多个焊锡凸块，剩下的金属(Ti层(或TiN层)/铜种子层/阻障铜层/焊锡层)经由焊锡流的制程并用于作为多个焊锡凸块，此多个焊锡凸块的材质可以是无铅焊锡，此无铅焊锡在商业用途可包括含锡合金、铜金属、银金属、铋金属、铟金属、锌金属、锑金属或其他金属，例如此无铅焊锡可包括锡-银-铜焊锡、锡-银焊锡或锡-银-铜-锌焊锡，多个焊锡凸块用于连接或耦接至逻辑运算驱动器的多个芯片，例如是专用I/O芯片，至逻辑运算驱动器之外的外部电路或组件，多个焊锡凸块的高度(包括阻障层)例如是介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高于或等于75μm、50μm、30μm、20μm、15μm或10μm，焊锡凸块的高度(包括阻障层)是从TISD中最顶端绝缘介电层至焊锡凸块顶端表面之间的距离，多个焊锡凸块的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近焊锡凸块之间的最小空间(间隙)例如介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，多个焊锡凸块可用于逻辑运算驱动器驱动器覆晶封装在基板、软板或母板上，类似使用在LCD驱动器封装技术中的覆晶组装的芯片封装技术或Chip-On-Film(COF)封装技术，焊锡凸块封装制程可包括一使用焊锡焊剂(solder flux)或不使用焊锡焊剂情况下进行焊锡流(solder flow)或回焊(reflow)程序，基板、软板或母板例如可用在印刷电路板(PCB)、一含有交互连接线结构的硅基板、一含有交互连接线结构的金属基板、一含有交互连接线结构的玻璃基板、一含有交互连接线结构的陶瓷基板或一含有交互连接线结构的软板，多个焊锡凸块被设置在逻辑运算驱动器封装的底部表面具有球栅阵列(Ball-Grid-Array(BGA))的布局，其中在外围区域的多个焊锡凸块用于信号I/Os，而中心区域附近的电源/接地(P/G)I/Os，信号凸块在外围区域可围成一环(圈)形区域在靠近逻辑运算驱动器驱动器封装边界，例如是1圈、2圈、3圈、4圈、5圈或6圈，多个信号I/Os的间距在环形区域可小于中心区域附近的电源/接地(P/G)I/Os的间距。
或者，金凸块可可经由浮凸金制程被形成在TISD最上端绝缘介电层上或上方，及在TISD中最顶端绝缘介电层的多个开口内最顶端多个交互连接线金属层曝露的上表面，其制程步骤如下：(a)沉积t72在整个晶圆或面板的TISD的最顶端绝缘介电层上，及在TISD中最顶端绝缘介电层的多个开口内的多个交互连接线金属层曝露的上表面，例如溅镀或CVD沉积一Ti层或TiN层(其厚度例如介于1nm至200nm之间或介于5nm至50nm之间)；(b)接着沉积一电镀用种子层在黏着层上，例如是溅镀或CVD沉积一金种子层(其厚度例如介于1nm至300nm之间或介于1nm至50nm之间)；(c)经由涂布、曝光及显影等制程，在光阻层中图案化的多个开口及孔洞并曝露金种子层，用于之后的制程形成金凸块，在光阻层内的开口与TISD中开口内顶端绝缘介电层重迭，及可延伸在最顶端绝缘介电层上的开口至TISD最顶端绝缘介电层的一区域或一环形区域环绕最顶端绝缘介电层内的开口；(d)接着电镀一金层(其厚度例如介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间)在光阻层的开口内的金种子层上；(f)移除剩余的光阻；(g)移除或蚀刻未在电镀金层下方的金种子层及黏着层，剩下的金属层(Ti层(或TiN层)/金种子层/电镀金层)被用于作为多个金凸块，多个金凸块可用于连接或耦接至逻辑运算驱动器的多个芯片，例如是专用I/O芯片，至逻辑运算驱动器之外的外部电路或组件，多个金凸块的高度例如是介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于、低于或等于40μm、30μm、20μm、15μm或10μm，多个金凸块的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于或等于40μm、30μm、20μm、15μm或10μm，最相近金柱或金凸块之间的最小空间(间隙)例如介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于或等于40μm、30μm、20μm、15μm或10μm，多个金凸块可用于逻辑运算驱动器驱动器覆晶封装在基板、软板或母板上，类似使用在LCD驱动器封装技术中的覆晶组装的芯片封装技术或Chip-On-Film(COF)封装技术，基板、软板或母板例如可用在印刷电路板(PCB)、一含有交互连接线结构的硅基板、一含有交互连接线结构的金属基板、一含有交互连接线结构的玻璃基板、一含有交互连接线结构的陶瓷基板或一含有交互连接线结构的软板，当多个金凸块使用COF技术时，多个金凸块利用热压接合方至接合至软性电路软板(flexible circuit film or tape.)上，COF封装所使用的多个金凸块具有非常高数量的I/Os在一小面积上，且每一金凸块之间的间距小于20μm，在逻辑运算驱动器封装4边周围区域多个金凸块或I/Os用于多个信号输入或输出，例如10nm宽度的方形的逻辑运算驱动器封装具有二圈(环)(或二行)沿着逻辑运算驱动器封装体的4边，例如是大于或等于5000个I/Os(金凸块之间的间距为15μm)、4000个I/Os(金凸块之间的间距为20μm)或2500个I/Os(金凸块之间的间距为15μm)，使用2圈或二行的沿着逻辑运算驱动器封装边界设计理由是因为当逻辑运算驱动器封装体的单层在单边金属线或连接线使用时，可容易从逻辑运算驱动器封装体扇出连接(fan-out)，在软性电路板的多个金属接垫具有金层或焊锡层在最顶层表面，当软性电路板的多个金属接垫具有金层在最顶层表面时，可使用金层至金层的热压接合的COF组装技术，当软性电路板的多个金属接垫具有焊锡层在最顶层表面时，可使用金层至焊锡层的热压接合的COF组装技术，此多个金凸块设置在逻辑运算驱动器封装的正面表面具有球栅阵列(Ball-Grid-Array(BGA))的布局，其中在外围区域的多个金凸块用于信号I/Os，而中心区域附近的电源/接地(P/G)I/Os，信号凸块在外围区域可围成一环(圈)形区域在沿着逻辑运算驱动器封装的边界，例如是1圈、2圈、3圈、4圈、5圈或6圈，多个信号I/Os的间距在环形区域可小于中心区域附近的电源/接地(P/G)I/Os的间距或靠近逻辑运算驱动器驱动器封装的中心区域。
单层封装逻辑运算驱动器中的TISD交互连接金属线或连接线可能：(a)包括在单层封装逻辑运算驱动器的TISD内的金属线或连接线的交互连接网或结构用于连接或耦接至多个晶体管、FISC、SISC及(或)单层封装逻辑运算驱动器中FPGA IC芯片的微型铜柱或凸块至在同一单层封装逻辑运算驱动器内另一个FPGA IC芯片封装中的SISC及(或)微型铜柱或凸块、FISC及多个晶体管，TISD内的金属线或连接线的交互连接网或结构可通过多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或在TISD上的金凸块)连接或耦接至单层封装逻辑运算驱动器外界或外面的多个电路或多个组件，在TISD内的金属线或连接线的交互连接网或结构可以是网状线路或结构，用于多个信号、电源或接地供电；(c)包括单层封装逻辑运算驱动器的TISD内的交互连接金属线或连接线的交互连接网或结构可通过单层封装逻辑运算驱动器的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或在TISD上的金凸块)连接或耦接至单层封装逻辑运算驱动器的外界或外面的多个电路或多个组件，TISD内的交互连接金属线或连接线的交互连接网或结构可用于多个信号、电源或接地供电。在这种情况下，例如多个金属柱或凸块可连接至单层封装逻辑运算驱动器中的多个专用I/O芯片中的多个I/O电路，而多个I/O电路在此情况时，多个I/O电路可以是一大型I/O电路，例如是是一双向I/O(或三态)接垫、I/O电路包括一ESD电路、接收器及驱动器，且具有输入电容或输出电容可介于2pF与100pF之间、2pF与50pF之间、2pF与30pF之间、2pF与20pF之间、2pF与15pF之间、2pF与10pF之间或2pF与5pF之间，或大于2pF、5pF、10pF、15pF或20pF；(d)包括在单层封装逻辑运算驱动器中TISD内的金属线或连接线的交互连接网或结构用于连接多个晶体管、FISC、SISC及(或)单层封装逻辑运算驱动器内的FPGA IC芯片的微型铜柱或凸块至相同单层封装逻辑运算驱动器内另一FPGA IC芯片封装的微型铜柱或凸块及(或)多个晶体管、FISC、SISC，但是未连接至单层封装逻辑运算驱动器的外界或外面的多个电路或多个组件，在单层封装逻辑运算驱动器没有多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或在TISD上的金凸块)连接或耦接至单层封装逻辑运算驱动器内的多个FPGA芯片封装的多个I/O电路，此I/O电路在此情况下可以是小型的I/O电路，例如是一双向I/O(或三态)接垫、I/O电路包括一ESD电路、接收器及驱动器，且具有输入电容或输出电容可介于0.1pF与10pF之间、0.1pF与5pF之间、0.1pF与2pF之间，或小于10pF、5pF、3pF、2pF或1pF；(e)包括在单层封装逻辑运算驱动器中的TISD内的金属线或连接线的交互连接网或结构用于连接或耦接至单层封装逻辑运算驱动器内的IC芯片的多个微型铜柱或凸块，但没有连接至单层封装逻辑运算驱动器的外界或外面的多个电路或多个组件，也就是说，没有单层封装逻辑运算驱动器中的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或在TISD上的金凸块)连接至TISD内的金属线或连接线的交互连接网或结构，此种情况下，TISD内的金属线或连接线的交互连接网或结构可连接或耦接至多个晶体管、FISC、SISC及(或)单层封装逻辑运算驱动器中的FPGA IC芯片的微型铜柱或凸块，而没有通过任何FPGA IC芯片的I/O电路。
(5)切割己完成的晶圆或面板，包括经由在二相邻的逻辑运算驱动器之间的材料或结构分开、切开，此材料(例如为聚合物)填在二相邻逻辑运算驱动器之间的多个芯片被分离或切割成单独的逻辑运算驱动器单元。
本发明另一方面提供逻辑运算驱动器包括多个单层封装逻辑运算驱动器，及在多芯片封装的每一单层封装逻辑运算驱动器如上述说明公开，多个单层封装逻辑运算驱动器的数量例如是2、5、6、7、8或大于8，其类型例如是(1)覆晶封装在印刷电路板(PCB)，高密度细金属线PCB，BGA基板或软性电路板；或(2)堆栈式封装(Package-on-Package(POP))技术，此方式就一单层封装逻辑运算驱动器封装在其它单层封装逻辑运算驱动器的顶端，此POP封装技术例如可应用表面黏着技术(Surface Mount Technology(SMT))。
本发明另一方面提供一方法用于单层封装逻辑运算驱动器适用于堆栈POP封装技术，用于POP封装的单层封装逻辑运算驱动器的制程步骤及规格与上述段落中描述的逻辑运算驱动器FOIT相同，除了在形成贯穿封装体的通道(Through-Package-Vias,TPVS)或贯穿聚合物的通道(Thought Polymer Vias,TPVS)在逻辑运算驱动器的多个芯片的间隙之间、及(或)逻辑运算驱动器封装的周边区域及逻辑运算驱动器内的芯片边界之外。TPVS用于连接或耦接在逻辑运算驱动器上面的电路或组件至逻辑运算驱动器封装背面，具有TPVs的单层封装逻辑运算驱动器可使用于堆栈逻辑运算驱动器，此单层封装逻辑运算驱动器可是标准类型或标准尺寸，例如单层封装逻辑运算驱动器可具有一定宽度、长度及厚度的正方型或长方型，一工业标准可设定单层封装逻辑运算驱动器的直径(尺寸)或形状，例如单层封装逻辑运算驱动器标准的形状可以是正方形，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，单层封装逻辑运算驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有TPVs的逻辑运算驱动器是经由形成多个铜柱或凸块在芯片载体、支架、灌模材料或基板上，利用设置、固定或黏着多个IC芯片及封装在芯片载体、支架、灌模材料或基板上，FOIT的制程步骤(1)以形成逻辑运算驱动器封装，形成多个铜柱或凸块(用作为TPVS)在芯片载体、支架、灌模材料或基板上或上方，其制程步骤为：(a)提供一芯片载体、支架、灌模材料或基板及多个IC芯片及封装，芯片载体、支架、灌模材料或基板可以是晶圆类型(其直径尺寸为8吋、12吋或18吋的晶圆)，或是正方形或长方形的面板类型(其宽度或长度是大于或等于20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，芯片载体、支架、灌模材料或基板的材质可以是硅材质、金属材质、玻璃材质、塑料材质、聚合物材质、环氧-基底聚合物材质或环氧基底化合物材质。晶圆或面板具有一基础绝缘层在上面，基础绝缘层可包括氧化硅层、氮化硅层及(或)聚合物层；(b)沉积一绝缘介电层整个晶圆或面板的基础绝缘层上，绝缘介电层可以是聚合物材质，例如包括聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，此最底端的聚合物绝缘介电层可经由旋涂、网版印刷、滴注或灌模成型的方式形成，绝缘介电层的形成可以是：(A)经由一非光感性材质或一光感性材质，及没有多个开口在聚合物绝缘介电层内；或(B)或者，聚合物材质可以是光感性材质，且可用作为光阻层及用于图案化开口在光阻层内，经由之后的制程步骤形成的金属栓塞(用作为铜柱或凸块的底部，也就是TPVS的底部)在光阻层(聚合物层)内，也就是光感性聚合物层涂布、通过光罩曝光，然后显影以形成多个开口在光感性聚合物层内，光感性绝缘介电层内的多个开口曝露出基础绝缘层的上表面。非光感性聚合物层或光感性聚合物层可用于(A)选项或(B)选项中的绝缘介电层，然后在一温度下进行固化，例如是高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化后的聚合物的厚度例如介于2μm至50μm之间、介于3μm至50μm之间、介于3μm至30μm之间、介于3μm至20μm之间或介于3μm至15μm之间，或厚度大于或等于2μm、3μm、5μm、10μm、20μm或30μm；(c)执行浮凸铜制程以形成微型铜柱或凸块作为TPVs，对于(A)或(B)选项：(i)沉积一黏着层在整个晶圆或面板的绝缘介电层上或上方(对于(A)及(b)选项)及在固化聚合物层多个开口底部所曝露基础绝缘层的上表面(对于(B)选项)，例如经由溅镀方式、CVD沉积一Ti层或一TiN层(其厚度例如介于1nm至50nm之间)；(ii)接着沉积电镀用种子层在黏着层上，例如以溅镀或CVD沉积的方式(其厚度例如介于3nm至300nm之间或介于10nm至120nm之间)；(iii)经由涂布、曝光、显影光阻层，在光阻层中的多个开口或孔洞中曝露铜种子层，在光阻层内图案化多个开口或孔洞可以形成之后的微型铜柱或凸块，对于(B)选项，在光阻层内的开口及孔洞与在绝缘介电层内的开口重迭，及可延伸T67的开口至一区域或环绕在绝缘介电层中的开口的一环形区域，此环形区域的宽度介于1μm至15μm之间、介于1μm至10μm之间，介于1μm至5μm之间，对于(A)或(B)选项，在光阻层内的多个开口或孔洞的位置是位于逻辑运算驱动器内多个芯片之间的间隙中、及(或)在逻辑运算驱动器封装外围区域及逻辑运算驱动器内多个芯片的边缘之外(多个芯片可被设置、黏着或固定在之后的制程中)；(v)接着电镀一铜层(其厚度例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间)在光阻层的图案化开口或孔洞内的铜种子层上；(e)移除剩余的光阻层；(f)移除或蚀刻未在电镀铜下方的铜种子层及黏着层。对于选项(A)剩余或保留的金属(Ti层(或TiN层)Cu种子层/电镀铜层)在光阻层(在此时光阻层己被移除)内的多个开口或孔洞内位置上，用作为铜柱或凸块(TPVs)，对于选项(B)剩余或保留的金属(Ti层(或TiN层)Cu种子层/电镀铜层)在光阻层(在此时光阻层己被移除)内的多个开口或孔洞的位置上，作为多个铜柱或凸块(TPVS)主要部分；及剩余或保留的金属(Ti层(或TiN层)Cu种子层/电镀铜层)在绝缘介电层的多个开口内，用作为多个铜柱或凸块(TPVS)的底部部分，对于(A)及(B)选项，多个铜柱或凸块的高度(从绝缘介电层的上表面至多个铜柱或凸块的上表面之间的距离)例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于、高于或等于50μm、30μm、20μm、15μm或5μm，多个铜柱或凸块的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近铜柱或凸块之间的最小空间(间隙)例如介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
具有绝缘介电层及多个铜柱或凸块(TPVS)的晶圆或面板用于芯片载体、支架、灌模材料或基板，接着用上述公开及说明以形成逻辑运算驱动器，形成逻辑运算驱动器的所有制程如上述公开及说明相同，一些制程步骤以下再次的列出：(2)以形成上述逻辑运算驱动器的FOIT、利用树脂材料或化合物来(i)填入多个芯片之间的间隙；(ii)覆盖多个芯片的上表面；(iii)填入多个芯片上的微型铜柱或凸块之间的间隙；(iv)覆盖多个芯片的微型铜柱或凸块的上表面；(v)填入晶圆或面板上或上方的多个铜柱或凸块(TPVs)之间的间隙；(vi)覆盖晶圆或面板上或上方的多个铜柱或凸块的上表面，使用CMP程序、抛光、研磨程序平坦化应用材料、树脂或化合物的表面至一水平面至(i)多个芯片上所有微型金属柱或凸块的上表面；(ii)晶圆或面板上或上方所有的多个铜柱或凸块(TPVs)的上表面，全部被曝露。
TISD结构接着形成在平坦化材料、树脂或化合物的平坦表面上，及连接或耦接至多个芯片上微型金属柱或凸块曝露上表面，及(或)在晶圆或面板上或上方多个铜柱或凸块(TPVS)的上表面，如上述公开及说明。接着TISD上或上方形成的多个铜柱或凸块、多个焊锡凸块、金凸块，用于连接或耦接至TISD的多个交互连接线金属层内的金属线或连接线，如上述公开及说明，多个铜柱或凸块在晶圆或面板上或上方，及在固化后或交联的平坦化材料、树脂或化合物的平坦表面上，多个铜柱或凸块用于多个金属栓塞(TPVs)以连接或耦接至多个电路、交互连接层金属结构、多个金属接垫、多个金属柱或凸块及(或)逻辑运算驱动器封装背面上的多个组件，芯片载体、支架、灌模材料或基板可：(i)在CMP制程后及在形成顶部交互连接线结构在逻辑运算驱动器上或上方的前被移除；(ii)在整个制程步骤中保留，在制程结束后移除。芯片载体、支架、灌模材料或基板可经由剥离制程、CMP制程或背面研磨制程或剥离方式移除，在芯片载体、支架、灌模材料或基板移除后，对于选项(A)，绝缘介电层及黏着层(假设多个IC芯片的具有晶体管的正面朝上)位于TPVS的底部表面可经由CMP制程或背面研磨制程移除，而曝露铜种子层的底表面或多个铜柱或凸块的电镀铜层(意即绝缘介电层整层被移除)，对于选项(B)，在芯片载体、支架、灌模材料或基板移除后，绝缘介电层的底部部分(假设多个IC芯片的具有晶体管的正面朝上)及位于TPVS底部表面的黏着层可经由CMP制程移除或背面研磨制程使多个铜柱或凸块的底部部分曝露(注：多个铜柱或凸块的底部为在绝缘介电层的开口中的金属栓塞)；即绝缘介电层移除的制程一直进行直到铜种子层或位于多个铜柱或凸块(在绝缘介电层的开口内)底部的电镀铜被曝露，在选项(B)内，绝缘介电层剩余的部分变成完成后逻辑运算驱动器的一部分位于逻辑运算驱动器封装的底部，且铜种子层的表面或位于剩余绝缘介电层开口内的电镀铜层被曝露，对于选项(A)或(B)，铜种子层曝露的底部表面或多个铜柱或凸块的电镀铜层形成多个铜接垫在逻辑运算驱动器背面，用于连接或耦接至多个晶体管、多个电路、交互连接层金属结构、多个金属接垫、多个金属柱或凸块及(或)位于逻辑运算驱动器正面(或顶面，仍假设多个IC芯片的具有晶体管的正面朝上)的多个组件，堆栈逻辑运算驱动器可经由以下制程步骤形成：(i)提供一第一单层封装逻辑运算驱动器，第一单层封装逻辑运算驱动器为分离或晶圆或面板类型，其具有多个铜柱或凸块、多个焊锡凸块或多个金凸块朝下，及其曝露的TPVs多个铜接垫上(多个IC芯片朝下)；(ii)经由表面黏着或覆晶封装方式形成POP堆栈封装，一第二分离单层封装逻辑运算驱动器设在所提供第一单层封装逻辑运算驱动器的顶端，表面黏着制程类似使用在多个组件封装设置在PCB上的SMT技术，经由印刷焊锡层或焊锡膏、或光阻层的铜接垫上的助焊剂，接着覆晶封装、连接或耦接多个铜柱或凸块、多个焊锡凸块或在第二分离单层封装逻辑运算驱动器的多个金凸块至第一单层封装逻辑运算驱动器的TPVS的铜接垫上的焊锡或焊锡膏，经由覆晶封装方式进行封装制程，此制程类似于使用在IC堆栈技术的POP技术，连接或耦接至第二分离单层封装逻辑运算驱动器上的多个铜柱或凸块、多个焊锡凸块或多个金凸块至第一单层封装逻辑运算驱动器的TPVS上的铜接垫，一第三分离单层封装逻辑运算驱动器可被覆晶封装组装、并连接或耦接至第二单层封装逻辑运算驱动器的TPVS所曝露的多个铜接垫，可重复POP堆栈封装制程，用于组装更多分离的单层封装逻辑运算驱动器(例如多于或等于n个分离单层封装逻辑运算驱动器，其中n是大于或等于2、3、4、5、6、7、8)以形成完成堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器为分离类型，它们可以是第一覆晶封装组装至一载板或基板，例如是PCB、或BGA板，然后进行POP制程，而在载板或基板类型，形成多个堆栈逻辑运算驱动器，接着切割此载板或基板而产生多个分离完成堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器仍是晶圆或面板类型，对于进行POP堆栈制程形成多个堆栈逻辑运算驱动器时，晶圆或面板可被直接用作为载板或基板，接着将晶圆或面板切割分离，而产生多个分离的堆栈完成逻辑运算驱动器。
本发明另一方面提供适用于堆栈POP组装技术的一单层封装逻辑运算驱动器的方法，单层封装逻辑运算驱动器用于POP封装组装是依照上述段落中描述的多个FOIT相同的制程步骤及规格，除了形成位于单层封装逻辑运算驱动器底部的逻辑运算驱动器内(或上)的底层交互连接线结构(Bottom Interconnection Scheme in,on or of the logicdrive(BISD))及封装穿孔或聚合物穿孔(TPVS)在逻辑运算驱动器中多个芯片之间的间隙，及(或)在逻辑运算驱动器封装周围区域及在逻辑运算驱动器内多个芯片边界，BISD形成芯片载体、支架、灌模材料或基板上，BISD包括在多个交互连接线金属层内的多个金属线、连接线或金属平面，且设置、黏着或固定芯片载体、支架、灌模材料或基板之前，可使用相同或相似的制程步骤形成上述公开的TISD，TPVS形成在BISD上或上方，且使用相同或相似的制程步骤形成多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或金凸块)在TISD上，BISD提供额外交互连接线金属层在逻辑运算驱动器封装底部或背面的连接层，及提供曝露多个金属接垫或铜接垫在单层封装逻辑运算驱动器底部的区域阵列上，其位置包括在逻辑运算驱动器中的多个IC芯片的正下方上，TPVS被用于连接或耦接逻辑运算驱动器上面的多个电路或组件(例如是TISD)至逻辑运算驱动器封装背面的上的多个电路或组件(例如是BISD)，具有FPGA芯片0的单层封装逻辑运算驱动器可用于堆栈逻辑运算驱动器，此单层封装逻辑运算驱动器可是标准类型或标准尺寸，例如单层封装逻辑运算驱动器可具有一定宽度、长度及厚度的正方型或长方型，及(或)多个铜接垫的位置具有标准布局，一工业标准可设定单层封装逻辑运算驱动器的直径(尺寸)或形状，例如单层封装逻辑运算驱动器标准的形状可以是正方形，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，单层封装逻辑运算驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有BISD及TPVs的逻辑运算驱动器形成，经由形成多个金属线、连接线或金属平面在由芯片载体、支架、灌模材料或基板提供的多个交互连接线金属层上，用于设置、固定或黏着多个IC芯片，或是封装方式在逻辑运算驱动器上，然后形成多个铜柱或凸块(TPVS)在BISD上，具有BISD及TPVS的芯片载体、支架、灌模材料或基板用于FOIT制程中，其中FOIT制程如形成逻辑运算驱动器封装内的FOIT的制程步骤(1)中所述，形成BISD及多个铜柱或凸块(用作为TPVS)在芯片载体、支架、灌模材料或基板上或上方的制程步骤为：(a)提供芯片载体、支架、灌模材料或基板及多个IC芯片或封装，此芯片载体、支架、灌模材料或基板的形式可以一晶圆类型(例如直径是8吋、12吋或18吋的晶圆)，或正方形面板类型或长方形面板类型(例如是宽度或长度大于或等于20公分(cm)、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，此芯片载体、支架、灌模材料或基板的材质可以是硅材质、金属材质、陶瓷材质、玻璃材质、钢金属材质、塑料材质、聚合物材质、环氧树脂基底聚合物材质或环氧树脂基底化合物材质，晶圆或面板上具有一基底绝缘层，此基底绝缘层可包括一氧化硅层、氮化硅层及(或)一聚合物层；(b)沉积一最底端的绝缘介电层在整个晶圆或面板上及在基底绝缘层上，最底端绝缘介电层可以是聚合物材质，例如包括聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，此最底端的聚合物绝缘介电层可经由旋涂、网版印刷、滴注或灌模成型的方式形成，聚合物的材质可以是光感性材质，可用于光组层中图案化开口，以便在之后的程序中形成金属栓塞，也就是将光感性光阻聚合物层涂布、及经由一光罩曝光，接着显影而形成多个开口在聚合物层内，在最底端感旋光性绝缘介电层内的多个开口曝露基底绝缘层的上表面，最底端感旋光性聚合物层(绝缘介电层)在一温度下固化，例如是高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化最底端聚合物层的厚度介于3μm至50μm之间、介于3μm至30μm之间、介于3μm至20μm之间或介于3μm至15μm之间，或大于(厚于)或等于3μm、5μm、10μm、20μm或30μm；(c)进行一浮凸(emboss)铜制程以形成金属栓塞在固化最底端聚合物绝缘介电层的多个开口内，及以形成BISD最底端交互连接线金属层的多个金属线、连接线或金属平面：(i)沉积黏着层在整个晶圆或面板在最底端绝缘介电层上及在固化最底端聚合物层内多个开口的底部基底绝缘层曝露上表面上，例如经由溅镀方式、CVD沉积一Ti层或一TiN层(其厚度例如介于1nm至50nm之间)；(ii)接着沉积电镀用种子层在黏着层上，例如以溅镀或CVD沉积的方式(其厚度例如介于3nm至300nm之间或介于10nm至120nm之间)；(iii)经由涂布、曝露及显影光阻层，曝露铜种子层在光阻层内多个沟槽、开口或孔洞的底部上，而在光阻层内的沟槽、开口或孔洞可用于形成之后最底端交互连接线金属层的多个金属线、连接线或金属平面，其中在光阻层内的沟槽、开口或孔洞可与最底端绝缘介电层内的开口重迭，及可延伸最底端绝缘介电层的开口；(iv)然后电镀一铜层(其厚度例如介于5μm至80μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间)在光阻层内图案化沟槽开口或孔洞上；(v)移除剩余的光阻层；(vi)移除移除或蚀刻未在电镀铜层下方的铜种子层及黏着层，此金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在光阻层内的内图案化沟槽开口或孔洞(注：光阻层现在己被清除)，其用于作为BISD的最底端交互连接线金属层的多个金属线、连接线或金属平面，及此金属(Ti(TiN)/铜种子层/电镀铜层)留在或保留在最底端绝缘介电层多个开口内被用来作为BISD的最底端绝缘介电层的金属栓塞，形成最底端绝缘介电层的制程及其多个开口，及浮凸铜制程用来形成金属栓塞在交互连接线金属层最底端的多个金属线、连接线或金属平面及在最底端绝缘介电层内，可被重复而形成BISD内多个交互连接线金属层的金属层；其中重复最底端绝缘介电层被用作为BISD的多个交互连接线金属层之间的金属间介电层及在最底端绝缘介电层(现在在金属间介电层内)内的金属栓塞用于连接或耦接BISD的二多个交互连接线金属层之间的多个金属线、连接线或金属平面，也就是金属栓塞的上面及下面，BISD最顶端交互连接线金属层覆盖一BISD的一最顶端绝缘介电层，最顶端绝缘介电层具有多个开口曝露出BISD的最顶端交互连接线金属层的上表面，在最顶端绝缘介电层内的多个开口的位置位于逻辑运算驱动器封装体周围区域及逻辑运算驱动器内多个芯片的边界外(多个芯片被设置、黏着或固定在之后的制程中)，一CMP制程可接着进行，用以平坦化BISD的上表面(也就是平坦化己固化的最顶端绝缘介电层)在后续形成作为TPVS的多个铜柱或凸块制程前，BISD可包括1至6层的多个交互连接线金属层或2至5层的多个交互连接线金属层，BISD的多个金属线、连接线或金属平面交互连接线具有黏着层(例如Ti层或TiN层)及铜种子层只位于底部，但没有在金属线或连接线的侧壁，FISC的交互连接金属线或连接线具有黏着层(例如Ti层或TiN层)及铜种子层位于金属线或连接线侧壁及底部。
BISD的多个金属线、连接线或金属平面的厚度例如介于0.3μm至40μm之间、介于0.5μm至30μm之间、介于1μm至20μm之间、介于1μm至15μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚于(大于)或等于0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金属线或连接线宽度例如介于0.3μm至40μm之间、介于0.5μm至30μm之间、介于1μm至20μm之间、介于1μm至15μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或宽于或等于0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金属间介电层厚度例如介于0.3μm至50μm之间、介于0.5μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚于或等于0.3μm、0.7μm、1μm、2μm、3μm或5μm，BISD中最底端绝缘介电层内的金属栓塞的高度或厚度例如介于3μm至50μm之间、介于3μm至30μm之间、介于3μm至20μm之间或介于3μm至15μm之间，或厚度大于或等于3μm、5μm、10μm、20μm或30μm，金属平面在BISD的多个交互连接线金属层的金属层内，可被用作为电源供应的电源/接地面，及(或)作为散热器或散热的扩散器，其中此金属的厚度更厚，例如介于5μm至50μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间，或厚度大于或等于5μm、10μm、20μm或30μm，电源/接地面，及(或)散热器或散热的扩散器在BISD的交互连接线金属层中可被布置设计成交错或交叉类型，例如可布置设计成叉形(fork shape)的类型。
BISD形成之后，经由上述公开的浮凸铜制程形成多个铜柱或凸块(作为TPVS)在BISD或芯片载体、支架、灌模材料或基板最顶端绝缘介电层上或上方，BISD中最顶端绝缘介电层的开口曝露最顶端的交互连接线金属层的上表面，制程步骤如下：(a)沉积最顶层绝缘介电层在整个晶圆或面板的BISD的最顶端绝缘介电层上，及在BISD中最顶端绝缘介电层的多个开口内的交互连接线金属层曝露的上表面，例如溅镀或CVD沉积一Ti层或TiN层(其厚度例如介于1nm至200nm之间或介于5nm至50nm之间)；(b)接着沉积一电镀用种子层在黏着层上，例如是溅镀或CVD沉积一铜种子层(其厚度例如介于3nm至400nm之间或介于10nm至200nm之间)；(c)经由涂布、曝光及显影等制程，在光阻层中图案化的多个开口及孔洞并曝露铜种子层以形成多个铜柱或凸块(TPVS)，在光阻层内的开口与BISD中开口内顶端绝缘介电层重迭，及可延伸在最顶端绝缘介电层上的开口至BISD最顶端绝缘介电层的一区域或一环形区域环绕最顶端绝缘介电层内的开口，此环形区域的宽度介于1μm至15μm之间、介于1μm至10μm之间或介于1μm至5μm之间，在光阻层内的多个开口及孔洞的位置位于逻辑运算驱动器内多个芯片之间的间隙内，及(或)在逻辑运算驱动器周边区域及逻辑运算驱动器内多个芯片的边界外围(多个芯片被设置、黏着或固定在之后的制程中)；(d)接着电镀一铜层(其厚度例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间)在光阻层的开口内的铜种子层上；(e)移除剩余的光阻层；(f)移除或蚀刻未在电镀铜层下方的铜种子层及黏着层，剩下的金属层(Ti层(或TiN层)/铜种子层/电镀铜层)或保留在光阻层的多个开口及孔洞位置上的金属层被用于作为多个铜柱或凸块(TPVs)，区分蚀刻停止层12h的高度(从绝缘介电层的上表面至多个铜柱或凸块上表面之间)例如是介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或其高度高于或等于50μm、30μm、20μm、15μm或5μm，区分蚀刻停止层12h的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近铜金属柱或凸块之间的最小空间(间隙)例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
具有BISD及多个铜柱或凸块(TPVS)的晶圆或面板接着用作为多个IC芯片及封装，以形成上述公开及说明中的逻辑运算驱动器，所有形成逻辑运算驱动器的制程与上述公开及说明相同，一些制程步骤以下再次的列出：在制程步骤(2)以形成上述逻辑运算驱动器、利用树脂材料或化合物来(i)填入多个芯片之间的间隙；(ii)覆盖多个芯片的上表面；(iii)填入多个芯片上的微型铜柱或凸块之间的间隙；(iv)覆盖多个芯片的微型铜柱或凸块的上表面；(v)填入晶圆或面板上或上方的多个铜柱或凸块(TPVs)之间的间隙；(vi)覆盖晶圆或面板上或上方的多个铜柱或凸块的上表面，使用CMP程序、研磨程序平坦化应用材料、树脂或化合物的表面至一水平面至(i)多个芯片上所有多个微型凸块或金属柱的上表面；(ii)晶圆或面板上或上方所有的多个铜柱或凸块(TPVs)的上表面，全部被曝露。如上述公开及说明，多个铜柱或凸块在晶圆或面板上或上方，及在固化后或交联的平坦化材料、树脂或化合物的平坦表面上，多个铜柱或凸块用于多个金属栓塞(TPVs)以连接或耦接至多个电路、交互连接层金属结构、多个金属接垫、多个金属柱或凸块及(或)逻辑运算驱动器封装背面上的多个组件，芯片载体、支架、灌模材料或基板可：(i)在CMP制程后及在形成顶部交互连接线结构在逻辑运算驱动器上或上方之前被移除；(ii)在整个制程步骤中保留，在制程结束后移除。芯片载体、支架、灌模材料或基板可经由剥离制程、CMP制程或背面研磨制程移除，在芯片载体、支架、灌模材料或基板移除后，对于选项(A)，绝缘介电层及黏着层(假设多个IC芯片的具有晶体管的正面朝上)位于TPVS的底部表面可经由CMP制程或背面研磨制程移除，而曝露铜种子层的底表面或多个铜柱或凸块的电镀铜层(意即绝缘介电层整层被移除)，对于选项(B)，在芯片载体、支架、灌模材料或基板移除后，绝缘介电层的底部部分(假设多个IC芯片的具有晶体管的正面朝上)及位于TPVS底部表面的黏着层可经由CMP制程移除或背面研磨制程使多个铜柱或凸块的底部部分曝露(注：多个铜柱或凸块的底部为在绝缘介电层的开口中的金属栓塞)；即绝缘介电层移除的制程一直进行直到铜种子层或位于多个铜柱或凸块(在绝缘介电层的开口内)底部的电镀铜被曝露，在选项(B)内，绝缘介电层剩余的部分变成完成后逻辑运算驱动器的一部分位于逻辑运算驱动器封装的底部，且铜种子层的表面或位于剩余绝缘介电层开口内的电镀铜层被曝露，对于选项(A)或(B)，铜种子层曝露的底部表面或多个铜柱或凸块的电镀铜层形成多个铜接垫在逻辑运算驱动器背面，用于连接或耦接至多个晶体管、多个电路、交互连接层金属结构、多个金属接垫、多个金属柱或凸块及(或)位于逻辑运算驱动器正面(或顶面，仍假设多个IC芯片的具有晶体管的正面朝上)的多个组件，堆栈逻辑运算驱动器可经由以下制程步骤形成：(i)提供一第一单层封装逻辑运算驱动器，第一单层封装逻辑运算驱动器为分离或晶圆或面板类型，其具有多个铜柱或凸块、多个焊锡凸块或多个金凸块朝下，及其曝露的TPVs多个铜接垫上(多个IC芯片朝下)；(ii)经由表面黏着或覆晶封装方式形成POP堆栈封装，一第二分离单层封装逻辑运算驱动器设在所提供第一单层封装逻辑运算驱动器的顶端，表面黏着制程类似使用在多个组件封装设置在PCB上的SMT技术，经由印刷焊锡层或焊锡膏、或光阻层的铜接垫上的助焊剂，接着覆晶封装、连接或耦接多个铜柱或凸块、多个焊锡凸块或在第二分离单层封装逻辑运算驱动器的多个金凸块至第一单层封装逻辑运算驱动器的TPVS的铜接垫上的焊锡或焊锡膏，经由覆晶封装方式进行封装制程，此制程类似于使用在IC堆栈技术的POP技术，连接或耦接至第二分离单层封装逻辑运算驱动器上的多个铜柱或凸块、多个焊锡凸块或多个金凸块至第一单层封装逻辑运算驱动器的TPVS上的铜接垫，一第三分离单层封装逻辑运算驱动器可被覆晶封装组装、并连接或耦接至第二单层封装逻辑运算驱动器的TPVS所曝露的多个铜接垫，可重复POP堆栈封装制程，用于组装更多分离的单层封装逻辑运算驱动器(例如多于或等于n个分离单层封装逻辑运算驱动器，其中n是大于或等于2、3、4、5、6、7、8)以形成完成堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器为分离类型，它们可以是第一覆晶封装组装至一载板或基板，例如是PCB、或BGA板，然后进行POP制程，而在载板或基板类型，形成多个堆栈逻辑运算驱动器，接着切割此载板或基板而产生多个分离完成堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器仍是晶圆或面板类型，对于进行POP堆栈制程形成多个堆栈逻辑运算驱动器时，晶圆或面板可被直接用作为载板或基板，接着将晶圆或面板切割分离，而产生多个分离的堆栈完成逻辑运算驱动器。
单层封装逻辑运算驱动器的BISD交互连接金属线或连接线被使用在：(a)用于连接或耦接多个铜接垫、位于单层封装逻辑运算驱动器的底部表面(背面)多个铜接垫的铜柱至相对应TPVs；及通过位于单层封装逻辑运算驱动器底部表面的相对应TPVs、多个铜接垫连接或耦接至位于单层封装逻辑运算驱动器上测(或正面)的TISD的金属线或连接线，因此连接或耦接多个铜接垫至单层封装逻辑运算驱动器上侧的多个IC芯片中的多个晶体管、FISC、SISC及微型铜柱或凸块；(b)连接或耦接单层封装逻辑运算驱动器底部表面的多个铜接垫至所对应的TPVS，且通过对应的TPVS，在单层封装逻辑运算驱动器底部表面的多个铜接垫连接或耦接至单层封装逻辑运算驱动器上侧(正面)的TISD的金属线或连接线，TISD可连接或耦接至TISD上的多个金属柱或凸块，因此位于单层封装逻辑运算驱动器背面的多个铜接垫连接或耦接至单层封装逻辑运算驱动器正面的多个金属柱或凸块；(c)直接连接或耦接位于单层封装逻辑运算驱动器中的第一FPGA芯片的多个铜接垫至位于单层封装逻辑运算驱动器中的第二FPGA芯片的多个铜接垫，经由在BISD内的金属线或连接线的交互连接网或结构，交互连接网或结构可连接或耦接至单层封装逻辑运算驱动器的TPVS；(d)直接连接或耦接单层封装逻辑运算驱动器中的FPGA芯片下方的一铜接垫至同一FPGA芯片下方其它的多个铜接垫及另一铜接垫，经由使用BISD内的金属线或连接线的交互连接网或结构连接，此交互连接网或结构可连接至耦接至单层封装逻辑运算驱动器的TPVS；(e)为电源或接地面及散热器或散热的扩散器。
堆栈逻辑运算驱动器可使用如前述公开相同或类似的制程步骤形成，例如经由以下制程步骤：(i)提供一具有TPVs及BISD的第一单层封装逻辑运算驱动器，其中单层封装逻辑运算驱动器是分离芯片类型或仍以晶圆或面板类型进行，其具有多个铜柱或凸块、多个焊锡凸块或多个金凸块朝下，及其位于BISD上面曝露的多个铜接垫；(ii)POP堆栈封装，可经由表面黏着及(或)覆晶方去的方式将一第二分离单层封装逻辑运算驱动器(也具有TPVS及BISD)设在提供第一单层封装逻辑运算驱动器顶端，表面黏着制程类似使用在多个组件封装设置在PCB上的SMT技术，例如经由印刷焊锡层或焊锡膏、或曝露铜接垫表面上的助焊剂，接着覆晶封装、连接或耦接第二分离单层封装逻辑运算驱动器上的多个铜柱或凸块、多个焊锡凸块或多个金凸块至第一单层封装逻辑运算驱动器曝露多个铜接垫上的焊锡层、焊锡膏或助焊剂，经由覆晶封装制程连接或耦接多个铜柱或凸块、多个焊锡凸块或多个金凸块在第一单层封装逻辑运算驱动器的多个铜接垫的表面，其中此覆晶封装制程类似使用在IC堆栈技术的POP封装技术，这里需注意，在第二分离单层封装逻辑运算驱动器上的多个铜柱或凸块、多个焊锡凸块或多个金凸块接合至第一单层封装逻辑运算驱动器的多个铜接垫表面可被设置直接地在多个IC芯片位于第一单层封装逻辑运算驱动器的位置上方；一底部填充材料可被填入在第一单层封装逻辑运算驱动器与第二单层封装逻辑运算驱动器之间的间隙，第三分离单层封装逻辑运算驱动器(也具有TPVS及BISD)可被覆晶封装连接至耦接至第二单层封装逻辑运算驱动器的TPVS所曝露的表面，POP堆栈封装制程可被重复封装多个分离单层封装逻辑运算驱动器(数量例如是大于或等于n个分离单层封装逻辑运算驱动器，其中n是大于或等于2、3、4、5、6、7或8)以形成完成型堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器是分离类型，它们可以是第一覆晶封装组装至一载板或基板，例如是PCB、或BGA板，然后进行POP制程，而在载板或基板类型，形成多个堆栈逻辑运算驱动器，接着切割此载板或基板而产生多个分离完成堆栈逻辑运算驱动器，当第一单层封装逻辑运算驱动器仍是晶圆或面板类型，对于进行POP堆栈制程形成多个堆栈逻辑运算驱动器时，晶圆或面板可被直接用作为POP堆栈制程的载板或基板，接着将晶圆或面板切割分离，而产生多个分离的堆栈完成逻辑运算驱动器。
本发明另一方面提供单层封装逻辑运算驱动器的TPVS的数种可替换的交互连接线：(a)TPV可被用作为一穿孔连接单层封装逻辑运算驱动器上方的另一单层封装逻辑运算驱动器及下方的另一单层封装逻辑运算驱动器，而不连接或耦接至单层封装逻辑运算驱动器的任何IC芯片上的FISC、SISC或微型铜柱或凸块，在此种情况下，一堆栈结构的形成，从底端至顶端为：(i)铜接垫(BISD中最底部绝缘介电层的金属栓塞)；(ii)多个堆栈交互连接层及在TISD的介电层内的金属栓塞；(iii)TPV层；(iv)多个堆栈交互连接层及在TISD的的介电层内的金属栓塞；(v)金属金属柱或凸块；(b)TPV被堆栈作为在(a)结构中穿过TISD的金属线或连接线的直通的TPV(through TPV)，但连接或耦接至单层封装逻辑运算驱动器的一或多个IC芯片上的FISC、SISC或微型铜柱或凸块；(c)TPV只堆栈在底部，而没有堆栈在顶部，在此种情况，TPV连接结构的形成，从底端至顶端分别为：(i)铜接垫(BISD中最底部绝缘介电层的金属栓塞)；(ii)多个堆栈交互连接线层及在BISD的介电层的金属栓塞；(iii)TPV；(iv)TPV顶端通过TISD多个沟槽或多个开孔电层内的多个交互连接线金属层及金属栓塞连接或耦接至单层封装逻辑运算驱动器的一或多个IC芯片上的FISC、SISC或微型铜柱或凸块，没有金属金属柱或凸块直接地位于TPV的上面及连接或耦接至TPV；(v)金属金属柱或凸块(在TISD上)连接或耦接至TPV的顶部，但其中金属金属柱或凸块之一位置没有直接地在TPV的顶面；(d)TPV连接结构形成，由底部至顶部为(i)一铜接垫(BISD中最底端绝缘介电层的金属栓塞)直接地在单层封装逻辑运算驱动器的IC芯片下方；(ii))在BISD上铜接垫、柱或凸块通过BISD的介电层内的多个交互连接线金属层及金属栓塞连接或耦接至TPV底部(其位于多个芯片之间的间隙或在没有放置芯片的周边区域)；(iii)TPV；(iv)上面的TPVs通过在TISD的绝缘介电层内的多个交互连接线金属层及金属栓塞连接或耦接至在单层封装逻辑运算驱动器的一或多个IC芯片上的FISC、SISC或微型铜柱或凸块；(v)金属金属柱或凸块(在TISD上)连接或耦接至TPV顶部，且其位置没有直接地位于TPV的上方。(e)TPV连接结构的形成，从底端至顶端分别为：(i)铜接垫(BISD中最底部绝缘介电层的金属栓塞)直接地位于单层封装逻辑运算驱动器中IC芯片的下方；(ii)铜接垫连接或耦接至TPV的底部(其位于多个芯片之间的间隙或是没有芯片设置的外围区域)通过在BISD的介电层内的多个交互连接线金属层及金属栓塞；(iii)TPV；(iv)TPV的顶端通过TISD的介电层内的多个交互连接线金属层及金属栓塞连接或耦接至在单层封装逻辑运算驱动器的一或多个IC芯片上的FISC、SISC或微型铜柱或凸块，TISD的介电层内的多个交互连接线金属层及金属栓塞包括单层封装逻辑运算驱动器的TISD内的金属线或连接线的一交互连接网或结构，用于连接或耦接晶体管、FISC、SISC、及(或)FPGA IC芯片的微型铜柱或凸块、或封装在单层封装逻辑运算驱动器内的多个FPGA IC芯片，但交互连接网或结构没有连接或耦接至单层封装逻辑运算驱动器之外的多个电路或组件，也就是说，在单层封装逻辑运算驱动器的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或多个金凸块)连接至TISD内的金属线或连接线的交互连接网或结构，因此，没有单层封装逻辑运算驱动器的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或多个金凸块)连接或耦接至TPV的顶端。
本发明另一方面公开在多芯片封装中的逻辑运算驱动器类型可更包括一或多个专用可编程NVM(DPNVM)，DPNVM包括多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关，及被用于作为多个电路或多个商业化标准FPGA芯片的多个交互连接线之间且在TISD内的交互连接线编程，多个可编程交互连接线包括位于多个商业化标准FPGA芯片之间TISD的交互连接金属线或连接线，其具有TISD的且位于交互连接金属线或连接线中间的多个交叉点开关电路，例如TISD的n条金属线或连接线输入至一交叉点开关电路，及TISD的m条金属线或连接线从开关电路输出，交叉点开关电路被设计成TISD的n条金属线或连接线中每一金属线或连接线可被编程为连接至TISD的m条金属线或连接线中的任一条金属线或连接线，交叉点开关电路可经由例如储存在DPNVM芯片内的FGCMOS NVM单元的编程原始码控制，FGCMOS NVM单元,MRAM单元或RRAM单元的抺除、编程及读取的相关公开及说明如上述所示，在FGCMOS NVM单元中的储存(编程)数据被用于TISD的金属线或连接线的”连接”或”不连接”的编程，当储存在FGCMOS NVM单元,MRAM单元或RRAM单元的数据被编程在“1”时，一n型及p型成对晶体管的通过/不通过电路切换成”导通”状态，及连接至通过/不通过电路的二端(分别为成对晶体管的源极及汲极)的TISD的二金属线或连接线为连接状态，而锁存在FGCMOS NVM单元,MRAM单元或RRAM单元的数据被编程在“0”时，一n型及p型成对晶体管的通过/不通过电路切换成”不导通”状态，连接至通过/不通过电路的二端(分别为成对晶体管的源极及汲极)的TISD的二金属线或连接线为不连接状态。DPNVM芯片包括多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关，多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关用于逻辑运算驱动器内多个商业化标准FPGA芯片之间TISD的金属线或连接线的可编程交互连接线，或者，DPNVM芯片包括多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关用于逻辑运算驱动器内的多个商业化标准FPGA芯片与TPVS(例如TPVS顶端表面)之间TISD的金属线或连接线的可编程交互连接线，如上述相同或相似的公开的方法。在FGCMOS NVM单元,MRAM单元或RRAM单元内储存的(编程)数据用于编程二者之间的连接或不连接，例如：(i)TISD的第一金属线、连接线或网连接至在逻辑运算驱动器中一或多个IC芯片上的一或多个微型铜柱或凸块，及(或)连接至逻辑运算驱动器的TISD上或上方一或多个金属柱或凸块，及(ii)TISD的第二金属线、连接线或网连接至或耦接至一TPV(例如TPV顶部表面)，如上述相同或相似的公开的方法。根据上述公开内容，TPVS为可编程，也就是说，上述公开内容提供可编程的TPVS，可编程的TPVS或者可用在可编程交互连接线，包括用在逻辑运算驱动器的多个FPGA芯片上的多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关，可编程TPV可被(经由软件)编程为(i)连接或耦接至逻辑运算驱动器的一或多个IC芯片中的一或多个微型铜柱或凸块(为此连接至SISC的及(或)FISC的金属线或连接线，及(或)多个晶体管)，及(或)(ii)连接或耦接至逻辑运算驱动器的TISD上或上方的一或多个金属接垫、金属柱或凸块，当位于逻辑运算驱动器的背面的铜接垫(TPV底部表面、位于TPV底部部分的聚合物层内的金属栓塞的底底表面，或BISD的最底端聚合物层内的金属栓塞底部表面)连接至可编程TPV，铜接垫变成一可编程铜接垫，位于逻辑运算驱动器背面的可编程铜接垫可经由编程及通过可编程TPV连接或耦接至(i)位于逻辑运算驱动器的一或多个IC芯片(为此连接至SISC的及(或)FISC的)正面的一或多个微型铜柱或凸块；及(或)(ii)在逻辑运算驱动器正面的TISD上或上方的多个金属接垫、凸块或柱。或者，DPNVM芯片包括多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关，其可用于逻辑运算驱动器的TISDs上或上方的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或多个金凸块)之间的TISD的金属线或连接线的可编程交互连接线，以及在逻辑运算驱动器的一或多个IC芯片上一或多个微型铜柱或凸块，如上述相同或相似的公开的方法。在FGCMOS NVM单元,MRAM单元或RRAM单元内储存(或编程)的数据可用于二者之间的”连接”或”不连接”的编程，例如：(i)TISD的第一金属线或连接线连接至在逻辑运算驱动器的一或多个IC芯片上的一或多个微型铜柱或凸块，及连接在TISD上的金属多个金属柱或凸块，及(ii)TISD的一第二金属线或连接线连接或耦接至TISD上或上方的多个金属接垫、柱或凸块，如上述相同或相似的公开的方法。根据上述公开内容，TISD上或上方的多个金属柱或凸块也可编程，换句话说，本发明上述公开内容提供的TISD上或上方多个金属接垫、柱或凸块是可编程，位于TISD上或上方可编程的多个金属接垫、柱或凸块或者可用在可编程交互连接线，包括用在逻辑运算驱动器的多个FPGA芯片上的多个FGCMOS NVM单元,MRAM单元或RRAM单元及多个交叉点开关，可编程的多个金属接垫、柱或凸块可经由编程，连接或耦接逻辑运算驱动器的一或多个IC芯片(为此连接至SISC的及(或)FISC的金属线或连接线，及(或)多个晶体管)之一或多个微型铜柱或凸块。
DPNVM可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者DPNVM包括使用先进于或等于、以下或等于30nm、20nm或10nm。此DPNVM可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内多个商业化标准FPGA IC芯片上。使用在DPNVM的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在DPNVM的晶体管可以是从使用在同一逻辑运算器中的商业化标准FPGA IC芯片封装不同的，例如DPNVM使用常规MOSFET，但在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET晶体管，或是DPNVM使用FDSOI MOSFET，而在同一逻辑运算驱动器内的商业化标准FPGA IC芯片封装可使用FINFET。本发明另一方面提供用于之后形成商业化标准逻辑运算驱动器制程中的一在库存中或商品清单中的一晶圆类型、面板类型的标准化多个IC芯片及封装，如上述说明及公开的内容，标准化多个IC芯片及封装包括在多个IC芯片及封装背面上的多个铜接垫及TPVS的一固定布局或设计，以及如果多个IC芯片及封装中包含，在BISD的的固定设计及或布局，多个IC芯片及封装中或上的TPVS及多个铜接垫的相同，如果有BISDs，设计或BISD的交互连接线，例如是在多个铜接垫与TPVS之间的连接结构，每一商业化标准多个IC芯片及封装是相同的，在库存及商品清单中的商业化标准多个IC芯片及封装接着可经由上述公开及说明内容形成商业化标准逻辑运算驱动器，包括的步骤包括：(1)放置、容纳、固定或黏着多个IC芯片在多个IC芯片及封装上，其中多个IC芯片及封装具有芯片的表面(其有多个晶体管)或一侧朝上；(2)利用一材料、树脂、或化合物填入多个芯片之间的间隙，及例如在晶圆或面板类型下经由涂布、印刷、滴注或灌模的方法覆盖在多个芯片上，使用CMP程序平坦化应用材料、树脂或化合物的表面至一水平面至多个芯片上全部多个微型凸块或金属柱被曝露；(3)形成TISD；及(4)形成TISD上的多个金属柱或凸块，具有固定布局或设计的商业化标准载体、支架、灌模器或基板可通过TISD不同的设计或布局针对不同的应用进行订制，具有固定布局或设计的商业化标准载体、支架、灌模器或基板是可针对不同的应用经由软件编码或编程专门定制及使用，如上所述，数据安装或编程在多个DPSRAM或DPNVM芯片的多个FGCMOS NVM单元,MRAM单元或RRAM单元内，可用于可编程TPVs，数据安装或编程在多个FPGA芯片的多个FGCMOS NVM单元,MRAM单元或RRAM单元或者可用于可编程TPVs。
本发明另一方面提供具有一固定设计、布局或脚位的商业化标准逻辑运算驱动器(例如是单层封装逻辑运算驱动器)，包括：(i)位于正面的多个金属柱或凸块(多个铜柱或凸块、多个焊锡凸块或多个金凸块)，及(ii)在商业化标准逻辑运算驱动器背面上的多个铜接垫(TPV底部表面、位于TPV底部部分的聚合物层内的金属栓塞的底底表面，或BISD的最底端聚合物层内的金属栓塞底部表面)，商业化标准逻辑运算驱动器可用于不同的应用中，其中可通过软件编码或编程使用在不同的应用中，且使用如上述公开及说明中的编程多个金属柱或凸块及(或)可编程多个铜接垫(通过可编程TPVs)方式进行编程，如上所述，针对不同的应用，可下载、安装或编程软件程序的原始码在DPSRAM或DPNVM芯片的多个FGCMOS NVM单元,MRAM单元或RRAM单元内，用于控制在商业化标准逻辑运算驱动器中同一单层封装逻辑运算驱动器或同一DPNVM芯片中的多个交叉点开关，或者，针对不同的应用，可下载、安装或编程软件程序的原始码在商业化标准逻辑运算驱动器的逻辑运算驱动器内或在商业化标准逻辑运算驱动器内的一多个FPGA IC芯片的多个FGCMOS NVM单元,MRAM单元或RRAM单元，用于控制在同一FPGA IC芯片的多个交叉点开关，具有相同设计、布局或脚位的多个金属柱或凸块及多个铜接垫的每一商业化标准逻辑运算驱动器可经由软件编码或编程用于不同的应用、目的或功能，其中可编程可使用逻辑运算驱动器的可编程的多个铜接垫(通过可编程的TPVS)、及(或)可编程的多个金属柱或凸块。
本发明另一方面提供单层封装或堆栈类型的逻辑运算驱动器，其包括多个IC芯片、多个逻辑区块(包括LUTs,多个多工器、多个逻辑运算电路、多个逻辑运算闸及(或)多个计算电路)及(或)多个内存单元或阵列，此逻辑运算驱动器沉浸在一具有超级丰富交互连接线的结构或环境内，多个逻辑区块(包括LUTs,多个多工器、多个逻辑运算电路、多个逻辑运算闸及(或)多个计算电路)及(或)多个商业化标准FPGA IC芯片内的多个内存单元或阵列沉浸在一可编程的3D沉浸式IC交互连接线环境(IIIE)；其中(1)FISC、SISC、在SISC上的微型铜柱或凸块、TISD及在TISD上的多个金属柱或凸块位于他们(多个商业化标准FPGA IC芯片)上面；(2)BISD及多个铜接垫位于他们(多个商业化标准FPGA IC芯片)下方；及(3)TPVS围绕着他们(多个商业化标准FPGA IC芯片)沿着FPGA IC芯片的四个边缘，可编程的3DIIIE超级丰富交互连接线结构或环境，包括多个IC芯片内的FISC、SISC及微型铜柱或凸块、TISD、BISD、TPVS、多个铜柱或凸块或多个金凸块(位于TISD侧)，及(或)逻辑运算驱动器封装内的多个铜接垫(位于BISD侧)，可编程的3D IIIE提供可编程3度空间超级丰富的交互连接线结构或系统，包括：(1)FISC、SISC、TISD及(或)BISD提供交互连接线结构或系统在x-y轴方向，用于交互连接或耦接在同一FPGA IC芯片内的或在单层封装逻辑运算驱动器内的不同多个FPGA芯片的多个逻辑区块及(或)多个内存单元或阵列，在x-y轴方向的金属线或连接线的交互连接线在交互连接线结构或系统是可编程的；(2)多个金属结构包含TISD在SISC上、多个铜柱或凸块、多个焊锡凸块或多个金凸块、TPVS及(或)位于BISD上的多个铜接垫，提供交互连接线结构或系统在z轴方向，用于交互连接或耦接多个逻辑区块，及(或)在不同多个FPGA芯片内的或在堆栈逻辑运算驱动器中不同单层封装逻辑运算驱动器堆栈封装内的多个内存单元或阵列，在z轴方向的交互连接线系统内的交互连接线结构也是可编程的，在极低的成本下，可编程的3D IIIE提供了几乎无限量的晶体管或多个逻辑区块、交互连接金属线或连接线及内存单元/开关，可编程的3D IIIE相似或类似人类的头脑：(i)多个晶体管及(或)多个逻辑区块(包括多个逻辑运算闸、逻辑运算电路、计算操作单元、计算电路、LUTs及或多个多工器)及或交互连接线等是相似或类似神经元(多个细胞体)或多个神经细胞；(ii)FISC的或SISC的金属线或连接线是相似或类似树突(dendrities)连接至神经元(多个细胞体)或多个神经细胞，微型金属柱或凸块连接至多个接收器是用于多个FPGAIC芯片内多个逻辑区块(包括多个逻辑运算闸、逻辑运算电路、计算操作单元、计算电路、LUTs及(或)多个多工器)的多个输入是相似或类似突触末端的突触后细胞；(iii)长距离的多个连接经由FISC的金属线或连接线、SISC、TISD及(或)BISD、多个金属柱或凸块、包含在SISC上的微型铜柱或凸块、TISD上的多个金属柱或凸块、TPVs、位于BISD上的多个铜接垫，其相似或类似轴突(axons)连接至神经元(多个细胞体)或多个神经细胞，微型金属柱或凸块连接至多个驱动器或发射器用于多个FPGA IC芯片内的多个逻辑区块(包括多个逻辑运算闸、逻辑运算电路、计算操作单元、计算电路、LUTs及(或)多个多工器)的多个输出，其相似或类似于在轴突末端的多个突触前细胞(pre-synaptic cells)。
本发明另一方面提供具有相似或类似多个连接、交互连接线及(或)多个人脑功能的可编程的3D IIIE：(1)多个晶体管及(或)多个逻辑区块(包括多个逻辑运算闸、逻辑运算电路、计算操作单元、计算电路、LUTs及(或)多个多工器)是相似或类似神经元(多个细胞体)或多个神经细胞；(2)多个交互连接线结构及逻辑运算驱动器的结构是相似或类似树突(dendrities)或轴突(axons)连接至神经元(多个细胞体)或多个神经细胞，多个交互连接线结构及(或)逻辑运算驱动器结构包括(i)FISC的金属线或连接线、SISC、TISD、及BISD及(或)(ii)微型铜柱或凸块、TISD上的多个金属柱或凸块、TPVS、及(或)在背面上的多个铜接垫，一类轴突(axon-like)交互连接线结构及(或)逻辑运算驱动器结构连接至一逻辑运算单元或操作单元的驱动输出或发射输出(一驱动器)，其具有一结构像是一树状结构，包括：(i)一主干或茎连接至逻辑运算单元或操作单元；(ii)从主干分支而出的多个分支，每个分支的末端可连接或耦接至其它多个逻辑运算单元或操作单元，可编程多个交叉点开关(多个FPGA IC芯片的或(及)多个DPNVM的多个FGCMOS NVM单元,MRAM单元或RRAM单元/多个开关，或多个DPNVM)用于控制主干与每个分支的连接或不连接；(iii)从多个分支再分支出来的子分支，而每一子分支的末端可连接或耦接至其它多个逻辑运算单元或操作单元，可编程多个交叉点开关(多个FPGA IC芯片的或(及)多个DPNVM的多个FGCMOS NVM单元,MRAM单元或RRAM单元/多个开关，或多个DPNVM)是用于控制主干与其每一分支之间的”连接”或”不连接”，一枝蔓状交互连接线结构及(或)逻辑运算驱动器的结构连接至一逻辑运算单元或操作单元的接收或感测输入(一接收器)，及枝蔓状交互连接线结构具有一结构类似一灌木(shrub or bush)：(i)一短主干连接至一逻辑单元或操作单元；(ii)从主干分支出来多个分支，多个可编程开关(多个FPGA IC芯片的或(及)多个DPNVM的多个FGCMOS NVM单元,MRAM单元或RRAM单元/多个开关，或多个DPNVM)用于控制主干或其每一分支之间的”连接”或”不连接”，多个类枝蔓状交互连接线结构连接或耦接至逻辑运算单元或操作单元，类枝蔓状交互连接线结构的每一分支的末端连接或耦连至类轴突结构的主干或分支的末端，逻辑运算驱动器的类枝蔓状交互连接线结构可包括多个FPGA IC芯片的多个FISC及SISC。
本发明另一方面提供用于系统/机器除了可使用sequential、parallel、pipelined或Von Neumann等计算或处理系统结构及/或算法之外，也可使用整体及可变的内存单元及逻辑单元，来进行计算或处理的一可重新配置可塑性(或弹性)及/或整体架构，本发明提供具有可塑性(或弹性)及整体性的一可编程逻辑运算器(逻辑驱动器)，其包括记忆单元及逻辑单元，以改变或重新配置在内存单元中的逻辑功能、及/或计算(或处理)架构(或算法)，及/或记忆(数据或信息)，逻辑驱动器的可塑性及完整性的特性相似或类似于人类大脑，大脑或神经具有可塑性(或弹性)及完整性，大脑或神经许多方面在成年时可以改变(或是说”可塑造”或”弹性”)及可重新配置。如上述说明的逻辑驱动器(或FPGA IC芯片)提供用于固定硬件(given fixed hardware)改变或重新配置逻辑功能及/或计算(或处理)的整体结构(或算法)的能力，其中是使用储存在附近的编程内存单元(PM)中的多个记忆(数据或讯息)达成，在该逻辑驱动器(或FPGA IC芯片)中，储存在PM的内存单元内的记忆可用于改变或重配置逻辑功能及/或计算/处理的架构(或算法)，而储存在多个内存单元中的一些其它记忆仅用于数据或讯息(数据记忆单元,DM)。
逻辑运算驱动器的弹性及整体性是根据多个事件，用于nth个事件，在逻辑运算驱动器的nth个事件之后的整体单元(integral unit,IUn)的nth状态(Sn)可包括逻辑单元、在nth状态的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，该nth整体单元IUn可包括数种逻辑区块、数种具有多个记忆(内容、数据或信息等项目)的PM内存单元(如项目数量、数量及地址/位置)，及数种具有多个记忆(内容、数据或信息等项目)的DM内存(如项目数量、数量及地址/位置)，用于特定逻辑功能、一组特定的PM及DM，该nth整体单元IUn不同于其它的整体单元，该nth状态及nth整体单元(IUn)是根据nth事件(En)之前的发生先前事件而生成产生。
某些事件可具有大的份量并被分类作为重大事件(GE)，假如nth事件被分类为一GE，该nth状态Sn(IUn,Ln,PMn,DMn)可被重新分配获得一新的状态Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人类大脑在深度睡眠时的重新分配大脑一样，新产生的状态可变成长期的记忆，用于一新的(n+1)th整体单元(IUn+1)的该新(n+1)th状态(Sn+1)可依据重大事件(GE)之后的用于巨大重新分配的算法及准则，算法及准则例如以下所示：当该事件n(En)在数量上与先前的n-1事件完全不同时，此En被分类为一重大事件，以从nth状态Sn(IUn,Ln,PMn,DMn)得到(n+1)th状态Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En后，该机器/系统执行具有某些特定标准的一重大重新分配，此重大重新分配包括浓缩或简洁的流程及学习程序：
I.浓缩或简洁的流程
(A)DM重新分配：(1)该机器/系统检查DMn找到一致相同的记忆，然后保持全部相同记忆中的唯一一个记忆而删除所有其它相同的记忆；及(2)该机器/系统检查DMn找到类似的记忆(其相似度在一特定的百分比x％，x％例如是等于或小于2％,3％,5％or 10％)，然后保持全部相似记忆中的一个或二个记忆而删除所有其它相似的记忆；可替换方案，全部相似记忆中的一代表性记记忆(数据或讯息)可被产生及维持，并同时删除所有类似的记忆。
(B)逻辑重新分配：(1)该机器/系统检查PMn找到用于相对应逻辑功能一致相同的逻辑(PMs)，然后保持全部相同逻辑(PMs)中的唯一一个记忆而删除所有其它相同的逻辑(PMs)；及(2)该机器/系统检查PMn找到类似的逻辑(PMs)(其相似度在一特定的差异百分比x％，x％例如是等于或小于2％,3％,5％or 10％)，然后保持全部相似逻辑(PMs)中的一个或二个逻辑(PMs)而删除所有其它相似的逻辑(PMs)；可替换方案，全部相似记忆中的一代表性记逻辑(PMs)(在PM中用于相对应代表性的逻辑数据或讯息)可被产生及维持，并同时删除所有类似的逻辑(PMs)。
II.学习程序
根据Sn(IUn,Ln,PMn,DMn)，执行一对数而选择或筛选(记忆)有用的，重大的及重要的多个整体单元、逻辑、PMs，并且删除(忘记)没有用的、非重大的或非重要的整体单元、逻辑、PMs或DMs，选择或筛选算法可根据一特定的统计方法，例如是根据先前n个事件中整体单元、逻辑、PMs及/或DMs的使用频率，另一例子为，可使用贝氏推理的算法产生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多数事件后用于系统/机器的状态，该算法及准则提供学习程序，逻辑运算驱动器的弹性及整体性提供在机器学习及人工智能上的应用。
本发明另一方面提供在具有多个标准商业化FPGA IC芯片的一多芯片封装的逻辑驱动器，其更包括一运算IC芯片与(或)计算IC芯片，例如使用先进半导体技术或先进世代技术设计及制造的一CPU芯片、一GPU芯片、一DSP芯片、一张量处理器(Tensor ProcessingUnit(TPU))芯片及(或)特殊应用处理器芯片(APU)，例如比30纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制程，或是比使用在相同逻辑运算驱动器中的多个FPGA IC芯片更先进的半导体先进制程。处理IC芯片及计算IC芯片中的所使用的晶体管可能是FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常规MOSFET。另外，多个处理IC芯片及多个计算IC芯片类型可包括封装类型或合并在逻辑运算驱动器内，且多个处理IC芯片及多个计算IC芯片的组合可包括二种类型的芯片，组合类型如下所示：(1)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片及另一类型为GPU芯片；(2)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片及另一类型为DSP芯片；(3)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片及另一类型为TPU芯片；(4)多个处理IC芯片及多个计算IC芯片中的一类型为GPU芯片及另一类型为DSP芯片；(5)多个处理IC芯片及多个计算IC芯片中的一类型为GPU芯片及另一类型为TPU芯片；(6)多个处理IC芯片及多个计算IC芯片中的一类型为DSP芯片及另一类型为TPU芯片。此外，多个处理IC芯片及多个计算IC芯片类型可包括封装类型或合并在逻辑运算驱动器内，且多个处理IC芯片及多个计算IC芯片的组合可包括三种类型的芯片，组合类型如下所示：(1)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片、另一类型为GPU芯片及另一类型为DSP芯片类型；(2)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片、另一类型为GPU芯片及另一类型为TPU芯片类型；(3)多个处理IC芯片及多个计算IC芯片中的一类型为CPU芯片、另一类型为DSP芯片及另一类型为TPU芯片类型；(4)多个处理IC芯片及多个计算IC芯片中的一类型为GPU芯片、另一类型为DSP芯片及另一类型为TPU芯片类型。或者，多个处理IC芯片及多个计算IC芯片的组合可包括：(1)多个GPU芯片，例如是2、3、4或大于4个GPU芯片；(2)一或多个CPU芯片及一或多个GPU芯片；(3)一或多个CPU芯片及一或多个DSP芯片；(4)一或多个CPU芯片、一或多个GPU芯片及一或多个DSP芯片；(5)一或多个CPU芯片及(或)一或多个CPU芯片及(或)一或多个TPU芯片；(6)一或多个CPU芯片、一或多个DSP芯片及(或)TPU芯片，在上述所有的替代方案中，逻辑运算驱动器可包括一或多个处理IC芯片及多个计算IC芯片，及用于高速并联运算及(或)计算功能的一或多个高速、高带宽快取SRAM芯片或DRAM芯片或NVM芯片，高速、高带宽并联宽位数据是利用逻辑运算驱动器中的逻辑运算驱动器内(或上)的顶层交互连接线结构(Top Interconnection Scheme in,on or of the logic drive(TISD))传输，例如逻辑运算驱动器包括多个GPU芯片，例如是2、3、4或大于4个GPU芯片，及多个高速、高带宽快取SRAM芯片、DRAM芯片或NVM芯片，其中多个GPU芯片中的一GPU芯片与多个SRAM芯片、多个DRAM芯片或NVM芯片(可用于TISD的金属线或连接线)中的一芯片之间的通讯可以是数据带宽大于或等于64K、128K、256K、512K、1024K、2048K、4096K、8K或16K，其它例子为逻辑运算驱动器可包括多个TPU芯片，例如2、3、4或大于4个TPU芯片及多个高速、高带宽快取SRAM芯片、DRAM芯片或NVM芯片，TPU芯片、SRAM芯片、DRAM芯片或NVM芯片之间的通讯可用于TISD的金属线或连接线，且其数据的位频宽大于或等于64、128、256、512、1024、2048、4096、8K或16K，另一例子，逻辑运算驱动器可包括多个FPGA芯片，例如是2、3、4或大于4个多个FPGA芯片，及多个高速、高带宽快取SRAM芯片、DRAM芯片或NVM芯片可用于TISD的金属线或连接线，且其数据位带宽大于或等于64K、128K、256K、512K、1024K、2048K、4096K、8K或16K。
FPGA IC芯片、运算芯片及(或)计算芯片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC芯片)及；(ii)高速高带宽的SRAM、DRAM或NVM芯片中的通讯、连接或耦接是通过(经由)FOIT结构中的TISD，其中逻辑运算驱动器如上述的公开及说明，其连接及通讯方式与在相同芯片中的内部电路相似或类式。此外，FPGA IC芯片、运算芯片及(或)计算芯片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)ASIC芯片)及；高速高带宽的SRAM、DRAM或NVM芯片中的通讯、连接或耦接是通过(经由)FOIT结构中的TISD，其中逻辑运算驱动器如上述的公开及说明，其连接及通讯方式可使用小型多个I/O驱动器或小型多个接收器，小型多个I/O驱动器、小型多个接收器或多个I/O电路的驱动能力、负载、输出电容或输入电容可介于0.01pF与10pF之间、介于0.05pF与5pF之间、介于0.01pF与2pF之间或介于介于0.01pF与1pF之间，或是小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一双向I/O(或三态)接垫、I/O电路可使用在小型多个I/O驱动器、多个接收器或多个I/O电路与逻辑运算驱动器中的高速高带宽逻输运算芯片及内存芯片之间的通讯，及可包括一ESD电路、一接收器及一驱动器，且具有输入电容或输出电容可介于0.01pF与10pF之间、0.05pF与5pF之间、0.01pF与2pF之间或或介于介于0.01pF与1pF之间，或小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
运算IC芯片或计算IC芯片或在逻辑运算驱动器中的芯片提供使用在(可现场编程)功能、处理器及操作的一固定金属交互线路(非现场编程)，此多个商业化标准FPGA IC芯片提供(1)使用(可现场编程)功能、处理器及操作的可编程金属交互线路(可现场编程)及(2)使用(非现场编程)功能、处理器及操作的固定金属交互线路。一旦多个FPGA IC芯片中的可现场编程金属交互线路被编程，多个FPGA IC芯片可被操作与运算IC芯片与计算IC芯片或在同一逻辑运算驱动器中的芯片一起提供强大功能及应用程序中的操作，例如提供人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增实境(AR)、车用电子图形处理(GP)、无人驾驶车用电子及图形处理的任一种组合的功能。
本发明另一方面提供一在多芯片封装中的商业化标准内存驱动器、封装或封装驱动器、装置、模块、硬盘、硬盘驱动器、固态硬盘或固态硬盘驱动器(以下简称驱动器)，包括多个商业化标准非挥发性内存IC芯片用于数据储存。即使驱动器的电源关闭时，储存在商业化标准非挥发性内存驱动器中的数据仍然保留，多个非挥发性内存IC芯片包括一祼晶类型或一封装类型的多个NAND快闪芯片，或者，多个非挥发性内存IC芯片可包括裸晶类型的或封装类型的非挥发性NVRAM多个IC芯片可以是铁电随机存取内存(Ferroelectric RAM(FRAM))，磁阻式随机存取内存(Magnetoresistive RAM(MRAM))、相变化内存(Phase-change RAM(PRAM))，商业化标准内存驱动器由FOIT构成，其中以上述段落所述的说明中，使用在形成商业化标准逻辑运算驱动器中同样或相似的多个FOIT制程制成，FOIT的流程步骤如下：(1)提供非挥发性内存IC芯片，例如多个商业化标准NAND快闪IC芯片、一芯片载体、支架、灌模材料或基板，然后设置、固定或黏着多个IC芯片在载体、支架、灌模器或基板上；每一NAND快闪芯片可具有一标准内存密度、内量或尺寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”为位，NAND快闪芯片可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiplelevel cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(tripleLevel cells TLC))。3D NAND结构可包括多个NAND记忆单元的堆栈层(或级)，例如大于或等于4、8、16、32、72个NAND记忆单元的堆栈层。每一多个NAND快闪芯片被封装在多个内存驱动器内，其可包括微型铜柱或凸块设置在多个芯片的上表面，微型铜柱或凸块的上表面具有一水平面位于多个芯片的最顶层绝缘介电层的上表面的水平面之上，其高度例如是介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm，多个芯片设置、容纳、固定或黏着在多个IC芯片及封装上，其中具有多个晶体管的芯片的表面或一侧朝上；(2)利用例如旋涂，网版印刷，滴注或或晶圆或面板类型中的灌模，将树脂材料或化合物填入多个芯片之间的间隙及覆盖在多个芯片表面，使用CMP程序平坦化应用材料、树脂或化合物的表面至多个芯片上的所有多个微型凸块或金属柱的上表面全部被曝露；(3)经由晶圆或面板制程形成一TISD结构在平坦化材料、树脂或化合物上或上方的内存驱动器上，及微型金属柱或凸块曝露的上表面；(4)形成多个铜柱或凸块、多个焊锡凸块及多个金凸块在TISD上，切割己完成的晶圆或面板，包括经由在二相邻的内存驱动器之间的材料或结构分开、切开，此材料或化合物(例如为聚合物)填在二相邻内存驱动器之间的多个芯片被分离或切割成单独的内存驱动器。
本发明另一方面提供在多芯片封装中的商业化标准内存驱动器，商业化标准内存驱动器包括多个商业化标准非挥发性内存IC芯片，而商业化标准非挥发性内存IC芯片更包括专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片用于数据储存，即使驱动器的电源关闭时，储存在商业化标准非挥发性内存驱动器中的数据仍然保留，多个非挥发性内存IC芯片包括一祼晶类型或一封装类型的多个NAND快闪芯片，或者，多个非挥发性内存IC芯片可包括一祼晶类型或一封装类型的非挥发性NVRAM多个IC芯片，NVRAM可以是铁电随机存取内存(Ferroelectric RAM(FRAM))，磁阻式随机存取内存(Magnetoresistive RAM(MRAM))、相变化内存(Phase-change RAM(PRAM))，专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片的功能是用于内存控制及(或)输入/输出，及上述段落所述的说明用于逻辑运算驱动器的相同或相似公开，在非挥发性内存IC芯片之间的通讯、连接或耦接例如是多个NAND快闪芯片、专用控制芯片、专用I/O芯片，或在同一记忆体驱动器内的专用控制芯片及专用I/O芯片的说明与上述段落用于逻辑运算驱动器中的说明(公开)相同或相似，多个商业化标准NAND快闪IC芯片可使用不同于专用控制芯片、专用I/O芯片或在相同内存驱动器内的专用控制芯片及专用I/O芯片的IC制造技术节点或世代制造，多个商业化标准NAND快闪IC芯片包括多个小型I/O电路，而用在内存驱动器的专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片可包括多个大型I/O电路，如上述用于逻辑运算驱动器的公开及说明，商业化标准内存驱动器包括专用控制芯片、专用I/O芯片或经由FOIT所构成的专用控制芯片及专用I/O芯片，使用在形成逻辑运算驱动器中同样或相似的多个FOIT制程制成，如上述段落中的公开及说明。
本发明另一方面提供堆栈非挥发性(例如NAND快闪)的内存驱动器，其包括如上述公开及说明中，具有TPVS的单层封装非挥发性内存驱动器用于标准类型(具有标准尺寸)的堆栈的非挥发性内存驱动器，例如，单层封装非挥发性内存驱动器可具有一定宽度、长度及厚度的正方型或长方型，一工业标准可设定单层封装非挥发性内存驱动器的直径(尺寸)或形状，例如单层封装非挥发性内存驱动器标准的形状可以是正方形，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，单层封装非挥发性内存驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆栈的多个非挥发性内存芯片驱动器包括例如是2、5、6、7、8或大于8个单层封装非挥发性内存驱动器，可使用上述形成堆栈的逻辑运算驱动器所公开及说明的相似或相同的制程形成，单层封装非挥发性内存驱动器包括TPVS用于堆栈封装的目的，这些制程步骤用于形成TPVS，上述段落中公开及说明TPVS的部分可用于堆栈的逻辑运算驱动器，而使用TPVS堆栈的方法(例如POP方法)如上述段落中堆栈的逻辑运算驱动器的公开及说明。
本发明另一方面提供在多芯片封装内的商业化标准内存驱动器，其包括多个商业化标准多个挥发性IC芯片用于数据储存，其中137包括祼晶类型或封装类型的多个DRAM芯片，商业化标准DRAM内存驱动器由FOIT形成，可使用上述段落公开及说明利用相同或相似的FOIT制程形成逻辑运算驱动器步骤，其流程步骤如下：(1)提供商业化标准多个DRAM IC芯片及芯片载体、支架、灌模材料或基板，然后设置、固定或黏着多个IC芯片在载体、支架、灌模器或基板上，每一DRAM芯片可具有一标准内存密度、内量或尺寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”为位，DRAM快闪芯片可使用先进DRAM快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，所有的多个DRAM芯片被封装在多个内存驱动器内，其可包括微型铜柱或凸块设置在多个芯片的上表面，微型铜柱或凸块的上表面具有一水平面位于多个芯片的最顶层绝缘介电层的上表面的水平面之上，其高度例如是介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm，多个芯片设置、固定或黏着在载体、支架、灌模器或基板上，其中具有多个晶体管的芯片的表面或一侧朝上；(2)如果存在可可通过以下方法，例如旋涂，网版印刷，滴注或或晶圆或面板类型中的灌模，可利用一材料、树脂、或化合物填入多个芯片之间的间隙及覆盖在多个芯片表面，使用CMP程序平坦化应用材料、树脂或化合物的表面至全部多个芯片的所有多个微型凸块或金属柱的上表面全部被曝露；(3)经由晶圆或面板制程形成一TISD在平坦化应用材料、树脂或化合物上，及微型金属柱或凸块曝露的上表面；(4)形成多个铜柱或凸块、多个焊锡凸块或多个金凸块在TISD上；(5)切割己完成的晶圆或面板，包括经由在二相邻的内存驱动器之间的材料或结构分开、切开，此材料或化合物(例如为聚合物)填在二相邻内存驱动器之间的多个芯片被分离或切割成单独的内存驱动器。
本发明另一方面提供在多芯片封装中的商业化标准内存驱动器，商业化标准内存驱动器包括多个商业化标准多个挥发性IC芯片，而商业化标准多个挥发性IC芯片更包括专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片用于数据储存，多个挥发性IC芯片包括一祼晶类型或一DRAM封装类型，专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片用于内存驱动器的功能是用于内存控制及(或)输入/输出，及上述段落所述的说明用于逻辑运算驱动器的相同或相似公开，在多个DRAM芯片之间的通讯、连接或耦接例如是多个NAND快闪芯片、专用控制芯片、专用I/O芯片，或在同一内存驱动器内的专用控制芯片及专用I/O芯片的说明与上述段落用于逻辑运算驱动器中的说明(公开)相同或相似，商业化标准多个DRAM IC芯片可使用不同于专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片的IC制造技术节点或世代制造，商业化标准多个DRAM芯片包括多个小型I/O电路，而用在内存驱动器的专用控制芯片、专用I/O芯片或专用控制芯片及专用I/O芯片可包括多个大型I/O电路，如上述用于逻辑运算驱动器的公开及说明，商业化标准内存驱动器可使用在形成逻辑运算驱动器中同样或相似的多个COIP制程制成，如上述段落中的公开及说明。
本发明另一方面提供堆栈挥发性(例如DRAM芯片)的内存驱动器，其包括如上述公开及说明中，具有TPVS的多个单层封装挥发性内存驱动器用于标准类型(具有标准尺寸)的堆栈的多个非挥发性内存芯片驱动器，例如，多个单层封装挥发性内存驱动器可具有一定宽度、长度及厚度的正方型或长方型，一工业标准可设定多个单层封装挥发性内存驱动器的直径(尺寸)或形状，例如多个单层封装挥发性内存驱动器标准的形状可以是正方形，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，多个单层封装挥发性内存驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆栈的挥发性内存驱动器包括例如是2、5、6、7、8或大于8个多个单层封装挥发性内存驱动器，可使用上述形成堆栈的逻辑运算驱动器所公开及说明的相似或相同的制程形成，多个单层封装挥发性内存驱动器包括TPVS用于堆栈封装的目的，这些制程步骤用于形成TPVS，上述段落中公开及说明TPVS的部分可用于堆栈的逻辑运算驱动器，而使用TPVS堆栈的方法(例如POP方法)如上述段落中堆栈的逻辑运算驱动器的公开及说明。
本发明另一方面提供堆栈逻辑运算及挥发性内存(例如是DRAM)驱动器，其包括多个单层封装逻辑运算驱动器及多个单层封装挥发性内存驱动器，如上述公开及说明，每一单层封装逻辑运算驱动器及每一多个单层封装挥发性内存驱动器可位于多芯片封装内，每一单层封装逻辑运算驱动器及每一多个单层封装挥发性内存驱动器可具有相同标准类型或具有标准形状及尺寸，如上述公开及说明，堆栈的逻辑运算及挥发性内存驱动器包括例如是2、5、6、7、8或总共大于8个单层封装逻辑运算驱动器或多个挥发性内存驱动器，可使用上述形成堆栈的逻辑运算驱动器所公开及说明的相似或相同的制程形成，而从下到上的堆栈顺序可以是：(a)全部的单层封装逻辑运算驱动器位于底部及全部的多个单层封装挥发性内存驱动器位于顶部，或(b)单层封装逻辑运算驱动器及多个单层封装挥发性驱动器依顺序从底部到顶部堆栈交错：(i)单层封装逻辑运算驱动器；(ii)单层封装挥发性内存驱动器；(iii)单层封装逻辑运算驱动器；(iv)单层封装挥发性内存等等，单层封装逻辑运算驱动器及多个单层封装挥发性内存驱动器用于堆栈的多个逻辑运算驱动器及挥发性内存驱动器，每一逻辑运算驱动器及发性内存驱动器包括用于封装为目的的TPVs，形成TPVS的制程步骤，如上述段落公开及相关说明，而使用TPVS堆栈的方法(例如POP方法)如上述段落的公开及说明。
本发明另一方面提供堆栈的非挥发性(例如NAND快闪)及挥发性(例如DRAM)内存驱动器包括单层封装非挥发性驱动器及多个单层封装挥发性内存驱动器，每一单层封装非挥发性驱动器及每一多个单层封装挥发性内存驱动器可位于多芯片封装内，如上述段落公开与说明，每一多个单层封装挥发性内存驱动器及每一单层封装非挥发性驱动器可具有相同标准类型或具有标准形状及尺寸，如上述公开及说明，堆栈的非挥发性及挥发性内存驱动器包括例如是2、5、6、7、8或总共大于8个单层封装非挥发性内存驱动器或多个单层封装挥发性内存驱动器，可使用上述形成堆栈的逻辑运算驱动器所公开及说明的相似或相同的制程形成，而从下到上的堆栈顺序可以是：(a)全部的多个单层封装挥发性内存驱动器位于底部及全部的多个单层封装非挥发性内存驱动器位于顶部，或(b)全部多个单层封装非挥发性内存驱动器位于底部及全部多个单层封装挥发性内存驱动器位于顶部；(c)单层封装非挥发性内存驱动器及多个单层封装挥发性驱动器依顺序从底部到顶部堆栈交错：(i)单层封装挥发性内存驱动器；(ii)单层封装非挥发性内存驱动器；(iii)单层封装挥发性内存驱动器；(iv)单层封装多个非挥发性内存芯片等等，单层封装非挥发性驱动器及多个单层封装挥发性内存驱动器用于堆栈的多个非挥发性芯片及挥发性内存驱动器，每一逻辑运算驱动器及发性内存驱动器包括用于封装为目的的TPVs及(或)BISD，形成TPVS及(或)BISD的制程步骤，如上述用于堆栈逻辑运算驱动器中的段落的公开及相关说明，而使用TPVS及(或)BISD堆栈的方法(例如POP方法)如上述用于堆栈逻辑运算驱动器中的段落的公开及相关说明。
本发明另一方面提供堆栈的逻辑非挥发性(例如NAND快闪)内存及挥发性(例如DRAM)内存驱动器包括多个单层封装非挥发性驱动器及多个单层封装挥发性内存驱动器可位于多芯片封装内，如上述公开与说明，每一单层封装非挥发性及每一多个单层封装挥发性内存驱动器驱动器可具有相同标准类型或具有标准形状及尺寸，如上述公开及说明，堆栈的逻辑非挥发性(快闪)内存及挥发性(DRAM)内存驱动器包括例如是2、5、6、7、8或总共大于8个单层封装非挥发性内存驱动器或多个单层封装挥发性内存驱动器，可使用上述形成堆栈的逻辑运算驱动器内存所公开及说明的相似或相同的制程形成，而从下到上的堆栈顺序例如是：(a)全部多个单层封装挥发性内存驱动器在底部及全部的单层封装非挥发性内存驱动器在顶部；(b)全部单层封装非挥发性内存驱动器位于底部及全部多个单层封装挥发性内存驱动器位于顶部，或(c)单层封装非挥发性内存驱动器及多个单层封装挥发性驱动器依顺序从底部到顶部堆栈交错：(i)单层封装挥发性内存驱动器；(ii)单层封装非挥发性内存驱动器；(iii)单层封装挥发性内存驱动器；(iv)单层封装非挥发性内存等等，单层封装非挥发性驱动器及多个单层封装挥发性内存驱动器用于单层封装逻辑运算驱动器、多个单层封装挥发性内存驱动器及多个单层封装挥发性内存驱动器用于堆栈的逻辑运算非挥发性及挥发性内存驱动器，每一逻辑运算驱动器及发性内存驱动器包括用于封装为目的的TPVs，形成TPVS的制程步骤，如上述用于堆栈逻辑运算驱动器中的段落的公开及相关说明，而使用TPVS堆栈的方法(例如POP方法)如上述用于堆栈逻辑运算驱动器中的段落的公开及相关说明。
本发明另一方面提供具有逻辑运算驱动器的系统、硬件、电子装置、计算机、处理器、移动电话、通讯设备、及(或)机械人、非挥发性(例如NAND快闪)内存驱动器、及(或)挥发性(例如DRAM)内存驱动器，逻辑运算驱动器可为单层封装逻辑运算驱动器或堆栈的逻辑运算驱动器，如上述公开及说明，非挥发性闪存驱动器可以是单层封装非挥发性147或堆栈的非挥发性闪存驱动器，如上述公开及说明，及挥发性DRAM内存驱动器可以是单层封装DRAM内存驱动器或堆栈的挥发性DRAM内存驱动器，如上述公开及说明，逻辑运算驱动器、非挥发性闪存驱动器、及(或)挥发性DRAM内存驱动器以覆晶封装方式设置在PCB基板、BGA基板、软性电路软板或陶瓷电路基板上。
在逻辑运算驱动器及内存驱动器或装置的所有替代的方案中，单层封装逻辑运算驱动器可包括一或多个处理IC芯片及多个计算IC芯片及单层封装内存驱动器，其中单层封装内存驱动器可包括一或多个高速、高带宽快取SRAM芯片、DRAM或NVM芯片(例如，MRAM或RRAM)可高速平行处理及(或)计算，例如，单层封装逻辑运算驱动器可包括多个GPU芯片，例如是2、3、4或大于4个GPU芯片，及单层封装内存驱动器可包括多个高速、高带宽快取SRAM芯片、DRAM芯片或NVM芯片，一TPU芯片及一SRAM芯片、DRAM芯片或NVM芯片之间的通讯是通过上述公开及说明的堆栈结构，其数据位带宽可大于或等于64、128、256、512、1024、2048、4096、8K或16K，举另一个例子，逻辑运算驱动器可包括多个FPGA芯片，例如是2、3、4或大于4个多个FPGA芯片，及单层封装内存驱动器可包括多个高速、高带宽快取SRAM芯片、DRAM芯片或NVM芯片，一多个FPGA芯片及一SRAM芯片、DRAM芯片或NVM芯片之间的通讯是通过上述公开及说明的堆栈结构，其数据位带宽可大于或等于64、128、256、512、1024、2048、4096、8K或16K。
多个FPGA IC芯片、处理及(或)计算芯片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC芯片)及一高速、高带宽SRAM、DRAM或NVM芯片之间的通讯、连接或耦接是通过如上述公开及说明的堆栈结构，其通讯或连接方式与同一芯片内的多个内部电路相同或相似，或者，(i)一多个FPGA IC芯片、处理及(或)计算芯片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC芯片)，及(ii)一高速、高带宽SRAM、DRAM或NVM芯片之间的通讯、连接或耦接通过如上述公开及说明的多个堆栈结构，其使用小型多个I/O驱动器及(或)多个接收器，小型多个I/O驱动器、小型多个接收器或多个I/O电路的驱动能力、负载、输出电容或输入电容可介于0.01pF与10pF之间、0.05pF与5pF之间、介于0.01pF与2pF之间或介于0.01pF与1pF之间，或是小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一双向I/O(或三态)接垫、I/O电路可使用在小型多个I/O驱动器、多个接收器或多个I/O电路使用在逻辑运算驱动器及内存堆栈驱动器内的高速、高频频宽逻辑运算驱动器及多个内存芯片之间的通讯，其包括一ESD电路、接收器及驱动器，且具有输入电容或输出电容可介于0.01pF与10pF之间、0.05pF与5pF之间、介于0.01pF与2pF之间或介于0.01pF与1pF之间，或小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
将经由对说明性实施例、随附图式及申请专利范围的以下详细描述的评述，使本发明的此等以及其他组件、步骤、特征、效益及优势变得明朗。
附图说明
当以下描述连同随附图式一起阅读时，可更充分地理解本发明的配置，该等随附图式的性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明的原理。
图式揭示本发明的说明性应用电路、芯片结构及封装结构。其并未阐述所有应用电路、芯片结构及封装结构。可另外或替代使用其他应用电路、芯片结构及封装结构。为节省空间或更有效地说明，可省略显而易见或不必要的细节。相反，可实施一些应用电路而不揭示所有细节。当相同数字出现在不同图式中时，其是指相同或类似组件或步骤。
图1A及图1D至图1H为本发明实施例中第1类型的多个非挥发性内存单元电路图。
图1B及图1C为本发明实施例在图1A中第1类型的多个非挥发性内存单元的各种结构示意图。
图1I为本发明实施例的感测放大器的电路示意图。
图2A及图2D至图2E为本发明实施例中第二类型的多个非挥发性内存单元电路图。
图2B及图2C为本发明实施例在图2A中第二类型的多个非挥发性内存单元的各种结构示意图。
图3A及图3D至图3U为本发明实施例中第三类型的多个非挥发性内存单元电路图。
图3B及图3C为本发明实施例在图3A中第三类型的多个非挥发性内存单元的各种结构示意图。
图3V及图3W为本发明实施例在图3U中第三类型的多个非挥发性内存单元的各种结构示意图。
图4A及图4D至图4S为本发明实施例中第四类型的多个非挥发性内存单元电路图。
图4B及图4C为本发明实施例在图4A中第四类型的多个非挥发性内存单元的各种结构示意图。
图5A、图5E及图5F为本发明实施例中第五类型的多个非挥发性内存单元电路图。
图5B至图5D为本发明实施例在图5A中第五类型的多个非挥发性内存单元的各种结构示意图。
图6A至图6C为本发明实施例中电阻式随机存取内存(RRAM)的各种结构示意图。
图6D为本发明实施例中电阻式随机存取内存(RRAM)的各种状态示意图。
图6E为本发明实施例中第六类型非挥发性内存单元的第一种替代方案的电路示图。
图6F为本发明实施例中第六类型的多个非挥发性内存单元的结构示意图。
图6G为本发明实施例中第六类型非挥发性内存单元的第二种替代方案的电路示图。
图7A至图7D为本发明实施例中磁阻式随机存取内存(MRAM)的各种结构示意图。
图7E为本发明实施例中第七类型非挥发性内存单元的第一种替代方案的电路示图。
图7F为本发明实施例中第七类型的多个非挥发性内存单元的结构示意图。
图7G为本发明实施例中第七类型非挥发性内存单元的第二种替代方案的电路示图。
图7H为本发明实施例中第七类型非挥发性内存单元的第三种替代方案的电路示图。
图7I为本发明实施例中第七类型的多个非挥发性内存单元的结构示意图。
图7J为本发明实施例中第七类型非挥发性内存单元的第四种替代方案的电路示图。
图8为本发明实施例中6T SRAM单元的电路图。
图9A为本发明实施例中可编程区块的反相器(inverter)的电路示意图。
图9B为本发明实施例中可编程区块的中继器(Repeater)的电路示意图。
图9C为本发明实施例中可编程区块的切换架构的电路示意图。
图10A至图10F为本发明实施例中各种类型的通过/不通过开关电路图。
图11A至图11D为本发明实施例中各种类型的多个交叉点开关方块图。
图12A及图12C至图12L为本发明实施例中各种类型的多个多工器电路图。
图12B为本发明实施例中多工器中的一三态缓冲器电路图。
图13A为本发明实施例中大型I/O电路的电路图。
图13B为本发明实施例中小型I/O电路的电路图。
图14A为本发明实施例中可编程逻辑运算方块示意图。
图14B为本发明的OR闸极的示意图。
图14C为本发明用于获得一OR闸极的一查找表。
图14D为本发明的AND闸极的示意图。
图14E为本发明用于获得一AND闸极的一查找表。
图14F为本发明实施例中逻辑运算操作单元的电路图。
图14G为本发明实施例中图14B的逻辑运算操作单元的查找表(look-up table)。
图14H为本发明实施例计算操作器的方块示意图。
图14I为本发明实施例中图14E的计算运算操作单元的查找表。.
图14J为本发明实施例中计算运算操作单元的电路图。
图15A至图15C为本发明实施例中多个可编程交互连接线经由通过/不通过开关或交叉点开关编程的方块图。
图15D至图15F为本发明实施例中非挥发性内存(NVM)单元的输出耦接至通过/不通过开关的电路示意图。
图16A至图16H为本发明实施例中商业化标准FPGA IC芯片各种布置的上视图。
图16I至图16J为本发明实施例中各种修复算法的方块图。
图16K为本发明实施例用于一标准商业化FPGA IC芯片的一可编程逻辑运算区块的方块示意图。
图16L为本发明实施例加法器单元的电路示意图。
图16M为本发明实施例用于加法器单元的一加法单元的电路示意图。
图16N为本发明实施例乘法器单元的电路示意图。
图17为本发明实施例中专用可编程交互连接线(dedicated programmable-interconnection,DPI)在集成电路(IC)芯片的方块上视图。
图18为本发明实施例中专用输入/输出(I/O)芯片的方块上视图。
图19A至图19N为本发明实施例中各种类型的逻辑运算驱动器布置的上视图。
图20A至图20B为本发明实施例中在逻辑运算驱动器中多个芯片之间的各种类型的连接的方块图。
图20C为本发明实施例用于一或多个标准商业FPGA IC芯片及高带宽内存(highbandwidth memory,HBM)芯片的方块示意图。
图21A至图21B为本发明实施例中用于数据加载至多个记体体单元的方块图。
图22A为本发明实施例中半导体晶圆剖面图。
图22B至图22H为本发明实施例中以单一镶嵌制程(single damascene process)形成第一交互连接线结构的剖面图。
图22I至图22Q为本发明实施例中以双镶嵌制程(double damascene process)形成第一交互连接线结构的剖面图。
图23A至图23H为本发明实施例中形成微型凸块或微型金属柱在一芯片上的制程剖面图。
图24A至图24L及图25为本发明实施例中形成第二交互连接线结构在一保护层上及形成多个微型金属柱或微型凸块在第二交互连接线金属层上的制程剖面图。
图26A至图26W为本发明实施中依据FOIT形成单层封装逻辑运算驱动器的制程示意图。
图27A至图27L为本发明实施中依据TPV及FOIT形成单层封装逻辑运算驱动器的制程示意图。
图27M至图27R为本发明实施中根据层迭封装(package-on-package,POP)技术的制程剖面示意图。
图27S至图27Z为本发明实施例中依据TPVS及FOIT形成单层封装逻辑运算驱动器的制程剖面示意图。
图28A至图28M为本发明实施例中形成BISD在载体基板上的制程示意图。
图28N为本发明实施例中金属平面的上视图。
图28O至图28R为本发明实施例中形成多个封装穿孔(TPV)在BISD上的制程剖面示意图。
图28S至图28Z为本发明实施例中形成单层封装逻辑运算驱动器的制程剖面示意图。
图29A为本发明实施例中TPVS的上视图。
图29B至图29G为本发明实施例中各种交互连接线网在单层封装逻辑运算驱动器的剖面示意图。
图29H为图29G的下视图，显示为本发明实施例中逻辑运算驱动器中多个金属接垫的布局示意图。
图30A至图30I为本发明实施例中制造POP封装的制程示意图。
图31A至图31B为本发明实施例中多个逻辑区块之间的交互连接线从人类神经系统中仿真的概念图。
图31C为本发明实施例中可重新配置的可塑性或弹性及/或整体性的结构示意图。
图31D为本发明实施例中第8事件E8的可塑性或弹性及/或整体性的结构示意图。
图32A至图32K为本发明实施例中POP封装的多个种组合用于逻辑运算及内存驱动器的示意图。
图32L为本发明实施例中多个POP封装的上视图，其中图24K是沿着切割线A-A的剖面示意图。
图33A至图33C为本发明实施例中逻辑运算及内存驱动器的各种应用的示意图。
图34A至图34F为本发明实施例中各种商业化标准内存驱动器的上视图。
图35A至图35D为本发明实施例中用于逻辑及内存驱动器各种封装的剖面示意图。
图35E及图35F为本发明实施例中具有一或多个内存IC芯片的逻辑运算驱动器封装剖面示意图。
图36为本发明实施例多个数据中心与多个用户之间的网络方块示意图。
具体实施方式
非挥发性内存(NVM)单元说明
(1)第1种类型的非挥发性内存(NVM)单元
图1A为本发明一实施例中的第1类型非挥发性内存(NVM)单元的电路图说明，图1B为本发明实施例第1种类型非挥发性内存(NVM)单元的结构示意图，如图1A及图1B所示，第1类型非挥发性内存(NVM)单元600(也就是浮闸CMOS NVM单元)可形成在一P型或N型P型硅半导体基板2(例如是硅基板)上，在此实施例，非挥发性内存(NVM)单元600可提供一P型硅基板(半导体基板)2耦接参考接地一Vss电压，此第1类型的非挥发性内存(NVM)单元600可包括：
(1)在P型硅P型硅半导体基板2形成具有一N型阱(well)603的一N型条(stripe)602及N型鳍(fin)604垂直地凸出于N型阱603的顶部表面，其中N型阱603可具有一深度dw介于0.3微米(μm)至5μm之间，及一宽度ww介于50纳米(nm)至1μm之间，而N型鳍604具有一高度hfN介于10nm至200nm之间，及一宽度wfN介于1nm至100nm之间。
(2)一P型鳍605垂直地凸出于P型硅P型硅半导体基板2上，其中P型鳍605具有一高度hfP介于10nm至200nm之间，及具有一宽度wfP介于1nm至100nm之间，其中N型鳍604与P型鳍605之间具有一距离(space)介于100nm至2000nm之间。
(3)一场氧化物(field oxide)606在P型硅P型硅半导体基板2上，此场氧化物606例如是氧化硅，其中场氧化物606可具有一厚度to介于20nm至500nm之间。
(4)一浮闸(floating gate)607横向延伸超过场氧化物606，并从N型鳍604穿过P型鳍605，其中浮闸极607例如是多晶硅、钨、氮化钨、钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其它导电金属，其中浮闸极607的宽度wfgN大于P型鳍605，例如大于或等于其在N型鳍604上的宽度wfgP，其中在P型鳍605上的宽度wfgN相对于N型鳍604上的宽度wfgP介于1至10倍之间或介于1.5倍至5倍之间，例如，等于N型鳍604上的宽度wfgP2倍，其中N型鳍604上的宽度wfgP介于1nm至25nm之间，而在P型鳍605上的宽度wfgN可介于1至25nm之间。
(5)提供一氧化物608闸极从N型鳍604至P型鳍605并横向延伸形成在场氧化物606上，且位于浮闸极607与N型鳍604之间、位于浮闸极607与P型鳍605之间及位于浮闸极607与场氧化物606之间，其中闸氧化物608具有一厚度介于1nm至5nm之间。
另外，图1C为本发明实施例第1类型非挥发性内存(NVM)单元的结构，图1C与图1B相同数字的组件，其组件规格及说明可参考图1B所公开的规格及说明，图1B与图1C之间的差异如下所示，如图1C所示，多个相互平行的P型鳍605且垂直凸出P型硅P型硅半导体基板2上，其中每一P型鳍605大致上具有相同的高度hfP介于10nm至200nm之间，及大致上具有相同的宽度wfP介于1nm至100之间，其中多个p型鳍605的组合可用于N型鳍式场效晶体管(FinFET)，N型鳍604与N型鳍604旁边的P型鳍605之间具有一距离s1可介于100nm与2000nm之间，二相邻P型鳍605之间的距离s2介于2nm至200nm之间，P型鳍605的数目可介于1个至10个之间，在本实施例中例如为2个，浮闸极607可从N型鳍604至P型鳍605横向延伸位于场氧化物606上，其中浮闸极607具有一第一总面积A1垂直地位于N型鳍604上方，其第一总面积A1可大于或等于第二总面积A2的1倍至10倍或1.5位至5倍，例如等于2倍的第二总面积，其中第一总面积A1可介于1至2500nm2，而第二总面积A2可介于1至2500nm2。
如图1A至图1C，N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在闸氧化物608的两个相对两侧的N型鳍604内，分别包括P型MOS晶体管610的通道两端，其中N型鳍604的硼原子的浓度可大于P型硅P型硅半导体基板2中的硼原子浓度。每一P型鳍605可掺杂N型原子，例如是砷原子，以形成2个N+部在闸氧化物608的两个相对两侧的P型鳍605内，位于闸氧化物608一侧的一或多个P型鳍605中多个N+部可耦接至彼此或另一构成N型金属氧化物半导体(MOS)晶体管610的通道末端，及位于闸氧化物608另一侧的一或多个P型鳍605中多个N+部可耦接至彼此或另一构成P型MOS晶体管610的通道的另一端，上述一或多个P型鳍605中的每一砷原子浓度可大于N型条602中砷原子浓度，因此，N型MOS晶体管620的电容可大于或等于P型MOS晶体管610的电容，N型MOS晶体管620的电容为P型MOS晶体管610电容1倍至10倍之间或1.5倍至5倍之间，N型MOS晶体管620的电容例如为P型MOS晶体管610的2倍，N型MOS晶体管620的电容介于0.1aF至10fF之间，而P型MOS晶体管610的电容介于0.1aF至10fF之间。
如图1A至图1C所示，浮闸极607耦接至P型MOS晶体管610的一闸极端，也就是FG P-MOS晶体管，及耦接至N型MOS晶体管620的一闸极端，也就是FG N-MOS晶体管，用以在其中补获电子，P型MOS晶体管610可用于形成通道，其一端耦接至N型条(stripe)602的节点N3，而其另一端点耦接至节点N0，N型MOS晶体管620可用于形成通道，其一端耦接至P型硅P型硅半导体基板2的节点N4，而其另一端点耦接至节点N0。
如图1A至图1C，当浮闸极607开始抺除时，(1)耦接至N型条602的节点N3可切换耦接至一抺除电压VEr,；(2)耦接至P型硅P型硅半导体基板2的节点N4位于接地参考电压Vss及(3)从任何外部电路通过节点N0与非挥发性内存(NVM)单元之间可切换至”断开”，由于P型MOS晶体管610的闸极电容小于N型MOS晶体管620的闸极电容，所以浮闸极607与节点N3之间的电压差足够大到引起电子隧穿，因此困在浮闸极607中的电子可穿过闸极氧化物608至节点N3，从而浮闸极607可被抺除至逻辑准位“1”。
如图1A至图1C所示，在第一型非挥发性内存(NVM)单元600被抺除后，浮闸极607可被改变至逻辑准位“1”而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形下，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N0可被切换耦接至一编程电压VPr；(3)之下，节点N4可耦接至P型硅P型硅半导体基板2，因此，电子可从节点N4至节点N0通过N型MOS晶体管620的信道，其中一些热电子可经由闸极氧化物608跳跃或注入至浮闸极607以补获在浮闸极607之中，从而，浮闸极607可被编程成一逻辑准位“0”。
如图1A至图1C所示，对于非挥发性内存(NVM)单元的操作，(1)耦接N型条602的节点N3可切换耦接至电源供应电压Vcc；(2)耦接至P型硅P型硅半导体基板2的节点N4位于接地参考电压Vss；及(3)节点N0可切换至作为第二型非挥发性内存(NVM)单元650的一输出端，当浮闸极607充电为逻辑准位“1”时，P型MOS晶体管610可关闭，且N型MOS晶体管620可被开启，而使P型硅P型硅半导体基板2所耦接的节点N4经由N型MOS晶体管620的通道耦接至节点N0，此时P型硅P型硅半导体基板2为接地参考电压Vss，N0切换以作为非挥发性内存(NVM)单元600的输出端，因此，位于节点N0的非挥发性内存(NVM)单元600的输出端处在逻辑准位“0”，当浮闸极607放电为逻辑准位“0”时，P型MOS晶体管610可开启，且N型MOS晶体管620可被关闭，而使N型条602所耦接的节点N3经由P型MOS晶体管610的通道耦接至节点N0，此时N型条602切换至电源供应电压Vcc，N0切换以作为非挥发性内存(NVM)单元600的输出端，因此，位于节点N0的非挥发性内存(NVM)单元600的输出端处在逻辑准位“1”。
另外，图1D为本发明实施例第1类型非挥发性内存(NVM)单元的电路示意图，第1类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图1A至图1C的说明，图1A至图1D相同数字的组件，其中图1D相同数字的组件规格及说明可参考图1A至图1C所公开的规格及说明，其中它们之间的差异如下所示，如图1D所示，第1类型非挥发性内存(NVM)单元600更可包括一开关630在P型MOS晶体管610的汲极端点(在操作时)与节点N0之间，此开关630例如是一开关(N型MOS晶体管)630，此开关(N型MOS晶体管)630可用于形成一信道，此信道一端耦接至P型MOS晶体管610的汲极端(在操作时)，以及其它端点耦接至节点N0，当第1类型非挥发性内存(NVM)单元600抹除时，开关(N型MOS晶体管)630具有一闸极端切换耦接至接地参考电压Vss而关闭其信道，而从节点N0断开P型MOS晶体管610的汲极端(在操作时)，于是，防止电流从P型MOS晶体管610的汲极端(在操作时)至节点N0泄漏，当第1类型非挥发性内存(NVM)单元600编程时，开关(N型MOS晶体管)630的闸极端可切换耦接编程电压VPr开启其信道，而使P型MOS晶体管610的汲极端(在操作时)耦接至节点N0，其中节点N0切换耦接至编程电压VPr，当第1类型非挥发性内存(NVM)单元600操作时，开关(N型MOS晶体管)630的闸极端切换耦接电源供应电压Vcc开启其信道而耦接P型MOS晶体管610的汲极端(在操作时)至节点N0，以作为第1类型非挥发性内存(NVM)单元600的输出端。
另外，如图1D所示，开关630可以为一P型MOS晶体管用于形成一信道，此信道的一端耦接P型MOS晶体管610的汲极端(在操作中)，而其它端耦接至节点N0，当第1类型非挥发性内存(NVM)单元600进行抺除时，开关(P型MOS晶体管)630具有一闸极端切换耦接至抺除电压VEr而从节点N0关闭其通道，而断开P型MOS晶体管610的汲极端，于是，防止电流从P型MOS晶体管610的汲极端(在操作时)至节点N0泄漏，当第1类型非挥发性内存(NVM)单元600编程时，开关(P型MOS晶体管)630的闸极端可切换耦接接地参考电压Vss开启其信道，而使P型MOS晶体管610的汲极端(在操作时)耦接至节点N0，其中节点N0切换耦接至编程电压VPr，当第1类型非挥发性内存(NVM)单元600操作时，开关(N型MOS晶体管)630的闸极端切换耦接接地参考电压Vss开启其信道而耦接P型MOS晶体管610的汲极端(在操作时)至节点N0，以作为第1类型非挥发性内存(NVM)单元600的输出端。
另外，图1E为本发明实施例中第1类型非挥发性内存(NVM)单元600的电路示意图，图1E中第1类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图1A至图1D的说明，图1A至图1E相同数字的组件，其中图1E相同数字的组件规格及说明可参考图1A至图1D所公开的规格及说明，其中它们之间的差异如下所示，如图1E所示，第1类型非挥发性内存(NVM)单元600更包括一寄生电容(parasitic capacitor)632，此寄生电容632具有一第一端点耦接至浮闸极607及一第二端点耦接至电源供应电压Vcc或耦接至一接地参考电压Vss，寄生电容632的电容大于P型MOS晶体管610的闸极电容及大于N型MOS晶体管620的闸极电容，例如，寄生电容632的电容可等于P型MOS晶体管610闸极电容1至1000倍之间，以及等于N型MOS晶体管620闸极电容1至1000倍之间，此寄生电容632的电容范围可位于0.1aF至1pF之间，因此多的电荷或电子可储存在浮闸极607之中。
另外，图1F为本发明实施例第1类型非挥发性内存(NVM)单元的电路示意图，图1B、图1C及图1F相同数字的组件，其中图1F相同数字的组件规格及说明可参考图1B及图1C所公开的规格及说明，其中它们之间的差异如下所示，如图1F所示，对于第1类型非挥发性内存(NVM)单元600，其本身的P型MOS晶体管610用于形成一信道，此信道具有两个端点耦接至节点N3，第1类型非挥发性内存(NVM)单元600更包括一开关630(例如是N型MOS晶体管)位于节点N3与节点N0之间，开关(N型MOS晶体管)630可用于形成一信道，此信道的一端耦接至节点N3，以及其它端点耦接至节点N0，此信道与非挥发性内存(NVM)单元600的连接，可从任一外界电路经由节点N0或耦接至接地参考电压Vss、耦接编程电压VPr、耦接电源供应电压Vcc或一感测放大器666可切换成”断开”，如图1I所示，图1I为本发明实施例的感测放大器的电路示意图，在操作时，(1)节点N0切换耦接至感测放大器666的节点N31；(2)感测放大器666的一节点N32切换耦接至一参考线；及(3)感测放大器666具有多个节点SAENb切换耦接至接地参考电压Vss以启动感测放大器666，此感测放大器666可将节点N31的电压与节点N2的电压比较而产生一比较数据，然后依据比较数据产生非挥发性内存(NVM)单元600的一输出”Out”。
如图1F所示，当浮闸极607开始抹除时，(1)节点N3可耦接至N型条602切换成耦接至抺除电压VEr；(2)节点N4在接地参考电压Vss下可耦接P型硅P型硅半导体基板2；(3)节点N0可从任一外界电路经由节点N0或耦接至接地参考电压Vss切换成”断开”，开关(N型MOS晶体管)630具有一闸极端可切换耦接至接地参考电压Vss而关闭本身的通道，而从节点N0断开节点N3，由于P型MOS晶体管610的闸极电容小于N型MOS晶体管620的闸极电容，所以浮闸极607与节点N3之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N3，浮闸极607可被抺除至逻辑准位“1”。
如图1F所示，在第一型非挥发性内存(NVM)单元600被抺除后，浮闸极607可被改变至逻辑准位“1”而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形下，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N4可耦接P型硅P型硅半导体基板2至接地参考电压Vss；及(3)节点N0可切换耦接至编程电压VPr，开关(N型MOS晶体管)630的闸极端可切换耦接至编程电压VPr而开启信道耦接节点N3至节点N0，因此电子可从节点N4至节点N0及节点N3通过N型MOS晶体管620的信道，其中一些热电子可包括从经由闸极氧化物608跳跃或注入至浮闸极607以补获在浮闸极607之中的电子，浮闸极607可被编程成一逻辑准位“0”。
如图1F所示，第1类型的非挥发性内存(NVM)单元600的操作，(1)节点N3可耦接至N型条602切换至耦接电源供应电压Vcc及(2)节点N4可耦接至P型硅P型硅半导体基板2至接地参考电压Vss，此开关(N型MOS晶体管)630的闸极端可切换耦接至接地参考电压关闭其信道，从节点N0断开与节点N3的连结，节点N0首先切换耦接至电源供应电压Vcc以预先预充电至逻辑准位“1”，当浮闸极607被充电至逻辑准位“1”时，N型MOS晶体管620可被开启其通道，使在接地参考电压Vss下的节点N4至耦接至节点N0，使节点N0的逻辑准位可从“1”变成“0”，当浮闸极607被放电且位于逻辑准位“0”时，N型MOS晶体管620可关闭其通道以从节点N0断开位于接地参考电压Vss的节点N4之间的连接，节点N0的逻辑准位可被保持在“1”，接着，节点N0被切换耦接至如图1I所示的感测放大器666的节点N31，感测放大器666可比较位于节点N0的电压(即图1I所示的节点N31)与位于参考线的一电压(即图1I所示的节点N32)而产生一比较数据，然后依据比较数据产生非挥发性内存(NVM)单元的输出”Out”，例如，当位于逻辑电压“0”的节点N31的电压经由感测放大器666比较小于节点N32的电压时，感测放大器666可在逻辑准位“0”产生输出”Out”，当位于逻辑准位“1”节点N31的电压经由感测放大器666比较大于节点N32的电压，感测放大器666可在辑准位“1”产生输出”Out”。
另外，如图1F所示，开关630可以为一P型MOS晶体管用于形成一信道，此信道的一端耦接节点N3，而其它端耦接至节点N0，图1F中第1类型非挥发性内存(NVM)单元600抺除、编程及操作可参考上述说明所示，其差异如下所示：当第1类型非挥发性内存(NVM)单元600进行抺除时，开关(P型MOS晶体管)630具有一闸极端切换耦接至抺除电压VEr而从节点N0关闭其通道，而断开节点N3及节点N0的连接，当第1类型非挥发性内存(NVM)单元600编程时，开关(P型MOS晶体管)630的闸极端可切换耦接接地参考电压Vss开启其信道，而使节点N3耦接至节点N0，其中节点N0切换耦接至编程电压VPr，当第1类型非挥发性内存(NVM)单元600操作时，开关(N型MOS晶体管)630的闸极端切换耦接电源供应电压Vss关闭其信道而断开节点N3与节点N0的连接。
另外，图1G为本发明实施例第1类型非挥发性内存(NVM)单元的电路示意图，图1A至图1C、图1E及图1G相同数字的组件，其中图1F相同数字的组件规格及说明可参考图1A至图1C所公开的规格及说明，图1E与图1G之间的差异如下所示，如图1G所示，第1类型非挥发性内存(NVM)单元600具有其浮闸极607，在操作时在节点N1用作为本身的输出，其本身的P型MOS晶体管610用于形成一信道，此信道具有两端耦接至节点N3，其中N型条602可耦接节点N3及其N型MOS晶体管620，用于形成一信道，此信道一端耦接节点N0，以及其它端点耦接节点N4z，在本实施例，在节点N0与节点N3之间不会形成物理性的导电路径。
如图1G所示，当浮闸极607开始抹除时，(1)节点N3可耦接至N型条602切换成耦接至抺除电压VEr；(2)节点N4在接地参考电压Vss下可耦接P型硅P型硅半导体基板2；(3)节点N0可从任一外界电路经由节点N0或耦接至接地参考电压Vss切换成”断开”，由于P型MOS晶体管610的闸极电容小于N型MOS晶体管620的闸极电容，所以浮闸极607与节点N3之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N3，浮闸极607可被抺除至逻辑准位“1”，在操作时在节点N1处作为非挥发性内存(NVM)单元600的输出。
如图1G所示，在第一型非挥发性内存(NVM)单元600被抺除后，浮闸极607可被改变至逻辑准位“1”而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形下，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N0可切换耦接编程电压VPr以及(3)N4可耦接P型硅P型硅半导体基板2至接地参考电压Vss；因此电子可从节点N4至节点N0及节点N3通过N型MOS晶体管620的信道，其中一些热电子可包括从经由闸极氧化物608跳跃或注入至浮闸极607以补获在浮闸极607之中的电子，因此浮闸极607可被编程成一逻辑准位“0”，在操作时在节点N1作为非挥发性内存(NVM)单元600的输出。
另外，图1H为本发明实施例中第1类型非挥发性内存(NVM)单元600的电路示意图，图1A至图1C、图1E及图1H中相同数字的组件，其中图1H相同数字的组件规格及说明可参考图1A至图1C及图1E所公开的规格及说明，其中图1E与图1H中的电路的差异如下所示，如图1H所示，第1类型非挥发性内存(NVM)单元600的P型MOS晶体管610用于形成一信道，此信道的两端耦接至节点N3，其中N型条602可耦接节点N3，以及其本身的N型MOS晶体管620用于形成一信道，此信道一端耦接节点N3，以及其它端耦接节点N0，在此案例下，在节点N0与节点N3之间没有物理性的导电路径，P型硅P型硅半导体基板2可耦接至节点N4，此信道与非挥发性内存(NVM)单元600的连接，可从任一外界电路经由节点N0或耦接至接地参考电压Vss、耦接编程电压VPr、耦接电源供应电压Vcc或如图1I所示的感测放大器666可切换成”断开”，在操作时，(1)节点N0切换耦接至感测放大器666的节点N31；(2)感测放大器666的一节点N32切换耦接至一参考线；及(3)感测放大器666具有多个节点SAENb切换耦接至接地参考电压Vss以启动感测放大器666，此感测放大器666可将节点N31的电压与节点N2的电压比较而产生一比较数据，然后依据比较数据产生非挥发性内存(NVM)单元600的一输出”Out”。
如图1H所示，当浮闸极607开始抹除时，(1)节点N3可耦接至N型条602切换成耦接至抺除电压VEr；(2)节点N4在接地参考电压Vss下可耦接P型硅P型硅半导体基板2；(3)节点N0可从任一外界电路经由节点N0或耦接至接地参考电压Vss切换成”断开”，由于P型MOS晶体管610的闸极电容小于N型MOS晶体管620的闸极电容，所以浮闸极607与节点N3之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N3，浮闸极607可被抺除至逻辑准位“1”。
如图1H所示，在第一型非挥发性内存(NVM)单元600被抺除后，浮闸极607可被改变至逻辑准位“1”而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形下，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N0可切换耦接编程电压VPr以及(3)N4可耦接P型硅P型硅半导体基板2至接地参考电压Vss；因此电子可从节点N4至节点N0及节点N3通过N型MOS晶体管620的信道，其中一些热电子可包括从经由闸极氧化物608跳跃或注入至浮闸极607以补获在浮闸极607之中的电子，因此浮闸极607可被编程成一逻辑准位“0”。
如图1H所示，第1类型的非挥发性内存(NVM)单元600的操作，(1)节点N3可耦接至N型条602切换至耦接电源供应电压Vcc及(2)节点N4可耦接至P型硅P型硅半导体基板2至接地参考电压Vss，此节点N0切换耦接至电源供应电压Vcc以预先预充电至逻辑准位“1”，当浮闸极607被充电至逻辑准位“1”时，N型MOS晶体管620可被开启其通道，使在接地参考电压Vss下的节点N4至耦接至节点N0，使节点N0的逻辑准位可从“1”变成“0”，当浮闸极607被放电且位于逻辑准位“0”时，N型MOS晶体管620可关闭其通道以从节点N0断开位于接地参考电压Vss的节点N4之间的连接，节点N0的逻辑准位可被保持在“1”，接着，节点N0被切换耦接至如图1I所示的感测放大器666的节点N31，感测放大器666可比较位于节点N0的电压(即图1I所示的节点N31)与位于参考线的一电压(即图1I所示的节点N32)而产生一比较数据，然后依据比较数据产生非挥发性内存(NVM)单元的输出”Out”，例如，当位于逻辑电压“0”的节点N31的电压经由感测放大器666比较小于节点N32的电压时，感测放大器666可在逻辑准位“0”产生输出”Out”，当位于逻辑准位“1”节点N31的电压经由感测放大器666比较大于节点N32的电压，感测放大器666可在辑准位“1”产生输出”Out”。
图1A至图1H中第1类型非挥发性内存(NVM)单元600，其抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr可大于或等于电源供应电压Vcc，抺除电压VEr的范围在5伏特至0.25伏特之间，编程电压VPr的范围在5伏特至0.25伏特之间，电源供应电压Vcc的范围在3.5伏特至0.25伏特之间，例如是0.75伏特或3.3伏特。
(2)第2类型非挥发性内存(NVM)单元
另外，图2A为本发明实施例中第二型非挥发性内存(NVM)单元650电路示意图，图2B为本发明实施例中第二型非挥发性内存(NVM)单元650(即可浮闸CMOSNVM单元)的结构示意图，在此案例中，图2A及图2B中第二型非挥发性内存(NVM)单元650的电路示意图与图1A及图1B所示的第1类型非挥发性内存(NVM)单元600的电路示意图相似，第1类型非挥发性内存(NVM)单元600的电路示意图与第二型非挥发性内存(NVM)单元650的电路示意图的不同点如下所示，如图2A及图2B所示，浮闸极607的宽度wfgN小于或等于宽度wfgP，对于图1B及图2B中所示相同的组件数字，在图2B中可参考上述图1B所示的组件规格及说明，如图2B所示，在N型鳍604上方的宽度wfgP为P型鳍605上方的宽度wfgN的1倍至10倍之间或1.5倍至5倍之间，例如，N型鳍604上方的宽度wfgP为2倍的P型鳍605上方的宽度wfgN，其中N型鳍604上方的宽度wfgP的范围为1nm至25nm之间，而P型鳍605上方的宽度wfgN的范围为1nm至25nm之间。
另外，如图2C所示，多个N型鳍604相互平行设置，并从N型阱603垂直地凸出形成，其中每一或多个N型鳍604大致上具有相同的高度hfN介于10nm至200nm之间，及大致上具有相同的宽度wfN介于1nm至100nm之间，其中N型鳍604组合可用于P型鯺式场效应晶体管(FinFET)，图2C为本发明实施例第2类型非挥发性内存(NVM)单元结构示意图，图1B、图1C及图2C中相同数字的组件，其中图2C相同数字的组件规格及说明可参考图1B及图1C所公开的规格及说明，其中二者之间的差异如下所示，如图2C所示，二相邻N型鳍604之间的距离s2介于2nm至200nm之间，N型鳍604的数目可介于1个至10个之间，在本实施例中例如为2个，浮闸极607可从N型鳍604至P型鳍605横向延伸位于场氧化物606上，其中浮闸极607具有一第三总面积A3垂直地位于P型鳍605上方，其第三总面积A3可小于或等于第四总面积A4的1倍至10倍或1.5位至5倍，例如等于2倍的第三总面积A3，其中第三总面积A3可介于1至2500nm2，而第四总面积A4可介于1至2500nm2。每一或多数N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在闸氧化物608的两个相对两侧的每一或多个N型鳍604内，位于闸氧化物608一侧的一或多个N型鳍604中多个P+部可耦接至彼此或另一构成P型MOS晶体管610的通道末端，及位于闸氧化物608另一侧的一或多个N型鳍604中多个P+部可耦接至彼此或另一构成P型MOS晶体管610(即是FG P-MOS晶体管)的通道的其它端，及一或多数N型鳍604内且在闸极氧化物608其它侧的多个P+部可耦接或彼此相互耦接以组成P型MOS晶体管610通道的其它端，一或多个N型鳍604中的每一硼原子浓度可大于P型硅P型硅半导体基板2中硼原子浓度，P型鳍605可掺杂N型原子，例如砷原子，形成二N+部在闸极氧化物608的两个相对两侧的P型鳍605内，包括一N型金属氧化半导体(MOS)晶体管620(即是FG N-MOS晶体管)的一通道的二端，其中一或多个P型鳍605中的每个砷原子的浓度可大于N型条602中的砷原子的浓度，因此，P型MOS晶体管610的电容可大于或等于N型MOS晶体管620的电容，P型MOS晶体管610的电容为N型MOS晶体管620电容1倍至10倍之间或1.5倍至5倍之间，P型MOS晶体管610的电容例如为N型MOS晶体管620的2倍，N型MOS晶体管620的电容介于0.1aF至10fF之间。
如图2A至图2C所示，当浮闸极607开始抹除时，(1)节点N4可切换耦接至抺除电压VEr；(2)节点N3可耦接N型条602至接地参考电压Vss；(3)节点N0可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元650的连接，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N4之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N4，浮闸极607可被抺除至逻辑准位“1”。
对于第二样式，当浮闸极607开始抹除时，(1)节点N0可切换成耦接至抺除电压VEr；(2)节点N3耦接至N型条602以切换耦接至接地参考电压Vss；(3)节点N4可从任一外界电路经由节点N4切换成”断开”，以断开与非挥发性内存(NVM)单元650的连接，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N0之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N0，浮闸极607可被抺除至逻辑准位“1”。
对于第三样式，当浮闸极607开始抹除时，(1)节点N0及节点N4可切换成耦接至抺除电压VEr；(2)节点N3耦接至N型条602以切换耦接至接地参考电压Vss，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N0之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极607中的电子可穿过闸极氧化物608至节点N0及/或节点N4，浮闸极607可被抺除至逻辑准位“1”。
如图2A至图2C所示，在非挥发性内存(NVM)单元650被抺除后，浮闸极607可被改变至逻辑准位“1”而开启N型MOS晶体管620及关闭P型MOS晶体管610，在此情形下，对于第一种样式，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N4可耦接至接地参考电压Vss；及(3)节点N0可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元650的连接，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N4之间的电压差足够大到引起电子隧穿。因此，在节点N4的电子可穿过闸极氧化物608至浮闸极607而困在(或被捕获)在浮闸极607中，因此浮闸极607可被编程至逻辑准位“0”。
对于第二种样式，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N0可切换耦接接地参考电压Vss以及(3)节点N4可从任一外界电路经由节点N4切换成”断开”，以断开与非挥发性内存(NVM)单元650的连接，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N0之间的电压差足够大到引起电子隧穿。因此，在节点N0的电子可穿过闸极氧化物608至浮闸极607而困在(或被捕获)在浮闸极607中，因此浮闸极607可被编程至逻辑准位“0”。
对于第三种样式，当浮闸极607被编程时，(1)耦接至N型条602的节点N3可切换耦接至一编程电压VPr；(2)节点N0及节点N4可切换耦接接地参考电压Vss，由于N型MOS晶体管620的闸极电容小于P型MOS晶体管610的闸极电容，所以浮闸极607与节点N0之间或浮闸极607与节点N4之间的电压差足够大到引起电子隧穿。因此，在节点N0及节点N4的电子可穿过闸极氧化物608至浮闸极607而困在(或被捕获)在浮闸极607中，因此浮闸极607可被编程至逻辑准位“0”。
如图2A至图2C所示，对于非挥发性内存(NVM)单元650的操作，(1)耦接N型条602的节点N3可切换耦接至电源供应电压Vcc；(2)节点N4可切换耦接至接地参考电压Vss；及(3)节点N0可切换至作为第二型非挥发性内存(NVM)单元650的一输出端，当浮闸极607充电为逻辑准位“1”时，P型MOS晶体管610可关闭，且N型MOS晶体管620可被开启，而使节点N4经由N型MOS晶体管620的通道耦接至节点N0，此时P型硅P型硅半导体基板2为接地参考电压Vss，N0切换以作为非挥发性内存(NVM)单元650的输出端，因此，位于第2类型非挥发性内存(NVM)单元650的输出端处在逻辑准位“0”，当浮闸极607放电且逻辑准位“0”时，P型MOS晶体管610可关闭，且N型MOS晶体管620可被关闭，而使N型条602所耦接的节点N3经由P型MOS晶体管610的通道耦接至节点N0，此时节点N3为电源供应电压Vcc，N0切换以作为非挥发性内存(NVM)单元600的输出端，因此，位于节点N0的非挥发性内存(NVM)单元600的输出端处在逻辑准位“1”
另外，图2D为本发明实施例第2类型非挥发性内存(NVM)单元的电路示意图，第2类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图2A至图2C的说明，图2A至图2D相同数字的组件，其中图2D相同数字的组件规格及说明可参考图2A至图2C所揭露的规格及说明，其中它们之间的差异如下所示，如图2D所示，第2类型非挥发性内存(NVM)单元650更可包括开关630在P型MOS晶体管610的汲极端点(在操作时)与节点N0之间，此开关630例如是一开关(N型MOS晶体管)630，此开关(N型MOS晶体管)630可用于形成一信道，此信道一端耦接至P型MOS晶体管610的汲极端(在操作时)，以及其它端点耦接至节点N0，当第2类型非挥发性内存(NVM)单元650对于上述第1种样式、第2种样式及第3种样式抹除时，开关(N型MOS晶体管)630具有一闸极端切换耦接至接地参考电压Vss而关闭其信道，而从节点N0断开P型MOS晶体管610的汲极端(在操作时)，于是，防止电流经P型MOS晶体管610的通道从节点N0至节点N3泄漏，及/或防止电流经N型MOS晶体管620及P型MOS晶体管610的通道从节点N4至节点N3泄漏，当第2类型非挥发性内存(NVM)单元650的第1种样式、第2种样式及第3种样式编程时，开关(N型MOS晶体管)630的闸极端可切换耦接接地参数电压Vss关闭其信道，而从节点N0断开P型MOS晶体管610的汲极端(在操作时)，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N0泄漏，及/或防止电流经P型MOS晶体管610及N型MOS晶体管620的通道从节点N3至节点N4泄漏，当第2类型非挥发性内存(NVM)单元650操作时，开关(N型MOS晶体管)630的闸极端切换耦接电源供应电压Vcc开启其信道而耦接P型MOS晶体管610的汲极端(在操作时)至节点N0。
另外，如图2D所示，开关630可以为一P型MOS晶体管用于形成一信道，此信道的一端耦接P型MOS晶体管610的汲极端(在操作中)，而其它端耦接至节点N0，当第2类型非挥发性内存(NVM)单元650对于上述第1种样式、第2种样式及第3种样式进行抺除时，开关(P型MOS晶体管)630具有一闸极端切换耦接至抺除电压VEr而从节点N0关闭其通道，而断开P型MOS晶体管610的汲极端，于是，防止电流经P型MOS晶体管610的通道从节点N0至节点N3泄漏，及/或防止电流经N型MOS晶体管620及P型MOS晶体管610的通道从节点N4至节点N3泄漏，当第2类型非挥发性内存(NVM)单元650的第1种样式、第2种样式及第3种样式编程时，开关(P型MOS晶体管)630的闸极端可切换耦接编程电压VPr关闭其信道，而从节点N0断开P型MOS晶体管610的汲极端(在操作时)，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N0泄漏，及/或防止电流经P型MOS晶体管610及N型MOS晶体管620的通道从节点N3至节点N4泄漏，当第2类型非挥发性内存(NVM)单元650操作时，开关(P型MOS晶体管)630的闸极端切换耦接接地参考电压Vss开启其信道而耦接P型MOS晶体管610的汲极端(在操作时)至节点N0。
另外，图2E为本发明实施例中第2类型非挥发性内存(NVM)单元650的电路示意图，图2E中第2类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图2A至图2D的说明，图2A至图2E相同数字的组件，其中图2E相同数字的组件规格及说明可参考图2A至图2D所公开的规格及说明，其中它们之间的差异如下所示，如图2E所示，第2类型非挥发性内存(NVM)单元650更包括一寄生电容(parasitic capacitor)632，此寄生电容632具有一第一端点耦接至浮闸极607及一第二端点耦接至电源供应电压Vcc或耦接至一接地参考电压Vss，寄生电容632的电容大于P型MOS晶体管610的闸极电容及大于N型MOS晶体管620的闸极电容，例如，寄生电容632的电容可等于P型MOS晶体管610闸极电容1至1000倍之间，以及等于N型MOS晶体管620闸极电容1至1000倍之间，此寄生电容632的电容范围可位于0.1aF至1pF之间，因此多的电荷或电子可储存在浮闸极607之中。
图2A至图2E中第2类型非挥发性内存(NVM)单元650，其抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr可大于或等于电源供应电压Vcc，抺除电压VEr的范围在5伏特至0.25伏特之间，编程电压VPr的范围在5伏特至0.25伏特之间，电源供应电压Vcc的范围在3.5伏特至0.25伏特之间，例如是0.75伏特或3.3伏特。
(3)第3种类型非挥发性内存(NVM)单元
图3A为本发明一实施例中的第3类型非挥发性内存(NVM)单元的电路图说明，图3B为本发明实施例第3种类型非挥发性内存(NVM)单元的结构示意图，如图3A及图3B所示，第3类型非挥发性内存(NVM)单元700(也就是FGCMOS NVM单元)可形成在一P型或N型P型硅半导体基板2(例如是硅基板)上，在此实施例，非挥发性内存(NVM)单元700可提供一P型硅P型硅半导体基板2耦接参考接地一Vss电压，此第3类型的非挥发性内存(NVM)单元700可包括：
(1)在P型硅P型硅半导体基板2形成具有一N型阱703的一第1N型条702及N型鳍704垂直地凸出于N型阱703的顶部表面，其中N型阱703可具有一深度d1w介于0.3微米(μm)至5μm之间，及一宽度w1w介于50纳米(nm)至1μm之间，而N型鳍704具有一高度h1fN介于10nm至200nm之间，及一宽度w1fN介于1nm至100nm之间。
(1)在P型硅P型硅半导体基板2形成具有一N型阱(well)706的一第2N型条705及N型鳍707垂直地凸出于N型阱706的顶部表面，其中N型阱706可具有一深度d2w介于0.3微米(μm)至5μm之间，及一宽度w2w介于50纳米(nm)至1μm之间，而N型鳍707具有一高度h2fN介于10nm至200nm之间，及一宽度w2fN介于1nm至100nm之间。
(3)一P型鳍708垂直地凸出于P型硅P型硅半导体基板2上，其中P型鳍708具有一高度h1fP介于10nm至200nm之间，及具有一宽度w1fP介于1nm至100nm之间，其中N型鳍704与P型鳍708之间具有一距离s3介于100nm至2000nm之间，以及N型鳍707与P型鳍708之间具有一距离s4介于100nm至2000nm之间。
(3)一场氧化物709在P型硅P型硅半导体基板2上，此场氧化物709例如是氧化硅，其中场氧化物709可具有一厚度to介于20nm至500nm之间。
(5)一浮闸极710横向延伸超过场氧化物709，并从第1N型条702的N型鳍704穿过第2N型条705的N型鳍707，其中浮闸极710例如是多晶硅、钨、氮化钨、钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其它导电金属，其中在第1N型条702的N型鳍704上方的浮闸极710的宽度wfgP1大于或等于在P型鳍708上方的宽度wfgN1，以及大于或等于第2N型条705的N型鳍707上方的宽度wfgP2，其中第1N型条702的N型鳍704上方的宽度wfgP1可为P型鳍708上方宽度wfgN11倍至10倍之间或1.5倍至5倍之间，例如等于2倍P型鳍708上方宽度wfgN1，及第1N型条702的N型鳍704上的宽度wfgP1可等于1倍至10倍或1.5倍至5倍第2N型条705的N型鳍707上的宽度wfgP2，例如等于2倍第2N型条705的N型鳍707上方宽度wfgP2，其中第1N型条702的N型鳍704上方宽度wfgP1介于1nm至25nm之间，第2N型条705的N型鳍707上的宽度wfgP2介于1nm至25nm之间，及P型鳍708上方宽度wfgN1介于1nm至25nm之间。
(6)提供一氧化闸711从第1N型条702的N型鳍704至第2N型条705的N型鳍707并横向延伸形成在场氧化物709上，且位于浮闸极710与N型鳍704之间、位于浮闸极710与N型鳍707之间、位于浮闸极710与P型鳍708之间及位于浮闸极710与场氧化物709之间，其中氧化闸711具有一厚度介于1nm至5nm之间。
另外，图3C为本发明实施例第3类型非挥发性内存(NVM)单元的结构，图3C与图3B相同数字的组件，其组件规格及说明可参考图3B所公开的规格及说明，图3B与图3C之间的差异如下所示，如图3C所示，多个相互平行的N型鳍704且垂直凸出N型阱703上，其中每一N型鳍704大致上具有相同的高度h1fN介于10nm至200nm之间，及大致上具有相同的宽度w1fN介于1nm至100之间，其中多个N型鳍704的组合可用于P型鳍式场效晶体管(FinFET)，P型鳍708与P型鳍708旁边的一N型鳍704之间具有一距离s3可介于100nm与2000nm之间，二相邻N型鳍704之间的距离s5介于2nm至200nm之间，N型鳍704的数目可介于1个至10个之间，在本实施例中例如为2个，浮闸极710可从N型鳍704至横跨在P型鳍708上的N型鳍707横向延伸位于场氧化物709上，其中浮闸极710具有一第五总面积A5垂直地位于N型鳍704上方，其中浮闸极710另有一第六总面积A6垂直地位于第2N型条705上方，其中其中浮闸极710另有一第七总面积A7垂直地位于N型鳍707上方，其第五总面积A5可大于或等于第六总面积及第七总面积，其第五总面积A5可大于或等于第六总面积A6的1倍至10倍或1.5位至5倍，例如五总面积A5等于2倍的第六总面积A6，其第五总面积A5可大于或等于第七总面积A7的1倍至10倍或1.5位至5倍，例如五总面积A5等于2倍的第七总面积A7，其中第五总面积A5可介于1至2500nm2，而第六总面积A6可介于1至2500nm2及第七总面积A7可介于1至2500nm2。
如图3A至图3C所示，每一或多个N型鳍704可掺杂P型原子，例如是硼原子，以形成2个P+部在N型鳍704的两个相对两侧的每一或多个氧化闸711内，位于N型鳍704一侧的一或多个N型鳍704中多个P+部可耦接至彼此或另一构成一第1P型金属氧化物半导体(MOS)晶体管730的通道末端，及位于N型鳍704另一侧的一或多个氧化闸711中多个P+部可耦接至彼此或另一构成第1P型金属氧化物半导体(MOS)晶体管730(即是FG P-MOS晶体管)的通道的其它端，及一或多数N型鳍704内且在氧化闸711其它侧的多个P+部可耦接或彼此相互耦接以组成第1P型金属氧化物半导体(MOS)晶体管730通道的其它端，一或多个N型鳍704中的硼原子浓度可大于P型硅P型硅半导体基板2中硼原子浓度，N型鳍707可掺杂P型原子，例如是硼原子，以形成2个P+部在N型鳍707的两个相对两侧的氧化闸711内，N型鳍707分别包括一第2P型金属氧化物半导体(MOS)晶体管740的一通道的两端，意即是AD FG P-MOS晶体管，其中在N型鳍707中的硼原子浓度可大于P型硅P型硅半导体基板2中硼原子浓度，P型鳍708可掺杂N型原子，例如砷原子，形成二N+部在氧化闸711的两个相对两侧的P型鳍708内，包括一N型MOS晶体管750(即是FG N-MOS晶体管)的一通道的二端，其中在P型鳍708中的砷原子的浓度可大于N型阱703中的砷原子的浓度及大于在N型阱706中砷原子的浓度，因此，第1P型金属氧化物半导体(MOS)晶体管730的电容可大于或等于第2P型金属氧化物半导体(MOS)晶体管740的电容，以及大于或等于N型MOS晶体管750的电容，第1P型金属氧化物半导体(MOS)晶体管730的电容为第2P型金属氧化物半导体(MOS)晶体管740电容1倍至10倍之间或1.5倍至5倍之间，例如为第2P型金属氧化物半导体(MOS)晶体管740电容的2倍，第1P型金属氧化物半导体(MOS)晶体管730的电容为N型MOS晶体管750电容1倍至10倍之间或1.5倍至5倍之间，例如为N型MOS晶体管750电容的2倍，N型MOS晶体管750的电容介于0.1aF至10fF之间，第1P型金属氧化物半导体(MOS)晶体管730的电容介于0.1aF至10fF之间，第2P型金属氧化物半导体(MOS)晶体管740的电容介于0.1aF至10fF之间。
如图3A至图3C所示，浮闸极710耦接至第一P型MOS晶体管730的一闸极端、耦接至第二P型MOS晶体管730的一闸极端及耦接至N型MOS晶体管750的一闸极端，用以在其中补获电子，第一P型MOS晶体管730可用于形成通道，其二端中的一端耦接至第1N型条702的节点N3，而其另一端点耦接至节点N0，第二P型MOS晶体管730可用于形成通道，其二端耦接至第2N型条705的节点N2，N型MOS晶体管620可用于形成通道，其二端的其中一端耦接至节点N4，而其二端中的另一端点耦接至节点N0。
如图3A至图3C所示，当浮闸极710开始抹除时，(1)节点N2耦接至第2N型条705切换耦接至一抺除电压VEr,；(2)节点N4可切换耦接至接地参考电压Vss；(3)节点N3可耦接至第1N型条702切换成耦接至接地参考电压Vss及；(4)节点N0可从任一外界电路经由节点N0或耦接至接地参考电压Vss切换成”断开”，以断开与非挥发性内存(NVM)单元700的连接，由于第二P型MOS晶体管730的闸极电容小于第一P型MOS晶体管730的闸极电容与N型MOS晶体管750的闸极电容总合，所以浮闸极710与节点N2之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极710中的电子可穿过氧化闸711至节点N2，浮闸极710可被抺除至逻辑准位“1”。
如图3A至图3C所示，在非挥发性内存(NVM)单元700被抺除后，浮闸极710可被改变至逻辑准位“1”而开启N型MOS晶体管750及关闭第一P型MOS晶体管730及第二P型MOS晶体管730，在此情形下，当浮闸极710被编程时，(1)耦接至第2N型条705的节点N2可切换耦接至一编程电压VPr；(2)节点N4可耦接至接地参考电压Vss；及(3)连接至第1N型条702的节点N3切换耦接至编程电压VPr；及(4)可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元700的连接，由于N型MOS晶体管750的闸极电容小于第一P型MOS晶体管730及第二P型MOS晶体管730的闸极电容总合，所以浮闸极710与节点N4之间的电压差足够大到引起电子隧穿。因此，从节点N4电子可穿过氧化闸711至浮闸极710而困在(或被捕获)在浮闸极710中，因此浮闸极710可被编程至逻辑准位“0”。
如图3A至图3C所示，对于非挥发性内存(NVM)单元700的操作，(1)耦接第2N型条705的节点N2可切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压，例如是电源供应电压Vcc、接地参考电压Vss或一半的电源供应电压Vcc，或是从任一外界电路经由节点N2切换成”断开”，以断开与非挥发性内存(NVM)单元700的连接；(2)节点N4可切换耦接至接地参考电压Vss；(3)耦接至第1N型条702的节点N3可切换耦接至电源供应电压Vcc及(4)节点N0可切换至作为非挥发性内存(NVM)单元700的一输出端，当浮闸极710充电为逻辑准位“1”时，第一P型MOS晶体管730可关闭，且N型MOS晶体管750可被开启，而使节点N4切换经由N型MOS晶体管750的通道耦接至节点N0，此时节点N4切换耦接至接地参考电压Vss，N0切换以作为非挥发性内存(NVM)单元700的输出端，因此，位于节点N0处的非挥发性内存(NVM)单元700的输出端处在逻辑准位“0”，当浮闸极710放电且逻辑准位“0”时，第一P型MOS晶体管730可开启，且N型MOS晶体管750可被关闭，而使第一P型MOS晶体管730所耦接的节点N3经由第一P型MOS晶体管730的通道耦接至节点N0，此时节点N3切换耦接至电源供应电压Vcc，N0切换以作为非挥发性内存(NVM)单元700的输出端，因此，位于节点N0的非挥发性内存(NVM)单元700的输出端处在逻辑准位“1”
另外，图3D为本发明实施例第3类型非挥发性内存(NVM)单元的电路示意图，第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3D相同数字的组件，其中图3D相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3D所示，第3类型非挥发性内存(NVM)单元700更可包括开关751在第一P型MOS晶体管730的汲极端点(在操作时)与节点N0之间，此开关751例如是一N型金属氧化半导体晶体管，此开关(N型金属氧化半导体晶体管)751可用于形成一信道，此信道一端耦接至第一P型MOS晶体管730的汲极端(在操作时)，以及其它端点耦接至节点N0，当第3类型非挥发性内存(NVM)单元700抹除时，开关(N型金属氧化半导体晶体管)751具有一闸极端切换至(1)耦接至接地参考电压Vss而关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)；(2)耦接至抺除电压VEr以开启其信道耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0，或(3)从非挥发性内存(NVM)单元700以外的任一外界电路浮动或断开其连结。当第3类型非挥发性内存(NVM)单元700编程时，开关(N型金属氧化半导体晶体管)751的闸极端可切换耦接接地参数电压Vss关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，于是，防止电流经第一P型MOS晶体管730的通道从节点N3至节点N4泄漏，另外，当第3类型非挥发性内存(NVM)单元700编程时，开关(N型金属氧化半导体晶体管)751的闸极端可切换耦接至编程电压VPr，以开启其通道耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0，或从非挥发性内存(NVM)单元700的任一外部电路浮动或断开其连结。当第3类型非挥发性内存(NVM)单元700操作时，开关(N型金属氧化半导体晶体管)751的闸极端切换耦接电源供应电压Vcc开启其信道而耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0。
另外，如图3D所示，此开关751可以是一P型MOS晶体管，其可用于形成一信道，此信道一端耦接至第一P型MOS晶体管730的汲极端(在操作时)，以及其它端点耦接至节点N0，当第3类型非挥发性内存(NVM)单元700抹除时，开关(P型金属氧化半导体晶体管)751具有一闸极端切换至(1)耦接至抺除电压VEr而关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)；(2)耦接至接地参考电压Vss以开启其信道耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0，或(3)从非挥发性内存(NVM)单元700以外的任一外界电路浮动或断开其连结。当第3类型非挥发性内存(NVM)单元700编程时，开关(P型金属氧化半导体晶体管)751的闸极端可切换耦接抺除电压VPr关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，于是，防止电流经第一P型MOS晶体管730的通道从节点N3至节点N4泄漏，另外，当第3类型非挥发性内存(NVM)单元700编程时，开关(P型金属氧化半导体晶体管)751的闸极端可切换从非挥发性内存(NVM)单元700的任一外部电路浮动或断开其连结。当第3类型非挥发性内存(NVM)单元700操作时，开关(N型金属氧化半导体晶体管)751的闸极端切换耦接接地参考电压Vss开启其信道而耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0。
另外，图3E为本发明实施例第3类型非挥发性内存(NVM)单元的电路示意图，第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3C及图3E相同数字的组件，其中图3E相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3A至图3C及图3E所示，多个第3类型非挥发性内存(NVM)单元700可使其节点N2彼此并联或其中之一经由一字符线761耦接至一开关752，此开关752例如是N型MOS晶体管，及其多个节点N3经由字符线762彼此并联或耦接其中之一，开关(N型金属氧化半导体晶体管)752可用于形成一信道，此信道的一端耦接至每一非挥发性内存(NVM)单元700的节点N2，此通道其它端用于切换耦接至一抺除电压VEr、编程电压VPr或位于电源供应电压Vcc与接地参考电压Vss之间的一电压，当第3型非挥发性内存(NVM)单元700抺除时，开关(N型金属氧化半导体晶体管)752具有一闸极端切换耦接至抺除电压VEr而从节点N0开启其通道耦接至每一非挥发性内存(NVM)单元700的节点N2至抺除电压VEr，当第3类型非挥发性内存(NVM)单元700编程时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接编程电压VPr开启其信道，而使每一非挥发性内存(NVM)单元700的节点N2耦接至编程电压VPr.，当第3类型非挥发性内存(NVM)单元700操作时，(1)开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss关闭其信道，以引导每一非挥发性内存(NVM)单元700的节点N2浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开，或(2)开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc而开启其信道，以耦接至每一非挥发性内存(NVM)单元700的节点N2至一电压，此电压位于电源供应电压Vcc与接地参考电压Vss之间，当第3类型非挥发性内存(NVM)单元700在省电模式时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss而开启其信道，以引导每一非挥发性内存(NVM)单元700的节点N2浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开。
如图3A至图3C及图3E所示，开关752可以为一P型MOS晶体管，其用于形成一信道，此信道的一端耦接至每一非挥发性内存(NVM)单元700的节点N2，此通道其它端用于切换耦接至一抺除电压VEr、编程电压VPr或位于电源供应电压Vcc与接地参考电压Vss之间的一电压，当第3型非挥发性内存(NVM)单元700抺除时，开关(P型金属氧化半导体晶体管)752具有一闸极端切换耦接至接地参考电压Vss而从节点N0开启其通道耦接至每一非挥发性内存(NVM)单元700的节点N2至抺除电压VEr，当第3类型非挥发性内存(NVM)单元700编程时，开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接接地参考电压Vss开启其信道，而使每一非挥发性内存(NVM)单元700的节点N2耦接至编程电压VPr.，当第3类型非挥发性内存(NVM)单元700操作时，(1)开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc关闭其信道，以引导每一非挥发性内存(NVM)单元700的节点N2浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开，或(2)开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss而开启其信道，以耦接至每一非挥发性内存(NVM)单元700的节点N2至一电压，此电压位于电源供应电压Vcc与接地参考电压Vss之间，当第3类型非挥发性内存(NVM)单元700在省电模式时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc而开启其信道，以引导每一非挥发性内存(NVM)单元700的节点N2浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开。
另外，图3F为本发明实施例第3类型非挥发性内存(NVM)单元的电路示意图，第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3C及图3F相同数字的组件，其中图3F相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3A及图3F所示，多个第3类型非挥发性内存(NVM)单元700可使其节点N2经由一字符线761彼此耦接并联或耦接其中之一，及使其多个节点N3经由字符线762彼此并联或耦接其中之一，及经由字符线762耦接至一开关753，此开关753例如是N型MOS晶体管，开关(N型金属氧化半导体晶体管)753可用于形成一信道，此信道的一端耦接至每一非挥发性内存(NVM)单元700的节点N3，此通道其它端用于切换耦接至一接地参考电压Vss、编程电压VPr、电源供应电压Vcc，当第3型非挥发性内存(NVM)单元700抺除时，开关(N型金属氧化半导体晶体管)753具有一闸极端切换耦接至抺除电压VEr而从节点N0开启其通道耦接至每一非挥发性内存(NVM)单元700的节点N3至接地参考电压Vss，当第3类型非挥发性内存(NVM)单元700编程时，开关(N型金属氧化半导体晶体管)753的闸极端可切换耦接编程电压VPr开启其信道，而使每一非挥发性内存(NVM)单元700的节点N3耦接至编程电压VPr.，当第3类型非挥发性内存(NVM)单元700操作时，开关(N型金属氧化半导体晶体管)753的闸极端可切换耦接至电源供应电压Vcc而开启其信道，使其耦接至每一非挥发性内存(NVM)单元700的节点N3至电源供应电压Vcc，当第3类型非挥发性内存(NVM)单元700在省电模式时，开关(N型金属氧化半导体晶体管)753的闸极端切换耦接至接地参考电压Vss而关闭其信道，以引导每一非挥发性内存(NVM)单元700的节点N3浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开。
如图3B、图3C及图3F所示，开关753可以为P型MOS晶体管用于形成一信道，此信道的一端耦接至每一非挥发性内存(NVM)单元700的节点N3，此通道其它端用于切换耦接至一接地参考电压Vss、编程电压VPr、电源供应电压Vcc，当第3型非挥发性内存(NVM)单元700抺除时，开关(P型金属氧化半导体晶体管)753具有一闸极端切换耦接至接地参考电压Vss而从节点N0开启其通道耦接至每一非挥发性内存(NVM)单元700的节点N3至接地参考电压Vss，当第3类型非挥发性内存(NVM)单元700编程时，开关(P型金属氧化半导体晶体管)753的闸极端可切换耦接接地参考电压Vss开启其信道，而使每一非挥发性内存(NVM)单元700的节点N3耦接至编程电压VPr.，当第3类型非挥发性内存(NVM)单元700操作时，开关(P型金属氧化半导体晶体管)753的闸极端可切换耦接至接地参考电压Vss而开启其信道，使其耦接至每一非挥发性内存(NVM)单元700的节点N3至电源供应电压Vcc，当第3类型非挥发性内存(NVM)单元700在省电模式时，开关(P型金属氧化半导体晶体管)753的闸极端切换耦接至电源供应电压Vcc而关闭其信道，以引导每一非挥发性内存(NVM)单元700的节点N3浮动或从多个非挥发性内存(NVM)单元700的任一外部电路断开。
另外，图3G为本发明实施例第3类型非挥发性内存(NVM)单元的电路示意图，第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3C及图3G相同数字的组件，其中图3G相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3A至图3C及图3G所示，多个第3类型非挥发性内存(NVM)单元700可使其节点N2经由一字符线761彼此耦接并联或耦接其中之一，及使其多个节点N3经由字符线762彼此并联或耦接其中之一，每一非挥发性内存(NVM)单元700更可包括一开关754用于形成一通道，此开关754例如是N型MOS晶体管或P型MOS晶体管，此通道一端耦接至N型MOS晶体管750的源极端(在操作时)，而其它端耦接其节点N4，多个非挥发性内存(NVM)单元700的开关(N型金属氧化半导体晶体管)754(开关754也可是P型金属氧化半导体晶体管，但以下说明皆以N型金属氧化半导体晶体管为例)的闸极端经由字符线763相互彼此耦接或耦接至另一开关(N型金属氧化半导体晶体管)754，当每一非挥发性内存(NVM)单元700抺除时，字符线763可切换耦接至抺除电压VEr而开启开关(N型金属氧化半导体晶体管)754的通道耦接N型MOS晶体管750的源极端(在操作中)至本身的节点N4，在多个非挥发性内存(NVM)单元700抺除后，每一非挥发性内存(NVM)单元700可选择编程或不编程，例如，最左边的一非挥发性内存(NVM)单元700的浮闸极710选择不编程至逻辑准位“0”而保持处在逻辑准位“1”，当最左边的一非挥发性内存(NVM)单元700编程及最右边中的一非挥发性内存(NVM)单元700不编程，字符线763可切换耦接至编程电压VPr分别开启它们的开关(N型金属氧化半导体晶体管)7545的通道，以分别耦接他们的N型MOS晶体管750的源极端(在操作中)至节点N4，最左边的一非挥发性内存(NVM)单元700的节点N4切换耦接至接地参考电压Vss，使电子可从其节点N4至其浮闸极710而隧穿氧化闸711，而被补获在其浮闸极710中，从而其浮闸极710可被编程至逻辑准位“0”。最右边的一非挥发性内存(NVM)单元700的节点N4切换耦接编程电压VPr，以使电子不从其节点N4至其浮闸极710而隧穿氧化闸711，因而浮闸极710可保持位于逻辑准位“1”，当每一第3类型非挥发性内存(NVM)单元700操作时，字符线763可切换耦接至电源供应电压Vcc而开启开关(N型金属氧化半导体晶体管)754的通道，耦接至N型MOS晶体管750的源极端至其节点N4(在操作中)，当每一第3类型非挥发性内存(NVM)单元700在省电模式时，字符线763可切换耦接至接地参考电压Vss而关闭开关(N型金属氧化半导体晶体管)754的通道，以从其节点N4断开N型MOS晶体管750的源极端(在操作中)。
另外，如图3G所示，非挥发性内存(NVM)单元700可以为P型MOS晶体管，每一非挥发性内存(NVM)单元700用于形成一通道，此开关754例如是N型MOS晶体管，此通道一端耦接至N型MOS晶体管750的源极端(在操作时)，而其它端耦接其节点N4，多个非挥发性内存(NVM)单元700的开关(N型金属氧化半导体晶体管)754的闸极端经由字符线763相互彼此耦接或耦接至另一开关(N型金属氧化半导体晶体管)754，当每一非挥发性内存(NVM)单元700抺除时，字符线763可切换耦接至接地参考电压Vss而开启开关(N型金属氧化半导体晶体管)754的通道耦接N型MOS晶体管750的源极端(在操作中)至本身的节点N4，当最左边的一非挥发性内存(NVM)单元700编程及最右边中的一非挥发性内存(NVM)单元700不编程，字符线763可切换耦接至接地参考电压Vss分别开启它们的开关(N型金属氧化半导体晶体管)7545的通道，以分别耦接他们的N型MOS晶体管750的源极端(在操作中)至节点N4，当每一第3类型非挥发性内存(NVM)单元700操作时，字符线763可切换耦接至接地参考电压Vss而开启开关(N型金属氧化半导体晶体管)754的通道，耦接至N型MOS晶体管750的源极端至其节点N4(在操作中)，当每一第3类型非挥发性内存(NVM)单元700在省电模式时，字符线763可切换耦接至电源供应电压Vcc而关闭开关(N型金属氧化半导体晶体管)754的通道，以从其节点N4断开N型MOS晶体管750的源极端(在操作中)。
另外，图3H至图3R为本发明实施例多个第3类型非挥发性内存(NVM)单元的电路示意图，第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3G的说明，图3H至图3R与图3A至图3G相同数字的组件，其中图3H至图3R相同数字的组件规格及说明可参考图3A至图3G所公开的规格及说明，其中它们之间的差异如下所示，如图3H所示，开关751及开关752可并入用于第3类型的非挥发性内存(NVM)单元700，当第3类型非挥发性内存(NVM)单元700抺除、编程或操作时，开关751及开关752可切换如图3D及图3E所示的说明，如图3I所示，开关751及开关753可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关751及开关753可切换如图3D及图3F所示的说明，如图3J所示，开关751及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关751及开关754可切换如图3D及图3G所示的说明，如图3K所示，开关752及开关753可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关752及开关753可切换如图3E及图3F所示的说明，如图3L所示，开关752及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关752及开关754可切换如图3E及图3G所示的说明，如第3M图所示，开关753及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关753及开关754可切换如图3F及图3G所示的说明，如图3N所示，开关751、开关752及开关753可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关751、开关752及开关753可切换如图3D至图3F所示的说明，如图3O所示，开关751、开关752及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关751、开关752及开关754可切换如图3D、图3E及图3G所示的说明，如图3P所示，开关751、开关753及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关752、开关753及开关754可切换如图3D、图3F及图3G所示的说明，如图3Q所示，开关752、开关753及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关752、开关753及开关754可切换如图3E至图3G所示的说明，如图3R所示，开关751、开关752、开关753及开关754可并入并入用于第3类型的非挥发性内存(NVM)单元700，当非挥发性内存(NVM)单元700抺除、编程或操作时，开关751、开关752、开关753及开关754可切换如图3D至图3G所示的说明。
另外，图3S为本发明实施例中第3类型非挥发性内存(NVM)单元700的电路示意图，图3S中第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3C及图3S相同数字的组件，其中图3S相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3S所示，在图3A至图3R中所示的每一非挥发性内存(NVM)单元700更可包括寄生电容755，此寄生电容755具有一第一端点耦接至浮闸极710及一第二端点耦接至电源供应电压Vcc或耦接至一接地参考电压Vss，图3A所示的结构为本说明书的范例并以结合寄生电容755为一例子，寄生电容755的电容大于第一P型MOS晶体管730的闸极电容、大于第二P型MOS晶体管730的闸极电容及大于N型MOS晶体管750的闸极电容，例如，寄生电容755的电容可等于第一P型MOS晶体管730闸极电容1至1000倍之间、等于第二P型MOS晶体管730闸极电容1至1000倍之间以及等于N型MOS晶体管750闸极电容1至1000倍之间，此寄生电容755的电容范围可位于0.1aF至1pF之间，因此多的电荷或电子可储存在浮闸极710之中。
另外，图3T为本发明实施例中第3类型非挥发性内存(NVM)单元700的电路示意图，图3T中第3类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图3A至图3C的说明，图3A至图3C及图3T相同数字的组件，其中图3T相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，其中它们之间的差异如下所示，如图3T所示，第3类型非挥发性内存(NVM)单元700的N型MOS晶体管750用于一通过/不通过电路，并经由浮闸极710而开启或关闭节点N6及节点N7之间的连结，N型MOS晶体管750可用于形成一信道，此信道具有二端分别耦接至节点N6及节点N7，第3类型非挥发性内存(NVM)单元700的第一P型MOS晶体管730用于形成一信道，其信道的二端耦接至第1N型条702所耦接的节点N3。
如图3B、图3C及图3T所示，当浮闸极710开始抹除时，(1)节点N2可耦接至第2N型条705切换成耦接至抺除电压VEr；(2)节点N3可耦接第1N型条702并切换耦接至接地参考电压Vss，及(3)节点N6及节点N7可切换耦接至接地参考电压Vss或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开，由于第二P型MOS晶体管730的闸极电容小于第一P型MOS晶体管730及N型MOS晶体管750的闸极电容总合，所以浮闸极710与节点N2之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极710中的电子可穿过氧化闸711至节点N2，浮闸极710可被抺除至逻辑准位“1”。
如图3A至图3C及图3T所示，在非挥发性内存(NVM)单元700被抺除后，浮闸极710可被改变至逻辑准位“1”而开启N型MOS晶体管750及关闭第一P型MOS晶体管730及第二P型MOS晶体管730，在此情形下，当浮闸极710被编程时，(1)耦接至第2N型条705的节点N2可切换耦接至一编程电压VPr；(2)连接至第1N型条702的节点N3切换耦接至编程电压VPr；及(3)节点N6及节点N7可切换耦接至接地参考电压Vss，从非挥发性内存(NVM)单元700的任一外界电路切换成”断开”，由于N型MOS晶体管750的闸极电容小于第一P型MOS晶体管730及第二P型MOS晶体管730的闸极电容总合，所以浮闸极710与节点N6、节点N7或P型硅P型硅半导体基板2之间的电压差足够大到引起电子隧穿。因此，从节点N6、节点N7或P型硅P型硅半导体基板2的电子可穿过氧化闸711至浮闸极710而困在(或被捕获)在浮闸极710中，因此浮闸极710可被编程至逻辑准位“0”。
如图3A至图3C及图3T所示，对于非挥发性内存(NVM)单元700的操作，(1)耦接第2N型条705的节点N2可切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开；(2)节点N3可耦接至第1N型条702切换成耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开；及(3)节点N6及节点N7可切换分别耦接至二编程交互连接线，当浮闸极710充电为逻辑准位“1”时，N型MOS晶体管750可开启以耦接节点N6及节点N7，当浮闸极710放电为逻辑准位“0”时，N型MOS晶体管750可被关闭而从节点N7断开节点N6。
另外，图3U为本发明实施例第3类型非挥发性内存(NVM)单元的电路示意图，图3V为本发明实施例第3类型非挥发性内存(NVM)单元的结构，图3A至图3C与图3T至图3V相同数字的组件，图3U至图3V组件规格及说明可参考图3A至图3C及图3T所公开的规格及说明，图3U至图3V与图3T之间的差异如下所示，如图3U及图3V所示，图3T中的N型MOS晶体管750可被第3P型MOS晶体管764替代，用于通过/不通过开关以经由浮闸极710切换开启或关闭节点N6及节点N7之间的连结。在图3B及图3C中用于N型MOS晶体管750的P型鳍708可被用于第3P型MOS晶体管764的第3N型条712的的一N型鳍714替代，其中N型鳍714垂直凸出于用于P型MOS晶体管764的第3N型条712的N型阱713的上表面，此N型阱713具有一深度d4w介于0.3μm至5μm之间，及具有一宽度w4w介于50nm至1μm之间，而N型鳍707具有一高度h4fN介于10nm至200nm之间，及具有一宽度w4fN介于1nm至100nm之间，浮闸极710可从第1N型条702的N型鳍704延伸至第2N型条705的N型鳍707，横越第3N型条712的N型鳍714，如图3U所示，对于此例子而言，第3N型条712替换图3B中的P型鳍708，具有一间距s3位于N型鳍704与第3N型条712的N型鳍714之间，间距s3的范围介于100nm至2000nm之间，及具有一间距s4位于N型鳍707及第3N型条712的N型鳍714之间，其间距s4的范围介于100nm至2000nm之间，且第3N型条712具有一宽度wfgP1大于或等于位于第3N型条712的N型鳍714上方的浮闸极710的宽度wfgP4，以及大于或等于宽度wfgP2，其中宽度wfgP1可等于或介于宽度wfgP31倍至10倍之间或介于1.5倍至5倍之间，例如，等于2倍的宽度wfgP4，其中宽度wfgP4的范围介于1至25nm之间。
另外，图3W为本发明实施例第3类型非挥发性内存(NVM)单元的结构，图3A至图3C与图3T至图3W相同数字的组件，图3W组件规格及说明可参考图3A至图3C及第3T至图3V图所公开的规格及说明，图3W与图3V之间的差异如下所示，如图3W所示，对于此例子而言，第3N型条712替换图3C中的P型鳍708，具有一间距s3位于第3N型条712的N型鳍714与一N型鳍704及下一个N型鳍714之间，间距s3的范围介于100nm至2000nm之间，其中第5总面积A5可大于或等于第7总面积A7，第5总面积A5可等于总面积A14 1倍至10倍之间或等于总面积A14介于1.5倍至5倍之间﹐例如等于2倍的总面积A14，其中总面积A14可介于1至2500nm2，第3P型MOS晶体管764可用于形成一信道，其信道的二端分别耦接至节点N6及节点N7。
如图3U至图3W所示，当浮闸极710开始抹除时，(1)节点N2可耦接至第2N型条705切换成耦接至抺除电压VEr；(2)节点N3可耦接第1N型条702并切换耦接至接地参考电压Vss，及(3)节点N6及节点N7可切换耦接至接地参考电压Vss或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开，由于第二P型MOS晶体管730的闸极电容小于第一P型MOS晶体管730及P型MOS晶体管764的闸极电容总合，所以浮闸极710与节点N2之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极710中的电子可穿过氧化闸711至节点N2，浮闸极710可被抺除至逻辑准位“1”。
如图3U至图3W所示，在非挥发性内存(NVM)单元700被抺除后，浮闸极710可被改变至逻辑准位“1”而关闭第一P型MOS晶体管730、第二P型MOS晶体管730及第3P型MOS晶体管764，在此情形下，当浮闸极710被编程时，(1)耦接至第2N型条705的节点N2可切换耦接至一编程电压VPr；(2)节点N3可耦接第1N型条702切换耦接至编程电压VPr；及(3)节点N6至节点N7可切换耦接至接地参考电压Vss或可从任一外界电路经由节点N6及节点N7切换成”断开”，断开与非挥发性内存(NVM)单元700的链接，由于P型MOS晶体管764的闸极电容小于第一P型MOS晶体管730及第二P型MOS晶体管730的闸极电容总合，所以浮闸极710与节点N6或节点N7或第3N型条712之间的电压差足够大到引起电子隧穿。因此，从节点N6或节点N7或第3N型条712电子可穿过氧化闸711至浮闸极710而困在(或被捕获)在浮闸极710中，因此浮闸极710可被编程至逻辑准位“0”。当浮闸极710被编程时，(1)耦接至第2N型条705的节点N2可切换耦接至接地参考电压Vss；及(2)连接至第1N型条702的节点N3切换耦接至编程电压VPr；及(3)节点N6及节点N7可从任一外界电路经由节点N6或节点N7切换成”断开”，以断开与非挥发性内存(NVM)单元700的连接，由于第一P型MOS晶体管730的闸极电容小于第二P型MOS晶体管730及P型MOS晶体管764的闸极电容总合，所以浮闸极710与节点N2之间的电压差足够大到引起电子隧穿。因此，从节点N2电子可穿过氧化闸711至浮闸极710而困在(或被捕获)在浮闸极710中，因此浮闸极710可被编程至逻辑准位“0”。
如图3U至图3W所示，对于非挥发性内存(NVM)单元700的操作，(1)耦接第2N型条705的节点N2可切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开；(2)节点N3可耦接至第1N型条702切换成耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压或从非挥发性内存(NVM)单元700的任一外部电路切换成浮动或断开；及(3)节点N6及节点N7可切换分别耦接至二编程交互连接线，当浮闸极710被放电时且逻辑准位“1”时，P型MOS晶体管764可开启以耦接节点N6及节点N7，当浮闸极710放电为逻辑准位“1”时，P型MOS晶体管764可被关闭而从节点N7断开节点N6。
图3A至图3W中第2类型非挥发性内存(NVM)单元700，其抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr可大于或等于电源供应电压Vcc，抺除电压VEr的范围在5伏特至0.25伏特之间，编程电压VPr的范围在5伏特至0.25伏特之间，电源供应电压Vcc的范围在3.5伏特至0.25伏特之间，例如是0.75伏特或3.3伏特。
(3)第4种类型非挥发性内存(NVM)单元
另外，如图4A所示，另外，图4A为本发明实施例中第4类型非挥发性内存(NVM)单元760电路示意图，图4B为本发明实施例中第4类型非挥发性内存(NVM)单元760的结构示意图，在此案例中，图4A及图4B中第4类型非挥发性内存(NVM)单元760的电路示意图与图3A及图3B所示的第1类型非挥发性内存(NVM)单元700的电路示意图相似，第3类型非挥发性内存(NVM)单元700的电路示意图与第4类型非挥发性内存(NVM)单元760的电路示意图的不同点如下所示，如图4A及图4B所示，浮闸极607的宽度wfgP2大于或等于浮闸极710的宽度wfgP1及大于或等于浮闸极710的宽度wfgN1，对于图3B及图4B中所示相同的组件数字，在图4B中可参考上述图3B所示的组件规格及说明，如图4B所示，在N型鳍707上方的宽度wfgP2为P型鳍708上方的宽度wfgN1的1倍至10倍之间或1.5倍至5倍之间，例如，N型鳍707上方的宽度wfgP2为2倍的浮闸极710上方的宽度wfgP1，其中P型鳍708上方的宽度wfgP1的范围为1nm至25nm之间，而P型鳍708上方的宽度wfgN1的范围为1nm至25nm之间，以及浮闸极710上方的宽度wfgP2的范围为1nm至25nm之间。
另外，如图4C所示，多个N型鳍707相互平行设置，并从N型阱706垂直地凸出形成，其中每一或多个N型鳍707大致上具有相同的高度h2fN介于10nm至200nm之间，及大致上具有相同的宽度w2fN介于1nm至100nm之间，其中N型鳍707组合可用于P型鯺式场效应晶体管(FinFET)，图4C为本发明实施例第2类型非挥发性内存(NVM)单元结构示意图，P型鳍708与一N型鳍707及下一个P型鳍708之间的间距s4介于100nm至2000nm之间，两个相邻N型鳍707之间的间距s7介于2nm至200nm之间，N型鳍707的数目可介于1个至10个之间，在本实施例中例如为2个，浮闸极710可从N型鳍704至N型鳍707横向延伸位于P型鳍708上，其中浮闸极710具有一第八总面积A8垂直地位于N型鳍707上方，其第8总面积A8可大于或等于第9总面积A9的1倍至10倍或1.5位至5倍，例如等于2倍的第9总面积A9的1倍至10倍或1.5位至5倍，其中第9总面积A9垂直的位于第2N型条705的上方，例如第8总面积A8等于2倍的第9总面积A9，以及第8总面积A8可大于或等于第10总面积A10，其中第10总面积A10垂直的位于N型鳍704的上方，例如第8总面积A8等于2倍的第10总面积A10，其中第8总面积A8可介于1至2500nm2，第9总面积A9可介于1至2500nm2，而第10总面积A10可介于1至2500nm2。每一或多数N型鳍707可掺杂P型原子，例如是硼原子，以形成2个P+部在氧化闸711的两个相对两侧的每一或多个N型鳍707内，位于氧化闸711一侧的一或多个N型鳍707中多个P+部可耦接至彼此或另一构成第二P型金属氧化物半导体(MOS)晶体管740的通道末端，及位于氧化闸711另一侧的一或多个N型鳍707中多个P+部可耦接至彼此或另一构成第二P型金属氧化物半导体(MOS)晶体管740(即是FG P-MOS晶体管)的通道的其它端，一或多个N型鳍707中的每一硼原子浓度可大于P型硅P型硅半导体基板2中硼原子浓度，N型鳍704可掺杂P型原子，例如硼原子，分别形成二P+部在氧化闸711的两个相对两侧的N型鳍704内，以作为第1P型金属氧化半导体(MOS)晶体管730的源极端及汲极端，其中硼原子在N型鳍704内的浓度大于P型硅P型硅半导体基板2中硼原子浓度，P型鳍708可掺杂N型原子，例如砷原子，分别形成二N+部在氧化闸711的两个相对两侧的P型鳍708内，以作为N型MOS晶体管750的源极端及汲极端，其中砷原子在P型鳍708内的浓度大于N型阱703中砷原子浓度，及大于N型阱706内砷原子浓度，包括一N型金属氧化半导体(MOS)晶体管620(即是FG N-MOS晶体管)的一通道的两端，其中一或多个P型鳍605中的每个砷原子的浓度可大于N型条602中的砷原子的浓度，因此，第二P型MOS晶体管730的电容可大于或等于第一P型MOS晶体管730的电容，以及大于或等于N型MOS晶体管750的电容，第二P型MOS晶体管730的电容为第一P型MOS晶体管730电容1倍至10倍之间或1.5倍至5倍之间，第二P型MOS晶体管730的电容例如为第一P型MOS晶体管730的2倍，第二P型MOS晶体管730的电容为N型MOS晶体管750电容1倍至10倍之间或1.5倍至5倍之间，第二P型MOS晶体管730的电容例如为N型MOS晶体管750的2倍，N型MOS晶体管750的电容介于0.1aF至10fF之间，第一P型MOS晶体管730的电容介于0.1aF至10fF之间，第二P型MOS晶体管730的电容介于0.1aF至10fF之间。
如图4A至图4C所示，当浮闸极710开始抹除时，(1)节点N2可耦接至第2N型条705以切换耦接至接地参考电压Vss；(2)节点N4可切换耦接至接地参考电压Vss；(3)节点n3可耦接至第1N型条702以切换耦接至抺除电压VEr；及(4)节点N0可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元760的连接，由于第一P型MOS晶体管730的闸极电容小于第二P型MOS晶体管730及N型MOS晶体管750的闸极电容总合，所以浮闸极710与节点N3之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极710中的电子可穿过氧化闸711至节点N3，浮闸极710可被抺除至逻辑准位“1”。
如图4A至图4C所示，在第4类型非挥发性内存(NVM)单元760被抺除后，浮闸极710可被改变至逻辑准位“1”而开启N型MOS晶体管750及关闭第一P型MOS晶体管730及第二P型MOS晶体管730，在此情形下，当浮闸极710被编程时，(1)耦接至第2N型条705的节点N2可切换耦接至一编程电压VPr；(2)节点N4可耦接至接地参考电压Vss；及(3)节点N3可耦接第1N型条702以切换耦接至编程电压VPr；(4)从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元760的连接，由于N型MOS晶体管750的闸极电容小于第一P型MOS晶体管730及第二P型MOS晶体管730的闸极电容总合，所以浮闸极710与节点N4之间的电压差足够大到引起电子隧穿。因此，电子可从节点N4穿过氧化闸711至浮闸极710而困在(或被捕获)在浮闸极710中，因此浮闸极710可被编程至逻辑准位“0”。
如图4A至图4C所示，对于第4类型非挥发性内存(NVM)单元760的操作，(1)耦接第2N型条705的节点N2可切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压，例如是电源供应电压Vcc、接地参考电压Vss或一半的电源供应电压Vcc，或是从非挥发性内存(NVM)单元760的任一外界电路切换成”浮动”或”断开”，以断开与非挥发性内存(NVM)单元760的连接；(2)节点N4可切换耦接至接地参考电压Vss；(3)耦接至第1N型条702的节点N3可切换耦接至电源供应电压Vcc及(4)节点N0可切换至作为非挥发性内存(NVM)单元760的一输出端，当浮闸极710充电为逻辑准位“1”时，第一P型MOS晶体管730可关闭，且N型MOS晶体管750可被开启，而使节点N4切换经由N型MOS晶体管750的通道耦接至节点N0，此时节点N4切换耦接至接地参考电压Vss，N0切换以作为非挥发性内存(NVM)单元760的输出端，因此，位于节点N0处的第4类型非挥发性内存(NVM)单元760的输出端处在逻辑准位“0”，当浮闸极710放电为逻辑准位“0”时，第一P型MOS晶体管730可开启，且N型MOS晶体管750可被关闭，而使N型条602所耦接的节点N3经由第一P型MOS晶体管730的通道耦接至节点N0，此时节点N3耦接第1N型条702以切换耦接至电源供应电压Vcc，N0切换以作为非挥发性内存(NVM)单元760的输出端，因此，位于节点N0的第4类型非挥发性内存(NVM)单元760的输出端处在逻辑准位“1”
另外，图4D为本发明实施例第4类型非挥发性内存(NVM)单元的电路示意图，第4类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图4A至图4C的说明，图4A至图4D相同数字的组件，其中图4D相同数字的组件规格及说明可参考图4A至图4C所公开的规格及说明，其中它们之间的差异如下所示，如图4D所示，第4类型非挥发性内存(NVM)单元760更可包括开关751在第一P型MOS晶体管730的汲极端点(在操作时)与节点N0之间，此开关751例如是一N型MOS晶体管，此开关(N型金属氧化半导体晶体管)751可用于形成一信道，此信道一端耦接至第一P型MOS晶体管730的汲极端(在操作时)及节点N0，当第4类型非挥发性内存(NVM)单元760抹除时，开关(N型金属氧化半导体晶体管)751具有一闸极端切换耦接至接地参考电压Vss而关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，对于此例子，节点N0可选择性的切换耦接至接地参考电压Vss，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N4或至节点N0泄漏，另外，当第4类型非挥发性记忆体(NVM)单元760抺除时，开关(N型金属氧化半导体晶体管)751的闸极端可切换(1)耦接至抺除电压VEr而开启其信道，以耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0；或(2)从非挥发性内存(NVM)单元760的任一外部电路”浮动”或”断开”，当第4类型非挥发性内存(NVM)单元760编程时，开关(N型金属氧化半导体晶体管)751的闸极端可切换耦接接地参数电压Vss关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，对于此例子，节点N0可选择性的切换耦接至接地参考电压Vss，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N4或至节点N0泄漏。另外，当第4类型非挥发性内存(NVM)单元760编程时，开关(N型金属氧化半导体晶体管)751的闸极端可切换(1)耦接至编程电压VPr而开启其信道，以耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0；或从非挥发性内存(NVM)单元760的任一外部电路”浮动”或”断开”，当第4类型非挥发性内存(NVM)单元760操作时，开关(N型金属氧化半导体晶体管)751的闸极端切换耦接电源供应电压Vcc开启其信道而耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0。
另外，此开关751例如是一P型MOS晶体管，此P型MOS晶体管可用于形成一信道，此信道一端耦接至第一P型MOS晶体管730的汲极端(在操作时)及其它端点耦接至节点N0，当第4类型非挥发性内存(NVM)单元760抹除时，开关(P型金属氧化半导体晶体管)751具有一闸极端切换耦接至抺除电压VEr而关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N4泄漏，另外，当第4类型非挥发性内存(NVM)单元760抺除时，开关(P型金属氧化半导体晶体管)751的闸极端可切换(1)耦接至接地参考电压Vss而开启其信道，以耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0；或(2)从非挥发性内存(NVM)单元760的任一外部电路”浮动”或”断开”，当第4类型非挥发性内存(NVM)单元760编程时，开关(P型金属氧化半导体晶体管)751的闸极端可切换耦接编程电压VPr关闭其信道，而从节点N0断开第一P型MOS晶体管730的汲极端(在操作时)，于是，防止电流经P型MOS晶体管610的通道从节点N3至节点N4泄漏。另外，当第4类型非挥发性内存(NVM)单元760编程时，开关(N型金属氧化半导体晶体管)751的闸极端可切换(1)耦接至接地参考电压Vss而开启其信道，以耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0；或从非挥发性内存(NVM)单元760的任一外部电路”浮动”或”断开”，当第4类型非挥发性内存(NVM)单元760操作时，开关(P型金属氧化半导体晶体管)751的闸极端切换耦接接地参考电压Vss开启其信道而耦接第一P型MOS晶体管730的汲极端(在操作时)至节点N0。
另外，图4E为本发明实施例中第4类型非挥发性内存(NVM)单元760的电路示意图，图4E中第4类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图4A至图4D的说明，图4A至图4E相同数字的组件，其中图4E相同数字的组件规格及说明可参考图4A至图4D所公开的规格及说明，其中它们之间的差异如下所示，如图4E所示，第4类型非挥发性内存(NVM)单元760更包括多个第4类型非挥发性内存(NVM)单元760可使其节点N2彼此并联或其中的一经由一字符线761耦接至一开关752，此开关752例如是N型MOS晶体管，及其多个节点N3经由字符线762彼此并联或耦接其中的一，开关(N型金属氧化半导体晶体管)752可用于形成一信道，此信道的一端耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2，此通道其它端用于切换耦接至一接地参考电压Vss、编程电压VPr或位于电源供应电压Vcc与接地参考电压Vss之间的一电压，当第4型非挥发性内存(NVM)单元760抺除时，开关(N型金属氧化半导体晶体管)752具有一闸极端切换耦接至抺除电压VEr而从节点N0开启其通道耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2至接地参考电压Vss，当第4类型非挥发性内存(NVM)单元760编程时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接编程电压VPr开启其信道，而使每一第4类型非挥发性内存(NVM)单元760的节点N2耦接至编程电压VPr.，当第4类型非挥发性内存(NVM)单元760操作时，(1)开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss关闭其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N2浮动或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开，或(2)开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc而开启其信道，以耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2至一电压，此电压位于电源供应电压Vcc与接地参考电压Vss之间，当第4类型非挥发性内存(NVM)单元760在省电模式时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss而开启其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N2浮动或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开。
如图4A至图4C及图4E所示，开关752可以为一P型MOS晶体管，其用于形成一信道，此信道的一端耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2，此通道其它端用于切换耦接至一接地参考电压Vss、编程电压VPr或位于电源供应电压Vcc与接地参考电压Vss之间的一电压，当第3型第4类型非挥发性内存(NVM)单元760抺除时，开关(P型金属氧化半导体晶体管)752具有一闸极端切换耦接至接地参考电压Vss而从节点N0开启其通道耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2至接地参考电压Vss，当第4类型非挥发性内存(NVM)单元760编程时，开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接接地参考电压Vss开启其信道，而使每一第4类型非挥发性内存(NVM)单元760的节点N2耦接至编程电压VPr.，当第4类型非挥发性内存(NVM)单元760操作时，(1)开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc关闭其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N2浮动或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开，或(2)开关(P型金属氧化半导体晶体管)752的闸极端可切换耦接至接地参考电压Vss而开启其信道，以耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2至一电压，此电压位于电源供应电压Vcc与接地参考电压Vss之间，当第4类型非挥发性内存(NVM)单元760在省电模式时，开关(N型金属氧化半导体晶体管)752的闸极端可切换耦接至电源供应电压Vcc而开启其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N2浮动或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开。
另外，图4F为本发明实施例第4类型非挥发性内存(NVM)单元760的电路示意图，第4类型非挥发性内存(NVM)单元760的抺除、编程及操作可参考上述图4A至图4C的说明，图4A至图4C及图4F相同数字的组件，其中图4F相同数字的组件规格及说明可参考图4A至图4C所公开的规格及说明，其中它们之间的差异如下所示，如图4A及图4F所示，多个第4类型非挥发性内存(NVM)单元760可使其节点N2经由一字符线761彼此耦接并联或耦接其中之一，及使其多个节点N3经由字符线762彼此并联或耦接其中之一，及经由字符线762耦接至一开关753，此开关753例如是N型MOS晶体管，开关(N型金属氧化半导体晶体管)752可用于形成一信道，此信道的一端耦接至每一第4类型非挥发性内存(NVM)单元760的节点N3，此通道其它端用于切换耦接至一抺除电压VEr、编程电压VPr、电源供应电压Vcc，当第4类型非挥发性内存(NVM)单元760抺除时，开关(N型金属氧化半导体晶体管)753具有一闸极端切换耦接至抺除电压VEr而从节点N0开启其通道耦接至每一第4类型非挥发性内存(NVM)单元760的节点N3至抺除电压VEr，当第4类型非挥发性内存(NVM)单元760编程时，开关(N型金属氧化半导体晶体管)753的闸极端可切换耦接编程电压VPr开启其信道，而使每一第4类型非挥发性内存(NVM)单元760的节点N3耦接至编程电压VPr.，当第4类型非挥发性内存(NVM)单元760操作时，开关(N型金属氧化半导体晶体管)753的闸极端可切换耦接至电源供应电压Vcc而开启其信道，使其耦接至每一第4类型非挥发性内存(NVM)单元760的节点N3至电源供应电压Vcc，当第4类型非挥发性内存(NVM)单元760在省电模式时，开关(N型金属氧化半导体晶体管)753的闸极端切换耦接至接地参考电压Vss而关闭其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N3浮动或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开。
如图4A至图4C及图4F所示，开关753可以为一P型MOS晶体管，其用于形成一信道，此信道的一端耦接至每一第4类型非挥发性内存(NVM)单元760的节点N2，此通道其它端用于切换耦接至一抺除电压VEr、编程电压VPr或电源供应电压Vcc，当第4类型非挥发性内存(NVM)单元760抺除时，开关(P型金属氧化半导体晶体管)753具有一闸极端切换耦接至接地参考电压Vss而从节点N0开启其通道耦接至每一第4类型非挥发性内存(NVM)单元760的节点N3至抺除电压VEr，当第4类型非挥发性内存(NVM)单元760编程时，开关(P型金属氧化半导体晶体管)753的闸极端可切换耦接接地参考电压Vss开启其信道，而使每一第4类型非挥发性内存(NVM)单元760的节点N3耦接至编程电压VPr.，当第4类型非挥发性内存(NVM)单元760操作时，开关(P型金属氧化半导体晶体管)753的闸极端可切换耦接至接地参考电压Vss而开启其信道，以耦接至每一第4类型非挥发性内存(NVM)单元760的节点N3至电源供应电压Vcc，当第4类型非挥发性内存(NVM)单元760在省电模式时，开关(P型金属氧化半导体晶体管)753的闸极端可切换耦接至电源供应电压Vcc而关闭其信道，以引导每一第4类型非挥发性内存(NVM)单元760的节点N3”浮动”或从多个第4类型非挥发性内存(NVM)单元760的任一外部电路断开。
另外，图4G为本发明实施例第4类型非挥发性内存(NVM)单元760的电路示意图，第4类型非挥发性内存(NVM)单元760的抺除、编程及操作可参考上述图4A至图4C的说明，图4A至图4C及图4G相同数字的组件，其中图4G相同数字的组件规格及说明可参考图4A至图4C所公开的规格及说明，其中它们之间的差异如下所示，如图4A至图4C及图4G所示，多个第4类型非挥发性内存(NVM)单元760可使其节点N2经由一字符线761彼此耦接并联或耦接其中之一，及使其多个节点N3经由字符线762彼此并联或耦接其中之一，每一第4类型非挥发性内存(NVM)单元760更可包括一开关754用于形成一通道，此开关754例如是N型MOS晶体管，此通道一端耦接至第4类型非挥发性内存(NVM)单元760的N型MOS晶体管750的源极端(在操作时)，而其它端用以耦接其节点N4，多个第4类型非挥发性内存(NVM)单元760的开关(N型金属氧化半导体晶体管)754的闸极端经由字符线763相互彼此耦接或耦接至另一开关(N型金属氧化半导体晶体管)754，当每一第4类型非挥发性内存(NVM)单元760抺除时，字符线763可切换耦接至抺除电压VEr而开启开关(N型金属氧化半导体晶体管)754的通道耦接N型MOS晶体管750的源极端(在操作中)至本身的节点N4，在多个第4类型非挥发性内存(NVM)单元760抺除后，每一第4类型非挥发性内存(NVM)单元760可选择编程或不编程，例如，最左边的一第4类型非挥发性内存(NVM)单元760的浮闸极710选择不编程至逻辑准位“0”而保持处在逻辑准位“1”，当最左边的一第4类型非挥发性内存(NVM)单元760编程及最右边中的一第4类型非挥发性内存(NVM)单元760不编程，字符线763可切换耦接至编程电压VPr分别开启它们的开关(N型金属氧化半导体晶体管)7545的通道，以分别耦接他们的N型MOS晶体管750的源极端(在操作中)至节点N4，最左边的一第4类型非挥发性内存(NVM)单元760的节点N4切换耦接至接地参考电压Vss，使电子可从其节点N4至其浮闸极710而隧穿氧化闸711，而被补获在其浮闸极710中，从而其浮闸极710可被编程至逻辑准位“0”。最右边的一第4类型非挥发性内存(NVM)单元760的节点N4切换耦接编程电压VPr，以使电子不从其节点N4至其浮闸极710而隧穿氧化闸711，因而浮闸极710可保持位于逻辑准位“1”，当每一第4类型非挥发性内存(NVM)单元760操作时，字符线763可切换耦接至电源供应电压Vcc而开启开关(N型金属氧化半导体晶体管)754的通道，耦接至N型MOS晶体管750的源极端至其节点N4(在操作中)，当每一第4类型非挥发性内存(NVM)单元760在省电模式时，字符线763可切换耦接至接地参考电压Vss而关闭开关(N型金属氧化半导体晶体管)754的通道，以从其节点N4断开N型MOS晶体管750的源极端(在操作中)。
另外，如图4G所示，第4类型非挥发性内存(NVM)单元760可以为P型MOS晶体管，每一第4类型非挥发性内存(NVM)单元760用于形成一通道，此开关754例如是N型MOS晶体管，此通道一端耦接至N型MOS晶体管750的源极端(在操作时)，而其它端耦接其节点N4，多个第4类型非挥发性内存(NVM)单元760的开关(N型金属氧化半导体晶体管)754的闸极端经由字符线763相互彼此耦接或耦接至另一开关(N型金属氧化半导体晶体管)754，当每一第4类型非挥发性内存(NVM)单元760抺除时，字符线763可切换耦接至接地参考电压Vss而开启开关(N型金属氧化半导体晶体管)754的通道耦接N型MOS晶体管750的源极端(在操作中)至本身的节点N4，当最左边的一第4类型非挥发性内存(NVM)单元760编程及最右边中的一第4类型非挥发性内存(NVM)单元760不编程，字符线763可切换耦接至接地参考电压Vss分别开启它们的开关(N型金属氧化半导体晶体管)7545的通道，以分别耦接他们的N型MOS晶体管750的源极端(在操作中)至节点N4，当每一第4类型非挥发性内存(NVM)单元760操作时，字符线763可切换耦接至接地参考电压Vss而开启开关(N型金属氧化半导体晶体管)754的通道，耦接至N型MOS晶体管750的源极端至其节点N4(在操作中)，当每一第4类型非挥发性内存(NVM)单元760在省电模式时，字符线763可切换耦接至电源供应电压Vcc而关闭开关(N型金属氧化半导体晶体管)754的通道，以从其节点N4断开N型MOS晶体管750的源极端(在操作中)。
另外，图4H至图4R为本发明实施例多个第4类型非挥发性内存(NVM)单元760的电路示意图，第4类型非挥发性内存(NVM)单元760的抺除、编程及操作可参考上述图4A至图4G的说明，图4H至图4R与图4A至图4G相同数字的组件，其中图4H至图4R相同数字的组件规格及说明可参考图4A至图4G所公开的规格及说明，其中它们之间的差异如下所示，如图4H所示，开关751及开关752可并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751及开关752可切换如图4D及图4E所示的说明，如图4I所示，开关751及开关753可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751及开关753可切换如图4D及图4F所示的说明，如图4J所示，开关751及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751及开关754可切换如图4D及图4G所示的说明，如图4K所示，开关752及开关753可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关752及开关753可切换如图4E及图4F所示的说明，如图4L所示，开关752及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关752及开关754可切换如图4E及图4G所示的说明，如图4M所示，开关753及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关753及开关754可切换如图4F及图4G所示的说明，如图4N所示，开关751、开关752及开关753可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751、开关752及开关753可切换如图4D至图4F所示的说明，如图4O所示，开关751、开关752及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751、开关752及开关754可切换如图4D、图4E及图4G所示的说明，如图4P所示，开关751、开关753及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关752、开关753及开关754可切换如图4D、图4F及图4G所示的说明，如图4Q所示，开关752、开关753及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关752、开关753及开关754可切换如图4E至图4G所示的说明，如图4R所示，开关751、开关752、开关753及开关754可并入并入用于第4类型非挥发性内存(NVM)单元760，当第4类型非挥发性内存(NVM)单元760抺除、编程或操作时，开关751、开关752、开关753及开关754可切换如图4D至图4G所示的说明。
另外，图4S为本发明实施例中第4类型非挥发性内存(NVM)单元760的电路示意图，图4S中第4类型非挥发性内存(NVM)单元760的抺除、编程及操作可参考上述图4A至图4C的说明，图4A至图4C及图4S相同数字的组件，其中图4S相同数字的组件规格及说明可参考图4A至图4C所公开的规格及说明，其中它们之间的差异如下所示，如图4S所示，在图4A至图4R中所示的每一第4类型非挥发性内存(NVM)单元760更可包括寄生电容755，此寄生电容755具有一第一端点耦接至浮闸极710及一第二端点耦接至电源供应电压Vcc或耦接至一接地参考电压Vss，图4A所示的结构为本说明书的范例并以结合寄生电容755为一例子，寄生电容755的电容大于第一P型MOS晶体管730的闸极电容、大于第二P型MOS晶体管730的闸极电容及大于N型MOS晶体管750的闸极电容，例如，寄生电容755的电容可等于第一P型MOS晶体管730闸极电容1至1000倍之间、等于第二P型MOS晶体管730闸极电容1至1000倍之间以及等于N型MOS晶体管750闸极电容1至1000倍之间，此寄生电容755的电容范围可位于0.1aF至1pF之间，因此多的电荷或电子可储存在浮闸极710之中。
图4A至图4R中第4类型非挥发性内存(NVM)单元760，其抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr可大于或等于电源供应电压Vcc，抺除电压VEr的范围在5伏特至0.25伏特之间，编程电压VPr的范围在5伏特至0.25伏特之间，电源供应电压Vcc的范围在3.5伏特至0.25伏特之间，例如是0.75伏特或3.3伏特。
(5)第5种类型非挥发性内存(NVM)单元
图5A为本发明一实施例中的第5类型非挥发性内存(NVM)单元的电路图说明，图5B为本发明实施例第5种类型非挥发性内存(NVM)单元的结构示意图，如图5A及图5B所示，第5类型非挥发性内存(NVM)单元800可形成在一P型或N型P型硅半导体基板2(例如是硅基板)上，在此实施例，非挥发性内存(NVM)单元800可提供一P型硅P型硅半导体基板2耦接参考接地一Vss电压，此第5类型的非挥发性内存(NVM)单元800可包括：
(1)在P型硅P型硅半导体基板2形成具有一N型阱803的一N型条802及N型鳍804垂直地凸出于N型阱803的顶部表面，其中N型阱803可具有一深度d3w介于0.3微米(μm)至5μm之间，及一宽度w3w介于50纳米(nm)至1μm之间，而N型鳍804具有一高度h3fN介于10nm至200nm之间，及一宽度w3fN介于1nm至100nm之间。
(2)一第1P型鳍805垂直地凸出于P型硅P型硅半导体基板2上，其中第1P型鳍805具有一高度h2fP介于10nm至200nm之间，及具有一宽度w2fP介于1nm至100nm之间，其中N型鳍804与第1P型鳍805之间具有一间距(space)介于100nm至2000nm之间。
(3)一第2P型鳍806垂直地凸出于P型硅P型硅半导体基板2上，其中第2P型鳍806具有一高度h3fP介于10nm至200nm之间，及具有一宽度w3fP介于1nm至100nm之间，其中第1P型鳍805与第2P型鳍806之间具有一间距(space)介于100nm至2000nm之间。
(4)一场场氧化物807在P型硅P型硅半导体基板2上，此场氧化物606例如是氧化硅，其中场氧化物807可具有一厚度to介于20nm至500nm之间。
(5)一浮闸极808横向延伸超过场氧化物807，并从N型条802的N型鳍804穿过第1P型鳍805至第2P型鳍806，其中浮闸极808例如是多晶硅、钨、氮化钨、钛、氮化钛、钽、氮化钽、含铜金属、含铝金属或其它导电金属，其中浮闸极808的宽度wfgN3大于第2P型鳍806，例如大于其在第1P型鳍805上的宽度wfgN2，及大于其在N型条802的N型鳍804上的宽度wfgN3，其中在第2P型鳍806上方的宽度wfgN3可等于1至10倍之间或介于1.5倍至5倍的第1P型鳍805上方的宽度wfgN2，例如第2P型鳍806上方的宽度wfgN3可等于2倍的第1P型鳍805上方的宽度wfgN2，及第2P型鳍806上方的宽度wfgN3可等于1至10倍之间或介于1.5倍至5倍的N型条802的N型鳍804上方的宽度wfgP3，例如第2P型鳍806上方的宽度wfgN3可等于2倍的N型条802的N型鳍804上方的宽度wfgP3，其中N型条802的N型鳍804上方的宽度wfgP3介于1nm至25nm之间，第1P型鳍805上方的宽度wfgN2介于1nm至25nm之间，第2P型鳍806上方的宽度wfgN3介于1nm至25nm之间。
(6)提供一闸极氧化物809从N型条802的N型鳍804至第2P型鳍806并横向延伸形成在第1P型鳍805上，且位于浮闸极808与N型鳍804之间、位于浮闸极808与第1P型鳍805之间、位于浮闸极808与第2P型鳍806之间及位于浮闸极808与场氧化物807之间，其中闸极氧化物809具有一厚度介于1nm至5nm之间。
另外，图5C为本发明实施例第5类型非挥发性内存(NVM)单元的结构，图5C与图5B相同数字的组件，其组件规格及说明可参考图5B所公开的规格及说明，图5B与图5C之间的差异如下所示，如图5C所示，在第2P型鳍806上方浮闸极808的宽度wfgN3可大致上等于在第1P型鳍805上方浮闸极808的宽度wfgN2，及等于在N型条802的N型鳍804上方浮闸极808的宽度wfgP3，在N型条802的N型鳍804上方的宽度wfgP3介于1nm至25nm之间，在第1P型鳍805上方的宽度wfgN2介于1nm至25nm之间，在第2P型鳍806上方的宽度wfgN3介于1nm至25nm之间。
另外，图5D为本发明实施例第5类型非挥发性内存(NVM)单元的结构，图5B与图5D相同数字的组件，其组件规格及说明可参考图5B所公开的规格及说明，图5B与图5D之间的差异如下所示，如图5D所示，多个相互平行的第2P型鳍806且垂直凸出P型硅P型硅半导体基板2上，其中每一第2P型鳍806大致上具有相同的高度h3fP介于10nm至200nm之间，及大致上具有相同的宽度w3fP介于1nm至100之间，其中多个第2P型鳍806的组合可用于N型鳍式场效晶体管(FinFET)，第1P型鳍805与其中的一第2P型鳍806旁边的第1P型鳍805之间具有一距离s9可介于100nm与2000nm之间，两个相邻第2P型鳍806之间的距离s10介于2nm至200nm之间，第2P型鳍806的数目可介于1个至10个之间，在本实施例中例如为2个，浮闸极808可横向延伸在场氧化物807上，及从N型鳍804至第2P型鳍806横向超过第1P型鳍805上方，其中浮闸极808具有一第11总面积A11垂直地位于第1P型鳍805上方，其第11总面积A11可大于或等于第12总面积A12的1倍至10倍或1.5位至5倍，其中第12总面积A12垂直地位于第1P型鳍805上方，第11总面积A11例如等于2倍的第12总面积A12，其第11总面积A11可大于或等于第13总面积A13的1倍至10倍或1.5位至5倍，第11总面积A11例如等于2倍的第13总面积A13，其中第11总面积A11可介于1至2500nm2、第12总面积A12可介于1至2500nm2及第13总面积A13可介于1至2500nm2。
如图5A至图1C，N型鳍604可掺杂P型原子，例如是硼原子，以形成2个P+部在闸极氧化物809的两个相对两侧的N型鳍804内，分别作为P型金属氧化物半导体(MOS)晶体管830的源极端及汲极端，其中N型鳍804的硼原子的浓度可大于P型硅P型硅半导体基板2中的硼原子浓度。第1P型鳍805可掺杂N型原子，例如是砷原子，以形成2个N+部在闸极氧化物809的两个相对两侧的第1P型鳍805内，分别作为第1N型金属氧化物半导体(MOS)晶体管850的源极端及汲极端，其中第1P型鳍805的砷原子的浓度可大于N型阱803中的硼原子浓度。每一第2P型鳍806可掺杂N型原子，例如是砷原子，以形成2个N+部在闸极氧化物809的两个相对两侧的第2P型鳍806内，位于闸极氧化物809一侧的多个第2P型鳍806中多个N+部可耦接至彼此或另一构成第2N型金属氧化物半导体(MOS)晶体管840的通道末端，及位于闸极氧化物809另一侧的多个第2P型鳍806中多个N+部可耦接至彼此或另一构成第一N型MOS晶体管840的通道的另一端，在第2P型鳍806中的砷原子浓度可大于N型阱803中砷原子浓度，因此，第一N型MOS晶体管840的电容可大于或等于第1N型金属氧化半导体晶体管850的电容，及大于或等于P型MOS晶体管830，第一N型MOS晶体管840的电容为P型MOS晶体管830电容1倍至10倍之间或1.5倍至5倍之间，例如第一N型MOS晶体管840的电容例如为P型MOS晶体管830的2倍，第1N型金属氧化半导体晶体管850的电容介于0.1aF至10fF之间，而第一N型MOS晶体管840的电容介于0.1aF至10fF之间及P型MOS晶体管830的电容介于0.1aF至10fF之间。
如图5A至图5D所示，浮闸极808耦接至第1N型金属氧化半导体晶体管850的一闸极端、耦接至第一N型MOS晶体管840的一闸极端及耦接至P型MOS晶体管830的一闸极端，用以在其中补获电子，P型MOS晶体管830可用于形成通道，其两端中的一端耦接至N型条802的节点N3，而其另一端点耦接至节点N0，第1N型金属氧化半导体晶体管850可用于形成通道，其两端的其中一端耦接至P型硅P型硅半导体基板2所耦接的节点N4，而其两端中的另一端点耦接至节点N0，第一N型MOS晶体管840可用于形成通道，其两端的其中一端耦接至P型硅P型硅半导体基板2所耦接的节点N4，而其两端中的另一端点耦接至节点N2。
如图5A至图5D所示，在浮闸极808被抺除后，(1)耦接至N型条802的节点N3可切换耦接至一抺除电压VEr；(2)节点N2可耦接至接地参考电压Vss；及(3)连接至P型硅P型硅半导体基板2的节点N4处在接地参考电压Vss；及(4)可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元800的连接，由于P型MOS晶体管830的闸极电容小于第1N型金属氧化半导体晶体管850及第一N型MOS晶体管840的闸极电容总合，所以浮闸极808与节点N3之间的电压差足够大到引起电子隧穿。因此，在浮闸极808被捕获的电子隧穿闸极氧化物809至节点N3，因此浮闸极808可被抺除至逻辑准位“1”。
如图5A至图5D所示，当浮闸极808开始抹除时，(1)节点N3耦接至N型条802切换耦接至一抺除电压VEr,；(2)节点N2可切换耦接至接地参考电压Vss；(3)P型硅P型硅半导体基板2所耦接的节点N4耦接至P型硅P型硅半导体基板2至接地参考电压Vss及；(4)节点N0可从任一外界电路经由节点N0切换成”断开”，以断开与非挥发性内存(NVM)单元800的连接，由于P型MOS晶体管830的闸极电容小于第一N型MOS晶体管840的闸极电容与第1N型金属氧化半导体晶体管850的闸极电容总合，所以浮闸极808与节点N3之间的电压差足够大到引起电子隧穿。因此，困在(或被捕获)在浮闸极808中的电子可穿过闸极氧化物809至节点N3，浮闸极808可被抺除至逻辑准位“1”。
如图5A至图5D所示，对于非挥发性内存(NVM)单元800的操作，(1)从任一外界电路经由节点N2切换成”断开”，以断开与非挥发性内存(NVM)单元800的连接；(2)节点N4可耦接P型硅P型硅半导体基板2至接地参考电压Vss；(3)耦接至N型条802的节点N3可切换耦接至电源供应电压Vcc及(4)节点N0可切换至作为非挥发性内存(NVM)单元800的一输出端，当浮闸极808充电为逻辑准位“1”时，P型MOS晶体管830可关闭，且第1N型金属氧化半导体晶体管850可被开启，而使节点N4耦接至接地参考电压Vss，经由第1N型金属氧化半导体晶体管850的通道耦接至节点N0，此时节点N4切换耦接至接地参考电压Vss，N0切换以作为非挥发性内存(NVM)单元800的输出端，因此，位于节点N0处的非挥发性内存(NVM)单元800的输出端处在逻辑准位“0”，当浮闸极808放电为逻辑准位“0”时，第1P型MOS晶体管830可开启，且第1N型金属氧化半导体晶体管850可被关闭，而使节点N3经由P型MOS晶体管830的通道耦接至节点N0，此时节点N3切换耦接至电源供应电压Vcc，N0切换以作为非挥发性内存(NVM)单元800的输出端，因此，位于节点N0的非挥发性内存(NVM)单元800的输出端处在逻辑准位“1”
另外，图5E为本发明实施例第5类型非挥发性内存(NVM)单元的电路示意图，第5类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图5A至图5D的说明，图5A至图5E相同数字的组件，其中图5E相同数字的组件规格及说明可参考图5A至图5D所公开的规格及说明，其中它们之间的差异如下所示，如图5E所示，第5类型非挥发性内存(NVM)单元800更可包括开关851在P型MOS晶体管830的汲极端点(在操作时)与节点N0之间，此开关851例如是一N型金属氧化半导体晶体管或P型金属氧化半导体晶体管，以下说明开关851皆以N型金属氧化半导体晶体管为例，此开关(N型金属氧化半导体晶体管)851可用于形成一信道，此信道一端耦接至P型MOS晶体管830的汲极端(在操作时)，以及其它端点耦接至节点N0，当第5类型非挥发性内存(NVM)单元800抹除时，开关(N型金属氧化半导体晶体管)851具有一闸极端切换耦接至接地参考电压Vss而关闭其信道，而从节点N0断开第1N型金属氧化半导体晶体管850的汲极端(在操作时)，在此例子中，节点N0可选择性地切换耦接至接地参考电压Vss，于是，防止电流经P型MOS晶体管830的通道从节点N3至节点N4泄漏。当第5类型非挥发性内存(NVM)单元800编程时，开关(N型金属氧化半导体晶体管)851的闸极端可切换耦接接地参数电压Vss关闭其信道，而从节点N0断开P型MOS晶体管830的汲极端(在操作时)，于是，防止电流经第一P型MOS晶体管730的通道从节点N3至节点N4泄漏，当第5类型非挥发性内存(NVM)单元800操作时，开关(N型金属氧化半导体晶体管)851的闸极端切换耦接电源供应电压Vcc开启其信道而耦接P型MOS晶体管830的汲极端(在操作时)至节点N0。
另外，如图5E所示，开关851可以为一P型MOS晶体管用于形成一信道，此信道的一端耦接P型MOS晶体管830的汲极端(在操作中)，而其它端耦接至节点N0，当第5类型非挥发性内存(NVM)单元800进行抺除时，开关(N型金属氧化半导体晶体管)851具有一闸极端切换耦接至抺除电压VEr而从节点N0关闭其通道，而断开P型MOS晶体管830的汲极端，于是，防止电流经P型MOS晶体管830的通道从节点N3至节点N4泄漏。当第5类型非挥发性内存(NVM)单元800操作时，开关(N型金属氧化半导体晶体管)851的闸极端切换耦接接地参考电压Vss开启其信道而耦接P型MOS晶体管830的汲极端(在操作时)至节点N0。
另外，图5F为本发明实施例中第5类型非挥发性内存(NVM)单元800的电路示意图，图5F中第5类型非挥发性内存(NVM)单元的抺除、编程及操作可参考上述图5A至图5D的说明，图5A至图5D及图5F相同数字的组件，其中图5F相同数字的组件规格及说明可参考图5A至图5D所公开的规格及说明，其中它们之间的差异如下所示，如图5F所示，在图5A至图5E中所示的每一非挥发性内存(NVM)单元800更可包括寄生电容855，此寄生电容855具有一第一端点耦接至浮闸极808及一第二端点耦接至电源供应电压Vcc或耦接至一接地参考电压Vss，图5A所示的结构为本说明书的范例并以结合寄生电容855为一例子，如图5F所示，寄生电容855的电容大于P型MOS晶体管830的闸极电容、大于第1N型金属氧化半导体晶体管850的闸极电容及大于第一N型MOS晶体管840的闸极电容，例如，寄生电容855的电容可等于P型MOS晶体管830闸极电容1至1000倍之间、等于第一N型MOS晶体管840闸极电容1至1000倍之间以及等于第1N型金属氧化半导体晶体管850闸极电容1至1000倍之间，此寄生电容855的电容范围可位于0.1aF至1pF之间，因此多的电荷或电子可储存在浮闸极808之中。
图5A至图5F中第2类型非挥发性内存(NVM)单元800，其抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr可大于或等于电源供应电压Vcc，抺除电压VEr的范围在5伏特至0.25伏特之间，编程电压VPr的范围在5伏特至0.25伏特之间，电源供应电压Vcc的范围在3.5伏特至0.25伏特之间，例如是0.75伏特或3.3伏特。
(6)第6种类型非挥发性内存(NVM)单元
如图6A至图6C为本发明实施例第6种型式半导体芯片的结构剖面示意图，第6类型非挥发性内存(NVM)单元可以是一可变电阻式内存(resistive random access memories,RRAM)，意即是可编程电阻或金属层/绝缘层/金属层(metal/insulator/metal,MIM)组件，如图6A所示，使用于商业化标准FPGA IC芯片200的一半导体芯片100，该半导体芯片100包括多个可变电阻式内存870可形成在P型硅P型硅半导体基板2上的一RRAM层869中，且在一第一交互连接线结构(first interconnection scheme,FISC)20中且在保护层14下方，多个交互连接线金属层6在第一交互连接线结构(FISC)20且在RRAM层869与P型硅P型硅半导体基板2之间，交互连接线金属层6可耦接可变电阻式内存870至在P型硅P型硅半导体基板2上的多个半导体组件4，在第一交互连接线结构(FISC)20内且位于保护层14与RRAM层869之间的多个交互连接线金属层6可耦接可变电阻式内存870至半导体芯片100的外部电路，其中交互连接线金属层6具有一线间距(Line pitch)小于0.5微米，第一交互连接线结构(FISC)20在内且位于RRAM层869上方的每一交互连接线金属层6具有一厚度大于第一交互连接线结构(FISC)20在内且位于RRAM层869下方的每一交互连接线金属层6的厚度，对于P型硅P型硅半导体基板2、半导体组件4、交互连接线金属层6及保护层14的详细说明可参考图22A至图22Q的说明及图示。
如图6A所示，每一可变电阻式内存870可具有(i)由氮化钛、氮化钽、铜或铝合金所制成的一底部电极871，其厚度介于1nm至20nm之间；(ii)由氮化钛、氮化钽、铜或铝合金所制成的一顶部电极872，其厚度介于1nm至20nm之间；(iii)一电阻层873介于底部电极871与顶部电极872之间，其厚度介于1nm至20nm之间，其中电阻层873可由包括诸如一巨大磁阻(colossal magnetoresistance,CMR)的材质、一聚合物材质、一导电桥接随机存取内存(conductive-bridging random-access-memory,CBRAM)材料所组成，巨大磁阻材质例如是La1-xCaxMnO3(0<x<1)、La1-xSrxMnO3(0<x<1)或Pr0.7Ca0.3MnO3，聚合物材质例如是聚(偏氟乙烯三氟乙烯)，即P(VDF-TrFE)，导电桥接随机存取内存材质例如是Ag-GeSe基底的材料、掺杂金属氧化物的材料，例如是Nb-掺杂SrZrO3或是二元金属氧化物(binary metal oxide)，例如是WOx(0<x<1)、氧化镍(NiO)、二氧化钛(TiO2)或二氧伦铪(HfO2)或是一金属，例如是钛金属。
例如，如图6A，电阻层873可包括一氧化物层在底部电极871上，其中取决于施加的电压可以形成导电丝(线)或路径，此电阻层873的氧化物层可包括例如二氧伦铪或氧化钽(Ta2O5)层，其厚度为5nm、10nm、15nm或介于1nm至30nm之间、介于3nm至20nm之间或介于5nm至15nm之间，电阻层873更包括一氧气储存层，其可在其氧化物层上捕获来自氧化物层的氧原子，此氧气储存层可包括钛金属或钽金属以捕捉来自氧化物层的氧原子，以形成氧化钛(TiOx)或氧化钽(TaOx)，此氧气储存层的厚度为2nm、7nm或12nm或介于1nm至25nm之间、介于3nm至15nm之间或介于5nm至12nm之间，此氧气储存层可由原子层沉积(atomic-layer-deposition,ALD)方法形成，顶部电极872形成在电阻层873的氧气储存层上。
例如，如图6A所示，电阻层873可包括一二氧伦铪层在底部电极871上，其厚度介于1nm至20nm之间，一二氧化钛层在二氧伦铪层上，其厚度介于1nm至20nm之间，及一钛层位于二氧化钛层上，其厚度介于1nm至20nm之间，顶部电极872形成在电阻层873的钛层上。
如图6A所示，每一可变电阻式内存870本身的底部电极871形成在如图22A至图22Q中低的一交互连接线金属层6的其中的一低的金属栓塞10的上表面上，及在如图22A至图22Q中低的一绝缘介电层12上表面上，如图22A至图22Q中高的一绝缘介电层12可形成在其中的一可变电阻式内存870的顶部电极872上，及如图22A至图22Q中高的一交互连接线金属层6具有高的金属栓塞10，每一金属栓塞10形成在高的一绝缘介电层12内及在一可变电阻式内存870的顶部电极872上。
另外，如图6B所示，每一可变电阻式内存870本身的底部电极871形成在如图22A至图22Q中低的一交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的上表面上，如图22A至图22Q中一高的绝缘介电层12可形成在一可变电阻式内存870的顶部电极872上，以及如图22A至图22Q一高的交互连接线金属层6具有高的金属栓塞10，每一金属栓塞10形成在高的一绝缘介电层12内及在一可变电阻式内存870的顶部电极872上。
另外，如图6C所示，每一可变电阻式内存870本身的底部电极871形成在如图22A至图22Q中低的一交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的上表面上，如图22A至图22Q中一高的交互连接线金属层6具有高的金属接垫或金属接垫或连接线8，每一金属接垫或金属接垫或连接线8形成在高的一绝缘介电层12内及在一可变电阻式内存870的顶部电极872上。
如图6D为本发明一实施例电阻式随机存取内存的各种状态的曲线图，其中，x轴表示电阻式随机存取内存的电压，而y轴表示电阻式随机存取内存的电流的对数值，如图6A及图6B所示，在重置或设置步骤之前，当可变电阻式内存870开始首次使用时，如以下说明所示，对每一可变电阻式内存870执行形成步骤，以在其电阻层873内形成空穴，以使电子能够在底部电极871与顶部电极872之间以低电阻的方式移动，当每一可变电阻式内存870形成时，向顶部电极872施加介于0.25伏特至3.3伏特的一成形电压Vf，并且将接地参考电压Vss施加至其底部电极871，使得每个可变电阻式内存870可以形成为具有100至100,000欧姆之间的低电阻。
如图6D所示，在形成可变电阻式内存870的步骤之后，一重置步骤可执行在一可变电阻式内存870上，当一该可变电阻式内存870重置时，向底部电极871施加介于0.25伏特至3.3伏特的一重置电压VRE，及向顶部电极872施加一接地参考电压Vss，使得该可变电阻式内存870可被重置为介于1000欧姆(ohms)至100,000,000,000欧姆(ohms)之间的一高电阻，成形电压Vf大于重置电压VRE。
如图6D所示，可变电阻式内存870重置成高电阻时，一可变电阻式内存870可执行一设定步骤，当一该可变电阻式内存870设定时，向顶部电极872施加介于0.25伏特至3.3伏特之间的一设定电压VSE，及向底部电极871施加一接地参考电压Vss，使得一该可变电阻式内存870可设定成电阻介于100欧姆至100000欧姆之间的低电阻，成形电压Vf大于设定电压VSE。
如图6E为本发明实施例一第6类型非挥发性内存(NVM)单元电路示意图，图6F为本发明实施例第6类型非挥发性内存(NVM)单元的结构示意图，如图6E及图6F所示，两个可变电阻式内存870在以下说明中分别称为可变电阻式内存870-1及可变电阻式内存870-2，可变电阻式内存870-1及可变电阻式内存870-2可提供用在第6类型非挥发性内存(NVM)单元900中，意即是互补式RRAM，其简写为CREAM，此可变电阻式内存870-1本身的底部电极871耦接至可变电阻式内存870-2的底部电极871及第6类型非挥发性内存(NVM)单元900的节点M3，可变电阻式内存870-1本身的顶部电极872耦接节点M1，可变电阻式内存870-2本身的顶部电极872耦接至节点M2。
如图6E及图6F所示，当向可变电阻式内存870-1及可变电阻式内存870-2执行成形步骤后，(1)节点M1及节点M2可切换耦接至成形电压Vf介于0.25伏特至3.3伏特之间，其中成形电压Vf大于电源供应电压Vcc，及(2)节点m3可切换耦接至接地参考电压Vss，从而，电流可在一第一前进方向(forward direction)从可变电阻式内存870-1的顶部电极872通过至可变电阻式内存870-1的底部电极871，以形成空穴在可变电阻式内存870-1的电阻层873内，因此可变电阻式内存870-1可形成介于100欧姆至100000欧姆之间的一第1低电阻。一电流可在一第二前进方向从可变电阻式内存870-2的顶部电极872通过至可变电阻式内存870-2的底部电极871，以形成空穴在可变电阻式内存870-2的电阻层873内，因此可变电阻式内存870-2可形成介于100欧姆至100000欧姆之间的一第2低电阻，其中第2低电阻可等于或几乎等于第1低电阻，或者，第1低电阻与第2低电阻之间的差值与第1低电阻及第2低电阻中较大的一个之间的差值的比值(率)可小于50％。
在第1种情况下，如图6E及图6F所示，在成形步骤后，可对可变电阻式内存870-2执行重置步骤，在可变电阻式内存870-2的重置步骤中，(1)节点M1可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于可变电阻式内存870-2的该重置电压VRE及大于电源供应电压Vcc；(2)节点M2可切换耦接至接地参考电压Vss；及(3)可从一外部电路经由节点M3切换为”断开”，断开与可变电阻式内存870-1及可变电阻式内存870-2之间的连结。因此，一电流可在一第二往后(backward direction)方向从可变电阻式内存870-2的底部电极871通过至可变电阻式内存870-2的顶部电极872，其中第二往后方向与第二前进方向相反，以减少可变电阻式内存870-2的电阻层873中的空穴，因此可变电阻式内存870-2可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第1高电阻，可变电阻式内存870-1保持在该第1低电阻，该第1高电阻可等于1.5倍至10,000,000倍的第1低电阻，因此第6类型非挥发性内存(NVM)单元900可使节点M3的电压编程为逻辑准位“1”，其中在操作时节点M3可作为第6类型非挥发性内存(NVM)单元900的一输出端。
在第2种情况下，如图6E及图6F所示，在成形步骤后，可对可变电阻式内存870-1执行重置步骤，在可变电阻式内存870-1的重置步骤中，(1)节点M2可切换耦接至该编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于可变电阻式内存870-1的该重置电压VRE及大于电源供应电压Vcc；(2)节点M1可切换耦接至接地参考电压Vss；及(3)可从一外部电路经由节点M3切换为”断开”，断开与可变电阻式内存870-1及可变电阻式内存870-2之间的连结。因此，一电流可在一第一往后(backward direction)方向从可变电阻式内存870-1的底部电极871反向地通过至可变电阻式内存870-1的顶部电极872，其中第一往后方向与第一前进方向相反，以在可变电阻式内存870-2的电阻层873形成相对较少的空穴，因此可变电阻式内存870-1可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第2高电阻，可变电阻式内存870-2保持在该第2低电阻，该第2高电阻可等于1.5倍至10,000,000倍的第2低电阻，因此第6类型非挥发性内存(NVM)单元900可使节点M3的电压编程为逻辑准位“0”，其中在操作时节点M3可作为第6类型非挥发性内存(NVM)单元900的一输出端。
如图6E及图6F所示，在第6非挥发性内存(NVM)单元900在第1种情况下被编程至逻辑准位“1”后，对于一第3种情况下第6类型非挥发性内存(NVM)单元900可编程至逻辑准位“0”，在第3种情况下，可变电阻式内存870-1可在一重置步骤中被重置具有一第3高电阻，及在一设定步骤中可变电阻式内存870-2可被设定成一第3低电阻，在对可变电阻式内存870-1的该重置步骤及对可变电阻式内存870-2的设定步骤中，(1)节点M2可切换耦接至编程电压VPr介于0.25伏特至3.3伏特之间，此编程电压VPr等于或大于可变电阻式内存870-1的重置电压VRE、等于或大于可变电阻式内存870-2的设定电压VSE及大于电源供应电压Vcc；(2)节点M1可切换耦接至接地参考电压Vss；(3)可从一外部电路经由节点M3切换”断开”，断开与可变电阻式内存870-1及可变电阻式内存870-2之间的连结，因此，一电流可在一第二前进方向从可变电阻式内存870-2的顶部电极872通过至可变电阻式内存870-2的底部电极871，以形成更多的空穴在可变电阻式内存870-2的电阻层873中，因此可变电阻式内存870-2可在设定步骤中被设定具有第3低电阻介于100欧姆至100,000欧姆之间，然后此电流可在第一往后方向从可变电阻式内存870-1的底部电极871通过至可变电阻式内存870-1的顶部电极872，以减少可变电阻式内存870-1的电阻层873中的空穴，因此可变电阻式内存870-1可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第3高电阻，该第3高电阻可等于1.5倍至10,000,000倍的第3低电阻，因此第6类型非挥发性内存(NVM)单元900可使节点M3的电压编程为逻辑准位“0”，其中在操作时节点M3可作为第6类型非挥发性内存(NVM)单元900的一输出端。
如图6E及图6F所示，在第6非挥发性内存(NVM)单元900在第2种情况下被编程至逻辑准位“0”后，对于一第4种情况下第6类型非挥发性内存(NVM)单元900可编程至逻辑准位“1”，在第4种情况下，可变电阻式内存870-2可在一重置步骤中被重置具有一第4高电阻，及在一设定步骤中可变电阻式内存870-1可被设定成一第4低电阻，在对可变电阻式内存870-2的该重置步骤及对可变电阻式内存870-1的设定步骤中，节点M1可切换耦接至一电压介于0.25伏特至3.3伏特之间，此电压等于或大于可变电阻式内存870-2的重置电压VRE、等于或大于可变电阻式内存870-1的设定电压VSE及大于电源供应电压Vcc；节点M2可切换耦接至接地参考电压Vss；可从一外部电路经由节点M3切换”断开”，断开与可变电阻式内存870-1及可变电阻式内存870-2之间的连结，因此，一电流可在一第一前进方向从可变电阻式内存870-1的顶部电极872通过至可变电阻式内存870-1的底部电极871，以形成更多的空穴在可变电阻式内存870-1的电阻层873中，因此可变电阻式内存870-1可在设定步骤中被设定成介于100欧姆至100,000欧姆之间的第4低电阻，然后此电流可在第二往后方向从可变电阻式内存870-2的底部电极871通过至可变电阻式内存870-2的顶部电极872，以形成相对较少的空穴在可变电阻式内存870-2的电阻层873中，因此可变电阻式内存870-2可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第4高电阻，该第4高电阻可等于1.5倍至10,000,000倍的第4低电阻，因此第6类型非挥发性内存(NVM)单元900可使节点M3的电压编程为逻辑准位“1”，其中在操作时节点M3可作为第6类型非挥发性内存(NVM)单元900的一输出端。
在操作时，请参考图6E及图6F所示，(1)节点M1可切换耦接至电源供应电压Vcc；(2)节点M2可切换耦接至接地参考电压Vss；及(3)节点M3可切换作为第6类型非挥发性内存(NVM)单元900的输出端，当可变电阻式内存870-1用第1高电阻或第3高电阻重置，及可变电阻式内存870-2形成或使用第2低电阻或第3低电阻设定，第6类型非挥发性内存(NVM)单元900可在节点M3产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压并定义为逻辑准位“0”，当可变电阻式内存870-1形成或使用第1低电阻或第4低电阻设定时，及使用第二高电阻或第4高电阻重置可变电阻式内存870-2，第6类型非挥发性内存(NVM)单元900可在节点M3产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压并定义为逻辑准位“1”。
另外，如图6G所示，第6类型非挥发性内存(NVM)单元900可由可编程的电阻的可变电阻式内存870及一不可编程的电阻875组成，图6G为本发明实施例的第6类型非挥发性内存(NVM)单元一电路示意图，可变电阻式内存870本身的底部电极871耦接至不可编程的电阻875的一第一端点及耦接至第6类型非挥发性内存(NVM)单元900的一节点M12，可变电阻式内存870本身的顶部电极872耦接至节点M10，以及不可编程的电阻875相对于本身第一端点的一第二端点耦接至节点M11。
如图6G所示，当向可变电阻式内存870执行成形步骤后，(1)节点M10可切换耦接至成形电压Vf介于0.25伏特至3.3伏特之间，其中成形电压Vf大于电源供应电压Vcc，及(2)节点m3可切换耦接至接地参考电压Vss，及(3)可经由节点M11从一外部电路切换成”断开”，以断开与非挥发性内存(NVM)单元900之间的链接，从而，电流可在一第一前进方向(forwarddirection)从可变电阻式内存870的顶部电极872通过至可变电阻式内存870的底部电极871，以形成空穴在可变电阻式内存870的电阻层873内，因此可变电阻式内存870可形成介于100欧姆至100000欧姆之间的一第5低电阻，此第5低电阻比不可编程的电阻875的电阻值低，不可编程的电阻875的电阻值可等于第5低电阻1.5倍至10,000,000倍之间。
如图6G所示，在成形步骤后，可对可变电阻式内存870执行重置步骤，在可变电阻式内存870的重置步骤中，(1)节点M11可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于可变电阻式内存870的该重置电压VRE及大于电源供应电压Vcc；(2)节点M10可切换耦接至接地参考电压Vss；及(3)可从一外部电路经由节点M12切换为”断开”，断开与可变电阻式内存870及不可编程的电阻875之间的连结。因此，一电流可在一往后方向从可变电阻式内存870的底部电极871反向地通过至可变电阻式内存870的顶部电极872，其中往后方向与前进方向相反，以形成相对较少的空穴在可变电阻式内存870的电阻层873中，因此可变电阻式内存870可在重置步骤中被重置成介于1000欧姆至100,000,000,000之间的一第5高电阻，此第5高电阻大于不可编程的电阻875的电阻值，该第5高电阻可等于1.5倍至10,000,000倍的不可编程的电阻875的电阻值，因此第6类型非挥发性内存(NVM)单元900可使节点M12的电压编程为逻辑准位“0”，其中在操作时节点M12可作为第6类型非挥发性内存(NVM)单元900的一输出端。
如图6G所示，在第6非挥发性内存(NVM)单元900被编程至逻辑准位“0”后，第6类型非挥发性内存(NVM)单元900可编程至逻辑准位“1”，在一设定步骤中可变电阻式内存870可被设定成一第6低电阻，在对可变电阻式内存870的该重置步骤中，节点M10可切换耦接至一电压介于0.25伏特至3.3伏特之间，此电压等于或大于可变电阻式内存870的设定电压VSE及大于电源供应电压Vcc；节点M11可切换耦接至接地参考电压Vss；可从一外部电路经由节点M12切换”断开”，断开与可变电阻式内存870及不可编程的电阻875之间的连结，因此，一电流可在一第一前进方向从可变电阻式内存870的顶部电极872通过至可变电阻式内存870的底部电极871，以形成更多的空穴在可变电阻式内存870的电阻层873中，因此可变电阻式内存870可在设定步骤中被设定成介于100欧姆至100,000欧姆之间的第6低电阻，在设定步骤时此第6低电阻比不可编程的电阻875的电阻值低，不可编程的电阻875的电阻值可等于1.5倍至10,000,000倍的第6低电阻，因此第6类型非挥发性内存(NVM)单元900可使节点M12的电压编程为逻辑准位“1”，其中在操作时节点M12可作为第6类型非挥发性内存(NVM)单元900的一输出端。
在操作时，参考图6G所示，(1)节点M10可切换耦接至电源供应电压Vcc；(2)节点M11可切换耦接至接地参考电压Vss，及(3)节点m12可切换作为第6类型非挥发性内存(NVM)单元900的一输出端，当可变电阻式内存870用第5高电阻重置时，第6类型非挥发性内存(NVM)单元900可在节点M12产生一输出，其电压位于接地参考电压与一半的电源供应电压Vcc之间，其逻辑准位定义为“0”，当可变电阻式内存870形成或使用第5低电阻或第6低电阻设定时，第6类型非挥发性内存(NVM)单元900可在节点M3产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压并定义为逻辑准位“1”。
(7)第7类型非挥发性内存(NVM)单元
图7A至图7C为本发明实施例用于半导体芯片的第7类型非挥发性内存(NVM)单元的各种结构的剖面示意图，第7类型非挥发性内存(NVM)单元可以是磁阻式随机存取内存(Magnetoresistive Random Access Memory,MRAM)，意即是可编程电阻或金属层/绝缘层/金属层(metal/insulator/metal,MIM)组件，如图7A所示，磁阻式随机存取内存880可形成在P型硅P型硅半导体基板2上方的一MRAM层879内，且在一芯片的保护层14下方的第一交互连接线结构(FISC)20内，使用于商业化标准FPGA IC芯片200的一半导体芯片100，该半导体芯片100包括多个交互连接线金属层6在第一交互连接线结构(FISC)20内并且在MRAM879与P型硅P型硅半导体基板2之间，交互连接线金属层6可耦接磁阻式随机存取内存880及在P型硅P型硅半导体基板2上的多个半导体组件4，在第一交互连接线结构(FISC)20内且位于保护层14与RRAM层869之间的多个交互连接线金属层6可耦接可变电阻式内存870至半导体芯片100的外部电路，其中交互连接线金属层6具有一线间距(Line pitch)小于0.5微米，第一交互连接线结构(FISC)20在内且位于RRAM层869上方的每一交互连接线金属层6具有一厚度大于第一交互连接线结构(FISC)20在内且位于RRAM层869下方的每一交互连接线金属层6的厚度，对于P型硅P型硅半导体基板2、半导体组件4、交互连接线金属层6、第一交互连接线结构(FISC)20及保护层14的详细说明可参考图22A至图22Q的说明及图示。
如图7A所示，每一磁阻式随机存取内存880具有由氮化钛、铜或铝合金所制成的一底部电极881，其厚度介于1nm至20nm之间，每一磁阻式随机存取内存880另具有由氮化钛、铜或铝合金所制成的一顶部电极882，其厚度介于1nm至20nm之间，每一磁阻式随机存取内存880另具有厚度介于1nm至35nm之间的磁阻层883，此磁阻层883位于底部电极881与顶部电极882之间，第一种替代方案，磁阻层883可由下列组成：(1)一反铁磁层884(antiferromagnetic layer)位于底部电极881上，反铁磁层884即锁定层(pinninglayer)，例如是铬、铁-锰合金、氧化镍、硫化亚铁、Co/[CoPt]4等材质所构成，其厚度介于1nm至10nm之间；(2)一己锁定磁性层885(pinned magnetic layer)在反铁磁层884上，己锁定磁性层885例如是FeCoB合金或是Co2Fe6B2合金，其厚度介于1nm至10nm之间、介于0.5nm至3.5nm之间或介于1nm至3nm之间；(3)一隧穿氧化物层886(tunneling oxide layer)在己锁定磁性层885上，隧穿氧化物层886意即是隧穿阻障层(tunneling barrier layer)，隧穿氧化物层886例如是氧化镁(MgO)，其厚度介于0.5nm至5nm之间、介于0.3nm至2.5nm之间或介于0.5nm至1.5nm之间；(4)一自由磁性层887(free magnetic layer)在隧穿氧化物层886上，自由磁性层887例如是FeCoB合金或是Co2Fe6B2合金等材质构成，其厚度介于1nm至3nm之间，顶部电极882形成在磁阻层883的自由磁性层887上，己锁定磁性层885与自由磁性层887具有相同的材质。每一磁阻式随机存取内存880可经由溅镀形成或经由经由物理气相沉积(Physical Vapor Deposition,PVD)方法形成。以溅镀或经由物理气相沉积(PhysicalVapor Deposition,PVD)方法形成该底部电极881，并且以溅镀或经由PVD方法形成一反铁磁(antiferromagnetic,AF)层884在底部电极881上，接着再以溅镀或经由PVD方法形成己锁定磁性(pinned magnetic)层885在反铁磁层884上，接着再以溅镀或经由PVD方法形成隧穿氧化物层886在己锁定磁性层885上，接着再以溅镀或经由PVD方法形成自由磁性层887在己锁定磁性层885上，接着再以溅镀或经由PVD方法形成顶部电极882在自由磁性层887上，经由光刻及蚀刻方法图案化顶部电极882、自由磁性层887、隧穿氧化物层886、己锁定磁性层885、反铁磁层884及底部电极881。
如图7A所示，每一磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的其中的一低的金属栓塞10的上表面上，及在如图22A至图22Q中低的一绝缘介电层12上表面上，如图22A至图22Q中高的一绝缘介电层12可形成在其中的一磁阻式随机存取内存880的顶部电极882上，及如图22A至图22Q中高的一交互连接线金属层6具有高的金属栓塞10，每一金属栓塞10形成在高的一绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
另外，如图7B所示，每一磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的上表面上，如图22A至图22Q中一高的绝缘介电层12可形成在一磁阻式随机存取内存880的顶部电极882上，以及如图22A至图22Q一高的交互连接线金属层6具有高的金属栓塞10，每一金属栓塞10形成在高的一绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
另外，如图7C所示，每一磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的上表面上，如图22A至图22Q中一高的交互连接线金属层6具有高的金属接垫或金属接垫或连接线8，每一金属接垫或金属接垫或连接线8形成在高的一绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
对于第二种替代方案，图7D为本发明实施例用于半导体芯片的一第7类型非挥发性内存(NVM)单元结构剖面示意图，除了磁阻层883的组成的外，如图7D所示的半导体芯片的结构类似于图7A所示的结构。如图7D所示，磁阻层883可由在底部电极881上的自由磁性层887、在自由磁性层887上的隧穿氧化物层886、在隧穿氧化物层886上的己锁定磁性层885及在己锁定磁性层885上的反铁磁层884组成，顶部电极882形成在反铁磁层884上，用于第二种替代方案的自由磁性层887、隧穿氧化物层886、己锁定磁性层885及反铁磁层884的材质及厚度可参考第一种替代方案中的说明及公开。对于第二种替代方案磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中低的一交互连接线金属层6的一低的金属栓塞10的上表面上及在如图22A至图22Q中的一低的绝缘介电层12的上表面上，对于第二种替代方案，如图22A至图22Q中一高的绝缘介电层12可形成在一磁阻式随机存取内存880的顶部电极882上，如图22A至图22Q中一高的交互连接线金属层6具有形成在一高的绝缘介电层12内的一高的金属栓塞10，及在一磁阻式随机存取内存880的顶部电极882上。
另外，对于第二种替代方案，在图7D中的磁阻式随机存取内存880可提供在低的金属接垫或金属接垫或连接线8与如图7B中所示的高的金属栓塞10之间，如图7B及图7D所示，对于第二种替代方案，每一磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中的一低的交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的一上表面上，对于第二种替代方案，如图22A至图22Q中的一高的绝缘介电层12可形成在一磁阻式随机存取内存880的顶部电极882上，及如图22A至图22Q中的一高的交互连接线金属层6具有高的金属栓塞10形成在一高的绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
另外，对于第二种替代方案，在图7D中的磁阻式随机存取内存880可提供在低的金属接垫或金属接垫或连接线8与如图7C中所示的高的金属接垫或金属接垫或连接线8之间，如图7C及图7D所示，对于第二种替代方案，每一磁阻式随机存取内存880本身的底部电极881形成在如图22A至图22Q中的一低的交互连接线金属层6的一低的金属接垫或金属接垫或连接线8的一上表面上，对于第二种替代方案，如图22A至图22Q中的一高的交互连接线金属层6具有高的金属接垫或金属接垫或连接线8形成在一高的绝缘介电层12内及在一磁阻式随机存取内存880的顶部电极882上。
如图7A至图7D所示，己锁定磁性层885具有多个场域(domains)，每一场域在一方向上具有一磁性区域，己锁定磁性层885的每一场域会被反铁磁层884固定(锁定)，也就是被固定的场域几乎不被通过己锁定磁性层885的电流所引起的自旋转移矩(spin-transfertorque)影响，自由磁性层887具有多个场域，每一场域在一方向上具有一磁性区域，自由磁性层887的场域可轻易的被通过自由磁性层887的电流引起的自旋转移矩而改变。
如图7A至图7C所示，在第一种替代方案的磁阻式随机存取内存880设定步骤中，当施加介于0.25伏特至3.3伏特的一电压VMSE至本身的顶部电极882，及一接地参考电压Vss被施加至本身的底部电极881上时，电子可通过本身的隧穿氧化物层886从己锁定磁性层885流向其自由磁性层887，使本身自由磁性层887的每一场域中的磁性区域的方向可被设定与其己锁定磁性层885的每一场域被由电流所引起自旋转移矩影响的磁性区域的方向相同，因此一磁阻式随机存取内存880可被设定成介于10欧姆至100,000,000,000欧姆之间的一低电阻，在第一替代方案的一磁阻式随机存取内存880的重置步骤中，当施加介于0.25伏特至3.3伏特的一电压VMRE至本身的底部电极881，及一接地参考电压Vss被施加至本身的顶部电极882上时，电子可通过本身的隧穿氧化物层886从自由磁性层887流向其己锁定磁性层885，使本身自由磁性层887的每一场域中的磁性区域的方向被重置成与其己锁定磁性层885的每一场域中的磁性区域的方向相反，因此一磁阻式随机存取内存880可被重置成介于15欧姆至500,000,000,000欧姆之间的一高电阻。
如图7A至图7D所示，在第二种替代方案的磁阻式随机存取内存880设定步骤中，当施加介于0.25伏特至3.3伏特的一电压VMSE至本身的底部电极881，及一接地参考电压Vss被施加至本身的顶部电极882上时，电子可通过本身的隧穿氧化物层886从己锁定磁性层885流向其自由磁性层887，使本身自由磁性层887的每一场域中的磁性区域的方向可被设定与其己锁定磁性层885的每一场域被由电流所引起自旋转移矩影响的磁性区域的方向相同，因此一磁阻式随机存取内存880可被设定成介于10欧姆至100,000,000,000欧姆之间的一低电阻，在第二替代方案的一磁阻式随机存取内存880的重置步骤中，当施加介于0.25伏特至3.3伏特的一电压VMRE至本身的顶部电极882，及一接地参考电压Vss被施加至本身的顶部电极882上时，电子可通过本身的隧穿氧化物层886从自由磁性层887流向其己锁定磁性层885，使本身自由磁性层887的每一场域中的磁性区域的方向被重置成与其己锁定磁性层885的每一场域中的磁性区域的方向相反，因此一磁阻式随机存取内存880可被重置成介于15欧姆至500,000,000,000欧姆之间的一高电阻。
(7.1)第一种替代方案由MRAMS组成的第7类型非挥发性内存(NVM)单元
图7E为本发明实施例第7类型非挥发性内存(NVM)单元的电路示意图，图7F为本发明实施例第7类型非挥发性内存(NVM)单元的结构示意图，如图7E及图7F所示，二个磁阻式随机存取内存880在以下说明中分别称为磁阻式随机存取内存880-1及磁阻式随机存取内存880-2，磁阻式随机存取内存880-1及磁阻式随机存取内存880-2可提供用在第7类型非挥发性内存(NVM)单元910中，意即是互补式MRAM，其简写为CMRAM，此磁阻式随机存取内存880-1本身的底部电极881耦接至磁阻式随机存取内存880-2的底部电极881及第7类型非挥发性内存(NVM)单元910的节点M6，磁阻式随机存取内存880-1本身的顶部电极882耦接节点M4，磁阻式随机存取内存880-2本身的顶部电极872耦接至节点M5。
在第1种情况下，如图7E及图7F所示，在成形步骤后，用第1高电阻在磁阻式随机存取内存880-2的重置步骤中，使磁阻式随机存取内存880-2重置，及用第1低电阻在磁阻式随机存取内存880-1的设定步骤中，而设定磁阻式随机存取内存880-1，在磁阻式随机存取内存880-2的重置步骤及磁阻式随机存取内存880-1的设定步骤中：(1)节点M4可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-2的该重置电压VMRE、等于或大于磁阻式随机存取内存880-1的电压VMSE及大于电源供应电压Vcc；(2)节点M5可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M6切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880-2的顶部电极882通过至磁阻式随机存取内存880-2的底部电极881，而重置在磁阻式随机存取内存880-2的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-2的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880-2可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第1高电阻重置，另外，一电流可从磁阻式随机存取内存880-1的底部电极881通过至磁阻式随机存取内存880-1的顶部电极882，而设定磁阻式随机存取内存880-1的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-1的己锁定磁性层885的每一场域的方向相同，因此，磁阻式随机存取内存880-1可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第1低电阻设定，该第1高电阻可等于1.5倍至10倍的第1低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M6的电压编程为逻辑准位“1”，其中在操作时节点M6可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在第2种情况下，如图7E及图7F所示，在成形步骤后，用第2高电阻在磁阻式随机存取内存880-1的重置步骤中，使磁阻式随机存取内存880-1重置，及用第2低电阻在磁阻式随机存取内存880-2的设定步骤中，而设定磁阻式随机存取内存880-2，在磁阻式随机存取内存880-1的重置步骤及磁阻式随机存取内存880-2的设定步骤中：(1)节点M5可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-1的该重置电压VMRE、等于或大于磁阻式随机存取内存880-2的电压VMSE及大于电源供应电压Vcc；(2)节点M4可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M6切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880-1的顶部电极882通过至磁阻式随机存取内存880-1的底部电极881，而重置在磁阻式随机存取内存880-1的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-1的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880-1可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第2高电阻重置，另外，一电流可从磁阻式随机存取内存880-2的底部电极881通过至磁阻式随机存取内存880-2的顶部电极882，而设定磁阻式随机存取内存880-2的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-2的己锁定磁性层885的每一场域的方向相同，因此，磁阻式随机存取内存880-2可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第2低电阻设定，该第2高电阻可等于1.5倍至10倍的第2低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M6的电压编程为逻辑准位“0”，其中在操作时节点M6可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在操作时，请参考图7E及图7F所示，(1)节点M4可切换耦接至电源供应电压Vcc；(2)节点M5可切换耦接至接地参考电压Vss；及(3)节点M6可切换作为第7类型非挥发性内存(NVM)单元910的输出端，当磁阻式随机存取内存880-1用第2高电阻重置，及磁阻式随机存取内存880-2使用第2低电阻设定，第7类型非挥发性内存(NVM)单元910可在节点M6产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“0”，当磁阻式随机存取内存880-1使用第1低电阻设定时，及使用第1高电阻重置磁阻式随机存取内存880-2设定，第7类型非挥发性内存(NVM)单元910可在节点M6产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“1”。
另外，如图7G所示，不可编程的电阻875的第7类型非挥发性内存(NVM)单元910可由用于第1种替代方案可编程的电阻的磁阻式随机存取内存880及一不可编程的电阻875组成，图7G为本发明实施例的第7类型非挥发性内存(NVM)单元910一电路示意图，用于第1种替代方案的磁阻式随机存取内存880本身的底部电极881耦接至不可编程的电阻875的一第一端点及耦接至第7类型非挥发性内存(NVM)单元910的一节点M15，用于第1种替代方案的磁阻式随机存取内存880本身的顶部电极882耦接至节点M13，以及不可编程的电阻875相对于本身第一端点的一第二端点耦接至节点M14。
在第3种情况下，如图7G所示，磁阻式随机存取内存880可在设定步骤中用第7低电阻设定，在用于磁阻式随机存取内存880的设定步骤中：(1)节点M13可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电压VMSE及大于电源供应电压Vcc；(2)节点M14可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M15切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880的底部电极881至磁阻式随机存取内存880的顶部电极882，而设定在磁阻式随机存取内存880的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880的己锁定磁性层885的每一场域的方向相同，因此，磁阻式随机存取内存880-1可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第7低电阻设定，其中第7低电阻低于不可编程的电阻875的电阻，不可编程的电阻875的电阻可等于1.5倍至10,000,000倍的第7低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M15的电压编程为逻辑准位“1”，其中在操作时节点M15可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在第4种情况下，如图7G所示，磁阻式随机存取内存880可在重置步骤中用第7高电阻重置，在用于磁阻式随机存取内存880的重置步骤中：(1)节点M14可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电压VMRE及大于电源供应电压Vcc；(2)节点M13可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M15切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880的顶部电极882至磁阻式随机存取内存880的底部电极881，而重置在磁阻式随机存取内存880的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第7高电阻重置，其中第7低电阻低于不可编程的电阻875的电阻，不可编程的电阻875的电阻可等于介于1.5倍至10,000,000倍的第7低电阻，第7高电阻可等于介于1.5倍至10倍的不可编程的电阻875的电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M15的电压编程为逻辑准位“0”，其中在操作时节点M15可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在操作时，请参考图7G所示，(1)节点M13可切换耦接至电源供应电压Vcc；(2)节点M14可切换耦接至接地参考电压Vss；及(3)节点M15可切换作为第7类型非挥发性内存(NVM)单元910的输出端，当磁阻式随机存取内存880用第7高电阻重置，第7类型非挥发性内存(NVM)单元910可在节点M15产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“0”，当磁阻式随机存取内存880使用第7低电阻设定时，第7类型非挥发性内存(NVM)单元910可在节点M15产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“1”。
(7.2)用于第2种替代方案的由MRAM组成的第7类型非挥发性内存(NVM)单元
图7H为本发明实施例第7类型非挥发性内存(NVM)单元的电路示意图，图7I为本发明实施例第7类型非挥发性内存(NVM)单元的结构示意图，如图7H及图7I所示，二个磁阻式随机存取内存880在以下说明中分别称为磁阻式随机存取内存880-3及磁阻式随机存取内存880-4，磁阻式随机存取内存880-3及磁阻式随机存取内存880-4可提供用在第7类型非挥发性内存(NVM)单元910中，此磁阻式随机存取内存880-3本身的底部电极881耦接至磁阻式随机存取内存880-4的底部电极881及第7类型非挥发性内存(NVM)单元910的节点M9，磁阻式随机存取内存880-3本身的顶部电极882耦接节点M7，磁阻式随机存取内存880-4本身的顶部电极872耦接至节点M8。
在第1种情况下，如图7H及图7I所示，在成形步骤后，用第1高电阻在磁阻式随机存取内存880-3的重置步骤中，使磁阻式随机存取内存880-3重置，及用第3低电阻在磁阻式随机存取内存880-4的设定步骤中，而设定磁阻式随机存取内存880-4，在磁阻式随机存取内存880-3的重置步骤及磁阻式随机存取内存880-4的设定步骤中：(1)节点M7可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880-4的该重置电压VMRE、等于或大于磁阻式随机存取内存880-3的电压VMSE及大于电源供应电压Vcc；(2)节点M8可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M9切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880-4的顶部电极882通过至磁阻式随机存取内存880-4的底部电极881，而设定在磁阻式随机存取内存880-4的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880-4的己锁定磁性层885的每一场域的磁性区域的方向相同，因此，磁阻式随机存取内存880-4可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第3低电阻设定，另外，电流可从磁阻式随机存取内存880-3的底部电极881通过至磁阻式随机存取内存880-3的顶部电极882，而重置在磁阻式随机存取内存880-3的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-3的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880-3可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第3高电阻重置，该第3高电阻可等于1.5倍至10倍的第3低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M6的电压编程为逻辑准位“0”，其中在操作时节点M9可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在第2种情况下，如图7H及图7I所示，磁阻式随机存取内存880-3可用第4低电阻在设定步骤中设定，而磁阻式随机存取内存880-4可用在第4高电阻在重置步骤中重置，在磁阻式随机存取内存880-4的重置步骤及磁阻式随机存取内存880-3的设定步骤中：(1)节点M8可切换耦接至一介于0.25伏特至3.3伏特之间的一电压，此电压可等于或大于磁阻式随机存取内存880-4的该重置电压VMRE、等于或大于磁阻式随机存取内存880-3的电压VMSE及大于电源供应电压Vcc；(2)节点M7可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M9切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880-3的顶部电极882通过至磁阻式随机存取内存880-3的底部电极881，而设定在磁阻式随机存取内存880-3的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880-3的己锁定磁性层885的每一场域的磁性区域的方向相同，因此，磁阻式随机存取内存880-3可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第4低电阻设定，另外，电流可从磁阻式随机存取内存880-4的底部电极881通过至磁阻式随机存取内存880-4的顶部电极882，而重置在磁阻式随机存取内存880-4的自由磁性层887的每一场域的磁性区域的方向，此方向与在磁阻式随机存取内存880-4的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880-4可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第4高电阻重置，该第4高电阻可等于1.5倍至10倍的第4低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M9的电压编程为逻辑准位“1”，其中在操作时节点M9可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在操作时，请参考图7H及图7I所示，(1)节点M7可切换耦接至电源供应电压Vcc；(2)节点M8可切换耦接至接地参考电压Vss；及(3)节点M9可切换作为第7类型非挥发性内存(NVM)单元910的输出端，当磁阻式随机存取内存880-3用第4高电阻重置，及磁阻式随机存取内存880-4使用第4低电阻设定，第7类型非挥发性内存(NVM)单元910可在节点M9产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“0”，当磁阻式随机存取内存880-3使用第4低电阻设定时，及使用第4高电阻重置磁阻式随机存取内存880-4设定，第7类型非挥发性内存(NVM)单元910可在节点M9产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“1”。
另外，如图7J所示，不可编程的电阻875的第7类型非挥发性内存(NVM)单元910可由用于第2种替代方案可编程的电阻的磁阻式随机存取内存880及一不可编程的电阻875组成，图7J为本发明实施例的第7类型非挥发性内存(NVM)单元910一电路示意图，用于第2种替代方案的磁阻式随机存取内存880本身的底部电极881耦接至不可编程的电阻875的一第一端点及耦接至第7类型非挥发性内存(NVM)单元910的一节点M18，用于第2种替代方案的磁阻式随机存取内存880本身的顶部电极882耦接至节点M16，以及不可编程的电阻875相对于本身第一端点的一第二端点耦接至节点M17。
在第3种情况下，如图7J所示，磁阻式随机存取内存880可在重置步骤中用第8高电阻重置，在用于磁阻式随机存取内存880的重置步骤中：(1)节点M16可切换耦接至一编程电压VPr介于0.25伏特至3.3伏特之间，且可等于或大于磁阻式随机存取内存880的的电压VMSE及大于电源供应电压Vcc；(2)节点M17可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M18切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880的底部电极881至磁阻式随机存取内存880的顶部电极882，而重置在磁阻式随机存取内存880的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880的己锁定磁性层885的每一场域的方向相反，因此，磁阻式随机存取内存880可在重置步骤中用介于15欧姆至500,000,000,000欧姆之间的第8高电阻设定，其中第8高电阻可等于1.5倍至10,000,000倍的不可编程的电阻875的电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M18的电压编程为逻辑准位“0”，其中在操作时节点M18可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在第4种情况下，如图7J所示，磁阻式随机存取内存880可在设定步骤中用第7高电阻设定，在用于磁阻式随机存取内存880的设定步骤中：(1)节点M17可切换耦接至介于0.25伏特至3.3伏特之间的一电压，此电压可等于或大于磁阻式随机存取内存880的的电压VMSE及大于电源供应电压Vcc；(2)节点M16可切换耦接至接地参考电压Vss；及(3)可从任何外部电路经由节点M18切换为”断开”，断开与非挥发性内存(NVM)单元910之间的链接。因此，一电流可从磁阻式随机存取内存880的顶部电极882至磁阻式随机存取内存880的底部电极881，而设定在磁阻式随机存取内存880-3的自由磁性层887的每一场域中磁性区域的方向，此方向与在磁阻式随机存取内存880的己锁定磁性层885的每一场域的方向相同，因此，磁阻式随机存取内存880可在设定步骤中用介于10欧姆至100,000,000,000欧姆之间的第8低电阻设定，不可编程的电阻875的电阻可等于介于1.5倍至10,000,000倍的第8低电阻，因此第7类型非挥发性内存(NVM)单元910可使节点M18的电压编程为逻辑准位“1”，其中在操作时节点M18可作为第7类型非挥发性内存(NVM)单元910的一输出端。
在操作时，请参考图7J所示，(1)节点M16可切换耦接至电源供应电压Vcc；(2)节点M17可切换耦接至接地参考电压Vss；及(3)节点M18可切换作为第7类型非挥发性内存(NVM)单元910的输出端，当磁阻式随机存取内存880用第8高电阻重置，第7类型非挥发性内存(NVM)单元910可在节点M18产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“0”，当磁阻式随机存取内存880使用第8低电阻设定时，第7类型非挥发性内存(NVM)单元910可在节点M18产生一输出，耦接至介于接地参考电压Vss与一半电源供应电压Vcc之间的一电压准位并定义为逻辑准位“1”。
静态随机存取内存(Static Random-Access Memory(SRAM))单元的说明
图8为根据本案的实施例所绘示的6T SRAM单元的电路图。请参见图8，第一型的SRAM记忆单元398(亦即为6T SRAM单元)具有一内存单元446，包括四个数据锁存晶体管447及448，亦即为两对的P型金属氧化物半导体(metal-oxide-semiconductor(MOS))晶体管447及N型MOS晶体管448，在每一对的P型MOS晶体管447及N型MOS晶体管448中，其汲极相互耦接，其闸极相互耦接，而其源极分别耦接至电源端(Vcc)及接地端(Vss)。位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极耦接至位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极，作为内存单元446的输出Out1。位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极耦接至位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极，作为内存单元446的输出Out2。
请参见图8，第一型的SRAM记忆单元398还包括二开关或是转移(写入)晶体管449，例如为P型MOS晶体管或N型MOS晶体管，其中第一晶体管(开关)449的闸极耦接至字符线451，其信道的一端耦接至位线452，其信道的另一端耦接至位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极及位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极，而其中第二晶体管(开关)449的闸极耦接至字符线451，其信道的一端耦接至位线453，其信道的另一端耦接至位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极及位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极。在位线452上的逻辑准位相反于在位线453上的逻辑准位。晶体管(开关)449可称为是编程晶体管，用于写入编程码或数据于该多个四个数据锁存晶体管447及448的储存节点中，亦即位于该多个四个资料锁存晶体管447及448的汲极与门极中。晶体管(开关)449可以通过字符线451的控制以开启连接，使得位线452通过该第一晶体管(开关)449的通道连接至位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极及位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极，因此在位线452上的逻辑准位可以加载于位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极其间的导线上及位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极其间的导线上。再者，位线453可通过该第二晶体管(开关)449的通道连接至位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极及位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极，因此在位线453上的逻辑准位可以加载于位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极其间的导线上及位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极其间的导线上。因此，位于位线452上的逻辑准位可以记录或锁存于位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极其间的导线上及位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极其间的导线上；位于位线453上的逻辑准位可以记录或锁存于位于左侧的该对的P型MOS晶体管447及N型MOS晶体管448的闸极其间的导线上及位于右侧的该对的P型MOS晶体管447及N型MOS晶体管448的汲极其间的导线上。
非挥发性内存(NVM)单元的反相器、中继器及切换架构说明
图9A为本发明实施例的可编程区块中的反相器电路示意图。如图9A所示，一反相器770可包括一对P型MOS晶体管771及N型MOS晶体管772，其各别具有汲极端相互耦接并作为反相器770的一输出端Inv_out，该对P型MOS晶体管771及N型MOS晶体管772各别具有闸极端相互耦接并作为反相器770的一输入端Inv_in，以及该对P型MOS晶体管771及N型MOS晶体管772各别具有源极端分别耦接王电源供应电压Vcc及接地参考电压Vss，如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中所示的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800本身具有输出端N0耦接至反相器770的输入端Inv_in用以反相，并经由反相器770放大传输至反相器770的输出端Inv_out，图6E及图6F中的非挥发性内存(NVM)单元900本身的输出节点M3或节点M12耦接至反相器770的输入Inv_in，用以反相，并经由反相器770放大传输至反相器770的输出端Inv_out，图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出端M6、M15、M9或M18耦接至反相器770的输入端Inv_in用以反相，并经由反相器770放大传输至反相器770的输出端Inv_out。因此，反相器770可以如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800，用以提供校正及恢复能力，以防止由电荷泄漏引起的数据错误；或是反相器770可以如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910，用以提供校正及恢复能力，以防止由电荷泄漏引起的数据错误。
图9B为本发明实施例的可编程区块中的中继器(repeater)电路示意图。如图9B所示，一中继器773可包括二级反相器770，每一反相器770包括一对P型MOS晶体管771及N型MOS晶体管772，对于第一级反相器770，该P型MOS晶体管771及N型MOS晶体管772可具有各别具有汲极端相互耦接并作为第一级反相器770的一输出端，其耦接至第二级反相器770的一输入，该对P型MOS晶体管771及N型MOS晶体管772各别具有闸极端相互耦接并作为中继器773的一输入端Rep，以及该对P型MOS晶体管771及N型MOS晶体管772各别具有源极端分别耦接王电源供应电压Vcc及接地参考电压Vss，对于第二级反相器770，该P型MOS晶体管771及N型MOS晶体管772可具有各别具有汲极端相互耦接并作为中继器773的输出Rep_out，该对P型MOS晶体管771及N型MOS晶体管772各别具有闸极端相互耦接并作为第二级反相器770的输入，其耦接至第一级反相器770的一输出，以及该对P型MOS晶体管771及N型MOS晶体管772各别具有源极端分别耦接王电源供应电压Vcc及接地参考电压Vss，如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中所示的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800本身具有输出端N0耦接至中继器773的输入端Rep_in用以重复，并经由中继器773放大传输至中继器773的输出端Rep_out，图6E及图6F中的非挥发性内存(NVM)单元900本身的输出节点M3或节点M12耦接至中继器773的输入Rep_in，用以反相，并经由中继器773放大传输至中继器773的输出端Rep_out，图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元本身的输出端M6、M15、M9或M18耦接至中继器773的输入端Rep_in用以反相，并经由中继器773放大传输至中继器773的输出端Rep_out。因此，中继器773可以如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800，用以提供校正及恢复能力，以防止由电荷泄漏引起的数据错误；或是中继器773可以如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910，用以提供校正及恢复能力，以防止由电荷泄漏引起的数据错误。位于该反相器770的输出的Inv_out的逻辑值与如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0的逻辑值相反，及与如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M3或M12的逻辑值相反，及如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M6,M15,M9或M18的的逻辑值相反。
图9C为本发明实施例可编程区块中的一切换架构的电路示意图，如图9C所示，一切换架构774可以为一堆栈CMOS(互补金属氧化物半导体)电路，以提供用于如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800、如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910上，该切换架构774可由以下部分组成(1)一控制P型MOS晶体管295，其具有一源极端耦接至电源供应电压Vcc及耦接至节点F1的一汲极端，(2)一控制N型MOS晶体管296，其具有一源极端耦接至接地参考电压Vss及耦接至节点F2的一汲极端，(3)一反相器用以反相耦接至该控制N型MOS晶体管296及一节点F3的其输入以获得其输出，该输出耦接至该控制P型MOS晶体管295，如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的节点N3耦接至切换架构774的节点F1，而其(非挥发性内存(NVM)单元600,650,700,760或800)的节点N4耦接至切换架构774的节点F2，当电源供应电压Vcc耦接至节点F3以开启切换架构774时，如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800可用于操作；当接地参考电压Vss耦接至节点F3至关闭其切换架构774时，该非挥发性内存(NVM)单元600,650,700,760或800则正在编程或在一待机模式，可替代方案，如图6E至图6G中的非挥发性内存(NVM)单元900其节点M1及节点M10耦接至切换架构774的节点F1及其节点M2或M11耦接至切换架构774的节点F2，当电源供应电压Vcc耦接至节点F3以开启切换架构774时，如图6E至图6G中的非挥发性内存(NVM)单元900可用于操作；当接地参考电压Vss耦接至节点F3至关闭其切换架构774时，该非挥发性内存(NVM)单元900则正在编程或在一待机模式。可替代方案，如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910其节点M1及节点M10耦接至切换架构774的节点F1及其节点M2或M11耦接至切换架构774的节点F2，当电源供应电压Vcc耦接至节点F3以开启切换架构774时，如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910可用于操作；当接地参考电压Vss耦接至节点F3至关闭其切换架构774时，该非挥发性内存(NVM)单元910则正在编程或在一待机模式。位于该反相器770的输出的Inv_out的逻辑值与如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0的逻辑值相反，及与如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M3或M12的的逻辑值相反，及如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M6,M15,M9或M18的逻辑值相反。
因此在一待机模式时，该切换架构774可防止漏电流流过如图1A至图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F中的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800、如图6E至图6G中的非挥发性内存(NVM)单元900或是如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910。
通过/不通开关的说明
(1)第一型通过/不通开关
图10A为根据本案的实施例所绘示的第一型通过/不通开关的电路图。请参见图10A，第一型通过/不通过开关258包括相互并联配置的N型MOS晶体管222及P型MOS晶体管223。第一型通过/不通过开关258的每一N型MOS晶体管222及P型MOS晶体管223的通道的一端耦接至节点N21，而另一端耦接至节点N22。因此，第一型通过/不通过开关258可以开启或切断节点N21及节点N22之间的连接。第一型通过/不通过开关258的P型MOS晶体管223的闸极耦接至节点SC-1，第一型通过/不通过开关258的N型MOS晶体管222的闸极耦接至节点SC-2。
(2)第二型通过/不通开关
图10B为根据本案的实施例所绘示的第二型通过/不通开关的电路图。请参见图10B，第二型通过/不通过开关258包括N型MOS晶体管222及P型MOS晶体管223，相同于如图10A所绘示的第一型通过/不通过开关258的N型MOS晶体管222及P型MOS晶体管223。第二型通过/不通过开关258包括一反向器533，其输入耦接于N型MOS晶体管222的闸极及节点SC-3，其输出耦接于P型MOS晶体管223的闸极，反向器533适于将其输入反向而形成其输出。
(3)第三型通过/不通开关
图10C为根据本案的实施例所绘示的第三型通过/不通开关的电路图。请参见图10C，第三型通过/不通过开关258可以是多级三态缓冲器292或是开关缓冲器，在每一级中，均具有一对的P型MOS晶体管293及N型MOS晶体管294，两者的汲极相互地耦接在一起，而两者的源极分别地连接至电源端Vcc及接地端Vss。在本实施例中，多级三态缓冲器292为二级三态缓冲器292，亦即为二级反向器，分别为第一级及第二级，分别具有一对的P型MOS晶体管293及N型MOS晶体管294。节点N21可以耦接至第一级的该对P型MOS晶体管293及N型MOS晶体管294的闸级，第一级的该对P型MOS晶体管293及N型MOS晶体管294的汲级耦接至第二级的该对P型MOS晶体管293及N型MOS晶体管294的闸级，第二级的该对P型MOS晶体管293及N型MOS晶体管294的汲级耦接至节点N22。
请参见图10C，多级三态缓冲器292还包括一开关机制，以致能或禁能多级三态缓冲器292，其中该开关机制包括：(1)一控制P型MOS晶体管295，其源极耦接至电源端(Vcc)，而其汲极耦接至第一级及第二级的P型MOS晶体管293的源极；(2)一控制N型MOS晶体管296，其源极耦接至接地端(Vss)，而其汲极耦接至第一级及第二级的N型MOS晶体管294的源极；以及(3)反相器297，其输入耦接控制N型MOS晶体管296的闸级及节点SC-4，其输出耦接控制P型MOS晶体管295的闸级，反相器297适于将其输入反向而形成其输出。
举例而言，请参见图10C，当逻辑准位“1”耦接至节点SC-4时，会开启多级三态缓冲器292，则信号可以从节点N21传送至节点N22。当逻辑准位“0”耦接至节点SC-4时，会关闭多级三态缓冲器292，则节点N21与节点N22之间并无信号传送。
(4)第四型通过/不通开关
图10D为根据本案的实施例所绘示的第四型通过/不通开关的电路图。请参见图10D，第四型通过/不通过开关258可以是多级三态缓冲器或是开关缓冲器，其类似如图10C所绘示的多级三态缓冲器292。针对绘示于图10C及图10D中的相同标号所指示的组件，绘示于图10D中的该组件可以参考该组件于图10C中的说明。图10C与图10D所绘示的电路之间的不同点如下所述：请参见图10D，控制P型MOS晶体管295的汲极耦接至第二级(即是输出级)的P型MOS晶体管293的源极，但是并未耦接至第一级的P型MOS晶体管293的源极；第一级的P型MOS晶体管293的源极耦接至电源端(Vcc)及控制P型MOS晶体管295的源极。控制N型MOS晶体管296的汲极耦接至第二级(即是输出级)的N型MOS晶体管294的源极，但是并未耦接至第一级的N型MOS晶体管294的源极；第一级的N型MOS晶体管294的源极耦接至接地端(Vss)及N型MOS晶体管296的源极。
(5)第五型通过/不通开关
图10E为根据本案的实施例所绘示的第五型通过/不通开关的电路图。针对绘示于图10C及图10E中的相同标号所指示的组件，绘示于图10E中的该组件可以参考该组件于图10C中的说明。请参见图10E，第五型通过/不通过开关258可以包括一对的如图10C所绘示的多级三态缓冲器292或是开关缓冲器。位于左侧的多级三态缓冲器292中第一级的P型及N型MOS晶体管293及294的闸极耦接至位于右侧的多级三态缓冲器292中第二级(即是输出级)的P型及N型MOS晶体管293及294的汲极及耦接至节点N21。位于右侧的多级三态缓冲器292中第一级的P型及N型MOS晶体管293及294的闸极耦接至位于左侧的多级三态缓冲器292中第二级(即是输出级)的P型及N型MOS晶体管293及294的汲极及耦接至节点N22。针对位于左侧的多级三态缓冲器292，其反相器297的输入耦接其控制N型MOS晶体管296的闸级及节点SC-4，其反相器297的输出耦接其控制P型MOS晶体管295的闸级，其反相器297适于将其输入反向而形成其输出。针对位于右侧的多级三态缓冲器292，其反相器297的输入耦接其控制N型MOS晶体管296的闸级及节点SC-6，其反相器297的输出耦接其控制P型MOS晶体管295的闸级，其反相器297适于将其输入反向而形成其输出。
举例而言，请参见图10E，当逻辑准位“1”耦接至节点SC-5时，会开启位于左侧的多级三态缓冲器292，且当逻辑准位“0”耦接至节点SC-6时，会关闭位于右侧的多级三态缓冲器292，则信号可以从节点N21传送至节点N22。当逻辑准位“0”耦接至节点SC-5时，会关闭位于左侧的多级三态缓冲器292，且当逻辑准位“1”耦接至节点SC-6时，会开启位于右侧的多级三态缓冲器292，则信号可以从节点N22传送至节点N21。当逻辑准位“0”耦接至节点SC-5时，会关闭位于左侧的多级三态缓冲器292，且当逻辑准位“0”耦接至节点SC-6时，会关闭位于右侧的多级三态缓冲器292，则节点N21与节点N22之间并无信号传送。当一逻辑准位“1”耦接节点SC-5会开启左侧其中之一的多级三态缓冲器292，及一逻辑准位“1”耦接节点SC-6会开启右侧其中之一的多级三态缓冲器292，信号传输可发生在从节点N21至节点N22的方向或从节点N22至节点21的方向上。
(6)第六型通过/不通开关
图10F为根据本案的实施例所绘示的第六型通过/不通开关的电路图。第六型通过/不通过开关258可以包括一对的多级三态缓冲器或是开关缓冲器，类似于如图10E所绘示的一对的多级三态缓冲器292。针对绘示于图10E及图10F中的相同标号所指示的组件，绘示于图10F中的该组件可以参考该组件于图2E中的说明。图10E与图10F所绘示的电路之间的不同点如下所述：请参见图10F，针对每一多级三态缓冲器292，其控制P型MOS晶体管295的汲极耦接至其第二级的P型MOS晶体管293的源极，但是并未耦接至其第一级的P型MOS晶体管293的源极；其第一级的P型MOS晶体管293的源极耦接至电源端(Vcc)及其控制P型MOS晶体管295的源极。针对每一多级三态缓冲器292，其控制N型MOS晶体管296的汲极耦接至其第二级的N型MOS晶体管294的源极，但是并未耦接至其第一级的N型MOS晶体管294的源极；其第一级的N型MOS晶体管294的源极耦接至接地端(Vss)及其控制N型MOS晶体管296的源极。
由通过/不通开关所组成的交叉点开关的说明
(1)第一型交叉点开关
图11A为根据本案的实施例所绘示的由六个通过/不通开关所组成的第一型交叉点开关的电路图。请参见图11A，六个通过/不通过开关258可组成第一型交叉点开关379，其中每一通过/不通过开关258可以是如图10A至图10F所绘示的第一型至第六型通过/不通开关的任一型。第一型交叉点开关379可以包括四个接点N23至N26，四个接点N23至N26的每一个可以通过六个通过/不通过开关258的其中一个耦接四个接点N23至N26的另一个。第一型至第六型通过/不通开关的任一型均可应用在图3A所绘示的通过/不通过开关258，其节点N21及N22的其中一个耦接至四个接点N23至N26的其中一个，其节点N21及N22的另一个耦接至四个接点N23至N26的另一个。举例而言，第一型交叉点开关379的接点N23适于通过其该多个六个通过/不通过开关258其中第一个耦接至接点N24，第一个的该多个六个通过/不通过开关258位于接点N23及接点N24之间，以及/或者第一型交叉点开关379的接点N23适于通过其该多个六个通过/不通过开关258其中第二个耦接至接点N25，第二个的该多个六个通过/不通过开关258位于接点N23及接点N25之间，以及/或者第一型交叉点开关379的接点N23适于通过其该多个六个通过/不通过开关258其中第三个耦接至接点N26，第三个的该多个六个通过/不通过开关258位于接点N23及接点N26之间。
(2)第二型交叉点开关
图11B为根据本案的实施例所绘示的由四个通过/不通开关所组成的第二型交叉点开关的电路图。请参见图11B，四个通过/不通过开关258可组成第二型交叉点开关379，其中每一通过/不通过开关258可以是如图10A至图10F所绘示的第一型至第六型通过/不通开关的任一型。第二型交叉点开关379可以包括四个接点N23至N26，四个接点N23至N26的每一个可以通过六个通过/不通过开关258的其中两个耦接四个接点N23至N26的另一个。第二型交叉点开关379的中心节点适于通过其四个通过/不通过开关258分别耦接至其四个接点N23至N26，第一型至第六型通过/不通开关的任一型均可应用在图3B所绘示的通过/不通过开关258，其节点N21及N22的其中一个耦接至四个接点N23至N26的其中一个，其节点N21及N22的另一个耦接至第二型交叉点开关379的中心节点。举例而言，第二型交叉点开关379的接点N23适于通过其左侧及上侧的通过/不通过开关258耦接至接点N24、通过其左侧及右侧的通过/不通过开关258耦接至接点N25、以及/或者通过其左侧及下侧的通过/不通过开关258耦接至接点N26。
多工器(multiplexer(MUXER))的说明
(1)第一型多工器
图12A为根据本案的实施例所绘示的第一型多工器的电路图。请参见图12A，第一型多工器211具有并联设置的第一组输入及并联设置的第二组输入，且可根据其第二组输入的组合从其第一组输入中选择其一作为其输出。举例而言，第一型多工器211可以具有并联设置的16个输入D0-D15作为第一组输入，及并联设置的4个输入A0-A3作为第二组输入。第一型多工器211可根据其第二组的4个输入A0-A3的组合从其第一组的16个输入D0-D15中选择其一作为其输出Dout。
请参见图12A，第一型多工器211可以包括逐级耦接的多级三态缓冲器，例如为四级的三态缓冲器215、216、217及218。第一型多工器211可以具有八对共16个平行设置的三态缓冲器215设在第一级，其每一个的第一输入耦接至第一组的16个输入D0-D15的其中的一，其每一个的第二输入与第二组的输入A3有关。在第一级中八对共16个三态缓冲器215的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多工器211可以包括一反相器219，其输入耦接至第二组的输入A3，反相器219适于将其输入反向而形成其输出。在第一级中每一对三态缓冲器215的其中一个可以根据耦接至反相器219的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中每一对三态缓冲器215的其中另一个可以根据耦接至反相器219的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级的每一对三态缓冲器215中其输出相互耦接。举例而言，在第一级中最上面一对的三态缓冲器215中的上面一个其第一输入耦接至第一组的输入D0，而其第二输入耦接至反相器219的输出；在第一级中最上面一对的三态缓冲器215中的下面一个其第一输入耦接至第一组的输入D1，而其第二输入耦接至反相器219的输入。在第一级中最上面一对的三态缓冲器215中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中最上面一对的三态缓冲器215中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第一级中八对的三态缓冲器215的每一对是根据分别耦接至反相器219的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器216的其中一个的第一输入。
请参见图12A，第一型多工器211可以具有四对共8个平行设置的三态缓冲器216设在第二级，其每一个的第一输入耦接至在第一级的三态缓冲器215其中一对的输出，其每一个的第二输入与第二组的输入A2有关。在第二级中四对共8个三态缓冲器216的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多工器211可以包括一反相向器220，其输入耦接至第二组的输入A2，反相向器220适于将其输入反向而形成其输出。在第二级中每一对三态缓冲器216的其中一个可以根据耦接至反相向器220的输入及输出其中的一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中每一对三态缓冲器216的其中另一个可以根据耦接至反相向器220的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级的每一对三态缓冲器216中其输出相互耦接。举例而言，在第二级中最上面一对的三态缓冲器216中的上面一个其第一输入耦接至在第一级中最上面一对的三态缓冲器215的输出，而其第二输入耦接至反相向器220的输出；在第二级中最上面一对的三态缓冲器216中的下面一个其第一输入耦接至在第一级中次上面一对的三态缓冲器215的输出，而其第二输入耦接至反相向器220的输入。在第二级中最上面一对的三态缓冲器216中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中最上面一对的三态缓冲器216中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第二级中四对的三态缓冲器216的每一对根据分别耦接至反相向器220的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第三级三态缓冲器217的其中一个的第一输入。
请参见图12A，第一型多工器211可以具有两对共4个平行设置的三态缓冲器217设在第三级，其每一个的第一输入耦接至在第二级的三态缓冲器216其中一对的输出，其每一个的第二输入与第二组的输入A1有关。在第三级中两对共4个三态缓冲器21的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多工器211可以包括一反向器207，其输入耦接至第二组的输入A1，反向器207适于将其输入反向而形成其输出。在第三级中每一对三态缓冲器217的其中一个可以根据耦接至反向器207的输入及输出其中的一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中每一对三态缓冲器217的其中另一个可以根据耦接至反向器207的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第三级的每一对三态缓冲器217中其输出相互耦接。举例而言，在第三级中上面一对的三态缓冲器217中的上面一个其第一输入耦接至在第二级中最上面一对的三态缓冲器216的输出，而其第二输入耦接至反向器207的输出；在第三级中上面一对的三态缓冲器217中的下面一个其第一输入耦接至在第二级中次上面一对的三态缓冲器216的输出，而其第二输入耦接至反向器207的输入。在第三级中上面一对的三态缓冲器217中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中上面一对的三态缓冲器217中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第三级中两对的三态缓冲器217的每一对根据分别耦接至反向器207的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第四级三态缓冲器218的第一输入。
请参见图4A，第一型多工器211可以具有一对共2个平行设置的三态缓冲器218设在第四级(即输出级)，其每一个的第一输入耦接至在第三级的三态缓冲器217其中一对的输出，其每一个的第二输入与第二组的输入A0有关。在第四级(即输出级)中一对共2个三态缓冲器218的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多工器211可以包括一反向器208，其输入耦接至第二组的输入A0，反向器208适于将其输入反向而形成其输出。在第四级(即输出级)中该对三态缓冲器218的其中一个可以根据耦接至反向器208的输入及输出其中的一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对三态缓冲器218的其中另一个可以根据耦接至反向器208的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第四级(即输出级)的该对三态缓冲器218中其输出相互耦接。举例而言，在第四级(即输出级)中该对三态缓冲器218中的上面一个其第一输入耦接至在第三级中上面一对的三态缓冲器217的输出，而其第二输入耦接至反向器208的输出；在第四级(即输出级)中该对三态缓冲器218中的下面一个其第一输入耦接至在第三级中下面一对的三态缓冲器217的输出，而其第二输入耦接至反向器208的输入。在第四级(即输出级)中该对的三态缓冲器218中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对的三态缓冲器218中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第四级(即输出级)中该对的三态缓冲器218是根据分别耦接至反向器208的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，作为第一型多工器211的输出Dout。
图12B为根据本案的实施例所绘示的第一型多工器的三态缓冲器的电路图。请参见图12A及图12B，每一该多个三态缓冲器215、216、217及218可以包括(1)一P型MOS晶体管231，适于形成一信道，该信道的一端位于所述每一该多个三态缓冲器215、216、217及218的第一输入，该通道的另一端位于所述每一该多个三态缓冲器215、216、217及218的输出；(2)一N型MOS晶体管232，适于形成一信道，该信道的一端位于所述每一该多个三态缓冲器215、216、217及218的第一输入，该通道的另一端位于所述每一该多个三态缓冲器215、216、217及218的输出；以及(3)一反向器233，其输入耦接至N型MOS晶体管232的闸极且位于所述每一该多个三态缓冲器215、216、217及218的第二输入，反向器233适于将其输入反向而形成其输出，反向器233的输出耦接至P型MOS晶体管231的闸极。针对每一该多个三态缓冲器215、216、217及218，当其反向器233的输入的逻辑值为“1”时，其P型及N型MOS晶体管231及232均切换为开启的状态，使其第一输入可以经由其P型及N型MOS晶体管231及232的通道传送至其输出；当其反向器233的输入的逻辑值为“0”时，其P型及N型MOS晶体管231及232均切换为关闭的状态，此时P型及N型MOS晶体管231及232并不会形成通道，使其第一输入并不会传送至其输出。在第一级中每对的两个三态缓冲器215其分别的两个反向器233的分别的两个输入分别地耦接至与第二组的输入A3有关的反相器219的输出及输入。在第二级中每对的两个三态缓冲器216其分别的两个反向器233的分别的两个输入分别地耦接至与第二组的输入A2有关的反相向器220的输出及输入。在第三级中每对的两个三态缓冲器217其分别的两个反向器233的分别的两个输入分别地耦接至与第二组的输入A1有关的反向器207的输出及输入。在第四级(即输出级)中该对的两个三态缓冲器218其分别的两个反向器233的分别的两个输入分别地耦接至与第二组的输入A0有关的反向器208的输出及输入。
据此，第一型多工器211可以根据其第二组的输入A0-A3的组合从其第一组的输入D0-D15中选择其一作为其输出Dout。
(2)第二型多工器
图12C为根据本案的实施例所绘示的第二型多工器的电路图。请参见图12C，第二型多工器211类似如图12A及图12B所描述的第一型多工器211，但是还增设如图12C所描述的第三型通过/不通过开关292，其位于节点N21处的输入会耦接至在最后一级(例如为第四级或输出级)中该对的两个三态缓冲器218的输出。针对绘示于图10C、图12A、图12B及图12C中的相同标号所指示的组件，绘示于图12C中的该组件可以参考该组件于图10C、图12A或图12B中的说明。据此，请参见图12C，第三型通过/不通过开关292可以将其位于节点N21处的输入放大而形成其位于节点N22处的输出，作为第二型多工器211的输出Dout。
据此，第二型多工器211可以根据其第二组的输入A0-A3的组合从其第一组的输入D0-D15中选择其一作为其输出Dout。
(3)第三型多工器
图12D为根据本案的实施例所绘示的第三型多工器的电路图。请参见图12D，第三型多工器211类似如图12A及图12B所描述的第一型多工器211，但是还增设如图10D所描述的第四型通过/不通过开关292，其位于节点N21处的输入会耦接至在最后一级(例如为第四级或输出级)中该对的两个三态缓冲器218的输出。针对绘示于图10C、图10D、图12A、图12B、图12C及图12D中的相同标号所指示的组件，绘示于图12D中的该组件可以参考该组件于图10C、图10D、图12A、图12B或图12C中的说明。据此，请参见图12D，第四型通过/不通过开关292可以将其位于节点N21处的输入放大而形成其位于节点N22处的输出，作为第三型多工器211的输出Dout。
据此，第三型多工器211可以根据其第二组的输入A0-A3的组合从其第一组的输入D0-D15中选择其一作为其输出Dout。
此外，第一型、第二型或第三型多工器211的第一组的平行设置的输入其数目为2的n次方个，而第二组的平行设置的输入其数目为n个，该数目n可以是任何大于或等于2的整数，例如为介于2至64之间。图12E为根据本案的实施例所绘示的多工器的电路图。在本实施例中，请参见图12E，如图12A、图12C或图12D所描述的第一型、第二型或第三型多工器211可以修改为具有8个的第二组的输入A0-A7及256个(亦即为2的8次方个)的第一组的输入D0-D255(亦即为第二组的输入A0-A7的所有组合所对应的结果值或编程码)。第一型、第二型或第三型多工器211可以包括八级逐级耦接的三态缓冲器或是开关缓冲器，其每一个具有如图12B所绘示的架构。在第一级中平行设置的三态缓冲器或是开关缓冲器的数目可以是256个，其每一个的第一输入可以耦接至多工器211的第一组的256个输入D0-D255的其中的一，且根据与多工器211的第二组的输入A7有关的其每一个的第二输入可以使其每一个开启或关闭，以控制是否要将其第一输入传送至其输出。在第二级至第七级中平行设置的三态缓冲器或是开关缓冲器的每一个，其第一输入可以耦接至该每一个的前一级的三态缓冲器或是开关缓冲器的输出，且根据分别与多工器211的第二组的输入A6-A1其中的一有关的其每一个的第二输入可以使其每一个开启或关闭，以控制是否要将其第一输入传送至其输出。在第八级(即输出级)中平行设置的三态缓冲器或是开关缓冲器的每一个，其第一输入可以耦接至第七级的三态缓冲器或是开关缓冲器的输出，且根据与多工器211的第二组的输入A0有关的其每一个的第二输入可以使其每一个开启或关闭，以控制是否要将其第一输入传送至其输出。此外，如图12C或图12D所描述的通过/不通过开关292可以增设于其中，亦即将其输入耦接至在第八级(即输出级)中该对三态缓冲器的输出，并将其输入放大而形成其输出，作为多工器211的输出Dout。
举例而言，图12F为根据本案的实施例所绘示的多工器的电路图。请参见图12F，第二型多工器211包括第一组的平行设置的输入D0、D1及D3及第二组的平行设置的输入A0及A1。第二型多工器211可以包括逐级耦接的二级三态缓冲器217及218，第二型多工器211可以具有三个平行设置的三态缓冲器217设在第一级，其每一个的第一输入耦接至第一组的3个输入D0-D2的其中之一，其每一个的第二输入与第二组的输入A1有关。在第一级中共3个三态缓冲器217的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多工器211可以包括反向器207，其输入耦接至第二组的输入A1，反向器207适于将其输入反向而形成其输出。在第一级中上面一对的三态缓冲器217的其中一个可以根据耦接至反向器207的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中上面一对的三态缓冲器217的其中另一个可以根据耦接至反向器207的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级的上面一对的三态缓冲器217中其输出相互耦接。因此，在第一级中上面一对的三态缓冲器217根据分别耦接至三态缓冲器(反相器)217的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器218的其中一个的第一输入。在第一级中下面的三态缓冲器217根据耦接至反向器207的输出的其第二输入，以控制是否要将其第一输入传送至其输出，而其输出会耦接至第二级(即输出级)三态缓冲器218的其中另一个的第一输入。
请参见图12F，第二型多工器211可以具有一对共2个平行设置的三态缓冲器218设在第二级或输出级，其上面一个的第一输入耦接至在第一级中上面一对的三态缓冲器217的输出，其上面一个的第二输入与第二组的输入A0有关，其下面一个的第一输入耦接至在第一级中下面的三态缓冲器217的输出，其下面一个的第二输入与第二组的输入A0有关。在第二级(即输出级)中一对共2个三态缓冲器218的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多工器211可以包括反向器208，其输入耦接至第二组的输入A0，反向器208适于将其输入反向而形成其输出。在第二级(即输出级)中该对三态缓冲器218的其中一个可以根据耦接至反向器208的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级(即输出级)中该对三态缓冲器218的其中另一个可以根据耦接至反向器208的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级(即输出级)的该对三态缓冲器218中其输出相互耦接。因此，在第二级(即输出级)中该对的三态缓冲器218是根据分别耦接至反向器208的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出。第二型多工器211还可以包括如图10C所描述的第三型通过/不通过开关292，其位于节点N21处的输入会耦接至在第二级(即输出级)中该对的两个三态缓冲器218的输出，第三型通过/不通过开关292可以将其位于节点N21处的输入放大而形成其位于节点N22处的输出，作为第二型多工器211的输出Dout。
图12G为根据本案的实施例所绘示的多工器的电路图。请参见图12G，第二型多工器211包括第一组的平行设置的输入D0-D3及第二组的平行设置的输入A0及A1。第二型多工器211可以包括逐级耦接的二级三态缓冲器217及218，第二型多工器211可以具有三个平行设置的三态缓冲器217设在第一级，其每一个的第一输入耦接至第一组的3个输入D0-D3的其中的一，其每一个的第二输入与第二组的输入A1有关。在第一级中共3个三态缓冲器217的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多工器211可以包括反向器207，其输入耦接至第二组的输入A1，反向器207适于将其输入反向而形成其输出。在第一级中上面一对的三态缓冲器217的其中一个可以根据耦接至反向器207的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中上面一对的三态缓冲器217的其中另一个可以根据耦接至反向器207的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级的上面一对的三态缓冲器217中其输出相互耦接。因此，在第一级中上面一对的三态缓冲器217是根据分别耦接至三态缓冲器(反相器)217的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器218的其中一个的第一输入(即输出级)，在第一级中下面一对的三态缓冲器217的其中一个可以根据耦接至反向器207的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中下面一对的三态缓冲器217的其中另一个可以根据耦接至反向器207的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级的下面一对的三态缓冲器217中其输出相互耦接。因此，在第一级中下面一对的三态缓冲器217是根据分别耦接至三态缓冲器(反相器)217的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出，而其输出会耦接至第二级其它的一个三态缓冲器218的其中一个的第一输入(即输出级)。
请参见图12G，第二型多工器211可以具有一对共2个平行设置的三态缓冲器218设在第二级或输出级，其上面一个的第一输入耦接至在第一级中上面一对的三态缓冲器217的输出，其上面一个的第二输入与第二组的输入A0有关，其下面一个的第一输入耦接至在第一级中下面的二个三态缓冲器217的一对该输出，其下面一个的第二输入与第二组的输入A0有关。在第二级(即输出级)中一对共2个三态缓冲器218的每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多工器211可以包括反向器208，其输入是耦接至第二组的输入A0，反向器208适于将其输入反向而形成其输出。在第二级(即输出级)中该对三态缓冲器218的其中一个可以根据耦接至反向器208的输入及输出其中之一的其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级(即输出级)中该对三态缓冲器218的其中另一个可以根据耦接至反向器208的输入及输出其中另一的其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级(即输出级)的该对三态缓冲器218中其输出相互耦接。因此，在第二级(即输出级)中该对的三态缓冲器218是根据分别耦接至反向器208的输入及输出的其两个第二输入以控制让其两个第一输入的其中一个传送至其输出。第二型多工器211还可以包括如图10C所描述的第三型通过/不通过开关292，其位于节点N21处的输入会耦接至在第二级(即输出级)中该对的两个三态缓冲器218的输出，第三型通过/不通过开关292可以将其位于节点N21处的输入放大而形成其位于节点N22处的输出，作为第二型多工器211的输出Dout。
此外，请参见图12A至图12G，每一三态缓冲器215、216、217及218可以由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管，如图12H至图12L所示。图12H至图12L为根据本案的实施例所绘示的多工器的电路图。如图12H所绘示的第一型多工器211类似于如图12A所绘示的第一型多工器211，而其不同处在于每一三态缓冲器215、216、217及218是由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管。如图12I所绘示的第二型多工器211类似于如图12C所绘示的第二型多工器211，而其不同处在于每一三态缓冲器215、216、217及218是由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管。如图12J所绘示的第一型多工器211类似于如图12D所绘示的第一型多工器211，而其不同处在于每一三态缓冲器215、216、217及218由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管。如图12K所绘示的第二型多工器211类似于如图12F所绘示的第二型多工器211，而其不同处在于每一三态缓冲器217及218由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管。如图12L所绘示的第二型多工器211类似于如图12G所绘示的第二型多工器211，而其不同处系在于每一三态缓冲器217及218由一晶体管取代，例如为N型MOS晶体管或P型MOS晶体管。
请参见图12H至图12L，每一晶体管215可以形成一信道，该信道的输入端耦接至如图12A至图12G所绘示的取代前三态缓冲器215的第一输入所耦接之处，该通道的输出端耦接至如图12A至图12G所绘示的取代前三态缓冲器215的输出所耦接之处，其闸极耦接至如图12A至图12G所绘示的取代前三态缓冲器215的第二输入所耦接之处。每一晶体管216可以形成一信道，该信道的输入端耦接至如图12A至图12G所绘示的取代前三态缓冲器216的第一输入所耦接之处，该通道的输出端耦接至如图12A至图12G所绘示的取代前三态缓冲器216的输出所耦接之处，其闸极耦接至如图12A至图12G所绘示的取代前三态缓冲器216的第二输入所耦接之处。每一三态缓冲器(反相器)217可以形成一信道，该信道的输入端耦接至如图12A至图12G所绘示的取代前三态缓冲器217的第一输入所耦接之处，该通道的输出端耦接至如图12A至图12G所绘示的取代前三态缓冲器217的输出所耦接之处，其闸极耦接至如图12A至图12G所绘示的取代前三态缓冲器217的第二输入所耦接之处。每一晶体管218可以形成一信道，该信道的输入端耦接至如图12A至图12G所绘示的取代前三态缓冲器218的第一输入所耦接之处，该通道的输出端耦接至如图12A至图12G所绘示的取代前三态缓冲器218的输出所耦接之处，其闸极耦接至如图12A至图12G所绘示的取代前三态缓冲器218的第二输入所耦接之处。
由多工器所组成的交叉点开关的说明
如图11A及图11B所描述的第一型及第二型交叉点开关379由多个如图10A至图10F所绘示的通过/不通过开关258所构成。然而，交叉点开关379亦可由任一型的第一型至第三型多工器211所构成，如下所述：
(1)第三型交叉点开关
图11C为根据本案的实施例所绘示的由多个多工器所组成的第三型交叉点开关的电路图。请参见图11C，第三型交叉点开关379可以包括四个如图12A至图12L所绘示的第一型、第二型或第三型多工器211，其每一个包括第一组的三个输入及第二组的两个输入，且适于根据其第二组的两个输入的组合从其第一组的三个输入中选择其一获得其输出。举例而言，应用于第三型交叉点开关379的第二型多工器211可以参考如图12F及图12K所绘示的第二型多工器211。四个多工器211其中的一个的第一组的三个输入D0-D2的每一个可以耦接至四个多工器211其中另两个的第一组的三个输入D0-D2其中的一及四个多工器211其中另一个的输出Dout。因此，四个多工器211的每一个的第一组的三个输入D0-D2可以分别耦接至在三个不同方向上分别延伸至四个多工器211的另外三个的输出的三条金属线路，且四个多工器211的每一个可以根据其第二组的输入A0及A1的组合从其第一组的输入D0-D2中选择其一传送至其输出Dout。四个多工器211的每一个还包括通过/不通开关或开关缓冲器292，可以根据其输入SC-4切换成开启或关闭的状态，让根据其第二组的输入A0及A1从其第一组的三个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout。举例而言，上面的多工器211其第一组的三个输入可以分别耦接至在三个不同方向上分别延伸至左侧、下面及右侧的多工器211的输出Dout(位于节点N23、N26及N25)的三条金属线路，且上面的多工器211可以根据其第二组的输入A01及A11的组合从其第一组的输入D0-D2中选择其一传送至其输出Dout(位于节点N24)。上面的多工器211的通过/不通开关或开关缓冲器292可以根据其输入SC1-4切换成开启或关闭的状态，让根据其第二组的输入A01及A11从其第一组的三个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout(位于节点N24)。
(2)第四型交叉点开关
图11D为根据本案的实施例所绘示的由多工器所构成的第四型交叉点开关的电路图。请参见图11D，第四型交叉点开关379可以是由如图12A至图12L所描述的第一型至第三型中任一型多工器211所构成。举例而言，当第四型交叉点开关379如图12A、图12C、图12D及图12H至图12J所描述的第一型至第三型中任一型多工器211所构成时，第四型交叉点开关379可以根据其第二组的输入A0-A3的组合，从其第一组的输入D0-D15中选择其一传送至其输出Dout。
大型输入/输出(I/O)电路的说明
图13A为根据本案的实施例所绘示的大型I/O电路的电路图。请参见图13A，半导体芯片可以包括多个I/O接垫272，可耦接至其大型静电放电(ESD)保护电路273、其大型驱动器274及其大型接收器275。大型静电放电(ESD)保护电路、大型驱动器274及大型接收器275可组成一大型I/O电路341。大型静电放电(ESD)保护电路273可以包括两个二极管282及283，其中二极管282的阴极耦接至电源端(Vcc)，其阳极耦接至节点281，而二极管283的阴极耦接至节点281，而其阳极耦接至接地端(Vss)，节点281耦接至I/O接垫272。
请参见图13A，大型驱动器274的第一输入耦接信号(L_Enable)，用以致能大型驱动器274，而其第二输入耦接数据(L_Data_out)，使得该数据(L_Data_out)可经大型驱动器274的放大或驱动以形成其输出(位于节点281)，经由I/O接垫272传送至位于该半导体芯片的外部的电路。大型驱动器274可以包括一P型MOS晶体管285及一N型MOS晶体管286，两者的汲极相互耦接作为其输出(位于节点281)，两者的源极分别耦接至电源端(Vcc)及接地端(Vss)。大型驱动器274可以包括一非及(NAND)闸287及一非或(NOR)闸288，其中非及(NAND)闸287的输出耦接至P型MOS晶体管285的闸极，非或(NOR)闸288的输出耦接至N型MOS晶体管286的闸极。大型驱动器274的非及(NAND)闸287的第一输入耦接至大型驱动器274的反相器289的输出，而其第二输入耦接至数据(L_Data_out)，非及(NAND)闸287可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至P型MOS晶体管285的闸极。大型驱动器274的非或(NOR)闸288的第一输入耦接至数据(L_Data_out)，而其第二输入耦接至信号(L_Enable)，非或(NOR)闸288可以对其第一输入及其第二输入进行非或运算而产生其输出，其输出耦接至N型MOS晶体管286的闸极。反相器289的输入耦接信号(L_Enable)，并可将其输入反向而形成其输出，其输出耦接至非及(NAND)闸287的第一输入。
请参见图13A，当信号(L_Enable)为逻辑值“1”时，非及(NAND)闸287的输出总是为逻辑值“1”，以关闭P型MOS晶体管285，而非或(NOR)闸288的输出总是为逻辑值“0”，以关闭N型MOS晶体管286。此时，信号(L_Enable)会禁能大型驱动器274，使得数据(L_Data_out)不会传送至大型驱动器274的输出(位于节点281)。
请参见图13A，当信号(L_Enable)为逻辑值“0”时，会致能大型驱动器274。同时，当数据(L_Data_out)为逻辑值“0”时，非及(NAND)闸287及非或(NOR)闸288的输出为逻辑值“1”，以关闭P型MOS晶体管285及开启N型MOS晶体管286，让大型驱动器274的输出(位于节点281)处在逻辑值“0”的状态，并传送至I/O接垫272。若是当数据(L_Data_out)为逻辑值“1”时，非及(NAND)闸287及非或(NOR)闸288的输出为逻辑值“0”，以开启P型MOS晶体管285及关闭N型MOS晶体管286，让大型驱动器274的输出(位于节点281)处在逻辑值“1”的状态，并传送至I/O接垫272。因此，信号(L_Enable)可以致能大型驱动器274，以放大或驱动数据(L_Data_out)形成其输出(位于节点281)，并传送至I/O接垫272。
请参见图13A，大型接收器275的第一输入耦接该I/O接垫272，可经由大型接收器275的放大或驱动以形成其输出(L_Data_in)，大型接收器275的第二输入耦接信号(L_Inhibit)，用以抑制大型接收器275产生与其第一输入有关的其输出(L_Data_in)。大型接收器275包括一非及(NAND)闸290，其第一输入耦接至该I/O接垫272，而其第二输入耦接信号(L_Inhibit)，非及(NAND)闸290可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至大型接收器275的反相器291。反相器291的输入耦接非及(NAND)闸290的输出，并可将其输入反向而形成其输出，作为大型接收器275的输出(L_Data_in)。
请参见图13A，当信号(L_Inhibit)为逻辑值“0”时，非及(NAND)闸290的输出总是为逻辑值“1”，而大型接收器275的输出(L_Data_in)总是为逻辑值“1”。此时，可以抑制大型接收器275产生与其第一输入有关的其输出(L_Data_in)，其第一输入耦接至该I/O接垫272。
请参见图13A，当信号(L_Inhibit)为逻辑值“1”时，会启动大型接收器275。同时，当由位于半导体芯片的外部的电路传送至该I/O接垫272的数据为逻辑值“1”时，非及(NAND)闸290的输出为逻辑值“0”，使得大型接收器275的输出(L_Data_in)为逻辑值“1”；当由位于半导体芯片的外部的电路传送至该I/O接垫272的数据为逻辑值“0”时，非及(NAND)闸290的输出为逻辑值“1”，使得大型接收器275的输出(L_Data_in)为逻辑值“0”。因此，信号(L_Inhibit)可以启动大型接收器275，以放大或驱动由位于半导体芯片的外部的电路传送至该I/O接垫272的数据形成其输出(L_Data_in)。
请参见图13A，该I/O接垫272的输入电容，例如是由大型静电放电(ESD)保护电路273及大型接收器275所产生的，而其范围例如介于2pF与100pF之间、介于2pF与50pF之间、介于2pF与30pF之间、大于2pF、大于5pF、大于10pF、大于15pF或是大于20pF。大型驱动器274的输出电容或是驱动能力或负荷例如是介于2pF与100pF之间、介于2pF与50pF之间、介于2pF与30pF之间或是大于2pF、大于5pF、大于10pF、大于15pF或是大于20pF。大型静电放电(ESD)保护电路273的尺寸例如是介于0.5pF与20pF之间、介于0.5pF与15pF之间、介于0.5pF与10pF之间、介于0.5pF与5pF之间、介于0.5pF与20pF之间、大于0.5pF、大于1pF、大于2pF、大于3pF、大于5pf或是大于10pF。
小型输入/输出(I/O)电路的说明
图13B为根据本案的实施例所绘示的小型I/O电路的电路图。请参见图13B，半导体芯片可以包括多个I/O金属接垫372，可耦接至其小型静电放电(ESD)保护电路373、其小型驱动器374及其小型接收器375。小型静电放电(ESD)保护电路、小型驱动器374及小型接收器375可组成一小型I/O电路203。小型静电放电(ESD)保护电路373可以包括两个二极管382及383，其中二极管382的阴极耦接至电源端(Vcc)，其阳极耦接至节点381，而二极管383的阴极耦接至节点381，而其阳极耦接至接地端(Vss)，节点381耦接至I/O金属接垫372。
请参见图13B，小型驱动器374的第一输入耦接信号(S_Enable)，用以致能小型驱动器374，而其第二输入耦接数据(S_Data_out)，使得该数据(S_Data_out)可经小型驱动器374的放大或驱动以形成其输出(位于节点381)，经由I/O金属接垫372传送至位于该半导体芯片的外部的电路。小型驱动器374可以包括一P型MOS晶体管385及一N型MOS晶体管386，两者的汲极相互耦接作为其输出(位于节点381)，两者的源极分别耦接至电源端(Vcc)及接地端(Vss)。小型驱动器374可以包括一非及(NAND)闸387及一非或(NOR)闸388，其中非及(NAND)闸387的输出耦接至P型MOS晶体管385的闸极，非或(NOR)闸388的输出耦接至N型MOS晶体管386的闸极.。小型驱动器374的非及(NAND)闸387的第一输入耦接至小型驱动器374的反向器389的输出，而其第二输入耦接至数据(S_Data_out)，非及(NAND)闸387可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至P型MOS晶体管385的闸极。小型驱动器374的非或(NOR)闸388的第一输入耦接至数据(S_Data_out)，而其第二输入耦接至信号(S_Enable)，非或(NOR)闸388可以对其第一输入及其第二输入进行非或运算而产生其输出，其输出耦接至N型MOS晶体管386的闸极。反向器389的输入耦接信号(S_Enable)，并可将其输入反向而形成其输出，其输出耦接至非及(NAND)闸387的第一输入。
请参见图13B，当信号(S_Enable)为逻辑值“1”时，非及(NAND)闸387的输出总是为逻辑值“1”，以关闭P型MOS晶体管385，而非或(NOR)闸388的输出总是为逻辑值“0”，以关闭N型MOS晶体管386。此时，信号(S_Enable)会禁能小型驱动器374，使得数据(S_Data_out)不会传送至小型驱动器374的输出(位于节点381)。
请参见图13B，当信号(S_Enable)为逻辑值“0”时，会致能小型驱动器374。同时，当数据(S_Data_out)为逻辑值“0”时，非及(NAND)闸387及非或(NOR)闸388的输出为逻辑值“1”，以关闭P型MOS晶体管385及开启N型MOS晶体管386，让小型驱动器374的输出(位于节点381)处在逻辑值“0”的状态，并传送至I/O金属接垫372。若是当数据(S_Data_out)为逻辑值“1”时，非及(NAND)闸387及非或(NOR)闸388的输出为逻辑值“0”，以开启P型MOS晶体管385及关闭N型MOS晶体管386，让小型驱动器374的输出(位于节点381)处在逻辑值“1”的状态，并传送至I/O金属接垫372。因此，信号(S_Enable)可以致能小型驱动器374，以放大或驱动数据(S_Data_out)形成其输出(位于节点381)，并传送至I/O金属接垫372。
请参见图13B，小型接收器375的第一输入耦接该I/O金属接垫372，可经由小型接收器375的放大或驱动以形成其输出(S_Data_in)，小型接收器375的第二输入耦接信号(S_Inhibit)，用以抑制小型接收器375产生与其第一输入有关的其输出(S_Data_in)。小型接收器375包括一非及(NAND)闸390，其第一输入耦接至该I/O金属接垫372，而其第二输入耦接信号(S_Inhibit)，非及(NAND)闸290可以对其第一输入及其第二输入进行非及运算而产生其输出，其输出耦接至小型接收器375的反相器391。反相器391的输入耦接非及(NAND)闸390的输出，并可将其输入反向而形成其输出，作为小型接收器375的输出(S_Data_in)。
请参见图13B，当信号(S_Inhibit)为逻辑值“0”时，非及(NAND)闸390的输出总是为逻辑值“1”，而小型接收器375的输出(S_Data_in)总是为逻辑值“1”。此时，可以抑制小型接收器375产生与其第一输入有关的其输出(S_Data_in)，其第一输入耦接至该I/O金属接垫372。
请参见图13B，当信号(S_Inhibit)为逻辑值“1”时，会启动小型接收器375。同时，当由位于半导体芯片的外部的电路传送至该I/O金属接垫372的数据为逻辑值“1”时，非及(NAND)闸390的输出为逻辑值“0”，使得小型接收器375的输出(S_Data_in)为逻辑值“1”；当由位于半导体芯片的外部的电路传送至该I/O金属接垫372的数据为逻辑值“0”时，非及(NAND)闸390的输出为逻辑值“1”，使得小型接收器375的输出(S_Data_in)为逻辑值“0”。因此，信号(S_Inhibit)可以启动小型接收器375，以放大或驱动由位于半导体芯片的外部的电路传送至该I/O金属接垫372的数据形成其输出(S_Data_in)。
请参见图13B，该I/O金属接垫372的输入电容，例如是由小型静电放电(ESD)保护电路373及小型接收器375所产生的，而其范围例如介于0.1pF与10pF之间、介于0.1pF与5pF之间、介于0.1pF与3pF之间、介于0.1pF与2pF之间、小于10pF、小于5pF、小于3pF、小于1pF或是小于1pF。小型驱动器374的输出电容或是驱动能力或负荷例如是介于0.1pF与10pF之间、介于0.1pF与5pF之间、介于0.1pF与3pF之间、介于0.1pF与2pF之间、小于10pF、小于5pF、小于3pF、小于2pF或是小于1pF。小型静电放电(ESD)保护电路373的尺寸例如是介于0.05pF与10pF之间、介于0.05pF与5pF之间、介于0.05pF与2pF之间、介于0.05pF与1pF之间、小于5pF、小于3pF、小于2pF、小于1pF或是小于0.5pF。
可编程逻辑区块的说明
图14A为根据本案的实施例所绘示的可编程逻辑区块的方块图。请参见图14A，可编程逻辑区块(LB)201可以是各种形式，包括一查找表(LUT)210及一多工器211，可编程逻辑区块(LB)201的多工器211包括第一组的输入，例如为如图12A、图12C、图12D或图12G至图12I所绘示的D0-D15或是如图12E所绘示的D0-D255，其每一个耦接储存在查找表(LUT)210中的其中一结果值或编程码；可编程逻辑区块(LB)201的多工器211还包括第二组的输入，例如为如图12A、图12C、图12D或图12G至图12I所绘示的4个输入A0-A3或是如图12E所绘示的8个输入A0-A7，用于决定其第一组的输入其中的一传送至其输出，例如为如图12A、图12C至图12E或图12G至图4I所绘示的Dout，作为可编程逻辑区块(LB)201的输出。多工器211的第二组的输入，例如为如图12A、图12C、图12D或图12G至图12I所绘示的4个输入A0-A3或是如图12E所绘示的8个输入A0-A7，作为可编程逻辑区块(LB)201的输入。
请参见图14A，可编程逻辑区块(LB)201的查找表(LUT)210可以包括多个内存单元490，其每一个储存其中一结果值或编程码，而每一内存单元490如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。可编程逻辑区块(LB)201的多工器211的第一组的输入，例如为如图12A、图12C、图12D或图12H至图12J所绘示的D0-D15或是如图12E所绘示的D0-D255，其中如图9A中反相器770的每一个输出端Inv_out本身的输入端Inv_in耦接至内存单元490的输出端，即是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中用于查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800；(2)如图6E或图6G中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M3或M12；或(3)如图7E、图7G、图7H或图7J中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。可编程逻辑区块(LB)201的多工器211的第一组的输入，例如为如图12A、图12C、图12D或图12H至图12J所绘示的D0-D15或是如图12E所绘示的D0-D255，其中每一输入耦接至内存单元490的输出，内存单元490即是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中用于查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，该非挥发性内存(NVM)单元600,650,700,760或800耦接至如图9C中关关架构774；(2)如图6E或图6G中用于查找表(LUT)210的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900耦接至如图9C中关关架构774；或(3)如图7E、图7G、图7H或图7J中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910耦接至如图9C中关关架构774。因此储存于每一内存单元490中的结果值或编程码可以传送至可编程逻辑区块(LB)201的多工器211的第一组的其中一输入。
另外，当可编程逻辑区块(LB)201的多工器211为第二型或第三型时，如图12C、图12D或图12J所示，可编程逻辑区块(LB)201还包括其他的内存单元490，用于储存编程码，而其输出耦接至其多工器211的多级三态缓冲器292的输入SC-4。每一该多个其他的内存单元490如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，对于可编程逻辑区块(LB)201中如图12C、图12D、图12I或图12J的第2类型或第3类型的多工器211，本身的多级三态缓冲器292的输入SC-4耦接至图9中一反相器770的输出Inv_out，其本身的的输入端Inv_in耦接至内存单元490的输出端，即是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中用于查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800；(2)如图6E或图6G中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M3或M12；或(3)如图7E、图7G、图7H或图7J中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。可替代方案，对于可编程逻辑区块(LB)201，中如图12C、图12D、图12I或图12J的第2类型或第3类型的多工器211，其输入SC-4耦接至内存单元490的输出，内存单元490即是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中用于查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，该非挥发性内存(NVM)单元600,650,700,760或800耦接至如图9C中关关架构774；(2)如图6E或图6G中用于查找表(LUT)210的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900耦接至如图9C中关关架构774；或(3)如图7E、图7G、图7H或图7J中用于查找表(LUT)210的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910耦接至如图9C中关关架构774。可替代方案，对于可编程逻辑区块(LB)201中如图12C、图12D、图12I或图12J的第2类型或第3类型的多工器211，本身的多级三态缓冲器292具有控制P型MOS晶体管295及控制N型MOS晶体管296，此二MOS晶体管295及296分别具有闸极端耦接(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关连的二反相输出，用以保存或储存一编程码(programming code)以切换”开启”或关闭；(2)与在图6E或图6G所描述的非挥发性内存(NVM)单元900的输出M3或输出M12相关连的二反相输出，用以保存或储存一编程码以切换”开启”或关闭；(3)与在图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出M6、M15、M9或输出M18相关连的二反相输出，用以保存或储存一编程码以切换”开启”或关闭，图12C、图12D、图12I或图12J所示的反相器297可以省略。
可编程逻辑区块(LB)201可包括查找表(LUT)210，该查找表(LUT)210可被编程以储存或保存结果值(resulting values)或编程原始码，该查找表(LUT)210可用于逻辑操作(运算)或布尔运算(Boolean operation)，例如是AND、NAND、OR、NOR等操作运算，或结合上述二种或上述多种操作运算的一种操作运算，例如查找表(LUT)210可被编程以引导可编程逻辑区块(LB)201达到与逻辑运算器相同的操作运算，即如图14B中的OR逻辑闸/OR操作器，以本实施例而言，可编程逻辑区块(LB)201具有二个输入，例如是A0及A1，以及具有一输出，例如是Dout，图14C显示查找表(LUT)210用以达到如图14B所示的OR操作器，如图14C所示，查找表(LUT)210记录或储存如图14B中OR操作器的每一四个结果值或编程原始码，其中四个结果值或编程原始码根据其输入A0及A1的四种组合而产生，查找表(LUT)210可用分别储存在四个内存单元490的四个结果值或编程原始码进行编程，每一查找表(LUT)210可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一；或(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M9或M18耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一。多工器211可用于决定其第一组四个输入为其输出，如图12G或图12L中的输出Dout，其中依据本身第二组的输入A0及A1的一种组合而决定。如图14A所示的多工器211的输出Dout可作为可编程逻辑区块(LB)201的输出。
例如查找表(LUT)210可被编程以引导可编程逻辑区块(LB)201达到与逻辑运算器相同的操作运算，即如图14D中AND运算器，以本实施例而言，可编程逻辑区块(LB)201具有二个输入，例如是A0及A1，以及具有一输出，例如是Dout，图14E显示查找表(LUT)210用以达到如图14D所示的AND操作器，如图14E所示，查找表(LUT)210记录或储存如图14D中AND操作器的每一四个结果值或编程原始码，其中四个结果值或编程原始码根据其输入A0及A1的四种组合而产生，查找表(LUT)210可用分别储存在四个内存单元490的四个结果值或编程原始码进行编程，每一查找表(LUT)210可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M9或M18耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一。可替代方案，该查找表(LUT)210可分别用四个结果值或编程码编程而储存在四个内存单元490，每一内存单元490可参考(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一，用于可编程逻辑区块(LB)201，其节点M1或M10耦接至如图9C中切换架构774节点F1及其节点M2或M11耦接至切换架构774节点F2；或(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M6、M15、M9或M18耦接至如图12G或图12L中用于可编程逻辑区块(LB)201的第一组多工器211的四个输入D0-D3其中之一，用于可编程逻辑区块(LB)201，其节点M4、M13、M7或M16耦接至如图9C中切换架构774节点F1及其节点M5、M14、M8或M17耦接至切换架构774节点F2。多工器211可用于决定其第一组四个输入为其输出，如图12G或图12L中的输出Dout，其中依据本身第二组的输入A0及A1的一种组合而决定。如图14A所示的多工器211的输出Dout可作为可编程逻辑区块(LB)201的输出。
例如查找表(LUT)210可被编程以引导可编程逻辑区块(LB)201达到与如图14F所示的逻辑运算器相同的操作运算，如图14F，可编程逻辑区块(LB)201可以编程以执行逻辑运算或布尔运算，例如为及(AND)运算、非及(NAND)运算、或(OR)运算、非或(NOR)运算。查找表(LUT)210可以编程让可编程逻辑区块(LB)201可以执行逻辑运算，例如与图6B所示的逻辑运算符所进行的逻辑运算相同。请参见图6B，该逻辑运算符例如包括平行排列的一及(AND)闸212及一非及(NAND)闸213，其中及(AND)闸212可以对其二输入X0及X1(亦即为该逻辑运算符的二输入)进行及(AND)运算以产生一输出，非及(NAND)闸213可以对其二输入X2及X3(亦即为该逻辑运算符的二输入)进行非及(NAND)运算以产生一输出。该逻辑运算符例如还包括一非及(NAND)闸214，其二输入分别耦接及(AND)闸212的输出及非及(NAND)闸213的输出，非及(NAND)闸214可以对其二输入进行非及(NAND)运算以产生一输出Y，作为该逻辑运算符的输出。如图14A所绘示的可编程逻辑区块(LB)201可以达成如图14B所绘示的逻辑运算符所进行的逻辑运算。就本实施例而言，可编程逻辑区块(LB)201可以包括如上所述的4个输入，例如为A0-A3，其第一个输入A0对等于该逻辑运算符的输入X0，其第二个输入A1对等于该逻辑运算符的输入X1，其第三个输入A2对等于该逻辑运算符的输入X2，其第四个输入A3对等于该逻辑运算符的输入X3。可编程逻辑区块(LB)201可以包括如上所述的输出Dout，对等于该逻辑运算符的输出Y。
图14G绘示查找表(LUT)210，可应用在达成如图14F所绘示的逻辑运算符所进行的逻辑运算。请参见图14G，查找表(LUT)210可以记录或储存如图14F所绘示的逻辑运算符依据其输入X0-X3的16种组合而分别产生所有共16个的结果值或编程码。查找表(LUT)210可以编程有该多个16个结果值或编程码储存在16个内存单元490，每一查找表(LUT)210可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M9或M18耦接至如图9中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一。可替代方案，该查找表(LUT)210可分别用16个结果值或编程码编程而储存在16个内存单元490，每一内存单元490可参考(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一，用于可编程逻辑区块(LB)201，其节点M1或M10耦接至如图9C中切换架构774节点F1及其节点M2或M11耦接至切换架构774节点F2；或(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M6、M15、M9或M18耦接至如图12A、图12C、图12D或图12H至图12J中用于可编程逻辑区块(LB)201的第一组多工器211的16个输入D0-D15其中之一，用于可编程逻辑区块(LB)201，其节点M4、M13、M7或M16耦接至如图9C中切换架构774节点F1及其节点M5、M14、M8或M17耦接至切换架构774节点F2。多工器211可用于决定其第一组16个输入为其输出D0-D15，如图12A、图12C、图12D或图12H至图12J中的输出Dout，其中是依据本身第二组的输入A0及A3的一种组合而决定。如图14A所示的多工器211的输出Dout可作为可编程逻辑区块(LB)201的输出。
或者，可编程逻辑区块(LB)201可由多个可编程逻辑闸取代，经编程后可执行如图14B、图14D或图14F所示的逻辑运算或布尔运算。
或者，多个可编程逻辑区块(LB)201可经编程以整合形成一计算运算符，例如执行加法运算、减法运算、乘法运算或除法运算。计算运算符例如是加法器电路、多工器、移位寄存器、浮点电路及乘法和/或除法电路。图14H为本发明实施例的运算操作器的方块示意图。举例而言，如图14H中计算运算符可以将两个二进制数字[A1,A0]及[A3,A2]相乘以产生一四个二进制数字的输出[C3,C2,C1,C0]，如图14I所示。运算操作器可将四个输入[A1,A0]及[A3,A2]分别耦接至四个可编程逻辑区块(LB)201中的每四个输入端，其中运算操作器的每一个可以根据其输入[A1,A0,A3,A2]的组合而产生其输出，其输出为四个二进制数字[C3,C2,C1,C0]其中之一的二进制数字。在将二进制数字[A1,A0]乘以二进制数字[A3,A2]时，这4个可编程逻辑区块(LB)201可以根据相同的其输入[A1,A0,A3,A2]的组合而分别产生其输出，亦即为四个二进制数字[C3,C2,C1,C0]其中之一，这4个可编程逻辑区块(LB)201可以分别编程有查找表(LUT)210，亦即为Table-0、Table-1、Table-2及Table-3。
举例而言，请参见图14A、图14H及图14I，许多内存单元490可以组成供作为每一查找表(LUT)210(Table-0、Table-1、Table-2或Table-3)之用，其中每一内存单元490可以参考如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，且可以储存对应于四个二进制数字C0-C3其中之一的其中一结果值或编程码。这4个可编程逻辑区块(LB)201其中第一个的多工器211的第一组的输入D0-D15其每一个耦接至如图9A中的一反相器770的输出Inv_out用于查找表(LUT)210(Table-0)，其中反相器770本身的输入input Inv_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第一个可编程逻辑区块(LB)201的输出C0；这4个可编程逻辑区块(LB)201其中第二个的多工器211的第一组的输入D0-D15其每一个耦接至如图9A中的一反相器770的输出Inv_out用于查找表(LUT)210(Table-1)，其中反相器770本身的输入input Inv_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第二个可编程逻辑区块(LB)201的输出C1；这4个可编程逻辑区块(LB)201其中第三个的多工器211的第一组的输入D0-D15其每一个耦接至如图9A中的一反相器770的输出Inv_out用于查找表(LUT)210(Table-2)，其中反相器770本身的输入input Inv_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第三个可编程逻辑区块(LB)201的输出C2；这4个可编程逻辑区块(LB)201其中第四个的多工器211的第一组的输入D0-D15其每一个耦接至如图9A中的一反相器770的输出Inv_out用于查找表(LUT)210(Table-3)，其中反相器770本身的输入input Inv_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第四个可编程逻辑区块(LB)201的输出C3。每一内存490的输出用于查找表(LUT)210Table-0,Table-1,Table-2及Table-3，其可参考(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M6、M15、M9或M18。
可替代方案，这4个可编程逻辑区块(LB)201其中第一个的多工器211的第一组的输入D0-D15其每一个耦接至如图9B中的一中继器773的输出Rep_out用于查找表(LUT)210(Table-0)，其中中继器773本身的输入input Rep_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第一个可编程逻辑区块(LB)201的输出C0；这4个可编程逻辑区块(LB)201其中第二个的多工器211的第一组的输入D0-D15其每一个耦接至如图9B中的一中继器773的输出Rep_out用于查找表(LUT)210(Table-1)，其中中继器773本身的输入input Rep_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第二个可编程逻辑区块(LB)201的输出C1；这4个可编程逻辑区块(LB)201其中第三个的多工器211的第一组的输入D0-D15其每一个耦接至如图9B中的一中继器773的输出Rep_out用于查找表(LUT)210(Table-2)，其中中继器773本身的输入input Rep_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第三个可编程逻辑区块(LB)201的输出C2；这4个可编程逻辑区块(LB)201其中第四个的多工器211的第一组的输入D0-D15其每一个耦接至如图9B中的一中继器773的输出Rep_out用于查找表(LUT)210(Table-3)，其中中继器773本身的输入input Rep_in耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第四个可编程逻辑区块(LB)201的输出C3。每一内存490的输出用于查找表(LUT)210Table-0,Table-1,Table-2及Table-3，其可参考(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M6、M15、M9或M18。
可替代方案，这4个可编程逻辑区块(LB)201其中第一个的多工器211的第一组的输入D0-D15，每一输入耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第一个可编程逻辑区块(LB)201的输出C0；这4个可编程逻辑区块(LB)201其中第二个的多工器211的第一组的输入D0-D15，每一输入耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第二个可编程逻辑区块(LB)201的输出C1；这4个可编程逻辑区块(LB)201其中第三个的多工器211的第一组的输入D0-D1，每一输入耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第三个可编程逻辑区块(LB)201的输出C2；这4个可编程逻辑区块(LB)201其中第四个的多工器211的第一组的输入D0-D15，每一输入耦接至一内存单元490的输出，而其第二组的输入A0-A3决定让其第一组的输入D0-D15其中之一传送至其输出Dout，作为第四个可编程逻辑区块(LB)201的输出C3。每一内存490的输出用于查找表(LUT)210Table-0,Table-1,Table-2及Table-3，其可参考(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910本身的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910本身的输出M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
因此，请参见图14H及图14I，这4个可编程逻辑区块(LB)201可以构成该计算运算符，并且可以根据相同的其输入的组合[A1,A0,A3,A2]分别产生二进制的其输出C0-C3，以组成四个二进制数字[C0,C1,C2,C3]。在本实施例中，这4个可编程逻辑区块(LB)201的相同的输入即为该计算运算符的输入，这4个可编程逻辑区块(LB)201的输出C0-C3即为该计算运算符的输出。该计算运算符可以根据其四位输入的组合[A1,A0,A3,A2]产生四个二进制数字[C0,C1,C2,C3]的输出。
请参见图14H及图14I，举3乘以3的例子而言，这4个可编程逻辑区块(LB)201的输入的组合[A1,A0,A3,A2]均为[1,1,1,1]，根据其输入的组合可以决定二进制的其输出[C3,C2,C1,C0]为[1,0,0,1]。第一个可编程逻辑区块(LB)201可以根据输入的组合([A1,A0,A3,A2]＝[1,1,1,1])，产生其输出C0，为逻辑值为“1”的二进制数字；第二个可编程逻辑区块(LB)201可以根据输入的组合([A1,A0,A3,A2]＝[1,1,1,1])，产生其输出C1，为逻辑值为“0”的二进制数字；第三个可编程逻辑区块(LB)201可以根据输入的组合([A1,A0,A3,A2]＝[1,1,1,1])，产生其输出C2，为逻辑值为“0”的二进制数字；第四个可编程逻辑区块(LB)201可以根据输入的组合([A1,A0,A3,A2]＝[1,1,1,1])，产生其输出C3，为逻辑值为“1”的二进制数字。
或者，这4个可编程逻辑区块(LB)201可由多个可编程逻辑闸取代，经编程后可形成如图14J所示的电路执行计算运算，其相同于前述这4个可编程逻辑区块(LB)201所执行的计算运算。计算运算符可以编程以形成如图14J所示的电路，可对两个二进制数字[A1,A0]及[A3,A2]进行乘法运算以获得四个二进制数字[C3,C2,C1,C0]，其运算结果如图14H及图14I所示。请参见图14J，该计算运算符可以编程有一及(AND)闸234，可以对其二输入(亦即为该计算运算符的二输入A0及A3)进行及(AND)运算以产生其输出；该计算运算符还编程有一及(AND)闸235，可以对其二输入(亦即为该计算运算符的二输入A0及A2)进行及(AND)运算以产生其输出，作为该计算运算符的输出C0；该计算运算符还编程有一及(AND)闸236，可以对其二输入(亦即为该计算运算符的二输入A1及A2)进行及(AND)运算以产生其输出；该计算运算符还编程有一及(AND)闸237，可以对其二输入(亦即为该计算运算符的二输入A1及A3)进行及(AND)运算以产生其输出；该计算运算符还编程有一互斥或(ExOR)闸238，可以对分别耦接至及(AND)闸234及236的输出的其二输入进行互斥或(Exclusive-OR)运算以产生其输出，作为该计算运算符的输出C1；该计算运算符还编程有一及(AND)闸239，可以对分别耦接至及(AND)闸234及236的输出的其二输入进行及(AND)运算以产生其输出；该计算运算符还编程有一互斥或(ExOR)闸242，可以对分别耦接至及(AND)闸239及237的输出的其二输入进行互斥或(Exclusive-OR)运算以产生其输出，作为该计算运算符的输出C2；该计算运算符还编程有一及(AND)闸253，可以对分别耦接至及(AND)闸239及237的输出的其二输入进行及(AND)运算以产生其输出，作为该计算运算符的输出C3。
综上所述，可编程逻辑区块(LB)201可以设有用于查找表(LUT)210的2的n次方个的内存单元490，储存针对n个其输入的所有组合(共2的n次方个组合)所对应的2的n次方个的结果值或编程码。举例而言，数目n可以是任何大于或等于2的整数，例如是介于2到64之间。例如请参见图14A、图14G、图14H及图14J，可编程逻辑区块(LB)201的输入的数目可以是等于4，故针对其输入的所有组合所对应的结果值或编程码的数目为2的4次方个，亦即为16个。
如上所述，如图14A所绘示的可编程逻辑区块(LB)201可以对其输入执行逻辑运算以产生其输出，其中该逻辑运算包括布尔运算，例如是及(AND)运算、非及(NAND)运算、或(OR)运算、非或(NOR)运算。例如，当可编程逻辑区块(LB)201用于在其输出执行一NAND操作时，该可编程逻辑区块(LB)201可包括多个查找表(LUT)210，用以分别在可编程逻辑块201的输入的多个组合上提供NAND操作的结果值，其中可编程逻辑区块(LB)201可用于依据其输入的组合的一选择其中之一的结果值而获得其输出。如图14A所绘示的可编程逻辑区块(LB)201亦可以对其输入执行计算运算以产生其输出，其中该计算运算包括加法运算、减法运算、乘法运算或除法运算。
可编程交互连接线的说明
图15A为根据本案的实施例所绘示的由通过/不通开关所编程的可编程交互连接线的方块图。请参见图15A，如图10A至图10F所绘示的第一型至第六型的通过/不通过开关258可编程以控制二可编程交互连接线361是否要让其相互耦接，其中一可编程交互连接线361耦接至通过/不通过开关258的节点N21，而其中另一可编程交互连接线361耦接至通过/不通过开关258的节点N22。因此，通过/不通过开关258可以切换成开启状态，让该其中一可编程交互连接线361可经由通过/不通过开关258耦接至该其中另一可编程交互连接线361；或者，通过/不通过开关258亦可以切换成关闭状态，让该其中一可编程交互连接线361不经由通过/不通过开关258耦接至该其中另一可编程交互连接线361。
请参见图15A，内存单元362可以耦接通过/不通过开关258，用以控制开启或关闭通过/不通过开关258，其中内存单元362如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。当可编程交互连接线361通过如图10A所绘示的第一型通过/不通过开关258进行编程时，第一型通过/不通过开关258的每一节点SC-1及SC-2可耦接至内存单元362的二个反相输出端，其可参考以下：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关联的二个反相输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12相关联的二个反相输出端；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的二个反相输出端，从而接收与储存在内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第一型通过/不通过开关258，让分别耦接第一型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。
如图10B所示的第二型通过/不通过开关258可用于可编程交互连接线361，第二型通过/不通过开关258的节点SC-3可耦接至如图9A中的一反相器770的输出端Inv_out，其反相器770本身的输入端Inv_in耦接至内存单元362的一输出端，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，从而接收与储存在内存单元362中的编程码有关的内存单元362的输出，以控制开启或关闭第二型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。可替代的方案，第二型通过/不通过开关258可用于可编程交互连接线361，第二型通过/不通过开关258的节点SC-3可耦接至如图9B中的一中继器773的输出端Rep_out，其中继器773本身的输入端Rep_out耦接至内存单元362的一输出端，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，从而接收与储存在内存单元362中的编程码有关的内存单元362的输出，以控制开启或关闭第二型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。可替代方案，第二型通过/不通过开关258的节点SC-3可耦接至内存单元362的一输出端，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。从而接收与储存在内存单元362中的编程码有关的内存单元362的输出，以控制开启或关闭第二型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。
当可编程交互连接线361通过如图10C或图10D所绘示的第一型通过/不通过开关258进行编程时，第三型或第四型通过/不通过开关258的每一节点SC-4可耦接至如图9A中的一反相器770的输入端Inv_out，其反相器770本身的输入端Inv_in耦接至内存单元362的一输出端，其可参考以下：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的输出端，从而接收与储存在内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第三型或第四型通过/不通过开关258，让分别耦接第三型或第四型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。可替代的方案，第三型或第四型通过/不通过开关258的每一节点SC-4可耦接至如图9B中的一中继器773的输入端Rep_out，其中继器773本身的输入端Rep_in耦接至内存单元362的一输出端，其可参考以下：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的输出端，从而接收与储存在内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第三型或第四型通过/不通过开关258，让分别耦接第三型或第四型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。
可替代的方案，第三型或第四型通过/不通过开关258的每一节点SC-4可耦接至内存单元362的一输出端，其可参考以下：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的输出端，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。从而接收与储存在内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第三型或第四型通过/不通过开关258，让分别耦接第三型或第四型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。
或者另一可替代的方案，其控制P型及N型MOS晶体管295及296的闸极分别耦接至内存单元362的二反相输出，其可参考如下所示：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关联的二个反相输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12相关联的二个反相输出端；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的二个反相输出端，从而接收与储存在内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第三型或第四型通过/不通过开关258，让分别耦接第三型或第四型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态，此时其反相器297是可省去的。
如图10B所示的第五型及第六型通过/不通过开关258可用于可编程交互连接线361，第五型及第六型通过/不通过开关258的每一节点SC-5及SC-6可耦接至反相器770其中之一(如图9A所示)的输出Inv_out，每一反相器770本身的输入Inv_in，耦接至一内存单元362的输出，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，从而接收与储存在内存单元362中的二编程码有关的二相对应的内存单元362的输出，以控制开启或关闭第五型及第六型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。可替代方案，第五型及第六型通过/不通过开关258的每一节点SC-5及SC-6可耦接至中继器773其中之一(如图9B所示)的输出Rep_out，每一中继器773(如图9B所示)本身的输入Rep_in，耦接至一内存单元362的输出，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，从而接收与储存在内存单元362中的二编程码有关的二相对应的内存单元362的输出，以控制开启或关闭第五型及第六型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。可替代方案，第五型及第六型通过/不通过开关258的每一节点SC-5及SC-6可耦接至一内存单元362的输出，其可参考以下说明：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出端N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。从而接收与储存在内存单元362中的二编程码有关的二相对应的内存单元362的输出，以控制开启或关闭第五型及第六型通过/不通过开关258，让分别耦接第二型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态
或者，(1)其在其左侧的控制P型及N型MOS晶体管295及296的闸极分别耦接至二内存单元362的二反相输出，其可参考如下所示：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关联的二个反相输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12相关联的二个反相输出端；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的二个反相输出端，从而接收与储存在二内存单元362中的编程码有关的二内存单元362的二个反相输出。
其在右侧的控制P型及N型MOS晶体管295及296的闸极分别耦接至其它二内存单元362的二反相输出，其可参考如下所示：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关联的二个反相输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12相关联的二个反相输出端；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的二个反相输出端，从而接收与储存在其它二内存单元362中的编程码有关的内存单元362的二个反相输出，以控制开启或关闭第五型或第六型通过/不通过开关258，让分别耦接第五型或第六型通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态，此时其反相器297是可省去的。
在编程内存单元362之前或是在编程内存单元362当时，可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362可以让通过/不通过开关258切换成开启状态，以耦接该二可编程交互连接线361，用于信号传输；或者，通过编成内存单元362可让通过/不通过开关258切换成关闭状态，以切断该二可编程交互连接线361的耦接。同样地，如图11A及图11B所绘示的第一型及第二型交叉点开关379是由多个上述任一型的通过/不通过开关258所构成，其中每一通过/不通过开关258的节点(SC-1及SC-2)、SC-3、SC-4或(SC-5及SC-6)耦接至内存单元362的输出(如上所述)，以接收与储存在内存单元362中的编程码有关的其输出来控制开启或关闭该每一通过/不通过开关258，让分别耦接该每一通过/不通过开关258的二节点N21及N22的二可编程交互连接线361呈相互耦合状态或呈断路状态。
图15B为根据本案的实施例所绘示的由交叉点开关编程的可编程交互连接线的线路图。请参见图15B，四条可编程交互连接线361分别耦接如图11C所绘示的第三型交叉点开关379的四节点N23-N26。因此，该四条可编程交互连接线361的其中一条可以通过第三型交叉点开关379的切换以耦接至其另外一条、其另外两条或是其另外三条；因此，每一多工器211的三输入耦接该四条可编程交互连接线361的其中三条，而其输出耦接该四条可编程交互连接线361的另一条，每一多工器211可以根据其第二组的二输入A0及A1让其第一组的该三输入其中之一传送至其输出。当交叉点开关379由四个第一型多工器211所构成时，其每一第一型多工器211的第二组的二输入A0及A1分别耦接二记忆单元262的输出(亦即为记忆单元398的输出Out1或Out2)；或者，当交叉点开关379由四个如图12F或图12K中第二型或第三型多工器211所构成时，其每一第二型或第三型多工器211的第二组的二输入A0及A1及其节点SC-4反相，其每一耦接至如图9A中器770其中之一的输出Inv_out，其中反相器770本身的输入Inv_in耦接至一内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。可替代的方案，其每一第二型或第三型多工器211的第二组的二输入A0及A1及其节点SC-4，每一输入耦接至如图9B中二相对应中继器773的输出Rep_out，其中中继器773本身的输入Rep_in耦接至一内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18；可替代的方案，其每一第二型或第三型多工器211的第二组的二输入A0及A1及其节点SC-4，每一输入耦接至内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2；或者，其控制P型及N型MOS晶体管295及296的闸极分别耦接至另一内存单元362的二反相输出，其可参考如下所示：(1)与图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800相关联的二个反相输出端N0；(2)与图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12相关联的二个反相输出端；或(3)与图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18相关联的二个反相输出端，以接收与储存在另一内存单元362中的编程码有关的其二反相输出来控制开启或关闭其第三型或第四型通过/不通过开关258，让其第三型或第四型通过/不通过开关258的输入与输出Dout呈相互耦合状态或呈断路状态，此时其反相器297是可省去的。因此，每一多工器211的三输入耦接该四条可编程交互连接线361的其中三条，而其输出耦接该四条可编程交互连接线361的另一条，每一多工器211可以根据其第二组的二输入A0及A1让其第一组的该三输入其中之一传送至其输出，或者再根据节点SC-4的逻辑值或在控制P型及N型MOS晶体管295及296的闸极的逻辑值让其第一组的该三输入其中之一传送至其输出。
举例而言，请参见图11C及图15B，以下说明以交叉点开关379由四个第二型或第三型多工器211所构成为例。上面的多工器211的每一第二组的输入A01及A11及其节点SC1-4耦接至如图9A中二相对应反相器770的输出Inv_out，其中反相器770本身的输入Inv_in耦接至一内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，左边的多工器211的第二组的每一输入A02及A12及其节点SC2-4耦接至如图9A中二相对应反相器770的输出Inv_out，其中反相器770本身的输入Inv_in耦接至一内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。下面的多工器211的每一第二组的输入A03及A13及其节点SC3-4耦接至如图9A中二相对应反相器770的输出Inv_out，其中反相器770本身的输入Inv_in耦接至一内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，在右侧的一多工器211的其第二组输入A04,A14及其SC4-4，每一输入耦接至如图9A中其中之一反相器770的输出Inv_out，其反相器770的输入Inv_in耦接至其中之一内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。在编程内存单元362-1、362-2、362-3及362-4之前或是在编程内存单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362-1、362-2、362-3及362-4可以让四个第二型或第三型多工器211的每一个从其三个第一组的输入中选择其一传送至其输出，使得四条可编程交互连接线361其中一条可耦接四条可编程交互连接线361其中另一条、其中另两条或其中另三条，用于信号传输。
可替代的方案，上面的多工器211的每一第二组的输入A01及A11及节点SC1-4耦接至如图9A中二相对应中继器773的输出Rep_out，其中中继器773本身的输入Rep_in耦接至一内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，左边的多工器211的第二组的每一输入A02及A12及节点SC2-4耦接至如图9A中二相对应中继器773的输出Rep_out，其中中继器773本身的输入Rep_in耦接至一内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，在编程内存单元362-1、362-2、362-3及362-4之前或是在编程内存单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362-1、362-2、362-3及362-4可以让四个第二型或第三型多工器211的每一个从其三个第一组的输入中选择其一传送至其输出，使得四条可编程交互连接线361其中一条可耦接四条可编程交互连接线361其中另一条、其中另两条或其中另三条，用于信号传输。下面的多工器211的每一第二组的输入A03及A13及节点SC3-4耦接至如图9B中二相对应中继器773的输出Rep_out，其中中继器773本身的输入Rep_in耦接至一内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，在右侧的一多工器211的其第二组输入A04,A14及SC4-4，每一输入耦接至如图9B中其中之一中继器773的输出Rep_out，其中继器773的输入Rep_in耦接至其中之一内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18。
可替代的方案，上面的多工器211的每一第二组的输入A01及A11及节点SC1-4耦接至内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2，
左边的多工器211的第二组的每一输入A02及A12及节点SC2-4耦接至内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2，在编程内存单元362-1、362-2、362-3及362-4之前或是在编程内存单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362-1、362-2、362-3及362-4可以让四个第二型或第三型多工器211的每一个从其三个第一组的输入中选择其一传送至其输出，使得四条可编程交互连接线361其中一条可耦接四条可编程交互连接线361其中另一条、其中另两条或其中另三条，用于信号传输。下面的多工器211的每一第二组的输入A03及A13及节点SC3-4耦接至内存单元362-1的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2，在右侧的一多工器211的其第二组输入A04,A14及SC4-4，每一输入耦接至内存单元362-4的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
图15C为根据本案的实施例所绘示的由交叉点开关编程的可编程交互连接线的线路图。请参见图15C，如图11D所绘示的第四型交叉点开关379的第一组的输入(例如是16个输入D0-D15)的每一个耦接多条可编程交互连接线361(例如是16条)其中之一条，而其输出Dout耦接另一条可编程交互连接线361，使得第四型交叉点开关379可以从与其输入耦接的该多个多条可编程交互连接线361中选择其中一条以耦接至该另一条可编程交互连接线361。第四型交叉点开关379的第二组的输入A0-A3的每一个耦接如图9A中一反相器770的输出Inv_out，其中反相器770本身的输入Inv_in耦接至一内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，以接收与储存在一内存单元362中输出的编程码有关的其输出，来控制第四型交叉点开关379以从其第一组的输入(例如为耦接该16条可编程交互连接线361的其输入D0-D15)中选择其中一个传送至其输出(例如为耦接该另一条可编程交互连接线361的其输出Dout)。可替代方案，交叉点开关379的第二组的输入A0-A3的每一个耦接如图9A中一中继器773的输出Rep_out，其中中继器773本身的输入Rep_in耦接至一内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，以接收与储存在一内存单元362中输出的编程码有关的其输出，来控制第四型交叉点开关379以从其第一组的输入(例如为耦接该16条可编程交互连接线361的其输入D0-D15)中选择其中一个传送至其输出(例如为耦接该另一条可编程交互连接线361的其输出Dout)。可替代方案，交叉点开关379的第二组的输入A0-A3的每一个耦接至一内存单元362的输出，其可参考(1)图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)图6E或图6G所描述的非挥发性内存(NVM)单元900的输出端M3或M12，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)图7E、图7G、图7H或图7J所描述的非挥发性内存(NVM)单元910的输出端M6、M15、M9或M18，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2，以接收与储存在一内存单元362中输出的编程码有关的其输出，来控制第四型交叉点开关379以从其第一组的输入(例如为耦接该16条可编程交互连接线361的其输入D0-D15)中选择其中一个传送至其输出(例如为耦接该另一条可编程交互连接线361的其输出Dout)。在编程内存单元362之前或是在编程内存单元362当时，该多个多条可编程交互连接线361及该另一条可编程交互连接线361是不会用于信号传输的，而通过编程内存单元362可以让第四型交叉点开关379从其第一组的输入中选择其一传送至其输出，使得该多个多条可编程交互连接线361其中一条可耦接至该另一条可编程交互连接线361，用于信号传输。
如图15A至图15C所示，用于可编程交互连接线361，每一内存单元362可以如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，对于可编程交互连接线361，在非挥发性内存(NVM)单元362被编程、抺除或当非挥发性内存(NVM)单元362开始编程或抺除之前，可编程交互连接线361可不用于信号传输，在非挥发性内存(NVM)单元362被编程、抺除后，当通过/不通过开关258编程且经由非挥发性内存(NVM)单元362开启时，可编程交互连接线361可在操作时被用在信号传输，或当通过/不通过开关258编程且经由非挥发性内存(NVM)单元362关闭时，可编程交互连接线361在操作时不使用在信号传输。
例如，图15D为一对第3类型非挥发性内存(NVM)单元，此类型的非挥发性内存(NVM)单元的输出耦接至通过/不通过开关，依据本发明的上述实施例以开启或关闭通过/不通过开关，图3A至图3C、图15D中相同数字的组件，其中图15D相同数字的组件规格及说明可参考图3A至图3C所公开的规格及说明，如图15D所示，一对第3类型非挥发性内存(NVM)单元700的二相对应输出(在操作时)，它们的每一节点N0分别耦接至如图10A中通过/不通过开关258的N型MOS晶体管222及P型MOS晶体管223的一闸极端，以建立或切断二节点N21及节点N22之间的连接，此外第3类型非挥发性内存(NVM)单元700可使他们的节点N2相互耦接。
如图15D所示，在一第一种情况下，当通过/不通过开关258开始编程至开启时，(1)在该对中的非挥发性内存(NVM)单元700的公共节点N2耦接至他们的第2N型条705，而切换耦接至抺除电压VEr或编程电压VPr；(2)在该对中上面的一非挥发性内存(NVM)单元700的节点N3可耦接至其第1N型条702，以切换耦接至编程电压VPr；(3)在该对中下面的一非挥发性内存(NVM)单元700的节点N3可耦接至其第1N型条702，以切换耦接至接地参考电压Vss；(4)在该对中的非挥发性内存(NVM)单元700的节点N4可切换耦接接地参考电压Vss，因此，对于下面的一非挥发性内存(NVM)单元700，电子被补获/困在其浮闸极607710中，以隧穿氧化闸711至其节点N2，从而浮闸极607710可被抺除至逻辑值“1”而关闭其第一P型MOS晶体管730及第二P型MOS晶体管730及开启其N型MOS晶体管750，对于上面的一第3类型非挥发性内存(NVM)单元700，电子可从其节点N4至其浮闸极607710隧穿其氧化闸711，以将电子补获/困在其浮闸极607710中，因此浮闸极607710可被编程至逻辑值“0”，以开启/导通其第一P型MOS晶体管730及第二P型MOS晶体管730，并关闭其N型MOS晶体管750。
如图15D所示，在一第二种情况下，当通过/不通过开关258开始编程至关闭时，(1)在该对中的非挥发性内存(NVM)单元700的公共节点N2耦接至他们的第2N型条705，而切换耦接至抺除电压VEr或编程电压VPr；(2)在该对中上面的一非挥发性内存(NVM)单元700的节点N3可耦接至其第1N型条702，以切换耦接至接地参考电压Vss；(3)在该对中下面的一非挥发性内存(NVM)单元700的节点N3可耦接至其第1N型条702，以切换耦接至编程电压VPr；(4)在该对中的非挥发性内存(NVM)单元700的节点N4可切换耦接接地参考电压Vss，因此，对于上面的一非挥发性内存(NVM)单元700，电子被补获/困在其浮闸极607710中，以隧穿氧化闸711至其节点N2，从而浮闸极607710可被抺除至逻辑值“1”而关闭其第一P型MOS晶体管730及第二P型MOS晶体管730及开启其N型MOS晶体管750，对于下面的一第3类型非挥发性内存(NVM)单元700，电子可从其节点N4至其浮闸极607710隧穿其氧化闸711，以将电子补获/困在其浮闸极607710中，因此浮闸极607710可被编程至逻辑值“0”，以开启/导通其第一P型MOS晶体管730及第二P型MOS晶体管730，并关闭其N型MOS晶体管750。
如图15D所示，在该对第3类型非挥发性内存(NVM)单元700编程及抺除后，该对第3类型非挥发性内存(NVM)单元700可被操作，在操作时(1)该对非挥发性内存(NVM)单元700的公共节点N2可耦接至它们的第2N型条705，以切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压，例如是电源供应电压Vcc、接地参考电压Vss或一半的电源供应电压Vcc，或从任一外部电路经由公共节点N2”断开”该对非挥发性内存(NVM)单元700；(2)该对非挥发性内存(NVM)单元700的节点N4可切换耦接接地参考电压Vss；以及(3)该对非挥发性内存(NVM)单元7000节点N3可耦接他们的第1N型条702，以切换耦接至电源供应电压Vcc，因此对于第一种情况，通过/不通过开关258的P型MOS晶体管223的闸极端(也就在图10A中的SC-1)可经由N型MOS晶体管750的通道耦接至下面一个该对非挥发性内存(NVM)单元700的节点N4至接地参考电压Vss，以使得通过/不通过开关258的P型MOS晶体管223被开启，以及通过/不通过开关258的N型MOS晶体管222的闸极端(也就在图10A中的SC-2)可经由第一P型MOS晶体管730的通道耦接至上面一个该对非挥发性内存(NVM)单元700的节点N3至电源供应电压Vcc，以使得通过/不通过开关258的N型MOS晶体管222被开启，因此，节点N21与节点N22之间的连接经由通过/不通过开关258而建立。因此对于第二种情况，通过/不通过开关258的P型MOS晶体管223的闸极端(也就在图10A中的SC-1)可经由第一P型MOS晶体管730的通道耦接至下面一个该对非挥发性内存(NVM)单元700的节点N3至电源供应电压Vcc，以使得通过/不通过开关258的P型MOS晶体管223被关闭，以及通过/不通过开关258的N型MOS晶体管222的闸极端(也就在图10A中的SC-2)可经由N型MOS晶体管750的通道耦接至上面一个该对非挥发性内存(NVM)单元700的节点N4至接地参考电压Vss，以使得通过/不通过开关258的N型MOS晶体管222被关闭，因此，节点N21与节点N22之间的连接经由通过/不通过开关258而关闭不导通。
图15E为第3类型及第4类型非挥发性内存(NVM)单元的电路示意图，其输出耦接至通过/不通过开关依据本发明的一实施例以切换导通或不导通，图3A至图3C、图4A至图4C、图15D及图15E相同数字的组件，其中图15E相同数字的组件规格及说明可参考图3A至图3C、图4A至图4C、图15D所公开的规格及说明，如图15E所示，一对第三类型及第四类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760可具有二相对应的输出位于他们的节点N0，其每一节点N0耦接至如图10A中通过/不通过开关258的一P型MOS晶体管223及一N型MOS晶体管222的闸极端，以建立或断开节点N21及节点N22之间的连接，另外，该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760他们的节点N2相互耦接，该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760他们的节点N3相互耦接。
如图15E所示，在一预编程状态时，(1)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N2可耦接至他们的第2N型条705以切换耦接至编程电压VPr；(2)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N3可耦接至他们的第1N型条702以切换耦接至编程电压VPr；及(3)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的节点N4可耦接至他们的第1N型条702以切换耦接至接地参考电压Vss，因此，对于该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760，电子可从其节点N4至其浮闸极607710隧穿氧化闸711而被捕获/困在其浮闸极607710内，从而将浮闸极607710编程至一逻辑值“0”。
如图15E所示，在预编程状态后，对于第1种情况，当通过/不通过开关258被编程而开启，(1)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N2可耦接至他们的第2N型条705，以切换耦接至接地参考电压Vss；(2)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N3可耦接至他们的第1N型条702，以切换耦接至抺除电压VEr；及(3)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的节点N4可耦接至接地参考电压Vss，因此，对于该对非挥发性内存(NVM)单元760，被捕获/困在其浮闸极607710的电子可隧穿氧化闸711至其节点N3，因此其浮闸极607710可被抺除至逻辑值“1”而关闭其第一P型MOS晶体管730及其第二P型MOS晶体管730并开启其N型MOS晶体管750，对于该对非挥发性内存(NVM)单元700，其浮闸极607710可保持在逻辑值“0”而开启其第一P型MOS晶体管730及其第二P型MOS晶体管730并关闭其N型MOS晶体管750。
如图15E所示，在预编程状态后，对于第2种情况，当通过/不通过开关258被编程而关闭，(1)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N2可耦接至他们的第2N型条705，以切换耦接至抺除电压VEr；(2)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N3可耦接至他们的第1N型条702，以切换耦接至接地参考电压Vss；及(3)该对第3类型及第4类型非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的节点N4可耦接至接地参考电压Vss，因此，对于该对非挥发性内存(NVM)单元700，被捕获/困在其浮闸极607710的电子可隧穿氧化闸711至其节点N2，因此其浮闸极607710可被抺除至逻辑值“1”而关闭其第一P型MOS晶体管730及其第二P型MOS晶体管730并开启其N型MOS晶体管750，对于该对非挥发性内存(NVM)单元760，其浮闸极607710可保持在逻辑值“0”而开启其第一P型MOS晶体管730及其第二P型MOS晶体管730并关闭其N型MOS晶体管750。
如图15E所示，在该对非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760编程及抺除后，该对非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760可被操作，在操作时(1)该对非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的公共节点N2可耦接至它们的第2N型条705，以切换耦接至介于电源供应电压Vcc与接地参考电压Vss之间的一电压，例如是电源供应电压Vcc、接地参考电压Vss或一半的电源供应电压Vcc，或从任一外部电路经由公共节点N2”断开”该对非挥发性内存(NVM)单元700；(2)该对非挥发性内存(NVM)单元700及非挥发性内存(NVM)单元760的节点N4可切换耦接接地参考电压Vss；以及(3)该对非挥发性内存(NVM)单元7000及非挥发性内存(NVM)单元760的公共节点N3可耦接他们的第1N型条702，以切换耦接至电源供应电压Vcc，因此对于第一种情况，通过/不通过开关258的P型MOS晶体管223的闸极端(也就在图10A中的SC-1)可经由N型MOS晶体管750的通道耦接至下面一个该对非挥发性内存(NVM)单元760的节点N4至接地参考电压Vss，以使得通过/不通过开关258的P型MOS晶体管223被开启，以及通过/不通过开关258的N型MOS晶体管222的闸极端(也就在图10A中的SC-2)可经由第一P型MOS晶体管730的通道耦接至该对非挥发性内存(NVM)单元700的节点N3至电源供应电压Vcc，以使得通过/不通过开关258的N型MOS晶体管222被开启，因此，节点N21与节点N22之间的连接经由通过/不通过开关258而建立。因此对于第二种情况，通过/不通过开关258的P型MOS晶体管223的闸极端(也就在图10A中的SC-1)可经由第一P型MOS晶体管730的通道耦接至该对非挥发性内存(NVM)单元760的节点N3至电源供应电压Vcc，以使得通过/不通过开关258的P型MOS晶体管223被关闭，以及通过/不通过开关258的N型MOS晶体管222的闸极端(也就在图10A中的SC-2)可经由N型MOS晶体管750的通道耦接至该对非挥发性内存(NVM)单元700的节点N4至接地参考电压Vss，以使得通过/不通过开关258的N型MOS晶体管222被关闭，因此，节点N21与节点N22之间的连接经由通过/不通过开关258而关闭不导通。
图15F为第3类型非挥发性内存(NVM)单元的电路示意图，根据本发明的实施例，该第3类型非挥发性内存(NVM)单元提供一对N型MOS晶体管及P型MOS晶体管用于一通过/不通过开关，图3A至图3C、图3T至图3W、图10A、图15A及图15F相同数字的组件，其中图15F相同数字的组件规格及说明可参考图3A至图3C、图3T至图3W、图10A、图15A所公开的规格及说明，如图15F所示，上面的一个第3类型非挥发性内存(NVM)单元700与图3T中的第3类型非挥发性内存(NVM)单元700具有相同结构，下面的一个非挥发性内存(NVM)单元700与图3U、图3V及图3W中的第3类型非挥发性内存(NVM)单元700具有相同结构，在图10A中的N型MOS晶体管222可经由图3T中的N型MOS晶体管750提供，及在图10A中的P型MOS晶体管223可经由图3U中的P型MOS晶体管764提供，图3T中的N型MOS晶体管750本身的节点N6耦接至图3U中的P型MOS晶体管764的节点N6，以形成通过/不通过开关258的公共节点N21，图3T中的N型MOS晶体管750本身的节点N7耦接至如图3U中的P型MOS晶体管764的节点N7，以形成通过/不通过开关258的公共节点N22。
如图15A及图15F所示，一可编程交互连接线361可耦接至通过/不通过开关258的节点N21，及另一可编程交互连接线361可耦接至通过/不通过开关258的节点N22，N型MOS晶体管222本身的节点SC-2耦接至如图3T中第3类型非挥发性内存(NVM)单元700的浮闸极607710，及P型MOS晶体管223本身的节点SC-1耦接如图3U中第3类型非挥发性内存(NVM)单元700的浮闸极607710，另外，如图15F所示，如图3T中上面的一个非挥发性内存(NVM)单元700本身的节点N2耦接至如图3U中下面的一非挥发性内存(NVM)单元700的节点N3，在此以作为一公共节点N7，如图3T中上面的一个非挥发性内存(NVM)单元700本身的节点N3耦接至如图3U中下面的一非挥发性内存(NVM)单元700的节点N2，在此以作为一公共节点N18。
如图15F所示，当通过/不通过开关258开始编程以开启(1)公共节点N17可切换耦接至抺除电压VEr或编程电压VPr；(2)公共节点N18可切换耦接至接地参考电压Vss，因此，对于上面的一该对非挥发性内存(NVM)单元700，被捕获/困在本身的浮闸极607710中的电子可隧穿氧化闸711至节点N17，以使本身的浮闸极607710可抺除至逻辑值“1”而开启本身N型MOS晶体管222，对于下面的一该对非挥发性内存(NVM)单元700，电子可从节点N18至本身浮闸极607710而隧穿本身的氧化闸711，而被捕获/困在本身的浮闸极607710中，以使本身的浮闸极607710可抺除至逻辑值“0”而开启本身P型MOS晶体管223，因此通过/不通过开关258可被开启，以及在节点N21及节点N22之间的连接可经由通过/不通过开关258而建立。
如图15F所示，当通过/不通过开关258开始编程以关闭(1)公共节点N18可切换耦接至抺除电压VEr或编程电压VPr；(2)公共节点N17可切换耦接至接地参考电压Vss，因此，对于下面的一该对非挥发性内存(NVM)单元700，被捕获/困在本身的浮闸极607710中的电子可隧穿氧化闸711至节点N18，以使本身的浮闸极607710可抺除至逻辑值“1”而关闭本身第3类型P型MOS晶体管223，对于上面的一该对非挥发性内存(NVM)单元700，电子可从节点N17至本身浮闸极607710而隧穿本身的氧化闸711，而被捕获/困在本身的浮闸极607710中，以使本身的浮闸极607710可抺除至逻辑值“0”而关闭本身N型MOS晶体管222，因此通过/不通过开关258可被关闭，以及在节点N21及节点N22之间的连接可经由通过/不通过开关258而关闭/断开。
对于上述所有实施例的抺除、编程及操作步骤说明，抺除电压VEr可大于或等于编程电压VPr，而编程电压VPr大于或等于电源供应电压Vcc，而电源供应电压Vcc大于或等于接地参考电压Vss。
固定交互连接线的说明
在编程用于如图14A或图14H所描述的查找表(LUT)210的内存单元490及用于如图15A至图15C所描述的可编程交互连接线361的内存单元362之前或当时，通过不是现场可编程的固定交互连接线364可用于信号传输或是电源/接地供应至(1)用于如图15A至图15C所描述的可编程逻辑区块(LB)201的查找表(LUT)210的内存单元490，用以编程内存单元490；及/或(2)用于如图7A至图7C所描述的可编程交互连接线361的内存单元362，用以编程内存单元362。在编程用于查找表(LUT)210的内存单元490及用于可编程交互连接线361的内存单元362之后，在操作时固定交互连接线364还可用于信号传输或是电源/接地供应。
商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片的说明
图16A为根据本案的实施例所绘示的商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片的上视方块图。请参见图16A，商品化标准商业化标准FPGA IC芯片200利用较先进的22nm、20nm、16nm、12nm、10nm、7nm、5nm或3nm半导体技术世代进行设计及制造，例如是先进于或小于或等于30nm、20nm或10nm的制程，由于采用成熟的半导体技术世代，故在追求制造成本极小化的同时，可让芯片尺寸及制造合格率最适化。商品化标准商业化标准FPGAIC芯片200的面积介于400mm2至9mm2之间、介于225mm2至9mm2之间、介于144mm2至16mm2之间、介于100mm2至16mm2之间、介于75mm2至16mm2之间或介于50mm2至16mm2之间。应用先进半导体技术世代的商品化标准商业化标准FPGA IC芯片200所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
请参见图16A，由于商品化标准商业化标准FPGA IC芯片200为商品化标准IC芯片，故商品化标准商业化标准FPGA IC芯片200仅需减少至少量类型即可，因此采用先进的半导体技术世代制造的商品化标准商业化标准FPGA IC芯片200所需的昂贵光罩或光罩组在数量上可以减少，用于一半导体技术世代的光罩组可以减少至3组至20组之间、3组至10组之间或是3组至5组之间，其一次性工程费用(NRE)也会大幅地减少。由于商品化标准商业化标准FPGA IC芯片200的类型很少，因此制造过程可以最适化达到非常高的制造芯片产能。再者，可以简化芯片的存货管理，达到高效能及高效率的目标，故可缩短芯片交货时间，是非常具成本效益的。
请参见图16A，各种类型的商品化标准商业化标准FPGA IC芯片200包括：(1)多个可编程逻辑区块(LB)201，如图14A或图14H所描述的内容，以阵列的方式排列于其中间区域；(2)多条芯片内交互连接线502，其中每一条在相邻的二可编程逻辑区块(LB)201之间的上方空间延伸；以及(3)多个小型I/O电路203，如图13B所描述的内容，其中每一个的输出S_Data_in耦接一条或多条的芯片内交互连接线502，其中每一个的每一输入S_Data_out、S_Enable或S_Inhibit耦接另外一条或多条的芯片内交互连接线502。
请参见图16A，每一芯片内交互连接线502可分成是如图15A至图15C所描述的可编程交互连接线361及固定交互连接线364。商品化标准商业化标准FPGA IC芯片200具有如图13B所描述的小型I/O电路203，其每一个的输出S_Data_in耦接至一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364，其每一个的输入S_Data_out、S_Enable或S_Inhibit耦接至其他一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364。
请参见图16A，每一可编程逻辑区块(LB)201如图14A及图14F至图14J所描述的内容，其输入A0-A3的每一个耦接至芯片内(INTRA-CHIP)交互连接线502的一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364，以对其输入进行一逻辑运算或计算运算而产生一输出Dout，耦接至芯片内(INTRA-CHIP)交互连接线502的另一或其它多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364，其中该逻辑运算包括布尔运算，例如是及(AND)运算、非及(NAND)运算、或(OR)运算、非或(NOR)运算，而该计算运算例如是加法运算、减法运算、乘法运算或除法运算。
请参见图16A，商品化标准商业化标准FPGA IC芯片200可以包括多个I/O金属接垫372，如图13B所描述的内容，其每一个垂直地设在其中一小型I/O电路203上方，并连接该其中一小型I/O电路203的节点381。在第一频率中，其中一如图14A或图14H所绘示的可编程逻辑区块(LB)201的输出Dout可以经由其中一或多条的可编程交互连接线361传送至其中一小型I/O电路203的小型驱动器374的输入S_Data_out，该其中一小型I/O电路203的小型驱动器374可以放大其输入S_Data_out至垂直地位于该其中一小型I/O电路203的上方的I/O金属接垫372以传送至商品化标准商业化标准FPGA IC芯片200的外部的电路。在第二频率中，来自商品化标准商业化标准FPGA IC芯片200的外部的电路的信号可经由该I/O金属接垫372传送至该其中一小型I/O电路203的小型接收器375，该其中一小型I/O电路203的小型接收器375可以放大该信号至其输出S_Data_in，经由其中另一或多条的可编程交互连接线361可以传送至如图14A或图14H中其他的可编程逻辑区块(LB)201的输入A0-A3其中一个。
如图16A所示，商品化标准商业化标准FPGA IC芯片200可提供如图13B所示的多个小型I/O电路203平行设置，用于商品化标准商业化标准FPGA IC芯片200的每一数多个输入/输出(I/O)端口，其具有2n条的数量，其中”n”可以是从2至8之间的整数范围内，商品化标准商业化标准FPGA IC芯片200的多个I/O端口具有2n条的数量，其中”n”可以是从2至5之间的整数范围内，例如，商品化标准商业化标准FPGA IC芯片200的多个I/O端口具有4个并分别定义为第1个I/O端口、第2个I/O端口、第3个I/O端口及第4个I/O端口，商品化标准商业化标准FPGA IC芯片200的每一第1个I/O端口、第2个I/O端口、第3个I/O端口及第4个I/O端口具有64个小型I/O电路203，每一小型I/O电路203可参考如图13B中的小型I/O电路203，小型I/O电路203以64位带宽从商品化标准商业化标准FPGA IC芯片200的外部电路用于接收或传送数据。
如图16A所示，商品化标准商业化标准FPGA IC芯片200更包括一芯片赋能(chip-enable(CE))接垫209用以开启或关闭(禁用)商品化标准商业化标准FPGA IC芯片200，例如当一逻辑值“0”耦接至芯片赋能(CE)接垫209时，商品化标准商业化标准FPGA IC芯片200可开启处理数据及/或操作使用商品化标准商业化标准FPGA IC芯片200的外部电路，当逻辑值“1”耦接至芯片赋能(CE)接垫209时，商品化标准商业化标准FPGA IC芯片200则被禁止(关闭)处理资料及/或禁止操作使用商品化标准商业化标准FPGA IC芯片200的外部电路。
如图16A所示，对于商品化标准商业化标准FPGA IC芯片200，它更可包括(1)一输入赋能(IE)接垫221耦接至如图13B中本身的每一小型I/O电路203的小型接收器375的第二输入，用于每一I/O端口中并用以接收来自其外部电路的S抑制(S_Inhibit_in)信号，以激活或抑制其每一小型I/O电路203的小型接收器375；及(2)多个输入选择(input selection(IS))接垫226用以从其多个I/O端口中选择其中之一接收数据(即是图13B中的S_Data)，其中是经由从外部电路的多个I/O端口中选择其中之一的金属接垫372接收信号，例如，对于商品化标准商业化标准FPGA IC芯片200，其输入选择接垫226的数量为二个(例如是IS1及IS2接垫)，用于从本身的第一、第二、第三及第四I/O端口中选择其中之一在64位带宽下接收数据，也就是如图13B中的S_Data，经由从外界电路中第一、第二、第三及第四的I/O端口中选择其中之一的64条平行的金属接垫372接收数据。提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“1”耦接至输入赋能(IE)接垫221；(3)一逻辑值“0”耦接至IS1接垫226；及(4)一逻辑值“0”耦接至IS2接垫226，商品化标准商业化标准FPGA IC芯片200能激活/启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O端口选择其第一个I/O端口，并且经由从商品化标准商业化标准FPGA IC芯片200的外部电路中的第一I/O端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第二、第三及第四I/O端口不会从商品化标准商业化标准FPGAIC芯片200的外部电路接收数据；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“1”耦接至输入赋能(IE)接垫221；(3)一逻辑值“1”耦接至IS1接垫226；及(4)一逻辑值“0”耦接至IS2接垫226，商品化标准商业化标准FPGA IC芯片200能激活/启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O端口选择其第二个I/O端口，并且经由从商品化标准商业化标准FPGA IC芯片200的外部电路中的第二I/O端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第三及第四I/O端口不会从商品化标准商业化标准FPGA IC芯片200的外部电路接收数据；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“1”耦接至输入赋能(IE)接垫221；(3)一逻辑值“0”耦接至IS1接垫226；及(4)一逻辑值“1”耦接至IS2接垫226，商品化标准商业化标准FPGA IC芯片200能激活/启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O端口选择其第三个I/O端口，并且经由从商品化标准商业化标准FPGA IC芯片200的外部电路中的第三I/O端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第二及第四I/O端口不会从商品化标准商业化标准FPGA IC芯片200的外部电路接收数据；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“1”耦接至输入赋能(IE)接垫221；(3)一逻辑值“1”耦接至IS1接垫226；及(4)一逻辑值“0”耦接至IS2接垫226，商品化标准商业化标准FPGA IC芯片200能激活/启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O端口选择其第四个I/O端口，并且经由从商品化标准商业化标准FPGA IC芯片200的外部电路中的第四I/O端口的64个平行金属接垫372，在64位带宽下接收数据，其中没有被选择到的第一、第二及第三I/O端口不会从商品化标准商业化标准FPGA IC芯片200的外部电路接收数据；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(IE)接垫221；第一、第二、第三及第四I/O端口，该商品化标准商业化标准FPGA IC芯片200被启用以抑制其小型I/O电路203的小型接收器375。
如图16A所示，对于商品化标准商业化标准FPGA IC芯片200，它更可包括(1)一输入赋能(OE)接垫221耦接至如图13B中本身的每一小型I/O电路203的小型驱动器374的第二输入，用于每一I/O端口中并用以接收来自其外部电路的S赋能(S_Enable)信号，以启用或禁用其每一小型I/O电路203的小型驱动器374；及(2)多个输出选择(Ourput selection(OS))接垫228用以从其多个I/O端口中选择其中之一驱动(drive)或通过(pass)数据(即是图13B中的S_Data_out)，其中是经由多个I/O端口中选择其中之一的64个平行金属接垫372传输信号至外部电路，例如，对于商品化标准商业化标准FPGA IC芯片200，其输出选择接垫226的数量为二个(例如是OS1及OS2接垫)，用于从本身的第一、第二、第三及第四I/O端口中选择其中之一在64位带宽下驱动或通过数据，也就是如图13B中的S_Data_out，经由第一、第二、第三及第四的I/O端口中选择其中之一的64条平行的金属接垫372传输数据至外界电路。提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(OE)接垫221；(3)一逻辑值“0”耦接至OS1接垫228；及(4)一逻辑值“0”耦接至OS2接垫228，商品化标准商业化标准FPGA IC芯片200能激启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O端口选择其第一个I/O端口，并且经由第一I/O端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第二、第三及第四I/O端口不会驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(OE)接垫221；(3)一逻辑值“1”耦接至OS1接垫228；及(4)一逻辑值“0”耦接至OS2接垫228，商品化标准商业化标准FPGA IC芯片200能激启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O端口选择其第二个I/O端口，并且经由第二I/O端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第三及第四I/O端口不会驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(OE)接垫221；(3)一逻辑值“0”耦接至OS1接垫228；及(4)一逻辑值“1”耦接至OS2接垫228，商品化标准商业化标准FPGA IC芯片200能激启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O端口选择其第三个I/O端口，并且经由第三I/O端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第二及第四I/O端口不会驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(OE)接垫221；(3)一逻辑值“1”耦接至OS1接垫228；及(4)一逻辑值“0”耦接至OS2接垫228，商品化标准商业化标准FPGA IC芯片200能激启用其第一、第二、第三及第四I/O端口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O端口选择其第四个I/O端口，并且经由第四I/O端口的64个平行金属接垫372驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路，在64位带宽下驱动或通过数据数据，其中没有被选择到的第一、第二及第三I/O端口不会驱动或通过数据至商品化标准商业化标准FPGA IC芯片200的外部电路；提供(1)一逻辑值“0”耦接至芯片赋能(CE)接垫209；(2)一逻辑值“0”耦接至输入赋能(OE)接垫221；第一、第二、第三及第四I/O端口，该商品化标准商业化标准FPGA IC芯片200被启用以禁用其小型I/O电路203的小型驱动器374。
请参见图16A，商品化标准商业化标准FPGA IC芯片200还包括(1)多个电源接垫205，可以经由一或多条的固定交互连接线364施加电源供应电压Vcc至如图14A或图14H所描述之用于可编程逻辑区块(LB)201的查找表(LUT)201的内存单元490及/或如图15A至图15C所描述之用于交叉点开关379的内存单元362，其中电源供应电压Vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206用以提供接地参考电压Vss至内存单元490，经由一或多条的固定交互连接线364用于在图14A或图14H中的可编程逻辑区块(LB)201，及提供接地参考电压Vss至内存单元362，经由一或多条的固定交互连接线364用于在图15A至图15C中交叉点开关379的内存单元362。
如图16A，商品化标准商业化标准FPGA IC芯片200更可包括一频率接垫229用于接收来自商品化标准商业化标准FPGA IC芯片200的外部电路的频率信号。
如图16A所示，对于商品化标准商业化标准FPGA IC芯片200，其可编程逻辑区块(LB)201可重新配置或建构在人工智能(AI)的应用上，例如，在一第一频率，其可编程逻辑区块(LB)201其中之一可具有其查找表(LUT)210以被编程用于如图14B或图14C的OR运算操作，然而，在发生一或多个事件之后，在一第二频率，其可编程逻辑区块(LB)201其中之一可具有其查找表(LUT)210以被编程用于如图14D或图14E的AND运算操作，以获得更好的AI性能或表现。
I.商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的设置
图16B至图16E为根据本案的实施例所绘示之用于可编程逻辑区块(LB)的记忆单元(用于查找表)及多工器及用于可编程交互连接线的记忆单元及通过/不通开关的各种设置示意图。通过/不通过开关258可以构成如图11A及图11B所绘示的第一型及第二型交叉点开关379。各种设置如下所述：
(1)商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的第一种设置
请参见图16B，针对商品化标准商业化标准FPGA IC芯片200的每一个可编程逻辑区块(LB)201，用于其查找表(LUT)210的内存单元490可以配设在商品化标准商业化标准FPGA IC芯片200的P型硅半导体基板2的第一区域上，与用于其查找表(LUT)210的内存单元490耦接的其多工器211可以配设在商品化标准商业化标准FPGA IC芯片200的P型硅半导体基板2的第二区域上，其中该第一区域相邻该第二区域。每一个可编程逻辑区块(LB)201可以包括一或多个多工器211及一或多组的内存单元490，每一组的内存单元490用于其中一查找表(LUT)210且耦接至其中一多工器211的第一组的输入D0-D15，该每一组的内存单元490的每一个可以储存该其中一查找表(LUT)210的结果值或编程码其中一个，且其输出可以耦接至该其中一多工器211的第一组的输入D0-D15其中一个。
请参见图16B，用于如图15A所描述的可编程交互连接线361的一组内存单元362可于相邻的二可编程逻辑区块(LB)201之间排列成一或多条线，用于如图15A所描述的可编程交互连接线361的一组通过/不通过开关258可于相邻的二可编程逻辑区块(LB)201之间排列成一或多条线，一组通过/不通过开关258配合一组内存单元362可构成如图11A或图11B所描述的一个交叉点开关379，每一组的通过/不通过开关258其中每一个可耦接至每一组的内存单元362其中一个或多个。
(2)商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的第二种设置
请参见图16C，针对商品化标准商业化标准FPGA IC芯片200，用于其所有查找表(LUT)210的内存单元490及用于其所有可编程交互连接线361的内存单元362可以聚集地设在其P型硅半导体基板2上中间区域中的内存阵列区块395内。针对相同的可编程逻辑区块(LB)201，用于其一或多个查找表(LUT)210的内存单元490及其一或多个多工器211设置在分开的区域中，其中的一区域容置用于其一或多个查找表(LUT)210的内存单元490，而其中的另一区域容置其一或多个多工器211，用于其可编程交互连接线361的通过/不通过开关258于相邻的二可编程逻辑区块(LB)201的多工器211之间排列成一或多条线。
(3)商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的第三种设置
请参见图16D，针对商品化标准商业化标准FPGA IC芯片200，用于其所有查找表(LUT)210的内存单元490及用于其所有可编程交互连接线361的内存单元362可以聚集地设在其P型硅半导体基板2的分开的多个中间区域中的内存阵列区块395a及395b内。针对相同的可编程逻辑区块(LB)201，用于其一或多个查找表(LUT)210的内存单元490及其一或多个多工器211设置在分开的区域中，其中的一区域容置用于其一或多个查找表(LUT)210的内存单元490，而其中的另一区域容置其一或多个多工器211，用于其可编程交互连接线361的通过/不通过开关258于相邻的二可编程逻辑区块(LB)201的多工器211之间排列成一或多条线。针对商品化标准商业化标准FPGA IC芯片200，其一些多工器211及其一些通过/不通过开关258设在内存阵列区块395a及395b之间。
(4)商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的第四种设置
请参见图16E，针对商品化标准商业化标准FPGA IC芯片200，用于其可编程交互连接线361的内存单元362可以聚集地设在其P型硅半导体基板2上中间区域中的内存阵列区块395内，且可以耦接至(1)位于其P型硅半导体基板2上的其多个第一群的通过/不通过开关258，多个第一群的通过/不通过开关258的每一个位于同一列的其可编程逻辑区块(LB)201其中相邻两个之间或是位于同一列的其可编程逻辑区块(LB)201与其内存阵列区块395之间；耦接至(2)位于其P型硅半导体基板2上的其多个第二群的通过/不通过开关258，多个第二群的通过/不通过开关258的每一个位于同一行的其可编程逻辑区块(LB)201其中相邻两个之间或是位于同一行的其可编程逻辑区块(LB)201与其内存阵列区块395之间；以及耦接至(3)位于其P型硅半导体基板2上的其多个第三群的通过/不通过开关258，多个第三群的通过/不通过开关258的每一个位于同一行的第一群的通过/不通过开关258其中相邻两个之间及位于同一列的第二群的通过/不通过开关258其中相邻两个之间。针对商品化标准商业化标准FPGA IC芯片200，其每一个可编程逻辑区块(LB)201可以包括一或多个多工器211及一或多组的内存单元490，每一组的内存单元490用于其中一查找表(LUT)210且耦接至其中一多工器211的第一组的输入D0-D15，该每一组的内存单元490的每一个可以储存该其中一查找表(LUT)210的结果值或编程码其中一个，且其输出可以耦接至该其中一多工器211的第一组的输入D0-D15其中一个，如图8所描述的内容。
(5)商品化标准FPGA IC芯片的记忆单元、多工器及通过/不通开关的第五种设置
请参见图16F，针对商品化标准商业化标准FPGA IC芯片200，用于其可编程交互连接线361的内存单元362可以聚集地设在其P型硅半导体基板2上的多个内存阵列区块395内，且可以耦接至(1)位于其P型硅半导体基板2上的其多个第一群的通过/不通过开关258，多个第一群的通过/不通过开关258的每一个位于同一列的其可编程逻辑区块(LB)201其中相邻两个之间或是位于同一列的其可编程逻辑区块(LB)201与其内存阵列区块395之间；耦接至(2)位于其P型硅半导体基板2上的其多个第二群的通过/不通过开关258，多个第二群的通过/不通过开关258的每一个位于同一行的其可编程逻辑区块(LB)201其中相邻两个之间或是位于同一行的其可编程逻辑区块(LB)201与其内存阵列区块395之间；以及耦接至(3)位于其P型硅半导体基板2上的其多个第三群的通过/不通过开关258，多个第三群的通过/不通过开关258的每一个位于同一行的第一群的通过/不通过开关258其中相邻两个之间及位于同一列的第二群的通过/不通过开关258其中相邻两个之间。针对商品化标准商业化标准FPGA IC芯片200，其每一个可编程逻辑区块(LB)201可以包括一或多个多工器211及一或多组的内存单元490，每一组的内存单元490用于其中一查找表(LUT)210且耦接至其中一多工器211的第一组的输入D0-D15，该每一组的内存单元490的每一个可以储存该其中一查找表(LUT)210的结果值或编程码其中一个，且其输出可以耦接至该其中一多工器211的第一组的输入D0-D15其中一个，如图8所描述的内容。此外，一或多个的可编程逻辑区块(LB)201可以设在内存阵列区块395之间。
(6)用于第一种至第五种设置的记忆单元
如图16B至图16F所示，对于商品化标准商业化标准FPGA IC芯片200，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一。可替代方案，对于商品化标准商业化标准FPGA IC芯片200，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大，而获得中继器773的输出Rep_out，其中此中继器773的输出Rep_out耦接至如图14A及图14F至图14J中可编程逻辑区块(LB)201的第一组多工器211内的输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至反相器770的输出Rep_out，其中此中继器773的输出Rep_out耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773的输出Rep_out耦接至如图14A、图14F至图14J中其可编程逻辑区块(LB)201的在第一组多工器211的输出D0-D15其中之一。可替代方案，对于商品化标准商业化标准FPGA IC芯片200，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图14A及图14F至图14J中可编程逻辑区块(LB)201的第一组多工器211内的输入D0-D15其中之一，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图14A、图14F至图14J中其可编程逻辑区块(LB)201的在第一组多工器211的输出D0-D15其中之一，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
如图16B至图16F所示，对于商品化标准商业化标准FPGA IC芯片200，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770的输出Inv_out耦接至至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258。可替代方案，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773的输出Rep_out耦接至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773的输出Rep_out耦接至至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773的输出Rep_out耦接至至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258。可替代方案，用于可编程交互连接线361的其每一内存单元362可以是：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图15A-图15F中其交叉点开关379，或耦接至其交叉点开关379的其中的通过/不通过开关258，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
II.商品化标准FPGA IC芯片的绕道交互连接线的设置
图16G为根据本申请案的实施例所绘示的作为绕道交互连接线的可编程交互连接线的示意图。请参见图16G，商品化标准商业化标准FPGA IC芯片200可以包括第一组的可编程交互连接线361，作为绕道交互连接线279，其中每一条可以连接其中一交叉点开关379至远方的另一个交叉点开关379，而绕过其他一或多个的交叉点开关379，该多个交叉点开关379可以是如图11A至图11D所绘示的第一型至第四型中的任一型。商品化标准商业化标准FPGA IC芯片200可以包括第二组的可编程交互连接线361，并不会绕过任何的交叉点开关379，而每一绕道交互连接线279平行于多条可通过交叉点开关379相互耦接的第二组的可编程交互连接线361。
举例而言，如图11A至图11C所描述的交叉点开关379的节点N23及N25可以分别耦接第二组的可编程交互连接线361，而其节点N24及N26可以分别耦接绕道交互连接线279，故交叉点开关379可以从与其节点N24及N26耦接的两条绕道交互连接线279及与其节点N23及N25耦接的两条第二组的可编程交互连接线361中选择其中一条耦接至其中另外一条或多条。因此，该交叉点开关379可以切换以选择与其节点N24耦接的绕道交互连接线279耦接至及与其节点N23耦接的第二组的可编程交互连接线361；或者，该交叉点开关379可以切换以选择与其节点N23耦接的第二组的可编程交互连接线361耦接至及与其节点N25耦接的第二组的可编程交互连接线361；或者，该交叉点开关379可以切换以选择与其节点N24耦接的绕道交互连接线279耦接至及与其节点N26耦接的绕道交互连接线279。
或者，举例而言，如图11A至图11C所描述的交叉点开关379的节点N23-N26其中每一个可以耦接第二组的可编程交互连接线361，故交叉点开关379可以从与其节点N23-N26耦接的四条第二组的可编程交互连接线361中选择其中一条耦接至其中另外一条或多条。
如图16G所示，对于商品化标准商业化标准FPGA IC芯片200，多个的交叉点开关379环绕一区域278，其中可设置多个内存单元362在其中，每一交叉点开关379可参考至：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258。可替代方案，多个的交叉点开关379环绕一区域278，其中可设置多个内存单元362在其中，每一交叉点开关379可参考至：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258。可替代方案，多个的交叉点开关379环绕一区域278，其中可设置多个内存单元362在其中，每一交叉点开关379可参考至：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图15A至图15F中多个交叉点开关379或耦接交叉点开关379其中之一的其中之一通过/不通过开关258，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
如图16G所示，对于商品化标准商业化标准FPGA IC芯片200，用于其可编程逻辑区块(LB)201的查找表(LUT)210在区域278中更包括多个内存单元490，每一内存单元490可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9A中反相器770的输入Inv_in，经由反相器770反向及放大至反相器770的输出Inv_out，其中此反相器770耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一。用于交叉点开关379的内存单元362可设置在一或多个环围绕着可编程逻辑区块(LB)201，围绕在区域278的第二群(组)中的多个可编程交互连接线361可分别耦接可编程逻辑区块(LB)201的多工器211的第二组输入(即是A0-A3)至围绕在区域278的多个交叉点开关379，围绕在区域278的第二组(群)中的一可编程交互连接线361可耦接至可编程逻辑区块(LB)201的多工器211的输出(即是Dout)至围绕在区域278的一交叉点开关379。可替代方案，用于其可编程逻辑区块(LB)201的查找表(LUT)210在区域278中更包括多个内存单元490，每一内存单元490可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图9B中中继器773的输入Rep_in，经由中继器773反向及放大至中继器773的输出Rep_out，其中此中继器773耦接至图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一。可替代方案，用于其可编程逻辑区块(LB)201的查找表(LUT)210在区域278中更包括多个内存单元490，每一内存单元490可参考：(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S或图5A至图5F所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760或非挥发性内存(NVM)单元800的输出N0耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6F中的非挥发性内存(NVM)单元900本身的输出M3或M12耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；(3)如图7E、图7G、图7H或图7J中的非挥发性内存(NVM)单元910的输出M9或M18耦接至如图14A及图14F至图14J中用于可编程逻辑区块(LB)201的第一组多工器211的输入D0-D15其中之一，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
因此，请参见图16G，其中一个可编程逻辑区块(LB)201的多工器211的输出Dout可以(1)轮流地经过一或多条的第二组的可编程交互连接线361及一或多个的交叉点开关379传送至其中一绕道交互连接线279，(2)接着轮流地经过一或多个的交叉点开关379及一或多条的绕道交互连接线279从该其中一绕道交互连接线279传送至另一条的第二组的可编程交互连接线361，以及(3)最后轮流地经过一或多个的交叉点开关379及一或多条的第二组的可编程交互连接线361从该另一条的第二组的可编程交互连接线361传送至另一个可编程逻辑区块(LB)201的多工器211的第二组的输入A0-A3其中之一个。
III.商品化标准FPGA IC芯片的交叉点开关的设置
图16H为根据本案的实施例所绘示的商品化标准FPGA IC芯片的交叉点开关的设置的示意图。请参见图16H，商品化标准商业化标准FPGA IC芯片200可以包括：(1)矩阵排列的可编程逻辑区块(LB)201；(2)多个连接区块(CB)455，其中每一个设在同一列或同一行的相邻两个的可编程逻辑区块(LB)201之间；以及(3)多个开关区块(SB)456，其中每一个设在同一列或同一行的相邻两个的连接区块(CB)455之间。每一连接区块(CB)455可以设有如图11D及图15C所绘示的多个第四型交叉点开关379，而每一开关区块(SB)456可以设有如图11C及图15B所绘示的多个第三型交叉点开关379。
请参见图16H，针对每一个连接区块(CB)455，其每一个第四型交叉点开关379的输入D0-D15其中每一个耦接至可编程交互连接线361其中一条，而其输出Dout耦接至可编程交互连接线361其中另一条。可编程交互连接线361可以耦接连接区块(CB)455的如图11D及图14C所绘示的第四型交叉点开关379的输入D0-D15其中一个至(1)如图14A或图14H所绘示的可编程逻辑区块(LB)201的输出Dout，或是至(2)开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N23-N26其中一个。或者，可编程交互连接线361可以耦接连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输出Dout至(1)如图14A或图14H所绘示的可编程逻辑区块(LB)201的输入A0-A3其中一个，或是至(2)开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N23-N26其中一个。
举例而言，请参见图16H，连接区块(CB)455的如图11D及图15C所绘示的交叉点开关379的输入D0-D15其中一或多个可以通过可编程交互连接线361其中一条或多条耦接位于其第一侧的如图14A或图14H所绘示的可编程逻辑区块(LB)201的输出Dout，连接区块(CB)455的如图3D及图7C所绘示的交叉点开关379的输入D0-D15其中另一或多个可以通过可编程交互连接线361其中一条或多条耦接位于相对于其第一侧的其第二侧的如图14A或图14H所绘示的可编程逻辑区块(LB)201的输出Dout，连接区块(CB)455的如图11D及图15C所绘示的交叉点开关379的输入D0-D15其中另一或多个可以通过可编程交互连接线361其中一条或多条耦接位于其第三侧的开关区块(SB)456的如图11C及图15B所绘示的交叉点开关379的节点N23-N26其中一个，连接区块(CB)455的如图11D及图15C所绘示的交叉点开关379的输入D0-D15其中另一或多个可以通过可编程交互连接线361其中一条或多条耦接位于相对于其第三侧的其第四侧的开关区块(SB)456的如图11C及图15B所绘示的交叉点开关379的节点N23-N26其中一个。连接区块(CB)455的如图11D及图15C所绘示的交叉点开关379的输出Dout可以通过可编程交互连接线361其中一条耦接位于其第三侧或第四侧的开关区块(SB)456的如图11C及图15B所绘示的交叉点开关379的节点N23-N26其中一个，或通过可编程交互连接线361其中一条耦接位于其第一侧或第二侧的如图14A或图14H所绘示的可编程逻辑区块(LB)201的输入A0-A3其中一个。
请参见图16H，针对每一开关区块(SB)456，如图11C及图15B所绘示的第三型交叉点开关379的四个节点N23-N26可以分别一一耦接在四个不同方向上的可编程交互连接线361。举例而言，该每一开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N23可以经由该四个可编程交互连接线361其中一条耦接位于其左侧的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个或是其输出Dout，该每一开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N24可以经由该四个可编程交互连接线361其中另一条耦接位于其上侧的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个或是其输出Dout，该每一开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N25可以经由该四个可编程交互连接线361其中另一条耦接位于其右侧的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个或是其输出Dout，且该每一开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N25可以经由该四个可编程交互连接线361其中另一条耦接位于其下侧的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个或是其输出Dout。
因此，请参见图16H，信号可以从其中一个的可编程逻辑区块(LB)201经由多个的开关区块(SB)456传送至其中另一个的可编程逻辑区块(LB)201，位于该多个多个的开关区块(SB)456其中每相邻两个之间设有连接区块(CB)455供该信号的传送，位于该其中一个的可编程逻辑区块(LB)201与该多个多个的开关区块(SB)456其中一个之间设有连接区块(CB)455供该信号的传送，位于该其中另一个的可编程逻辑区块(LB)201与该多个多个的开关区块(SB)456其中一个之间设有连接区块(CB)455供该信号的传送。举例而言，该信号可以从如图14A或图14H所绘示的该其中一个的可编程逻辑区块(LB)201的输出Dout经由其中一条的可编程交互连接线361传送至第一个的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个，接着该第一个的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379可以切换该其中一个的输入D0-D15耦接至其输出Dout供该信号的传送，使得该信号可以从其输出经由其中另一条的可编程交互连接线361传送至其中一个的开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379的节点N23，接着该其中一个的开关区块(SB)456的如图11C及图15B所绘示的第三型交叉点开关379可以切换其节点N23耦接至其节点N25供该信号的传送，使得该信号可以从其节点N25经由其中另一条的可编程交互连接线361传送至第二个的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379的输入D0-D15其中一个，接着该第二个的连接区块(CB)455的如图11D及图15C所绘示的第四型交叉点开关379可以切换该其中一个的输入D0-D15耦接至其输出Dout供该信号的传送，使得该信号可以从其输出经由其中另一条的可编程交互连接线361传送至如图14A或图14H所绘示的该其中另一个的可编程逻辑区块(LB)201的输入A0-A3其中一个。
IV.商品化标准FPGA IC芯片的修复
图16I为根据本案的实施例所绘示的修复商品化标准FPGA IC芯片的示意图。请参见图16I，商品化标准商业化标准FPGA IC芯片200具有可编程逻辑区块(LB)201，其中备用的一个201-s可以取代其中坏掉的一个。商品化标准商业化标准FPGA IC芯片200包括：(1)多个修复用输入开关阵列276，其中每一个的多个输出的每一个串联地耦接至如图14A或图14H所绘示的可编程逻辑区块(LB)201的输入A0-A3其中一个；以及(2)多个修复用输出开关阵列277，其中每一个的一或多个输入分别一一串联地耦接至如图14A或图14H所绘示的可编程逻辑区块(LB)201的一或多个的输出Dout。此外，商品化标准商业化标准FPGA IC芯片200还包括：(1)多个备用的修复用输入开关阵列276-s，其中每一个的多个输出的每一个并联地耦接至其他每一个备用的修复用输入开关阵列276-s的输出的其中一个，且串联地耦接至如图14A或图14H所绘示的可编程逻辑区块(LB)201的输入A0-A3其中一个；以及(2)多个备用的修复用输出开关阵列277-s，其中每一个的一或多个输入分别一一并联地耦接至其他每一个备用的修复用输出开关阵列277-s的一或多个输入，分别一一串联地耦接至如图14A或图14H所绘示的可编程逻辑区块(LB)201的一或多个的输出Dout。每一个备用的修复用输入开关阵列276-s具有多个输入，其中每一个并联地耦接其中一修复用输入开关阵列276的输入的其中一个。每一个备用的修复用输出开关阵列277-s具有一或多个输出，分别一一并联地耦接其中一修复用输出开关阵列277的一或多个输出。
因此，请参见图16I，当其中一个的可编程逻辑区块(LB)201坏掉时，可以关闭分别耦接该其中一个的可编程逻辑区块(LB)201的输入及输出的其中一个的修复用输入开关阵列276及其中一个的修复用输出开关阵列277，而开启具有输入分别一一并联地耦接该其中一个的修复用输入开关阵列276的输入的备用的修复用输入开关阵列276-s，开启具有输出分别一一并联地耦接该其中一个的修复用输出开关阵列277的输出的备用的修复用输出开关阵列277-s，并关闭其他备用的修复用输入开关阵列276-s及备用的修复用输出开关阵列277-s。如此，备用的可编程逻辑区块(LB)201-s可以取代坏掉的该其中一个的可编程逻辑区块(LB)201。
图16J为根据本案的实施例所绘示的修复商品化标准FPGA IC芯片的示意图。请参照图16J，可编程逻辑区块(LB)201为阵列的形式排列。当其中一个位于其中一行上的可编程逻辑区块(LB)201坏掉时，将关闭位于该其中一行上的所有可编程逻辑区块(LB)201，而开启位于其中一行上的所有备用的可编程逻辑区块(LB)201-s。接着，可编程逻辑区块(LB)201及备用的可编程逻辑区块(LB)201-s的行号将重新编号，修复后行号经重新编号的每一行每一列的可编程逻辑区块(LB)201所执行的运算相同于修复前行号未重新编号的与其行号相同的每一行及与其列号相同的每一列的可编程逻辑区块(LB)201所执行的运算。举例而言，当位于第N-1行中的可编程逻辑区块(LB)201其中一个坏掉时，将关闭位于第N-1行中所有可编程逻辑区块(LB)201，而开启位于最右边一行中所有备用的可编程逻辑区块(LB)201-s。接着，可编程逻辑区块(LB)201及备用的可编程逻辑区块(LB)201-s的行号将重新编号，修复前供所有备用的可编程逻辑区块(LB)201-s设置的最右边一行在修复可编程逻辑区块(LB)201后将重新编号为第1行，修复前供可编程逻辑区块(LB)201-s设置的第1行在修复可编程逻辑区块(LB)201后将重新编号为第2行，以此类推。修复前供可编程逻辑区块(LB)201-s设置的第n-2行在修复可编程逻辑区块(LB)201后将重新编号为第n-1行，其中n为介于3至N的整数。修复后行号经重新编号的第m行每一列的可编程逻辑区块(LB)201所执行的运算相同于修复前行号未重新编号的第m行及与其列号相同的每一列的可编程逻辑区块(LB)201所执行的运算，其中m为介于1至N的整数。举例而言，修复后行号经重新编号的第1行每一列的可编程逻辑区块(LB)201所执行的运算相同于修复前行号未重新编号的第1行及与其列号相同的每一列的可编程逻辑区块(LB)201所执行的运算。
用于标准商业FPGA IC芯片的可编程逻辑区块
另外，图16K为本发明实施例用于一标准商业化FPGA IC芯片的一可编程逻辑区块(LB)方块示意图，如图16K所示，如图16A中的每一可编程逻辑区块(LB)201可包括：(1)用于固定连接线加法器的一或多个单元(A)2011具有的数量范围例如介于1至16个；(2)用于固定连接线多工器的一或多个单元(M)2012具有的数量范围例如介于1至16个；(3)用于缓存及缓存器的一或多个单元(C/R)2013，其容量范围例如介于256至2048位之间；(4)用于逻辑操作运算的多个单元(LC)具有的数量范围例如介于64至2048个。如图16A中每一该可编程逻辑区块(LB)201可更包括多个区块内交互连接线2015，其中每一区块内交互连接线2015延伸到其相邻的二个单元2011、单元2012、单元2013及单元2014之间的间隔上并且排列成矩阵，对于每一可编程逻辑区块(LB)，其芯片内(INTRA-CHIP)交互连接线502可分成可编程交互连接线361及如图15A至图15C中的固定交互连接线364；其区块内交互连接线2015的可编程交互连接线361可分别耦接至商品化标准商业化标准FPGA IC芯片200的芯片内(INTRA-CHIP)交互连接线502，以及其区块内交互连接线2015的固定交互连接线364可分别耦接至商品化标准商业化标准FPGA IC芯片200的芯片内(INTRA-CHIP)交互连接线502的固定交互连接线364。
如图16A及图16K所示，用于逻辑操作运算的每一单元(LC)2014可排列具有多个可编程逻辑架构，其架构可具有一定数目的环，例如其数目例如在4到256之间，其中每一环具有用于查找表(LUT)210如图14A中的内存单元490，其分别耦接到其多工器211的第一组输入端，其数目例如在4到256之间，例如，根据其多工器211的第二组输入端，可经由其多工器211选择其一输入，其多工器211的数目例如介于2至8个，其中每一多工器211耦接至其中之一可编程交互连接线361及耦接至区块内交互连接线2015的固定交互连接线364，例如，用于其查找表(LUT)210的逻辑架构可具有16个内存单元490，分别耦接至第一组的多工器211的16个输入，依据其多工器211的第二组的4个输入并经由其多工器211从其中选择其一输入，每一多工器211耦接至其中之一可编程交互连接线361及耦接至如图14A及图14F至图14J中的区块内交互连接线2015的固定交互连接线364，另外用于逻辑操作运算的每一该单元(LC)2014可排列配置成一缓存器，用以暂时地保存逻辑架构的输出或逻辑架构的第二组多工器211其中之一输入。
图16L为本发明实施例的一加法器的一单元的电路示意图，图16M为本发明实施例用于一加法器的一单元的一增加单元(adding unit)的电路示意图，如图16A、图16L及图16M，用于固定连接线加法器的每一单元(A)2011可包括多个加法单元2016经由阶段性的串联及逐级相互耦接，例如图16K中用于固定连接线加法器的每一该单元(A)2011包括如图16L及图16M中经由阶段性的串联及逐级相互耦接的8级的加法单元2016，以将其耦接至区块内交互连接线2015的八个可编程交互连接线361及固定交互连接线364所耦接的第一位输入(A7,A6,A5,A4,A3,A2,A1,A0)与耦接至区块内交互连接线2015的另外八个可编程交互连接线361及固定交互连接线364的第二8位输入(B7,B6,B5,B4,B3,B2,B1,B0)相加而获得耦接至区块内交互连接线2015的另外9个可编程交互连接线361及固定交互连接线364的9位输出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)。如图16L及图16M所示，第一级加法单元2016可将用于固定连接线加法器的每一单元(A)2011的输入A0所耦接的第一输入In1与每一单元(A)2011的输入A0所耦接的第二输入In2相加，同时需考虑来自于上次计算的结果(previous computation result)，即是进位输入(carry-in input)Cin，而其中上次计算的结果(即是，进位输入Cin)，以获得其二输出，其中之一输出Out作为用于固定连接线加法器的每一单元(A)2011的输出S0，而其它的一输出为一进位输出(carry-out Output)Cout耦接至第二级的加法单元2016的一进位输入(carry-in input)Cin，第二级至第七级的每一加法单元2016可将耦接至用于固定连接线加法器的每一单元(A)2011的输入A1,A2,A3,A4,A5及A6其中之一的第一输入In1与耦接至每一单元(A)2011的输入B1,B2,B3,B4,B5及B6其中之一的第二输入In2相加而获得其二输出，并且同时考虑其进位输入(carry-ininput)Cin，此进位输入(carry-in input)Cin来自于前一级(个)第一级至第六级的其中之一加法单元2016的进位输出(carry-out Output)Cout，其中之一输出作为用于固定连接线加法器的每一单元(A)2011的S1,S2,S3,S4,S5及S6输出其中之一，而其它的一输出为一进位输出Cout则耦接至下一级在第二级至第八级的其中之一加法单元2016的进位输入Cin，例如，第七级的加法单元2016可将用于固定连接线加法器中耦接至每一单元(A)2011的输入A6的第一输入In1与耦接至每一单元(A)2011的输入B6的第二输入In2相加而获得其二输出，同时考虑其进位输入Cin，此进位输入Cin来自于第六级的加法单元2016的进位输出Cout，其中之一输出Out作为用于固定连接线加法器的每一单元(A)2011的输出S6，及其它一个输出为一进位输出Cout并且耦接至第八级的加法单元2016的一进位输入Cin。第八级的加法单元2016可将用于固定连接线加法器中耦接至每一单元(A)2011的输入A7的第一输入In1与耦接至每一单元(A)2011的输入B7的第二输入In2相加而获得其二输出，同时考虑其进位输入Cin，此进位输入Cin来自于第七级的加法单元2016的进位输出Cout，其中之一输出Out作为用于固定连接线加法器的每一单元(A)2011的输出S7，及其它一个输出为一进位输出Cout作为用于固定连接线加法器的每一单元(A)2011的进位输出Cout。
如图16L及图16M，第一级至第八级的每一加法单元2016可包括(1)一ExOR闸342用以对其第一输入及第二输入执行互斥或(Exclusive-OR)运算操作而获得其输出，其中第一输入及第二输入分别耦接至第一级至第八级每一加法单元2016的第一输入In1及第二输入In2；(2)一ExOR闸343用以对其第一输入及第二输入执行互斥或(Exclusive-OR)运算操作而获得其输出，该输出作为第一级至第八级的每一该加法单元2016的输出Out，其中第一输入耦接至互斥或门342的输出，第二输入耦接至第一级至第八级的每一该加法单元2016的进位输入Cin；(3)一AND闸344用以对其第一输入及第二输入执行互斥或(Exclusive-OR)运算操作而获得其输出，其中第一输入耦接至第一级至第八级的每一加法单元2016的进位输入Cin，而第二输入耦接至ExOR闸342的输出；(4)一AND闸345用以对其第一输入及第二输入执行互斥或(Exclusive-OR)运算操作而获得其输出，其中第一输入及第二输入分别耦接至第一级至第八级的每一加法单元2016的第二输入In2及第一输入In1；及(5)一或门346用以对其第一输入及第二输入执行”或(OR)”运算操作而获得其输出，此输出作为第一级至第八级的每一加法单元2016的进位输出Cout，其中第一输入耦接至AND闸344的输出，而第二输入耦接至AND闸345的输出。
图16N为本发明实施例一固定连接线乘法器的一单元电路示意图，如图16A及图16N，用于固定连接线多工器的每一单元(M)2012可包括多个级的加法单元2016阶段性的串联及逐级相互耦接，其中每一级的架构如图16M所示，例如，用于固定连接线多工器中如图16K的每一该单元(M)2012包括7个加法单元2016排列成8个(阶)级，每一加法单元2016阶段性的串联及逐级相互耦接，如图16N及图16M所示，将耦接至区块内交互连接线2015的8个可编程交互连接线361及固定交互连接线364的其第一8位输入(X7,X6,X5,X4,X3,X2,X1,X0)coupling to eight of the可编程交互连接线361and固定交互连接线364of the区块内交互连接线2015by its second 8-bit input(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)乘于耦接至另一区块内交互连接线2015的另外8个可编程交互连接线361及固定交互连接线364的其第二8位输入(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)而获得其16位输出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)，其中此6位输出耦接至区块内交互连接线2015的另外16个可编程交互连接线361及固定交互连接线364，如图16N及图16M所示，用于固定连接线多工器的每一单元(M)2012可包括64AND闸347，每一AND闸347用于对其第一输入执行AND运算操作而获得其输出，其中第一输入耦接至用于固定连接线多工器的每一单元(M)2012的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)其中之一，而其第二输入耦接至用于固定连接线多工器的每一单元(M)2012的第二8个输入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)其中之一，更为详细的说明，用于固定连接线多工器的每一单元(M)2012，其64个AND闸347排列设置成8行，其中每一个AND闸347分别具有的第一输入及第二输入，每一第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)及每一第二8个输入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)形成64个组合(8乘8)，在第一行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y0；在第二行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y1；在第三行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y2；在第四行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y3；在第五行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y4；在第六行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y5；在第七行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y6；在第八行的8个AND闸347可对他们第一相对应的输入执行AND运算操作而获得他们相对应的输出，其中第一相对应的输入分别耦接至从左至右排列设置的第一8个输入(X7,X6,X5,X4,X3,X2,X1及X0)，及他们第二相对应的输入耦接至其第二输入Y7；
如图16M及图16N所示，用于固定连接线多工器的每一单元(M)2012，在第一行中其最右边的一AND闸347的输出可作为其输出P0，用于固定连接线多工器的每一该单元(M)2012，在第一行中左边7个加法单元2016的输出可分别耦接至第二级的7个加法单元2016的第一输入In1，用于固定连接线多工器的每一该单元(M)2012，在第二行中右边7个加法单元2016的输出可分别耦接至第二级的7个加法单元2016的第二输入In2。
如图16M及图16N，用于固定连接线多工器的每一该单元(M)2012，第一级的其7个加法单元2016，将他们的第一相对应输入In1与第二相对应输入In2相加而获得他们相对应的输出Out，同时考虑他们相对应且位于逻辑值“0”的进位输入Cin，最右侧的一个输出作为其输出P1，及左侧6个输出可分别耦接至第二级的7个加法单元2016中的右边6个的第一输入In1，及他们的相对应的进位输出Cout分别耦接至第二级的7个加法单元2016的进位输入Cin。用于固定连接线多工器的每一该单元(M)2012，在该第二行中最左侧的AND闸347的输出可耦接至第二级的最左侧的一个加法单元2016的第一输入In1，用于固定连接线多工器的每一该单元(M)2012，在该第三行中右侧7个AND闸347的输出可分别耦接至第二级的7个加法单元2016的第二输入In2。
如图16M及图16N所示，用于固定连接线多工器的每一该单元(M)2012，每一第二级至第六级的其7个加法单元2016，将他们的第一相对应输入In1与第二相对应输入In2相加而获得他们相对应的输出Out，同时考虑他们相对应的进位输入Cin，最右侧的一个输出作为其输出P1-P6其中之一，及左侧6个输出可分别耦接至第三级至第七级中下一级(阶)的7个加法单元2016的右侧6个第一输入In1，以及他们的相对应的进位输出Cout分别耦接至第三级及第七级的下一级(阶)中的7个加法单元2016的进位输入Cin。用于固定连接线多工器的每一该单元(M)2012，在每一该第三行至第七行中最左侧的AND闸347的输出可耦接至第三级及第七级的其中之一级最左侧的一个加法单元2016的第一输入In1，用于固定连接线多工器的每一该单元(M)2012，在每一该第四行至第八行中右侧7个AND闸347的输出可分别耦接至第三级及第七级的其中之一级的7个加法单元2016的第二输入In2。
例如，如图16M及图16N所示，用于固定连接线多工器的每一该单元(M)2012，第二级的7个加法单元2016可将他们的第一相对的输入In1与他们的第二相对应的输入In2相加而获得他们的相对应的输出Out，同时需考虑他们的相对应的进位输入Cin，最右侧的一输出可是其输出P2及左侧6个输出分别耦接至第三级的7个加法单元2016的中右侧的6个第一输入In1，及他们的相对应的进位输出Cout分别耦接至第三级中7个加法单元2016的进位输入Cin。用于固定连接线多工器的每一该单元(M)2012，在第三行中最左侧一AND闸347的输出可耦接至第三级中最左侧一加法单元2016的第一输入In1，用于固定连接线多工器的每一该单元(M)2012，在第四行中右侧7个AND闸347的输出可分别耦接至第三级的7个加法单元2016的第二输入In2。
如图16M及图16N所示，用于固定连接线多工器的每一该单元(M)2012，第七级的7个加法单元2016可将他们的第一相对的输入In1与他们的第二相对应的输入In2相加而获得他们的相对应的输出Out，同时需考虑他们的相对应的进位输入Cin，最右侧的一输出可是其输出P7及左侧6个输出分别耦接至第八级的7个加法单元2016的中右侧的6个第二输入In2，及他们的相对应的进位输出Cout分别耦接至第八级中7个加法单元2016的第一输入In1。用于固定连接线多工器的每一该单元(M)2012，在第八行中最左侧一AND闸347的输出可耦接至第八级中最左侧一加法单元2016的第二输入In2。
如图16M及图16N所示，用于固定连接线多工器的每一该单元(M)2012的第八级中7个加法单元2016中最右侧的一加法单元2016可将其第一输入In1与其第二输入In2相加而获得其输出Out，同时需考虑其位于逻辑值“0”的进位输入Cin，而其输出是作为用于固定连接线多工器的每一该单元(M)2012的输出P8，以及其进位输出Cout耦接至用于固定连接线多工器的每一该单元(M)2012的第八级的7个加法单元2016中第二个最右侧(由左到其最右边的一个)一加法单元2016的进位输入Cin，用于固定连接线多工器的每一该单元(M)2012的第八级的7个加法单元2016中每一第二个最右侧的一个加法单元2016到第二个最左侧的一个加法单元2016，可将其第一输入In1与其第二输入In2相加而获得其输出Out，同时需考虑其相对应的进位输入Cin，此输出作为用于固定连接线多工器的每一该单元(M)2012的输出P9至输出P13其中之一输出，以及其进位输出Cout耦接至用于固定连接线多工器的每一该单元(M)2012的第八级的7个加法单元2016中第三个最右侧一个到最左侧的一个的进位输入Cin，即是左侧至每一第二个最右侧一个到第二个最左侧的一个，用于固定连接线多工器的每一该单元(M)2012的第八级中7个加法单元2016的最左侧的一个加法单元2016可将其第一输入In1与其第二输入In2相加而获得其输出Out，同时需考虑其进位输入Cin，此输出可作为用于固定连接线多工器的每一该单元(M)2012的输出P14，及其进位输出Cout作为输出P15。
用于缓存及缓存器的每一该单元(C/R)2013如图16K所示，其用于暂时的保存及储存(1)用于固定连接线加法器的单元(A)2011的输入及输出，例如如图16L及图16M中的第一级的加法单元的进位输入Cin、其第一8位输入(A7,A6,A5,A4,A3,A2,A1,A0)、第二8位输入(B7,B6,B5,B4,B3,B2,B1,B0)及/或其9位位的输出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)；(2)用于固定连接线多工器的单元(M)2012的输入及输出，例如如图16M及图16N中，其第一8位输入(X7,X6,X5,X4,X3,X2,X1,X0)、第二8位输入(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)及/或其16位输出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)；(3)用于逻辑操作运算的单元(LC)2014的输入及输出，即是其逻辑架构的输出，或其逻辑架构的第二组多工器211的该多个输入的其中之一输入。
专用于可编程交互连接(dedicated programmable-interconnection,DPI)的集成电路(IC)芯片的说明
图17为根据本案的实施例所绘示的专用于可编程交互连接(dedicatedprogrammable-interconnection,DPI)的集成电路(IC)芯片的上视图。请参照图17，专用于可编程交互连接(DPI)的集成电路(IC)芯片410利用较先进的半导体技术世代进行设计及制造，其中可编程交互连接(DPI)的集成电路(IC)芯片410即是专用编程非挥性内存(DPNVM)芯片，例如是先进于或小于或等于30nm、20nm或10nm的制程，由于采用成熟的半导体技术世代，故在追求制造成本极小化的同时，可让芯片尺寸及制造合格率最适化。专用于可编程交互连接(DPI)的集成电路(IC)芯片410的面积介于400mm2至9mm2之间、介于225mm2至9mm2之间、介于144mm2至16mm2之间、介于100mm2至16mm2之间、介于75mm2至16mm2之间或介于50mm2至16mm2之间。应用先进半导体技术世代的专用于可编程交互连接(DPI)的集成电路(IC)芯片410所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
请参见图17，由于专用于可编程交互连接(DPI)的集成电路(IC)芯片410为商品化标准IC芯片，故专用于可编程交互连接(DPI)的集成电路(IC)芯片410仅需减少至少量类型即可，因此采用先进的半导体技术世代制造的专用于可编程交互连接(DPI)的集成电路(IC)芯片410所需的昂贵光罩或光罩组在数量上可以减少，用于一半导体技术世代的光罩组可以减少至3组至20组之间、3组至10组之间或是3组至5组之间，其一次性工程费用(NRE)也会大幅地减少。由于专用于可编程交互连接(DPI)的集成电路(IC)芯片410的类型很少，因此制造过程可以最适化达到非常高的制造芯片产能。再者，可以简化芯片的存货管理，达到高效能及高效率的目标，故可缩短芯片交货时间，是非常具成本效益的。
请参见图17，各种类型的专用于可编程交互连接(DPI)的集成电路(IC)芯片410包括：(1)多个内存矩阵区块423，以阵列的方式排列于其中间区域；(2)多组的交叉点开关379，如图11A、图11B、图11C或图11D所描述的内容，其中每一组在内存矩阵区块423其中一个的周围环绕成一环或多环的样式；以及(3)如图13B所描述的多个小型I/O电路203，其中每一个的输出S_Data_in经由可编程交互连接线361其中一条耦接其中一个如图11A至图11C所绘示的交叉点开关379的节点N23-N26其中一个或是经由可编程交互连接线361其中另一条耦接其中一个如图11D所绘示的交叉点开关379的输入D0-D15其中一个，及输出S_Data_out经由可编程交互连接线361其中另一条耦接至如图11A至图11C中其另一交叉点开关379的节点N23至节点N16其中之一节点，或是经由另一可编程交互连接线361耦接至如图11D中其另一交叉点开关379的输出Dout，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接用于如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9A中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9A中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一；可替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接用于如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9B中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9B中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一。可替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图11A、图11B及图15A一交叉点开关379的其中之一通过/不通过开关258，靠近该通过/不通过开关258的每一该内存矩阵区块423可切换或关闭该通过/不通过开关258的其中之一，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
替代方案，如图17所示，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9A中反相器770的输入Inv_in，经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接用于如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9A中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出，其耦接至如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9A中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接至如图11A、图11B及图15A一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9B中中继器773的输入Rep_in，经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接用于如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9B中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出，其耦接至如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9B中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接至如图11A、图11B及图15A一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)；替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图11C及图15B一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图11A、图11B及图15A一交叉点开关379(靠近每一内存矩阵区块423)的一多工器211的第二组输出SC-4的其中之一输出(即是A0及A1)，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
可替代方案，如图17所示，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9中反相器770的输入Inv_in，经由反相器770将其反相及放大而获得反相器770的输出Inv_out，其耦接用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出，用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9中反相器770的输入Inv_in，以经由反相器770将其反相及放大而获得反相器770的输出，其耦接至用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)；可替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图9中中继器773的输入Rep_in，经由中继器773将其反相及放大而获得中继器773的输出Rep_out，其耦接用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图9中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出，用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图9中中继器773的输入Rep_in，以经由中继器773将其反相及放大而获得中继器773的输出，其耦接至用于如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)。可替代方案，在每个内存矩阵区块423为多个内存单元362，每一内存矩阵区块423可以是(1)如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F中的查找表(LUT)210的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800，其具有输出N0耦接至如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)，该非挥发性内存(NVM)单元600,650,700,760,800的节点N3,N4分别耦接至如图9C中切换架构774的节点F1及F2；(2)如图6E或图6G非挥发性内存(NVM)单元900具有输出M3及输出M12，其耦接至如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)，该非挥发性内存(NVM)单元900的节点M1或M10耦接至如图9C中切换架构774的节点F1，或是其节点M2或M11耦接至如图9C中切换架构774的节点F2；或(3)如图7E、图7G、图7H或图7J非挥发性内存(NVM)单元910具有输出M3、M12、M9或M18，其耦接至如图11D及图15C一交叉点开关379(靠近每一内存矩阵区块423)的第二组多工器211的其中之一输入(即是A0-A3)，该非挥发性内存(NVM)单元910的节点M4,M13,M7或M16耦接至如图9C中切换架构774的节点F1，或是或是其节点M5,M14,M8或M17耦接至如图9C中切换架构774的节点F2。
请参见图17，DPI IC芯片410包括多条芯片内交互连接线(未绘示)，其中每一条可以在相邻两个内存矩阵区块423之间的上方空间延伸，且可以是如图15A至图15C所描述的可编程交互连接线361或是固定交互连接线364。DPI IC芯片410的如图13B所描述的小型I/O电路203其每一个的输出S_Data_in耦接至一或多条的可编程交互连接线361及/或一或多条的固定交互连接线364，其每一个的输入S_Data_out、S_Enable或S_Inhibit耦接至其他一或多条的可编程交互连接线361及/或其他一或多条的固定交互连接线364。
请参见图17，DPI IC芯片410可以包括多个I/O金属接垫372，如图13B所描述的内容，其每一个垂直地设在其中一小型I/O电路203上方，并连接该其中一小型I/O电路203的节点381。在第一频率中，来自如图11A至图11C、图15A及图15B所绘示的交叉点开关379的节点N23-N26其中之一的信号，或是如图11D及图15C所绘示的交叉点开关379的输出Dout，可以经由其中一或多条的可编程交互连接线361传送至其中一小型I/O电路203的小型驱动器374的输入S_Data_out，该其中一小型I/O电路203的小型驱动器374可以放大其输入S_Data_out至垂直地位于该其中一小型I/O电路203的上方的I/O金属接垫372以传送至DPIIC芯片410的外部的电路。在第二频率中，来自DPI IC芯片410的外部的电路的信号可经由该I/O金属接垫372传送至该其中一小型I/O电路203的小型接收器375，该其中一小型I/O电路203的小型接收器375可以放大该信号至其输出S_Data_in，经由其中另一或多条的可编程交互连接线361可以传送至其他的如图11A至图11C、图15A及图15B所绘示的交叉点开关379的节点N23-N26其中之一，或者可以传送至其他的如图11D及图15C所绘示的交叉点开关379的输入D0-D15其中一个。请参见图17，DPI IC芯片410还包括(1)多个电源接垫205，可以经由一或多条的固定交互连接线364施加电源供应电压Vcc至如图15A至图15C所描述之用于交叉点开关379的内存单元362，其中电源供应电压Vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206，可以经由一或多条的固定交互连接线364传送接地参考电压Vss至如图15A至图15C所描述之用于交叉点开关379的内存单元362。
专用于输入/输出(I/O)的芯片的说明
图18为根据本案的实施例所绘示的专用于输入/输出(I/O)的芯片的方块图。请参照图18，专用于输入/输出(I/O)的芯片265包括多个大型I/O电路341(仅绘示其中一个)及多个小型I/O电路203(仅绘示其中一个)。大型I/O电路341可以参考如图13A所叙述的内容，小型I/O电路203可以参考如图5B所叙述的内容。
请参照图13A、图13B及图18，每一大型I/O电路341的大型驱动器274的输入L_Data_out耦接其中一小型I/O电路203的小型接收器375的输出S_Data_in。每一大型I/O电路341的大型接收器275的输出L_Data_in耦接其中一小型I/O电路203的小型驱动器374的输入S_Data_out。当利用信号(L_Enable)致能大型驱动器274且同时利用信号(S_Inhibit)启动小型接收器375时，会利用信号(L_Inhibit)抑制大型接收器275且同时利用信号(S_Enable)禁能小型驱动器374，此时数据可以从小型I/O电路203的I/O金属接垫372依序经过小型接收器375及大型驱动器274传送至大型I/O电路341的I/O接垫272。当利用信号(L_Inhibit)启动大型接收器275且同时利用信号(S_Enable)致能小型驱动器374时，会利用信号(L_Enable)禁能大型驱动器274且同时利用信号(S_Inhibit)抑制小型驱动器374，此时数据可以从大型I/O电路341的I/O接垫272依序经过大型接收器275及小型驱动器374传送至小型I/O电路203的I/O金属接垫372。
逻辑运算驱动器的说明
各种的商品化标准逻辑运算驱动器(亦可称为逻辑运算封装结构、逻辑运算封装驱动器、逻辑运算装置、逻辑运算模块、逻辑运算盘片或逻辑运算盘片驱动器等)介绍如下：
I.第一型的逻辑运算驱动器
图19A为根据本申请案的实施例所绘示的第一型商品化标准逻辑运算驱动器的上视示意图。请参见图19A，商品化标准逻辑运算驱动器300可以封装有多个如图16A至图16J所描述的商品化标准商业化标准FPGA IC芯片200、一或多个的动态随机内存(DRAM集成电路(IC)芯片321及一专用控制芯片260，排列成阵列的形式，其中专用控制芯片260由商品化标准商业化标准FPGA IC芯片200及DRAM IC芯片321所包围环绕，且可以位于DRAM IC芯片321之间及/或商品化标准商业化标准FPGA IC芯片200之间。位于商品化标准逻辑运算驱动器300的右侧中间的DRAM IC芯片321可以设于位于商品化标准逻辑运算驱动器300的右侧上面及右侧下面的二商品化标准商业化标准FPGA IC芯片200之间。位于商品化标准逻辑运算驱动器300的左侧中间一DRAM IC芯片321可配置设置在商品化标准逻辑运算驱动器300的左侧上面及商品化标准逻辑运算驱动器300的左侧下面的二商品化标准商业化标准FPGAIC芯片200之间。商品化标准商业化标准FPGA IC芯片200其中数个可以在商品化标准逻辑运算驱动器300的上侧排列成一条线。商品化标准商业化标准FPGA IC芯片200其中数个可以在商品化标准逻辑运算驱动器300的下侧排列成一条线。
请参见图19A，商品化标准逻辑运算驱动器300可以包括多条芯片间(INTER-CHIP)交互连接线371，其中每一条可以在商品化标准商业化标准FPGA IC芯片200、DRAM IC芯片321及专用控制芯片260其中相邻的两个之间的上方空间中延伸。商品化标准逻辑运算驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸的一束芯片间(INTER-CHIP)交互连接线371及水平延伸的一束芯片间(INTER-CHIP)交互连接线371的交叉点处，每一DPI IC芯片410的周围角落处设有商品化标准商业化标准FPGA IC芯片200、DRAM IC芯片321及专用控制芯片260其中四个。举例而言，位于专用控制芯片260的左上角处的第一个DPI IC芯片410与位于该第一个DPI IC芯片410左上角处的第一个商品化标准商业化标准FPGA IC芯片200之间的最短距离即为第一个商品化标准商业化标准FPGA IC芯片200的右下角与第一个DPIIC芯片410的左上角之间的距离；第一个DPI IC芯片410与位于该第一个DPI IC芯片410右上角处的第二个商品化标准商业化标准FPGA IC芯片200之间的最短距离即为第二个商品化标准商业化标准FPGA IC芯片200的左下角与第一个DPI IC芯片410的右上角之间的距离；第一个DPI IC芯片410与位于该第一个DPI IC芯片410左下角处的DRAM IC芯片321之间的最短距离即为DRAM IC芯片321的右上角与第一个DPI IC芯片410的左下角之间的距离；第一个DPI IC芯片410与位于该第一个DPI IC芯片410右下角处的专用控制芯片260之间的最短距离即为专用控制芯片260的左上角与第一个DPI IC芯片410的右下角之间的距离。
请参见图19A，每一芯片间(INTER-CHIP)交互连接线371可以是如图15A至图15F及所描述的可编程交互连接线361或固定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线的说明”。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与DPI IC芯片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的固定交互连接线364之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与DPI IC芯片410的芯片内交互连接线的固定交互连接线364之间进行。
请参见图19A，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的DPI IC芯片410，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321，芯片间(INTER-CHIP)交互连接线371的一或多个可编程交互连接线361或一或多个固定交互连接线364可耦接来自于每一标准商业化商业化标准FPGA IC芯片200至其它的标准商业化商业化标准FPGA IC芯片200，使每一标准商业化商业化标准FPGA IC芯片200相互连接。
每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321，每一个的DPIIC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片410。每一个的DRAM IC芯片321可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260。每一个的DRAM IC芯片321可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DRAM IC芯片321。
因此，请参见图19A，第一个的商品化标准商业化标准FPGA IC芯片200的第一个的可编程逻辑区块(LB)201可以是如图14A或图14H所描述的内容，其输出Dout可以经由其中一个的DPI IC芯片410的交叉点开关379传送至第二个的商品化标准商业化标准FPGA IC芯片200的第二个的可编程逻辑区块(LB)201的输入A0-A3其中一个。据此，第一个的可编程逻辑区块(LB)201的输出Dout传送至第二个的可编程逻辑区块(LB)201的输入A0-A3其中一个的过程依序地经过(1)第一个的商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361、(2)第一组的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361、(3)该其中一个的DPI IC芯片410的第一组的芯片内交互连接线的可编程交互连接线361、(4)该其中一个的DPI IC芯片410的交叉点开关379、(5)该其中一个的DPIIC芯片410的第二组的芯片内交互连接线的可编程交互连接线361、(6)第二组的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361、以及(2)第二个的商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361。
或者，请参见图19A，其中一个的商品化标准商业化标准FPGA IC芯片200的第一个的可编程逻辑区块(LB)201可以是如图14A或图14H所描述的内容，其输出Dout可以经由其中一个的DPI IC芯片410的交叉点开关379传送至该其中一个的商品化标准商业化标准FPGA IC芯片200的第二个的可编程逻辑区块(LB)201的输入A0-A3其中一个。据此，第一个的可编程逻辑区块(LB)201的输出Dout传送至第二个的可编程逻辑区块(LB)201的输入A0-A3其中一个的过程依序地经过(1)该其中一个的商品化标准商业化标准FPGA IC芯片200的第一组的芯片内交互连接线502的可编程交互连接线361、(2)第一组的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361、(3)该其中一个的DPI IC芯片410的第一组的芯片内交互连接线的可编程交互连接线361、(4)该其中一个的DPI IC芯片410的交叉点开关379、(5)该其中一个的DPI IC芯片410的第二组的芯片内交互连接线的可编程交互连接线361、(6)第二组的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361、以及(7)该其中一个的商品化标准商业化标准FPGA IC芯片200的第二组的芯片内交互连接线502的可编程交互连接线361。
请参见图19A，商品化标准逻辑运算驱动器300可以包括多个专用I/O芯片265，位于商品化标准逻辑运算驱动器300的周围区域，其环绕商品化标准逻辑运算驱动器300的中间区域，其中商品化标准逻辑运算驱动器300的中间区域容置有商品化标准商业化标准FPGA IC芯片200、DRAM IC芯片321、专用控制芯片260及DPI IC芯片410。每一个的商品化标准商业化标准FPGA IC芯片200可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，其中之一DRAM IC芯片321可以经由芯片间(INTER-CHIP)交互连接线371的一或多条可编程交互连接线361及一或多条固定交互连接线364耦接至全部的专用I/O芯片265，专用控制芯片260可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。每一专用I/O芯片265可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的专用I/O芯片265。
请参见图19A，每一个的商品化标准商业化标准FPGA IC芯片200可以参考如图16A至图16J所公开的内容，而每一个的DPI IC芯片410可以参考如图17所公开的内容。
请参见图19A，每一个专用I/O芯片265及专用控制芯片260可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程。在相同的商品化标准逻辑运算驱动器300中，每一个专用I/O芯片265及专用控制芯片260所采用的半导体技术世代可以是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。
请参见图19A，每一个专用I/O芯片265及专用控制芯片260所使用的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOIMOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的晶体管或半导体组件可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的晶体管或半导体组件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)。
如图19A所示，商品化标准逻辑运算驱动器300可包括用于处理及/或计算的高速存取数据功用的一或多个高速DRAM IC芯片321，每一DRAM IC芯片321所使用的制造技术或节点先进于或小于40nm，例如是40nm、30nm、20nm、15nm或10nm。每一DRAM IC芯片321的密度(density)大于或等于64M(Mb)、128Mb、256Mb、1Gb、4Gb、8Gb、16Gb、32Gb、128Gb、256Gb或512Gb。需要处理或计算的资料可从储存在DRAM IC芯片321内的数据取得或存取，而来自于标准商业化商业化标准FPGA IC芯片200的处理或计算产生的结果数据可储存在DRAM IC芯片321。
请参见图19A，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的电源供应电压Vcc可以是大于或等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、1.8V、1.5V或1V。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的电源供应电压Vcc可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的电源供应电压Vcc可以是4V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc可以是1.5V；或者，封装在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的电源供应电压Vcc可以是2.5V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc可以是0.75V。
请参见图19A，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用于每一个的商品化标准商业化标准FPGAIC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度小于或等于4.5nm、4nm、3nm或2nm。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度可以是10nm，而用于每一个的商品化标准商业化标准FPGAIC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度可以是3nm；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用控制芯片260的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度可以是7.5nm，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度可以是2nm。
请参见图19A，在商品化标准逻辑运算驱动器300中，专用I/O芯片265可以是多芯片封装的形式，每一个的专用I/O芯片265包括如图18所公开的电路，亦即具有多个大型I/O电路341及I/O接垫272，如图13A及图18所公开的内容，供商品化标准逻辑运算驱动器300用于一或多个(2个、3个、4个或多于4个)的通用串行总线(USB)端口、一或多个IEEE 1394端口、一或多个以太网络端口、一或多个HDMI端口、一或多个VGA端口、一或多个音源连接端或串行端口(例如RS-232或通讯(COM)端口)、无线收发I/O端口及/或蓝芽收发器I/O端口等。每一个的专用I/O芯片265可以包括多个大型I/O电路341及I/O接垫272，如图13A及图18所公开的内容，供商品化标准逻辑运算驱动器300用于串行高级技术附件(SATA)端口或外部连结(PCIe)端口，以链接一内存驱动器。
请参见图19A，商品化标准商业化标准FPGA IC芯片200可以具有如下所述的标准规格或特性：(1)每一个的商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201的数目可以是大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(2)每一个的商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201其中每一个的输入的数目可以是大于或等于4、8、16、32、64、128或256；(3)施加至每一个的商品化标准商业化标准FPGA IC芯片200的电源接垫205的电源供应电压(Vcc)可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、1.8V、1.5V或1V；(4)所有商品化标准商业化标准FPGA IC芯片200的I/O金属接垫372具有相同的布局及数目，且在所有商品化标准商业化标准FPGA IC芯片200的相同相对位置上的I/O金属接垫372具有相同的功能。
II.第二型的逻辑运算驱动器
图19B为根据本案的实施例所绘示的第二型商品化标准逻辑运算驱动器的上视示意图。请参见图19B，专用控制芯片260与专用I/O芯片265的功能可以结合至一专用专用控制及I/O芯片266中，亦即为专用控制及I/O芯片，用以执行上述专用控制芯片260的功能与专用I/O芯片265的功能，故专用专用控制及I/O芯片266具有如图18所绘示的电路结构。如图19A所绘示的专用控制芯片260可以由专用专用控制及I/O芯片266取代，设在专用控制芯片260所放置的位置，如图19B所示。针对绘示于图19A及图19B中的相同标号所指示的组件，绘示于图19B中的该组件可以参考该组件于图19A中的说明。
针对线路的连接而言，请参见图19B，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用专用控制及I/O芯片266，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用专用控制及I/O芯片266，专用专用控制及I/O芯片266可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，且专用专用控制及I/O芯片266可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。
请参见图19B，每一个专用I/O芯片265及专用专用控制及I/O芯片266可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程。在相同的商品化标准逻辑运算驱动器300中，每一个专用I/O芯片265及专用专用控制及I/O芯片266所采用的半导体技术世代可以是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。
请参见图19B，每一个专用I/O芯片265及专用专用控制及I/O芯片266所使用的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOIMOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的晶体管或半导体组件可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的晶体管或半导体组件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)。
请参见图19B，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的电源供应电压Vcc可以是大于或等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPIIC芯片410的电源供应电压Vcc可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、1.8V、1.5V或1V。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的电源供应电压Vcc可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的电源供应电压Vcc可以是4V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc可以是1.5V；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的电源供应电压Vcc可以是2.5V，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的电源供应电压Vcc可以是0.75V。
请参见图19B，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度小于等于4.5nm、4nm、3nm或2nm。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度可以是10nm，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度可以是3nm；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及专用专用控制及I/O芯片266的半导体组件的场效晶体管(FET)的闸极氧化物的物理厚度可以是7.5nm，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的场效晶体管(FET)的闸极氧化物的物理厚度可以是2nm。
III.第三型的逻辑运算驱动器
图19C为根据本申请案的实施例所绘示的第三型商品化标准逻辑运算驱动器的上视示意图。如图19C所绘示的结构类似如图19A所绘示的结构，不同处在于创新的专用集成电路(ASIC)或客户自有工具(COT)芯片402(以下简写为IAC芯片)还可以设在商品化标准逻辑运算驱动器300中。针对绘示于图19A及图19C中的相同标号所指示的组件，绘示于图19C中的该组件可以参考该组件于图19A中的说明。
请参见图19C，IAC芯片402可包括智财(IP)电路、专用电路、逻辑电路、混合型信号电路、射频电路、传送器电路、接收器电路及/或收发器电路等。每一个专用I/O芯片265、专用控制芯片260及IAC芯片402可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程。或者，先进的半导体技术世代亦可以用于制造IAC芯片402，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造IAC芯片402。在相同的商品化标准逻辑运算驱动器300中，每一个专用I/O芯片265、专用控制芯片260及IAC芯片402所采用的半导体技术世代可以是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。IAC芯片402所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265、专用控制芯片260及IAC芯片402的晶体管或半导体组件可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265、专用控制芯片260及IAC芯片402的晶体管或半导体组件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265、专用控制芯片260及IAC芯片402的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)。
在本实施例中，由于IAC芯片402可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程，因此其一次性工程费用(NRE)会少于传统利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)所设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片。举例而言，利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片所需的一次性工程费用(NRE)可能会超过5百万美金、一千万美金、两千万美金或甚至超过5千万美金或1亿美金。在16nm技术世代时，用于专用集成电路(ASIC)或客户自有工具(COT)芯片所需的光罩组的成本会超过2百万美金、5百万美金或1千万美金，然而若是利用本实施例的第三型商品化标准逻辑运算驱动器300，则可以配设有利用较旧半导体世代所制造的IAC芯片402，即可达成相同或类似的创新或应用，故其一次性工程费用(NRE)可以减少至少于一千万美金、7百万美金、5百万美金、3百万美金或1百万美金。相较于现今或传统的专用集成电路(ASIC)或客户自有工具(COT)芯片的实现，在第三型商品化标准逻辑运算驱动器300中达成相同或类似创新或应用所需的IAC芯片402的一次性工程费用(NRE)可以少超过2倍、5倍、10倍、20倍或30倍。
针对线路的连接而言，请参见图19C，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至IAC芯片402，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至IAC芯片402，IAC芯片402可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，IAC芯片402可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，且IAC芯片402可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。
IV.第四型的逻辑运算驱动器
图19D为根据本案的实施例所绘示的第四型商品化标准逻辑运算驱动器的上视示意图。请参见图19D，专用控制芯片260与IAC芯片402的功能可以结合至一DCIAC芯片267中，亦即为专用控制及IAC芯片(以下简写为DCIAC芯片)，用以执行上述专用控制芯片260的功能与IAC芯片402的功能。如图19D所绘示的结构类似如图19A所绘示的结构，不同处在于DCIAC芯片267还可以设在商品化标准逻辑运算驱动器300中。如图19A所绘示的专用控制芯片260可以由DCIAC芯片267取代，设在专用控制芯片260所放置的位置，如图19D所示。针对绘示于图19A及图19D中的相同标号所指示的组件，绘示于图19D中的该组件可以参考该组件于图19A中的说明。DCIAC芯片267可包括控制电路、智财(IP)电路、专用电路、逻辑电路、混合型信号电路、射频电路、传送器电路、接收器电路及/或收发器电路等。
请参见图19D，每一个专用I/O芯片265及DCIAC芯片267可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程。或者，先进的半导体技术世代亦可以用于制造DCIAC芯片267，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造DCIAC芯片267。在相同的商品化标准逻辑运算驱动器300中，每一个专用I/O芯片265及DCIAC芯片267所采用的半导体技术世代可以是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。DCIAC芯片267所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCIAC芯片267的晶体管或半导体组件可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCIAC芯片267的晶体管或半导体组件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCIAC芯片267的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)。
在本实施例中，由于DCIAC芯片267可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程，因此其一次性工程费用(NRE)会少于传统利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)所设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片。举例而言，利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片所需的一次性工程费用(NRE)可能会超过5百万美金、一千万美金、两千万美金或甚至超过5千万美金或1亿美金。在16nm技术世代时，用于专用集成电路(ASIC)或客户自有工具(COT)芯片所需的光罩组的成本会超过2百万美金、5百万美金或1千万美金，然而若是利用本实施例的第四型商品化标准逻辑运算驱动器300，则可以配设有利用较旧半导体世代所制造的DCIAC芯片267，即可达成相同或类似的创新或应用，故其一次性工程费用(NRE)可以减少至少于一千万美金、7百万美金、5百万美金、3百万美金或1百万美金。相较于现今或传统的专用集成电路(ASIC)或客户自有工具(COT)芯片的实现，在第四型商品化标准逻辑运算驱动器300中达成相同或类似创新或应用所需的DCIAC芯片267的一次性工程费用(NRE)可以少超过2倍、5倍、10倍、20倍或30倍。
针对线路的连接而言，请参见图19D，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至DCIAC芯片267，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至DCIAC芯片267，DCIAC芯片267可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，且DCIAC芯片267可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。
V.第五型的逻辑运算驱动器
图19E为根据本案的实施例所绘示的第五型商品化标准逻辑运算驱动器的上视示意图。请参见图19E，如图19C所绘示的专用控制芯片260、专用I/O芯片265与IAC芯片402的功能可以结合至一单一芯片268中，亦即为专用控制、专用IO及IAC芯片(以下简写为DCDI/OIAC芯片)，用以执行上述专用控制芯片260的功能、专用I/O芯片265的功能与IAC芯片402的功能。如图19E所绘示的结构类似如图19A所绘示的结构，不同处在于DCDI/OIAC芯片268还可以设在商品化标准逻辑运算驱动器300中。如图19A所绘示的专用控制芯片260可以由DCDI/OIAC芯片268取代，设在专用控制芯片260所放置的位置，如图19E所示。针对绘示于图19A及图19E中的相同标号所指示的组件，绘示于图19E中的该组件可以参考该组件于图19A中的说明。DCDI/OIAC芯片268具有如图18所绘示的电路结构，且DCDI/OIAC芯片268可包括控制电路、智财(IP)电路、专用电路、逻辑电路、混合型信号电路、射频电路、传送器电路、接收器电路及/或收发器电路等。
请参见图19E，每一个专用I/O芯片265及DCDI/OIAC芯片268可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程。或者，先进的半导体技术世代亦可以用于制造DCDI/OIAC芯片268，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造DCDI/OIAC芯片268。在相同的商品化标准逻辑运算驱动器300中，每一个专用I/O芯片265及DCDI/OIAC芯片268所采用的半导体技术世代可以是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。DCDI/OIAC芯片268所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCDI/OIAC芯片268的晶体管或半导体组件可以是不同于用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件。举例而言，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCDI/OIAC芯片268的晶体管或半导体组件可以是传统的金属氧化物半导体的场效晶体管，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)；或者，在相同的商品化标准逻辑运算驱动器300中，用于每一个专用I/O芯片265及DCDI/OIAC芯片268的晶体管或半导体组件可以是全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)，而用于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)。
在本实施例中，由于DCDI/OIAC芯片268可以利用较旧或较成熟的半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm的制程，因此其一次性工程费用(NRE)会少于传统利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)所设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片。举例而言，利用先进半导体技术世代(例如是先进于或是小于或等于30nm、20nm或10nm)设计或制造的专用集成电路(ASIC)或客户自有工具(COT)芯片所需的一次性工程费用(NRE)可能会超过5百万美金、一千万美金、两千万美金或甚至超过5千万美金或1亿美金。在16nm技术世代时，用于专用集成电路(ASIC)或客户自有工具(COT)芯片所需的光罩组的成本会超过2百万美金、5百万美金或1千万美金，然而若是利用本实施例的第五型商品化标准逻辑运算驱动器300，则可以配设有利用较旧半导体世代所制造的DCDI/OIAC芯片268，即可达成相同或类似的创新或应用，故其一次性工程费用(NRE)可以减少至少于一千万美金、7百万美金、5百万美金、3百万美金或1百万美金。相较于现今或传统的专用集成电路(ASIC)或客户自有工具(COT)芯片的实现，在第五型商品化标准逻辑运算驱动器300中达成相同或类似创新或应用所需的DCDI/OIAC芯片268的一次性工程费用(NRE)可以少超过2倍、5倍、10倍、20倍或30倍。
针对线路的连接而言，请参见图19E，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至DCDI/OIAC芯片268，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至DCDI/OIAC芯片268，DCDI/OIAC芯片268可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，且DCDI/OIAC芯片268可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。
VI.第六型的逻辑运算驱动器
图19F及图19G为根据本申请案的实施例所绘示的第六型商品化标准逻辑运算驱动器的上视示意图。请参见图19F及图19G，如图19A至图19E所绘示的商品化标准逻辑运算驱动器300还可以包括一处理及/或计算(PC)集成电路(IC)芯片269(后文中称为PCIC芯片)，例如是中央处理器(CPU)芯片、图像处理器(GPU)芯片、数字信号处理(DSP)芯片、张量处理器(TPU)芯片或应用处理器(APU)芯片。应用处理器(APU)芯片可以(1)结合中央处理器(CPU)及数字信号处理(DSP)单元以进行相互运作；(2)结合中央处理器(CPU)及图像处理器(GPU)以进行相互运作；(3)结合图像处理器(GPU)及数字信号处理(DSP)单元以进行相互运作；或是(4)结合中央处理器(CPU)、图像处理器(GPU)及数字信号处理(DSP)单元以进行相互运作。如图19F所绘示的结构类似如图19A、图19B、图19D及图19E所绘示的结构，不同处在于PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，靠近如图19A所绘示的结构中的专用控制芯片260、靠近如图19B所绘示的结构中的专用控制及I/O芯片266、靠近如图19D所绘示的结构中的DCIAC芯片267或靠近如图19E所绘示的结构中的DCDI/OIAC芯片268。如图19G所绘示的结构类似如图19C所绘示的结构，不同处在于PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，且设在靠近专用控制芯片260的位置。针对绘示于图19A、图19B、图19D、图19E及图19F中的相同标号所指示的组件，绘示于图19F中的该组件可以参考该组件于图19A、图19B、图19D及图19E中的说明。针对绘示于图19A、图19C及图19G中的相同标号所指示的组件，绘示于图19G中的该组件可以参考该组件于图19A及图19C中的说明。
请参见图19F及图19G，在垂直延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间与在水平延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间存在一中心区域，在该中心区域内设有PCIC芯片269及其中一个的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。针对线路的连接而言，请参见图19F及图19G，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片269，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片269，PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用I/O芯片265，PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，且PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。此外，PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至如图19G所绘示的IAC芯片402。先进的半导体技术世代可以用于制造PCIC芯片269，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造PCIC芯片269。PCIC芯片269所采用的半导体技术世代可以是相同于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代，或是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代。PCIC芯片269所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOIMOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
VII.第七型的逻辑运算驱动器
图19H及图19I为根据本申请案的实施例所绘示的第七型商品化标准逻辑运算驱动器的上视示意图。请参见图19H及图19I，如图19A至图19E所绘示的商品化标准逻辑运算驱动器300还可以包括两个PCIC芯片269，例如是从中央处理器(CPU)芯片、图像处理器(GPU)芯片、数字信号处理(DSP)芯片及张量处理器(TPU)芯片的组合中选出其中两个。举例而言，(1)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，而另一个的PCIC芯片269可以是图像处理器(GPU)芯片；(2)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，而另一个的PCIC芯片269可以是数字信号处理(DSP)芯片；(3)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，而另一个的PCIC芯片269可以是张量处理器(TPU)芯片；(4)其中一个的PCIC芯片269可以是图像处理器(GPU)芯片，而另一个的PCIC芯片269可以是数字信号处理(DSP)芯片；(5)其中一个的PCIC芯片269可以是图像处理器(GPU)芯片，而另一个的PCIC芯片269可以是张量处理器(TPU)芯片；(6)其中一个的PCIC芯片269可以是数字信号处理(DSP)芯片，而另一个的PCIC芯片269可以是张量处理器(TPU)芯片。如图19H所绘示的结构类似如图19A、图19B、图19D及图19E所绘示的结构，不同处在于两个PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，靠近如图19A所绘示的结构中的专用控制芯片260、靠近如图19B所绘示的结构中的专用控制及I/O芯片266、靠近如图19D所绘示的结构中的DCIAC芯片267或靠近如图19E所绘示的结构中的DCDI/OIAC芯片268。如图19I所绘示的结构类似如图19C所绘示的结构，不同处在于两个PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，且设在靠近专用控制芯片260的位置。针对绘示于图19A、图19B、图19D、图19E及图19H中的相同标号所指示的组件，绘示于图19H中的该组件可以参考该组件于图19A、图19B、图19D及图19E中的说明。针对绘示于图19A、图19C及图19I中的相同标号所指示的组件，绘示于图19I中的该组件可以参考该组件于图19A及图19C中的说明。
请参见图19H及图19I，在垂直延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间与在水平延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间存在一中心区域，在该中心区域内设有两个PCIC芯片269及其中一个的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。针对线路的连接而言，请参见图19H及图19I，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361及固定交互连接线364耦接至全部的PCIC芯片269，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个PCIC芯片269。此外，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。其中之一PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321。每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的PCIC芯片269。每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至如图19G所示的IAC芯片402。先进的半导体技术世代可以用于制造PCIC芯片269，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造PCIC芯片269。PCIC芯片269所采用的半导体技术世代可以是相同于每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代，或是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代。PCIC芯片269所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOIMOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
VIII.第八型的逻辑运算驱动器
图19J及图19K为根据本申请案的实施例所绘示的第八型商品化标准逻辑运算驱动器的上视示意图。请参见图19J及图19K，如图19A至图19E所绘示的商品化标准逻辑运算驱动器300还可以包括三个PCIC芯片269，例如是从中央处理器(CPU)芯片、图像处理器(GPU)芯片、数字信号处理(DSP)芯片及张量处理器(TPU)芯片的组合中选出其中三个。举例而言，(1)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，另一个的PCIC芯片269可以是图像处理器(GPU)芯片，而最后一个的PCIC芯片269可以是数字信号处理(DSP)芯片；(2)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，另一个的PCIC芯片269可以是图像处理器(GPU)芯片，而最后一个的PCIC芯片269可以是张量处理器(TPU)芯片；(3)其中一个的PCIC芯片269可以是中央处理器(CPU)芯片，另一个的PCIC芯片269可以是数字信号处理(DSP)芯片，而最后一个的PCIC芯片269可以是张量处理器(TPU)芯片；(4)其中一个的PCIC芯片269可以是图像处理器(GPU)芯片，另一个的PCIC芯片269可以是数字信号处理(DSP)芯片，而最后一个的PCIC芯片269可以是张量处理器(TPU)芯片。如图19J所绘示的结构类似如图19A、图19B、图19D及图19E所绘示的结构，不同处在于三个PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，靠近如图19A所绘示的结构中的专用控制芯片260、靠近如图19B所绘示的结构中的专用控制及I/O芯片266、靠近如图19D所绘示的结构中的DCIAC芯片267或靠近如图19E所绘示的结构中的DCDI/OIAC芯片268。如图19K所绘示的结构类似如图19C所绘示的结构，不同处在于三个PCIC芯片269还可以设在商品化标准逻辑运算驱动器300中，且设在靠近专用控制芯片260的位置。针对绘示于图19A、图19B、图19D、图19E及图19J中的相同标号所指示的组件，绘示于图19J中的该组件可以参考该组件于图19A、图19B、图19D及图19E中的说明。针对绘示于图19A、图19C及图19K中的相同标号所指示的组件，绘示于图19K中的该组件可以参考该组件于图19A及图19C中的说明。
请参见图19J及图19K，在垂直延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间与在水平延伸的相邻两束的芯片间(INTER-CHIP)交互连接线371之间存在一中心区域，在该中心区域内设有三个PCIC芯片269及其中一个的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。针对线路的连接而言，请参见图19J及图19K，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片269，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片269，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个DRAM IC芯片321，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其他两个的PCIC芯片269。此外，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至如图19G所绘示的IAC芯片402。先进的半导体技术世代可以用于制造PCIC芯片269，例如是利用先进于或小于或等于40nm、20nm或10nm的半导体技术世代来制造PCIC芯片269。PCIC芯片269所采用的半导体技术世代可以是相同于每一个的商品化标准商业化标准FPGAIC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代，或是比每一个的商品化标准商业化标准FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代。PCIC芯片269所使用的晶体管或半导体组件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅的鳍式场效晶体管(FINFET SOI)、全空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(FDSOI MOSFET)、半空乏型的绝缘层上长硅的金属氧化物半导体的场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体的场效晶体管。
IX.第九型的逻辑运算驱动器
图19L为根据本案的实施例所绘示的第九型商品化标准逻辑运算驱动器的上视示意图。针对绘示于图19A至图19L中的相同标号所指示的组件，绘示于图19L中的该组件可以参考该组件于图19A至图19K中的说明。请参见图19L，第九型商品化标准逻辑运算驱动器300可以封装有一或多个的PCIC芯片269、如图16A至图16J所描述的一或多个的商品化标准商业化标准FPGA IC芯片200、一或多个的非挥发性内存IC芯片250、一或多个的挥发性(VM)集成电路(IC)芯片324、一或多个的高速高带宽的内存(HBM)集成电路(IC)芯片251及专用控制芯片260，设置成阵列的形式，其中PCIC芯片269、商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、挥发性内存(VM)IC芯片324及HBM IC芯片251可以围绕着设在中间区域的专用控制芯片260设置。PCIC芯片269的组合可以包括(1)多个GPU芯片，例如是2个、3个、4个或超过4个的GPU芯片；(2)一或多个的CPU芯片及/或一或多个的GPU芯片；(3)一或多个的CPU芯片及/或一或多个的DSP芯片；(4)一或多个的CPU芯片、一或多个的GPU芯片及/或一或多个的DSP芯片；(5)一或多个的CPU芯片及/或一或多个的TPU芯片；或是(6)一或多个的CPU芯片、一或多个的DSP芯片及/或一或多个的TPU芯片。HBM IC芯片251可以是高速高带宽的动态随机存取内存(DRAM)芯片、高速高带宽的静态随机存取内存(SRAM)芯片、高速及高带宽NVM芯片、高速及高带宽磁阻式随机存取内存(MRAM)芯片或高速及高带宽电阻式随机存取内存(RRAM)芯片。PCIC芯片269及商品化标准商业化标准FPGA IC芯片200可以与HBM IC芯片251配合运作，进行高速及高带宽的平行处理及/或平行运算。PCIC芯片269及标准商业化商业化标准FPGA IC芯片200可与HBM IC芯片251一起运算操作，用于高速及高带宽的平行处理及/或平行运算。
请参见图19L，商品化标准逻辑运算驱动器300可以包括芯片间(INTER-CHIP)交互连接线371可以在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、挥发性内存(VM)IC芯片324、专用控制芯片260、PCIC芯片269及HBM IC芯片251其中相邻的两个之间。商品化标准逻辑运算驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸的一束芯片间(INTER-CHIP)交互连接线371及水平延伸的一束芯片间(INTER-CHIP)交互连接线371的交叉点处。每一DPI IC芯片410设在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、挥发性内存(VM)IC芯片324、专用控制芯片260、PCIC芯片269及HBM IC芯片251其中四个的周围及该其中四个的角落处。每一芯片间(INTER-CHIP)交互连接线371可以是如图7A至图7C及所描述的可编程交互连接线361或固定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线的说明”。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与DPI IC芯片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的固定交互连接线364之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与DPI IC芯片410的芯片内交互连接线的固定交互连接线364之间进行。
请参见图19L，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的DPI IC芯片410，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的非挥发性内存IC芯片250，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至VM IC芯片324，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片269，商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至非挥发性内存IC芯片250，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至VMIC芯片324。每一个的DPIIC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片269。每一个DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至HBM IC芯片251，每一个DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片410，每一个PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至HBM IC芯片251，而在每一该PCIC芯片269与该HBM IC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至非挥发性内存IC芯片250，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至挥发性内存(VM)IC芯片324，非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至挥发性内存(VM)IC芯片324，非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至HBM IC芯片251，挥发性内存(VM)IC芯片324可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，挥发性内存(VM)IC芯片324可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至HBM IC芯片251，HBM IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的PCIC芯片269可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其他全部的PCIC芯片269。
请参见图19L，商品化标准逻辑运算驱动器300可以包括多个专用I/O芯片265，位于商品化标准逻辑运算驱动器300的周围区域，其环绕商品化标准逻辑运算驱动器300的中间区域，其中商品化标准逻辑运算驱动器300的中间区域容置有商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、挥发性内存(VM)IC芯片324、专用控制芯片260、PCIC芯片269、HBM IC芯片251及DPI IC芯片410。每一个的商品化标准商业化标准FPGA IC芯片200可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，非挥发性内存IC芯片250可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，挥发性内存(VM)IC芯片324可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的PCIC芯片269可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，专用控制芯片260可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一PCIC芯片269可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，HBM IC芯片251可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。每一专用I/O芯片265可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的专用I/O芯片265。
请参见图19L，每一个的商品化标准商业化标准FPGA IC芯片200可以参考如图16A至图16J所公开的内容，而每一个的DPI IC芯片410可以参考如图17所公开的内容。此外，商品化标准商业化标准FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260还可以参考如图19A所公开的内容。
举例而言，请参见图19L，在商品化标准逻辑运算驱动器300中全部的PCIC芯片269可以是多个GPU芯片，例如是2个、3个、4个或超过4个的GPU芯片，而HBM IC芯片251可以全部是高速高带宽的动态随机存取内存(DRAM)芯片、全部是高速高带宽的静态随机存取内存(SRAM)芯片、全部是磁阻式随机存取内存(MRAM)芯片或全部是电阻式随机存取内存(RRAM)芯片，而在其中一个例如是GPU芯片的PCIC芯片269与HBM IC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K。
举例而言，请参见图19L，在商品化标准逻辑运算驱动器300中全部的PCIC芯片269可以是多个TPU芯片，例如是2个、3个、4个或超过4个的TPU芯片，而HBM IC芯片251可以是高速高带宽的动态随机存取内存(DRAM)芯片、高速高带宽的静态随机存取内存(SRAM)芯片、磁阻式随机存取内存(MRAM)芯片或电阻式随机存取内存(RRAM)芯片，而在其中一个例如是TPU芯片的PCIC芯片269与HBM IC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K。
如图19L所示，非挥发性内存IC芯片250可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(triple Level cellsTLC))。3D NAND结构可包括多个NAND记忆单元的堆栈层(或级)，例如大于或等于4、8、16、32或72个NAND记忆单元的堆栈层。每一商品化标准逻辑运算驱动器300可具有一标准非挥发性内存密度、容量或尺寸，其大于或等于64MB、512MB、1GB、4GB、16GB、64GB、128GB、256GB或512GB，其中”B”为字节(bytes)，每一字节有8位(bits)。
X.第十型的逻辑运算驱动器
图19M为根据本案的实施例所绘示的第十型商品化标准逻辑运算驱动器的上视示意图。针对绘示于图19A至图19M中的相同标号所指示的组件，绘示于图19M中的该组件可以参考该组件于图19A至图19L中的说明。请参见图19M，第十型商品化标准逻辑运算驱动器300封装有如上所述的PCIC芯片269，例如是多个的PCIC芯片(例如是GPU)269a及一个的PCIC芯片(例如是CPU)269b。另外，商品化标准逻辑运算驱动器300还封装有多个的HBM IC芯片251，其每一个相邻于其中一个的PCIC芯片(例如是GPU)269a，用于与该其中一个的PCIC芯片(例如是GPU)269a进行高速与高带宽的数据传输。在商品化标准逻辑运算驱动器300中，每一个的HBM IC芯片251可以是高速高带宽的动态随机存取内存(DRAM)芯片、高速高带宽的静态随机存取内存(SRAM)芯片、磁阻式随机存取内存(MRAM)芯片或电阻式随机存取内存(RRAM)芯片。PCIC芯片(例如是CPU)269b、专用控制芯片260、商品化标准商业化标准FPGA IC芯片200、PCIC芯片(例如是GPU)269a、非挥发性内存IC芯片250及HBM IC芯片251在商品化标准逻辑运算驱动器300中排列成矩阵的形式，其中PCIC芯片(例如是CPU)269b及专用控制芯片260设在其中间区域，被容置有商品化标准商业化标准FPGA IC芯片200、PCIC芯片(例如是GPU)269a、非挥发性内存IC芯片250及HBM IC芯片251的周边区域环绕。
请参见图19M，第十型商品化标准逻辑运算驱动器300包括芯片间(INTER-CHIP)交互连接线371，可以在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、专用控制芯片260、PCIC芯片(例如是GPU)269a、PCIC芯片(例如是CPU)269b及HBM IC芯片251其中相邻的两个之间。商品化标准逻辑运算驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸的一束芯片间(INTER-CHIP)交互连接线371及水平延伸的一束芯片间(INTER-CHIP)交互连接线371的交叉点处。每一DPI IC芯片410设在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、专用控制芯片260、PCIC芯片(例如是GPU)269a、PCIC芯片(例如是CPU)269b及HBM IC芯片251其中四个的周围及该其中四个的角落处。每一芯片间(INTER-CHIP)交互连接线371可以是如图7A至图7C及所描述的可编程交互连接线361或固定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线的说明”。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与DPI IC芯片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的固定交互连接线364之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与DPI IC芯片410的芯片内交互连接线的固定交互连接线364之间进行。
请参见图19M，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的DPI IC芯片410，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存IC芯片250，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片(例如是GPU)269a，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片(例如是CPU)269b，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一标准商业化商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的标准商业化商业化标准FPGA IC芯片200，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的非挥发性内存IC芯片250，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片(例如是GPU)269a，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片(例如是CPU)269b，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片410，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的PCIC芯片(例如是GPU)269a，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存IC芯片250，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，其中一个的PCIC芯片(例如是GPU)269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其中一个的HBM IC芯片251，且在该其中一个的PCIC芯片(例如是GPU)269a与该其中一个的HBMIC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K，每一个的PCIC芯片(例如是GPU)269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存IC芯片250，每一个的PCIC芯片(例如是GPU)269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的PCIC芯片(例如是GPU)269a，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的HBM IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的PCIC芯片(例如是GPU)269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的非挥发性内存IC芯片250，每一个的HBM IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的HBM IC芯片251。
请参见图19M，商品化标准逻辑运算驱动器300可以包括多个专用I/O芯片265，位于商品化标准逻辑运算驱动器300的周围区域，其环绕商品化标准逻辑运算驱动器300的中间区域，其中商品化标准逻辑运算驱动器300的中间区域容置有商品化标准商业化标准FPGA IC芯片200、DRAM IC芯片321、专用控制芯片260、PCIC芯片(例如是GPU)269a、PCIC芯片(例如是CPU)269b、HBM IC芯片251及DPI IC芯片410。每一个的商品化标准商业化标准FPGA IC芯片200可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DRAM IC芯片321可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，专用控制芯片260可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的PCIC芯片(例如是GPU)269a可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，PCIC芯片(例如是CPU)269b可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的HBM IC芯片251可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。
因此，在第十型商品化标准逻辑运算驱动器300中，PCIC芯片(例如是GPU)269a可以与HBM IC芯片251配合运作，进行高速、高带宽的平行处理及/或平行运算。请参见图19M，每一个的商品化标准商业化标准FPGA IC芯片200可以参考如图16A至图16J所公开的内容，而每一个的DPI IC芯片410可以参考如图17所公开的内容。此外，商品化标准商业化标准FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260还可以参考如图19A所公开的内容。
如图19M所示，非挥发性内存IC芯片250可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(triple Level cellsTLC))。3D NAND结构可包括多个NAND记忆单元的堆栈层(或级)，例如大于或等于4、8、16、32或72个NAND记忆单元的堆栈层。每一商品化标准逻辑运算驱动器300可具有一标准非挥发性内存密度、容量或尺寸，其大于或等于64MB、512MB、1GB、4GB、16GB、64GB、128GB、256GB或512GB，其中”B”为字节(bytes)，每一字节有8位(bits)。
XI.第十一型的逻辑运算驱动器
图19N为根据本案的实施例所绘示的第十一型商品化标准逻辑运算驱动器的上视示意图。针对绘示于图19A至图19N中的相同标号所指示的组件，绘示于图19N中的该组件可以参考该组件于图19A至图19M中的说明。请参见图19N，第十一型商品化标准逻辑运算驱动器300封装有如上所述的PCIC芯片269，例如是多个的TPU芯片269c及一个的PCIC芯片(例如是CPU)269b。另外，商品化标准逻辑运算驱动器300还封装有多个的HBM IC芯片251，其每一个相邻于其中一个的TPU芯片269c，用于与该其中一个的TPU芯片269c进行高速与高带宽的数据传输。在商品化标准逻辑运算驱动器300中，每一个的HBM IC芯片251可以是高速高带宽的动态随机存取内存(DRAM)芯片、高速高带宽的静态随机存取内存(SRAM)芯片、磁阻式随机存取内存(MRAM)芯片或电阻式随机存取内存(RRAM)芯片。PCIC芯片(例如是CPU)269b、专用控制芯片260、商品化标准商业化标准FPGA IC芯片200、TPU芯片269c、非挥发性内存IC芯片250及HBM IC芯片251在商品化标准逻辑运算驱动器300中排列成矩阵的形式，其中PCIC芯片(例如是CPU)269b及专用控制芯片260设在其中间区域，被容置有商品化标准商业化标准FPGA IC芯片200、TPU芯片269c、非挥发性内存IC芯片250及HBM IC芯片251的周边区域环绕。
请参见图19N，第十一型商品化标准逻辑运算驱动器300包括芯片间(INTER-CHIP)交互连接线371，可以在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、专用控制芯片260、TPU芯片269c、PCIC芯片(例如是CPU)269b及HBM IC芯片251其中相邻的两个之间。商品化标准逻辑运算驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸的一束芯片间(INTER-CHIP)交互连接线371及水平延伸的一束芯片间(INTER-CHIP)交互连接线371的交叉点处。每一DPI IC芯片410设在商品化标准商业化标准FPGA IC芯片200、非挥发性内存IC芯片250、专用控制芯片260、TPU芯片269c、PCIC芯片(例如是CPU)269b及HBMIC芯片251其中四个的周围及该其中四个的角落处。每一芯片间(INTER-CHIP)交互连接线371可以是如图7A至图7C及所描述的可编程交互连接线361或固定交互连接线364，并可参见前述的“可编程交互连接线的说明”及“固定交互连接线的说明”。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361与DPI IC芯片410的芯片内交互连接线的可编程交互连接线361之间进行。信号的传输可以(1)经由商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与商品化标准商业化标准FPGA IC芯片200的芯片内交互连接线502的固定交互连接线364之间进行；或者(2)经由DPI IC芯片410的小型I/O电路203，在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364与DPI IC芯片410的芯片内交互连接线的固定交互连接线364之间进行。
请参见图19N，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的DPI IC芯片410，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的非挥发性内存IC芯片250，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的TPU芯片269c，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片(例如是CPU)269b，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一个的商品化标准商业化标准FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的标准商业化商业化标准FPGA IC芯片200，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的非挥发性内存IC芯片250，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的TPU芯片269c，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至PCIC芯片(例如是CPU)269b，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片410，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的TPU芯片269c，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存IC芯片250，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的HBM IC芯片251，其中一个的TPU芯片269c可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其中一个的HBM IC芯片251，且在该其中一个的TPU芯片269c与该其中一个的HBM IC芯片251之间所进行传输的数据位宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K，每一个的TPU芯片269c可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至二个非挥发性内存IC芯片250，每一个的TPU芯片269c可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的TPU芯片269c，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的HBM IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的TPU芯片269c可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，PCIC芯片(例如是CPU)269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至HBM IC芯片251，每一个的非挥发性内存IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的非挥发性内存IC芯片250，每一个的HBM IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至其它的HBM IC芯片251。
请参见图19N，商品化标准逻辑运算驱动器300可以包括多个专用I/O芯片265，位于商品化标准逻辑运算驱动器300的周围区域，其环绕商品化标准逻辑运算驱动器300的中间区域，其中商品化标准逻辑运算驱动器300的中间区域容置有商品化标准商业化标准FPGA IC芯片200、DRAM IC芯片321、专用控制芯片260、TPU芯片269c、PCIC芯片(例如是CPU)269b、HBM IC芯片251及DPI IC芯片410。每一个的商品化标准商业化标准FPGA IC芯片200可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的DRAM IC芯片321可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，专用控制芯片260可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的TPU芯片269c可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，PCIC芯片(例如是CPU)269b可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265，每一个的HBM IC芯片251可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片265。
请参见图19N，每一个的商品化标准商业化标准FPGA IC芯片200可以参考如图16A至图16J所公开的内容，而每一个的DPI IC芯片410可以参考如图17所公开的内容。此外，商品化标准商业化标准FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260还可以参考如图19A所公开的内容。
如图19N所示，非挥发性内存IC芯片250可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(triple Level cellsTLC))。3D NAND结构可包括多个NAND记忆单元的堆栈层(或级)，例如大于或等于4、8、16、32或72个NAND记忆单元的堆栈层。每一商品化标准逻辑运算驱动器300可具有一标准非挥发性内存密度、容量或尺寸，其大于或等于64MB、512MB、1GB、4GB、16GB、64GB、128GB、256GB或512GB，其中”B”为字节(bytes)，每一字节有8位(bits)。
综上所述，请参见图19F至图19N，当商品化标准商业化标准FPGA IC芯片200的可编程交互连接线361及DPI IC芯片410的可编程交互连接线361经编程之后，经编程后的可编程交互连接线361可同时配合商品化标准商业化标准FPGA IC芯片200的固定交互连接线364及DPI IC芯片410的固定交互连接线364针对特定的应用提供特定的功能。在相同的商品化标准逻辑运算驱动器300中，商品化标准商业化标准FPGA IC芯片200可同时配合例如是GPU芯片、CPU芯片、TPU芯片或DSP芯片的PCIC芯片269的运作针对下列应用提供强大的功能及运算：人工智能(AI)、机器学习、深入学习、大数据、物联网(IOT)、工业计算机、虚拟现实(VR)、增强现实(AR)、无人驾驶汽车电子、图形处理(GP)、数字信号处理(DSP)、微控制(MC)及/或中央处理(CP)等。
如图19A至图19N，用于用户或软件开发者可提供商品化标准逻辑运算驱动器300及一软件工具，除了现在的硬件开发人员，也可使用商品化标准逻辑运算驱动器300轻易的开发他们创新或特定的应用，软件工具为用户或软件开发人员提供了流行的、通用的或容易学习的编程语言等功能，例如是C语言、Java、C++、C#、Scala、Swift、Matlab、AssemblyLanguage、Pascal、Python、Visual Basic、PL/SQL或JavaScript等软件程序语言，用户或软件开发者可将软件代码写入商品化标准逻辑运算驱动器300中，软件代码可以转换成结果值或编程代码，以便加载到标准商业化逻辑运算器300中的非挥发性内存(NVM)单元870或非挥发性内存(NVM)单元880内，以满足其所需的应用，例如，人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的应用或功能。
逻辑运算驱动器的交互连接
图20A及图20B为根据本案的实施例所绘示的在逻辑运算驱动器中各种连接形式的示意图。如图20A及图20B所示，二方块200代表在如图19A至图19N所绘示的商品化标准逻辑运算驱动器300中二不同群组的商品化标准商业化标准FPGA IC芯片200，DPI IC芯片410代表在如图19A至图19N所绘示的商品化标准逻辑运算驱动器300中DPI IC芯片410的组合，方块265代表在如图19A至图19N所绘示的商品化标准逻辑运算驱动器300中专用I/O芯片265的组合，方块360代表在如图19A至图19N所绘示的商品化标准逻辑运算驱动器300中专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。
请参见图19A至图19N及图20A至图20B，专用I/O芯片265可以从位于商品化标准逻辑运算驱动器300之外的外部电路271加载结果值或第一编程码，并经由芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及经由标准商业化商业化标准FPGA IC芯片200的芯片内(INTRA-CHIP)交互连接线502的固定交互连接线364将结果值或第一编程码传输至标准商业化商业化标准FPGA IC芯片200的芯片内(INTRA-CHIP)交互连接线502中，用以编程如图14A或图14H中标准商业化商业化标准FPGA IC芯片200的其中的一可编程逻辑区块(LB)201。该专用I/O芯片265可以从位于商品化标准逻辑运算驱动器300之外的外部电路271加载结果值或第二编程码，并经由芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及经由标准商业化商业化标准FPGA IC芯片200的芯片内(INTRA-CHIP)交互连接线502的固定交互连接线364将结果值或第一编程码由商品化标准逻辑运算驱动器300传输至标准商业化商业化标准FPGA IC芯片200的内存单元362，用以编程如图10A至图10F、图11A至图11D及图15A至图15F中标准商业化商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201或交叉点开关379其中之一，该专用I/O芯片265可以从位于商品化标准逻辑运算驱动器300之外的外部电路271加载结果值或第三编程码，并经由芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及经由DPI IC芯片410的芯片内(INTRA-CHIP)交互连接线502的固定交互连接线364将结果值或第一编程码由商品化标准逻辑运算驱动器300传输至DPIIC芯片410的内存单元362，用以编程如图10A至图10F、图11A至图11D及图15A至图15F中DPIIC芯片410的通过/不通过开关258或交叉点开关379其中之一。在一实施例中，位于商品化标准逻辑运算驱动器300之外的外部电路271并不允许由在商品化标准逻辑运算驱动器300中任何的标准商业化商业化标准FPGA IC芯片200及DPI IC芯片410加载上述的结果值、第一编程码、第二编程码及第三编程码；或者在其他实施例中，则可允许位于商品化标准逻辑运算驱动器300之外的外部电路271由在商品化标准逻辑运算驱动器300中的标准商业化商业化标准FPGA IC芯片200及DPI IC芯片410其中之一或全部加载上述的结果值、第一编程码、第二编程码及第三编程码。
I.逻辑运算驱动器的第一型交互连接架构
请参见图19A至图19N及图20A，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的专用I/O芯片265的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的专用I/O芯片265的小型I/O电路203。
请参见图19A至图19N及图20A，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的DPI IC芯片410的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的DPI IC芯片410的小型I/O电路203。
请参见图19A至图19N及图20A，每一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。
请参见图19A至图19N及图20A，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的DPI IC芯片410的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的DPI IC芯片410的小型I/O电路203，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的专用I/O芯片265的大型I/O电路341，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以耦接至位于商品化标准逻辑运算驱动器300之外的外部电路271。
请参见图19A至图19N及图20A，一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至每一专用I/O芯片265的一或多个大型I/O电路341至其它的专用I/O芯片265的一或多个大型I/O电路341，每一个的专用I/O芯片265的大型I/O电路341可以耦接至位于商品化标准逻辑运算驱动器300之外的外部电路271。
(1)用于编程记忆单元的交互连接线路
请参见图19A至图19N及图20A，另一方面，其中的一专用I/O芯片265具有一大型I/O电路341以驱动第三编程码从商品化标准逻辑运算驱动器300的外部电路271传送至本身的小型I/O电路203。针对该其中一个的专用I/O芯片265，其中的一小型I/O电路203可以驱动第三编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的DPI IC芯片410的小型I/O电路203。针对该其中一个的DPI IC芯片410，其小型I/O电路203可以驱动第三编程码经由一或多条其芯片内交互连接线的固定交互连接线364传送至其内存矩阵区块423中其中一个的其内存单元362，如图17所描述的内容，使得第三编程码可以储存于该其中一个的其内存单元362中，用以编程其通过/不通过开关258及/或交叉点开关379，如图10A至图10F、图11A至图11D及图15A至图15F所描述的内容。
请参见图19A至图19N及图20A，其中的一专用I/O芯片265具有一大型I/O电路341以驱动第二编程码从商品化标准逻辑运算驱动器300的外部电路271传送至本身的小型I/O电路203。针对该其中一个的专用I/O芯片265，其中的一小型I/O电路203可以驱动第二编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的标准商业化商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的标准商业化商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动第二编程码经由一或多条其芯片内交互连接线502的固定交互连接线364传送至其中一个的其内存单元362，使得第二编程码可以储存于该其中一个的其内存单元362中，用以编程其通过/不通过开关258及/或交叉点开关379，如图10A至图10F、图11A至图11D及图15A至图15F所描述的内容。
或者，请参见图19A至图19N及图20A，其中一个的专用I/O芯片265具有一其大型I/O电路341以从商品化标准逻辑运算驱动器300的外部电路271驱动结果值或第一编程码传送至其中的一小型I/O电路203。针对该其中一个的专用I/O芯片265，其中的一小型I/O电路203可以驱动结果值或第一编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动结果值或第一编程码经由一或多条其芯片内交互连接线502的固定交互连接线364传送至其中一个的其内存单元490，使得结果值或第一编程码可以储存于该其中一个的其内存单元490中，用以编程其可编程逻辑区块(LB)201，如图14A或图14H所描述的内容。
(2)用于运作的交互连接线路
请参见图19A至图19N及图20A，在一实施例中，其中一个的专用I/O芯片265的大型I/O电路341可以驱动来自商品化标准逻辑运算驱动器300之外的外部电路271的信号至其小型I/O电路203，该其中一个的专用I/O芯片265的小型I/O电路203可以驱动该信号经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPIIC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该信号经由其芯片内交互连接线的第一个的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线的第一个的可编程交互连接线361切换至其芯片内交互连接线的第二个的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该信号经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动该信号经由如图16G所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中一个，如图14A或图14H所描述的内容。
请参见图19A至图19N及图20A，在另一实施例中，第一个的商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201可以产生输出Dout，如图14A或图14H所描述的内容，经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至第二个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对第二个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动该输出Dout经由如图16G所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中一个，如图14A或图14H所描述的内容。
请参见图19A至图19N及图20A，在另一实施例中，商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201可以产生输出Dout，如图14A或图14H所描述的内容，经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的专用I/O芯片265的小型I/O电路203。针对该其中一个的专用I/O芯片265，其小型I/O电路203可以驱动该输出Dout传送至其大型I/O电路341，以传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
(3)用于控制的交互连接线路
请参见图19A至图19N及图20A，在一实施例中，针对控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，其大型I/O电路341可以由位于商品化标准逻辑运算驱动器300之外的外部电路271接收控制指令，或是可以传送控制指令至位于商品化标准逻辑运算驱动器300之外的外部电路271。
请参见图19A至图19N及图20A，在另一实施例中，其中一个的专用I/O芯片265的第一个的大型I/O电路341可以驱动来自位于商品化标准逻辑运算驱动器300之外的外部电路271的控制指令传送至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动控制指令经由一或多条的芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341。
请参见图19A至图19N及图20A，在另一实施例中，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以驱动控制指令经由一或多条的芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的专用I/O芯片265的第一个的大型I/O电路341，该其中一个的专用I/O芯片265的第一个的大型I/O电路341可以驱动控制指令传送至其第二个的大型I/O电路341，以传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
因此，请参见图19A至图19N及图20A，控制指令可以由位于商品化标准逻辑运算驱动器300之外的外部电路271传送至控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，或是由控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
II.逻辑运算驱动器的第二型交互连接架构
请参见图19A至图19N及图20B，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的专用I/O芯片265的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的DPI IC芯片410的小型I/O电路203，每一个的专用I/O芯片265的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的专用I/O芯片265的小型I/O电路203。
请参见图19A至图19N及图20B，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的DPI IC芯片410的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的DPI IC芯片410的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的DPI IC芯片410的小型I/O电路203。
请参见图19A至图19N及图20B，每一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361耦接至其他全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203，每一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至其他全部的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。
请参见图19A至图19N及图20B，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部的专用I/O芯片265的大型I/O电路341，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的一或多个大型I/O电路341可以耦接至位于商品化标准逻辑运算驱动器300之外的外部电路271。
请参见图19A至图19N及图20B，控制方块360所代表的每一专用I/O芯片265的大型I/O电路341可以经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364耦接至全部其它的专用I/O芯片265的大型I/O电路341，控制方块360所代表的每一专用I/O芯片265的一或多个大型I/O电路341可以耦接至位于商品化标准逻辑运算驱动器300之外的外部电路271。
如图19A至图19N及图20B所示，在本实施例的商品化标准逻辑运算驱动器300中，芯片控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268并不具有输入电容、输出电容、驱动能力或驱动负荷小于2pF的I/O电路，而具有如图13A所描述的大型I/O电路341，进行上述的耦接。控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以经由一或多个的专用I/O芯片265传送控制指令或其他信号至全部的商品化标准商业化标准FPGAIC芯片200，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以经由一或多个的专用I/O芯片265传送控制指令或其他信号至全部的DPI IC芯片410，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268并不可以在不经由专用I/O芯片265的情况下传送控制指令或其他信号至商品化标准商业化标准FPGA IC芯片200，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268并不可以在不经由专用I/O芯片265的情况下传送控制指令或其他信号至DPI IC芯片410
(1)用于编程记忆单元的交互连接线路
请参见图19A至图19N及图20B，在一实施例中，其中的一专用I/O芯片265可具有一其大型I/O电路341用以驱动第三编程码从商品化标准逻辑运算驱动器300的外部电路271至其中的一小型I/O电路203。针对该其中一个的专用I/O芯片265，其小型I/O电路203可以驱动第三编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的DPI IC芯片410的小型I/O电路203。针对该其中一个的DPI IC芯片410，其小型I/O电路203可以驱动第三编程码经由一或多条其芯片内交互连接线的固定交互连接线364传送至其内存矩阵区块423中其中一个的其内存单元362，如图17所描述的内容，使得第三编程码可以储存于该其中一个的其内存单元362中，用以编程其通过/不通过开关258及/或交叉点开关379，如图10A至图10F、图11A至图11D及图15A至图15F所描述的内容。
或者，请参见图19A至图19N及图20B，其中的一专用I/O芯片265具有一其大型I/O电路341以从商品化标准逻辑运算驱动器300之外的外部电路271驱动第二编程码传送至其中的一其小型I/O电路203。针对该其中一个的专用I/O芯片265，其中的一小型I/O电路203可以驱动第二编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动第二编程码经由一或多条其芯片内交互连接线502的固定交互连接线364传送至其中一个的其内存单元362，使得第二编程码可以储存于该其中一个的其内存单元362中，用以编程其通过/不通过开关258及/或交叉点开关379，如图10A至图10F、图11A至图11D及图15A至图15F所描述的内容。
或者，请参见图19A至图19N及图20B，其中的一专用I/O芯片265具有一其大型I/O电路341以从商品化标准逻辑运算驱动器300之外的外部电路271驱动第一编程码传送至其中的一其小型I/O电路203。针对该其中一个的专用I/O芯片265，其中的一小型I/O电路203可以驱动结果值或第一编程码经由一或多条芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动结果值或第一编程码经由一或多条其芯片内交互连接线502的固定交互连接线364传送至其中一个的其内存单元490，使得结果值或第一编程码可以储存于该其中一个的其内存单元490中，用以编程其可编程逻辑区块(LB)201，如图14A或图14H所描述的内容。
(2)用于运作的交互连接线路
请参见图19A至图19N及图20B，在一实施例中，其中一个的专用I/O芯片265的大型I/O电路341可以驱动来自商品化标准逻辑运算驱动器300之外的外部电路271的信号至其小型I/O电路203，该其中一个的专用I/O芯片265的小型I/O电路203可以驱动该信号经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPIIC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该信号经由其芯片内交互连接线的第一个的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线的第一个的可编程交互连接线361切换至其芯片内交互连接线的第二个的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该信号经由一或多条芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对该其中一个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动该信号经由如图16G所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中一个，如图14A或图14H所描述的内容。
请参见图19A至图19N及图20B，在另一实施例中，第一个的商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201可以产生输出Dout，如图14A或图14H所描述的内容，经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至第二个的商品化标准商业化标准FPGA IC芯片200的小型I/O电路203。针对第二个的商品化标准商业化标准FPGA IC芯片200，其小型I/O电路203可以驱动该输出Dout经由如图16G所绘示的其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其可编程逻辑区块(LB)201的输入A0-A3的其中一个，如图14A或图14H所描述的内容。
请参见图19A至图19N及图20B，在另一实施例中，商品化标准商业化标准FPGA IC芯片200的可编程逻辑区块(LB)201可以产生输出Dout，如图14A或图14H所描述的内容，经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502的第一组的可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502的第二组的可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的DPI IC芯片410的第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线的第一组的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线的第一组的可编程交互连接线361切换至其芯片内交互连接线的第二组的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条的芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361传送至其中一个的专用I/O芯片265的小型I/O电路203。针对该其中一个的专用I/O芯片265，其小型I/O电路203可以驱动该输出Dout传送至其大型I/O电路341，以传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
(3)用于控制的交互连接线路
请参见图19A至图19N及图20B，在一实施例中，针对控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，其大型I/O电路341可以由位于商品化标准逻辑运算驱动器300之外的外部电路271接收控制指令，或是可以传送控制指令至位于商品化标准逻辑运算驱动器300之外的外部电路271。
请参见图19A至图19N及图20B，在另一实施例中，其中一个的专用I/O芯片265的第一个的大型I/O电路341可以驱动来自位于商品化标准逻辑运算驱动器300之外的外部电路271的控制指令传送至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动控制指令经由一或多条的芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341。
请参见图19A至图19N及图20B，在另一实施例中，控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的大型I/O电路341可以驱动控制指令经由一或多条的芯片间(INTER-CHIP)交互连接线371的固定交互连接线364传送至其中一个的专用I/O芯片265的第一个的大型I/O电路341，该其中一个的专用I/O芯片265的第一个的大型I/O电路341可以驱动控制指令传送至其第二个的大型I/O电路341，以传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
因此，请参见图19A至图19N及图20B，控制指令可以由位于商品化标准逻辑运算驱动器300之外的外部电路271传送至控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，或是由控制方块360所代表的专用控制芯片260、专用专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268传送至位于商品化标准逻辑运算驱动器300之外的外部电路271。
用于标准商业化FPGA IC芯片及高带宽内存(HBM)IC芯片的数据总线(DataBuses)
如图20C为本发明实施例用于一或多个标准商业化FPGA IC芯片及HBM IC芯片251的多个数据总线的方块示意图，如图19L至图19N及图20C所示，商品化标准逻辑运算驱动器300可具有多个数据总线315，每一数据总线315由多个可编程交互连接线361及/或多个固定交互连接线364所建构形成，例如，用于商品化标准逻辑运算驱动器300，多个其可编程交互连接线361可编程获得其数据总线315，可替换方案，多个可编程交互连接线361可编程成与多个其固定交互连接线364组合而获得其中的一其数据总线315，可替换方案，多个其固定交互连接线364可结合而获得其中的一其数据总线315。
如图20C所示，其中的一数据总线315可耦接至多个标准商业化商业化标准FPGAIC芯片200及多个HBM IC芯片251(图中仅显示一个)，例如，在一第一频率下，其中的一数据总线315可切换耦接至其中的一第一标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口至其中的一第二标准商业化商业化标准FPGA IC芯片200的其中的一标准商业化商业化标准FPGA IC芯片200，该第一标准商业化商业化标准FPGA IC芯片200的该其中的一I/O端口可依据如图16A中其中的一该第一标准商业化商业化标准FPGA IC芯片200的芯片赋能(CE)接垫209、输入赋能(IE)接垫221、输入选择接垫226及输入赋能(OE)接垫221的逻辑值而选择其中之一，以从其中的一数据总线315接收数据；一该第二标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口可依据图16A中其中的一该第一标准商业化商业化标准FPGA IC芯片200的芯片赋能(CE)接垫209、输入赋能(IE)接垫221、输入赋能(OE)接垫221及输出选择接垫228而选择其中之一，以驱动或通过数据至其中的一数据总线315。因此，在第一频率中，该第二标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口可驱动或通过数据经由一数据总线315传送至该第一标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口，在该第一频率中，不使用其中的一数据总线315在数据传输上，而是经由所耦接的其它的标准商业化商业化标准FPGA IC芯片200或是经由所耦接的HBM IC芯片251。
如图20C所示，在一第二频率下，其中的一数据总线315可切换耦接至其中的一第一标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口至其中的一第一HBM IC芯片251的其中的一I/O端口，该第一标准商业化商业化标准FPGA IC芯片200的该其中的一I/O端口可依据如图16A中其中的一该第一标准商业化商业化标准FPGA IC芯片200的芯片赋能(CE)接垫209、输入赋能(IE)接垫221、输入选择接垫226及输入赋能(OE)接垫221的逻辑值而选择其中之一，以从其中的一数据总线315接收数据；一该第一HBM IC芯片251的其中的一I/O端口可被选择去驱动或通过数据至其中的一数据总线315。因此，在第二频率中，该第一HBM IC芯片251的其中的一I/O端口可驱动或通过数据经由一数据总线315传送至该第一标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口，在该第二频率中，不使用其中的一数据总线315在数据传输上，而是经由所耦接的其它的标准商业化商业化标准FPGA IC芯片200或是经由所耦接的HBM IC芯片251。
另外，如图20C所示，在一第三频率下，其中的一数据总线315可切换耦接至其中的第一标准商业化商业化标准FPGA IC芯片200的该其中的一I/O端口至其中的该第一HBM IC芯片251的其中的一I/O端口，该第一标准商业化商业化标准FPGA IC芯片200的该其中的一I/O端口可依据如图16A中其中的一该第二标准商业化商业化标准FPGA IC芯片200的芯片赋能(CE)接垫209、输入赋能(IE)接垫221、输出选择接垫228及输入赋能(OE)接垫221的逻辑值而选择其中之一，以驱动或通过数据至其中的一该数据总线315；一该第一HBM IC芯片251的其中的一I/O端口可被选择从其中的一该数据总线315接收数据。因此，在第三频率中，该标准商业化商业化标准FPGA IC芯片200的其中的一I/O端口可驱动或通过数据经由一数据总线315传送至该HBM IC芯片251的其中的一I/O端口，在该第三频率中，不使用其中的一数据总线315在数据传输上，而是经由所耦接的其它的标准商业化商业化标准FPGA IC芯片200或是经由所耦接的HBM IC芯片251。
如图20C所示，在一第四频率下，其中的一数据总线315可切换耦接至其中之的一HBM IC芯片251的其中的一I/O端口至其中的一第二HBM IC芯片251的其中的一I/O端口，该第二HBM IC芯片251被选择而驱动或通过数据至其中的一数据总线315接收数据；一该第一HBM IC芯片251的其中的一I/O端口可被选择从其中的一数据总线315来接收数据。因此，在第四频率中，该第二HBM IC芯片251的其中的一I/O端口可驱动或通过数据经由一数据总线315传送至该第一HBM IC芯片251的其中的一I/O端口，在该第四频率中，不使用其中的一数据总线315在数据传输上，而是经由所耦接的其它的标准商业化商业化标准FPGA IC芯片200或是经由所耦接的HBM IC芯片251。
数据下载至内存单元的算法
图21A为本发明实施例中用于数据下载至内存单元的算法方块图，如图21A所示，用于下载数据至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490或内存单元362及下载至如图17的DPI IC芯片410中的内存矩阵区块423的多个内存单元362内，一缓冲/驱动单元或缓冲/驱动单元340可提供用于驱动数据，例如产生值(resulting values)或编程码，串联输出至缓冲/驱动单元或缓冲/驱动单元340，并且并联放大数据至商业化标准商业化标准FPGA IC芯片200的多个内存单元490或内存单元362及(或)至DPI IC芯片410的多个内存单元362上，此外，控制单元337可用来控制缓冲/驱动单元340，用以缓冲结果值或编程码，并以串联方式传输至其输出端及以并联方式驱动它们至其输出端，缓冲/驱动单元340的每一输出可耦接至如图16A至图16J中商品化标准商业化标准FPGA IC芯片200的其中的一内存单元490及内存单元362，及/或每一输出可耦接至如图17DPI IC芯片410的内存矩阵区块423的一记忆体单元362。
图21B为本发明实施例用于数据下载的结构示意图，如图13B，在SATA的标准中，接合接合接点586包含：(1)多个内存单元446(也就是如图8中一多个SRAM单元)；(2)如图8所示多个晶体管(开关)449中的每一晶体管(开关)449的通道的一端并联耦接至其它的或另一个晶体管(开关)449的每一个，其是经由如图8中一位线452或位条(bit-bar)线453耦接至缓冲/驱动单元340的输入，及其它端串联耦接至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的一多个内存单元490或内存单元362或如图17中DPI IC芯片410中内存矩阵区块423的一多个内存单元362。
如图21B所示，控制单元337通过如图8中的多个字元线451耦接至晶体管(开关)449的多个闸极端，由此，控制单元337用于依次并且打开在每一频率周期(clock cycles)的每一第一频率期间(clock periods)第一晶体管(开关)449及关闭其它的晶体管(开关)449，以及控制单元337可用以关闭每一频率周期(clock cycles)的每一第二频率期间(clock periods)，控制单元337用于打开在每一频率周期内的一第二频率期间中所有的开关336及关闭在每一频率周期内的每一第一频率期间内的所有开关336。
例如，如图21B所示，在一第一个频率周期内的一第一个第一频率期间、控制单元337可打开最底端的一个晶体管(开关)449及关闭其它的晶体管(开关)449，由此从缓冲/驱动单元340输入的第一数据(例如是一第一个第一产生值或编程码)通过最底端一个晶体管(开关)449的通道而锁存或储存在最底端的一个内存单元446，接着，在第一个频率周期内的第二个第一频率期间可打开第二底端一晶体管(开关)449及关闭其它的晶体管(开关)449，由此从缓冲/驱动单元340输入的第二数据(例如是第二个产生值或编程码)通过第二底部的一个晶体管(开关)449的通道，而锁存或储存在第二底部的一个内存单元446，在第一个频率周期中，控制单元337可依序打开晶体管(开关)449，并且在第一个频率期间中依次打开晶体管(开关)449的其他部分，从而从第一个产生值或编程码中取出第一组数据缓冲/驱动单元340的输入可以依次逐一通过晶体管(开关)449的通道被锁存或存储在内存单元446中。在第一个频率周期中，从缓冲/驱动单元340的输入的数据依序且逐一锁存或储存在所有的内存单元446之后，控制单元337可打开在第二频率期间内的全部的开关336及关闭全部的晶体管(开关)449，从而锁存或储存在内存单元446内的数据可分别通过开关336的通道并连通过至如图16A至图16J的商业化标准商业化标准FPGA IC芯片200的一第一组多个内存单元490及(或)内存单元362，及(或)至如图17中的DPI IC芯片410的内存矩阵区块423的多个内存单元362。
接着，如图21B所示，在一第二个频率周期，控制单元337及缓冲/驱动单元340可进行与上面第一个频率周期中所示的相同步骤。在第二个频率周期中，控制单元337可依序且逐一打开晶体管(开关)449及关闭在第一频率期间内的其它的晶体管(开关)449，由此来自从缓冲/驱动单元340输入的数据(例如是一第二组产生值或编程码)可分别依序且逐一经由晶体管(开关)449通过锁存或储存在内存单元446，在第二个频率周期中，从缓冲/驱动单元340输入的数据依序且逐一锁存或储存在所有的内存单元446中后，控制单元337可打开所有的开关336及关闭在第二频率期间中所有的晶体管(开关)449，由此锁存或储存在内存单元446的数据可并联的经由349的多个通道分别地通过至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的第二组多个内存单元490及(或)内存单元362及(或)如图17中DPI IC芯片410的内存矩阵区块423的多个内存单元362。
如图21B所示，上述步骤可以重复多次以使得从缓冲/驱动单元340输入的数据(例如是产生值或编程码)下载至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490或内存单元362及或如图17中DPI IC芯片410的内存矩阵区块423的多个内存单元362，缓冲/驱动单元340可将来自其单个输入的数据锁存，并增加(放大)数据位宽(bit-width)至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490及(或)内存单元362及(或)在如图19A至图19N中商品化标准逻辑运算驱动器300的DPI IC芯片410(如图17)中的内存矩阵区块423的多个内存单元362。
或者，在一外部连结(peripheral-component-interconnect(PCI))标准下，如图21A及图21B，一多个缓冲/驱动单元340可并联提供至缓冲器数据(例如是产生值或编程码)，并且并联地将来自其本身输入及驱动或放大的数据(传输)至如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490及(或)内存单元362及或在如图19A至图19N中商品化标准逻辑运算驱动器300的DPI IC芯片410(如图17中)的内存矩阵区块423的多个内存单元362，每一缓冲/驱动单元340可执行与上述说明相同的功能。
I.用于控制单元、缓冲/驱动单元及多个内存单元的第一种排列(布局)方式
如图21A至图21B所示，如图16A至图16J中商业化标准商业化标准FPGA IC芯片200与其外部电路之间的位宽为32位的情况下，缓冲/驱动单元340的数量为32个可并联设在来自其32个相对应输入的商业化标准商业化标准FPGA IC芯片200至缓冲器数据(例如是产生值或编程码)中，并耦接至外部电路(即具有并联32位的位宽(bit width))及驱动或放大数据至如如图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490及(或)内存单元362，其中内存单元490及(或)内存单元362如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，在每一频率周期中，设置在商业化标准商业化标准FPGA IC芯片200中的控制单元337可依序且逐一打开每一32个缓冲/驱动单元340的晶体管(开关)449及关闭在第一个频率期间中每一32个缓冲/驱动单元340的其它的晶体管(开关)449及在第一频率期间中关闭每一32个缓冲/驱动单元340的全部开关336，因此来自每一32个缓冲/驱动单元340的数据(例如是产生值或编程码)可依序且逐一经由每一32个缓冲/驱动单元340的晶体管(开关)449的通道通过锁存或储存在每一32个缓冲/驱动单元340的内存单元446内，在每一个频率周期中，来自其32个相对应并联输入的数据依序且逐一锁存或储存在全部32个缓冲/驱动单元340的内存单元446之后，控制单元337可打开全部32个缓冲/驱动单元340的开关336及关闭在第二频率期间内全部32个缓冲/驱动单元340的晶体管(开关)449，因此锁存或储存在全部32个缓冲/驱动单元340的内存单元446的数据，可并联且个别地经由32个缓冲/驱动单元340的开关336的通道通过至图16A至图16J中的商业化标准商业化标准FPGA IC芯片200的多个内存单元490及(或)内存单元362，其中内存单元490及(或)内存单元362如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。
对于如图19A至图19N的每一单层封装商品化标准逻辑运算驱动器300，每一多个商业化标准FPGA IC芯片200可具有用于如上所述的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第一种排列(布局)方式，其中内存单元490及(或)内存单元362如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。
II.用于控制单元、缓冲/驱动单元及多个内存单元的第二种排列(布局)方式
如图21A至图21B所示，如图21A至图21B所示，如图17中DPI IC芯片410与其外部电路之间的位宽为32位的情况下，缓冲/驱动单元340的数量为32个可并联设在来自其32个相对应输入的DPI IC芯片410至缓冲器数据(例如是编程码)中，并耦接至外部电路(即具有并联32位的位宽(bit width))及驱动或放大数据至如如图16A至图16J中的DPI IC芯片410的多个内存单元490及(或)内存单元362，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，在每一频率周期中，设置在DPI IC芯片410中的控制单元337可依序且逐一打开每一32个缓冲/驱动单元340的晶体管(开关)449及关闭在第一个频率期间中每一32个缓冲/驱动单元340的其它的晶体管(开关)449，及在第一频率期间中关闭每一32个缓冲/驱动单元340的全部开关336，因此来自每一32个缓冲/驱动单元340的数据(例如是产生值或编程码)可依序且逐一经由每一32个缓冲/驱动单元340的晶体管(开关)449的通道通过锁存或储存在每一32个缓冲/驱动单元340的内存单元446内，在每一个频率周期中，来自其32个相对应并联输入的数据依序且逐一锁存或储存在全部32个缓冲/驱动单元340的内存单元446之后，控制单元337可打开全部32个缓冲/驱动单元340的开关336及关闭在第二频率期间内全部32个缓冲/驱动单元340的晶体管(开关)449，因此锁存或储存在全部32个缓冲/驱动单元340的内存单元446的数据，可并联且个别地经由32个缓冲/驱动单元340的开关336的通道通过至图9中的DPI IC芯片410的内存矩阵区块423的多个内存单元362，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。
对于如图19A至图19N中每一单层封装商品化标准逻辑运算驱动器300，每一多个DPI IC芯片410可具有用于如上所述的控制单元337、缓冲/驱动单元340及多个内存单元362的第二种排列(布局)方式，其中内存单元362如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。
III.用于控制单元、缓冲/驱动单元及多个内存单元的第三种排列(布局)方式
如图21A至图21B所示，用于如图19A至图19N中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第三种排列(布局)方式，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。第三种排列(布局)方式与用于单层封装商品化标准逻辑运算驱动器300的每一多个商业化标准FPGA IC芯片200的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第一种排列(布局)方式相似，但二者之间的差别在于第三种排列中的控制单元337设置在如图19A至图19N中专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个商业化标准FPGA IC芯片200中，控制单元337设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中可以是(1)经由一个字符线451通过一控制命令至在一多个商业化标准FPGA IC芯片200中缓冲/驱动单元340的一个晶体管(开关)449，其中字符线451由一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供；或(2)经由一个字符线454通过一控制命令至在一个多个商业化标准FPGA IC芯片200中缓冲/驱动单元340的全部开关336，其中字符线454由另一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供。
用于控制单元、缓冲/驱动单元及多个内存单元的第四种排列(布局)方式
如图21A至图21B所示，用于如图19A至图19N中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及多个内存单元362的第四种排列(布局)方式，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。第四种排列(布局)方式与用于单层封装商品化标准逻辑运算驱动器300的每一多个DPI IC芯片410的控制单元337、缓冲/驱动单元340及多个内存单元362的第二种排列(布局)方式相似，但二者之间的差别在于第四种排列中的控制单元337设置在如图19A至图19N中专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个DPI IC芯片410中，控制单元337设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中可以是(1)经由一个字符线451通过一控制命令至在一多个DPI IC芯片410中缓冲/驱动单元340的一个晶体管(开关)449，其中字符线451由一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供；或(2)经由一个字符线454通过一控制命令至在一个多个DPI IC芯片410中缓冲/驱动单元340的全部开关336，其中字符线454由另一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供。
用于逻辑运算驱动器的控制单元、缓冲/驱动单元及多个内存单元的第五种排列(布局)方式
如图21A至图21所示，用于如图19B、图19E、图19F、图19H及图19J中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第五种排列(布局)方式，其中内存单元490及(或)内存单元362可参考如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。第五种排列(布局)方式与与用于单层封装商品化标准逻辑运算驱动器300的每一多个商业化标准FPGA IC芯片200的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第一种排列(布局)方式相似，但二者之间的差别在于第五种排列中的控制单元337及缓冲/驱动单元340二者皆设置在如如图19B、图19E、图19F、图19H及图19J中专用控制及I/O芯片266或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个商业化标准FPGA IC芯片200中，数据可串联方式传送至设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268内的缓冲/驱动单元340，以锁存或存储该数据在缓冲/驱动单元340的内存单元446中，设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268内的缓冲/驱动单元340，可以并联方式从内存单元446依序的传送数据至一标准商业化商业化标准FPGA IC芯片200的内存单元490及(或)内存单元362，其中内存单元490及(或)内存单元362可参考如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，其中传送数据依据以下顺序传送，平行设置在专用控制芯片及I/O芯片266或DCDI/OIAC芯片268的小型I/O电路203、平行设置在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及平行设置在一标准商业化商业化标准FPGA IC芯片200的小型I/O电路203。
VI.用于逻辑运算驱动器的控制单元、缓冲/驱动单元及多个内存单元的第六种排列(布局)方式
如图21A至图21所示，用于如图19B、图19E、图19F、图19H及图19J中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及内存单元362的第六种排列(布局)方式，其中内存单元362可参考如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910。第五种排列(布局)方式与与用于单层封装商品化标准逻辑运算驱动器300的每一多个DPI IC芯片410的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第二种排列(布局)方式相似，但二者之间的差别在于第六种排列中的控制单元337及缓冲/驱动单元340二者皆设置在如图19B、图19E、图19F、图19H及图19J中专用控制及I/O芯片266或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个DPI IC芯片410中，数据可串联方式传送至设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268内的缓冲/驱动单元340，以锁存或存储该数据在缓冲/驱动单元340的内存单元446中，设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268内的缓冲/驱动单元340，可以并联方式从内存单元446依序的传送数据至一DPI IC芯片410的内存单元490及(或)内存单元362，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，其中传送数据依据以下顺序传送，平行设置在专用控制芯片及I/O芯片266或DCDI/OIAC芯片268的小型I/O电路203、平行设置在芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及平行设置在一DPI IC芯片410的小型I/O电路203。
用于逻辑运算驱动器的控制单元、缓冲/驱动单元及多个内存单元的第七种排列(布局)方式
如图21A至图21B所示，用于如图19A至图19N中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第七种排列(布局)方式，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，第七种排列(布局)方式与用于单层封装商品化标准逻辑运算驱动器300的每一多个商业化标准FPGA IC芯片200的控制单元337、缓冲/驱动单元340及多个内存单元490及内存单元362的第一种排列(布局)方式相似，但二者之间的差别在于第七种排列中的控制单元337设置在如图19A至图19N中专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个商业化标准FPGA IC芯片200中，另外，缓冲/驱动单元340在第七种排列中设置在如图19A至图19N的一个多个专用I/O芯片265内，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个商业化标准FPGA IC芯片200中，控制单元337设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中可以是(1)经由一个字符线451通过一控制命令至在一多个专用I/O芯片265中缓冲/驱动单元340的一个晶体管(开关)449，其中字符线451由一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供；或(2)经由一个字符线454通过一控制命令至在一个多个专用I/O芯片265中缓冲/驱动单元340的全部开关336，其中字符线454由另一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供。数据可串联传输至一个多个专用I/O芯片265中的缓冲/驱动单元340，锁存或储存在缓冲/驱动单元340的内存单元446内，在一个多个专用I/O芯片265的缓冲/驱动单元340可依序并联通过来自其本身内存单元446的数据至一个多个商业化标准FPGA IC芯片200的一组多个内存单元490及内存单元362，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，依序通过一个多个专用I/O芯片265的小型I/O电路203、芯片间(INTER-CHIP)交互连接线371的一组并联固定交互连接线364及一个多个商业化标准FPGA IC芯片200的一组并联多个小型I/O电路203。
VIII.用于逻辑运算驱动器的控制单元、缓冲/驱动单元及多个内存单元的第八种排列(布局)方式
如图21A至图21B所示，用于如图19A至图19N中单层封装商品化标准逻辑运算驱动器300的控制单元337、缓冲/驱动单元340及多个内存单元362的第八种排列(布局)方式，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，第八种排列(布局)方式与用于单层封装商品化标准逻辑运算驱动器300的每一多个DPI IC芯片410的控制单元337、缓冲/驱动单元340及多个内存单元362的第一种排列(布局)方式相似，但二者之间的差别在于第八种排列中的控制单元337设置在如图19A至图19N中专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个DPI IC芯片410中，另外，缓冲/驱动单元340在第八种排列中设置在如图19A至图19N的一个多个专用I/O芯片265内，而不是设置在单层封装商品化标准逻辑运算驱动器300的任一多个DPI IC芯片410中，控制单元337设置在专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中可以是(1)经由一个字符线451通过一控制命令至在一多个专用I/O芯片265中缓冲/驱动单元340的一个晶体管(开关)449，其中字符线451由一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供；及(2)经由一个字符线454通过一控制命令至在一个多个专用I/O芯片265中缓冲/驱动单元340的全部开关336，其中字符线454由另一固定交互连接线364或芯片间(INTER-CHIP)交互连接线371所提供，数据可串联传输至一个多个专用I/O芯片265中的缓冲/驱动单元340，锁存或储存在缓冲/驱动单元340的内存单元446内，在一个多个专用I/O芯片265的缓冲/驱动单元340可依序并联通过来自其本身内存单元446的数据至一个多个DPI IC芯片410的一组多个内存单元490及内存单元362，其中内存单元490及(或)内存单元362可参考非挥发性内存矩阵区块423单元，如图1A、图1H、图2A至图2E、图3A至图3W、图4A至图4S、图5A至图5F、图6A至图6G或图7A至图7J所描述的非挥发性内存(NVM)单元600、非挥发性内存(NVM)单元650、非挥发性内存(NVM)单元700、非挥发性内存(NVM)单元760、非挥发性内存(NVM)单元800、非挥发性内存(NVM)单元900或非挥发性内存(NVM)单元910，其依序通过一个多个专用I/O芯片265的一组并联多个小型I/O电路203、芯片间(INTER-CHIP)交互连接线371的一组并联芯片间(INTER-CHIP)交互连接线371的固定交互连接线364及一个多个DPI IC芯片410的一组并联多个小型I/O电路203。
用于芯片(FISC)的第一交互连接线结构及其制造方法
每一标准商业商业化标准FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、IAC芯片402、DCIAC芯片267、DCDI/OIAC芯片268、非挥发性内存IC芯片250、DRAM IC芯片321、HBM IC芯片251、PCIC芯片269可经由下列步骤形成：
图22A为本发明实施例中半导体晶圆剖面图，如图22A所示，一半导体基板或半导体空白晶圆2可以是一硅基板或硅晶圆、砷化镓(GaAs)基板、砷化镓晶圆、硅锗(SiGe)基板、硅锗晶圆、绝缘层上覆硅基板(SOI)，其基板晶圆尺寸例如是直径8吋、12吋或18吋。
如图22A所示，多个半导体组件4形成在P型硅半导体基板2的半导体组件区域上，半导体组件4可包括一内存单元、一逻辑运算电路、一被动组件(例如是一电阻、一电容、一电感或一过滤器或一主动组件，其中主动组件例如是p-信道金属氧化物半导体(MOS)组件、n-信道MOS组件、CMOS(互补金属氧化物半导体)组件、BJT(双极结晶体管)组件、BiCMOS(双极CMOS)组件、FIN场效晶体管(FINFET)组件、FINFET在硅在绝缘体上(FINFET on Silicon-On-Insulator(FINFET SOI)、全空乏绝缘上覆硅MOSFET(Fully Depleted Silicon-On-Insulator(FDSOI)MOSFET)、部分空乏绝缘上覆硅MOSFET(Partially Depleted Silicon-On-Insulator(PDSOI)MOSFET)或常规的MOSFET，而半导体组件4用于标准商业商业化标准FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、IAC芯片402、DCIAC芯片267、DCDI/OIAC芯片268、非挥发性内存IC芯片250、DRAM IC芯片321、HBM IC芯片251、PCIC芯片269中的多个晶体管。
关于单层封装商品化标准逻辑运算驱动器300如图19A至图19N所示，对于每一标准商业商业化标准FPGA IC芯片200，半导体组件4可组成多个逻辑区块(LB)201的多工器211、用于多个逻辑区块(LB)201中查找表(LUT)210的多个内存单元490、用于多个通过/不通过开关258、多个交叉点开关379及多个小型I/O电路203的多个内存单元362，如上述图16A至图16J所示；对于每一DPI IC芯片410，半导体组件4可组成多个通过/不通过开关258、多个交叉点开关379及多个小型I/O电路203的多个内存单元362，如上述图17所示，对于每一专用I/O芯片265、专用控制及I/O芯片266或DCDI/OIAC芯片268，半导体组件4可组成多个小型I/O电路341及多个小型I/O电路203，如上述图18所示；半导体组件4可组成控制单元337如图13A及图13B所示，设置在每一标准商业商业化标准FPGA IC芯片200、每一DPI IC芯片410、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中；半导体组件4可组成缓冲/驱动单元340如上述图21A及图21B所示，并设置在每一多个商业化标准FPGA IC芯片200、每一多个DPI IC芯片410、每一多个专用I/O芯片265、专用控制及I/O芯片266或DCDI/OIAC芯片268。
如图22A，形成在P型硅半导体基板2上的第一交互连接线结构(FISC)20连接至半导体组件4，在芯片(FISC)上或内的第一交互连接线结构(FISC)20经由晶圆制程形成在P型硅半导体基板2上，第一交互连接线结构(FISC)20可包括4至15层或6至12层的图案化多个交互连接线金属层6(在此图只显示3层)，其中图案化多个交互连接线金属层6具有多个金属接垫、线及金属接垫或连接线8及多个金属栓塞10，第一交互连接线结构(FISC)20的多个金属接垫、线及金属接垫或连接线8及金属栓塞10可用于每一多个商业化标准FPGA IC芯片200中多个芯片内交互连接线502的多个可编程的及固定的交互连接线361及364，如图16A所示，第一交互连接线结构(FISC)20的第一交互连接线结构(FISC)20可包括多个绝缘介电层12及多个交互连接线金属层6在每二相邻层多个绝缘介电层12之间，第一交互连接线结构(FISC)20的每一交互连接线金属层6可包括多个金属接垫、线及金属接垫或连接线8在其顶部，而金属栓塞10在其底部，第一交互连接线结构(FISC)20的多个绝缘介电层12其中之一可在多个交互连接线金属层6中二相邻的多个金属接垫、线及金属接垫或连接线8之间，其中在第一交互连接线结构(FISC)20顶部具有金属栓塞10在一多个绝缘介电层12内，每一第一交互连接线结构(FISC)20的多个交互连接线金属层6中，多个金属接垫、线及金属接垫或连接线8具有一厚度t1小于3μm(例如介于3nm至500nm之间、介于10nm至1000nm之间或介于10nm至3000nm之间，或厚度大于或等于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm)，或具有一宽度例如介于3nm至500nm之间、介于10nm至1000nm之间，或窄于5nm、10nm、20nm、30nm、70nm、100nm、300nm、500nm或100nm，例如，第一交互连接线结构(FISC)20中的金属栓塞10及多个金属接垫、线及金属接垫或连接线8主要由铜金属制成，经由如下所述的一镶嵌制程，例如是单一镶嵌制程或双镶嵌制程，对于第一交互连接线结构(FISC)20的多个交互连接线金属层6中的每一多个金属接垫、线及金属接垫或连接线8可包括一铜层，此铜层具有一厚度小于3μm(例如介于0.2μm至2μm之间)，在第一交互连接线结构(FISC)20的每一多个绝缘介电层12可具有一厚度例如介于3nm至500nm之间、介于10nm至1000nm之间，或厚度大于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
I.FISC的单一镶嵌制程
在下文中，第一交互连接线结构(FISC)20的单一镶嵌制程如图22B至图22H所示，如图22B所示，提供一第一绝缘介电层12及多个金属栓塞10或多个金属接垫、线及金属接垫或连接线8(图中只显示1个)在第一绝缘介电层12中，且多个金属栓塞10或多个金属接垫、线及金属接垫或连接线8的上表面被曝露，第一绝缘介电层12的最顶层可例如是一低介电系数介电层，例如是碳氧化硅(SiOC)层。
如图22C所示，使用一化学气相沉积(chemical vapor deposition(CVD)方式沉积一第二绝缘介电层12(上面那层)在第一绝缘介电层12(下面那层)上或上方，及在第一绝缘介电层12中的多个金属栓塞10及多个金属接垫、线及金属接垫或连接线8曝露的表面上，第二绝缘介电层12(上面那层)可经由(a)沉积一底部区分蚀刻停止层12a，例如是碳基氮化硅(SiON)层，形成在第一绝缘介电层12(下面那层)最顶层上及在第一绝缘介电层12(下面那层)中的多个金属栓塞10及多个金属接垫、线及金属接垫或连接线8曝露的表面上，及(b)接着沉积一低介电系数介电层12b在底部区分蚀刻停止层12a上，例如是一SiOC层，低介电系数介电层12b可具有低介电常数材质，其低介电常数小于二氧化硅(SiO2)的介电常数，SiCN层、SiOC层、SiOC层、SiO2层经由CVD方式沉积，用于第一交互连接线结构(FISC)20的第一及第二多个绝缘介电层12的材质包括无机材料或包括有硅、氮、碳及(或)氧的化合物。
接着，如图22D所示，一光阻层15涂布在第二绝缘介电层12(上面那层)上，然后光阻层15曝光及显影以形成多个沟槽或多个开孔15a(在图上只显示1个)在光阻层15内，接着如图22E所示，执行一蚀刻制程形成多个沟槽或多个开孔12d(图中只显示1个)在第二绝缘介电层12(上面那层)内及在光阻层15内的多个沟槽或多个开孔15a下方，接着，如图22F所示，光阻层15可被移除。
接着，如图22G所示，黏着层18可沉积在第二绝缘介电层12(上面那层)的上表面、在第二绝缘介电层12中多个沟槽或多个开孔12D的侧壁上及在第一绝缘介电层12(下面那层)内多个金属栓塞10或多个金属接垫、线及金属接垫或连接线8的上表面，例如经由溅镀或CVD一黏着层(Ti层或TiN层)18(其厚度例如介于1nm至50nm之间)，接着，电镀用种子层22可例如经由溅镀或CVD一电镀用种子层22(其厚度例如是介于3nm至200nm之间)在黏着层18上，接着一电镀铜金属层24(其厚度介于10nm至3000nm之间、介于10nm至1000nm之间或介于10nm至500nm之间)可电镀形成在电镀用种子层22上。
接着，如图22H所示，利用一CMP制程移除黏着层18、电镀用种子层22及在第二绝缘介电层12(上面那层)内且位于多个沟槽或多个开孔12D之外的电镀铜金属层24，直到第二绝缘介电层12(上面那层)的上表面被曝露，剩余或保留在第二绝缘介电层12(上面那层)内的多个沟槽或多个开孔12D中的金属被用作为第一交互连接线结构(FISC)20中每一交互连接线金属层6的金属栓塞10或多个金属接垫、线及金属接垫或连接线8。
在单一镶嵌制程中，铜电镀制程步骤及CMP制程步骤用于较低层的多个交互连接线金属层6中的多个金属接垫、线及金属接垫或连接线8，然后再依顺序执行一次在绝缘介电层12中较低层的多个交互连接线金属层6的金属栓塞10在较低的多个交互连接线金属层6上，换一种说法，在单一镶嵌铜制程中，铜电镀制程步骤及CMP制程步骤被执行2次，以形成较低层的多个交互连接线金属层6的多个金属接垫、线及金属接垫或连接线8，及在绝缘介电层12内较高层的多个交互连接线金属层6的金属栓塞10在较低层多个交互连接线金属层6上。
II.FISC的双镶嵌制程
或者，一双镶嵌制程可被用以制造金属栓塞10及第一交互连接线结构(FISC)20的多个金属接垫、线及金属接垫或连接线8，如图22I至图22Q所示，如图22I所示，提供第一绝缘介电层12及多个金属接垫、线及金属接垫或连接线8(图中只显示1个)，其中多个金属接垫、线及金属接垫或连接线8位于第一绝缘介电层12内且曝露上表面，第一绝缘介电层12的最顶层例如为SiCN层或SiN层，接着介电迭层包括第二及第三多个绝缘介电层12沉积在第一绝缘介电层12最顶层上及在第一绝缘介电层12中多个金属接垫、线及金属接垫或连接线8曝露的上表面，介电迭层从底部至顶部包括：(a)一底部低介电系数介电层12e在第一绝缘介电层12(较低的那层)上，例如是SiOC层(用作为一金属间介电层以形成金属栓塞10)；(b)一中间区分蚀刻停止层12f在底部低介电系数介电层12e上，例如是SiCN层或SiN层；(c)一顶层低介电SiOC层12g(用作为在同一交互连接线金属层6的多个金属接垫、线及金属接垫或连接线8之间的绝缘介电材质)在中间区分蚀刻停止层12f上；(d)一顶部区分蚀刻停止层12h形成在顶层低介电SiOC层12g上，顶部区分蚀刻停止层12h例如是SiCN层或SiN层，全部的SiCN层、SiN层或SiOC层可经由CVD方式沉积。底部低介电系数介电层12e及中间区分蚀刻停止层12f可组成第二绝缘介电层12(中间的那层)；顶层低介电SiOC层12g及顶部区分蚀刻停止层12h可组成第三绝缘介电层12(顶部的那层)。
接着，如图22J所示，一第一光阻层15涂布在第三绝缘介电层12(顶部那层)的顶部区分蚀刻停止层12h上，然后第一光阻层15被曝露及显影以形成多个沟槽或多个开孔15A(图中只显示1个)在第一光阻层15内，以曝露第三绝缘介电层12(顶部那层)的顶部区分蚀刻停止层12h，接着，如图22K所示，进行一蚀刻制程以形成沟槽或顶部开口12i(图上只显示1个)在第三绝缘介电层12(顶部那层)及在第一光阻层15内多个沟槽或多个开孔15A下方，及停止在第二绝缘介电层12(中间那层)的中间区分蚀刻停止层12f，沟槽或顶部开口12i用于之后形成交互连接线金属层6的多个金属接垫、线及金属接垫或连接线8的双镶嵌铜制程，接着图22L，第一光阻层15可被移除。
接着，如图22M所示，第二光阻层17涂布在第三绝缘介电层12(顶部那层)顶部区分蚀刻停止层12h及第二绝缘介电层12(中间那层)的中间区分蚀刻停止层12f，然后第二光阻层17被曝露及显影以形成开孔17a(图中只显示1个)在第二光阻层17以曝露第二绝缘介电层12(中间那层)的中间区分蚀刻停止层12f，接着，如图22N所示，执行一蚀刻制程以形成孔洞或底部开口12j(图中只显示1个)在第二绝缘介电层12(中间那层)及第二光阻层17内开孔17a的下方，及停止在第一绝缘介电层12内的多个金属接垫、线及金属接垫或连接线8(图中只显示1个)，孔洞或底部开口12j可用于之后双镶嵌铜制程以形成在第二绝缘介电层12内的金属栓塞10，也就是金属间介电层，接着，如图22O所示，第二光阻层17可被移除，第二及第三多个绝缘介电层12(中间层及上层)可组成介电迭层，位于介电迭层(也就是第三绝缘介电层12(顶部那层))顶部内的沟槽或顶部开口12i可与位于介电迭层(也就是第二绝缘介电层12(中间那层))底部内的多个开口及开口12j重迭，而且沟槽或顶部开口12i比多个开口及开口12j具有较大的尺寸，换句话说，以上视图观之，位于介电迭层(也就是第二绝缘介电层12(中间那层))底部的多个开口及开口12j被位于介电迭层(也就是第三绝缘介电层12(顶部那层))顶部内沟槽或顶部开口12i围绕或困于内侧。
接着，如图22P所示，黏着层18沉积经由溅镀、CVD一Ti层或TiN层(其厚度例如介于1nm至50nm之间)，在第二及第三多个绝缘介电层12(中间及上面那层)上表面、在第三绝缘介电层12(上面那层)内的沟槽或顶部开口12i的侧壁，在第二绝缘介电层12(中间那层)内的孔洞或底部开口12J的侧壁及在第一绝缘介电层12(底部那层)内的多个金属接垫、线及金属接垫或连接线8的上表面。接着，电镀用种子层22可经由例如是溅镀、CVD沉积电镀用种子层22(其厚度例如介于3nm至200nm之间)在黏着层18上，接着电镀铜金属层24(其厚度例如是介于20nm至6000之间、介于10nm至3000之间、介于10nm至1000之间)可被电镀形成在电镀用种子层22上。
接着，如图22Q所示，利用一CMP制程移除黏着层18、电镀用种子层22及位于第二及第三区分蚀刻停止层12h内的孔洞或底部开口12J及沟槽或顶部开口12i之外的电镀铜金属层24，直到第三绝缘介电层12(上面那层)的上表面被曝露，剩余或保留在沟槽或顶部开口12i及在第三绝缘介电层12(上面那层)的金属可用作为第一交互连接线结构(FISC)20中的多个交互连接线金属层6的多个金属接垫、线及金属接垫或连接线8，剩余或保留在孔洞或底部开口12J及在第二绝缘介电层12(中间那层)的金属用作为第一交互连接线结构(FISC)20中的多个交互连接线金属层6的金属栓塞10用于耦接多个金属接垫、线及金属接垫或连接线8以下的及金属栓塞10以上的金属。
在双镶嵌制程中，执行铜电镀制程步骤及CMP制程步骤一次，在2个多个绝缘介电层12中形成多个金属接垫、线及金属接垫或连接线8及金属栓塞10。
因此，形成多个金属接垫、线及金属接垫或连接线8及金属栓塞10的制程利用单一镶嵌铜制程完成，如图22B至图22H所示，或可利用双镶嵌铜制程完成，如图22I至图22Q所示，二种制程皆可重多个次以形成第一交互连接线结构(FISC)20中多个层交互连接线金属层6，第一交互连接线结构(FISC)20可包括4至15层或6至12层的多个交互连接线金属层6，FISC中的多个交互连接线金属层6最顶层可具有金属接垫16，例如是多个铜接垫，此多个铜接垫经由上述单一或双镶嵌制程，或经由溅镀制程形成的多个铝金属接垫。
III.芯片的保护层(Passivation layer)
如图22A中所示，保护层14形成在芯片(FISC)的第一交互连接线结构(FISC)20上及在多个绝缘介电层12上，保护层14可以保护半导体组件4及多个交互连接线金属层6不受到外界离子污染及外界环境中水气污染而损坏，例如是钠游离粒子，换句话说，保护层14可防止游离粒子(如钠离子)、过渡金属(如金、银及铜)及防止杂质穿通至半导体组件4及穿通至多个交互连接线金属层6，例如防止穿通至晶体管、多晶硅电阻组件及多晶硅电容组件。
如图22A所示，保护层14通常可由一或多个游离粒子补捉层构成，例如经由CVD制程沉积形成由SiN层、SiON层及(或)SiCN层所组合的保护层14，保护层14具有一厚度t3，例如是大于0.3μm、或介于0.3μm至1.5μm之间，最佳情况为，保护层14具有厚度大于0.3μm的氮化硅(SiN)层，而单一层或多个层所组成的游离粒子补捉层(例如是由SiN层、SiON层及(或)SiCN层所组合)的总厚度可厚于或等于100nm、150nm、200nm、300nm、450nm或500nm。
如图22A所示，在保护层14中形成一开口14a曝露第一交互连接线结构(FISC)20中的多个交互连接线金属层6最顶层表面，金属接垫16可用在信号传输或连接至电源或接地端，金属接垫16具有一厚度t4介于0.4μm至3μm之间或介于0.2μm至2μm之间，例如，金属接垫16可由溅镀铝层或溅镀铝-铜合金层(其厚度介于0.2μm至2μm之间)所组成，或者，金属接垫16可包括电镀铜金属层24，其经由如图22H中所示的单一镶嵌制程或如图22Q中所示的双镶嵌制程所形成。
如图22A所示，从上视图观之，开口14a具有一横向尺寸介于0.5μm至20μm之间或介于20μm至200μm之间，从上视图观之，开口14a的形状可以为一圆形，其圆形开口14a的直径介于0.5μm至200μm之间或是介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为方形，此方形开口14a的宽度介于0.5μm至200μm之间或介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为多边形，此多边形的宽度介于0.5μm至200μm之间或介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为长方形，此长方形开口14a具有一短边宽度介于0.5μm至200μm之间或介于20μm至200μm之间，另外，一些在金属接垫16下方的一些半导体组件4被开口14a曝露，或者，没有任何主动组件在开口14a曝露的金属接垫16下方。
第一型式的微型凸块
如图23A至图23H为本发明实施例中形成微型凸块或微型金属柱在一芯片上的制程剖面图，用于连接至芯片外部的电路、多个微型凸块可形成在金属接垫16上，其中金属接垫16位于保护层14的多个开口14a内所曝露的金属表面。
如图23A所示为图22A的简化图，如图23B所示，具有厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层26溅镀在保护层14及在金属接垫16上，例如是被开口14A曝露的铝金属垫或铜金属垫，黏着层26的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，且黏着层26经由原子层(atomic-layer-deposition(ALD))沉积制程、化学气相沉积(chemical vapordeposition(CVD))制程、蒸镀制程形成在保护层14及在保护层14的多个开口14a底部的金属接垫16上，其中黏着层26的厚度介于1nm至50nm之间。
接着，如图23C所示，厚度介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层28溅镀在黏着层26上，或者电镀用种子层28可经由原子层(ATOMIC-LAYER-DEPOSITION(ALD))沉积制程、化学气相沉积(CHEMICAL VAPORDEPOSITION(CVD))制程、蒸镀制程、无电电镀或物理气相沉积方式形成，电镀用种子层28有益于在表面上电镀形成一金属层，因此，电镀用种子层28的材质种类随着电镀用种子层28上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层28上时，铜金属则为电镀用种子层28优先选择的材质，例如电镀用种子层28形成在黏着层26上或上方，例如可经由溅镀或CVD化学沉积一铜种子层在黏着层26上。
接着，如图23D所示，厚度介于5μm至300μm之间或介于20μm至50μm之间的光阻层30(例如是正型光阻层)涂布在电镀用种子层28上，光阻层30经由曝光、显影等制程图案化形成多个开口30a曝露出在金属接垫16上方的电镀用种子层28，在曝光制程中，可使用1X步进器，1X接触式对准器或激光扫描仪进行光阻层30的曝光制程。
例如，光阻层30可经由旋涂涂布一正型感旋光性聚合物层在电镀用种子层28上，其中电镀用种子层28的厚度介于5μm至100μm之间，然后使用1X步进器，1X接触式对准器或激光扫描仪进行感光聚合物层的曝光，其中激光扫描仪可具有波长范围介于434至438NM的G-LINE、波长范围介于403至407NM的H-LINE及波长范围介于363至367NM的I-LINE的其中至少二种光线，也就是，G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在烘烤的聚酰亚胺层上，然后显影曝光后的聚酰亚胺层以形成多个开口曝露出多个金属接垫16，然后在温度介于180℃至400℃之间或温度高于或等于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，且加热或固化时间介于20分钟至150分钟，且在氮气环境或无氧环境中，固化或加热己显影的聚酰亚胺层，己固化的聚酰亚胺层具有厚度介于3μm至30μm之间，接着移除残留聚合物材质或来自于金属接垫16的其它污染物及低于2000PPM的氧(O2)离子或含氟离子及氧化物。
接着，如图23D所示，在光阻层30中的每一开口30a可与保护层14中的开口14a及与开口30a底部上曝露的电镀用种子层28重迭，经由后续的制程形成微型金属柱或微型凸块在每一开口30a上，及可延伸开口14a至环绕在开口14a的保护层14的一区域或环形区域。
接着，如图23E所示，一金属层或金属层或铜层32(例如是铜金属)电镀形成在开口30a的电镀用种子层28上，例如，金属层或金属层或铜层32可电镀厚度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间的一铜层在开口30a内。
如图23F所示，形成金属层或铜层32后，使用含氨的有机溶剂将大部分的光阻层30被移除，无论如何，一些从光阻层30来的残留物会留在金属层或金属层或铜层32及在电镀用种子层28上，之后，此残留物可从金属层或金属层或铜层32及从电镀用种子层28中的离子去除，例如是O2离子或含有低于200PPM氟离子及氧离子，接着，未在金属层或铜层32下方的电镀用种子层28及黏着层26被之后的干蚀刻方法或湿蚀刻方法去除，至于湿蚀刻的方法，当黏着层26为钛-钨合金层时，可使用含有过氧化氢的溶液蚀刻；当黏着层26为钛层时，可使用含有氟化氢的溶液蚀刻；当电镀用种子层28为铜层时，可使用含氨水(NH4OH)的溶液蚀刻，至于干蚀刻方法，当黏着层26为钛层或钛-钨合金层时，可使用含氯等离子体蚀刻技术或RIE蚀刻技术蚀刻，通常，干蚀刻方法蚀刻未在金属层或金属层或铜层32下方的电镀用种子层28及黏着层26可包括化学离子蚀刻技术、溅镀蚀刻技术、氩气溅镀技术或化学气相蚀刻技术进行蚀刻。
因此，黏着层26、电镀用种子层28及电镀金属层或铜层32可组成多个微型金属柱或凸块34在保护层14的多个开口14a底部的金属接垫16上，每一微型金属柱或凸块34具有一高度，此高度从保护层14的上表面凸出量测，此高度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或高度是大于或等于30μm、20μm、15μm、10μm或3μm，且以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的微型金属柱或凸块34具有一空间(间距)尺寸介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如图23G所示，如图23F中所述在半导体晶圆上形成微型金属柱或凸块34后，半导体晶圆可经由激光切割制程或一机械切割制程分离、分开成多个单独的半导体芯片，这些半导体芯片100可经由接续图26A至图26U、图27A至图27Z、图28A至图28Z、图29A至图29H及图30A至图30I中的步骤进行封装。
或者，图23H为本发明实施例中形成微型凸块或微型金属柱在一芯片上的制程剖面图，在形成图23B中黏着层26之前，聚合物层36，也就是绝缘介电层包含一有机材质，例如是一聚合物或包括碳的化合物，绝缘介电层可经由旋涂涂布制程、压合制程、网板制刷、喷涂制程或灌模制程形成在保护层14上，以及在聚合物层36中形成多个开口在金属接垫16上，聚合物层36的厚度介于3μm至30μm之间或介于5μm至15μm之间，且聚合物层36的材质可包括聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯(PBO)、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)。
在一种情况下，聚合物层36可经由旋转涂布形成厚度介于6μm至50μm之间的负型感光聚酰亚胺层在保护层14上及在金属接垫16上，然后烘烤转涂布形成的聚酰亚胺层，然后使用1X步进器，1X接触式对准器或具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的激光扫描仪进行烘烤的聚酰亚胺层曝光，G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在烘烤的聚酰亚胺层上，然后显影曝光后的聚酰亚胺层以形成多个开口曝露出多个金属接垫16，然后在温度介于180℃至400℃之间或温度高于或等于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，且加热或固化时间介于20分钟至150分钟，且在氮气环境或无氧环境中，固化或加热己显影的聚酰亚胺层，己固化的聚酰亚胺层具有厚度介于3μm至30μm之间，接着移除残留聚合物材质或来自于金属接垫16的其它污染物及低于2000PPM的氧(O2)离子或含氟离子及氧化物。
因此，如图23H所示，微型金属柱或凸块34形成在保护层14的多个开口14a底部的金属接垫16上及在环绕金属接垫16的聚合物层36上，如图23H所示的微型金属柱或凸块34的规格或说明可以参照图23F所示的微型金属柱或凸块34的规格或说明，每一微型金属柱或凸块34具有一高度，此高度从聚合物层36的上表面凸出量测，此高度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或高度是大于或等于30μm、20μm、15μm、10μm或3μm，且以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的微型金属柱或凸块34具有一空间(间距)尺寸介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
SISC位于保护层上的实施例
或者，微型金属柱或凸块34形成之前，一芯片(SISC)上或内的第二交互连接线结构可形成在保护层14及第一交互连接线结构(FISC)20上或上方，图24A至图24D为本发明实施例中形成交互连接线金属层在一保护层上的制程剖面图。
如图24A所示，制造SISC在保护层14上方的制程可接着从图23C的步骤开始，厚度介于1μm至50μm之间的一光阻层38(例如是正型光阻层)旋转涂布或压合方式形成在电镀用种子层28上，光阻层38经由曝光、显影等制程图案化以形成多个沟槽或多个开孔38a曝露出电镀用种子层28，使用1X步进器，1X接触式对准器或具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的激光扫描仪进行光阻层38曝光，使用G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在光阻层38上，然后显影曝光后的光阻层38以形成多个开口曝露出电镀用种子层28，接着移除残留聚合物材质或来自于电镀用种子层28的其它污染物及低于2000PPM的氧(O2)离子或含氟离子及氧化物，例如光阻层38可图案化形成多个沟槽或多个开孔38a在光阻层38中曝露出电镀用种子层28，通过以下后续制程以形成金属接垫、金属线或连接线在多个沟槽或多个开孔38a中及在电镀用种子层28上，在光阻层38内的多个沟槽或多个开孔38a与保护层14中开口14a的区域重迭。
接着，如图24B所示，一金属层40(例如是铜金属材质)可被电镀在多个沟槽或多个开孔38a曝露的电镀用种子层28上，例如金属层40可经由电镀一厚度介于0.3μm至20μm之间、0.5μm至5μm之间、1μm至10μm之间或2μm至10μm之间的铜层在多个沟槽或多个开孔38a所曝露的电镀用种子层28(铜材质)上。
如图24C所示，在形成金属层40之后，大部分的光阻层38可被移除，及接着未在金属层40下方的电镀用种子层28及黏着层26被蚀刻移除，其中移除及蚀刻的制程可参考如上述图23F所公开的制程说明所示，因此黏着层26、电镀用种子层28及电镀的金属层40图案化形成一交互连接线金属层27在保护层14上方。
接着，如图24D所示，一聚合物层42(例如是绝缘或金属间介电层)形成在保护层14及金属层40上，聚合物层42的多个开口42a位于交互连接线金属层27的多个连接点上方，此聚合物层42的材质及制程与图23H中形成聚合物层36的材质及制程相同。
形成交互连接线金属层27的制程如图23A、图23B及图24A至图24C，而如图24D所示形成聚合物层42的制程二者可交替的执行数次而制造如图25中的SISC29，图25为芯片(SISC)的第二交互连接线结构的剖面示意图，其中第二交互连接线结构是由多个交互连接线金属层27及多个聚合物层42及聚合物层51，也就是绝缘物或金属间介电层，或者可依据本发明的实施例而有所选择布置及安排。如图25所示，SISC29可包含一上层交互连接线金属层27，此交互连接线金属层27具有在聚合物层42多个开口42a内的多个金属栓塞27a及聚合物层42上的多个金属接垫、金属线或连接线27b，上层交互连接线金属层27可通过聚合物层42内多个开口42a中的上层交互连接线金属层27的金属栓塞27a连接至一下层240，SISC29可包含最底端的交互连接线金属层27，此最底端的交互连接线金属层27具有保护层14多个开口14a内多个金属栓塞27a及在保护层14上多个金属接垫、金属线或连接线27b，最底端的交互连接线金属层27可通过保护层14多个开口14a内交互连接线金属层27的最底端金属栓塞27a连接至第一交互连接线结构(FISC)20的多个交互连接线金属层6。
或者，如图24K、图24L及图25所示，在最底端交互连接线金属层27形成之前聚合物层51可形成在保护层14上，聚合物层51的材质及形成的制程与上述聚合物层36的材质及形成的制程相同，请参考上述图23H所公开的说明，在此种情况，SISC29可包含由聚合物层51多个开口51a内多个金属栓塞27a及在聚合物层51上的金属接垫、金属线或连接线27b所形成的最底端交互连接线金属层27，最底端交互连接线金属层27可通过保护层14多个开口14a内最底端交互连接线金属层27的金属栓塞27a，以及在在聚合物层51多个开口51a最底端交互连接线金属层27的金属栓塞27a连接至第一交互连接线结构(FISC)20的多个交互连接线金属层6。
因此，SISC29可任选形成2至6层或3至5层的交互连接线金属层27在保护层14上，对于SISC29的每一交互连接线金属层27，其金属接垫、金属线或连接线27b的厚度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间或介于2μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，或其宽度例如介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间、介于2μm至10μm之间，或其宽度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，每一聚合物层42及聚合物层51的厚度介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间或介于1μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC29的交互连接线金属层27的金属接垫、金属线或连接线27b可被用于可编程交互连接线202。
如图24E至图24I为本发明实施例中形成微型金属柱或微型凸块在保护层上方的交互连接线金属层上的制程剖面图。如图24E所示，黏着层44可溅镀在聚合物层42及在多个开口42a曝露的金属层40表面上，黏着层44的规格及其形成方法可以参照图23B所示的黏着层26及其制造方法。一电镀用种子层46可被溅镀在黏着层44上，此电镀用种子层46的规格及其形成方法可以参照图23C所示的电镀用种子层28及其制造方法。
接着，如图24F所示，光阻层48形成在电镀用种子层46上，光阻层48经由曝光、显影等制程图案化形成开口48a在光阻层48内曝露出电镀用种子层46，此光阻层48的规格及其形成方法可以参照图23D所示的光阻层48及其制造方法。
接着，图24G所示，铜金属层50电镀形成在多个开口48a曝露的电镀用种子层46上，此铜金属层50的规格及其形成方法可以参照图23E所示的铜金属层或金属层或铜层32及其制造方法。
接着，如图24H所示，大部分光阻层48被移除，然后未在铜金属层50下方的电镀用种子层46及黏着层44被蚀刻移除，移除光阻层48，及蚀刻电镀用种子层46及黏着层44的方法可以参照图23F所示的移除光阻层30，及蚀刻电镀用种子层28及黏着层26的方法。
因此，如图24H所示，黏着层44、电镀用种子层46及电镀铜金属层50可组成多个微型金属柱或凸块34在SISC29最顶端聚合物层42多个开口42a底部的SISC29的最顶端交互连接线金属层27上，此微型金属柱或凸块34的规格及其形成方法可以参照图23F所示的微型金属柱或凸块34及其制造方法，每一微型金属柱或凸块34从SISC29最顶端聚合物层42的上表面凸起一高度，例如介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间、且以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如图24I所示，形成微型金属柱或凸块34在的在图24H所示的半导体晶圆上方，半导体晶圆经由激光切割或机械切割制程被切割分离成多个单独半导体芯片100、集成电路芯片，半导体芯片100可以使用以下步骤进行封装，如图26A至图26U、图27A至图27Z、图28A至图28Z、图29A至图29H及图30A至图30I的步骤。
如图24J，上述交互连接线金属层27可包括一电源交互连接线金属连接线或接地交互连接线金属连接线连接至多个金属接垫16及形成在上面的微型金属柱或凸块34，如图24L所示，上述交互连接线金属层27可包括一交互连接线金属连接线连接至多个金属接垫16及没有微金属柱或凸块形成在上面。
如图24I至图24L、图25所示，FISC29的交互连接线金属层27可用于每一多个商业化标准FPGA IC芯片200的多个芯片内交互连接线502的多个可编程的及固定的交互连接线361及364，如图16A所示。
FOIT的实施例
一扇出交互连接线技术(FOIT)可用于制作或制造单层封装商品化标准逻辑运算驱动器300在多芯片封装内，FOIT的公开如下：
图26A至图26T为本发明实施例依据FOIT形成逻辑运算驱动器的制程示意图，如图26A所示，一黏着材料88经由滴注制程形成多个黏着区域在载体基板90的，载体基板90意即是载体、支架、灌模器或基板，载体基板90可以是晶圆型式(其直径尺寸为8吋、12吋或18吋的晶圆)，或是正方形或长方形的面板型式(其宽度或长度是大于或等于20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，公开在图23G、图23H、图24I至图24L及图25的各种型式的半导体芯片100可设置、安装、固定或黏着黏着材料88而接合在载体基板90上，每一半导体芯片100被封装在单层封装商品化标准逻辑运算驱动器300内，其中单层封装商品化标准逻辑运算驱动器300可形成具有上述高度(从每一半导体芯片100上表面凸出的高度)的微型金属柱或凸块34，其高度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或大于或等于30μm、20μm、15μm、5μm或3μm，每一半导体芯片100设置、容纳、固定或黏着在载体基板90上，且半导体芯片100一侧或表面上形成半导体组件4，也就是具有晶体管那侧或表面向上，而每一半导体芯片100的背面没有形成任何主动组件，且背面朝下设置、固定、容纳或黏着黏着材料88而设置载体基板90上，接着黏着材料88在温度介于100℃至200℃之间进行烘烤或硬化。
单层封装商品化标准逻辑运算驱动器300在图19A至图19N中显示，每一个的半导体芯片100可以是商业化标准FPGA IC芯片200、DPI IC芯片410、非挥发性内存IC芯片250、HBM IC芯片251、专用I/O芯片265、PCIC芯片269(例如是CPU芯片、GPU芯片、TPU芯片、DSP芯片或APU芯片)、DRAM IC芯片321、专用控制芯片260、专用专用控制及I/O芯片266、IAC芯片402、DCIAC芯片267或DCDI/OIAC芯片268。举例而言，如图26A所示的这六个半导体芯片100从左而右依序为DRAM IC芯片321、商业化标准商业化标准FPGA IC芯片200、PCIC芯片(例如是CPU)269、专用控制芯片260、商业化标准商业化标准FPGA IC芯片200及PCIC芯片(例如是GPU)269。举例而言，如图26A所示的这六个半导体芯片100从左而右依序为DRAM IC芯片321、商业化标准商业化标准FPGA IC芯片200、DPI IC芯片410、PCIC芯片(例如是CPU)269、DPI IC芯片410及PCIC芯片(例如是GPU)269。举例而言，如图26A所示的这六个半导体芯片100从左而右依序为专用I/O芯片265、DRAM IC芯片321、商业化标准商业化标准FPGA IC芯片200、DPI IC芯片410、商业化标准商业化标准FPGA IC芯片200及专用I/O芯片265。
如图26A所示，黏着材料88的材质可以是聚合物材质，例如是聚酰亚胺或环氧树脂，且黏着材料88的厚度介于1μm至50μm之间，例如，黏着材料88可以是厚度介于1μm至50μm之间的聚酰亚胺，或者，黏着材料88可以是厚度介于1μm至50μm之间的环氧树脂，因此半导体芯片100可以是利用聚酰亚胺黏着在载体基板90上，或者是，半导体芯片100可以是利用环氧树脂黏着在载体基板90上。
如图26A所示，载体基板90的材质可以是硅材质、金属材质、玻璃材质、塑料材质、陶瓷材质、聚合物材质、环氧-基底聚合物材质或环氧基底化合物材质，例如，载体基板90可以是增强性玻璃纤维环氧树脂基材，其厚度介于200μm至2000μm之间；或者，载体基板90可以是玻璃基板，其厚度介于200μm至2000μm之间；或者，载体基板90可以是硅基板，其厚度介于200μm至2000μm之间；或者，载体基板90可以是陶瓷基板，其厚度介于200μm至2000μm之间；或者，载体基板90可以是有机基板，其厚度介于200μm至2000μm之间；或者，载体基板90可以是金属基板(例如包括铜金属)，其厚度介于200μm至2000μm之间；载体基板90中可以没有金属连接线，但可具有承载(携带)半导体芯片100的功能。
如图26B所示，一聚合物层92具有厚度t7介于250μm至1000μm之间，其经由旋涂、网版印刷、滴注或灌模方式形成在载体基板90及半导体芯片100上且包围半导体芯片100的微型金属柱或凸块34，及填入多个半导体芯片100之间的间隙中，此灌模的方法包括压缩成型(使用顶部和底部模具)或铸造成型(使用滴注器)，树脂材料或化合物用于聚合物层92，其可为聚合物材质例如包括聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，聚合物层92例如可为例如是日本Asahi Kasei公司所提供的感旋光性聚酰亚胺/PBO PIMELTM、由日本Nagase ChemteX公司提供的环氧树脂基底灌模化合物、树脂或密封胶，聚合物层92被使在(经由涂布、印刷、滴注或灌模)半导体芯片100之上及在载体基板90上至一水平面，如(i)将多个半导体芯片100的间隙填满；(ii)将多个半导体芯片100的上表面覆盖；(iii)填满多个半导体芯片100上的微型金属柱或凸块34之间的间隙；(iv)覆盖多个半导体芯片100上的r微型金属柱或凸块34的上表面，此聚合物材质、树脂或灌模化合物可经由温度加热至一特定温度被固化或交联(cross-linked)，此特定温度例如是高于或等于50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
如图26C所示，聚合物层92例如经由机械研磨制程或抛光制程从前侧进行研磨以曝露出每一微型金属柱或凸块34的前表面及平坦化聚合物层92的前侧，或者，聚合物层92可经由CMP制程进行研磨，当聚合物层92被研磨时，每一微型金属柱或凸块34的前侧部分可允许被移除，且在结构研磨制程后，其黏着层44具有厚度t8介于250μm至8000μm之间。
接着，逻辑运算驱动器内(或上)的顶层交互连接线结构(Top InterconnectionScheme in,on or of the logic drive(TISD))可经由晶圆或面板制程形成在聚合物层92的前侧上或上方及在微型金属柱或凸块34前侧上，如图26D至图26N所示。
如图26D所示，一聚合物层93(也就是绝缘介电层)经由旋涂、网版印刷、滴注或灌模的方法形成在聚合物层92上及微型金属柱或微型金属柱或凸块34上，及在聚合物层93内的多个开口93a形成在多个开口93a所曝露的微型金属柱或凸块34上方，聚合物层93可包括例如是聚酰亚胺、苯并环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，聚合物层93的绝缘介电层的材质包括有机材质，例如是一聚合物、聚合物或聚合物材质化合物包括碳，聚合物层93的材质可以是光感性材质，可用于光阻层形成多个图案化开口93a，以便在之后的程序中形成金属栓塞，聚合物层93可涂布、及经由一光罩曝光，接着显影及蚀刻而形成多个开口93a在聚合物层93内，在聚合物层93的多个开口93a与微型金属柱或凸块34的上表面重迭，在某些应用或设计中，聚合物层93的多个开口93a的尺寸或横向最大尺寸可小于在开口93a下方微型金属柱或凸块34的上表面，在其它的应用或设计中，聚合物层93的多个开口93a的尺寸或横向最大尺寸大于在开口93a下方微型金属柱或凸块34的上表面，接着聚合物层93(也就是绝缘介电层)在一特定温度下硬化(固化)，例如是例如是高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，而硬化后的聚合物层93的厚度介于3μm至30μm之间或介于5μm至15μm之间，聚合物层93可能会添加一些电介质颗粒或玻璃纤维，聚合物层93的材质及其形成方法可以参照图23H所示的聚合物层36的材质及其形成方法。
接着，如图26E至图26H所示，进行一浮凸制程在聚合物层93上及在曝露的微型金属柱或凸块34上表面上。
接着，如图26E所示，一黏着/种子层94形成在聚合物层93及曝露的微型金属柱或凸块34上表面上，可选地，黏着/种子层94可形成在围绕微型金属柱或凸块34曝露的上表面的聚合物层92上，首先，黏着层的厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间，且黏着层可溅镀在聚合物层93上及在微型金属柱或凸块34上，可选择地，黏着层可形成在围绕微型金属柱或凸块34曝露的上表面的聚合物层92上，黏着层的材质包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，黏着层可经由ALD制程、CVD制程或蒸镀制程形成，例如，黏着层可经由CVD沉积方式形成Ti层或TiN层(其厚度例如介于1nm至50nm之间)在聚合物层93及微型金属柱或凸块34曝露的上表面上。
接着，厚度介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的一电镀用种子层可溅镀形成在整个黏着层的上表面上，或者，电镀用种子层可经由原子层(ATOMIC-LAYER-DEPOSITION(ALD))沉积制程、化学气相沉积(CHEMICAL VAPORDEPOSITION(CVD))制程、蒸镀制程、无电电镀或物理气相沉积方式形成。电镀用种子层有益于在表面上电镀形成一金属层，因此，电镀用种子层的材质种类随着电镀用种子层上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层上时，铜金属则为电镀用种子层优先选择的材质，例如电镀用种子层形成在黏着层上或上方，例如可经由溅镀或CVD化学沉积一铜种子层(其厚度例如介于3nm至300nm之间或介于3nm至200nm之间)在黏着层上，黏着层及电镀用种子层可组成如图26E所示的黏着/种子层94。
接着，如图26F所示，厚度介于5μm至50μm之间的光阻层96(例如是正型光阻层)经旋转涂布或压合方式形成在黏着/种子层94的电镀用种子层上，光阻层96经由曝光、显影等制程形成多个沟槽或多个开口96a在光阻层96内并曝露黏着/种子层94的电镀用种子层，用1X步进器，具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的1X接触式对准器或激光扫描仪可用于照光在光阻层96上而曝光光阻层96，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻层96上，然后显影曝露的聚合物光阻层96，然后使用氧气离子(O2 plasma)或含氟离子在2000PPM及氧，并移除残留在黏着/种子层94的电镀用种子层的聚合物材质或其它污染物，使得光阻层96可被图案化而形成多个开口96a，在光阻层96内并曝露黏着/种子层94的电镀用种子层，经由后续要执行的步骤(制程)以形成金属接垫、金属线或连接线在沟槽或多个开口96a内及在焊锡球325的电镀用种子层，位于光阻层96内其中之一沟槽或多个开口96a可与聚合物层93内多个开口93a的面积重迭。
接着，请参考图26G所示，一金属层98(例如铜层)电镀形成在沟槽或多个开口96a曝露的黏着/种子层94的电镀用种子层上，例如，金属层98可电镀一厚度介于0.3μm至20μm之间、介于0.5μm至5μm之间、介于1μm至10μm之间及介于2μm至10μm之间的一铜层在沟槽或多个开口96a所曝露的铜金属材质形成的电镀用种子层上。
如图26H所示，在形成金属层98之后，大部分的光阻层38可被移除，接着没有在金属层98下方的黏着/种子层94被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着/种子层94及电镀的金属层98可被图案化以形成交互连接线金属层99在聚合物层92上，交互连接线金属层99可由在聚合物层93多个开口93a内的多个金属栓塞99a及在聚合物层93上的金属接垫、金属线或连接线99b所构成。
接着，如图26I所示，聚合物层104(也就是绝缘或金属间介电层层)形成在聚合物层93、金属层98及在聚合物层104的多个开口104a内交互连接线金属层99的连接点上，聚合物层104的厚度介于3μm至30μm之间或介于5μm至15μm之间，聚合物层104可添加一些电介质颗粒或玻璃纤维，聚合物层104的材质及其形成方法可以参考图26D或图23H中所示的聚合物层93或聚合物层36的材质及其形成方法。
图26F至图26H公开交互连接线金属层99形成的制程，与聚合物层104形成的制程可多次交替的执行以制造形成如图26J至图26N中的TISD，如图26N所示，TISD101包括一上层交互连接线金属层99，此上层交互连接线金属层99具有在聚合物层104中多个开口104a内的金属栓塞99a及聚合物层104上的多个金属接垫、金属线或连接线99b，上层交互连接线金属层99可通过在聚合物层104多个开口104a内的上层交互连接线金属层99中的金属栓塞99a连接至下层交互连接线金属层99，TISD101可包括最底端的交互连接线金属层99，其中交互连接线金属层99具有在聚合物层93多个开口93a内的金属栓塞99a及在聚合物层93上多个金属接垫、金属线或连接线99b，此最底端的交互连接线金属层99可通过它的金属栓塞、多个微型金属柱或凸块34连接至半导体芯片100的SISC29。
因此，图26N所示，TISD101可包括2层至6层或3层至5层的交互连接线金属层99，TISD101中交互连接线金属层99的金属接垫、金属线或连接线99B可在半导体芯片100上方及水平延伸穿过半导体芯片100的边缘，换句话说，金属接垫、金属线或连接线99b可能延伸到单层封装商品化标准逻辑运算驱动器300的相邻两个半导体芯片100之间的间隙上方，TISD101中交互连接线金属层99的金属接垫、金属线或连接线99B连接或耦接单层封装商品化标准逻辑运算驱动器300中二个或多个半导体芯片100的微型金属柱或凸块34。
如图26N所示，TISD101的交互连接线金属层99通过半导体芯片100的微型金属柱或凸块34连接或电连接至SISC29的交互连接线金属层27、第一交互连接线结构(FISC)20的多个交互连接线金属层6及(或)单层封装商品化标准逻辑运算驱动器300中半导体芯片100的半导体组件4(也就是晶体管)，聚合物层92填入半导体芯片100之间的间隙将半导体芯片100围住，且半导体芯片100及半导体芯片100的上表面也被聚合物层92覆盖，其中TISD101、其交互连接线金属层99的金属接垫、金属线或连接线99B的厚度例如介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚度例如大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，且其宽度例如介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或宽度宽于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，对于TISD而言，其聚合物层104(也就是金属间介电层)的厚度介于0.3μm至30μm之间、介于0.5μm至20μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚度例如大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD101的交互连接线金属层99可用于如图19A至图19N所示的芯片间(INTER-CHIP)交互连接线371。
如图26N示，如图19A至图19N中单层封装商品化标准逻辑运算驱动器300内芯片间(INTER-CHIP)交互连接线371的可编程交互连接线361经由TISD101的交互连接线金属层99提供，及可经由分布在多个商业化标准FPGA IC芯片200(如图16A至图16J)内多个内存单元362及多个DPI IC芯片410(如图9所示)编程，每一(或每一组)多个内存单元362用于多个通过/不通过开关258的开启或关闭而控制TISD101中二个可编程交互连接线361耦接至多个通过/不通过开关258的二端之间的连接是否建立，由此，如图19A至图19N中的单层封装商品化标准逻辑运算驱动器300内TISD101的一组可编程交互连接线361可经由设置在一或多个DPI IC芯片410中多个交叉点开关379内的多个通过/不通过开关258相互连接至(1)连接一多个商业化标准FPGA IC芯片200至另一个多个商业化标准FPGA IC芯片200；(2)连接一多个商业化标准FPGA IC芯片200至一多个专用I/O芯片265；(3)连接一多个商业化标准FPGA IC芯片200至一多个DRAM IC芯片321；(4)连接一多个商业化标准FPGA IC芯片200至一多个处理IC芯片及多个PCIC芯片269；(5)连接一多个商业化标准FPGA IC芯片200至专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268；(6)连接一多个专用I/O芯片265至另一多个专用I/O芯片265；(7)连接一多个专用I/O芯片265至一多个DRAM IC芯片321；(8)连接一多个专用I/O芯片265至一多个处理IC芯片及多个PCIC芯片269；(9)连接一多个专用I/O芯片265至一专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268；(10)连接一多个DRAM IC芯片321至另一多个DRAM IC芯片321；(11)连接一多个DRAM IC芯片321至一多个处理IC芯片及多个PCIC芯片269；(12)连接一多个DRAM IC芯片321至专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268；(13)连接一多个处理IC芯片及多个PCIC芯片269至另一多个处理IC芯片及多个PCIC芯片269或(14)连接一多个处理IC芯片及多个PCIC芯片269至专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268。
通常，如图26T及图26U中的TISD101的金属接垫、金属线或连接线99B的厚度大于或等于如图24I至图24L及图25的SISC29的金属接垫、金属线或连接线27b，但大于如图22A中的多个金属接垫、线及金属接垫或连接线8。
在TISD上方的金属凸块
接着如图26O至图26R所示，多个金属柱或凸块可形成在TISD101最顶端的交互连接线金属层99，图26O至图26R为本发明的实施例中TISD中形成多个金属柱或凸块在交互连接线金属层上的制程剖面示意图。
如图26O所示，一黏着/种子层116形成在TISD101最顶端聚合物层104上，及在TISD101最顶端交互连接线金属层99上，首先，厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的黏着层可溅镀在TISD101最顶端聚合物层104上及在TISD101最顶端交互连接线金属层99上，黏着层的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，黏着层可经由ALD制程、CVD制程或蒸镀制程形成，例如，黏着层可经由CVD沉积方式形成Ti层或TiN层(其厚度例如介于1nm至50nm之间)在TISD101最顶端聚合物层104上及在TISD101最顶端交互连接线金属层99上。
接着，厚度介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的电镀用种子层可溅镀在整个黏着层的上表面上，或者，电镀用种子层可经由电镀用种子层283形成，电镀用种子层有益于在表面上电镀形成一金属层，因此，电镀用种子层的材质种类随着电镀用种子层上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层上时(对于第一种型态的金属凸块由以下步骤形成)，铜金属则为电镀用种子层优先选择的材质，当铜阻障层被电镀在电镀用种子层时(对于第二种型态的金属凸块由以下步骤形成)，铜金属则为电镀用种子层优先选择的材质，当金层被电镀在电镀用种子层时(对于第二种型态的金属凸块由以下步骤形成)，铜金属则为电镀用种子层优先选择的材质，当金层电镀在电镀用种子层上时(对于第三种型态的金属凸块由以下步骤形成)，金金属(Au)则为电镀用种子层优先选择的材质，例如，电镀用种子层可沉积在黏着层上或上方(对于第一种或第二种型态的金属凸块由以下步骤形成)，例如经由溅镀或CVD沉积一铜种子层(厚度例如介于3nm至400nm之间或介于10nm至200nm之间)在黏着层上，电镀用种子层可沉积在黏着层上或上方(对于第三种型态的金属凸块由以下步骤形成)，例如溅镀或CVD沉积一金种子层(厚度例如介于1nm至300nm之间或介于1nm至50nm之间)在黏着层上，黏着层及电镀用种子层可组成图26O中的黏着/种子层116。
接着，如图26P所示，一厚度介于5μm至500μm之间的光阻层118(例如是正型光阻层)旋转涂布或压合在黏着/种子层116的电镀用种子层上，光阻层118经由曝光、显影等制程形成多个交互连接线a在光阻层118内并曝露黏着/种子层116的电镀用种子层，用1X步进器，具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的1X接触式对准器或激光扫描仪可用于照光在光阻层118上，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻层118上，然后显影曝露的光阻层118，然后使用氧气离子(O2plasma)或含氟离子在2000PPM及氧，并移除残留在黏着/种子层116的电镀用种子层的聚合物材质或其它污染物，使得光阻层118可被图案化而形成多个开口118a，在光阻层96内并曝露位于最顶端交互连接线金属层99的金属接垫、金属线或连接线99b上方的黏着/种子层116的电镀用种子层。
如图26P所示，在光阻层118内的多个开口118a可与最上端聚合物层104内多个开口104a的面积重迭，经由后续的制程形成金属接垫或凸块，黏着/种子层116曝露的电镀用种子层位于开口118a底部，及可延伸开口104a至环绕在开口104a的TISD101的最顶端聚合物层104的一区域或环形区域。
如图26Q所示，金属层120(例如铜层)电镀在曝露于多个开口118a的黏着/种子层116的电镀用种子层上，例如，第一种型式，金属层120可电镀厚度介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间的铜层在多个开口118a曝露的电镀用种子层(铜材质)上。
如图26所示，形成金属层120之后，大部分的光阻层118可被移除，接着没有在金属层120下方的黏着/种子层116被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着/种子层116及电镀的金属层120可被图案化以形成多个金属柱或凸块122在最顶端聚合物层104内多个开口104a底部的最顶端交互连接线金属层99的金属接垫、金属线或连接线99b上，金属柱或凸块122可用于连接或耦接单层封装商品化标准逻辑运算驱动器300的半导体芯片100(例如图19A至图19N中的多个专用I/O芯片265)至单层封装商品化标准逻辑运算驱动器300的外部多个电路或组件。
第一种型式的金属柱或凸块122的高度(从最顶端聚合物层104上表面凸出的高度)介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或高度大于或等于50μm、30μm、20μm、15μm或5μm，且以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。二相邻第一型式金属柱或凸块122之间最小的距离例如介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，对于第二型式的金属柱或凸块122，如图26Q所示的金属层120可经由电镀一铜阻障层(例如镍层)在多个开口118a曝露的电镀用种子层(例如由铜材质制成)上，铜阻障层的厚度例介于1μm至50μm之间、介于1μm至40μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间，接着电镀一焊锡层在多个开口118a内的铜阻障层上，此焊锡层厚度例如是介于1μm至150μm之间、介于1μm至120μm之间、介于5μm至120μm之间、介于5μm至100μm之间、介于5μm至75μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间，此焊锡层的材质可以是无铅焊锡，其包括含锡合金、铜金属、银金属、铋金属、铟金属、锌金属、锑金属或其他金属，例如此无铅焊锡可包括锡-银-铜(SAC)焊锡、锡-银焊锡或锡-银-铜-锌焊锡，此外，图26R中去除大部分的光阻层118及未在金属层120下方的黏着/种子层116之后，执行一回焊制程回焊焊锡层变成第二类型多个圆形焊锡球或凸块。
第二型式金属柱或凸块122从最顶端聚合物层104的上表面凸起一高度介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高等或等于75μm、50μm、30μm、20μm、15μm或10μm，及以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的金属柱或凸块122具有一最小空间(间距)尺寸介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，对于第三型式金属柱或凸块122，如图26O所示的电镀用种子层可溅镀或CVD沉积金种子层(厚度例如介于1nm至300nm之间或1nm至100nm之间)在黏着层上形成，黏着层及电镀用种子层组成如图26O所示的黏着/种子层116，如图26Q所示的金属层120可经由电镀厚度例如介于3μm至40μm之间或介于3μm至10μm之间的金层在多个开口118a曝露的电镀用种子层上形成，其中电镀用种子层由金所形成，接着，如图26R所示，大部分的光阻层118被移除，然后未在金属层120下方的黏着/种子层116被蚀刻移除以形成第三型式金属柱或凸块122。每一第三型式的金属柱或凸块122可由黏着/种子层116与在黏着/种子层116上的电镀金的金属层120构成。
第三型式金属柱或凸块122从最顶端聚合物层104的上表面凸起一高度介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于、高等或等于40μm、30μm、20μm、15μm或10μm，及以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于40μm、30μm、20μm、15μm或10μm，二相邻的金属柱或凸块122具有一最小空间(间距)尺寸介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或尺寸是小于或等于40μm、30μm、20μm、15μm或10μm。
或者，对于第四型式的金属柱或凸块122，如图26Q所示的金属层120可经由电镀一铜层在多个开口118a曝露的电镀用种子层(例如由铜材质制成)上，此铜层的厚度例介于1μm至100μm之间、介于1μm至50μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间或介于1μm至3μm之间，接着电镀一焊锡层在多个开口118a内的铜层上，此焊锡层厚度例如是介于1μm至150μm之间、介于1μm至120μm之间、介于5μm至120μm之间、介于5μm至100μm之间、介于5μm至75μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间，此焊锡层的材质可以是无铅焊锡，其包括含锡合金、铜金属、银金属、铋金属、铟金属、锌金属、锑金属或其他金属，例如此无铅焊锡可包括锡-银-铜(SAC)焊锡、锡-银焊锡或锡-银-铜-锌焊锡，此外，图26R中去除大部分的光阻层118及未在金属层120下方的黏着/种子层116之后，执行一回焊制程回焊焊锡层变成多个圆形焊锡球或凸块，以形成变成第四类型金属柱或凸块122。
第四型式的金属柱或凸块122，从最顶端聚合物层104的上表面凸起一高度介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高等或等于75μm、50μm、40μm、30μm、20μm、15μm或10μm，及以剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的金属柱或凸块122具有一最小空间(间距)尺寸介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高等或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
芯片封装制程
接着，如图26S所示，载体基板90可经由研磨或CMP制程将图26R所示的载体基板90移除，或者，载体基板90经由研磨或CMP制程移除可在图26C所示研磨聚合物层92之后及图26D中形成聚合物层93之前。可选择地，晶圆或面板薄化制程，例如一CMP制程或研磨制程可研磨半导体芯片100的背部表面110a及聚合物层92的背部表面92a，使得结构薄化，如图26S所示，聚合物层92的厚度介于50μm至500μm之间，或者，载体基板90可以不被移除。
在图26S中移除载体基板90之后，图26S所示的封装结构可被激光切割或机械切割的方式分离成多个独立芯片封装，也就是图26T所示的单层封装商品化标准逻辑运算驱动器300，在没有移除载体基板90的情况下，可将载体基板90切割分离成多个独立芯片封装的载体单元，也就如图26U所示的单层封装商品化标准逻辑运算驱动器300。
芯片封装的组装
如图26T及图26U所示，第一、第二或第三型式的金属柱或凸块122可用于单层封装商品化标准逻辑运算驱动器300组装在组装基板、软板或母板，相以覆晶芯片封装的技术或相以于LCD驱动器封装中的COF组装技术，其中组装基板、软板或母板例如是印刷电路板(PCB)、具有交互连接线的硅基板结构、具有交互连接线结构的金属基板，具有交互连接线结构的玻璃基板、具有交互连接线结构的陶瓷基板或具有交互连接线结构的软板。
如图26V为图26T的底部示意图，图26V为本发明实施例逻辑运算驱动器的金属凸块的布局，如图26V所示，第一、第二或第三型式的金属柱或凸块122可设置排列成一矩阵布局，第一、第二或第三型式的第一组金属柱或凸块122排列成一矩阵在芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)底部表面的中间区域，而第一、第二或第三型式的第二组金属柱或凸块122排列在成一矩阵在芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)底部表面包围中间区域的周边区域，第一、第二或第三型式的第一组金属柱或凸块122具有一最大横向尺寸d1(也就是圆形的直径，或是正方形或长方形的对角线)大于第一、第二或第三型式的第二组金属柱或凸块122的最大横向尺寸d2(也就是圆形的直径，或是正方形或长方形的对角线)，超过90％或80％的第一、第二或第三型式的第一组金属柱或凸块122可用于电源供应连接端或接地连接端，超过50％或60％的第一、第二或第三型式的第二组金属柱或凸块122可用于信号传输，第一、第二或第三型式的第二组金属柱或凸块122可排列一或多个圈，沿着芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)底部表面的边界，例如是1圈、2圈、3圈、4圈、5圈或6圈，第一、第二或第三型式的第二组金属柱或凸块122的最小间距小于第一、第二或第三型式的第一组金属柱或凸块122的最小间距。
为了将第一型式金属柱或凸块122接合至组装基板、软板或母板，组装基板、软板或母板可在顶部表面设置具有与第一类型的金属柱或凸块122相接合的一焊锡层的多个金属接或凸块，并使用一焊锡回焊制程或热压合制程使第一类型的金属柱或凸块122接合至组装基板、软板或母板顶部的焊锡层，使芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)接合在组装基板、软板或母板上。
对于第二型式金属柱或凸块122，可经由焊锡或回焊制程(具有助焊剂或不具有助焊剂)使芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)接合在组装基板、软板或母板上。
对于第三型式金属柱或凸块122，可经由COF技术的热压合方式接合至一软性电路板或基板，在COF组装中，第三型式金属柱或凸块122可设置非常高数量的I/Os在一小面积(区域)内，第三型式金属柱或凸块122具有小于20μm的间距，而具有宽度10mm的正方形单层封装商品化标准逻辑运算驱动器300，第三型式的金属柱或凸块122的信号输入或输出的I/Os数量沿着底部表面并排列在4个边界上，例如，排列在其外围区域2圈，例如数量大于或等于5000个(具有二凸块之间距为15μm)、4000个(具有二凸块之间距为20μm)或2500个(具有二凸块之间距为15μm)，当使用具有单侧金属线或连接线的单层薄膜用于软性电路板或薄膜接合至第三型式金属柱或凸块122时，沿着其边缘设计2圈或2行的原因是为了容易于从单层封装商品化标准逻辑运算驱动器300扇出(Finout)，在软性电路板或薄膜上的金属接垫上表面具有金层，可经由金至金(gold-to-gold)热压合接合方式接合至至第三型式金属柱或凸块122，或者，在软性电路板或薄膜上的金属接垫上表面具有一焊锡层，可经由金至焊锡(gold-to-solder)热压合接合方式接合至至第三型式金属柱或凸块122。
例如，图26W为本发明实施例逻辑运算驱动器的多个金属柱或凸块接合至软性电路板或薄膜的剖面示意图，如图26W所示，第一、第二或第三型式的金属柱或凸块122接合至软性电路板或薄膜126，软性电路板或薄膜126包括一聚合物层148、一铜接合线146在聚合物层148上，一聚合物保护层150在铜接合线146上及在聚合物层148上，及一金或焊锡金属层152无电电镀在聚合物保护层150开口曝露的铜接合线146上，软性电路板或薄膜126更连接至一外部电路，例如是另一半导体芯片、PCB板、玻璃基板、另一软性电路板或薄膜、陶瓷基板、玻璃纤维增强环氧基板、聚合物或有机基板，其中印刷电路板包含一具有玻璃纤维及多个电路层在核心层上方或下方，第一、第二或第三型式的金属柱或凸块122接合至锡层或焊锡金属层152，对于第三型式金属柱或凸块122，焊锡金属层152可以是使用金-焊材料热压接合方法与其结合的一锡层或焊锡层，由此可在铜接合线14与第三型式金属柱或凸块122之间可形成一锡金合金154，或者，对于第三种型式金属柱或凸块122，焊锡金属层152可以是使用金-金热压接合方法与的结合的金属层，之后，聚合物材质156(例如聚酰亚胺)可以填入至逻辑运算驱动器(也就是单层封装商品化标准逻辑运算驱动器300)及软性电路板或薄膜126的间隙中，以封闭第一、第二或第三型式的金属柱或凸块122。
如上所述，半导体芯片100排列成单层以形成单层封装商品化标准逻辑运算驱动器300，多个单层封装商品化标准逻辑运算驱动器300可组成一积体逻辑运算驱动器，积体逻辑运算驱动器可由两个或两个以上的单层封装商品化标准逻辑运算驱动器300制造，例如是2个、3个、4个、5个、6个、7个、8个或8个以上的单层封装商品化标准逻辑运算驱动器300组成，例如是：(1)以平面的方式覆晶封装在PCB板上；或(2)将其中一单层封装商品化标准逻辑运算驱动器300安装在另一个单层封装商品化标准逻辑运算驱动器300的顶部上的封装迭层封装(POP)技术，为了实现堆栈方式组装的单层封装商品化标准逻辑运算驱动器300，在单层封装商品化标准逻辑运算驱动器300的中间、在底部可形成封装穿孔或聚合物穿孔(TPV)，如以下所示：
具有多个贯穿封装体的信道TPVS的芯片封装的第一实施例
堆栈形式的每个单层封装商品化标准逻辑运算驱动器300(也就是在POP封装内)可依据如上述段落中描述的相同的处理步骤和规格来制造，如图26A至图26T所示的本发明的一实施例的制程剖面示意图，在聚合物层92内还可以设置多个TPVS158，在单层封装商品化标准逻辑运算驱动器300的每相邻两个的半导体芯片100之间，及(或)周边区域的单层封装商品化标准逻辑运算驱动器300围绕在中间区域的半导体芯片100，图27A至图27O为本发明实施例依据FOIT形成具有TPVS的芯片封装的制程剖面示意图。TPVS158可形成在单层封装商品化标准逻辑运算驱动器300中的一个，用于连接或耦接位于该其中的一单层封装商品化标准逻辑运算驱动器300的正面的多个电路或组件至该其中的一的单层封装商品化标准逻辑运算驱动器300背面的多个电路或组件。
图27A至图27O为本发明第一实施例形成具有TPVS芯片封装示意图，在将半导体芯片100安装到图26A所示的载体基板90(如图26A所示)之前，如图27F所示的TPVS158可形成在如图26A所示的载体基板90上方，如图27A所示，包括氧化硅层、氮化硅层、聚合物层或其组合的绝缘层91可形成在如图26A所示的载体基板90上。
接着，如图27B所示，TPVS158(也就是绝缘介电层)经由旋涂、网版印刷、滴注或灌模的方法形成在绝缘层91上，及在聚合物层97的多个开口97a曝露的绝缘层91上方，聚合物层97可包括例如聚酰亚胺、苯并环丁烯(Benz℃ycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，聚合物层97可包括有机材质，例如一聚合物或含碳的化合物材质，聚合物层97可以是光感性材质，且可用作光阻层，用于图案化多个开口97a在其中，且通过后续执行的制程形成多个TPVs的端点部分，聚合物层97可涂布，通过光罩曝光，接着显影形成多个开口97a在其中，在聚合物层97中的多个开口97a曝露绝缘层91的多个上表面区域，接着聚合物层97(也就是绝缘介电层)在一温度下固化(硬化)，例如温度高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，聚合物层97在固化后的厚度例如介于2μm至50μm之间、介于3μm至50μm之间、介于3μm至30μm之间、介于3μm至20μm之间或介于3μm至15μm之间，或是厚度大于或等于2μm、3μm、5μm、10μm、20μm或30μm，聚合物层97可添加一些电介质颗粒或玻璃纤维，聚合物层97的材料及其形成方法可以参考聚合物层36的材料及其形成方法，如图23H所示。
接着，多个金属柱或凸块形成在绝缘层91上，如图27C至图27F所示，图27C至图27F为本发明实施例形成多个TPVs在载体基板上方的制程剖面示意图，如图27C所示，一黏着/种子层140形成在聚合物层97上及在聚合物层97多个开口97a底部的绝缘层91上，接着可溅镀厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的黏着层在聚合物层97上及在聚合物层97多个开口97a底部的绝缘层91上，黏着层的材质可包含钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，黏着层可经由ALD制程、CVD制程或蒸镀制程形成，例如，黏着层可经由溅镀或CVD沉积一Ti层或TiN层在聚合物层97(厚度例如介于1nm至200nm或介于5nm至50nm之间)上。
接着，厚度介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的电镀用种子层溅镀在黏着层的整个上表面，或者，电镀用种子层可经由原子层(ATOMIC-LAYER-DEPOSITION(ALD))沉积制程、化学气相沉积(CHEMICAL VAPOR DEPOSITION(CVD))制程、蒸镀制程、无电电镀或物理气相沉积方式形成。电镀用种子层有益于在表面上电镀形成一金属层，因此，电镀用种子层的材质种类随着电镀用种子层上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层上时，铜金属则为电镀用种子层优先选择的材质，例如电镀用种子层形成在黏着层上或上方，例如可经由溅镀或CVD化学沉积一铜种子层(其厚度例如介于3nm至300nm之间或介于3nm至200nm之间)在黏着层上，黏着层及电镀用种子层可组成如图27A所示的黏着/种子层140。
接着，如图27D所示，一厚度介于5μm至500μm之间的光阻层142(例如是正型光阻层)旋转涂布或压合在黏着/种子层140的电镀用种子层上，光阻层142经由曝光、显影等制程形成多个开口142a在光阻层142内并曝露黏着/种子层140的电镀用种子层，用1X步进器，具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的1X接触式对准器或激光扫描仪可用于照光在光阻层142上，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻层142上，然后显影曝露的光阻层142，然后使用氧气离子(O2plasma)或含氟离子在2000PPM及氧，并移除残留在黏着/种子层140的电镀用种子层的聚合物材质或其它污染物，使得光阻层142可被图案化而形成多个开口142a曝露黏着/种子层140的电镀用种子层，在光阻层142内每一开口142a与聚合物层97内开口97a重迭，且在聚合物层97内开口97a延伸至环绕在聚合物层97的开口97a的一区域或环形区域，其中聚合物层97的环形区域具有一宽度介于1μm至15μm之间、介于1μm至10μm之间或介于1μm至5μm之间。
如图27D所示，多个开口142a的这些位置位于半导体芯片100之间的多个间隙，在后续制程中将装设至聚合物层97上，并且在后续制程中可排列在多个独立商品化标准逻辑运算驱动器(芯片封装)300的周边区域，其中每一周边区域环绕半导体芯片100，形成放置独立商品化标准逻辑运算驱动器(芯片封装)300的一中心区域。
如图27E所示，厚度介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间电镀形成在曝露于开口142a的黏着/种子层140的电镀用种子层上。
如图27F所示，形成铜层144之后，大部分的光阻层142可被移除，接着没有在铜层144下方的黏着/种子层140被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着/种子层140及电镀的铜层144可被图案化以形成多个TPVs158在绝缘层91上及在聚合物层97多个开口97a周围的聚合物层97上，每一TPVs158从聚合物层97的上表面凸出一高度介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或是高度大于或等于50μm、30μm、20μm、15μm或5μm，剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的TPVs158具有一空间(间距)尺寸介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至120μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接着，图27G至图27J的FOIT的后续进行的步骤可参照图26A至图26R所公开的FOIT步骤，在图26A至图26R及图27G至图27J中所示的相同组件号码表示相同的组件，所以在图27G至图27J相同的组件号码的组件的制程及说明可参照图26A至图26R所公开的说明。
如图27G所示，黏着材料88形成在聚合物层97的多个区域上，接着如图23G、图23H、图24I至图24L及图25中所示的半导体芯片100的背面黏着黏着材料88而接合在聚合物层97上。
如图27H所示，厚度t7介于250μm至1000μm之间的聚合物层92设置在聚合物层97上或上方及在半导体芯片100上或上方至一水平：(i)填入半导体芯片100之间的间隙；(ii)覆盖半导体芯片100的上表面；(iii)填入半导体芯片100的微型金属柱或凸块34之间的间隙；(iv)覆盖半导体芯片100的微型金属柱或凸块34的上表面；(v)填入TPVs158之间的间隙；及(vi)覆盖TPVs158。
如图27I所示，聚合物层92例如经由机械研磨的方式从正面研磨至露出每一微型金属柱或凸块34的正面(上表面)及TPVS158的正面(上表面)，及平坦化聚合物层92的正面，或者，聚合物层92可经由CMP制程研磨，当聚合物层92进行研磨时，每一微型金属柱或凸块34都有一前端部分被允许移除，而在研磨后，聚合物层92的厚度t8介于250μm至800μm之间。
接着，如图26D至图26N的TISD101可经由晶圆或面板制程形成在聚合物层92的正面上或上方，及在微型金属柱或凸块34及在TPVS158的正面上或上方，接着，如图26O至图26R的金属柱或凸块122形成在最顶端的聚合物层104(如图27J所示)多个开口104a底部，且在TISD101的最顶端的交互连接线金属层99上。
接着，如图27K所示，载体基板90经由剥离、研磨或CMP研磨的制程移除，从图27K中显示绝缘层91被曝露(图中未示)，接着，绝缘层91及聚合物层97底部部分经由研磨或CMP研磨制程移除，从图27K中每一TPVS158的背面158a被曝露，其中TPVs158具有铜层的部分被曝露作为多个金属接垫。或者，在研磨如图27I的聚合物层92之后，及在形成TISD101的聚合物层93之前，载体基板90可经由剥离、研磨或CMP研磨的制程移除，从图27K所示的结构露出绝缘层91，接着，绝缘层91及聚合物层97的底部部分可经由研磨或CMP制程移除而露出每一TPVS158的背面158a，其中位于背面158a的TPVs158具有铜层的部分被曝露作为多个金属接垫。之后，如图26D至图26N中的TISD101可经由晶圆或面板制程形成在聚合物层92的正面上或上方，及在微型金属柱或凸块34及在TPVS158正面上或上方。接着，如图26O至图26R中的金属柱或凸块122形成在如图27K最顶端聚合物层104多个开口104a底部且在TISD101最顶端交互连接线金属层99上。
在载体基板90之后，如图27K绝缘层91及聚合物层97的底部部分被移除，图27K中的封装结构可经由激光切割制程或机械切割制程切割分离成多个单独芯片封装结构(也就是单层封装商品化标准逻辑运算驱动器300)，如图27L所示。
具有TPVS的芯片封装的第二实施例
图27S至图27Z为本发明第二实施例中形成具有TPVS芯片封装的制程示意图，图27S至图27Z所示的第二实施例与图27A至图27L所示的第一实施例的不同点为聚合物层97被完全的移除，对于在图27A至图27L及图27S至图27Z中所示的相同组件号码表示相同的组件，所以在图27S至图27Z相同的组件号码的组件的制程及说明可参照图27A至图27L所公开的说明。
对于第二实施例，如图27S所示，聚合物层97经由旋涂、网版印刷、滴注或灌模的方法形成在绝缘层91上，但没有如图27B的多个开口97a形成在聚合物层97内，在此情况下，除了图27B的材质外，聚合物层97可以是非光感性材质。
接着，多个金属柱或凸块可形成在如图27T至图27W中的聚合物层97上，图27T至图27W为本发明实施例中形成多个TPVs在载体基板上方的制程剖面示意图。
如图27T所示，黏着/种子层140形成在聚合物层97上。
接着，如图27U所示，厚度介于5μm至500μm之间的光阻层142(例如是正型光阻层)经旋转涂布或压合方式形成在黏着/种子层140的电镀用种子层上，光阻层142经由曝光、显影等制程形成多个开口142a在光阻层142内并曝露黏着/种子层140的电镀用种子层，多个开口142a的这些位置位于半导体芯片100之间的多个间隙，在后续制程中将装设至聚合物层97上，并且在后续制程中可排列在多个独立商品化标准逻辑运算驱动器(芯片封装)300的周边区域，其中每一周边区域环绕半导体芯片100，形成放置独立商品化标准逻辑运算驱动器(芯片封装)300的一中心区域。
接着，如图27V所示，厚度介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间、的铜层144电镀形成在多个开口142a在黏着/种子层140的电镀用种子层上。
接着，如图27W所示，形成铜层144之后，大部分的光阻层142可被移除，接着没有在铜层144下方的黏着/种子层140被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着/种子层140及电镀的铜层144可被图案化以形成多个TPVs158在聚合物层97上，每一TPVs158从聚合物层97的上表面凸出一高度介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或是高度大于或等于50μm、30μm、20μm、15μm或5μm，剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的TPVs158具有一空间(间距)尺寸介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接着，如图27X中用于FOIT的步骤可参照图27G至图27J及图26A至图26R中的FOIT步骤。
接着，如图27Y所示，载体基板90经由剥离、研磨或CMP研磨的制程移除，从图27X中显示绝缘层91被曝露(图中未示)，接着，绝缘层91及聚合物层97底部部分经由研磨或CMP研磨制程移除，从图27K中每一TPVS158的背面158a被曝露，其中TPVs158具有铜层的部分被曝露作为多个金属接垫。或者，在研磨如图27I的聚合物层92之后，及在形成TISD101的聚合物层93之前，载体基板90可经由剥离、研磨或CMP研磨的制程移除，从图27X所示的结构露出绝缘层91，接着，绝缘层91及聚合物层97的底部部分可经由研磨或CMP制程移除而露出每一TPVS158的背面158a，其中位于背面158a的TPVs158具有铜层的部分被曝露作为多个金属接垫。之后，如图26D至图26N中的TISD101可经由晶圆或面板制程形成在聚合物层92的正面上或上方，及在微型金属柱或凸块34及在TPVS158正面上或上方。接着，如图26O至图26R中的金属柱或凸块122形成在如图27Y最顶端聚合物层104多个开口104a底部且在TISD101最顶端交互连接线金属层99上。
图27Y中的聚合物层97底部、绝缘层91及载体基板90移除之后，图27Y中封装结构可经由激光切割程序或机械切割程序切割分离成多个单独芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)，如图27Z所示。
具有TISD驱动器的POP封装
图27M至图27O为本发明实施例制造一POP封装制程示意图，如图27M至图27O所示，当如图27L的最顶端单层封装商品化标准逻辑运算驱动器300装置在一单层封装商品化标准逻辑运算驱动器300的底部，在一单层封装商品化标准逻辑运算驱动器300的底部具有TPVS158在聚合物层92内以连接至在一单层封装商品化标准逻辑运算驱动器300底部背面上面的多个电路、交互连接线金属结构、多个金属接垫、多个金属柱或凸块及(或)多个组件，POP封装的制程如下所示：
首先，如图27M所示，多个单层封装商品化标准逻辑运算驱动器300的底部(在图中只显示一个)具有金属柱或凸块122装设接合至位于上面电路载体或基板110的多个金属接垫109上，电路载体或基板110例如是PCB板、BGA板、软性基板或薄膜、或陶瓷基板，底部填充材料114可填入电路载体或基板110之间的间隙及与单层封装商品化标准逻辑运算驱动器300底部之间的间隙，或者，电路载体或基板110之间的间隙及与单层封装商品化标准逻辑运算驱动器300底部之间的间隙可以被跳过。接着，表面贴装技术(surface-mounttechnology,SMT)可分别地用于装设接合多个上面的单层封装商品化标准逻辑运算驱动器300(图中只显示一个)装设接合至下面的单层封装商品化标准逻辑运算驱动器300。
对于SMT制程，焊锡、焊膏或助焊剂112可先印刷在单层封装商品化标准逻辑运算驱动器300底部的TPVS158的背面158a的多个金属接垫上，接着，如图27N所示，在上面单层封装商品化标准逻辑运算驱动器300可具有金属柱或凸块122设置在焊锡、焊膏或助焊剂112上。接着，一回焊或加热制程使上面的单层封装商品化标准逻辑运算驱动器300固定在下面的单层封装商品化标准逻辑运算驱动器300上，接着，底部填充材料114可填入上面的及下面的单层封装商品化标准逻辑运算驱动器300之间的间隙，或者，可跳过底部填充材料114填入上面的及下面的单层封装商品化标准逻辑运算驱动器300之间的间隙。
下一个可选择的步骤中，如图27N所示，其它如图27L中的多个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122使用SMT制程装设接合在多个上面的单层封装商品化标准逻辑运算驱动器300的TPVs158上，或接合在最上面的多个单层封装商品化标准逻辑运算驱动器300的TPVs158上，然后底部填充材料114可选择性地形成在二者之间的间隙中，该步骤可以重复多次以形成三个或三个以上的单层封装商品化标准逻辑运算驱动器300堆栈在电路载体或基板110上。
接着，如图27N所示，多个焊锡球325植球在电路载体或基板110的背面，接着，如图27O所示，电路载体或基板110l经由激光切割或机械切割的方式被切割分离成多个单独基板单元113，其中单独基板单元113例如是PCB板、BGA板、软性电路基板或薄膜，或陶瓷基板，因此可将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在单独基板单元113上，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个。
或者，如图27P至图27R为本发明实施例制造POP封装的制程示意图，如图27P及图27Q所示，在分离成多个下面的单层封装商品化标准逻辑运算驱动器300之前，多个上面的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可经由SMT制程固定或装设接合至在晶圆或面板结构(型式)的TPVS158(如图27K所示)上。
接着，如图27Q所示，底部填充材料114可填入每一上面的单层封装商品化标准逻辑运算驱动器300与晶圆或面板结构(型式)的TPVS158(如图27K所示)之间的间隙中，其中填入底部填充材料114的步骤可被跳过(忽略)。
在下个可选择的步骤中，如图27Q所示，其它如图27L中的多个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122使用SMT装设接合在上面的单层封装商品化标准逻辑运算驱动器300的TPVs158上，然后底部填充材料114可选择地形成在之间的间隙中，此步骤可重多个次形成二个或二个以上的单层封装商品化标准逻辑运算驱动器300堆栈在晶圆或面板的结构(型式)的TPVS158(如图27K所示)上。
接着，如图27R所示，晶圆或面板的结构(型式)的TPVS158(如图27K所示)经由激光切割或机械切割分离成多个下面的单层封装商品化标准逻辑运算驱动器300，由此，将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在一起，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个，接着，堆栈在一起的单层封装商品化标准逻辑运算驱动器300的最底部的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可装设接合在如图27M中电路载体或基板110上面的的多个金属接垫109，电路载体或基板110例如是BGA基板，接着，底部填充材料114可填入电路载体或基板110与最底部的单层封装商品化标准逻辑运算驱动器300之间的间隙中，或者填入电路载体或基板110的步骤可跳过省略。接着，多个焊锡球325可植球在电路载体或基板110的背面，接着，电路载体或基板110可如图27O所示，被激光切割或机械切割分离成多个单独基板单元113(例如是PCB板、BGA板、软性电路基板或薄膜，或陶瓷基板)，因此可将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在一单独基板单元113上，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个。
具有TPVS158的单层封装商品化标准逻辑运算驱动器300可在垂直方向堆栈以形成标准型式或标准尺寸的POP封装，例如，单层封装商品化标准逻辑运算驱动器300可以是正方形或长方形，其具有一定的宽度、长度及厚度，单层封装商品化标准逻辑运算驱动器300的形状及尺寸具有一工业标准，例如单层封装商品化标准逻辑运算驱动器300的标准形状为正方形时，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，单层封装商品化标准逻辑运算驱动器300的标准形状为长方形时，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
具有逻辑运算驱动器内(或上)的底层交互连接线结构(Bottom InterconnectionScheme in,on or of the logic drive(BISD))及TPVS的芯片封装结构实施例
或着，扇出交互连接线技术(FOIT)更可在载体基板90上方进行以制造一底部金属交互连接线结构在多芯片封装的单层封装商品化标准逻辑运算驱动器300的背面(BISD)，BISD的说明如以下所示：
图28A至图28M为本发明实施例形成BISD在载体基板上的制程示意意图，如图28A所示，一绝缘层91包括一氧化硅层、氮化硅层、聚合物层或其组合的绝缘层91可以形成在图26A所示的载体基板90上。
接着，如图28B所示，聚合物层97(也就是绝缘介电层)经由旋涂、网版印刷、滴注或灌模的方法形成在绝缘层91上，在绝缘层91上形成聚合物层97，形成多个开口97a在聚合物层97内曝露绝缘层91，聚合物层97可例如可包括聚酰亚胺、苯并环丁烯(Benz℃ycloButene(BCB))、聚对二甲苯、环氧树脂基底材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，聚合物层97可包括有机材质，例如一聚合物或含碳的化合物材质，聚合物层97可以是光感性材质，且可用作光阻层，用于图案化多个开口97a在其中，且通过后续执行的制程形成多个金属栓塞的端点部分，聚合物层97可涂布，通过光罩曝光，接着显影形成多个开口97a在其中，在聚合物层97中的多个开口97a曝露绝缘层91的多个上表面区域，接着聚合物层97(也就是绝缘介电层)在一温度下固化(硬化)，例如温度高于100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，聚合物层97在固化后的厚度例如介于2μm至50μm之间、介于3μm至50μm之间、介于3μm至30μm之间、介于3μm至20μm之间或介于3μm至15μm之间，或是厚度大于或等于2μm、3μm、5μm、10μm、20μm或30μm，聚合物层97可添加一些电介质颗粒或玻璃纤维，聚合物层97的材料及其形成方法可以参考聚合物层36的材料及其形成方法，如图23H所示。
接着，在聚合物层97上及绝缘层91的曝露的多个上表面区域上进行浮凸制程以形成如图28C至图28M的BISD 79，如图28C所示，厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的黏着层81可溅镀在聚合物层97上及在绝缘层91上，黏着层81的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，黏着层81可经由ALD制程、CVD制程或蒸镀制程形成，例如，黏着层可经由CVD沉积方式形成Ti层或TiN层(其厚度例如介于1nm至200nm之间或介于5nm至50nm之间)在聚合物层97上及在绝缘层91的曝露的多个上表面区域上。
接着，如图28C所示，厚度介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的电镀用种子层83溅镀在黏着层81的整个上表面，或者，电镀用种子层83可经由原子层(ATOMIC-LAYER-DEPOSITION(ALD))沉积制程、化学气相沉积(CHEMICALVAPOR DEPOSITION(CVD))制程、蒸镀制程、无电电镀或物理气相沉积方式形成。电镀用种子层83有益于在表面上电镀形成一金属层，因此，电镀用种子层83的材质种类随着电镀用种子层83上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层83上时，铜金属则为电镀用种子层83优先选择的材质，例如电镀用种子层83形成在黏着层81上或上方，例如可经由溅镀或CVD化学沉积一铜种子层(其厚度例如介于3nm至300nm之间或介于10nm至120nm之间)在黏着层81上。
如图28D所示，厚度介于5μm至50μm之间的光阻层75(例如是正型光阻层)经旋转涂布或压合方式形成在电镀用种子层83上，光阻层75经由曝光、显影等制程形成多个沟槽或多个开孔75A在光阻层75内并曝露电镀用种子层83，用1X步进器，具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的1X接触式对准器或激光扫描仪可用于照光在光阻层75上而曝光光阻层75，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻层75上，然后显影曝露的光阻层75，然后使用氧气离子(O2 plasma)或含氟离子在2000PPM及氧，并移除残留在电镀用种子层83的聚合物材质或其它污染物，使得光阻层75可被图案化而形成多个沟槽或多个开孔75a，在光阻层96内并曝露黏着/种子层94的电镀用种子层，经由后续要执行的步骤(制程)以形成金属接垫、金属线或连接线在沟槽或多个开孔75a内及在电镀用种子层83上，位于光阻层75内其中的一沟槽或多个开孔75a可与聚合物层97内多个沟槽或多个开孔75a的面积重迭。
接着，如图28E所示，金属层85(例如铜)电镀形成在沟槽或多个开孔75A曝露的电镀用种子层83(由铜材质所制成)上，例如，金属层85可经由电镀厚度介于5μm至80μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间。
接着，如图28F所示，形成金属层85之后，大部分的光阻层75可被移除，接着没有在金属层85下方的黏着层81及电镀用种子层83被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着层81、电镀用种子层83及电镀的金属层85可被图案化以形成交互连接线金属层77在聚合物层97上及在聚合物层97内的多个开口94a内，交互连接线金属层77形成具有多个金属栓塞77a内聚合物层97的多个绝缘层a内及多个金属接垫、金属线或连接线77b在聚合物层97上。
接着，如图28G所示，聚合物层87(也就是绝缘或金属间介电层层)形成在聚合物层97、金属层85及在聚合物层87的多个开口87a内交互连接线金属层77的连接点上，聚合物层87的厚度介于3μm至30μm之间或介于5μm至15μm之间，聚合物层87可添加一些电介质颗粒或玻璃纤维，聚合物层87的材质及其形成方法可以参考图28B或图23H中所示的聚合物层97或聚合物层36的材质及其形成方法。
图28C至图28F公开交互连接线金属层77形成的制程，与聚合物层104形成的制程可多次交替的执行以制造形成如图28H至图28L中的BISD 79，如图28L所示，BISD 79包括一上层多个交互连接线金属层77，此上层多个交互连接线金属层77具有在聚合物层87的多个开口87a内的多个金属栓塞77a及在聚合物层87上的多个金属接垫、金属线或连接线77b，上层多个交互连接线金属层77可通过在聚合物层87多个开口87a内的上层光阻层118中的金属栓塞77a连接至下层多个交互连接线金属层77，289可包括最底端的多个交互连接线金属层77，其中多个交互连接线金属层77具有在聚合物层97多个开口97a内的金属栓塞77a及在聚合物层97上多个金属接垫、金属线或连接线77b。
如图28L所示，一最顶端多个交互连接线金属层77可被一最顶端的聚合物层87覆盖在最顶端的聚合物层87内的多个开口87a位于半导体芯片100之间的间隙，且在接续的制程装设接合在聚合物层87上，其中聚合物层87排列位于单独单层封装商品化标准逻辑运算驱动器300的周边区域以接续的制程完成设置排列，其中环绕半导体芯片100的每一周边区域装设接合在一单层封装商品化标准逻辑运算驱动器300的中间区域，最顶端的聚合物层87在固化之后且在后续研磨制程之前的厚度t9介于3μm至30μm之间或介于5μm至15μm之间。
接着，如图28M所示，进行一CMP制程、机械研磨制程平坦化最顶端的聚合物层87的上表面及最顶端BISD 79的上表面，最顶端的聚合物层87平坦化后的厚度t10介于3μm至30μm之间或介于5μm至15μm之间，因此，BISD 79可包括1层至6层或2层至5层的多个交互连接线金属层77。
如图28M所示，BISD 79的每一多个交互连接线金属层77在聚合物层87及聚合物层97上，每一多个交互连接线金属层77的厚度例如介于0.3μm至40μm之间、介于0.5μm至30μm之间、介于1μm至20μm之间、介于1μm至15μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚度大于或等于0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD 79的多个交互连接线金属层77的线宽例如介于0.3μm至40μm之间、介于0.5μm至30μm之间、介于1μm至20μm之间、介于1μm至15μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚度大于或等于0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，在二相邻多个交互连接线金属层77之间的每一聚合物层87厚度介于0.3μm介于50μm之间、介于0.5μm至30μm之间、介于1μm至20μm之间、介于1μm至15μm之间、介于1μm至10μm之间或介于0.5μm至5μm之间，或厚度大于或等于0.3μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，在聚合物层87一开口87a内的多个交互连接线金属层77的金属栓塞77A的厚度或高度介于3μm至50μm之间、3μm至30μm之间、3μm至20μm之间、3μm至15μm之间或厚度高于或等于3μm、5μm、10μm、20μm或30μm。
如图28N为本发明实施例一金属平面的上视图，如图28M及图28N所示，多个交互连接线金属层77可包括金属平面77c及金属平面77d分别用作为电源供应的电源平面或接地平面，其中金属平面77c及金属平面77d的厚度例如介于5μm介于50μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间，或厚度大于或等于5μm、10μm、20μm或30μm，每一金属平面77c及金属平面77d可被布置设计成交错或交叉型式，例如可布置设计成叉形(fork shape)的型式，也就是每一金属平面77c及金属平面77d具有多个平行延伸部分及一横向连接部分连接该多个水平延伸部分，一金属平面77c及一金属平面77d的水平延伸部分可排列在二相邻其它一金属平面77c及一金属平面77d的水平延伸部分之间，或者，一多个交互连接线金属层77可包含一金属平面用作为散热器，其厚度例如5μm介于50μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间，或厚度大于或等于5μm、10μm、20μm或30μm。
接着，如图28O至图28R所示，在BISD 79上进行如图27O至图27F的浮凸制程以形成TPV，如图28O至图28R为本发明实施例形成多个TPV在BISD上的制程剖面示意图，如图28O所示，厚度介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的黏着层140a溅镀在最顶端聚合物层87上及位于最顶端聚合物层87多个开口87a底部最顶端的多个交互连接线金属层77上，黏着层140a的材质可包含钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，黏着层140a可经由ALD制程、CVD制程或蒸镀制程形成，例如，黏着层140a可经由溅镀或CVD沉积一Ti层或TiN层在最顶端聚合物层87上及位于最顶端聚合物层87多个开口87a底部最顶端的多个交互连接线金属层77(厚度例如介于1nm至200nm或介于5nm至50nm之间)上。
接着，如图28O所示，厚度介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的电镀用种子层140b溅镀在电镀用种子层140b的整个上表面，或者，电镀用种子层140b可经由原子层(ATOMIC-LAYER-DEPOSITION(ALD))沉积制程、化学气相沉积(CHEMICAL VAPOR DEPOSITION(CVD))制程、蒸镀制程、无电电镀或物理气相沉积方式形成。电镀用种子层140b有益于在表面上电镀形成一金属层，因此，电镀用种子层140b的材质种类随着电镀用种子层140b上电镀的金属层材质而变化，当一铜层被电镀在电镀用种子层140b上时，铜金属则为电镀用种子层140b优先选择的材质，例如当电镀用种子层140b形成在黏着层140a上或上方时，可经由溅镀或CVD化学沉积一铜种子层(其厚度例如介于3nm至300nm之间或介于10nm至120nm之间)在黏着层140a上，黏着层140a及电镀用种子层140b可组成黏着/种子层140。
接着，如图28P所示，厚度介于5μm至500μm之间的光阻层142(例如是正型光阻层)经旋转涂布或压合方式形成在黏着/种子层140的电镀用种子层140b上，光阻层142经由曝光、显影等制程形成多个开口142a在光阻层142内并曝露黏着/种子层140的电镀用种子层140b，用1X步进器，具有波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线的1X接触式对准器或激光扫描仪可用于照光在光阻层142上而曝光光阻层142，也就是波长范围介于434至438nm的G-Line、波长范围介于403至407nm的H-Line及波长范围介于363至367nm的I-Line的其中至少二种光线照在光阻层142上，然后显影曝露的光阻层142，然后使用氧气离子(O2plasma)或含氟离子在2000PPM及氧，并移除残留在光阻层142的聚合物材质或其它污染物，使得光阻层142可被图案化而形成多个开口142a在电镀用种子层140b内并曝露黏着/种子层140的电镀用种子层140b，在光阻层142内的每一开口142a与最顶端聚合物层87内开口87A重迭，及延伸在最顶端聚合物层87内一开口87A至环绕在最顶端聚合物层87内一开口87A的一区域或环形区域，其中聚合物层87的环形区域具有一宽度介于1μm至15μm之间、介于1μm至10μm之间或介于1μm至5μm之间。
如图28P所示，开口142A位于半导体芯片100之间的多个间隙，且在后续的制程以装设接合在BISD 79的最顶端聚合物层87上，其中聚合物层87排列位于单层封装商品化标准逻辑运算驱动器300的周边区域以接续的制程完成设置排列，其中环绕半导体芯片100的每一周边区域装设接合在一单层封装商品化标准逻辑运算驱动器300的中间区域。
如图28Q所示，厚度介于5μm至300μm之间、介于5μm至300之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间的一铜层144电镀在开口142A曝露的黏着/种子层140的电镀用种子层140b上。
如图28R所示，铜层144形成之后，大部分的光阻层142可被移除，接着没有在铜层144下方的电镀用种子层140b及黏着层140a被蚀刻去除，其中移除及蚀刻的制程可分别参考如图23F中所公开的移除光阻层30及蚀刻电镀用种子层28及黏着层26的制程，因此，黏着/种子层140及电镀的铜层144可被图案化以形成多个TPVS158在最顶端的多个交互连接线金属层77上及环绕在最顶端聚合物层87内开口87A的最顶端聚合物层87上。
如图29A为本发明实施例TPVS的上视图，由虚线包围的区域53具有半导体芯片100可装设接合，如图29A所示，TPVS158位于半导体芯片100之间的多个间隙，且在后续的制程以装设接合在BISD 79的最顶端聚合物层87上，其中聚合物层87排列位于单层封装商品化标准逻辑运算驱动器300的周边区域以接续的制程完成设置排列，其中环绕半导体芯片100的每一周边区域装设接合在一单层封装商品化标准逻辑运算驱动器300的中间区域。
如图28R所示，每一TPVs158从BISD 79的聚合物层87的上表面凸出一高度介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或是高度大于或等于50μm、30μm、20μm、15μm或5μm，剖面图中具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻的TPVs158具有一空间(间距)尺寸介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接着，接续的FOIT的步骤如图28S至图28V所示，可参考如图26A所至图26R所示的FOIT的步骤，对于在图26A至图26R及图28S至图28V中所示的相同组件号码表示相同的组件，所以在图28S至图28V相同的组件号码的组件的制程及说明可参照图26A至图26R所公开的说明。
如图28S所示，黏着材料88形成在最顶端聚合物层97的多个区域上，接着如图23G、图23H、图24I至图24L及图25中所示的半导体芯片100的背面黏着黏着材料88而接合在聚合物层97上。
如图28T所示，厚度t7介于250μm至1000μm之间的聚合物层92设置(经由涂布、印刷及灌模的方式)在一聚合物层87上或上方及在半导体芯片100上或上方至至一水平：(i)填入半导体芯片100之间的间隙；(ii)覆盖半导体芯片100的上表面；(iii)填入半导体芯片100的微型金属柱或凸块34之间的间隙；(iv)覆盖半导体芯片100的微型金属柱或凸块34的上表面；(v)填入TPVs158之间的间隙；及(vi)覆盖TPVs158。
如图28U图所示，聚合物层92例如经由机械研磨的方式从正面研磨至露出每一微型金属柱或凸块34的正面(上表面)及TPVS158的正面(上表面)，及平坦化聚合物层92的正面，或者，聚合物层92可经由CMP制程研磨，当聚合物层92进行研磨时，每一微型金属柱或凸块34都有一前端部分被允许移除，而在研磨后，聚合物层92的厚度t8介于250μm至800μm之间。
接着，如图28V所示，如图26D至图26N所示的TISD101可经由晶圆或面板的制程形成在聚合物层92的正面上或上方，及在微型金属柱或凸块34及在TPVS158的正面上或上方，由此，交互连接线金属层99及聚合物层93及聚合物层104位于聚合物层92的正面上或上方及在微型金属柱或凸块34及在TPVS158的正面上或上方，每一交互连接线金属层99包含组成黏着/种子层94的黏着层(在此可参考光阻层142)及种子层(在此可参考电路载体或基板110)，每一交互连接线金属层99包含金属层98在黏着/种子层94上，接着如图26O至图26R所示的金属柱或凸块122可形成在最顶端聚合物层104多个开口104a底部TISD101的最顶端交互连接线金属层99上。
接着，如图28W所示，载体基板90、绝缘层91及聚合物层97的底部经由机械研磨或CMP制程移除，形成如图28W的结构使BISD 79最底端的聚合物层87及聚合物层97多个开口97a内的BISD 79的最底端的多个交互连接线金属层77的金属栓塞77a露出，其中BISD 79最底端一多个交互连接线金属层77的金属栓塞77a具有一铜层曝露在其背面77e，或者，如图28U中研磨聚合物层92之后及在形成TISD101的聚合物层93、载体基板90、绝缘层91及聚合物层97的底部之前经由械研磨或CMP制程移除，以使BISD 79最底端的聚合物层87及聚合物层97多个开口97a内的BISD 79的最底端的多个交互连接线金属层77的金属栓塞77a露出，其中BISD 79最底端一多个交互连接线金属层77的金属栓塞77a具有一铜层曝露在其背面77e，且布局作为多个金属接垫在一矩阵中。
如图28W所示，在移除载体基板90、绝缘层91及聚合物层97底部之后，图28W的封装结构可经由激光切割或机械切割制程切割分离成多个单独的芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)如图28X所示。
或者，在图28W的步骤后，可以网版印刷或植球接合的方式形成多个金属或焊锡凸块583在图28W所公开的封装结构中BISD 79的多个连接接垫77e上，然后经由如图28Y的一回焊制程形成金属或焊锡凸块583。金属或焊锡凸块583的材质可以是无铅焊锡，其包括含锡合金、铜金属、银金属、铋金属、铟金属、锌金属、锑金属或其他金属，例如此无铅焊锡可包括锡-银-铜(SAC)焊锡、锡-银焊锡或锡-银-铜-锌焊锡，其中的一金属或焊锡凸块583可用作连接或耦接单层封装商品化标准逻辑运算驱动器300的一半导体芯片100(如图19A至图19N中的专用I/O芯片265)依序经由其中的一微型凸块54、TISD101的交互连接线金属层99、其中的一TPVs582及BISD的标准商业化商业化标准FPGA IC芯片200耦接至单层封装商品化标准逻辑运算驱动器300以外的多个外界电路或组件，每一金属或焊锡凸块583具有从BISD79背部表面起一高度，其高度介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于、高于或等于75μm、50μm、30μm、20μm、15μm或10μm，每一金属或焊锡凸块583具有剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近金属或焊锡凸块583之间的最小空间(间隙)例如介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，多个焊锡凸块的剖面视图中最大直径(例如是圆形的直径或方形或长方形的对角线)例如介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间、介于10μm至30μm之间，或大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近焊锡凸块之间的最小空间(间隙)例如介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接着，如图28Y中的封装结构经由激光或机械切割制程切割分离成如图28Z所示的多个单独芯片封装结构(也就是单层封装商品化标准逻辑运算驱动器300)。
可编程的TPVs、金属接垫及多个金属柱或凸块
如图28X及图27L所示，一TPVS158可经在一或多个DPI IC芯片410内的一或多个内存单元379编程，其中一或多个内存单元379可控制如图11A至图11D、图15A至图15F及图17中分布在一或多个DPI IC芯片410中的一或多个交叉点开关379的开启或关闭(或通过或不通过)，以形成从其中之一TPVS158至图19A至图19N中单层封装商品化标准逻辑运算驱动器300内任一多个商业化标准FPGA IC芯片200、多个专用I/O芯片265、多个DRAM IC芯片321、多个处理IC芯片及多个PCIC芯片269、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的信号信道，通过由TISD101及(或)BISD 79提供的芯片间(INTER-CHIP)交互连接线371的一或多个可编程交互连接线361，因此，TPVS158可被编程。
另外，如图28X及图27L所示，其中的一金属柱或凸块122可经由在一或多个的多个DPI IC芯片410内的一或多个内存单元379编程，其中一或多个内存单元379可控制如图11A至图11D、图15A至图15F及图17中分布在一或多个DPI IC芯片410中的一或多个交叉点开关379的开启或关闭(或通过或不通过)，以形成从其中的一金属柱或凸块122至图19A至图19N中单层封装商品化标准逻辑运算驱动器300内任一多个商业化标准FPGA IC芯片200、多个专用I/O芯片265、多个DRAM IC芯片321、多个处理IC芯片及多个PCIC芯片269、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的信号信道，通过由TISD101及(或)BISD 79提供的芯片间(INTER-CHIP)交互连接线371的一或多个可编程交互连接线361，因此，金属柱或凸块122可被编程。
如图28X所示，一金属接垫77e可经在一或多个DPI IC芯片410内的一或多个内存单元379编程，其中一或多个内存单元379可控制如图11A至图11D、图15A至图15F及图17中分布在一或多个DPI IC芯片410中的一或多个交叉点开关379的开启或关闭(或通过或不通过)，以形成从其中的一金属接垫77e至图19A至图19N中单层封装商品化标准逻辑运算驱动器300内任一多个商业化标准FPGA IC芯片200、多个专用I/O芯片265、多个DRAM IC芯片321、多个处理IC芯片及多个PCIC芯片269、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268的信号信道，通过由TISD101及(或)BISD 79提供的芯片间(INTER-CHIP)交互连接线371的一或多个可编程交互连接线361，因此，金属接垫77e可被编程。
具有TISD及BISD的逻辑运算驱动器的交互连接线
图29B至图29G为本发明实施例各种在单层封装逻辑运算驱动器内的交互连接线网的剖面示意图。
如图29D所示，TISD101的交互连接线金属层99可连接一或多个金属柱或凸块122至一半导体芯片100，及连接半导体芯片100至另一半导体芯片100，对于第一种情况，TISD101的交互连接线金属层99及交互连接线金属层77、BISD 79及TPVS158可组成一第一交互连接线网411并连接多个金属柱或凸块122至每一金属柱或凸块122或是其它的一金属柱或凸块122，及连接多个半导体芯片100至每一半导体芯片100或是其它的一半导体芯片100，及连接多个金属接垫77e至每一金属接垫77e或是其它的一金属接垫77e，该多个多个金属柱或凸块122、该多个半导体芯片100及该多个金属接垫77e可经由第一交互连接线网411连接在一起，第一交互连接线网411可以是信号总线(bus)用于传送多个信号、或是电源或接地平面或总线用于传送电源或接地电源。
如图29B所示，对于第二种情况，TISD101的交互连接线金属层99可组成第二交互连接线网412连接多个金属柱或凸块122至每一金属柱或凸块122或是其它的一金属柱或凸块122，及连接一半导体芯片100的多个微型金属柱或凸块34至每一微型金属柱或凸块34或是其它的一微型金属柱或凸块34，该多个金属柱或凸块122及该多个微型金属柱或凸块34可经由第二交互连接线网412连接在一起，第二交互连接线网412可以是信号总线(bus)用于传送多个信号、或是电源或接地平面或总线用于传送电源或接地电源。
如图29B及图29C，对于第三种情况，TISD101的交互连接线金属层99可组成第三交互连接线网413连接其中的一金属柱或凸块122至一半导体芯片100中的一微型金属柱或凸块34，第三交互连接线网413可以是信号总线(bus)用于传送多个信号、或是电源或接地平面或总线用于传送电源或接地电源。
如图29C所示，对于第四种情况，TISD101的交互连接线金属层99可组成第四交互连接线网414不连接至单层封装商品化标准逻辑运算驱动器300的任一金属柱或凸块122，但连接至多个半导体芯片100至每一半导体芯片100或是其它的一半导体芯片100，第四交互连接线网414可以是用于信号传输的芯片间(INTER-CHIP)交互连接线371的一可编程交互连接线361。
如图29F所示，对于第五种情况，TISD101的交互连接线金属层99可组成第五交互连接线网415不连接至单层封装商品化标准逻辑运算驱动器300的任一金属柱或凸块122，但连接一半导体组件4的多个微型金属柱或凸块34至每一微型金属柱或凸块34或是其它的一微型金属柱或凸块34，第五交互连接线网415可以是信号总线(bus)或连接线用于传送多个信号、或是电源或接地总线用于传送电源或接地电源。
如图29C、图29D及图29F所示，BISD 79的多个交互连接线金属层77可通过TPVS158连接至TISD101的交互连接线金属层99，例如，在一第一群组中BISD 79的每一金属接垫77e可依序通过BISD 79的多个交互连接线金属层77、一或多个TPVS158及TISD101的交互连接线金属层99连接至一半导体芯片100，此连接方式由图29C中一第六交互连接线网416提供，及由如图29D中一第七交互连接线网417提供，及由图29F中第八交互连接线网418或第九交互连接线网419提供。另外在第一群组内的其中一金属接垫77e更依序通过BISD 79的多个交互连接线金属层77、一或多个TPVS158及TISD101的交互连接线金属层99连接至一或多个金属柱或凸块122，此连接方式由第一交互连接线网411、第六交互连接线网416、第七交互连接线网417及第八交互连接线网418提供，或者，在第一群组内的多个金属接垫77e可通过BISD 79的多个交互连接线金属层77及一或多个金属柱或凸块122连接至一或其它的金属接垫77e，并依序通过BISD 79的多个交互连接线金属层77、一或多个TPVs158及TISD101的交互连接线金属层99进行连接，其中在第一群组内的多个金属接垫77e可被分成一或多个第一次群组在一半导体芯片100的背面下方，及一或多个第二次群组在另一半导体芯片100的背面下方，此连接方式由第一交互连接线网411及第八交互连接线网418提供，或者，在第一群组内的一或多个金属接垫77e不连接至单层封装商品化标准逻辑运算驱动器300的任一金属柱或凸块122，此连接由第九交互连接线网419提供。
如图29B、图29D及图29E所示，在第二群组的BISD 79的每一金属接垫77e可不连接至单层封装商品化标准逻辑运算驱动器300的任一多个交互连接线金属层77，但依序通过BISD 79的多个交互连接线金属层77、一或多个TPVs158及TISD101的交互连接线金属层99连接至一或多个金属柱或凸块122，此连接方式由图29B中一第十交互连接线420提供、由图29D中第十一交互连接线421提供及由图29E中第十二交互连接线422提供，或者，在第二群组内BISD 79的多个金属接垫77E可不连接单层封装商品化标准逻辑运算驱动器300中任一半导体芯片100，但通过BISD 79的多个交互连接线金属层77连接至一或其它的金属接垫77e，及依序通过BISD 79的多个交互连接线金属层77、一或多个TPVs158及TISD101的交互连接线金属层99连接至一或多个金属柱或凸块122，其中在第二群组的该多个多个金属接垫77e可分成一第一次群组在一半导体芯片100背面下方及一第二次群组在另一半导体芯片100背面下方，此连接方式由图29E中第十二交互连接线422提供。
如图29G所示，在BISD 79内一多个交互连接线金属层77可包括如图28N中电源供应的电源平面77c及接地平面77d，图29H为图29G的底视图，显示本发明实施例内逻辑运算驱动器的多个金属接垫的布局，如图29H所示，金属接垫77E可布局成一矩阵型式在单层封装商品化标准逻辑运算驱动器300的背面，一些金属接垫77E可与半导体芯片100垂直对齐，第一群组金属接垫77E排列成矩阵在芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)的背部表面的中间区域，及一第二群组金属接垫77E排列成矩阵在芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)背部表面的周边区域环绕着中间区域。在第一群组内超过90％或80％的金属接垫77E可用于电源提供或接地参考，在第二群组内超过50％或60％的金属接垫77E可用于信号传输，第二群组的金属接垫77E可沿着芯片封装(也就是单层封装商品化标准逻辑运算驱动器300)的边缘排列一或多个环，例如是1、2、3、4、5或6个环，其中在第二群组金属接垫77E的间距可小于在第一群组金属接垫77E的间距。
或者，如图29G所示，例如在最底端的一BISD 79的多个交互连接线金属层77可包括一散热平面用于散热及一或多个TPVS158可作为散热金属栓塞形成在该散热平面上。
具有TISD及BISD的驱动器的POP封装
图30A至图30F为本发明实施例制造一POP封装制程示意图，如图30A所示，当上面的单层封装商品化标准逻辑运算驱动器300(如图28X所示)装设接合至在下面的单层封装商品化标准逻辑运算驱动器300(如图28X所示)，下面的单层封装商品化标准逻辑运算驱动器300b具有的BISD 79通过由上面的单层封装商品化标准逻辑运算驱动器300提供的金属柱或凸块122耦接至上面的单层封装商品化标准逻辑运算驱动器300的TISD101，POP封装制造的制程如以下所示：
首先，如图30A所示，多个下面的单层封装商品化标准逻辑运算驱动器300(图中只显示1个)本身的金属柱或凸块122装设接合至电路载体或基板110位于顶端的多个金属接垫109，例如PCB基板、BGA基板、软性电路基板(或薄膜)或陶瓷电路基板，底部填充材料114可填入电路载体或基板110之间的间隙及与单层封装商品化标准逻辑运算驱动器300底部之间的间隙，或者，填入底部填充材料114的步骤可以被跳过。接着，表面贴装技术(surface-mount technology,SMT)可分别地用于装设接合多个上面的单层封装商品化标准逻辑运算驱动器300(图中只显示一个)装设接合至下面的单层封装商品化标准逻辑运算驱动器300，焊锡、焊膏或助焊剂112可以先印刷在下面单层封装商品化标准逻辑运算驱动器300的BISD 79的金属接垫77E上。
接着，如图30A至图30B所示，上面的一单层封装商品化标准逻辑运算驱动器300本身的金属柱或凸块122设置在焊锡、焊膏或助焊剂112，接着如图30B所示，可进行一回焊或加热制程使上面的那一单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122固定接合在下面的单层封装商品化标准逻辑运算驱动器300的BISD 79的金属接垫77E上，接着，底部填充材料114可填入上面单层封装商品化标准逻辑运算驱动器300与下面单层封装商品化标准逻辑运算驱动器300之间的间隙中，或者，填入底部填充材料114的步骤可以被跳过。
在接着可选择的步骤中，如图30B所示，其它多个单层封装商品化标准逻辑运算驱动器300(如图28X中所示)本身的金属柱或凸块122可使用表面贴装技术(surface-mounttechnology,SMT)装设接合至上面的多个单层封装商品化标准逻辑运算驱动器300其中之一单层封装商品化标准逻辑运算驱动器300中BISD 79的金属接垫77E，然后底部填充材料114可选性地形成在其间，此步骤可重多个次以形成单层封装商品化标准逻辑运算驱动器300堆栈在三层型式或超过三层型式的结构在电路载体或基板110上。
接着，如图30B所示，多个焊锡球325以植球方式形成在电路载体或基板110的背面，接着，如图30C所示，电路载体或基板110被激光切割或机械切割分离成多个单独基板单元113(例如是PCB板、BGA板、软性电路基板或薄膜，或陶瓷基板)，因此可将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在一单独基板单元113上，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个。
或者，图30D至图30F为本发明实施例制造POP封装的制程示意图，如图30D及图30E所示，多个的单层封装商品化标准逻辑运算驱动器300的其中之一单层封装商品化标准逻辑运算驱动器300本身的金属柱或凸块122使用SMT技术固定或装设接合在晶圆或面板层级的BISD 79的金属接垫77E上，其中晶圆或面板层级的BISD 79如图28W中所示，其中晶圆或面板层级的BISD 79为切割分离成多个下面单层封装商品化标准逻辑运算驱动器300之前的封装结构。
接着，如图30E所示，底部填充材料114可填入在上面单层封装商品化标准逻辑运算驱动器300与图28W中晶圆或面板层级封装结构之间的间隙中，或者，填入底部填充材料114的步骤可以被跳过。
在接着可选择的步骤中，如图30E所示，其它多个单层封装商品化标准逻辑运算驱动器300(如图28X中所示)本身的金属柱或凸块122可使用表面贴装技术(surface-mounttechnology,SMT)装设接合至上面的多个个单层封装商品化标准逻辑运算驱动器300其中之一单层封装商品化标准逻辑运算驱动器300中BISD79的金属接垫77E，然后底部填充材料114可选性地形成在其间，此步骤可重多个次以形成单层封装商品化标准逻辑运算驱动器300堆栈在二层型式或超过二层型式的图28W中晶圆或面板层级封装结构上。
接着，如图30F所示，晶圆或面板的结构(型式)的TPVS158(如图28X所示)经由激光切割或机械切割分离成多个下面的单层封装商品化标准逻辑运算驱动器300，由此，将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在一起，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个，接着，堆栈在一起的单层封装商品化标准逻辑运算驱动器300的最底部的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可装设接合在如图30A中电路载体或基板110上面的的多个金属接垫109，电路载体或基板110例如是BGA基板，接着，底部填充材料114可填入电路载体或基板110与最底部的单层封装商品化标准逻辑运算驱动器300之间的间隙中，或者填入电路载体或基板110的步骤可跳过省略。接着，多个焊锡球325可植球在电路载体或基板110的背面，接着，电路载体或基板110可如图30C所示，被激光切割或机械切割分离成多个单独基板单元113(例如是PCB板、BGA板、软性电路基板或薄膜，或陶瓷基板)，因此可将i个数目的单层封装商品化标准逻辑运算驱动器300堆栈在一单独基板单元113上，其中i数目大于或等于2个、3个、4个、5个、6个、7个或8个。
具有TPVS158的单层封装商品化标准逻辑运算驱动器300可在垂直方向堆栈以形成标准型式或标准尺寸的POP封装，例如，单层封装商品化标准逻辑运算驱动器300可以是正方形或长方形，其具有一定的宽度、长度及厚度，单层封装商品化标准逻辑运算驱动器300的形状及尺寸具有一工业标准，例如单层封装商品化标准逻辑运算驱动器300的标准形状为正方形时，其宽度大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，单层封装商品化标准逻辑运算驱动器300的标准形状为长方形时，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
用于具有TISD及BISD的多个驱动器的交互连接线
图30G至图30I为本发明实施例在POP封装中多个逻辑运算驱动器的各种连接型式剖面示意图，如图30G所示，在POP封装中，每一单层封装商品化标准逻辑运算驱动器300包括一或多个TPVS158用于作为第一内部驱动交互连接线(first inter-driveinterconnects)461堆栈及连接至其它或另一位于上面的一单层封装商品化标准逻辑运算驱动器300及(或)位于下面的一个单层封装商品化标准逻辑运算驱动器300，而不连接或耦接至在POP封装结构内的任一半导体芯片100，在每一单层封装商品化标准逻辑运算驱动器300中每一第一内部驱动交互连接线461的形成，从底端至顶端分别为(i)BISD 79的一金属接垫77e；(ii)BISD 79的多个交互连接线金属层77的一堆栈部分；(iii)一TPVs158；(iv)TISD100的交互连接线金属层99的一堆栈部分；及(v)一堆栈的一金属柱或凸块122。
或者，如图30G所示，在POP封装的一第二内部驱动交互连接线462可提供类似第一内部驱动交互连接线461的功能，但是第二内部驱动交互连接线462可通过TISD101的交互连接线金属层99连接或耦接至本身的一或多个半导体芯片100。
或者，如图30H所示，每一单层封装商品化标准逻辑运算驱动器300提供类似第二内部驱动交互连接线462的一第三内部驱动交互连接线463，但是第三内部驱动交互连接线463没有堆栈至一金属柱或凸块122，它是垂直排列在第三内部驱动交互连接线463上方，连接每一单层封装商品化标准逻辑运算驱动器300及上面的一个单层封装商品化标准逻辑运算驱动器300或是连接至每一单层封装商品化标准逻辑运算驱动器300及电路载体或基板110，第三内部驱动交互连接线463可耦接至另一或多个金属柱或凸块122，它没有垂直的排列在第三内部驱动交互连接线463上方，但是垂直位于一半导体芯片100的上方，连接至每一单层封装商品化标准逻辑运算驱动器300及一上面的一单层封装商品化标准逻辑运算驱动器300或是连接至每一单层封装商品化标准逻辑运算驱动器300及基板单元113。
或者，如图30H所示每一单层封装商品化标准逻辑运算驱动器300可提供一第四内部驱动交互连接线464由以下部分组成，分别为(i)BISD 79本身的多个交互连接线金属层77的一第一水平分布部分；(ii)一本身的TPVs158耦接至第一水平分布部分的一或多个金属接垫77e垂直位于一或多个的本身半导体芯片100；(iii)本身的TISD101的交互连接线金属层99的一第二水平分布部分连接或耦接一TPVs158至一或多个本身的半导体芯片100，第四内部驱动交互连接线464的第二水平分布部分可耦接至金属柱或凸块122，它没有垂直排列在本身一TPVs158的上方，但垂直排列在本身的一或多个半导体芯片100上方，连接每一单层封装商品化标准逻辑运算驱动器300及一上面的单层封装商品化标准逻辑运算驱动器300或连接每一单层封装商品化标准逻辑运算驱动器300及基板单元113。
或者，如图30I所示，每一单层封装商品化标准逻辑运算驱动器300可提供一第五内部驱动交互连接线465，其由以下组成：(i)本身BISD 79的多个交互连接线金属层77的一第一水平分布部分；(ii)本身TPVs158连接至第一水平分布部分的一或多个金属接垫77e垂直位于一或多个半导体芯片100下方；(iii)本身TISD101的交互连接线金属层99的一第二水平分布部分连接或耦接本身一TPVs158至一或多个半导体芯片100，本身第五内部驱动交互连接线465可不耦接任何一金属柱或凸块122，包括接合在每一单层封装商品化标准逻辑运算驱动器300上的金属柱或凸块122及一上面的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122，或是接合在每一单层封装商品化标准逻辑运算驱动器300上的金属柱或凸块122及基板单元113上的金属柱或凸块122。
沉浸式IC交互连接线环境(IIIE)
如图30G至图30I所示，单层封装商品化标准逻辑运算驱动器300可堆栈形成一超级丰富交互连接线结构或环境，其中他们的半导体芯片100代表商业化标准FPGA IC芯片200，而具有如图14A至图14J中的可编程逻辑区块(LB)201及如图11A至图11D中的多个交叉点开关379的商业化标准FPGA IC芯片200由图16A至图16J所提供，沉浸在超级丰富交互连接线结构或环境，也就是编程3D沉浸IC交互连接线环境(IIIE)，对于在其中之一单层封装商品化标准逻辑运算驱动器300的商业化标准FPGA IC芯片200，包括以下部分用于建构3D交互连接线结构或系统：(1)一商业化标准FPGA IC芯片200的第一交互连接线结构(FISC)20的多个交互连接线金属层6、一商业化标准FPGA IC芯片200的SISC29的交互连接线金属层27、一商业化标准FPGA IC芯片200的微型金属柱或凸块34、一单层封装商品化标准逻辑运算驱动器300的TISD101的交互连接线金属层99及在一单层封装商品化标准逻辑运算驱动器300与上面的单层封装商品化标准逻辑运算驱动器300之间的金属柱或凸块122在逻辑区块及一商业化标准FPGA IC芯片200的多个交叉点开关379上方；(2)一单层封装商品化标准逻辑运算驱动器300的BISD 79的多个交互连接线金属层77及一单层封装商品化标准逻辑运算驱动器300的BISD 79的金属接垫77e在一商业化标准FPGA IC芯片200的多个交叉点开关379的逻辑区块下方；及(3)一单层封装商品化标准逻辑运算驱动器300的TPVs158环绕在一商业化标准FPGA IC芯片200的多个交叉点开关379及逻辑区块，可编程的3D IIIE所提供超级丰富交互连接线结构或环境包括每一半导体芯片100的微型金属柱或凸块34、SISC29及第一交互连接线结构(FISC)20，每一单层封装商品化标准逻辑运算驱动器300的TISD101、BISD 79及TPVs158及在每二单层封装商品化标准逻辑运算驱动器300之间的金属柱或凸块122，水平方向的交互连接线结构或系统可由每一商业化标准商业化标准FPGA IC芯片200的多个交叉点开关379及每一单层封装商品化标准逻辑运算驱动器300的多个DPIIC芯片410进行编程，此外，在垂直方向的交互连接线结构或系统可由每一商业化标准商业化标准FPGA IC芯片200及每一单层封装商品化标准逻辑运算驱动器300的多个DPI IC芯片410进行编程。
图31A至图31B为本发明实施例中多个逻辑区块之间的交互连接线从人类神经系统中仿真的概念图。对于图31A及图31B与上述图标中相同的组件图号可参考上述图标中的说明及规格，如图31A所示，可编程的3D IIIE与人类的大脑相似或类似，如图14A或图14H中的逻辑区块相似或类似神经元或神经细胞，第一交互连接线结构(FISC)20的多个交互连接线金属层6及(或)SISC29的交互连接线金属层27相以或类似连接神经元或可编程逻辑区块/神经细胞的树突(dendrites)201，用于一标准化商品商业化标准FPGA IC芯片200中的一逻辑区块的输入的一商业化标准商业化标准FPGA IC芯片200的微型金属柱或凸块34连接至一商业化标准FPGA IC芯片200的多个小型I/O电路203的小型多个接收器375，与树突末端处的突触后细胞相似或类似。对于在一商业化标准FPGA IC芯片200内的二逻辑区块之间的短距离，其第一交互连接线结构(FISC)20的多个交互连接线金属层6和其SISC29的交互连接线金属层27可建构一交互连接线482，如同一个神经元或神经细胞201连接到另一个神经元或神经细胞201的一轴突连接，对于商业化标准FPGA IC芯片200中的两个之间的长距离，其单层封装商品化标准逻辑运算驱动器300的TISD101的交互连接线金属层99、单层封装商品化标准逻辑运算驱动器300的BISD 79的多个交互连接线金属层77及单层封装商品化标准逻辑运算驱动器300的TPVS158可建构如同一个神经元或神经细胞201连接到另一个神经元或神经细胞201的一类轴突交互连接线482，一第一商业化标准FPGA IC芯片200的一微型金属柱或凸块34(物理性)连接至类轴突交互连接线482可被编程为连接至一第一商业化标准FPGA IC芯片200的多个小型I/O电路203的小型驱动器374相似或类似在交互连接线(轴突)482的末端的突触前细胞。
为了更详细的说明，如图31A所示，商业化标准FPGA IC芯片200的一第一200-1包括逻辑区块的第一及第二LB1及LB2像神经元一样，第一交互连接线结构(FISC)20和SISC29像树突481一样耦接至逻辑区块的第一和第二个LB1和LB2以及多个交叉点开关379编程用于本身第一交互连接线结构(FISC)20及SISC29的连接至逻辑区块的第一和第二个LB1和LB2，商业化标准FPGA IC芯片200的一第二200-2可包括逻辑区块210的第三及第四个LB3及LB4像神经元一样，第一交互连接线结构(FISC)20及SISC29像树突481耦接至逻辑区块210的第三及第四LB3及LB4及多个交叉点开关379编程用于本身的第一交互连接线结构(FISC)20及SISC29的连接至逻辑区块210的第三及第四个LB3及LB4，单层封装商品化标准逻辑运算驱动器300的一第一300-1可包括商业化标准FPGA IC芯片200的第一及第二200-1及200-2，商业化标准FPGA IC芯片200的一第三200-3可包括逻辑区块的一第五LB5像是神经元一样，第一交互连接线结构(FISC)20及SISC29像是树突481耦接至逻辑区块的第五LB5及本身多个交叉点开关379可编程用于本身第一交互连接线结构(FISC)20及SISC29的连接至逻辑区块的第五LB5，商业化标准FPGA IC芯片200的一第四200-4可包括逻辑区块的一第六LB6像神经元一样，第一交互连接线结构(FISC)20及SISC29像树突481耦接至逻辑区块及多个交叉点开关379的第六LB6编程用于本身第一交互连接线结构(FISC)20及SISC29的连接至逻辑区块的第六LB6，单层封装商品化标准逻辑运算驱动器300的一第二300-2可包括商业化标准FPGA IC芯片200的第三及第四200-3及200-4，(1)从逻辑区块LB1延伸一第一部分由第一交互连接线结构(FISC)20及SISC29的多个交互连接线金属层6及交互连接线金属层27；(2)从第一部分延伸一微型金属柱或凸块34；(3)从一微型金属柱或凸块34延伸，由单层封装商品化标准逻辑运算驱动器300的第一300-1的TISD101的交互连接线金属层99提供的一第二部分，及/或由单层封装商品化标准逻辑运算驱动器300的第一300-1的BISD 79的交互连接线金属层77提供的一第二部分，及/或单层封装商品化标准逻辑运算驱动器300的第一个300-1的TPVs158，及/或单层封装商品化标准逻辑运算驱动器300的第一个300-1的BISD 79的交互连接线金属层77；(4)从第二部分的其它一微型金属柱或凸块34延伸；(5)由第一交互连接线结构(FISC)20及SISC29的多个交互连接线金属层6及交互连接线金属层27提供的一第三部分，从其它的一微型金属柱或凸块34延伸至逻辑区块LB2可组成类轴突交互连接线482，类轴突交互连接线482可根据设置在类轴突交互连接线482的多个交叉点开关379的多个通过/不通过开关258的第一258-1至第五258-5的开关编程连接可编程逻辑区块(LB)201的第一个LB1至逻辑区块的第二个LB2至第六个LB6，多个通过/不通过开关258的第一个258-1可排列在商业化标准FPGA IC芯片200的第一个200-1，多个通过/不通过开关258的第二258-2及第三258-3可排列在单层封装商品化标准逻辑运算驱动器300的第一个300-1的一多个DPI IC芯片410内，多个通过/不通过开关258的第四个258-4可排列在商业化标准FPGA IC芯片200的第三个200-3内，多个通过/不通过开关258的第五个258-5可排列在单层封装商品化标准逻辑运算驱动器300的第二个300-2内的一多个DPI IC芯片410内，单层封装商品化标准逻辑运算驱动器300的第一个300-1可具有金属接垫77E通过金属柱或凸块122耦接至单层封装商品化标准逻辑运算驱动器300的第二个300-2，或者，多个通过/不通过开关258的第一个258-1至第五个258-5设在类轴突交互连接线482上可省略，或者，设在类树突交互连接线481的多个通过/不通过开关258可略。
另外，如图31B所示，类轴突交互连接线482可认定为一树状的结构，包括：(i)连接逻辑区块的第一个LB1的主干或茎；(ii)从主干或茎分支的多个分枝用于连接本身的主干或茎至逻辑区块的一第二个LB2及第六个LB6；(iii)多个交叉点开关379的第一个379-1设在主干或茎与本身每一分枝之间用于切换本身主干或茎与本身一分枝之间的连接；(iv)从一本身的分枝分支出的多个次分枝用于连接一本身的分枝至逻辑区块的第五个LB5及第六个LB6；及(v)多个交叉点开关379的一第二个379-2设在一本身的分枝及每一本身的次分枝之间，用于切换一本身的分枝与一本身的次分枝之间的连接，多个交叉点开关379的第一个379-1设在一单层封装商品化标准逻辑运算驱动器300的第一个300-1内的多个DPI IC芯片410，及多个交叉点开关379的第二个379-2可设在单层封装商品化标准逻辑运算驱动器300的第二个300-2内的多个DPI IC芯片410内，每一类树突交互连接线481可包括：(i)一主干连接至逻辑区块的第一个LB1至第六个LB6其中之一；(ii)从主干分支出的多个分枝；(iii)交叉点开关379设在本身主干与本身每一分枝之间用于切换本身主干与本身一分枝之间的连接，每一逻辑区块可耦接至多个类树突交互连接线481组成第一交互连接线结构(FISC)20的多个交互连接线金属层6及SISC29的交互连接线金属层27，每一逻辑区块可耦接至一或多个的类轴突交互连接线482的远程的末端，从其它的逻辑区块延伸，通过类树突交互连接线481从每一逻辑区块延伸。
如图31A及图31B，每一单层封装商品化标准逻辑运算驱动器300-1-1及300-2可提供一可用于系统/机器(装置)计算或处理重配置可塑性或弹性及/或整体结构在每一可编程逻辑区块(LB)201中除了可使用sequential、parallel、pipelined或Von Neumann等计算或处理系统结构及/或算法之外，也可使用整体的及可变的多个内存单元及多个逻辑运算单元，具有弹性及整体性的每一单层封装商品化标准逻辑运算驱动器300-1-1及300-2包括整体的及可变的多个内存单元及多个逻辑运算单元，用以改变或重新配置内存单元内的逻辑功能及/或计算(或运算)架构(或算法)及/或内存(数据或讯息)，单层封装商品化标准逻辑运算驱动器300-1或300-2的弹性及整体性的特性相似或类似于人类大脑，大脑或神经具有弹性或整体性，大脑或神经的很多方面可改变(可塑性或弹性)并且在成年时重新配置，上述说明中的单层封装商品化标准逻辑运算驱动器300-1-1及300-2、标准商业化商业化标准FPGA IC芯片200-1、标准商业化商业化标准FPGA IC芯片200-2、标准商业化商业化标准FPGA IC芯片200-3、标准商业化商业化标准FPGA IC芯片200-4提供用于固定硬件(givenfixed hardware)改变或重新配置逻辑功能及/或计算(或处理)的整体结构(或算法)的能力，其中使用储存在附近的编程内存单元(PM)中的多个记忆(数据或讯息)达成，例如是储存在用于交叉点开关379或通过/不通过开关258(如图15A至图15F所示)的内存单元362中的编程码，在单层封装商品化标准逻辑运算驱动器300-1-1及300-2、标准商业化商业化标准FPGA IC芯片200-1、标准商业化商业化标准FPGA IC芯片200-2、标准商业化商业化标准FPGA IC芯片200-3、标准商业化商业化标准FPGA IC芯片200-4中，多个记忆(数据或讯息)储存在PM的多个内存单元，用于改变或重新配置逻辑功能及/或计算(或处理)的整体结构(或算法)，而储存在多个内存单元中的一些其它记忆仅用于数据或讯息(数据记忆单元,DM)，例如是如图14A或图14H中用于查找表(LUT)210的内存单元490内的每一事件或编程码或结果值的资料。
例如，图31C为本发明实施例用于一重新配置可塑性或弹性及/或整体架构的示意图，如图31C所示，可编程逻辑区块(LB)201的第三个LB3可包括4个逻辑单元LB31、LB32、LB33及LB34、一交叉点开关379、4组的编程内存(PM)单元362-1、362-2、362-3及362-4，其中交叉点开关379可参考如图15B中一交叉点开关379。对于图31C及图15B相同组件标号，在图31C所示的组件规格及说明可参考图15B所示的组件规格及说明，位于交叉点开关379的4端点的4个可编程交互连接线361可耦接至4个逻辑单元LB31、LB32、LB33及LB34，其中逻辑单元LB31、LB32、LB33及LB34可具有相同的架构如图14A或图14H中可编程逻辑区块(LB)201，其中可编程逻辑区块(LB)201的其输出Dout或其输出A0-A3其中之一耦接至在交叉点开关379内位于4端的4个可编程交互连接线361其中之一，每一逻辑单元LB31、LB32、LB33及LB34可耦接4组数据存储器(DM)单元490-1、490-2、490-3或490-4其中之一用于在每一事性中储存数据，及/或例如储存结果值或编程码作为其查找表(LUT)210，因此可改变或重新配置可编程逻辑区块(LB)的逻辑功能及/或计算/处理架构或算法。
单层封装逻辑运算驱动器的弹性及整体性根据多个事件，用于nth个事件，在单层封装逻辑运算驱动器的nth个事件之后的整体单元(integral unit,IUn)的nth状态(Sn)可包括逻辑单元、在nth状态的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，该nth整体单元IUn可包括数种逻辑区块、数种具有多个记忆(内容、数据或信息等项目)的PM内存单元(如项目数量、数量及地址/位置)，及数种具有多个记忆(内容、数据或信息等项目)的DM内存(如项目数量、数量及地址/位置)，用于特定逻辑功能、一组特定的PM及DM，该nth整体单元IUn不同于其它的整体单元，该nth状态及nth整体单元(IUn)根据nth事件(En)之前的发生先前事件而生成产生。
某些事件可具有大的份量并被分类作为重大事件(GE)，假如nth事件被分类为一GE，该nth状态Sn(IUn,Ln,PMn,DMn)可被重新分配获得一新的状态Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人类大脑在深度睡眠时的重新分配大脑一样，新产生的状态可变成长期的记忆，用于一新的(n+1)th整体单元(IUn+1)的该新(n+1)th状态(Sn+1)可依据重大事件(GE)之后的用于巨大重新分配的算法及准则，算法及准则例如以下所示：当该事件n(En)在数量上与先前的n-1事件完全不同时，此En被分类为一重大事件，以从nth状态Sn(IUn,Ln,PMn,DMn)得到(n+1)th状态Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En后，该机器/系统执行具有某些特定标准的一重大重新分配，此重大重新分配包括浓缩或简洁的流程及学习程序：
I.浓缩或简洁的流程
(A)DM重新分配：(1)该机器/系统检查DMn找到一致相同的记忆，DMn例如是在如图31C、图14A及图14H中数据存储器单元490的结果值或编程码，然后保持全部相同记忆中的唯一一个记忆而删除所有其它相同的记忆；及(2)该机器/系统检查DMn找到类似的记忆(其相似度在一特定的百分比x％，x％例如是等于或小于2％,3％,5％or 10％)，DMn例如是在如图31C、图14A及图14H中数据存储器单元490的结果值或编程码，然后保持全部相似记忆中的一个或二个记忆而删除所有其它相似的记忆；可替换方案，全部相似记忆中的一代表性记记忆(数据或讯息)可被产生及维持，并同时删除所有类似的记忆。
(B)逻辑重新分配：(1)该机器/系统检查PMn找到用于相对应逻辑功能一致相同的逻辑(PMs)，PMn例如是在如图31C及图15B中数据存储器单元490的编程码，然后保持全部相同逻辑(PMs)中的唯一一个记忆而删除所有其它相同的逻辑(PMs)；及(2)该机器/系统检查PMn找到类似的逻辑(PMs)(其相似度在一特定的差异百分比x％，x％例如是等于或小于2％,3％,5％or 10％)，PMn例如是在如图31C及图15B中数据存储器单元490的编程码，然后保持全部相似逻辑(PMs)中的一个或二个逻辑(PMs)而删除所有其它相似的逻辑(PMs)；可替换方案，全部相似记忆中的一代表性记逻辑(PMs)(在PM中用于相对应代表性的逻辑数据或讯息)可被产生及维持，并同时删除所有类似的逻辑(PMs)。
II.学习程序
根据Sn(IUn,Ln,PMn,DMn)，执行一对数而选择或筛选(记忆)有用的，重大的及重要的多个整体单元、逻辑、PMs，例如是如图31C及图15B中在编程内存单元362内的编程码，例如是如图31C、图14A及图14H中在内存单元490内的结果值或编程码，并且删除(忘记)没有用的、非重大的或非重要的整体单元、逻辑、PMs或DMs，PMs例如是如图31C及图15B中在编程内存单元362内的编程码，而DMs例如是如图31C、图14A及图14H中在内存单元490内的结果值或编程码，选择或筛选算法可根据一特定的统计方法，例如是根据先前n个事件中整体单元、逻辑、PMs及/或DMs的使用频率，其中PMs例如是如图31C及图15B中在编程内存单元362内的编程码，而DMs例如是如图31C、图14A及图14H中在内存单元490内的结果值或编程码，另一例子为，可使用贝氏推理的算法产生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多数事件后用于系统/机器的状态，该算法及准则提供学习程序，单层封装逻辑运算驱动器的弹性及整体性提供在机器学习及人工智能上的应用。
使用可编程逻辑区块(LB)LB3(作为GPS功能(全球定位系统))而获得弹性及整体性的例子，如图31A至图31C所示：
例如，可编程逻辑区块(LB)LB3的功能为GPS，记住路线并且能够驾驶至数个位置，司机及/或机器/系统计划驾驶从旧金山开到圣荷西，可编程逻辑区块(LB)LB3的功能如下：
(1)在第一事件E1，司机及/或机器/系统看一张地图，发现二条从旧金山到圣荷西的101号及208高速公路，该机器/系统使用逻辑单元LB31及LB32来计算及处理第一事件E1，及一第一逻辑配置L1以记忆第一事件E1及第一事件E1的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第一组编程记忆(PM1)，以第一逻辑配置L1制定逻辑单元LB31及LB32；及(b)在可编程逻辑区块(LB)LB3中数据存储器单元490-1及内存单元490-2中，储存一第一组数据记忆(data memories(DM1))，在第一事件E1之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第一事件E1的第一逻辑配置L1、该第一组编程记忆PM1及第一组数据记忆DM1的第一逻辑配置L1有关的S1LB3。
(2)在一第二事件E2，该司机及/或机器/系统决定行驶101号高速公路从旧金山至圣荷西，该机器/系统使用逻辑单元LB31及LB33来计算及处理第二事件E2，及一第二逻辑配置L2以记忆第二事件E2的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3及/或第一组数据记忆DM1的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第二组编程记忆(PM2)，以第二逻辑配置L2制定逻辑单元LB31及LB33；及(b)在可编程逻辑区块(LB)LB3中数据存储器单元490-1及内存单元490-3中储存在一第二组数据记忆(DM2)，在第二事件E2之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第二事件E2的第二逻辑配置L2、该第二组编程记忆PM2及第二组数据记忆DM2的第二逻辑配置L2有关的S2LB3。第二组数据记忆DM2可包括新增加的信息，此新增信息与第二事件E2及依据第一组数据记忆DM1数据做数据及信息重新配置，从而保持第一事件E1有用的重要讯息。
(3)在一第三事件E3，该司机及/或机器/系统行驶101号高速公路从旧金山至圣荷西，该机器/系统使用逻辑单元LB31、LB32及LB33来计算及处理第三事件E3，及一第三逻辑配置L3来记忆第三事件E3的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3及/或第二组数据记忆DM2的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第三组编程记忆(PM3)，以第三逻辑配置L3制定逻辑单元LB31、LB32及LB33；及(b)在可编程逻辑区块(LB)LB3中数据存储器单元490-1、内存单元490-2及内存单元490-3中储存在一第三组数据记忆(DM3)，在第三事件E3之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第三事件E3的第三逻辑配置L3、该第三组编程记忆PM3及第三组数据记忆DM3的第三逻辑配置L3有关的S3LB3。第三组数据记忆DM3可包括新增加的信息，此新增信息与第三事件E3及依据第一组数据记忆DM1及第二组数据记忆DM2做数据及信息重新配置，，从而保持第一事件E1第二事件E2的重要讯息。
(4)在第三事件E3的二个月之后，在一第四事件E4中，该司机及/或机器/系统行驶280号高速公路从旧金山至圣荷西，该机器/系统使用逻辑单元LB31、LB32、LB33及LB34来计算及处理第四事件E4，及一第四逻辑配置L4来记忆第四事件E4的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3及/或第三组数据记忆DM3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第四组编程记忆(PM4)，以第四逻辑配置L4制定逻辑单元LB31、LB32、LB33及LB34；及(b)在可编程逻辑区块(LB)LB3中数据存储器单元490-1、内存单元490-2、内存单元490-3及内存单元490-4中储存在一第四组数据记忆(DM4)，在第四事件E4之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第四事件E4的第四逻辑配置L4、该第四组编程记忆PM4及第四组数据记忆DM4的第四逻辑配置L4有关的S4LB3。第四组数据记忆DM4可包括新增加的信息，此新增信息与第四事件E4及依据第一组数据记忆DM1、第二组数据记忆DM2及第三组数据记忆DM3做数据及信息重新配置，从而保持第一事件E1、第二事件E2及第三事件E3的重要讯息。
(5)在第四事件E4的一星期之后，在一第五事件E5中，该司机及/或机器/系统行驶280号高速公路从旧金山至库比蒂诺(Cupertino)，库比蒂诺(Cupertino)在第四事件E4的路线中的中间道路，该机器/系统使用在第四逻辑配置L4的逻辑单元LB31、LB32、LB33及LB34来计算及处理第五事件E5，及一第四逻辑配置L4来记忆第五事件E5的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4及/或第四组数据记忆(DM4)中第四组编程记忆(PM4)，以第四逻辑配置L4制定逻辑单元LB31、LB32、LB33及LB34；及(b)储存一第五组数据记忆(DM5)在可编程逻辑区块(LB)LB3的数据存储器单元490-1、内存单元490-2、内存单元490-3及内存单元490-4中，在第五事件E5之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第五事件E4的第四逻辑配置L4、该第四组编程记忆PM4及第五组数据记忆DM5的第四逻辑配置L4有关的S5LB3。第五组数据记忆DM5可包括新增加的信息，此新增信息与第五事件E5及依据第一组数据记忆DM1至第四组数据记忆DM4做数据及信息重新配置，从而保持第一事件E1至第四事件E4的重要讯息。
(6)在第五事件E5的6个月后，在一第六事件E6，司机及/或机器/系统计划从旧金山驾驶至洛杉矶，司机及/或机器/系统看一张地图及找到二条从旧金山至洛衫矶的101号及5号高速公路，该机器/系统使用用于计算及处理第六事件E6的可编程逻辑区块(LB)LB3的逻辑单元LB31及可编程逻辑区块(LB)LB4的逻辑单元LB41，及一第六逻辑配置L6来记忆与第六事件E6的相关数据、讯息或结果，可编程逻辑区块(LB)LB4与如图31C的可编程逻辑区块(LB)LB3具有相同的架构，但在可编程逻辑区块(LB)LB3内的四个逻辑单元LB31、LB32、LB33及LB34分别重新编号为LB41、LB42、LB43及LB44，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4的一第六组编程记忆PM6及那些可编程逻辑区块(LB)LB4及/或第五组数据记忆DM5，以第六逻辑配置L6制定逻辑单元LB31及LB41；及(b)储存一第六组数据记忆DM6在可编程逻辑区块(LB)LB3及可编程逻辑区块(LB)LB4的数据存储器单元490-1。在第六事件E6后，在可编程逻辑区块(LB)LB3及LB4内GPS功能的整体状态可定义为S6LB3&4，此S6LB3&4与于第六事件E6的第六逻辑配置L6、该第六组编程记忆PM6及第六组数据记忆DM6有关。第六组数据记忆DM6可包括新增加的信息，此新增信息与第六事件E6及依据第一组数据记忆DM1至五组数据记忆DM5做数据及信息重新配置，从而保持第一事件E1至第五事件E5的重要讯息。
(7)在一第七事件E7中，该司机及/或机器/系统行驶5号高速公路从洛衫矶至旧金山，该机器/系统在第二逻辑配置L2及及/或在第六组数据记忆下使用逻辑单元LB31及LB33来计算及处理第七事件E7，及一第二逻辑配置L2来记忆第七事件E7的相关数据、信息或结果，那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第二组编程记忆(PM2)，在第二逻辑配置L2上使用第六组数据记忆DM6在逻辑处理上，该第六组数据记忆DM6具有逻辑单元LB31及LB33；及(b)在可编程逻辑区块(LB)LB3中数据存储器单元490-1及内存单元490-3中储存在一第七组数据记忆(DM7)，在第七事件E7之后，可编程逻辑区块(LB)LB3内GPS功能的整体状态可被定义为与用于第七事件E7的第二逻辑配置L2、该第二组编程记忆PM2及第七组数据记忆DM7的第七逻辑配置L7有关的S7LB3。第七组数据记忆DM7可包括新增加的信息，此新增信息与第七事件E7及依据第一组数据记忆DM1至第六组数据记忆DM6做数据及信息重新配置，从而保持第一事件E1至第六事件E6的重要讯息。
(8)在第七事件二星期后，在一第八事件E8，司机及/或机器/系统从5号高速公路从旧金山至洛衫矶，该机器/系统使用可编程逻辑区块(LB)LB3的逻辑单元LB32、LB33及LB34及可编程逻辑区块(LB)LB4的逻辑单元LB41及LB42用于计算及处理第八事件E8，及第八事件E8的一第八逻辑配置L8来记忆第八事件E8的相关数据、信息或结果，可编程逻辑区块(LB)LB4与如图31C的可编程逻辑区块(LB)LB3具有相同架构，但在可编程逻辑区块(LB)LB3的逻辑单元LB31、LB32、LB33及LB34在可编程逻辑区块(LB)LB4中分别重新编号为LB41、LB42、LB43及LB44，图31D为本发明实施例用于第八事件E8的一重新配置可塑性或弹性及/或整体架构的示意图，如图31A至图31D所示，可编程逻辑区块(LB)LB3的交叉点开关379可具有其顶部端点切换没有耦接至逻辑单元LB31(未绘制在图31D中但在图31C中)，但耦接至一第一交互连接线结构(FISC)20的一第一部分及第二半导体芯片200-2的SISC29，像是用于可编程逻辑区块(LB)LB3神经元的树突481的其中之一，可编程逻辑区块(LB)LB4的交叉点开关379可具有其右侧端点切换没有耦接至逻辑单元LB44(未绘制在图中)，但耦接至一第一交互连接线结构(FISC)20的一第二部分及第二半导体芯片200-2的SISC29，像是用于可编程逻辑区块(LB)LB4神经元的树突481的其中之一，经由该第一交互连接线结构(FISC)20的一第三部分及第二半导体芯片200-2的SISC29连接至该第一交互连接线结构(FISC)20的第一部分及第二半导体芯片200-2的SISC29；可编程逻辑区块(LB)LB4的交叉点开关379可具有其底部端点切换没有耦接至逻辑单元LB43，但耦接至一第一交互连接线结构(FISC)20的一第四部分及第二半导体芯片200-2的SISC29，像是用于可编程逻辑区块(LB)LB4神经元的树突481的其中之一。那就是：该机器/系统(a)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4的一第八组编程记忆PM8及那些可编程逻辑区块(LB)LB4及/或第七组数据记忆DM7，以第八逻辑配置L8制定逻辑单元LB31、LB32、LB33、LB34及LB42；及(b)储存一第八组数据记忆DM8在可编程逻辑区块(LB)LB3的数据存储器单元490-1、内存单元490-2及内存单元490-3，及可编程逻辑区块(LB)LB4的数据存储器单元490-1及内存单元490-2。在第八事件E8后，在可编程逻辑区块(LB)LB3及LB4内GPS功能的整体状态可定义为S8LB3&4，此S8LB3&4与于第八事件E8的第八逻辑配置L8、该第八组编程记忆PM8及第八组数据记忆DM8有关。第八组数据记忆DM8可包括新增加的信息，此新增信息与第八事件E8及依据第一组数据记忆DM1至七组数据记忆DM7做数据及信息重新配置，从而保持第一事件E1至第七事件E7的重要讯息。
(9)第八事件E8与先前第一至第七事件E1-E7全然不同，其被分类成一重大事件E9并产生一整体状态S9LB3，在第一至第八事件E1-E8之后，用于大幅度的重新配置在该重大事件E9上，司机及/或机器/系统可将第一至第八逻辑配置L1-L8重新配置成而获得第九逻辑配置L9(1)根据在可编程逻辑区块(LB)LB3的编程内存单元362-1、编程内存单元362-2、编程内存单元362-3及编程内存单元362-4中第九组编程记忆PM9及/或第一至第八数据记忆DM1-DM8在第九逻辑配置L9下制定逻辑单元LB31、LB32、LB33及LB34，而用于在加州区域旧金山和洛杉矶之间的GPS功能，及(2)储存一第九组数据记忆DM9在可编程逻辑区块(LB)LB3的内存单元490-1、内存单元490-2、内存单元490-3及内存单元490-4。
该机器/系统可使用某个特定标准执行重大重新配置，重大的重新配置就是深度睡眠后大脑的重新配置，重大的重新配置包括浓缩或简洁的流程及学习程序，如下所述：
在事件E9中用于重新配置数据记忆(DM)的浓缩或简洁程序，该机器/系统可检查第八组数据记忆DM8以找到相同的数据记忆，及保留可编程逻辑区块(LB)LB3中相同的数据记忆的其中之一；可替换的方案，该机器/系统可检查第八组数据记忆DM8以找到相似的数据记忆，其二者之间的相似度大于70％，例如介于80％至90％之间，并从相似的数据记忆中仅选择一个或二个作为用于相似数据记忆的一代表性数据记忆。
在事件E9中用于重新配置数据记忆(PM)的浓缩或简洁程序，该机器/系统可检查第八组编程记忆PM8对应的逻辑功能，以找到相对应逻辑功能相同的编程记忆，并且用于相对应的功能上只保留在可编程逻辑区块(LB)LB3中相同的编程记忆中的其中之一，可替代的方案，该机器/系统可检查用于相对应逻辑功能的第八组编程记忆PM8以找到相似的编程记忆，其在二者之间的相似度大于70％，例如介于80％至99％之间，并从相似的编程记忆中仅选择一个或二个作为用于相似编程记忆的一代表性编程记忆。
在事件E9的学习程序中，一算法可被执行：(1)用于逻辑配置L1-L4,L6及L8的编程记忆PM1-PM4,PM6及PM8；及(2)数据记忆DM1-DM8的优化，例如是选择或筛选该编程记忆PM1-PM4,PM6及PM8获得有用、重大及重要的第九组编程记忆PM9其中之一及优化，例如是选择或筛选该数据记忆DM1-DM8获得有用、重大及重要的第九组数据记忆DM9其中之一；另外，此算法可被执行以(1)用以逻辑配置L1-L4,L6及L8的编程记忆PM1-PM4,PM6及PM8；及(2)用于删除没有用的、不重大的或不重要的编程记忆PM1-PM4,PM6及PM8其中之一及删除没有用的、不重大的或不重要的数据记忆DM1-DM8其中之一。该算法可依据统计方法执行，例如，事件E1-E8中的编程记忆PM1-PM4,PM6及PM8的使用频率及/或在事件E1-E8中使用数据记忆DM1-DM8的频率。
用于逻辑运算驱动器及内存驱动器的POP封装的组合
如上所述，单层封装商品化标准逻辑运算驱动器300可与如图19A至图19N中的半导体芯片100一起封装，多个单层封装商品化标准逻辑运算驱动器300可与一或多个内存驱动器310并入一模块中，内存驱动器310可适用于储存数据或应用程序，内存驱动器310可被分离2个型式(如图32A至图24K所示)，一个为非挥发性内存驱动器322，另一个为挥发性内存驱动器323，图32A至图32K为本发明实施例用于逻输驱动器及内存驱动器的POP封装的多个组合示意图，内存驱动器310的结构及制程可参考图30A至图30I的说明，其内存驱动器310的结构及制程与图22A至图30I的说明及规格相同，但是半导体芯片100是非挥发性内存芯片用于非挥发性内存驱动器322；而半导体芯片100是挥发性内存芯片用于挥发性内存驱动器323。
如图32A所示，POP封装可只与如图22A至图30I所示的基板单元113上的单层封装商品化标准逻辑运算驱动器300堆栈，一上面的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其背面下面的单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，但是最下面的单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其基板单元113上面的金属接垫109上。
如图32B所示，POP封装可只与如图22A至图30I制成的基板单元113上的单层封装非挥发性内存驱动器322堆栈，一上面的单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面下面的单层封装非挥发性内存驱动器322的金属接垫77E上，但是最下面的单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其基板单元113上面的金属接垫109上。
如图32C所示，POP封装可只与如图22A至图30I制成的基板单元113上的单层封装挥发性内存驱动器323堆栈，一上面的单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面下面的单层封装挥发性内存驱动器323的金属接垫77E上，但是最下面的单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其基板单元113上面的金属接垫109上。
如图32D所示，POP封装可堆栈一群组单层封装商品化标准逻辑运算驱动器300及一群组如图22A至图30I制成的单层封装挥发性内存驱动器323，此单层封装商品化标准逻辑运算驱动器300群组可排列在基板单元113上方及在单层封装挥发性内存驱动器323群组的下方，例如，该群组中的二个单层封装商品化标准逻辑运算驱动器300可排列在基板单元113的上方及位于该群组的二个单层封装挥发性内存驱动器323下方，一第一个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其上侧(面)基板单元113的金属接垫109，一第二个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其背面(下侧)第一个单层封装商品化标准逻辑运算驱动器300的金属接垫77E，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面的第二个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，及一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上。
如图32E所示，POP封装可与单层封装商品化标准逻辑运算驱动器300与如图22A至图30I制成的单层封装挥发性内存驱动器323交替地堆栈，例如，一第一个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可装设接合在其上侧(面)的基板单元113的金属接垫109上，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面的第一个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，一第二个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上，及一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第二个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上。
如图32F所示，POP封装可堆栈一群组单层封装非挥发性内存驱动器322及一群组如图22A至图30I制成的单层封装挥发性内存驱动器323，此单层封装挥发性内存驱动器323群组可排列在基板单元113上方及在单层封装非挥发性内存驱动器322群组的下方，例如，该群组中的二个单层封装挥发性内存驱动器323可排列在基板单元113的上方及位于该群组的二个单层封装非挥发性内存驱动器322下方，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其上侧(面)基板单元113的金属接垫109，一第二个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上，一第一个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面的第二个单层封装挥发性内存驱动器323的金属接垫77E上，及一第二个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面的第一个单层封装非挥发性内存驱动器322的金属接垫77E上。
如图32G所示，POP封装可堆栈一群组单层封装非挥发性内存驱动器322及一群组如图22A至图30I制成的单层封装挥发性内存驱动器323，此单层封装非挥发性内存驱动器322群组可排列在基板单元113上方及在单层封装挥发性内存驱动器323群组的下方，例如，该群组中的二个单层封装非挥发性内存驱动器322可排列在基板单元113的上方及位于该群组的二个单层封装挥发性内存驱动器323下方，一第一个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其上侧(面)基板单元113的金属接垫109，一第二个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面(下侧)第一个单层封装非挥发性内存驱动器322的金属接垫77E，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面的第二个单层封装非挥发性内存驱动器322的金属接垫77E上，及一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上。
如图32H所示，POP封装可与单层封装非挥发性内存驱动器322与如图22A至图30I制成的单层封装挥发性内存驱动器323交替地堆栈，例如，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其上侧(面)的基板单元113的金属接垫109上，一第一个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上，一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第二个单层封装挥发性内存驱动器323的金属接垫77E上，一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第一个单层封装非挥发性内存驱动器322的金属接垫77E上，及一第二个单层封装非挥发性内存驱动器322的金属柱或凸块122可装设接合在其背面的第二个单层封装挥发性内存驱动器323的金属接垫77E上。
如图32I所示，POP封装可堆栈一群组单层封装商品化标准逻辑运算驱动器300、一群组单层封装非挥发性内存驱动器322及一群组如图22A至图30I制成的单层封装挥发性内存驱动器323，此单层封装商品化标准逻辑运算驱动器300群组可排列在基板单元113上方及在单层封装挥发性内存驱动器323群组的下方，及此单层封装挥发性内存驱动器323群组可排列在单层封装商品化标准逻辑运算驱动器300上方及在单层封装非挥发性内存驱动器322群组的下方，例如，该群组中的二个单层封装商品化标准逻辑运算驱动器300可排列在基板单元113的上方及位于该群组的二个单层封装挥发性内存驱动器323下方，该群组中的二个单层封装挥发性内存驱动器323可排列在单层封装商品化标准逻辑运算驱动器300的上方及位于该群组的二个单层封装非挥发性内存驱动器322下方，一第一个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其上侧(面)基板单元113的金属接垫109，一第二个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122装设接合在其背面(下侧)第一个COIP单层封装商品化标准逻辑运算驱动器300的金属接垫77E，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122装设接合在其背面的第二个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上，一第一个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面的第二个单层封装挥发性内存驱动器323的金属接垫77E上，及一第二个单层封装非挥发性内存驱动器322的金属柱或凸块122可装设接合在其背面的第一个单层封装非挥发性内存驱动器322的金属接垫77E上。
如图32J所示，POP封装可与单层封装商品化标准逻辑运算驱动器300、单层封装非挥发性内存驱动器322与如图22A至图30I制成的单层封装挥发性内存驱动器323交替地堆栈，例如，一第一个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可装设接合在其上侧(面)的基板单元113的金属接垫109上，一第一个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背(面)的第一个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，一第一个单层封装非挥发性内存驱动器322的金属柱或凸块122装设接合在其背面的第一个单层封装挥发性内存驱动器323的金属接垫77E上，一第二个单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122可装设接合在其背面的第一个单层封装非挥发性内存驱动器322的金属接垫77E上，一第二个单层封装挥发性内存驱动器323的金属柱或凸块122可装设接合在其背面的第二个单层封装商品化标准逻辑运算驱动器300的金属接垫77E上，及一第二个单层封装非挥发性内存驱动器322的金属柱或凸块122可装设接合在其背面的第二个单层封装挥发性内存驱动器323的金属接垫77E上。
如图32K所示，POP封装可堆栈成三个堆栈，一堆栈只有单层封装商品化标准逻辑运算驱动器300在如图22A至图30I制成的基板单元113上，另一堆栈为只有单层封装非挥发性内存驱动器322在如图22A至图30I制成的基板单元113上，及其它一个堆栈只有单层封装挥发性内存驱动器323在如图30A至图30I制成的基板单元113上，此结构的制程在单层封装商品化标准逻辑运算驱动器300、单层封装非挥发性内存驱动器322及单层封装挥发性内存驱动器323三个堆栈结构形成在电路载体或基板上，如图30A中的电路载体或基板110，将焊锡球325以植球方式设置在电路载体或基板的背面，然后经由激光切割或机械切割的方式将电路载体或基板110切割成多个单独基板单元113，其中电路载体或基板例如是PCB基板或BGA基板。
图24L为本发明实施例中多个POP封装的上视图，其中图32K是沿着切割线A-A的剖面示意图。另外，多个I/O端口305可装设接合在具有一或多个USB插头、高画质多媒体接口(high-definition-multimedia-interface(HDMI))插头、音频插头、互联网插头、电源插头和/或插入其中的视频图形阵列(VGA)插头的基板单元113上。
逻辑运算驱动器的应用
经由使用商业化标准商品化标准逻辑运算驱动器300，可将现有的系统设计、制造生产及(或)产品产业改变成一商业化的系统/产品产业，像是现在商业化的DRAM、或闪存产业，一系统、计算机、智能型手机或电子设备或装置可变成一商业化标准硬件包括主要的内存驱动器310及单层封装商品化标准逻辑运算驱动器300，图33A至图33C为本发明实施例中逻辑运算及内存驱动器的各种应用的示意图。如图33A至图33C，单层封装商品化标准逻辑运算驱动器300具有足够大数量的输入/输出(I/O)以支持(支持)用于编程全部或大部分应用程序/用途的输入/输出I/O端口305。单层封装商品化标准逻辑运算驱动器300的I/Os(由金属柱或凸块122提供)支持用于编程所需求的I/O端口，例如，执行人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(Car GP)、数字信号处理、微控制器及(或)中央处理(CP)的功能或任何组合的功能。单层封装商品化标准逻辑运算驱动器300可适用于(1)编程或配置I/O用于软件或应用开发人员下载应用软件或程序代码储存在内存驱动器310，通过多个I/O端口305或连接器连接或耦接至单层封装商品化标准逻辑运算驱动器300的多个I/Os，及(2)执行多个I/Os通过多个I/OsI/O端口305或连接器连接或耦接至单层封装商品化标准逻辑运算驱动器300的多个I/Os，执行用户的指令，例如产生一微软word文件、或一power point简报文件或excel文件，多个I/OsI/O端口305或连接器连接或耦接至相对应单层封装商品化标准逻辑运算驱动器300的多个I/Os，可包括一或多个(2、3、4或大于4)USB连接端、一或多个IEEE1394连接端、一或多个以太网络连接端、一或多个HDMI连接端、一或多个VGA连接端、一或多个电源供应连接端、一或多个音源连接端或串行连接端，例如RS-232或通讯(COM)连接端、无线收发I/Os连接端及/或蓝芽收发器I/O连接端等，多个I/OsI/O端口305或连接器可被设置、放置、组装或连接在基板、软板或母板上，例如PCB板、具有交互连接线结构(如图26W所示)的硅基板、具有交互连接线结构的金属基板、具有交互连接线结构的玻璃基板、具有交互连接线结构陶瓷基板或具有交互连接线结构的软性基板或薄膜。单层封装商品化标准逻辑运算驱动器300可使用其本身的金属柱或凸块122装设接合组装在基板、软板或母板，类似芯片封装技术的覆晶封装或使用在LCD驱动器封装技术的COF封装技术。
图33A为本发明实施例用于一逻辑运算驱动器或FPGA IC模块的应用示意图，如图33A所示，一桌上型或膝上型计算机、手机或智能型手机或AI机械人330可包含可编程的单层封装商品化标准逻辑运算驱动器300，其单层封装商品化标准逻辑运算驱动器300包括多个处理器，例如包含基频处理器301、应用处理器302及其它处理器303，其中应用处理器302可包含CPU、南穚、北穚及图形处理单元(GPU)，而其它处理器303可包括射频(RF)处理器、无线连接处理器及(或)液晶显示器(LCD)控制模块。单层封装商品化标准逻辑运算驱动器300更可包含电源管理304的功能，经由软件控制将每个处理器(301、302及303)获得最低可用的电力需求功率。每一I/O端口305可连接单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122群组至各种外部设备，例如，这些I/O端口305可包含I/O端口1以连接至计算机或、手机或机械人330的无线信号通讯组件306，例如是全球定位系统(global-positioning-system(GPS))组件、无线局域网络(wireless-local-area-network(WLAN))组件、蓝芽组件或射频(RF)装置，这些I/O端口305包含I/O端口2以连接至计算机或、手机或机械人330的各种显示设备307，例如是LCD显示设备或有机发光二极管显示设备，这些I/O端口305包含I/O端口3以连接至计算机或、手机或机械人330的照相机308，这些I/O端口305可包括I/O端口4以连接至计算机或、手机或机械人330的音频设置309，例如是麦克风或掦声器，这些I/O端口305或连接器连接或耦至逻辑运算驱动器相对应的多个I/Os可包括I/O端口5，例如是内存驱动器用途的串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)连接端或外部连结(Peripheral Components Interconnect express,PCIe)连接端，用以与计算机或、手机或机械人330的内存驱动器、磁盘或装置310通讯，其中磁盘或装置310包括硬盘驱动器、闪存驱动器及(或)固态硬盘驱动器，这些I/O端口305可包含I/O端口6以连接至计算机或、手机或机械人330的键盘311，这些I/O端口305可包含I/O端口7以连接计算机或、手机或机械人330的以太网络312。
或者，图33B为本发明实施例逻辑运算驱动器或FPGA IC模块的一应用示意图，图33B的结构与图33A的结构相似，但是不同点在于计算机或、手机或机械人330在其内部更设置有电源管理芯片313而不是在单层封装商品化标准逻辑运算驱动器300的外面，其中电源管理芯片313适用于经由软件控制的方式将每一单层封装商品化标准逻辑运算驱动器300、无线通信组件306、显示设备307、照相机308、音频装置309、内存驱动器、磁盘或装置310、键盘311及以太网络312，放置(或设置)于可用最低电力需求状态。
或者，图33C为本发明实施例逻辑运算驱动器或FPGA IC模块的应用示意图，如图33C所示，一桌上型或膝上型计算机、手机或智能型手机或AI机械人330在另一实施例中可包括多个单层封装商品化标准逻辑运算驱动器300，该多个单层封装商品化标准逻辑运算驱动器300可编程为多个处理器，例如，一第一个单层封装商品化标准逻辑运算驱动器300(也就左边那个)可编成为基频处理器301，一第二个单层封装商品化标准逻辑运算驱动器300(也就右边那个)可被编程为应用处理器302，其包括2可包含CPU、南穚、北穚及图形处理单元(GPU)，第一个单层封装商品化标准逻辑运算驱动器300更包括一电源管理304的功能以使基频处理器301经由软件控制获得最低可用的电力需求功率。第二个单层封装商品化标准逻辑运算驱动器300包括一电源管理304的功能以使应用处理器302经由软件控制获得最低可用的电力需求功率。第一个及第二个单层封装商品化标准逻辑运算驱动器300更包含各种I/O端口305以各种连接方式/装置连接各种装置，例如，这些I/O端口305可包含设置在第一个单层封装商品化标准逻辑运算驱动器300上的I/O端口1以连接至计算机或、手机或机械人330的无线信号通讯组件306，例如是全球定位系统(global-positioning-system(GPS))组件、无线局域网络(wireless-local-area-network(WLAN))组件、蓝芽组件或射频(RF)装置，这些I/O端口305包含设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口2以连接至计算机或、手机或机械人330的各种显示设备307，例如是LCD显示设备或有机发光二极管显示设备，这些I/O端口305包含设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口3以连接至计算机或、手机或机械人330的照相机308，这些I/O端口305可包括设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口4以连接至计算机或、手机或机械人330的音频设置309，例如是麦克风或掦声器，这些I/O端口305可包括设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口5，用以与计算机或、手机或机械人330的内存驱动器、磁盘或装置310连接，其中磁盘或装置310包括磁盘或固态硬盘驱动器(SSD)，这些I/O端口305可包含设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口6以连接至计算机或、手机或机械人330的键盘311，这些I/O端口305可包含设置在第二个单层封装商品化标准逻辑运算驱动器300上的I/O端口7，以连接计算机或、手机或机械人330的以太网络312。每一第一个及第二个单层封装商品化标准逻辑运算驱动器300可具有专用I/O端口314用于第一个及第二个单层封装商品化标准逻辑运算驱动器300之间的数据传输，计算机或、手机或机械人330其内部更设置有电源管理芯片313而不是在第一个及第二个单层封装商品化标准逻辑运算驱动器300的外面，其中电源管理芯片313适用于经由软件控制的方式将每一第一个及第二个单层封装商品化标准逻辑运算驱动器300、无线通信组件306、显示设备307、照相机308、音频装置309、内存驱动器、磁盘或装置310、键盘311及以太网络312，放置(或设置)于可用最低电力需求状态的。
内存驱动器
本发明也与商业化标准内存驱动器、封装、封装驱动器、装置、模块、硬盘、硬盘驱器、固态硬盘或固态硬盘内存驱动器310有关(其中310以下简称”驱动器”，即下文提到”驱动器”时，表示为商业化标准内存驱动器、封装、封装驱动器、装置、模块、硬盘、硬盘驱器、固态硬盘或固态硬盘驱器)，且内存驱动器310在一多芯片封装内用于数据储存多个商业化标准非挥发性内存IC芯片250，图34A为本发明实施例商业化标准内存驱动器的上视图，如图34A所示，内存驱动器310第一型式可以是一非挥发性内存驱动器322，其可用于如图32A至图32K中驱动器至驱动器的组装，其封装具有多个高速、高频寛非挥发性内存IC芯片250以半导体芯片100排列成一矩阵，其中内存驱动器310的结构及制程可参考单层封装商品化标准逻辑运算驱动器300的结构及制程，但是不同点在于图34A中半导体芯片100的排列，每一高速、高带宽的非挥发性内存IC芯片250可以是裸晶型式NAND闪存芯片或多个芯片封装型式闪存芯片，即使内存驱动器310断电时数据储存在商业化标准内存驱动器310内的非挥发性内存IC芯片250可保留，或者，高速、高频寛非挥发性内存IC芯片250可以是裸晶型式非挥发性随机存取内存(NVRAM)IC芯片或是封装型式的非挥发性随机存取内存(NVRAM)IC芯片，NVRAM可以是铁电随机存取内存(Ferroelectric RAM(FRAM))，磁阻式随机存取内存(Magnetoresistive RAM(MRAM))、相变化内存(Phase-change RAM(PRAM))，每一多个NAND快闪芯片250可具有标准内存密度、内量或尺寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”为位，每一多个NAND快闪芯片250可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面闪存(2D-NAND)结构或立体闪存(3DNAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple level cells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(triple Level cells TLC))，此3D NAND结构可包括多个NAND记忆单元的堆栈层(或级)，例如大于或等于4、8、16、32或72个NAND记忆单元的堆栈层。因此，商业化标准内存驱动器310可具有标准非挥发性内存，其内存密度、容量或尺寸大于或等于8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位。
图34B为本发明实施例另一商业化标准内存驱动器的上视图，如图34B所示，内存驱动器310的第二型式可以是非挥发性内存驱动器322，其用于如图32A至图32K中驱动器至驱动器封装，其封装具有多个如图34A非挥发性内存IC芯片250、多个专用I/O芯片265及一专用控制芯片260用于半导体芯片100，其中非挥发性内存IC芯片250及专用控制芯片260可排列成矩阵，内存驱动器310的结构及制程可参考单层封装商品化标准逻辑运算驱动器300的结构及制程，其不同之处在于如图34B中半导体芯片100的排列方式，非挥发性内存IC芯片250可环绕专用控制芯片260，每一多个专用I/O芯片265可沿着内存驱动器310的边缘排列，非挥发性内存IC芯片250的规格可参考如图34A所述，在内存驱动器310中的专用控制芯片260封装的规格及说明可参考如图19A在单层封装商品化标准逻辑运算驱动器300中的专用控制芯片260封装的规格及说明，在内存驱动器310中的专用I/O芯片265封装的规格及说明可参考如图19A至图19N在单层封装商品化标准逻辑运算驱动器300中的专用I/O芯片265封装的规格及说明。
图34C为本发明实施例另一商业化标准内存驱动器的上视图，如图34C所示，专用控制芯片260及多个专用I/O芯片265具有组合成一专用专用控制及I/O芯片266(也就是专用控制芯片及专用I/O芯片)，以执行上述控制及多个专用控制芯片260、I/O芯片265的多个功能，内存驱动器310的第三型式可以是非挥发性内存驱动器322，其用于如图32A至图32K中驱动器至驱动器封装，其封装具有多个如图34A非挥发性内存IC芯片250、多个专用I/O芯片265及一专用控制及I/O芯片266用于半导体芯片100，其中非挥发性内存IC芯片250及专用控制及I/O芯片266可排列成矩阵，内存驱动器310的结构及制程可参考单层封装商品化标准逻辑运算驱动器300的结构及制程，其不同之处在于如图34C中半导体芯片100的排列方式，非挥发性内存IC芯片250可环绕专用控制及I/O芯片266，每一多个专用I/O芯片265可沿着内存驱动器310的边缘排列，非挥发性内存IC芯片250的规格可参考如图34A所述，在内存驱动器310中的专用控制及I/O芯片266封装的规格及说明可参考如图19B在单层封装商品化标准逻辑运算驱动器300中的专用控制及I/O芯片266封装的规格及说明，在内存驱动器310中的专用I/O芯片265封装的规格及说明可参考如图19A至图19N在单层封装商品化标准逻辑运算驱动器300中的专用I/O芯片265封装的规格及说明。
图34D为本发明实施例商业化标准内存驱动器的上视图，如图34D所示，内存驱动器310的第四型式可以是挥发性内存驱动器323，其用于如图32A至图32K中驱动器至驱动器封装，其封装具有多个挥发性内存(VM)IC芯片324，例如是高速、高带宽多个DRAM芯片如图19A至图19N中单层封装商品化标准逻辑运算驱动器300内的一可编程逻辑区块(LB)201封装或例如是高速、高带宽快取SRAM芯片，用于半导体芯片100排列成一矩阵，其中内存驱动器310的结构及制程可以参考单层封装商品化标准逻辑运算驱动器300的结构及制程，但其不同之处在于如图34D半导体芯片100的排列方式。在一案列中内存驱动器310中全部的挥发性内存(VM)IC芯片324可以是多个DRAM IC芯片321，或者，内存驱动器310的所有挥发性内存(VM)IC芯片324都可以是SRAM芯片。或者，内存驱动器310的所有挥发性内存(VM)IC芯片324都可以是DRAM芯片及SRAM的芯片组合。
如图34E为本发明实施例另一商业化标准内存驱动器的上视图，如图34E所示，一第五型式内存驱动器310可以为一挥发性内存驱动器323，其可用于如图32A至图32K中驱动器至驱动器封装，其封装具有多个挥发性内存(VM)IC芯片324，例如是高速、高带宽多个DRAM芯片或高速高带宽快取SRAM芯片、多个专用I/O芯片265及一专用控制芯片260用于半导体芯片100，其中挥发性内存(VM)IC芯片324及专用控制芯片260可排列成一矩阵，其中内存驱动器310的结构及制程可以参考单层封装商品化标准逻辑运算驱动器300的结构及制程，但其不同之处在于如图34E半导体芯片100的排列方式。在此案列中，用于安装每个多个DRAM IC芯片321的位置可以被改变以用于安装SRAM芯片，每一多个专用I/O芯片265可被挥发性内存芯片环绕，例如是多个DRAM IC芯片321或SRAM芯片，每一D多个专用I/O芯片265可沿着内存驱动器310的一边缘排列，在一案列中内存驱动器310中全部的挥发性内存(VM)IC芯片324可以是多个DRAM IC芯片321，或者，内存驱动器310的所有挥发性内存(VM)IC芯片324都可以是SRAM芯片。或者，内存驱动器310的所有挥发性内存(VM)IC芯片324都可以是DRAM芯片及SRAM的芯片组合。封装在内存驱动器310内的专用控制芯片260的规格说明可以参考封装在如图19A中的单层封装商品化标准逻辑运算驱动器300的专用控制芯片260的规格说明，封装在内存驱动器310中的专用I/O芯片265的规格说明可以参考封装在如图19A至图19N中单层封装商品化标准逻辑运算驱动器300中的专用I/O芯片265规格说明。
如图34F为本发明实施例另一商业化标准内存驱动器的上视图，如图34F所示，专用控制芯片260及多个专用I/O芯片265具有组合成一专用专用控制及I/O芯片266(也就是专用控制芯片及专用I/O芯片)，以执行上述控制及多个专用控制芯片260、I/O芯片265的多个功能，内存驱动器310的第六型式可以是挥发性内存驱动器323，其用于如图32A至图32K中驱动器至驱动器封装，封装具有多个挥发性内存(VM)IC芯片324，例如是高速、高带宽多个DRAM芯片如图19A至图19N中单层封装商品化标准逻辑运算驱动器300内的一324封装或例如是高速、高带宽快取SRAM芯片、多个专用I/O芯片265及用于半导体芯片100的专用控制及I/O芯片266，其中挥发性内存(VM)IC芯片324及专用控制及I/O芯片266可排列成如图34F中的矩阵，专用控制及I/O芯片266可被挥发性内存芯片环绕，其中挥发性内存芯片例如是多个DRAM IC芯片321或SRAM芯片，在一案列中内存驱动器310中全部的挥发性内存(VM)IC芯片324可以是多个DRAM IC芯片321，或者，记忆体驱动器310的所有挥发性内存(VM)IC芯片324都可以是SRAM芯片。或者，内存驱动器310的所有挥发性内存(VM)IC芯片324都可以是DRAM芯片及SRAM的芯片组合。内存驱动器310的结构及制程可参考单层封装商品化标准逻辑运算驱动器300的结构及制程，但其不同之处在于如图34F中半导体芯片100的排列方式，每一多个专用I/O芯片265可沿着内存驱动器310的边缘排列，封装在内存驱动器310内的专用控制及I/O芯片266的规格说明可以参考封装在如图19B中的单层封装商品化标准逻辑运算驱动器300的专用控制及I/O芯片266的规格说明，封装在内存驱动器310中的专用I/O芯片265的规格说明可以参考封装在如图19A至图19N中单层封装商品化标准逻辑运算驱动器300中的专用I/O芯片265规格说明，封装在内存驱动器310中的多个DRAM IC芯片321的规格说明可以参考封装在如图19A至图19N中单层封装商品化标准逻辑运算驱动器300中的多个DRAM IC芯片321规格说明。
或者，另一型式的内存驱动器310可包括非挥发性内存IC芯片250及挥发性内存芯片的组合，例如，如图34A至图34C所示，用于安装非挥发性内存IC芯片250的某些位置可被改变用于安装挥发性内存芯片，例如高速、高带宽多个DRAM IC芯片321或高速、高带宽SRAM芯片。
用于逻辑驱动器及内存驱动器的FISC至FISC封装
或者，图35A至图35C为本发明实施例中用于逻辑及内存驱动器各种封装的剖面示意图。如图35A所示，内存驱动器310的金属柱或凸块122可接合单层封装商品化标准逻辑运算驱动器300的金属柱或凸块122以形成多个接合接合接点586在内存、逻辑运算内存驱动器310及商品化标准逻辑运算驱动器300之间，例如，由第四型式的金属柱或凸块122提供的一逻辑及内存驱动器300及310的多个焊锡球或凸块(如图26R所示)接合至其它的逻辑及内存驱动器300及310的第一型式金属柱或凸块122的铜层，以便形成接合接合接点586在内存、逻辑运算内存驱动器310及商品化标准逻辑运算驱动器300之间。
对于在一单层封装商品化标准逻辑运算驱动器300的半导体芯片100之间的高速及高带宽的通讯，其中半导体芯片100就是如图19A至图19N中非挥发性、非挥发性内存IC芯片250或挥发性内存(VM)IC芯片324，内存驱动器310的一半导体芯片100可与半导体芯片100的单层封装商品化标准逻辑运算驱动器300对齐并垂直设置在单层封装商品化标准逻辑运算驱动器300的一半导体芯片100上方。
如图35A所示，内存驱动器310可包括由TISD101本身的交互连接线金属层99提供的多个第一堆栈部分，其中每一第一堆栈部分可对齐并堆栈在一接合接合接点586上或上方及位于本身的一半导体芯片100与一接合接合接点586，另外，对于内存驱动器310，其多个微型金属柱或凸块34可分别可对齐并堆栈在本身第一堆栈部分上或上方及位于本身的一半导体芯片100及本身第一堆栈部分之间，以分别地连接本身的一半导体芯片100至第一堆栈部分。
如图35A所示，单层封装商品化标准逻辑运算驱动器300可包括由TISD101本身的交互连接线金属层99提供的多个第二堆栈部分，其中每一第二堆栈部分可对齐并堆栈在一接合接合接点586下或或下方及位于本身的一半导体芯片100与一接合接合接点586，另外，对于单层封装商品化标准逻辑运算驱动器300，其多个微型金属柱或凸块34可分别可对齐并堆栈在本身第二堆栈部分下或下方及位于本身的一半导体芯片100及本身第二堆栈部分之间，以分别地连接本身的一半导体芯片100至第二堆栈部分。
因此，如图35A所示，此堆栈结构从下到上包括单层封装商品化标准逻辑运算驱动器300的一微型金属柱或凸块34、单层封装商品化标准逻辑运算驱动器300的TISD101的一第二堆栈部分、一接合接合接点586、内存驱动器310的TISD101的一第一堆栈部分及内存驱动器310的微型金属柱或凸块34，可垂直堆栈在一起形成一垂直堆栈的路径587在一单层封装商品化标准逻辑运算驱动器300的半导体芯片100与内存驱动器310的一半导体芯片100之间，用于信号传输或电源或接地的输送，在一方面，多个垂直堆栈的路径587具有连接点数目等于或大于64、128、256、512、1024、2048、4096、8K或16K，例如，连接至单层封装商品化标准逻辑运算驱动器300的一半导体芯片100与内存驱动器310的一半导体芯片100之间，用于电源或接地的输送。
如图35A所示，商品化标准逻辑运算驱动器300的半导体芯片100的其中之一可包括如图13B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间或小于10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆栈的路径587其中之一，以及商品化标准逻辑运算驱动器300中的半导体芯片100的其中可包括如图13B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间或小于10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆栈的路径587其中之一，例如每一小型I/O电路203可组成小型ESD保护电路373、小型接收器375及小型驱动器374。
如图35A所示，每一逻辑及内存驱动器300及310本身的BISD 79的金属接垫77E上的金属或焊锡凸块583用于连接逻辑及内存驱动器300及310至一外部电路，对于每一逻辑及内存驱动器300及310本身可(1)通过本身的BISD 79的多个交互连接线金属层77耦接至本身的一半导体芯片100；(2)通过本身的BISD 79的多个交互连接线金属层77依序耦接至其它逻辑及内存驱动器300及310的一半导体芯片100、一或多个本身的TPVS158、本身的TISD101的交互连接线金属层99、一或多个接合接合接点586、其它逻辑及内存驱动器300及310的TISD101的交互连接线金属层99，及其它逻辑及内存驱动器300及310的一或多个微型金属柱或凸块34；或(3)通过本身的BISD 79的多个交互连接线金属层77依序耦接至其它逻辑及内存驱动器300及310的一金属或焊锡凸块583、一或多个TPVS158、本身的TISD101的交互连接线金属层99、一或多个接合接合接点586、其它逻辑及内存驱动器300及310的TISD101的交互连接线金属层99、其它逻辑及内存驱动器300及310的一或多个TPVS158，及其它逻辑及内存驱动器300及310的BISD 79的多个交互连接线金属层77。
或者，如图35B至图35D，此二图的结构类于图35A所示的结构，对于图35B图至图35D中所示的组件图号若与图35A相同，其相同的组件图号可参考上述图35A所公开的组件规格及说明，其不同之处在于图35A及图35B中，内存驱动器310不具有用于外部连接的金属或焊锡凸块583、BISD 79及TPVS158，及内存驱动器310的每一半导体芯片100具有一背面曝露在内存驱动器310的环境中，而图35A与图35C不同之处在于，商品化标准逻辑运算驱动器300不具有用于外部连接的金属或焊锡凸块583、BISD 79及TPVS158，及商品化标准逻辑运算驱动器300的每一半导体芯片100具有一背面曝露在商品化标准逻辑运算驱动器300的环境中，其不同之处在于图35A及图35D中，商品化标准逻辑运算驱动器300不具有用于外部连接的金属或焊锡凸块583、BISD 79及TPVS158，及商品化标准逻辑运算驱动器300的每一半导体芯片100具有一背面与例如由铜或铝制成的一散热鳍片316接合。
如图35A至图35C所示，对于并联信号传输的例子，并联的垂直堆栈的路径587可排列在单层封装商品化标准逻辑运算驱动器300的一半导体芯片100与COIP内存驱动器310的一半导体芯片100之间，其中半导体芯片100例如图19F至图19N中的GPU芯片，而半导体芯片100也就是如图34A至图34F所示的高速、高带宽缓存SRAM芯片、DRAM芯片或用于MRAM或RRAM的NVMIC芯片，而半导体芯片100具有一数据位带宽等于或大于64、128、256、512、1024、4096、8K或16K，或者，对于并联信号传输的例子，并联的垂直堆栈的路径587可排列在单层封装商品化标准逻辑运算驱动器300的一半导体芯片100与COIP内存驱动器310的一半导体芯片100之间，其中半导体芯片100例如图19F至图19N中的TPU芯片，而半导体芯片100也就是如图34A至图34F所示的高速、高带宽缓存SRAM芯片、DRAM芯片或用于MRAM或RRAM的NVM芯片，而半导体芯片100具有一数据位带宽等于或大于64、128、256、512、1024、4096、8K或16K。
或者，图35E及图35F为本发明实施例一具有一或多个内存IC芯片的逻辑运算驱动器封装剖面示意图，如图35E所示，一或多个内存IC芯片317，例如是高速、高频存取SRAM芯片、DRAM IC芯片或用于MRAM或RRAM的NVMIC芯片，其内存IC芯片317可具有多个电性接点，例如是含锡凸块或接垫，或铜凸块或接垫在一主动表面上，用以接合至商品化标准逻辑运算驱动器300的金属柱或凸块122以形成多个接合接点586在商品化标准逻辑运算驱动器300与每一内存IC芯片317之间，例如，商品化标准逻辑运算驱动器300可具有第4型式的金属柱或凸块122接合至每一内存IC芯片317的电性接点的一铜层，以在商品化标准逻辑运算驱动器300与该每一内存IC芯片317之间形成接合接点586，其金属柱或凸块122具有如图26R中的焊锡球或凸块，另一举例，该商品化标准逻辑运算驱动器300具有第一型的金属柱或凸块122接合至每一内存IC芯片317的电性接点的一含锡层或凸块，以在商品化标准逻辑运算驱动器300与该每一内存IC芯片317之间形成接合接点586，其金属柱或凸块122具有如图26R中的铜层，接着一底部填充材料114填充在商品化标准逻辑运算驱动器300与每一内存IC芯片317之间的间隙中，覆盖每一接合接点586的侧壁，底部填充材料114例如是聚合物材质。
对于在其中之一内存IC芯片317与商品化标准逻辑运算驱动器300的其中之一半导体芯片100之间的高速及高带宽通信，其中半导体芯片100例如是在图19A至图19N中的商品化标准商业化标准FPGA IC芯片200或PCIC芯片269，其中之一内存IC芯片317可与商品化标准逻辑运算驱动器300的其中之一半导体芯片100对准并且垂直排列在该商品化标准逻辑运算驱动器300的半导体芯片100上方，该内存IC芯片317的其中之一具有一组的电性接点分别与商品化标准逻辑运算驱动器300的第二堆栈部分对准并垂直排列在商品化标准逻辑运算驱动器300的第二堆栈部分上方，用以数据或信号传输或是在内存IC芯片317的其中之一与商品化标准逻辑运算驱动器300的半导体芯片100其中之一之间的电源/接地传输，其中每一第二堆栈部分位于内存IC芯片317其中之一及商品化标准逻辑运算驱动器300的半导体芯片100其中之一之间，每一内存IC芯片317可具一组电性接点，每一电性接点垂直地排列在第二堆栈部分其中之一上方，并经由位于每一该电性接点与第二堆栈部分其中之一之间的接合接点586，使该电性接点连接至第二堆栈部分的其中之一，因此，该组中的每一电性接点，其中之一该接合接点586与其中之一该第二堆栈部分可堆栈在一起以形成垂直堆栈的路径587。
在一方面，如图35E所示，多个垂直堆栈的路径587具有等于或大于64、128、256、512、1024、2048、4096、8K或16K的数量，垂直堆栈的路径587例如可连接商品化标准逻辑运算驱动器300的其中之一半导体芯片100与其中之一内存IC芯片317之间，用于并联信号传输或用于电源或接地传输，在一方面，商品化标准逻辑运算驱动器300的其中之一半导体芯片100可包括如图13B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间或小于10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆栈的路径587其中之一，及其中之一内存IC芯片317可包括如图13B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆栈的路径587其中之一，例如每一小型I/O电路203可组成小型ESD保护电路373、小型接收器375及小型驱动器374。
如图35E，该商品化标准逻辑运算驱动器300具有金属或焊锡凸块583形成在BISD79的金属接垫77E上，用于连接商品化标准逻辑运算驱动器300至一外部电路，对于商品化标准逻辑运算驱动器300，其中之一金属或焊锡凸块583可(1)依序经由BISD 79的标准商业化商业化标准FPGA IC芯片200、一或多个其TPVs158、其TISD101的交互连接金属层99及一或多个其微型金属凸块34耦接至其半导体芯片100其中之一；或(2)依序经由其BISD 79的交互连接金属层77、一或多个其TPVs158、其TISD101的交互连接金属层99及一或多个接合接点586耦接至其中之一内存IC芯片317。
如图35E及图35F所示，对于并联信号传输的例子，并联的垂直堆栈的路径587可排列在单层封装商品化标准逻辑运算驱动器300的一半导体芯片100与其中之一内存IC芯片317之间，其中半导体芯片100例如图19F至图19N中的GPU芯片，而内存IC芯片317也就是高速、高带宽缓存SRAM芯片、DRAM芯片或用于MRAM或RRAM的NVMIC芯片，而半导体芯片100具有一数据位带宽等于或大于64、128、256、512、1024、4096、8K或16K，或者，对于并联信号传输的例子，并联的垂直堆栈的路径587可排列在单层封装商品化标准逻辑运算驱动器300的一半导体芯片100与其中之一内存IC芯片317之间，其中半导体芯片100例如图19F至图19N中的TPU芯片，而半导体芯片100也就是高速、高带宽缓存SRAM芯片、DRAM芯片或用于MRAM或RRAM的NVM芯片，而半导体芯片100具有一数据位带宽等于或大于64、128、256、512、1024、4096、8K或16K。
在数据中心与用户之间的互联网或网络
图36为本发明实施例多个数据中心与多个用户之间的网络方块示意图，如图36所示，在云端590上有多个数据中心591经由网络592连接至每一其它或另一个数据中心591，在每一数据中心591可以是上述说明中商品化标准逻辑运算驱动器300中的其中之一或多个，或是上述说明中内存驱动器310中的其中之一或多个而允许用于在一或多个用户装置593中，例如是计算机、智能手机或笔记本计算机、卸除和/或加速人工智能(AI)、机器学习、深度学习、大数据、物联网(IOT)、工业计算机、虚拟现实(VR)、增强现实(AR)、汽车电子、图形处理(GP)、视频流、数字信号处理(DSP)、微控制(MC)和/或中央处理器(CP)，当一或多个用户装置593经由互联网或网络连接至商品化标准逻辑运算驱动器300及或内存驱动器310在云端590的其中之一数据中心591中，在每一数据中心591，商品化标准逻辑运算驱动器300可通过每一数据中心591的本地电路(local circuits)及/或互联网或网络592相互耦接或接接另一商品化标准逻辑运算驱动器300，或是商品化标准逻辑运算驱动器300可通过每一数据中心591的本地电路(local circuits)及/或互联网或网络592耦接至内存驱动器310，其中内存驱动器310可经由每一数据中心591的本地电路(local circuits)及/或互联网或网络592耦接至每一其它或另一内存驱动器310。因此云端590中的数据中心591中的商品化标准逻辑运算驱动器300及内存驱动器310可被使用作为用户装置593的基础设施即服务(IaaS)资源，其与云中租用虚拟存储器(virtual memories,VM)类似，现场可编程闸极阵列(FPGA)可被视为虚拟逻辑(VL)，可由使用者租用，在一情况中，每一商品化标准逻辑运算驱动器300在一或多个数据中心591中可包括商品化标准商业化标准FPGA IC芯片200，其商品化标准商业化标准FPGA IC芯片200可使用先进半导体IC制造技术或下一世代制程技术或设计及制造，例如，技术先进于28nm的技术，一软件程序可使用一通用编程语言中被写入用户装置593中，例如是C语言、Java、C++、C#、Scala、Swift、Matlab、Assembly Language、Pascal、Python、Visual Basic、PL/SQL或JavaScript等软件程序语言，软件程序可由用户装置590经由互联网或网络592被上载(传)至云端590，以编程在数据中心591或云端590中的商品化标准逻辑运算驱动器300，在云端590中的被编程的商品化标准逻辑运算驱动器300可通过互联网或网络592经由一或另一用户装置593使用在一应用上。
软件工具为用户或软件开发人员提供了流行的、通用的或容易学习的编程语言等功能，例如是
结论及优点
因此，现有的逻辑ASIC或COT IC芯片产业可经由使用商业化标准商品化标准逻辑运算驱动器300被改变成一商业化逻辑运算IC芯片产业，像是现有商业化DRAM或商业化闪存IC芯片产业，对于同一创新应用，因为商业化标准商品化标准逻辑运算驱动器300性能、功耗及工程及制造成本可比优于或等于ASICIC芯片或COTIC芯片，商业化标准商品化标准逻辑运算驱动器300可用于作为设计ASICIC芯片或COTIC芯片的代替品，现有逻辑ASICIC芯片或COTIC芯片设计、制造及(或)生产(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成像是现有商业化DRAM或闪存IC芯片设计、制造及(或)制造的公司；或像是DRAM模块设计、制造及(或)生产的公司；或像是内存模块、快闪USB棒或驱动器、快闪固态驱动器或硬盘驱动器设计、制造及(或)生产的公司。现有逻辑IC芯片或COTIC芯片设计及(或)制造公司(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成以下产业模式的公司：(1)设计、制造及(或)贩卖多个商业化标准FPGA IC芯片200的公司；及(或)(2)设计、制造及(或)贩卖商业化标准商品化标准逻辑运算驱动器300的公司，个人、用户、客户、软件开发者应用程序开发人员可购买此商业化标准逻辑运算器及撰写软件的原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑运算器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑运算器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。
本发明公开一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯片封装包括数FPGA IC芯片及一或多个可应用在不同逻辑运算的非挥发性内存IC芯片，此二者不同点在于前者是一具有逻辑运算功能的计算/处理器，而后者为一具有内存功能的数据储存器，此商业化标准逻辑运算驱动器所使用的非挥发性内存IC芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软盘、一通用串行总线(Universal Serial Bus(USB))闪存碟(或驱动器)、一USB驱动器、一USB记忆棒、一快闪记忆碟或一USB内存。
本发明公开一种商业化标准逻辑运算驱动器，可配设在热插入装置内，供主机在运作时，可以在不断电的情况下，将该热插入装置插入于该主机上并与该主机耦接，使得该主机可配合该热插入装置内的该逻辑运算驱动器运作。
本发明另一方面更公开一降低NRE成本方法，此方法是经由商业化标准逻辑运算驱动器实现在半导体IC芯片上的创新及应用或加速工作量处理。具有创新想法或创新应用的人、使用者或开发者需购买此商业化标准逻辑运算驱动器及可写入(或加载)此商业化标准逻辑运算驱动器的一开发或撰写软件原始码或程序，用以实现他/她的创新想法或创新应用或加速工作量处理。此实现的方法与经由开发一ASIC芯片或COT IC芯片实现的方法相比较，本发明所提供实现的方法可降低NRE成本大于2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金5百万元、美金1千万元，甚至超过2千万元、5千万元或1亿元。如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金7百万元、美金5百万元、美金3百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的IC制程技术。
本发明另外公开一种将逻辑ASIC芯片或COT芯片硬件产业模式经由商业化标准逻辑运算器改变成一软件产业模式。在同一创新及应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同，现有的ASIC芯片或COT IC芯片的设计公司或供货商可变成软件开发商或供货商，及变成以下的产业模式：(1)变成软件公司针对自有的创新及应用进行软件研发或软件贩卖，进而让客户安装软件在客户自己拥有的商业化标准逻辑运算器中；及/或(2)仍是贩卖硬件的硬件公司而没有进行ASIC芯片或COT IC芯片的设计及生产。在情况(2)时，客户或使用者可安装自我研发的软件可安装在贩卖的标准商业逻辑运算驱动器内的一或多个非挥发性内存IC芯片内，然后再卖给他们的客户或使用者。在(1)情况及和(2)二种情况下，客户/用户或开发商/公司也可针对所期望写软件原始码在标准商业逻辑运算驱动器内(也就是将软件原始码安装在标准商业逻辑运算驱动器内的非挥发性内存IC芯片内)，例如在人工智能(ArtificialIntelligence,AI)、机器学习、物联网(Internet Of Things,IOT)、工业计算机、虚拟现实(VR)、扩增实境(AR)、自动驾驶或无人驾驶车、电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能。用于系统、计算机、处理器、智能型手机或电子仪器或装置的设计、制造及(或)产品的公司可变成：(1)贩卖商业化标准硬件的公司，对于本发明而言，此类型的公司仍是硬件公司，而硬件包括内存驱动器及逻辑运算驱动器；(2)为用户开发系统及应用软件，而安装在用户自有的商业化标准硬件中，对于本发明而言，此类型的公司是软件公司；(3)安装第三者所开发系统及应用软件或程序在商业化标准硬件中以及贩卖软件下载硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另一方面公开一开发工具包或工具，作为一使用者或开发者使用(经由)商业化标准逻辑运算驱动器实现一创新技术或应用技术，具有创新技术、新应用概念或想法的使用者或开发者可购买商业化标准逻辑运算驱动器及使用相对应开发工具包或工具进行开发，或软件原始码或程序撰写而加载至商业化标准逻辑运算驱动器中的多个非挥发性内存芯片中，以作为实现他(或她)的创新技术或应用概念想法。
尽管已展示及描述了本发明的实施例，但对于一般熟习此项技术者而言，可理解，在不脱离本发明的原理及精神的情况下可对此等实施例进行变化。本发明的适用范围由所附权利要求范围及其等同物限定。本发明的权利保护范围，应如所主张的权利要求内范围所界定为准。应注意，措词「包括」不排除其他组件，措词「一」不排除多个。
除非另外说明，否则本说明书中(包括申请专利范围中)所阐述的所有量度、值、等级、位置、量值、尺寸及其他规格为近似而非精确的。上述者意欲具有与其相关功能且与其所属技术中惯用者相符的合理范围。
Claims (10)
1.一种具有可编程逻辑区块的集成电路芯片，其特征在于，包括：
一可编程逻辑区块，设在该集成电路芯片内，其中该可编程逻辑区块用于对其输入进行一逻辑运算，其中该可编程逻辑区块包括一查找表、一多工器及一反向器，用于存有对该可编程逻辑区块的多个输入的多个组合分别进行该逻辑运算的多个结果值，其中该可编程逻辑区块用于根据该多个输入的其中一该多个组合从该多个结果值中选择其一作为其输出，其中该多工器具有与该多个结果值相关联的第一组输入及与该可编程逻辑区块的该多个输入相关联的第二组输入，其中该多工器用于根据其第二组输入从其第一组输入中选择其一作为其输出，其中该反向器用于反向其输入作为其输出，其输入与储存在多个第一非挥发性内存单元中的该多个结果值其中之一相关联，其输出耦接至该多工器的该第一组输入其中之一；以及
多个第一非挥发性内存单元，设在该集成电路芯片内，其中该多个第一非挥发性内存单元用于分别储存该多个结果值，其中每一该多个第一非挥发性内存单元包括具有一浮闸极N型MOS晶体管及一浮闸极P型MOS晶体管的一浮闸极CMOS内存单元，其中该浮闸极N型MOS晶体管的闸极端耦接该浮闸极P型MOS晶体管的闸极端，该浮闸极N型MOS晶体管的闸极端与该浮闸极P型MOS晶体管的闸极端为浮空的。
2.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该集成电路芯片为一FPGAIC芯片。
3.如权利要求2所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该集成电路芯片的电源电压介于0.2V至2.5V之间。
4.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，还包括多个第二非挥发性内存单元，设在该集成电路芯片内，其中该多个第二非挥发性内存单元用于储存，用于控制该集成电路芯片的开关。
5.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该浮闸极N型MOS晶体管的闸极包括多晶硅。
6.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该浮闸极N型MOS晶体管包括一P型鳍，突出于该集成电路芯片的一P型硅基板并沿一第一方向延伸，其中该浮闸极P型MOS晶体管包括设在该P型硅基板中的一N型阱，且该浮闸极P型MOS晶体管还包括一N型鳍，突出于该N型阱并沿该第一方向延伸，其中每一该多个第一非挥发性内存单元包括一连接线路，以一第二方向从该P型鳍延伸至该N型鳍，其中该第二方向垂直于该第一方向，其中该连接线路覆盖该P型鳍的顶部及相对侧壁及该N型鳍的顶部及相对侧壁，且每一该多个第一非挥发性内存单元包括一氧化物层，位于该P型硅基板的上方、该连接线路与该P型鳍之间及该连接线路与该N型鳍之间。
7.如权利要求6所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该连接线路在该P型鳍上方沿该第一方向的宽度大于该连接线路在该N型鳍上方沿该第一方向的宽度。
8.如权利要求6所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该连接线路在该P型鳍上方沿该第一方向的宽度小于该连接线路在该N型鳍上方沿该第一方向的宽度。
9.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该浮闸极N型MOS晶体管包括多条P型鳍，突出于该集成电路芯片的一P型硅基板并沿一第一方向延伸，其中该浮闸极P型MOS晶体管包括设在该P型硅基板中的一N型阱，且该浮闸极P型MOS晶体管还包括一N型鳍，突出于该N型阱并沿该第一方向延伸，其中每一该多个第一非挥发性内存单元包括一连接线路，以一第二方向从该多条P型鳍延伸至该N型鳍，其中该第二方向垂直于该第一方向，其中该连接线路覆盖每一该多条P型鳍的顶部及相对侧壁及该N型鳍的顶部及相对侧壁，且每一该多个第一非挥发性内存单元包括一氧化物层，位于该P型硅基板的上方、该连接线路与每一该多条P型鳍之间及该连接线路与该N型鳍之间。
10.如权利要求1所述的具有可编程逻辑区块的集成电路芯片，其特征在于，该浮闸极N型MOS晶体管包括一P型鳍，突出于该集成电路芯片的一P型硅基板并沿一第一方向延伸，其中该浮闸极P型MOS晶体管包括设在该P型硅基板中的一N型阱，且该浮闸极P型MOS晶体管还包括多条N型鳍，突出于该N型阱并沿该第一方向延伸，其中每一该多个第一非挥发性内存单元包括一连接线路，以一第二方向从该P型鳍延伸至该多条N型鳍，其中该第二方向垂直于该第一方向，其中该连接线路覆盖该P型鳍的顶部及相对侧壁及每一该多条N型鳍的顶部及相对侧壁，且每一该多个第一非挥发性内存单元包括一氧化物层，位于该P型硅基板的上方、该连接线路与该P型鳍之间及该连接线路与每一该多条N型鳍之间。
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