TWI827083B - 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器 - Google Patents

使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器 Download PDF

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

本發明包括一多晶片封裝，其包括一現場可編程閘極陣列(field-programmable-gate-array (FPGA))積體電路(IC)晶片依據一真實表(truth table)執行一一邏輯功能，其中該FPGA IC晶片包括複數非揮發性記憶體單元用以儲存該真實表之複數結果值，該FPGA IC晶片還包括一可編程邏輯區塊依據該可編程邏輯區塊之複數輸入值之其中之一組合，選擇該些結果值的其中之一輸出，該多晶片封裝還包括一記憶體晶片耦接至該FPGA IC晶片，其中位在該FPGA IC晶片與該記憶體晶片之間的一資料位元寬度大於或等於64。

Description

使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯IC晶片之邏輯驅動器
本申請案主張於2018年2月1日申請之美國暫時申請案案號62/624,825，該案的發明名稱為”根據標準商業化FPGA IC晶片所組成的邏輯驅動器”，本申請案另主張2018年2月14日申請之美國暫時申請案案號62/630,369，該案的發明名稱為”具有類似腦部彈性及整體性的邏輯驅動器”，本申請案另主張2018年5月24日申請之美國暫時申請案案號62/675,785，該案的發明名稱為”具有類似腦部彈性及整體性的邏輯驅動器”，本申請案另主張2018年9月11日申請之美國暫時申請案案號62/729,527，該案的發明名稱為”使用標準商業化可編程邏輯IC晶片並具有類似腦部彈性及整體性的邏輯驅動器” ，本申請案另主張2018年11月2日申請之美國暫時申請案案號62/755,415，該案的發明名稱為”依據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝所建構的邏輯驅動器”。
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括用於現場編程為目的複數FPGA積體電路(IC)晶片，更具體而言，使用複數商業化標準FPGA IC 晶片所組成標準商業化邏輯運算驅動器包括非揮發性隨機存取記憶體單元並且當進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計， (1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的，請參閱第27圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於1百萬美金、2百萬美金、3百萬美金或5百萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且強大的半導體技術節點或世代來實現半導體IC晶片上的創新。
本發明揭露一標準商品化邏輯運算驅動器，此標準商品化邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一或複數可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此標準商品化邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一標準商品化固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式使用在在計算及(或)處理等功能上，此晶片封裝包括複數可應用在需現場編程的邏輯、計算及/或處理應用的FPGA IC晶片，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，請參閱第42圖，此方法係經由標準商業化邏輯驅動器實現 (i)創新及應用；(ii)創新製程(程序)或應用；及/或(iii)加速半導體IC 晶片的工作處理或應用能力。具有創新想法或創新應用的人、使用者或開發者需購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，使用本發明所提供標準商業化邏輯驅動器可降低NRE成本大於2倍、5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))而言，開發ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元，甚至超過美金1千萬元、2千萬元、5千萬元或1億元。例如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用本發明邏輯驅動器實現相同或相似的創新或應用時，可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比20奈米或10奈米更先進的IC製程技術。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、架構、應用或是以加速工作處理效能為目的的應用)上此邏輯驅動器從效能、功耗、工程及製造成本上會比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商（可能是無產品），和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。現有邏輯ASIC晶片、COT IC晶片設計及/或製造公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商（可能是無產品），和/或垂直集成IC設計，製造和產品公司)可變成以下商業模式：(1)設計、製造及/或販賣此標準商業化FPGA IC晶片；及/或(2) 設計、製造及/或販賣此標準商業化邏輯驅動器。使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼，用在他們所需的軟體的編程上，例如係用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。該邏輯驅動器可另外地編程成可執行以下全部功能或任一以下功能之組合之驅動器，該些功能包括，人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。該邏輯驅動器可現場編程為一加速器，例如具有AI功能的訓練及/或推論之演算法、架構及或應用的加速器，此加速器可位在使用者端、資料中心或雲端上使用。
本發明另外揭露一種產業模式，此產業模式係將現有邏輯ASIC晶片或COT晶片硬體產業模式經由本發明邏輯驅動器改變成一軟體產業模式。在同一創新(演算法、架構及/或應用)或以加速工作處理量為目的的應用上，本發明之邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，標準商業化邏輯驅動器可用於設計ASIC晶片或COT IC晶片的替代方案。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中；及/或(2) 硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內的一或複數非揮發性記憶體IC晶片內，或是安裝在標準商業邏輯驅動器內FPGA晶片中的非揮發性隨機存取記憶體單元(NVRAM)中，然後再賣給他們的客戶或使用者。客戶/用戶或開發商/公司他們也可針對所期望寫軟體原始碼在標準商業邏輯驅動器內(也就是將軟體原始碼安裝在標準商業邏輯驅動器內的非揮發性記憶體IC晶片內，或是安裝在標準商業邏輯驅動器內FPGA晶片中的非揮發性隨機存取記憶體單元(NVRAM)中)，例如在人工智能(Artificial Intelligence, AI)、機器學習、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。本發明之邏輯驅動器可編程執行一些功能，該些功能例如像是人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、車用電子、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)的全部或任何功能組合的功能。
本發明另一範例提供經由使用標準商業化邏輯驅動器改變現今邏輯ASIC或COT IC晶片硬體產業成為一網路產業的方法，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，因此標準商業化邏輯運算器可作為設計ASIC晶片或COT IC晶片的替代方案。商業化邏輯驅動器包括標準商業化FPGA晶片使用在網路上的資料中心或雲端，用於創新(演算法、架構及/或應用)或用於加速處理工作量為目標之應用，連接至網路的商業化邏輯驅動器可用於實現加速使用者所有或任何功能組合創新或應用的功能，其功能例如包括人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能，商業化邏輯驅動器使用在網路上的資料中心或雲端，提供FPGAs作為IaaS資源給雲端用戶，使用在資料中心或雲端上的標準商業邏輯運算驅動器，其用戶或使用者可以租FPGAs，類似於在雲端中或在資料中心中租用虛擬內存（VM）。在資料中心或雲端中使用標準商業邏輯運算驅動器就像是虛擬記憶體(VMs)一樣的虛擬邏輯(VLs)。
本發明另一方面提供一硬體(邏輯驅動器)及一軟體(工具)給使用者或軟體開發者，除了給現在的硬體開發者之外，經由使用標準商業化邏輯驅動器可使他們更輕鬆開發他們的創新或特定的應用處理，對於用戶或軟體開發人員可使用軟體工具所提供的功能去撰寫軟體，其使用流行、常見或容易學習的編程語言，例如包括C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL or JavaScript等語言，用戶或軟體開發者可撰寫軟體編程碼至標準商業化邏輯驅動器(也就是加載(上傳)在標準商業化邏輯驅動器內的非揮性記憶體IC晶片或NVRAM單元內的軟體編程碼)中，以用於他們想要的應用(演算法、架構及/或應用)，該些應用例如是人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、圖形處理(GP)、數位信號處理(DSP)、微控制及/或中央處理器。邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由標準商業化邏輯運算器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業或NAND快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一標準商業化硬體公司，硬體以記憶體驅動器及邏輯運算驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態驅動器(solid-state drive)。本發明中所揭露的邏輯運算驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯運算驅動器可包括：(1)軟體、演算法、架構及/或應用程式的開發者可以下載演算法、架構及/或應用軟體或編程碼，經由I/O連接埠或連接器連接或耦接至該邏輯驅動器的I/Os，以進行編程或配置該邏輯驅動器；(2)執行或使用者所使用的I/Os，使用者經由一或複數的外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os執行指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯運算驅動器I/Os包括一或複數(2, 3, 4或大於4)的USB連接端、一或複數IEEE 單層封裝揮發性記憶體驅動器4連接端、一或複數乙太網路連接端、一或複數音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯運算驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board, PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯運算驅動器經由錫凸塊、銅柱或銅凸塊或金凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film (COF))封裝製程，將邏輯運算驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣標準商業化硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)針對使用者所開發系統、演算法、架構及/或應用軟體，而安裝在使用者自有的標準商業化硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統、演算法、架構及/或應用軟體或程式在標準商業化硬體中以及販賣軟體下載硬體(亦即是下載軟體碼在標準商業化邏輯驅動器的一或多個非揮發性IC晶片的非揮發性記憶體單元中，或是在邏輯驅動器的FPGA晶片的非揮發性隨機存取記憶體單元(NVRAM)中)，對於本發明而言，此類型的公司是硬體公司。
本發明另外揭露一種標準商業化FPGA IC晶片作為標準商業化邏輯運算器使用。此標準商業化FPGA IC晶片係採用先進的半導體技術或新一世代製程設計及製造，使其在最小製造成本下能具有小的晶片尺寸及優勢的製造良率，例如係先進行於或等於20nm或10nm的技術，例如使用的技術世代的製程為16nm、14nm、12nm、10nm、7nm、5nm或3nm的技術。此標準商業化FPGA IC晶片的尺寸係介於400毫米平方(mm2)與9 mm2之間、225mm2與9 mm2之間、144mm2與16mm2之間、100mm2與16 mm2之間、75mm2與16 mm2之間或50mm2與16 mm2之間。先進的半導體技術或新一世代製程製造的電晶體可以是一鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要與輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O 接收器)以及靜電放電(Electrostatic Discharge (ESD))裝置溝通/通訊。
此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.1皮法(pF)至10pF之間、介於0.1pF至5pF之間、介於0.1pF至3pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。ESD裝置的大小係介於0.05pF至10pF之間、介於0.05pF至5pF之間、介於0.05pF至2pF之間或介於0.05pF至1pF之間，或小於5pF、小於3pF、小於2pF、小於1pF或小於0.5pF。例如，一雙向(或三態)的輸入/輸出接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸出電容或輸入電容係介於0.1pF至10pF之間、介於0.1pF至5pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入./輸出晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%或1%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%或1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables, LUTs)及多工器(多工器)；及(或) (ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊、重覆陣列及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。
邏輯區塊包括：(i)邏輯閘矩陣包括布爾運算器(Boolean operators)，例如是NAND、NOR、AND及/或OR電路；(ii)計算單元包括，例如加法器、乘法器、移位寄存器(shift register)、浮點電路(floating point)和/或除法電路(division circuits)；(iii)查找表(Look-Up-Tables (LUTs))及多工器(multiplexers)。另外，布爾運算器、邏輯閘功能或一特定計算、操作或程序可被執行使用在例如是查找表(LUT)及/或多工器，該LUT儲存或記憶邏輯閘的運算或計算、計算結果、決策過程的決定、操作/動作、事件或活動的結果。該查找表可依據真實表(truth tables)用以執行邏輯功能，該LUTs例如可儲存或記憶資料或結果值在靜態隨機存取記憶體(Static Random-Access Memory, SRAM)單元，該SRAM單元可分佈在FPGA晶片內任一位置並且靠近在邏輯區塊內所對應的多工器。另外，SRAM單元可位在FPGA晶片的一特定區域或位置的SRAM矩陣中，其中該SRAM單元矩陣聚集或包括複數LUTs的SRAM單元可用於在分佈位置中邏輯區塊內的選擇多工器。另外，SRAM單元可位在其中之一SRAM矩陣、在FPGA晶片的複數特定區域內。每一SRAM矩陣聚集或包括複數LUTs的SRAM單元可用於在分佈位置中邏輯區塊內的選擇多工器。儲存或鎖存在每一SRAM單元的資料可輸入至用於選擇的多工器，每一SRAM單元可包括6個電晶體(6T SRAM)，其中包括2個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中二個傳輸電晶體可用在寫入資料在4個資料鎖存電晶體中的儲存或鎖存節點上。另外，每一SRAM單元可包括5個電晶體(5T SRAM)，其中包括1個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中一個傳輸電晶體可用在寫入資料在4個資料鎖存電晶體中的2個儲存或鎖存節點上。在5T或6TSRAM單元中4個鎖存電晶體的二個鎖存節點其中之一可連接或耦接至多工器，在5T或6TSRAM單元儲存的資料可用於LUTs上，當輸入一組資料、需求或條件時，多工器依據該組資料、需求或條件在LUTs所儲存或記憶的資料中選擇相對應的資料(或結果值)。例如，一個4輸入NAND閘可被執行使用作為具有包括LUTs及多工器的一操作器，說明如下：具有4個輸入的4輸入及16個(可能)相對應的輸出NAND閘，使用LUT及多工器以執行4輸入NAND操作的操作器包括：(i) 4個輸入；(ii)用於儲存及記憶16(可能)相對應輸入(結果值)的一LUT；(iii)針對特定4輸入資料組(例如1, 0, 0, 1)，多工器被設計為且用於選擇正確的(相對應的)輸出，及(iv)一輸出。通常，一操作器包括n個輸入、用於儲存或記憶2n相對應資料或結果值的一LUT、針對一特定n輸入資料組而選擇正確的(相對應的)輸出，及一輸出。
標準商業化FPGA IC 晶片中的複數可編程互連接線包括複數個位在複數可編程互連接線中間的複數交叉點開關，例如n條的金屬線連接至複數交叉點開關的輸入端，m條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一SRAM單元的資料(0或1)控制。SRAM單元可分佈在FPGA晶片內全部的位置及且位在或靠近相對應的開關。另外，SRAM單元可被設置在FPGA某些區塊內的SRAM單元矩陣內，其中SRAM單元聚集(包括複數SRAM單元)用於控制在分布位置上的對應的交叉點開關。另外，SRAM單元可被設置在FPGA某些複數區塊內的複數SRAM)單元矩陣其中之一內，其中每一SRAM單元矩陣聚集(包括複數SRAM單元)用於控制在分布位置上的對應的交叉點開關。在交叉點開關中的n型電晶體及p型電晶體二者的閘極分別連接或耦接至SRAM單元的二個儲存或鎖存的節點。每一SRAM單元可包括具有2個傳輸(寫入)電晶體及4個資料鎖存電晶體的6個電晶體(6T SRAM)，其中二個傳輸電晶體係作為寫入編程碼或資料至4個資料鎖存電晶體的二個儲存節點。另外，每一SRAM單元可包括5個電晶體(5T SRAM)，其中包括1個傳輸(寫入)電晶體及4個資料鎖存電晶體，其中一個傳輸電晶體可用在寫入資料在4個資料鎖存電晶體中的2個儲存或鎖存節點上。在通過/不通過開關電路中的5T或6TSRAM單元中4個鎖存電晶體的二個鎖存節點可分別連接或耦接至P型電晶體的閘極及N型電晶體的閘極。在5T或6T SRAM單元中所儲存(己編程)的資料用於編程二條金屬線或連接線之間的”連接”至交叉點開關之端點或”不連接” 至交叉點開關之端點，當鎖存在5T或6T SRAM單元二個儲存節點內的資料被編程為[1, 0]時(在資料儲存在SRAM單元中可被定義為1)，”1”的節點連接至N型電晶體的閘極端，而”0”的節點連接至P型電晶體的閘極端，因此通過/不通過電路開啟導通，使連接至通過/不通過電路的二條金屬線或連接線連接。當鎖存在5T或6T SRAM單元二個儲存節點內的資料被編程為[0, 1]時(在資料儲存在SRAM單元中可被定義為0)，”0”的節點連接至N型電晶體的閘極端，而”1”的節點連接至P型電晶體的閘極端，因此通過/不通過電路關閉導通，使連接至通過/不通過電路的二條金屬線或連接線”不連接”。由於標準商業化FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程互連接線，就像是商業化標準的DRAM晶片、NAND快閃IC晶片，對於晶片面積（晶片面積或尺寸的傳統定義）例如大於50 mm2或80 mm2的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一開關緩衝器，其中該開關緩衝器包括一二級逆變器(inverter/buffer)、一控制N MOS電晶體及一控制P-MOS電晶體，其中之一條n金屬線連接至通過/不通過電路中緩衝器之輸入級反相器的公共(己連接)連接閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的輸出級反相器的公共(己連接)汲極端，此輸出級係由該控制P-MOS與該控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由5T或6T SRAM單元所儲存的資料(0或1)所控制，5T或6T SRAM單元可分布在FPGA晶片且位在或靠近相對應的交叉點開關。另外，5T或6T SRAM單元可被設置在FPGA某些區塊內的5T或6T SRAM單元矩陣內，其中5T或6T SRAM單元矩陣聚集或包括複數5T或6T SRAM單元用於控制在分布位置上的對應的交叉點開關。另外，5T或6T SRAM單元可被設置在FPGA許多複數區塊內的5T或6T SRAM單元矩陣內，其中每一5T或6T SRAM單元矩陣聚集或包括複數5T或6T SRAM單元用於控制在分布位置上的對應的交叉點開關。在交叉點開關內的控制N-MOS電晶體及控制P-MOS電晶體二者的閘極分別連接或耦接至5T或6T SRAM單元的二個鎖存節點，5T或6T SRAM單元的其中一個鎖存節點連接或耦接至開關緩衝器電路的控制N-MOS電晶體閘極，而5T或6T SRAM單元的另一個鎖存節點連接或耦接至開關緩衝器電路的控制P-MOS電晶體閘極。儲存在5T或6T SRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料儲存在5T或6T SRAM單元的資料”1時，其中為”1”的鎖存節點係連接至控制N-MOS電晶體閘極，而另一為”0”的鎖存節點則係連接至控制P-MOS電晶體閘極，此通過/不通過電路(開關緩衝器)可讓輸入端的資料通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態(實質上)。當資料儲存在5T或6T SRAM單元被編程為”0”，為”0”的鎖存節點連接至控制N-MOS電晶體閘極，而另一為”1”的鎖存節點則係連接至控制P-MOS電晶體閘極時，複數控制N-MOS電晶體與複數控制P-MOS電晶體為”關閉”狀態，資料不能從輸入端通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。
另外，交叉點開關例如可包括複數多工器及複數開關緩衝器，此些多工器可依據儲存在5T或6T SRAM單元內的資料從n條輸入金屬線中選擇一個n輸入資料，並將所選擇的輸入資料輸出至開關緩衝器，此開關緩衝器依據儲存在5T或6T SRAM單元內的資料決定讓從多工器所輸出的資料通過或不通過至開關緩衝器輸出端所連接的一金屬線，此開關緩衝器包括二級反相器(緩衝器)、一控制N-MOS電晶體及一控制P-MOS電晶體，其中從多工器所選擇的資料連接(輸入)至緩衝器的一輸入級反相器的公共(己連接的)閘極端，而其中之一條金屬線連接至緩衝器的一輸出級反相器的公共(己連接的)汲極端，此輸出級反相器係由一控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級反相器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級反相器的N-MOS的源極之間)。開關緩衝器的連接狀態或不連接狀態(通過或不通過)係由5T或6T SRAM單元所儲存的資料(0或1)所控制，5T或6T SRAM單元的其中之一鎖存節點連接或耦接至開關緩衝器電路的控制N-MOS電晶體閘極，而且該5T或6T SRAM單元的其它鎖存節點也連接或耦接至開關緩衝器電路的控制P-MOS電晶體閘極。例如，複數金屬線A及複數金屬線B分別相交連接於一交叉點，其中分別將金屬線A分割成金屬線A1段及金屬線A2段，將金屬線B分別成金屬線B1段及金屬線B2段，交叉點開關可設置位於該交叉點，交叉點開關包括4對多工器及開關緩衝器，每一多工器具有3輸入端及1輸出端，也就是每一多工器可依據儲存在2個5T或6T SRAM單元內的2位元(bits)資料從3輸入端選擇其中之一作為輸出端。每一開關緩衝器接收從相對應的多工器所輸出資料及依據第三個5T或6T SRAM單元內的儲存第三個位元資料決定是否讓接收的資料通過或不通過，交叉點開關設置位在金屬線A1段、金屬線A2段、金屬線B1段及金屬線B2段之間，此交叉點開關包括4對多工器/開關緩衝器：(1) 第一多工器的3個輸入端可能是金屬線A1段、金屬線B1段及金屬線B2段，對於多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”0”，第一多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第一開關緩衝器的輸入端。對於第1開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線A2段，對於第1開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T或6T SRAM單元儲存的2位元資料為”1”及”0”時，第一多工器選擇金屬線B1段，而金屬線B1段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A2段。對於第一多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”1”時，第一多工器選擇金屬線B2段，而金屬線B2段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A2段。(2) 第一多工器的3個輸入端可能是金屬線A2段、金屬線B1段及金屬線B2段，對於第二多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”0”，第二多工器選擇金屬線A2段為輸入端，金屬線A2段連接至一第二開關緩衝器的輸入端。對於第2開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線A1段，對於第2開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線A1段。對於第二多工器，假如5T或6T SRAM單元儲存的2位元資料為”1”及”0”時，第二多工器選擇金屬線B1段，而金屬線B1段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A1段。對於第二多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”1”時，第二多工器選擇金屬線B2段，而金屬線B2段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A1段。 (3) 第三多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B2段，對於第二多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”0”，第三多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第三開關緩衝器的輸入端。對於第3開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B1段，對於第3開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B1段。對於第三多工器，假如5T或6T SRAM單元儲存的2位元資料為”1”及”0”時，第三多工器選擇金屬線A2段，而金屬線A2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B1段。對於第三多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”1”時，第三多工器選擇金屬線B2段，而金屬線B2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線B1段。 (4) 第四多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B1段，對於第四多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”0”，第四多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第四開關緩衝器的輸入端。對於第4開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B2段，對於第4開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B2段。對於第四多工器，假如5T或6T SRAM單元儲存的2位元資料為”1”及”0”時，第四多工器選擇金屬線A2段，而金屬線A2段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B2段。對於第四多工器，假如5T或6T SRAM單元儲存的2位元資料為”0”及”1”時，第四多工器選擇金屬線B1段，而金屬線B1段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如5T或6T SRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線B2段。在此種替代方案中，交叉點開關是雙向的，且此交叉點開關具有4對多工器/開關緩衝器，每一對多工器/開關緩衝器被儲存在5T或6T SRAM單元內的3位元資料控制，對於交叉點開關共需要5T或6T SRAM單元的12位元資料，5T或6T SRAM單元可分布設置在FPGA晶片上，且位在或靠近相對應的交叉點開關及/或開關緩衝器。另外，5T或6T SRAM單元可被設置在FPGA某些區塊內的5T或6T SRAM單元矩陣內，其中5T或6T SRAM單元聚集或包括複數5T或6T SRAM單元用於控制在分布位置上的對應的多工器及/或交叉點開關。另外，5T或6T SRAM單元可被設置在FPGA複數某些複數區塊內的複數SRAM矩陣其中之一內，其中每一5T或6T SRAM單元矩陣聚集或包括複數5T或6T SRAM單元用於控制在分布位置上的相對應的多工器及/或交叉點開關。
商業化標準FPGA晶片的可編程互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器每一5T或6T SRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，4位元資料的每一5T或6T SRAM單元需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明另一方面提供一FPGA晶片包括一磁阻式隨機存取記憶體單元(Magnetoresistive Random Access Memory cell)，簡稱為”MRAM”單元，用於資料或資訊的非揮發性儲存之應用上，其中該FPGA IC晶片係在該邏輯驅動器內中使用。該MRAM單元係用作為儲存配置資訊或資料之配置記憶體單元，以編程(寫入)在FPGA IC晶片內的5T或6T SRAMs內用於可編程交互連接線資料及/或用於LUTs的儲存資料，在FPGA IC 晶片內的MRAM單元形成矩陣，其相似於現在非揮發性NOR快閃記憶體內的矩陣設計，該矩陣具有一字元線用於選擇該MRAM單元以進行讀取及具有一位元線用於資料輸出，從MRAM單元來的位元資料耦接至該些位元線及輸入或是耦接至一感應放大器，該感應放大器的輸出資料隨後耦接至用於可編程交互連接線及/或用於LUTs的資料儲存的5T或6T SRAMs。MRAM單元藉由電子自旋之間的相互作用與在MRAM單元的一磁阻隧穿結(Magnetoresisitive Tunneling Junction, MTJ)之磁性層的磁場之間交互作用，MRAM單元使用自旋極化(spin-polarized)電流以切換電子自轉，即所謂的自旋轉移力矩(Spin Transfer Torque) MRAM，STT-MRAM，MRAM單元主要地包括4層堆疊薄層：(i)一自由磁性層(free magnetic layer)，其例如包括Co2Fe6B2，此自由磁性層的厚度例如介於0.5nm至3.5nm之間或介於0.1nm至3nm之間；(ii)一隧穿阻障層，其例如包括MgO，此隧穿阻障層(tunneling barrier layer)的厚度例如介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；(iii)一己鎖定或固定磁性層(pinned or fixed magnetic layer)，其例如包括Co2Fe6B2，此己鎖定或固定磁性層的厚度例如介於0.5nm至3.5nm之間或介於1nm至3nm之間，此己鎖定或固定磁性層與自由磁性層具有相似的材質，及(iv)一鎖定層，其例如包括一反鐵磁層(anti-ferromagnetic, AF)，此AF層可是一複合層，例如包括Co/[CoPt]4，經由該AF層相鄰的己鎖定層將鎖定層的磁性方向被己鎖定或固定，該MTJ的堆疊層經由物理氣相沉積(Physical Vapor Deposition, PVD)方法以多陰極PVD室或濺鍍方式，然後蝕刻以形成MTJ的檯面結構(mesa structure)而形成，自由磁性層或鎖定層(固定層)的磁性方向可以是(i)與自由或己鎖定(固定)層(iMTJ)共平面(in-plane)，或(ii)垂直於自由磁性層或鎖定層的平面(pMTJ)，己鎖定(固定)層的磁性方向經由鎖定/固定層的雙層結構固定，該鐵磁己鎖定(固定)層與該AF鎖定層之間的連接界面使鐵磁己鎖定(固定)層的磁性方向固定在一固定方向(例如，在pMTJ的上或下方向)，使其在一外部電磁力或磁場下變得更難以改變或翻轉磁場，而鐵磁自由層(例如，在pMTJ的上或下方向)的方向在外部電磁力或磁場下是容易改變或翻轉的，此改變或翻轉該鐵磁自由層的方向的方式可用於編程MTJ MRAM單元，當自由磁性層的磁場方向平行(in-parallel)於該己鎖定(固定)層的磁場方向時的狀態定義為”0”， 當自由磁性層的磁場方向相反平行(anti-parallel)時，該己鎖定(固定)層的磁場方向時的狀態定義為”1”，電子從鎖定(固定)層隧穿至自由層時則寫入”0”值，當電流流過該己鎖定(固定)層時，電子旋轉將排列成與己鎖定(固定)層的磁性方向平行。當具有對齊旋轉隧穿電子在自由磁性流動時：(i)如果隧穿電子的對齊旋轉(aligned spins)平行於該自由磁性層的對齊旋轉時，該隧穿電子可經由自由磁性層通過；(ii)假如隧穿電子的對齊旋轉不平行於該自由磁性層的對齊旋轉時，該隧穿電子可翻轉或改變自由磁性層的磁性方向至與使用電子的旋轉扭矩與固定層平行的方向，在寫入”0”之後，該自由磁性層的磁性方向平行於該固定層的磁性方向，從原本的”0”寫成”1”時，電子從自由磁性層隧穿至己鎖定(固定)層，由於自由磁性層及己鎖定(固定)層的磁性方向相同，具有多數旋轉極性的電子(與鎖定層磁性方向平行)可流動並通過己鎖定(固定)層；只有具有較少旋轉極性的電子(與鎖定層磁性方向不平行)可從己鎖定(固定)層反射回到自由磁性層，反射電子的旋轉極性與自由磁性層的磁性方向相反，及可使用電子的旋轉扭矩將自由磁性層的磁性方向翻轉或改變至與固定層反向平行的方向，在寫入”1”之後，自由磁性層的磁性方向不平行於固定層的磁性方向，由於寫入”1”時使用少數旋轉極性電子，所以與寫入”0”相比較下，需要更大的電流流過MTJ。
依據磁阻理論，當自由磁性層的磁性方向平行於鎖定層的磁性方向時，MTJ的電阻為低電阻狀態(LR)，處於”0”狀態，當自由磁性層的磁性方向不平行於鎖定層的磁性方向時，為高電阻狀態且處於”1”狀態，此二種電阻狀態可使用在MTJ MRAM單元的讀取。
該MRAM單元可在常規存儲記憶體(例如是一NOR快閃矩陣或一DRAM矩陣)陣列排列設置成一單元矩陣，在MRAM單元中的自由層經由選擇電晶體耦接至位元線，而在MRAM單元中的鎖定層耦接至參考線，其中選擇電晶體的控制閘耦接至字元線。另一替代方案，在MRAM單元中的自由層耦接至位元線，而在MRAM單元中的鎖定層經由選擇電晶體耦接至參考線，選擇電晶體的控制閘耦接至字元線，當在矩陣中的MRAM單元被選擇用於編程或讀取時，該選擇電晶體為開啟”ON”，當寫入”0”至一選擇位元時，該字元線位在一”ON”(開啟)電壓Vcc，該位元線位在一編程電壓Vpr及參考線位在一接地電壓Vss；而當寫入”1”至該選擇位元時，該字元線位在一”ON”(開啟)電壓Vcc，該位元線位在一接地電壓Vss及參考線位在一編程電壓Vpr，而讀取一選擇位元時，該位元線位在一”ON”(開啟)電壓Vcc，而該位元線連接至一現在電流源及一感應放大器，而參考線位在一接地電壓Vss，在編程或讀取階段時，在一MRAM單元內的該位元未被選擇時，該字元線位在一關閉電壓Vss。
本發明另一方面提供一FPGA IC晶片包括一電阻式隨機存取記憶體(Resistive Random Access Memory cell)，簡稱為”RRAM”單元，其中該FPGA IC晶片係使用在邏輯驅動器內，該RRAM單元係用作為儲存配置資訊或資料之配置記憶體單元，以編程(寫入)在FPGA IC晶片內的5T或6T SRAMs內用於可編程交互連接線資料及/或用於LUTs的儲存資料，在FPGA IC 晶片內的RRAM單元形成矩陣，其相似於現在非揮發性NOR快閃記憶體內的矩陣設計，在一替代方案中，在一矩陣中的一RRAM單元在讀取模式時可經由一電晶體(該選擇電晶體)被選擇，其中此矩陣為1T1R RRAM單元矩陣，從RRAM單元來的該位元資料耦接至該位元線及輸入端或是耦接至一感應放大器，接著該感應放大器的該輸出資料耦接至5T或6T SRAMs，以用於可編程交互連接線及/或LUTs的資料儲存。該RRAM單元依據氧空位(Vo)構造相關的納米形態修飾，該RRAM係固體電解質的氧化還原（氧化還原）電化學程序。在氧化物基底的RRAM元件的電鑄製程中，氧化物層經歷一定程度的氧空位(Vo)構造相關的某些納米形態修飾。該RRAM單元經由在氧化層中是否存在導電細絲或路徑而切換，其中係取決於施加的電壓。該RRAM單元包括一金屬層/絕緣層/金屬層(MIM)裝置或結構，其主要包括四堆疊層：(i)一第一金屬電極層，例如，此金屬可包括氮化鈦(TiN)或氮化鉭(TaN)；(ii)一氧儲存層，用以從氧化層捕捉氧原子。該氧儲存層可包括一金屬層，其包括鈦或鉭，鈦或鉭二者捕捉氧原子以形成TiOx或TaOx，此鈦層的厚度為2nm、7nm或12nm，或是厚度介於1 nm至25 nm之間或介於3 nm至15 nm之間，該氧儲存層可由原子層沉積（Atomic Layer Deposition , ALD）方法形成；(iii)一氧化層或一絕緣層，其係根據所施加的電壓形成導電細絲或路徑，此氧化層例如可包括氧化鉿(HfO2)或氧化鉭(Ta2O5)，此氧化鉿的厚度為5nm、10 nm或15 nm或介於1 nm至30 nm之間、介於3 nm至20 nm之間或介於5 nm至15 nm之間，該氧化層可由原子層沉積（ALD）方法形成；(iv)一第二金屬電極層，例如是包括氮化鈦(TiN)或氮化鉭(TaN)，此RRAM單元是一種記憶電阻(記憶體電阻)，在形成程序階段中，一MIM元件(RRAM單元)的第一電極為一偏置(biased)，其連接或耦接至一形成電壓(Vf)及第二電極為偏置，連接或耦接至一低操作或接地參考電壓(Vss)，形成電壓將氧離子從氧化物層(例如是HfO2)驅動或拉入氧儲存層(例如是鈦)，以形成TiOx層。在氧化物或絕緣層中產生原始氧點位的空位及在氧化層或絕緣層內形成一或多個導電細絲或路徑。在存在一或多個導電細絲或路徑情況下，氧化物層或絕緣層變成導電層，並在RRAM單元位在低電阻狀態(LR)時。在形成程序之後，RRAM單元被激活作為一NVM單元使用，當RRAM處於LR狀態時定義為”0”，重置或寫入RRAM單元至狀態(HR)”1”時，一MIM元件(RRAM單元)第二電極被偏置，連接或耦接至一重置電壓(VRset)，以及第一電極被偏置，連接或耦接至一低操作或接地參考電壓(Vss)，該重置電壓(VRset)將從氧儲存層(例如鈦層)驅動或拉氧原子出去，並且該氧離子跳躍或流向氧化物層或絕緣層，在原始氧點位的空位經由氧離子被重新佔據(Re-occupied)及一或多個導電細絲或路徑被破壞或損壞，該氧化物或絕緣層為低導電且RRAM單元位在一高電阻狀態，其位在”1”狀態，設定或寫入RRAM單元至一”0”狀態(LR)，一MIM元件(RRAM單元)的第一電極被偏置並連接或耦接至一設定電壓VSE，及該第二電極被偏置並連接或耦接至一低操作或接地參考電壓(VSS)，該設定電壓VSE將驅動或拉氧原子或離子從氧化物或絕緣層(例如是HfO2)至該氧儲存層(例如是鈦)中，以形成TiOx層，在氧化物層或絕緣層中產生原始氧點位之空位及形成一或多個導電細絲或路徑在氧化物層或絕緣層中，氧化物層或絕緣層變成導電層，並在RRAM單元位在低電阻狀態”0”(LR)時。
據導電理論，當該設定電壓偏置且連接或耦接至第一電極時，一MIM的電阻位在一低電阻狀態(LR)並為”0”狀態，當該重設電壓偏置且連接或耦接至第二電極時，一MIM的電阻位在高電阻時(HR)並為”1”狀態，此二個電阻狀態可使用在MIM RRAM單元的讀取。
該RRAM單元可在常規存儲記憶體(例如是一NOR快閃矩陣或一DRAM矩陣)陣列排列設置成一單元矩陣，選擇電晶體係用作為選擇RRAM單元用於編程及讀取，此為1T1R RRAM單元矩陣，在RRAM單元中的第一金屬電極經由選擇電晶體耦接至位元線，而在RRAM單元中的第二金屬電極耦接至參考線，其中選擇電晶體的控制閘耦接至字元線。另一替代方案，在RRAM單元中的第一金屬電極耦接至位元線，而在RRAM單元中的第二金屬電極經由選擇電晶體耦接至參考線，選擇電晶體的控制閘耦接至字元線，在形成程序時，該字元線位在”ON”(開啟)電壓Vcc，該位元線位在形成電壓Vf及參考線位在一接地電壓Vss；在形成程序後，該RRAM單元位在”0”狀態(LR狀態)，當位在矩陣中的該RRAM單元被選擇用於編程或讀取時，該選擇電晶體為”ON”，寫入或重設”1”至一選擇位元時，該字元線位在”ON”電壓Vcc，該位元線位在接地電壓Vss且該參考線位在重設電壓(VRset)，寫入或設定”0”至該選擇位元時，該字元線位在”ON”電壓Vcc，該位元線位在一設定電壓(VSet)及該參考線位在接地電壓Vss，而讀取該選擇位元時，該位元線位在”ON”(開啟)電壓Vcc，而該位元線連接至一現在電流源及一感應放大器，而參考線位在一接地電壓Vss，在編程或讀取階段時，在一RRAM單元內的該位元未被選擇時，該字元線位在一關閉電壓Vss。
本發明另一方面提供一FPGA IC晶片包括一電阻式隨機存取記憶體(Resistive Random Access Memory cell)，簡稱為”RRAM”單元，其中該FPGA IC晶片係使用在邏輯驅動器內，該RRAM單元係用作為儲存配置資訊或資料之配置記憶體單元，以編程(寫入)在FPGA IC晶片內的5T或6T SRAMs內用於可編程交互連接線資料及/或用於LUTs的儲存資料，該RRAM單元可在傳統記憶體矩陣(例如是一NOR快閃矩陣或一DRAM矩陣)中排列設置成一單元矩陣，在本發明的這方面中，選擇器係用作為選擇RRAM單元以用在編程及讀取，此為1S1R RRAM單元矩陣，該選擇器提供在簡單交叉佈局或結構中的一RRAM單元矩陣，其中一位元線及一字元線在單元矩陣中彼此垂直延伸，並且RRAM單元位在(夾在) 頂部位元線和底部字線之間的交叉點處。該RRAM單元矩陣為一交叉點單元矩陣，該選擇器可以是基於一金屬-絕緣體-金屬(metal-insulator-metal structure (MIM))結構形成的一電流隧道裝置(current-tunneling device)，該選擇器在較低偏壓下具有高電阻，而在較大偏壓下具有高導電性，其結果為非線性是選擇器最顯著特點之一。該選擇器可以是一單極隧道MIM裝置或雙極隧道MIM裝置，對於單極隧道MIM裝置或雙極隧道MIM裝置在正電壓偏置時，經由1伏特電壓偏置增加穿過MIM裝置的二電極，在一方向通過該MIM裝置的電流可增加105倍、104倍或大於104倍、103倍或大於103倍或102倍或大於102倍，對於雙極隧道MIM裝置在負電壓偏置時，在一相反方向通過該MIM裝置的電流可增加105倍、104倍或大於104倍、103倍或大於103倍或102倍或大於102倍。換句話說，當該RRAM單元經由字元線被選擇時，通過單極隧道MIM裝置或雙極隧道MIM裝置(與RRAM串聯)的電流大於穿過沒有被選擇到的(與)RRAM串聯MIM裝置之電流，其電流大於或等於5、4、3或2個等級，當RRAM單元被選擇時，與RRAM串聯的MIM選擇器位在一高電壓徧置(介於MIM選擇器的頂部電極與底部電極之間)，而當RRAM單元沒有被選擇時，與RRAM串聯的MIM選擇器位在一低電壓徧置(介於MIM選擇器的頂部電極與底部電極之間)，對於MIM選擇器，使用在頂部電極的材質可以是鎳、鉑或鈦，而使用在底部電極的材質可以是鉑，而MIM結構中的隧穿氧化物的材質可以是二氧化鈦(TiO2)、三氧化鋁(Al2O3,)或二氧化鉿，該隧穿氧化物層的厚度介於5nm至20nm之間，該隧穿氧化物層可由原子層沉積（Atomic Layer Deposition , ALD）方法形成，穿過MIM選擇器的電壓偏置可介於0.3伏特(V)至2.5V之間、介於0.5V至2V之間或介於0.5V至1.5V之間，該選擇器與RRAM單元串聯，在交叉開關結構中，該選擇器可物理性地堆疊在RRAM的頂部，或者是RRAM可物理性地堆疊在該選擇器的頂部。
在該1S1R RRAM陣列中，當該選擇器堆疊在該RRAM單元上時，該選擇器的頂部電極耦接至位元線，且在RRAM單元的第二金屬電極耦接至字元線，或是，當選擇器堆疊在該RRAM單元上時，在RRAM單元中的第一金屬電極耦接至位元線，且選擇器中的底部電極耦接至字元線，在形成程序時，該位元線位在一電壓(Vf+Vsel)，其中電壓Vf為形成電壓而電壓Vsel為選擇電壓，且該字元線位在接地電壓Vss，在形成程序後，該RRAM單元位在”0”狀態(LR狀態)，寫入或重設”1”至一選擇位元(一RRAM單元)時，該位元線位在接地電壓Vss而該字元線位在一電壓(VRset + Vsel)，其中該電壓VRset為重設電壓而Vsel為選擇電壓，寫入或重設”0”至一選擇位元(一RRAM單元)時，該位元線位在接地電壓Vss而該字元線位在一電壓(Vset + Vsel)，其中該電壓Vset為設定電壓而Vsel為選擇電壓，讀取該選擇位元時，讀取該選擇位元時，該位元線連接至一現在電流源及一感應放大器，而字元線位在一接地電壓Vss，在編程或讀取階段時，在一RRAM單元內的該位元未被選擇時，該字元線位在電壓Vcc。
本發明另一方面提供一FPGA IC晶片包括一電阻式隨機存取記憶體(Resistive Random Access Memory cell)，簡稱為”RRAM”單元，其中該FPGA IC晶片係使用在邏輯驅動器內，該RRAM單元係用作為儲存配置資訊或資料之配置記憶體單元，以編程(寫入)在FPGA IC晶片內的5T或6T SRAMs內用於可編程交互連接線資料及/或用於LUTs的儲存資料，該RRAM單元可在傳統記憶體矩陣(例如是一NOR快閃矩陣或一DRAM矩陣)中排列設置成一單元矩陣，在本發明RRAM單元的這方面中提供一選擇器係用於選擇RRAM單元以用在編程及讀取，作為RRAM單元的組成部分，也就是一單元MIM結構提供RRAM單元及選擇器二者之功能，在單一MIM結構上用作為RRAM單元和選擇器，此為自我選擇(Self-Select (SS))RRAM單元矩陣，該SS RRAM提供在簡單交叉佈局或結構中的一RRAM單元矩陣，其中一位元線及一字元線在單元矩陣中彼此垂直延伸，並且RRAM單元位在(夾在) 頂部位元線和底部字線之間的交叉點處。該SS RRAM單元矩陣為交叉點單元矩陣，例如，該MIM結構可在一堆疊MIM結構中用於作為SS RRAM單元，該結構從底部至頂部依序包括：(i)一底部電極，例如是經由濺鍍方式形成厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間的一鎳金屬層；(ii)一氧化物層，其中可以根據施加的電壓形成氧空位或氧空位導電細絲或路徑，該氧化物層可例如包括氧化鉿(HfO2)，該氧化鉿層的厚度為5nm、10nm或15nm或是厚度介於1nm至30nm、介於3nm至20nm或介於5nm至15nm之間，該氧化層可經由原子層沉積（ALD）方法形成，另外，該氧化鉿層可經由使用鉿金屬靶和氧氣(O2)/氬(Ar)氣流的反應磁控DC濺鍍的方式形成；(iii)一絕緣層，其傳導能帶能量比氧化物層(HfO2)低，以使在絕緣層和氧化物層的界面處形成能量障礙(energy barrier)，該絕緣層可例如包括一氧化鈦(TiO2)層，該氧化鈦層的厚度可為40nm、60nm或80nm或是介於20nm至100nm之間、介於40nm至80nm之間或是介於50nm至70nm之間，該絕緣層可經由原子層沉積（ALD）方法形成，另外該氧化鈦(TiO2)層可經由使用鈦金屬靶和氧氣(O2)/氬(Ar)氣流的反應磁控DC濺鍍的方式形成；(iv)一頂部電極，例如是經由濺鍍方式形成的一鎳金屬層，該鎳金屬層厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間。
在該SS RRAM單元矩陣中，當該氧化鈦層(TiO2)位在二氧化鉿層上時，該堆疊MIM結構的頂部(第一)鎳金屬電極耦接至該位元線且該堆疊MIM結構的底部(第二)鎳金屬電極耦接至字元線，或著是，當該氧化鈦層(TiO2)位在二氧化鉿層下方時，該SS RRAM單元中的底部(第一)鎳金屬電極耦接至該位元線且該SS RRAM單元中的頂部(第二)鎳金屬電極耦接至字元線，使用一設定程序以寫入或設定”0”至該選擇位元(一RRAM單元)中，在該設定程序中，該字元線位在電壓+電壓Vset，其中電壓Vset為設定電壓且其電壓值為8V、7V或6V，或是介於2V至10V之間、介於4V至8V之間或介於6V至8V之間，而該位元線位在接地電壓Vss，而在該設定程序中，在二氧化鉿層中的氧空位或氧空位導電細絲或路徑移動至且累積在HfO2/TiO2界面上，在設定程序後，該SS RRAM單元位在”0”狀態(低電阻，LR狀態)，當寫入或重設”1”至一選擇位元(一SS RRAM)時，該位元線位在電壓+ VRset，該字元線位在接地電壓Vss，其中該電壓VRset為重設電壓，該電壓VRset為6V、5V或4V，或是介於2V至8V之間、介於4V至8V之間或是介於4V至6V之間。在重設程序中，在二氧化鉿層中的氧空位或氧空位導電細絲或路徑移動至且累積在HfO2/Ni界面上，其中鎳金屬層為第二電極。在重設程序後，該SS RRAM單元位在”1”狀態(高電阻, HR狀態)。讀取該選擇位元時，該位元線連接至電壓Vread及一感應放大器，且該字元線位在接地電壓Vss，其中電壓Vread為1.5V、2V或2.5V，或是介於1V至3V之間或介於1.5V至2.5V之間，當該第一電極(鎳層)(位元線)徧置位在正電壓Vread時，從第二電極(鎳層)(字元線)來的電子被隧穿通過HfO2氧化層，然後流過絕緣層(TiO2)至第一電極(鎳層)(位元線)，而用於LR狀態(氧空位或氧空位導電細絲或路徑聚集在TiO2/HfO2界面)時，穿過該HfO2層為高電場，因此該隧穿電流係高的而導致位在一LR狀態，而用於HR狀態(氧空位或氧空位導電細絲或路徑聚集在HfO2/Ni界面)時，穿過該HfO2層為低電場，因此該隧穿電流係低的(或是零)而導致位在一HR狀態，而未被選擇的位元，不同於第一電極(位元線)及第二電極(字元線)的電壓可被設定為 0V，或是第一電極在第一電極處負偏壓，在這些徧置條件下，該能量障礙防止電子流過或隧穿，因此該位元沒有被選擇，例如，在讀取模式時，全部的位元線(第一電極)被徧置位在一正電壓，例如是2V，被選擇的該字元線(該二電極)用於讀取且徧置位在接地電壓Vss，而沒有被選擇用於讀取的字元線(第二電極)被徧置位在2V。
除了RRAM的行為/動作之外，該SS RRAM也是一電流隧穿裝置，該SS RRAM位在高導電(LR狀態)狀態或位在高電阻狀態(HR狀態)，取決於空位的位置，結果是，非線性是SS RRAM的最重要特徵之一，該隧穿SS RRAM MIM裝置在正電壓徧置時，當電壓偏置增加2伏特(V)在SS RRAM MIM裝置的二電極之間，在一方向流過SS RRAM MIM裝置的電流增加03倍或是大於03倍。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於2M、10M、20M、50M或100M；(ii)邏輯單元或元件的數目大於或等於64K、128K、512K、1M、4M或8M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於1M、10M、50M、100M、200M或500M位元。(2)輸入至每一邏輯區塊或操作器的數量大於或等於4、8、16、32、64、128或256個；(3)電源供應電壓：該電壓可介於0.1V至8V之間、介於0.1V至6V之間、介於0.1V至2.5V之間、介於0.1V至2V之間、介於0.1V至1.5V之間或介於0.1V至1V之間；(4)I/O接墊、晶片的佈局、位元、數目及功能。由於FPGA晶片是商業化標準IC晶片，FPGA晶片對於每一技術世代或節點上的設計或產品數量上可大幅減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩或3至5組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進商業化標準DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有上述共同標準特徵或規格，每一商業化標準複數FPGA IC晶片包括複數邏輯區塊，其中每一區塊例如可包括：(1) 1至16個8乘8加法器(8-by-8 adders)；(2) 1至16個8乘8乘法器(8-by-8 multipliers)；(3) 256個2K個邏輯單元，其中每一邏輯單元包括1個寄存器及1至4個LUTs(查找表)，其中每一LUT包括4至256個位元資料或資訊，上述之1至16個8乘8加法器及/或1至16個8乘8乘法器可經由固定金屬線(金屬線交互連接線)設計及形成在每一FPGA IC晶片上。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有上述共同標準特徵或規格。類似於使用在一DRAM模組中的標準DRAM IC晶片，在邏輯驅動器中的標準商業化FPGA IC晶片的每一晶片更包括一些額外的I/O引腳或接墊，例如係(1)一晶片賦能引腳；(2)一輸入賦能引腳；(3)一輸出賦能引腳；(4)二輸入選擇引腳；及/或(5)二輸出選擇引腳，每一標準商業化FPGA IC晶片例如可包括例如4個I/O埠，每一I/O埠可包括64個雙向I/O電路(bi-directional I/O circuits)。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數商業化標準FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝形式，該標準商業化邏輯驅動器可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於8M、40M、80M、200M或400M；(ii)邏輯單元或元件的數目大於或等於256K、512K、2M、4M、16M或32M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於4M、40M、200M、400M、800M或2G位元。(2) 電源電壓：此電壓可介於0.2 V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3) I/O接墊在商業化標準邏輯驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。邏輯驅動器也可包括通訊、連接或耦接至記憶體碟的I/O接墊、金屬柱或凸塊，連接至SATA連接埠、或PCIs連接埠，由於邏輯驅動器可商業化標準生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯驅動器交貨時間變得更短，成本效益更高。
另一方面本發明揭露商業化標準邏輯驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40 nm、20 nm或10 nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如專用控制晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。此專用控制晶片的功能包括從外部邏輯運算器下載編程軟體原始碼或資料(配置資訊或資料)至邏輯驅動器中FPGA IC晶片的非揮發性RAM(NVRAM)單元內；從NVRAM單元下載的編程軟體原始碼或資料(配置資訊或資料)傳送至標準商業化FPGA IC晶片上的可編程交互連接線或LUTs的5T或6T SRAM中，該NVRAM單元可為上述所述之MARM、RRAM或SS RRAM單元。專用控制晶片中的驅動器可放大來自邏輯驅動器之外部電路的資料訊號，該專用控制晶片也提供作為一使用者應用的輸入/輸出訊號及(2)電源管理。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器更包括一專用I/O晶片，此專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在專用I/O晶片的電晶體可以是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用I/O晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如專用I/O晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是專用I/O晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。專用I/O晶片所使用的電源電壓可大於或等於1.5V、2 V、2.5 V、3 V、3.5 V、4 V或5 V，而在同一邏輯驅動器內的標準商業化FPGA IC晶片所使用的電源電壓可小於或等於2.5V、2 V、1.8 V、1.5 V或1V。在專用I/O晶片所使用的電源電壓可與同一邏輯驅動器內的標準商業化FPGA IC晶片封裝不同，例如，專用I/O晶片可使用的電源電壓為4V，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝所使用用的電源電壓為1.5V，或專用IC晶片所使用的電源電壓為2.5V，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝所使用用的電源電壓為0.75V。場效電晶體(Field-Effect-Transistors (FETs))的閘極的氧化物層(物理)厚度可大於或等於5nm、6 nm、7.5 nm、10 nm、12.5 nm或15 nm，而使用在邏輯驅動器的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物(物理)厚度可小於4.5 nm、4 nm、3 nm或2 nm。使用在專用I/O晶片中的FETs閘極氧化物厚度可與使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度不同，例如，專用I/O晶片中的FETs閘極氧化物厚度為10nm，而使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為3nm，或是專用I/O晶片中的FETs閘極氧化物厚度為7.5nm，而使用在同一輯運算驅動器中的標準商業化FPGA IC晶片封裝內的FETs中閘極氧化物厚度為2nm。專用I/O晶片為邏輯驅動器提供複數輸入端、複數輸出端及ESD保護器，此專用I/O晶片提供：(i) 巨大的複數驅動器、複數接收器或與外界通訊用的I/O電路；(ii) 小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容大於在邏輯驅動器內的小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路具有驅動能力、負載、輸出電容或輸入電容可介於2 pF與100 pF之間、2pF與50 pF之間、2pF與30 pF之間、2pF與20 pF之間、2pF與15 pF之間、2pF與10 pF之間、2pF與5 pF之間，或大於2pF、5 pF、10 pF、15 pF或20 pF。小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.1 pF與10pF之間、0.1 pF與5pF之間、0.1 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF或1 pF。專用I/O晶片上的ESD保護器尺寸是大於同一邏輯驅動器中其它的標準商業化FPGA IC晶片中的ESD保護器尺寸，在大的專用I/O晶片中的ESD保護器尺寸可介於0.5pF與20 pF之間、0.5pF與15pF之間、0.5pF與10pF之間、0.5pF與5pF之間或0.5pF與2pF之間，或大於0.5pF、1pF、2pF、3pF、5pF或10 pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在大型I/O驅動器或接收器、或用於與外界通訊(邏輯驅動器之外)通訊之用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2 pF與50pF之間、2 pF與30pF之間、2 pF與20pF之間、2 pF與15pF之間、2 pF與10pF之間或2 pF與5pF之間，或大於2pF、5 pF、10 pF、15 pF或20 pF。例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型I/O驅動器或接收器、或用於與邏輯驅動器內的複數晶片通訊用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.1 pF與10pF之間、0.1 pF與5pF之間、0.1 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF或1 pF。
在標準商用化邏輯運算器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩衝器及(或)驅動器電路作為下載來自邏輯運算器以外的外部電路之編程軟體原始碼或資料(配置資訊或資料)至在商業化標準FPGA晶片上的可編互連接線或LUTs之5T或6T SRAM單元及/或NVRAM單元。來自邏輯運算器以外的外部電路可編程軟體原始碼或資料在取得進入可編程互連接線的NVRAM單元及/或5T或6T SRAM單元之前可先通過專用I/O晶片中的一緩衝器或驅動器或先通過標準商業化FPGA晶片上的LUTs。專用I/O晶片的緩衝器可將來自邏輯運算器之外部電路的資料鎖存以及增加資料的頻寬。例如，來自邏輯運算器以外的資料頻寬(在標準SATA)為1位元，該緩衝器可鎖存此1位元資料在緩衝器中每一複數SRAM單元內，並將儲存或鎖存在複數且並聯SRAM單元內的資料輸出並同時增加資料的位元寛度，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自邏輯運算器以外的資料位元頻寬為32位元(在標準PCIs類型下)，緩衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自邏輯運算器以外的外部電路所傳送之資料訊號放大。
在商業化標準邏輯驅動器中的多晶片封裝的專用I/O晶片(或複數晶片)包括I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至一或複數(2、3、4或大於4個)USB連接埠、一或複數IEEE 1394連接埠、一或複數乙太網路連接埠、一或複數音源連接埠或串接埠，例如是RS-232或COM(通訊)連接埠、無線訊號收發I/Os及(或)藍芽訊號收發連接埠等，此專用I/O晶片包括複數I/O電路或接墊(或微銅金屬柱或凸塊)作為連接或耦接至SATA (Serial Advanced Technology Attachment)連接埠或PCIs的連接埠，作為通訊、連接或耦接至記憶體碟之用。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器更包括一專用控制晶片及一專用I/O晶片，此專用控制及I/O晶片在單一晶片上所提供功能如上述所揭露之內容相同，此專用控制及I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此專用控制及I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。在專用控制及I/O晶片所使用的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，在專用控制及I/O晶片所使用的電晶體可以是不同於在同一邏輯運算器中的標準商業化FPGA IC晶片，例如專用控制及I/O晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝是使用FINFET電晶體，或是專用控制及I/O晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET，針對在I/O晶片內的複數小型I/O電路(也就是小型驅動器或接收器)及大型I/O電路(也就是大型驅器或接收器)皆可應用上述所揭露的專用控制晶片及專用I/O晶片的規範及內容。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括複數標準商業化FPGA IC晶片、專用控制及I/O晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制及I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制及I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2)每一FPGA IC 晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片內的I/O電路可間接經由(或通過)專用控制及I/O晶片中的I/O電路與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於其中之一FPGA IC晶片中的I/O電路，其中其中之一FPGA IC晶片的I/O電路連接或耦接至專用I/O晶片的大型I/O電路，用於與邏輯驅動器之外界電路通訊；(3)該專用控制晶片只與邏輯驅動器的其它晶片(或複數晶片)通訊，但不直接與外界電路通訊或不與外界電路通訊；其中專用控制晶片中的其中之一I/O電路不直接經由專用I/O晶片的一I/O電路與外界通訊；其中專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯的大於專用控制晶片的I/O電路。另外，其中專用控制晶片可直接與邏輯驅動器的其它晶片通訊，也可直接與外界電路直接通訊。上文中”物件X直接與物件Y通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”亦即為物件X(例如邏輯驅動器中的第一晶片)可不經由或通過邏輯驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。物件X不與物件Y通訊，亦即為物件X(例如邏輯驅動器中的第一晶片)不直接與物件Y通訊或耦接，物件X也不間接與物件Y通訊或耦接。
本發明另一方面提供在一多晶片封裝的標準商業化邏輯驅動器包括複數標準商業化FPGA IC晶片及該專用控制及I/O晶片經由現場編程使用在不同演算法、架構及/或邏輯所需之應用、計算及/或處理功能。邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制及I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制及I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2) )每一FPGA IC 晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC 晶片內的I/O電路可間接經由(或通過)專用控制及I/O晶片中的I/O電路與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於複數FPGA IC 晶片中的I/O電路。”物件X直接與物件Y通訊”、” 物件X不直接與物件Y通訊”及”物件X不與物件Y通訊”等敍述文字，己揭露於及定義於之前段落的內容中。
本發明另一方面揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯驅動器中的非揮性記憶體單元(在邏輯驅動器的FPGA IC晶片上的NVRAM單元或是在邏輯驅動器中一或複數非揮發性NAND快閃記憶體IC晶片)中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一方面揭露在一多晶片封裝中的邏輯驅動器類型，邏輯驅動器類型更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property (IP))電路、特殊應用(Application Specific (AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此IAC晶片可以使用先進於或等於、以下或等於30 nm、20 nm或10 nm。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器類型可包括整合上述專用控制晶片及IAC晶片功能的單一專用控制及IAC晶片(以下簡稱DCIAC晶片)，DCIAC晶片現今包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準商業化FPGA IC晶片上。使用在DCIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCIAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DCIAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。或是DCIAC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。若使用邏輯驅動器(包括DCIAC晶片晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發DCIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯驅動器類型更包括整合上述專用控制晶片、專用I/O晶片及IAC晶片功能的單一專用控制及IAC晶片(以下簡稱DCDI/OIAC晶片)，DCDI/OIAC晶片現今包括控制電路、I/O電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此DCDI/OIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準商業化FPGA IC晶片上。使用在DCDI/OIAC晶片的電晶體可以是FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCDI/OIAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DCDI/OIAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。或是DCDI/OIAC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。若使用邏輯驅動器(包括DCDI/OIAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發DCDI/OIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片、DCIAC晶片或DCDI/OIAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片、DCIAC晶片或DCDI/OIAC晶片；(2) 從第三方採購祼晶類型或封裝類型的複數商業化標準FPGA晶片及標準商業化非揮發性記憶體晶片；(3) 設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片、DCIAC晶片或DCI/OIAC晶片的邏輯驅動器；(3) 為了創新技術或新應用需求安裝內部開發軟體至邏輯驅動器內的及標準商業化非揮發性記憶體晶片內；及(或) (4) 賣己安裝程式的邏輯驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之傳統昂貴的ASIC IC晶片或COT IC晶片，例如比30nm、20 nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯驅動器中的複數商業化標準FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可包括標準商業化FPGA IC晶片，以及更包括一運算IC晶片與(或)計算IC晶片，例如使用先進半導體技術或先進世代技術設計及製造的中央處理器(CPU)晶片、圖形處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(Tensor Processing Unit (TPU))晶片及(或)特殊應用處理器晶片(APU)，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯驅動器中的FPGA IC 晶片更先進的半導體先進製程。此處理IC 晶片及計算IC晶片可以係包括：(1) CPU及DSP單元；(2)CPU及GPU單元；(3) DSP及GPU單元；或(4)CPU、GPU及DSP單元，處理IC 晶片及計算IC 晶片中的所使用的電晶體可能是FINFET、 FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常規MOSFET。另外，處理IC 晶片及計算IC晶片型式可包括封裝型式或合併在邏輯驅動器內，且處理IC 晶片及計算IC晶片的組合可包括二型的晶片，組合類型如下所示：(1)處理IC 晶片及計算IC晶片中的一型式為CPU晶片及另一型式為GPU晶片；(2) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片及另一型式為DSP晶片；(3) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片及另一型式為TPU晶片；(4) 處理IC 晶片及計算IC晶片中的一型式為GPU晶片及另一型式為DSP晶片；(5) 處理IC 晶片及計算IC晶片中的一型式為GPU晶片及另一型式為TPU晶片；(6) 處理IC 晶片及計算IC晶片中的一型式為DSP晶片及另一型式為TPU晶片。此外，處理IC 晶片及計算IC晶片型式可包括封裝型式或合併在邏輯驅動器內，且處理IC 晶片及計算IC晶片的組合可包括三型的晶片，組合類型如下所示：(1) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為DSP晶片型式；(2) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為TPU晶片型式；(3) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；(4) 處理IC 晶片及計算IC晶片中的一型式為GPU晶片、另一型式為DSP晶片及另一型式為TPU晶片型式；(5) 處理IC 晶片及計算IC晶片中的一型式為CPU晶片、另一型式為GPU晶片及另一型式為TPU晶片型式。此外，處理IC 晶片及計算IC晶片的組合類型可包括(1)複數GPU晶片，例如2、3、4或大於4個GPU晶片；(2) 一或複數CPU晶片及(或)一或複數GPU晶片；(3) 一或複數CPU晶片及(或)一或複數DSP晶片；(4) 一或複數CPU晶片及(或)一或複數TPU晶片；或(5) 一或複數CPU晶片、及(或)一或複數GPU晶片(或)一或複數TPU晶片，在上述所有的替代方案中，邏輯驅動器可包括一或處理IC 晶片及計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、高頻寬快取SRAM晶片或DRAM IC晶片。例如邏輯驅動器可包括複數GPU晶片，例如2、3、4或大於4個GPU晶片，及高頻寬(high bandwidth)緩存SRAM晶片或DRAM IC晶片，其中之一GPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及多個高頻寬緩存SRAM晶片或DRAM IC晶片，其中之一TPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K。
邏輯運算晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)載板(中介載板)中的扇形交互連接線結構(Fan-Out Interconnection Scheme of the logic Drive (FOISD))，其連接及通訊方式與在相同晶片中的內部電路相似或類式，其中FISIP及(或)SISIP將於後續的揭露中說明。此外，在一邏輯晶片、運算晶片及/或計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由) 載板(中介載板)中的FOISD，並可使用小型I/O驅動器及小型接收器連接或耦接，其中此小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間或0.01pF與2pF之間，或是小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.01 pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路與邏輯驅動器中的高速高頻寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01 pF與10pF之間、0.05 pF與5pF之間、0.01 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.1 pF。
運算IC 晶片或計算IC 晶片或在邏輯驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此標準商業化FPGA IC晶片提供(1)使用(可現場編程)功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2) 用於(非現場編程)功能、處理器及操作的固定金屬交互線路。一旦FPGA IC晶片中的可現場編程金屬交互線路被編程，被編程的金屬交互線路與在FPGA晶片中的固定金屬交互線路一起提供針對一些應用的一些特定功能。一些操作的FPGA晶片可被操作與運算IC 晶片與計算IC 晶片或在同一邏輯驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一範例揭露在邏輯驅動器中使用的標準商業化FPGA IC晶片，使用先進半導體技術或先進世代技術設計及製造的標準商業化FPGA晶片，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，該標準商業FPGA IC晶片也包括MRAM、RRAM或SS RRAM單元，標準商業化FPGA IC晶片由以下段落中揭露製造過程之步驟：
(1)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，複數電晶體經由先進半導體技術或新世代技術晶圓製程技術形成在基板表面，電晶體可使用先進的半導體技術世代之製程所製造形成，其電晶體可能是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET；
(2)經由晶圓製程在基板(或晶片)表面上或含有電晶體的一層面上形成一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))，此FISC包括複數交互連接線金屬層，在複數交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成，例如，在複數交互連接線金屬層中一交互連接線金屬層中的金屬線可經由單一鑲嵌銅製程形成，其製程如下步驟如示：(i)提供一第一絕緣介電層(可以是一金屬間介電層位在暴露通孔金屬層或暴露在外的金屬接墊、金屬線或交互連接線的上表面)，第一絕緣介電層的最頂層例如可以是一低介電系數(Low K)介電層，例如是一碳基氧化矽(SiOC)層；(ii)例如以化學氣相沉積(Chemical Vapor Deposition (CVD))方法沉積一第二絕緣介電層在整個晶圓上或在第一絕緣介電層上及在第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上，第二絕緣介電層經由下列步驟形成(a)沉積一底部區分蝕刻停止層，例如一碳基氮化矽(SiON)層在第一絕緣介電層的最頂層表面上及第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上；(b)接著沉積一低介電係數介電層在底部區分蝕刻停止層上，例如一SiOC層，此低介電常數介電材質之介電常數小於氧化矽材質，SiOC層及SiON層可經由CVD方式沉積，FISC的第一絕緣介電層及第二絕緣介電層的材質包括一無機材質、或包括矽、氮、碳及(或)氧的化合物；(iii)接著形成複數溝槽或複數開孔在第二絕緣介電層中，經由以下步驟：(a)塗覆、曝光、形成複數溝槽或複數開孔在一光阻層中；(b)經由蝕刻的方式形成溝槽或複數開孔在第二絕緣介電層中，接著去除光阻層；(iv)然後沉積一黏著層在整個晶圓上，包括在第二絕緣介電層的複數溝槽或複數開孔內，例如係使用濺鍍或CVD的方式，形成一鈦層(Ti)或氮代鈦(TiN)層(厚度例如是在1納米至50納米之間)；(v)接著，形成一電鍍用種子層在黏著層上，例如濺鍍或CVD形成一銅種子層(其厚度例如可介於3納米(nm)至200nm之間)；(vi)接著電鍍一銅層(其厚度例如是介於10nm至3000nm之間、介於10nm至1000nm之間、介於10nm至500nm之間)在銅種子層上；(vii)接著使用化學機械程序(Chemical-Mechanical Process(CMP))移除在第二絕緣介電層中複數溝槽或複數開孔之外不需要的金屬(Ti或TiN/銅種子層/電鍍銅層)，直到第二絕緣介電層的頂面被露出，保留在第二絕緣介電層內的複數溝槽或複數開孔中的金屬被用來作為FISC中的交互連接線金屬層的金屬栓塞(金屬栓塞)、金屬線或金屬連接線。
另一例子，FISC中交互連接線金屬層的金屬線及連接線及FISC的金屬間介電層中的金屬栓塞可由雙鑲嵌銅製程形成，步驟如下：(1)提供第一絕緣介電層形成在暴露的金屬線及連接線或金屬墊表面上，第一絕緣介電層的最頂層例如是SiCN層或氮化矽(SiN)層；(2)形成包括複數絕緣介電層的一介電疊層在第一絕緣介電層的最頂層及在暴露的金屬線及連接線或金屬墊表面上，介電疊層從底部至頂端包括形成(a)一底部低介電係數介電層，例如一SiOC層(作為栓塞介電層或金屬間介電層使用)；(b)一分隔用之中間蝕刻停止層，例如一SiCN層或SiN層；(c)一低介電常數SiOC頂層(作為同一交互連接線金屬層中金屬線及連接線之間的絕緣介電層)；(d)一分層用之頂端蝕刻停止層，例如一SiCN層或SiN層。所有的絕緣介電層(SiCN層、SiOC層或SiN層)可經由化學氣相沉積方式沉積形成；(3)在介電疊層中形成溝槽、開口或穿孔，其步驟包括：(a)以塗佈、曝光及顯影一第一光阻層在光阻層中的溝槽或開孔內，接著(b) 蝕刻曝露的分層用之頂端蝕刻停止層及頂端低介電SiOC層及停止在分隔用之中間蝕刻停止層(SiCN層或SiN層)，在介電疊層中形成溝槽或頂端開口，所形成的溝槽或頂端開口經由之後的雙鑲嵌銅製程形成交互連接線金屬層中的金屬線及連接線；(c)接著，塗佈、曝光及顯影一第二光阻層及在第二光阻層中形成開孔及孔洞；(d)蝕刻曝露的分隔用之中間蝕刻停止層(SiCN層或SiN層)，及底部低介電常數SiOC層及停止在第一絕緣介電層中的金屬線及連接線，形成底部開口或孔洞在介電疊層中底部，所形成的底部開口或孔洞經由之後雙鑲嵌銅製程形成金屬栓塞在金屬間介電層中，在介電疊層頂端中的溝槽或頂端開口與介電疊層底部中的底部開口或孔洞重疊，頂端的開口或孔洞尺寸比底部開口或孔洞尺寸更大，換句話說，從頂示圖觀之，介電疊層的底部中的底部開口及孔洞被介電疊層中頂端溝槽或開口圍住；(4) 形成金屬線、連接線及金屬栓塞，步驟如下：(a) 沉積黏著層在整在晶圓上，包括在介電疊層上及在介電疊層頂端內的蝕刻成的溝槽或頂端內，及在介電疊層底部內的底部開口或孔洞，例如，以濺鍍或CVD沉積Ti層或TiN層(其厚度例如是介於1nm至50nm之間)；(b)接著，沉積電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如是介於3nm至200nm之間)；(c)接著，電鍍一銅層在銅種子層上(其厚度例如是介於20nm至6000nm之間、10nm至3000之間或10nm至1000nm之間)；(d)接著，使用化學機械研磨方式移除位在溝槽或頂端開口外及在介電疊層內底部開口或孔洞不需要的金屬(Ti層或TiN層/銅種子層/電鍍銅層)，直至介電疊層的頂端表面被曝露。保留在溝槽或頂端開口內的金屬用以作為交互連接線金屬層中的金屬線或連接線，而保留在金屬間介電層中底部開口或孔洞用以作為金屬栓塞，用於連接金屬栓塞上方及下方的金屬線或連接線。
在單一鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟可形成交互連接線金屬層中的金屬線或連接線，接著再次執行銅電鍍製程步驟及化學機械研磨製程步驟形成金屬間介電層中的金屬栓塞在交互連接線金屬層上，換句話說，在單一鑲嵌銅製程，銅電鍍製程步驟及化學機械研磨製程步驟可被執行二次，用以形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層上。在雙鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟只被執行一次，用於形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層下。可重複多次使用單一鑲嵌銅製程或雙鑲嵌銅製程，形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞，用以形成FISC中交互連接線金屬層中的金屬線或連接線及金屬間介電層中的金屬栓塞，FISC可包括交互連接線金屬層中4至15層金屬線或連接線或6至12層金屬線或連接線。
在FISC內的金屬線或連接線係連接或耦接至底層的電晶體，無論是單一鑲嵌製程或雙向鑲嵌製程所形成FISC內的金屬線或連接線的厚度係介於3nm至1,000nm之間、介於10nm至500nm之間，或是厚度小於或等於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000nm，而FISC中的金屬線或連接線的寬度例如是介於3nm至1,000nm之間、介於10nm至500nm之間，或寬度窄於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000nm，金屬間介電層的厚度例如是介於3nm至1,000nm之間、介於10nm至500nm之間，或是厚度小於或等於5nm、10 nm、30 nm、5可用於0 nm、100 nm、200 nm、300 nm、500 nm或1000nm，FISC中的金屬線或連接線可作為可編程交互連接線。
(3)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150 nm、200 nm、300 nm、450 nm或500 nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(4)執行形成MRAM、RRAM或SS RRAM單元內嵌至FISC層之中(位在保護層之下方)，或是在保護層之上，形成該MRAM、RRAM或SS RRAM單元的製程步驟如上述所示。
(5)形成一第二交互連接線結構(Second Interconnection Scheme in, on or of the Chip (SISC))在FISC結構上，此SISC包括交互連接線金屬層，及交互連接線金屬層每一層之間的一金屬間介電層，以及可選擇性包括一絕緣介電層在保護層上及在SISC最底部的交互連接線金屬層與保護層之間，接著絕緣介電層沉積在整個晶圓上，包括在保護層上及保護層中的開口內，此絕緣介電層可具有平面化功能，一聚合物材質可被使用作為絕緣介電層，例如是聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)， SISC的絕緣介電層的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或壓模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層經由塗佈、光罩曝光及顯影等步驟而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與保護層中的開口重疊並曝露出FISC最頂端之金屬層表面，在某些應用或設計中，在聚合物層中的開口尺寸係大於保護層中的開口，而保護層部分上表面被聚合物中的開口曝露，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在固化後的聚合物層上及曝露在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面：(a) 首先沉積一黏著層在整個晶圓的固化聚合物層上，及在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成溝槽或開孔在光阻層內，用於形成SISC中的交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可對準固化聚合物層的開口整個面積，以在之後的步驟中形成金屬栓塞栓塞在固化聚合物層開口中；在溝槽或開孔底部曝露銅種子層；(d) 接著電鍍一銅層(其厚度例如係介於0.3µm至20µm之間、介於0.5µm至5µm之間、介於1µm至10µm之間、介於2µm至20µm之間)在光阻層內的圖案化溝槽或開孔底部的銅種子層上；(e)移除剩餘的光阻層；(f) 移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞及保護層內的金屬栓塞；及浮凸金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層中的溝槽或開孔的位置(其中光阻層將在形成電鍍銅層後被移除)用於交互連接線金屬層的金屬線或連接線。形成絕緣介電層的製程及其開口，以及以浮凸銅製程形成絕緣介電層內的金屬栓塞及交互連接線金屬層的金屬線或連接線可被重覆而形成SISC中的交互連接線金屬層，其中絕緣介電層用於作為位在SISC中交互連接線金屬層之間的金屬間介電層，以及在絕緣介電層(現在是在金屬間介電層內)中的金屬栓塞用於連接或耦接交互連接線金屬層上下二層的金屬線或連接線，SISC中最頂層的交互連接線金屬層被SISC最頂層的絕緣介電層覆蓋，最頂層的絕緣介電層具有複數開口曝露最頂層的交互連接線金屬層的上表面，SISC可包括例如是2至6層的交互連接線金屬層或3至5層的交互連接線金屬層，SISC中交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
SISC的交互連接金屬線或連接線連接或耦接至FISC的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此SISC的金屬線或連接線厚度係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，而SISC的金屬線或連接線寬度係例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm。金屬間介電層的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISC的金屬線或連接線用於作為可編程交互連接線。
(6)形成含有焊錫層的微銅柱或凸塊 (i)在SISC最頂層的交互連接線金屬層的上表面及SISC中絕緣介電層內的曝露的開口內，及(或) (ii) 在SISC最頂層的絕緣介電層上。一金屬電鍍程序被執行而形成含有焊錫層的微銅柱或凸塊，其中金屬電鍍程序請參考上述段落所述說明，其步驟如下所示：(a)沉積一黏著層在整個晶圓上或在SISC結構中位於最頂層的介電層上，及在最頂層絕緣介電層中的開口內，例如，濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至50nm之間)；(b) 接著沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至300nm之間或介於3nm至200nm之間)；(c)塗佈、曝光及顯影一光阻層；在光阻層中形成複數開口或孔洞，用於之後的程序形成微金屬柱或凸塊，曝光 (i)SISC的最頂端的絕緣層的開口底部的最頂端交互連接線金屬層的上表面；及(ii) 曝光SISC最頂端絕緣介電層的區域或環形部，此區域係圍在最頂端絕緣介電層的開口；(d)接著，電鍍一銅層(其厚度例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於3µm至20µm之間或介於5µm至15µm之間)在光阻層圖案化開口或孔洞內的銅種子層上；(e)接著，電鍍一焊錫層(其厚度例如係介於1µm至50µm之間、1µm至30µm之間、5µm至30µm之間、5µm至20µm之間、5µm至15µm之間、5µm至10µm之間、1µm至10µm之間或1µm至3µm之間)在光阻層開口內的電鍍銅層上；或者，一鎳層在電鍍焊錫層之前可先被電鍍形成在電鍍銅層上，此鎳層之厚度例如係介於1µm至10µm之間、3µm至10µm之間、3µm至5µm之間、1µm至5µm之間或1µm至3µm之間；(f) 去除剩餘的光阻層；(g) 去除或蝕刻未在電鍍銅層及電鍍焊錫層下方的銅種子層及黏著層；(h)將焊錫層回焊而形成焊錫銅凸塊，其中留下的金屬(Ti層(或TiN層)/銅種子層/電鍍銅層/電鍍銲錫)用以作為焊錫銅凸塊的一部分，此銲錫的材質可使用一無铅焊錫形成，此無铅焊錫在商業用途可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，含有焊錫層的微銅柱或銅凸塊連接或耦接至SISC的交互連接金屬線或連接線及FISC的交互連接金屬線或連接線，及經由SISC最頂端絕緣介電層的開口中的金屬栓塞連接至晶片中的電晶體。微金屬柱或凸塊的高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，微金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，微金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
(7)切割晶圓取得分開的標準商業化FPGA晶片，標準商業化FPGA晶片依序從底部至頂端分別包括：(i)電晶體層；(ii) FISC；(iii) 一保護層；(iv)MRAM、RRAM或SS RRAM單元層(此層為選擇性地形成，其可位在保護層之下方)；(v)SISC層及(vi)微銅柱或凸塊，SISC最頂端的絕緣介電層頂面的層級的高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm。
本發明另一方面提供具有一邏輯驅動器之扇形交互連接線結構(Fan-Out Interconnection Scheme of the logic Drive (FOISD))的暫時性基板(Temporary Substrate (T-Sub))，此FOISD包括扇出形交互連接金屬線或交互連接線、微型金屬接墊、微型金屬柱或微型金屬凸塊位在該暫時性基板的表面，該微型金屬接墊、微型金屬柱或微型金屬凸塊在邏輯驅動器形成多晶片封裝時用於覆晶封裝製程時使用，該多晶片使用該些微型金屬接墊、微型金屬柱或微型金屬凸塊覆晶接合封裝在T-Sub上，該T-Sub可以是晶圓型式(例如是8吋、12吋或18吋晶圓)或是方形或長方形的面板型式(其寬度或長度例如大於或等於20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，該T-Sub係作為晶圓層級或面板層級之製程上暫時性支撐使用，在上述(a)FOISD；(b)覆晶封裝及注入底部填充層；(c)灌模(molding)之後，該T-Sub將被移除或釋放。IC 晶片或封裝可被覆晶組裝、黏合或封裝至T-Sub，其中IC 晶片或封裝包括上述提到的標準商業化FPGA晶片、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)運算IC 晶片及(或)計算IC 晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，形成FOISD的步驟如下所示：
(1)提供一基板(T-Sub)，此基板可以一晶圓型式(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板型式或長方形面板型式(例如是寬度或長度大於或等於20公分(cm)、30cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)，此基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，以下可以矽晶圓或玻璃基板作為一暫時性基板為例，形成FOISD在玻璃基板(T-Sub)上。
(2) 形成一犠牲接合層在該玻璃基板上，該犠牲接合層使用：(i)作為一接合層以接合FOISD結構(高密度扇出交互連接線結構、微型金屬接墊、金屬柱或金屬凸塊)，使FOISD設置於其上；(ii)作為基板釋放層，在結束形成FOISD、覆晶封裝/底部填充層及灌模層之後，從FOISD、覆晶封裝/底部填充層及灌模層斷開接合或鬆開，將玻璃基板與該些結構(FOISD、覆晶封裝/底部填充層及灌模層)分離，該犠牲接合層的材質為一光至熱轉換(Light-To-Heat Conversion)材質，且經由絲網印刷方式、旋塗方式或膠合黏貼方式形成，該LTHC可以是液體型式並經由印刷方式或旋塗方式沉積在該玻璃基板上，接著加熱固化或乾燥，該犠牲接合層的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和粘合劑的液體墨水。
(3)形成上述提到的FOISD(邏輯驅動器的扇出型交互連接線結構)在犠牲接合層上或上方及在T-Sub(玻璃基板)上，該FOISD包括複數交互連接線金屬層，其中該交互連接線金屬層具有一金屬間介電層(inter-metal dielectric layer)位在每一交互連接線金屬層之中，該金屬線、連接線及金屬栓塞係經由浮凸銅製程(mboss copper processes)形成，該浮凸銅製程揭露或說明在FPGA IC晶片的SISC之中的金屬線、連接線及金屬栓塞之說明中。該FOISD首先經由沉積一最底部絕緣介電層在該犠牲接合層上，在該最底部絕緣介電層中形成複數開口，然後形成最底部金屬層在該最底部絕緣介電層上及在該最底部絕緣介電層的開口中，位在該些開口內的金屬可作為金屬栓塞，而在移除該犠牲接合層及T-Sub(玻璃基板)後，該金屬栓塞的底部可曝露(將作為金屬栓塞接點)，可多次重覆使用浮凸銅製程形成FOISD的該最底部絕緣介電層、在最底部絕緣介電層中的金屬栓塞及最底部的交互連接線金屬層(金屬線或連接線)，形成(a)最底部絕緣介電層或金屬間介電層；(b)最底部金屬層或交互連接線金屬層；及(c)在該金屬間介電層中的金屬栓塞的製程或材質可與上述形成FPGA IC晶片中形成SISC結構的製程或材質相同，該FOISD可包括1至7層或1至4層的交互連接線金屬層。
FOISD的交互連接金屬線或連接線連接或耦接至FOISD的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此FOISD的金屬線或連接線厚度係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，而SISC的金屬線或連接線寬度係例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或寬度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm。金屬間介電層的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，FOISD的金屬線或連接線用於作為可編程交互連接線。
形成FOISD的微型銅柱或凸塊在FOISD最頂層的交互連接線金屬層的上表面及FOISD中絕緣介電層內的曝露的開口內，可利用上述段落揭露及說明中的浮凸銅製程而來形成位在該基板上的這些微型銅柱或凸塊。
在該基板上的這些微型金屬柱或凸塊的高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，微型金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，微型金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
本發明另一方面提供使用扇出型交互連接線技術(Fan-out Interconnection Technology (FOIT))在一多晶片封裝內形成該邏輯驅動器的方法，FOIT使用該暫時性基板(T-Sub)及依據一覆晶多晶片封裝技術及其製程完成，其中該FOIT具有FOISD結構位在該暫時性基板上或上方，形成FOIT多晶片封裝邏輯驅動器的製程步驟如下所示：
(1)進行覆晶組裝、接合及封裝：(a)首先提供具有FOISD及IC晶片或封裝的基板，具有該FOISD的基板係由上述說明之方法形成；(b)接著以覆晶封裝方式將多個IC晶片接合或封裝至該基板上或上方FOISD之相對應微型金屬柱或凸塊上，其中該些晶片具有電晶體的表面或一側朝下，而該該晶片的矽基板的背面(此表面上沒有設置電晶體)朝上，IC 晶片或封裝被組裝、接合或封裝至該基板上，包含上述說明提到的複數晶片或封裝：標準商業化FPGA晶片、專用控制晶片、專用I/O晶片、專用控制晶片及專用I/O晶片、IAC、DCIAC、DCDI/OIAC晶片及(或)計算晶片及(或)複數運算晶片，例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片，所有的複數晶片以覆晶封裝方式在複數邏輯驅動器中，其中該些晶片包括位在晶片上表面的具有焊錫層的微銅柱或凸塊，具有焊錫層的微銅柱或凸塊的頂層表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm；(c)以點膠機滴注方式填入底部填充材料(underfill)至該基板、IC 晶片(及IC 晶片的微銅凸塊或銅柱及基板)之間，此底部填充材料包括環氧樹脂或化合物，及此底部填充材料可在100℃、120℃或150℃被固化或這些溫度之上被固化。
(2) 例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或壓模方式將一材料、樹脂或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面，此壓模方式包括壓力壓模(使用上模及下模的方式)或澆注壓模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物以是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底的壓模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或壓模)基板之上及在複數晶片的背面上至一水平面，如(i)將複數晶片的間隙填滿；(ii)將複數晶片的背面最頂端覆蓋，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或壓模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面平整化，CMP或研磨程序被進行直到所有IC 晶片的背面全部曝露。
FISIP的交互連接金屬線或連接線及(或)中介載板的SISIP對邏輯驅動器可能：(a)包括一金屬線或連接線的交互連接網或結構在FISIP及(或)邏輯驅動器的SISIP可連接或耦接至複數電晶體、FISC、SISC及(或)邏輯驅動器的FPGA IC晶片的微銅柱或凸塊連接至電晶體、FISC、SISC及(或)在同一邏輯驅動器內的另一FPGA IC晶片封裝的微銅柱或凸塊，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可以是一網狀線路或結構，用於複數訊號、電源或接地供電；(b)包括在FISIP內金屬線或連接線的交互連接網或結構及(或)邏輯驅動器的SISIP連接至邏輯驅動器內的IC 晶片之微銅柱或凸塊，FISIP內的金屬線或連接線之交互連接網或結構及(或)SISIP可經由中介載板內的TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，FISIP的金屬線或連接線之交互連接網或結構及(或)SISIP可係網狀線路或結構，用於複數訊號、電源或接地供電；(c) 包括在FISIP內交互連接金屬線或連接線及(或)邏輯驅動器的SISIP可經由中介載板基板內的一或複數TSVs連接至在邏輯驅動器外的外界或外部複數電路或複數元件，在交互連接網或結構內的交互連接金屬線或連接線及SISIP可用於複數訊號、電源或接地供電。在這種情況下，例如在中介載板的基板內的一或複數TSVs例如可連接至邏輯驅動器的專用I/O晶片之I/O電路，I/O電路在此情況下可係一大型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2 pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5 pF、10 pF、15pF或20 pF；(d)包括在FISIP內的金屬線或連接線之交互連接網或結構及(或)邏輯驅動器的SISIP用於連接至複數電晶體、SISIP、SISC及(或)邏輯驅動器的FPGA IC晶片之微銅柱或凸塊連接至複數電晶體、SISIP、SISC及(或)在邏輯驅動器內另一FPGA IC晶片封裝的微銅柱或凸塊，但沒有連接至在邏輯驅動器外的外界或外部複數電路或複數元件，也就是說，邏輯驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況下，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可連接或耦接至邏輯驅動器內的FPGA晶片封裝之片外(off-chip)I/O電路，I/O電路在此種情況可以是小型I/O電路，例如是一雙向I/O(或三向)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10 pF、5 pF、3 pF、2 pF或1 pF；(e)包括邏輯驅動器的FISIP內的或SISIP內的金屬線或連接線之一交互連接網或結構用於連接或耦接至邏輯驅動器內的IC 晶片之IC 晶片的複數微銅柱或凸塊，但沒有連接至在邏輯驅動器外的外界或外部複數電路或複數元件，也就是說，邏輯驅動器的中介載板之基板內沒有TSV連接至FISIP的或SISIP的金屬線或連接線的交互連接網或結構，在此種情況下，FISIP內的及SISIP內的金屬線或連接線之交互連接網或結構可連接或耦接至電晶體、FISC、SISC及(或)邏輯驅動器的FPGA IC晶片之微銅柱或凸塊不經過任一FPGA IC晶片的I/O電路。
(3) 經由雷射光照射(例如是YAG雷射)在LTHC層通過暫時性(透明性)玻璃基板將該暫時性基板移除或鬆開，該YAG雷射具有1064nm波長及輸出功率介於20瓦至50瓦(W)之間照射通過暫時性(透明性)基板(例如是玻璃面板或晶圓)在犠牲接合層上，焦點處的YAG激光的典型光斑尺寸直徑約為0.3mm，該光斑以8.0m/s的速度掃描，在照射光之後，該LTHC材質可被分解而使暫時性玻璃基板可容易的被移除或鬆開，而移除暫時性玻璃基板後的結構稱”線下結構(underlined structures)”，此時IC晶片(具有電晶體的一側)朝下，此線下結構包括FOISD、底部填充材質、IC晶片及灌模化合物，接著使用粘合劑（剝離）膠帶將分解後的LTHC材質移除或剝離，接著在最底層絕緣介電層的孔洞內該金屬栓塞接點的底部表面曝露(此時IC晶片(具有電晶體的一側)朝下)。
(4) 當曝露的金屬栓塞的底部表面(連接點)的面積設計成足夠大時，可在曝露的金屬栓塞的底部表面(連接點)上或下方形成銲錫凸塊(此處IC晶片朝下)，該銲錫凸塊經由網版印刷的方式或銲錫球銲接的方式形成，接著在金屬栓塞連接點暴露表面上進行焊料回流處理，形成銲錫凸塊的材質可以係無铅銲錫材料，該無铅銲錫之材質例如是錫、錫铅合金、錫銅合金、錫銀合金、錫銀銅合金(SAC)或錫銀銅鋅合金，該銲錫凸塊可經由具有電子傳輸路徑的專用I/O晶片連接或耦接該邏輯驅動器的該些IC晶片至外部電路或外界元件，該電子傳輸路徑依序為：(i) FPGA IC晶片的FISC及/或SISC；(ii)FPGA IC晶片的微型銅金屬柱或凸塊；(iii) FOISD的金屬交互連接線或金屬栓塞；(iv)專用I/O晶片的微型銅金屬柱或凸塊；(v) 專用I/O晶片的小型I/O電路；(vi) 專用I/O晶片的大型I/O電路；(vii) 專用I/O晶片的微型銅金屬柱或凸塊；及(viii)經由FOISD及FOISD的金屬栓塞。此銲錫層/銲錫凸塊的厚度係介於5µm至150µm之間、5µm至120µm之間、10µm至100µm之間、10µm至60µm之間、10µm至40µm之間或10µm至300µm之間，或大於、高於或等於75µm、50µm、30µm、20µm、15µm或10µm。該銲錫層/銲錫凸塊横截面的最大尺寸(例如圓形的直徑或長方形或正方式的對角線長度)，例如係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。二相鄰的銲錫層/銲錫凸塊之間的最小空間(間隙)介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。焊錫凸塊可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，此焊錫凸塊封裝製程包括使用焊錫焊劑(solder flux)或不使用焊錫焊劑情況下進行焊錫流(solder flow)或迴焊(reflow)程序，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，焊錫凸塊被設置在邏輯驅動器封裝的底部表面(具有IC晶片的一側，且具有電晶體層的一側朝下)，且此底部表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的焊錫凸塊用於訊號I/Os，而中心區域附近的焊錫凸塊用在電源/接地(P/G)I/Os，設置在外圍區域用於傳送訊號的凸塊可圍成一環(圈)形區域在靠近邏輯驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。或者，銅金屬柱或凸塊可被形成在金屬栓塞的底部表面，為此目的，將晶圓或面板上下顛倒，具有FOISD位在頂端，而具有IC晶片位在底部， IC晶片具有電晶體的正面朝上，IC晶片的背面及灌模化合物(molding compound)位在底部，銅金屬柱或凸塊經由執行一浮凸銅製程(emboss copper process)形成，如以下步驟：(a)沉積及圖案化一絕緣層(例如一聚合物層)在整個晶圓或面板上並形成複數開口在該絕緣層內以曝露出該些金屬栓塞接點的表面；(b)沉積一黏著層在此絕緣層上及在絕緣層開口或孔洞中所曝露金屬栓塞接點表面上，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)沉積、圖案化及形成複數開口在一光阻層內，該些圖案化的開口或孔洞並曝露銅種子層，用於形成之後的銅金屬柱或凸塊，光阻層中的開口與絕緣層中的開口重疊; 並且絕緣層的開口延伸到絕緣層的開口周圍的區域（之後會形成銅金屬柱或凸塊的區域）；(e)接著電鍍一銅層(其厚度例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間)在光阻層的開口內的銅種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的金屬層被用於作為銅柱或凸塊，銅柱或凸塊可用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件，銅柱或凸塊的高度例如是介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或10µm，銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，複數銅凸塊或銅金屬柱可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，基板、軟板或母板可包括複數金屬接合接墊或凸塊在其表面，此複數金屬接合接墊或凸塊具有一銲錫層在其頂端表面用於焊錫流或熱壓合程序將銅柱或凸塊接合在邏輯驅動器封裝上，此銅柱或凸塊設置在邏輯驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的金屬柱或凸塊用於訊號I/Os，而中心區域附近的金屬柱或凸塊用於電源/接地(P/G)I/Os，設置在外圍區域用於傳送訊號的凸塊可圍成一環(圈)形區域在沿著邏輯驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯驅動器封裝的中心區域。
或者，銲錫金屬柱或凸塊可被形成在金屬栓塞的底部表面，為此目的，將晶圓或面板上下顛倒，具有FOISD位在頂端，而具有IC晶片位在底部， IC晶片具有電晶體的正面朝上，IC晶片的背面及灌模化合物(molding compound)位在底部，銅/銲錫金屬柱或凸塊經由執行一浮凸銅製程(emboss copper process)形成，如以下步驟：(a)沉積及圖案化一絕緣層(例如一聚合物層)在整個晶圓或面板上並形成複數開口在該絕緣層內以曝露出該些金屬栓塞接點的表面；(b)沉積一黏著層在此絕緣層上及在絕緣層開口或孔洞中所曝露金屬栓塞接點表面上，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)沉積、圖案化及形成複數開口在一光阻層內，該些圖案化的開口或孔洞並曝露銅種子層，用於形成之後的銅金屬柱或凸塊，光阻層中的開口與絕緣層中的開口重疊; 並且絕緣層的開口延伸到絕緣層的開口周圍的區域（之後會形成銲錫金屬柱或凸塊的區域）；(e) 接著電鍍一銅阻障層(其厚度例如係介於1µm至50µm之間、介於1µm至40µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間)在光阻層的開口內的銅種子層上；(f)接著電鍍一銲錫層(其厚度例如係介於1µm至1550µm之間、介於1µm至120µm之間、介於5µm至120µm之間、介於5µm至100µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間)在光阻層的開口內的電鍍銅層上；(g)移除剩餘的光阻；(h)移除或蝕刻未在電鍍銅層及電鍍銲錫層下方的銅種子層及黏著層，剩下的金屬層(鈦/氮化鈦/銅種子層/銅阻障層/銲錫層)在一迴銲製程(solder-reflow process)後被用於作為銲錫金屬柱或凸塊，該銲錫材質可以是無铅銲錫，一般商業用途上的無铅銲錫層包括錫、銅、銀鉍，銦，鋅，銻和其他金屬。例如，無鉛焊料可以是Sn-Ag-Cu（SAC）焊料，Sn-Ag焊料或Sn-Ag-Cu-Zn焊料。銲錫金屬柱或凸塊可用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件，銲料金屬柱或凸塊的高度例如是介於5µm至150µm之間、5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於75µm、50µm、30µm、20µm、15µm或10µm，該銲料凸塊的高度係從在基板上的絕緣聚合物層曝露的表面至銲料凸塊的表面頂端之間的距離，銲料凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至200µm之間、5µm至150µm之間、5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近(二相鄰)銲料凸塊間的最小空間(間隙)例如係介於5µm至150µm之間、5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，複數銲料凸塊可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，該銲料凸塊封裝製程可包括使用焊劑(或不使用焊劑)的迴銲製程，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，，此銲錫凸塊設置在邏輯驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的銲錫凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，用於傳送訊號的銲錫凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯驅動器封裝的中心區域。或者，金凸塊可被形成在金屬栓塞接點的底部表面，為此目的，將晶圓或面板上下顛倒，FOISD在頂端而IC晶片在底部，IC晶片的電晶體正面朝上，IC 晶片的背面及灌模化合物在底部，金凸塊經由執行一浮凸銅製程形成，如以下步驟：(a)沉積及圖案化一絕緣層(例如一聚合物層)在整個晶圓或面板上並形成複數開口在該絕緣層內以曝露出該些金屬栓塞接點的表面；(b)沉積一黏著層在此絕緣層上及在絕緣層開口或孔洞中所曝露金屬栓塞接點表面上，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(c)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一金種子層(其厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)；(d)沉積、圖案化及形成複數開口在一光阻層內，該些圖案化的開口或孔洞並曝露銅種子層，用於形成之後的金凸塊，光阻層中的開口與絕緣層中的開口重疊; 並且絕緣層的開口延伸到絕緣層的開口周圍的區域（之後會形成金凸塊的區域）；(e)接著電鍍一金層(其厚度例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間)在光阻層的開口內的金種子層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍金層下方的金種子層及黏著層，剩下的金屬層(鈦(或氮化鈦)/金種子層/電鍍金層)被用於作為金凸塊，金凸塊可用於連接或耦接至邏輯驅動器的複數晶片，例如是專用I/O晶片，至邏輯驅動器之外的外部電路或元件金凸塊的高度例如是介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或大於、高於或等於40µm、30µm、20µm、15µm或10µm，金凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間、介於3µm至10µm之間，或大於或等於40µm、30µm、20µm、15µm或10µm，最相近金凸塊之間的最小空間(間隙)例如係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或大於或等於40µm、30µm、20µm、15µm或10µm，複數金凸塊可用於邏輯驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film (COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，基板、軟板(或膠帶)或母板可包括複數金屬接合接墊或凸塊在其表面，當金凸塊使用COF技術時，金凸塊係利用熱壓接合方至接合至軟性電路軟板(flexible circuit film or tape.)上，COF封裝所使用的金凸塊具有非常高數量的I/Os在一小面積上，且每一金凸塊之間的間距小於20µm，用於訊號輸入或輸出的I/Os或金凸塊係設計(設置)在成沿邏輯驅動器封裝的沿的四個邊界外圍區域上。在邏輯運算驅動器封裝4邊周圍區域金凸塊或I/Os用於複數訊號輸入或輸出，例如10nm寬度的方形的邏輯運算驅動器封裝具有二圈(環)(或二行)沿著邏輯運算驅動器封裝體的4邊，例如是大於或等於5000個I/Os (金凸塊之間的間距為15µm)、4000個I/Os (金凸塊之間的間距為20µm)或2500個I/Os (金凸塊之間的間距為30µm)，使用2圈或二行的沿著邏輯運算驅動器封裝邊界設計理由是因為當邏輯驅動器係使用具有一側(單邊)金屬線或連接線的基板(或單層板)將會容易從邏輯運算驅動器封裝體扇出(fan-out)連接。另外，該金凸塊可設置位在邏輯運算驅動器封裝的正面表面(上面)具有球柵陣列(Ball-Grid-Array (BGA))的布局，其中在外圍區域的金凸塊用於訊號I/Os，而中心區域附近的金凸塊用於電源/接地(P/G)I/Os，設置在外圍區域用於訊號傳送的金凸塊可圍成一環(圈)形區域在沿著邏輯運算驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯運算驅動器封裝的中心區域。位在軟性電路板(或帶)上的金屬接墊具有一金層或一銲料層位在金屬接墊的最頂層表面，當在軟性電路板(或帶)上的金屬接墊具有一銲料層位在頂部表面時，可使用”金-金”熱壓接合方法可使用在COF封裝製程上。
(5)切割己完成的灌模材料，將二相鄰的邏輯驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯驅動器之間的複數晶片被分離或切割成單獨的邏輯驅動器單元。
本發明另一範例提供標準商業化FOIT複數晶片封裝邏輯驅動器，此標準商業化FOIT邏輯驅動器可在可具有一定寬度、長度及厚度的正方形或長方形，一工業標準可設定邏輯驅動器的直徑(尺寸)或形狀，例如FOIT多晶片封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，FOIT多晶片封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，另外，金屬凸塊或金屬柱在邏輯驅動器內的基板上可以係為標準尺寸，例如是一MxN的陣列區域，其二相鄰金屬凸塊或金屬柱之間具有標準間距尺寸或空間尺寸，每一金屬凸塊或金屬柱位置也在一標準位置上。
本發明另一範例提供邏輯驅動器包括複數單層封裝邏輯驅動器，及在多晶片封裝的每一單層封裝邏輯驅動器如上述說明揭露，複數單層封裝邏輯驅動器的數量例如是2、5、6、7、8或大於8，其型式例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package (POP))技術，此方式就一單層封裝邏輯驅動器封裝在其它單層封裝邏輯驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology (SMT))。
本發明另一範例提供一方法用於單層封裝邏輯驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯驅動器的製程步驟及規格與上述段落中描述的FOIT多晶片封裝邏輯驅動器相同，除了在形成封裝體穿孔(Through-Package-Vias, TPVs)或聚合物穿孔(Thought Polymer Vias, TPVs)在邏輯驅動器的複數晶片的間隙之間、及(或)邏輯驅動器封裝的周邊區域及邏輯驅動器內的晶片邊界之外。TPVs用於連接或耦接在邏輯驅動器正面(底部)至邏輯驅動器封裝背面，其中” 邏輯驅動器正面”為FOISD的一側面，其中複數晶片中具有電晶體的一側朝下，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。具有TPVs的邏輯驅動器經由另一組銅柱或凸塊設置在暫時性基板(Temporary Substrate (TS))上或上方形成，其銅凸塊或銅柱的高度比用於暫時性基板上的複晶封裝(複晶微銅柱或凸塊)的FOISD上之微型銅凸塊或銅金屬柱高，形成覆晶式微型銅凸塊或銅金屬柱的製程步驟己揭露在上述段落中，這裡再將形成覆晶微型銅凸塊或銅金屬柱的製程步驟再說明一次，以下為形成TPVs的製程步驟：(a)在FOISD的頂端交互連接線金屬層之頂端表面上、曝露在FOISD最頂端的絕緣介電層的開口。接著進行一雙鑲嵌銅製程形成(a)使用在覆晶(IC晶片)封裝上的微銅柱或凸塊，及(b)在暫時性基板(TS)上形成的TPVs，形成的步驟如下所述：(i)沉積黏著層在整個晶圓或面板最頂端絕緣介電層(FOISD)表面上，及位在最頂端絕緣層的開口底部的FOISD的最頂端交互連接層所曝露的頂端表面，例如濺鍍或CVD沉積一鈦(Ti)層或氮化鈦(TiN)層(其厚度例如是介於1nm至200nm之間或介於5nm至50nm之間)；(ii)然後沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii)沉積一第一光阻層，及第一光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第一光阻層內，用於形成之後的覆晶微銅柱或凸塊，第一光阻層之厚度例如可介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、或介於3µm至10µm之間，或厚度大於或等於30µm、20µm、15µm、5µm或3µm，在第一光阻層的開口可對準最頂端絕緣層的開口，及可延伸至絕緣介電層的開口之外至圍繞在一絕緣介電層內開口周圍區域；(iv)接著電鍍一銅層(其厚度例如係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、10µm或5µm)在光阻層的圖案化開口內的銅種子層上；(v)移除剩餘的第一光阻層，使電鍍銅種子層的表面曝露；(vi)沉積一第二光阻層，及第二光阻層經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內、並曝露第二光阻層內的開口及孔洞底部的銅種子層，用於形成之後的覆晶TPVs，第二光阻層之厚度例如可介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，在光阻層內的開口或孔洞的位置在邏輯驅動器內的晶片之間，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界之外(在之後的製程中，這些晶片係以覆晶封方接合至覆晶微銅柱或凸塊上)；(vii)接著電鍍一銅層(其厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間)在第二光阻層的圖案化開口或孔洞內的銅種子層上；(viii)移除剩餘的第二光阻層以曝露銅種子層；(ix)移除或蝕刻未在TPVs及覆晶微銅柱或凸塊的電鍍銅下方的銅種子層及黏著層。或者，微銅柱或凸塊可形成在TPVs的位置上，同時形成覆晶微銅柱或凸塊，其製程步驟為上述(i)至(v)，在此種情況下，在步驟(vi)中，在沉積第二光阻層，及經由塗佈、曝光及顯影形成圖案化開口或孔洞在第二光阻層內，在TPVs的位置的微型銅柱或凸塊的表面被第二光阻層之開口或孔洞曝露，而沒有位在TPVs位置的覆晶微銅柱或凸塊的表面沒有被曝露；及在步驟(vii) 從位在TPVs位置上的微型銅金屬柱或凸塊上表面開始電鍍一銅層，TPVs的高度(從最頂端絕緣層的上表面至銅柱或凸塊上表面之間的距離)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm，TPVs的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近TPV之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
暫時性基板(TS)的晶圓或面板具有FOISD、複數覆晶微銅柱及高的銅柱或凸塊(TPVs)，然後用覆晶封裝或接合IC 晶片至上述的暫時性基板(TS)上的覆晶微銅柱或凸塊上以形成一邏輯驅動器，用TPVs形成邏輯驅動器的揭露及規格與上述段落說明相同，包括覆晶封裝或接合、底部填充材料、壓模、壓模材料平面化、移除暫時性基板(TS)(不包括FOISD、複數覆晶微銅柱及高的銅柱或凸塊(TPVs))及位在FOISD上(或下方)，以下再次揭露一些步驟：用於形成上述邏輯驅動器的製程步驟：(1)用於形成上述揭露的邏輯驅動器：TPVs位在IC 晶片之間，滴注器需要一明確的空間去進行底部填充材料的滴注，就是底部填充材料的滴注路徑在沒有TPVs的位置，在步驟(2)用於形成上述邏輯驅動器：一材料、樹脂或化合物被使用至(i)填流複數晶片之間的間隙；(ii)複數晶片背面表面(具有IC 晶片朝下)；(iii)填充在暫時性基板上的銅柱或凸塊(TPVs)之間的間隙；(iv)覆蓋在晶圓或面板上的銅柱或凸塊(光阻層)的上表面。使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至(i)在晶圓或面板上的銅柱或凸塊(TPVs)的上表面全部曝露於外，曝露的TPVs上表面被用作為金屬接墊，且使用POP封裝方式使金屬接墊接合至在邏輯驅動器上的其它電子元件(在邏輯驅動器上側且IC 晶片朝下)，或者，焊錫凸塊可經由網板印刷或植球方式形成在TPVs曝露的上表面上，焊錫凸塊被使用於連接或組裝邏輯驅動器至邏輯驅動器(IC 晶片朝下)上側的其它電子元件。
本發明另一範例提供形成堆疊邏輯驅動器的方法，例如經由以下製程步驟：(i)提供一第一單層封裝邏輯驅動器，第一單層封裝邏輯驅動器為分離或晶圓或面板型式，其具有銅柱或凸塊、焊錫凸塊或金凸塊朝下，及其曝露的TPVs複數銅接墊朝上(IC 晶片係朝下)；(ii)經由表面黏著或堆疊封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯驅動器設在所提供第一單層封裝邏輯驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，此製程係以印刷焊錫層或焊錫膏或焊劑(flux)在TPVs的銅接墊上，接著以堆疊封裝製程將第二分離單層封裝邏輯驅動器的銅柱或凸塊、焊錫凸塊連接或耦接至第一分離單層封裝邏輯驅動器上的銅柱或凸塊、焊錫凸塊或金凸塊。，此製程係類似於使用在IC 堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊錫凸塊或金凸塊至第一單層封裝邏輯驅動器的TPVs上的銅接墊，將另一第三分離單層封裝邏輯驅動器以堆疊封裝方式連接或耦接至第二單層封裝邏輯驅動器的TPVs所曝露的複數銅接墊，可重覆此POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯驅動器(例如多於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器為分離型式，它們例如可以是第一堆疊封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供適用於堆疊POP組裝技術的一單層封裝邏輯驅動器的方法，單層封裝邏輯驅動器用於POP封裝組裝係依照上述段落中描述的複數FOIT多晶片封裝相同的製程步驟及規格，除了形成位在單層封裝邏輯驅動器背面的背面金屬交互連接線結構(以下簡稱BISD)及封裝穿孔或聚合物穿孔(TPVs)在邏輯驅動器中複數晶片之間的間隙，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界(具有複數電晶體的IC 晶片朝下)，BISD可包括在交互連接線金屬層內的金屬線、連接線或金屬板，及BISD形成IC 晶片(具有複數電晶體IC 晶片的一側朝下)背面上，在壓模化合物平坦化處理步驟後，曝露TPVs上表面，BISD提供額外交互連接線金屬層或邏輯驅動器封裝背面的連接層，包括在邏輯驅動器(具有複數電晶體的IC 晶片之一側朝下)的IC 晶片正上方且垂直的位置，TPVs被用於連接或耦接邏輯驅動器的中介載板上的電路或元件(例如FOISD)至邏輯驅動器封裝背面(例如是BISD)，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或)在單層封裝邏輯驅動器背面的一區域矩陣中的複數銅接墊、銅柱或焊錫凸塊的位置具有標準布局，BISD形的製程步驟為：(a)沉積BISD的一最底端的種子層在整個晶圓或面板上、IC 晶片曝露背面上、TPVs的曝露的上表面及壓模化合物表面，最底端絕緣介電層可以是聚合物材質，例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或壓模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層經由塗佈、光罩曝光及顯影等步驟而形成複數開口在聚合物層內，在最底端正向感光絕緣介電層內的開口曝露TPVs的上表面，最底端正向感光聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化最底端聚合物層的厚度係介於2µm至50µm之間、介於2µm至30µm之間、介於2µm至20µm之間或介於2µm至15µm之間，或大於(厚於)或等於2µm、5µm、10µm、20µm或30µm；(b) 進行一浮凸(emboss)銅製程以形成金屬栓塞在固化最底端聚合物絕緣介電層的開口內，及以形成BISD最底端交互連接線金屬層的金屬線、連接線或金屬板：(i)沉積黏著層在整個晶圓或面板在最底端絕緣介電層上及在固化最底端聚合物層內複數開口的底部TPVs曝露上表面上，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii) 接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii) 經由塗佈、曝露及顯影光阻層，曝露銅種子層在光阻層內複數溝槽、開口或孔洞的底部上，而在光阻層內的溝槽、開口或孔洞可用於形成之後最底端交互連接線金屬層的金屬線、連接線或金屬板，其中在光阻層內的溝槽、開口或孔洞可對準最底端絕緣介電層內的開口，及可延伸最底端絕緣介電層的開口；(iv)然後電鍍一銅層(其厚度例如係介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是其厚度大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm)在光阻層內圖案化溝槽開口或孔洞上；(v) 移除剩餘的光阻層；(vi)移除移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層內的內圖案化溝槽開口或孔洞(註：光阻層現在己被清除)，其用於作為BISD的最底端交互連接線金屬層之金屬線、連接線或金屬板，及此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在最底端絕緣介電層複數開口內被用來作為BISD的最底端絕緣介電層之金屬栓塞，形成最底端絕緣介電層的製程及其複數開口，及浮凸銅製程用來形成金屬栓塞在交互連接線金屬層最底端的金屬線、連接線或金屬板及在最底端絕緣介電層內，可被重覆而形成BISD內交互連接線金屬層的金屬層；其中重覆最底端絕緣介電層被用作為BISD之交互連接線金屬層之間的金屬間介電層，以及使用上述揭露的浮凸銅製程，在最底端絕緣介電層(現在金屬間介電層內)內金屬栓塞可用作為連接或耦接BISD的交互連接線金屬層之間、上面及底部的金屬栓塞的金屬線、連接線或金屬板，形成複數銅接墊、焊錫凸塊、銅柱在曝露在BISD的最頂端絕緣介電層內開口內金屬層上，銅柱或焊錫凸塊的位置係在：(a)邏輯驅動器內的複數晶片之間的間隙之上；(b)及/或(或)在邏輯驅動器封裝體周圍區域及邏輯驅動器內複數晶片的邊界外；(c)直接垂直於在IC 晶片背面上或上方。BISD可包括1至6層的交互連接線金屬層或2至5層的交互連接線金屬層，BISD的金屬線、連接線或金屬板交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的金屬線、連接線或金屬板的厚度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於(大於)或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬線或連接線寬度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或寬於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，BISD的金屬間介電層厚度例如係介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚於或等於0.3µm、0.7µm、1µm、2µm、3µm或5µm，金屬板在BISD的交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，電源/接地面，及(或) 散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式。
單層封裝邏輯驅動器的BISD交互連接線係用來：(a)用於連接或耦接位在單層封裝邏輯驅動器背面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銲錫凸塊或銅凸塊連接或耦接至FOISD的金屬線或連接線，且更經由IC晶片的該些微型銅金屬柱或凸塊、SISC及FISC連接或耦接至複數電晶體；(b)用於連接或耦接至位在單層封裝邏輯驅動器背面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銲錫凸塊或銅凸塊連接或耦接至FOISD的金屬線或連接線，且更經由FOISD的金屬栓塞接點連接或耦接至單層封裝驅動器正面的(IC晶片具有電晶體的那側朝下)銲錫凸塊、銅金屬柱或金凸塊，因此，位在單層封裝驅動器背面銅接墊、銲錫凸塊或銅凸塊連接或耦接至另一單層封裝驅動器正面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊；(c) 經由使用BISD內的金屬線或連接線的一交互連接網或結構連接或耦接，直接地且垂直位在單層封裝邏輯驅動器的第一FPGA晶片(頂面具有複數電晶體的IC 晶片朝下)之背面的複數銅接墊、焊錫凸塊或銅柱至直接地且垂直位在單層封裝邏輯驅動器的第二FPGA晶片(頂面具有複數電晶體的第二FPGA晶片朝下)的複數銅接墊、焊錫凸塊或銅柱，交互連接網或結構可連接或耦接至單層封裝邏輯驅動器的TPVs；(d)經由使用BISD內金屬線或連接線的交互連接網或結構連接或耦接直接地或垂直位在單層封裝邏輯驅動器的FPGA晶片上的一銅墊、焊錫凸塊或複數銅柱至，直接地或垂直位在同一FPGA晶片上的另一銅接墊、焊錫凸塊或銅柱、或其它複數銅墊、焊錫凸塊或銅柱，此交互連接網或結構可連接至耦接至單層封裝邏輯驅動器的TPVs；(e)為電源或接地面及散熱器或散熱的擴散器。
本發明另一範例提供使用具有BISD及TPVs的單層封裝邏輯驅動器形成堆疊邏輯驅動器的方法，堆疊邏輯驅動器可使用如前述揭露相同或類似的製程步驟形成，例如經由以下製程步驟：(i)提供一具有TPVs及BISD的第一單層封裝邏輯驅動器，其中單層封裝邏輯驅動器是分離晶片型式或仍以晶圓或面板型式進行，其在FOISD(在背面上的)的金屬栓塞接點上(或下方)具有銅柱或凸塊、焊錫凸塊或金凸塊，且其位在BISD上面曝露的複數銅接墊、銅柱或焊錫凸塊在其上表面側；(ii) POP堆疊封裝，可經由表面黏著及(或)堆疊方去的方式將一第二分離單層封裝邏輯驅動器(也具有TPVs及BISD)設在提供第一單層封裝邏輯驅動器頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，例如經由印刷焊錫層或焊錫膏、或曝露銅接墊表面上的助焊劑，接著以堆疊封裝製程將第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊錫凸塊或金凸塊連接或耦接至第一單層封裝邏輯驅動器曝露複數銅接墊上的焊錫層、焊錫膏或助焊劑，以堆疊封裝製程連接或耦接在第一單層封裝邏輯驅動器的銅接墊的銅柱或凸塊、焊錫凸塊或金凸塊表面，其中此堆疊封裝製程係類似使用在IC堆疊技術的POP封裝技術，這裡需注意，在第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊錫凸塊或金凸塊接合至第一單層封裝邏輯驅動器的銅接墊表面可被設置直接且垂直地在IC 晶片位在第一單層封裝邏輯驅動器的位置上方；及第二分離單層封裝邏輯驅動器上的銅柱或凸塊、焊錫凸塊或金凸塊接合至第一單層封裝邏輯驅動器的SRAM單元表面可被設置直接且垂直地在IC 晶片位在第二單層封裝邏輯驅動器的位置上方，一底部填充材料可被填入在第一單層封裝邏輯驅動器與第二單層封裝邏輯驅動器之間的間隙，第三分離單層封裝邏輯驅動器(也具有TPVs及BISD)可由堆疊封裝方式連接至耦接至第二單層封裝邏輯驅動器的TPVs所曝露的表面，POP堆疊封裝製程可被重覆封裝複數分離單層封裝邏輯驅動器(數量例如是大於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7或8)以形成完成型堆疊邏輯驅動器，當第一單層封裝邏輯驅動器是分離型式，它們例如可以是第一堆疊封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是晶圓或面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，晶圓或面板可被直接用作為POP堆疊製程的載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供單層封裝邏輯驅動器的TPVs的數種可替換的交互連接線：(a)TPV可被設計及形成作為一穿孔經由堆疊TPV直接在FOISD的堆疊金屬栓塞上，且直接在FOISD上的銅接墊、金屬凸塊、銲錫凸塊、銅金屬柱或金凸塊上，該TPV用作為一穿孔連接單層封裝邏輯驅動器上方的另一單層封裝邏輯驅動器及下方的另一單層封裝邏輯驅動器，而不連接或耦接至單層封裝邏輯驅動器的任何IC 晶片上的FOISD或微銅柱或凸塊，在此種情況下，一堆疊結構的形成，從頂端至底端為：(i)銅接墊、銅柱或焊錫凸塊；(ii)複數堆疊交互連接層及在FISIP的及(或)SISIP的介電層內的金屬栓塞；(iii)TPV層；(iv) 複數堆疊交互連接層及在FOISD的介電層內的金屬栓塞；(v)FOISD底部的金屬栓塞接點；(vi) 在FOISD底部金屬栓塞接點上的銅接墊、金屬凸塊、焊錫凸塊、銅柱或金凸塊。或者，堆疊TPV/複數金屬層及金屬栓塞/金屬栓塞接點可使用作為一熱傳導穿孔；(b)TPV被堆疊作為在(a)結構中穿過FOISD的金屬線或連接線之直通的TPV(through TPV)，但連接或耦接至單層封裝邏輯驅動器的一或複數IC 晶片上的FOISD或微銅柱或凸塊；(c)TPV只堆疊在頂部，而沒有堆疊在底部，在此種情況下，TPV連接結構的形成，從頂端至底端分別為：(i)位在BISD上或上方的銅接墊、銅柱或焊錫凸塊；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv) 底端通過FOISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一或複數IC 晶片上的FOISD或微銅柱或凸塊，其中(1)一銅接墊、金屬凸塊、焊錫凸塊、銅柱或金凸塊直接地位在TPV的底部，且沒有連接或耦接至TPV；(2)在FOISD上(及下方)一銅接墊、金屬凸塊、焊錫凸塊、銅柱或金凸塊連接或耦接至TPV的底端(通過FOISD)，且其位置沒有直接及垂直地在TPV底端下方；(d) TPV連接結構的形成，從頂端至底端分別為：(i)一銅接墊、金屬柱或凸塊(在BISD上)連接或耦接至TPV的上表面，及其位置可直接且垂直地在IC 晶片背面的上方；(ii)銅接墊、金屬柱或凸塊(在BISD上)通過BISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV的上表面(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)TPV底端通過FOISD的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯驅動器的一或複數IC 晶片上的FOISD或微銅柱或凸塊；(v)金屬栓塞接點(在FOISD內的)及一金屬接墊、金屬柱或凸塊(在金屬栓塞接點上或下方)連接或耦接至TPV底端，其中金屬接墊、凸塊或金屬柱的位置沒有直接位在TPV底端的下方；(e) TPV連接結構的形成，從頂端至底端分別為：(i)在BISD上的金屬接墊、金屬柱或焊錫凸塊直接或垂直地位在單層封裝邏輯驅動器的IC 晶片的背面；(ii)在BISD上金屬接墊、金屬柱或凸塊通過BISD的介電層內的交互連接線金屬層及金屬栓塞連接或耦接至TPV上表面(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv) TPV底端通過FOISD中介電層內的交互連接線金屬層及金屬栓塞連接或耦接至FOISD，及(或) 單層封裝邏輯驅動器的一或複數IC 晶片上的微銅柱或凸塊、SISC或FISC，其中沒有金屬栓塞(FOISD的)及沒有金屬接墊、柱或凸塊(在金屬栓塞接點上或下方)連接或耦接至TPV下端。
本發明另一範例揭露一位在FOISD內金屬線或連接線的交互連接網或結構，及(或)單層封裝邏輯驅動器的SISIP用於作為連接或耦接FISC、SISC、及(或)FPGA IC晶片的微銅柱或凸塊、或封裝在單層封裝邏輯驅動器內的FISIP，但交互連接網或結構沒有連接或耦接至單層封裝邏輯驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯驅動器的FOISD上或下方沒有複數金屬接墊、柱或凸塊(銅接墊、複數金屬柱或凸塊、焊錫凸塊或金凸塊)連接至FOISD的金屬線或連接線之交互連接網或結構，以及BISD上(或上方)的複數金屬接墊、金屬柱或凸塊(銅接墊、金屬柱或凸塊或銲錫凸塊)沒有連接或耦接至FOISD的內金屬線或連接線的交互連接網或結構。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可更包括一或複數專用可編程交互連接線IC晶片(DPIIC)晶片)，DPIIC晶片包括5T或6T SRAM單元及交叉點開關，及使用在標準商業化FPGA IC晶片的複數電路或交互連接線之間的編程交互連接線，可編程交互連接線包括位在標準商業化FPGA IC晶片的FOISD的交互連接線，該些交互連接線具有交叉點開關電路位在該些FOISD的交互連接線之內，例如FOISD的n條金屬線或連接線輸入至一交叉點開關電路，及FOISD的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成FOISD的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至FOISD的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在DPIIC晶片中的SRAM單元的編程原始碼控制，該SRAM單元可包括6個電晶體(簡稱6T)，其具有二個傳輸(寫入)電晶體及4個資料鎖存電晶體，該二個傳輸(寫入)電晶體係用在寫入編程碼或資料至該4個資料鎖存電晶體的二個儲存或鎖存節點。或者，該SRAM單元可包括5個電晶體(簡稱5T)，其具有一個傳輸(寫入)電晶體及4個資料鎖存電晶體，該一個傳輸(寫入)電晶體係用在寫入編程碼或資料至該4個資料鎖存電晶體的二個儲存或鎖存節點。而在5T或6T SRAM單元中儲存(或編程)的資料可使用作為編程FOISD中的金屬線或連接線之間的”連接”或”不連接”，而此部分中的交叉點開關係與上述揭露在標準商業化FPGA IC晶片內的交叉點開關相同，各型的交叉點開關的細節在上述FPGA IC 晶片的段落中揭露或說明，交叉點開關可包括：(1)n型及p型電晶體成對電路；或(2)多工器及切換緩衝器，當鎖存在5T或6T SRAM單元內的該資料被編程在”1”時，一n型及p型成對電晶體的通過/不通電路切換成”導通”狀態，及連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的FOISD的二金屬線或連接線為連接狀態，而鎖存在5T或6T SRAM單元中的資料被編程在”0”時，一n型及p型成對電晶體的通過/不通電路切換成”不導通”狀態，連接至通過/不通電路的二端(分別為成對電晶體的源極及汲極)的FOISD的二金屬線或連接線為不連接狀態。或者，當鎖存在5T或6T SRAM單元內的資料被編程在”1”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”導通”狀態，在輸入金屬線的資料被導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的FOISD的二金屬線或連接線為連接或耦接；當儲存在5T或6T SRAM單元中的資料被編程在”0”時，在切換緩衝器內的控制N-MOS電晶體及控制P-MOS電晶體切換成”不導通”狀態，在輸入金屬線的資料不導通至交叉點開關的輸出金屬線，及連接至交叉點開關的二端點的FOISD的二金屬線或連接線為不連接或耦接。DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內標準商業化FPGA晶片之間FOISD的金屬線或連接線之可編程交互連接線。或者，DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內的標準商業化FPGA晶片與TPVs(例如TPVs底部表面)之間FOISD的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法。在5T或6T SRAM單元內儲存的(編程)資料用於編程二者之間的”連接”或”不連接”，例如：(i)一第一金屬線或連接線、FOISD的連接網、連接線或網連接至在邏輯驅動器中一或複數IC 晶片上的一或複數微銅柱或凸塊，及(或)連接至FOISE的金屬栓塞接點上(或下方)一或複數金屬接墊、金屬柱或凸塊，及(ii) FOISD的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVs為可編程，也就是說，上述揭露內容提供可編程的TPVs，可編程的TPVs或者可用在可編程交互連接線，包括用在邏輯驅動器的FPGA晶片上的5T或6T SRAM單元及交叉點開關，可編程TPV可經由(軟體)編程為(i) 連接或耦接至邏輯驅動器的一或複數IC 晶片中之一或複數微銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯驅動器的FOISD之金屬栓塞接點上(或下方)的一或複數銅接墊、銅柱或焊錫凸塊。當位在邏輯驅動器背面的一金屬接墊、凸塊或金屬柱連接至(位在BISD上或上方的)可編程TPV、金屬接墊、凸塊或金屬柱而將其變成(位在BISD上或上方的)可編程金屬凸塊或金屬柱，位在該邏輯驅動器背面的該(位在BISD上或上方)可編程金屬接墊、凸塊或金屬柱可經由編程及經由可編程TPV而不連接或耦接至：(i)位在一或多個邏輯驅動器的一或多個IC晶片(FISC及/或SISC的金屬線或連接線)正面的(具有電晶體的那一側)一或多個微型銅金屬柱或凸塊，及/或(ii)位在邏輯驅動器的FOISD上或上方的一或多個金屬接墊、金屬柱或凸塊。或者是，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關可用於FOISD的金屬線或連接線中的可編程交互連接線，該FOISD位在該邏輯驅動器的FOISD上或下方的金屬接墊、金屬柱或凸塊(銅接墊、金屬柱或凸塊或銲錫凸塊或金凸塊)與該邏輯驅動器的一或多個IC晶片的一或多個微型銅金屬柱或凸塊之間。儲存在5T或6T SRAM單元的資料用於編程以下二者之間的”連接”或”不連接”：(i)FOISD的一第一金屬線、連接線或網連接至邏輯驅動器的一或多個IC晶片上的一或多個微型銅金屬柱或凸塊，及/或連接至FOISD上或下方的金屬接墊、金屬柱或凸塊，及(ii)FOISD的一第二金屬線、連接線或網連接或耦接至FOISD上或下方的金屬接墊、金屬柱或凸塊。本發明此方面的揭露而言，位在FOISD上或下方的該金屬接墊、金屬柱或凸塊係可以被編程的，也就是本發明此方面提供可編程金屬接墊、金屬柱或凸塊位在該FOISD上或下方，該些編程金屬接墊、金屬柱或凸塊可另外使用在該邏輯驅動器內的FPGA IC晶片上的可編程交互連接線上，該FPGA IC晶片包括5T或6T SRAM單元及交叉點開關，位在FOISD上或下方的該些編程金屬接墊、金屬柱或凸塊可經由編程而連接或耦接該邏輯驅動器的一或多個IC晶片(具有SISC或FISC的金屬線或連接線及/或電晶體)的一或多個微型銅金屬柱或凸塊。
DPIIC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。或者DPNVM包括使用先進於或等於、以下或等於30 nm、20 nm或10 nm。此DPIIC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內複數標準商業化FPGA IC晶片上。使用在DPIIC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPIIC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如DPIIC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體，或是DPIIC晶片係使用FDSOI MOSFET，而在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。
本發明另一方面提供在一多晶片封裝型式的邏輯驅動器更包括一或多個專用編程交互連接線及緩存SRAM(DPICSRAM)晶片，該DPICSRAM晶片包括：(i)5T或6T SRAM單元及交叉點開關用於FOISD的金屬線或連接線中的編程交互連接線，因此可編程電路與位在邏輯驅動器內的標準商業化FPGA晶片(FOISD的)的交互連接線之間的連接關係，(ii) 該傳統6T SRAM單元用作為緩存記憶體。該5T或6T SRAM單元的可編程交互連接線與交叉點開關如上述段落說明，位在FOISD上或下方的可編程TPV、可編程金屬接墊、金屬柱或凸塊及位在邏輯驅動器(包括DPIIC晶片)背面上BISD上或上方的可編程金屬接墊、凸塊或金屬柱具有相同或類似的揭露及說明。
該6T SRAM單元作為高速緩存記憶體用於資料鎖存或儲存，其包括2個電晶用於位元及位元條資料傳輸，及包括用於資料鎖存或儲存節點的4個資料鎖存電晶體。該6T SRAM緩存記憶體單元提供2個傳輸電晶體用於寫入資料至其中或讀取其所儲存的資料，從緩存記憶體單元讀取(感測或偵測)資料一感應放大器係需要的。相比之下，該5T或6T SRAM單元用在可編程交互連接線或用在LUTs上(不需要讀取步驟)而不需要感應放大器來檢測來自SRAM單元的資料，該DPICSRAM晶片包括6T SRAM單元用作為緩存記憶體(cache memory)以儲存該邏輯驅動器的晶片處理或計算時的資料，該DPICSRAM晶片係使用數種半導體技術節點或世代的技術設計、實現及製造，其數種半導體技術節點包括舊的(不先進的)或成熟的技術節點或世代的技術，例如半導體技術節點或世代技術係成熟於、舊於(不先進的)或等於20nm或30nm的半導體技術，以及例如使用22nm、28nm、40 nm、90 nm、130 nm、180 nm、250 nm、350 nm、或500nm的技術節點，在DPICSRAM晶片所使用的半導體技術節點或世代技術為成熟於1、2、3、4、5或大於5個技術節點或世代的技術，或是舊於(不先進於)使用在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝的技術，在該DPICSRAM晶片內所使用的電晶體可以是一鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。使用在DPICSRAM晶片的電晶體可以是與使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝可以是不同的，例如DPICSRAM晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是DPICSRAM晶片係使用薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)電晶體，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體。
本發明另一範例提供用於之後形成標準商業化邏輯驅動器製程中的一在庫存中或商品清單中的一晶圓型式、面板型式的具有標準FOISD的暫時性基板(TS)，如上述說明及揭露的內容，標準化暫時性基板(TS)包括在TS內的固定物理布局或設計的FOISD的金屬栓塞接點，以及位在FOISD上或上方的TPVs之固定設計及或布局，TS內或TS上的TPVs及金屬栓塞接點的位置或坐標相同，或用於複數標準化TS的標準布局及設計的特定型式，例如在每一標準商業化TS中金屬栓塞接點與TPVs之間的連接結構相同，另外，對於標準化TS而言，FOISD的設計或交互連接線，及FOISD上的微銅接墊、柱或凸塊的布局或坐標相同，或對於複數標準化TS具有標準化的特定型式的布局及設計，在庫存及商品清單中的標準商業化TS接著可經由上述揭露及說明內容形成標準商業化邏輯驅動器，包括的步驟包括：(1)複晶封裝或接合IC 晶片在標準化TS上，其中TS具有晶片的表面(其有複數電晶體)或一側朝下；(2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙，及例如在晶圓或面板型式下經由塗佈、印刷、滴注或壓模的方法覆蓋在IC 晶片的背面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至FOISD上全部凸塊或金屬柱(TPVs)的上表面全部被曝露及IC 晶片的背面全部曝露；(3)形成BISD；及(4)形成BISD上的複數金屬接墊、柱或凸塊。具有一固定布局或設計的標準商業化TS可經由軟體碼或編程使用或特制化而用於不同的演算法、架構及/或應用上，其中係使用如上述說明位下FOISD下方可編程TPVs及/或可編程金屬接墊、金屬柱或凸塊進行使用或特制化。如上述說明，在DPIIC晶片或DPICSRAM晶片內5T或6T SRAM內被安裝或編程的資料可使用在位在邏輯驅動器背面BISD上或上方的可編程TPVs、可編程金屬接墊、金屬柱或凸塊，而在FPGA晶片的5T或6T SRAM內所安裝或編程的資料可另外使用位在邏輯驅動器背面BISD上或上方的可編程TPVs、可編程金屬接墊、金屬柱或凸塊。
本發明另一範例提供標準商品化邏輯驅動器，其中標準商品化邏輯驅動器具有固定設計、布局或腳位的：(i)在FOISD的金屬栓塞接點上或下方的金屬接墊、柱或凸塊(銅柱或凸塊、焊錫凸塊或金凸塊)，及(ii) 在標準商業化邏輯驅動器的背面(IC 晶片具有複數電晶體的那一側(頂面)朝下)上的銅接墊、複數銅柱或焊錫凸塊(在BISD上或上方)，標準商品化邏輯驅動器針對不同應用可經由軟體編碼或編程專門定製，FOISD的金屬栓塞接點上或下方可編程的複數金屬接墊、柱或凸塊，及(或) 如上所述之BISD(通過可編程TPVs)上的可編程銅接墊、銅柱或凸塊或焊錫凸塊用於不同應用，如上所述，軟體編程的原始碼可被載入、安裝或編程在DPIIC晶片或DPICSRAM晶片內，對於不同種類的應用時，用於控制標準商業化邏輯驅動器內同一DPIIC晶片或DPICSRAM晶片的交叉點開關，或者，軟體編程的原始碼可被載入、安裝或編程在標準商業化邏輯驅動器內的邏輯驅動器的FPGA IC 晶片之5T或6T SRAM單元內，對於不同種類的應用時，用於控制同一FPGA IC晶片內的交叉點開關，每一標準商業化邏輯驅動器具有相同的且在FOISD的金屬栓塞接點上或下方的金屬接墊、柱或凸塊設計、布局或腳位，及BISD上或上方的銅接墊、銅柱或凸塊或焊錫凸塊可經由使用軟體編碼或編程、使用在FOISD的金屬栓塞接點上或下方的可編程的複數金屬接墊、柱或凸塊，及(或)在邏輯驅動器中BISD(通過可編程TPVs)上或上方的可編程銅接墊、銅柱或凸塊或焊錫凸塊用於不同的應用、目的或功能。
本發明另一範例提供單層封裝或堆疊型式的邏輯驅動器，其包括IC 晶片、邏輯區塊(包括LUTs、 多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)記憶體單元或陣列，此邏輯驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，邏輯區塊(包括LUTs, 多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)標準商業化FPGA IC晶片(及(或)其它在單層封裝或堆疊型式的邏輯驅動器)內的記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)，邏輯驅動器封裝中的可編程的3D IIIE提供超級豐富交互連接線結構或環境，包括：(1)IC 晶片內的FISC、SISC及微銅柱或凸塊；(2)FOISD的金屬栓塞接點、FOISD、TPVs及微銅柱或凸塊；(3) FOISD的金屬栓塞接點上或下方的複數金屬接墊、柱或凸塊；(4)BISD；及(5)在BISD上或上方的銅接墊、銅柱或凸塊或焊錫凸塊，可編程3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(1)FISC、SISC、FOISD及(或)BISD提供交互連接線結構或系統在x-y軸方向，用於交互連接或耦接在同一FPGA IC晶片內的或在單層封裝邏輯驅動器內的不同FPGA晶片的邏輯區塊及(或)記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；(2)複數金屬結構包括在SISC上的微金屬柱或凸塊；在FOISD上的微金屬柱及凸塊；在FOISD的金屬栓塞接點上或下方的複數金屬接墊、柱或凸塊；及/或在BISD上或上方的銅接墊、銅柱或凸塊或焊錫凸塊提供交互連接線結構或系統在z軸方向，用於交互連接或耦接邏輯區塊，及(或)在不同FPGA晶片內的或在堆疊邏輯驅動器中不同單層封裝邏輯驅動器堆疊封裝內的記憶體單元或陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程3D IIIE提供了幾乎無限量的電晶體或邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及/或多工器)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至接收器係用於FPGA IC 晶片內邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)多工器)的複數輸入係相似或類似突觸末端的突觸後細胞：(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、FOISD、及(或)BISD、及金屬栓塞、複數金屬接墊、柱或凸塊、包含在SISC上的微銅柱或凸塊、金屬栓塞接點、FOISD的金屬栓塞接點上或下方的複數金屬接墊、柱或凸塊、TPVs、及(或)銅接墊、複數金屬柱或凸塊或在BISD上或上方的焊錫凸塊形成，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至複數驅動器或發射器用於FPGA IC 晶片內的邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)多工器)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptic cells)。
本發明另一方面提供具有相似或類似複數連接、交互連接線及(或)複數人腦功能的可編程的3D IIIE：(1)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)係相似或類似神經元(複數細胞體)或複數神經細胞；(2)複數交互連接線結構及邏輯驅動器的結構係相似或類似樹突(dendrities)或軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，複數交互連接線結構及(或)邏輯驅動器結構包括(i)FISC的金屬線或連接線、FOISD、及BISD及(或)(ii) 在SISC上的微型銅柱或凸塊、金屬栓塞接點、FOISD的金屬栓塞接點上或下方的複數金屬柱或凸塊、TPVS、及(或)在BISD上或上方的複數銅接墊、銅金屬柱或凸塊、銲錫凸塊。一類軸突(axon-like)交互連接線結構及(或)邏輯驅動器結構連接至一邏輯運算單元或操作單元的驅動輸出或發射輸出(一驅動器)，其具有一結構像是一樹狀結構，包括：(i)一主幹或莖連接至邏輯運算單元或操作單元；(ii)從主幹分支而出的複數分支，每個分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)用於控制主幹與每個分支的連接或不連接；(iii)從複數分支再分支出來的子分支，而每一子分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)係用於控制主幹與其每一分支之間的”連接”或”不連接”，一枝蔓狀交互連接線結構及(或)邏輯驅動器的結構連接至一邏輯運算單元或操作單元的接收或感測輸入(一接收器)，及枝蔓狀交互連接線結構具有一結構類似一灌木(shrub or bush)：(i)一短主幹連接至一邏輯單元或操作單元；(ii)從主幹分支出來複數分支，複數可編程開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)用於控制主幹或其每一分支之間的”連接”或”不連接”，複數類枝蔓狀交互連接線結構連接或耦接至邏輯運算單元或操作單元，類枝蔓狀交互連接線結構的每一分支的末端連接或耦連至類軸突結構的主幹或分支的末端，邏輯驅動器的類枝蔓狀交互連接線結構可包括複數FPGA IC 晶片的複數FISC及SISC。
本發明另一方面提供一個”公開創新平台”，此平台可使創作者輕易地且低成本下在半導體晶片上使用先進於20nm的IC技術世代之技術，經由邏輯驅動器執行或實現他們的創意或發明(演算法、結構及/或應用)，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，其中該些創意或發明(演算法、結構及/或應用)包括：(i)計算上、運算上、學習上及/或推理上的創新的演算法或架構，及/或(ii)創新及/或具體的應用。在早期1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代之技術實現他們的創意或發明(演算法、結構及/或應用)，此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是” 公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器概念 (包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用邏輯運算器(包括由先進於20nm技術節點所製造的複數FPGA IC晶片)及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，其中創作者可使用他們自己擁有的邏輯運算器中或他們可以經由網路在資料中心或雲端租用邏輯運算器進行開發或實現他們的創作或發明。
本發明另一方面提供發明人的一創新平台，該創新平台包括在一資料中心或雲端內的複數邏輯驅動器，其中該些邏輯驅動器包括使用先進行20nm技術節點的半導體IC製程所製造的複數標準商業化FPGA IC晶片。創新者的裝置及複數使用者的裝置(具有複數邏輯驅動器)可經由網際網路或互連網在資料中心或雲端上通訊溝通，其中該創新者可經由網際網路或互連網且使用常用編程語言在資料中心或雲端上編程複數邏輯驅動器，用以發展及寫入軟體程式以實現他的創新(發明)(包括演法、架構及/或應用)，其中常用的編程語言包括C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，在編程些邏輯驅動器之後，該創新者或複數使用者可經由網際網路或互連網使用己編程完成的邏輯驅動器用於他們的創新(包括演算法、架構及/或應用)中，其中該些創新包括：(i)計算上、運算上、學習上及/或推理上的創新的演算法或架構，及/或(ii)創新及/或具體的應用。
本發明另一方面提供用於系統/機器除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體及可變的記憶體單元及邏輯單元，來進行計算或處理的一可重新配置可塑性及/或整體架構，本發明提供具有彈性及整體性的一可編程邏輯運算器(邏輯驅動器)，其包括記憶單元及邏輯單元，以改變或重新配置在記憶體單元中的邏輯功能、及/或計算(或處理)架構(或演算法)，及/或記憶(資料或資訊)，邏輯驅動器之可塑性及完整性的特性相似或類似於人類大腦，大腦或神經具有彈性及完整性，大腦或神經許多方面在成年時可以改變(或是說”可塑造性”)及可重新配置。如上述說明的邏輯驅動器(或FPGA IC晶片) 提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係使用儲存在附近的配置編程記憶體單元(Configuration Programing Memory, CPM)中的複數記憶(資料或訊息)達成，在該邏輯驅動器(或FPGA IC晶片)中，儲存在CPM的記憶體單元內的記憶可用於改變或重配置邏輯功能及/或計算/處理的架構(或演算法)，在配置編程記憶體單元(CPM)內儲存的資料或資訊用於LUTs或用於在FPGA IC晶片內編程交互連接線，CPM可以係在邏輯驅動器的標準商業化FPGA IC晶片內的非揮發性記憶體(NVRAM)單元(如上述說明書的MRAM、RRAM或SS RRAM)及/或SRAM單元，在記憶體單元(例如在邏輯驅動器內NVM IC晶片中的NAND快閃記憶體單元或是在邏輯驅動器內的HBM IC晶片中的SRAM單元或DRAM單元)內一些其它所儲存的記憶僅是單純資料或資訊(資料資訊記憶體單元(Data Information Memory cells, DIM))，其中一或多個NVM(NAND快閃記憶體)IC晶片更可設置在該邏輯驅動器內，該NAND快閃IC晶片可經由與FPGA IC晶片相同的方式封裝在邏輯驅動器內，該NAND快閃IC晶片可用於備份在HBM IC晶片內SRAM單元或DRAM單元之DIM單元的資料或資訊，當邏輯驅動器的電源供應被關閉時，儲存在NVM(NAND快閃記憶體)IC晶片內的資料或資訊可被保存，在DIM單元內的資料或資訊與該操作、計算或運算相關連，例如(i)用於操作、計算或運算所需要的輸入資料或資訊；或(ii) 操作、計算或運算的輸出資料或資訊。
該邏輯驅動器的彈性及整體性係依據複數事件(events)相關，該邏輯驅動器的狀態依據該事件進行進化(發展)或重新配置，該邏輯驅動器的的狀態(S)包括一整體單元(integral unit, IU)、邏輯狀態(L)、配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態，以下可以S (IU, L, CPM, DIM)進行說明，該邏輯驅動器的狀態之進化或重新配置如下列所示：(1)在一(n-1)th事件(En-1)之後且在nth事件(En)之前，該邏輯驅動器位在(n-1)th狀態Sn-1 (IUn-1, Ln-1, CPMn-1, DIMn-1)，其中n為正整數1, 2, 3…；(2)當該邏輯驅動器(或邏輯驅動之外的機器、系統或裝置)受到nth事件(En)的約束，該邏輯驅動器偵測或感測到nth事件(En)且產生一nth訊號(Fn)，該偵測或感測訊號(Fn)輸入至邏輯驅動器，該邏輯驅動器的FPGA IC晶片依據訊號(Fn)執行運算及計算，而產生一nth結果資料或資訊(DRn)並輸出至邏輯驅動器的DIMs中；(3)該DIMs儲存在DRn內且可進化至一DIM狀態、DIMRn狀態；(4)該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片經由偵測二者之間的改變而執行DIMRn與 DIMn-1二者的比較，例如計算在DIMs內單元的數量(Mn)，其中資料或資訊被改變或更改在DIMRn及DIMn-1二者之間；(5)該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片將數量(Mn)與預設標準(Mc)進行比較，以便在邏輯驅動器的進化或重新配置之間進行決策，假如數量(Mn)係等於或大於預設標準(Mc)時，該事件(En)則係為一巨大的事件，則可進行重新配置路徑步驟(reconfiguration route step)(6a)，假如數量(Mn)係小於預設標準(Mc)時，則代表事件(En)不是巨大的事件，則可進行進化路徑步驟(6b)。
步驟(6a)：該邏輯驅動器在重新配置程序例如依據DIMRn產生一新的狀態CPMs, CPMCn，可能可產生新的真實表格(truth tables)並且可轉換成為CPMCn，該CPMCn係加載至邏輯驅動器的FPGA IC晶片內，以執行電路交互連接線或LUTs，在重新配置後，該邏輯驅動器位在一新的狀態SCn (IUCn, LCn, CPMCn, DIMCn)，此新的狀態包括states of IUCn, LCn, CPMCn,及DIMCn狀態，新的狀態SCn (IUCn, LCn, CPMCn, DIMCn)在巨大事件(En)後將定義成該邏輯驅動器最後的狀態Sn (IUn, Ln, CPMn, DIMn)。
步驟(6b)：該邏輯驅動器在進化步驟時，該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片經由將全部Mn求總和以計算累積值(MN)，其中n係：(A)假如沒有巨大事件發生，n係從1至n；(B)從R+1至n時，假如巨大事件發生位在Rth事件(ER)且從R+1至最後n時在一從R+1至n時，該R係為正整數，該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片比較MN與Mc，假如MN係等於或大於Mc時，則進行上述之重新配置路徑步驟(6a)，假如MN係小於Mc時，則邏輯驅動器位在一進化狀態SEn (IUEn, LEn, CPMEn, DIMEn)，其中L、CPM狀態在事件En-1之後不會改變，也就是LEn狀態與Ln-1狀態相同、CPMEn狀態與CPMn-1狀態相同，而DIMEn係DIMRn，該進化狀態SEn (IUEn, LEn, CPMEn, DIMEn)在進化事件En之後可被定義成該邏輯驅動器的最後狀態Sn (IUn, Ln, CPMn, DIMn)。
對於(n+1)th事件En+1，該步驟(1)至步驟(6a)或(6b)可被重覆執行。
該邏輯驅動器更可包括濃縮或簡化(condense or concise)的程序及學習程序
I. 濃縮或簡化(condense or concise)的程序
(A) DIM重新配置：(1)邏輯驅動器(該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片)之外的機器/系統檢查DIMn找到相同一致的記憶，然後保留所有相同記憶中的一個記憶，刪除所有其他相同的邏輯(CPMs)；及/或(2) 邏輯驅動器(該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片)之外的機器/系統檢查DIMn找到相似的記憶 (其差異程度為x%，例如差異等於或小於2%、3%、5%或10%)，及保留在邏輯驅動器內HBM IC晶片之SRAM或DRAM單元內所有相同記憶中的其中之一個或二個記憶，或保留在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內所有相同記憶中的其中之一個或二個記憶，以及儲存全部其它相似記憶在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內或是儲存全部其它相似記憶在邏輯驅動器之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片中的SRAM或DRAM單元內。另外，全部相似記憶中的一代表性記憶(資料或資訊)可被產生及保留在邏輯驅動器內HBM IC晶片中SRAM或RAM單元內及在邏輯驅動器內NVM IC晶片中NAND快閃記憶體單元內，及儲存所有相似記憶在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內或是儲存全部其它相似記憶在邏輯驅動器之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片中的SRAM或DRAM單元內。
(B)邏輯重新配置：(1)邏輯驅動器(該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片)之外的機器/系統檢查用於相對應邏輯功能CPMn中找到相同一致的邏輯(CPMs)，然後保留所有相同邏輯(CPMs)中的一個邏輯(CPM)，刪除所有其他相同的邏輯(CPMs)；及/或(2) 邏輯驅動器(該邏輯驅動器的FPGA IC晶片或其它控制、運算或計算IC晶片)之外的機器/系統檢查用於相對應邏輯功能CPMn中找到相似的邏輯(CPMs) (其差異程度為x%，例如差異等於或小於2%、3%、5%或10%)，及保留在邏輯驅動器內HBM IC晶片之SRAM或DRAM單元內所有相同邏輯(CPMs)中的其中之一個或二個邏輯(CPM)，或保留在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內所有相同邏輯(CPMs)中的其中之一個或二個邏輯(CPM)，以及儲存全部其它相似邏輯(CPMs)在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內或是儲存全部其它相似邏輯(CPMs)在邏輯驅動器之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片中的SRAM或DRAM單元內。另外，全部相似邏輯(CPMs)中的一代表性邏輯(CPM)(在CPM中用於相對應代表性邏輯的資料或資訊)可被產生及保留在邏輯驅動器內HBM IC晶片中SRAM或RAM單元內及在邏輯驅動器內NVM IC晶片中NAND快閃記憶體單元內，及儲存所有相似邏輯(CPMs)在邏輯驅動器內NVM IC晶片之NAND快閃記憶體單元內或是儲存全部其它相似邏輯(CPMs)在邏輯驅動器之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片中的SRAM或DRAM單元內。
II. 學習程序
根據Sn (IUn, Ln, CPMn, DIMn)，執行一對數而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元IUs、邏輯Ls、CPMs及DIMs，並且經由儲存在一遠端記憶體儲存裝置以忘記沒有用的、非重大的或非重要的整體單元IUs、邏輯Ls、CPMs或DIMs，遠端記憶體儲存裝置例如是在邏輯驅動器中NVM IC晶片內的NAND快閃記憶體或是邏輯驅動器之外的記憶體儲存裝置中。選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元IUs、邏輯Ls、CPMs及/或DIMs之使用頻率，例如假設邏輯閘的一邏輯功能沒有高頻率的使用下，該邏輯閘可被使用在另一不同的功能上。另一例子為，在學習SLn (IULn, LLn, CPMLn, DIMLn)之後，可使用貝氏推理之演算法產生邏輯驅動器的一個新狀態。
邏輯驅動器的彈性及整體性可使用在機器學習及人工智慧上的應用中。
本發明另一範例提供一在多晶片封裝中的標準商業化記憶體驅動器、封裝或封裝驅動器、裝置、模組、硬碟、硬碟驅動器、固態硬碟或固態硬碟驅動器(以下簡稱驅動器)，包括複數標準商業化非揮發性記憶體IC晶片用於資料儲存。即使驅動器的電源關閉時，儲存在標準商業化非揮發性記憶體晶片驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一祼晶型式或一封裝型式的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括裸晶型式的或封裝型式的NVRAMIC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、可變電阻式隨機存取記憶體(RRAM)、相變化記憶體(Phase-change RAM (PRAM))，標準商業化記憶體驅動器由FOIT構成，其中係以上述段落所述之說明中，使用在形成標準商業化邏輯驅動器中同樣或相似的複數FOIT製程製成，FOIT的流程步驟如下：(1)提供非揮發性記憶體IC晶片，例如複數標準商業化NAND快閃IC 晶片、一具有FOISD的暫時性基板(TS)，然後覆晶封裝或接合IC 晶片在暫時性基板(TS)上；(2)每一NAND快閃晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於40nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32、64個NAND記憶單元的堆疊層。每一NAND快閃晶片被封裝在記憶體驅動器內，其可包括微銅柱或凸塊設置在複數晶片的上表面，微銅柱或凸塊的上表面具有一水平面位在複數晶片中位於最頂層的絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，複數晶片以覆晶方式封裝或接合在暫時性基板(TS)上，其中具有複數電晶體的晶片的表面或一側朝下；(2) 如果存在可通過以下方法，例如旋塗，網版印刷，滴注或晶圓或面板型式中的壓模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面及TPVs的上表面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至IC 晶片的所有背面的上表面及TPVs的上表面全部被曝露；(3)經由晶圓或面板製程形成一BISD在平坦化應用材料、樹脂或化合物上，及TPVs曝露的上表面；(4)形成銅接墊、複數金屬接墊、柱或凸塊在BISD上；(5)形成銅接墊、複數金屬接墊、柱或凸塊或焊錫凸塊在FOISD的金屬栓塞接點上或下方；(6)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物) 填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的商業化標準記憶體驅動器，商業化標準記憶體驅動器包括複數商業化標準非揮發性記憶體IC晶片，而商業化標準非揮發性記憶體IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，即使驅動器的電源關閉時，儲存在商業化標準非揮發性記憶體驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一祼晶類型或一封裝類型的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括一祼晶類型或一封裝類型的非揮發性NVRAM複數IC 晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、電阻式隨機存取記憶體(Resistive RAM (RRAM))、相變化記憶體(Phase-change RAM (PRAM))，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯驅動器的相同或相似揭露，在非揮發性記憶體IC晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯驅動器中的說明(揭露)相同或相似，複數商業化標準NAND快閃IC 晶片可使用不同於專用控制晶片、專用I/O晶片或在相同記憶體驅動器內的專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，複數商業化標準NAND快閃IC 晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯驅動器的揭露及說明，商業化標準記憶體驅動器包括專用控制晶片、專用I/O晶片或經由FOIT所構成的專用控制晶片及專用I/O晶片，使用在形成邏輯驅動器中同樣或相似的複數FOIT製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊非揮發性(例如NAND快閃)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVs及/或BISD的單層封裝非揮發性記憶體驅動器用於標準類型(具有標準尺寸)之堆疊的非揮發性記憶體驅動器，例如，單層封裝非揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝非揮發性記憶體驅動器的直徑(尺寸)或形狀，例如單層封裝非揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝非揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。堆疊的複數非揮發性記憶體晶片驅動器包括例如是2、5、6、7、8或大於8個單層封裝非揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，單層封裝非揮發性記憶體驅動器包括TPVs及/或BISD用於堆疊封裝的目的，這些製程步驟用於形成TPVs及/或BISD，上述段落中揭露及說明TPVs及/或BISD的部分可用於堆疊的邏輯驅動器，而使用TPVs及/或BISD堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯驅動器之揭露及說明。
本發明另一範例提供在多晶片封裝內的標準商業化記憶體驅動器，其包括複數標準商業化揮發性IC晶片用於資料儲存，其中多晶片封裝包括祼晶型式或封裝型式的複數DRAM IC晶片，標準商業化DRAM記憶體驅動器係由FOIT形成，可使用上述段落揭露及說明利用相同或相似的FOIT封裝製程形成邏輯驅動器步驟，其流程步驟如下：(1)提供標準商業化DRAM  晶片及一具有FOISD的暫時性基板(TS)，然後覆晶封裝或接合IC 晶片在暫時性基板(TS)上，每一DRAM IC晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，DRAM IC晶片可使用先進DRAM IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，所有的複數DRAM IC晶片被封裝在記憶體驅動器內，其可包括微銅柱或凸塊設置在複數晶片的上表面，微銅柱或凸塊的上表面具有一水平面位在複數晶片中位於最頂層的絕緣介電層之上表面的水平面之上，其高度例如是介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或大於或等於30µm、20µm、15µm、5µm或3µm，複數晶片以覆晶方式封裝或接合至暫時性基板(TS)上，其中具有複數電晶體的晶片的表面或一側朝下；(2)可通過以下方法，例如旋塗，網版印刷，滴注或晶圓或面板型式中的壓模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片的背面及TPVs的上表面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至全部複數晶片的所有背面的表面及全部TPVs的上表面全部被曝露；(3)經由晶圓或面板製程形成一BISD在平坦化應用材料、樹脂或化合物上，及TPVs曝露的上表面；(4)形成銅接墊、複數金屬接墊、柱或凸塊在BISD上；(5)形成銅接墊、複數金屬接墊、柱或凸塊或焊錫凸塊在FOISD的金屬栓塞接點上或下方；(6)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物) 填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的商業化標準記憶體驅動器，商業化標準記憶體驅動器包括複數商業化標準複數揮發性IC晶片，而商業化標準複數揮發性IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，複數揮發性IC晶片包括一祼晶類型或一DRAM封裝類型，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於記憶體驅動器的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯驅動器的相同或相似揭露，在複數DRAM IC晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯驅動器中的說明(揭露)相同或相似，商業化標準複數DRAM IC晶片可使用不同於專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，商業化標準複數DRAM IC晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯驅動器的揭露及說明，商業化標準記憶體驅動器可使用在形成邏輯驅動器中同樣或相似的製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊揮發性(例如DRAM IC晶片)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVs及/或BISD的複數單層封裝揮發性記憶體驅動器用於標準類型(具有標準尺寸)之堆疊的複數非揮發性記憶體晶片驅動器，例如，複數單層封裝揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定複數單層封裝揮發性記憶體驅動器的直徑(尺寸)或形狀，例如複數單層封裝揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，複數單層封裝揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。堆疊的揮發性記憶體驅動器包括例如是2、5、6、7、8或大於8個複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，複數單層封裝揮發性記憶體驅動器包括TPVs及/或BISD用於堆疊封裝的目的，這些製程步驟用於形成TPVs及/或BISD，上述段落中揭露及說明TPVs及/或BISD的部分可用於堆疊的邏輯驅動器，而使用TPVs及/或BISD堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯驅動器之揭露及說明。
本發明另一範例提供堆疊邏輯運算及揮發性記憶體(例如是DRAM)驅動器，其包括複數單層封裝邏輯驅動器及複數單層封裝揮發性記憶體驅動器，如上述揭露及說明，每一單層封裝邏輯驅動器及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，每一單層封裝邏輯驅動器及每一單層封裝揮發性記憶體驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面的腳位，及相同的標準的複數金屬接墊、柱或凸塊在下表面的腳位，如上述揭露及說明，堆疊的邏輯運算及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝邏輯驅動器或複數揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝邏輯驅動器位在底部及全部的單層封裝揮發性記憶體驅動器位在頂部，或(b)單層封裝邏輯驅動器及單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯驅動器；(ii)單層封裝揮發性記憶體驅動器；(iii)單層封裝邏輯驅動器；(iv)單層封裝揮發性記憶體等等，單層封裝邏輯驅動器及單層封裝揮發性記憶體驅動器用於堆疊的複數邏輯驅動器及揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述段落揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述段落之揭露及說明。
本發明另一範例提供堆疊的非揮發性晶片(例如NAND快閃)及揮發性(例如DRAM)記憶體驅動器包括單層封裝非揮發性晶片驅動器及單層封裝揮發性記憶體驅動器，每一單層封裝非揮發性晶片驅動器及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述段落揭露與說明，每一單層封裝揮發性記憶體驅動器及每一單層封裝非揮發性晶片驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面及下表面的腳位，如上述揭露及說明，堆疊的非揮發性晶片及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝的非揮發性記憶體晶片或單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝揮發性記憶體驅動器位在底部及全部的複數單層封裝的非揮發性記憶體晶片位在頂部，或(b)全部複數單層封裝的非揮發性記憶體晶片位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部；(c)單層封裝的非揮發性記憶體晶片及單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i) 單層封裝揮發性記憶體驅動器；(ii)單層封裝的非揮發性記憶體晶片；(iii)單層封裝揮發性記憶體驅動器；(iv) 單層封裝 非揮發性記憶體晶片等等，單層封裝非揮發性晶片驅動器及單層封裝揮發性記憶體驅動器用於堆疊的非揮發性晶片及揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明。
本發明另一範例提供堆疊的邏輯非揮發性晶片(例如NAND快閃)記憶體及揮發性(例如DRAM)記憶體驅動器包括單層封裝邏輯驅動器、複數單層封裝的非揮發性記憶體晶片及複數單層封裝揮發性記憶體驅動器，每一單層封裝邏輯驅動器、每一單層封裝的非揮發性記憶體晶片及每一單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述揭露與說明，每一單層封裝邏輯驅動器、每一單層封裝的非揮發性記憶體晶片及每一單層封裝揮發性記憶體驅動器驅動器可具有相同標準型式或具有標準形狀及尺寸，以及可具有相同的標準的複數金屬接墊、柱或凸塊在上表面及下表面的腳位，如上述揭露及說明，堆疊的邏輯非揮發性晶片(快閃)記憶體及揮發性(DRAM)記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝邏輯驅動器、單層封裝非揮發性晶片記憶體驅動器或單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯驅動器記憶體所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序例如是：(a)全部的單層封裝邏輯驅動器位在底部、全部單層封裝揮發性記憶體驅動器位在中間位置及全部的複數單層封裝的非揮發性記憶體晶片位在頂部，或(b)單層封裝邏輯驅動器、單層封裝揮發性記憶體驅動器及複數單層封裝的非揮發性記憶體晶片依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯驅動器； (ii) 單層封裝揮發性記憶體驅動器；(iii)單層封裝的非揮發性記憶體晶片；(iv) 單層封裝邏輯驅動器；(v)單層封裝揮發性記憶體；(vi)單層封裝的非揮發性記憶體晶片等等，單層封裝邏輯驅動器、單層封裝揮發性記憶體驅動器及單層封裝揮發性記憶體驅動器用於堆疊的邏輯運算非揮發性晶片記憶體及複數揮發性記憶體驅動器，每一邏輯驅動器及發性記憶體驅動器包括用於封裝為目的TPVs及(或)BISD，形成TPVs及(或)BISD的製程步驟，如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明，而使用TPVs及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯驅動器中的段落之揭露及相關說明。
本發明另一方面提供具有邏輯驅動器的系統、硬體、電子裝置、電腦、處理器、行動電話、通訊設備、及(或)機械人、非揮發性(例如NAND快閃)記憶體驅動器、及(或)揮發性(例如DRAM)記憶體驅動器，邏輯驅動器可為單層封裝邏輯驅動器或堆疊的邏輯驅動器，如上述揭露及說明，非揮發性快閃記憶體驅動器可以是單層封裝非揮發性147或堆疊的非揮發性快閃記憶體驅動器，如上述揭露及說明，及揮發性DRAM記憶體驅動器可以是單層封裝DRAM記憶體驅動器或堆疊的揮發性DRAM記憶體驅動器，如上述揭露及說明，邏輯驅動器、非揮發性快閃記憶體驅動器、及(或)揮發性DRAM記憶體驅動器以堆疊封裝方式設置在PCB基板、BGA基板、軟性電路軟板或陶瓷電路基板上。
本發明另一方提供包括單層封裝邏輯驅動器及單層封裝記憶體驅動器的堆疊式封裝或裝置，單層封裝邏輯驅動器如上述揭露及說明，及其包括一或複數FPGA晶片或DPIICs、DPICSRAMs、專用控制晶片、專用I/O晶片、及(或)專用控制晶片及專用I/O晶片，單層封裝邏輯驅動器可更包括一或複數處理IC 晶片及計算IC晶片，例如是一或複數CPU晶片、GPU晶片、DSP晶片及(或)TPU晶片，單層封裝記憶體驅動器如上述揭露及說明，及其包括一或複數高速、高頻寬及緩存SRAM晶片、一或複數高速、高頻寬的HBM DRAM IC晶片、或一或複數NVM晶片用於高速平行處理運算及(或)計算，一或複數高速、高頻寬的NVMs可包括MRAM、RRAM或PRAM，上述揭露及說明的單層封裝邏輯驅動器可使用具有FOISD的暫時性基板、TPVs、金屬栓塞接點及金屬接墊、位在金屬栓塞上或下方的金屬柱或凸塊形成(或構成)。
為了與單層封裝記憶體驅動器的記憶體晶片進行高速、高頻寬的通訊，該單層封裝記憶體驅動器包括堆疊金屬栓塞結構，其中堆疊金屬栓塞結構(在FOISD內)係直接地垂直形成在金屬栓塞接點上或上方，在FOISD上或上方的微銅接墊、金屬柱或凸塊及形成在直接地垂直形成在堆疊金屬栓塞上或上方。複數堆疊金屬栓塞結構中的每一個金屬栓塞可用於高速位元資料傳輸及寬的位元頻寬匯流排(bus)，該堆疊金屬栓塞結構從上到下形成：
(1)在FOISD上的微銅接墊、柱或凸塊；(2)經由堆疊金屬栓塞而成的堆疊的金屬栓塞及FOISD的複數金屬層；(3)金屬栓塞接點；及(4)在金屬栓塞接點上或下方的銅接墊、柱或凸塊，在IC 晶片上的微銅金屬/焊錫金屬柱或凸塊接著使用覆晶方式封裝或接合在堆疊結構的微銅接墊、柱或凸塊(在FOISD上)上，每一IC 晶片的堆疊結構的數量(即每一邏輯IC晶片及每一高速、高頻寬記憶體晶片之間的資料位元頻寬)係等於或大於64、128、256、512、1024、2048、4096、8K或16K用於高速、高頻寬平行處理運算及(或)計算。相似地，複數堆疊金屬栓塞結構形成在單層封裝記憶體驅動器內，單層封裝邏輯驅動器以覆晶組裝或封裝在單層封裝記憶體晶片，其在邏輯驅動器內的IC 晶片，其IC 晶片中具有電晶體的表面之一側朝下，及在記憶體驅動器內的IC 晶片，其IC 晶片中具有電晶體的表面之一側朝上，因此，在FPGA、CPU、GPU、DSP及(或)TPU晶片上的一微銅/焊錫金屬柱或凸塊可短距離的連接或耦接至在記憶體晶片上的微銅/焊錫金屬柱或凸塊，例如DRAM、SRAM或NVM，通過：(1)在邏輯驅動器內之FOISD的微銅接墊、柱或凸塊；(2)經由堆疊金屬栓塞的堆疊的複數金屬栓塞及在邏輯驅動器內的FOISD上的複數金屬層；(3)邏輯驅動器的FOISD的金屬栓塞接點；及(4)在邏輯驅動器內的FOISD的金屬栓塞接點上或下方的銅接墊、柱或凸塊；(5)在記憶體驅動器的FOISD的金屬栓塞接點上及上方的銅接墊、柱或凸塊；(6)記憶體驅動器的FOISD的金屬栓塞接點；(7)經由堆疊金屬栓塞的堆疊的複數金屬栓塞及記憶體驅動器內的FOISD的複數金屬層；(8)記憶體驅動器內的FOISD的微銅接墊、柱或凸塊，TPVs及(或)BISDs對於單層封裝邏輯驅動器及單層封裝記憶體驅動器而言，堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯驅動器的背面，在邏輯驅動器中具有複數電晶體的IC 晶片的一側朝下)及下側(單層封裝記憶體驅動器的背面，在記憶體驅動器中具有複數電晶體的IC 晶片的一側朝上)進行通訊、連接或耦接至複數外部電路，或者，TPVs及(或)BISDs對於單層封裝邏輯驅動器是可省略，及堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及記憶體驅動器或裝置的背面(單層封裝記憶體驅動器的背面，在記憶體驅動器內具有電晶體的IC 晶片朝上)，通過記憶體驅動器的TPVs及(或)BISD進行通訊、連接或耦接至複數外部電路，或者，TPVs及(或)BISD對於單層封裝記憶體驅動器是可省略，堆疊的邏輯驅動器及記憶體驅動器或裝置可從堆疊的邏輯驅動器及記憶體驅動器或裝置的上側(單層封裝邏輯驅動器的背面，在邏輯驅動器內且具有電晶體的IC 晶片朝上)通過在邏輯驅動器內的BISD及(或)TPVs進行通訊、連接或耦接至複數外部電路或元件。
在邏輯驅動器及記憶體驅動器或裝置的所有替代的方案中，單層封裝邏輯驅動器可包括一或複數處理IC 晶片及計算IC晶片及單層封裝記憶體驅動器，其中單層封裝記憶體驅動器可包括一或複數高速、高頻寬緩存SRAM晶片、高速、高頻寬(HBM)DRAM IC晶片或高速、高頻寬NVM晶片(例如，MRAM、RRAM或PRAM)可高速平行處理及(或)計算，例如，單層封裝邏輯驅動器可包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬緩存SRAM晶片、高速、高頻寬(HBM)DRAM IC晶片或高速、高頻寬NVM晶片，一GPU晶片與SRAM、DRAM或NVM晶片(其中之一)之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K，舉另一個例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬緩存SRAM晶片、高速、高頻寬(HBM)DRAM IC晶片或高速、高頻寬NVM晶片，一TPU晶片與SRAM、DRAM或NVM晶片(其中之一)之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K。
邏輯運算、處理及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及一高速、高頻寬SRAM、高速、高頻寬(HBM)DRAM或高速、高頻寬NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的堆疊結構，其通訊或連接方式係與同一晶片內的複數內部電路相同或相似，或者，一邏輯運算、處理及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及一高速、高頻寬之SRAM、高速、高頻寬(HBM)DRAM或高速、高頻寬NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的複數堆疊結構，其係使用小型I/O驅動器及(或)接收器，小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間或0.01pF與2pF之間，或是小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.01 pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路使用在邏輯驅動器及記憶體堆疊驅動器內的高速、高頻寬邏輯驅動器及記憶體晶片之間的通訊，其包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.01 pF與10pF之間、0.05 pF與5pF之間、0.01 pF與2pF之間，或小於10pF、5 pF、3 pF、2 pF、1 pF、0.5 pF或0.1 pF。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
圖式揭示本發明之說明性應用電路、晶片結構及封裝結構。其並未闡述所有應用電路、晶片結構及封裝結構。可另外或替代使用其他應用電路、晶片結構及封裝結構。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些應用電路而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
靜態隨機存取記憶體(Static Random-Access Memory (SRAM))單元之說明
(1)第一型之SRAM單元(6T SRAM單元
第1A圖係為根據本申請案之實施例所繪示之6T SRAM單元之電路圖。請參見第1A圖，第一型之記憶單元(SRAM)398 (亦即為6T SRAM單元)係具有一記憶體單元446，包括四個資料鎖存電晶體447及448，亦即為兩對之P型金屬氧化物半導體(metal-oxide-semiconductor (MOS))電晶體447及N型MOS電晶體448，在每一對之P型MOS電晶體447及N型MOS電晶體448中，其汲極係相互耦接，其閘極係相互耦接，而其源極係分別耦接至電源端(Vcc)及接地端(Vss)。位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out1。位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out2。
請參見第1A圖，第一型之記憶單元(SRAM)398還包括二開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其中第一開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，而其中第二開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線453，其通道之另一端係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。在位元線452上的邏輯值係相反於在位元線453上的邏輯值。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過該第一開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。再者，位元線453可透過該第二開關(電晶體)449之通道連接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線453上的邏輯值可以載入於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；位在位元線453上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
(2)第二型之SRAM單元(5T SRAM單元)
第1B圖係為根據本申請案之實施例所繪示之5T SRAM單元之電路圖。請參見第1B圖，第二型之記憶單元(SRAM)398 (亦即為5T SRAM單元)係具有如第1A圖所繪示之記憶體單元446。第二型之記憶單元(SRAM)398還包括一開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；相反於位在位元線452上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
通過/不通開關之說明
(1)第一型通過/不通開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關之電路圖。請參見第2A圖，第一型通過/不通過開關258包括相互並聯配置的N型MOS電晶體222及P型MOS電晶體223。第一型通過/不通過開關258之每一N型MOS電晶體222及P型MOS電晶體223之通道的一端係耦接至節點N21，而另一端係耦接至節點N22。因此，第一型通過/不通過開關258可以開啟或切斷節點N21及節點N22之間的連接。第一型通過/不通過開關258之P型MOS電晶體223之閘極係耦接至節點SC-1，第一型通過/不通過開關258之N型MOS電晶體222之閘極係耦接至節點SC-2。
(2)第二型通過/不通過開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第2B圖，第二型通過/不通過開關258包括N型MOS電晶體222及P型MOS電晶體223，相同於如第2A圖所繪示之第一型通過/不通過開關258之N型MOS電晶體222及P型MOS電晶體223。第二型通過/不通過開關258包括一反相器533，其輸入耦接於N型MOS電晶體222之閘極及節點SC-3，其輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(3)第三型通過/不通過開關
第2C圖係為根據本申請案之實施例所繪示之第三型通過/不通過開關之電路圖。請參見第2C圖，第三型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。節點N21可以耦接至第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至節點N22。
請參見第2C圖，多級三態緩衝器292還包括一開關機制，以致能或禁能多級三態緩衝器292，其中該開關機制包括：(1) P型MOS電晶體295，其源極係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極；(2) 控制N型MOS電晶體296，其源極係耦接至接地端(Vss)，而其汲極係耦接至第一級及第二級之N型MOS電晶體294的源極；以及(3)反相器297，其輸入耦接控制N型MOS電晶體296之閘極及節點SC-4，其輸出耦接控制P型MOS電晶體295之閘極，反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2C圖，當邏輯值“1”耦接至節點SC-4時，會開啟多級三態緩衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-4時，會關閉多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。
(4)第四型通過/不通過開關
第2D圖係為根據本申請案之實施例所繪示之第四型通過/不通過開關之電路圖。請參見第2D圖，第四型通過/不通過開關258可以是多級三態緩衝器或是開關緩衝器，其係類似如第2C圖所繪示之多級三態緩衝器292。針對繪示於第2C圖及第2D圖中的相同標號所指示的元件，繪示於第2D圖中的該元件可以參考該元件於第2C圖中的說明。第2C圖與第2D圖所繪示之電路之間的不同點係如下所述：請參見第2D圖，控制P型MOS電晶體295之汲極係耦接至第二級(即是輸出級)之P型MOS電晶體293的源極，但是並未耦接至第一級之P型MOS電晶體293的源極；第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及控制P型MOS電晶體295之源極。控制N型MOS電晶體296之汲極係耦接至第二級(即是輸出級)之N型MOS電晶體294的源極，但是並未耦接至第一級之N型MOS電晶體294的源極；第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及控制N型MOS電晶體296之源極。
(5)第五型通過/不通過開關
第2E圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關之電路圖。針對繪示於第2C圖及第2E圖中的相同標號所指示的元件，繪示於第2E圖中的該元件可以參考該元件於第2C圖中的說明。請參見第2E圖，第五型通過/不通過開關258可以包括一對的如第2C圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N21。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N22。針對位在左側之多級三態緩衝器292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘極及節點SC-4，其反相器297之輸出耦接其控制P型MOS電晶體295之閘極，其反相器297適於將其輸入反向而形成其輸出。針對位在右側之多級三態緩衝器292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘極及節點SC-6，其反相器297之輸出耦接其控制P型MOS電晶體295之閘極，其反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第2E圖，當邏輯值“1”耦接至節點SC-5時，會開啟位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“1”耦接至節點SC-6時，會開啟位在右側之多級三態緩衝器292，則訊號可以從節點N22傳送至節點N21。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。當一邏輯值”1”耦接至節點SC-5而開啟左邊的一個該對三態緩衝器292，及一邏輯值”1”耦接至節點SC-6以開啟右邊的一個該對三態緩衝器292，信號傳輸可從節點N21至節點N22，以及從節點N22至節點N21的任一方向上發生。
(6)第六型通過/不通過開關
第2F圖係為根據本申請案之實施例所繪示之第六型通過/不通過開關之電路圖。第六型通過/不通過開關258可以包括一對的多級三態緩衝器或是開關緩衝器，類似於如第2E圖所繪示之一對的多級三態緩衝器292。針對繪示於第2E圖及第2F圖中的相同標號所指示的元件，繪示於第2F圖中的該元件可以參考該元件於第2E圖中的說明。第2E圖與第2F圖所繪示之電路之間的不同點係如下所述：請參見第2F圖，針對每一多級三態緩衝器292，其控制P型MOS電晶體295之汲極係耦接至其第二級之P型MOS電晶體293的源極，但是並未耦接至其第一級之P型MOS電晶體293的源極；其第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及其控制P型MOS電晶體295之源極。針對每一多級三態緩衝器292，其控制N型MOS電晶體296之汲極係耦接至其第二級之N型MOS電晶體294的源極，但是並未耦接至其第一級之N型MOS電晶體294的源極；其第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及其控制N型MOS電晶體296之源極。
由通過/不通過開關所組成之交叉點開關之說明
(1)第一型交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不通過開關之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。第一型至第六型通過/不通過開關之任一型均可應用在第3A圖所繪示之通過/不通過開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第一個耦接至接點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接點N24之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
(2)第二型交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，四個通過/不通過開關258可組成第二型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2F圖所繪示之第一型至第六型通過/不通過開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第二型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，第一型至第六型通過/不通過開關之任一型均可應用在第3B圖所繪示之通過/不通過開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第二型交叉點開關379之中心節點。舉例而言，第二型交叉點開關379之接點N23適於透過其左側及上側的通過/不通過開關258耦接至接點N24、透過其左側及右側的通過/不通過開關258耦接至接點N25、以及/或者透過其左側及下側的通過/不通過開關258耦接至接點N26。
多功器(multiplexer(MUXER))之說明
(1)第一型多功器
第4A圖係為根據本申請案之實施例所繪示之第一型多功器之電路圖。請參見第4A圖，第一型多工器211具有並聯設置的第一組輸入及並聯設置的第二組輸入，且可根據其第二組輸入之組合從其第一組輸入中選擇其一作為其輸出。舉例而言，第一型多工器211可以具有並聯設置的16個輸入D0-D15作為第一組輸入，及並聯設置的4個輸入A0-A3作為第二組輸入。第一型多工器211可根據其第二組之4個輸入A0-A3之組合從其第一組之16個輸入D0-D15中選擇其一作為其輸出Dout。
請參見第4A圖，第一型多工器211可以包括逐級耦接的多級三態緩衝器，例如為四級的三態緩衝器215、216、217及218。第一型多工器211可以具有八對共16個平行設置的三態緩衝器215設在第一級，其每一個的第一輸入係耦接至第一組之16個輸入D0-D15之其中之一，其每一個的第二輸入係與第二組之輸入A3有關。在第一級中八對共16個三態緩衝器215之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器219，其輸入係耦接至第二組之輸入A3，反相器219適於將其輸入反向而形成其輸出。在第一級中每一對三態緩衝器215之其中一個可以根據耦接至反相器219之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中每一對三態緩衝器215之其中另一個可以根據耦接至反相器219之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之每一對三態緩衝器215中其輸出係相互耦接。舉例而言，在第一級中最上面一對的三態緩衝器215中的上面一個其第一輸入係耦接至第一組之輸入D0，而其第二輸入係耦接至反相器219之輸出；在第一級中最上面一對的三態緩衝器215中的下面一個其第一輸入係耦接至第一組之輸入D1，而其第二輸入係耦接至反相器219之輸入。在第一級中最上面一對的三態緩衝器215中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中最上面一對的三態緩衝器215中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第一級中八對的三態緩衝器215之每一對係根據分別耦接至反相器219之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器216之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有四對共8個平行設置的三態緩衝器216設在第二級，其每一個的第一輸入係耦接至在第一級之三態緩衝器215其中一對之輸出，其每一個的第二輸入係與第二組之輸入A2有關。在第二級中四對共8個三態緩衝器216之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器220，其輸入係耦接至第二組之輸入A2，反相器220適於將其輸入反向而形成其輸出。在第二級中每一對三態緩衝器216之其中一個可以根據耦接至反相器220之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中每一對三態緩衝器216之其中另一個可以根據耦接至反相器220之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之每一對三態緩衝器216中其輸出係相互耦接。舉例而言，在第二級中最上面一對的三態緩衝器216中的上面一個其第一輸入係耦接至在第一級中最上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸出；在第二級中最上面一對的三態緩衝器216中的下面一個其第一輸入係耦接至在第一級中次上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸入。在第二級中最上面一對的三態緩衝器216中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中最上面一對的三態緩衝器216中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第二級中四對的三態緩衝器216之每一對係根據分別耦接至反相器220之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第三級三態緩衝器217之其中一個之第一輸入。
請參見第4A圖，第一型多工器211可以具有兩對共4個平行設置的三態緩衝器217設在第三級，其每一個的第一輸入係耦接至在第二級之三態緩衝器216其中一對之輸出，其每一個的第二輸入係與第二組之輸入A1有關。在第三級中兩對共4個三態緩衝器21之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第三級中每一對三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中每一對三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第三級之每一對三態緩衝器217中其輸出係相互耦接。舉例而言，在第三級中上面一對的三態緩衝器217中的上面一個其第一輸入係耦接至在第二級中最上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸出；在第三級中上面一對的三態緩衝器217中的下面一個其第一輸入係耦接至在第二級中次上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸入。在第三級中上面一對的三態緩衝器217中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中上面一對的三態緩衝器217中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第三級中兩對的三態緩衝器217之每一對係根據分別耦接至反相器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第四級三態緩衝器218之第一輸入。
請參見第4A圖，第一型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第四級(即輸出級)，其每一個的第一輸入係耦接至在第三級之三態緩衝器217其中一對之輸出，其每一個的第二輸入係與第二組之輸入A0有關。在第四級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第四級中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第四級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。舉例而言，在第四級(即輸出級)中該對三態緩衝器218中的上面一個其第一輸入係耦接至在第三級中上面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸出；在第四級(即輸出級)中該對三態緩衝器218中的下面一個其第一輸入係耦接至在第三級中下面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸入。在第四級(即輸出級)中該對的三態緩衝器218中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對的三態緩衝器218中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第四級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，作為第一型多工器211之輸出Dout。
第4B圖係為根據本申請案之實施例所繪示之第一型多功器之三態緩衝器之電路圖。請參見第4A圖及第4B圖，每一該些三態緩衝器215、216、217及218可以包括(1)一P型MOS電晶體231，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；(2)一N型MOS電晶體232，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；以及(3)一反相器233，其輸入係耦接至N型MOS電晶體232之閘極且位在所述每一該些三態緩衝器215、216、217及218之第二輸入，反相器233適於將其輸入反向而形成其輸出，反相器233之輸出係耦接至P型MOS電晶體231之閘極。針對每一該些三態緩衝器215、216、217及218，當其反相器233之輸入的邏輯值係為“1”時，其P型及N型MOS電晶體231及232均切換為開啟的狀態，使其第一輸入可以經由其P型及N型MOS電晶體231及232之通道傳送至其輸出；當其反相器233之輸入的邏輯值係為“0”時，其P型及N型MOS電晶體231及232均切換為關閉的狀態，此時P型及N型MOS電晶體231及232並不會形成通道，使其第一輸入並不會傳送至其輸出。在第一級中每對的兩個三態緩衝器215其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A3有關的反相器219之輸出及輸入。在第二級中每對的兩個三態緩衝器216其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A2有關的反相器220之輸出及輸入。在第三級中每對的兩個三態緩衝器217其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A1有關的反相器207之輸出及輸入。在第四級(即輸出級)中該對的兩個三態緩衝器218其分別的兩個反相器233之分別的兩個輸入係分別地耦接至與第二組之輸入A0有關的反相器208之輸出及輸入。
據此，第一型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(2)第二型多功器
第4C圖係為根據本申請案之實施例所繪示之第二型多功器之電路圖。請參見第4C圖，第二型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級(即輸出級))中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第4A圖、第4B圖及第4C圖中的相同標號所指示的元件，繪示於第4C圖中的該元件可以參考該元件於第2C圖、第4A圖或第4B圖中的說明。據此，請參見第4C圖，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
據此，第二型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(3)第三型多功器
第4D圖係為根據本申請案之實施例所繪示之第三型多功器之電路圖。請參見第4D圖，第三型多工器211係類似如第4A圖及第4B圖所描述之第一型多工器211，但是還增設如第2D圖所描述之第四型通過/不通過開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級或輸出級)中該對的兩個三態緩衝器218之輸出。針對繪示於第2C圖、第2D圖、第4A圖、第4B圖、第4C圖及第4D圖中的相同標號所指示的元件，繪示於第4D圖中的該元件可以參考該元件於第2C圖、第2D圖、第4A圖、第4B圖或第4C圖中的說明。據此，請參見第4D圖，第四型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第三型多工器211之輸出Dout。
據此，第三型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
此外，第一型、第二型或第三型多工器211之第一組之平行設置的輸入其數目係為2的n次方個，而第二組之平行設置的輸入其數目係為n個，該數目n可以是任何大於或等於2的整數，例如為介於2至64之間。第4E圖係為根據本申請案之實施例所繪示之多功器之電路圖。在本實施例中，請參見第4E圖，如第4A圖、第4C圖或第4D圖所描述之第一型、第二型或第三型多工器211可以修改為具有8個的第二組之輸入A0-A7及256個(亦即為2的8次方個)的第一組之輸入D0-D255(亦即為第二組之輸入A0-A7的所有組合所對應之結果值或編程碼)。第一型、第二型或第三型多工器211可以包括八級逐級耦接的三態緩衝器或是開關緩衝器，其每一個具有如第4B圖所繪示之架構。在第一級中平行設置的三態緩衝器或是開關緩衝器之數目可以是256個，其每一個的第一輸入可以耦接至多工器211之第一組之256個輸入D0-D255之其中之一，且根據與多工器211之第二組之輸入A7有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第二級至第七級中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至該每一個之前一級的三態緩衝器或是開關緩衝器之輸出，且根據分別與多工器211之第二組之輸入A6-A1其中之一有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第八級(即輸出級)中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至第七級的三態緩衝器或是開關緩衝器之輸出，且根據與多工器211之第二組之輸入A0有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。此外，如第4C圖或第4D圖所描述之通過/不通過開關292可以增設於其中，亦即將其輸入耦接至在第八級(即輸出級)中該對三態緩衝器之輸出，並將其輸入放大而形成其輸出，作為多工器211之輸出Dout。
舉例而言，第4F圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第4F圖，第二型多工器211包括第一組之平行設置的輸入D0、D1及D2及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D2之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至反相器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入。在第一級中下面的三態緩衝器217係根據耦接至反相器207之輸出的其第二輸入，以控制是否要將其第一輸入傳送至其輸出，而其輸出會耦接至第二級(即輸出級)三態緩衝器218之其中其它個之第一輸入。
請參見第4F圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級(即輸出級)，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的三態緩衝器217之輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第二級中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第2C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout，第三型通過/不通過開關292可放大在節點N21的輸入而獲得在節點N22的其輸出，以作為第二型多工器211的輸出Dout。
第4G圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第4G圖，第二型多工器211包括第一組之平行設置的輸入D0-D3及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D3之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至三態緩衝器217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入(即輸出級)，在第一級中下面一對的三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中下面一對的三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之下面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中下面一對的三態緩衝器217係根據分別耦接至三態緩衝器217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級其它的一個三態緩衝器218之其中一個之第一輸入(即輸出級)。
請參見第4G圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級或輸出級，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的二個三態緩衝器217之一對該輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第二級(即輸出級)中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反相器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第10C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
此外，請參見第4A圖至第4G圖，每一三態緩衝器215、216、217及218可以由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體，如第4H圖至第4L圖所示。第4H圖至第4L圖係為根據本申請案之實施例所繪示之多功器之電路圖。如第4H圖所繪示之第一型多工器211係類似於如第4A圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4I圖所繪示之第二型多工器211係類似於如第4C圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4J圖所繪示之第一型多工器211係類似於如第4D圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4K圖所繪示之第二型多工器211係類似於如第4F圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第4L圖所繪示之第二型多工器211係類似於如第4G圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。
請參見第4H圖至第4L圖，每一電晶體215可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器215之第二輸入所耦接之處。每一電晶體216可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器216之第二輸入所耦接之處。每一三態緩衝器217可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器217之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器217之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器217之第二輸入所耦接之處。每一三態緩衝器(電晶體)218可以形成一通道，該通道之輸入端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之第一輸入所耦接之處，該通道之輸出端係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之輸出所耦接之處，其閘極係耦接至如第4A圖至第4G圖所繪示之取代前三態緩衝器218之第二輸入所耦接之處。
由多工器所組成之交叉點開關之說明
如第3A圖及第3B圖所描述之第一型及第二型交叉點開關379係由多個如第2A圖至第2F圖所繪示之通過/不通過開關258所構成。然而，交叉點開關379亦可由任一型之第一型至第三型多工器211所構成，如下所述：
(1)第三型交叉點開關
第3C圖係為根據本申請案之實施例所繪示之由多個多功器所組成之第三型交叉點開關之電路圖。請參見第3C圖，第三型交叉點開關379可以包括四個如第4A圖至第4L圖所繪示之第一型、第二型或第三型多工器211，其每一個包括第一組之三個輸入及第二組之兩個輸入，且適於根據其第二組之兩個輸入的組合從其第一組之三個輸入中選擇其一傳送至其輸出。舉例而言，應用於第三型交叉點開關379之第二型多工器211可以參考如第4F圖及第4K圖所繪示之第二型多工器211。四個多工器211其中之一個之第一組之三個輸入D0-D2之每一個可以耦接至四個多工器211其中另兩個之第一組之三個輸入D0-D2其中之一及四個多工器211其中另一個之輸出Dout。因此，四個多工器211之每一個的第一組之三個輸入D0-D2可以分別耦接至在三個不同方向上分別延伸至四個多工器211之另外三個之輸出的三條金屬線路，且四個多工器211之每一個可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout。四個多工器211之每一個還包括通過/不通過開關或開關緩衝器292，可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout。舉例而言，上面的多工器211其第一組之三個輸入可以分別耦接至在三個不同方向上分別延伸至左側、下面及右側的多工器211之輸出Dout (位在節點N23、N26及N25)的三條金屬線路，且上面的多工器211可以根據其第二組之輸入A01及A11的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout (位在節點N24)。上面的多工器211之通過/不通過開關或開關緩衝器292可以根據其輸入SC1-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A01及A11從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout (位在節點N24)。
(2)第四型交叉點開關
第3D圖係為根據本申請案之實施例所繪示之由多功器所構成之第四型交叉點開關之電路圖。請參見第3D圖，第四型交叉點開關379可以是由如第4A圖至第4L圖所描述之第一型至第三型中任一型多工器211所構成。舉例而言，當第四型交叉點開關379係如第4A圖、第4C圖、第4D圖及第4H圖至第4J圖所描述之第一型至第三型中任一型多工器211所構成時，第四型交叉點開關379可以根據其第二組之輸入A0-A3的組合，從其第一組之輸入D0-D15中選擇其一傳送至其輸出Dout。
大型輸入/輸出(I/O)電路之說明
第5A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。請參見第5A圖，半導體晶片可以包括多個I/O接墊272，可耦接至其大型靜電放電(ESD)保護電路273、其大型驅動器274及其大型接收器275。大型靜電放電(ESD)保護電路、大型驅動器274及大型接收器275可組成一大型I/O電路341。大型靜電放電(ESD)保護電路273可以包括兩個二極體282及283，其中二極體282之陰極耦接至電源端(Vcc)，其陽極耦接至節點281，而二極體283之陰極耦接至節點281，而其陽極耦接至接地端(Vss)，節點281係耦接至I/O接墊272。
請參見第5A圖，大型驅動器274之第一輸入係耦接訊號(L_Enable)，用以致能大型驅動器274，而其第二輸入耦接資料(L_Data_out)，使得該資料(L_Data_out)可經大型驅動器274之放大或驅動以形成其輸出(位在節點281)，經由I/O接墊272傳送至位在該半導體晶片之外部的電路。大型驅動器274可以包括一P型MOS電晶體285及一N型MOS電晶體286，兩者的汲極係相互耦接作為其輸出(位在節點281)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。大型驅動器274可以包括一非及(NAND)閘287及一非或(NOR)閘288，其中非及(NAND)閘287之輸出係耦接至P型MOS電晶體285之閘極，非或(NOR)閘288之輸出係耦接至N型MOS電晶體286之閘極.。大型驅動器274之非及(NAND)閘287之第一輸入係耦接至大型驅動器274之反相器289之輸出，而其第二輸入係耦接至資料(L_Data_out)，非及(NAND)閘287可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體285之閘極。大型驅動器274之非或(NOR)閘288之第一輸入係耦接至資料(L_Data_out)，而其第二輸入係耦接至訊號(L_Enable)，非或(NOR)閘288可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體286之閘極。反相器289之輸入係耦接訊號(L_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘287之第一輸入。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“1”時，非及(NAND)閘287之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體285，而非或(NOR)閘288之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體286。此時，訊號(L_Enable)會禁能大型驅動器274，使得資料(L_Data_out)不會傳送至大型驅動器274之輸出(位在節點281)。
請參見第5A圖，當訊號(L_Enable)係為邏輯值“0”時，會致能大型驅動器274。同時，當資料(L_Data_out)係為邏輯值“0”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“1”，以關閉P型MOS電晶體285及開啟N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“0”的狀態，並傳送至I/O接墊272。若是當資料(L_Data_out)係為邏輯值“1”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“0”，以開啟P型MOS電晶體285及關閉N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“1”的狀態，並傳送至I/O接墊272。因此，訊號(L_Enable)可以致能大型驅動器274，以放大或驅動資料(L_Data_out)形成其輸出(位在節點281)，並傳送至I/O接墊272。
請參見第5A圖，大型接收器275之第一輸入係耦接該I/O接墊272，可經由大型接收器275之放大或驅動以形成其輸出(L_Data_in)，大型接收器275之第二輸入係耦接訊號(L_Inhibit)，用以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)。大型接收器275包括一非及(NAND)閘290，其第一輸入係耦接至該I/O接墊272，而其第二輸入係耦接訊號(L_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至大型接收器275之反相器291。反相器291之輸入係耦接非及(NAND)閘290之輸出，並可將其輸入反向而形成其輸出，作為大型接收器275之輸出(L_Data_in)。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“0”時，非及(NAND)閘290之輸出係總是為邏輯值“1”，而大型接收器275之輸出(L_Data_in)係總是為邏輯值“1”。此時，可以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)，其第一輸入係耦接至該I/O接墊272。
請參見第5A圖，當訊號(L_Inhibit)係為邏輯值“1”時，會啟動大型接收器275。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“1”時，非及(NAND)閘290之輸出係為邏輯值“0”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“0”時，非及(NAND)閘290之輸出係為邏輯值“1”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“0”。因此，訊號(L_ Inhibit)可以啟動大型接收器275，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料形成其輸出(L_Data_in)。
請參見第5A圖，該I/O接墊272之輸入電容，例如是由大型靜電放電(ESD)保護電路273及大型接收器275所產生的，而其範圍例如介於2 pF與100 pF之間、介於2 pF與50 pF之間、介於2 pF與30 pF之間、介於2 pF與20 pF之間、介於2 pF與15 pF之間、介於2 pF與10 pF之間及介於2 pF與5pF之間，或是大於2 pF、大於5 pF、大於10 pF、大於15 pF或是大於20 pF。大型驅動器274之輸出電容或是驅動能力或負荷例如是介於2 pF與100 pF之間、介於2 pF與50 pF之間、介於2 pF與30 pF之間、介於2 pF與20 pF之間、介於2 pF與15 pF之間、介於2 pF與10 pF之間及介於2 pF與5pF之間，或是大於2 pF、大於5 pF、大於10 pF、大於15 pF或是大於20 pF。大型靜電放電(ESD)保護電路273之尺寸例如是介於0.5 pF與20 pF之間、介於0.5 pF與15 pF之間、介於0.5 pF與10 pF之間、介於0.5 pF與5 pF之間、介於0.5 pF與20 pF之間、大於0.5 pF、大於1 pF、大於2 pF、大於3 pF、大於5 pf或是大於10 pF。
小型輸入/輸出(I/O)電路之說明
第5B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。請參見第5B圖，半導體晶片可以包括多個金屬(I/O)接墊372，可耦接至其小型靜電放電(ESD)保護電路373、其小型驅動器374及其小型接收器375。小型靜電放電(ESD)保護電路、小型驅動器374及小型接收器375可組成一小型I/O電路203。小型靜電放電(ESD)保護電路373可以包括兩個二極體382及383，其中二極體382之陰極耦接至電源端(Vcc)，其陽極耦接至節點381，而二極體383之陰極耦接至節點381，而其陽極耦接至接地端(Vss)，節點381係耦接至金屬(I/O)接墊372。
請參見第5B圖，小型驅動器374之第一輸入係耦接訊號(S_Enable)，用以致能小型驅動器374，而其第二輸入耦接資料(S_Data_out)，使得該資料(S_Data_out)可經小型驅動器374之放大或驅動以形成其輸出(位在節點381)，經由金屬(I/O)接墊372傳送至位在該半導體晶片之外部的電路。小型驅動器374可以包括一P型MOS電晶體385及一N型MOS電晶體386，兩者的汲極係相互耦接作為其輸出(位在節點381)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。小型驅動器374可以包括一非及(NAND)閘387及一非或(NOR)閘388，其中非及(NAND)閘387之輸出係耦接至P型MOS電晶體385之閘極，非或(NOR)閘388之輸出係耦接至N型MOS電晶體386之閘極.。小型驅動器374之非及(NAND)閘387之第一輸入係耦接至小型驅動器374之反相器389之輸出，而其第二輸入係耦接至資料(S_Data_out)，非及(NAND)閘387可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體385之閘極。小型驅動器374之非或(NOR)閘388之第一輸入係耦接至資料(S_Data_out)，而其第二輸入係耦接至訊號(S_Enable)，非或(NOR)閘388可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體386之閘極。反相器389之輸入係耦接訊號(S_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘387之第一輸入。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“1”時，非及(NAND)閘387之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體385，而非或(NOR)閘388之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體386。此時，訊號(S_Enable)會禁能小型驅動器374，使得資料(S_Data_out)不會傳送至小型驅動器374之輸出(位在節點381)。
請參見第5B圖，當訊號(S_Enable)係為邏輯值“0”時，會致能小型驅動器374。同時，當資料(S_Data_out)係為邏輯值“0”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“1”，以關閉P型MOS電晶體385及開啟N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“0”的狀態，並傳送至金屬(I/O)接墊372。若是當資料(S_Data_out)係為邏輯值“1”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“0”，以開啟P型MOS電晶體385及關閉N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“1”的狀態，並傳送至金屬(I/O)接墊372。因此，訊號(S_Enable)可以致能小型驅動器374，以放大或驅動資料(S_Data_out)形成其輸出(位在節點381)，並傳送至金屬(I/O)接墊372。
請參見第5B圖，小型接收器375之第一輸入係耦接該金屬(I/O)接墊372，可經由小型接收器375之放大或驅動以形成其輸出(S_Data_in)，小型接收器375之第二輸入係耦接訊號(S_Inhibit)，用以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)。小型接收器375包括一非及(NAND)閘390，其第一輸入係耦接至該金屬(I/O)接墊372，而其第二輸入係耦接訊號(S_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至小型接收器375之反相器391。反相器391之輸入係耦接非及(NAND)閘390之輸出，並可將其輸入反向而形成其輸出，作為小型接收器375之輸出(S_Data_in)。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“0”時，非及(NAND)閘390之輸出係總是為邏輯值“1”，而小型接收器375之輸出(S_Data_in)係總是為邏輯值“1”。此時，可以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)，其第一輸入係耦接至該金屬(I/O)接墊372。
請參見第5B圖，當訊號(S_Inhibit)係為邏輯值“1”時，會啟動小型接收器375。同時，當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“1”時，非及(NAND)閘390之輸出係為邏輯值“0”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“0”時，非及(NAND)閘390之輸出係為邏輯值“1”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“0”。因此，訊號(S_ Inhibit)可以啟動小型接收器375，以放大或驅動由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料形成其輸出(S_Data_in)。
請參見第5B圖，該金屬(I/O)接墊372之輸入電容，例如是由小型靜電放電(ESD)保護電路373及小型接收器375所產生的，而其範圍例如介於0.05 pF與2 pF之間或介於0.05 pF與1 pF之間，或是小於2 pF或小於1 pF。小型驅動器374之輸出電容或是驅動能力或負荷例如是介於0.05 pF與2 pF之間或介於0.05 pF與1 pF之間，或是小於2 pF或小於1 pF。小型靜電放電(ESD)保護電路373之尺寸例如是介於0.05 pF與10 pF之間、介於0.05 pF與2 pF之間或介於0.05 pF與1 pF之間，或是小於2 pF或小於1 pF。
可編程邏輯區塊之說明
第6A圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。請參見第6A圖，可編程邏輯區塊(LB)201可以是各種形式，包括一查找表(LUT)210及一多工器211，可編程邏輯區塊(LB)201之多工器211包括第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4G圖至第4I圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接儲存在查找表(LUT)210中之其中一結果值或編程碼；可編程邏輯區塊(LB)201之多工器211還包括第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，用於決定其第一組之輸入其中之一傳送至其輸出，例如為如第4A圖、第4C圖至第4E圖或第4H圖至第4J圖所繪示之Dout，作為可編程邏輯區塊(LB)201之輸出。多工器211之第二組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之4個輸入A0-A3或是如第4E圖所繪示之8個輸入A0-A7，係作為可編程邏輯區塊(LB)201之輸入。
請參見第6A圖，可編程邏輯區塊(LB)201之查找表(LUT)210可以包括多個記憶體單元490，其每一個係儲存其中一結果值或編程碼，而每一記憶體單元490係如第1A圖或第1B圖所描述之記憶體單元398。可編程邏輯區塊(LB)201之多工器211之第一組之輸入，例如為如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所繪示之D0-D15或是如第4E圖所繪示之D0-D255，其每一個係耦接至用於查找表(LUT)210之其中一記憶體單元490之輸出(亦即為記憶體單元398之輸出Out1或Out2)，因此儲存於每一記憶體單元490中的結果值或編程碼可以傳送至可編程邏輯區塊(LB)201之多工器211之第一組之其中一輸入。
再者，當可編程邏輯區塊(LB)201之多工器211係為第二型或第三型時，如第4C圖、第4D圖、第4I圖或第4J圖所示，可編程邏輯區塊(LB)201還包括其他的記憶體單元490，用於儲存編程碼，而其輸出係耦接至其多工器211之多級三態緩衝器292之輸入SC-4。每一該些其他的記憶體單元490係如第1A圖或第1B圖所描述之記憶體單元398，其他的記憶體單元490之輸出(亦即為記憶體單元398之輸出Out1或Out2)係耦接可編程邏輯區塊(LB)201之多工器211之多級三態緩衝器292之輸入SC-4，且其他的記憶體單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB)201之多工器211。或者，可編程邏輯區塊(LB)201之多工器211之多級三態緩衝器292之P型及N型MOS電晶體295及296之閘極係分別耦接至其他的記憶體單元490之輸出(亦即為記憶體單元398之輸出Out1及Out2)，且其他的記憶體單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB)201之多工器211，同時如第4C圖、第4D圖、第4I圖或第4J圖所示之反相器297可以省略。
可編程邏輯區塊(LB)201可包括查找表(LUT)210，該查找表(LUT)210可被編程以儲存或保存結果值(resulting values)或編程原始碼，該查找表(LUT)210可用於邏輯操作(運算)或布爾運算(Boolean operation)，例如是AND、NAND、OR、NOR或EXOR等操作運算，或結合上述二種或上述多種操作運算的一種操作運算，例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第6B圖中的OR邏輯閘/OR操作器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第6C圖繪示用於一OR操作運算的一真實表(truth table)，該查找表210依據該真實表執行邏輯功能。如第6C圖所示，查找表(LUT)210記錄或儲存如第14B圖中OR操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考如第1A圖或第1B圖所描述之一第一型之記憶單元(SRAM)398本身的輸出Out1或輸出Out2耦接至如第4G圖或第4L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一。多工器211可用於決定其第一組四個輸入為其輸出，如第4G圖或第4L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第6A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第6D圖中NAND運算器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第6E圖繪示用於一NAND操作運算的一真實表(truth table)，如第6E圖所示，查找表(LUT)210記錄或儲存如第6B圖中NAND操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考如第1A圖或第1B圖所描述之第一型之記憶單元(SRAM)398本身的輸出Out1或輸出Out2耦接至如第4G圖或第4L圖中第一組多工器211的四個輸入D0-D3其中之一，以用於可編程邏輯區塊(LB)201；多工器211可用於決定其第一組四個輸入為其輸出，如第4G圖或第4L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第6A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與如第6F圖所示之邏輯運算器相同的操作運算，如第6F圖，可編程邏輯區塊(LB)201可以編程以執行邏輯運算或布林運算，例如為及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。查找表(LUT)210可以編程讓可編程邏輯區塊(LB)201可以執行邏輯運算，例如與第6B圖所示之邏輯運算子所進行之邏輯運算相同。請參見第6B圖，該邏輯運算子例如包括平行排列之一及(AND)閘212及一非及(NAND)閘213，其中及(AND)閘212可以對其二輸入X0及X1(亦即為該邏輯運算子之二輸入)進行及(AND)運算以產生一輸出，非及(NAND)閘213可以對其二輸入X2及X3(亦即為該邏輯運算子之二輸入)進行非及(NAND)運算以產生一輸出。該邏輯運算子例如還包括一非及(NAND)閘214，其二輸入係分別耦接及(AND)閘212之輸出及非及(NAND)閘213之輸出，非及(NAND)閘214可以對其二輸入進行非及(NAND)運算以產生一輸出Y，作為該邏輯運算子之輸出。如第6A圖所繪示之可編程邏輯區塊(LB)201可以達成如第6F圖所繪示之邏輯運算子所進行之邏輯運算。就本實施例而言，可編程邏輯區塊(LB)201可以包括如上所述之4個輸入，例如為A0-A3，其第一個輸入A0係對等於該邏輯運算子之輸入X0，其第二個輸入A1係對等於該邏輯運算子之輸入X1，其第三個輸入A2係對等於該邏輯運算子之輸入X2，其第四個輸入A3係對等於該邏輯運算子之輸入X3。可編程邏輯區塊(LB)201可以包括如上所述之輸出Dout，係對等於該邏輯運算子之輸出Y。
第6G圖繪示查找表(LUT)210，可應用在達成如第6F圖所繪示之邏輯運算子所進行之邏輯運算。請參見第6G圖，查找表(LUT)210可以記錄或儲存如第6F圖所繪示之邏輯運算子依據其輸入X0-X3之16種組合而分別產生所有共16個之結果值或編程碼。查找表(LUT)210可以編程有該些16個結果值或編程碼，分別儲存在如第1A圖或第1B圖所繪示之共16個記憶體單元490中，而其輸出Out1或Out2耦接可編程邏輯區塊(LB)201之多工器211之第一組的共16個輸入D0-D15其中之一，如第4A圖、第4C圖、第4D圖或第4H圖至第4J圖所示，多工器211可以根據其第二組之輸入A0-A3的組合決定其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為可編程邏輯區塊(LB)201之輸出，如第6A圖所示。
或者，可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可執行如第6B圖、第6D圖或第6F圖所示之邏輯運算或布林運算。
或者，多個可編程邏輯區塊(LB)201可經編程以整合形成一計算運算子，例如執行加法運算、減法運算、乘法運算或除法運算。計算運算子例如是加法器電路、多工器、移位寄存器、浮點電路及乘法和/或除法電路。第6H圖為本發明實施例計算運算子的一方塊示意圖。舉例而言，如第6H圖所示之計算運算子可以將兩個二進制數字[A1, A0]及[A3, A2]相乘以形成如第6I圖中一四個二進制數字之輸出[C3, C2, C1, C0]，如第6H圖所示。為達成此運算，4個如第6A圖所示之可編程邏輯區塊(LB)201可以編程以整合形成該計算運算子，計算運算子可以使其四個輸入[A1，A0，A3，A2]分別耦合到四個可編程邏輯區塊(LB)201中的每一個的四個輸入，計算運算子的每一個可編程邏輯區塊(LB)201可以根據其輸入[A1, A0, A3, A2]之組合而產生其輸出，其輸出係為四個二進制數字[C3, C2, C1, C0]其中之一的二進制數字。在將二進制數字[A1, A0]乘以二進制數字[A3, A2]時，這4個可編程邏輯區塊(LB)201可以根據相同的其輸入[A1, A0, A3, A2]之組合而分別產生其輸出，亦即為四個二進制數字[C3, C2, C1, C0]其中之一，這4個可編程邏輯區塊(LB)201可以分別編程有查找表(LUT)210，亦即為Table-0、Table-1、Table-2及Table-3。
舉例而言，請參見第6A圖、第6H圖及第6I圖，許多記憶體單元490可以組成供作為每一查找表(LUT)210 (Table-0、Table-1、Table-2或Table-3)之用，其中每一記憶體單元490可以參考如第1A圖或第1B圖所描述之記憶體單元398，且可以儲存對應於四個二進制數字C0-C3其中之一的其中一結果值或編程碼。這4個可編程邏輯區塊(LB)201其中第一個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210 (Table-0)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB)201之輸出C0；這4個可編程邏輯區塊(LB)201其中第二個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210 (Table-1)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編程邏輯區塊(LB)201之輸出C1；這4個可編程邏輯區塊(LB)201其中第三個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210 (Table-2)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB)201之輸出C2；這4個可編程邏輯區塊(LB)201其中第四個之多工器211之第一組之輸入D0-D15其每一個係耦接用於查找表(LUT)210 (Table-3)之其中一記憶體單元490之輸出Out1或Out2，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB)201之輸出C3。
因此，請參見第6H圖及第6I圖，這4個可編程邏輯區塊(LB)201可以構成該計算運算子，並且可以根據相同的其輸入之組合[A1, A0, A3, A2]分別產生二進制的其輸出C0-C3，以組成四個二進制數字[C0, C1, C2, C3]。在本實施例中，這4個可編程邏輯區塊(LB)201之相同的輸入即為該計算運算子之輸入，這4個可編程邏輯區塊(LB)201之輸出C0-C3即為該計算運算子之輸出。該計算運算子可以根據其四位元輸入之組合[A1, A0, A3, A2]產生四個二進制數字[C0, C1, C2, C3]之輸出。
請參見第6H圖及第6I圖，舉3乘以3的例子而言，這4個可編程邏輯區塊(LB)201之輸入的組合[A1, A0, A3, A2]均為[1, 1, 1, 1]，根據其輸入的組合可以決定二進制的其輸出[C3, C2, C1, C0]係為[1, 0, 0, 1]。第一個可編程邏輯區塊(LB)201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C0，係為邏輯值為“1”之二進制數字；第二個可編程邏輯區塊(LB)201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C1，係為邏輯值為“0”之二進制數字；第三個可編程邏輯區塊(LB)201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C2，係為邏輯值為“0”之二進制數字；第四個可編程邏輯區塊(LB)201可以根據輸入的組合([A1, A0, A3, A2] = [1, 1, 1, 1])，產生其輸出C3，係為邏輯值為“1”之二進制數字。
或者，這4個可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可形成如6E圖所示之電路執行計算運算，其相同於前述這4個可編程邏輯區塊(LB)201所執行之計算運算。計算運算子可以編程以形成如6J圖所示之電路，可對兩個二進制數字[A1, A0]及[A3, A2]進行乘法運算以獲得四個二進制數字[C3, C2, C1, C0]，其運算結果如第6H圖及第6I圖所示。請參見第6J圖，該計算運算子可以編程有一及(AND)閘234，可以對其二輸入(亦即為該計算運算子之二輸入A0及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘235，可以對其二輸入(亦即為該計算運算子之二輸入A0及A2)進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C0；該計算運算子還編程有一及(AND)閘236，可以對其二輸入(亦即為該計算運算子之二輸入A1及A2)進行及(AND)運算以產生一輸出；該計算運算子還編程有一及(AND)閘237，可以對其二輸入(亦即為該計算運算子之二輸入A1及A3)進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘238，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C1；該計算運算子還編程有一及(AND)閘239，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行及(AND)運算以產生一輸出；該計算運算子還編程有一互斥或(ExOR)閘242，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生一輸出，作為該計算運算子之輸出C2；該計算運算子還編程有一及(AND)閘253，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行及(AND)運算以產生一輸出，作為該計算運算子之輸出C3。
綜上所述，可編程邏輯區塊(LB)201可以設有用於查找表(LUT)210之2的n次方個的記憶體單元490，儲存針對n個其輸入的所有組合(共2的n次方個組合)所對應之2的n次方個的結果值或編程碼。舉例而言，數目n可以是任何大於或等於2的整數，例如是介於2到64之間。例如請參見第6A圖、第6G圖、第6H圖及第6I圖，可編程邏輯區塊(LB)201之輸入的數目可以是等於4，故針對其輸入的所有組合所對應之結果值或編程碼之數目係為2的4次方個，亦即為16個。
如上所述，如第6A圖所繪示之可編程邏輯區塊(LB)201可以對其輸入執行邏輯運算以產生一輸出，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。如第6A圖所繪示之可編程邏輯區塊(LB)201亦可以對其輸入執行計算運算以產生一輸出，其中該計算運算包括加法運算、減法運算、乘法運算或除法運算。
可編程交互連接線之說明
第7A圖係為根據本申請案之實施例所繪示之由通過/不通過開關所編程之可編程交互連接線之方塊圖。請參見第7A圖，如第2A圖至第2F圖所繪示之第一型至第六型之通過/不通過開關258可編程以控制二可編程交互連接線361是否要讓其相互耦接，其中一可編程交互連接線361係耦接至通過/不通過開關258之節點N21，而其中另一可編程交互連接線361係耦接至通過/不通過開關258之節點N22。因此，通過/不通過開關258可以切換成開啟狀態，讓該其中一可編程交互連接線361可經由通過/不通過開關258耦接至該其中另一可編程交互連接線361；或者，通過/不通過開關258亦可以切換成關閉狀態，讓該其中一可編程交互連接線361不經由通過/不通過開關258耦接至該其中另一可編程交互連接線361。
請參見第7A圖，記憶體單元362可以耦接通過/不通過開關258，用以控制開啟或關閉通過/不通過開關258，其中記憶體單元362係如第1A圖或第1B圖所描述之記憶體單元398。當可編程交互連接線361係透過如第2A圖所繪示之第一型通過/不通過開關258進行編程時，第一型通過/不通過開關258之每一節點SC-1及SC-2係分別耦接至記憶體單元362之二反相輸出，其可參考記憶體單元398之輸出Out1及Out2，以接收與儲存在記憶體單元362中之編程碼有關的其反相輸出來控制開啟或關閉第一型通過/不通過開關258，讓分別耦接第一型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
當可編程交互連接線361係透過如第2B圖所繪示之第二型通過/不通過開關258進行編程時，第二型通過/不通過開關258之節點SC-3係耦接至記憶體單元362之輸出，其可參考記憶體單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第二型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
當可編程交互連接線361係透過如第2C圖或第2D圖所繪示之第三型或第四型通過/不通過開關258進行編程時，第三型或第四型通過/不通過開關258之節點SC-4係耦接至記憶體單元362之輸出，其可參考記憶體單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至記憶體單元362之二反相輸出，其可參考記憶體單元398之輸出Out1及Out2，以接收與儲存在記憶體單元362中之編程碼有關的其反相二輸出來控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
當可編程交互連接線361係透過如第2E圖或第2F圖所繪示之第五型或第六型通過/不通過開關258進行編程時，第五型或第六型通過/不通過開關258之每一節點SC-5及SC-6係分別耦接至記憶體單元362之輸出，其每一輸出可參考記憶體單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉第五型或第六型通過/不通過開關258，讓分別耦接第五型或第六型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態；或者，位在其左側之其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接二記憶體單元362之二反相輸出，其可參考記憶體單元398之輸出Out1及Out2，以接收與儲存在其它該二記憶體單元362中之編程碼有關的其二反相輸出，並且位在其右側之其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至其它的二記憶體單元362之二反相輸出，其可參考記憶體單元398之輸出Out1及Out2，以接收與儲存在該其它二記憶體單元362中之編程碼有關的其二反相輸出，來控制開啟或關閉第五型或第六型通過/不通過開關258，讓分別耦接第五型或第六型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
在編程記憶體單元362之前或是在編程記憶體單元362當時，可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓通過/不通過開關258切換成開啟狀態，以耦接該二可編程交互連接線361，用於訊號傳輸；或者，透過編成記憶體單元362可讓通過/不通過開關258切換成關閉狀態，以切斷該二可編程交互連接線361之耦接。同樣地，如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379係由多個上述任一型之通過/不通過開關258所構成，其中每一通過/不通過開關258之節點(SC-1及SC-2)、SC-3、SC-4或(SC-5及SC-6)係耦接至記憶體單元362之輸出，如上述所示，以接收與儲存在記憶體單元362中之編程碼有關的其輸出來控制開啟或關閉該每一通過/不通過開關258，讓分別耦接該每一通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
第7B圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7B圖，四條可編程交互連接線361係分別耦接如第3C圖所繪示之第三型交叉點開關379之四節點N23-N26。因此，該四條可編程交互連接線361之其中一條可以透過第三型交叉點開關379之切換以耦接至其另外一條、其另外兩條或是其另外三條；因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出。當交叉點開關379係由四個第一型多工器211所構成時，其每一第一型多工器211之第二組之二輸入A0及A1係分別耦接二記憶體單元362之輸出(亦即為記憶體單元398之輸出Out1或Out2)；或者，當交叉點開關379係由如第4F圖或第4K圖中的四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及節點SC-4其中每一個係耦接記憶體單元362之輸出，其每一輸出參考記憶體單元398之輸出Out1或Out2；或者，當交叉點開關379係由四個第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1其中每一個係耦接記憶體單元362之輸出(亦即為記憶體單元398之輸出Out1或Out2)，而其控制P型及控制N型MOS電晶體295及296之閘極係分別耦接至另一記憶體單元362之二反相輸出，其可參考記憶體單元398之輸出Out1及Out2，以接收與儲存在記憶體單元362中之編程碼有關的其二反相輸出來控制開啟或關閉其第三型或第四型通過/不通過開關258，讓其第三型或第四型通過/不通過開關258之輸入與輸出Dout呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出，或者再根據節點SC-4之邏輯值或在P型及N型MOS電晶體295及296之閘極之邏輯值讓其第一組之該三輸入其中之一傳送至其輸出。
舉例而言，請參見第3C圖及第7B圖，以下說明係以交叉點開關379由四個第二型或第三型多工器211所構成為例。上面的多工器211之第二組之輸入A01及A11及節點SC1-4 係分別耦接至三個記憶體單元362-1之輸出，每一輸出可參考記憶體單元398之輸出Out1或Out2，左邊的多工器211之第二組之輸入A02及A12及節點SC2-4 係分別耦接至三個記憶體單元362-2之輸出，每一輸出可參考記憶體單元398之輸出Out1或Out2，下面的多工器211之第二組之輸入A03及A13及節點SC3-4 係分別耦接至三個記憶體單元362-3之輸出，其每一輸出可參考記憶體單元398之輸出Out1或Out2，右邊的多工器211之第二組之輸入A04及A14及節點SC4-4 係分別耦接至三個記憶體單元362-4之輸出，每一輸出可參考記憶體單元398之輸出Out1或Out2)。在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。
第7C圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第7C圖，如第3D圖所繪示之第四型交叉點開關379之第一組之輸入(例如是16個輸入D0-D15)之每一個係耦接多條可編程交互連接線361(例如是16條)其中之一條，而其輸出Dout係耦接另一條可編程交互連接線361，使得第四型交叉點開關379可以從與其輸入耦接之該些多條可編程交互連接線361中選擇其中一條以耦接至該另一條可編程交互連接線361。第四型交叉點開關379之第二組之輸入A0-A3之每一個係耦接記憶體單元362之輸出，每一輸出可參考記憶體單元398之輸出Out1或Out2，以接收與儲存在記憶體單元362中之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸出Dout)。在編程記憶體單元362之前或是在編程記憶體單元362當時，該些多條可編程交互連接線361及該另一條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓第四型交叉點開關379從其第一組之輸入中選擇其一傳送至其輸出，使得該些多條可編程交互連接線361其中一條可耦接至該另一條可編程交互連接線361，用於訊號傳輸。
固定交互連接線之說明
在編程用於如第6A圖及第6H圖所描述之查找表(LUT)210之記憶體單元490及用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶體單元362之前或當時，透過不是現場可編程的固定交互連接線364可用於訊號傳輸或是電源/接地供應至(1)用於如第6A圖或第6H圖所描述之可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490，用以編程記憶體單元490；及/或(2)用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶體單元362，用以編程記憶體單元362。在編程用於查找表(LUT)210之記憶體單元490及用於可編程交互連接線361之記憶體單元362之後，在操作時固定交互連接線364還可用於訊號傳輸或是電源/接地供應。
非揮發性記憶體(NVM)的規格說明
(1.1) 用於第一種替代方案的第一種型式的非揮發性記憶體單元
如第8A圖至第8C圖為本發明實施例第一種型式半導體晶片的結構剖面示意圖，第一類型非揮發性記憶體(NVM)單元可以是一電阻式隨機存取記憶體(resistive random access memories, RRAM)，亦即為可編程電阻，如第8A圖所示，用於標準商業化FPGA IC 晶片200的一半導體晶片100，該半導體晶片100包括複數電阻式隨機存取記憶體870，形成在其P型矽半導體基板2上的一RRAM層869中，且RRAM層869在半導體晶片100之第一交互連接線結構(first interconnection scheme, FISC)20中且在保護層14下方，位在第一交互連接線結構(FISC)20中及位在RRAM層869與P型矽半導體基板2之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至位在P型矽半導體基板2上的複數半導體元件4，位在第一交互連接線結構(FISC)20內且位在保護層14與RRAM層869之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至半導體晶片100的外部電路，且其線距(Line pitch)小於0.5微米，位在第一交互連接線結構(FISC)20內且位在RRAM層869上方的每一交互連接線金屬層6之厚度例如大於第一交互連接線結構(FISC)20內且位在RRAM層869下方的每一交互連接線金屬層6的厚度，對於P型矽半導體基板2、半導體元件4、交互連接線金屬層6及保護層14的詳細說明可參考第20A圖至第20Q圖之說明及圖示。
如第8A圖所示，每一電阻式隨機存取記憶體870可具有(i)由鎳層、鉑金層、鈦層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一底部電極871，其厚度例如介於1nm至20nm之間；(ii)由鉑層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一頂部電極872，其厚度例如介於1nm至20nm之間；(iii)一電阻層873介於底部電極871與頂部電極872之間，其厚度例如介於1nm至20nm之間，其中電阻層873可由包括諸如一巨大磁阻(colossal magnetoresistance , CMR)的材質、一聚合物材質、一導電橋接隨機存取記憶體（conductive-bridging random-access-memory , CBRAM）類型的材料、經摻雜的金屬氧化物或是二元金屬氧化物(binary metal oxide)所組成的複合層，其中巨大磁阻材質例如是La1-xCaxMnO 3(0＜x＜1)、La1-xSrxMnO 3(0＜x＜1)或Pr0.7Ca0.3MnO 3，聚合物材質例如是聚（偏氟乙烯三氟乙烯），亦即為P（VDF-TrFE），導電橋接隨機存取記憶體類型的材質例如是Ag-GeSe基底的材料、摻雜金屬氧化物的材料，例如是摻雜Nb之SrZrO 3，而二元金屬氧化物(binary metal oxide)，例如是WOx (0＜x＜1)、氧化鎳(NiO)、二氧化鈦(TiO 2)或二氧化鉿(HfO 2)或是例如是包括鈦的金屬。
例如，如第8A圖所示，電阻層873可包括一氧化物層在底部電極871上，其中取決於施加的電壓可以形成導電絲(線)或路徑於其中，此電阻層873的氧化物層可包括例如二氧化鉿層(HfO 2)或氧化鉭(Ta2O5)層，其厚度例如為5nm、10nm、15nm或介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間，此氧化物層可由原子層沉積(atomic-layer-deposition , ALD)方法形成。電阻層873更包括一儲氧層，位在其氧化物層上，用於捕獲來自氧化物層的氧原子，此儲氧層可包括鈦金屬或鉭金屬以捕捉來自氧化物層的氧原子，以形成氧化鈦(TiOx)或氧化鉭(TaOx)，此儲氧層之厚度例如為2nm、7nm或12nm或介於1nm至25nm之間、介於3nm至15nm之間或介於5nm至12nm之間，此儲氧層可由原子層沉積（atomic-layer-deposition , ALD）方法形成，頂部電極872係形成在電阻層873的儲氧層上。
例如，如第8A圖所示，電阻層873可包括一厚度例如介於1nm至20nm之間的二氧化鉿層在其底部電極871上、一厚度例如介於1nm至20nm之間的二氧化鈦層在其二氧化鉿層上、及一厚度例如介於1nm至20nm之間的鈦層位在二氧化鈦層上，而頂部電極872係形成在電阻層873的鈦層上。
如第8A圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第20A圖至第20Q圖中較低的一交互連接線金屬層6之較低的金屬栓塞10之上表面上，及在如第20A圖至第20Q圖中較低的絕緣介電層12之上表面上，如第20A圖至第20Q圖中較高的絕緣介電層12可形成在電阻式隨機存取記憶體870的頂部電極872上，及如第20A圖至第20Q圖中較高的一交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8B圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第20A圖至第20Q圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上，如第20A圖至第20Q圖中較高的絕緣介電層12可形成在一電阻式隨機存取記憶體870的頂部電極872上，以及如第20A圖至第20Q圖一高的交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8C圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第20A圖至第20Q圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上，如第20A圖至第20Q圖中較高的交互連接線金屬層6具有較高的金屬接墊或連接線8形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
如第8D圖為本發明一實施例電阻式隨機存取記憶體的各種狀態的曲線圖，其中，x軸表示電阻式隨機存取記憶體的電壓，而y軸表示電阻式隨機存取記憶體的電流的對數值，如第8A圖至第8D圖所示，在重置或設置步驟之前，當電阻式隨機存取記憶體870開始首次使用時，可對每一電阻式隨機存取記憶體870執行形成步驟，以在其電阻層873內形成空穴，使電荷能夠在底部電極871與頂部電極872之間以低電阻的方式移動，當每一電阻式隨機存取記憶體870在執行形成步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特的一形成電壓V f，及施加一接地參考電壓至其底部電極871，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧化物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是)移動，而使電阻層873之儲氧層反應成為一過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在形成步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，所以使電阻式隨機存取記憶體870形成為具有100至100,000歐姆之間的低電阻。
如第8D圖所示，電阻式隨機存取記憶體870在進行上述的形成步驟之後，可對電阻式隨機存取記憶體870執行一重置步驟，當電阻式隨機存取記憶體870在執行重置步驟時，可向其底部電極871施加介於0.25伏特至3.3伏特的一重置電壓V RE，及向頂部電極872施加一接地參考電壓Vss，使得氧原子或離子從位在電阻層873的氧化物層與電阻層873之儲氧層之間界面處移動至電阻層873的氧化物層內而填滿該些空位，使電阻層873的氧化物層內的空位大幅減少，導致在電阻層873之氧化物層中的導電細絲或導電路徑減少，因此該電阻式隨機存取記憶體870在重置步驟中被重置為具有介於1000歐姆(ohms)至100,000,000,000歐姆(ohms)之間的一高電阻，此高電阻大於低電阻，其中形成電壓V f係大於重置電壓V RE。
如第8D圖所示，電阻式隨機存取記憶體870經上述重置步驟而成為具有高電阻時，一電阻式隨機存取記憶體870可執行一設定步驟，當電阻式隨機存取記憶體870在執行設定步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特之間的一設定電壓V SE，及向其底部電極871施加一接地參考電壓Vss，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是鈦層)移動，而使電阻層873之儲氧層反應成為一過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在設定步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，電阻式隨機存取記憶體870可在形成步驟中形成為介於100歐姆至100000歐姆之間的低電阻，其中形成電壓V f係大於設定電壓V SE。
第8E圖揭示本發明實施例非揮發性記憶體陣列之電路示意圖，如第8E圖所示，複數電阻式隨機存取記憶體870在如第8A圖至第8C圖中RRAM層869中以陣列型式形成，複數開關888(例如是N型MOS電晶體)排列成陣列，另外，可將每一開關888替換為P型MOS電晶體。每一開關(N型MOS電晶體)888用以形成二相對端點的通道，其中一端串聯耦接至電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一，而另一端耦接至其中之一位元線876，而該開關(N型MOS電晶體)888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排(行)中每一電阻式隨機存取記憶體870其它的底部電極871及頂部電極872，每一字元線875可耦接至排列成一排(行)中的開關(N型MOS電晶體)888的閘極端，並通過每一條該字元線875使該些開關(N型MOS電晶體)888相互耦接。每一位元線876通過在一列中的其中之一開關(N型MOS電晶體)888，一個接一個的耦接至在一列中的每一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一。
另一可替換的例子中，每一開關(N型MOS電晶體)888用以形成具有二相對端點的通道，其一端串聯耦接至其中之一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一，而另一端點耦接至其中之一參考線877，而開關(N型MOS電晶體)888的閘極端耦接至其中之一字元線875，每一參考線877用以通過在一排(行)中的其中之一開關(N型MOS電晶體)888耦接至在在一排(行)中每一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一。
請參閱第8E圖所示，當電阻式隨機存取記憶體870在如上述第8D圖中重設步驟或設定步驟之前且開始第一次使用時，執行如第8D圖所述之形成步驟，每一電阻式隨機存取記憶體870中的電阻層873形成空位，使電子能在低電阻的狀態下在其底部電極871與頂部電極872之間移動。當每一電阻式隨機存取記憶體870執行形成步驟後，(1)全部的位元線876切換成(耦接至)第一激活電壓V F-1，此第一激活電壓V F-1是等於或大於形成電壓V f，其中第一激活電壓V F-1係介於0.25伏特至3.3伏特之間；(2)全部的字元線875切換成(耦接至)第一激活電壓V F-1以使每一N型MOS電晶體888開啟，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一位元線876，或另一種替代方案，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一參考線877；及(3) 全部的參考線877切換成(耦接至)接地參考電壓Vss。另外可替換的方案，當每一開關888為P型MOS電晶體時，全部的字元線875切換成(耦接至)接地參考電壓Vss，以開啟每一P型MOS電晶體(開關)888，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一位元線876，或另一種替代方案，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一參考線877。因此，當每一電阻式隨機存取記憶體870執行形成步驟後，可施加第一激活電壓V F-1在底部電極871及頂部電極872之其中之一上，及施加接地參考電壓Vss在其它的底部電極871及頂部電極872之其中之一上，以使每一電阻式隨機存取記憶體870可形成介於100歐姆至100,000歐姆之間的一低電阻，以及使其邏輯值編程為”0”。
接著，請參閱第8E圖所示，第一組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的重設步驟，但另一第二組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)一排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一第一編程電壓V Pr-1以開啟N型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之每一字元線875切換成(耦接至)接地參考電壓Vss，以關閉在該(其它)排中的N型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)，其中第一編程電壓V Pr-1係介於0.25伏特至3.3伏特之間且等於或大於電阻式隨機存取記憶體870的重設電壓V RE；(2)參考線877可切換成(耦接至)第一編程電壓V Pr-1；(3)用在第一組且在該排中的其中之一電阻式隨機存取記憶體870的第一組中的(每一條)位元線876可切換成(耦接至)接地參考電壓Vss；及(4) 用在第二組且在該排中的其中之一電阻式隨機存取記憶體870的第二組中的(每一條)位元線876可切換成(耦接至)第一編程電壓V Pr-1。另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)第一編程電壓V Pr-1，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此在該排第一組中的電阻式隨機存取記憶體870可在重設步驟中被重設成具有介於1000歐姆至100,000,000,000歐姆之間的一高電阻且其邏輯值被編程為”1”。在該排第二組中的電阻式隨機存取記憶體870可保持在執行重設步驟之前狀態。
請參閱第8E圖所示，第二組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的設定步驟，但另一第一組的電阻式隨機存取記憶體870未執行設定步驟，其中(1)該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一第二編程電壓V Pr-2以開啟該排中的N型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之每一字元線875切換成(耦接至)接地參考電壓Vss，以關閉在該(其它)排中的N型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)，其中第二編程電壓V Pr-2係介於0.25伏特至3.3伏特之間且等於或大於電阻式隨機存取記憶體870的設定電壓V SE；(2)參考線877可切換成(耦接至)接地參考電壓Vss；(3)用在該第一組且在該排中的其中之一電阻式隨機存取記憶體870的第一組中的(每一條)位元線876可切換成(耦接至)接地參考電壓Vss；及(4)用在該第二組且在該排中的其中之一電阻式隨機存取記憶體870的第二組中的(每一條)位元線876可切換成(耦接至)第二編程電壓V Pr-2。另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)第二編程電壓V Pr-2，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此在該排第一組中的電阻式隨機存取記憶體870可在設定步驟中被設定成具有介於100歐姆至100,000歐姆之間的一低電阻且其邏輯值被編程為”0”。在該排第二組中的電阻式隨機存取記憶體870可保持在執行重設步驟之前狀態。
第8F圖為本發明實施例感應放大器(sense amplifier)之電路示意圖，第8E圖及第8F圖在操作時，(1)每一位元線876可切換成且耦接至如第8F圖中的其中之一感應放大器666的節點N31，及耦接至其中之一N型MOS電晶體893的一源極端；(2)每一參考線877可切換成(耦接至)接地參考電壓Vss，及(3)在一排且相對應於電阻式隨機存取記憶體870的每一字元線875逐一的被選擇切換成(耦接至)電源供應電壓Vcc，以開啟該排中的N型MOS電晶體888，使在該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或其它替代方案，或在該排中的全部的電阻式隨機存取記憶體870耦接至相同一條(其中之一)參考線877，其中在其它排中未被選擇的相對應於電阻式隨機存取記憶體870之字元線875可切換成(耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使在其它排中的每一電阻式隨機存取記憶體870與任一位元線876斷開耦接，或其它替代方案，或使在其它排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接。此N型MOS電晶體893的閘極端耦接至電源供應電壓Vcc及耦接至該N型MOS電晶體893的一汲極端，另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)電源供應電壓Vcc，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此每一感應放大器666可將位在其中之一位元線876(亦即是在第8F圖中節點N31上的電壓)上的電壓與位在一參考線(亦即是在第8F圖上節點N32上的電壓)上的一比較電壓相互比較而產生一比較資料，然後根據該比較資料由其中之一電阻式隨機存取記憶體870產生一”輸出”耦接至其中之一位元線876，舉例而言，當位在節點N31的電壓經由感應放大器比較後，小於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一低電阻，每一感應放大器666可產生邏輯值”1”的輸出。當位在節點N31的電壓經由感應放大器比較後，大於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一高電阻，每一感應放大器666可產生邏輯值”0”的輸出。
第8G圖為本發明實施例中一參考電壓產生電路的電路示意圖，如第8A圖至第8G圖所示，此參考電壓產生電路890包括二對相互串聯連接的電阻式隨機存取記憶體870-1及870-2， 其中該二對電阻式隨機存取記憶體870-1及870-2並聯設置並相互連接，在每一對電阻式隨機存取記憶體870-1及870-2中，電阻式隨機存取記憶體870-1的頂部電極872耦接至電阻式隨機存取記憶體870-2的頂部電極872及耦接至節點N33，以及電阻式隨機存取記憶體870-1的底部電極871耦接至節點N34，參考電壓產生電路890更包括一N型MOS電晶體891，此N型MOS電晶體891的源極端(在操作時)耦接至該二對中電阻式隨機存取記憶體870-1的底部電極871及耦接至節點N34，參考電壓產生電路890更包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端經由參考線耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc及耦接至如第8F圖中感應放大器666的節點N32，在該二對中的電阻式隨機存取記憶體870-2的底部電極871耦至節點N35。
如第8A圖至第8G圖所示，當該二對電阻式隨機存取記憶體870-1及870-2在執行如第8D圖中的形成步驟時：(1)節點可切換成(耦接至)接地參考電壓Vss；(2)節點N33可切換成(耦接至)第一激活電壓V F-1；(3)節點N35可切換成(耦接至)接地參考電壓Vss；(4)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1及870-2的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可形成具有低電阻。
如第8A圖至第8G圖所示，該二對電阻式隨機存取記憶體870-1及870-2在執行形成步驟後，該二對電阻式隨機存取記憶體870-1及870-2可執行重設步驟。當該二對二對電阻式隨機存取記憶體870-1及870-2開始執行重設步驟重設時，(1)節點N34可切換成(耦接至)第一編程電壓V Pr-1；(2)節點N33可切換成(耦接至)接地參考電壓Vss；(3)節點N35可切換成(耦接至) 第一編程電壓V Pr-1；(4)節點N32不切換(不耦接)至該二對電阻式隨機存取記憶體870-1的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可重設為具有高電阻。
如第8A圖至第8G圖所示，在該二對電阻式隨機存取記憶體870-1及870-2在重設步驟重設之後，可對該二對電阻式隨機存取記憶體870-1及870-2執行如第8D圖中的設定步驟，當該二對電阻式隨機存取記憶體870-1及870-2在設定步驟設定時，(1)節點N34可切換成(耦接至)第二編程電壓V Pr-2；(2)節點N33可切換成(耦接至) 第二編程電壓V Pr-2；(3)節點N35可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換成(不耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871，因此該二對電阻式隨機存取記憶體870-2可被設定成具有低電阻，因此在該二對電阻式隨機存取記憶體870-2例如可被編程為具有100歐姆至100,000歐姆之間的低電阻，及該二對電阻式隨機存取記憶體870-1例如可被編程為具有1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)。
如第8A圖至第8G圖所示，在該二對電阻式隨機存取記憶體870-2被編程為具有低電阻及該二對電阻式隨機存取記憶體870-1被編程為具有高電阻，在操作時，(1)節點N33、N34及N35可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871；及(3) 該二對電阻式隨機存取記憶體870-2的底部電極871可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓之間。
(1.2)用於第二種替代方案的第一種型式的非揮發性記憶體單元
第9A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖，第9A圖中的電路可參考第8A圖至第8G圖中的電路，但二者的差異處在於設置在第8E圖之陣列中的複數開關888可被替換為數選擇器889而分別串聯耦接至電阻式隨機存取記憶體870，以及第8E圖中的參考線877用以作為字元線901。如第9A圖所示，在執行形成步驟、設定步驟或重設步驟及在執行操作時，複數電阻式隨機存取記憶體870經由選擇器889被選擇，可根據所述每個選擇器889的二個相對端子之間的電壓偏置來控制每個選擇器889的導通或不導通。對於每一該選擇器889，當較低的偏壓施加到該選擇器889二個相對的端子時，其具有較高的電阻；當較高的偏壓施加到該選擇器889二個相對的端子時，其具有較低的電阻，另外，選擇器889之電阻可以根據施加到其二個相對端子的偏壓而非線性變化。
第9B圖為本發明實施例中選擇器的結構剖面示意圖，如第9B圖所示，每一選擇器889係由具有一金屬-絕緣層-金層(metal-insulator-metal (MIM))結構所形成的一電流隧道元件，每一選擇器可包括：(1)一頂部電極902位在其二相對端點之一處，此頂部電極902例如是一鎳層、一鉑層或一鈦層；(2)一底部電極903位在其二相對端點之另一處，此底部電極903例如是一鉑層；(3)一隧穿氧化層904位在其頂部電極902與底部電極903之間，此隧穿氧化層904具有厚度介於5nm至20nm之間的氧化鈦層(TiO 2)、氧化鋁層(Al 2O 3)或二氧化鉿層(HfO 2)，其中此隧穿氧化層904可經由原子層沉積(atomic-layer-deposition (ALD))製程形成。
第9C圖及第9D圖為本發明實施例堆疊一選擇器的選擇性電阻式隨機存取記憶體結構剖面示意圖，在第9A圖及第9C圖的例子中，每一選擇器889被堆疊在其中之一電阻式隨機存取記憶體870上，以及每一選擇器的底部電極903及其中之一電阻式隨機存取記憶體870的頂部電極可由一單一金屬層905形成/做成，例如由厚度介於1nm至20nm的鉑金層所形成，其中每一選擇器889可經由其頂部電極902耦接至該位元線876，及其中之一電阻式隨機存取記憶體870可經由其底部電極871耦接至該字元線901。在第9D圖中的另一例子中，每一電阻式隨機存取記憶體870可堆疊在其中之一選擇器889上，及每一電阻式隨機存取記憶體870的底部電極871及其中之一選擇器889的頂部電極902可由單一金屬層906形成/做成，例如由厚度介於1nm至20nm的鎳層、鉑金層或鈦層所形成，其中每一電阻式隨機存取記憶體870可經由其頂部電極872耦接至該位元線876，及其中之一選擇器889可經由其底部電極903耦接至該字元線901。
如第9A圖至第9D圖所示，每一選擇器可以係雙極隧道MIM元件(bipolar tunneling MIM device)，對於雙極隧道MIM元件，當一正向偏壓施加在其二端點上且增加1伏持時，經一前進方向(forward direction)一電流流過此雙極隧道MIM元件可增加10 5倍或大於10 5倍、或增加10 4倍或大於10 4倍、或增加10 3倍或大於10 3倍或增加10 2倍或大於10 2倍，當一負向偏壓施加在其二端點上且增加1伏特時，經一向後方向(backward direction)一電流流過此雙極隧道MIM元件可增加10 5倍或大於10 5倍、或增加10 4倍或大於10 4倍、或增加10 3倍或大於10 3倍或增加10 2倍或大於10 2倍，其中向後方向與前進方向相反。用以導通此雙極隧道MIM元件，以允許在前進方向上之電流的正向臨界電壓(positive threshold-voltage)的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。用以導通此雙極隧道MIM元件，以允許在向後方向上之電流的負向臨界電壓(negative threshold-voltage)的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。
另外，如第9A圖所示，每一選擇器可以係由二個單極隧道MIM元件(未繪示)所組成，此二個單極隧道MIM元件並聯耦接，二個單極隧道MIM元件分別具有二相對應的端點串聯耦接至其中之一電阻式隨機存取記憶體870，對於二個單極隧道MIM元件，當一正向偏壓分別施加在二個單極隧道MIM元件的二端點上且增加1伏特時，經一前進方向(forward direction)一電流流過其中之一個單極隧道MIM元件可增加10 5倍或大於10 5倍、或增加10 4倍或大於10 4倍、或增加10 3倍或大於10 3倍或增加10 2倍或大於10 2倍，當一負向偏壓分別施加在二個單極隧道MIM元件的二端點上且增加1伏特時，經一向後方向(backward direction)一電流流過其中之一單極隧道MIM元件可增加10 5倍或大於10 5倍、或增加10 4倍或大於10 4倍、或增加10 3倍或大於10 3倍或增加10 2倍或大於10 2倍，其中向後方向與前進方向相反。用以導通其中之一單極隧道MIM元件，以允許在前進方向上之電流的正向臨界電壓(positive threshold-voltage)及關閉導通另一單極隧道MIM元件的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。用以導通其中之一單極隧道MIM元件，以允許在向後方向上之電流的負向臨界電壓(negative threshold-voltage)及關閉導通另一單極隧道MIM元件的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。
如第9A圖至第9D圖所示，當電阻式隨機存取記憶體870在執行如第8D圖中重設步驟或設定步驟之前第一次開始使用時，對每一電阻式隨機存取記憶體870執行如第8D圖中的形成步驟，以形成空位在其儲氧層873內，用以使電荷在低電阻狀態下在其底部電極871及頂部電極872之間移動，當每一電阻式隨機存取記憶體870在形成時，(1)全部的位元線876切換成(耦接至)一第二激活電壓V F-2，此第二激活電壓V F-2大於或等於該電阻式隨機存取記憶體870的形成電壓V f加上選擇器889的正向臨界偏置電壓，其中第二激活電壓V F-2介於0.25伏特至3.3伏特之間，及(2)全部的字元線901切換成(耦接至)接地參考電壓Vss。因此，對於第9C圖中所提供具有堆疊結構的電阻式隨機存取記憶體，第二激活電壓V F-2施加在每一選擇器889的頂部電極902及施加一接地參考電壓在每一電阻式隨機存取記憶體870的底部電極871，以使每一選擇器889可導通並使每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，及對每一電阻式隨機存取記憶體870執行如第8D圖的形成步驟可形成具有介於100歐姆至100,000歐姆之間的一低電阻，亦即是邏輯值為”0”。對於第9D圖中所提供具有堆疊結構的電阻式隨機存取記憶體，第二激活電壓V F-2施加在每一電阻式隨機存取記憶體870的頂部電極872及施加一接地參考電壓在每一選擇器889的底部電極903，以使每一選擇器889可導通並使每一電阻式隨機存取記憶體870及耦接至其中之一字元線901，及對每一電阻式隨機存取記憶體870執行如第8D圖的形成步驟可形成具有介於100歐姆至100,000歐姆之間的一低電阻，亦即是邏輯值為”0”。
舉例而言，第9E圖為本發明實施例中選擇性電阻式隨機存取記憶體在形成步驟時的電路示意圖，如第9E圖所示，選擇性電阻式隨機存取記憶體包括在第一排(y=y1)中的第一個及第二個及在第二排(y=y2)中的第三個及第四個，位於對應位址座標(x1, y1)的第一選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第一電阻式隨機存取記憶體870a及一第一選擇器889a，位於對應位址座標(x2, y1)的第二選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第二電阻式隨機存取記憶體870b及一第二選擇器889b，位於對應位址座標(x1, y2)的第三選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第三電阻式隨機存取記憶體870c及一第三選擇器889c，位於對應位址座標(x2, y2)的第四選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第四電阻式隨機存取記憶體870d及一第四選擇器889d。
如第9E圖所示，如果第一至第四阻式隨機存取記憶體(RRAM)870a-870d執行上述形成步驟時，形成具有低電阻(亦即是邏輯值為”0”)，則(1)第一字元線901a所對應的第一RRAM 870a及第二RRAM 870b及第二字元線901b所對應的第三RRAM 870c及第四RRAM 870d切換成(耦接至)接地參考電壓Vss，及(2)用於第一RRAM 870a及第三RRAM 870c的一第一位元線876a，及用於第二RRAM 870b及第四RRAM 870d的一第二位元線876b可切換成(耦接至)第二激活電壓V F-2。
接著，如第9A圖至第9D圖所示，第一組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的重設步驟，但另一第二組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)一排之中的電阻式隨機存取記憶體870所相對應之每一字元線901，逐一被選擇切換成(耦接至)一第三編程電壓V Pr-3，此第三編程電壓V Pr-3大於或等於電阻式隨機存取記憶體870的重設電壓V RE加上選擇器889的負向臨界偏置電壓，其中第三編程電壓V Pr-3介於0.25伏特至3.3伏特之間，而在其它排中相對應的電阻式隨機存取記憶體870且未被選擇之字元線901則切換成(耦接至)接地參考電壓Vss；(2) 在該排的第一組用在其中之一電阻式隨機存取記憶體870的第一組中的位元線876切換成(耦接至)接地參考電壓；及(3) 在該排的第二組用在其中之一電阻式隨機存取記憶體870的第二組中的位元線876切換成(耦接至)介於第三編程電壓V Pr-3的三分之一與三分之二之間的一電壓，例如是一半的第三編程電壓V Pr-3。因此對於具有如第9C圖中堆疊結構且在該排的第一組中的選擇性電阻式隨機存取記憶體，可施加一接地參考電壓Vss在該排第一組中每一選擇器889的頂部電極902上及施加一第三編程電壓V Pr-3在該排第一組每一電阻式隨機存取記憶體870的底部電極871，以使該排第一組的每一選擇器889可導通並使該排第一組中每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，且對該排第一組中的每一電阻式隨機存取記憶體870執行如第8D圖中的重設步驟，使其重設成具有介於1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)，因此將邏輯值編程成”1”；對於第9C圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加第三編程電壓V Pr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓V Pr-3)在該排第二組每一選擇器889的頂部電極902上及可施加第三編程電壓V Pr-3在該排第二組的每一電阻式隨機存取記憶體870之底部電極871，可使在該排第二組的每一選擇器889關閉導通，而斷開任一位元線867與該排第二組中的每一電阻式隨機存取記憶體870之間的耦接，該排第二組中的每一電阻式隨機存取記憶體870可保持在重設步驟之前的狀態，流過該排第一組的每一選擇器889的電流大於流過該排第二組的每一選擇器889的電流等於或大於5、4、3或2個數量級。對於第9D圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss該排第一組中的電阻式隨機存取記憶體870的頂部電極872上及可施加第三編程電壓V Pr-3在該排第一組的每一電阻式隨機存取記憶體870之底部電極903，使該排第一組的每一選擇器889(開啟)導通，並使該排第一組中的每一電阻式隨機存取記憶體870耦接至其中之一字元線901，及可對該排第一組中的每一電阻式隨機存取記憶體870執行如第8D圖中的重設步驟並在重設步驟中將其重設成具有1,000歐姆至100,000,000,000歐姆之間的一高電阻，且其邏輯值編程為”1”；對於第9D圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加介於第三編程電壓V Pr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓V Pr-3)在該排第二組中的每一電阻式隨機存取記憶體870的頂部電極872，及可施加第三編程電壓V Pr-3在該排第二組中的每一選擇器889的底部電極903上，以使在該排第二組中的每一選擇器889關閉導通，而使任一字元線901與該排第二組中的每一電阻式隨機存取記憶體870斷開耦接，而在該排第二組中的電阻式隨機存取記憶體870可保持之前的狀態，流過該排第一組的每一選擇器889的電流大於流過該排第二組的每一選擇器889的電流等於或大於5、4、3或2個數量級。
舉例而言，第9F圖為本發明實施例中選擇性電阻式隨機存取記憶體執行重設步驟時的電路示意圖，如第9F圖所示，假如第一RRAM870a執行上述重設步驟時，將其重設為高電阻(HR)狀態，亦即是將邏輯值編程為”1”，而第二RRAM870b、第三RRAM870c、第四RRAM870d則保持在之前的狀態，其中(1)相對應於第一RRAM870a及第二RRAM870b的第一字元線901a被選擇切換成(耦接至)第三編程電壓V Pr-3；(2)用於第一RRAM870a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(3)用於第二RRAM870b的第二位元線876b切換成(耦接至)介於第三編程電壓V Pr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓V Pr-3)；(4)相對應第三RRAM870c及第四RRAM870d的字元線901b沒有被選擇，但切換成(耦接至)接地參考電壓Vss。
如第9A圖至第9D圖所示，第二組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的設定步驟，但另一第一組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)該排之中的電阻式隨機存取記憶體870所相對應之每一字元線901，逐一被選擇切換成(耦接至)接地參考電壓Vss，其中在其它排中相對應於電阻式隨機存取記憶體870且未被選擇的字元線901則切換成(耦接至)介於第四編程電壓V Pr-4的三分之一與三分之二之間的一電壓，例如是一半的第四編程電壓V Pr-4，其中第四編程電壓V Pr-4大於或等於電阻式隨機存取記憶體870的設定電壓V SE加上選擇器889的正向臨界偏置電壓，其中第四編程電壓V Pr-4介於0.25伏特至3.3伏特之間，及(2) 在該排的第一組用在其中之一電阻式隨機存取記憶體870的第一組中的位元線876切換成(耦接至)接地參考電壓Vss；及(3) 在該排的第二組用在其中之一電阻式隨機存取記憶體870的第二組中的位元線876切換成(耦接至)第四編程電壓V Pr-4。因此，對於具有如第9C圖中堆疊結構且在該排的第二組中的選擇性電阻式隨機存取記憶體，可施加第四編程電壓V Pr-4在該排第二組中每一選擇器889的頂部電極902上及施加一接地參考電壓Vss在該排第二組每一電阻式隨機存取記憶體870的底部電極871，以使該排第二組的每一選擇器889可導通並使該排第二組中每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，且對該排第二組中的每一電阻式隨機存取記憶體870執行如第8D圖中的設定步驟，使其設定成具有介於100歐姆至100,000歐姆之間的低電阻，因此將邏輯值編程成”0”；對於第9C圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss在該排第一組中每一選擇器889的頂部電極902上及可施加接地參考電壓Vss在該排第一組的每一電阻式隨機存取記憶體870之底部電極871，可使在該排第一組的每一選擇器889關閉導通，而斷開任一位元線867與該排第一組中的每一電阻式隨機存取記憶體870之間的耦接，該排第一組中的每一電阻式隨機存取記憶體870可保持在重設步驟之前的狀態，流過該排第二組的每一選擇器889的電流大於流過該排第一組的每一選擇器889的電流等於或大於5、4、3或2個數量級。對於第9D圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加第四編程電壓V Pr-4，在該排第二組中的電阻式隨機存取記憶體870的頂部電極872上及可施加接地參考電壓Vss在該排第二組的每一選擇器889之底部電極903，使該排第二組的每一選擇器889(開啟)導通，並使該排第二組中的每一電阻式隨機存取記憶體870耦接至其中之一字元線901，及可對該排第二組中的每一電阻式隨機存取記憶體870執行如第8D圖中的設定步驟並在設定步驟中將其重設成具有100歐姆至100,000歐姆之間的一低電阻，且其邏輯值編程為”0”；對於第9D圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss在該排第一組中的電阻式隨機存取記憶體870的頂部電極872上及可施加接地參考電壓Vss在該排第一組的每一選擇器889之底部電極903，以使在該排第一組中的每一選擇器889關閉導通，而使任一字元線901與該排第一組中的每一電阻式隨機存取記憶體870斷開耦接，而在該排第一組中的電阻式隨機存取記憶體870可保持之前的狀態，流過該排第二組的每一選擇器889的電流大於流過該排第一組的每一選擇器889的電流等於或大於5、4、3或2個數量級。
舉例而言，第9G圖為本發明實施例中選擇性電阻式隨機存取記憶體執行設定步驟時的電路示意圖，如第9G圖所示，假如第二RRAM870b執行上述設定步驟時，將其設定為低電阻(LR)狀態，亦即是將邏輯值編程為”0”，而第一RRAM870a、第三RRAM870c、第四RRAM870d則保持在之前的狀態，其中(1)相對應於第一RRAM870a及第二RRAM870b的第一字元線901a被選擇切換成(耦接至)接地參考電壓Vss；(2)用於第二RRAM870b的第二位元線876b切換成(耦接至)第四編程電壓V Pr-4；(3)用於第一RRAM870a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(4)相對應第三RRAM870c及第四RRAM870d的字元線901b切換成(耦接至)介於第四編程電壓V Pr-4的三分之一與三分之二之間的一電壓(例如是一半的第四編程電壓V Pr-4)。
第9A圖至第9D圖在操作時，(1)每一位元線876可切換成且耦接至如第8F圖中的其中之一感應放大器666的節點N31，及耦接至其中之一N型MOS電晶體893的一源極端；(2)相對應於該排的電阻式隨機存取記憶體870之字元線901逐一的被選擇切換成(耦接至)接地參考電壓Vss以使該排的選擇器889導通，並使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876；對於第9C圖中具有堆疊結構的選擇性電阻式隨機存取記憶體或對於第9D圖中具有堆疊結構的選擇性電阻式隨機存取記憶體耦接至該排中全部的電阻式隨機存取記憶體870至同一條字元線901，其中對於第9C圖中選擇性電阻式隨機存取記憶體結構，在其它排中未被選擇的相對應於電阻式隨機存取記憶體870之字元線901可切換成浮空狀態(floating)以關閉在其它排的選擇器889，使在其它排中的每一電阻式隨機存取記憶體870與任一位元線876斷開耦接，或是對於第9D圖中選擇性電阻式隨機存取記憶體結構，其它排中的每一電阻式隨機存取記憶體870與任一字元線901斷開耦接。因此每一感應放大器666可將位在其中之一位元線876(亦即是在第8F圖中節點N31上的電壓)上的電壓與位在一參考線(亦即是在第8F圖上節點N32上的電壓)上的一比較電壓相互比較而產生一比較資料，然後根據該比較資料由其中之一電阻式隨機存取記憶體870產生一”輸出”耦接至其中之一位元線876，舉例而言，當位在節點N31的電壓經由感應放大器比較後，小於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一低電阻，每一感應放大器666可產生邏輯值”1”的輸出。當位在節點N31的電壓經由每一感應放大器比較後，大於位在節點N32的比較電壓時，且在此情況下每一感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一高電阻，每一感應放大器666可產生邏輯值”0”的輸出。
舉例而言，第9H圖為本發明實施例選擇性電阻式隨機存取記憶體在操作時的電路示意圖，如第9H圖所示，假如第一RRAMs 870a及第二RRAMs 870b在操作時被讀取時，而第三RRAMs 870c及第四RRAMs 870d沒有被讀取時，(1)對應於第一RRAMs 870a及第二RRAMs 870b的第一字元線901a被選擇切換成(耦接至)接地參考電壓Vss；(2)用於第一RRAMs 870a及第二RRAMs 870b的第一位元線876a及第二位元線876b分別切換成(耦接至)感應放大器666；及(3)相對應於第三RRAMs 870c及第四RRAMs 870d的第二字元線901b未被選擇且切換成浮空狀態(floating)。
第9I圖為本發明實施例參考電壓產生電路之電路示意圖，如第9A圖至第9C圖及第9E圖至第9I圖所示，參考電壓產生電路894包括如第9C圖中二對相互串聯連接且由電阻式隨機存取記憶體870-1與選擇器889-1所組合之第一組合物及如第9C圖中二對相互串聯連接且由電阻式隨機存取記憶體870-2與選擇器889-2所組合之第二組合物，其中該二對第一組合物及第二組合物並聯設置並相互連接，在每一對第一組合物及第二組合物中，選擇器889-1的頂部電極902耦接至選擇器889-1的頂部電極902及耦接至節點N33，以及電阻式隨機存取記憶體870-1的底部電極871耦接至節點N34，參考電壓產生電路894包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc及耦接至如第8F圖中感應放大器666的節點N32，在該二對中的電阻式隨機存取記憶體870-2的底部電極871耦至節點N35。
如第9A圖至第9C圖及第9E圖至第9I圖所示，當該二對電阻式隨機存取記憶體870-1及870-2在執行如第8D圖中的形成步驟時：(1)節點可切換成(耦接至)接地參考電壓Vss；(2)節點N33可切換成(耦接至)第二激活電壓V F-2；(3)節點N35可切換成(耦接至)接地參考電壓Vss；(4)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1及870-2的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可形成具有低電阻。
如第9A圖至第9C圖及第9E圖至第9I圖所示，該二對電阻式隨機存取記憶體870-1及870-2在執行形成步驟後，該二對電阻式隨機存取記憶體870-1及870-2可執行重設步驟。當該二對二對電阻式隨機存取記憶體870-1及870-2開始執行重設步驟重設時，(1)節點N34可切換成(耦接至)第三編程電壓V Pr-3；(2)節點N33可切換成(耦接至)接地參考電壓Vss；(3)節點n35可切換成(耦接至) 第三編程電壓V Pr-13；(4)節點N32不切換(不耦接)至該二對電阻式隨機存取記憶體870-1的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可重設為具有高電阻。
如第9A圖至第9C圖及第9E圖至第9I圖所示，在該二對電阻式隨機存取記憶體870-1及870-2在重設步驟重設之後，可對該二對電阻式隨機存取記憶體870-1及870-2執行如第8D圖中的設定步驟，當該二對電阻式隨機存取記憶體870-1及870-2在設定步驟設定時，(1)節點N34可切換成(耦接至)第四編程電壓V Pr-4；(2)節點N33可切換成(耦接至) 第四編程電壓V Pr-4；(3)節點N35可切換成(耦接至)接地參考電壓Vss；及(4)節點n32不切換成(不耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871，因此該二對電阻式隨機存取記憶體870-2可被設定成具有低電阻，因此在該二對電阻式隨機存取記憶體870-2例如可被編程為具有100歐姆至100,000歐姆之間的低電阻，及該二對電阻式隨機存取記憶體870-1例如可被編程為具有1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)。
如第9A圖至第9C圖及第9E圖至第9I圖所示，在該二對電阻式隨機存取記憶體870-2被編程為具有低電阻及該二對電阻式隨機存取記憶體870-1被編程為具有高電阻，在操作時，(1)節點N33、N34及N35可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871；及(3) 該二對電阻式隨機存取記憶體870-1的底部電極871可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線901所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線901所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓之間。
(1.3)用於第三種替代方案的第一種型式的非揮發性記憶體單元
第10A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖，第10A圖所示之電路可參考第9A圖中之電路，但二者之間的差異在於第9A圖中的選擇器889及電阻式隨機存取記憶體879可被自我選擇式電阻式隨機存取記憶體(self-select (SS) resistive random access memory (RRAM) cells)907取代，亦即是非揮發性記憶體單元。第10B圖為本發明實施例之自我選擇式電阻式隨機存取記憶體剖面示意圖，如第10A圖及第10B圖所示，自我選擇式電阻式隨機存取記憶體單元907可包括：(1)一底部電極908，例如為厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間的一鎳層，其中此鎳層係由濺鍍製程所形成；(2)一氧化物層909在該底部電極908上，例如為厚度大於5nm、10nm或15nm的二氧化鉿(HfO 2)，或是厚度介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間的二氧化鉿(HfO 2)，其中此二氧化鉿(HfO 2)可由原子層沉積（ALD）製程或通過使用鉿作為靶並使用氧氣和/或氬氣作為氣流的反應磁控管直流（DC）濺鍍製程所形成；(3)一絕緣物層910，例如為厚度大於40nm、60nm或80nm的二氧化鈦層、或是厚度介於20nm至100nm之間、介於40nm至80nm之間或介於50nm至70nm之間的二氧化鈦層，其中此絕緣物層910可由原子層沉積（ALD）製程或通過使用鉿作為靶並使用氧氣和/或氬氣作為氣流的反應磁控管直流（DC）濺鍍製程所形成；(4)一頂部電極911形成在，例如為厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間的一鎳層，其中此鎳層係由濺鍍製程所形成。在氧物層909中形成氧原子空位或氧原子空位導電細絲或路徑，此絕緣物層910具有比氧化物層909更低(更正電子(more positive))的傳導能帶能量，使得能量障礙可形成在絕緣層910與氧化物層909之間的界面處，每一自我選擇式電阻式隨機存取記憶體單元907可經由頂部電極911耦接至其中之一位元線876及經由底部電極908耦接至其中之一字元線901。
第10C圖為本發明實施例自我選擇式電阻式隨機存取記憶體單元907在一設定步驟中用於將SS RRAM 907設定至一低電阻(LR)狀態的一能帶圖(band diagram)，亦即是邏輯值為”0”，如第10B圖至第10C圖所示，在設定步驟中，頂部電極911偏置在接地參考電壓Vss而底部電極908則偏置在設定電壓V set。因此，在氧化物層中的氧原子空位可移動至並積聚在絕緣層910與氧化物層909之間的界面處。
第10D圖為本發明實施例SS RRAM單元907在一重設步驟中用於將SS RRAM 907重設至一高電阻(HR)狀態的一能帶圖(band diagram)，亦即是邏輯值為”1”，如第10B圖至第10D圖所示，在重設步驟中，頂部電極911偏置在重設電壓V Rset而底部電極908則偏置在接地參考電壓Vss。因此，在氧化物層中的氧原子空位可移動至並積聚在氧化物層909與底部電極908之間的界面處。
第10E圖及第10F圖為SS RRAM分別具有低電阻及高電阻的一能帶圖，本發明實施例中，當操作時SS RRAM選擇用於讀取，在操作步驟中，頂部電極911偏置在一電源供應電壓而底部電極908偏置在接地參考電壓Vss，根據第10E圖中的能帶圖所示，電子可從底部電極908流至頂部電極911通過：(i)隧穿經過氧化物層909，接著(ii)流過絕緣物層910。因此SS RRAM909操作為LR狀態，亦即是邏輯值為”0”。
根據第10F圖所示的能帶圖，由於相對小的能量帶彎曲，使電子不能隧穿通過氧化物層909，因此在氧化物層909中引起相對弱的電場。因此，SS RRAM單元907操作為HR狀態，亦即是邏輯值為”1”。
更詳細的說明，如第10A圖所示，對一排一排的第一組自我選擇式電阻式隨機存取記憶體單元907依序執行一設定步驟(但沒有對第二組自我選擇式電阻式隨機存取記憶體執行)，該些自我選擇式電阻式隨機存取記憶體在執行設定步驟時，(1)在一排中對應於自我選擇式電阻式隨機存取記憶體單元907的每一字元線901被逐一的選擇依序的切換成(耦接至)介於2伏特至10伏特之間、介於4伏特至8伏特之間、介於6伏特至8伏特之間或等於8伏特、等於7伏特或等於6伏特的一設定電壓V set，其中那些沒有被選擇的字元線901可切換成耦接至在其它排中的自我選擇式電阻式隨機存取記憶體單元907及耦接至接地參考電壓Vss，(2)用於該排的第一組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第一組中)切換成(或耦接至)接地參考電壓Vss，及(3)用於該排的第二組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第二組中)切換成(或耦接至)介於三分之一至三分二的設定電壓V set，例如為一半的設定電壓V set，因此，如第10A圖至第10C圖所示，對於該排中第一組的其中之一自我選擇式電阻式隨機存取記憶體單元907，在其氧化物層909中的複數氧原子空位可移動至並積聚在其氧化物層909與其絕緣物層910之間的界面處，所以在該排第一組中的每一自我選擇式電阻式隨機存取記憶體單元907可在設定步驟中設定成介於100歐姆至100,000歐姆之間的一低電阻及將邏輯值編程為”0”。
舉例而言，第10G圖為本發明實施例SS RRAM在設定步驟中的電路示意圖，如第10G圖所示，該自我選擇式電阻式隨機存取記憶體單元907包括第一個自我選擇式電阻式隨機存取記憶體單元907a及第二個自我選擇式電阻式隨機存取記憶體單元907b排列在第一排(y = y1)及第三個自我選擇式電阻式隨機存取記憶體單元907c及第四個自我選擇式電阻式隨機存取記憶體單元907d排列在第二排(y = y2)，其對應位置為自我選擇式電阻式隨機存取記憶體單元907a對應於(x1, y1)，自我選擇式電阻式隨機存取記憶體單元907B對應於(x2, y1)，自我選擇式電阻式隨機存取記憶體單元907c對應於(x1, y2)，自我選擇式電阻式隨機存取記憶體單元907d對應於(x2, y2)。
如第10G圖所示，假如第一SS RRAM單元907a執行上述設定步驟設定成低電阻(LR)狀態時，亦即是將邏輯值編程為”0”，第二SS RRAM單元907b、第三SS RRAM單元907c及第四SS RRAM單元907c保持在之前的邏輯狀態，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一字元線901a被選擇切換至(或耦接至)設定電壓V set，此設定電壓V set例如是介於2伏特至10伏特之間、介於4伏特至8伏特之間或介於6伏特至8伏特之間、或等於8伏特、等於7伏特或等於6伏特；(2)用於第一SS RRAM單元907a的第一位元線876a切換成(或耦接至)接地參考電壓Vss；(3)用於第二SS RRAM 907b的第二位元線876b切換成(或耦接至)介於三分之一至三分之二之間的設定電壓V set，例如是一半的設定電壓V set，及(4)對應於第三SS RRAM單元907c及第四SS RRAM單元907b未被選擇的字元線901b，則切換成(耦接至)接地參考電壓Vss。
如第10A圖所示，對一排一排的第二組自我選擇式電阻式隨機存取記憶體單元907依序執行一重設步驟(但沒有對第一組自我選擇式電阻式隨機存取記憶體執行)，該些自我選擇式電阻式隨機存取記憶體在執行重設步驟時，(1)在該排中對應於自我選擇式電阻式隨機存取記憶體單元907的每一字元線901被逐一的選擇依序的切換成(耦接至)接地參考電壓Vss，其中那些沒有被選擇的字元線901可切換成耦接至在其它排中的自我選擇式電阻式隨機存取記憶體單元907及耦接至介於三分之一至三分二的重設電壓V Rset，例如為一半的重設電壓V Rset，其中重設電壓V Rset介於2伏特至8伏特之間、介於4伏特至8伏特之間、介於4伏特至6伏特之間或等於6伏特、等於5伏特或等於4伏特；(2)用於該排的第二組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第二組中)切換成(或耦接至)重設電壓V Rset，及(3)用於該排的第一組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第一組中)切換成(或耦接至)接地參考電壓Vss，因此，如第10A圖、第10B圖及第10D圖中，在該排第二組中的其中之一自我選擇式電阻式隨機存取記憶體單元907的氧化物層909中的複數氧原子空位可移動至並積聚在其氧化物層909與其底部電極908之間的界面處，所以在該排第二組中的每一自我選擇式電阻式隨機存取記憶體單元907可在重設步驟中重設成介於1,000歐姆至100,000,000,000歐姆之間的一高電阻(大於低電阻)並將邏輯值編程為”1”。
例如，第10H圖為本發明實施例SS RRAM在重設步驟中的電路示意圖，如第10H圖示，假如第二SS RRAM單元907b執行上述重設步驟，重設為高電阻時，亦即是將邏輯值編程為”1”，而第一SS RRAM單元907a、第三SS RRAM單元907c、第四SS RRAM單元907d保持在之前的狀態，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b被選擇的第一字元線901a切換成(耦接至)接地參考電壓Vss；(2)用於第二SS RRAM單元907b的第二位元線876b切換成(耦接至)介於2伏特至8伏特之間、介於4伏特至8伏特之間或介於4伏特至6伏特之間或等於6伏特、等於5伏特或等於4伏特的重設電壓V Rset；(3)用於第一SS RRAM單元907a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(4)對應於第三SS RRAM單元907c及第四SS RRAM單元907d且未被選擇的第二字元線901b切換成(耦接至)電壓介於三分之一至三分二的重設電壓V Rset，例如為一半的重設電壓V Rset。在操作時，如第10A圖、第10B圖、第10E圖及第10F圖所示，(1)每一位元線876可切換成(或耦接至)如第8F圖中的其中之一感應放大器666的節點N31及耦接至其中之一N型MOS電晶體893的源極端；(2)對應於一排中自我選擇式電阻式隨機存取記憶體單元907的每一字元線901可逐一被選擇切換成(耦接至)接地參考電壓Vss，以允許一隧穿電流(tunneling current)通過該排中的自我選擇式電阻式隨機存取記憶體單元907，其中對應於在其它排中未被選擇的字元線901可切換成浮空狀態(floating)，以防止隧穿電流通過該其它排中的自我選擇式電阻式隨機存取記憶體單元907，因此每一感應放大器可將其中之一位元線876的電壓(亦即是第8F圖中節點N31所處之電壓)與位在參考線上的參考電壓(亦即是第8F圖中節點N32所處之電壓)比較而產生一比較資料，然後耦接至其中之一位元線876的其中之一自我選擇式電阻式隨機存取記憶體單元907依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的參考電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一自我選擇式電阻式隨機存取記憶體單元907。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的參考電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一自我選擇式電阻式隨機存取記憶體單元907。
例如，第10I圖為本發明實施例中SS RRAMs在操作時的電路示意圖，如第10I圖所示，假如第一SS RRAM單元907a及第二SS RRAM單元907b在執行操作步驟被讀取時，而第三SS RRAM單元907c及第四SS RRAM單元907d未被讀取，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一字元線901a被選擇切換成(或耦接至)接地參考電壓Vss；(2)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一位元線876a及第二位元線876b分別被切換成(或耦接至)感應放大器666；及(3)對應於第三SS RRAM單元907c及第四SS RRAM單元907d的第二字元線901b未被選擇，則切換成浮空狀態。
第10J圖為本發明實施例中參考電壓產生電路之電路示意圖，如第10A圖至第10J圖所示，一參考電壓產生電路899包括二對相互串聯連接的SS RRAM單元907-1及907-2，在每一該對SS RRAM單元907-1及907-2中，此SS RRAM907-1的頂部電極911耦接至SS RRAM907-2的頂部電極911及耦接至節點N36，該SS RRAM907-1的底部電極908耦接至節點N37，該參考電壓產生電路899可包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端耦接至N型MOS電晶體892的汲極端及電源供應電壓Vcc，此N型MOS電晶體892的源極端經由參考線耦接至如第8F圖中的感測放大電路的節點N32，在該二對SS RRAM單元907-2中的底部電極908耦接至節點N38。
如第10A圖至第10J圖所示，對該對中的SS RRAM單元907-1執行重設步驟，當該對中的SS RRAM單元907-1在重設步驟重設時，(1)節點N37被切換成(或耦接至)接地參考電壓Vss；(2)節點N36可切換成(或耦接至)重設電壓V Rset；(3)節點N38可切換成(或耦接至) 重設電壓V Rset；(4)節點N32不切換成耦接至該對中的SS RRAM單元907-1的底部電極908，因此，該對中的SS RRAM單元907-1可重設成具有高電阻。
如第10A圖至第10J圖所示，在該對中的SS RRAM單元907-1執行重設步驟後，可對該對中的SS RRAM單元907-2執行設定步驟，當SS RRAM單元907-2執行設定步驟進行設定時，(1)節點N37被切換成(或耦接至)接地參考電壓Vss；(2)節點N36可切換成(或耦接至) 接地參考電壓Vss；(3)節點N38可切換成(或耦接至)設定電壓V set；(4)節點N32不切換成耦接至該對中的SS RRAM單元907-1的底部電極908，因此，該對中的SS RRAM單元907-2可設定成具有低電阻。所以該對中的SS RRAM單元907-2例如可被編程為具有介於100歐姆至100,000歐姆之間的低電阻，而該對中的SS RRAM單元907-1例如可被編程為具有介於1,000歐姆至100,000,000,000之間的高電阻(大於低電阻)。
如第10A圖至第10J圖所示，該對中的SS RRAM單元907-2被編程具有低電阻及SS RRAM單元907-1被編程具有高電阻後，在操作時，(1)節點N36、節點N37及節點N38可切換成(或耦接至)浮空狀態；(2) 節點N32可切換成(或耦接至)該對中的SS RRAM單元907-1的底部電極908；(3)該對中的SS RRAM單元907-2的底部電極908可切換成(或耦接至)接地參考電壓Vss。因此在第8F圖中的感應放大器666的參考線(亦即是節點N32)所處的參考電壓係介於耦接至己編程具有低電阻且被其中之一字元線901所選擇的其中之一SS RRAM單元907的節點N31所處之電壓與耦接至己編程具有高電阻且被其中之一字元線901所選擇的其中之一SS RRAM單元907的節點N31所處之電壓之間。
(2)第二型非揮發性記憶體單元
第11A圖至第11C圖為本發明實施例用於半導體晶片的(第一種替代方案)第二型非揮發性記憶體單元，第二型非揮發性記憶體單元為磁阻隨機存取記憶體(magnetoresistive random access memories (MRAM))，亦即是可編程電阻，如第11A圖所示，例如用於FPGA IC晶片200的一半導體晶片100包括位在半導體基板2上方且形成在MRAM層879中複數磁阻式隨機存取記憶體880，其中此MRAM層879位在半導體晶片100的第一交互連接層(FISC)20與保護層14之間，在FISC 20內的複數交互金屬連接層6及位在MRAM層879與在半導體基板2之間的交互連接金屬層6可耦接磁阻式隨機存取記憶體880至在半導體基板2上的複數半導體元件4，在FISC 20中的複數交互連接金屬層6及位在MRAM層879與保護層14之間的複數交互連接金屬層6可耦接磁阻式隨機存取記憶體880至半導體晶片之外的外部電路且此交互連接金屬層6的線距小於0.5微米，在FISC 20內的交互連接金屬層6及位在MRAM層879上方的交互連接金屬層6的厚度大於在MRAM層879下方且位在FISC20中的交互連接金屬層6的厚度，半導體基板2、半導體元件4、交互連接金屬層6、FISC 20及保護層14的詳細說明可參考第20A圖至第20Q圖中的說明。
如第11A圖所示，每一磁阻式隨機存取記憶體880具有由氮化鈦、銅或鋁合金所製成的一底部電極881、具有由氮化鈦、銅或鋁合金所製成的一頂部電極882及厚度介於1nm至35nm之間的一磁阻層883位在底部電極871與頂部電極872之間，此底部電極881的厚度介1nm至20nm之間，此頂部電極882的厚度介1nm至20nm之間，對於第一種替代方案，磁阻層883可由下列組成：(1)一反鐵磁(antiferromagnetic (AF))層884位在底部電極881上，亦即是鎖定層(pinning layer)，其反鐵磁層884的材質例如是鉻、鐵-錳合金(Fe-Mn alloy)、氧化鎳(NiO)、硫化鐵(FeS)或Co/[CoPt] 4且其厚度介於1nm至10nm之間；(2)一鎖定磁性層885位在該反鐵磁層上，其材質例如是鐵鈷硼(FeCoB)合金或Co 2Fe 6B 2且其厚度介於1nm至10nm之間、介於0.5nm至3.5nm之間或介於1nm至3nm之間；(3)一隧穿氧化物層886(亦即是隧穿阻障層(tunneling barrier layer))位在該鎖定磁性層885上，其材質例如是氧化鎂(MgO)且其厚度介於0.5nm至5nm之間、介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；及(4)自由磁性層887位在隧穿氧化物層886上，其材質例如是鐵鈷硼(FeCoB)合金或Co 2Fe 6B 2且其厚度係介於0.5nm至3.5nm之間或介於1nm至3nm之間。頂部電極882形成在磁阻層883的自由磁性層887上，其中鎖定磁性層885與自由磁性層887可具有相同的材質。
如第11A圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第20A圖至第20Q圖中其中之一低的交互連接金屬層6之其中之一低的金屬栓塞10的一上表面上及形成在其中之一低的絕緣介電層12的上表面上，如第20A圖至第20Q圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第20A圖至第20Q圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第11B圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第20A圖至第20Q圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上，如第20A圖至第20Q圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第20A圖至第20Q圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第11C圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第20A圖至第20Q圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上，如第20A圖至第20Q圖中的其中之一高的交互連接金屬層6的每一高的金屬接墊8形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，第11D圖為本發明實施例用於半導體晶片的第二種型式磁阻式隨機存取記憶體880結構剖面示意圖，在第11D圖中的半導體晶片結構係類似於第11A圖中的半導體晶片結構，除了磁阻層883的組成不同之外。如第11D圖所示，此磁阻層883係由位在底部電極881上的自由磁性層887、位在該自由磁性層887上的隧穿氧化物層886、位在隧穿氧化物層886上的鎖定磁性層885及位在鎖定磁性層885上的反鐵磁層884所構成，而頂部電極882係形成在該反鐵磁層884上，其中自由磁性層887、隧穿氧化物層886、鎖定磁性層885及反鐵磁層884的材質及厚度可參考上述第一種替代方案中的說明，第二型替代方案之該磁阻式隨機存取記憶體880的底部電極881形成在如第20A圖至第20Q圖中低的其中之一交互連接金屬層6之其中之一低的金屬栓塞10的上表面上，及形成在如第20A圖至第20Q圖中低的絕緣介電層12的上表面上。如第20A圖至第20Q圖中其中之一高的絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，如第20A圖至第20Q圖中其中之一高的交互連接金屬層6中每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內。
另外，在第11D圖中用於第二種替代方案的磁阻式隨機存取記憶體880位在第11B圖中一低的金屬接墊8及一高的金屬栓塞之間，如第11B圖至第11D圖所示，用於第二替代方案的每一磁阻式隨機存取記憶體880之底部電極881形成在如第20A圖至第20Q圖中低的其中之一交互連接金屬層6之其中之一低的金屬接墊8的上表面上，如第20A圖至第20Q圖中高的其中之一絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第20A圖至第20Q圖中高的其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，對於第二種替代方案，在第11D圖中的磁阻式隨機存取記憶體880可提供在低的金屬接墊8與如第11C圖中所示之高的金屬接墊8之間，如第11C圖及第11D圖所示，對於第二種替代方案，每一磁阻式隨機存取記憶體880的底部電極881形成在如第20A圖至第20Q圖中的一低的交互連接線金屬層6的一低的金屬接墊或連接線8的一上表面上，對於第二種替代方案，如第22A圖至第22Q圖中的一高的交互連接金屬層6之每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
如第11A圖至第11D圖所示，鎖定磁性層885具有複數場域(domains)，每一場域在一方向上具有一磁性區域，鎖定磁性層885的每一場域會被反鐵磁層884固定(鎖定)，也就是被固定的場域幾乎不被通過鎖定磁性層885的電流所引起的自旋轉移矩(spin-transfer torque)影響，自由磁性層887具有複數場域，每一場域在一方向上具有一磁性區域，自由磁性層887的場域可輕易的被通過自由磁性層887之電流引起的自旋轉移矩而改變。
如第11A圖至第11C圖所示，在第一種替代方案的磁阻式隨機存取記憶體880在進行設定步驟時，可施加介於0.25伏特至3.3伏特的一電壓V MSE至其頂部電極882，及施加接地參考電壓Vss至其底部電極881上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可在設定步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第一替代方案的一磁阻式隨機存取記憶體880在進行重置步驟時，可施加介於0.25伏特至3.3伏特的重置電壓V MRE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11D圖所示，在第二種替代方案的磁阻式隨機存取記憶體880在進行設定步驟時，可施加介於0.25伏特至3.3伏特的設定電壓V MSE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可在設定步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第二替代方案的一磁阻式隨機存取記憶體880在進行重置步驟時，可施加介於0.25伏特至3.3伏特的重置電壓V MRE至其頂部電極882，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻。
第11E圖為本發明實施例非揮發性記憶體陣列電路示意圖，如第11E圖所示，複數磁阻式隨機存取記憶體880形成在如第11A圖至第11D圖的MRAM層879內，複數開關888(亦即是N型MOS電晶體)設置排列在陣列之中，或者，每一開關也可以是P型MOS電晶體。
(2.1)用於第一種替代方案的第二型非揮性記憶體
如第11A圖至第11C圖及第11E圖所示，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第一替代方案中其中之一磁阻式隨機存取記憶體880的頂部電極882，而此通道的另一端耦接至其中之一位元線876，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排中且用於第一種替代方案中磁阻式隨機存取記憶體880的底部電極881，每一字元線875可耦接至在一排中N型MOS電晶體888(或P型MOS電晶體)的閘極端，並且該N型MOS電晶體888(或P型MOS電晶體)通過每一該字元線875相互並聯耦接。每一位元線876通過在一列中的其中之一N型MOS電晶體888(或P型MOS電晶體)逐一依序耦接至在一列中用於第一種替代方案的每一磁阻式隨機存取記憶體880的的頂部電極882。
另一替代的例子，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第一替代方案中其中之一磁阻式隨機存取記憶體880的底部電極881及頂部電極882，另一端耦接至其中之一參考線877，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可通過在一排中的N型電晶體888耦接至排列在一排中且用於第一種替代方案中磁阻式隨機存取記憶體880的底部電極881及頂部電極882。
如第11E圖所示，在第11A圖至第11C圖中用於第一種替代方案的磁阻式隨機存取記憶體880進行編程時，首先對所有的磁阻式隨機存取記憶體880執行一重設步驟，其中包括：(1)所有位元線876可切換成(或耦接至)接地參考電壓Vss；(2)全部的字元線875切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr以導通(開啟)每一N型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876，此編程電壓V Pr大於或等於磁阻式隨機存取記憶體880的重設電壓V MRE；以及(3)全部的參考線877可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr，其中此編程電壓V Pr大於或等於磁阻式隨機存取記憶體880的重設電壓V MRE。或者，當每一開關888為P型MOS電晶體時，所有的字元線875可切換成(或耦接至)接地參考電壓Vss以導通(開啟)每一P型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876。因此，一電流可從每一磁阻式隨機存取記憶體880的頂部電極882流通至磁阻式隨機存取記憶體880的底部電極881，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相反，所以，每一該磁阻式隨機存取記憶體880在重設步驟中可重設成具有介於15歐姆至500,000,000,000歐姆之間的高電阻，且其邏輯值編程為”1”。
接著如第11E圖所示，如第11A圖至第11C圖中用於第一種替代方案的第一組磁阻式隨機存取記憶體880執行一設定步驟，但如第11A圖至第11C圖中用於第一種替代方案的第二組磁阻式隨機存取記憶體880未執行設定步驟，包括：(1)對應於排列在一排中之磁阻式隨機存取記憶體880的每一字元線875被逐一選擇依序切換成(或耦接至)編程電壓V Pr以導通(開啟)在一排中的N型MOS電晶體888，使該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如使在該排中的所有磁阻式隨機存取記憶體880耦接至同一條參考線877，其中對應於其它排中的磁阻式隨機存取記憶體880的那些沒有被選擇的字元線875切換成(或耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓V Pr係介於0.25伏特至3.3伏特之間並且等於或大於磁阻式隨機存取記憶體880的設定電壓V MSE；(2)參考線877可切換成(或耦接至)接地參考電壓Vss；(3)用於該排中第一組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第一組中)可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr，其中此編程電壓V Pr等於或大於磁阻式隨機存取記憶體880的設定電壓V MSE；以及(4)該排中第二組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第二組中)可切換成(或耦接至)接地參考電壓Vss，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)編程電壓V Pr，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓V Pr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓V MSE。因此，一電流可從在該排中第一組每一磁阻式隨機存取記憶體880的底部電極881流通至該排中第一組磁阻式隨機存取記憶體880的頂部電極882，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與該排第一組中每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相同，所以，第一組中每一該磁阻式隨機存取記憶體880在設定步驟中可設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，且其邏輯值編程為”0”。
如第8F圖及第11E圖所示，磁阻式隨機存取記憶體880在操作時：(1)每一位元線876切換成耦接至如第8F圖中感應放大器666的節點N31及耦接至N型MOS電晶體896的源極端；(2)每一參考線877可切換成(或耦接至)接地參考電壓Vss；及(3)應對於一排中磁阻式隨機存取記憶體880的每一字元線875被逐一依序被選擇切換成(或耦接至)電源供應電壓Vcc以導通(開啟)一排中N型MOS電晶體888，使在該排的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中全部磁阻式隨機存取記憶體880耦接至同一參考線877，其中在其它排中對應於磁阻式隨機存取記憶體880沒有被選擇的那些字元線875可切換成(或耦接至)接地參考電壓Vss以關閉在其它排中的N型MOS電晶體888，使在其它排的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，該N型MOS電晶體896的閘極端耦接至電壓Vg及其汲極端耦接至電源供應電壓Vcc，該N型MOS電晶體896可作為一電流來源。磁阻式隨機存取記憶體880在操作時，電壓Vg可施加在N型MOS電晶體896的閘極端以控制通過N型MOS電晶體896的電流處於一基本恆定的電平(substantially constant level)，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)電源供應電壓Vcc，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接。因此每一感應放大器666可比較其中之一位元線876所處的電壓(亦即是第8F圖中節點N31的電壓)與一參考線877所處的電壓(亦即是第8F圖中節點N32的電壓)而產生一比較資料，然後經由其中之一開關888耦接至其中之一位元線876的其中之一磁阻式隨機存取記憶體880依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一磁阻式隨機存取記憶體880。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一磁阻式隨機存取記憶體880。
第11F圖為本發明實施例中一參考電壓產生電路的電路示意圖，如第11A圖至第11C圖、第11E圖及第11F圖所示，此參考電壓產生電路895包括二對相互串聯連接的磁阻式隨機存取記憶體880-1及880-2， 其中該二對用於第一替代方案之磁阻式隨機存取記憶體880-1及880-2並聯設置並相互連接，在每一對用於第一替代方案之磁阻式隨機存取記憶體880-1及880-2中，用於第一替代方案之磁阻式隨機存取記憶體880-1的頂部電極882耦接至用於第一替代方案磁阻式隨機存取記憶體880-2的頂部電極882及耦接至節點N39，以及用於第一替代方案磁阻式隨機存取記憶體880-1的底部電極881耦接至節點N40，參考電壓產生電路895更包括一N型MOS電晶體891，此N型MOS電晶體891的源極端(在操作時)耦接至用於第一種替代方案之該二對中磁阻式隨機存取記憶體880-1的底部電極881及耦接至節點N40，參考電壓產生電路895更包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端經由參考線耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc，及其源極端耦接至如第8F圖中感應放大器666的節點N32，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2的底部電極881耦至節點N41。
如第11A圖至第11C圖、第11E圖及第11F圖所示，對該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1執行重設步驟，當該二對磁阻式隨機存取記憶體880-1執行重設步驟時，(1)節點N40可切換成(耦接至)編程電壓V Pr；(2)節點N39可切換成(耦接至)接地參考電壓Vss；(3)節點N41可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換(不耦接)至該二對用於第一替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此，該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1可重設為具有高電阻。
如第11A圖至第11C圖、第11E圖及第11F圖所示，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2在重設步驟重設之後，可對該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2執行設定步驟，當執行設定步驟設定時，(1)節點N40可切換成(耦接至)編程電壓V Pr；(2)節點N39可切換成(耦接至)編程電壓V Pr；(3)節點N41可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換成(不耦接至)該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2可被設定成具有低電阻，因此在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2例如可被編程為具有10歐姆至100,000,000,000歐姆之間的低電阻，及該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1例如可被編程為具有15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11A圖至第11C圖、第11E圖及第11F圖所示，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2被編程為具有低電阻及該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1被編程為具有高電阻，在操作時，(1)節點N39、N40及N41可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1的底部電極881；及(3) 該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2的底部電極881可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的用於第一種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的用於第一種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓之間。
(2.2)用於第一種替代方案的第二型非揮性記憶體
如第11D圖至第11E圖所示，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第二替代方案中其中之一磁阻式隨機存取記憶體880的頂部電極882，而此通道的另一端耦接至其中之一位元線876，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排中且用於第二種替代方案中磁阻式隨機存取記憶體880的底部電極881，每一字元線875可耦接至在一排中N型MOS電晶體888(或P型MOS電晶體)的閘極端，並且該N型MOS電晶體888(或P型MOS電晶體)通過每一該字元線875相互並聯耦接。每一位元線876通過在一列中的其中之一N型MOS電晶體888(或P型MOS電晶體)逐一依序耦接至在一列中用於第二種替代方案的每一磁阻式隨機存取記憶體880的的頂部電極882。
另一替代的例子，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第二替代方案中其中之一磁阻式隨機存取記憶體880的底部電極881及頂部電極882，另一端耦接至其中之一參考線877，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可通過在一排中的N型電晶體888耦接至排列在一排中且用於第二種替代方案中磁阻式隨機存取記憶體880的底部電極881及頂部電極882。
如第11E圖所示，在第11D圖中用於第二種替代方案的磁阻式隨機存取記憶體880進行編程時，首先對所有的磁阻式隨機存取記憶體880執行一重設步驟，其中包括：(1)所有位元線876可切換成(或耦接至)編程電壓V Pr，此編程電壓V Pr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓V MRE；(2)全部的字元線875切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr以導通(開啟)每一N型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876，此編程電壓V Pr大於或等於磁阻式隨機存取記憶體880的設定電壓V MRE；(3) 全部的參考線877可切換成(或耦接至) 接地參考電壓Vss。或者，當每一開關888為P型MOS電晶體時，所有的字元線875可切換成(或耦接至)接地參考電壓Vss以導通(開啟)每一P型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876。因此，一電流可從每一磁阻式隨機存取記憶體880的底部電極881流通至磁阻式隨機存取記憶體880的頂部電極882，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相反，所以，每一該磁阻式隨機存取記憶體880在重設步驟中可重設成具有介於15歐姆至500,000,000,000歐姆之間的高電阻，且其邏輯值編程為”1”。
接著如第11E圖所示，如第11A圖至第11C圖中用於第二種替代方案的第一組磁阻式隨機存取記憶體880執行一設定步驟，但如第11D圖中用於第二種替代方案的第二組磁阻式隨機存取記憶體880未執行設定步驟，包括：(1)對應於排列在一排中之磁阻式隨機存取記憶體880的每一字元線875被逐一選擇依序切換成(或耦接至)編程電壓V Pr以導通(開啟)在一排中的N型MOS電晶體888，使該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如使在該排中的所有磁阻式隨機存取記憶體880耦接至同一條參考線877，其中對應於其它排中的磁阻式隨機存取記憶體880的那些沒有被選擇的字元線875切換成(或耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓V Pr係介於0.25伏特至3.3伏特之間並且等於或大於磁阻式隨機存取記憶體880的重設電壓V MSE；(2)參考線877可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr，其中此編程電壓V Pr等於或大於磁阻式隨機存取記憶體880的重設電壓V MSE；(3)用於該排中第一組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第一組中)可切換成(或耦接至)接地參考電壓Vss；以及(4)該排中第二組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第二組中)可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓V Pr，其中此編程電壓V Pr等於或大於磁阻式隨機存取記憶體880的重設電壓V MSE。或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)編程電壓V Pr，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓V Pr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓V MSE。因此，一電流可從在該排中第一組每一磁阻式隨機存取記憶體880的頂部電極882流通至該排中第一組磁阻式隨機存取記憶體880的底部電極881，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與該排第一組中每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相同，所以，第一組中每一該磁阻式隨機存取記憶體880在設定步驟中可設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，且其邏輯值編程為”0”。
如第8F圖及第11E圖所示，磁阻式隨機存取記憶體880在操作時：(1)每一位元線876切換成耦接至如第8F圖中感應放大器666的節點N31及耦接至N型MOS電晶體896的源極端；(2)每一參考線877可切換成(或耦接至)接地參考電壓Vss；及(3)應對於一排中磁阻式隨機存取記憶體880的每一字元線875被逐一依序被選擇切換成(或耦接至)電源供應電壓Vcc以導通(開啟)一排中N型MOS電晶體888，使在該排的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中全部磁阻式隨機存取記憶體880耦接至同一參考線877，其中在其它排中對應於磁阻式隨機存取記憶體880沒有被選擇的那些字元線875可切換成(或耦接至)接地參考電壓Vss以關閉在其它排中的N型MOS電晶體888，使在其它排的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，該N型MOS電晶體896的閘極端耦接至電壓Vg及其汲極端耦接至電源供應電壓Vcc，該N型MOS電晶體896可作為一電流來源。磁阻式隨機存取記憶體880在操作時，電壓Vg可施加在N型MOS電晶體896的閘極端以控制通過N型MOS電晶體896的電流處於一基本恆定的電平(substantially constant level)，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)電源供應電壓Vcc，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接。因此每一感應放大器666可比較其中之一位元線876所處的電壓(亦即是第8F圖中節點N31的電壓)與一參考線877所處的電壓(亦即是第8F圖中節點N32的電壓)而產生一比較資料，然後經由其中之一開關888耦接至其中之一位元線876的其中之一磁阻式隨機存取記憶體880依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一磁阻式隨機存取記憶體880。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一磁阻式隨機存取記憶體880。
第11F圖中的參考電壓產生電路895可應用在此，但在第11F圖中用於第一種替代方案的磁阻式隨機存取記憶體880-1及880-2改變成一個用於第二種替代方案，如如第11D圖至第11F圖所示，此參考電壓產生電路895包括二對相互串聯連接的磁阻式隨機存取記憶體880-1及880-2，其中該二對用於第二替代方案之磁阻式隨機存取記憶體880-1及880-2並聯設置並相互連接，在每一對用於第二替代方案之磁阻式隨機存取記憶體880-1及880-2中，用於第二替代方案之磁阻式隨機存取記憶體880-1的頂部電極882耦接至用於第二替代方案磁阻式隨機存取記憶體880-2的頂部電極882及耦接至節點N39，以及用於第二替代方案磁阻式隨機存取記憶體880-1的底部電極881耦接至節點N40，N型MOS電晶體891的源極端(在操作時)耦接至用於第二種替代方案之該二對中磁阻式隨機存取記憶體880-1的底部電極881及耦接至節點N40，此N型MOS電晶體892的閘極端經由參考線耦接至汲極端、耦接至電源供應電壓Vcc及其源極端耦接至如第8F圖中感應放大器666的節點N32，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2的底部電極881耦至節點N41。
如第11D圖至第11F圖所示，對該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1執行重設步驟，當該二對磁阻式隨機存取記憶體880-1執行重設步驟時，(1)節點N40可切換成(耦接至)接地參考電壓Vss；(2)節點N39可切換成(耦接至)編程電壓V Pr；(3)節點N41可切換成(耦接至)編程電壓V Pr；及(4)節點N32不切換(不耦接)至該二對用於第二替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此，該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1可重設為具有高電阻。
如第11D圖至第11F圖所示，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2在重設步驟重設之後，可對該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2執行設定步驟，當執行設定步驟設定時，(1)節點N40可切換成(耦接至)接地參考電壓Vss；(2)節點N39可切換成(耦接至)接地參考電壓Vss；(3)節點N41可切換成(耦接至)編程電壓V Pr；及(4)節點N32不切換成(不耦接至)該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2可被設定成具有低電阻，因此在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2例如可被編程為具有10歐姆至100,000,000,000歐姆之間的低電阻，及該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1例如可被編程為具有15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11D圖至第11F圖所示，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2被編程為具有低電阻及該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1被編程為具有高電阻，在操作時，(1)節點N39、N40及N41可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1的底部電極881；及(3) 該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2的底部電極881可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的用於第二種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的用於第二種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓之間。
標準商業化現場可編程閘陣列(FPGA)積體電路(IC)晶片之說明
第12A圖係為根據本申請案之實施例所繪示之標準商業化現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。請參見第12A圖，標準商業化FPGA IC 晶片200係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30 nm、20 nm或10 nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。標準商業化FPGA IC 晶片200之面積係介於400 mm2至9 mm2之間、介於225 mm2至9 mm2之間、介於144 mm2至16 mm2之間、介於100 mm2至16 mm2之間、介於75 mm2至16 mm2之間或介於50 mm2至16 mm2之間。應用先進半導體技術世代之標準商業化FPGA IC 晶片200所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第12A圖，由於標準商業化FPGA IC 晶片200係為標準商業化IC晶片，故標準商業化FPGA IC 晶片200僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之標準商業化FPGA IC 晶片200所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於標準商業化FPGA IC 晶片200之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第12A圖，各種類型之標準商業化FPGA IC 晶片200包括：(1) 如第6A圖或第6J圖所描述之多個可編程邏輯區塊(LB)201，係以陣列的方式排列於其中間區域；(2)第3A圖至第3D圖及第7A圖至第7C圖中複數交叉點開關379設置在每一可編程邏輯區塊(LB)201的周圍；(3)多條晶片內交互連接線502，其中每一條係在相鄰之二可編程邏輯區塊(LB)201之間的上方空間延伸；(4) 如第5B圖所描述之多個小型I/O電路203，其中每一個的輸出S_Data_in係耦接一條或多條之晶片內交互連接線502，其中每一個的每一輸入S_Data_out、S_Enable或S_Inhibit係耦接另外一條或多條之晶片內交互連接線502；以及(5)如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907。對於標準商業化FPGA IC 晶片200，如第8E圖或第9E圖中的每一感應放大器666的輸出端Out耦接至一或複數條如第1A圖或第1B圖中6T或5T SRAM單元398的位元線452，該些6T或5T SRAM單元398使用作為記憶體單元490，用於第6A圖至第6J圖中可編程邏輯區塊(LB)201的查找表(LUT)上，或該些6T或5T SRAM單元398使用作為記憶體單元362，經由一或複數的固定交互連接線364而用於第7A圖至第7C圖中交叉點開關379上。因此對於標準商業化FPGA IC晶片200，當如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907在操作時，儲存在第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907中的編程碼或結果值可經由其感應放大器666下載至其用於如第6A圖或第6H圖中可編程邏輯區塊(LB)201的查找表(LUT)之記憶體單元490，或下載至其用於如第7A圖至第7C圖中交叉點開關379之記憶體單元362。
請參見第12A圖，晶片內交互連接線502可分成是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。標準商業化FPGA IC晶片200具有如第5B圖所描述之小型I/O電路203，其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
如第12A圖所示，如第6A圖或第6H圖中每一可編程邏輯區塊(LB)201的輸入A0-A3耦接至晶片內(INTRA-CHIP)交互連接線502的一或多條之可編程交互連接線361及/或晶片內交互連接線502的一或多條之固定交互連接線364，可編程邏輯區塊(LB)201可對其輸入執行邏輯操作或比較操作以產生輸出Dout, C0, C1, C2或C3至晶片內交互連接線502的另一或多條之可編程交互連接線361及/或晶片內交互連接線502的另一或多條之固定交互連接線364，其中該計算操作可包括加法、減法、乘法或除法運算，該邏輯運算操作可包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算，該標準商業化FPGA IC晶片200的全部或大部分的區域可用於可編程邏輯區塊(LB)201及用於可編程交互連接線361的交互連接線，例如面積大於85%, 90%, 95% 或99%的區域用於可編程邏輯區塊(LB)201及用於可編程交互連接線361的交互連接線。或者是，該標準商業化FPGA IC晶片200的全部或大部分的電晶體可用於可編程邏輯區塊(LB)201及用於可編程交互連接線361的交互連接線，例如數目大於85%, 90%, 95% 或99%的電晶體用於可編程邏輯區塊(LB)201及用於可編程交互連接線361的交互連接線。
請參見第12A圖，標準商業化FPGA IC 晶片200可以包括多個I/O金屬接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中之一小型I/O電路203上方，並連接該其中之一小型I/O電路203之節點381。在第一時脈中，其中之一如第6A圖至第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout, C0, C1, C2或C3可以經由其中之一或多條之可編程交互連接線361及/或一或多個交叉點開關379(其中每一交叉點開關379位在二個交互連接的可編程交互連接線361之間)，而傳送至其中之一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中之一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中之一小型I/O電路203之上方的I/O金屬接墊372以傳送至標準商業化FPGA IC 晶片200之外部的電路。在第二時脈中，來自標準商業化FPGA IC 晶片200之外部的電路之訊號可經由該I/O金屬接墊372傳送至該其中之一小型I/O電路203之小型接收器375，該其中之一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361及/或一或多個交叉點開關379(其中每一交叉點開關379位在二個交互連接的可編程交互連接線361之間)可以傳送至如第6A圖至第6H圖中其他的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個。
如第12A圖所示，標準商業化FPGA IC 晶片200可提供如第5B圖所示平行設置複數小型I/O電路203，用於標準商業化FPGA IC 晶片200的每一數複數輸入/輸出(I/O)埠，其具有2n條的數量，其中”n”可以係從2至8之間的整數範圍內，標準商業化FPGA IC 晶片200的複數I/O埠具有2n條的數量，其中”n”可以係從2至5之間的整數範圍內，例如，標準商業化FPGA IC 晶片200的複數I/O埠具有4個並分別定義為第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠，標準商業化FPGA IC 晶片200的每一第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠具有64個小型I/O電路203，每一小型I/O電路203可參考如第5B圖中的小型I/O電路203，小型I/O電路203以64位元頻寬從標準商業化FPGA IC 晶片200的外部電路用於接收或傳送資料。
如第12A圖所示，標準商業化FPGA IC 晶片200更包括一晶片賦能(chip-enable (CE))接墊209用以開啟或關閉(禁用)標準商業化FPGA IC 晶片200，例如當一邏輯值”0”耦接至晶片賦能(CE)接墊209時，標準商業化FPGA IC 晶片200可開啟處理資料及/或操作使用標準商業化FPGA IC 晶片200的外部電路，當邏輯值”1”耦接至晶片賦能(CE)接墊209時，標準商業化FPGA IC 晶片200則被禁止(關閉)處理資料及/或禁止操作使用標準商業化FPGA IC 晶片200的外部電路。
如第12A圖所示，對於標準商業化FPGA IC 晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第5B圖中本身的每一小型I/O電路203之小型接收器375的第一輸入，用於每一I/O埠中並用以接收來自其外部電路的S抑制(S_Inhibit_in)信號，以激活或抑制其每一小型I/O電路203的小型接收器375；及(2)複數輸入選擇(input selection (IS))接墊226用以從其複數I/O埠中選擇其中之一接收資料(即是第5B圖中的S_Data)，其中係經由從外部電路的複數I/O埠中選擇其中之一的金屬接墊372接收信號，例如，對於標準商業化FPGA IC 晶片200，其輸入選擇接墊226的數量為二個(例如是IS1及IS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元頻寬下接收資料，也就是如第5B圖中的S_Data，經由從外界電路中的第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372接收資料。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，標準商業化FPGA IC 晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由從標準商業化FPGA IC 晶片200的外部電路中的第一I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第二、第三及第四I/O埠不會從標準商業化FPGA IC 晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，標準商業化FPGA IC 晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由從標準商業化FPGA IC 晶片200的外部電路中的第二I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第三及第四I/O埠不會從標準商業化FPGA IC 晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”1”耦接至IS2接墊226，標準商業化FPGA IC 晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由從標準商業化FPGA IC 晶片200的外部電路中的第三I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第四I/O埠不會從標準商業化FPGA IC 晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，標準商業化FPGA IC 晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由從標準商業化FPGA IC 晶片200的外部電路中的第四I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第三I/O埠不會從標準商業化FPGA IC 晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該標準商業化FPGA IC 晶片200被啟用以抑制其小型I/O電路203的小型接收器375。
如第12A圖所示，對於標準商業化FPGA IC 晶片200，它更可包括(1)一輸入賦能(OE)接墊221耦接至如第5B圖中本身的每一小型I/O電路203之小型驅動器374的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S賦能(S_ Enable)信號，以啟用或禁用其每一小型I/O電路203的小型驅動器374；及(2)複數輸出選擇(Ourput selection (OS)接墊228用以從其複數I/O埠中選擇其中之一驅動(drive)或通過(pass)資料(即是第5B圖中的S_Data_out)，其中係經由複數I/O埠中選擇其中之一金屬接墊372傳輸信號至外部電路，例如，對於標準商業化FPGA IC 晶片200，其輸出選擇接墊226的數量為二個(例如是OS1及OS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元頻寬下驅動或通過資料，也就是如第5B圖中的S_Data_out，經由第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372傳輸資料至外界電路。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，標準商業化FPGA IC 晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由第一I/O埠的64個平行金屬接墊372驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第二、第三及第四I/O埠不會驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，標準商業化FPGA IC 晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由第二I/O埠的64個平行金屬接墊372驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第三及第四I/O埠不會驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”1”耦接至OS2接墊228，標準商業化FPGA IC 晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由第三I/O埠的64個平行金屬接墊372驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第四I/O埠不會驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，標準商業化FPGA IC 晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由第四I/O埠的64個平行金屬接墊372驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第三I/O埠不會驅動或通過資料至標準商業化FPGA IC 晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；第一、第二、第三及第四I/O埠，該標準商業化FPGA IC 晶片200被啟用以禁用其小型I/O電路203的小型驅動器374。
請參見第12A圖，標準商業化FPGA IC 晶片200還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第6A圖或第6H圖所描述之用於可編程邏輯區塊(LB)201之查找表(LUT) 201之記憶體單元490、如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362及/或如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中所描述之非揮發性記憶體單元870、880或907，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206用以提供接地參考電壓Vss經由一或多條之固定交互連接線364傳送至用於如第6A圖或第6H圖中所示可編程邏輯區塊(LB)201的查找表(LUT)210之記憶體單元490，或是經由一或多條之固定交互連接線364傳送至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362，及/或傳送至如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中所描述之非揮發性記憶體單元870、880或907。
如第12A圖，標準商業化FPGA IC 晶片200更可包括一時脈接墊229用於接收來自標準商業化FPGA IC 晶片200的外部電路的時脈信號。
如第12A圖所示，對於標準商業化FPGA IC 晶片200，其可編程邏輯區塊(LB)201可重新配置或建構在人工智能(AI)的應用上，例如，在一第一時脈，其可編程邏輯區塊(LB)201其中之一可具有其查找表(LUT)210以被編程用於如第6B圖或第6C圖的OR運算操作，然而，在發生一或多個事件之後，在一第二時脈，其可編程邏輯區塊(LB)201其中之一可具有其查找表(LUT)210以被編程用於如第6D圖或第146E圖的NAND運算操作，以獲得更好的AI性能或表現。
由於該標準商業化FPGA IC晶片200主要可包括查表面(LUT)210 (例如是可編程邏輯區塊(LB)201)及用於可編程交互連接線361的交互連接線，該標準商業化FPGA IC晶片200像是標準商業化DRAM或NAND 快閃IC晶片，其製造成品率(manufacturing yield)可以非常高，例如於其晶片面積大於例如50 mm 2，或是例如大於80％，90％或95％。
I. 標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之設置
第12B圖至第12E圖係為根據本申請案之實施例所繪示之用於可編程邏輯區塊(LB)之記憶單元(用於查找表)及多工器及用於可編程交互連接線之記憶單元及通過/不通開關之各種設置示意圖。通過/不通過開關258可以構成如第3A圖及第3B圖所繪示之第一型及第二型交叉點開關379。各種設置係如下所述：
(1)標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第一種設置
請參見第12B圖，針對標準商業化FPGA IC 晶片200之每一個可編程邏輯區塊(LB)201，用於其查找表(LUT)210之記憶體單元490可以配設在標準商業化FPGA IC 晶片200之P型矽半導體基板2之第一區域上，與用於其查找表(LUT)210之記憶體單元490耦接之其多工器211可以配設在標準商業化FPGA IC 晶片200之P型矽半導體基板2之第二區域上，其中該第一區域係相鄰該第二區域。每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中之一查找表(LUT)210且耦接至其中之一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中之一查找表(LUT)210之結果值或編程碼其中之一個，且其輸出可以耦接至該其中之一多工器211之第一組之輸入D0-D15其中之一個。
請參見第12B圖，用於如第7A圖所描述之可編程交互連接線361之一組記憶體單元362可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，用於如第7A圖所描述之可編程交互連接線361之一組通過/不通過開關258可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，一組通過/不通過開關258配合一組記憶體單元362可構成如第3A圖或第3B圖所描述之一個交叉點開關379，每一組之通過/不通過開關258其中每一個耦接至每一組之記憶體單元362其中之一個或多個。
(2)標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第二種設置
請參見第12C圖，針對標準商業化FPGA IC 晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上中間區域中的記憶體陣列區塊395內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通過開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。
(3)標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第三種設置
請參見第12D圖，針對標準商業化FPGA IC 晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2之分開的多個中間區域中的記憶體陣列區塊395a及395b內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通過開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。針對標準商業化FPGA IC 晶片200，其一些多工器211及其一些通過/不通過開關258係設在記憶體陣列區塊395a及395b之間。
(4)標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第四種設置
請參見第12E圖，針對標準商業化FPGA IC 晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上中間區域中的記憶體陣列區塊395內，且可以耦接至(1)位於其P型矽半導體基板2上之其多個第一群之通過/不通過開關258，多個第一群之通過/不通過開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其P型矽半導體基板2上之其多個第二群之通過/不通過開關258，多個第二群之通過/不通過開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其P型矽半導體基板2上之其多個第三群之通過/不通過開關258，多個第三群之通過/不通過開關258之每一個係位在同一行之第一群之通過/不通過開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通過開關258其中相鄰兩個之間。針對標準商業化FPGA IC 晶片200，每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490分別用於一或多個查找表(LUT)210且分別耦接至第12B圖的其中之一多工器211之第一組之輸入(即是D0-D15)，其中在一或多個群組中的每一記憶體單元490可儲存其中之一查找表(LUT)210之結果值或編程碼，以用於一或多個查找表(LUT)210，且記憶體單元490的輸出可以耦接至一或多個多工器211中之第一組之輸入(即D0-D15)的其中之一個。
(5)標準商業化FPGA IC晶片之記憶單元、多工器及通過/不通開關之第五種設置
請參見第12F圖，針對標準商業化FPGA IC 晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上的多個記憶體陣列區塊395內，且可以耦接至(1)位於其P型矽半導體基板2上之其多個第一群之通過/不通過開關258，多個第一群之通過/不通過開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其P型矽半導體基板2上之其多個第二群之通過/不通過開關258，多個第二群之通過/不通過開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其P型矽半導體基板2上之其多個第三群之通過/不通過開關258，多個第三群之通過/不通過開關258之每一個係位在同一行之第一群之通過/不通過開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通過開關258其中相鄰兩個之間。針對標準商業化FPGA IC 晶片200，其每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490分別用於一或多個如第12B圖中的查找表(LUT)210，其中在一或多組中的每一記憶體單元490可儲存查找表(LUT)210的其中之一結果值或編程碼，且其輸出可以耦接至第一組多工器211之輸入D0-D15的其中之一。此外，一或多個之可編程邏輯區塊(LB)201可以設在記憶體陣列區塊395之間。
(6)用於第一種至第五種設置之記憶單元
如第12B圖至第12F圖所示，對於標準商業化FPGA IC 晶片200，用於其查找表(LUT)210的每一記憶體單元490可參考第1A圖或第1B圖中的其中之一記憶單元(SRAM)398，該記憶體單元398的輸出Out1或輸出Out2耦接至第6A圖及第6F圖至第6J圖中可編程邏輯區塊201的第一組多工器211之輸入D0-D15的其中之一，對於標準商業化FPGA IC 晶片200，用於其可編程交互連接線361的每一記憶體單元3620可參考第1A圖或第1B圖中的其中之一記憶單元(SRAM)398，該記憶體單元398的輸出Out1或輸出Out2耦接至第7A圖至第7C圖中交叉點開關379
II.標準商業化FPGA IC晶片之繞道交互連接線的設置
第12G圖係為根據本申請案之實施例所繪示之作為繞道交互連接線之可編程交互連接線之示意圖。請參見第16G圖，標準商業化FPGA IC 晶片200可以包括第一組之可編程交互連接線361，作為繞道交互連接線金屬層279，其中每一條可以連接其中之一交叉點開關379至遠方的另一個交叉點開關379，而繞過其他一或多個的交叉點開關379，該些交叉點開關379可以是如第11A圖至第11D圖所繪示之第一型至第四型中的任一型。標準商業化FPGA IC 晶片200可以包括第二組之可編程交互連接線361，並不會繞過任何的交叉點開關379，而每一繞道交互連接線金屬層279係平行於多條可透過交叉點開關379相互耦接之第二組之可編程交互連接線361。
舉例而言，如第11A圖至第11C圖所描述之交叉點開關379之節點N23及N25可以分別耦接第二組之可編程交互連接線361，而其節點N24及N26可以分別耦接繞道交互連接線金屬層279，故交叉點開關379可以從與其節點N24及N26耦接之兩條繞道交互連接線金屬層279及與其節點N23及N25耦接之兩條第二組之可編程交互連接線361中選擇其中之一條耦接至其中另外一條或多條。因此，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線金屬層279耦接至及與其節點N23耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N23耦接之第二組之可編程交互連接線361耦接至及與其節點N25耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線金屬層279耦接至及與其節點N26耦接之繞道交互連接線金屬層279。
或者，舉例而言，如第11A圖至第11C圖所描述之交叉點開關379之節點N23-N26其中每一個可以耦接第二組之可編程交互連接線361，故交叉點開關379可以從與其節點N23-N26耦接之四條第二組之可編程交互連接線361中選擇其中之一條耦接至其中另外一條或多條。
如第12G圖所示，對於標準商業化FPGA IC 晶片200，複數的交叉點開關379環繞一區域278，其中可設置多個記憶體單元362在其中，每一交叉點開關379可參考至：(1)如第1A圖或第1B圖所描述之記憶體單元398的輸出Out1或Out2耦接至如第7A圖至第7C圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258。對於標準商業化FPGA IC 晶片200，用於其可編程邏輯區塊(LB)201的查找表(LUT)210在區域278中更包括複數記憶體單元490，每一記憶體單元490可參考如第1A圖或第1B圖所描述之的輸出Out1或Out2耦接至如第6A圖及第6H圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一。用於交叉點開關379的記憶體單元362可設置在一或複數環圍繞著可編程邏輯區塊(LB)201，圍繞在區域278的第二群(組)中的複數可編程交互連接線361可分別耦接可編程邏輯區塊(LB)201的多工器211之第二組輸入(即是A0-A3)至圍繞在區域278的複數交叉點開關379，圍繞在區域278的第二組(群)中的一可編程交互連接線361耦接至可編程邏輯區塊(LB)201的多工器211之輸出(即是Dout)至圍繞在區域278的一交叉點開關379。
因此，請參見第12G圖，其中之一個可編程邏輯區塊(LB)201之多工器211之輸出Dout可以(1)輪流地經過一或多條之第二組之可編程交互連接線361及一或多個的交叉點開關379傳送至其中之一繞道交互連接線金屬層279，(2)接著輪流地經過一或多個的交叉點開關379及一或多條之繞道交互連接線金屬層279從該其中之一繞道交互連接線金屬層279傳送至另一條之第二組之可編程交互連接線361，以及(3)最後輪流地經過一或多個的交叉點開關379及一或多條之第二組之可編程交互連接線361從該另一條之第二組之可編程交互連接線361傳送至另一個可編程邏輯區塊(LB)201之多工器211之第二組之輸入A0-A3其中之一個。
III.標準商業化FPGA IC晶片之交叉點開關的設置
第12H圖係為根據本申請案之實施例所繪示之標準商業化FPGA IC晶片之交叉點開關之設置的示意圖。請參見第12H圖，標準商業化FPGA IC 晶片200可以包括：(1)矩陣排列之可編程邏輯區塊(LB)201；(2)多個連接區塊(CB) 455，其中每一個係設在同一列或同一行之相鄰兩個的可編程邏輯區塊(LB)201之間；以及(3)多個開關區塊(SB) 456，其中每一個係設在同一列或同一行之相鄰兩個的連接區塊(CB) 455之間。每一連接區塊(CB) 455可以設有如第3D圖及第7C圖所繪示之多個第四型交叉點開關379，而每一開關區塊(SB) 456可以設有如第3C圖及第7B圖所繪示之多個第三型交叉點開關379。
請參見第12H圖，針對每一個連接區塊(CB) 455，其每一個第四型交叉點開關379之輸入D0-D15其中每一個係耦接至可編程交互連接線361其中之一條，而其輸出Dout係耦接至可編程交互連接線361其中另一條。可編程交互連接線361可以耦接連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個至(1) 如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，或是至(2)開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中之一個。或者，可編程交互連接線361可以耦接連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸出Dout至(1)如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中之一個，或是至(2)開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23-N26其中之一個。
舉例而言，請參見第12H圖，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中之一或多個可以透過可編程交互連接線361其中之一條或多條耦接位在其第一側之如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout, C0, C1, C2或C3，另一連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中之一或多個可以透過可編程交互連接線361其中之一條或多條耦接位在其第二側(位於第一側對面)之如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout, C0, C1, C2或C3，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中之一條或多條耦接位在其第三側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一個，連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中之一條或多條耦接位在相對於其第三側之其第四側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一個。連接區塊(CB) 455之如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout可以透過可編程交互連接線361其中之一條耦接位在其第三側或第四側之開關區塊(SB) 456之如第3C圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一個，或透過可編程交互連接線361其中之一條耦接位在其第一側或第二側之如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中之一個。
請參見第12H圖，針對每一開關區塊(SB) 456，如第3C圖及第7B圖所繪示之第三型交叉點開關379之四個節點N23-N26可以分別一一耦接在四個不同方向上的可編程交互連接線361。舉例而言，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23可以經由該四個可編程交互連接線361其中之一條耦接位於其左側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個或是其輸出Dout，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N24可以經由該四個可編程交互連接線361其中另一條耦接位於其上側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個或是其輸出Dout，該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其右側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個或是其輸出Dout，且該每一開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其下側之連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個或是其輸出Dout。
因此，請參見第12H圖，訊號可以從其中之一個的可編程邏輯區塊(LB)201經由多個的開關區塊(SB) 456傳送至其中另一個的可編程邏輯區塊(LB)201，位於該些多個的開關區塊(SB) 456其中每相鄰兩個之間係設有連接區塊(CB) 455供該訊號的傳送，位於該其中之一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB) 456其中之一個之間係設有連接區塊(CB) 455供該訊號的傳送，位於該其中另一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB) 456其中之一個之間係設有連接區塊(CB) 455供該訊號的傳送。舉例而言，該訊號可以從如第6A圖或第6H圖所繪示之該其中之一個的可編程邏輯區塊(LB)201之輸出Dout經由其中之一條的可編程交互連接線361傳送至第一個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個，接著該第一個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中之一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至其中之一個的開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379之節點N23，接著該其中之一個的開關區塊(SB) 456之如第3C圖及第7B圖所繪示之第三型交叉點開關379可以切換其節點N23耦接至其節點N25供該訊號的傳送，使得該訊號可以從其節點N25經由其中另一條的可編程交互連接線361傳送至第二個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379之輸入D0-D15其中之一個，接著該第二個的連接區塊(CB) 455之如第3D圖及第7C圖所繪示之第四型交叉點開關379可以切換該其中之一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至如第6A圖或第6H圖所繪示之該其中另一個的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個。
IV. 標準商業化FPGA IC晶片之修復
第12I圖係為根據本申請案之實施例所繪示之修復標準商業化FPGA IC晶片之示意圖。請參見第12I圖，標準商業化FPGA IC 晶片200具有可編程邏輯區塊(LB)201，其中備用的一個201-s可以取代其中壞掉的一個。標準商業化FPGA IC 晶片200包括：(1)多個修復用輸入開關陣列276，其中每一個的多個輸出之每一個係串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中之一個；以及(2)多個修復用輸出開關陣列277，其中每一個的一或多個輸入係分別一一串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。此外，標準商業化FPGA IC 晶片200還包括：(1)多個備用之修復用輸入開關陣列276-s，其中每一個的多個輸出之每一個係並聯地耦接至其他每一個備用之修復用輸入開關陣列276-s之輸出的其中之一個，且串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中之一個；以及(2)多個備用之修復用輸出開關陣列277-s，其中每一個的一或多個輸入係分別一一並聯地耦接至其他每一個備用之修復用輸出開關陣列277-s之一或多個輸入，分別一一串聯地耦接至如第6A圖或第6H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。每一個備用之修復用輸入開關陣列276-s具有多個輸入，其中每一個係並聯地耦接其中之一修復用輸入開關陣列276之輸入的其中之一個。每一個備用之修復用輸出開關陣列277-s具有一或多個輸出，分別一一並聯地耦接其中之一修復用輸出開關陣列277之一或多個輸出。
因此，請參見第12I圖，當其中之一個的可編程邏輯區塊(LB)201壞掉時，可以關閉分別耦接該其中之一個的可編程邏輯區塊(LB)201之輸入及輸出的其中之一個的修復用輸入開關陣列276及其中之一個的修復用輸出開關陣列277，而開啟具有輸入分別一一並聯地耦接該其中之一個的修復用輸入開關陣列276之輸入之備用之修復用輸入開關陣列276-s，開啟具有輸出分別一一並聯地耦接該其中之一個的修復用輸出開關陣列277之輸出之備用之修復用輸出開關陣列277-s，並關閉其他備用之修復用輸入開關陣列276-s及備用之修復用輸出開關陣列277-s。如此，備用的可編程邏輯區塊(LB)201-s可以取代壞掉的該其中之一個的可編程邏輯區塊(LB)201。
第12J圖係為根據本申請案之實施例所繪示之修復標準商業化FPGA IC晶片之示意圖。請參照第12J圖，可編程邏輯區塊(LB)201係為陣列的形式排列。當其中之一個位在其中之一行上的可編程邏輯區塊(LB)201壞掉時，將關閉位在該其中之一行上的所有可編程邏輯區塊(LB)201，而開啟位在其中之一行上的所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復後行號經重新編號之每一行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之與其行號相同之每一行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。舉例而言，當位在第N-1行中的可編程邏輯區塊(LB)201其中之一個壞掉時，將關閉位在第N-1行中所有可編程邏輯區塊(LB)201，而開啟位在最右邊一行中所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復前供所有備用的可編程邏輯區塊(LB)201-s設置的最右邊一行在修復可編程邏輯區塊(LB)201後將重新編號為第1行，修復前供可編程邏輯區塊(LB)201-s設置的第1行在修復可編程邏輯區塊(LB)201後將重新編號為第2行，以此類推。修復前供可編程邏輯區塊(LB)201-s設置的第n-2行在修復可編程邏輯區塊(LB)201後將重新編號為第n-1行，其中n係為介於3至N的整數。修復後行號經重新編號之第m行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第m行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算，其中m係為介於1至N的整數。舉例而言，修復後行號經重新編號之第1行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第1行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。
用於標準商業FPGA IC晶片的可編程邏輯區塊
另外，第12K圖為本發明實施例用於一標準商業化FPGA IC晶片的一可編程邏輯區塊(LB)方塊示意圖，如第12K圖所示，如第12A圖中的每一可編程邏輯區塊(LB)201可包括：(1) 用於固定連接線加法器的一或多個單元(A) 2011具有的數量範圍例如係介於1至16個；(2)用於固定連接線多工器的一或多個單元(M)2012具有的數量範圍例如係介於1至16個；(3) 用於緩存及暫存器的一或多個單元(C/R)2013，其容量範圍例如係介於256至2048位元之間；(4)用於邏輯操作運算的複數單元(LC)具有的數量範圍例如係介於64至2048個。如第12A圖中的每一該可編程邏輯區塊(LB)201可更包括複數區塊內交互連接線2015，其中每一區塊內交互連接線2015延伸到其相鄰的二個單元2011、單元2012、單元2013及單元2014之間的間隔上並且排列成矩陣，對於每一可編程邏輯區塊(LB)，其晶片內(INTRA-CHIP)交互連接線502可分成可編程交互連接線361及如第7A圖至第7C圖中的固定交互連接線364；其區塊內交互連接線2015的可編程交互連接線361可分別耦接至標準商業化FPGA IC 晶片200的晶片內(INTRA-CHIP)交互連接線502，以及其區塊內交互連接線2015的固定交互連接線364可分別耦接至標準商業化FPGA IC 晶片200的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364。
如第12A圖及第12K圖所示，用於邏輯操作運算的每一單元(LC)2014可排列如第6A圖中的一或多個邏輯架構，該邏輯架構的具有記憶體單元490，例如具有4到256個記憶體單元490，每一記憶體單元490用於查找表(LUT)210，且分別耦接至多工器211的第一組輸入端，此第一組輸入端的數目例如是4到256個，並且根據多工器的第二組輸入來選擇其中之一成為其輸出，其中第二組輸入的數目例如是2至8個輸入，第二組的每一輸入耦接至區塊內交互連接線2015的可編程交互連接線361或固定交互連接線364之其中之一。舉例而言，用於其查找表(LUT)210的邏輯架構可具有16個記憶體單元490，分別耦接至第一組的多工器211的16個輸入，依據其多工器211的第二組的4個輸入並經由其多工器211從16個中選擇其一輸入成為其輸出，其中第二組的4個輸入耦接至如第6A圖至第14F圖至第14J圖中區塊內交互連接線2015的可編程交互連接線361或固定交互連接線364之其中之一。另外用於邏輯操作運算的每一該單元(LC)2014可排列配置成一暫存器，用以暫時地保存邏輯架構的輸出或邏輯架構之第二組多工器211其中之一輸入。
第12L圖為本發明實施例的一加法器的一單元之電路示意圖，第12M圖為本發明實施例用於一加法器的一單元的一增加單元(adding unit)的電路示意圖，如第12A圖、第12L圖及第12M圖，用於固定連接線加法器的每一單元(A)2011可包括複數加法單元2016經由階段性的串聯及逐級相互耦接，例如第12K圖中用於固定連接線加法器的每一該單元(A)2011包括如第12L圖及第12M圖中經由階段性的串聯及逐級相互耦接之8級的加法單元2016，以將其耦接至區塊內交互連接線2015的八個可編程交互連接線361及固定交互連接線364所耦接的第一位元輸入(A7, A6, A5, A4, A3, A2, A1, A0)與耦接至區塊內交互連接線2015的另外八個可編程交互連接線361及固定交互連接線364的第二8位元輸入(B7, B6, B5, B4, B3, B2, B1, B0)相加而獲得耦接至區塊內交互連接線2015的另外9個可編程交互連接線361及固定交互連接線364的9位元輸出(Cout, S7, S6, S5, S4, S3, S2, S1, S0)。如第12L圖及第12M圖所示，第一級加法單元2016可將用於固定連接線加法器的每一單元(A)2011的輸入A0所耦接的第一輸入In1與每一單元(A)2011的輸入A0所耦接的第二輸入In2相加，同時需考慮來自於上次計算的結果(previous computation result)，即是進位輸入(carry-in input)Cin，而其中上次計算的結果(即是，進位輸入Cin)，以獲得其二輸出，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S0，而其它的一輸出為一進位輸出(carry- out Output)Cout耦接至第二級的加法單元2016之一進位輸入(carry-in input)Cin，第二級至第七級的每一加法單元2016可將耦接至用於固定連接線加法器的每一單元(A)2011的輸入A1, A2, A3, A4, A5及A6其中之一的第一輸入In1與耦接至每一單元(A)2011的輸入B1, B2, B3, B4, B5及B6其中之一的第二輸入In2相加而獲得其二輸出，並且同時考慮其進位輸入(carry-in input)Cin，此進位輸入(carry-in input)Cin係來自於前一級(個)第一級至第六級的其中之一加法單元2016的進位輸出(carry- out Output)Cout，其中之一輸出作為用於固定連接線加法器的每一單元(A)2011的S1, S2, S3, S4, S5及S6輸出其中之一，而其它的一輸出為一進位輸出Cout則係耦接至下一級在第二級至第八級的其中之一加法單元2016的進位輸入Cin，例如，第七級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A6的第一輸入In1與耦接至每一單元(A)2011的輸入B6的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第六級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S6，及其它一個輸出為一進位輸出Cout並且耦接至第八級的加法單元2016的一進位輸入Cin。第八級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A7的第一輸入In1與耦接至每一單元(A)2011的輸入B7的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第七級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S7，及其它一個輸出為一進位輸出Cout作為用於固定連接線加法器的每一單元(A)2011的進位輸出Cout。
如第12L圖及第12M圖，第一級至第八級的每一加法單元2016可包括(1)一互斥或閘(ExOR)閘342用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級每一加法單元2016的第一輸入In1及第二輸入In2；(2)一ExOR閘343用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，該輸出作為第一級至第八級的每一該加法單元2016的輸出Out，其中第一輸入耦接至互斥或閘342的輸出，第二輸入係耦接至第一級至第八級的每一該加法單元2016的進位輸入Cin；(3)一AND閘344用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入耦接至第一級至第八級的每一加法單元2016的進位輸入Cin，而第二輸入耦接至互斥或閘(ExOR)閘342的輸出；(4)一AND閘345用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級的每一加法單元2016的第二輸入In2及第一輸入In1；及(5)一或閘346用以對其第一輸入及第二輸入執行”或(OR)”運算操作而獲得其輸出，此輸出係作為第一級至第八級的每一加法單元2016的進位輸出Cout，其中第一輸入耦接至AND閘344的輸出，而第二輸入耦接至AND閘345的輸出。
第12N圖為本發明實施例一固定連接線乘法器的一單元電路示意圖，如第12A圖及第12N圖，用於固定連接線多工器的每一單元(M)2012可包括複數級的加法單元2016階段性的串聯及逐級相互耦接，其中每一級的架構如第12M圖所示，例如，用於固定連接線多工器中如第12K圖的每一該單元(M)2012包括7個加法單元2016排列成8個(階)級，每一加法單元2016階段性的串聯及逐級相互耦接，如第12N圖及第12M圖所示，將耦接至區塊內交互連接線2015的8個可編程交互連接線361及固定交互連接線364的其第一8位元輸入(X7, X6, X5, X4, X3, X2, X1, X0) coupling to eight of the 可編程交互連接線361 and 固定交互連接線364 of the 區塊內交互連接線2015 by its second 8-bit input (Y7, Y6, Y5, Y4, Y3, Y2, Y1, Y0)乘於耦接至另一區塊內交互連接線2015的另外8個可編程交互連接線361及固定交互連接線364的其第二8位元輸入(Y7, Y6, Y5, Y4, Y3, Y2, Y1, Y0)而獲得其16位元輸出(P15, P14, P13, P12, P11, P10, P9, P8, P7, P6, P5, P4, P3, P2, P1, P0)，其中此6位元輸出耦接至區塊內交互連接線2015的另外16個可編程交互連接線361及固定交互連接線364，如第12N圖及第12M圖所示，用於固定連接線多工器的每一單元(M)2012可包括64個AND閘347，每一AND閘347用於對其第一輸入執行AND運算操作而獲得其輸出，其中第一輸入耦接至用於固定連接線多工器的每一單元(M)2012的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)其中之一，而其第二輸入係耦接至用於固定連接線多工器的每一單元(M)2012的第二8個輸入(Y7, Y6, Y5, Y4, Y3, Y2, Y1及Y0)其中之一，更為詳細的說明，用於固定連接線多工器的每一單元(M)2012，其64個AND閘347排列設置成8行，其中每一個AND閘347分別具有的第一輸入及第二輸入，每一第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)及每一第二8個輸入(Y7, Y6, Y5, Y4, Y3, Y2, Y1及Y0)形成64個組合(8乘8)，在第一行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y0；在第二行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y1；在第三行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y2；在第四行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y3；在第五行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y4；在第六行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y5；在第七行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y6；在第八行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7, X6, X5, X4, X3, X2, X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y7。
如第12M圖及第12N圖所示，用於固定連接線多工器的每一單元(M)2012，在第一行中其最右邊的一AND閘347的輸出可作為其輸出P0，用於固定連接線多工器的每一該單元(M)2012，在第一行中左邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在第二行中右邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第12M圖及第12N圖，用於固定連接線多工器的每一該單元(M)2012，第一級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應且位在邏輯值”0”的進位輸入Cin，最右側的一個輸出作為其輸出P1，及左側6個輸出可分別耦接至第二級的7個加法單元2016中的右邊6個的第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第二級的7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在該第二行中最左側之AND閘347的輸出耦接至第二級的最左側的一個加法單元2016之第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在該第三行中右側7個AND閘347的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第12M圖及第12N圖所示，用於固定連接線多工器的每一該單元(M)2012，每一第二級至第六級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應的進位輸入Cin，最右側的一個輸出作為其輸出P1-P6其中之一，及左側6個輸出可分別耦接至第三級至第七級中下一級(階)的7個加法單元2016的右側6個第一輸入In1，以及他們的相對應的進位輸出Cout分別耦接至第三級及第七級的下一級(階)中的7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在每一該第三行至第七行中最左側之AND閘347的輸出耦接至第三級及第七級的其中之一級最左側的一個加法單元2016之第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在每一該第四行至第八行中右側7個AND閘347的輸出可分別耦接至第三級及第七級的其中之一級的7個加法單元2016的第二輸入In2。
例如，如第12M圖及第12N圖所示，用於固定連接線多工器的每一該單元(M)2012，第二級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P2及左側6個輸出分別耦接至第三級的7個加法單元2016之中右側的6個第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第三級中7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在第三行中最左側一AND閘347的輸出耦接至第三級中最左側一加法單元2016的第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在第四行中右側7個AND閘347的輸出可分別耦接至第三級的7個加法單元2016的第二輸入In2。
如第12M圖及第12N圖所示，用於固定連接線多工器的每一該單元(M)2012，第七級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P7及左側6個輸出分別耦接至第八級的7個加法單元2016之中右側的6個第二輸入In2，及他們的相對應的進位輸出Cout分別耦接至第八級中7個加法單元2016的第一輸入In1。用於固定連接線多工器的每一該單元(M)2012，在第八行中最左側一AND閘347的輸出耦接至第八級中最左側一加法單元2016的第二輸入In2。
如第12M圖及第12N圖所示，用於固定連接線多工器的每一該單元(M)2012的第八級中7個加法單元2016中最右側的一加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其位在邏輯值”0”的進位輸入Cin，而其輸出係作為用於固定連接線多工器的每一該單元(M)2012的輸出P8，以及其進位輸出Cout耦接至用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中的第二個最右側(由左到其最右邊的一個)一加法單元2016的進位輸入Cin，用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中每一第二個最右側的一個加法單元2016到第二個最左側的一個加法單元2016，可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其相對應的進位輸入Cin，此輸出作為用於固定連接線多工器的每一該單元(M)2012的輸出P9至輸出P13其中之一輸出，以及其進位輸出Cout耦接至用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中的第三個最右側一個到最左側的一個的進位輸入Cin，即是左側至每一第二個最右側一個到第二個最左側的一個，用於固定連接線多工器的每一該單元(M)2012的第八級中7個加法單元2016的最左側的一個加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其進位輸入Cin，此輸出可作為用於固定連接線多工器的每一該單元(M)2012的輸出P14，及其進位輸出Cout作為輸出P15。
用於緩存及暫存器的每一該單元(C/R)2013如第12K圖所示，其用於暫時的保存及儲存(1)用於固定連接線加法器的單元(A)2011的輸入及輸出，例如第12L圖及第12M圖中的第一級的加法單元的進位輸入Cin、其第一8位元輸入(A7, A6, A5, A4, A3, A2, A1, A0)、第二8位元輸入(B7, B6, B5, B4, B3, B2, B1, B0)及/或其9位位元的輸出(Cout, S7, S6, S5, S4, S3, S2, S1, S0)；(2)用於固定連接線多工器的單元(M)2012的輸入及輸出，例如第12M圖及第12N圖中，其第一8位元輸入(X7, X6, X5, X4, X3, X2, X1, X0)、第二8位元輸入(Y7, Y6, Y5, Y4, Y3, Y2, Y1, Y0)及/或其16位元輸出(P15, P14, P13, P12, P11, P10, P9, P8, P7, P6, P5, P4, P3, P2, P1, P0)；(3)用於邏輯操作運算的單元(LC)2014的輸入及輸出，即是其邏輯架構的輸出，或其邏輯架構的第二組多工器211的該些輸入的其中之一輸入。
專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之說明
第13圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。請參照第13圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410係利用較先進之半導體技術世代進行設計及製造，例如是先進於或小於或等於30 nm、20 nm或10 nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。專用於可編程交互連接(DPI)之積體電路(IC)晶片410之面積係介於400 mm2至9 mm2之間、介於225 mm2至9 mm2之間、介於144 mm2至16 mm2之間、介於100 mm2至16 mm2之間、介於75 mm2至16 mm2之間或介於50 mm2至16 mm2之間。應用先進半導體技術世代之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第13圖，由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410係為標準商業化IC晶片，故專用於可編程交互連接(DPI)之積體電路(IC)晶片410僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第13圖，各種類型之專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域；(2) 如第3A圖、第3B圖、第3C圖或第3D圖所描述之多組的交叉點開關379，其中每一組係在記憶體矩陣區塊423其中之一個的周圍環繞成一環或多環的樣式；以及(3) 如第13B圖所描述之多個小型I/O電路203，其中每一個的輸出S_Data_in係經由可編程交互連接線361其中之一條耦接其中之一個如第3A圖至第3C圖所繪示之交叉點開關379之節點N23-N26其中之一個或是經由可編程交互連接線361其中另一條耦接其中之一個如第3D圖所繪示之交叉點開關379之輸入D0-D15其中之一個，及輸出S_Data_out係經由可編程交互連接線361其中另一條耦接至如第3A圖至第3C圖中其另一交叉點開關379的節點N23至節點N16其中之一節點，或是經由另一可編程交互連接線361耦接至如第3D圖中其另一交叉點開關379的輸出Dout，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以參考至如第1A圖或第1B圖中的其中之一記憶體單元398，且其具有輸出Out1及輸出Out2耦接至其中之一通過/不通過開關258，該些通過/不通過開關258係用於如第3A圖、第3B圖及第7A圖中靠近每一該記憶體矩陣區塊423之交叉點開關379，以使記憶體單元398可開啟或關閉其中之一通過/不通過開關258，或者，在每一記憶體矩陣區塊423具有複數記憶體單元362，每一記憶體單元362可以參考至如第1A圖或第1B圖，且其具有輸出Out1及輸出Out2耦接至第二組的其中之一輸入(即是A0及A1)及第3C圖及第7B圖中其中之一交叉點開關379的其中之一多工器211的輸入SC-4，其中交叉點開關379靠近每一該記憶體矩陣區塊423。或者，在每一記憶體矩陣區塊423具有複數記憶體單元362，每一記憶體單元362可以參考至如第1A圖或第1B圖，且其具有輸出Out1及輸出Out2耦接至如第3D圖及第7C圖中靠近每一該記憶體矩陣區塊423的其中之一交叉點開關之第二組多工器211的其中之一輸入(即是A0-A3)。
請參見第13圖，DPI IC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸，且可以是如第7A圖至第7C圖所描述之可編程交互連接線361或是固定交互連接線364。DPI IC晶片410之如第5B圖所描述之小型I/O電路203其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
如第13圖所示，該DPIIC晶片410更可包括如第8A圖至第8F圖中、第9A圖至第9H圖中、第10A圖至第10I圖中或第11A圖至第11F圖中複數非揮發性記憶體單元870、880或907，對於DPIIC晶片410，如第8A圖至第8F圖中、第9A圖至第9H圖中、第10A圖至第10I圖中或第11A圖至第11F圖中的每一感應放大器666的輸出Out經由一或多條的固定交互連接線364耦接至如第1A圖或第1B圖中6T或5T SRAM單元398的一或多條位元線，該些6T或5T SRAM單元398係用於交叉點開關379中的記憶體單元362。因此，對於DPIIC晶片410，當如第8A圖至第8F圖中、第9A圖至第9H圖中、第10A圖至第10I圖中或第11A圖至第11F圖中複數非揮發性記憶體單元870、880或907在操作時，儲存在如第8A圖至第8F圖中、第9A圖至第9H圖中、第10A圖至第10I圖中或第11A圖至第11F圖中複數非揮發性記憶體單元870、880或907的編程碼可經由其感應放大器666被下載至如第7A圖至第7C圖中交叉點開關379的記憶體單元362內。
請參見第13圖，DPI IC晶片410可以包括多個I/O金屬接墊372，如第5B圖所描述的內容，其每一個係垂直地設在其中之一小型I/O電路203上方，並連接該其中之一小型I/O電路203之節點381。在第一時脈中，來自如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一的訊號，或是如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout，可以經由其中之一或多條之可編程交互連接線361傳送至其中之一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中之一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中之一小型I/O電路203之上方的I/O金屬接墊372以傳送至DPI IC晶片410之外部的電路。在第二時脈中，來自DPI IC晶片410之外部的電路之訊號可經由該I/O金屬接墊372傳送至該其中之一小型I/O電路203之小型接收器375，該其中之一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的如第3A圖至第3C圖、第7A圖及第7B圖所繪示之交叉點開關379之節點N23-N26其中之一，或者可以傳送至其他的如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中之一個。
請參見第13圖，DPI IC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362及施加電源供應電壓Vcc至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮發性記憶體870、880或907，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第7A圖至第7C圖所描述之用於交叉點開關379之記憶體單元362及施加電源供應電壓Vcc至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮發性記憶體870、880或907。
請參見第13圖，DPI IC晶片410還包括如第1A圖中的複數6T SRAM單元398，其用作為緩存記憶體以用於資料鎖存或鎖存，每一6T SRAM單元398可包括二個開關449(例如是N型或P型MOS電晶體)用於位元及位元條的資料傳輸，每一6T SRAM單元398另包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，每一6T SRAM單元398用作緩存記憶體，此6T SRAM單元398的二個開關449用於資料寫入及讀取儲存其中的資料，該DPIIC晶片410更包括一感應放大器用於從作為緩存記憶體的6T SRAM單元398讀取資料(感測或偵測)，因此DPIIC晶片410中的6T SRAM單元398可作為緩存記憶體以從如第15A圖至第15O圖中其中之一標準商業化邏輯驅動器300的任一半導體晶片200, 250, 251, 260, 265, 266, 267, 268, 269, 269a, 269b, 269c, 324及402中在運算或計算期間儲存資料，在本實施例中，該DPIIC晶片410可稱為專用可編程交互連接線及緩存SRAM(dedicated programmable interconnection and cache SRAM (DPICSRAM))晶片。
專用於輸入/輸出(I/O)之晶片的說明
第14圖係為根據本申請案之實施例所繪示之專用於輸入/輸出(I/O)之晶片的方塊圖。請參照第14圖，專用於輸入/輸出(I/O)之晶片265包括複數個大型I/O電路341 (僅繪示其中之一個)及複數個小型I/O電路203 (僅繪示其中之一個)。大型I/O電路341可以參考如第5A圖所敘述之內容，小型I/O電路203可以參考如第5B圖所敘述之內容。
請參照第5A圖、第5B圖及第14圖，每一大型I/O電路341之大型驅動器274之輸入L_Data_out係耦接其中之一小型I/O電路203之小型接收器375之輸出S_Data_in。每一大型I/O電路341之大型接收器275之輸出L_Data_in係耦接其中之一小型I/O電路203之小型驅動器374之輸入S_Data_out。當利用訊號(L_Enable)致能大型驅動器274且同時利用訊號(S_Inhibit)啟動小型接收器375時，會利用訊號(L_Inhibit)抑制大型接收器275且同時利用訊號(S_Enable)禁能小型驅動器374，此時資料可以從小型I/O電路203之I/O金屬接墊372依序經過小型接收器375及大型驅動器274傳送至大型I/O電路341之I/O接墊272。當利用訊號(L_Inhibit)啟動大型接收器275且同時利用訊號(S_Enable)致能小型驅動器374時，會利用訊號(L_Enable)禁能大型驅動器274且同時利用訊號(S_Inhibit)抑制小型驅動器374，此時資料可以從大型I/O電路341之I/O接墊272依序經過大型接收器275及小型驅動器374傳送至小型I/O電路203之I/O金屬接墊372。
邏輯驅動器之說明
各種的標準商業化邏輯驅動器(亦可稱為邏輯運算封裝結構、邏輯運算封裝驅動器、邏輯運算裝置、邏輯運算模組、邏輯運算碟片或邏輯運算碟片驅動器等)係介紹如下：
I. 第一型之邏輯驅動器
第15A圖係為根據本申請案之實施例所繪示之第一型標準商業化邏輯驅動器之上視示意圖。請參見第15A圖，標準商業化邏輯驅動器300可以封裝有複數個如第12A圖至第12N圖所描述之標準商業化FPGA IC 晶片200、一或多個的動態隨機記憶體(DRAM積體電路(IC)晶片321及一專用控制晶片260，排列成陣列的形式，其中專用控制晶片260係由標準商業化FPGA IC 晶片200及DRAM IC晶片321所包圍環繞，且可以位在DRAM IC晶片321之間及/或標準商業化FPGA IC 晶片200之間。位在標準商業化邏輯驅動器300之右側中間的DRAM IC晶片321可以設於位在標準商業化邏輯驅動器300之右側上面及右側下面的二標準商業化FPGA IC 晶片200之間。位在標準商業化邏輯驅動器300的左側中間一DRAM IC晶片321 可配置設置在標準商業化邏輯驅動器300之左側上面及標準商業化邏輯驅動器300之左側下面的二標準商業化FPGA IC 晶片200之間。標準商業化FPGA IC 晶片200其中數個可以在標準商業化邏輯驅動器300之上側排列成一條線。標準商業化FPGA IC 晶片200其中數個可以在標準商業化邏輯驅動器300之下側排列成一條線。
請參見第15A圖，標準商業化邏輯驅動器300可以包括多條晶片間(INTER-CHIP)交互連接線371，其中每一條可以在標準商業化FPGA IC 晶片200、DRAM IC晶片321及專用控制晶片260其中相鄰的兩個之間的下方空間中延伸。標準商業化邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處，每一DPI IC晶片410之周圍角落處係設有標準商業化FPGA IC 晶片200、DRAM IC晶片321及專用控制晶片260其中四個。舉例而言，位在專用控制晶片260之左上角處的第一個DPI IC晶片410與位在該第一個DPI IC晶片410左上角處的第一個標準商業化FPGA IC 晶片200之間的最短距離即為第一個標準商業化FPGA IC 晶片200之右下角與第一個DPI IC晶片410之左上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右上角處的第二個標準商業化FPGA IC 晶片200之間的最短距離即為第二個標準商業化FPGA IC 晶片200之左下角與第一個DPI IC晶片410之右上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410左下角處的DRAM IC晶片321之間的最短距離即為DRAM IC晶片321之右上角與第一個DPI IC晶片410之左下角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右下角處的專用控制晶片260之間的最短距離即為專用控制晶片260之左上角與第一個DPI IC晶片410之右下角之間的距離。
請參見第15A圖，每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與標準商業化FPGA IC 晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第15A圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，晶片間(INTER-CHIP)交互連接線371的一或多個可編程交互連接線361或一或多個固定交互連接線364耦接來自於每一標準標準商業化FPGA IC 晶片200至其它的標準標準商業化FPGA IC 晶片200，使每一標準標準商業化FPGA IC 晶片200相互連接。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410。每一個的DRAM IC晶片321可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。每一個的DRAM IC晶片321可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DRAM IC晶片321。
因此，請參見第15A圖，第一個的標準商業化FPGA IC 晶片200之第一個的可編程邏輯區塊(LB)201(如第6A圖或第6H圖中的可編程邏輯區塊(LB)201)，其輸出Dout可以經由其中之一個的DPI IC晶片410之交叉點開關379傳送至第二個的標準商業化FPGA IC 晶片200之第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個。據此，第一個的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個之過程係依序地經過(1)第一個的標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、(3)該其中之一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中之一個的DPI IC晶片410之交叉點開關379、(5)該其中之一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、以及(2)第二個的標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361。
或者，請參見第15A圖，其中之一個的標準商業化FPGA IC 晶片200之第一個的可編程邏輯區塊(LB)201(如第6A圖或第6H圖中的可編程邏輯區塊(LB)201)，其輸出Dout可以經由其中之一個的DPI IC晶片410之交叉點開關379傳送至該其中之一個的標準商業化FPGA IC 晶片200之第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個。據此，第一個的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中之一個之過程係依序地經過(1)該其中之一個的標準商業化FPGA IC 晶片200之第一組之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、(3)該其中之一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中之一個的DPI IC晶片410之交叉點開關379、(5)該其中之一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、以及(7)該其中之一個的標準商業化FPGA IC 晶片200之第二組之晶片內交互連接線502之可編程交互連接線361。
請參見第15A圖，標準商業化邏輯驅動器300可以包括多個專用I/O晶片265，位在標準商業化邏輯驅動器300之周圍區域，其係環繞標準商業化邏輯驅動器300之中間區域，其中標準商業化邏輯驅動器300之中間區域係容置有標準商業化FPGA IC 晶片200、DRAM IC晶片321、專用控制晶片260及DPI IC晶片410。每一個的標準商業化FPGA IC 晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，其中之一DRAM IC晶片321可以經由晶片間(INTER-CHIP)交互連接線371的一或多條可編程交互連接線361及一或多條固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一專用I/O晶片265可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。
請參見第15A圖，每一個的標準商業化FPGA IC 晶片200可以參考如第12A圖至第12N圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第13圖所揭露之內容。
請參見第15A圖，每一個專用I/O晶片265及專用控制晶片260可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程。在相同的標準商業化邏輯驅動器300中，每一個專用I/O晶片265及專用控制晶片260所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第15A圖，每一個專用I/O晶片265及專用控制晶片260所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
如第15A圖所示，標準商業化邏輯驅動器300可包括用於處理及/或計算的高速存取資料功用之一或多個高速DRAM IC晶片321，每一DRAM IC晶片321所使用的製造技術或節點係先進於或小於40nm，例如是40nm、30 nm、20 nm、15 nm或10 nm。每一DRAM IC晶片321的密度(density)係大於或等於64M(Mb)、128Mb、256 Mb、1Gb、4 Gb、8 Gb、16 Gb、32 Gb、128 Gb、256 Gb或512 Gb。需要處理或計算的資料可從儲存在DRAM IC晶片321內的資料取得或存取，而來自於標準標準商業化FPGA IC 晶片200的處理或計算產生的結果數據可儲存在DRAM IC晶片321。
請參見第15A圖，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是4V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，封裝在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是2.5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第15A圖，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是4V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，封裝在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是2.5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第15A圖，在標準商業化邏輯驅動器300中多晶片封裝的每一專用I/O晶片265(如第14圖所示)可設置具有如第5A圖及第14圖所揭露之複數個大型I/O電路341及I/O接墊272，使標準商業化邏輯驅動器300用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。每一個的專用I/O晶片265可以包括如第5A圖及第14圖中的複數個大型I/O電路341及I/O接墊272，供標準商業化邏輯驅動器300用於串行高級技術附件接介面(SATA)連接埠或周邊零件連接介面(PCIe)連接埠，以連結一記憶體驅動器。
請參見第15A圖，每一標準商業化FPGA IC 晶片200可以具有如下所述之標準規格、數目或特性：(1)每一個的標準商業化FPGA IC 晶片200之可編程邏輯區塊(LB)201包括：(i)系統閘的總數目可以是大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(ii)邏輯單元或元件(logic cells or elements)的總數目可大於或等於64K、128K、512K、1M、4M或8M；(iii)硬核(hard macros)，例如是如第12K圖中的DSP片(DSP slices)、微控制器硬核、多工器硬核、固定線硬核加法器(fixed-wired adders)及/或如第12N圖中的固定線硬核乘法器(fixed-wired multipliers)；及/或(iv)具有位元總數目等於或大於1M、10M、50M、100M、200M或500M的記憶體區塊；(2)可編程邏輯區塊(LB)201其中每一個之輸入的數目可以是大於或等於4、8、16、32、64、128或256；(3)施加至電源接墊205之電源供應電壓(Vcc)可以是介於0.1V至8V之間、介於0.1V至6V之間、介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間；(4) 如第12A圖中的I/O金屬接墊372、輸入賦能接墊221、輸入選擇接墊205、晶片賦能接墊209、輸出賦能接墊227、輸出選擇接墊228、電源供應接墊205及接地電壓接墊206具有一致的布局、位置、數量及功能。
II. 第二型之邏輯驅動器
第15B圖係為根據本申請案之實施例所繪示之第二型標準商業化邏輯驅動器之上視示意圖。請參見第15B圖，專用控制晶片260與專用I/O晶片265之功能可以結合至一專用控制及I/O晶片266中，亦即為專用控制及I/O晶片，用以執行上述專用控制晶片260之功能與專用I/O晶片265之功能，故專用控制及I/O晶片266具有如第14圖所繪示的電路結構。如第15A圖所繪示的專用控制晶片260可以由專用控制及I/O晶片266取代，設在專用控制晶片260所放置的位置，如第15B圖所示。針對繪示於第15A圖及第15B圖中的相同標號所指示的元件，繪示於第15B圖中的該元件可以參考該元件於第15A圖中的說明。
針對線路的連接而言，請參見第15B圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制及I/O晶片266，專用控制及I/O晶片266可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且專用控制及I/O晶片266可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
請參見第15B圖，每一個專用I/O晶片265及專用控制及I/O晶片266可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程。在相同的標準商業化邏輯驅動器300中，每一個專用I/O晶片265及專用控制及I/O晶片266所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第15B圖，每一個專用I/O晶片265及專用控制及I/O晶片266所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
請參見第15B圖，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是4V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之電源供應電壓Vcc可以是2.5V，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第15B圖，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5 nm、6 nm、7.5 nm、10 nm、12.5 nm或15 nm，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於等於4.5 nm、4 nm、3 nm或2 nm。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10 nm，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3 nm；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5 nm，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2 nm。
III. 第三型之邏輯驅動器
第15C圖係為根據本申請案之實施例所繪示之第三型標準商業化邏輯驅動器之上視示意圖。如第15C圖所繪示之結構係類似如第15A圖所繪示之結構，不同處係在於創新的專用積體電路(ASIC)或客戶自有工具(COT)晶片402 (以下簡寫為IAC晶片)還可以設在標準商業化邏輯驅動器300中。針對繪示於第15A圖及第15C圖中的相同標號所指示的元件，繪示於第15C圖中的該元件可以參考該元件於第15A圖中的說明。
請參見第15C圖，IAC晶片402可包括智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。每一個專用I/O晶片265、專用控制晶片260及IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程。或者，先進的半導體技術世代亦可以用於製造IAC晶片402，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造IAC晶片402。在相同的標準商業化邏輯驅動器300中，每一個專用I/O晶片265、專用控制晶片260及IAC晶片402所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。IAC晶片402所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第三型標準商業化邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的IAC晶片402，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第三型標準商業化邏輯驅動器300中達成相同或類似創新或應用所需的IAC晶片402之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第15C圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，且IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
IV. 第四型之邏輯驅動器
第15D圖係為根據本申請案之實施例所繪示之第四型標準商業化邏輯驅動器之上視示意圖。請參見第15D圖，專用控制晶片260與IAC晶片402之功能可以結合至一DCIAC晶片267中，亦即為專用控制及IAC晶片(以下簡寫為DCIAC晶片)，用以執行上述專用控制晶片260之功能與IAC晶片402之功能。如第15D圖所繪示之結構係類似如第15A圖所繪示之結構，不同處係在於DCIAC晶片267還可以設在標準商業化邏輯驅動器300中。如第15A圖所繪示的專用控制晶片260可以由DCIAC晶片267取代，設在專用控制晶片260所放置的位置，如第15D圖所示。針對繪示於第15A圖及第15D圖中的相同標號所指示的元件，繪示於第15D圖中的該元件可以參考該元件於第15A圖中的說明。DCIAC晶片267可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第15D圖，每一個專用I/O晶片265及DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程。或者，先進的半導體技術世代亦可以用於製造DCIAC晶片267，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造DCIAC晶片267。在相同的標準商業化邏輯驅動器300中，每一個專用I/O晶片265及DCIAC晶片267所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCIAC晶片267所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265 及DCIAC晶片267之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於20 nm或10 nm，例如使用16nm、14 nm、12 nm、10 nm、7 nm、5 nm或3 nm技術節世代的技術)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第四型標準商業化邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的DCIAC晶片267，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第四型標準商業化邏輯驅動器300中達成相同或類似創新或應用所需的DCIAC晶片267之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第15D圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，DCIAC晶片267可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCIAC晶片267可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
V. 第五型之邏輯驅動器
第15E圖係為根據本申請案之實施例所繪示之第五型標準商業化邏輯驅動器之上視示意圖。請參見第15E圖，如第15C圖所繪示之專用控制晶片260、專用I/O晶片265與IAC晶片402之功能可以結合至一單一晶片中，亦即為專用控制、專用IO及IAC晶片(以下簡寫為DCDI/OIAC晶片)，用以執行上述專用控制晶片260之功能、專用I/O晶片265之功能與IAC晶片402之功能。如第15E圖所繪示之結構係類似如第15A圖所繪示之結構，不同處係在於DCDI/OIAC晶片268還可以設在標準商業化邏輯驅動器300中。如第15A圖所繪示的專用控制晶片260可以由DCDI/OIAC晶片268取代，設在專用控制晶片260所放置的位置，如第15E圖所示。針對繪示於第15A圖及第15E圖中的相同標號所指示的元件，繪示於第15E圖中的該元件可以參考該元件於第15A圖中的說明。DCDI/OIAC晶片268具有如第14圖所繪示的電路結構，且DCDI/OIAC晶片268可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第15E圖，每一個專用I/O晶片265及DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程。或者，先進的半導體技術世代亦可以用於製造DCDI/OIAC晶片268，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造DCDI/OIAC晶片268。在相同的標準商業化邏輯驅動器300中，每一個專用I/O晶片265及DCDI/OIAC晶片268所採用的半導體技術世代可以是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCDI/OIAC晶片268所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265 及DCDI/OIAC晶片268之電晶體或半導體元件可以是不同於用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的標準商業化邏輯驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm之技術製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30 nm、20 nm或10 nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16 nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第五型標準商業化邏輯驅動器300，則可以配設有利用較舊半導體世代所製造的DCDI/OIAC晶片268，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第五型標準商業化邏輯驅動器300中達成相同或類似創新或應用所需的DCDI/OIAC晶片268之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第15E圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，DCDI/OIAC晶片268可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCDI/OIAC晶片268可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
VI. 第六型之邏輯驅動器
第15F圖及第15G圖係為根據本申請案之實施例所繪示之第六型標準商業化邏輯驅動器之上視示意圖。請參見第15F圖及第15G圖，如第15A圖至第15E圖所繪示之標準商業化邏輯驅動器300還可以包括一處理及/或計算(PC)積體電路(IC)晶片269 (後文中稱為PCIC晶片)，例如是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或應用處理器(APU)晶片。應用處理器(APU)晶片可以(1)結合中央處理器(CPU)及數位訊號處理(DSP)單元以進行相互運作；(2)結合中央處理器(CPU)及圖像處理器(GPU)以進行相互運作；(3)結合圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作；或是(4)結合中央處理器(CPU)、圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作。如第15F圖所繪示之結構係類似如第15A圖、第15B圖、第15D圖及第15E圖所繪示之結構，不同處係在於PCIC晶片269還可以設在標準商業化邏輯驅動器300中，靠近如第15A圖所繪示之結構中的專用控制晶片260、靠近如第15B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第15D圖所繪示之結構中的DCIAC晶片267或靠近如第15E圖所繪示之結構中的DCDI/OIAC晶片268。如第15G圖所繪示之結構係類似如第15C圖所繪示之結構，不同處係在於PCIC晶片269還可以設在標準商業化邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第15A圖、第15B圖、第15D圖、第15E圖及第15F圖中的相同標號所指示的元件，繪示於第15F圖中的該元件可以參考該元件於第15A圖、第15B圖、第15D圖及第15E圖中的說明。針對繪示於第15A圖、第15C圖及第15G圖中的相同標號所指示的元件，繪示於第15G圖中的該元件可以參考該元件於第15A圖及第15C圖中的說明。
請參見第15F圖及第15G圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有PCIC晶片269及其中之一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第15F圖及第15G圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用I/O晶片265，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。此外，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第15G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VII. 第七型之邏輯驅動器
第15H圖及第15I圖係為根據本申請案之實施例所繪示之第七型標準商業化邏輯驅動器之上視示意圖。請參見第15H圖及第15I圖，如第15A圖至第15E圖所繪示之標準商業化邏輯驅動器300還可以包括兩個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中兩個。舉例而言，(1)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是圖像處理器(GPU)晶片；(2)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(3)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中之一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(5)其中之一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(6)其中之一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片。如第15H圖所繪示之結構係類似如第15A圖、第15B圖、第15D圖及第15E圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在標準商業化邏輯驅動器300中，靠近如第15A圖所繪示之結構中的專用控制晶片260、靠近如第15B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第15D圖所繪示之結構中的DCIAC晶片267或靠近如第15E圖所繪示之結構中的DCDI/OIAC晶片268。如第15I圖所繪示之結構係類似如第15C圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在標準商業化邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第15A圖、第15B圖、第15D圖、第15E圖及第15H圖中的相同標號所指示的元件，繪示於第15H圖中的該元件可以參考該元件於第15A圖、第15B圖、第15D圖及第15E圖中的說明。針對繪示於第15A圖、第15C圖及第15I圖中的相同標號所指示的元件，繪示於第15I圖中的該元件可以參考該元件於第15A圖及第15C圖中的說明。
請參見第15H圖及第15I圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有兩個PCIC晶片269及其中之一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第19H及第19I，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361及固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。其中之一PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片269。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第15G圖所示的IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VIII. 第八型之邏輯驅動器
第15J圖及第15K圖係為根據本申請案之實施例所繪示之第八型標準商業化邏輯驅動器之上視示意圖。請參見第15J圖及第15K圖，如第15A圖至第15E圖所繪示之標準商業化邏輯驅動器300還可以包括三個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中三個。舉例而言，(1)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(2)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(3)其中之一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中之一個的PCIC晶片269可以是圖像處理器(GPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片。如第15J圖所繪示之結構係類似如第15A圖、第15B圖、第15D圖及第15E圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在標準商業化邏輯驅動器300中，靠近如第15A圖所繪示之結構中的專用控制晶片260、靠近如第15B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第15D圖所繪示之結構中的DCIAC晶片267或靠近如第15E圖所繪示之結構中的DCDI/OIAC晶片268。如第15K圖所繪示之結構係類似如第15C圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在標準商業化邏輯驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第15A圖、第15B圖、第15D圖、第15E圖及第15J圖中的相同標號所指示的元件，繪示於第15J圖中的該元件可以參考該元件於第15A圖、第15B圖、第15D圖及第15E圖中的說明。針對繪示於第15A圖、第15C圖及第15K圖中的相同標號所指示的元件，繪示於第15K圖中的該元件可以參考該元件於第15A圖及第15C圖中的說明。
請參見第15J圖及第15K圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有三個PCIC晶片269及其中之一個的專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第15J圖及第15K圖，每一個的標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他兩個的PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第15G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40 nm、20 nm或10 nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的標準商業化FPGA IC 晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
IX. 第九型之邏輯驅動器
第15L圖係為根據本申請案之實施例所繪示之第九型標準商業化邏輯驅動器之上視示意圖。針對繪示於第15A圖至第15L圖中的相同標號所指示的元件，繪示於第15L圖中的該元件可以參考該元件於第15A圖至第15K圖中的說明。請參見第15L圖，第九型標準商業化邏輯驅動器300可以封裝有一或多個的PCIC晶片269、如第12A圖至第12N圖所描述的一或多個的標準商業化FPGA IC 晶片200、一或多個的非揮發性記憶體IC晶片250、一或多個的揮發性(VM)積體電路(IC)晶片324、一或多個的高速高頻寬的記憶體(HBM)積體電路(IC)晶片251及專用控制晶片260、一或多個如第23圖中的記憶體模組及如第24G圖中一或多個操作模組190，設置成陣列的形式，其中PCIC晶片269、標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC 晶片324及HBM IC晶片251可以圍繞著設在中間區域的專用控制晶片260設置。PCIC晶片269之組合可以包括(1)多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片；(2)一或多個的CPU晶片及/或一或多個的GPU晶片；(3)一或多個的CPU晶片及/或一或多個的DSP晶片；(4)一或多個的CPU晶片、一或多個的GPU晶片及/或一或多個的DSP晶片；(5)一或多個的CPU晶片及/或一或多個的TPU晶片；或是(6)一或多個的CPU晶片、一或多個的DSP晶片及/或一或多個的TPU晶片。HBM IC晶片251可以是高速高頻寬、寬位元寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬、寬位元寬的靜態隨機存取記憶體(SRAM)晶片、高速及高頻寬、寬位元寬NVM晶片、高速及高頻寬、寬位元寬磁阻式隨機存取記憶體(MRAM)晶片或高速及高頻寬、寬位元寬電阻式隨機存取記憶體(RRAM)晶片。PCIC晶片269及標準商業化FPGA IC 晶片200可以與HBM IC晶片251配合運作，進行高速及高頻寬的平行處理及/或平行運算。PCIC晶片269及標準標準商業化FPGA IC 晶片200可與HBM IC晶片251一起運算操作，用於高速及高頻寬、寬位元寬的平行處理及/或平行運算。
請參見第15L圖，標準商業化邏輯驅動器300可以包括晶片間(INTER-CHIP)交互連接線371可以在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC 晶片324、專用控制晶片260、PCIC晶片269及HBM IC晶片251其中相鄰的兩個之間的下方空間。標準商業化邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC 晶片324、專用控制晶片260、PCIC晶片269、HBM IC晶片251、記憶體模組159及操作模組190其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361之間進行，例如在單一晶片型式或在第24G圖中一操作模組中進行；及(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與標準商業化FPGA IC 晶片200之晶片內交互連接線502之固定交互連接線364之間進行，例如在單一晶片型式或在第24G圖中一操作模組中進行；(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第15L圖，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體IC晶片250，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至VM IC晶片324，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至下一個標準商業化FPGA IC 晶片200，且在其中之一標準商業化FPGA IC 晶片200與HBMIC晶片251之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，標準商業化FPGA IC 晶片200(包括例如單一晶片型式)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接如第23圖中記憶體模組159的其中之一記憶體晶片687至下一個標準商業化FPGA IC 晶片200，且在其中之一標準商業化FPGA IC 晶片200與記憶體模組159的其中之一記憶體晶片687之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至VMIC 晶片324。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269。每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，其中之一PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一PCIC晶片269旁邊的HBM IC晶片251，而在其中之一該PCIC晶片269與該HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，其中之一PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一PCIC晶片269旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，而在其中之一該PCIC晶片269與該記憶體模組159的其中之記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC 晶片324，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC 晶片324，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，揮發性記憶體(VM)IC 晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，揮發性記憶體(VM)IC 晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他全部的PCIC晶片269。
請參見第15L圖，標準商業化邏輯驅動器300可以包括多個專用I/O晶片265，位在標準商業化邏輯驅動器300之周圍區域，其係環繞標準商業化邏輯驅動器300之中間區域，其中標準商業化邏輯驅動器300之中間區域係容置有標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC 晶片324、專用控制晶片260、PCIC晶片269、HBM IC晶片251、DPI IC晶片410、記憶體模組159及操作模組190。每一個的標準商業化FPGA IC 晶片200(包括單一晶片型式及在第24G圖操作模組190內的一晶片)可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265， 非揮發性記憶體IC晶片250可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，揮發性記憶體(VM)IC 晶片324可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一PCIC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一專用I/O晶片265可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。記憶體模組159可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
請參見第15L圖，每一個的標準商業化FPGA IC 晶片200可以參考如第12A圖至第12N圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第13圖所揭露之內容。此外，標準商業化FPGA IC 晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第15A圖所揭露之內容。
舉例而言，請參見第15L圖，在標準商業化邏輯驅動器300中全部的PCIC晶片269可以是多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片，而HBM IC晶片251可以全部是高速高頻寬、寬位元寬的動態隨機存取記憶體(DRAM)晶片、全部是高速高頻寬、寬位元寬的靜態隨機存取記憶體(SRAM)晶片、全部是磁阻式隨機存取記憶體(MRAM)晶片或全部是電阻式隨機存取記憶體(RRAM)晶片，而在其中之一個例如是GPU晶片的PCIC晶片269與HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
舉例而言，請參見第15L圖，在標準商業化邏輯驅動器300中全部的PCIC晶片269可以是多個TPU晶片，例如是2個、3個、4個或超過4個的TPU晶片，而HBM IC晶片251可以是高速高頻寬、寬位元寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬、寬位元寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片，而在其中之一個例如是TPU晶片的PCIC晶片269與HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
如第15L圖所示，非揮發性記憶體IC晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。每一標準商業化邏輯驅動器300可具有一標準非揮發性記憶體密度、容量或尺寸，其大於或等於64MB、512 MB、1GB、4 GB、16 GB、64 GB、128 GB、256 GB或512 GB，其中”B”為字節(bytes)，每一字節有8位元(bits)。
X. 第十型之邏輯驅動器
第15M圖係為根據本申請案之實施例所繪示之第十型標準商業化邏輯驅動器之上視示意圖。針對繪示於第15A圖至第15M圖中的相同標號所指示的元件，繪示於第15M圖中的該元件可以參考該元件於第15A圖至第15L圖中的說明。請參見第15M圖，第十型標準商業化邏輯驅動器300封裝有如上所述的PCIC晶片269，例如是多個的PCIC晶片(例如是GPU)269a及一個的PCIC晶片(例如是CPU)269b。再者，標準商業化邏輯驅動器300還封裝有多個的HBM IC晶片251，其每一個係相鄰於其中之一個的PCIC晶片(例如是GPU)269a，用於與該其中之一個的PCIC晶片(例如是GPU)269a進行高速與高頻寬、寬位元寬的資料傳輸。在標準商業化邏輯驅動器300中，每一個的HBM IC晶片251可以是高速高頻寬、寬位元寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬、寬位元寬的靜態隨機存取記憶體(SRAM)晶片、高速高頻寬、寬位元寬的磁阻式隨機存取記憶體(MRAM)晶片或高速高頻寬、寬位元寬的電阻式隨機存取記憶體(RRAM)晶片。該邏輯驅動器300更包括具有複數FPGA IC晶片200的封裝及一或多個NVM IC晶片250，其中該FPGA IC晶片200可包括單一晶片型式的晶片及如第24G圖中操作模組190內的一晶片，而該NVM IC晶片250用以儲存(以非揮發性的方式儲存)該結果值或編程碼，以編程該可編程邏輯區塊201或該標準商業化FPGA IC晶片200的交叉點開關379及編程該DPIIC晶片410的交叉點開關379，邏輯驅動器300更包括如第23圖中一記憶體模組159，使記憶體模組159旁邊的GPU晶片269a和CPU晶片269b在高頻寬之下進行信號傳輸，CPU晶片(例如是CPU)269b、專用控制晶片260、標準商業化FPGA IC 晶片200、PCIC晶片(例如是GPU)269a、非揮發性記憶體IC晶片250、HBM IC晶片251、操作模組190及記憶體模組159係在標準商業化邏輯驅動器300中排列成矩陣的形式，其中PCIC晶片(例如是CPU)269b及專用控制晶片260係設在其中間區域，被容置有標準商業化FPGA IC 晶片200、PCIC晶片(例如是GPU)269a、非揮發性記憶體IC晶片250、HBM IC晶片251、操作模組190及記憶體模組159之周邊區域環繞。
請參見第15M圖，第十型標準商業化邏輯驅動器300包括晶片間(INTER-CHIP)交互連接線371，可以在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、PCIC晶片(例如是GPU)269a、PCIC晶片(例如是CPU)269b、HBM IC晶片251、記憶體模組159及操作模組190其中相鄰的兩個之間的下方空間。標準商業化邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、PCIC晶片(例如是GPU)269a、PCIC晶片(例如是CPU)269b、HBM IC晶片251、記憶體模組159及操作模組190其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200(例如是單一晶片型式之晶片或如第24G圖中在操作模組190內的一晶片)之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與標準商業化FPGA IC 晶片200之晶片(例如是單一晶片型式之晶片或如第24G圖中在操作模組190內的一晶片)內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第15M圖，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至這二個非揮發性記憶體IC晶片250，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的CPU晶片269b，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一標準商業化FPGA IC 晶片200旁邊其中之一HBM IC晶片251，且在其中之一標準商業化FPGA IC 晶片200與HBMIC晶片251之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，標準商業化FPGA IC 晶片200(包括例如單一晶片型式)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一標準商業化FPGA IC 晶片200旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在其中之一標準商業化FPGA IC 晶片200與記憶體模組159的其中之一記憶體晶片687之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，標準商業化FPGA IC 晶片200(包括例如單一晶片型式)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC 晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片269b。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的GPU晶片269a。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個NVM IC晶片250。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU IC晶片269b旁邊的其中之一HBM IC晶片251，且在該其中之一個CPU IC晶片269b與該其中之一個的HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在CPU晶片269b旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該其中之一個CPU IC晶片269b與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的GPU晶片269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在GPU晶片269a旁邊其中之一HBM IC晶片251，且在該其中之一個GPU晶片269a與該其中之一HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的GPU晶片269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在GPU晶片269a旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該其中之一個GPU晶片269a與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片(例如是GPU)269a，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體IC晶片250，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的HBM IC晶片251。
請參見第15M圖，標準商業化邏輯驅動器300可以包括多個專用I/O晶片265，位在標準商業化邏輯驅動器300之周圍區域，其係環繞標準商業化邏輯驅動器300之中間區域，其中標準商業化邏輯驅動器300之中間區域係容置有標準商業化FPGA IC 晶片200、DRAM IC晶片321、專用控制晶片260、PCIC晶片(例如是GPU)269a、PCIC晶片(例如是CPU)269b、HBM IC晶片251、DPI IC晶片410、記憶體模組159及操作模組190。每一個的標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DRAM IC晶片321可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片(例如是GPU)269a可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，PCIC晶片(例如是CPU)269b可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用輸入/輸出(I/O)晶片265，記憶體模組159可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十型標準商業化邏輯驅動器300中，PCIC晶片(例如是GPU)269a可以與HBM IC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第15M圖，每一個的標準商業化FPGA IC 晶片200可以參考如第12A圖至第12N圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第13圖所揭露之內容。此外，標準商業化FPGA IC 晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第15A圖所揭露之內容。該NVM IC晶片250之說明可參考上述第15L圖之說明。
XI. 第十一型之邏輯運算驅動
第15N圖係為根據本申請案之實施例所繪示之第十一型標準商業化邏輯驅動器之上視示意圖。針對繪示於第15A圖至第15N圖中的相同標號所指示的元件，繪示於第15N圖中的該元件可以參考該元件於第15A圖至第15M圖中的說明。請參見第15N圖，第十一型標準商業化邏輯驅動器300封裝有如上所述的PCIC晶片269，例如是多個的TPU晶片269c及一個的PCIC晶片(例如是CPU)269b。再者，標準商業化邏輯驅動器300還封裝有多個的HBM IC晶片251，其每一個係相鄰於其中之一個的TPU晶片269c，用於與該其中之一個的TPU晶片269c進行高速與高頻寬、寬位元寬的資料傳輸。在標準商業化邏輯驅動器300中，每一個的HBM IC晶片251可以是高速高頻寬、寬位元寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬、寬位元寬的靜態隨機存取記憶體(SRAM)晶片、高速高頻寬、寬位元寬磁阻式隨機存取記憶體(MRAM)晶片或高速高頻寬、寬位元寬電阻式隨機存取記憶體(RRAM)晶片。該邏輯驅動器300更包括具有複數FPGA IC晶片200的封裝及一或多個NVM IC晶片250，其中該FPGA IC晶片200可包括單一晶片型式的晶片及如第24G圖中操作模組190內的一晶片，而該NVM IC晶片250用以儲存(以非揮發性的方式儲存)該結果值或編程碼，以編程該可編程邏輯區塊201或該標準商業化FPGA IC晶片200的交叉點開關379及編程該DPIIC晶片410的交叉點開關379，邏輯驅動器300更包括如第23圖中一記憶體模組159，使記憶體模組159旁邊的TPU晶片269c和CPU晶片269b在高頻寬之下進行信號傳輸，PCIC晶片(例如是CPU)269b、專用控制晶片260、標準商業化FPGA IC 晶片200、TPU晶片269c、非揮發性記憶體IC晶片250、HBM IC晶片251、記憶體模組159及操作模組190係在標準商業化邏輯驅動器300中排列成矩陣的形式，其中PCIC晶片(例如是CPU)269b及專用控制晶片260係設在其中間區域，被容置有標準商業化FPGA IC 晶片200、TPU晶片269c、非揮發性記憶體IC晶片250、HBM IC晶片251、記憶體模組159及操作模組190之周邊區域環繞。
請參見第15N圖，第十一型標準商業化邏輯驅動器300包括晶片間(INTER-CHIP)交互連接線371，可以在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b、HBM IC晶片251、記憶體模組159及操作模組190其中相鄰的兩個之間下方空間。標準商業化邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC 晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b、HBM IC晶片251、記憶體模組159及操作模組190其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第21S圖中操作模組190之一晶片)之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與標準商業化FPGA IC 晶片200之晶片內交互連接線502之固定交互連接線364之間進行；及(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第15N圖，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至這二個非揮發性記憶體IC晶片250，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的CPU晶片269b，標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一標準商業化FPGA IC 晶片200旁邊其中之一HBM IC晶片251，且在其中之一標準商業化FPGA IC 晶片200與HBMIC晶片251之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，標準商業化FPGA IC 晶片200(包括例如單一晶片型式)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一標準商業化FPGA IC 晶片200旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在其中之一標準商業化FPGA IC 晶片200與記憶體模組159的其中之一記憶體晶片687之間的通訊之資料位元寬度等於或大於64、128、256、512、1024、2048、4096、8K或16K，標準商業化FPGA IC 晶片200(包括例如單一晶片型式)可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC 晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片269b。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個NVM IC晶片250。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU IC晶片269b旁邊的其中之一HBM IC晶片251，且在該其中之一個CPU IC晶片269b與該其中之一個的HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在CPU晶片269b旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該其中之一個CPU IC晶片269b與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在TPU晶片269c旁邊其中之一HBM IC晶片251，且在該其中之一個TPU晶片269c與該其中之一HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在TPU晶片269c旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該其中之一個TPU晶片269c與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的PCIC晶片(例如是TPU)269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，每一個的PCIC晶片(例如是TPU)269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片(例如是TPU)269c，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片(例如是TPU)269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體IC晶片250，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的HBM IC晶片251。
請參見第15N圖，標準商業化邏輯驅動器300可以包括多個專用I/O晶片265，位在標準商業化邏輯驅動器300之周圍區域，其係環繞標準商業化邏輯驅動器300之中間區域，其中標準商業化邏輯驅動器300之中間區域係容置有標準商業化FPGA IC 晶片200、DRAM IC晶片321、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b、HBM IC晶片251、DPI IC晶片410、記憶體模組159及操作模組190。每一個的標準商業化FPGA IC 晶片200(包括單一晶片型式及在第24G圖操作模組190內的一晶片)可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVM IC晶片250可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的TPU晶片269c可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，PCIC晶片(例如是CPU)269b可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。該記憶體模組159可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十一種類型的邏輯驅動器300中，TPU晶片269c可以與HBM IC晶片251一起操作，用於高速、高頻寬、寬位元寬並聯處理和/或計算。請參見第15N圖，每一個的標準商業化FPGA IC 晶片200可以參考如第12A圖至第12N圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第13圖所揭露之內容。此外，標準商業化FPGA IC 晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第15A圖所揭露之內容。該NVM IC晶片250的說明可以參考如第15L圖(第XII型邏輯驅動器)所揭露之內容。
第15O圖為本發明實施例用於多晶片封裝在第十一種類型標準商業化邏輯驅動器的上視圖，如第15O圖所示的元件的規格及其形成方法可以參考第15A圖至第15O圖所示的元件的規格，如第15O圖所示，在第24G圖的其中之一操作模組190中，封裝具有該標準商業化FPGA IC晶片200的每一該邏輯驅動器300，及一或多數個NVM IC晶片250用以儲存該些結果值或編程碼，以非揮發性的方式編程該可編程邏輯區塊201或該標準商業化FPGA IC晶片200的交叉點開關379及編程該DPIIC晶片410的交叉點開關379，該邏輯驅動器300內更可封裝如第23圖中的記憶體模組159，用以使記憶體模組159旁邊的CPU晶片269b或專用控制晶片在高頻寬之下進行信號傳輸。
請參見第15O圖，第十一型標準商業化邏輯驅動器300包括晶片間(INTER-CHIP)交互連接線371，可以在操作模組190、記憶體模組159、CPU晶片269b(或專用控制晶片)、NVM IC晶片250及IAC晶片402其中相鄰的兩個之間下方空間。標準商業化邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在操作模組190、記憶體模組159、CPU晶片269b(或專用控制晶片)、NVM IC晶片250及IAC晶片402其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與標準商業化FPGA IC 晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC 晶片200(包括例如單一晶片型式晶片或第24G圖中操作模組190之一晶片)之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與標準商業化FPGA IC 晶片200之晶片內交互連接線502之固定交互連接線364之間進行；及(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第15O圖，如第24G圖中每一操作模組190中標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，如第24G圖中每一操作模組190中標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b或專用控制晶片，如第24G圖中每一操作模組190中標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250，如第24G圖中每一操作模組190中標準商業化FPGA IC 晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC 晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至CPU晶片269b或專用控制晶片，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410。每一個的CPU晶片269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c。每一個的CPU晶片269b或專用控制晶片可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至NVM IC晶片250。每一個的CPU晶片269b或專用控制晶片可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在CPU晶片269b或專用控制晶片旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該其中之一個CPU IC晶片269b或專用控制晶片與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。每一個的IAC晶片402或專用控制晶片可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至在IAC晶片402旁邊如第23圖中記憶體模組159的其中之一記憶體晶片687，且在該IAC晶片402與該記憶體模組159的其中之一記憶體晶片687之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。如第24G圖中每一操作模組190的標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至該IAC晶片402。NVM IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，CPU晶片269b或專用控制晶片可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402。
請參見第15O圖，標準商業化邏輯驅動器300可以包括多個專用I/O晶片265，位在標準商業化邏輯驅動器300之周圍區域，其係環繞標準商業化邏輯驅動器300之中間區域，其中標準商業化邏輯驅動器300之中間區域係容置有操作模組190、記憶體模組159、NVM IC晶片250、IAC晶片402及CPU晶片269b。如第24G圖中每一個操作模組190的標準商業化FPGA IC 晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVM IC晶片250可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b或專用控制晶片可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，該記憶體模組159的其中之一記憶體晶片687可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十二種類型的邏輯驅動器300中，CPU晶片269b或專用控制晶片可以與記憶體模組159一起操作，用於高速、高頻寬、寬位元寬並聯處理和/或計算。請參見第15o圖，該操作模組190中的每一個的標準商業化FPGA IC 晶片200可以參考如第12A圖至第12N圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第13圖所揭露之內容。此外，標準商業化FPGA IC 晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片還可以參考如第15A圖所揭露之內容。該NVM IC晶片250的說明可以參考如第15L圖所揭露之內容。
綜上所述，請參見第15F圖至第15N圖，當標準商業化FPGA IC 晶片200之可編程交互連接線361及DPI IC晶片410之可編程交互連接線361經編程之後，經編程後之可編程交互連接線361可同時配合標準商業化FPGA IC 晶片200之固定交互連接線364及DPI IC晶片410之固定交互連接線364針對特定的應用提供特定的功能。在相同的標準商業化邏輯驅動器300中，標準商業化FPGA IC 晶片200可同時配合例如是GPU晶片、CPU晶片、TPU晶片或DSP晶片之PCIC晶片269之運作針對下列應用提供強大的功能及運算：人工智能(AI)、機器學習、深入學習、大數據、物聯網(IOT)、工業電腦、虛擬現實(VR)、增強現實(AR)、無人駕駛汽車電子、圖形處理(GP)、數字信號處理(DSP)、微控制(MC)及/或中央處理(CP)等。
如第15A圖至第15N圖，用於使用者或軟體開發者可提供標準商業化邏輯驅動器300及一軟體工具，除了現在的硬體開發人員，也可使用標準商業化邏輯驅動器300輕易的開發他們創新或特定的應用，軟體工具為使用者或軟體開發人員提供了流行的、通用的或容易學習的編程語言等功能，例如是C語言、Java、 C++、 C#、Scala、 Swift、 Matlab、 Assembly Language、 Pascal、 Python、 Visual Basic、PL/SQL或JavaScript等軟體程式語言，使用者或軟體開發者可將軟體代碼寫入標準商業化邏輯驅動器300中，軟體代碼可以轉換成結果值或編程代碼，以便加載到標準商業化邏輯運算器 300中的非揮發性記憶體(NVM)單元 870、非揮發性記憶體(NVM)單元 880或非揮發性記憶體(NVM)單元 907內，以滿足其所需的架構、演算法及/或應用，例如，人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之應用或功能。
在第15A圖至第15O圖中該標準商業化邏輯驅動器300可具有以下標準共通的特徵、數量或規格：(1)其可編程邏輯區塊(LB)201包括：(i)具有系統閘(system gates)的總數量大於或等於8M、40M、80M、200M或400M；(ii) 具有邏輯單元或元件(logic cells or elements)的總數量大於或等於256K、512K、2M、4M、16M或32M；(iii)硬核(例如是DSP片)、微控制器硬核、多工器硬核、如第12K圖中的固定線加法器及/或如第12N圖中的固定線乘法器；及/或(iv)記憶體區塊具有的位元總數量等於或大於4M、40M、200M、400M、800M或2G位元；(2)其電源供應電壓可介於0.1伏特(V)至12V之間、介於0.1伏特(V)至7V之間、介於0.1伏特(V)至3V之間、介於0.1伏特(V)至2V之間、介於0.1伏特(V)至1.5V之間或介於0.1伏特(V)至1V之間；(3)其I/O接墊的布局、位置、數量及功能。其中該標準商業化邏輯驅動器300可包括如第26D圖、第26E圖、第30I圖、第30K圖、第32L圖或第32N圖中的I/O接墊77e、金屬柱或凸塊570及/或金屬柱或凸塊583連接或耦接至多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)或COM(communication)連接埠、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。該標準商業化邏輯驅動器300也可包括如第26D圖、第26E圖、第30I圖、第30K圖、第32L圖或第32N圖中的I/O接墊77e、金屬柱或凸塊570及/或金屬柱或凸塊583連接或耦接至供記憶體驅動器用於串行高級技術附件(SATA)連接埠或外部連結(PCIe)連接埠，以連結一記憶體驅動器。因此該標準商業化邏輯驅動器300為標準化商業化的產品，該產品庫存管理變得簡單、高效和有效率，因此可以縮短邏輯驅動器的交付時間並提高成本效益。
或者，如第15A圖至第15O圖中的標準商業化邏輯驅動器300的硬核佈置在其專用控制晶片260、專用I/O晶片265、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268或DPIIC晶片410中，而不是在任何標準商品FPGA IC晶片200內。
邏輯驅動器之交互連接線
第16A圖及第16B圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中各種交互連接線形式之示意圖。如第16A圖及第16B圖所示，二方塊200係代表在如第15A圖至第15O圖所繪示之標準商業化邏輯驅動器300中二不同群組之標準商業化FPGA IC 晶片200，DPI IC晶片410係代表在如第15A圖至第15O圖所繪示之標準商業化邏輯驅動器300中DPI IC晶片410之組合，方塊265係代表在如第15A圖至第15O圖所繪示之標準商業化邏輯驅動器300中專用I/O晶片265之組合，方塊360係代表在如第15A圖至第15O圖所繪示之標準商業化邏輯驅動器300中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
I. 用於標準商業化邏輯驅動器的第一種型式之交互連接線
請參見第15A圖至第15O圖及第16A圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第15A圖至第15O圖及第16A圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第15A圖至第15N圖及第16A圖，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC 晶片200之小型I/O電路203，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的標準商業化FPGA IC 晶片200之小型I/O電路203。
請參見第15A圖至第15N圖及第16A圖，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC 晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC 晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
請參見第15A圖至第15N圖及第16A圖，一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至每一專用I/O晶片265之一或多個大型I/O電路341至其它的專用I/O晶片265之一或多個大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
II. 用於標準商業化邏輯驅動器的第二種型式之交互連接線
第16A圖中的交互連接線除了應用在標準商業化FPGA IC晶片200與在控制區塊360內的專用控制晶片260之間、與專用控制和I/O晶片266之間、與DCIAC晶片267之間或與DCDI/OIAC晶片268之間的交互連接線之外，及應用在DPIIC晶片410與在控制區塊360內的專用控制晶片260之間、與專用控制及I/O晶片266之間、與DCIAC晶片267之間或與DCDI/OIAC晶片268之間，在第16A圖中的交互連接線也可應用在第16B圖中，如第16B圖所示，在控制區塊360內的專用控制晶片260、專用控制和I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以沒有用於標準商業化FPGA IC晶片200與在控制區塊360內的專用控制晶片260之間、與專用控制和I/O晶片266之間、與DCIAC晶片267之間或與DCDI/OIAC晶片268的小型I/O電路203，及可以沒有在DPIIC晶片410與在控制區塊360內的專用控制晶片260之間、與專用控制及I/O晶片266之間、與DCIAC晶片267之間或與DCDI/OIAC晶片268之間的小型I/O電路203。
(1)用於重新加載結果值或編程碼至標準商業化FPGA IC晶片的非揮發性記憶體的交互連接線
在進行操作之前，如第15A至第15O圖、第16A圖及第16B圖所示，每一專用I/O晶片265的第一個大型I/O電路341驅動(傳送)來自標準商業化FPGA IC晶片以外的外部電路271來的一結果值或第一編程碼傳送至一第一個小型I/O電路203，對於每一專用I/O晶片265，專用I/O晶片265之第一個小型I/O電路203可經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364將該結果值或第一個編程碼驅動傳送其中之一標準商業化FPGA IC晶片200的一第一個小型I/O電路203，對於其中之一該標準商業化FPGA IC晶片200，該標準商業化FPGA IC晶片200的該第一個小型I/O電路203可驅動傳送該結果值或第一個編程碼至第一個非揮發性記憶體單元870、880或907，因而使該結果值或第一個編程碼可儲存在第一個非揮發性記憶體單元870、880或907。
另外，如第15A至第15O圖、第16A圖及第16B圖所示，該每一專用I/O晶片265的第二個大型I/O電路341驅動(傳送)來自標準商業化FPGA IC晶片以外的外部電路271來的第二編程碼傳送至一第二個小型I/O電路203，對於每一專用I/O晶片265，專用I/O晶片265之第二個小型I/O電路203可經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364將該第二個編程碼驅動傳送該其中之一標準商業化FPGA IC晶片200的一第二個小型I/O電路203，對於該其中之一該標準商業化FPGA IC晶片200，該標準商業化FPGA IC晶片200的該第二個小型I/O電路203可驅動傳送該第二個編程碼至第二個非揮發性記憶體單元870、880或907，因而使該第二個編程碼可儲存在第二個非揮發性記憶體單元870、880或907。
另外，如第15A至第15O圖、第16A圖及第16B圖所示，該每一專用I/O晶片265的第三個大型I/O電路341驅動(傳送)來自標準商業化FPGA IC晶片以外的外部電路271來的第三編程碼傳送至一第三個小型I/O電路203，對於每一專用I/O晶片265，專用I/O晶片265之第三個小型I/O電路203可經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364將該第三個編程碼驅動傳送其中之一DPIIC晶片410的其中之一小型I/O電路203中，對於該DPIIC晶片410，該DPIIC晶片410的該小型I/O電路203可驅動傳送該第三個編程碼至其中之一非揮發性記憶體單元870、880或907，因而使該第三個編程碼可儲存在該其中之一非揮發性記憶體單元870、880或907中。
(2)用於操作的交互連接線
如第15A至第15O圖、第16A圖及第16B圖所示，每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從第一個非揮發性記憶體870、880或907中重新加載該結果值或第一個編程碼至其中之一記憶體單元490，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第6A圖至第6J圖中其中之一可編程區塊201的其中之一記憶體單元490。每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從第二個非揮發性記憶體870、880或907中重新加載該第二個編程碼至其中之一記憶體單元362，因而該第二編程碼可被儲存或鎖在用於編程如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖中其中之一通過/不通過開關258或交叉點開關379的其中之一記憶體單元362。每一該DPIIC晶片410可從其中之一個非揮發性記憶體870、880或907中重新加載該第三個編程碼至其中之一記憶體單元362，因而該第三編程碼可被儲存或鎖在用於編程如第2A圖至第2F圖、第3A圖至第3D圖及第7A圖至第7C圖中其中之一通過/不通過開關258或交叉點開關379的其中之一記憶體單元362。
因此，請參見第15A圖至第15N圖及第16A圖至第16B圖，在一實施例中，其中之一個的專用I/O晶片265之大型I/O電路341可以驅動來自標準商業化邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中之一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對該其中之一個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該訊號經由如第12G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線金屬層279進行傳送，以傳送至如第6A圖或第6H圖中的可編程邏輯區塊(LB)201之輸入A0-A3的其中之一個。
請參見第15A圖至第15N圖及第16B圖，在另一實施例中，第一個的標準商業化FPGA IC 晶片200之可編程邏輯區塊(LB)201(如第6A圖或第6H圖中的可編程邏輯區塊(LB)201)可以產生輸出Dout，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線金屬層279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第二個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第12G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線金屬層279進行傳送，以傳送至如第6A圖或第6H圖中的可編程邏輯區塊(LB)201之輸入A0-A3的其中之一個。
請參見第15A圖至第15N圖及第16B圖，在其它實施例中，標準商業化FPGA IC 晶片200之可編程邏輯區塊(LB)201(如第6A圖中的可編程邏輯區塊(LB)201)可以產生輸出Dout，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線金屬層279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線金屬層279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的專用I/O晶片265之小型I/O電路203。針對該其中之一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在標準商業化邏輯驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第15A圖至第15O圖及第16A圖及第16B圖所示，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在標準商業化邏輯驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在標準商業化邏輯驅動器300之外的外部電路271。
另外，請參見第15A圖至第15O圖及第16A圖及第16B圖所示，在另一實施例中，其中之一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在標準商業化邏輯驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第15A圖至第15O圖及第16A圖與第16B圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中之一個的專用I/O晶片265之第一個的大型I/O電路341，該其中之一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在標準商業化邏輯驅動器300之外的外部電路271。
因此，請參見第15A圖至第15O圖及第16A圖，控制指令可以由位在標準商業化邏輯驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在標準商業化邏輯驅動器300之外的外部電路271。
(4) 可存取性
請參見第15A圖至第15O圖及第16A圖與第16B圖，外部電路271不被允許從在該標準商業化邏輯驅動器300中任一標準商業化FPGA IC晶片200及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，該外部電路271也可被允許從在該標準商業化邏輯驅動器300中任一標準商業化FPGA IC晶片200及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼
用於標準商業化FPGA IC晶片及高頻寬記憶體(HBM)IC晶片的資料匯流排(Data Buses)
第17圖為本發明實施例用於一或多個標準商業化FPGA IC晶片的複數個控制匯流排(control buses)及用於一或多個標準商業化FPGA IC晶片及高頻寬記憶體(HBM)IC晶片的複數資料匯流排，如第12A圖、第12L圖至第15O圖及第17圖所示，該標準商業化邏輯驅動器300具有多個控制匯流排416，每一控制匯流排416由多個可編程交互連接線361和/或多個固定交互連接線364構成。或者，複數可編程交互連接線361可與複數固定交互連接線364被編程組合產生其中之一控制匯流排416。或者，複數固定交互連接線364被編程組合產生其中之一控制匯流排416。例如，對於該標準商業化邏輯驅動器300，其中之一控制匯流排可耦接至如第12A圖中其中之一標準商業化FPGA IC晶片200的輸入賦能接墊(input-enable (IE) pad)221至其它標準商業化FPGA IC晶片200的輸入賦能接墊(input-enable (IE) pad)221。或者，其中之一控制匯流排可耦接至如第12A圖中其中之一標準商業化FPGA IC晶片200的輸入選擇賦能接墊(input-selection (IS))226(如第12A圖中的IS1)至其它標準商業化FPGA IC晶片200的輸入選擇賦能接墊(input-selection (IS))226。或者，其中之一控制匯流排可耦接至如第12A圖中其中之一標準商業化FPGA IC晶片200的輸出賦能接墊(Output-selection (OE))227至其它標準商業化FPGA IC晶片200的輸出賦能接墊(Output-selection (OE))227。或者，其中之一控制匯流排可耦接至如第12A圖中其中之一標準商業化FPGA IC晶片200的輸出選擇賦能接墊(Output-selection (OS))228至其它標準商業化FPGA IC晶片200的輸出選擇賦能接墊(Output-selection (OS))228(例如第12A圖中的OS1)。該標準商業化FPGA IC晶片200具有複數晶片賦能(chip-enable (CE))線417耦接至其中之一標準商業化FPGA IC晶片200的該晶片賦能(chip-enable (CE))接墊209，該晶片賦能線417係由複數可編程交互連接線361及/或複數固定交互連接線364所構成。或者，複數可編程交互連接線361可與複數固定交互連接線364被編程組合產生其中之一晶片賦能(chip-enable (CE))線417。或者，複數固定交互連接線364可組合產生其中之一晶片賦能(chip-enable (CE))線417耦接至其中之一標準商業化FPGA IC晶片200的該晶片賦能(chip-enable (CE))接墊209。
另外，如第15L圖至第15O圖及第17圖所示，標準商業化邏輯驅動器300可具有複數個資料匯流排315，每一資料匯流排315係由多個可編程交互連接線361及/或多個固定交互連接線364所建構形成，例如，用於標準商業化邏輯驅動器300，複數個其可編程交互連接線361可編程獲得其資料匯流排315，可替換方案，複數可編程交互連接線361可編程成與複數個其固定交互連接線364組合而獲得其中之一其資料匯流排315，可替換方案，複數其固定交互連接線364可結合而獲得其中之一其資料匯流排315。
如第17圖所示，對於標準商業化邏輯驅動器300，其中之一資料匯流排315耦接至一或複數標準標準商業化FPGA IC 晶片200及一或複數HBM IC晶片251(圖中僅顯示一個)，例如，在一第一時脈下，其中之一資料匯流排315可切換成(或耦接至)其中之一第一標準標準商業化FPGA IC 晶片200的其中之一I/O埠至其中之一第二標準標準商業化FPGA IC 晶片200的其中之一標準標準商業化FPGA IC 晶片200，該第一標準標準商業化FPGA IC 晶片200的該其中之一I/O埠可依據如第12A圖中其中之一該第一標準標準商業化FPGA IC 晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸出賦能(OE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；該第二標準商業化FPGA IC晶片200的其中之一I/O埠依據如第12A圖中其中之一該第一標準標準商業化FPGA IC 晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸出賦能(OE)接墊221的邏輯值而選擇其中之一，以驅動或通過資料至其中之一資料匯流排315。因此，在第一時脈中，該第二個標準標準商業化FPGA IC 晶片200的其中之一I/O埠可經由其中之一資料匯流排315驅動或通過資料經由一資料匯流排315傳送至第一個該標準商業FPGA IC化晶片200的其中之一I/O埠，在該第一時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準標準商業化FPGA IC 晶片200或是經由所耦接的HBM IC晶片251。
如第17圖所示，在一第二時脈下，其中之一資料匯流排315可切換成(或耦接至)其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之一第一HBM IC晶片251的其中之一I/O埠，該第一標準標準商業化FPGA IC 晶片200的該其中之一I/O埠可依據如第12A圖中其中之一該第一標準標準商業化FPGA IC 晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸出賦能(OE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；該HBM IC晶片251的其中之一I/O埠被選擇去驅動或通過資料至其中之一資料匯流排315。因此，在第二時脈中，該第一HBM IC晶片251的其中之一I/O埠可經由其中之一資料匯流排315驅動或通過資料經由一資料匯流排315傳送至第一個該標準商業FPGA IC化晶片200的其中之一I/O埠，在該第二時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準標準商業化FPGA IC 晶片200或是經由所耦接的其它的HBM IC晶片251。
另外，如第17圖所示，在一第三時脈下，其中之一資料匯流排315可切換成(或耦接至)其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之該第一HBM IC晶片251的其中之一該I/O埠，該第一標準標準商業化FPGA IC 晶片200的該其中之一I/O埠可依據如第12A圖中其中之一該第一標準標準商業化FPGA IC 晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸出選擇接墊227及輸出選擇接墊228的邏輯值而選擇其中之一，以驅動或通過資料至其中之一資料匯流排315。該HBM IC晶片251的其中之一I/O埠被選擇從其中之一資料匯流排315接收資料。因此，在第三時脈中，該第一標準商業化FPGA IC 晶片200的其中之一I/O埠可經由其中之一資料匯流排315驅動或通過資料經由一資料匯流排315傳送至第一HBM IC晶片251的其中之一I/O埠，在該第三時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準標準商業化FPGA IC 晶片200或是經由所耦接的其它的HBM IC晶片251。
另外，如第17圖所示，在一第四時脈下，其中之一資料匯流排315可切換成(或耦接至)其中之一第一HBM IC晶片251的其中之一I/O埠至其中之一第二HBM IC晶片251的其中之一I/O埠，該第二HBM IC晶片251的該其中之一I/O埠可被選擇去驅動或通過資料至其中之一資料匯流排315；該HBM IC晶片251的其中之一I/O埠被選擇從其中之一資料匯流排315接收資料至其中之一資料匯流排315。因此，在第四時脈中，該第二HBM IC晶片251的其中之一I/O埠可經由其中之一資料匯流排315驅動或通過資料經由一資料匯流排315傳送至第一HBM IC晶片251的其中之一I/O埠，在該第四時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的標準標準商業化FPGA IC 晶片200或是經由所耦接的其它的HBM IC晶片251。
資料下載至記憶體單元的演算法
第18A圖為本發明實施例中用於資料下載至記憶體單元的算法方塊圖，如第18A圖所示，用於下載資料至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的複數記憶體單元490及記憶體單元362及下載至如第13圖的DPI IC晶片410的記憶矩陣區塊423中的複數記憶體單元362內，一緩衝/驅動單元或緩衝/驅動單元340可提供用於驅動資料，例如結果值(resulting values)或編程碼，串聯輸出至緩衝/驅動單元或緩衝/驅動單元340，並且並聯放大資料至標準商業化FPGA IC 晶片200的複數記憶體單元490或記憶體單元362及(或)至DPI IC晶片410的複數記憶體單元362上，此外，控制單元337可用來控制緩衝/驅動單元340，用以緩衝結果值或編程碼，並以串聯方式傳輸至該緩衝/驅動單元340的輸入端及以並聯方式驅動它們至緩衝/驅動單元340的複數輸出端，緩衝/驅動單元340的每一輸出耦接至如第12A圖至第12J圖中標準商業化FPGA IC 晶片200的其中之一記憶體單元490及記憶體單元362，及/或每一輸出耦接至如第13圖DPI IC晶片410之記憶體矩陣區塊423的記憶體單元362。
第18B圖為本發明實施例用於資料下載的結構示意圖，如第18B圖，在SATA的標準中，接合接合接點586包含：(1)並行排列的複數記憶體單元446(也就是如第1A圖中一複數第一種型式SRAM單元)；(2)如第1A圖所示複數複數開關449彼此相互並聯耦接，其中該開關449的通道之一端經由第1A圖中的位元線452或位元條線453耦接至緩衝/驅動單元340的輸入端，而通道之其它端耦接至其中之一記憶體單元446；及(3)複數開關336的一通道的一端耦接至其中之一記憶體單元446，而通道的另一端耦接至如第12A圖至第12J圖中的標準商業化FPGA IC晶片200其中之一記憶體單元490及記憶體單元362，或是耦接至第13圖中的DPIIC晶片410的記憶體陣列區塊423的其中之一記憶體單元362。
如第18B圖所示，控制單元337通過如第1A圖中的複數字元線451分別耦接至電晶體(開關)449的複數閘極端及經由另一字元線454耦接至該開關336的閘極端，由此，控制單元337用於依次並且打開在每一時脈週期(clock cycles)的每一第一時脈期間(clock periods)之電晶體(開關)449及關閉其它的電晶體(開關)449，以及控制單元337可用以關閉每一時脈週期(clock cycles)的每一第二時脈期間(clock periods)全部的電晶體(開關)449，控制單元337用於打開在每一時脈週期內的一第二時脈期間中所有的開關336及關閉在每一時脈週期內的每一第一時脈期間內的所有開關336，而位在緩衝/驅動單元340與標準商業化FPGA IC晶片200的記憶體單元490及記憶體單元362之間具有一位元寬度等於或大於2、4、8、16、32或64寬度，或是緩衝/驅動單元340與DPIIC晶片410的記憶體單元362之間具有一位元寬度等於或大於2、4、8、16、32或64寬度。
例如，如第18B圖所示，在一第一個時脈週期內的一第一個第一時脈期間、控制單元337可打開最底端的一個電晶體(開關)449及關閉其它的電晶體(開關)449，由此從緩衝/驅動單元340輸入之第一資料(例如是一第一個第一結果值或編程碼)通過最底端一個電晶體(開關)449之通道而鎖存或儲存在最底端的一個記憶體單元446，接著，在第一個時脈週期內的第二個第一時脈期間可打開第二底端一電晶體(開關)449及關閉其它的電晶體(開關)449，由此從緩衝/驅動單元340輸入的第二資料(例如是第二個結果值或編程碼)通過第二底部的一個電晶體(開關)449的通道，而鎖存或儲存在第二底部的一個記憶體單元446，在第一個時脈週期中，控制單元337可依序打開電晶體(開關)449，並且在第一個時脈期間中依次打開電晶體(開關)449的其他部分，從而從第一個結果值或編程碼中取出第一組數據 緩衝/驅動單元340的輸入可以依次逐一通過電晶體(開關)449的通道被鎖存或存儲在記憶體單元446中。在第一個時脈週期中，從緩衝/驅動單元340的輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446之後，控制單元337可打開在第二時脈期間內的全部的開關336及關閉全部的電晶體(開關)449，從而鎖存或儲存在記憶體單元446內的資料可分別通過開關336的通道並連通過至如第12A圖至第12J圖之標準商業化FPGA IC 晶片200的一第一組複數記憶體單元490及(或)記憶體單元362，及(或)至如第13圖中的DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362。
接著，如第18B圖所示，在一第二個時脈週期，控制單元337及緩衝/驅動單元340可進行與上面第一個時脈週期中所示的相同步驟。在第二個時脈週期中，控制單元337可依序且逐一打開電晶體(開關)449及關閉在第一時脈期間內的其它的電晶體(開關)449，由此來自從緩衝/驅動單元340輸入的資料(例如是一第二組結果值或編程碼)可分別依序且逐一經由電晶體(開關)449通過鎖存或儲存在記憶體單元446，在第二個時脈週期中，從緩衝/驅動單元340輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446中後，控制單元337可打開所有的開關336及關閉在第二時脈期間中所有的電晶體(開關)449，由此鎖存或儲存在記憶體單元446的資料可並聯的經由開關336的複數通道分別地通過至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的第二組複數記憶體單元490及(或)記憶體單元362及(或)如第13圖中DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362。
如第18B圖所示，上述步驟可以重複多次以使得從緩衝/驅動單元340輸入的資料(例如是結果值或編程碼)下載至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的複數記憶體單元490及/或記憶體單元362及/或如第13圖中DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362，緩衝/驅動單元340可將來自其單個輸入的資料鎖存，並增加(放大)資料位宽(bit-width)至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的複數記憶體單元490及(或)記憶體單元362及(或)在如第15A圖至第15O圖中標準商業化邏輯驅動器300的DPI IC晶片410(如第13圖)中的記憶體矩陣區塊423之複數記憶體單元362。
或者，在一外部連結(peripheral-component-interconnect (PCI))標準下，如第18A圖及第18B圖，一複數緩衝/驅動單元340可並聯提供至緩衝器資料(例如是結果值或編程碼)，此緩衝/驅動單元340的數量例如等於或大於4、8、16、32或64個，緩衝/驅動單元340並聯地將來自其本身輸入及驅動或放大的資料(傳輸)至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的複數記憶體單元490及(或)記憶體單元362及或在如第15A圖至第15O圖中標準商業化邏輯驅動器300的DPI IC晶片410(如第13圖中)的記憶體矩陣區塊423之複數記憶體單元362，每一緩衝/驅動單元340可執行與上述說明相同的功能。
I. 用於標準商業化FPGA IC晶片的控制單元及緩衝/驅動單元的第一排列(佈局)方式
如第18A圖至第18B圖所示，在如第15A圖至第15O圖中標準商業化邏輯驅動器之每一標準商業化FPGA IC晶片200內複數緩衝/驅動單元340及控制單元可被設定，每一緩衝/驅動單元340的輸入端耦接至用於感測第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第12A圖至第12J圖中的非揮發性記憶體單元870、880或907的其中之一感應放大器666的輸出”Out”，其中複數緩衝/驅動單元340及感應放大器666之間的位元寬度例如是32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的標準商業化FPGA IC 晶片200至緩衝器資料(例如是結果值或編程碼)中，並耦接至32個相對應該感應放大器666的輸出”Out”(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如第12A圖至第12J圖中的標準商業化FPGA IC 晶片200的複數記憶體單元490及(或)記憶體單元362，在每一時脈週期中，每一控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是結果值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第12A圖至第12J圖中的每一標準商業化FPGA IC 晶片200的複數記憶體單元490及(或)記憶體單元362。
用於查找表(LUT)210的每一記憶體單元490可參考至第1A圖或第1B圖中的其中之一記憶體單元398，以及用於交叉點開關379的記憶體單元362也可參考至第1A圖或第1B圖中的其中之一記憶體單元398，用於如第15A圖或第15O圖中的每一標準商業化邏輯驅動器300，每一標準商業化FPGA IC晶片200具有用於如上所述之控制單元337及緩衝/驅動單元340的第一佈局。
II. 用於標準商業化FPGA IC晶片的控制單元及緩衝/驅動單元的第二排列(佈局)方式
如第18A圖至第18B圖所示，在如第15A圖至第15O圖中標準商業化邏輯驅動器之每一標準商業化FPGA IC晶片200內複數緩衝/驅動單元340及控制單元可被設定，每一緩衝/驅動單元340的輸入端耦接至第5B圖中每標準商業化FPGA IC晶片200的其中之一小型I/O電路203的小型接收器375之輸出”S_Data_in”，其中複數緩衝/驅動單元340及小型I/O電路203的小型接收器375之間的位元寬度例如是32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的標準商業化FPGA IC 晶片200至緩衝器資料(例如是結果值或編程碼)中，並耦接至32個相對應該小型I/O電路203的小型接收器375之輸出”S_Data_in”(即具有並聯32位元的位寬(bit width))及驅動或放大資料傳送至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第12A圖至第12J圖的標準商業化FPGA IC 晶片200中己確認非揮發性記憶體單元870、880或907群組，在每一時脈週期中，每一控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是結果值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道傳送至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第12A圖至第12J圖的標準商業化FPGA IC 晶片200中己確認非揮發性記憶體單元870、880或907群組。
用於如第15A圖或第15O圖中的每一標準商業化邏輯驅動器300，每一標準商業化FPGA IC晶片200具有用於如上所述之控制單元337及緩衝/驅動單元340的第二佈局。
III. 用於標準商業化FPGA IC晶片的控制單元及緩衝/驅動單元的第三排列(佈局)方式
如第18A圖至第18B圖所示，在如第15A圖至第15O圖中標準商業化邏輯驅動器之每一DPIIC晶片410內複數緩衝/驅動單元340及控制單元可被設定，每一緩衝/驅動單元340的輸入端耦接至用於感測第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第13圖中的非揮發性記憶體單元870、880或907的其中之一感應放大器666的輸出”Out”，其中複數緩衝/驅動單元340及感應放大器666之間的位元寬度例如是32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的DPIIC晶片410至緩衝器資料(例如是編程碼)中，並耦接至32個相對應該感應放大器666的輸出”Out”(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如第13圖中的DPIIC晶片410的記憶體矩陣區塊423的記憶體單元362，在每一時脈週期中，每一控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第13圖中的DPIIC晶片410的記憶體矩陣區塊423的記憶體單元362。
用於交叉點開關379的記憶體單元362也可參考至第1A圖或第1B圖中的其中之一記憶體單元398，用於如第15A圖或第15O圖中的每一標準商業化邏輯驅動器300，每一DPIIC晶片410具有用於如上所述之控制單元337及緩衝/驅動單元340的第三佈局。
IV. 用於標準商業化FPGA IC晶片的控制單元及緩衝/驅動單元的第四排列(佈局)方式
如第18A圖至第18B圖所示，在如第15A圖至第15O圖中標準商業化邏輯驅動器之每一DPIIC晶片410內複數緩衝/驅動單元340及控制單元可被設定，每一緩衝/驅動單元340的輸入端耦接至第5B圖中每DPIIC晶片410的其中之一小型I/O電路203的小型接收器375之輸出”S_Data_in”，其中複數緩衝/驅動單元340及小型I/O電路203的小型接收器375之間的位元寬度例如是32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的DPIIC晶片410至緩衝器資料(例如是結果值或編程碼)中，並耦接至32個相對應該小型I/O電路203的小型接收器375之輸出”S_Data_in”(即具有並聯32位元的位寬(bit width))及驅動或放大資料傳送至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第13圖的DPIIC晶片410中己確認非揮發性記憶體單元870、880或907群組，在每一時脈週期中，每一控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是結果值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道傳送至第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖及第13圖的DPIIC晶片410中己確認非揮發性記憶體單元870、880或907群組。
用於如第15A圖或第15O圖中的每一標準商業化邏輯驅動器300，每一DPIIC晶片410具有用於如上所述之控制單元337及緩衝/驅動單元340的第四佈局。
在標準商業化FPGA IC晶片內的操作架構
第18C圖為本發明實施例在標準商業化FPGA IC晶片內編程及操作架構的方塊示意圖。如第18C圖所示，在第15A圖至第15O圖中之該標準商業化邏輯驅動器300內的每一標準商業化FPGA IC晶片200包括三個非揮發性記憶體區塊466、467及468，此三個非揮發性記憶體區塊466、467及468由第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖的非揮發性記憶體單元870、880或907排列成矩陣所構成，在非揮發性記憶體區塊466內的該非揮發性記憶體單元870、880或907(配置編程記憶體(configuration programming memory (CPM))用以配置儲存或保存原始結果值或編程碼用於第6A圖至第6N圖中的查找表(LUT)210或是儲存或保存用於第7A圖至第7C圖中交叉點開關379或通過/不通過開關258的編程碼(亦即是配置編程記憶體(CPM)資料)，該原始結果值或編程碼(配置編程記憶體(CPM)資料)可從每一標準商業化FPGA IC晶片200之外的配置編程記憶體(CPM)單元電路474(例如是第15A圖至第15O圖中標準商業化邏輯驅動器300內的該NVM IC晶片250配置編程記憶體(CPM)單元)通過至在非揮發性記憶體區塊466中該非揮發性記憶體單元870、880或907內(亦即是配置編程記憶體(CPM)單元)，其中此通過係依序經由每一標準商業化FPGA IC晶片200的I/O緩衝區塊473中如第5B圖內的複數小型I/O電路203及每一該標準商業化FPGA IC晶片200的I/O緩衝區塊473內如第18A圖及第18B圖的複數緩衝/驅動單元340，該些緩衝/驅動單元340排列成第18A至第18B圖中用於控制單元337及緩衝/驅動單元340，以儲存或保留在非揮發性記憶體區塊466之非揮發性記憶體單元870、880或907內(亦即是配置編程記憶體(CPM)單元)。
如第18C圖所示，在非揮發性記憶體區塊467內的非揮發性記憶體單元870、880或907(亦即配置編程記憶體(CPM)單元)用以配置來保留或儲存即刻-預先自我配置結果值(immediately-previously self-configured resulting values)或編程碼，用於第6A圖至第6J圖內的查找表(LUT)210或是用於第7A至第7C圖中交叉點開關379或通過/不通過開關258的編程碼(亦即是配置編程記憶體(CPM)資料)，在非揮發性記憶體區丟468內的非揮發性記憶體單元870、880或907(亦即是配置編程記憶體(CPM)單元)係配置用來保留或儲存現在的自我配置結果值或編程碼，用於第6A圖至第6J圖可編程區塊(LB)201的查找表(LUT)210，或是用於第7A圖至第7C圖交叉點開關379或通過/不通過開關258的編程碼(亦即是配置編程記憶體(CPM)資料)。
如第18C圖所示，每一該標準商業化FPGA IC晶片200可包括如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的感應放大器666，該感應放大器666用以感測保存或儲存其中之一非揮發性區塊466、467及468的其中之一非揮發性記憶體單元870、880或907(亦即是配置編程記憶體(CPM)單元)內的配置編程記憶體(CPM)資料，而使感應放大器666產生輸出”Out”耦接至(傳送至)第18A圖及第18B圖中用於該控制單元337及緩衝/驅動單元340的第一種排列方式之緩衝區塊469內的其中之一緩衝/驅動單元340之輸入端，例如，每一該標準商業化FPGA IC晶片200可包括如第18A圖及第18B圖中控制區塊470之複數控制單元(CU)337，該控制單元337用於(1)經由第5B圖中在該I/O緩衝區塊471及/或473內的小型I/O電路傳送控制命令至每一該標準商業化FPGA IC晶片200之外部電路中；及/或(2)經由第5B圖中在該I/O緩衝區塊471及/或473內的小型I/O電路203從該標準商業化FPGA IC晶片200之外部電路接收控制命令。另外，在控制區塊470內的每一控制單元(CU)337用以傳送控制命令至該緩衝區塊469內其中之一緩衝/驅動單元340中，以控制其中之一該緩衝/驅動單元340的該記憶體單元446進行(1)逐一依序保存、儲存或登錄從該些感應放大器666其中之一輸出”Out”所輸出至該緩衝/驅動單元340的輸入端之資料；及(2)並聯產生輸出至己確認記憶體單元490的群組內(也就是配置編程記憶體(CPM)單元)、如第6A圖至第6J圖中用於可編程區塊(LB)201的查找表(LUT)210及/或記憶體單元362、用於如第7A圖至第7C圖中一開關區塊472中交叉點開關379或通過/不通過開關258)，儲存在記憶體單元490的群組內之該配置編程記憶體(CPM)資料耦接至該可編程邏輯區塊(LB)201之第一組多工器211的輸入以定義第6A圖至第6J圖內可編程邏輯區塊(LB)201的功能。儲存在記憶體單元362的群組內之該配置編程記憶體(CPM)資料耦至如第7A圖至第7C圖中一開關區塊472中交叉點開關379或通過/不通過開關258，以編程該些交叉點開關379或通過/不通過開關258。
如第18圖所示，一資料資訊記憶體(data information memory (DIM))流可從每一該標準商業化FPGA IC晶片200之外電路的資料資訊記憶體(DIM)單元(例如是在第15A圖至第15O圖中標準商業化邏輯驅動器300內HBM IC晶片251的SRAM單元或DRAM單元)經由第5B圖中每一該標準商業化FPGA IC晶片200之該I/O緩衝區塊471內的小型I/O電路203傳送通過至該可編程邏輯區塊(LB)201的第二組多工器211內。或者是，該可編程邏輯區塊(LB)201的多工器211可產生其輸出，經由第5B圖中每一該標準商業化FPGA IC晶片200之該I/O緩衝區塊471內的小型I/O電路203傳送至每一該標準商業化FPGA IC晶片200之外部電路475的資料資訊記憶體(DIM)單元內，例如是第15A圖至第15O圖中標準商業化邏輯驅動器300內HBM IC晶片251的SRAM單元或DRAM單元。
如第18C圖所示，用於保存或儲存在HBM IC晶片內資料資訊記憶體(DIM)單元內的資料資訊記憶體(DIM)流之資料可備份或儲存在第15A圖至第15O圖中標準商業化邏輯驅動器300內的NVM IC晶片250或是儲存在第15A圖至第15O圖中標準商業化邏輯驅動器300之外的外部電路中，因此，當標準商業化邏輯驅動器300的電源關閉時，儲存在NVM IC晶片250內用於資料資訊記憶體(DIM)流的資料可被持續保存。
第6A圖或第6H圖中可編程邏輯區塊(LB)201現在的邏輯操作(例如是AND邏輯操作)用於人工智能(AI）、機器學習或深度學習的重新配置可以經由重新配置該結果值或編程碼(亦即是儲存在第6A圖或第6H圖中用於該查找表(LUT)210之配置編程記憶體(CPM)資料)進行自我重新配置(self-reconfigured)改變成另一個邏輯操作，例如是NAND邏輯操作。現有在第7A圖至第7C圖中交叉點開關379或通過/不通過開關可經由重新配置該編程碼(亦即是儲存在記憶體單元362內的配置編程記憶體(CPM)資料)的方式進行自我重新配置變成另一開關狀態。在記憶體單元490及362中所儲存現有自我重新配置的結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由第18A圖及第18B圖在緩衝區塊469內複數緩衝/驅動單元340的輸入傳送通過至該非揮發性記憶體區塊468內的非揮發性記憶體單元870、880或907(也就是配置編程記憶體(CPM)單元)，其排列(布局)方式如第18A圖及第18B圖中用於控制單元337及緩衝/驅動單元340之第二布局方式那樣，然後儲存或保存在該非揮發性記憶體區塊468內的非揮發性記憶體單元870、880或907。此外，在記憶體單元490及362內的立即-預先自我重新配置(immediately-previously self-reconfigured)的結果值或編程碼(即是配置編程記憶體(CPM)資料)可經由第18A圖及第18B圖在緩衝區塊469內複數緩衝/驅動單元340的輸入傳送通過至非揮發性記憶體區塊467內該非揮發性記憶體單元870、880或907中(亦即是配置編程記憶體(CPM)單元)，其排列(布局)方式如第18A圖及第18B圖中用於控制單元337及緩衝/驅動單元340之第二布局方式那樣，然後儲存或保存在該非揮發性記憶體區塊467內的非揮發性記憶體單元870、880或907。另外，原始立即-預先自我重新配置結果值或編程碼及現有自我重新配置的結果值或編程碼可經由第5B圖中該I/O緩衝區塊473內複數小型I/O電路203從相對應非揮發性記憶體區丟466、467及468的非揮發性記憶體單元870、880或907傳送通過至每一該標準商業化FPGA IC晶片200之外的外部電路474的配置編程記憶體(CPM)單元中。該配置編程記憶體(CPM)資料(亦即是第6A圖至第6J圖中用於查找表(LUT)210之結果值或編程碼或是如第7A圖至第7C圖中用於交叉點開關379或通過/不通過開關258的編程碼)可依序從第5B圖中I/O緩衝區塊473內複數小型I/O電路203及第18A圖及第18B圖中I/O緩衝區塊473內的複數緩衝/驅動單元340，從每一該標準商業化FPGA IC晶片之外部電路474的配置編程記憶體(CPM)單元傳送通過至非揮發性記憶體區塊467及468中任一個的非揮發性記憶體單元870、880或907中，其排列(布局)方式如第18A圖及第18B圖中用於控制單元337及緩衝/驅動單元340之第二布局方式那樣，並且儲存或保存在非揮發性記憶體區塊467及468中任一個的非揮發性記憶體單元870、880或907中，以使能重新配置該可編程邏輯區塊(LB)201及/或交叉點開關379或通過/不通過開關258。
因此，如第18C圖所示，用於第15A圖至第15O圖中每一該標準商業化邏輯驅動器300，當電源開啟時，每一該標準商業化FPGA IC晶片200可重新加載儲存或保存在每一該標準商業化FPGA IC晶片200之三個非揮發性記憶體區塊466、467及468其中之一內非揮發性記憶體單元870、880或907的配置編程記憶體(CPM)資料至其每一該標準商業化FPGA IC晶片200中記憶體單元490及362內。在操作期間，每一該標準商業化FPGA IC晶片200可被重新設定以重新加載儲存或保存在其標準商業化FPGA IC晶片200之非揮發性記憶體區塊466或467內的非揮發性單元870、880或907至其每一該標準商業化FPGA IC晶片200之記憶體單元490及362內。
製程說明
每一標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、DRAM IC晶片321、非揮發性記憶體(NVM) IC晶片250、高速高頻寬的記憶體(HBM) IC晶片251及PC IC晶片269可經由下列步驟形成矽穿孔(金屬栓塞)、用於晶片之第一交互連接線結構(first interconnection scheme for a chip (FISC))、保護層、用於晶片的第二交互連接線結構及/或微型金屬凸塊或微型金屬柱：
矽穿孔(金屬栓塞)之結構及其製程
第19A圖至第19I圖為本發明實施例用以在半導體晶圓中形成矽穿孔(金屬栓塞)之結構及其製程的剖面示意圖，如第19A圖所示，一半導體基板或半導體半導體基板(晶圓)2可以是一矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵晶圓、矽鍺(SiGe)基板、矽鍺晶圓、絕緣層上覆矽基板(SOI)，其基板晶圓尺寸例如是直徑8吋、12吋或18吋。
第19A圖所示，複數半導體元件4形成在半導體基板2的半導體元件區域上，半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件、CMOS(互補金屬氧化物半導體)元件、BJT（雙極結晶體管）元件、BiCMOS（雙極CMOS）元件、FIN場效電晶體(FINFET)元件、FINFET在矽在絕緣體上(FINFET on Silicon-On-Insulator (FINFET SOI)、全空乏絕緣上覆矽MOSFET(Fully Depleted Silicon-On-Insulator (FDSOI) MOSFET)、部分空乏絕緣上覆矽MOSFET(Partially Depleted Silicon-On-Insulator (PDSOI) MOSFET)或常規的MOSFET，而半導體元件4可作為標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、非揮發性記憶體(NVM) IC晶片250、DRAM IC晶片321、運算及(或)PC IC晶片269中的複數電晶體。
於單層封裝邏輯驅動器300如第15A圖至第15O圖所示，對於每一標準商業化FPGA IC晶片200，半導體元件4可組成可編程邏輯區塊(LB)201的多工器211、可編程邏輯區塊201中用於由固定連接線所構成加法器的每一單元(A) 2011、可編程邏輯區塊201中用於由固定連接線所構成乘法器的每一單元(M) 2012、可編程邏輯區塊201中用於緩存及暫存器的每一單元(C/R) 2013、用於可編程邏輯區塊201中查找表210的記憶體單元490、用於第12A圖至第12N圖之通過/不通過開關258、交叉點開關379及小型I/O電路203的記憶體單元362；對於每一DPI IC晶片410，半導體元件4可組成用於第13圖所示之通過/不通過開關258之記憶體單元362、通過/不通過開關258、交叉點開關379及小型I/O電路203的，對於每一專用I/O晶片265、專用控制及I/O晶片266或DCDI/OIAC晶片268，半導體元件4可組成如上述第14圖中的大型I/O電路341及小型I/O電路203；半導體元件4可組成如第18A圖及第18B圖所示之控制單元337，其可設置在每一標準商業化FPGA IC晶片200及每一DPI IC晶片410中；半導體元件4可組成第18A圖及第18B圖所示之緩衝/驅動單元340，其可設置在每一標準商業化FPGA IC晶片200及每一DPI IC晶片410中。
如第19A圖所示，在半導體基板2上或內形成半導體元件4之後，一絕緣介電層12可形成在該半導體基板2及半導體元件4上，該絕緣介電層12包括氧化層、氧氮化物層或氮化物層，且該絕緣介電層12的厚度例如介於3nm至500nm之間、介於10nm至1000nm之間、介於10nm至2000nm之間或介於10nm至3000nm之間，或是厚度大於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm、1000 nm或2000nm。接著使用光刻和蝕刻的技術在絕緣介電層12中形成複數開口以曝露半導體器件4的各個端子，例如是MOS晶體管的源極端子，汲極端子和閘極端子，接著使用化學氣相沉積（CVD）技術在該絕緣介電層12中的複數開口內形成複數鎢栓塞。
接著，如第19B圖所示，使用加熱製程或CVD製程形成一光罩絕緣層151在該絕緣介電層12及該鎢金屬栓塞13上，該光罩絕緣層151可包括熱生成的氧化矽(SiO 2)及/或CVD氮化矽(Si 3N 4)。或者該光罩絕緣層151可包括氧化矽層、氧氮化物層或氮化物層，且該絕緣介電層12的厚度例如介於3nm至500nm之間、介於10nm至1000nm之間、介於10nm至2000nm之間或介於10nm至3000nm之間，或是厚度大於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm、1000 nm或2000nm。
隨後，如第19C圖所示，將一光阻層152以旋塗方式形成在光罩絕緣層151上，利用曝光、顯影等技術對光阻層152進行圖案化，以在光阻層152中形成暴露光罩絕緣層151的多個開口152a。
接著，如第19D圖所示，使用蝕刻製程在該光罩絕緣層151形成複數開口151a在該光阻層152之該些開口152a下方，以曝露出該絕緣介電層12。
接著，如第19E圖所示，移除該光阻層152，接著經由預定的蝕刻次數內在該絕緣介電層12及矽基板2形成複數盲孔(blind holes)2a在該絕緣介電層12及矽基板2內且位在該光罩絕緣層151之該些開口151a下方，每一盲孔2a的深度介於10µm至100µm之間或介於20µm至60µm之間，且其直徑或最大橫向尺寸介於2µm至60µm之間或介於5µm至20µm之間。
接著，如第19F圖所示，移除該光罩絕緣層151，接著使用熱生成方式或CVD方式形成一絕緣襯裡層153在盲孔2a的側壁、底部表面上及在絕緣介電層12上，該絕緣襯裡層153例如是熱生成氧化矽層(SiO 2)及/或CVD形成之氮化矽層(Si 3N 4)。
接著，如第19G圖所示，沉積一黏著層154在該絕緣襯裡層153上，例如使用濺鍍或CVD的方式形成厚度介於1nm至50nm之間的一鈦層或氮化鈦層(TiN)154在該絕緣襯裡層153上，接著，使用濺鍍或CVD的方式沉積厚度介於3nm至200nm之間的一電鍍用種子層155(例如是一銅種子層)在該黏著層154上。
接著，如第19H圖所示，厚度例如介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間的一銅層156電鍍形成在該銅種子層155上。
接著，如第19I圖所示，在該些盲孔2a及在絕緣介電層12上的該銅層156、電鍍用種子層155、黏著層154及絕緣襯裡層153經由化學機械研磨(chemical-mechanical polishing (CMP))的方式移除，以曝露出該絕緣介電層12之上表面及鎢金屬栓塞的上表面，在該些盲孔2a內的該銅層156、電鍍用種子層155及黏著層154可用作為第19I圖中複數矽穿孔金屬栓塞157(through silicon vias (TSV))。
或者是，該TSV 157可不用形成在該半導體基板2內以及第19B圖至第19I圖中的步驟可被省略。
形成用於晶片上第一交互連接線(First Interconnection Scheme for Chip (FISC))之製程
如第20A圖所示，一第一交互連接線結構20形成在該半導體基板2、半導體元件4及在盲孔2a中該銅層156上，該第一交互連接線結構20連接至半導體元件4及在盲孔2a中該銅層156。在晶片(FISC)上或內的第一交互連接線結構(FISC)20經由晶圓製程形成在半導體基板2上，第一交互連接線結構(FISC)20可包括4至15層或6至12層的圖案化交互連接線金屬層 6(在此圖只顯示3層)，其中圖案化交互連接線金屬層 6具有金屬接墊、線及交互連接線8及複數金屬栓塞10，第一交互連接線結構(FISC)20的金屬接墊、線及交互連接線8及金屬栓塞10可用於如第12A圖中的每一標準商業化FPGA IC晶片200中複數晶片內交互連接線502的複數可編程交互連接線361及固定交互連接線364，第一交互連接線結構(FISC)20的第一交互連接線結構(FISC)20可包括複數絕緣介電層12及交互連接線金屬層 6在每二相鄰層複數絕緣介電層12之間，第一交互連接線結構(FISC)20的每一交互連接線金屬層 6可包括金屬接墊、線及交互連接線8在其頂部，而金屬栓塞10在其底部，第一交互連接線結構(FISC)20的複數絕緣介電層12其中之一可在交互連接線金屬層 6中二相鄰之金屬接墊、線及交互連接線8之間，其中在第一交互連接線結構(FISC)20頂部具有金屬栓塞10在複數絕緣介電層12內，每一第一交互連接線結構(FISC)20的交互連接線金屬層 6中，金屬接墊、線及交互連接線8之厚度t1小於3μm(例如係介於3nm至2000nm之間、介於3nm至500nm之間、介於10nm至1000nm之間、介於10nm至2000nm之間或介於10nm至3000nm之間，或厚度大於或等於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm或1000 nm)，或其寬度例如係介於3nm至2000nm之間、介於3nm至500nm之間、介於10nm至1000nm之間，或窄於5nm、10 nm、20 nm、30 nm、70 nm、100 nm、300 nm、500 nm或100 nm，例如，第一交互連接線結構(FISC)20中的金屬栓塞10及金屬接墊、線及交互連接線8主要係由銅金屬製成，經由如下所述之一鑲嵌製程，例如是單一鑲嵌製程或雙鑲嵌製程，在第一交互連接線結構(FISC)20的交互連接線金屬層 6中的每一金屬接墊、線及交互連接線8可包括一銅層，此銅層之厚度小於3μm(例如可介於0.2μm至2μm之間)，在第一交互連接線結構(FISC)20的每一絕緣介電層12可之厚度例如係介於3nm至2000nm之間、介於3nm至500nm之間、介於10nm至1000nm之間，或厚度大於5nm、10 nm、30 nm、50 nm、100 nm、200 nm、300 nm、500 nm、1000 nm或2000nm，該絕緣介電層12可包括一氧化物層或氮氧化層。
I.FISC之單一鑲嵌製程
在下文中，第20B圖至第20H圖繪示第一交互連接線結構(FISC)20的單一鑲嵌製程，請參見第20B圖，提供一第一絕緣介電層12及第一絕緣介電層12中的複數金屬栓塞10或金屬接墊、線及交互連接線8(圖中只顯示1個)在，且複數金屬栓塞10或金屬接墊、線及交互連接線8的上表面被曝露，最頂層的第一絕緣介電層12可例如是一低介電係數介電層，例如是碳氧化矽(SiOC)層。
第20C圖所示，使用一化學氣相沉積(chemical vapor deposition (CVD)方式沉積一第二絕緣介電層12(上面那層)在第一絕緣介電層12(下面那層)上或上方，及在第一絕緣介電層12中的複數金屬栓塞10及金屬接墊、線及交互連接線8曝露的表面上，第二絕緣介電層12(上面那層)可經由(a)沉積一分層用之底部蝕刻停止層12a，例如是碳基氮化矽(SiON)層，形成在第一絕緣介電層12(下面那層)最頂層上及在第一絕緣介電層12(下面那層)中的複數金屬栓塞10及金屬接墊、線及交互連接線8曝露的表面上，及(b)接著沉積一低介電係數介電層12b在分層用之底部蝕刻停止層12a上，例如是一SiOC層，低介電係數介電層12b可具有低介電常數材質，其低介電常數小於二氧化矽(SiO 2)的介電常數，SiCN層、SiOC層、SiOC層、SiO 2層經由化學氣相沉積方式沉積，用於第一交互連接線結構(FISC)20的第一及第二絕緣介電層12的材質包括無機材料或包括有矽、氮、碳及(或)氧的化合物。
接著，如第20D圖所示，一光阻層15塗佈在第二絕緣介電層12(上面那層)上，然後光阻層15曝光及顯影以形成溝槽或開孔15a(在圖上只顯示1個)在光阻層15內，接著如第22E圖所示，執行一蝕刻製程形成溝槽或開孔12d(圖中只顯示1個)在第二絕緣介電層12(上面那層)內及在光阻層15內的溝槽或開孔15a下方，接著，如第22F圖所示，光阻層15可被移除。
接著，如第20G圖所示，黏著層18可沉積在第二絕緣介電層12(上面那層)的上表面、在第二絕緣介電層12中溝槽或開孔12D的側壁上及在第一絕緣介電層12(下面那層)內複數金屬栓塞10或金屬接墊、線及交互連接線8的上表面，例如經由濺鍍或CVD一黏著層(Ti層或TiN層)18(其厚度例如係介於1nm至50nm之間)，接著，電鍍用種子層22可例如經由濺鍍或CVD一電鍍用種子層22(其厚度例如是介於3nm至200nm之間)在黏著層18上，接著一銅層24(其厚度係介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間)可電鍍形成在電鍍用種子層22上。
接著，如第20H圖所示，利用一化學機械研磨製程移除位在第二絕緣介電層12(上面那層)之溝槽或開孔12d外的黏著層18、電鍍用種子層22溝槽或開孔銅層24，直到第二絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第二絕緣介電層12(上面那層)之溝槽或開孔12d中的金屬被用作為第一交互連接線結構(FISC)20中每一交互連接線金屬層 6的金屬栓塞10或金屬接墊、線及交互連接線8。
在單一鑲嵌製程中，銅電鍍製程步驟及化學機械研磨製程步驟用於較低層的交互連接線金屬層 6中的金屬接墊、線及交互連接線8，然後再依順序執行一次在絕緣介電層12中較低層的交互連接線金屬層 6之金屬栓塞10在較低的交互連接線金屬層 6上，換一種說法，在單一鑲嵌銅製程中，銅電鍍製程步驟及化學機械研磨製程步驟被執行2次，以形成較低層的交互連接線金屬層 6的金屬接墊、線及交互連接線8，及在絕緣介電層12內較高層的交互連接線金屬層 6之金屬栓塞10在較低層交互連接線金屬層 6上。
II. FISC之雙鑲嵌製程
或者是，一雙鑲嵌製程可被用以製造金屬栓塞10及第一交互連接線結構(FISC)20的金屬接墊、線及交互連接線8，如第20I圖至第20Q圖所示，請參見第20I圖，提供第一絕緣介電層12及金屬接墊、線及交互連接線8(圖中只顯示1個)，其中金屬接墊、線及交互連接線8係位在第一絕緣介電層12內且曝露上表面，最頂層的第一絕緣介電層12例如可係SiCN層或SiN層，接著介電疊層包括第二及第三絕緣介電層12沉積在第一絕緣介電層12最頂層上及在第一絕緣介電層12中金屬接墊、線及交互連接線8曝露的上表面，介電疊層從底部至頂部包括：(a)一底部低介電係數介電層12e在第一絕緣介電層12(較低的那層)上，例如是SiOC層(用作為一金屬間介電層以形成金屬栓塞10)；(b)一分隔用之中間蝕刻停止層12f在底部低介電係數介電層12e上，例如是SiCN層或SiN層；(c)一頂層低介電SiOC層12g(用作為在同一交互連接線金屬層 6的金屬接墊、線及交互連接線8之間的絕緣介電材質)在分隔用之中間蝕刻停止層12f上；(d)一分隔用之頂部蝕刻停止層12h形成在頂層低介電SiOC層12g上，分隔用之頂部蝕刻停止層12h例如是SiCN層或SiN層，全部的SiCN層、SiN層或SiOC層可經由化學氣相沉積方式沉積。底部低介電係數介電層12e及分隔用之中間蝕刻停止層12f可組成第二絕緣介電層12(中間的那層)；頂層低介電SiOC層12g及分隔用之頂部蝕刻停止層12h可組成第三絕緣介電層12(頂部的那層)。
接著，如第20J圖所示，一第一光阻層15塗佈在第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h上，然後第一光阻層15被曝露及顯影以形成溝槽或開孔15A(圖中只顯示1個)在第一光阻層15內，以曝露第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h，接著，如第20K圖所示，進行一蝕刻製程以形成溝槽或頂部開口12i(圖上只顯示1個)在第三絕緣介電層12(頂部那層)及在第一光阻層15內溝槽或開孔15A下方，及停止在第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，溝槽或頂部開口12i用於之後形成交互連接線金屬層 6的金屬接墊、線及交互連接線8的雙鑲嵌銅製程，接著第20L圖，第一光阻層15可被移除。
接著，如第20M圖所示，第二光阻層17塗佈在第三絕緣介電層12(頂部那層)分隔用之頂部蝕刻停止層12h及第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，然後第二光阻層17被曝露及顯影以形成溝槽或開孔17a(圖中只顯示1個)在第二光阻層17以曝露第二絕緣介電層12(中間那層)的分隔用之中間蝕刻停止層12f，接著，如第20N圖所示，執行一蝕刻製程以形成開口及孔洞 12j(圖中只顯示1個)在第二絕緣介電層12(中間那層)及第二光阻層17內溝槽或開孔17a的下方，及停止在第一絕緣介電層12內的金屬接墊、線及交互連接線8(圖中只顯示1個)，開口及孔洞 12j可用於之後雙鑲嵌銅製程以形成在第二絕緣介電層12內的金屬栓塞10，也就是金屬間介電層，接著，如第20O圖所示，移除第二光阻層17，第二及第三絕緣介電層12(中間層及上層)可組成介電疊層，位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內的溝槽或頂部開口12i可與位在介電疊層(也就是第二絕緣介電層12(中間那層))底部的開口及孔洞 12j重疊，而且溝槽或頂部開口12i比複數開口及孔洞 12j具有較大的尺寸，換句話說，以上視圖觀之，位在介電疊層(也就是第二絕緣介電層12(中間那層))底部的開口及孔洞 12j被位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內溝槽或頂部開口12i圍繞或困於內側。
接著，如第20P圖所示，黏著層18沉積經由濺鍍、CVD一Ti層或TiN層(其厚度例如可介於1nm至50nm之間)，在第二及第三絕緣介電層12(中間及上面那層)上表面、在第三絕緣介電層12(上面那層)內的溝槽或頂部開口12i之側壁，在第二絕緣介電層12(中間那層)的開口及孔洞 12j之側壁及在第一絕緣介電層12(底部那層)內的金屬接墊、線及交互連接線8的上表面。接著，電鍍用種子層22可經由例如是濺鍍、CVD沉積電鍍用種子層22(其厚度例如可介於3nm至200nm之間)在黏著層18上，接著銅層24(其厚度例如是介於20nm至6000nm之間、介於10nm至3000之間、介於10nm至1000之間)可被電鍍形成在電鍍用種子層22上。
接著，如第20Q圖所示，利用一化學機械研磨製程移除位在第二及第三絕緣介電層12之開口及孔洞12j及溝槽或頂部開口12i外的黏著層18、電鍍用種子層22銅層24，直到第三絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第三絕緣介電層12(上面那層)之溝槽或頂部開口12i內的金屬可用作為第一交互連接線結構(FISC)20中的交互連接線金屬層6的金屬接墊、線及交互連接線8，剩餘或保留在第二絕緣介電層12(中間那層)之開口及孔洞 12j內的金屬用作為第一交互連接線結構(FISC)20中的交互連接線金屬層 6的金屬栓塞10，用於耦接位於金屬栓塞10之上方及下方的金屬接墊、線及交互連接線8。
在雙鑲嵌製程中，執行銅電鍍製程步驟及化學機械研磨製程步驟一次，即可在2個絕緣介電層12中形成金屬接墊、線及交互連接線8及金屬栓塞10。
因此，形成金屬接墊、線及交互連接線8及金屬栓塞10的製程利用單一鑲嵌銅製程完成，如第20B圖至第20H圖所示，或可利用雙鑲嵌銅製程完成，如第20I圖至第20Q圖所示，二種製程皆可重覆數次以形成第一交互連接線結構(FISC)20中複數層交互連接線金屬層 6，第一交互連接線結構(FISC)20可包括4至15層或6至12層的交互連接線金屬層 6，FISC中的交互連接線金屬層 6最頂層可具有金屬接墊16，例如是複數銅接墊，此複數銅接墊係經由上述單一或雙鑲嵌製程，或經由濺鍍製程形成的複數鋁金屬接墊。
III.晶片之保護層(Passivation layer)
如第20A圖中所示，保護層14形成在晶片(FISC)的第一交互連接線結構(FISC)20上及在絕緣介電層12上，保護層14可以保護半導體元件4及交互連接線金屬層 6不受到外界離子汙染及外界環境中水氣汙染而損壞，例如是鈉游離粒子，換句話說，保護層14可防止游離粒子(如鈉離子)、過渡金屬(如金、銀及銅)及防止雜質穿透至半導體元件4及穿透至交互連接線金屬層 6，例如防止穿透至電晶體、多晶矽電阻元件及多晶矽電容元件。
如第20A圖所示，保護層14通常可由一或複數游離粒子補捉層構成，例如經由CVD製程沉積形成由SiN層、SiON層及(或)SiCN層所組合之保護層14，保護層14之厚度t3，例如是大於0.3μm、或介於0.3μm至1.5μm之間，最佳情況為，保護層14具有厚度大於0.3μm的氮化矽(SiN)層，而單一層或複數層所組成之游離粒子補捉層(例如是由SiN層、SiON層及(或)SiCN層所組合)之總厚度可厚於或等於100nm、150 nm、200 nm、300 nm、450 nm或500 nm。
如第20A圖所示，在保護層14中形成一開口14a曝露第一交互連接線結構(FISC)20中的交互連接線金屬層 6最頂層表面，金屬接墊16可用在訊號傳輸或連接至電源或接地端，金屬接墊16之厚度t4介於0.4μm至3μm之間或介於0.2μm至2μm之間，例如，金屬接墊16可由濺鍍鋁層或濺鍍鋁-銅合金層(其厚度係介於0.2μm至2μm之間)所組成，或者，金屬接墊16可包括電鍍銅層24，其係經由如第20H圖中所示之單一鑲嵌製程或如第20Q圖中所示之雙鑲嵌製程所形成。
如第20A圖所示，從上視圖觀之，開口14a具有一橫向尺寸係介於0.5μm至20μm之間或介於20μm至200μm之間，從上視圖觀之，開口14a的形狀可以係一圓形，其圓形開口14a的直徑係介於0.5μm至200μm之間或是介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為方形，此方形開口14a的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為多邊形，此多邊形的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為長方形，此長方形開口14a具有一短邊寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，另外，一些在金屬接墊16下方的一些半導體元件4被開口14a曝露，或者，沒有任何主動元件在開口14a曝露的金屬接墊16下方。
第一型式的微型凸塊
第21A圖至第21G圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，用於連接至晶片外部的電路、複數微型凸塊可形成在金屬接墊16上，其中金屬接墊16係位在保護層14之開口14a內所曝露的金屬表面。
第21A圖係為第20A圖的簡化圖，如第21B圖所示，具有厚度係介於0.001μm 至0.7μm之間、介於0.01μm 至0.5μm之間或介於0.03μm 至0.35μm之間的一黏著層26a濺鍍在保護層14及在金屬接墊16上，例如是被開口14A曝露的鋁金屬墊或銅金屬墊，黏著層26a的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，且黏著層26a經由原子層(atomic-layer-deposition (ALD))沉積製程、化學氣相沉積(chemical vapor deposition (CVD))製程、蒸鍍製程形成在保護層14及在保護層14之開口14a之底部的金屬接墊16上，其中黏著層26a的厚度係介於1nm至50nm之間。
接著，如第21C圖所示，厚度係介於0.001μm至1μm之間、介於0.03μm至3μm之間或介於0.05μm至0.5μm之間的電鍍用種子層26b濺鍍在黏著層26a上，或者電鍍用種子層26b可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成，電鍍用種子層26b有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層26b的材質種類隨著電鍍用種子層26b上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層26b上時，銅金屬則為電鍍用種子層26b優先選擇的材質，例如電鍍用種子層26b形成在黏著層26a上或上方，例如可經由濺鍍或化學氣相沉積一銅種子層在黏著層26a上。
接著，如第21D圖所示，厚度係介於5μm 至300μm 之間或介於20μm 至50μm 之間的光阻層30(例如是正型光阻層)塗佈在電鍍用種子層26b上，光阻層30經由曝光、顯影等製程圖案化形成複數溝槽或開孔30a曝露出在金屬接墊16上方的電鍍用種子層26b，在曝光製程中，可使用1X步進器，1X接觸式對準器或雷射掃描器進行光阻層30的曝光製程。
例如，光阻層30可經由旋塗塗佈一正型感光性聚合物層在電鍍用種子層26b上，其中電鍍用種子層26b的厚度係介於5μm至100μm之間，然後使用1X步進器，1X接觸式對準器或雷射掃描器進行感光聚合物層的曝光，其中雷射掃描器可產生波長範圍介於434至438nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE) 照在該感光性聚合物層上，然後顯影經曝光後的該感光性聚合物層，接著利用氧氣電漿或含有低於200 PPM的氟及氧的電漿去除殘留在電鍍用種子層26b上的聚合物材質或其它污染物，使得光阻層30可圖案化有複數開口30a於光阻層30中，曝露出位在金屬接墊16上的電鍍用種子層26b。
接著，如第21D圖所示，在光阻層30中的每一溝槽或開孔30a可對準於保護層14中的開口14a，且曝露出位於溝槽或開孔30a之底部處的電鍍用種子層26b上，再經由後續的製程可形成微型金屬柱或微型凸塊在每一溝槽或開孔30a內，而每一溝槽或開孔30a還從開口14a延伸至開口14a周圍的保護層14的環形區域處。
接著，如第21E圖所示，一金屬層32(例如是銅金屬)電鍍形成在由溝槽或開孔30a所曝露的電鍍用種子層26b上，例如，於第一範例，金屬層32可電鍍厚度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間的一銅層在由溝槽或開孔30a在所暴露出的由銅所構成的電鍍用種子層26b上或者，於一第二範例中，金屬層32可藉由電鍍厚度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間的一銅層在由溝槽或開孔30a所曝露的電鍍用種子層26b，然後電鍍厚度係介於0.5µm至3µm之間一鎳金屬層在位於溝槽或開孔30a中的電鍍銅層上。接著，一銲錫層/銲錫凸塊33電鍍在位於溝槽或開孔30a中的金屬層32上，其中銲錫層/銲錫凸塊33之材質例如是錫、錫铅合金、錫銅合金、錫銀合金、錫銀銅合金(SAC)或錫銀銅鋅合金，此銲錫層/銲錫凸塊33的厚度係介於1µm至50µm之間、1µm至30µm之間、5µm至30µm之間、5µm至20µm之間、5µm至15µm之間、5µm至10µm之間、介於1µm至10µm之間或介於1µm至3µm之間。例如，對於第一範例而言，銲錫層/銲錫凸塊33可電鍍在金屬層32的銅層上，或是對於第二範例而言，銲錫層/銲錫凸塊33電鍍在金屬層32的鎳金屬層上，銲錫層/銲錫凸塊33可以係含有錫、銅、銀、鉍、銦、鋅和/或銻的無鉛焊料。
如第21F圖所示，形成銲錫層/銲錫凸塊33後，使用含氨的有機溶劑將大部分的光阻層30移除，然而，來自光阻層30的殘留物會殘留在金屬層32及/或在電鍍用種子層26b上，之後，利用氧氣電漿或含有低於200 PPM的氟及氧的電漿將在金屬層32及/或從電鍍用種子層26b上的殘留物去除接著，未在金屬層32下方的電鍍用種子層26b及黏著層26a被之後的乾蝕刻方法或濕蝕刻方法去除，至於濕蝕刻的方法，當黏著層26a為鈦-鎢合金層時，可使用含有過氧化氫的溶液蝕刻；當黏著層26a為鈦層時，可使用含有氟化氫的溶液蝕刻；當電鍍用種子層26b為銅層時，可使用含氨水(NH4OH)的溶液蝕刻，至於乾蝕刻方法，當黏著層26a為鈦層或鈦-鎢合金層時，可使用含氯等離子體蝕刻技術或RIE蝕刻技術蝕刻，通常，乾蝕刻方法蝕刻未在金屬層32下方的電鍍用種子層26b及黏著層26a可包括化學離子蝕刻技術、濺鍍蝕刻技術、氬氣濺鍍技術或化學氣相蝕刻技術進行蝕刻。
接著，如第21G圖所示，銲錫層/銲錫凸塊33可以進行迴焊而形成銲錫凸塊，因此，黏著層26a、電鍍用種子層26b、電鍍金屬層32及銲錫層/銲錫凸塊33可組成複數第一型微型金屬柱或凸塊34在保護層14的開口14a之底部之金屬接墊16上，每一第一型微型金屬柱或凸塊34之高度，此高度係從保護層14的上表面凸出量測，此高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其高度是大於或等於30µm、20µm、15µm、10µm或3µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之第一型微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
或者，第21H圖為本發明實施例中形成第二微型凸塊或第二微型金屬柱在一晶片上的製程剖面圖，如第21H圖所示，在形成第21B圖中黏著層26a之前，聚合物層36，也就是絕緣介電層包含一有機材質，例如是一聚合物或包括含碳之化合物，絕緣介電層可經由旋塗塗佈製程、壓合製程、網板製刷、噴塗製程或灌模製程形成在保護層14上，以及在聚合物層36中形成開口在金屬接墊16上，聚合物層36之厚度係介於3µm至30µm之間或介於5µm至15µm之間，且聚合物層36的材質可包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。
在一種情況下，聚合物層36可經由旋轉塗佈形成厚度係介於6µm至50µm之間的負型感光聚酰亞胺層在保護層14上及在金屬接墊16上，然後烘烤轉塗佈形成的聚酰亞胺層，然後使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線的雷射掃描器進行烘烤的聚酰亞胺層曝光，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE)照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數金屬接墊16，然後在溫度係介於180°C至400°C之間或溫度高於或等於100°C、125°C、150°C、175°C、200°C、225°C、250°C、275°C或300°C，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固化的聚酰亞胺層具有厚度係介於3μm至30μm之間，接著利用氧氣電漿或含有低於200 PPM的氟及氧的電漿去除殘留的聚合物材質或來自於金屬接墊16的其它污染物。
因此，如第21H圖所示，第一型微型金屬柱或凸塊34形成在保護層14的開口14a之底部的金屬接墊16上及在環繞金屬接墊16的聚合物層36上，如第21H圖所示的微型金屬柱或凸塊34的規格或說明可以參照第21G圖所示的微型金屬柱或凸塊34的規格或說明，每一第一型微型金屬柱或凸塊34之高度，此高度係從聚合物層36的上表面起向上量測，此高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其高度是大於或等於30µm、20µm、15µm、10µm、5µm或3µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm，二相鄰之微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
第二型式的微型凸塊
或者，第21I圖及第21J圖為本發明實施例第二型式微型凸塊之剖面示意圖，請參見第21I圖及第21J圖，形成第二型式微型金屬柱或凸塊34的製程可參考如 第21A圖至第21H圖所示形成第一型式微型金屬柱或凸塊34的製程，但二者不同在於如第21E圖至21H圖中的第一型式微型金屬柱或凸塊34可省略形成銲錫層/銲錫凸塊33，而第二型式微型金屬柱或凸塊34沒有形成銲錫層/銲錫凸塊33，因此如第21G圖之第一型式微型金屬柱或凸塊34的迴銲製程也在如第21I圖及第21J圖中的第二型式微型金屬柱或凸塊34製程中被省略。
因此，如第21I圖所示， 黏著層26a、黏著層26a、電鍍金屬層32構成第二型式的微型金屬柱或凸塊34在保護層14中的開口14a所曝露的底部之金屬接墊16上，每一第二型式微型金屬柱或凸塊34之高度，此高度係從聚合物層36的上表面凸出量測，此高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於1µm至10µm之間或介於3µm至10µm之間，或其高度是大於或等於30µm、20µm、15µm、10µm、5µm或3µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
第21J圖所示，第二型式微型金屬柱或凸塊34可形成在保護層14中開口14a之底部所曝露的金屬接墊16上及形成在金屬接墊16周圍的聚合物層36上，每一第二型式微型金屬柱或凸塊34從聚合物層36的上表面凸出一高度係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於1µm至10µm之間或介於3µm至10µm之間，或其高度是大於或等於30µm、20µm、15µm、10µm、5µm或3µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm
SISC位在保護層上的實施例
或者，微型金屬柱或凸塊34形成之前，一晶片(SISC)上或內的第二交互連接線結構可形成在保護層14及第一交互連接線結構(FISC)20上或上方，第22A圖至第22D圖為本發明實施例中形成交互連接線金屬層在一保護層上的製程剖面圖。
如第22A圖所示，一黏著層28a可先濺鍍在該保護層14及曝露在開口14a中的金屬接墊16上，該金屬接墊16例如是鋁接墊或銅接墊。該黏著層28a之規格說明以及其製程與上述第21B圖中的黏著層26a之說明相同，接著該電鍍用種子層28b可濺鍍在該黏著層28a上，該電鍍用種子層28b之規格說明以及其製程與上述第21C圖中的電鍍用種子層26b之說明相同。接著，厚度係介於1μm 至50μm 之間的一光阻層38(例如是正型光阻層)旋轉塗佈或壓合方式形成在電鍍用種子層28b上，光阻層38經由曝光、顯影等製程圖案化以形成溝槽或開孔38a曝露出電鍍用種子層28b，使用1X步進器，1X接觸式對準器可產生波長範圍介於434至438 nm的G線(G-LINE)、波長範圍介於403至407nm的H線(H-LINE)及波長範圍介於363至367nm的I線(I-LINE)的其中至少二種光線，也就是，G線(G-LINE)及H線(H-LINE)、G線(G-LINE)及I線(I-LINE)、H線(H-LINE)及I線(I-LINE)或G線(G-LINE)、H線(H-LINE)及I線(I-LINE)照在光阻層38上，然後顯影經曝光後的光阻層38，以形成複數開口曝露出電鍍用種子層28b，接著利用氧氣電漿或含有低於200 PPM的氟及氧的電漿去除殘留聚合物材質或來自於電鍍用種子層28b的其它污染物，例如光阻層38可圖案化形成溝槽或開孔38a在光阻層38中，以曝露出電鍍用種子層28b，通過以下後續製程以形成金屬接墊或連接線8在溝槽或開孔38a中及在電鍍用種子層28b上，在光阻層38內的其中之一溝槽或開孔38a可對準保護層14中開口14a的區域。
接著，如第22B圖所示，一金屬層40(例如是銅金屬材質)可被電鍍在溝槽或開孔38a所曝露的電鍍用種子層28b上，例如金屬層40可經由電鍍一厚度係介於0.3μm至20μm之間、0.5μm至5μm之間、1μm至10μm之間或2μm至10μm之間的銅層在溝槽或開孔38a所曝露的電鍍用種子層28b(銅材質)上。
如第22C圖所示，在形成金屬層40之後，移除大部分的光阻層38，接著，將未在金屬層40下方的電鍍用種子層28b及黏著層28a蝕刻去除，其中去除及蝕刻的製程可參考如上述第21F圖所揭露之製程說明所示，因此黏著層28a、電鍍用種子層28b及電鍍的金屬層40可圖案化形成一交互連接線金屬層27在保護層14上方。
接著，如第22D圖所示，一聚合物層42(例如是絕緣或金屬間介電層)形成在保護層14及金屬層40上，聚合物層42之開口42a位在交互連接線金屬層27的複數連接點上方，此聚合物層42的材質及製程與第21H圖中形成聚合物層36的材質及製程相同。
形成交互連接線金屬層27的製程可參見第21A圖、第21B圖及第22A圖至第22C圖之製程與如第22D圖所示形成聚合物層42的製程二者可交替的執行數次而製造如第22N圖中的SISC29，第22N圖為晶片(SISC)的第二交互連接線結構之剖面示意圖，其中第二交互連接線結構係由交互連接線金屬層27、複數聚合物層42及聚合物層51構成，其中聚合物層42及聚合物層51也就是絕緣物或金屬間介電層，或者可依據本發明之實施例而有所選擇佈置及安排。如第22N圖所示，SISC29可包含一上層交互連接線金屬層27，此交互連接線金屬層27具有在聚合物層42複數開口42a內的金屬栓塞27a及聚合物層42上的複數金屬接墊、金屬線或連接線27b，上層交互連接線金屬層27可通過聚合物層42內複數開口42a中的上層交互連接線金屬層27之金屬栓塞27a連接至下層交互連接線金屬層27，SISC29可包含最底端之交互連接線金屬層27，此最底端之交互連接線金屬層27具有保護層14複數開口14a內複數金屬栓塞27a及在保護層14上複數金屬接墊、金屬線或連接線27b，最底端的交互連接線金屬層27可通過保護層14複數開口14a內交互連接線金屬層27的最底端金屬栓塞27a連接至第一交互連接線結構(FISC)20的交互連接線金屬層 6。
或者，如第22K圖、第22L圖及第22N圖所示，在最底端交互連接線金屬層27形成之前聚合物層51可形成在保護層14上，聚合物層51的材質及形成的製程與上述聚合物層36的材質及形成的製程相同，請見上述第21H圖所揭露之說明，在此種情況下，SISC29可包含由聚合物層51複數開口51a內金屬栓塞27a及在聚合物層51上的金屬接墊、金屬線或連接線27b所形成的最底端交互連接線金屬層27，最底端交互連接線金屬層27可通過保護層14複數開口14a內最底端交互連接線金屬層27的金屬栓塞27a及在聚合物層51複數開口51a連接至第一交互連接線結構(FISC)20的交互連接線金屬層 6。
因此，SISC29可任選形成2至6層或3至5層的交互連接線金屬層27在保護層14上，對於SISC29的每一交互連接線金屬層27，其金屬接墊、金屬線或連接線27b的厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間，或其厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，或其寬度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間、介於2µm至10µm之間，或其寬度係大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，每一聚合物層42及聚合物層51之厚度例如係介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間，或其厚度大於或等於0.3µm、0.5µm、0.7µm、1µm、1.5µm、2µm或3µm，SISC29的交互連接線金屬層27之金屬接墊、金屬線或連接線27b可被用於可編程交互連接線202。
如第22E圖至第22I圖為本發明實施例中形成第一型式微型金屬柱或微型凸塊在保護層上方的交互連接線金屬層上的製程剖面圖。如第22E圖所示，黏著層26a可濺鍍在聚合物層42及在複數開口42a所曝露的金屬層40表面上，黏著層26a的規格及其形成方法可以參照圖21B所示的黏著層的說明及其製造方法。一電鍍用種子層26b可被濺鍍在黏著層26a上，此電鍍用種子層26b的規格及其形成方法可以參照第21C圖所示的電鍍用種子層的說明及其製造方法。
接著，如第22F圖所示，光阻層48形成在電鍍用種子層26b上，光阻層48經由曝光、顯影等製程圖案化形成開口48a在光阻層48內曝露出電鍍用種子層26b，此光阻層48的規格及其形成方法可以參照第21D圖所示的光阻層48及其製造方法。
接著，第22G圖所示，金屬層32電鍍形成在複數開口48a所曝露的電鍍用種子層26b上，此金屬層32的規格及其形成方法可以參照第21E圖所示的金屬層之說明及其製造方法。接著，一銲錫層/銲錫凸塊33可電鍍在開口48a內的金屬層32上，銲錫層/銲錫凸塊33的規格說明及形成方法可參考如第21E圖所示銲錫層/銲錫凸塊的規格說明及形成方法。
接著，如第22H圖所示，移除大部分光阻層48，然後未在金屬層32下方的電鍍用種子層26b及黏著層26a被蝕刻移除，移除光阻層48及蝕刻電鍍用種子層26b及黏著層26a的方法可以參見第21F圖所示的移除光阻層30及蝕刻電鍍用種子層28b及黏著層26a的方法。
接著，如第22I圖所示，銲錫層/銲錫凸塊33可迴銲形成複數個焊錫凸塊，因此，在SISC29最頂端聚合物層42開口42a之底部的SISC29之最頂端交互連接線金屬層27上可形成由黏著層26a、電鍍用種子層26b、電鍍金屬層32及銲錫層/銲錫凸塊33所構成的第一型式微型金屬柱或凸塊34，第22I圖所示之第一型式微型金屬柱或凸塊34的規格及其形成方法可以參照第21G圖所示的第一型式微型金屬柱或凸塊及其製造方法，每一微型金屬柱或凸塊34從SISC29最頂端聚合物層42的上表面凸起一高度，例如係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，且其高度大於60µm、50µm、40µm、30µm、20µm、15µm、10µm、5µm或3µm、且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。二相鄰之第一型式微型金屬柱或凸塊34具有一空間(間距)尺寸係1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
參見第22M圖，如第21I圖或第21J圖中的第二型式微型金屬柱或凸塊34可形成在SISC29中位於最頂層的聚合物層42的開口42a之之底部處的最頂層之交互連接線金屬層27上，如第21I圖或第21J圖中的黏著層26a、電鍍用種子層28b、電鍍金屬層32構成第二型式微型金屬柱或凸塊34，每一第二型式微型金屬柱或凸塊34從SISC29之最頂層聚合物層42的上表面凸出一高度係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其高度是大於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其最大尺寸是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm，二相鄰之第二型式微型金屬柱或凸塊34具有一空間(間距)尺寸係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或其間距是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。或者，每一第二型式微型金屬柱或凸塊34從SISC29之最頂層聚合物層42的上表面凸出一高度係小於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於1µm至60µm之間、介於3µm至50µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間、介於3µm至10µm之間、介於1µm至15µm之間或介於1µm至10µm之間，或是小於或等於60µm、50µm、40µm、30µm、20µm、15µm、10µm或5µm。
如第22L圖，上述交互連接線金屬層27可包括一電源金屬交互連接線或接地金屬交互連接線連接至複數金屬接墊16，並提供微型金屬柱或凸塊34形成於其上，如第22L圖所示，上述交互連接線金屬層27可包括一金屬交互連接線連接至金屬接墊16，且不形成微金屬柱或凸塊於其上。
如第22I圖至第22N圖及第22N圖所示，第一交互連接線結構(FISC)20的交互連接線金屬層27可用於如第12A圖中的每一標準商業化FPGA IC晶片200的複數晶片內交互連接線502之可編程交互連接線361及固定交互連接線364。
第22O圖為本發明實施例在半導體晶圓在形成半導體元件之後，經由第19A圖至第22N圖之製程形成矽金屬栓塞、第一交互連接線結構及/或第二交互連接線結構、微型金屬凸塊或微型金屬柱在半導體晶圓上的簡圖，微型金屬凸塊34的規格說明可參考第21A圖至第21J圖及第22E圖至第22M圖中之說明。
如第22O圖所示，一交互連接線結構562可由第20A圖中的FISC20及保護層14構成，以及如第21A圖至第21J圖及第22E圖至第22M圖中的每一第一型或第二型的微型金屬凸塊34所構成，其中該每一第一型或第二型的微型金屬凸塊34具有黏著層26a形成在其中之一金屬接墊16上及在其中之一開口14a周圍的保護層14上。
或者，如第22O圖所示，此交互連接線結構562可由如第20A圖中的FISC20及保護層14構成及還由如第22E圖至第22M圖的SISC29形成在保護層14上，其中在SISC29中位於最頂層的聚合物層42內的每一開口42a可曝露SISC29中位於最頂層的交互連接線金屬層27的一金屬接墊，及如 第21A圖至第21J圖及第22E圖至第22M圖中的第一型式或第二型式微型金屬柱或凸塊34之黏著層26a形成在該金屬接墊上及在開口中位於最頂層交互連接線金屬層27周圍的聚合物層42上。
或者，如第22O圖所示，此交互連接線結構562可由如第20A圖中的FISC20及保護層14構成及還由如第22E圖至第22M圖的SISC29形成在保護層14上，其中在SISC29中位於最頂層的聚合物層42內的每一開口42a可曝露SISC29中位於最頂層的交互連接線金屬層27的一金屬接墊，及如 第21A圖至第21J圖及第22E圖至第22M圖中的第一型式或第二型式微型金屬柱或凸塊34之黏著層26a形成在該金屬接墊上及在開口中位於最頂層交互連接線金屬層27周圍的聚合物層42上。
為了解釋說明後續過程，簡化了交互連接線結構562，如圖22O所示。
接著，請參閱第22P圖所示，該半導體晶圓的背面2b經由CMP製程或是晶圓背面研磨技術進行研磨直到每一矽穿孔金屬栓塞157曝露，也就是位在背面2b的絕緣襯裡層153被移除使絕緣襯裡層圍繞其黏著層154、電鍍用種子層155及電鍍銅層156及電鍍銅層156的底端被曝露，在矽基板內的每一矽穿孔金屬栓塞157的高度介於10µm至100µm之間或介於20µm至60µm之間，且其直徑或最大橫向尺寸介於2µm至60µm之間或介於5µm至20µm之間。
請參考第22Q圖，利用例如旋塗、網板印刷、點膠或灌模方式可形成一聚合物層585(也就是絕緣介電層)在半導體晶圓的背面2b及在矽穿孔金屬栓塞(TSV)157的背面上，及在聚合物層585的開口585a形成在矽穿孔金屬栓塞(TSV)157上將矽穿孔金屬栓塞(TSV)157曝露，聚合物層585可包括例如是水聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層585的材質包括有機材質，例如是聚合物或還有碳的物質或化合物，聚合物層585的材質可以是光感性材質，可用於光阻層形成複數圖案化開口585a，以曝露矽穿孔金屬栓塞(TSV)157，也就是聚合物層585可經由塗佈、光罩曝光及顯影等步驟而形成複數開口585a在聚合物層585內，接著聚合物層585(也就是絕緣介電層)在一特定溫度下硬化(固化)，例如是例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，在聚合物層585的開口585a可分別位在矽穿孔金屬栓塞(TSV)157的上表面上以曝露矽穿孔金屬栓塞(TSV)157，在某些應用或設計中，聚合物層585的開口585a的尺寸或橫向最大尺寸可小於在開口585a下方之矽穿孔金屬栓塞(TSV)157的背面的尺寸或橫向最大尺寸，而硬化後的聚合物層585之厚度例如係介於3µm至30µm之間或介於5µm至15µm之間，聚合物層585可能會添加一些電介質顆粒或玻璃纖維，聚合物層585的材質及其形成方法可以參照第21H圖所示的聚合物層36的材質及其形成方法。
位在半導體晶圓背面上的金屬凸塊
接著，複數金屬接墊、金屬柱或凸塊可形成在如第22R圖至第22V圖中半導體晶圓的背面，第22R圖至第22V圖為本發明實施例在一半導體晶圓上形成複數金屬接墊、金屬柱或凸塊在矽穿孔金屬栓塞(TSV)上的剖面示意圖及其製程。
接著，如第22R圖所示，一黏著/種子層566形成在聚合物層585及在矽穿孔金屬栓塞(TSV)157的背面上，黏著/種子層566係由厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間黏著層566a先以濺鍍方式形成在聚合物層585上及在銅層156，黏著層154或電鍍用種子層155位在該矽穿孔金屬栓塞(TSV)157的背面，該黏著層566a的材質包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層566a可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層566a可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1 nm至200nm或介於5nm至50 nm之間)在矽穿孔金屬栓塞(TSV)157背面之聚合物層585及在銅層156上或在電鍍用種子層155上。
接著，有關黏著/種子層566，一電鍍用種子層566b的厚度係介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的一電鍍用種子層可濺鍍形成在整個黏著層566a的上表面上，或者，電鍍用種子層566b可經由原子層(ATOMIC-LAYER-DEPOSITION (ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層566b有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層566b的材質種類隨著電鍍用種子層566b上所要電鍍的金屬層材質而變化，當用於在以下步驟中形成的第一型金屬柱或凸塊570的一銅層電鍍在電鍍用種子層566b上，電鍍用種子層566b的優選材質為銅金屬，當用於在以下步驟中形成的多個金屬接墊571或用於在以下步驟中形成的第二型金屬柱或凸塊570的一阻障層電鍍形成電鍍用種子層566b上，電鍍用種子層566b的優選材質為銅金屬，用於在以下步驟中形成的第三型金屬柱或凸塊570的一金層電鍍形成在電鍍用種子層566b上，電鍍用種子層566b的優選材質為金(Au)金屬，例如用於金屬接墊571或用於第一型式或第二型式金屬柱或凸塊570的電鍍用種子層566b可在以下步驟中形成，其可例如經由濺鍍或CVD沉積一銅種子層在黏著層566a上或上方，其中銅種子層之厚度例如可介於3nm至400nm之間或介於10nm至200nm之間，用於在以下步驟中形成的第三型金屬柱或凸塊570的一電鍍用種子層566b沉積形成在黏著層566a上，例如經由濺鍍或CVD沉積一金種子層在黏著層566a上，其中金種子層之厚度例如可介於1nm至300nm之間或介於1nm至50nm之間，黏著層566a及電鍍用種子層566b構成如第22R圖中的黏著/種子層566。
接著，如第22S圖所示，厚度係介於5μm 至50μm之間的光阻層567(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層566的電鍍用種子層566b上，光阻層567經由曝光、顯影等製程形成複數溝槽或複數開口567a在光阻層567內並曝露黏著/種子層566的電鍍用種子層566b，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層567上而曝光光阻層567，也就是G-Line 及H-Line、G-Line 及I-Line、H-Line 及I-Line或G-Line 、H-Line及I-Line照在光阻層567上，然後使用氧氣離子(O 2plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層566的電鍍用種子層566b的聚合物材質或其它污染物，使得光阻層567可被圖案化而形成複數開口567a，在光阻層567內並曝露位在矽穿孔金屬栓塞(TSV)157上方的黏著/種子層566的電鍍用種子層566b。
如第22S圖所示，在光阻層567內的開口567a可對準聚合物層585的開口585a的，經由後續的製程形成金屬接墊或凸塊，黏著/種子層566曝露的電鍍用種子層566b位在開口567a之底部，及光阻層567之開口567a還從開口585a延伸至開口585a周圍的聚合物層585一環形區域上。
第22T圖所示，金屬層568電鍍在曝露於複數開口567a的黏著/種子層566的電鍍用種子層566b上，用於形成複數金屬接墊571，金屬層568可電鍍厚度係介於1µm至50µm之間、介於1µm至40µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間或介於1µm至3µm之間的阻障層(例如是鎳層或銅層)在複數開口567a曝露的電鍍用種子層566b上。
如第22U圖所示，在形成金屬層568之後，移除大部分的光阻層567，然後未在金屬層568下方的黏著/種子層566被蝕刻去除，此移除及蝕刻的製程可分別參考如第21F圖中移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層566及電鍍的金屬層568可被圖案化以形成複數金屬接墊571在矽穿孔金屬栓塞(TSV)157上及在聚合物層585上，每一金屬接墊571可由黏著/種子層566及電鍍金屬層568構成而形成在黏著/種子層566的電鍍用種子層566b上。
接著，如第22V圖所示，複數銲錫球或凸塊569可經由網板印刷方法或錫球接合的方法形成在金屬接墊571上，然後經由一迴銲製程，銲錫球或凸塊569的材質可使用一無铅焊錫形成，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，銲錫球或凸塊569及金屬接墊571構成第四型金屬柱或凸塊570。
每一第四型金屬柱或凸塊570從半導體晶圓的背面凸出一高度或是從聚合物層585的背面585b凸出一高度係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於75µm、50µm、30µm、20µm、15µm或10µm，及剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，其中之一銲錫球或凸塊569中距離相鄰最近的銲錫球或凸塊569的距離例如可介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或小於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
或者，用於第一型金屬柱或凸塊570，如第22T圖的金屬層568可經由電鍍一銅層形成在由開口567a曝露且由銅材質形成的電鍍用種子層566b上，此銅層之厚度係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
如第22U圖所示，在形成金屬層568之後，移除大部分的光阻層567，然後沒有在金屬層568下方的黏著/種子層566被蝕刻去除，其中移除及蝕刻的製程可分別參考如第21F圖中移除光阻層30及蝕刻電鍍用種子層26b及黏著層26a的製程，因此，黏著/種子層566及電鍍金屬層568可被圖案化而形成第一型金屬柱或凸塊570在矽穿孔金屬栓塞(TSV)157上及在聚合物層585上，每一第一型金屬柱或凸塊570可由黏著/種子層566及在黏著/種子層566上的電鍍金屬層568構成。
第一型金屬柱或凸塊570的高度(從半導體晶圓的背面或從聚合物層585的背面585b凸出的高度)係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或高度大於或等於50µm、30µm、20µm、15µm或5µm，且其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。二相鄰第一型式金屬柱或凸塊570之間最小的距離例如係介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
或者，對於第二型式的金屬柱或凸塊570，如第22T圖所示之金屬層568可經由電鍍一阻障層(例如鎳層或銅層)在複數開口567a曝露的電鍍用種子層電鍍用種子層566b(例如由銅材質製成)上，阻障層的厚度例係介於1µm至50µm之間、介於1µm至40µm之間、介於1µm至30µm之間、介於1µm至20µm之間、介於1µm至10µm之間、介於1µm至5µm之間、介於1µm至3µm之間，接著電鍍一焊錫層在複數開口567a內的阻障層上，此焊錫層厚度例如是介於1µm至150µm之間、介於1µm至120µm之間、介於5µm至120µm之間、介於5µm至100µm之間、介於5µm至75µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至10µm之間、介於1µm至5µm之間、介於1µm至3µm之間，此焊錫層的材質可以是無铅銲錫，其包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅(SAC)焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，此外，第22U圖中去除大部分的光阻層567及未在金屬層568下方的黏著/種子層566之後，執行一迴焊製程迴焊焊錫層變成第二類型複數圓形焊錫球或凸塊。因此形成在其中之一矽穿孔金屬栓塞(TSV)157及在聚合物層585上的每一第二型金屬柱或凸塊570可由黏著/種子層566、在黏著/種子層566上的阻障層及在阻障層上的該錫球或凸塊所構成。
第二型式金屬柱或凸塊570從半導體晶圓的背面或從半導體晶圓背面的聚合物層585的表面585b凸起一高度係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高等或等於75µm、50µm、30µm、20µm、15µm或10µm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)係介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm，二相鄰之金屬柱或凸塊570具有一最小空間(間距)尺寸係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
或者，對於第三型式金屬柱或凸塊570，如第22R圖所示之電鍍用種子層566b可濺鍍或CVD沉積金種子層(厚度例如可介於1nm至300nm之間或1nm至100nm之間)在黏著層566a上形成，黏著層566a及電鍍用種子層566b組成黏著/種子層566，如第22T圖所示的金屬層568可經由電鍍厚度例如可介於3µm至40µm之間或介於3µm至10µm之間的金層在複數開口567a曝露的電鍍用種子層566b上形成，其中電鍍用種子層566b係由金所形成，接著，移除大部分的光阻層567然後未在金屬層568下方的黏著/種子層566被蝕刻移除以形成第三型式金屬柱或凸塊570在矽穿孔金屬栓塞(TSV)157及在聚合物層585上，每一第三型金屬柱或凸塊570可由黏著/種子層566及在黏著/種子層566的電鍍金屬層568(金層)構成。
第三型式金屬柱或凸塊570從半導體晶圓的背面或半導體晶圓背面的聚合物層585的表面585b凸起一高度係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或小於或等於40µm、30µm、20µm、15µm或10µm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線) 介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或其最大尺寸是小於或等於40µm、30µm、20µm、15µm或10µm，二相鄰之金屬柱或凸塊570具有一最小空間(間距)尺寸係介於3µm至40µm之間、介於3µm至30µm之間、介於3µm至20µm之間、介於3µm至15µm之間或介於3µm至10µm之間，或其間距是小於或等於40µm、30µm、20µm、15µm或10µm。
接著，第22V圖中的半導體晶圓可經由雷射切割製程或經由機械切割製程被分割、切割成如第22W圖所示複數單獨的半導體晶片100。
或者，假如在矽基板2之中沒有矽穿孔金屬栓塞(TSV)157，第22P圖至第22V圖之間的步驟可被省略，如第22X圖中的半導體晶圓沒有任何的矽穿孔金屬栓塞(TSV)157在其中，接著如第22X圖中的半導體晶圓可經由雷射切割製程或經由機械切割製程被分割、切割成如第22Y圖所示複數單獨單一晶片型式的半導體晶片100。
用於HBM堆疊晶片級封裝(HBM SCSP)之實施例
第23圖為本發明實施例一記憶體模組的剖面示意圖，如第23圖所示，每一NVM模組或堆疊晶片級封裝、VM模組或堆疊晶片級封裝及HBM模組或堆疊晶片級封裝(亦即是記憶體模組或堆疊晶片級封裝)具有以下之結構：(1)複數記憶體晶片687，例如是用於NVM模組的NVM IC晶片、用於VM模組的VM IC晶片或用於HBM模組的HBM IC晶片(例如是DRAM IC晶片)垂直地堆疊在一起，其中在記憶體模組159內的該記憶體晶片687的數量可等於或大於2、4、8、16或32；(2)位在記憶體晶片687下方的一控制晶片(例如是ASIC或邏輯晶片)；(3)複數接合接點563位在二相鄰記憶體晶片687之間及在最底部之其中之一記憶體晶片687與控制晶片688之間；及(4)複數微型金屬柱或金屬凸塊34位在控制晶片688的底部表面上。
如第23圖所示，每一記憶體晶片687可包括複數銅材質之矽穿孔金屬栓塞157，每個記憶體晶片687的底表面上的一個或多個接合接點563對齊並連接，在每一記憶體晶片687內的矽穿孔金屬栓塞157之規格說明及其製程與第19A圖至第19I圖之中規格說明及其製程相同。
第一種情況，如第23圖所示，位在上面之記憶體晶片687具有第一型式的微型金屬柱或金屬凸塊34可接合至位在下面之記憶體晶片687的第一型式的金屬凸塊或金屬柱570，例如位在該上面之記憶體晶片687之第一型微型金屬柱或金屬凸塊34係為銲錫凸塊33接合至位在下面之記憶體晶片687的第一型式金屬凸塊或金屬柱570之電鍍銅層上，接合後變成複數接合接點158位在上面之記憶體晶片687與下面之記憶體晶片687之間，每一位在上面之記憶體晶片687的第一型微型金屬柱或金屬凸塊34具有之金屬層32係由電鍍銅層所形成，且此電鍍銅層之厚度大於下面之記憶體晶片687的第一型式的金屬凸塊或金屬柱570之金屬層568的電鍍銅層之厚度。
對於第二種情況，位在上面的記憶體晶片687具有第二型式的微型金屬柱或金屬凸塊34可接合至位在下面之記憶體晶片687的第二型式的金屬凸塊或金屬柱570，例如位在該上面之記憶體晶片687之第二型微型金屬柱或金屬凸塊34的電鍍金屬層32(例如是銅層)接合至在下面之記憶體晶片687的第二型式金屬凸塊或金屬柱570之銲錫球或凸塊上，接合後變成複數接合接點158位在上面之記憶體晶片687與下面之記憶體晶片687之間。
第三種情況，如第23圖所示，位在上面之記憶體晶片687具有第二型式的微型金屬柱或金屬凸塊34可接合至位在下面之記憶體晶片687的第四型式的金屬凸塊或金屬柱570，例如位在該上面之記憶體晶片687之第二型微型金屬柱或金屬凸塊34之電鍍金屬層32(例如是銅層)接合至位在下面之記憶體晶片687的第四型式金屬凸塊或金屬柱570之銲錫凸塊569上，接合後變成複數接合接點158位在上面之記憶體晶片687與下面之記憶體晶片687之間，每一位在上面之記憶體晶片687的第二微型金屬柱或金屬凸塊34具有之金屬層32係由電鍍銅層所形成，且此電鍍銅層之厚度大於下面之記憶體晶片687的第四型式的金屬凸塊或金屬柱570之金屬層568的電鍍銅層之厚度。
對於第四種情況，如第23圖所示，位在上面的記憶體晶片687具有第一型式的微型金屬柱或金屬凸塊34可接合至位在下面之記憶體晶片687的第二型式的金屬凸塊或金屬柱570，例如位在該上面之記憶體晶片687之第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至在下面之記憶體晶片687的第二型式金屬凸塊或金屬柱570之銲錫球或凸塊上，接合後變成複數接合接點158位在上面之記憶體晶片687與下面之記憶體晶片687之間。
第五種情況，如第23圖所示，位在上面之記憶體晶片687具有第一型式的微型金屬柱或金屬凸塊34可接合至位在下面之記憶體晶片687的第四型式的金屬凸塊或金屬柱570，例如位在該上面之記憶體晶片687之第一型微型金屬柱或金屬凸塊34之銲錫凸塊33接合至位在下面之記憶體晶片687的第四型式金屬凸塊或金屬柱570之銲錫凸塊569上，接合後變成複數接合接點158位在上面之記憶體晶片687與下面之記憶體晶片687之間，每一位在上面之記憶體晶片687的第一微型金屬柱或金屬凸塊34具有之金屬層32係由電鍍銅層所形成，且此電鍍銅層之厚度大於下面之記憶體晶片687的第四型式的金屬凸塊或金屬柱570之金屬層568的電鍍銅層之厚度。
對於第一種至第五種情況，該記憶體晶片687的微型金屬柱或金屬凸塊34可參考第21G圖至第21J圖、第22I圖及第22M圖之中的說明。
如第23圖所示，最底部的其中之一記憶體晶片687底部表面上的微型金屬柱或微型金屬凸塊接合至控制晶片688之上表面上的金屬凸塊或金屬柱570上，接合後以產生複數接合接點158位在最底部的其中之一記憶體晶片687與該控制晶片688之間，位在最底部的其中之一記憶體晶片687與該控制晶片688之間的接合接點158之說明及其製程可參考上述在第23圖中上面之記憶體晶片687與下面之記憶體晶片687之間的接合接點，其製程及規格說明與其相同。
如第23圖所示，在該些記憶體晶片687內且沿垂直方向對齊排列的矽穿孔金屬栓塞157可經由位於記憶體晶片687之間的接合接點158相互耦接，每一該記憶體晶片687包括複數交互連接線696，該交互連接線696係經由FISC20的交互連接線金屬層6及/或SISC29的交互連接線金屬層27所構成，該交互連接線696連接至一或複數個矽穿孔金屬栓塞157及連接至位在其底部表面上的一或複數接合接點158。在每二相鄰記憶體晶片687及在最底部之記憶體晶片687與控制晶片688之間形成底部填充材料(underfill)694(例如是聚合物層)，一灌模化合物(molding compound)695(例如是聚合物層)可形成在記憶體晶片687周圍及位在該控制晶片688上方，其中最頂層的一記憶體晶片687之頂部表面與該灌模化合物695之頂部表面共平面。
每一記憶體晶片687可以係一HBM IC晶片(亦即是具有記憶體密度512M、1Gb、4 Gb、8 Gb、16 Gb、32 Gb、64 Gb或等於或大於256Mb、1 Gb、8 Gb、16 Gb、的DRAM IC晶片，其中”b”為位元)每一記憶體晶片687的資料位元寬度可等於或大於64128、256、512、1024、4096、8K或16K，每一記憶晶片687可具有如第5B圖中的小型I/O電路203，小型I/O電路203之驅動能力、加載、輸出電容或輸入電容介於0.05 pF至2 pF之間或介於0.05 pF至1 pF之間，或是小於2 pF或1 pF。
如第23圖所示，該控制晶片688可用以控制記憶體晶片687之資料存取，該控制晶片688可用於驅動資料以傳送通過至記憶體晶片687及控制該記憶體晶片687，該控制晶片688包括複數由銅金屬材質的矽穿孔金屬栓塞(TSV)157，每一TSV157對齊且連接至位在底部表面上的一或複數微型金屬柱或金屬凸塊34，在控制晶片688內的該TSV 157的規格說明及其製程可與第19A圖至第19I圖中的TSV相同，該控制晶片688可包括複數交互連接線697，每一交互連接線697由FISC20的交互連接線金屬層6及/或SISC29的交互連接線金屬層27所構成，該些交互連接線697可連接一或多個其TSV157至位在其底部表面上一或多個微型金屬柱或金屬凸塊34，該控制晶片688的該微型金屬柱或金屬凸塊34之規格說明及其製程可與第21G圖至第21J圖、第22I圖及第22M圖中的金屬柱與金屬凸塊相同。
用於標準商業化FPGA/HBM CSPs的實施例
第24A圖至第24G圖為本發明實施例形成FPGA/HBM晶片級封裝(CSP)之製程示意圖，如第24A圖及第24B圖所示，在形成記憶體模組159後，每一記憶體模組159的第一型或第二型微型金屬柱或金屬凸塊34接合至如第22O圖中半導體晶圓的第一型或第二型微型金屬柱或金屬凸塊34，其中該半導體晶圓可以是後續標準商業化FPGA IC晶片200製程的其中之一個200b。或者是，記憶體晶片159可由如第22Y圖所製造的半導體晶片100，該記憶體晶片195可以是NVM IC晶片、VM IC晶片或HBM IC晶片(亦即是DRAM IC晶片)，該記憶體晶片159的第一型或第二型微型金屬柱或金屬凸塊34接合至如第22O圖中半導體晶圓的第一型或第二型微型金屬柱或金屬凸塊34，其中該半導體晶圓可以是後續標準商業化FPGA IC晶片200製程的其中之一個200b。
對於第一種情況，如第24A圖所示，如第23圖中的每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34接合至半導體晶圓200b的第二型微型金屬柱或金屬凸塊34，例如，每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至半導體晶圓200b的第二型微型金屬柱或金屬凸塊34中的電鍍銅金屬層32以產生如第24b圖中複數接合接點563，其中每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34中由電鍍銅層所形成金屬層32之厚度大於半導體晶圓200b的第二型微型金屬柱或金屬凸塊34中金屬層32之電鍍銅層的厚度。
對於第二種情況，如第24A圖所示，如第23圖中的每一記憶體模組159或記憶體晶片195的第二型微型金屬柱或金屬凸塊34接合至半導體晶圓200b的第一型微型金屬柱或金屬凸塊34，例如，每一記憶體模組159或記憶體晶片195的第二型微型金屬柱或金屬凸塊34中之電鍍金屬層32(例如是銅層)接合至半導體晶圓200b的第一型微型金屬柱或金屬凸塊34中的銲錫凸塊33以產生如第24B圖中複數接合接點563，其中每一記憶體模組159或記憶體晶片195的第二型微型金屬柱或金屬凸塊34中由電鍍銅層所形成金屬層32之厚度大於半導體晶圓200b的第一型微型金屬柱或金屬凸塊34中金屬層32之電鍍銅層的厚度。
對於第三種情況，如第24A圖所示，如第23圖中的每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34接合至半導體晶圓200b的第一型微型金屬柱或金屬凸塊34，例如，每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至半導體晶圓200b的第一型微型金屬柱或金屬凸塊34中的銲錫層33以產生如第24b圖中複數接合接點563，其中每一記憶體模組159或記憶體晶片195的第一型微型金屬柱或金屬凸塊34中由電鍍銅層所形成金屬層32之厚度大於半導體晶圓200b的第一型微型金屬柱或金屬凸塊34中金屬層32之電鍍銅層的厚度。
接著如第24B圖所示，一底部填充材料(underfill)564可經由點膠機以滴注(dispensing)方式將底部填充材料564填入記憶體模組159或記憶體晶片195與半導體晶圓200b之間的間隙中，然後在等於或高於100℃、120℃或150℃的溫度下將底部填充材料564固化。
接著，在第24C圖的步驟之後請參考第26P圖，利用例如旋塗、網板印刷、點膠或灌模方式可形成一聚合物層565(例如是樹脂或化合物)在記憶體模組159或記憶體晶片195之間的間隙中，並覆蓋每一記憶體模組159的背面159a，其中每一記憶體模組159的背面可由最頂端的一個記憶體晶片687之背面及如第23圖中灌模化合物695的上表面所構成，或是由每一記憶體晶片195的背面195a所構成，其中灌模的方法包括加壓成型(使用頂部和底部模具)或鑄造成型(使用滴注器)，此聚合物層565的材質例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，更詳細的說明，此聚合物層565例如可以是由日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底之灌模化合物、樹脂或密封膠，此聚合物層565之後可經由加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
接著，如第24D圖所示，以CMP製程、研磨或拋光的製程移除該聚合物層565的上側部分及並且平坦化每一該記憶體模組159或記憶體晶片195的背面159a或195a，平坦化該聚合物層565的上表面及每一該記憶體模組159或記憶體晶片195的背面159a或195a直到每一該記憶體模組159的背面159a及每一該記憶體晶片195的背面195a被完全的曝露。
接著，如第24E圖所示，該半導體晶圓的背面經由CMP製程或晶圓背面研磨製程進行研磨直到每一TSV 157被曝露，也就是位在背面2b上的絕緣襯裡層153被移除變成絕緣襯裡圍繞著其黏著層157、電鍍用種子層155及電鍍銅層156，以及其電鍍銅層156的底側被曝露。在矽基板2內的每一TSV 157具有的高度介於10µm至100µm之間或介於20µm至60µm之間，且其直徑或最大橫向尺寸介於2µm至60µm之間或介於5µm至20µm之間。
接著，如第24F圖所示，該聚合物層585及金屬凸塊570可形成在半導體晶圓200b的背面2b，該聚合物層585及金屬凸塊570之結構及其製程與第22Q圖至第22V圖中所述之聚合物層585及金屬凸塊570相同。
接著，在第24f圖中半導體晶圓200b及聚合物層565經由雷射切割或經由機械切割進行切割分離成如第24G圖中複數單獨的操作模組190(亦即是FPGA/HBM晶片級封裝)，該半導體晶圓200b可切割分離複數標準商業化FPGA IC晶片在每一個操作模組190內，其中佈置/設置在其中之一該操作模組190內的記憶體模組159或記憶體晶片195同時被分割，且經由位在一或複數記憶體模組159或記憶體晶片195與每一標準商業化FPGA IC晶片200之間接合接點563接合設置(mounted)在每一標準商業化FPGA IC晶片200上。
用於邏輯驅動器的扇出式交互連接線結構(Fan-Out Interconnection Scheme of Logic Drive (FOISD))之實施例()
第22W圖及/或第22Y圖中一或多個半導體晶片100、第23圖中一或多個記憶體模組159及/或在第24G圖中一或多個操作模組190可使用扇出式交互連接線技術(fan-out interconnection technology (FOIT))封裝，為了實現該扇出交互連接線技術之封裝，該半導體晶片100、記憶體模組159及/或操作模組190可裝設接合在一邏輯驅動器的一扇出式交互連接線結構(fan-out interconnection scheme of a logic drive (FOISD))上，該扇出式交互連接線結構可提供用於半導體晶片100、記憶體模組159及/或操作模組190之高密度的扇出式交互連接線，且該些扇出式交互連接線位在該半導體晶片100、記憶體模組159及/或操作模組190之間。
第25A圖至第25D圖為本發明實施例形成一邏輯驅動器的扇出式交互連接線結構(fan-out intersconnection scheme of a logic drive (FOISD))的製程剖面示意圖。如第25A圖所示，提供一晶圓型式(直徑尺寸為8吋、12吋或8吋)或是面板型式(例如是正方形或長方形的面板，其寬度或長度大於20cm、30 cm、50 cm、75 cm、100 cm、150 cm、200 cm或300 cm)的暫時性基板(T-Sub)590，該暫時性基板(T-Sub)590例如可以是矽晶圓或矽型面板、金屬材質、陶瓷材質、玻璃材質、鐡質材質、塑膠材質、聚合物材質、環氧樹脂基的聚合物材質或環氧樹脂基的化合物材質的材質，接著一犠牲接合層591可經由網板印制、旋塗、壓合或黏貼的方式形成在該暫時性基板(T-Sub)590上，例如是玻璃晶圓或面板，該犠牲接合層591(亦即是基板釋放層)上方的FOISD具有高密度的扇出式交互連接線結構及微型金屬柱或微型金屬凸塊，另外，因該暫時性基板(T-Sub)590上之該犠牲接合層591，使得暫時性基板590容易從FOISD剝離或釋放。例如，該犠牲接合層591可以是光至熱轉換(Light-To-Heat Conversion)材質，該犠牲接合層591可以是液體型式並經由印刷方式或旋塗方式沉積在該玻璃基板上，接著加熱固化或乾燥，該犠牲接合層591的厚度大於1微米或是介於0.5微米至2微米之間，該LTHC的材質可以是在溶劑混合物中包含炭黑和粘合劑的液體墨水。
如第25B圖所示，一邏輯驅動器的扇出式交互連接線結構592(FOISD)可形成在該犠牲接合層591上，該FOISD 592的規格說明及其製程可參考第22A至第22N圖中SISC29的規格說明及其製程，該FOISD 592可包括如第22A圖至第22N圖中的一或多個交互連接線金屬層27及第22A圖至第22N圖中的一或複數介電層或聚合物層42及/或51，例如，FOISD 592可包括第22K圖、第22L圖及第22N圖的聚合物層51直接位在該犠牲接合層591上，及位在最底層的其中之一交互連接線金屬層27的下方，該FOISD 592可包括第22N圖中的其中之一聚合物層42位在二相鄰交互連接線金屬層27之間。FOISD592的每一交互連接線金屬層27可包括如第22A圖至第22N圖中該黏著層28a、該電鍍用種子層28b位在該黏著層28a上及位在該電鍍用種子層28b上的該金屬層40。該FOISD 592的該交互連接線金屬層27可使用作為第15A圖至第15O圖中晶片內交互連接線371的可編程交互連接線361及固定交互連接線364，該FOISD 592可包括1至7層或是1至4層的交互連接線金屬層27。
位在FOISD正面的微型金屬凸塊
接著，如第25C圖所示，第21A圖至第21J圖及第22E圖至第22N圖中第一型或第二型複數微型金屬柱或金屬凸塊34可形成在該FOISD 592的最頂端之交互連接線金屬層27上，該FOISD 592的最頂端之交互連接線金屬層27上第一型或第二型複數微型金屬柱或金屬凸塊34的規格說明及其製程可與第21A圖至第21J圖及第22E圖中該半導體晶片100的第一型或第二型複數微型金屬柱或金屬凸塊34相同。關於FOISD 592的實施例，每一微型金屬柱或金屬凸塊34(例如是第一型)包括黏著層26a形成在該FOISD 592的最頂層交互連接線金屬層27上，該電鍍用種子層26b位在該黏著層26a上，該金屬層32形成在該電鍍用種子層26b上及銲錫凸塊或銲錫層33位在該金屬層32上，如第21G圖、第21H圖、第22I圖至第22L圖及第22N圖所示。或者，每一微型金屬柱或金屬凸塊34可以是第二型的微型金屬柱或微型金屬凸塊，其包括如第21I圖、第21J圖及第22M中黏著層26a位在FOISD 592的最頂層交互連接線金屬層27、該電鍍用種子層26b在該黏著層26a上、該金屬層位在該電鍍用種子層26b上。在第25C圖中，該第二型微型金屬柱或金屬凸塊34可形成在該FOISD 592的最頂層交互連接線金屬層27上，為了解釋說明後續過程，簡化了FOISD 592，如圖25D所示。
晶片至FOISD封裝
第25E圖至第25J圖為本發明實施例用於在FOISD上之半導體晶片、記憶體模組或操作模組的封裝製程剖面示意圖，如第25E圖至第25F圖所示，第22Y圖中的每一該半導體晶片100(單一晶型式)及/或第23圖中的記憶體模組159(單一模組型式)二者的第一型或第二型複數微型金屬柱或金屬凸塊34接合至FOISD 592的第一型或第二型複數微型金屬柱或金屬凸塊34。另外，第24G圖中的每一該操作模組190的第一型、第二型或第四型的金屬凸塊570可接合至FOISD 592的第一型或第二型複數微型金屬柱或金屬凸塊34。
(1)半導體晶片或記憶體模組與FOISD的接合
第一種情況，如第25E圖所示，在第22Y圖中的單一晶片型式的每一該半導體晶片100及/或第23圖中記憶體模組159(單一模組)之第一型微型金屬柱或金屬凸塊34接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34，例如每一該半導體晶片100及/或第23圖中記憶體模組159的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之電鍍銅層，產生如第25F圖中複數接合接點563，其中每一該半導體晶片100及/或第23圖中記憶體模組159之第一型微型金屬柱或金屬凸塊34中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
第二種情況，如第25E圖所示，在第22Y圖中的單一晶片型式的每一該半導體晶片100及/或第23圖中記憶體模組159(單一模組)之第二型微型金屬柱或金屬凸塊34接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34，例如每一該半導體晶片100及/或第23圖中記憶體模組159的第二型微型金屬柱或金屬凸塊34的電鍍金屬層(例如是銅層)接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之銲錫凸塊33，產生如第25F圖中複數接合接點563，其中每一該半導體晶片100及/或第23圖中記憶體模組159之第二型微型金屬柱或金屬凸塊34中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
第三種情況，如第25E圖所示，在第22Y圖中的單一晶片型式的每一該半導體晶片100及/或第23圖中記憶體模組159(單一模組)之第一型微型金屬柱或金屬凸塊34接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34，例如每一該半導體晶片100及/或第23圖中記憶體模組159的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之銲錫凸塊33，產生如第25F圖中複數接合接點563，其中每一該半導體晶片100及/或第23圖中記憶體模組159之第一型微型金屬柱或金屬凸塊34中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
鑑於第15A至第15O圖中的邏輯驅動器300，接合至FOISD592的每一半導體晶片100可以是標準商業化FPGA IC晶片200、DPIIC晶片410、NVM IC晶片250、HBM IC晶片251、專用I/O晶265、PCIC晶片269(例如是CPU晶片、GPU晶片、TPU晶片或APU晶片)、DRAM IC晶片321、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267及DCDI/OIAC晶片268。
(2)操作模組與中介載板的接合
第一種情況，如第25E圖所示，在第24G圖中的操作模組190之第一型金屬凸塊570接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34，例如每一該操作模組190之電鍍銅層接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之銲錫凸塊33，產生如第25F圖中複數接合接點191，每一該操作模組190之第一型金屬凸塊或金屬柱570中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
第二種情況，如第25E圖所示，在第24G圖中的操作模組190之第二型金屬凸塊570接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34，例如每一該操作模組190之銲錫凸塊33接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之電鍍金屬層32(例如是銅層)，產生如第25F圖中複數接合接點191。
第三種情況，如第25E圖所示，在第24G圖中的操作模組190之第四型金屬凸塊570接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34，例如每一該操作模組190之銲錫凸塊33接合至FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之電鍍金屬層32(例如是銅層)，產生如第25F圖中複數接合接點191，每一該操作模組190之第四型金屬凸塊或金屬柱570中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第二型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
第四種情況，如第25E圖所示，在第24G圖中的操作模組190之第二型金屬凸塊570接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34，例如每一該操作模組190之銲錫凸塊33接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之銲錫凸塊33，產生如第25F圖中複數接合接點191。
第五種情況，如第25E圖所示，在第24G圖中的操作模組190之第四型金屬凸塊570接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34，例如每一該操作模組190之銲錫凸塊33接合至FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之銲錫凸塊33，產生如第25F圖中複數接合接點191，每一該操作模組190之第四型金屬凸塊或金屬柱570中之金屬層32(電鍍銅層形成)的厚度大於FOISD 592的第一型複數微型金屬柱或金屬凸塊34中之電鍍銅層。
接著如第25F圖所示，一底部填充材料(underfill)564可經由點膠機以滴注(dispensing)方式將底部填充材料564填入半導體晶片100及/或記憶體模組159與FOISD 592之間的間隙中，及/或填入每一操作模組190與FOISD 592之間的間隙中，然後在等於或高於100℃、120℃或150℃的溫度下將底部填充材料564固化。
接著，如第25G圖所示，一聚合物層565(例如是樹脂或化合物)可填入每二相鄰的半導體晶片100之間的間隙中、填入在二相鄰記憶體模組159之間的間隙中、填入至每二相鄰操作模組190之間、填入在其中之一半導體晶片100與其中之一記憶體模組159之間的間隙中、填入在其中之一半導體晶片100與其中之一操作模組190之間的間隙中、及/或填入在其中之一記憶體模組159與其中之一操作模組190之間的間隙中，並且覆蓋每一半導體晶片100的背面100a、每一記憶體模組159的背面159b及/或每一操作模組190的背面190a，其中每一記憶體模組159的背面可由最頂端的一個記憶體晶片687之背面、如第23圖中灌模化合物695的上表面所構成，及每一該操作模組190的背面190a可由其記憶體模組159或記憶體晶片195的背面159a或195a及如第24G圖中灌模化合565的上表面所構成，其中灌模的方法包括加壓成型(使用頂部和底部模具)或鑄造成型(使用滴注器)，此聚合物層565的材質例如包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，更詳細的說明，此聚合物層565例如可以是由日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMEL™、或是由日本Nagase ChemteX公司提供的以環氧樹脂為基底之灌模化合物、樹脂或密封膠，此聚合物層565之後可經由加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
接著，如第25H圖所示，以CMP製程、研磨或拋光的製程移除該聚合物層565的上側部分及一或複數半導體晶片100、記憶體模組159及操作模組190的頂端部分，平坦化一或複數半導體晶片100、記憶體模組159及操作模組190的背面100a、159a、190a。
接著，如第25H圖及第25I圖所示，該暫時性基板590可從FOISD 592上剝離移除，例如在犠牲接合層591是LTHC材質及暫時性基板590為玻璃晶圓或面板時，經由雷射光照射(例如是YAG雷射)在LTHC層通過暫時性(透明性)玻璃基板590將該暫時性基板590移除或鬆開，該YAG雷射具有1064nm波長及輸出功率介於20瓦至50瓦(W)之間照射通過暫時性(透明性)基板590(例如是玻璃面板或晶圓)在犠牲接合層591上，焦點處的YAG激光的典型光斑尺寸直徑約為0.3mm，該光斑以8.0m/s的速度掃描，如此該LTHC材質的犠牲接合層591在照射光之後可被分解，而使暫時性玻璃基板590可容易的被移除或鬆開，如第25I圖所示，黏合剝離帶(未繪示)可黏合在該犠牲接合層591的背面上(相對於具有FOISD 592的正面)，接者，如第25J圖所示，該犠牲接合層591可經由黏合剝離帶從FOISD 592上剝離或清除。因此對於FOISD 592，在最底部聚合物層51內的最底層交互連接線金屬層27的每一金屬栓塞27a被曝露作為接合一金屬接墊、金屬柱或凸塊的一接點，也就是最底層交互連接線金屬層27的黏著層28a被曝露在該接點的表面。
在邏輯驅動器之背面形成金屬接墊、金屬柱或凸塊的製程及邏輯驅動器的單顆化
第26A圖、第26B圖及第26D圖為本發明形成邏輯驅動器實施例的製程剖面示意圖。第26C圖及第26E圖為本發明形成邏輯驅動器另一實施例的製程剖面示意圖。在第25J圖剝離該犠牲接合層591後，一聚合物層585(亦即是絕緣介電層)經由旋塗、網版印刷、滴注或灌模等方式形成在FOISD592的背面592a上及形成在金屬栓塞27a的背面，並且形成複數開口585a在該聚合物層585內且曝露出該金屬栓塞27a，該聚合物層585可以係感光性材質的聚合物，並且也可以用作為光阻層圖案化形成複數開口585a，使後續進行的步驟可在金屬栓塞27a上形成金屬接墊、金屬凸塊或金屬柱。在聚合物層585內的開口585a分別重疊且曝露出該些金屬栓塞27a，在同一應或設計下，在聚合物層585的其中之一的開口585a的尺寸或橫向最大尺寸可小於位在其中之一開口585a下方的金屬栓塞27a的背面面積，在其它應或設計下，在聚合物層585的其中之一的開口585a的尺寸或橫向最大尺寸可大於位在其中之一開口585a下方的金屬栓塞27a的背面面積，在FOISD592上的聚合物層585的規格說明及其製程與第22Q圖中半導體晶圓之背面2b上的聚合物層592相同。
接著，如第26B圖所示，複數金屬接墊或金屬柱或金屬凸塊570可形成在FOISD 592之最底層的交互連接線金屬層27的金屬栓塞27a上且位在聚合物層585內之開口585a的近端，該金屬接墊或金屬柱或金屬凸塊570可以是第一型、第二型、第三型或第四型的金屬柱或金屬凸塊，且其規格說明及其製程可與第22R圖至第22V圖中形成在半導體晶圓背面2b上的金屬接墊或金屬柱或金屬凸塊570相同。每一第一型至第三型的金屬凸塊570，其可分別參考第22R圖至第22U圖中第一型至第三型的金屬凸塊之規格說明，該金屬凸塊570的黏著/種子層566係由黏著層566a形成在FOISD 592的最底層其中之一交互連接線金屬層27之其中之一金屬栓塞27a上，而電鍍用種子層566b形成在黏著層566a上，金屬層568形成在黏著/種子層566之電鍍用種子層566b上，每一第四型金屬凸塊583，其可參考至第22R圖至第22V圖中第四型金屬凸塊，該金屬凸塊583的黏著/種子層566係由黏著層566a形成在FOISD 592的最底層其中之一交互連接線金屬層27之其中之一金屬栓塞27a上，而電鍍用種子層566b形成在黏著層566a上，金屬層568形成在黏著/種子層566之電鍍用種子層566b上，而銲錫凸塊形成在該金屬層568上。
或者，如第26C圖所示，第五型金屬凸塊570可形成在FOISD 592的背面592a，其第五型金屬凸塊570可經由網版印刷方式或錫球植球方式形成複數銲錫凸塊在FOISD 592的最底層其中之一交互連接線金屬層27的金屬栓塞27a上，然後進行一迴銲製程，用於形成第五型金屬柱或凸塊570之焊錫凸塊的材質可以是一無铅焊錫形成，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，每一第五型金屬柱或凸塊570可用於連接或耦接至FOISD 592的該交互連接線金屬層27至該標準商業化邏輯驅動器的外部電路或外部元件。每一第五型金屬柱或凸塊570，每一第五型金屬柱或凸塊570從FOISD 592的背面凸起一高度或是從位在FOISD 592的背面上的聚合物層585的背面585b凸起一高度，其高度係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於75µm、50µm、30µm、15µm或10µm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線) 介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，其中之一第五型金屬凸塊570至其最近的其中之一第五型金屬凸塊570具有一最小空間(間距)尺寸尺寸係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
接著，如第26B圖或26C圖中的封裝結構可經由一雷射切割製程或經由一機械切割製程被分離、切割為複數單一晶片封裝，也就是如第26D或第26E圖所示之標準商業化FOIT邏輯驅動器300或單層封裝邏輯驅動器。
標準商業化FOIT邏輯驅動器300可是具有一定寬度、長度和厚度的正方形或矩形。對於標準商業化FOIT邏輯驅動器300的形狀及尺寸可設定一工業化標準，例如標準商業化FOIT邏輯驅動器300標準形狀可以是正方形，其寬度大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，及厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，標準商業化FOIT邏輯驅動器300標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，及其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。另外，位在邏輯驅動器300中FOISD 592背面的金屬柱或凸塊570具有一標準腳位，例如在MxN的區域陣列中，其具有一標準尺寸的間距和間隔位在二相鄰金屬柱或凸塊570之間，金屬柱或凸塊570的位置也位在一標準位置上。
用於FOIT邏輯驅動器的交互連接線
第27A圖及第27B圖為本發明實施例用於FOISD的各種交互連接線之剖面示意圖。第一型、第二型、第三型、第四型或第五型金屬柱或凸塊570可形成在FOISD 592背面上，為了說明，第27A圖及第27B圖係以第四型的金屬柱或凸塊570為實施例。
如第27A圖所示，FOISD 592的交互連接線金屬層27可連接位在FOISD 592下方一或多個金屬柱或凸塊570至其中之一半導體晶片100、記憶體模組159及/或操作模組190，以及連接其中之一半導體晶片100、記憶體模組159及/或操作模組190至另一個半導體晶片100、記憶體模組159及/或操作模組190，在第一種範例中，FOISD 592的的交互連接線金屬層27構成第一交互連接線網路573，使位在FOISD 592下方複數金屬柱或金屬凸塊570相互連接，並且連接複數半導體晶片100、記憶體模組159及/或操作模組190至每一其它或另一半導體晶片100、記憶體模組159及/或操作模組190，使其中多個的半導體晶片100、記憶體模組159及/或操作模組190相互連接，位在該FOISD 592下方的其中多個的金屬柱或凸塊570及該其中多個的半導體晶片100、記憶體模組159及/或操作模組190可經由第一交互連接線網路573連接在一起，第一交互連接線網路573可以用於提供電源或接地供應的電源或接地平面或匯流排(power or ground plane or bus)。
如第27A圖所示，在第二種範例中，FOISD 592的的交互連接線金屬層27可構成一第二交互連接線網路574，使其中多個位在FOISD 592下方的金屬柱或凸塊570相互連接，及使位在半導體晶片100及/或記憶體模組159及操作模組190與FOISD 592之間的其中多個接合連接點563相互連接，該其中多個的金屬柱或凸塊570及該其中個接合連接點563經由第二交互連接線網路574連接在一起，第二交互連接線網路574可以用於提供電源或接地供應的電源或接地平面或匯流排。如第27A圖所示，在第三種範例中，FOISD 592的的交互連接線金屬層27可構成一第三交互連接線網路575，使其中位在FOISD 592下方的一金屬柱或凸塊570連接至位在半導體晶片100及/或記憶體模組159及操作模組190與FOISD 592之間的一接合連接點563，例如該第三交互連接線網路575可以是一訊號匯流排或連接線，其可經由其中之一接合接點563耦接至其中之一半導體晶片100及/或記憶體模組159(例如是其中之一記憶體模組159的控制晶片688)的其中之一大型I/O電路341(如第5A圖所示)。
如第27B圖所示，在第四種範例中，FOISD 592的的交互連接線金屬層27可構成一第四交互連接線網路576，其不連接至任一標準商業化FOIT邏輯驅動器300的金屬柱或凸塊570(且位在FOISD 592下方)，但可使其中多個半導體晶片100、記憶體模組159及/或操作模組190相互連接，第四交互連接線網路576可以是用於信號傳輸的晶片間交互連接線371的其中之一的可編程交互連接線361，例如，第四交互連接線網路576可以是信號匯流排或連接線，耦接其中之一的半導體晶片100、記憶體模組159及/或操作模組190(例如是其中之一記憶體模組159的控制晶片688，或是其中之一操作模組190之標準商業化FPGA IC晶片200)的其中之一的如第5B圖所繪示之小型I/O電路203至其中另一個的半導體晶片100、記憶體模組159及/或操作模組190(例如是其中之一記憶體模組159的控制晶片688，或是其中之一操作模組190之標準商業化FPGA IC晶片200)的其中之一的如第5B圖所繪示之小型I/O電路203。
如第27B圖所示，在第五範例中，FOISD 592的的交互連接線金屬層27可構成一第五交互連接線網路577，其第五交互連接線網路577不連接至標準商業化FOIT邏輯驅動器300的任一金屬柱或凸塊570(且位在FOISD 592下方)，但可使位在其中之一的半導體晶片100或記憶體模組159與FOISD 592之間的其中多個的接合連接點563相互連接，第五交互連接線網路577可以是用於信號傳輸的信號匯流排或連接線。
如第27A圖所示，在第六範例中，該FOISD 592的該交互連接線金屬層27可構成一第六交互連接線網192連接一或多個位在FOISD 592下方的金屬柱或金屬凸塊570至位在操作模組與FOISD 592之間的複數接合接點191並使其相互連接，複數的金屬柱或金屬凸塊570及複數接合接點191可經由第六交互連接線網192連接在一起，該第六交互連接線網192可用於提供電源供應或接地電壓的平面或匯流排。
如第27A圖所示，在第七範例中，該FOISD 592的該交互連接線金屬層27可構成一第七交互連接線網193連接一或多個位在FOISD 592下方的金屬柱或金屬凸塊570至位在操作模組與FOISD 592之間的其中之一接合接點191。該第七交互連接線網193可以用於訊號傳輸或電源供應或接地電壓的平面或匯流排，例如該第七交互連接線網193可係是訊號匯流排或連接線經由其中之一接合接點191耦接至如第5A圖中其中之一操作模組190的標準商業化FPGA IC晶片200之其中之一大型I/O電路341。
如第27B圖所示，在第八範例中，該FOISD 592的該交互連接線金屬層27可構成一第八交互連接線網194，該第八交互連接線網194不連接至任一FOIT邏輯驅動器300的金屬柱或金屬凸塊570(位在FOISD 592下方)，但是連接至位在其中之一操作模組190與FOISD 592之間的複數接合接點191，並使其相互連接，該第八交互連接線網194可以是用於訊號傳輸的訊號匯流排或連接線。
用於具有TPVs晶片封裝的實施例
(1)形成TPVs及微型凸塊在FOISD上的第一實施例
或者是，該FOIT邏輯驅動器300具有複數聚合物穿孔金屬栓塞(thought polymer vias (TPVs))在FOISD 592正面的聚合物層565中，第28A圖至第28F圖為本發明實施例形成複數TPV及微型金屬柱及微型金屬凸塊的第一種製程剖面示意圖。如第28A圖至第28F圖所示，該TPV582可使用如第25C圖中形成微型金屬凸塊34的黏著層26a及電鍍用種子層26b形成在FOISD 592正面上，如第28A圖所示，用以形成該微型金屬凸塊34及TPV的黏著層26a及電鍍用種子層26b可形成FOISD 592上，也就是形成在其聚合物層42上及在其開口42a底部的金屬接墊27b上。第28a圖中的黏著層26a及電鍍用種子層26b之規格說明及其製程與第21B圖及第21C圖中的黏著層及電鍍用種子層相同，在本實施例中，該黏著層26a可形成聚合物層42上及在其開口42a底部的金屬接墊27b上，然後該電鍍用種子層26b可形成在該黏著層26a上。
接著，如第28B圖所示，一光阻層30可形成在電鍍用種子層26b上，在第28B圖中的光阻層30的規格說明及其製程可參考第21D圖中光阻層的規格說明及其製程，在光阻層30內的每一溝槽或開孔30a可對準於用於形成一微型金屬柱或凸塊的開口42a(位在該聚合物層42內)，該微型金屬柱或凸塊經由執行以下製程而形成在每一溝槽或開孔30a內，並且在光阻層30內的每一溝槽或開孔30a會曝露出位在每一溝槽或開孔30a的底部之電鍍用種子層26b，並且可從該開口42a延伸至圍繞該開口42a周圍的聚合物層42的環形區域。
接著，如第28B圖所示，在形成第二型微金屬柱或凸塊時，一金屬層32(例如是銅金屬)可電鍍在被溝槽或開孔30a所曝露的電鍍用種子層26b上，在第28B圖中的金屬層32的規格說明及其製程可參考第21I圖及第21J圖中的金屬層32的規格說明及其製程。或者，在形成第一型微金屬柱或凸塊時，一金屬層32(例如是銅金屬)可電鍍在被溝槽或開孔30a所曝露的電鍍用種子層26b上及一銲錫層/銲錫凸塊33可被電鍍在金屬層32上，金屬層32及銲錫層/銲錫凸塊33的規格說明及其製程可參考第21E圖中的金屬層32及銲錫層/銲錫凸塊33的規格說明及其製程。
接著，如第28C圖所示，大部分的光阻層30可使用一含有氨基的有機溶劑移除，去除光阻層30的製程可參考如第21F圖所示之製程。
接著，如第28D圖所示，形成在電鍍用種子層26b上及形成在金屬層32上的光阻層581用於形成第二型微金屬柱、凸塊或金屬蓋的第一型微金屬柱或凸塊，在第28D圖中的光阻層581之材質及其形成方法可參考第21D圖中光阻層30的材質及其形成方法，在光阻層581的每一開口581a中可對準其中之一開口36a及其中之一開口14a，可依之後的製程形成封裝穿孔(through package vias, TPVs)金屬在開口581a中，其中一開口581a曝露出位在底部之黏著/種子層580的電鍍用種子層26b，且此開口581a可延伸至圍繞該開口36a周圍的聚合物層36的環形區域，此光阻層581的厚度例如可介於5µm至300µm之間，介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
接著，如第28E圖所示，用於形成TPVs的一金屬層582，例如是銅，可電鍍在由開口581a所曝露的電鍍用種子層26b上，例如，用於形成TPVs之金屬層582可經由電鍍一銅層在由開口581a所曝露的電鍍用種子層26b(由銅材質所製成)上，其厚度例如可介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
接著，如第28F圖所示，大部分的光阻層581可使用一含有氨基的有機溶劑去除，然後將未在金屬層32及金屬層(用於形成TPVs)582下方的電鍍用種子層26b及黏著層26a蝕刻去除，此去除光阻層581及電鍍用種子層26b及黏著層26a的製程可參考如第21F圖中去除光阻層30及蝕刻電鍍用種子層26b及黏著層26a的製程，因此微型金屬柱或凸塊34及聚合物穿孔金屬栓塞(TPVs)582可形成在FOISD 592上，到目前為止，可提供第一型暫時性基板(TS)。
(2) 形成TPVs及微型凸塊在FOISD上的第二實施例
或者，金屬栓塞(TPVs)582可形成在微型金屬柱或金屬凸塊34上，第29A圖至第29E圖為本發明形成TPVs及微型凸塊在FOISD上的第二實施例製程剖面示意圖，如第29A圖所繪示的步驟係接續如第28A圖的步驟，一光阻層30形成在電鍍用種子層26b上，第29A圖中的光阻層30的規格說明及其製程可參考如第21D圖所示的光阻層30的規格說明及其製程，在光阻層30內的每一溝槽或開孔30a可對準於在聚合物層42內的該開口42a，該些開孔30a在後續步驟中形成其中之一微型金屬柱或金屬凸塊34或接墊及形成TPVs，並且在光阻層30內的每一溝槽或開孔30a會曝露出位在每一溝槽或開孔30a的底部之電鍍用種子層26b，並且可從該開口42a延伸至圍繞該開口42a周圍的聚合物層42的環形區域。
接著，如第29A圖所示，在形成第二型微型金屬柱或凸塊時，一金屬層32(例如銅)可電鍍在由溝槽或開孔30a所曝露的電鍍用種子層26b上，在第29A圖中的金屬層32的規格說明及其製程可參考如第21E圖、第21I圖及第21J圖中的金屬層32的規格說明及其製程。
接著，如第29B圖所示，大部分的光阻層30可使用一含氨基的有機溶劑去除，此光阻層30去除的製程可參考第21F圖中的去除的製程。
接著，如第29C圖所示，一光阻層581形成在電鍍用種子層26b上及金屬層32上，用以形成TPVs的第二型式微型金屬柱或微型金屬凸塊及接墊。在第29C圖中的光阻層581的規格說明及其製程可參考第21D圖中光阻層30的規格說明及其製程。在光阻層581內的每一開口581a係對準於用於形成其中之一的TPVs之接墊的金屬層32，曝露出位在其底部用於形成其中之一的TPVs之接墊的金屬層32，光阻層581之厚度例如可介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
接著，如第29D圖所示，用於形成TPVs的一金屬層582，例如是銅，可電鍍在由開口581a所曝露的用於形成TPVs之接墊的金屬層32上。例如，用於形成TPVs的金屬層582可經由電鍍一銅層在由開口581a所曝露之用於形成TPVs之接墊的金屬層32上，此接墊例如由銅材質製成，在金屬層32上用於形成TPVs之銅層的厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
接著，如第29E圖所示，大部分的光阻層581可使用含氨基的有機溶劑去除，然後將沒有在金屬層32下方的黏著層26a及電鍍用種子層26b以蝕刻方式去除，此去除光阻層581及蝕刻黏著層26a及電鍍用種子層26b的製程可參考如第21F圖中去除光阻層30及蝕刻電鍍用種子層26b及黏著層26a的製程，因此微型金屬柱或凸塊34及聚合物穿孔金屬栓塞(TPVs)582可形成在FOISD上，到目前為止，可提供第二型暫時性基板(TS)。
(3)用於FOIT邏輯驅動器的封裝
第30A圖至第30K圖為本發明實施例用於封裝一FOIT邏輯驅動器的製程剖面示意圖。接著如第30A圖所示，在如第22Y圖中單一晶片型式之每一半導體晶片100及如第23圖中單一模組型式的記憶體模組159的第一型或第二型微型金屬凸塊34可接合至如第28F圖或第29E圖中第一型或第二型暫時性基板(TS)之第一型或第二型微型金屬柱或金屬凸塊34上，以產生如第30B圖中的複數接合接點563。該接合的製程可參考第25E圖及第25F圖中每一半導體晶片100及/或記憶體模組159接合至FOISD 592的接合的製程之說明。
另外，如第24G圖中的每一操作模組190的第一型、第二型或第四型金屬凸塊570可接合至如第28F圖或第29E圖中FOISD 592之第一型或第二型微型金屬柱或金屬凸塊34上，以產生如第30B圖中的複數接合接點563。該接合的製程可參考第25E圖及第25F圖中每一操作模組190接合至FOISD 592的接合的製程之說明。
接著，如第30B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可經由滴注器滴注的方式填充至位於每一半導體晶片100及/或記憶體模組159與如第28F圖或第29E圖中FOISD 592之間的間隙之中，或是填充至位於操作模組190與FOISD 592之間的間隙之中，然後在等於或高於100℃、120℃或150℃的溫度下將底部填充材料564固化。第30C圖為使用滴注器移動以將底部填充材料填充到半導體晶片和FOISD之間的間隙中、填充至記憶體模組159與FOISD之間的間隙中及填充至操作模組190與FOISD之間的間隙中之路徑上視圖，如第30C圖所示該滴注器可沿多個路徑584移動，每個路徑584佈置在排列成一行的多個TPV 582與其中之一半導體晶片100之間、記憶體模組159及/或操作模組190滴注該底部填充材料564至每一半導體晶片100、記憶體模組159及操作模組190與該FOISD 592之間的間隙內，如第30B圖所示。
接著，如第30D圖所示，一聚合物層565(亦即是樹脂或化合物)可執行填入複數間隙之中，該些間隙可位在二相鄰該半導體晶片100之間、位在二相鄰記憶體模組159之間、位在二相鄰操作模組190之間、位在其中之一半導體晶片100與其中之一記憶體模組159之間、位在其中之一半導體晶片100與其中之一操作模組190之間、位在其中之一記憶體模組159與其中之一記憶體模組159之間及位在每二相鄰TPVs之間的複數間隙之中，以覆蓋每一半導體晶片100的背面100a、覆蓋每一記憶體模組159的背面159b及/或覆蓋每一操作模組190的背面190a，其中每一記憶體模組159的背面159b係由最頂端的其中之一記憶體晶片687的背面及如第23圖中灌模化合物695的上表面所構成，其中每一操作模組190的背面190a係由記憶體模組159或記憶體晶片195的背面159a或195a以及如第34G圖中灌模化合物695的上表面所構成，聚合物層565並且可覆蓋該TPVs582的頂端，其中灌模的方法包括在晶圓或面板型式之下，以旋塗方式、網版印刷、滴注或灌模等方式，該聚合物層565的規格說明及其製程與第25G圖中的聚合物層相同。
接著，如第30E圖所示，以CMP製程、研磨或拋光的製程移除該聚合物層565的背面及每一半導體晶片100、記憶體模組159及操作模組190的頂端部分，平坦化一或複數半導體晶片100、記憶體模組159及操作模組190的背面100a、159a、190a、以及每一TPVs582的頂端582a，直到每一該TPVs582的的頂端582a完全的曝露。
接著，如第30E圖至第30G所示，該暫時性基板590及犠牲接合層591可從FOISD 592上被剝離移除，該剝離移除的製程可參考至第25H圖至第25J圖中從FOISD 592上被剝離移除該暫時性基板590及犠牲接合層591的製程，因此，對於FOISD 592，在最底部聚合物層51內的最底層交互連接線金屬層27之每一該金屬栓塞27a被曝露並作為一接點，也就是最底部交互連接線金屬層27的黏著層28a被曝露在該接點的表面，該接點可用以接合一金屬接墊、金屬柱或金屬凸塊。
如第30H圖所示，在第30G圖中犠牲接合層591剝離後，一聚合物層585(亦即是絕緣介電層)形成在FOISD592的背面592a上及形成在金屬栓塞27a的背面，並且形成複數開口585a在該聚合物層585內且曝露出該金屬栓塞27a，在FOISD 592上的的聚合物層585之規格說明及其製程與第26A圖中的聚合物層相同。
如第30H圖所示，在形成該聚合物層585在FOISD 592上之後，複數金屬接墊、金屬柱或金屬凸塊570可形成在FOISD 592的最底部其中之一交互連接線金屬層27的最底部的金屬栓塞27a上，且其位在聚合物層585內之開口585a的近端，該金屬接墊、金屬柱或金屬凸塊570的規格說明及其製程可與第26B圖中的金屬柱或金屬凸塊相同。
接著，如第30H圖中的封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就是如第30I圖中的標準商業化FOIT邏輯驅動器300或單層封裝邏輯驅動器。
或者，如第30J圖所示，在FOISD 592的背面形成微型金屬柱或凸塊570後，如第30H圖所示，銲錫凸塊578可經由網版印刷或錫球接合的方式形成在曝露的金屬栓塞(TPVs)582末端，接著形成具有焊錫凸塊578如第30J圖中封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就是如第30K圖的標準商業化FOIT邏輯驅動器300或單層封裝邏輯驅動器。此焊錫凸塊578可接合/連接至一外界電子元件，以將標準商業化FOIT邏輯驅動器300連接至外界電子元件，形成焊錫凸塊578的材質可包括無铅焊錫，其可包括錫、銅、銀、鉍、銦、鋅、銻或其他金屬，例如此無铅焊錫可包括 錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，每一焊錫凸塊578從聚合物層565的背面565a凸起一高度係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於、高於或等於75µm、50µm、30µm、15µm或10µm，及其水平剖面具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線) 介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，其中之一焊錫凸塊578至其最近的其中之一焊錫凸塊578(第五型式金屬凸塊)具有一最小空間(間距)尺寸係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、、介於10µm至40µm之間或介於10µm至30µm之間，或尺寸是大於或等於60µm、50µm、40µm、30µm、20µm、15µm或10µm。
如第30I圖或第30K圖中的標準商業化FOIT邏輯驅動器300可是具有一定寬度、長度和厚度的正方形或矩形。對於標準商業化FOIT邏輯驅動器300的形狀及尺寸可設定一工業化標準，例如標準商業化FOIT邏輯驅動器300標準形狀可以是正方形，其寬度大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，及厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，標準商業化FOIT邏輯驅動器300標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，及其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。另外，位在邏輯驅動器300中FOISD 592背面的金屬柱或凸塊570具有一標準腳位，例如在MxN的區域陣列中，在二相鄰金屬柱或凸塊570之間具有一標準尺寸的間距或間隔，金屬柱或凸塊570的位置也位在一標準位置上。
用於邏輯驅動器的POP封裝或堆疊封裝
第31A圖至第31C圖為本發明實施例製造封裝體上堆疊封裝體(POP)的製程示意圖，如第31A圖至第31C圖所示，當如第30I圖的上層的FOIT邏輯驅動器300接合在下層的FOIT邏輯驅動器300時，在下層的FOIT邏輯驅動器300之聚合物層565內之TPVS582可以連接至位在該上層的FOIT邏輯驅動器300之背面處的上層的FOIT邏輯驅動器300之電路、交互連接線金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)複數元件，POP的製程如下所示：
首先，如第31A圖所示，複數下層的FOIT邏輯驅動器300(在圖中只顯示一個)之金屬柱或凸塊570係接合至電路載體或基板110的複數位在其上側的金屬接墊109上，電路載體或基板110例如是PCB板、BGA板、軟性基板或薄膜、或陶瓷基板，底部填充材料114可填入電路載體或基板110與下層的FOIT邏輯驅動器300之間的間隙中，或者，亦可以省去位於電路載體或基板110與下層的FOIT邏輯驅動器300之間的底部填充材料114。接著，利用表面貼裝技術(surface-mount technology, SMT)可分別地將複數上層的FOIT邏輯驅動器300(圖中只顯示一個)接合至下層的FOIT邏輯驅動器300上。
對於SMT製程，焊錫、焊膏或助焊劑112可先印刷在下層的FOIT邏輯驅動器300之TPVs 582的背面582a上，接著，如第31B圖所示，在上層的FOIT邏輯驅動器300之金屬柱或凸塊570可放置在焊錫、焊膏或助焊劑112上。接著，利用迴焊或加熱製程使上層的FOIT邏輯驅動器300的金屬柱或凸塊570接合至下層的FOIT邏輯驅動器300的金屬栓塞(TPVS)582上。接著，底部填充材料114可填入於上層的FOIT邏輯驅動器300與下層的FOIT邏輯驅動器300之間的間隙中，或者，亦可以省去位於上層的FOIT邏輯驅動器300與下層的FOIT邏輯驅動器300之間的底部填充材料114。
接著，可選擇性地進行下列步驟，如第31B圖所示， 在第30I圖中的另外其它複數FOIT邏輯驅動器300的金屬柱或凸塊570可使用SMT製程接合至該些上層的FOIT邏輯驅動器300的TPVs582上，然後底部填充材料114可選擇性地形成在其二者之間的間隙中，該步驟可以重複多次以形成三個或三個以上的FOIT邏輯驅動器300堆疊在電路載體或基板110上。
接著，如第31B圖所示，複數焊錫球325可植球在電路載體或基板110的背面，接著，如第31C圖所示，電路載體或基板110可經由雷射切割或機械切割的方式被切割分離成複數單獨基板單元113，其中單獨基板單元113例如是PCB板、BGA板、軟性電路基板或薄膜、或陶瓷基板，因此可將數目i個的FOIT邏輯驅動器300堆疊在單獨基板單元113上，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，如第31D圖至第31F圖為本發明另一實施例製造封裝體上堆疊封裝體(POP)的製程示意圖，如第31D圖及第31E圖所示，在分離成複數下層的FOIT邏輯驅動器300之前，如第30I圖中複數上層的FOIT邏輯驅動器300的金屬柱或金屬凸塊570可經由SMT製程接合至如第30H圖所示在晶圓或面板製程中的TPVs582上。
接著，如第31E圖所示，底部填充材料114可填入於如第30I圖中的每一上層的FOIT邏輯驅動器300與如第30H圖所示之晶圓或面板之間的間隙中，或者，亦可以省去填入於如第30I圖中的每一上層的FOIT邏輯驅動器300與如第30H圖所示之晶圓或面板之間的底部填充材料114。
接著，可選擇性地進行下列步驟，如第31E圖所示，其它如第30I圖中的複數FOIT邏輯驅動器300的金屬柱或凸塊570可使用SMT製程接合至該些上層的FOIT邏輯驅動器300的TPVs582上，然後底部填充材料114可選擇地形成在其二者之間的間隙中，此步驟可重覆數次形成二個或二個以上的FOIT邏輯驅動器300堆疊在如第30H圖所示之晶圓或面板上。
接著，如第31F圖所示，如第30H圖所示之晶圓或面板可經由雷射切割或機械切割的方式分離成複數下層的FOIT邏輯驅動器300，由此，可將數目i個的FOIT邏輯驅動器300堆疊在一起，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。接著，堆疊在一起的FOIT邏輯驅動器300中最下層的一個的金屬柱或凸塊570可接合至如第31B圖中電路載體或基板110的複數位在其上側的金屬接墊109上，電路載體或基板110例如是BGA基板。接著，底部填充材料114可填入於電路載體或基板110與最下層的FOIT邏輯驅動器300之間的間隙中，或者，亦可以省去位在電路載體或基板110與最下層的FOIT邏輯驅動器300之間的底部填充材料114。接著，複數焊錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第31C圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜、或陶瓷基板)，因此可將數目i個的FOIT邏輯驅動器300堆疊在單獨基板單元113上，其中i係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有TPVs582的FOIT邏輯驅動器300可在垂直方向上堆疊以形成標準型式或標準尺寸的POP封裝，例如，FOIT邏輯驅動器300及其下面提到的組合可以是正方形或長方形，其具有一定的寬度、長度及厚度，FOIT邏輯驅動器300的形狀及尺寸具有一工業標準，例如FOIT邏輯驅動器300的標準形狀及其下面提到的組合為正方形時，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，FOIT邏輯驅動器300及其下面提到的組合的標準形狀為長方形時，其寬度係大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度係大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、40mm或50mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
具有TPVs及BISD的晶片封裝實施例
或者，FOIT邏輯驅動器300的背面金屬交互連接線結構(BISD)可形成每一半導體晶片、記憶體模組159及/或操作模組190的背面100a、159b或190a的上方。如第32A圖至第32G圖為本發明實施例FOIT邏輯驅動器的背面金屬交互連接線結構的製程示意圖。
在第30E圖的步驟後，請參考第32A圖所示，利用例如旋塗、網板印刷、點膠或灌模方式可形成聚合物層97(也就是絕緣介電層)在每一半導體晶片100、記憶體模組159及/或操作模組190的背面100a、159a或190a上及在聚合物層565的背面565a上，具有複數開口97a的聚合物層565之背面565a上，該些開口97a形成在其中之一TPVs582的頂端上方，以曝露出該TPVs582的頂端，聚合物層97可例如可包括聚醯亞胺、苯基環丁烯(BenzoCycloButene (BCB))、聚對二甲苯、以環氧樹脂為基底之材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可以是光感性材質，且可用作光阻層，藉以圖案化複數開口97a在聚合物層97中，且通過後續執行的製程可形成複數金屬栓塞在開口97a中，亦即聚合物層97可經由塗佈、光罩曝光及之後的顯影步驟形成有開口97a在其中的聚合物層。接著，聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於℃100℃、125 ℃、150 ℃、175 ℃、200 ℃、225 ℃、250 ℃、275 ℃或300℃，聚合物層97在固化後的厚度例如可介於2µm至50µm之間、介於3µm至50µm之間、介於3µm至30µm之間、介於3µm至20µm之間或介於3µm至15µm之間，或是厚度大於或等於2µm、3µm、5µm、10µm、20µm或30µm，聚合物層97可添加一些介電顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如第21H圖所示。
接著，在聚合物層97上及TPVs582之所暴露出的末端上以形成背面金屬交互連接線結構(BISD) 79，如第32B圖所示，厚度例如介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層81a可濺鍍在聚合物層97上及在TPVs582的末端上，黏著層81a的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層81a可經由原子層沉積(ALD)製程、化學氣相沉積(CVD)製程或蒸鍍製程形成，例如，黏著層可經由化學氣相沉積(CVD)方式形成鈦(Ti)層或氮化鈦(TiN)層(其厚度例如係介於1 nm至200 nm之間或介於5nm至50nm之間)在聚合物層97上及在TPVs582的末端上。
接著，如第32B圖所示，厚度例如介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層81b可濺鍍在黏著層81a的整個表面上，或者，電鍍用種子層81b可經由原子層沉積(ATOMIC-LAYER-DEPOSITION (ALD))製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION (CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層81b有益於在其表面上電鍍形成一金屬層，因此，電鍍用種子層81b的材質種類會隨著電鍍用種子層81b上電鍍的金屬層之材質而變化，當一銅層被電鍍在電鍍用種子層81b上時，銅金屬則為電鍍用種子層81b優先選擇的材質。例如，電鍍用種子層81b形成在黏著層81a上或上方，可經由濺鍍或CVD化學沉積方式形成材質為銅的電鍍用種子層81b(其厚度例如可介於3nm至300nm之間或介於10nm至120nm之間)在黏著層81a上。該黏著層81a及電鍍用種子層81b可構成黏著/種子層81。
如第32C圖所示，厚度例如介於5μm 至50μm之間的光阻層75(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層81的電鍍用種子層81b上，光阻層75經由曝光、顯影等製程形成複數溝槽或開孔75a在光阻層75內並曝露電鍍用種子層81b，其中利用1X步進器、1X接觸式對準器或雷射掃描器可將波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的照光在光阻層75上而曝光光阻層75，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層75上，然後顯影經曝露的光阻層75，之後可使用氧氣電漿(O 2plasma)或含小於2000PPM之氟及氧的電漿移除殘留在黏著/種子層81的電鍍用種子層81b上的聚合物材質或其它污染物，使得光阻層75可被圖案化而形成複數溝槽或複數開孔75a於光阻層75中，並曝露黏著/種子層81的電鍍用種子層81b，經由後續要執行的步驟(製程)可形成金屬接墊、金屬線或連接線在溝槽或開孔75a內及在黏著/種子層81的電鍍用種子層81b上，位在光阻層75內其中之一的溝槽或開孔75a的區域可涵蓋位在聚合物層97內其中之一的溝槽或開孔97a的整個區域。
接著，如第32D圖所示，金屬層85(例如銅)電鍍形成在溝槽或開孔75a所曝露的黏著/種子層81的電鍍用種子層81b(由銅材質所製成)上。例如，可經由電鍍方式形成金屬層85在由溝槽或開孔75a所曝露的黏著/種子層81的電鍍用種子層81b(銅材質製成)上，此金屬層85的厚度例如可介於0.3µm至50µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間或大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm。
接著，如第32E圖所示，在形成金屬層85之後，大部分的光阻層75可被移除，接著沒有在金屬層85下方的黏著層81a及電鍍用種子層81b會被蝕刻去除，其中移除光阻層75及蝕刻電鍍用種子層81b及黏著層81a的製程可分別參考如第21F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層26b及黏著層26a的製程，因此，黏著層81a、電鍍用種子層81b及電鍍的金屬層85可圖案化以形成交互連接線金屬層77在聚合物層97上及在聚合物層97內的複數開口97a內，交互連接線金屬層77可以在聚合物層97之開口97a內形成有複數金屬栓塞77a及可以在聚合物層97上形成有複數金屬接墊、金屬線或連接線77b。
接著，如第32F圖所示，聚合物層87(也就是絕緣或金屬間介電層層)形成在聚合物層97及金屬層85上，且在聚合物層87內的複數開口87a係位在交互連接線金屬層77的連接點之上方，聚合物層87的厚度例如可介於3μm至30μm之間或介於5μm至15μm之間，聚合物層87可添加一些介電顆粒或玻璃纖維，聚合物層87的說明及其形成方法可以參考第32A圖中所示的聚合物層97的說明及其形成方法。
如第32B圖至第32E圖所繪示的交互連接線金屬層77的形成過程與第32F圖中的聚合物層87的形成過程可多次交替的執行以形成如第32G圖中的背面金屬交互連接線結構(BISD) 79，如第32G圖所示，背面金屬交互連接線結構(BISD) 79之上層的交互連接線金屬層77，可具有位在聚合物層87之開口87a內的其複數金屬栓塞77a及位在聚合物層87上的其複數金屬接墊、金屬線或連接線77b，上層的交互連接線金屬層77可通過位在聚合物層87之開口87a內的上層之交互連接線金屬層77的金屬栓塞77a連接至下層的交互連接線金屬層77，背面金屬交互連接線結構(BISD) 79之最下層的交互連接線金屬層77可具有位在聚合物層97之開口97a內及在位TPVs582上之金屬栓塞77a及位在聚合物層97上之複數金屬接墊、金屬線或連接線77b。
接著，如第32H圖所示，複數金屬/銲錫凸塊583可選擇性地形成在最上層的交互連接線金屬層77的接墊77e上，其中此接墊77e位在BISD 79之最上層的聚合物層87之開口的近端，金屬/銲錫凸塊583可以是下列五種型式金屬柱或凸塊570之任一種型式，如第26B圖及第26C圖所繪示的內容。金屬/銲錫凸塊583的規格說明及其製程可參考如第22R圖至第22V圖及第26C圖中金屬柱或凸塊570的規格說明及其製程。
第一型至第三型的每一型金屬/銲錫凸塊583可分別參考如第22R圖至第22U圖及第26B圖中的第一型金屬柱或凸塊570至第三型金屬柱或凸塊570的規格說明，第一型至第三型金屬/銲錫凸塊583具有一黏著/種子層566，此黏著/種子層566具有形成在BISD 79之最頂層的交互連接線金屬層77的金屬接墊77e上之黏著層566a及形成在該黏著層566a上的電鍍用種子層566b，第一型至第三型金屬/銲錫凸塊583具有一金屬層568形成在黏著/種子層566的電鍍用種子層566b上。第四型金屬/銲錫凸塊583可參考如第22R圖至第22V圖及第26B圖中的第四型金屬柱或凸塊570的規格說明，其具有一黏著/種子層566，此黏著/種子層566具有形成在BISD 79之最頂層的交互連接線金屬層77的金屬接墊77e上之黏著層566a及形成在該黏著層566a上的電鍍用種子層566b，第四型金屬/銲錫凸塊583具有形成在黏著/種子層566的電鍍用種子層566b上之金屬層568及形成在金屬層568上的銲錫球或凸塊569。第五型金屬/銲錫凸塊583可參考如第26C圖中的第五型金屬柱或凸塊570的規格說明，其具有焊錫凸塊直接形成在BISD 79之最上層的交互連接線金屬層77的金屬接墊77e上。
或者，金屬/銲錫凸塊583可被省略而不形成在BISD 79之最上層的交互連接線金屬層77的金屬接墊77e上。
接著，如第32H圖至第32J圖所示，該暫時性基板590及犠牲接合層591可從FOISD 592剝離，從FOISD 592剝離該暫時性基板590及犠牲接合層591的製程可參考第25H圖至第25J圖之製程說明。因此對於FOISD 592，在最底部聚合物層51內的最底部交互連接線金屬層27的每一金屬栓塞27a被曝露作為接合一金屬接墊、金屬柱或凸塊的一接點，也就是最底層交互連接線金屬層27的黏著層28a被曝露在該接點的表面。
如第32K圖所示，在第32J圖中犠牲接合層591剝離後，一聚合物層585(亦即是絕緣介電層)形成在FOISD592的背面592a上及形成在金屬栓塞27a的背面，並且形成複數開口585a在該聚合物層585內且曝露出該金屬栓塞27a，在FOISD 592上的的聚合物層585之規格說明及其製程與第26A圖中的聚合物層相同。
如第32K圖所示，在形成該聚合物層585在FOISD 592上之後，複數金屬接墊、金屬柱或金屬凸塊570可形成在FOISD 592的最底部其中之一交互連接線金屬層27的最底部的金屬栓塞27a上，且其位在聚合物層585內之開口585a的近端，該金屬接墊、金屬柱或金屬凸塊570的規格說明及其製程可與第26B圖及第26C圖中的金屬柱或金屬凸塊相同。在此情況下，第32K圖中的金屬凸塊583沒有形成在BISD 79最頂層一交互連接線金屬層77的金屬接墊77e上，所得之結構可在第32M圖中看到。
接著，如第32K圖或第32M圖中的封裝結構可經由雷射切割製程或經由機械切割製程而被分離、切割成複數單一晶片封裝，也就分別是如第32L圖或第32N圖中的標準商業化FOIT邏輯驅動器300或FOIT邏輯驅動器。
如第32L圖及第32N圖所示，金屬/銲錫凸塊583或金屬接墊77e可形成在(1)在FOIT邏輯驅動器300的每二相鄰半導體晶片100、記憶體模組159及/或操作模組190之間的複數間隙之上方；(2) FOIT邏輯驅動器300的外圍區域的上方及FOIT邏輯驅動器300的半導體晶片100、記憶體模組159及/或操作模組190的邊緣之外側的上方；(3)每一半導體晶片100、記憶體模組159及/或操作模組190的背面之上方。BISD 79可包括1層至6層或2層至5層的交互連接線金屬層77，BISD 79的每一交互連接線金屬層77的金屬接墊、線或連接線77b具有僅位在其底部處之黏著/種子層81的黏著層81a及電鍍用種子層81b，而黏著/種子層81的黏著層81a及電鍍用種子層81b並未形成位其側壁處。
如第32L圖及第32N圖所示，BISD 79的每一交互連接線金屬層77的金屬接墊、線或連接線77b的厚度例如可介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，其寬度例如係介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、2µm、3µm、5µm、7µm或10µm，在BISD 79的二相鄰複數交互連接線金屬層77之間的每一聚合物層87的厚度例如可介於0.3µm介於50µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或厚度大於或等於0.3µm、0.7µm、1µm、1.5µm、2µm、3µm或5µm，在聚合物層87之開口87a內的複數交互連接線金屬層77的金屬栓塞77a的厚度或高度例如可介於3µm至50µm之間、3µm至30µm之間、3µm至20µm之間、3µm至15µm之間或厚度高於或等於3µm、5µm、10µm、20µm或30µm。
第32O圖為本發明實施例一金屬平面之上視圖，如第32O圖所示，BISD 79的交互連接線金屬層77可包括金屬平面77c及金屬平面77d分別用作為電源平面及接地平面，其中金屬平面77c及金屬平面77d的厚度例如係介於5µm介於50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，金屬平面77c及金屬平面77d可設置成交錯或交叉型式，例如可設置成叉形(fork shape)的型式，也就是每一金屬平面77c及金屬平面77d具有複數平行延伸部及連接該些平行延伸部的一縱向連接部，其中之一的金屬平面77c及金屬平面77d的水平延伸部可排列在其中之另一個的二相鄰之水平延伸部之間。
或者，如第32L圖或第32N圖所示，其中之一的交互連接線金屬層77(例如為最上層)可包含一金屬平面，用作為散熱器，其厚度例如可介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm。
用於TSV、金屬接墊及金屬柱或凸塊的編程
如第32L圖及第32N圖所示，利用在一或多個DPI IC晶片410中的一或多個記憶體單元362可編程其中之一TPVs582，亦即其中一或多個記憶體單元362可被編程以切換開啟或關閉分布在一或多個DPI IC 晶片410內如第3A圖至第3C圖及第13圖所示的交叉點開關379，以形成一信號路徑，從該其中之一TPVs582經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至如第15A圖至第15O圖中在邏輯驅動器300內且在第24G圖中操作模組190內或單一晶片型式之任一標準商業化FPGA IC晶片200、專用I/O晶片265、VM IC 晶片324、非揮發性記憶體(NVM) IC晶片250、高速高頻寬的記憶體(HBM) IC晶片251、DRAM IC晶片321、PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268、在如第24G圖中每一記憶體模組687中之記憶體晶片687及控制晶片688，及/或在如第24G圖中每一操作模組190內的記憶體晶片195，其中晶片間交互連接線371係由FOISD 592的交互連接線金屬層27及/或背面金屬交互連接線結構(BISD)79的交互連接線金屬層77所構成，因此TPVs582係為可被編程的。
另外，如第32L圖及第32N圖所示，利用在一或複數DPI IC晶片410內的一或複數記憶體單元362可編程其中之一金屬柱或凸塊570，亦即其中一或複數記憶體單元362可被編程以切換開啟或關閉分布在一或複數DPI IC晶片410中如第3A圖至第3C圖及第13圖所示的交叉點開關379，以形成一信號路徑，從其中之一金屬柱或凸塊570經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至第15A圖至第15N圖中FOIT邏輯驅動器300內且在第24G圖中操作模組190內或單一晶片型式之任一複數標準商業化FPGA IC晶片200、複數專用I/O晶片265、VM IC 晶片324、複數處理IC 晶片及複數PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268、在如第23圖中每一記憶體模組159(單一模組型式)中之記憶體晶片687及控制晶片688或是在第24G圖之操作模組190，及/或在如第24G圖中每一操作模組190內的記憶體晶片195、及/或在24G圖中每一操作模組190中的記憶體晶片195，其中晶片間交互連接線371可由FOISD 592的交互連接線金屬層27及/或背面金屬交互連接線結構(BISD) 79的交互連接線金屬層77所構成，因此金屬柱或凸塊570係為可被編程的。
如第32L圖及第32N圖所示，利用在一或複數DPI IC晶片410內的一或複數記憶體單元362可編程其中之一金屬接墊77e或其中之一金屬凸塊583，亦即其中一或複數記憶體單元362可被編程以切換開啟或關閉分布在一或複數DPI IC晶片410中如第3A圖至第3C圖及第13圖所示的交叉點開關379，以形成一信號路徑，從其中之一金屬凸塊583或金屬接墊77e經由晶片間交互連接線371的一或多個可編程交互連接線361延伸至第15A圖至第15O圖中FOIT邏輯驅動器300內在第24G圖中操作模組190內或單一晶片型式之任一複數標準商業化FPGA IC晶片200、複數專用I/O晶片265、複數VM IC 晶片324、複數處理IC 晶片及複數PC IC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268、在如第23圖中每一記憶體模組159(單一模組型式)中之記憶體晶片687及控制晶片688或是在第24G圖之操作模組190，及/或在如第24G圖中每一操作模組190內的記憶體晶片195、及/或在24G圖中每一操作模組190中的記憶體晶片195，其中晶片間交互連接線371係由FOISD 592的交互連接線金屬層27及/或背面金屬交互連接線結構(BISD) 79的交互連接線金屬層77所構成，因此金屬接墊77e係為可被編程的。
用於具有FOISD及BISD的FOIT邏輯驅動器之交互連接線
第33A圖至第33C圖為本發明各種在FOIT邏輯驅動器內的交互連接線網的各種實施例之剖面示意圖。
如第33B圖所示，FOISD 592的交互連接線金屬層27可連接一或複數金屬柱或凸塊570至一或多個半導體晶片100、記憶體模組159及/或操作模組190，以及連接至另一半導體晶片100、記憶體模組159及/或操作模組190 。在第一種情況下，FOISD 592的交互連接線金屬層27組成背面金屬交互連接線結構(BISD)79的交互連接線金屬層77及TPVs582可組成一第一交互連接線網411，使金屬柱或凸塊570相互連接、使半導體晶片100相互連接及使金屬接墊77e相互連接，該些複數金屬柱或凸塊570、該些半導體晶片100、記憶體模組159及/或操作模組190及該些金屬接墊77e可經由第一交互連接線網411連接在一起，第一交互連接線網411可以是用於傳送訊號的訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第33A圖所示，在第二種情況下，FOISD 592的交互連接線金屬層27可組成一第二交互連接線網412，使金屬柱或凸塊570相互連接及使位於其中一半導體晶片100及/或記憶體模組159與FOISD 592之間的接合連接點563相互連接，該些金屬柱或凸塊570及接合連接點563可經由第二交互連接線網412連接在一起，第二交互連接線網412可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第33B圖所示，在第三種情況下，FOISD 592的交互連接線金屬層27可組成一第三交互連接線網424，使金屬柱或凸塊570相互連接及使位於其中一操作模組190與FOISD 592之間的接合接點191相互連接，該些金屬柱或凸塊570及接合接點191可經由第三交互連接線網424連接在一起，第三交互連接線網424可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地平面或匯流排。
如第33A圖所示，在第四種情況下，FOISD 592的交互連接線金屬層27可組成一第四交互連接線網413，使其中之一金屬柱或凸塊570連接至位於其中一半導體晶片100及/或記憶體模組159與FOISD 592之間的接合連接點563，該第四交互連接線網413可以是用於傳送訊號之訊號匯流排(bus)或連接線、用於電源或接地供應的電源或接地平面或匯流排。
如第33B圖所示，在第五種情況下，FOISD 592的交互連接線金屬層27可組成一第五交互連接線網425，使其中之一金屬柱或凸塊570連接至位於其中一操作模組190與FOISD 592之間的接合連接點563，該第五交互連接線網425可以是用於傳送訊號之訊號匯流排(bus)或連接線、用於電源或接地供應的電源或接地平面或匯流排。
如第33A圖所示，在第六種情況下，FOISD 592的交互連接線金屬層27可組成一第六交互連接線網414，此第六交互連接線網414不會連接至FOIT邏輯驅動器300的任一金屬柱或凸塊570，但會使半導體晶片100、記憶體模組159及/或操作模組190相互連接，第六交互連接線網414可以是用於訊號傳輸的晶片間交互連接線371的可編程交互連接線361。
如第33A圖所示，在第七種情況下，FOISD 592的交互連接線金屬層27可組成一第七交互連接線網415，第七交互連接線網415不連接至FOIT邏輯驅動器300的任一金屬柱或凸塊570及金屬接墊77e，但會使位於其中之一操作模組190與FOISD 592之間的接合連接點563相互連接，第七交互連接線網415可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地匯流排。
如第33B圖所示，在第八種情況下，FOISD 592的交互連接線金屬層27可組成一第八交互連接線網426，第八交互連接線網415不連接至FOIT邏輯驅動器300的任一金屬柱或凸塊570及金屬接墊77e，但會使位於其中之一半導晶片100及/或記憶體模組159與FOISD 592之間的接合連接點563相互連接，第八交互連接線網426可以是用於傳送訊號之訊號匯流排(bus)、或是用於電源或接地供應的電源或接地匯流排。
如第33A圖至第33C圖所示，背面金屬交互連接線結構(BISD)79的交互連接線金屬層77可通過TPVs582連接至FOISD 592的交互連接線金屬層27。例如，背面金屬交互連接線結構(BISD)79之第一群組金屬接墊77e可依序通過BISD 79的交互連接線金屬層77、TPVs582及FOISD 592的交互連接線金屬層27連接至其中一半導體晶片100、記憶體模組159及/或操作模組190，如第一交互連接線網411所示的連線結構及如第33A圖所示的第六交互連接線網419。另外，第一群組金屬接墊77e更依序通過BISD 79的交互連接線金屬層77、TPVs582及FOISD 592的交互連接線金屬層27連接至金屬柱或凸塊570，如第一交互連接線網411所示的連線結構。同時，第一群組金屬接墊77e可通過BISD 79的交互連接線金屬層77相互連接，且依序通過BISD 79的交互連接線金屬層77、TPVs582及FOISD 592的交互連接線金屬層27連接至金屬柱或凸塊570，其中在第一群組中的金屬接墊77e可分成位在其中一半導體晶片100及/或記憶體模組159的背面上方之第一次群組及位在其中另一半導體晶片100的背面上方之第二次群組，如第一交互連接線網411所示的連線結構。或者，第一群組金屬接墊77e亦可連接至其中之一操作模組190，但不連接至FOIT邏輯驅動器300的任一金屬柱或凸塊570，如第33A圖所示的第九交互連接線網419。或者是，第一群組金屬接墊77e亦可連接至其中之一半導體晶片100及/或記憶體模組159，但不連接至FOIT邏輯驅動器300的任一金屬柱或凸塊570，如第33B圖所示的第十交互連接線網427。
如第33A圖至第33C圖所示，背面金屬交互連接線結構(BISD)79的交互連接線金屬層77可通過TPVs582連接至FOISD 592的交互連接線金屬層27。例如，背面金屬交互連接線結構(BISD)79之第一群組金屬接墊77e可依序通過BISD 79的交互連接線金屬層77、TPVs582及FOISD 592的交互連接線金屬層27連接至其中一半導體晶片100、記憶體模組159及/或操作模組190，如第33A圖所示第十一交互連接線網420及如第33C圖所示的第十二交互連接線網422。另外，在第二群組中BISD 79的複數金屬接墊77e可不連接至FOIT邏輯驅動器300中任一該半導體晶片100、記憶體模組159及/或操作模組190，但經由BISD 79的交互連接線金屬層77彼此相互連接，且依序經由BISD 79的交互連接線金屬層77、一或複數TPVs582及FOISD 592的交互連接線金屬層27連接至一或複數金屬柱或凸塊570，其中在第二群組中的金屬接墊77e可分成位在其中一半導體晶片100及/或記憶體模組159的背面上方之第一次群組及位在其中另一半導體晶片100的背面上方之第二次群組，如第33C圖所示之第八交互連接線網422所示的連線結構。
如第33A圖至第33C圖所示，背面金屬交互連接線結構(BISD)79的交互連接線金屬層77可包括如第33D圖所示的用於電源供應的電源金屬平面77c及接地金屬平面77d，第33D圖為第33A圖至第33C圖的上視圖，顯示本發明實施例內邏輯驅動器的複數金屬接墊的佈局，如第33D圖所示，金屬接墊77e可佈局成一矩陣型式在FOIT邏輯驅動器300的背面，其中一些金屬接墊77e可與半導體晶片100垂直對齊，第一群組金屬接墊77e以矩陣形式排列在晶片封裝體(也就是FOIT邏輯驅動器300)的背部表面的中間區域，而第二群組金屬接墊77e係以矩陣形式排列在晶片封裝體(也就是FOIT邏輯驅動器300)的背部表面的周邊區域，環繞該中間區域。超過90%或80%的第一群組金屬接墊77e可用於電源提供或接地參考，而超過50%或60%的第二群組金屬接墊77e可用於訊號傳輸，第二群組金屬接墊77e可沿著晶片封裝體(也就是FOIT邏輯驅動器300)的邊緣環狀地排列成一或複數環，例如是1、2、3、4、5或6個環，其中第二群組金屬接墊77e的間距可小於第一群組金屬接墊77e的間距。
或者，如第33A圖至第33C圖所示，BISD 79的交互連接線金屬層77之其中一層(例如是最上層)可包括用於散熱之一散熱平面，TPVs582可作為散熱金屬栓塞，形成在該散熱平面的下方。
用於驅動器的POP封裝或堆疊封裝
第34A圖至第34F圖為本發明實施例製造一POP封裝製程示意圖，如第34A圖所示，當上面的FOIT邏輯驅動器300(如第32N圖所示)裝設接合至在下面的FOIT邏輯驅動器300(如第32N圖所示)，下面的FOIT邏輯驅動器300b的BISD 79通過由上面的FOIT邏輯驅動器300的金屬柱或凸塊570耦接至上面的FOIT邏輯驅動器300的半導體晶圓，POP封裝製造的製程如以下所示：
首先，如第34A圖所示，如第32N圖所繪示的下面的FOIT邏輯驅動器300(圖中只顯示1個)的金屬柱或凸塊570裝設接合至電路載體或基板110表面的複數金屬接墊109，路載體或基板110例如是PCB基板、BGA基板、軟性電路基板(或薄膜)或陶瓷電路基板，底部填充材料114填入電路載體或基板110與FOIT邏輯驅動器300底部之間的間隙，或者，可以省略或跳過此填入底部填充材料114的步驟。接著，利用表面貼裝技術(surface-mount technology, SMT)將如第32N圖所繪示的上面的FOIT邏輯驅動器300(圖中只顯示一個)裝設接合至下面的FOIT邏輯驅動器300，其中焊錫、焊膏或助焊劑112可以係先印刷形成在下面FOIT邏輯驅動器300的BISD 79之金屬接墊77e上。
接著，如第34A圖至第34B圖所示，上面的一FOIT邏輯驅動器300的金屬柱或凸塊570與下層的焊錫、焊膏或助焊劑112接合後，接著如第34B圖所示，可進行一迴焊或加熱製程使上面的FOIT邏輯驅動器300的金屬柱或凸塊570固定接合在下面的FOIT邏輯驅動器300的BISD 79之金屬接墊77e上，接著，底部填充材料114可填入上面FOIT邏輯驅動器300與下面FOIT邏輯驅動器300之間的間隙中，或者，可將填入底部填充材料114的步驟省略。
在下個可選擇的步驟中，如第34B圖所示，其它複數FOIT邏輯驅動器300(如第32N圖中所示)的金屬柱或凸塊570可使用表面貼裝技術(surface-mount technology, SMT)裝設接合至上面的複數個FOIT邏輯驅動器300其中之一FOIT邏輯驅動器300中BISD 79的金屬接墊77e，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成FOIT邏輯驅動器300堆疊在三層型式或超過三層型式的結構在電路載體或基板110上。
接著，如第34B圖所示，銲錫球325以植球方式形成在電路載體或基板110的背面，接著，如第34C圖所示，電路載體或基板110被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的FOIT邏輯驅動器300堆疊在一基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，第34D圖至第34F圖為本發明實施例製造POP封裝的製程示意圖，如第34D圖及第34E圖所示，如第32N圖所繪示的頂端的其中之一FOIT邏輯驅動器300本身的金屬柱或凸塊570使用SMT技術固定或裝設接合在晶圓或面板層級的半導體晶圓的BISD 79之金屬接墊77e上，其中晶圓或面板層級的BISD 79如第32M圖中所示，其中晶圓或面板層級的BISD 79為切割分離成複數下面FOIT邏輯驅動器300之前的封裝結構。
接著，如第34E圖所示，底部填充材料114可填入在上面FOIT邏輯驅動器300與第32M圖中晶圓或面板層級封裝結構之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第34E圖所示，其它複數FOIT邏輯驅動器300(如第33N圖中所示)本身的金屬柱或凸塊570可使用表面貼裝技術(surface-mount technology, SMT)裝設接合至上面的複數個FOIT邏輯驅動器300其中之一FOIT邏輯驅動器300中BISD 79的金屬接墊77e，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成FOIT邏輯驅動器300堆疊在二層型式或超過二層型式的第32M圖中晶圓或面板層級封裝結構上。
接著，如第34F圖所示，如第32M圖中晶圓或面板的結構(型式)的結構可經由雷射切割或機械切割分離成複數下面的FOIT邏輯驅動器300，由此，將i個數目的FOIT邏輯驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的FOIT邏輯驅動器300的最底部的FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在如第29A圖中電路載體或基板110上面的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的FOIT邏輯驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，銲錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第34C圖所示，被雷射切割或機械切割分離成複數基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的FOIT邏輯驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有金屬栓塞(TPVs)582的FOIT邏輯驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，FOIT邏輯驅動器300可以是正方形或長方形，其具有一定的寬度、長度及厚度，FOIT邏輯驅動器300的形狀及尺寸具有一工業標準，例如每一FOIT邏輯驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，或者，每一FOIT邏輯驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40 mm，其長度係大於或等於5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、40mm或50mm，且其具有的厚度係大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。
用於複數FOIT驅動器堆疊在一起的交互連接線
第35A圖至第35C圖為本發明實施例在POP封裝中複數FOIT邏輯驅動器的各種連接型式剖面示意圖，如第35A圖所示，在POP封裝中，每一FOIT邏輯驅動器300包括一或複數金屬栓塞(TPVs)582用於作為第一內部驅動交互連接線(first inter-drive interconnects)461堆疊及連接至其它或另一位在上面的一FOIT邏輯驅動器300及(或)位在下面的一個FOIT邏輯驅動器300，而不連接或耦接至在POP封裝結構內的任一半導體晶片100、記憶體模組159及/或操作模組190，在每一FOIT邏輯驅動器300中每一第一內部驅動交互連接線461的形成，從頂端至底端分別為(i)BISD 79的一金屬接墊77e；(ii)BISD 79的交互連接線金屬層77之一堆疊部分；(iii)一金屬栓塞(TPVs)582；(iv)FOISD 592的交互連接線金屬層27的一堆疊部分；及(v)其中之一金屬柱或凸塊570。
或者，如第35A圖所示，在POP封裝的一第二內部驅動交互連接線462可提供類似第一內部驅動交互連接線461的功能，但是第二內部驅動交互連接線462可通過FOISD 592的交互連接線金屬層27連接或耦接至一或複數半導體晶片100、記憶體模組159及/或操作模組190。
或者，如第35B圖所示，每一FOIT邏輯驅動器300提供類似如第35A圖中的第二內部驅動交互連接線462的一第三內部驅動交互連接線463，但是第三內部驅動交互連接線463沒有向下堆疊接合至一金屬柱或凸塊570，它是垂直地排列在第三內部驅動交互連接線463下方，以連接一低的FOIT邏輯驅動器300或基板單元113，其第三內部驅動交互連接線463耦接至另一或複數金屬柱或凸塊570，它沒有垂直的排列在其金屬栓塞(TPVs)582的下方，但是垂直位在其中之一其半導體晶片100、記憶體模組159及/或操作模組190的下方，以連接一低的FOIT邏輯驅動器300或基板單元113。另外，其第三內部驅動交互連接線463可經由FOISD 592的交互連接線金屬層27連接或耦接至一或複數半導體晶片100、記憶體模組159及/或操作模組190。
或者，如第35B圖所示每一FOIT邏輯驅動器300可提供一第四內部驅動交互連接線464由以下部分組成，分別為(i)BISD 79本身的交互連接線金屬層77之一第一水平分佈部分；(ii)其中之一金屬栓塞(TPVs)582耦接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數的本身半導體晶片100、記憶體模組159及/或操作模組190上方；(iii)本身的FOISD 592的交互連接線金屬層 27之一第二水平分佈部分連接或耦接至其金屬栓塞(TPVs)582至一或複數本身的半導體晶片100、記憶體模組159及/或操作模組190。第四內部驅動交互連接線464的第二水平分佈部分耦接至其金屬柱或凸塊570，它沒有垂直排列在其中之一其金屬栓塞(TPVs)582的下方，但垂直的位在一或複數半導體晶片100、記憶體模組159及/或操作模組190的下方，連接一低的FOIT邏輯驅動器300或基板單元113。
或者，如第35C圖所示，每一FOIT邏輯驅動器300可提供一第五內部驅動交互連接線465，其係由以下組成：(i)本身BISD 79的交互連接線金屬層77的一第一水平分佈部分；(ii)其中之一其金屬栓塞(TPVs)582耦接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數半導體晶片100、記憶體模組159及/或操作模組190上方；及(iii)其FOISD 592的交互連接線金屬層27的一第二水平分佈部分連接或耦接其金屬栓塞(TPVs)582至一或複數半導體晶片100、記憶體模組159及/或操作模組190，其第五內部驅動交互連接線465的第二水平分佈部分可不耦接任何金屬柱或凸塊 570，而連接一低的FOIT邏輯驅動器300或基板單元113。
沉浸式IC交互連接線環境(IIIE)
如第35A圖至第35C圖所示，標準商業化邏輯驅動器300可堆疊形成一超級豐富交互連接線結構或環境，其中他們的半導體晶片100代表標準商業化FPGA IC晶片200(可以是單一晶片型式)及/或第24G圖中操作模組190中的導體晶片100，而具有如第6A圖至第6圖可編程邏輯區塊(LB)201及如第3A圖至第3D圖中交叉點開關379的標準商業化FPGA IC晶片200沉浸在超級豐富交互連接線結構或環境中，也就是編程3D沉浸IC交互連接線環境(IIIE)，對於在其中之一FOIT邏輯驅動器300的標準商業化FPGA IC晶片200(可以是單一晶片型式)及/或第24G圖中操作模組190中的導體晶片100，其包括(1) 其中之一標準商業化FPGA IC晶片200的SISC29及/或FISC 20之交互連接線金屬層6及/或交互連接線金屬層27、在其中之一標準商業化FPGA IC晶片200與其中之一FOIT邏輯驅動器300的FOISD 592之間的接合連接點563或191、其中之一FOIT邏輯驅動器300的FOISD 592的交互連接線金屬層 27(也就是晶片間交互連接線371)、及位在一較低的一個FOIT邏輯驅動器300與其中之FOIT邏輯驅動器300之間的金屬柱或凸塊570皆位在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的下方；(2)其中之一FOIT邏輯驅動器300的BISD 79的交互連接線金屬層77及其中之一FOIT邏輯驅動器300的BISD的銅接墊 77e係提供在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的上方；及(3) FOIT邏輯驅動器300的金屬栓塞(TPVs)582提供環繞可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379。可編程的3D IIIE所提供超級豐富交互連接線結構或環境包括用於標準商業化FPGA IC晶片200及DPIIC晶片410之半導體晶片100的第一交互連接線結構(FISC)20及/或SISC 29、在半導體晶片100與其中之一FOISD 592之間的接合連接點563或191、半導體晶片100與FOISD 592之間的接合連接點563或191的接合連接點563、FOISD 592、每一FOIT邏輯驅動器300的BISD 79、每一FOIT邏輯驅動器300的金屬栓塞(TPVs)582及在每二FOIT邏輯驅動器300之間的金屬柱或凸塊570，以用於建構一三維(3D)交互連接線結構或系統，在水平方向交互連接線結構或系統可經由每一標準商業化FPGA IC晶片200的交叉點開關379及每一FOIT邏輯驅動器300的複數DPI IC晶片410進行編程，此外，在垂直方向的交互連接線結構或系統可由每一標準商業化FPGA IC晶片200及每一FOIT邏輯驅動器300的複數DPI IC晶片410進行編程。
第36A圖至第36B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。在第36A圖及第36B圖與上述圖示中相同的元件圖號可參考上述圖示中的說明及規格，如第36A圖所示，可編程的3D IIIE與人類的大腦相似或類似，如第6A圖或第6H圖中的邏輯區塊201相似或類似神經元或神經細胞，第一交互連接線結構(FISC)20的交互連接線金屬層 6及(或)SISC29的交互連接線金屬層27係相以或類似連接神經元或可編程邏輯區塊/神經細胞的樹突(dendrites)201，用於一標準化商品標準商業化FPGA IC晶片200中的一可編程邏輯區塊(LB)201的輸入的接合連接點563或191連接至一標準商業化FPGA IC晶片200的小型I/O電路203的小型複數接收器375，與樹突末端處的突觸後細胞相似或類似。對於在一標準商業化FPGA IC晶片200內的二邏輯區塊之間的短距離，其第一交互連接線結構(FISC)20的交互連接線金屬層 6及/或其SISC29的交互連接線金屬層27可建構一交互連接線482，如同一個神經元或神經細胞(可編輯邏輯區塊)201連接到另一個神經元或神經細胞(可編輯邏輯區塊)201的一軸突連接，對於標準商業化FPGA IC晶片200中的兩個之間的長距離、FOIT邏輯驅動器300的FOISD 592之交互連接線金屬層27、FOIT邏輯驅動器300的BISD 79之交互連接線金屬層77及FOIT邏輯驅動器300的金屬栓塞(TPVs)582可建構如同一個神經元或神經細胞(可編輯邏輯區塊)201連接到另一個神經元或神經細胞(可編輯邏輯區塊)201的一類軸突交互連接線482，位在第一標準商業化FPGA IC晶片200與其中之一FOISDs 592之間的接合連接點563或191用於(物理性)連接至類軸突交互連接線482可被編程為連接至一第二標準商業化FPGA IC晶片200的小型I/O電路203的小型驅動器374因此相似或類似在交互連接線(軸突)482的末端的突觸前細胞。
為了更詳細的說明，如第36A圖所示，標準商業化FPGA IC晶片200的一第一200-1包括邏輯區塊的第一及第二LB1及LB2像神經元一樣，第一交互連接線結構(FISC)20及/或SISC29像樹突481一樣耦接至邏輯區塊的第一和第二個LB1和LB2以及交叉點開關379編程用於本身第一交互連接線結構(FISC)20及/或SISC29的連接至邏輯區塊的第一和第二個LB1和LB2，標準商業化FPGA IC晶片200的一第二200-2可包括邏輯區塊201的第三及第四個LB3及LB4像神經元一樣，第一交互連接線結構(FISC)20及/或SISC29像樹突481耦接至邏輯區塊201的第三及第四LB3及LB4及交叉點開關379編程用於本身的第一交互連接線結構(FISC)20及/或SISC29的連接至邏輯區塊201的第三及第四個LB3及LB4，FOIT邏輯驅動器300的一第一邏輯驅動器300-1可包括標準商業化FPGA IC晶片200的第一及第二200-1及200-2，標準商業化FPGA IC晶片200的一第三200-3可包括邏輯區塊的一第五LB5像是神經元一樣，第一交互連接線結構(FISC)20及/或SISC29像是樹突481耦接至邏輯區塊的第五LB5及本身交叉點開關379可編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第五LB5，標準商業化FPGA IC晶片200的一第四200-4可包括邏輯區塊的一第六LB6像神經元一樣，第一交互連接線結構(FISC)20及/或SISC29像樹突481耦接至邏輯區塊及交叉點開關379的第六LB6編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第六LB6，FOIT邏輯驅動器300的一第二邏輯驅動器300-2可包括標準商業化FPGA IC晶片200的第三及第四200-3及200-4，(1) 從邏輯區塊LB1延伸一第一部分由該標準商業化FPGA IC晶片200的第一200-1之第一交互連接線結構(FISC)20及/或SISC29的交互連接線金屬層 6及交互連接線金屬層27；(2)從第一部分延伸的其中之一接合連接點563或191；(3)一第二部分，其係經由FOISD 592的交互連接線金屬層27、FOIT邏輯驅動器300的一第一邏輯驅動器300-1的金屬栓塞(TPVs)582及/或FOIT邏輯驅動器300的一第一邏輯驅動器300-1的BISD 79的交互連接線金屬層77提供，第二部分從其中之一的接合連接點563或191延伸；(4)該其它的一接合連接點563從第二部分延伸；(5)一第三部分，其係經由該標準商業化FPGA IC晶片200的第一200-1之第一交互連接線結構(FISC)20及SISC29的交互連接線金屬層 6及交互連接線金屬層27提供，第三部分從其它的一接合連接點563或191延伸至可編程邏輯區塊LB2，以組成類軸突交互連接線482，類軸突交互連接線482可根據設置在類軸突交互連接線482的交叉點開關379之通過/不通過開關258的第一通過/不通過開關258-1至第五通過/不通過開關258-5的開關編程連接可編程邏輯區塊(LB)201的第一個LB1至邏輯區塊的第二個LB2至第六個LB6，通過/不通過開關258的第一個通過/不通過開關258-1可排列在標準商業化FPGA IC晶片200的第一個200-1，通過/不通過開關258的第二通過/不通過開關258-2及第三通過/不通過開關258-3可排列在FOIT邏輯驅動器300的第一個300-1的DPI IC晶片410內，通過/不通過開關258的第四個258-4可排列在標準商業化FPGA IC晶片200的第三個200-3內，通過/不通過開關258的第五個258-5可排列在FOIT邏輯驅動器300的第二個300-2內的DPI IC晶片410內，FOIT邏輯驅動器300的第一個300-1可具有金屬接墊77e通過金屬柱或凸塊570耦接至FOIT邏輯驅動器300的第二個300-2，或者，通過/不通過開關258的第一個通過/不通過開關258-1至第五個258-5設在類軸突交互連接線482上可省略，或者，設在類樹突交互連接線481的通過/不通過開關258可省略。
另外，如第36B圖所示，類軸突交互連接線482可認定為一樹狀的結構，包括：(i)連接可編程邏輯區塊201的第一個LB1的主幹或莖；(ii)從主幹或莖分支的複數分枝用於連接本身的主幹或莖至可編程邏輯區塊201的一或多個第二個LB2及第六個LB6；(iii)交叉點開關379的第一個379-1設在主幹或莖與本身每一分枝之間用於切換本身主幹或莖與本身一分枝之間的連接；(iv)從一本身的分枝分支出的複數次分枝用於連接一本身的分枝至可編程邏輯區塊201的一或多個第五個LB5及第六個LB6；及(v)交叉點開關379的一第二個379-2設在一本身的分枝及每一本身的次分枝之間，用於切換一本身的分枝與一或多個本身的次分枝之間的連接，交叉點開關379的第一個379-1設在一FOIT邏輯驅動器300的第一個300-1內的複數DPI IC晶片410，及交叉點開關379的第二個379-2可設在FOIT邏輯驅動器300的第二個300-2內的複數DPI IC晶片410內，每一類樹突交互連接線481可包括：(i)一主幹連接至邏輯區塊的第一個LB1至第六個LB6其中之一；(ii)從主幹分支出的複數分枝；(iii)交叉點開關379設在本身主幹與本身每一分枝之間用於切換本身主幹與本身一或多個分枝之間的連接，該標準商業化FPGA IC晶片200-1至200-4的每一可編程邏輯區塊201耦接至複數類樹突交互連接線481組成該標準商業化FPGA IC晶片200-1至200-4的第一交互連接線結構(FISC)20及/或SISC的交互連接線金屬層 6及交互連接線金屬層27，每一邏輯區塊通過類樹突交互連接線481從每一可編程邏輯區塊201延伸耦接至一或複數的類軸突交互連接線482的遠端之末端。
如第36A圖及第36B圖，每一FOIT邏輯驅動器300-1-1及300-2可提供一可用於系統/機器(裝置)計算或處理重配置可塑性或彈性及/或整體結構(顆粒狀)在每一可編程邏輯區塊(LB)201中除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體的(顆粒狀)及可變的記憶體單元及複數邏輯運算單元，具有可塑性、彈性及整體性(顆粒狀)的每一FOIT邏輯驅動器300-1-1及300-2包括整體的(顆粒狀)及可變的記憶體單元及複數邏輯運算單元，用以改變或重新配置記憶體單元內的邏輯功能及/或計算(或運算)架構(或演算法)及/或記憶體(資料或訊息)，FOIT邏輯驅動器300-1或300-2的彈性及整體性的特性係相似或類似於人類大腦，大腦或神經具有彈性或整體性，大腦或神經的很多範例可改變(可塑性或彈性)並且在成年時重新配置，上述說明中的FOIT邏輯驅動器300-1-1及300-2、標準商業化FPGA IC晶片200-1、標準商業化FPGA IC晶片200-2、標準商業化FPGA IC晶片200-3、標準商業化FPGA IC晶片200-4提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係經由改變儲存在附近的配置編程記憶體(CPM)單元內之配置編程記憶體(CPM)之資料(資料或訊息))，該配置編程記憶體(CPM)單元係位在如第15A圖至第15O圖之該標準商業化FPGA IC晶片200(單一晶片型式)或操作模組190內，例如是編程碼儲存在第15A圖至第15O圖之該標準商業化FPGA IC晶片200(單一晶片型式)或操作模組190內之該記憶體單元362內，該編程碼係用於第7A圖至第7C圖中該交叉點開關379或通過/不通過開關258，以及該編程碼或結果值儲存在第15A圖至第15O圖之該標準商業化FPGA IC晶片200(單一晶片型式)或操作模組190內之該記憶體單元490內，該編程碼可用於第6A圖至第6H圖的查找表(LUT)210。在該FOIT邏輯驅動器300-1及300-2中，儲存在配置編程記憶體(CPM)單元內的資料或資訊可用於改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)，在該FOIT邏輯驅動器300-1及300-2中，HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、如第23圖中在記憶體模組159內的記憶體晶片687(單一模組型式)或如第24A圖至第24G圖中在操作模組190內的記憶體晶片687(單一模組型式)內的複數資料資訊記憶體(DIM)單元可用來儲存資料或資訊，亦即是資料資訊記憶體(DIM)。
例如，第36C圖為本發明實施例用於一重新配置可塑性或彈性及/或整體架構的示意圖，如第36C圖所示，可編程邏輯區塊(LB)201的第三個LB3可包括4個邏輯單元LB31、LB32、LB33及LB34、一交叉點開關379、8組的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4、490-1、490-2、490-3、490-4，其中交叉點開關379可參考如第7B圖中一交叉點開關379。對於第36C圖及第7B圖相同元件標號，在第36C圖所示的元件規格及說明可參考第7B圖所示的元件規格及說明，位在交叉點開關379的4端點的4個可編程交互連接線361耦接至4個邏輯單元LB31、LB32、LB33及LB34，其中邏輯單元LB31、LB32、LB33及LB34可具有相同的架構如第6A圖或第6H圖中可編程邏輯區塊(LB)201，其中可編程邏輯區塊(LB)201的其輸出Dout或其輸出A0-A3其中之一耦接至在交叉點開關379內位在4端的4個可編程交互連接線361其中之一，每一邏輯單元LB31、LB32、LB33及LB34耦接4組配置編程記憶體(CPM)單元490-1、490-2、490-3或490-4其中之一用於在每一事件中儲存資料，及/或例如儲存結果值或編程碼作為其查找表(LUT)210，因此，當4組配置編程記憶體(CPM)單元490-1、490-2、490-3或490-4之任一組配置編程記憶體單元所儲存的資料被改變或重新配置時，可改變或重新配置可編程邏輯區塊(LB)的邏輯功能及/或計算/處理架構或演算法。
該FOIT邏輯驅動器的可塑性、彈性和完整性(顆粒)可依據複數事件(events)來達成，第15A圖至第15O圖內的標準商業化邏輯驅動器300的狀態可依據事件來進化或重新配置。第36F圖為本發明實施例用於一標準商業化邏輯驅動器進化及重新配置的演算法及流程圖。如第36A圖、第36B圖及第36F圖所示，該標準商業化邏輯驅動器300的狀態(S)包括一完整性單元(integral unit (IU))、邏輯狀態(L)、CPM狀態及DIM狀態，其可描述為S (IU, L, CPM, DIM)，該標準商業化邏輯驅動器300的狀態的進化或重新配置如下列方式執行：
在步驟S321中，在第(n-1)次的事件(E n-1)經歷之後及在經歷第n次的事件(E n)之前，邏輯驅動器300係處在第(n-1)次的狀態S n-1(IU n-1, L n-1, CPM n-1, DIM n-1)，其中n係為正整數，亦即為1、2、3、…或N。
在步驟S322中，當邏輯驅動器300或位在邏輯驅動器300之外部的機器、裝置或系統在經歷第n次的事件(E n)的事件時，會感測或偵測第n次的事件(E n)的事件以產生第n次的訊號(F n)，經感測或偵測到的訊號(F n)會輸入至邏輯驅動器300。邏輯驅動器300之FPGA IC晶片200會根據第n次的訊號(F n)進行處理及運算以產生第n次的結果資料(DR n)，並將第n次的結果資料(DR n)輸出以儲存在邏輯驅動器300之資料資訊記憶體(DIM)單元中，例如為HBM IC晶片251中。
在步驟S323中，資料資訊記憶體(DIM)單元可以儲存第n次結果資料(DR n)，並演變成第n次結果資料(DR n)之資料資訊記憶體(DIM)狀態，亦即為DIMR n。
在步驟S324中，邏輯驅動器300之FPGA IC晶片200或是其他例如為第14圖所繪示之專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267、DCDI/OIAC晶片268、PCIC晶片269、GPU晶片269a、CPU晶片269b及/或TPU晶片269c的控制、處理或運算IC晶片可以將第n次結果資料(DR n)與第(n-1)次結果資料(DR (n-1))進行比較，亦即將DIMR n與DIM n-1進行比較，以發現它們之間的改變，並計算在資料資訊記憶體(DIM)單元中DIMR n與DIM n-1之間資料資訊記憶體(DIM)有改變的數目(M n)。
在步驟S325中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(M n)與一預設標準(M c)，藉以決定邏輯驅動器300是要進行演變之步驟或是重構之步驟。
請參見第36A圖、第36B圖及第36E圖，當該數目(M n)係大於或等於該預設標準(M c)時，則該事件E n係認為是大事件，將會繼續步驟S326a，亦即為重構之步驟。當該數目(M n)係小於該預設標準(M c)時，則該事件E n並不認為是大事件，將會繼續步驟S326b，亦即為演變之步驟。
在步驟S326a中，邏輯驅動器300可以進行重構的步驟，以產生新的配置編程記憶體狀態(資料)，亦即為CPMC n。舉例而言，根據DIMR n之第n次結果資料(DR n)，可以產生新的真值表，並轉換成新的配置編程記憶體狀態(CPMC n)。該配置編程記憶體(CPMC n)之資料會載入至邏輯驅動器300之FPGA IC晶片200，以編程位於其中之如第7圖所示之可編程交互連接線361及/或如第4圖所示之查找表210。在該重構步驟之後，在步驟S327中，邏輯驅動器300係處在新的狀態SC n(IUC n, LC n, CPMC n, DIMC n)，係由下列因素所決定：新狀態的IUC n、LC n、CPMC n及DIMC n。在步驟S330中，該新狀態SC n(IUC n, LC n, CPMC n, DIMC n)會被定義成邏輯驅動器300在經過大事件E n後之最終狀態S n(IU n, L n, CPM n, DIM n)。
在步驟S326b中，邏輯驅動器300可以進行演變之步驟。邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以藉由加總全部的數目(Mn’s)而獲得所累加出的數目(M N)，其中當沒有大事件發生時，n係由1到n；當最後一次大事件事發生在第R次的事件E R時，n係由(R+1)到n，其中R係為正整數。在步驟S328中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(M N)與該預設標準(M c)。當該數目(M N)係大於或等於該預設標準(M c)時，將會繼續步驟S326a，亦即為該重構之步驟。當該數目(M N)係小於該預設標準(M c)時，將會繼續步驟S326b，亦即為演變之步驟。在步驟S329中，邏輯驅動器300係處在演變的狀態SE n(IUE n, LE n, CPME n, DIME n)，其中在第(n-1)次的事件之後，邏輯狀態(L)及配置編程記憶體(CPM)狀態並未產生改變，亦即邏輯狀態(LE n)係相同於邏輯狀態(L n-1)，配置編程記憶體狀態(CPME n)係相同於配置編程記憶體狀態(CPM n-1)，而資料資訊記憶體狀態(DIME n)係相同於資料資訊記憶體狀態(DIMR n)。在步驟S330中，經演變步驟後之狀態SE n(IUE n, LE n, CPME n, DIME n)會被定義成邏輯驅動器300在經過演變事件E n後之最終狀態S n(IU n, L n, CPM n, DIM n)。
請參見第36A圖、第36B圖及第36E圖，在第(n+1)次的事件(E n+1)時，可以重複步驟S311至步驟S320。
重大重新配置包括濃縮(condense)或簡化(concise)程序及學習程序：
I. 濃縮或簡化(condense or concise)的程序
(A) DIM重新配置：(1)邏輯驅動器300(該邏輯驅動器的FPGA IC晶片200或其它控制、運算或計算IC晶片)之外的機器/系統檢查DIM n(亦即是第36C圖、第6A圖及第6H圖中資料記憶體單元490內的結果值或編程碼)找到相同一致的記憶，然後保留所有相同記憶中的一個記憶，刪除所有其他相同的邏輯(CPMs)；及/或(2)該機器/系統檢查DIM n(亦即是第36C圖、第6A圖及第6H圖中資料記憶體單元490內的結果值或編程碼)找到相似的記憶 (在記憶體內的資料的差異程度為x%，例如差異等於或小於1%、2%、3%、5%或10%)，及保留在第15A圖至第15O圖中邏輯驅動器300內HBM IC晶片251之SRAM或DRAM單元內所有相同記憶中的其中之一個或二個記憶，或保留在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內所有相同記憶中的其中之一個或二個記憶，以及儲存全部其它相似記憶在邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內或是儲存全部其它相似記憶在邏輯驅動器300之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片251中的SRAM或DRAM單元內。或者是，全部相似記憶中的一代表性資料或資訊(例如是全部相似記憶中的平均資料或資訊)及從該代表性資訊或資訊得來的標準偏差，可被產生及保留在第15A圖至第15O圖中邏輯驅動器300內HBM IC晶片251及保留在第15A圖至第15O圖中邏輯驅動器300內之NVM IC晶片250中NAND快閃記憶體單元內，及儲存所有相似記憶在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內或是儲存全部其它相似記憶在邏輯驅動器300之外的記憶儲存裝置而不在邏輯驅動器內HBM IC晶片251中的SRAM或DRAM單元內。
(B)邏輯重新配置：(1)機器/系統檢查配置編程記憶體(CPM n)，用於在相對應邏輯功能CPM n中找到相同一致的邏輯功能或配置編程記憶體(CPMs)，然後保留該些相同一致的邏輯功能或配置編程記憶體(CPMs)其中之一個，刪除其他該些相同一致的邏輯功能或配置編程記憶體(CPMs)；(2) 機器/系統檢查配置編程記憶體(CPM n)，用於在相對應邏輯功能CPM n中找到相似的邏輯功能或配置編程記憶體(CPMs)，在記憶體內資料差異程度為x%，例如差異等於或小於2%、3%、5%或10%，及保留其中之一個或二個相似的邏輯功能或配置編程記憶體(CPMs)在第15A圖至第15O圖中邏輯驅動器300內HBM IC晶片251之SRAM或DRAM單元內，及在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內，以及儲存全部其它相似配置編程記憶體(CPMs)在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內或是儲存全部其它相似配置編程記憶體(CPMs)在邏輯驅動器300之外的記憶儲存裝置而不在邏輯驅動器300內HBM IC晶片251中的SRAM或DRAM單元內。或者是，全部相似記憶中的一代表性配置編程記憶體(CPMs)(資料或資訊)可被產生及保留在第15A圖至第15O圖中邏輯驅動器300內HBM IC晶片251中SRAM或DRAM單元內及在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250中NAND快閃記憶體單元內，及儲存所有相似邏輯功能或配置編程記憶體(CPMs)在第15A圖至第15O圖中邏輯驅動器300內NVM IC晶片250之NAND快閃記憶體單元內或是儲存全部其它相似配置編程記憶體(CPMs)在邏輯驅動器300之外的記憶儲存裝置而不在邏輯驅動器300內HBM IC晶片250中的SRAM或DRAM單元內。
II. 學習程序
根據Sn (IUn, Ln, CPM n, DIM n)，執行一演算法而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元、邏輯、CPMs及DIMs，刪除(忘記)沒有用的、非重大的或非重要的整體單元、邏輯、CPMs或DIMs，選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元、邏輯、CPMs及/或DIMs之使用頻率。另一例子為，可使用貝氏推理之演算法產生邏輯驅動器的一個新狀態S n+1(IU n+1, L n+1, CPM n+1, DIM n+1)。
該演算法及規則可提供該系統/機器狀態在事件之後的學習程序，FOIT邏輯驅動器的可塑性、彈性及整體性提供了適用於機器學習和人工智能應用的功能/能力。
本發明另一方面提供用於系統/機器計算或運算的一重新配置可塑性(彈性)及/或整體性的架構，其中除了使用sequential、parallel、pipelined或Von Neumann等計算或運算架構及/或演算法之外，還使用整體性的及可變的記憶體單元及邏輯單元。具有可塑性(或彈性)及完整性之該標準商業化邏輯驅動器300-1及300-2 包括整體性的及可變性的配置編程記憶體(CPM)，以改變或重新配置其邏輯功能。
如第36A圖至第36C圖所示，標準商業化邏輯驅動器300-1及300-2之可塑性(彈性)及完整性的特性相似或類似於人類大腦，大腦或神經具有可塑性(彈性)及完整性，大腦或神經許多方面在成年時可以改變(或是說”可塑造性”或”彈性”)及可重新配置。如上述說明的標準商業化邏輯驅動器300-1及300-2提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其改變的方式係經由改變或重新配置儲存在該FPGA IC晶片200-1至200-4(單一晶片型式)或在操作模組190內或在第15A圖至第15O圖的非揮發性IC晶片250內的該配置編程記憶體(CPM)(資料或資訊)，在標準商業化邏輯驅動器300-1及300-2內，該資料資訊記憶體(DIM)(資料或資訊)可儲存在HBM IC晶片251、VM IC晶片324、DRAM IC晶片321或是儲存在如第23圖中單一模組型式的記憶體模組159中，儲存在如第24A圖至第24G圖中單一模組型式的操作模組190，或是儲存在如第15A圖至第15O圖中一或複數NVM IC晶片250內NAND快閃記憶體單元內。
如第36A圖至第36C圖所示，該邏輯功能及/或計算(或運算)架構(或演算法)遵循在FPGA IC晶片200-1至200-4上且在附近的記憶體內的配置編程記憶體(CPM)，從該邏輯功能編程輸入或輸出的資料或資訊經由配置編程記憶體(CPM)被儲存在資料記憶體(DIM)內。該資料資訊記憶體(DIMA)的某些區域由重新配置電路監視。在該FPGA IC晶片200-1至200-4內的該重新配置電路可被設定。或者，在該邏輯驅動器300-1及300-2內的該專用空制晶片260、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268或DPIIC晶片410內的該重新配置電路可被設定。假如在(在一事件或累積的事件之後)DIMA內的記憶體數字(其中數據被更改或翻轉)超過一特定百分比時，例如是等於或大於1%、5%、10%、20%或50%時，該重新配置電路將被更改或重新配置該配置編程記憶體，以加載至該FPGA IC晶片200-1至200-4，因此改變或重新配置標準商業化邏輯驅動器300-1和300-2的邏輯功能和/或計算（或處理）或架構（或演算法）。意思是指，使用在標準商業化邏輯驅動器300-1和300-2內的可編程交互連接線及可編程查找表，並且根據儲存在商業化邏輯驅動器300-1和300-2中的標準商業化FPGA IC晶片200-1至200-4或是根據儲存在標準商業化邏輯驅動器300-1和300-2內的該NVM IC晶片250的該更改配置編程記憶體(CPM)，更改或重新配置該標準商業化FPGA IC晶片200-1至200-4該邏輯功能和/或計算（或處理）或架構（或演算法）。因此，在資料資訊記憶體(DIM)中的一顯著改變可導致操作模組190中的FPGA IC晶片200之邏輯功能及/或計算/運算及/或架構(或演算法)的改變。
為了更詳細說明，第36E圖為本發明實施例用於自我重配置功能的流程圖或演算法的方塊示意圖。如第36A圖、第36B圖及第36E圖所示，在步驟S311中，用於每一標準商業化邏輯驅動器300-1和300-2，用於編程在FPGA IC晶片200(單一晶片型式)或在操作模組190內的FPGA IC晶片200之該可編程交互連接線及可編程查找表的編程碼或結果值的配置編程記憶體(CPM)資料可儲存在第8A圖至第8G圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11E圖的FPGA IC晶片200的非揮發性記憶體單元870、880、907或SS RRAM單元907。
接著，在步驟S312，用於每一標準商業化邏輯驅動器300-1和300-2，儲存在FPGA IC晶片200的非揮發性記憶體單元870、880、907或SS RRAM單元907的配置編程記憶體(CPM)可加載至FPGA IC晶片200的記憶體單元362及490，以編程該FPGA IC晶片200的可編程交互連接線及可編程查找表。
接著，在步驟S313中，用於每一該標準商業化邏輯驅動器300-1和300-2，儲存在其HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內的一輸入訊號S，可輸入至其中之一FPGA IC晶片200，該其中之一FPGA IC晶片200在步驟S314中可依據在輸入訊號S產生一輸出訊號O，其中該輸出訊號O可儲存在HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內。
接著，在步驟S315中，用於每一該標準商業化邏輯驅動器300-1和300-2，一偵測或感應訊號F可在一事件E中產生，以儲存在其HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內，該偵測或感應訊號F可輸入至其中之一該FPGA IC晶片200中。
接著，在步驟S316中，用於每一該標準商業化邏輯驅動器300-1和300-2，在其中之一該FPGA IC晶片200、專用控制晶片260、專用I/O晶片265、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268或DPIIC晶片410內的該重新配置電路可經由比較該偵測或感應訊號F與輸出訊號O後偵測在某些區域中該資料記憶體的改變資料，儲存在該某些區域(DIMA)中該資料記憶體的該改變資料之該記憶體單元的數字Mn被計算或統計。
接著，在步驟S317中，執行用於確認該數字Mn是否大於一設定值Mset的步驟，在步驟S317中，該數字Mn確認是大於或等於該設定值Mset時，該事件E可被考量作為一巨大事件，接著，繼續步驟S311，用於編程在FPGA IC晶片200(單一晶片型式)或在操作模組190內的FPGA IC晶片200之該可編程交互連接線及可編程查找表的編程碼或結果值的配置編程記憶體(CPM)的資料可被更新及改變，以儲存在第8A圖至第8G圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11E圖的FPGA IC晶片200的非揮發性記憶體單元870、880、907或SS RRAM單元907中的非揮發性記憶體單元870、880、907或SS RRAM單元907。
當該數字Mn被確認是小於該設定值Mset時，該事件E不會被考量成一巨大事件，繼續步驟S318，在步驟S318中，在此迴圈中的步驟S316計算的該數字Mn加到先前迴圈中先前數字Mn的總和或累積值，以產生一更新後的總和值或累積值MN，接著在步驟S319中，執行確認該更新後的總和值或累積值MN是否大於門檻值Mt的一步驟，在該步驟s319中，當該更新後的總和值或累積值MN確認大於或等於門檻值Mt時，繼續步驟S311，用於編程在FPGA IC晶片200(單一晶片型式)或在操作模組190內的FPGA IC晶片200之該可編程交互連接線及可編程查找表的編程碼或結果值的配置編程記憶體(CPM)的資料可被更新及改變，以儲存在第8A圖至第8G圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11E圖的FPGA IC晶片200的非揮發性記憶體單元870、880、907或SS RRAM單元907中的非揮發性記憶體單元870、880、907或SS RRAM單元907。當該更新後的總和值或累積值MN確認小於門檻值Mt時，繼續步驟S313。
使用可編程邏輯區塊(LB) LB3(作為GPS功能(全球定位系統))而獲得彈性及整體性的例子，如第36A圖至第36C圖所示：
例如，可編程邏輯區塊(LB) LB3的功能為GPS，記住路線並且能夠駕駛至數個位置，司機及/或機器/系統計劃駕駛從舊金山開到聖荷西，可編程邏輯區塊(LB) LB3的功能如下：
(1)在第一事件E1，司機及/或機器/系統看一張地圖，發現二條從舊金山到聖荷西的101號及208高速公路，該機器/系統使用邏輯單元LB31及LB32來計算及處理第一事件E1，及一第一邏輯配置L1以記憶第一事件E1及第一事件E1的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3的配置編程記憶體單元362-1、362-2、362-3、362-4、490-1及490-2中的第一組配置編程記憶體(CPM1)，以第一邏輯配置L1制定邏輯單元LB31及LB32；及(b)在儲存在標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第一組資料資訊記憶體(DIM1)。在第一事件E1之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第一事件E1的第一邏輯配置L1、該第一組配置編程記憶CPM1及第一組資料資訊記憶DIM1的第一邏輯配置L1有關的S1LB3。
(2)在一第二事件E2，該司機及/或機器/系統決定行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31及LB33來計算及處理第二事件E2，及一第二邏輯配置L2以記憶第二事件E2的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3及/或第一組資料資訊記憶體DIM1的編程記憶體單元362-1、362-2、362-3、362-4、490-1及490-3中的第二組配置編程記憶體(CPM2)，以第二邏輯配置L2制定邏輯單元LB31及LB33；及(b) 在儲存在標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第二組資料資訊記憶體(DIM2)。在第二事件E2之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第二事件E2的第二邏輯配置L2、該第二組配置編程記憶體CPM2及第二組資料資訊記憶體DIM2的第二邏輯配置L2有關的S2LB3。第二組資料資訊記憶體DIM2可包括新增加的資訊，此新增資訊與第二事件E2及依據第一組資料資訊記憶體DIM1資料做資料及資訊重新配置，從而保持第一事件E1有用的重要訊息。
(3)在一第三事件E3，該司機及/或機器/系統行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32及LB33來計算及處理第三事件E3，及一第三邏輯配置L3來記憶第三事件E3的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3及/或第二組資料資訊記憶DIM2的編程記憶體單元362-1、362-2、362-3、362-4、490-1、490-2及490-3中的第三組配置編程記憶(CPM3)，以第三邏輯配置L3制定邏輯單元LB31、LB32及LB33；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第三組資料資訊記憶體(DIM3)，在第三事件E3之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第三事件E3的第三邏輯配置L3、該第三組配置編程記憶CPM3及第三組資料資訊記憶DIM3的第三邏輯配置L3有關的S3LB3。第三組資料資訊記憶DIM3可包括新增加的資訊，此新增資訊與第三事件E3及依據第一組資料資訊記憶DIM1及第二組資料資訊記憶DIM2做資料及資訊重新配置，從而保持第一事件E1第二事件E2的重要訊息。
(4)在第三事件E3的二個月之後，在一第四事件E4中，該司機及/或機器/系統行駛280號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32、LB33及LB34來計算及處理第四事件E4，及一第四邏輯配置L4來記憶第四事件E4的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3及/或第三組資料資訊記憶DIM3的編程記憶體單元362-1、362-2、362-3、362-4、490-1、490-2、490-3及490-4中的第四組配置編程記憶(CPM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第四組資料資訊記憶體(DIM4)，在第四事件E4之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第四事件E4的第四邏輯配置L4、該第四組配置編程記憶體CPM4及第四組資料資訊記憶體DIM4的第四邏輯配置L4有關的S4LB3。第四組資料資訊記憶體DIM4可包括新增加的資訊，此新增資訊與第四事件E4及依據第一組資料資訊記憶體DIM1、第二組資料資訊記憶體DIM2及第三組資料資訊記憶體DIM3做資料及資訊重新配置，從而保持第一事件E1、第二事件E2及第三事件E3的重要訊息。
(5)在第四事件E4的一星期之後，在一第五事件E5中，該司機及/或機器/系統行駛280號高速公路從舊金山至庫比蒂諾(Cupertino)，庫比蒂諾(Cupertino)在第四事件E4的路線中的中間道路，該機器/系統使用在第四邏輯配置L4的邏輯單元LB31、LB32、LB33及LB34來計算及處理第五事件E5，及一第四邏輯配置L4來記憶第五事件E5的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3的編程記憶體單元362-1、362-2、362-3、362-4、490-1、490-2、490-3及490-4及/或第四組資料資訊記憶(DIM4)中的第四組配置編程記憶(CPM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第五組資料資訊記憶體(DIM5)，在第五事件E5之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第五事件E4的第四邏輯配置L4、該第四組配置編程記憶CPM4及第五組資料資訊記憶DIM5的第四邏輯配置L4有關的S5LB3。第五組資料資訊記憶DIM5可包括新增加的資訊，此新增資訊與第五事件E5及依據第一組資料資訊記憶DIM1至第四組資料資訊記憶DIM4做資料及資訊重新配置，從而保持第一事件E1至第四事件E4的重要訊息。
(6)在第五事件E5的6個月後，在一第六事件E6，司機及/或機器/系統計劃從舊金山駕駛至洛杉磯，司機及/或機器/系統看一張地圖及找到二條從舊金山至洛衫磯的101號及5號高速公路，該機器/系統使用用於計算及處理第六事件E6的可編程邏輯區塊(LB) LB3的邏輯單元LB31及可編程邏輯區塊(LB)LB4的邏輯單元LB41，及一第六邏輯配置L6來記憶與第六事件E6的相關資料、訊息或結果，可編程邏輯區塊(LB)LB4與如第36C圖的可編程邏輯區塊(LB)LB3具有相同的架構，但在可編程邏輯區塊(LB)LB3內的四個邏輯單元LB31、LB32、LB33及LB34分別重新編號為LB41、LB42、LB43及LB44，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、362-2、362-3、362-4及490-1中配置編程記憶體的一第六組配置編程記憶體CPM6及那些可編程邏輯區塊(LB)LB4及/或第五組資料資訊記憶DIM5，以第六邏輯配置L6制定邏輯單元LB31及LB41；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第六組資料資訊記憶體(DIM6)。在第六事件E6後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S6LB3&4，此S6LB3&4與於第六事件E6的第六邏輯配置L6、該第六組配置編程記憶CPM6及第六組資料資訊記憶DIM6有關。第六組資料資訊記憶DIM6可包括新增加的資訊，此新增資訊與第六事件E6及依據第一組資料資訊記憶DIM1至五組資料資訊記憶DIM5做資料及資訊重新配置，從而保持第一事件E1至第五事件E5的重要訊息。
(7)在一第七事件E7中，該司機及/或機器/系統行駛5號高速公路從洛衫磯至舊金山，該機器/系統在第二邏輯配置L2及及/或在第六組資料資訊記憶DIM6下使用邏輯單元LB31及LB33來計算及處理第七事件E7，及一第二邏輯配置L2來記憶第七事件E7的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB) LB3的編程記憶體單元362-1、362-2、362-3、362-4、490-1及490-3中配置編程記憶體(CPM)的第二組配置編程記憶(CPM2)，在第二邏輯配置L2上使用第六組資料記憶DM6在邏輯處理上，該第六組資料記憶DM6具有邏輯單元LB31及LB33；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第七組資料資訊記憶體(DIM7)。在第七事件E7之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第七事件E7的第二邏輯配置L2、該第二組配置編程記憶CPM2及第七組資料資訊記憶DIM7的第七邏輯配置L7有關的S7LB3。第七組資料資訊記憶DIM7可包括新增加的資訊，此新增資訊與第七事件E7及依據第一組資料資訊記憶DIM1至第六組資料資訊記憶DIM6做資料及資訊重新配置，從而保持第一事件E1至第六事件E6的重要訊息。
(8)在第七事件二星期後，在一第八事件E8，司機及/或機器/系統從5號高速公路從舊金山至洛衫磯，該機器/系統使用可編程邏輯區塊(LB)LB3的邏輯單元LB32、LB33及LB34及可編程邏輯區塊(LB)LB4的邏輯單元LB41及LB42用於計算及處理第八事件E8，及第八事件E8的一第八邏輯配置L8來記憶第八事件E8的相關資料、資訊或結果，可編程邏輯區塊(LB)LB4與如第36C圖的可編程邏輯區塊(LB)LB3具有相同架構，但該四個邏輯單元被重新編號成LB41、LB42、LB43及LB44，第36D圖為本發明實施例用於第八事件E8的一重新配置可塑性或彈性及/或整體架構的示意圖，如第36A圖至第36D圖所示，可編程邏輯區塊(LB)LB3的交叉點開關379可具有其頂部端點切換沒有耦接至邏輯單元LB31(未繪製在第36D圖中但在第36C圖中)，但耦接至一第一交互連接線結構(FISC)20的一第一部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB3神經元的樹突481的其中之一，可編程邏輯區塊(LB)LB4的交叉點開關379可具有其右側端點切換沒有耦接至邏輯單元LB44(未繪製在圖中)，但耦接至一第一交互連接線結構(FISC)20的一第二部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一，經由該第一交互連接線結構(FISC)20的一第三部分及第二半導體晶片200-2的SISC29連接至該第一交互連接線結構(FISC)20的第一部分及第二半導體晶片200-2的SISC29；可編程邏輯區塊(LB)LB4的交叉點開關379可具有其底部端點切換沒有耦接至邏輯單元LB43，但耦接至一第一交互連接線結構(FISC)20的一第四部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一。那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、362-2、362-3、362-4、490-2、490-3及490-4之中配置編程記憶體(CPM)一第八組配置編程記憶CPM8及那些可編程邏輯區塊(LB)LB4的配置編程記憶(CPM)單元362-1、362-2、362-3、362-4、490-1及490-2及/或第七組資料資訊記憶DIM7，以第八邏輯配置L8制定邏輯單元LB31、LB32、LB33、LB34及LB42；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251、VM IC晶片324、DRAM IC晶片321、在記憶體模組159(單一模組)內的內的記憶體晶片687、或在用於資料資訊記憶體(DIM)的操作模組190內的記憶體晶片687內之一第八組資料資訊記憶體(DIM8)。在第八事件E8後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S8LB3&4，此S8LB3&4與於第八事件E8的第八邏輯配置L8、該第八組配置編程記憶PPM8及第八組資料資訊記憶DIM8有關。第八組資料資訊記憶DIM8可包括新增加的資訊，此新增資訊與第八事件E8及依據第一組資料資訊記憶DIM1至七組資料資訊記憶DIM7做資料及資訊重新配置，從而保持第一事件E1至第七事件E7的重要訊息。
(9)第八事件E8係與先前第一至第七事件E1-E7全然不同，其被分類成一重大事件E9並產生一整體狀態S9LB3，在第一至第八事件E1-E8之後，用於大幅度的重新配置在該重大事件E9上，司機及/或機器/系統可將第一至第八邏輯配置L1-L8重新配置成而獲得第九邏輯配置L9，且根據在可編程邏輯區塊(LB)LB3的配置編程記憶體單元362-1、362-2、362-3、362-4、490-1、490-2、490-3及490-4中配置編程記憶體(CPM)的第九組配置編程記憶CPM9及/或第一至第八資料資訊記憶DIM1-DIM8在第九邏輯配置L9下制定邏輯單元LB31、LB32、LB33及LB34，而用於在加州區域舊金山和洛杉磯之間的GPS功能。
該機器/系統可使用某個特定標準執行重大重新配置，重大的重新配置就是深度睡眠後大腦的重新配置，重大的重新配置包括濃縮或簡潔的流程及學習程序，如下所述：
在事件E9中用於資料資訊記憶體(DIM)重新配置的濃縮或簡化(condense or concise)的程序中，該機器/系統可檢查該第一組至第八組資料資訊記憶體DIM1-DIM8，以找到一致的資料資訊記憶體(DIM)，然後保存其中之一個(組)一致的資料資訊記憶體(DIM)，刪除其它組一致的資料資訊記憶體(DIM)。另外，該機器/系統可檢查該第一組至第八組資料資訊記憶體DIM1-DIM8，以找到相似的資料資訊記憶體(DIM)，其資料資訊記憶體(DIM)差異程度為x%，例如差異等於或小於2%、3%、5%或10%，及保留其中之一組或二組相似的資料資訊記憶體(DIM)，刪除其它相似的資料資訊記憶體(DIM)。或者是，在相似的資料資訊記憶體(DIM)組別之中產生一組代表性資料資訊記憶體(DIM)，然後將其它相似的資料資訊記憶體(DIM)刪除。
在事件E9中用於配置編程記憶體(CPM)重新配置的濃縮或簡化(condense or concise)的程序中，該機器/系統可檢查用於特定邏輯功能的該第一組至第八組配置編程記憶體CPM1-CPM8，以找到一致的用於特定邏輯功能之配置編程記憶體(CPM)，然後保存其中之一個(組)一致的配置編程記憶體(CPM)，刪除其它組一致的配置編程記憶體(CPM)。另外，該機器/系統可檢查用於特定邏輯功能的該第一組至第八組配置編程記憶體CPM1-CPM8，以找到相似的用於特定邏輯功能之配置編程記憶體(CPM)，其配置編程記憶體(CPM)差異程度為x%，例如差異等於或小於2%、3%、5%或10%，及保留其中之一組或二組相似的配置編程記憶體(CPM)，刪除其它相似的配置編程記憶體(CPM)。或者是，在相似的配置編程記憶體(CPM)組別之中產生一組代表性配置編程記憶體(CPM)，然後將其它相似的配置編程記憶體(CPM)刪除。
在事件E9的學習程序中，一演算法可被執行：(1)用於邏輯配置L1-L4, L6及L8的配置編程記憶CPM1-PM4, CPM6及CPM8；及(2)資料資訊記憶DIM1-DIM8的優化，例如是選擇或篩選該配置編程記憶CPM1-PM4, CPM6及CPM8獲得有用、重大及重要的第九組配置編程記憶CPM9其中之一及優化，例如是選擇或篩選該資料資訊記憶DIM1-DIM8獲得有用、重大及重要的第九組資料資訊記憶DIM9其中之一；另外，此演算法可被執行以(1)用以邏輯配置L1-L4, L6及L8的配置編程記憶CPM1-PM4, CPM6及CPM8；及(2)用於刪除沒有用的、不重大的或不重要的配置編程記憶CPM1-PM4, CPM6及CPM其中之一及刪除沒有用的、不重大的或不重要的資料資訊記憶DIM1-DIM8其中之一。該演算法可依據統計方法執行，例如，事件E1-E8中的配置編程記憶CPM1-PM4, CPM6及CPM的使用頻率及/或在事件E1-E8中使用資料資訊記憶DIM1-DIM8的頻率。
用於邏輯驅動器及記憶體驅動器的POP封裝的組合
如上所述，FOIT邏輯驅動器300可與如第15A圖至第15O圖中的半導體晶片100一起封裝，複數個FOIT邏輯驅動器300可與一或複數個記憶體驅動器310併入一模組中，記憶體驅動器310可適用於儲存資料或應用程式，記憶體驅動器310可被分離2個型式(如第37A圖至24K圖所示)，一個為非揮發性記憶體驅動器322，另一個為揮發性記憶體驅動器323，第37A圖至第37K圖為本發明實施例用於邏輸驅動器及記憶體驅動器的POP封裝之組合示意圖，記憶體驅動器310的結構及製程可參考第19A圖至第35D圖的說明，其記憶體驅動器310的結構及製程與第19A圖至第35D圖的說明及規格相同，但是半導體晶片100是非揮發性記憶體晶片用於非揮發性記憶體驅動器322；而半導體晶片100是揮發性記憶體晶片用於揮發性記憶體驅動器323。
如第37A圖所示，POP封裝可只與如第19A圖至第35D圖所示的基板單元113上的FOIT邏輯驅動器300堆疊，一上面的FOIT邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面下面的FOIT邏輯驅動器300的金屬接墊77e上，但是最下面的FOIT邏輯驅動器300的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第37B圖所示，POP封裝可只與如第19A圖至第35D圖製成的基板單元113上的FOIT非揮發性記憶體驅動器322堆疊，一上面的FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面下面的FOIT非揮發性記憶體驅動器322的金屬接墊77e上，但是最下面的FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第37C圖所示，POP封裝可只與如第19A圖至第35D圖製成的基板單元113上的FOIT揮發性記憶體驅動器323堆疊，一上面的FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面下面的FOIT揮發性記憶體驅動器323的金屬接墊77e上，但是最下面的FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其基板單元113上面的金屬接墊109上。
如第37D圖所示，POP封裝可堆疊一群組FOIT邏輯驅動器300及一群組如第19A圖至第35D圖製成的FOIT揮發性記憶體驅動器323，此FOIT邏輯驅動器300群組可排列在基板單元113上方及在FOIT揮發性記憶體驅動器323群組的下方，例如，該群組中的二個FOIT邏輯驅動器300可排列在基板單元113的上方及位在該群組的二個FOIT揮發性記憶體驅動器323下方，一第一個FOIT邏輯驅動器300的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個FOIT邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面(下側)第一個FOIT邏輯驅動器300的金屬接墊77e，一第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第二個FOIT邏輯驅動器300之金屬接墊77e上，及一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個FOIT揮發性記憶體驅動器323之金屬接墊77e上。
如第37E圖所示，POP封裝可與FOIT邏輯驅動器300與如第19A圖至第35D圖製成的FOIT揮發性記憶體驅動器323交替地堆疊，例如，一第一個FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第一個FOIT邏輯驅動器300的金屬接墊77e上，一第二個FOIT邏輯驅動器300的金屬柱或凸塊570裝設接合在其背面的第一個FOIT揮發性記憶體驅動器323的金屬接墊77e上，及一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第二個FOIT邏輯驅動器300的金屬接墊77e上。
如第37F圖所示，POP封裝可堆疊一群組FOIT非揮發性記憶體驅動器322及一群組如第19A圖至第35D圖製成的FOIT揮發性記憶體驅動器323，此FOIT揮發性記憶體驅動器323群組可排列在基板單元113上方及在FOIT非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個FOIT揮發性記憶體驅動器323可排列在基板單元113的上方及位在該群組的二個FOIT非揮發性記憶體驅動器322下方，一第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背面的第一個FOIT非揮發性記憶體驅動器322的金屬接墊77e上，一第一個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第二個FOIT揮發性記憶體驅動器323的金屬接墊77e上，及一第二個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第一個FOIT揮發性記憶體驅動器322背面上的金屬接墊77e上。
如第37G圖所示，POP封裝可堆疊一群組FOIT非揮發性記憶體驅動器322及一群組如第19A圖至第35D圖製成的FOIT揮發性記憶體驅動器323，此 FOIT非揮發性記憶體驅動器322群組可排列在基板單元113上方及在FOIT揮發性記憶體驅動器323群組的下方，例如，該群組中的二個FOIT非揮發性記憶體驅動器322可排列在基板單元113的上方及位在該群組的二個FOIT揮發性記憶體驅動器323下方，一第一個 FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個 FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面(下側)第一個 FOIT非揮發性記憶體驅動器322的金屬接墊77e，一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第一個FOIT揮發性記憶體驅動器323之金屬接墊77e上。
如第37H圖所示，POP封裝可與FOIT揮發性記憶體驅動器323與如第19A圖至第35D圖製成的FOIT非揮發性記憶體驅動器322交替地堆疊，例如，一第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背(面)的第一個FOIT揮發性記憶體驅動器323的金屬接墊77e上，一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570裝設接合在其背面的第一個FOIT非揮發性記憶體驅動器322的金屬接墊77e上，一第二個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背面的第二個FOIT揮發性記憶體驅動器323的金屬接墊77e上。
如第37I圖所示，POP封裝可與一組FOIT邏輯驅動器300、一組FOIT揮發性記憶體驅動器323與如第19A圖至第35D圖製成的FOIT非揮發性記憶體驅動器323交替地堆疊而形成，該組FOIT邏輯驅動器300可裝設接合在其上側(面)的基板單元113上且位在FOIT非揮發性記憶體驅動器323下方，以及該FOIT非揮發性記憶體驅動器323可設置在該組FOIT邏輯驅動器300上方且位在FOIT非揮發性記憶體驅動器323下方，例如，一組二個FOIT邏輯驅動器300可裝設接合在其上側(面)的基板單元113上且位在一組二個FOIT揮發性記憶體驅動器323下方，及該組二個FOIT揮發性記憶體驅動器323可裝設接合在該組二個FOIT邏輯驅動器300的上方且位在該組二個FOIT非揮發性記憶體驅動器322下方，一第一個FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第二個FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在其背(面)第一個FOIT邏輯驅動器300的的金屬接墊77e上，第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背(面)第二個FOIT邏輯驅動器300的的金屬接墊77e上，第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背(面)第一個FOIT揮發性記憶體驅動器323的的金屬接墊77e上，第一個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背(面)的第二個FOIT揮發性記憶體驅動器323的金屬接墊77e上，一第二個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570裝設接合在其背面的第一個FOIT非揮發性記憶體驅動器322的金屬接墊77e上。
如第37J圖所示，POP封裝可與一組FOIT邏輯驅動器300、一組FOIT揮發性記憶體驅動器323與如第19A圖至第35D圖製成的FOIT非揮發性記憶體驅動器322交替地堆疊而形成。例如，一第一個FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背(面)之第一個FOIT邏輯驅動器300的金屬接墊77e上，一第一個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背(面)之第一個FOIT揮發性記憶體驅動器323的的金屬接墊77e上，一第二個FOIT邏輯驅動器300的金屬柱或凸塊570可裝設接合在其背(面)之該第一個FOIT非揮發性記憶體驅動器322的金屬接墊77e上，一第二個FOIT揮發性記憶體驅動器323的金屬柱或凸塊570可裝設接合在其背(面)之第二個FOIT邏輯驅動器300的金屬接墊77e上，一第二個FOIT非揮發性記憶體驅動器322的金屬柱或凸塊570可裝設接合在其背(面)之第二個FOIT揮發性記憶體驅動器323的金屬接墊77e上。
第37K圖所示，POP封裝可堆疊成三個堆疊，一堆疊只有FOIT邏輯驅動器300在如第19A圖至第35D圖製成的基板單元113上，另一堆疊為只有FOIT非揮發性記憶體驅動器322在如第19A圖至第35D圖製成的基板單元113上，及其它一個堆疊只有FOIT揮發性記憶體驅動器323在如第19A圖至第35D圖製成的基板單元113上，此結構的製程在FOIT邏輯驅動器300、FOIT非揮發性記憶體驅動器322及FOIT揮發性記憶體驅動器323三個堆疊結構形成在電路載體或基板上，如第34A圖中的電路載體或基板110，將焊錫球325以植球方式設置在電路載體或基板的背面，然後經由雷射切割或機械切割的方式將電路載體或基板110切割成複數個單獨基板單元113，其中電路載體或基板例如是PCB基板或BGA基板。
第37L圖為本發明實施例中複數POP封裝的上視圖，其中第37K圖係沿著切割線A-A之剖面示意圖。另外，複數個I/O連接埠305可裝設接合在具有一或複數USB插頭、高畫質多媒體介面(high-definition-multimedia-interface (HDMI))插頭、音頻插頭、互聯網插頭、電源插頭和/或插入其中的視頻圖形陣列(VGA)插頭的基板單元113上。
邏輯驅動器的應用
經由使用商業化標準FOIT邏輯驅動器300，可將現有的系統設計、製造生產及(或)產品產業改變成一商業化的系統/產品產業，像是現在商業化的DRAM、或快閃記憶體產業，一系統、電腦、智慧型手機或電子設備或裝置可變成一商業化標準硬體包括主要的記憶體驅動器310及FOIT邏輯驅動器300，第38A圖至第38C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。如第38A圖至第38C圖，FOIT邏輯驅動器300具有足夠大數量的輸入/輸出(I/O)以支持(支援)用於編程全部或大部分應用程式/用途的輸入/輸出I/O連接埠305。FOIT邏輯驅動器300的I/Os(由金屬柱或凸塊570提供)支持用於編程所需求的I/O連接埠，例如，執行人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(Car GP)、數位訊號處理、微控制器及(或)中央處理(CP)的功能或任何組合的功能。FOIT邏輯驅動器300可適用於(1)編程或配置I/O用於軟體或應用開發人員下載應用軟體或程式碼儲存在記憶體驅動器310，通過複數I/O連接埠305或連接器連接或耦接至FOIT邏輯驅動器300的複數I/Os，及(2)執行複數I/Os通過複數I/OsI/O連接埠305或連接器連接或耦接至FOIT邏輯驅動器300的複數I/Os，執行使用者的指令，例如產生一微軟word檔案、或一power point簡報檔案或excel檔案，複數I/OsI/O連接埠305或連接器連接或耦接至相對應FOIT邏輯驅動器300的複數I/Os，可包括一或複數(2、3、4或大於4)USB連接端、一或複數IEEE 1394連接端、一或複數乙太網路連接端、一或複數HDMI連接端、一或複數VGA連接端、一或複數電源供應連接端、一或複數音源連接端或串行連接端，例如RS-232或通訊(COM)連接端、無線收發I/Os連接端及/或藍芽收發器I/O連接端等，複數I/OsI/O連接埠305或連接器可被設置、放置、組裝或連接在基板、軟板或母板上，例如PCB板、具有交互連接線結構的矽基板、具有交互連接線結構的金屬基板、具有交互連接線結構的玻璃基板、具有交互連接線結構陶瓷基板或具有交互連接線結構的軟性基板或薄膜126。FOIT邏輯驅動器300可使用其本身的金屬柱或凸塊570裝設接合組裝在基板、軟板或母板，類似晶片封裝技術的覆晶封裝或使用在LCD 驅動器封裝技術的COF封裝技術。
第38A圖為本發明實施例用於一邏輯運算及記憶體驅動器的應用示意圖，如第38A圖所示，一桌上型或膝上型電腦、手機或機械人330可包含可編程的FOIT邏輯驅動器300，其FOIT邏輯驅動器300包括複數處理器，例如包含基頻處理器301、應用處理器302及其它處理器303，其中應用處理器302可包含CPU、南穚、北穚及圖形處理單元(GPU)，而其它處理器303可包括射頻(RF)處理器、無線連接處理器及(或)液晶顯示器(LCD)控制模組。FOIT邏輯驅動器300更可包含電源管理304的功能，經由軟體控制將每個處理器(301、302及303)獲得最低可用的電力需求功率。每一I/O連接埠305可連接FOIT邏輯驅動器300的金屬柱或凸塊570群組至各種外部設備，例如，這些I/O連接埠305可包含I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system (GPS))元件、無線區域網路(wireless-local-area-network (WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示裝置307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括I/O連接埠4以連接至電腦或、手機或機械人330的音頻裝置309，例如是麥克風或掦聲器，這些I/O連接埠305或連接器連接或耦至邏輯驅動器相對應的複數I/Os可包括I/O連接埠5，例如是記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment, SATA)連接端或外部連結(Peripheral Components Interconnect express, PCIe)連接端，用以與電腦或、手機或機械人330的記憶體驅動器、記憶體驅動器310通訊，其中記憶體驅動器310包括硬碟驅動器、快閃記憶體驅動器及(或)固態硬碟驅動器，這些I/O連接埠305可包含I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含I/O連接埠7以連接電腦或、手機或機械人330的乙太網路312。
或者，第38B圖為本發明實施例邏輯運算及記憶體驅動器的一應用示意圖，第38B圖的結構與第38A圖的結構相似，但是不同點在於電腦或、手機或機械人330在其內部更設置有電源管理晶片313而不是在FOIT邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一FOIT邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、記憶體驅動器310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
或者，第38C圖為本發明實施例邏輯運算及記憶體驅動器之應用示意圖，如第38C圖所示，一桌上型或膝上型電腦或、手機或機械人330在另一實施例中可包括複數FOIT邏輯驅動器300，該些FOIT邏輯驅動器300可編程為複數處理器，例如，一第一個FOIT邏輯驅動器300(也就左邊那個)可編成為基頻處理器301，一第二個FOIT邏輯驅動器300(也就右邊那個)可被編程為應用處理器302，其包括2可包含CPU、南穚、北穚及圖形處理單元(GPU)，第一個FOIT邏輯驅動器300更包括一電源管理304的功能以使基頻處理器301經由軟體控制獲得最低可用的電力需求功率。第二個FOIT邏輯驅動器300包括一電源管理304的功能以使應用處理器302經由軟體控制獲得最低可用的電力需求功率。第一個及第二個FOIT邏輯驅動器300更包含各種I/O連接埠305以各種連接方式/裝置連接各種裝置，例如，這些I/O連接埠305可包含設置在第一個FOIT邏輯驅動器300上的I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system (GPS))元件、無線區域網路(wireless-local-area-network (WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含設置在第二個FOIT邏輯驅動器300上的I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示裝置307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含設置在第二個FOIT邏輯驅動器300上的I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括設置在第二個FOIT邏輯驅動器300上的I/O連接埠4以連接至電腦或、手機或機械人330的音頻裝置309，例如是麥克風或掦聲器，這些I/O連接埠305可包括設置在第二個FOIT邏輯驅動器300上的I/O連接埠5，用以與電腦或、手機或機械人330的記憶體驅動器、記憶體驅動器310連接，其中記憶體驅動器310包括磁碟或固態硬碟驅動器(SSD)，這些I/O連接埠305可包含設置在第二個FOIT邏輯驅動器300上的I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含設置在第二個FOIT邏輯驅動器300上的I/O連接埠7，以連接電腦或、手機或機械人330的乙太網路312。每一第一個及第二個FOIT邏輯驅動器300可具有專用I/O連接埠314用於第一個及第二個FOIT邏輯驅動器300之間的資料傳輸，電腦或、手機或機械人330其內部更設置有電源管理晶片313而不是在第一個及第二個FOIT邏輯驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一第一個及第二個FOIT邏輯驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、記憶體驅動器310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
記憶體驅動器
本發明也與商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟記憶體驅動器310有關(其中310以下簡稱”驅動器”，即下文提到”驅動器”時，表示為商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟驅器)，且記憶體驅動器310在一多晶片封裝內用於資料儲存複數商業化標準非揮發性記憶體(NVM) IC晶片250，第39A圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第39A圖所示，記憶體驅動器310第一型式可以是一非揮發性記憶體驅動器322，其可用於如第37A圖至第37K圖中驅動器至驅動器的組裝，其封裝具有複數高速、高頻寛非揮發性記憶體(NVM) IC晶片250以半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可參考FOIT邏輯驅動器300的結構及製程，但是不同點在於第39A圖中半導體晶片100的排列，每一高速、高頻寬的非揮發性記憶體(NVM) IC晶片250可以是裸晶型式NAND快閃記憶體晶片或複數晶片封裝型式快閃記憶體晶片，即使記憶體驅動器310斷電時資料儲存在商業化標準記憶體驅動器310內的非揮發性記憶體(NVM) IC晶片250可保留，或者，高速、高頻寛非揮發性記憶體(NVM) IC晶片250可以是裸晶型式非揮發性隨機存取記憶體(NVRAM)IC 晶片或是封裝型式的非揮發性隨機存取記憶體(NVRAM)IC 晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))、相變化記憶體(Phase-change RAM (PRAM))，每一NAND快閃晶片250可具有標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，每一NAND快閃晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))，此3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。因此，商業化標準記憶體驅動器310可具有標準非揮發性記憶體，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512 GB、1 GB、4 GB、16 GB、64GB、256GB或512 GB，其中” B”代表8位元。
第39B圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第39B圖所示，記憶體驅動器310的第二型式可以是非揮發性記憶體驅動器322，其用於如第37A圖至第37K圖中驅動器至驅動器封裝，其封裝具有複數如第39A圖非揮發性記憶體(NVM) IC晶片250、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中非揮發性記憶體(NVM) IC晶片250及專用控制晶片260可排列成矩陣，記憶體驅動器310的結構及製程可參考FOIT邏輯驅動器300的結構及製程，其不同之處在於如第39B圖中半導體晶片100的排列方式，非揮發性記憶體(NVM) IC晶片250可環繞專用控制晶片260 ，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體(NVM) IC晶片250的規格可參考如第39A圖所述，在記憶體驅動器310中的專用控制晶片260封裝的規格及說明可參考如第15A圖在FOIT邏輯驅動器300中的專用控制晶片260封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第15A圖至第15O圖在FOIT邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第39C圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第39C圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第三型式可以是非揮發性記憶體驅動器322，其用於如第37A圖至第37K圖中驅動器至驅動器封裝，其封裝具有複數如第39A圖非揮發性記憶體(NVM) IC晶片250、複數專用I/O晶片265及一專用控制及I/O晶片266用於半導體晶片100，其中非揮發性記憶體(NVM) IC晶片250及專用控制及I/O晶片266可排列成矩陣，記憶體驅動器310的結構及製程可參考FOIT邏輯驅動器300的結構及製程，其不同之處在於如第39C圖中半導體晶片100的排列方式，非揮發性記憶體(NVM) IC晶片250可環繞專用控制及I/O晶片266 ，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體(NVM) IC晶片250的規格可參考如第39A圖所述，在記憶體驅動器310中的專用控制及I/O晶片266封裝的規格及說明可參考如第15B圖在FOIT邏輯驅動器300中的專用控制及I/O晶片266封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第15A圖至第15O圖在FOIT邏輯驅動器300中的專用I/O晶片265封裝的規格及說明。
第39D圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第39D圖所示，記憶體驅動器310的第四型式可以是揮發性記憶體驅動器323，其用於如第37A圖至第37K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM) IC晶片324，例如是高速、高頻寬複數DRAM IC晶片如第15A圖至第15O圖中FOIT邏輯驅動器300內的一可編程邏輯區塊(LB)201封裝或例如是高速、高頻寬及高位元寬快取SRAM晶片，用於半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考FOIT邏輯驅動器300的結構及製程，但其不同之處在於如第39D圖半導體晶片100的排列方式。在一案列中記憶體驅動器310中全部的揮發性記憶體(VM) IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。
如第39E圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第39E圖所示，一第五型式記憶體驅動器310可以係一揮發性記憶體驅動器323，其可用於如第37A圖至第37K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM) IC晶片324，例如是高速、高頻寬複數DRAM IC晶片或高速高頻寬快取SRAM晶片、複數專用I/O晶片265及用於半導體晶片100的一專用控制晶片260，其中揮發性記憶體(VM) IC晶片324及專用控制晶片260可排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考FOIT邏輯驅動器300的結構及製程，但其不同之處在於如第39E圖半導體晶片100的排列方式。在此案列中，用於安裝每個複數DRAM IC晶片321的位置可以被改變以用於安裝SRAM晶片，每一專用控制晶片260可被揮發性記憶體晶片環繞，例如是複數DRAM IC晶片321或SRAM晶片，每一複數專用I/O晶片265可沿著記憶體驅動器310的一邊緣排列，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM) IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。封裝在記憶體驅動器310內的專用控制晶片260的規格說明可以參考封裝在如第15A圖中的FOIT邏輯驅動器300之專用控制晶片260的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第15A圖至第15O圖中FOIT邏輯驅動器300中的專用I/O晶片265規格說明。
如第39F圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第39F圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第六型式可以是揮發性記憶體驅動器323，其用於如第37A圖至第37K圖中驅動器至驅動器封裝，封裝具有複數揮發性記憶體(VM) IC晶片324，例如是高速、高頻寬複數DRAM IC晶片如第15A圖至第15O圖中FOIT邏輯驅動器300內的一揮發性記憶體(VM) IC晶片324 封裝或例如是高速、高頻寬及高位元寬快取SRAM晶片、複數專用I/O晶片265及用於半導體晶片100的專用控制及I/O晶片266，其中揮發性記憶體(VM) IC晶片324及專用控制及I/O晶片266可排列成如第39F圖中的矩陣，專用控制及I/O晶片266可被揮發性記憶體晶片環繞，其中揮發性記憶體晶片係如是複數DRAM IC晶片321或SRAM晶片，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM) IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM) IC晶片324都可以是DRAM IC晶片及SRAM的晶片組合。記憶體驅動器310的結構及製程可參考FOIT邏輯驅動器300的結構及製程，但其不同之處在於如第39F圖中半導體晶片100的排列方式，每一專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，封裝在記憶體驅動器310內的專用控制及I/O晶片266的規格說明可以參考封裝在如第15B圖中的FOIT邏輯驅動器300之專用控制及I/O晶片266的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第15A圖至第15O圖中FOIT邏輯驅動器300中的專用I/O晶片265規格說明，封裝在記憶體驅動器310中的複數DRAM IC晶片321的規格說明可以參考封裝在如第15A圖至第15O圖中FOIT邏輯驅動器300中的複數DRAM IC晶片321規格說明。
或者，另一型式的記憶體驅動器310可包括非揮發性記憶體(NVM) IC晶片250及揮發性記憶體晶片的組合，例如，如第39A圖至第39C圖所示，用於安裝非揮發性記憶體(NVM) IC晶片250的某些位置可被改變用於安裝揮發性記憶體晶片，例如高速、高頻寬複數DRAM IC晶片321或高速、高頻寬SRAM晶片。
用於邏輯驅動器及記憶體驅動器的FOISD至FOISD封裝
或者，第40A圖至第40D圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。如第40A圖及第42D圖所示，FOIT記憶體驅動器310具有銲錫球或凸塊569的金屬柱或凸塊570可分別接合FOIT邏輯驅動器300的金屬柱或凸塊570之銲錫球或凸塊569以形成複數接合連接點586在COIIP記憶體、COIP邏輯運算記憶體驅動器310與FOIT邏輯驅動器300之間，例如，由第四型式的金屬柱或凸塊570提供的一COIP邏輯及FOIT記憶體驅動器300及310的複數銲錫球或凸塊569(如第26B圖所示)接合至其它的邏輯及記憶體驅動器300及310的第一型式金屬柱或凸塊570之銅層568(如第26B圖所示)，以便形成接合連接點586在記憶體、邏輯運算記憶體驅動器310及FOIT邏輯驅動器300之間。
為了FOIT邏輯驅動器310的其中之一半導體晶片100(半導體晶片100例如是第39A圖至第39F圖中非揮發性、非揮發性記憶體(NVM) IC晶片250或揮發性記憶體(VM) IC晶片324)與另一FOIT邏輯驅動器300的其中之一半導體晶片100(此半導體晶片100例如是單一晶片型式FPGA IC晶片200、在操作模組190內之半導體晶片100或是PCIC晶片269)之間的高速及高頻寬的通訊，該FOIT邏輯驅動器310的其中之一該半導體晶片100可對齊並垂直設置在FOIT邏輯驅動器300的該半導體晶片100上方。
如第40A圖所示，FOIT記憶體驅動器310可包括經由FOISD 592的交互連接線金屬層27提供的複數第一堆疊部分，其中每一第一堆疊部分可對齊並垂直的設置在一接合連接點586上或上方並且位在該半導體晶片100與一接合連接點586之間，另外，對於FOIT記憶體驅動器310，其多個接合連接點563可分別可對齊並堆疊在本身第一堆疊部分上或上方並且位在本身的該半導體晶片100及/或操作模組190及本身第一堆疊部分之間，以分別地連接本身的一半導體晶片100/及或操作模組190至第一堆疊部分。
如第40A圖所示，FOIT邏輯驅動器300可包括經由FOISD 592的交互連接線金屬層27提供的複數第二堆疊部分，其中每一第二堆疊部分可對齊並堆疊在一接合連接點586下或下方並且位在該半導體晶片100與一接合連接點586之間，另外，對於FOIT邏輯驅動器300，其多個接合連接點563或191可分別可對齊並堆疊在本身第二堆疊部分下或下方並且位在本身的半導體晶片100及本身第二堆疊部分之間，以分別地連接本身的一半導體晶片100至第二堆疊部分。
因此，如第40A圖所示，此堆疊結構從下到上包括FOIT邏輯驅動器300的其中之一接合連接點563或191、FOIT邏輯驅動器300的FOISD 592的其中之一第二堆疊部分、其中之一接合連接點586、FOIT記憶體驅動器310的FOISD 592的其中之一第一堆疊部分及FOIT記憶體驅動器310的接合連接點563，可垂直堆疊在一起形成一垂直堆疊的路徑587在一FOIT邏輯驅動器300的半導體晶片100及/或操作模組190與記憶體驅動器310之一半導體晶片100之間，用於訊號傳輸或電源或接地的輸送，在一範例，複數垂直堆疊之路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至FOIT邏輯驅動器300的一半導體晶片100及/或操作模組190與FOIT記憶體驅動器310的一半導體晶片100之間，用於電源或接地的輸送。
如第40A圖所示，FOIT邏輯驅動器300的其中之一半導體晶片100可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於2 pF或1 pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，以及FOIT邏輯驅動器300中的半導體晶片100的其中可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
或者是，如第40A圖所示，FOIT邏輯驅動器300的其中之一操作模組190之該FPGA IC晶片200可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於2 pF或1 pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，以及FOIT邏輯驅動器300中的半導體晶片100的其中可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一。
如第40A圖所示，每一FOIT邏輯及FOIT記憶體驅動器300及310本身的BISD 79的金屬接墊77e上的金屬或金屬/銲錫凸塊583用於連接邏輯及記憶體驅動器300及310至一外部電路，對於每一FOIT邏輯及FOIT記憶體驅動器300及310本身可(1)依序通過其BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其FOISD 592的交互連接線金屬層27及一或多個其接合連接點563或191耦接至其其中之一半導體晶片100及/或操作模組190；(2)依序地通過其BISD 79之交互連接線金屬層77、一或複數本身的金屬栓塞(TPVs)582、其FOISD 592的交互連接線金屬層27、一或多個接合連接點586、其它FOIT邏輯及FOIT記憶體驅動器300及310的FOISD 592的交互連接線金屬層27、及其它FOIT邏輯及FOIT記憶體驅動器300及310的一或多個接合連接點563或191耦接至其它FOIT邏輯及FOIT記憶體驅動器300及310的其中之一半導體晶片100；或(3)依序通過其BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其FOISD 592的交互連接線金屬層27、一或多個接合連接點586、其它FOIT邏輯及FOIT記憶體驅動器300及310的半導體晶圓之FOISD 592的交互連接線金屬層27、其它FOIT邏輯及FOIT記憶體驅動器300及310的一或多個金屬栓塞(TPVs)582及其它FOIT邏輯及FOIT記憶體驅動器300及310的BISD 79的交互連接線金屬層77耦接至其它FOIT邏輯及FOIT記憶體驅動器300及310的其中之一金屬凸塊583。
或者，如第40B圖、第40C圖及第40D圖，此二圖的結構類於第40A圖所示的結構，對於第40B圖、第40C圖及第40D圖中所示的元件圖號若與第40A圖至第40D圖相同，其相同的元件圖號可參考上述第40A圖所揭露的元件規格及說明，第40A圖與第40B圖不同之處在於FOIT記憶體驅動器310可不具有金屬凸塊583、BISD79及用於對外連接的TPVs582，該FOIT記憶體驅動器310的每一半導體晶片100的背面曝露在FOIT記憶體驅動器310的周圍/環境中。在第40A圖與第40C圖的不同之處在於FOIT邏輯驅動器300可具有金屬凸塊583、BISD79及用於對外連接的TPVs582，該FOIT邏輯驅動器300的每一半導體晶片100及/或操作模組190的背面曝露在FOIT邏輯驅動器300的周圍/環境中。第40A圖與第40D圖不同之處在於FOIT邏輯驅動器300可不具有金屬凸塊583、BISD79及用於對外連接的TPVs582，該FOIT邏輯驅動器300的每一半導體晶片100及/或操作模組190的背面設置例如由銅或鋁製作的一散熱片316。
如第40A圖至第40D圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的一半導體晶片100與FOIT記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第15F圖至第15O圖中的圖形處理單元(graphic-procession-unit, GPU)晶片。該FOIT記憶體驅動器310的其中之一該半導體晶片100(例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是如第39A圖至第39F圖中用於MRAM或RRAM的NVM IC晶片)具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15F圖至第15O圖中的TPU晶片)與FOIT記憶體驅動器310的一半導體晶片100(例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是如第39A圖至第39F圖中用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15F圖至第15O圖中的單一晶片型式的FPGA IC晶片200)與FOIT記憶體驅動器310的一半導體晶片100(例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是如第39A圖至第39F圖中用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15L圖至第15O圖中操作模組190的該FPGA IC晶片200)與FOIT記憶體驅動器310的一半導體晶片100(例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是如第39A圖至第39F圖中用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
或者，第40E圖及第40F圖為本發明實施例一具有一或多個記憶體IC晶片的FOIT邏輯驅動器封裝剖面示意圖，如第40E圖所示，一或多個記憶體IC晶片317，例如是高速、高頻存取SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVMIC晶片，其記憶體IC晶片317可具有複數電性接點，例如是含錫凸塊或接墊，或銅凸塊或接墊在一主動表面上，用以接合至FOIT邏輯驅動器300的金屬柱或凸塊570的銲錫球或凸塊569以形成複數接合接點在FOIT邏輯驅動器300與每一記憶體晶片317之間。
對於第一種範例，如第40E圖及第40F圖所示，每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34接合至該FOIT邏輯驅動器300的第一型金屬凸塊或金屬柱570。例如，每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至該FOIT邏輯驅動器300的第一型金屬凸塊或金屬柱570之該電鍍銅層，以形成複數接合接點493位在每一記憶體IC晶片317與該FOIT邏輯驅動器300之間。每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34具有電鍍銅之金屬層32的厚度大於該FOIT邏輯驅動器300的第一型金屬凸塊或金屬柱570具有電鍍銅之金屬層568之厚度。
對於第二種範例，如第40E圖及第40F圖所示，每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34接合至該FOIT邏輯驅動器300的第二型金屬凸塊或金屬柱570。例如，每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34的電鍍金屬層32(例如是銅層)接合至該FOIT邏輯驅動器300的第一型金屬凸塊或金屬柱570之上的銲錫球或凸塊，以形成複數接合接點493位在每一記憶體IC晶片317與該FOIT邏輯驅動器300之間。
對於第三種範例，如第40E圖及第40F圖所示，每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34接合至該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570。例如，每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34的電鍍金屬層32(例如是銅層)接合至該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570之該電鍍銅層，以形成複數接合接點493位在每一記憶體IC晶片317與該FOIT邏輯驅動器300之間。每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34具有電鍍銅之金屬層32的厚度大於該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570具有電鍍銅之金屬層568之厚度。
對於第四種範例，如第40E圖及第40F圖所示，每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34接合至該FOIT邏輯驅動器300的第二型金屬凸塊或金屬柱570。例如，每一記憶體IC晶片317的第二型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至該FOIT邏輯驅動器300的第二型金屬凸塊或金屬柱570之上的銲錫球或凸塊，以形成複數接合接點493位在每一記憶體IC晶片317與該FOIT邏輯驅動器300之間。
對於第五種範例，如第40E圖及第40F圖所示，每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34接合至該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570。例如，每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34的銲錫凸塊33接合至該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570之該電鍍銅層，以形成複數接合接點493位在每一記憶體IC晶片317與該FOIT邏輯驅動器300之間。每一記憶體IC晶片317的第一型微型金屬柱或金屬凸塊34具有電鍍銅之金屬層32的厚度大於該FOIT邏輯驅動器300的第四型金屬凸塊或金屬柱570具有電鍍銅之金屬層568之厚度。
接著，如第40E圖及第40F圖所示，一底部填充材料114(例如是聚合物)可選擇性的填入位在FOIT邏輯驅動器300與每一該記憶體晶片317之間的間隙中，以覆蓋每一接合接點493的側壁。
對於在其中之一記憶體IC晶片317與FOIT邏輯驅動器300的其中之一半導體晶片100之間的高速及高頻寬通信，其中半導體晶片100例如是在第15A圖至第15O圖中的標準商業化FPGA IC晶片200(單一晶片型式)或PC IC晶片269，或是對於其中之一記憶體IC晶片317與FOIT邏輯驅動器300中如第15L圖至第15O圖中其中之一操作模組190內的該標準商業化FPGA IC晶片200之間的高速及高頻寬通信，此二者中的其中之一記憶體IC晶片317可與FOIT邏輯驅動器300的其中之一半導體晶片100對準並且垂直排列在該FOIT邏輯驅動器300的半導體晶片100或位在該其中之一操作模組190的上方。該接合接點493位在其中之該記憶體IC晶片317與其中之一該半導體晶片100之間，或是該接合接點493位在其中之該記憶體IC晶片317與該其中之一操作模組190之間，該接合接點493的一部分(或一組) 對準並垂直排列在FOIT邏輯驅動器300的第二堆疊部分上方，位在其中之一該記憶體IC晶片317與FOIT邏輯驅動器300的其中之一半導體晶片100之間(或是位在其中之一該記憶體IC晶片317與FOIT邏輯驅動器300的其中之一操作模組190之間)的一部分(或一組) 該接合接點493用以作為資料或信號傳輸或是電源/接地傳輸，其中每一第二堆疊部分係位在其中之一該記憶體IC晶片317與其中之一該FOIT邏輯驅動器300的半導體晶片100之間，或是位在該記憶體IC晶片317與FOIT邏輯驅動器300的其中之一操作模組190之間。因此其中之一接合接點493及其中之一該第二堆疊部分可堆疊在一起以形成垂直堆疊之路徑587。
在一範例，如第40E圖及第40F圖所示，多個垂直堆疊之路徑587具有等於或大於64、128、256、512、1024、2048、4096、8K或16K的數量，垂直堆疊之路徑587例如可連接FOIT邏輯驅動器300的其中之一半導體晶片100與其中之一記憶體IC晶片317之間，或是連接FOIT邏輯驅動器300的其中之一該操作模組190的該標準商業化FPGA IC晶片200與其中之一該記憶體IC晶片317之間，用於並聯信號傳輸或用於電源或接地傳輸，在一範例中，每一半導體晶片100及FOIT邏輯驅動器300的操作模組190之標準商業化FPGA IC晶片可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.05pF至2pF之間或介於0.05pF至1pF之間或小於2pF或1 pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，及其中之一記憶體IC晶片317可包括如第5B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於介於0.05pF至2pF之間或介於0.05pF至1pF之間，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第40E圖及第40F圖所示，該FOIT邏輯驅動器300具有金屬或金屬/銲錫凸塊583形成在BISD 79的金屬接墊77e上，用於連接FOIT邏輯驅動器300至一外部電路，對於FOIT邏輯驅動器300，其中之一金屬或金屬/銲錫凸塊583可依序(1)經由BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、FOISD 592的交互連接線金屬層27、一或多個其接合連接點563耦接至其中之一半導體晶片100或操作模組190；或(2) 依序經由其BISD 79的交互連接線金屬層77、一或多個其金屬栓塞(TPVs)582、其FOISD 592的交互連接線金屬層27及一或多個接合連接點493耦接至其中之一記憶體IC晶片317。
或者，如第40F圖所示，其結構類似於如第40E圖所示的結構，對於在第40E圖及第40F圖中相同的元件標號，在第40F圖中的元件標號之規格說明可參考第40E圖中相同的元件件標號，第40E圖及第40F圖不同在於一聚合物層318(例如是樹脂)經由灌模方式覆蓋在記憶體IC晶片317上，或者，底部填充材料114可被省略及聚合物層318更可填入FOIT邏輯驅動器300與每一記憶體IC晶片317之間的間隙中及覆蓋每一接合連接點493的側壁。
如第40E圖至第40F圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的一半導體晶片100與FOIT記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第15F圖至第15O圖中的圖形處理單元(graphic-procession-unit, GPU)晶片。該FOIT記憶體驅動器310的其中之一該記憶體IC晶片317(例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是用於MRAM或RRAM的NVM IC晶片)具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15F圖至第15O圖中的TPU晶片)與FOIT記憶體驅動器310的一該記憶體IC晶片317 (例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15F圖至第15O圖中的單一晶片型式的FPGA IC晶片200)與FOIT記憶體驅動器310的一該記憶體IC晶片317 (例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。或者是，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在FOIT邏輯驅動器300的其中之中一半導體晶片100(例如是第15L圖至第15O圖中操作模組190的該FPGA IC晶片200)與FOIT記憶體驅動器310的一該記憶體IC晶片317 (例如是例如是高速、高位元寬、寬位元寬的存取SRAM晶片、DRAM IC晶片或是用於MRAM或RRAM的NVM IC晶片)之間具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
在資料中心與使用者之間的互聯網或網路
第41圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖，如第41圖所示，在雲端590上有複數個資料中心591經由網路592連接至每一其它或另一個資料中心591，在每一資料中心591可係上述說明中FOIT邏輯驅動器300中的其中之一或複數個，或是上述說明中記憶體驅動器310中的其中之一或複數個而允許用於在一或多個使用者裝置593中，例如是電腦、智能手機或筆記本電腦、卸載和/或加速人工智能（AI）、機器學習、深度學習、大數據、物聯網（IOT）、工業電腦、虛擬實境（VR）、增強現實（AR）、汽車電子、圖形處理（GP）、視頻流、數字信號處理（DSP）、微控制（MC）和/或中央處理器（CP），當一或多個使用者裝置593經由互聯網或網路連接至FOIT邏輯驅動器300及或記憶體驅動器310在雲端590的其中之一資料中心591中，在每一資料中心591，FOIT邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592相互耦接或接接另一FOIT邏輯驅動器300，或是FOIT邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至記憶體驅動器310，其中記憶體驅動器310可經由每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至每一其它或另一記憶體驅動器310。因此雲端590中的資料中心591中的FOIT邏輯驅動器300及記憶體驅動器310可被使用作為使用者裝置593的基礎設施即服務（IaaS）資源，其與雲中租用虛擬存儲器（virtual memories, VM）類似，現場可編程閘極陣列（FPGA）可被視為虛擬邏輯（VL），可由使用者租用，在一情況中，每一FOIT邏輯驅動器300在一或多個資料中心591中可包括標準商業化FPGA IC晶片200，其標準商業化FPGA IC晶片200可使用先進半導體IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於28nm之技術，一軟體程式可使用一通用編程語言中被寫入使用者裝置593中，例如是C語言、Java、 C++、 C#、Scala、 Swift、 Matlab、 Assembly Language、 Pascal、 Python、 Visual Basic、PL/SQL或JavaScript等軟體程式語言，軟體程式可由使用者裝置590經由互聯網或網路592被上載(傳)至雲端590，以編程在資料中心591或雲端590中的FOIT邏輯驅動器300，在雲端590中的被編程之FOIT邏輯驅動器300可通過互聯網或網路592經由一或另一使用者裝置593使用在一應用上。
結論及優點
因此，現有的邏輯ASIC或COT IC 晶片產業可經由使用商業化標準FOIT邏輯驅動器300被改變成一商業化邏輯運算IC 晶片產業，像是現有商業化DRAM或商業化快閃記憶體IC 晶片產業，對於同一創新應用，因為商業化標準FOIT邏輯驅動器300性能、功耗及工程及製造成本可比優於或等於ASICIC 晶片或COTIC 晶片，商業化標準FOIT邏輯驅動器300可用於作為設計ASICIC 晶片或COTIC 晶片的代替品，現有邏輯ASICIC 晶片或COTIC 晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC 晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC 晶片或COTIC 晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數標準商業化FPGA IC晶片200的公司；及(或)(2) 設計、製造及(或)販賣商業化標準FOIT邏輯驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明揭露一商業化標準邏輯驅動器，此商業化標準邏輯驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一或複數可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此商業化標準邏輯驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一種商業化標準邏輯驅動器，可配設在熱插拔裝置內，供主機在運作時，可以在不斷電的情況下，將該熱插拔裝置插入於該主機上並與該主機耦接，使得該主機可配合該熱插拔裝置內的該邏輯驅動器運作。
本發明另一範例更揭露一降低NRE成本方法，此方法係經由商業化標準邏輯驅動器實現在半導體IC晶片上的創新及應用或加速工作量處理。具有創新想法或創新應用的人、使用者或開發者需購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用或加速工作量處理。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元、美金1千萬元，甚至超過2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金7百萬元、美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
另一範例，本發明提供經由使用標準商業化邏輯驅動器來改變現在邏輯ASIC或COT IC晶片產業成為一商業化邏輯IC晶片產業的方法，像是現今商業化DRAM或商業化快閃記憶體IC晶片產業，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，標準化商業化邏輯驅動器可作為設十ASIC或COT IC晶片的替代方案，現有邏輯ASICIC 晶片或COTIC 晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC 晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC 晶片或COTIC 晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數標準商業化FPGA IC晶片200的公司；及(或)(2) 設計、製造及(或)販賣商業化標準FOIT邏輯驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
另一範例，本發明提供經由使用標準商業化邏輯驅動器來改變邏輯ASIC或COT IC晶片硬體產業成為一軟體產業的方法，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶安裝軟體在客戶自己擁有的商業化標準邏輯運算器中；及/或 (2) 仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。他們可針對創新或新應用客戶或使用者可安裝自我研發的軟體可安裝在販賣的標準商業邏輯驅動器內的一或複數非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。客戶/用戶或開發商/公司他們也可針對所期望寫軟體原始碼在標準商業邏輯驅動器內(也就是將軟體原始碼安裝在標準商業邏輯驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence, AI)、機器學習、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。用於系統、電腦、處理器、智慧型手機或電子儀器或裝置的設計、製造及(或)產品的公司可變成：(1)販賣商業化標準硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的商業化標準硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在商業化標準硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另一範例提供一方法以由以使用標準商業化邏輯驅動器改變現有邏輯ASIC或COT IC晶片硬體產業成為一網路產業，在同一創新及應用上或是用於加速工作量為目標的應用上，標準商業邏輯驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，標準商業邏輯驅動器可被使用作為設計SAIC或COT IC晶片的替代方案，標準商業邏輯驅動器可包括標準商業化FPGA晶片，其可使用在網路中的資料中心或雲端，以用於創新或應用或用於加速工作量為目標的應用。附加至網路上的標準商業邏輯驅動器可以用於卸載和加速所有或任何功能組合的面向服務的功能，其功能包括在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。標準商業邏輯驅動器被使用在網路上的資料中心或雲端，提供FPGAs作為IaaS資源給雲端用戶，使用在資料中心或雲端上的標準商業邏輯驅動器，其用戶或使用者可以租FPGAs，類似於在雲端中租用虛擬內存（VM）。在資料中心或雲端中使用標準商業邏輯驅動器就像是虛擬記憶體(VMs)一樣的虛擬邏輯(VLs)。
本發明另一範例揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一範例提供一”公開創新平台”用於使創作者輕易地及低成本的使用先進於28nm的IC技術世代在半導體晶片上執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，第42圖為NRE成本與技術世代節點之間的關係趨勢圖，如第42圖所示，在早期1990年代時，創作者或發明人可經由設計IC晶片及在半導體代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代，在幾十萬美元的成本之下製造而實現他們的創意或發明，當時的IC代工廠是”公共創新平台”，然而，當IC技術世代遷移至比28nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC代工廠的費用，其使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，半導體IC代工廠現在己不是” 公共創新平台”，而是俱樂部創新者或發明人的”俱樂部創新平台”，本發明所公開邏輯驅動器概念，包括商業化標準現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s)，此標準商業化FPGA IC晶片提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300 K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，創作者可使用他們自己擁有的標準商業化FPGA IC邏輯運算器或他們可以經由網路在資料中心或雲端租用邏輯運算器。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
10:金屬栓塞 100:半導體晶片 109:金屬接墊 110:電路載體或基板 112:焊錫、焊膏或助焊劑 113:電路基板 114:底部填充材料(underfill) 12:絕緣介電層 126:軟性基板或薄膜 12a:蝕刻停止層 12b:介電層 14:保護層 14a:開口 14a:開口 15:光阻層 151:光罩絕緣層 152:光阻層 153:絕緣襯裡層 154:黏著層 155:電鍍用種子層 156:銅層 157:矽穿孔金屬栓塞 158:接合接點 159:憶體模組 159a:背面 15a:溝槽或開孔 16:金屬接墊 17:光阻層 17a:溝槽或開孔 18a:黏著層 190:操作模組 190a:背面 191:接合接點 192:交互連接線網 193:交互連接線網 195:記憶體晶片 195a:背面 2:半導體基板 20:第一交互連接線結構(FISC) 200:FPGA IC晶片 201:可編程邏輯區塊(LB) 2011:單元 2012:單元 2013:單元 2014:單元 2015:區塊內交互連接線 2016:加法單元 203:I/O電路 205:電源接墊 206:接地接墊 207:反相器 208:反相器 209:晶片賦能(CE)接墊 210:查找表(LUT) 211:多工器 212:及(AND)閘 213:非及(NAND)閘 214:非及(NAND)閘 215:緩衝器 216:緩衝器 217:緩衝器 218:緩衝器 219:反相器 22:電鍍用種子層 220:反相器 221:輸入賦能(IE)接墊 222:電晶體 223:電晶體 226:輸入選擇(IS)接墊 227:輸出賦能(OE)接墊 228:OS接墊 229:時脈接墊 231:電晶體 232:電晶體 233:反相器 234:及(AND)閘 235:及(AND)閘 236:及(AND)閘 237:及(AND)閘 238:互斥或(ExOR)閘 239:至及(AND)閘 24:銅層 242:互斥或(ExOR)閘 250:NVM IC晶片 251:HBM IC晶片 253:及(AND)閘 258:通過/不通開關 260:專用控制晶片 265:專用I/O晶片 266:專用控制及I/O晶片 267:DCIAC晶片 268:DCDI/OIAC晶片 269:PC IC晶片 269a:GPU晶片 269b:CPU晶片 26a:黏著層 26b:種子層 26b:電鍍用種子層 27:交互連接線金屬層 271:外部電路 272:I/O接墊 273:靜電放電(ESD)保護電路 274:驅動器 275:接收器 276:開關陣列 277:開關陣列 278:區域 279:繞道交互連接線 27a:金屬栓塞 27b:金屬接墊 27c、27d:金屬平面 281:節點 282:二極體 283:二極體 285:電晶體 286:電晶體 287:非及(NAND)閘 288:非或(NOR)閘 289:反相器 28a:黏著層 28b:電鍍用種子層 29:第二交互連接線結構(SISC) 290:非及(NAND)閘 291:反相器 292:緩衝器 293:電晶體 294:電晶體 295:電晶體 296:電晶體 297:反相器 2a:盲孔 2b:背面 12d:溝槽或開孔d 12e:介電層e 12f :蝕刻停止層f 12g:低介電SiOC層g 12h:蝕刻停止層h 12i :溝槽或頂部開口i 12j :開口及孔洞 j 30:光阻層 300:邏輯運算驅動器 301:基頻處理器 302:應用處理器 303:處理器 305:I/O連接埠 306:通訊元件 307:顯示裝置 308:照相機 309:音頻裝置 30a:開孔 310:記憶體驅動器 311:鍵盤 312:乙太網路 313:電源管理晶片 314:專用I/O連接埠 315:資料匯流排 316:散熱鰭片 317:記憶體IC晶片 32:金屬層 321:DRAM IC晶片 322:非揮發性記憶體驅動器 323:揮發性記憶體驅動器 324:揮發性(VM)積體電路(IC)晶片 325:銲錫球 33:銲錫層/銲錫凸塊 330:桌上型或膝上型電腦、手機或機械人 336:開關 337:控制單元 34:微型金屬柱或凸塊 340:緩衝/驅動單元 341:I/O電路 342:互斥或閘 343:ExOR閘 344:AND閘 345:AND閘 346:或閘 347:AND閘 36:聚合物層 360:控制區塊 361:可編程交互連接線 362:記憶體單元 364:固定交互連接線 371:晶片間交互連接線 372:金屬(I/O)接墊 373:靜電放電(ESD)保護電路 374:驅動器 375:接收器 379:交叉點開關 381:節點 382:二極體 383:二極體 385:電晶體 386:電晶體 387:非及(NAND)閘 388:非或(NOR)閘 389:反相器 390:非及(NAND)閘 391:反相器 395:記憶體陣列區塊 398:記憶單元 4:半導體元件 40:金屬層 402:IAC晶片 410:DPI IC晶片 411:交互連接線網 412:交互連接線網 413:交互連接線網 414:交互連接線網 415:交互連接線網 416:控制匯流排 417:晶片賦能(CE)線 419:交互連接線網 42:聚合物層 420:交互連接線網 422:交互連接線網 423:記憶體矩陣區塊 424:交互連接線網 425:交互連接線網 426:交互連接線網 427:交互連接線網 42a:開口 446:記憶體單元 447:電晶體 448:電晶體 449:電晶體 451:字元線 452:位元線 453:位元線 454:字元線 455:連接區塊(CB) 456:開關區塊(SB) 461:內部驅動交互連接線 462:內部驅動交互連接線 463:內部驅動交互連接線 464:內部驅動交互連接線 465:內部驅動交互連接線 466:非揮發性記憶體方塊 467:非揮發性記憶體方塊 468:非揮發性記憶體方塊 469:緩衝區塊 470:控制區塊 471:I/O緩衝區塊 472:開關區塊 473:I/O緩衝器方塊 474:電路 475:電路 481:樹突 482:交互連接線 490:記憶體單元 493:接合接點 502:晶片內交互連接線 51:聚合物層 533:反相器 56:銅層 563:接合接點 564:底部填充材料 565:聚合物層 566:黏著/種子層 566a:黏著層 566b:種子層 567:光阻層 567a:開口 568:銅層 569:銲料層 570:金屬凸塊 573:交互連接線網路 574:交互連接線網路 575:交互連接線網路 576:交互連接線網路 577:交互連接線網路 578:金屬凸塊 581:光阻層 581a:開口 582:聚合物穿孔金屬栓塞(TPV) 583:金屬凸塊 585:聚合物層 586:接合接點 587:路徑 590:暫時基板 591:犧牲粘黏合層 592:扇出型交互連接線結構 593:使用者裝置 6:交互連接線金屬層 666:感應放大器 687:記憶體晶片 688:控制晶片 694:底部填充材料 695:灌模化合物 696:交互連接線 697:交互連接線 75:光阻層 75a:溝槽或開孔 77:交互連接線金屬層 77a:金屬栓塞 77b:金屬接墊、金屬線或連接線 77c:金屬平面 79:背面金屬交互連接線結構(BISD) 77d:金屬平面d 77e:I/O接墊e 8:金屬接墊或連接線 81:黏著/種子層 81a:黏著層 81b:電鍍用種子層 85:金屬層 867:位元線 869:RRAM層 87:聚合物層 870:非揮性記憶體單元 871:電極 872:電極 873:電阻層 875:字元線 876:位元線 877:參考線 879:MRAM層 87a:開口 880:非揮性記憶體單元 881:底部電極 882:頂部電極 883:磁阻層 884:反鐵磁層 885:鎖定磁性層 886:隧穿氧化物層 887:自由磁性層 888:開關 889:選擇器 890:參考電壓產生電路 891:電晶體 892:電晶體 893:電晶體 895:參考電壓產生電路 896:電晶體 899:參考電壓產生電路 901:字元線 902:頂部電極 903:底部電極 904:隧穿氧化層 905:金屬層 906:金屬層 907:非揮性記憶體單元 908:底部電極 909:氧化物層 910:絕緣物層 911:頂部電極 97:聚合物層 97a:開口
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖係根據本申請案之實施例所繪示之數種記憶體單元之電路圖。
第2A圖至第2F圖係根據本申請案之實施例所繪示之數種通過/不通過開關之電路圖。
第3A圖至第3D圖係根據本申請案之實施例所繪示之數種型式的交叉點開關。
第4A圖及第4C圖至第4L圖係根據本申請案之實施例所繪示之數種型式多工器之電路示意圖。
第4B圖係根據本申請案之實施例所繪示多工器的一三態緩衝器(tri-state buffer)之電路示意圖。
第5A圖係根據本申請案之實施例所繪示之大型I/O電路之電路圖。
第5B圖係根據本申請案之實施例所繪示之小型I/O電路之電路圖。
第6A圖係根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。
第6B圖係根據本申請案之實施例所繪示之或(OR)閘之電路示意圖。
第6C圖為用於一OR操作運算的一真實表(truth table)。
第6D圖係根據本申請案之實施例所繪示之或NAND閘之電路示意圖。
第6E圖係根據本申請案之實施例所繪示之用於NAND閘之一真實表格(truth table)。
第6F圖係根據本申請案之實施例所繪示之邏輯操作器的電路示意圖。
第6G圖係第6F圖中邏輯操作器之一查找表。
第6H圖係本申請案之實施例所繪示之計算操作器的方塊示意圖。
第6I圖係第6J圖中計算操作器之一查找表。
第6J圖為本申請案之實施例所繪示之計算操作器的電路示意圖。
第7A圖至第7C圖為本申請案之實施例所繪示之可編程交互連接線經由通過/不通過開關或交叉點開關編程的方塊示意圖。
第8A圖至第8C圖為本申請案之實施例所繪示之用於一半導體晶片的第一種非發性記憶體單元之各種結構剖面示意圖。
第8D圖為本申請案之實施例所繪示之電阻隨機存取存儲器的各種狀態的曲線圖，其中x軸表示電阻隨機存取存儲器的電壓，而y軸表示電阻隨機存取存儲器的電流的對數值。
第8E圖為本申請案實施例中非揮發性記憶體陣列的電路示意圖。
第8F圖為本申請案實施例中感應放大器的電路示意圖。
第8G圖為本申請案實施例中比較電壓產生電路的電路示意圖。
第9A圖為本申請案實施例中另一非揮發性記憶體陣列的電路示意圖。
第9B圖為本申請案實施例中選擇器結構剖面示意圖。
第9C圖及第9D圖為本申請案實施例中與選擇器堆疊的選擇性電阻式隨機存取記憶體之各種結構的剖面示意圖。
第9E圖為本申請案實施例中選擇性電阻式隨機存取記憶體在形成步驟中的電路示意圖。
第9F圖為本申請案實施例中選擇性電阻式隨機存取記憶體在重設步驟的電路示意圖。
第9G圖為本申請案實施例中選擇性電阻式隨機存取記憶體在設定步驟的電路示意圖。
第9H圖為本申請案實施例中選擇性電阻式隨機存取記憶體在操作時的電路示意圖。
第9I圖為本申請案實施例中比較電壓產生器電路的電路示意圖。
第10A圖為本申請案實施例中另一非揮發性記憶體陣列的電路示意圖。
第10B圖為本申請案實施例自選選擇性隨機性存取記憶體((SS) resistive random access memory, SS RRAM)結構剖面示意圖。
第10C圖為本申請案實施例自選選擇性隨機性存取記憶體(SS RRAM)在設定步驟且位在低電阻狀態(亦即是邏輯值為”0”)時的能帶圖。
第10D圖為本申請案實施例自選選擇性隨機性存取記憶體(SS RRAM)在重設步驟且位在高電阻狀態(亦即是邏輯值為”1”)時的能帶圖。
第10E圖及第10F圖為本申請案實施例中當自選選擇性隨機性存取記憶體(SS RRAM)在操作時被選擇用於讀取，該自選選擇性隨機性存取記憶體分別具有低的及高的電阻的能帶圖。
第10G圖為本申請案實施例中自選選擇性隨機性存取記憶體(SS RRAM)在設定步驟時的電路示意圖。
第10H圖為本申請案實施例中自選選擇性隨機性存取記憶體(SS RRAM) 在重設步驟時的電路示意圖。
第10I圖為本申請案實施例中自選選擇性隨機性存取記憶體(SS RRAM) 在操作時的電路示意圖。
第10J圖為本申請案實施例中比較電壓產生電路的電路示意圖。
第11A圖至第11C圖為本申請案實施例中第二種型式非揮發性記憶體單元用於半導體晶片的第一替代方案之各種結構剖面示意圖。
第11D圖為本申請案實施例中第二種型式非揮發性記憶體單元用於半導體晶片的第二替代方案之各種結構剖面示意圖。
第11E圖為本申請案實施例中非揮發性記憶體陣列的電路示意圖。
第11F圖為本申請案實施例中比較電壓產生電路之電路示意圖。
第12A圖至第12H圖為本申請案實施例中用於標準商業化FPGA IC晶片各種分佈/佈置的上視圖。
第12I圖及第12J圖為本申請案實施例中各種修復演算法的方塊示意圖。
第12K圖為本申請案實施例中用於標準商業化FPGA IC晶片的可編程邏輯區塊之方塊示意圖。
第12L圖為本申請案實施例中加法器之一單元的電路示意圖。
第12M圖為本申請案實施例中加法器之一單元的加法單元電路示意圖。
第12N圖為本申請案實施例中乘法器之一單元的電路示意圖。
第13圖為本申請案實施例中專用可編程交互連接線(dedicated programmable interconnection (DPI)) IC晶片的方塊上視圖。
第14圖為本申請案實施例中專用輸入/輸出(dedicated input/output (I/O))晶片方塊上視圖。
第15A圖至第15O圖為本申請案實施例中用於邏輯驅動器數種分佈/佈置之上視圖。
第16A圖及第16B圖為本申請案實施例中在邏輯驅動器中數種連接晶片的各種方塊示意圖。
第17圖為本申請案實施例中之方塊圖，該方塊圖繪示用於一或多個標準商業化FPGA IC晶片的複數控制匯流排及用於一或多個標準商業化FPGA IC晶片及高頻寬記憶體(high bandwidth memory, HBM)IC晶片的複數資料匯流排。
第18A圖及第18B圖為本申請案實施例中用於資料加載記憶體單元的方塊示意圖。
第18C圖為本申請案實施例在標準商業化FPGA IC晶片中編程及操作的架構方塊示意圖。
第19A圖至第19I圖為本申請案實施例在半導體晶片內形成矽穿孔(through silicon vias (TSV))之製程剖面示意圖。
第20A圖為本申請案實施例中半導體晶片的剖面示意圖。
第20B圖至第20H圖為本申請案實施例中利用單層鑲嵌製程(single damascene process)形成一第一交互連接線結構的剖面示意圖。
第20I圖至第20Q圖為本申請案實施例中利用雙層鑲嵌製程(double damascene process)形成一第一交互連接線結構的剖面示意圖。
第21A圖至第21J圖為本申請案實施例中形成具有微型凸塊或微型金屬柱在晶片上的剖面示意圖。
第22A圖至第22Y圖為本申請案實施例中形成晶片之製程剖面示意圖。
第23圖為本申請案實施例中記憶體模組之剖面示意圖。
第24A圖至第24G圖為本申請案實施例中形成FPGA/HBM晶片級封裝(chip scale package (CSP))的製程示意圖。
第25A圖至第25D圖為本申請案實施例中形成邏輯驅動器的扇出式交互連接線結構之製程剖面示意圖。
第25E圖至第25J圖為本申請案實施例中封裝半導體晶片、記憶體模組或操作模組在FOISD上的製程架構圖。
第26A圖、第26B圖及第26D圖為本申請案實施例中形成邏輯驅動器的製程剖面示意圖。
第26C圖及第26E圖為本申請案另一實施例中形成邏輯驅動器的製程剖面示意圖。
第27A圖及第27B圖為本申請案實施例中用於FOISD的數種交互連接線剖面示意圖。
第28A圖至第28F圖為本申請案實施例中用於形成複數聚合物穿孔(through package vias (TPVs))及微型凸塊及微型金屬柱的第一種製程剖面示意圖。
第29A圖至第29E圖為本申請案實施例中形成複數聚合物穿孔(through package vias (TPVs))及微型凸塊及微型金屬柱在FOISD上的第二種製程剖面示意圖。
第30A圖至第30K圖為本申請案實施例中用於封裝FOIT型式邏輯驅動器的製程剖面示意圖。
第31A圖至第31F圖為本申請案實施例中製造封裝體至封裝體(package-on-package)封裝的製程示意圖。
第32A圖至第32N圖為本申請案實施例中形成具有背面金屬交互連接線結構的FOIT型式邏輯驅動器(backside metal interconnection scheme for a FOIT logic drive, BISD)的標準商業化邏輯驅動器示意圖。
第32O圖為本申請案實施例中金屬平面的上視圖。
第33A圖至第33C圖為本申請案實施例中在FOIT型式邏輯驅動器中各種交互連接線網的剖面示意圖。
第33D圖為本申請案實施例中電源金屬平面及接地金屬平面之上視圖。
第34A圖至第34F圖為本申請案實施例中製造封裝體至封裝體封裝之製程示意圖。
第35A圖至第35C圖為本申請案實施例中在POP封裝中數種FOIT型式邏輯驅動器的剖面示意圖。
第36A圖及第36B圖為本申請案實施例中從人的神經系統這方面而來的多個可編程邏輯塊之間的交互連接線之概念圖。
第36C圖為本申請案實施例中用於可重配置的可塑性、彈性及/或整體結構的示意圖。
第36D圖為本申請案實施例中用於第8事件E8中可重配置的可塑性、彈性及/或整體結構的示意圖。
第36E圖為本申請案實施例中用於自我重配置功能的流程圖或演算法的方塊示意圖。
第36F圖為本申請案實施例中用於標準商業化邏輯驅動器的進化或重配置的流程圖或演算法的方塊示意圖。
第37A圖至第37K圖為本申請案實施例中用於邏輯驅動器及記憶體驅動器的數種POP封裝結合型式之示意圖。
第37L圖為本申請案實施例第37K圖中數種POP封裝之上視圖，而第37K圖為第37L圖中A-A切割線的剖面示意圖。
第38A圖至第38C圖為本申請案實施例中用於邏輯驅動器及記憶體驅動器各種應用之示意圖。
第39A圖至第39F圖為本申請案實施例中各種標準商業化記憶體驅動器之上視示意圖。
第40A圖至第40D圖為本申請案實施例中用於數種COIP邏輯驅動器及記憶體驅動器的各種封裝的剖面示意圖。
第40E圖及第40F圖為本申請案實施例中封裝有一或多個記憶體IC晶片的COIP邏輯驅動器的剖面示意圖。
第41圖為本申請案實施例中數個資料中心及數個使用者之間的網路方塊示意圖。
第42圖為非重複性工程（Non-recurring engineering, NRE）成本和技術節點之間關係的趨勢的圖表。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
200:FPGA IC晶片
417:晶片賦能線
251:HBM IC晶片

Claims (27)

  1. 一多晶片封裝結構，包括：一交互連接線結構，包括一第一絕緣介電層、一交互連接線金屬層及一第二絕緣介電層，其中該交互連接線金屬層位在該第一絕緣介電層上，而該第二絕緣介電層位在該交互連接線金屬層上，其中該交互連接線金屬層包括厚度介於1微米至5微米之間的一金屬連接線；一第一多晶片封裝模組(chip-on-chip package)位在該交互連接線結構上方，其中該第一多晶片封裝模組包括一邏輯晶片及一第一記憶體晶片，其中該邏輯晶片位在該交互連接線結構上方，而該第一記憶體晶片位在該邏輯晶片上方並耦接該邏輯晶片，其中該邏輯晶片包括一第一矽基板、一第一電晶體位在該第一矽基板的一上表面上、一第一矽穿孔通道(through silicon via(TSV))垂直地延伸穿過該第一矽基板及複數第一金屬接點位在該邏輯晶片的一頂部，其中該第一記憶體晶片包括一第二矽基板、一第二電晶體位在該第二矽基板的一下表面上及複數第二金屬接點位在該第一記憶體晶片的一底部，其中每一該第二金屬接點垂直地對齊且耦接其中之一該第一金屬接點；以及一第二多晶片封裝模組(chip-on-chip package)位在該交互連接線結構上方且與該第一多晶片封裝模組位在同一水平面上，其中該第二多晶片封裝模組包括一第二記憶體晶片位在該交互連接線結構上方且一第三記憶體晶片位在該第二記憶體晶片上方且耦接該第二記憶體晶片，其中該第二記憶體晶片包括一第三矽基板及複數第二矽穿孔通道(through silicon via(TSV))垂直地延伸穿過該第三矽基板，而該第三記憶體晶片包括一第四矽基板及複數第三矽穿孔通道(through silicon via(TSV))垂直地延伸穿過該第四矽基板，其中每一該第二矽穿孔通道垂直地對齊其中之一該第三矽穿孔通道，其中該第一多晶片封裝模組經由該交互連接線結構耦接該第二多晶片封裝模組。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該邏輯晶片更包括一第三絕緣介電層位在該第一矽基板的一底部表面上，其中在該第三絕緣介電層中的一開口位在該第一矽穿孔通道的下方，且位在該邏輯晶片一底部的一第三金屬接點經由位在該第三絕緣介電層中之該開口耦接至該第一矽穿孔通道，其中該邏輯晶片經由該第三金屬接點耦接該交互連接線結構。
  3. 如申請專利範圍第2項所請求之多晶片封裝結構，其中該第三金屬接點包括一黏著層及一銅層，其中該黏著層位在該第三金屬接點之頂部且該銅層位在該黏著層下方且接觸該黏著層。
  4. 如申請專利範圍第3項所請求之多晶片封裝結構，其中該第三金屬接點垂直地位在該第一矽穿孔通道的一底部表面上且延伸位在該第三絕緣介電層的一底部表面下方，其中該黏著層位在該第一矽穿孔通道的該底部表面與該銅層之間。
  5. 如申請專利範圍第2項所請求之多晶片封裝結構，其中該第三金屬接點包括一金屬凸塊。
  6. 如申請專利範圍第5項所請求之多晶片封裝結構，其中該金屬凸塊包括錫。
  7. 如申請專利範圍第2項所請求之多晶片封裝結構，其中該第三絕緣介電層包括一聚合物。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一多晶片封裝模組更包括一聚合物層位在該邏輯晶片上且從該第一記憶體晶片的一側壁以一水平方向延伸，其中該聚合物層在一垂直方向上具有一側壁與該邏輯晶片的一側壁平行。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括複多個金屬凸塊位在該交互連接線結構下方，其中該些金屬凸塊耦接該交互連接線結構。
  10. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二記憶體晶片為具有一資料位元寬度大於或等於1024的一高頻寬記憶體(high-bandwidth memory(HBM))晶片。
  11. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該邏輯晶片為一現場可編程邏輯閘陣列(FPGA)晶片。
  12. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一記憶體晶片為一揮發性記憶體(volatile-memory(VM))晶片。
  13. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二記憶體晶片為一動態隨機存取記憶體(DRAM)晶片。
  14. 一多晶片封裝結構，包括：一邏輯晶片，其包括一第一矽基板、一第一電晶體位在該第一矽基板的一上表面上、一矽穿孔通道(through silicon via(TSV))垂直地延伸穿過該第一矽基板、一絕緣介電層位在該第一矽基板的一底部表面上，其中在該絕緣介電層中的一開口位在該矽穿孔通道下方、一第一金屬接點位在該邏輯晶片的一底部上且經由在該絕緣介電層中的該開口耦接該矽穿孔通道及複數第二金屬接點位在該邏輯晶片的一頂部；以及一記憶體晶片，位在該邏輯晶片上方並耦接該邏輯晶片，其中該記憶體晶片包括一第二矽基板、一第二電晶體位在該第二矽基板的一下表面上及複數第三金屬接點位在該記憶體晶片的一底部，其中每一該第三金屬接點垂直地對齊且耦接其中之一該第二金屬接點。
  15. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該第一金屬接點用以接合及耦接該多晶片封裝結構至一交互連接線結構。
  16. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該第一金屬接點包括一黏著層及一銅層，其中該黏著層位在該第一金屬接點之頂部且該銅層位在該黏著層下方且接觸該黏著層。
  17. 如申請專利範圍第16項所請求之多晶片封裝結構，其中該第一金屬接點垂直 地位在該矽穿孔通道的一底部表面上且延伸位在該絕緣介電層的一底部表面下方，其中該黏著層位在該矽穿孔通道的該底部表面與該銅層之間。
  18. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該第一金屬接點包括一金屬凸塊。
  19. 如申請專利範圍第18項所請求之多晶片封裝結構，其中該金屬凸塊包括錫。
  20. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該第一金屬接點包括一金屬柱，該金屬柱具有厚度介於10微米至60微米之間的一銅層。
  21. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該絕緣介電層包括一聚合物。
  22. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該第一矽穿孔通道包括一銅層位在該第一矽基板中但沒有延伸位在該第一矽基板的一底部表面上。
  23. 如申請專利範圍第14項所請求之多晶片封裝結構，更包括一聚合物層位在該邏輯晶片上且從該記憶體晶片的一側壁以一水平方向延伸，其中該聚合物層在一垂直方向上具有一側壁與該邏輯晶片的一側壁平行。
  24. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片具有一資料位元寬度大於或等於1024的一高頻寬度。
  25. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片包括具有一驅動能力介於0.05皮法(pF)與1皮法(pF)之間。
  26. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該邏輯晶片為一現場可編程邏輯閘陣列(FPGA)晶片。
  27. 如申請專利範圍第14項所請求之多晶片封裝結構，其中該記憶體晶片為一揮發性記憶體(volatile-memory(VM))晶片。
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