TWI782179B - 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器 - Google Patents

使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器 Download PDF

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TWI782179B
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81399—Material
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

一種多晶片封裝結構，包括：一現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片，適於根據一真值表進行一邏輯運算，其中該現場可編程邏輯閘陣列積體電路晶片包括多個設於其內的非揮發性記憶體單元，適於儲存該真值表之多個結果值，且該現場可編程邏輯閘陣列積體電路晶片還包括一設於其內的可編程邏輯區塊，該可編程邏輯區塊適於根據其輸入之組合中的其中之一，從該些結果值中選擇其一成為其輸出；以及一記憶體晶片，偶接至該現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片，其中該現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片與該記憶體晶片之間的資料位元寬度係大於或等於64

Description

使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯IC晶片之邏輯驅動器
本申請案主張於2018年2月1日申請之美國暫時申請案案號62/624,825，該案的發明名稱為”根據標準商業化FPGA IC晶片所組成的邏輯驅動器”，本申請案另主張2018年2月14日申請之美國暫時申請案案號62/630,369，該案的發明名稱為”具有類似腦部彈性及整體性的邏輯驅動器”，本申請案另主張2018年5月24日申請之美國暫時申請案案號62/675,785，該案的發明名稱為”具有類似腦部彈性及整體性的邏輯驅動器”，本申請案另主張2018年9月11日申請之美國暫時申請案案號62/729,527，該案的發明名稱為”使用標準商業化可編程邏輯IC晶片並具有類似腦部彈性及整體性的邏輯驅動器” ，本申請案另主張2018年11月2日申請之美國暫時申請案案號62/755,415，該案的發明名稱為”依據標準商業化可編程邏輯/記憶體半導體IC晶片級封裝所建構的邏輯驅動器”。
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括用於現場編程為目的複數FPGA積體電路(IC)晶片，更具體而言，使用複數商業化標準FPGA IC 晶片所組成標準商業化邏輯運算驅動器包括非揮發性隨機存取記憶體單元並且當進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計， (1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的，請參閱第27圖所示，其成本例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於1百萬美金、2百萬美金、3百萬美金或5百萬美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且強大的半導體技術節點或世代來實現半導體IC晶片上的創新。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式使用在在計算及(或)處理等功能上，此晶片封裝包括複數可應用在需現場編程的邏輯、計算及/或處理應用的FPGA IC晶片，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，請參閱第27圖，此方法係經由標準商業化邏輯驅動器實現 (i)創新及應用；(ii)創新製程(程序)或應用；及/或(iii)加速半導體IC 晶片的工作處理或應用能力。具有創新想法或創新應用的人、使用者、開發者或用於加速工作量處理的目的使用者需要購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，其中標準商業化邏輯驅動器包括由先進技術節點或世代(先進於20nm或10nm的技術節點或世代)所製造的複數FPGA IC晶片，申請人的創新可經由改變其中的編程交互連接線和LUT以改變FPGA IC晶片的硬體而在邏輯驅動器中實現。本發明所提供的方法與經由開發邏輯ASIC或COT IC晶片在實現發明相比較下，使用邏輯驅動器實現相同或類似的創新和/或應用，可經由開發軟體並將其安裝在購買或租用的標準商業化邏輯驅動器中實現，以將NRE成本降低至小於一百萬美金。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明另一方面提供一個”公開創新平台”，此平台可使創作者輕易地且低成本下在半導體晶片上使用先進於20nm或10nm的IC技術世代之技術，執行或實現他們的創意或發明(演算法、結構及/或應用)，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，如第27圖中所示，在早期1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代之技術實現他們的創意或發明(演算法、結構及/或應用)，此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm或10nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是” 公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器概念 (包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用邏輯運算器(包括由先進於20nm或10nm技術節點所製造的複數FPGA IC晶片)及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，其中創作者可安裝他們發展的軟體至他們自己擁有的邏輯運算器中或他們可以經由網路在資料中心或雲端租用邏輯運算器進行開發或實現他們的創作或發明。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化NAND快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)或以加速工作負載處理能力上，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商（可能是無產品），和/或垂直集成IC設計、製造和產品的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。
本發明另一方面揭露標準商業化邏輯驅動器，其中使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼，用在他們所需的軟體的編程上，例如係用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。
本發明另外揭露一種產業模式，此產業模式係將現有邏輯ASIC晶片或COT晶片硬體產業模式經由本發明邏輯驅動器改變成一軟體產業模式。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣/或租用軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中，其中該軟體可安裝在雲端及租給使用者或客戶；及/或 (2) 硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內的一或複數非揮發性記憶體IC晶片內，或是在邏輯驅動器內的FPGA IC晶片的非揮發性隨機存取記憶體單元(NVRAM)內，然後再賣給他們的客戶或使用者。客戶/用戶或開發商/公司他們也可針對所期望寫軟體原始碼在標準商業邏輯驅動器內(也就是將軟體原始碼加載至邏輯驅動器的非揮發性IC晶片內，或在邏輯驅動器內的FPGA IC晶片的NVRAM單元中)用於他們創新的演算法、結構及/或應用上。
本發明另外揭露一種使用在商業化標準邏輯運算器中的標準商業化FPGA IC晶片。此標準商業化FPGA IC晶片係採用先進的半導體技術或新世代製程設計及製造，使其在最小製造成本下仍能具有小晶片尺寸及高的製造良率，其半導體技術例如是比30奈米(nm)、20nm或10nm更先進或相等之技術或是晶片尺寸更小或相同的半導體先進製程技術，例如使用16nm、14 nm、12 nm、10 nm、7 nm、5 nm或3nm技術節點的技術，標準商業化FPGA IC晶片製造的成本可被縮減，其原因為(i) 晶片尺寸優化：由於FPGA功能可在邏輯驅動器中被劃分為數個FPGA IC晶片封裝，該FPGA IC晶片尺寸可被優化以獲得最大的製造效率，從而最大限度地降低製造成本;(ii)常規的(固定的)電路陣列設計。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、或專用輸入./輸出晶片內。標準商業化FPGA IC晶片的全部或大部分的面積係使用在常規電路陣列包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables, LUTs)及多工器(多工器)；及(或)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於80%、85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置常規電路陣列，例如電晶體數量大於85%、大於90%、大於95%或大於99.5%被用來設置重複電路陣列，可以針對常規電路陣列調整製造技術，使其具有高製造產量並使其降低製造成本。
本發明另一方面提供在邏輯驅動器內一FPGA IC晶片，此FPGA IC晶片包括MRAM單元、RRAM單元或SSRAM單元用於資料或資訊的非揮發性儲存。該MRAM單元、RRAM單元或SSRAM單元作用為配置記憶體單元以用於儲存配置資訊或資料，以編程(寫入)在FPGA IC晶片內的5T或6T SRAMs而用於可編程交互連接線及/或LUTs。在FPGA IC晶片內的該MRAM單元、RRAM單元或SSRAM單元形成陣列，該陣列具有一字元線用於選擇MRAM單元、RRAM單元或SSRAM單元其中之一進行讀取以及具有一位元線用於資料輸出。從MRAM單元、RRAM單元或SSRAM單元來的位元資料耦接至位元線及輸入端或是耦接至一感應放大器。該感應放大器的輸出資料耦接至5T或6T SRAMs，用於可編程交互連接線及/或用於LUTs。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於2M、10M、20M、50M或100M；(ii)邏輯單元或元件的數目大於或等於64K、128K、512K、1M、4M或8M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於1M、10M、50M、100M、200M或500M位元。(2)輸入至每一邏輯區塊或操作器的數量大於或等於4、8、16、32、64、128或256個；(3)電源供應電壓：該電壓可介於0.1V至2.5V之間、介於0.1V至2V之間、介於0.1V至1.5V之間或介於0.1V至1V之間；(4)I/O接墊、晶片的佈局、位元、數目及功能。由於FPGA晶片是商業化標準IC晶片，FPGA晶片對於每一技術世代或節點上的設計或產品數量上可大幅減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩、3至5組光罩或1至3組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進商業化標準DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝方式，每一商業化標準複數FPGA IC晶片可具有上述共同標準特徵或規格。類似於使用在一DRAM模組中的標準DRAM IC晶片，在邏輯驅動器中的標準商業化FPGA IC晶片的每一晶片更包括一些額外的I/O引腳或接墊，例如係(1)一晶片賦能引腳；(2)一輸入賦能引腳；(3)一輸出賦能引腳；(4)二輸入選擇引腳；及/或(5)二輸出選擇引腳，每一標準商業化FPGA IC晶片例如可包括例如4個I/O埠，每一I/O埠可包括64個雙向I/O電路(bi-directional I/O circuits)。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數商業化標準FPGA IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同演算法、架構及/或應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝形式，該標準商業化邏輯驅動器可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於8M、40M、80M、200M或400M；(ii)邏輯單元或元件的數目大於或等於256K、512K、2M、4M、16M或32M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於4M、40M、200M、400M、800M或2G位元。(2) 電源電壓：此電壓可介於0.2 V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3) I/O接墊在商業化標準邏輯驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。由於邏輯驅動器可商業化標準生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯驅動器交貨時間變得更短，成本效益更高。
本發明另一方面揭露商業化標準邏輯運算驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，更包括一專用控制晶片及/或一專用I/O晶片，其中專用控制晶片及/或專用I/O晶片係使用各種半導體技術節點或世代所設計、實現和製造，例如包括舊的或成熟的技術節點或世代低於或等於，或者比20nm或30nm更成熟，例如使用22nm、28nm、40nm、90nm、130nm、180nm、250nm、350nm或500nm的技術。
本發明另一方面揭露商業化標準邏輯運算驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，更包括一運算及/或計算IC晶片，例如為中央處理器(CP)單元晶片、圖形處理(GP)單元晶片、數位訊號處理(DSP)單元晶片、張量處理單元(Tensor Processing Unit (TPU))晶片及/或應用處理單元(Application Processing Unit (APU))晶片。
本發明另一方面揭露商業化標準邏輯運算驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，更包括高速、寬位元寬、高帶寬記憶體(HBM) SRAM或DRAM IC晶片，此HBM IC晶片的資料位元寬等於或大於64、128、256、512、1024、2048、4096、8K或16K。
本發明另一方面提供具有邏輯驅動器扇出式交互連接線結構(Fan-Out Interconnection Scheme of the logic Drive (FOISD)的暫時基板(T-Sub)，此FOISD包括扇出式交互連接金屬線或連接線及微型金屬接墊、金屬柱或凸塊在T-Sub上或上方，該微型金屬接墊、金屬柱或凸塊係使用覆晶封裝的方式形成邏輯驅動器的多晶片封裝，該IC晶片經由覆晶封裝方式與該T-Sub接合或封裝，其中該些IC晶片包括標準商業化FPGA IC晶片、專用控制晶片、專用I/O晶片、運算處理IC晶片及/或計算IC晶片(例如是CPU晶片、GPU晶片、DSP晶片、TPU晶片或APU晶片)。
本發明另一方面提供在多晶片封裝形成邏輯驅動器的方法，此方法係使用扇出型交互連接線技術(Fan-out Interconnection Technology (FOIT))，此FOIT使用具有FOISD結構位在的暫時基板(temporary substrate (T-Sub))之上或上方以及依據覆晶多晶片封裝製程將多個晶片接合在該FOISD上。
本發明另一方面提供標準商業化FOIT多晶片封裝之邏輯驅動器，該標準商業化FOIT多晶片封裝之邏輯驅動器的形式可以是正方形或矩形，其具有一定的寬度、長度及厚度，可以為邏輯驅動器的形狀和尺寸設置工業標準，此外，在邏輯驅動器中的FOISD上方或下方的金屬凸塊或金屬柱可以位在一標準設計、布局或腳位中，例如，在MxN的區域陣列中，在相鄰的兩個金屬凸塊或金屬柱之間具有標準尺寸的間距和間隔。 每個金屬凸塊或金屬柱的位置也在標準位置。
本發明另一方面提供用於單層封裝邏輯驅動器的方法，適用於堆疊POP（Package-On-Package）封裝技術，該單層封裝邏輯驅動器包括一背面金屬交互連接線結構(Backside metal Interconnection Scheme, (BISD))位在單層封裝邏輯驅動器、封裝穿孔金屬(Through-Package-Vias)或聚合物穿孔金屬(Thought Polymer Vias (TPVs))的背面，其中封裝穿孔金屬或聚合物穿孔金屬(TPV)係位在邏輯驅動器內晶片之間，及/或位在邏輯驅動器封裝的外圍及在邏輯驅動器內的晶片的邊界外(IC晶片具有電晶體的一側朝下)。
本發明另一方面提供用於形成堆疊邏輯驅動器的方法，此方法係使用具有BISD及TPVs的單層封裝邏輯驅動器。
本發明另一方面提供在多晶片封裝型式的邏輯驅動器包括一或多個專用可編程交互連接線IC(DPIIC)晶片，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關，其係使用於編程位於該標準商業化FPGA IC晶片的交互連接線或電路之間的交互連接線，該可編程交互連接線包括FOISD的交互連接線金屬線或連接線、位於標準商業化FPGA IC晶片之間的交互連接線及具有交叉點開關的FOISD的交互連接線，其中交叉點開關位在FOISD的交互連接線之間(或中間)。
本發明另一方面提供用於系統/機器計算或運算的一可重新配置彈性及/或可塑性架構，其使用邏輯驅動器的整體及完整的記憶體單元或邏輯單元，在邏輯驅動器內資料或資訊記憶體(Data or Information Memory (DIM))單元內儲存的資料或資訊，可用來重新配置、改變或更改在配置編程記憶體(Configuration Programming Memory (CPM))單元內的資料或資訊，因此可以重新配置、改變或更改在邏輯驅動器的FPGA IC片內的邏輯區塊。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
圖式揭示本發明之說明性應用電路、晶片結構及封裝結構。其並未闡述所有應用電路、晶片結構及封裝結構。可另外或替代使用其他應用電路、晶片結構及封裝結構。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些應用電路而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
靜態隨機存取記憶體(Static Random-Access Memory (SRAM))單元之說明
(1)第一型之SRAM單元(6T SRAM單元
第1A圖係為根據本申請案之實施例所繪示之6T SRAM單元之電路圖。請參見第1A圖，第一型之記憶單元(SRAM)398 (亦即為6T SRAM單元)係具有一記憶體單元446，包括四個資料鎖存電晶體447及448，亦即為兩對之P型金屬氧化物半導體(metal-oxide-semiconductor (MOS))電晶體447及N型MOS電晶體448，在每一對之P型MOS電晶體447及N型MOS電晶體448中，其汲極係相互耦接，其閘極係相互耦接，而其源極係分別耦接至電源端(Vcc)及接地端(Vss)。位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out1。位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out2。
請參見第1A圖，第一型之記憶單元(SRAM)398還包括二開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其中第一開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，而其中第二開關(電晶體)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線453，其通道之另一端係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。在位元線452上的邏輯值係相反於在位元線453上的邏輯值。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過該第一開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。再者，位元線453可透過該第二開關(電晶體)449之通道連接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線453上的邏輯值可以載入於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；位在位元線453上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
(2)第二型之SRAM單元(5T SRAM單元)
第1B圖係為根據本申請案之實施例所繪示之5T SRAM單元之電路圖。請參見第1B圖，第二型之記憶單元(SRAM)398 (亦即為5T SRAM單元)係具有如第1A圖所繪示之記憶體單元446。第二型之記憶單元(SRAM)398還包括一開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。開關(電晶體)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。開關(電晶體)449可以透過字元線451之控制以開啟連接，使得位元線452透過開關(電晶體)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；相反於位在位元線452上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
多功器(multiplexer(MUXER))之說明
第2圖係為根據本申請案之實施例所繪示之多工器之電路圖。請參見第2圖，多工器211具有並聯設置的第一組輸入及並聯設置的第二組輸入，且可根據其第二組輸入之組合從其第一組輸入中選擇其一作為其輸出。舉例而言，多工器211可以具有並聯設置的16個輸入D0-D15作為第一組輸入，及並聯設置的4個輸入A0-A3作為第二組輸入。多工器211可根據其第二組之4個輸入A0-A3之組合從其第一組之16個輸入D0-D15中選擇其一作為其輸出Dout。
請參見第2圖，多工器211可以包括逐級耦接的多級三態緩衝器，例如為四級的三態緩衝器215、216、217及218。多工器211可以具有八對共16個並聯設置的三態緩衝器215設在第一級，其每一個的第一輸入係耦接至第一組之16個輸入D0-D15之其中之一，其每一個的第二輸入係與第二組之輸入A3有關。在第一級中八對共16個三態緩衝器215之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。多工器211可以包括一反相器219，其輸入係耦接至第二組之輸入A3，反相器219適於將其輸入反向而形成其輸出。在第一級中每一對三態緩衝器215之其中一個可以根據耦接至反相器219之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中每一對三態緩衝器215之其中另一個可以根據耦接至反相器219之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之每一對三態緩衝器215中其輸出係相互耦接。舉例而言，在第一級中最上面一對的三態緩衝器215中的上面一個其第一輸入係耦接至第一組之輸入D0，而其第二輸入係耦接至反相器219之輸出；在第一級中最上面一對的三態緩衝器215中的下面一個其第一輸入係耦接至第一組之輸入D1，而其第二輸入係耦接至反相器219之輸入。在第一級中最上面一對的三態緩衝器215中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中最上面一對的三態緩衝器215中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第一級中八對的三態緩衝器215之每一對係根據分別耦接至反相器219之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器216之其中一個之第一輸入。
請參見第2圖，多工器211可以具有四對共8個並聯設置的三態緩衝器216設在第二級，其每一個的第一輸入係耦接至在第一級之三態緩衝器215其中一對之輸出，其每一個的第二輸入係與第二組之輸入A2有關。在第二級中四對共8個三態緩衝器216之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。多工器211可以包括一反相器220，其輸入係耦接至第二組之輸入A2，反相器220適於將其輸入反向而形成其輸出。在第二級中每一對三態緩衝器216之其中一個可以根據耦接至反相器220之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中每一對三態緩衝器216之其中另一個可以根據耦接至反相器220之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之每一對三態緩衝器216中其輸出係相互耦接。舉例而言，在第二級中最上面一對的三態緩衝器216中的上面一個其第一輸入係耦接至在第一級中最上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸出；在第二級中最上面一對的三態緩衝器216中的下面一個其第一輸入係耦接至在第一級中次上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相器220之輸入。在第二級中最上面一對的三態緩衝器216中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中最上面一對的三態緩衝器216中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第二級中四對的三態緩衝器216之每一對係根據分別耦接至反相器220之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第三級三態緩衝器217之其中一個之第一輸入。
請參見第2圖，多工器211可以具有兩對共4個並聯設置的三態緩衝器217設在第三級，其每一個的第一輸入係耦接至在第二級之三態緩衝器216其中一對之輸出，其每一個的第二輸入係與第二組之輸入A1有關。在第三級中兩對共4個三態緩衝器21之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。多工器211可以包括一反相器207，其輸入係耦接至第二組之輸入A1，反相器207適於將其輸入反向而形成其輸出。在第三級中每一對三態緩衝器217之其中一個可以根據耦接至反相器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中每一對三態緩衝器217之其中另一個可以根據耦接至反相器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第三級之每一對三態緩衝器217中其輸出係相互耦接。舉例而言，在第三級中上面一對的三態緩衝器217中的上面一個其第一輸入係耦接至在第二級中最上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸出；在第三級中上面一對的三態緩衝器217中的下面一個其第一輸入係耦接至在第二級中次上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反相器207之輸入。在第三級中上面一對的三態緩衝器217中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中上面一對的三態緩衝器217中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第三級中兩對的三態緩衝器217之每一對係根據分別耦接至反相器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第四級三態緩衝器218之第一輸入。
請參見第2圖，多工器211可以具有一對共2個並聯設置的三態緩衝器218設在第四級(即輸出級)，其每一個的第一輸入係耦接至在第三級之三態緩衝器217其中一對之輸出，其每一個的第二輸入係與第二組之輸入A0有關。在第四級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。多工器211可以包括一反相器208，其輸入係耦接至第二組之輸入A0，反相器208適於將其輸入反向而形成其輸出。在第四級中該對三態緩衝器218之其中一個可以根據耦接至反相器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反相器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第四級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。舉例而言，在第四級(即輸出級)中該對三態緩衝器218中的上面一個其第一輸入係耦接至在第三級中上面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸出；在第四級(即輸出級)中該對三態緩衝器218中的下面一個其第一輸入係耦接至在第三級中下面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反相器208之輸入。在第四級(即輸出級)中該對的三態緩衝器218中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對的三態緩衝器218中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。
如第2圖所示，多工器211更包括一通過/不通過開關緩衝器292耦接至在最後一級中(亦即是第四級或在本實例中的輸出級)該對三態緩衝器218的輸出，通過/不通過開關292可係一多級三態緩衝器292(亦即是開關緩衝器)，此多級三態緩衝器292在每一級中具有一對P型MOS電晶體293及N型MOS電晶體294，二者對應的汲極端相互耦接及對應的源極端用以耦接至電源供應電壓Vcc及耦接至接地參考電壓Vss，在本實施例中，多級三態緩衝器292係為在二對應級中(亦即是第一級及第二級)具有二對P型MOS電晶體293及N型MOS電晶體294之二級三態緩衝器(亦即是二級反相緩衝器(inverter buffer))，在第一級該對P型MOS電晶體293及N型MOS電晶體294閘極端可作為通過/不通過開關258的一輸出端，其耦接至在最後一級(在本實例中的第四級或輸出級)中該對三態緩衝器218的輸出端，在第一級該對的P型MOS電晶體293及N型MOS電晶體294的汲極端耦接至在第二級(亦即是輸出級)該對的P型MOS電晶體293及N型MOS電晶體294的閘極端，該第二級(亦即是輸出級)該對中的P型MOS電晶體293及N型MOS電晶體294的汲極端可作為該通過/不通過開關258的一輸出端(亦即是多工器211的輸出端Dout)。
請參見第2圖，多級三態緩衝器292還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)多級三態緩衝器292或禁能(disable)多級三態緩衝器292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297用以將耦接控制N型MOS電晶體296之閘極端及節點SC-4的輸入端反向(invert)而產生其輸出，所產生的輸出耦接至控制P型MOS電晶體295的一閘極端。
舉例而言，請參見第2圖，當邏輯值“1”耦接至節點SC-4時，會開啟多級三態緩衝器292，則訊號可以從通過/不通過開關292通過最後一級(也就是第四級或輸出級)該對三態緩衝器218的輸出端至多工器211的輸出端(Dout)。當邏輯值“0”耦接至節點SC-4時，會關閉多級三態緩衝器292，則訊號不會從通過/不通過開關292通過，也就是訊號不會從最後一級(也就是第四級或輸出級)該對三態緩衝器218的輸出端通過至多工器211的輸出端(Dout)。通過/不通過開關292可放大其輸入之訊號而產生其輸出作為多工器211的輸出Dout，因此，多工器(MUXER)211可從其第一組16個輸入D0-D15根據其第二組四個輸入A0-A13選擇出一個，然後放大所選擇的那一個作為其輸出(Dout)。
大型輸入/輸出(I/O)電路之說明
第3A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。請參見第3A圖，半導體晶片可以包括多個I/O接墊272，可耦接至其大型靜電放電(ESD)保護電路273、其大型驅動器274及其大型接收器275。大型靜電放電(ESD)保護電路、大型驅動器274及大型接收器275可組成一大型I/O電路341。大型靜電放電(ESD)保護電路273可以包括兩個二極體282及283，其中二極體282之陰極耦接至電源端(Vcc)，其陽極耦接至節點281，而二極體283之陰極耦接至節點281，而其陽極耦接至接地端(Vss)，節點281係耦接至I/O接墊272。
請參見第3A圖，大型驅動器274之第一輸入係耦接訊號(L_Enable)，用以致能大型驅動器274，而其第二輸入耦接資料(L_Data_out)，使得該資料(L_Data_out)可經大型驅動器274之放大或驅動以形成其輸出(位在節點281)，經由I/O接墊272傳送至位在該半導體晶片之外部的電路。大型驅動器274可以包括一P型MOS電晶體285及一N型MOS電晶體286，兩者的汲極係相互耦接作為其輸出(位在節點281)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。大型驅動器274可以包括一非及(NAND)閘287及一非或(NOR)閘288，其中非及(NAND)閘287之輸出係耦接至P型MOS電晶體285之閘極，非或(NOR)閘288之輸出係耦接至N型MOS電晶體286之閘極.。大型驅動器274之非及(NAND)閘287之第一輸入係耦接至大型驅動器274之反相器289之輸出，而其第二輸入係耦接至資料(L_Data_out)，非及(NAND)閘287可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體285之閘極。大型驅動器274之非或(NOR)閘288之第一輸入係耦接至資料(L_Data_out)，而其第二輸入係耦接至訊號(L_Enable)，非或(NOR)閘288可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體286之閘極。反相器289之輸入係耦接訊號(L_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘287之第一輸入。
請參見第3A圖，當訊號(L_Enable)係為邏輯值“1”時，非及(NAND)閘287之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體285，而非或(NOR)閘288之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體286。此時，訊號(L_Enable)會禁能大型驅動器274，使得資料(L_Data_out)不會傳送至大型驅動器274之輸出(位在節點281)。
請參見第3A圖，當訊號(L_Enable)係為邏輯值“0”時，會致能大型驅動器274。同時，當資料(L_Data_out)係為邏輯值“0”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“1”，以關閉P型MOS電晶體285及開啟N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“0”的狀態，並傳送至I/O接墊272。若是當資料(L_Data_out)係為邏輯值“1”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“0”，以開啟P型MOS電晶體285及關閉N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“1”的狀態，並傳送至I/O接墊272。因此，訊號(L_Enable)可以致能大型驅動器274，以放大或驅動資料(L_Data_out)形成其輸出(位在節點281)，並傳送至I/O接墊272。
請參見第3A圖，大型接收器275之第一輸入係耦接該I/O接墊272，可經由大型接收器275之放大或驅動以形成其輸出(L_Data_in)，大型接收器275之第二輸入係耦接訊號(L_Inhibit)，用以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)。大型接收器275包括一非及(NAND)閘290，其第一輸入係耦接至該I/O接墊272，而其第二輸入係耦接訊號(L_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至大型接收器275之反相器291。反相器291之輸入係耦接非及(NAND)閘290之輸出，並可將其輸入反向而形成其輸出，作為大型接收器275之輸出(L_Data_in)。
請參見第3A圖，當訊號(L_Inhibit)係為邏輯值“0”時，非及(NAND)閘290之輸出係總是為邏輯值“1”，而大型接收器275之輸出(L_Data_in)係總是為邏輯值“1”。此時，可以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)，其第一輸入係耦接至該I/O接墊272。
請參見第3A圖，當訊號(L_Inhibit)係為邏輯值“1”時，會啟動大型接收器275。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“1”時，非及(NAND)閘290之輸出係為邏輯值“0”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“0”時，非及(NAND)閘290之輸出係為邏輯值“1”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“0”。因此，訊號(L_ Inhibit)可以啟動大型接收器275，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料形成其輸出(L_Data_in)。
請參見第3A圖，大型驅動器274之輸出電容或是驅動能力或負荷例如是介於2 pF與100 pF之間、介於2 pF與50 pF之間、介於2 pF與30 pF之間、介於2 pF與20 pF之間、介於2 pF與15 pF之間、介於2 pF與10 pF之間、介於2 pF與5pF之間或是大於2 pF、大於5 pF、大於10 pF、大於15 pF或是大於20 pF。大型驅動器274之輸出電容可作為大型驅動器274的驅動能力，也就是大型驅動器274在輸出時的最大負載(maximum loading)，輸出電容可從其中一該I/O接墊272至位在外部的負載電路的其中之一I/O接墊272量測。大型靜電放電(ESD)保護電路273之尺寸例如是介於0.1 pF與3 pF之間、介於0.1 pF與1 pF之間或大於1pF。其中之一該I/O接墊272具有一輸入電容(由大型ESD保護電路或裝置273及大型接收器275所提供)介於0.15pF與4pF之間或介於0.15pF與2pF之間或大於0.15pF。該輸入電容可從其中一該I/O接墊272至位在內部電路的其中之一I/O接墊272量測。
小型輸入/輸出(I/O)電路之說明
第3B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。請參見第3B圖，半導體晶片可以包括多個金屬(I/O)接墊372，可耦接至其小型靜電放電(ESD)保護電路373、其小型驅動器374及其小型接收器375。小型靜電放電(ESD)保護電路、小型驅動器374及小型接收器375可組成一小型I/O電路203。小型靜電放電(ESD)保護電路373可以包括兩個二極體382及383，其中二極體382之陰極耦接至電源端(Vcc)，其陽極耦接至節點381，而二極體383之陰極耦接至節點381，而其陽極耦接至接地端(Vss)，節點381係耦接至金屬(I/O)接墊372。
請參見第3B圖，小型驅動器374之第一輸入係耦接訊號(S_Enable)，用以致能小型驅動器374，而其第二輸入耦接資料(S_Data_out)，使得該資料(S_Data_out)可經小型驅動器374之放大或驅動以形成其輸出(位在節點381)，經由金屬(I/O)接墊372傳送至位在該半導體晶片之外部的電路。小型驅動器374可以包括一P型MOS電晶體385及一N型MOS電晶體386，兩者的汲極係相互耦接作為其輸出(位在節點381)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。小型驅動器374可以包括一非及(NAND)閘387及一非或(NOR)閘388，其中非及(NAND)閘387之輸出係耦接至P型MOS電晶體385之閘極，非或(NOR)閘388之輸出係耦接至N型MOS電晶體386之閘極.。小型驅動器374之非及(NAND)閘387之第一輸入係耦接至小型驅動器374之反相器389之輸出，而其第二輸入係耦接至資料(S_Data_out)，非及(NAND)閘387可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體385之閘極。小型驅動器374之非或(NOR)閘388之第一輸入係耦接至資料(S_Data_out)，而其第二輸入係耦接至訊號(S_Enable)，非或(NOR)閘388可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體386之閘極。反相器389之輸入係耦接訊號(S_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘387之第一輸入。
請參見第3B圖，當訊號(S_Enable)係為邏輯值“1”時，非及(NAND)閘387之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體385，而非或(NOR)閘388之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體386。此時，訊號(S_Enable)會禁能小型驅動器374，使得資料(S_Data_out)不會傳送至小型驅動器374之輸出(位在節點381)。
請參見第3B圖，當訊號(S_Enable)係為邏輯值“0”時，會致能小型驅動器374。同時，當資料(S_Data_out)係為邏輯值“0”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“1”，以關閉P型MOS電晶體385及開啟N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“0”的狀態，並傳送至金屬(I/O)接墊372。若是當資料(S_Data_out)係為邏輯值“1”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“0”，以開啟P型MOS電晶體385及關閉N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“1”的狀態，並傳送至金屬(I/O)接墊372。因此，訊號(S_Enable)可以致能小型驅動器374，以放大或驅動資料(S_Data_out)形成其輸出(位在節點381)，並傳送至金屬(I/O)接墊372。
請參見第3B圖，小型接收器375之第一輸入係耦接該金屬(I/O)接墊372，可經由小型接收器375之放大或驅動以形成其輸出(S_Data_in)，小型接收器375之第二輸入係耦接訊號(S_Inhibit)，用以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)。小型接收器375包括一非及(NAND)閘390，其第一輸入係耦接至該金屬(I/O)接墊372，而其第二輸入係耦接訊號(S_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至小型接收器375之反相器391。反相器391之輸入係耦接非及(NAND)閘390之輸出，並可將其輸入反向而形成其輸出，作為小型接收器375之輸出(S_Data_in)。
請參見第3B圖，當訊號(S_Inhibit)係為邏輯值“0”時，非及(NAND)閘390之輸出係總是為邏輯值“1”，而小型接收器375之輸出(S_Data_in)係總是為邏輯值“1”。此時，可以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)，其第一輸入係耦接至該金屬(I/O)接墊372。
請參見第3B圖，當訊號(S_Inhibit)係為邏輯值“1”時，會啟動小型接收器375。同時，當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“1”時，非及(NAND)閘390之輸出係為邏輯值“0”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料係為邏輯值“0”時，非及(NAND)閘390之輸出係為邏輯值“1”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“0”。因此，訊號(S_ Inhibit)可以啟動小型接收器375，以放大或驅動由位在半導體晶片之外部的電路傳送至該金屬(I/O)接墊372的資料形成其輸出(S_Data_in)。
請參見第3B圖，小型驅動器374之輸出電容或是驅動能力或負荷例如是介於0.05pF與2 pF之間、介於0.05 pF與1 pF之間或是小於2 pF或1 pF。小型驅動器374之輸出電容可作為小型驅動器374的驅動能力，也就是小型驅動器374在輸出時的最大負載(maximum loading)，輸出電容可從其中一該I/O接墊372至位在外部的負載電路的其中之一I/O接墊372量測。小型靜電放電(ESD)保護電路373之尺寸例如是介於0.01 pF與0.1pF之間或小於0.1pF。在一些實施例中，沒有小型ESD保護電路或裝置373係設置在小型I/O電路203中，在某些實施例中，在第3B圖中該小型I/O電路203小型驅器374或接收器375可設計成內部驅動器或接收器(其不具有小型ESD保護電路或裝置373)，其具有與內部驅動器與接收器相同的輸入電容及輸出電容。其中之一該I/O接墊372具有一輸入電容(由小型ESD保護電路或裝置373及小型接收器375所提供)介於0.15pF與4pF之間或介於0.15pF與2pF之間或大於0.15pF。該輸入電容可從其中一該I/O接墊372至位在內部負載電路的其中之一I/O接墊372量測。
可編程邏輯區塊之說明
第4圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。請參見第4圖，可編程邏輯區塊(LB)201可以是各種形式，包括一查找表(LUT)210及一多工器211，可編程邏輯區塊(LB)201之多工器211包括第一組之輸入，例如為如第2圖所繪示之D0-D15，其每一個係耦接儲存在查找表(LUT)210中之其中一結果值或編程碼；可編程邏輯區塊(LB)201之多工器211還包括第二組之輸入，例如為如第2圖所繪示之4個輸入A0-A3，用於決定其第一組之輸入其中之一傳送至其輸出，例如為如第2圖所繪示之Dout，作為可編程邏輯區塊(LB)201之輸出。多工器211之第二組之輸入，例如為如第2圖所繪示之4個輸入A0-A3，係作為可編程邏輯區塊(LB)201之輸入。
請參見第4圖，可編程邏輯區塊(LB)201之查找表(LUT)210可以包括多個記憶體單元490，其每一個係儲存其中一結果值或編程碼，而每一記憶體單元490係如第1A圖或第1B圖所描述之記憶單元398。可編程邏輯區塊(LB)201之多工器211之第一組之輸入，例如為如第2圖所繪示之D0-D15，其每一個係耦接至用於查找表(LUT)210之其中一記憶體單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)，因此儲存於每一記憶體單元490中的結果值或編程碼可以傳送至可編程邏輯區塊(LB)201之多工器211之第一組之其中一輸入。
再者，可編程邏輯區塊(LB)201還包括其他的記憶體單元490，用於儲存編程碼，而其輸出係耦接至其多工器211之多級三態緩衝器292之輸入SC-4。每一該些其他的記憶體單元490係如第1A圖或第1B圖所描述之記憶單元398，其他的記憶體單元490之輸出(亦即為記憶單元398之輸出Out1或Out2)係耦接可編程邏輯區塊(LB)201之多工器211之多級三態緩衝器292之輸入SC-4，且其他的記憶體單元490係儲存編程碼，用以開啟或關閉可編程邏輯區塊(LB)201之多工器211。
可編程邏輯區塊(LB)201可包括查找表(LUT)210，該查找表(LUT)210可被編程以儲存或保存結果值(resulting values)或編程原始碼，該查找表(LUT)210可用於邏輯操作(運算)或布爾運算(Boolean operation)，例如是AND、NAND、OR、NOR或EXOR等操作運算，或結合上述二種或上述多種操作運算的一種操作運算，例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第5圖中的NAND邏輯閘或操作器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第6圖顯示用於NAND操作器的一真值表(truth table)，如第6圖所示，查找表(LUT)210記錄或儲存如第5圖中NAND操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考如第1A圖或第1B圖所描述之一第一型之記憶單元(SRAM)398本身的輸出Out1或輸出Out2耦接至用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一。多工器211可用於決定其第一組四個輸入為其輸出，如輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第4圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
可編程交互連接線之說明
第7圖本發明實施例可編程交互連接線路經由交叉點開關編程的電路示意圖，如第7圖所示，交叉點開關379可以包括四個如第2圖所繪示之多工器211，其每一個包括第一組之三個輸入及第二組之兩個輸入，且適於根據其第二組之兩個輸入的組合從其第一組之三個輸入中選擇其一傳送至其輸出。四個多工器211其中之一個之第一組之三個輸入D0-D2之每一個可以耦接至四個多工器211其中另兩個之第一組之三個輸入D0-D2其中之一及四個多工器211其中另一個之輸出Dout。因此，四個多工器211之每一個的第一組之三個輸入D0-D2可以分別耦接至在三個不同方向上分別延伸至四個多工器211之另外三個之輸出的三條金屬線路，且四個多工器211之每一個可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout。四個如第2圖中的多工器211之每一個還包括通過/不通開關或開關緩衝器292，可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout。舉例而言，上面的多工器211其第一組之三個輸入可以分別耦接至在三個不同方向上分別延伸至左側、下面及右側的多工器211之輸出Dout (位在節點N23、N26及N25)的三條金屬線路，且上面的多工器211可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout (位在節點N24)。上面的多工器211之通過/不通開關或開關緩衝器292可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout (位在節點N24)。
如第7圖所示，四條可編程交互連接線361(如第12A圖中所示)係分別耦接交叉點開關379之四節點N23-N26。因此，該四條可編程交互連接線361之其中一條可以透過交叉點開關379之切換以耦接至其另外一條、其另外兩條或是其另外三條；每一多工器211之第二組之二輸入A0及A1係分別經由複數固定交互連接線364(亦即是不可編程交互連接線)耦接二記憶體單元362之輸出(亦即為記憶單元398之輸出Out1或Out2)，及其節點SC-4可經由另一固定交互連接線364(亦即是不可編程交互連接線)耦接至另一記憶體單元362的輸出，其中記憶體單元362的輸出亦即為記憶單元398之輸出Out1或Out2。因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出，或者再根據節點SC-4之邏輯值讓其第一組之該三輸入其中之一傳送至其輸出。
舉例而言，請參見第7圖，對於編程可編程交互連接線361而言，上面的多工器211之第二組之輸入A01及A11及節點SC1-4 係分別耦接至三個記憶體單元362-1之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2，左邊的多工器211之第二組之輸入A02及A12及節點SC2-4 係分別耦接至三個記憶體單元362-2之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2，下面的多工器211之第二組之輸入A03及A13及節點SC3-4 係分別耦接至三個記憶體單元362-3之輸出，其每一輸出可參考記憶單元398之輸出Out1或Out2，右邊的多工器211之第二組之輸入A04及A14及節點SC4-4 係分別耦接至三個記憶體單元362-4之輸出，每一輸出可參考記憶單元398之輸出Out1或Out2)。在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。
固定交互連接線之說明
在編程用於如第4圖及第6圖所描述之查找表(LUT)210之記憶體單元490及用於如第7圖所描述之可編程交互連接線之記憶體單元362之前或當時，透過不是現場可編程的固定交互連接線可用於訊號傳輸或是電源/接地供應至(1)用於如第4圖所描述之可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490，用以編程記憶體單元490；及/或(2)用於如第7圖所描述之可編程交互連接線之記憶體單元362，用以編程記憶體單元362。在編程用於查找表(LUT)210之記憶體單元490及用於可編程交互連接線之記憶體單元362之後，在操作時固定交互連接線還可用於訊號傳輸或是電源/接地供應。
非揮發性記憶體(NVM)的規格說明
(1.1) 用於第一種替代方案的第一種型式的非揮發性記憶體單元
如第8A圖至第8C圖為本發明實施例第一種型式半導體晶片的結構剖面示意圖，第一類型非揮發性記憶體(NVM)單元可以是一電阻式隨機存取記憶體(resistive random access memories, RRAM)，亦即為可編程電阻，如第8A圖所示，用於標準商業化FPGA IC 晶片200的一半導體晶片100，該半導體晶片100包括複數電阻式隨機存取記憶體870，形成在其P型矽半導體基板2上的一RRAM層869中，且RRAM層869在半導體晶片100之第一交互連接線結構(first interconnection scheme, FISC)20中且在保護層14下方，位在第一交互連接線結構(FISC)20中及位在RRAM層869與P型矽半導體基板2之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至位在P型矽半導體基板2上的複數半導體元件4，位在第一交互連接線結構(FISC)20內且位在保護層14與RRAM層869之間的交互連接線金屬層6可耦接電阻式隨機存取記憶體870至半導體晶片100的外部電路，且其線距(Line pitch)小於0.5微米，位在第一交互連接線結構(FISC)20內且位在RRAM層869上方的每一交互連接線金屬層6之厚度例如大於第一交互連接線結構(FISC)20內且位在RRAM層869下方的每一交互連接線金屬層6的厚度，對於P型矽半導體基板2、半導體元件4、交互連接線金屬層6及保護層14的詳細說明可參考第17圖之說明及圖示。
如第8A圖所示，每一電阻式隨機存取記憶體870可具有(i)由鎳層、鉑金層、鈦層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一底部電極871，其厚度例如介於1nm至20nm之間；(ii)由鉑層、氮化鈦層、氮化鉭層、銅層或鋁合金層所製成的一頂部電極872，其厚度例如介於1nm至20nm之間；(iii)一電阻層873介於底部電極871與頂部電極872之間，其厚度例如介於1nm至20nm之間，其中電阻層873可由包括諸如一巨大磁阻(colossal magnetoresistance , CMR)的材質、一聚合物材質、一導電橋接隨機存取記憶體（conductive-bridging random-access-memory , CBRAM）類型的材料、經摻雜的金屬氧化物或是二元金屬氧化物(binary metal oxide)所組成的複合層，其中巨大磁阻材質例如是La1-xCaxMnO3(0＜x＜1)、La1-xSrxMnO3(0＜x＜1)或Pr0.7Ca0.3MnO3，聚合物材質例如是聚（偏氟乙烯三氟乙烯），亦即為P（VDF-TrFE），導電橋接隨機存取記憶體類型的材質例如是Ag-GeSe基底的材料、摻雜金屬氧化物的材料，例如是摻雜Nb之SrZrO3，而二元金屬氧化物(binary metal oxide)，例如是WOx (0＜x＜1)、氧化鎳(NiO)、二氧化鈦(TiO2)或二氧化鉿(HfO2)或是例如是包括鈦的金屬。
例如，如第8A圖所示，電阻層873可包括一氧化物層在底部電極871上，其中取決於施加的電壓可以形成導電絲(線)或路徑於其中，此電阻層873的氧化物層可包括例如二氧化鉿層(HfO2)或氧化鉭(Ta2O5)層，其厚度例如為5nm、10nm、15nm或介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間，此氧化物層可由原子層沉積(atomic-layer-deposition , ALD)方法形成。電阻層873更包括一儲氧層，位在其氧化物層上，用於捕獲來自氧化物層的氧原子，此儲氧層可包括鈦金屬或鉭金屬以捕捉來自氧化物層的氧原子，以形成氧化鈦(TiOx)或氧化鉭(TaOx)，此儲氧層之厚度例如為2nm、7nm或12nm或介於1nm至25nm之間、介於3nm至15nm之間或介於5nm至12nm之間，此儲氧層可由原子層沉積（atomic-layer-deposition , ALD）方法形成，頂部電極872係形成在電阻層873的儲氧層上。
例如，如第8A圖所示，電阻層873可包括一厚度例如介於1nm至20nm之間的二氧化鉿層在其底部電極871上、一厚度例如介於1nm至20nm之間的二氧化鈦層在其二氧化鉿層上、及一厚度例如介於1nm至20nm之間的鈦層位在二氧化鈦層上，而頂部電極872係形成在電阻層873的鈦層上。
如第8A圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第17圖中較低的一交互連接線金屬層6之較低的金屬栓塞10之上表面上，及在如第17圖中較低的絕緣介電層12之上表面上，如第17圖中較高的絕緣介電層12可形成在電阻式隨機存取記憶體870的頂部電極872上，及如第17圖中較高的一交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8B圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第17圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上，如第17圖中較高的絕緣介電層12可形成在一電阻式隨機存取記憶體870的頂部電極872上，以及如第17圖一高的交互連接線金屬層6具有較高的金屬栓塞10形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
另外，如第8C圖所示，每一電阻式隨機存取記憶體870的底部電極871形成在如第17圖中較低的一交互連接線金屬層6之較低的金屬接墊或連接線8的上表面上，如第17圖中較高的交互連接線金屬層6具有較高的金屬接墊或連接線8形成在較高的絕緣介電層12內及在電阻式隨機存取記憶體870的頂部電極872上。
如第8D圖為本發明一實施例電阻式隨機存取記憶體的各種狀態的曲線圖，其中，x軸表示電阻式隨機存取記憶體的電壓，而y軸表示電阻式隨機存取記憶體的電流的對數值，如第8A圖至第8D圖所示，在重置或設置步驟之前，當電阻式隨機存取記憶體870開始首次使用時，可對每一電阻式隨機存取記憶體870執行形成步驟，以在其電阻層873內形成空穴，使電荷能夠在底部電極871與頂部電極872之間以低電阻的方式移動，當每一電阻式隨機存取記憶體870在執行形成步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特的一形成電壓Vf，及施加一接地參考電壓至其底部電極871，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧化物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是)移動，而使電阻層873之儲氧層反應成為一過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在形成步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，所以使電阻式隨機存取記憶體870形成為具有100至100,000歐姆之間的低電阻。
如第8D圖所示，電阻式隨機存取記憶體870在進行上述的形成步驟之後，可對電阻式隨機存取記憶體870執行一重置步驟，當電阻式隨機存取記憶體870在執行重置步驟時，可向其底部電極871施加介於0.25伏特至3.3伏特的一重置電壓VRE，及向頂部電極872施加一接地參考電壓Vss，使得氧原子或離子從位在電阻層873的氧化物層與電阻層873之儲氧層之間界面處移動至電阻層873的氧化物層內而填滿該些空位，使電阻層873的氧化物層內的空位大幅減少，導致在電阻層873之氧化物層中的導電細絲或導電路徑減少，因此該電阻式隨機存取記憶體870在重置步驟中被重置為具有介於1000歐姆(ohms)至100,000,000,000歐姆(ohms)之間的一高電阻，此高電阻大於低電阻，其中形成電壓Vf係大於重置電壓VRE。
如第8D圖所示，電阻式隨機存取記憶體870經上述重置步驟而成為具有高電阻時，一電阻式隨機存取記憶體870可執行一設定步驟，當電阻式隨機存取記憶體870在執行設定步驟時，可向其頂部電極872施加介於0.25伏特至3.3伏特之間的一設定電壓VSE，及向其底部電極871施加一接地參考電壓Vss，通過其頂部電極872之正電荷的吸引力及在其底部電極871抵抗負電荷的排斥力，使得在其電阻層873之氧物層(例如是二氧化鉿層)中的氧原子或離子可向其電阻層873之儲氧層(例如是鈦層)移動，而使電阻層873之儲氧層反應成為一過渡氧化物(氧化鈦)位在電阻層873的氧化物層與電阻層873之儲氧層之間的界面處，其中氧原子或離子向電阻層873之儲氧層移動之後，且在設定步驟之前，氧原子或離子在電阻層873之氧化物層所佔據之位置變成空的(空位)，這些空位可在電阻層873之氧化物層中形成導電細絲或導電路徑，電阻式隨機存取記憶體870可在形成步驟中形成為介於100歐姆至100000歐姆之間的低電阻，其中形成電壓Vf係大於設定電壓VSE。
第8E圖揭示本發明實施例非揮發性記憶體陣列之電路示意圖，如第8E圖所示，複數電阻式隨機存取記憶體870在如第8A圖至第8C圖中RRAM層869中以陣列型式形成，複數開關888(例如是N型MOS電晶體)排列成陣列，另外，可將每一開關888替換為P型MOS電晶體。每一開關(N型MOS電晶體)888用以形成二相對端點的通道，其中一端串聯耦接至電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一，而另一端耦接至其中之一位元線876，而該開關(N型MOS電晶體)888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排(行)中每一電阻式隨機存取記憶體870其它的底部電極871及頂部電極872，每一字元線875可耦接至排列成一排(行)中的開關(N型MOS電晶體)888的閘極端，並通過每一條該字元線875使該些開關(N型MOS電晶體)888相互耦接。每一位元線876通過在一列中的其中之一開關(N型MOS電晶體)888，一個接一個的耦接至在一列中的每一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一。
在另一可替換的例子中，每一開關(N型MOS電晶體)888用以形成具有二相對端點的通道，其一端串聯耦接至其中之一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一，而另一端點耦接至其中之一參考線877，而開關(N型MOS電晶體)888的閘極端耦接至其中之一字元線875，每一參考線877用以通過在一排(行)中的其中之一開關(N型MOS電晶體)888耦接至在在一排(行)中每一電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一。
請參閱第8E圖所示，當電阻式隨機存取記憶體870在如上述第8D圖中重設步驟或設定步驟之前且開始第一次使用時，執行如第8D圖所述之形成步驟，每一電阻式隨機存取記憶體870中的電阻層873形成空位，使電子能在低電阻的狀態下在其底部電極871與頂部電極872之間移動。當每一電阻式隨機存取記憶體870執行形成步驟後，(1)全部的位元線876切換成(耦接至)第一激活電壓VF-1，此第一激活電壓VF-1是等於或大於形成電壓Vf，其中第一激活電壓VF-1係介於0.25伏特至3.3伏特之間；(2)全部的字元線875切換成(耦接至)第一激活電壓VF-1以使每一N型MOS電晶體888開啟，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一位元線876，或另一種替代方案，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一參考線877；及(3) 全部的參考線877切換成(耦接至)接地參考電壓Vss。另外可替換的方案，當每一開關888為P型MOS電晶體時，全部的字元線875切換成(耦接至)接地參考電壓Vss，以開啟每一P型MOS電晶體(開關)888，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一位元線876，或另一種替代方案，使電阻式隨機存取記憶體870的底部電極871及頂部電極872之其中之一耦接至其中之一參考線877。因此，當每一電阻式隨機存取記憶體870執行形成步驟後，可施加第一激活電壓VF-1在底部電極871及頂部電極872之其中之一上，及施加接地參考電壓Vss在其它的底部電極871及頂部電極872之其中之一上，以使每一電阻式隨機存取記憶體870可形成介於100歐姆至100,000歐姆之間的一低電阻，以及使其邏輯值編程為”0”。
接著，請參閱第8E圖所示，第一組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的重設步驟，但另一第二組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)一排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一第一編程電壓VPr-1以開啟N型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之每一字元線875切換成(耦接至)接地參考電壓Vss，以關閉在該(其它)排中的N型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)，其中第一編程電壓VPr-1係介於0.25伏特至3.3伏特之間且等於或大於電阻式隨機存取記憶體870的重設電壓VRE；(2)參考線877可切換成(耦接至)第一編程電壓VPr-1；(3)用在第一組且在該排中的其中之一電阻式隨機存取記憶體870的第一組中的(每一條)位元線876可切換成(耦接至)接地參考電壓Vss；及(4) 用在第二組且在該排中的其中之一電阻式隨機存取記憶體870的第二組中的(每一條)位元線876可切換成(耦接至)第一編程電壓VPr-1。另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)第一編程電壓VPr-1，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此在該排第一組中的電阻式隨機存取記憶體870可在重設步驟中被重設成具有介於1000歐姆至100,000,000,000歐姆之間的一高電阻且其邏輯值被編程為”1”。在該排第二組中的電阻式隨機存取記憶體870可保持在執行重設步驟之前狀態。
請參閱第8E圖所示，第二組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的設定步驟，但另一第一組的電阻式隨機存取記憶體870未執行設定步驟，其中(1)該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一第二編程電壓VPr-2以開啟該排中的N型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之每一字元線875切換成(耦接至)接地參考電壓Vss，以關閉在該(其它)排中的N型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)，其中第二編程電壓VPr-2係介於0.25伏特至3.3伏特之間且等於或大於電阻式隨機存取記憶體870的設定電壓VSE；(2)參考線877可切換成(耦接至)接地參考電壓Vss；(3)用在該第一組且在該排中的其中之一電阻式隨機存取記憶體870的第一組中的(每一條)位元線876可切換成(耦接至)接地參考電壓Vss；及(4)用在該第二組且在該排中的其中之一電阻式隨機存取記憶體870的第二組中的(每一條)位元線876可切換成(耦接至)第二編程電壓VPr-2。另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)第二編程電壓VPr-2，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此在該排第一組中的電阻式隨機存取記憶體870可在設定步驟中被設定成具有介於100歐姆至100,000歐姆之間的一低電阻且其邏輯值被編程為”0”。在該排第二組中的電阻式隨機存取記憶體870可保持在執行重設步驟之前狀態。
第8F圖為本發明實施例感應放大器(sense amplifier)之電路示意圖，第8E圖及第8F圖在操作時，(1)每一位元線876可切換成且耦接至如第8F圖中的其中之一感應放大器666的節點N31，及耦接至其中之一N型MOS電晶體893的一源極端；(2)每一參考線877可切換成(耦接至)接地參考電壓Vss，及(3)在一排且相對應於電阻式隨機存取記憶體870的每一字元線875逐一的被選擇切換成(耦接至)電源供應電壓Vcc，以開啟該排中的N型MOS電晶體888，使在該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或其它替代方案，或在該排中的全部的電阻式隨機存取記憶體870耦接至相同一條(其中之一)參考線877，其中在其它排中未被選擇的相對應於電阻式隨機存取記憶體870之字元線875可切換成(耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使在其它排中的每一電阻式隨機存取記憶體870與任一位元線876斷開耦接，或其它替代方案，或使在其它排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接。此N型MOS電晶體893的閘極端耦接至電源供應電壓Vcc及耦接至該N型MOS電晶體893的一汲極端，另外，當每一開關888為P型MOS電晶體時，該排之中的電阻式隨機存取記憶體870所相對應之每一字元線875，逐一被選擇切換成(耦接至)一接地參考電壓Vss並開啟在該排中的P型MOS電晶體888，使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876，或是另一替代方案，使該排中全部的電阻式隨機存取記憶體870耦接至同一條(其中之一)參考線877，其中其它排之中未被選擇的電阻式隨機存取記憶體870所對應之字元線875切換成(耦接至)電源供應電壓Vcc，以關閉在該(其它)排中的P型MOS電晶體888，使在該(其它)排中的電阻式隨機存取記憶體870與任一位元線876斷開耦接(decouple)，或是另一替代方案，使在該(其它)排中的電阻式隨機存取記憶體870與任一參考線877斷開耦接(decouple)。因此每一感應放大器666可將位在其中之一位元線876(亦即是在第8F圖中節點N31上的電壓)上的電壓與位在一參考線(亦即是在第8F圖上節點N32上的電壓)上的一比較電壓相互比較而產生一比較資料，然後根據該比較資料由其中之一電阻式隨機存取記憶體870產生一”輸出”耦接至其中之一位元線876，舉例而言，當位在節點N31的電壓經由感應放大器比較後，小於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一低電阻，每一感應放大器666可產生邏輯值”1”的輸出。當位在節點N31的電壓經由感應放大器比較後，大於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一高電阻，每一感應放大器666可產生邏輯值”0”的輸出。
第8G圖為本發明實施例中一參考電壓產生電路的電路示意圖，如第8A圖至第8G圖所示，此參考電壓產生電路890包括二對相互串聯連接的電阻式隨機存取記憶體870-1及870-2， 其中該二對電阻式隨機存取記憶體870-1及870-2並聯設置並相互連接，在每一對電阻式隨機存取記憶體870-1及870-2中，電阻式隨機存取記憶體870-1的頂部電極872耦接至電阻式隨機存取記憶體870-2的頂部電極872及耦接至節點N33，以及電阻式隨機存取記憶體870-1的底部電極871耦接至節點N34，參考電壓產生電路890更包括一N型MOS電晶體891，此N型MOS電晶體891的源極端(在操作時)耦接至該二對中電阻式隨機存取記憶體870-1的底部電極871及耦接至節點N34，參考電壓產生電路890更包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端經由參考線耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc及耦接至如第8F圖中感應放大器666的節點N32，在該二對中的電阻式隨機存取記憶體870-2的底部電極871耦至節點N35。
如第8A圖至第8G圖所示，當該二對電阻式隨機存取記憶體870-1及870-2在執行如第8D圖中的形成步驟時：(1)節點可切換成(耦接至)接地參考電壓Vss；(2)節點N33可切換成(耦接至)第一激活電壓VF-1；(3)節點N35可切換成(耦接至)接地參考電壓Vss；(4)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1及870-2的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可形成具有低電阻。
如第8A圖至第8G圖所示，該二對電阻式隨機存取記憶體870-1及870-2在執行形成步驟後，該二對電阻式隨機存取記憶體870-1及870-2可執行重設步驟。當該二對二對電阻式隨機存取記憶體870-1及870-2開始執行重設步驟重設時，(1)節點N34可切換成(耦接至)第一編程電壓VPr-1；(2)節點N33可切換成(耦接至)接地參考電壓Vss；(3)節點N35可切換成(耦接至) 第一編程電壓VPr-1；(4)節點N32不切換(不耦接)至該二對電阻式隨機存取記憶體870-1的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可重設為具有高電阻。
如第8A圖至第8G圖所示，在該二對電阻式隨機存取記憶體870-1及870-2在重設步驟重設之後，可對該二對電阻式隨機存取記憶體870-1及870-2執行如第8D圖中的設定步驟，當該二對電阻式隨機存取記憶體870-1及870-2在設定步驟設定時，(1)節點N34可切換成(耦接至)第二編程電壓VPr-2；(2)節點N33可切換成(耦接至) 第二編程電壓VPr-2；(3)節點N35可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換成(不耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871，因此該二對電阻式隨機存取記憶體870-2可被設定成具有低電阻，因此在該二對電阻式隨機存取記憶體870-2例如可被編程為具有100歐姆至100,000歐姆之間的低電阻，及該二對電阻式隨機存取記憶體870-1例如可被編程為具有1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)。
如第8A圖至第8G圖所示，在該二對電阻式隨機存取記憶體870-2被編程為具有低電阻及該二對電阻式隨機存取記憶體870-1被編程為具有高電阻，在操作時，(1)節點N33、N34及N35可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871；及(3) 該二對電阻式隨機存取記憶體870-2的底部電極871可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓之間。
(1.2)用於第二種替代方案的第一種型式的非揮發性記憶體單元
第9A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖，第9A圖中的電路可參考第8A圖至第8G圖中的電路，但二者的差異處在於設置在第8E圖之陣列中的複數開關888可被替換為數選擇器889而分別串聯耦接至電阻式隨機存取記憶體870，以及第8E圖中的參考線877用以作為字元線901。如第9A圖所示，在執行形成步驟、設定步驟或重設步驟及在執行操作時，複數電阻式隨機存取記憶體870經由選擇器889被選擇，可根據所述每個選擇器889的二個相對端子之間的電壓偏置來控制每個選擇器889的導通或不導通。對於每一該選擇器889，當較低的偏壓施加到該選擇器889二個相對的端子時，其具有較高的電阻；當較高的偏壓施加到該選擇器889二個相對的端子時，其具有較低的電阻，另外，選擇器889之電阻可以根據施加到其二個相對端子的偏壓而非線性變化。
第9B圖為本發明實施例中選擇器的結構剖面示意圖，如第9B圖所示，每一選擇器889係由具有一金屬-絕緣層-金層(metal-insulator-metal (MIM))結構所形成的一電流隧道元件，每一選擇器可包括：(1)一頂部電極902位在其二相對端點之一處，此頂部電極902例如是一鎳層、一鉑層或一鈦層；(2)一底部電極903位在其二相對端點之另一處，此底部電極903例如是一鉑層；(3)一隧穿氧化層904位在其頂部電極902與底部電極903之間，此隧穿氧化層904具有厚度介於5nm至20nm之間的氧化鈦層(TiO2)、氧化鋁層(Al2O3)或二氧化鉿層(HfO2)，其中此隧穿氧化層904可經由原子層沉積(atomic-layer-deposition (ALD))製程形成。
第9C圖及第9D圖為本發明實施例堆疊一選擇器的選擇性電阻式隨機存取記憶體結構剖面示意圖，在第9A圖及第9C圖的例子中，每一選擇器889被堆疊在其中之一電阻式隨機存取記憶體870上，以及每一選擇器的底部電極903及其中之一電阻式隨機存取記憶體870的頂部電極可由一單一金屬層905形成/做成，例如由厚度介於1nm至20nm的鉑金層所形成，其中每一選擇器889可經由其頂部電極902耦接至該位元線876，及其中之一電阻式隨機存取記憶體870可經由其底部電極871耦接至該字元線901。在第9D圖中的另一例子中，每一電阻式隨機存取記憶體870可堆疊在其中之一選擇器889上，及每一電阻式隨機存取記憶體870的底部電極871及其中之一選擇器889的頂部電極902可由單一金屬層906形成/做成，例如由厚度介於1nm至20nm的鎳層、鉑金層或鈦層所形成，其中每一電阻式隨機存取記憶體870可經由其頂部電極872耦接至該位元線876，及其中之一選擇器889可經由其底部電極903耦接至該字元線901。
如第9A圖至第9D圖所示，每一選擇器可以係雙極隧道MIM元件(bipolar tunneling MIM device)，對於雙極隧道MIM元件，當一正向偏壓施加在其二端點上且增加1伏持時，經一前進方向(forward direction)一電流流過此雙極隧道MIM元件可增加105倍或大於105倍、或增加104倍或大於104倍、或增加103倍或大於103倍或增加102倍或大於102倍，當一負向偏壓施加在其二端點上且增加1伏特時，經一向後方向(backward direction)一電流流過此雙極隧道MIM元件可增加105倍或大於105倍、或增加104倍或大於104倍、或增加103倍或大於103倍或增加102倍或大於102倍，其中向後方向與前進方向相反。用以導通此雙極隧道MIM元件，以允許在前進方向上之電流的正向臨界電壓(positive threshold-voltage)的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。用以導通此雙極隧道MIM元件，以允許在向後方向上之電流的負向臨界電壓(negative threshold-voltage)的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。
另外，如第9A圖所示，每一選擇器可以係由二個單極隧道MIM元件(未繪示)所組成，此二個單極隧道MIM元件並聯耦接，二個單極隧道MIM元件分別具有二相對應的端點串聯耦接至其中之一電阻式隨機存取記憶體870，對於二個單極隧道MIM元件，當一正向偏壓分別施加在二個單極隧道MIM元件的二端點上且增加1伏特時，經一前進方向(forward direction)一電流流過其中之一個單極隧道MIM元件可增加105倍或大於105倍、或增加104倍或大於104倍、或增加103倍或大於103倍或增加102倍或大於102倍，當一負向偏壓分別施加在二個單極隧道MIM元件的二端點上且增加1伏特時，經一向後方向(backward direction)一電流流過其中之一單極隧道MIM元件可增加105倍或大於105倍、或增加104倍或大於104倍、或增加103倍或大於103倍或增加102倍或大於102倍，其中向後方向與前進方向相反。用以導通其中之一單極隧道MIM元件，以允許在前進方向上之電流的正向臨界電壓(positive threshold-voltage)及關閉導通另一單極隧道MIM元件的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。用以導通其中之一單極隧道MIM元件，以允許在向後方向上之電流的負向臨界電壓(negative threshold-voltage)及關閉導通另一單極隧道MIM元件的偏置電壓範圍介於0.3伏特至2.5伏特之間、介於0.5伏特至2伏特之間或介於0.5伏特至1.5伏特之間。
如第9A圖至第9D圖所示，當電阻式隨機存取記憶體870在執行如第8D圖中重設步驟或設定步驟之前第一次開始使用時，對每一電阻式隨機存取記憶體870執行如第8D圖中的形成步驟，以形成空位在其儲氧層873內，用以使電荷在低電阻狀態下在其底部電極871及頂部電極872之間移動，當每一電阻式隨機存取記憶體870在形成時，(1)全部的位元線876切換成(耦接至)一第二激活電壓VF-2，此第二激活電壓VF-2大於或等於該電阻式隨機存取記憶體870的形成電壓Vf加上選擇器889的正向臨界偏置電壓，其中第二激活電壓VF-2介於0.25伏特至3.3伏特之間，及(2)全部的字元線901切換成(耦接至)接地參考電壓Vss。因此，對於第9C圖中所提供具有堆疊結構的電阻式隨機存取記憶體，第二激活電壓VF-2施加在每一選擇器889的頂部電極902及施加一接地參考電壓在每一電阻式隨機存取記憶體870的底部電極871，以使每一選擇器889可導通並使每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，及對每一電阻式隨機存取記憶體870執行如第8D圖的形成步驟可形成具有介於100歐姆至100,000歐姆之間的一低電阻，亦即是邏輯值為”0”。對於第9D圖中所提供具有堆疊結構的電阻式隨機存取記憶體，第二激活電壓VF-2施加在每一電阻式隨機存取記憶體870的頂部電極872及施加一接地參考電壓在每一選擇器889的底部電極903，以使每一選擇器889可導通並使每一電阻式隨機存取記憶體870及耦接至其中之一字元線901，及對每一電阻式隨機存取記憶體870執行如第8D圖的形成步驟可形成具有介於100歐姆至100,000歐姆之間的一低電阻，亦即是邏輯值為”0”。
舉例而言，第9E圖為本發明實施例中選擇性電阻式隨機存取記憶體在形成步驟時的電路示意圖，如第9E圖所示，選擇性電阻式隨機存取記憶體包括在第一排(y=y1)中的第一個及第二個及在第二排(y=y2)中的第三個及第四個，位於對應位址座標(x1, y1)的第一選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第一電阻式隨機存取記憶體870a及一第一選擇器889a，位於對應位址座標(x2, y1)的第二選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第二電阻式隨機存取記憶體870b及一第二選擇器889b，位於對應位址座標(x1, y2)的第三選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第三電阻式隨機存取記憶體870c及一第三選擇器889c，位於對應位址座標(x2, y2)的第四選擇性電阻式隨機存取記憶體包括如第9C圖或第9D圖中所示的堆疊之一第四電阻式隨機存取記憶體870d及一第四選擇器889d。
如第9E圖所示，如果第一至第四阻式隨機存取記憶體(RRAM)870a-870d執行上述形成步驟時，形成具有低電阻(亦即是邏輯值為”0”)，則(1)第一字元線901a所對應的第一RRAM 870a及第二RRAM 870b及第二字元線901b所對應的第三RRAM 870c及第四RRAM 870d切換成(耦接至)接地參考電壓Vss，及(2)用於第一RRAM 870a及第三RRAM 870c的一第一位元線876a，及用於第二RRAM 870b及第四RRAM 870d的一第二位元線876b可切換成(耦接至)第二激活電壓VF-2。
接著，如第9A圖至第9D圖所示，第一組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的重設步驟，但另一第二組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)一排之中的電阻式隨機存取記憶體870所相對應之每一字元線901，逐一被選擇切換成(耦接至)一第三編程電壓VPr-3，此第三編程電壓VPr-3大於或等於電阻式隨機存取記憶體870的重設電壓VRE加上選擇器889的負向臨界偏置電壓，其中第三編程電壓VPr-3介於0.25伏特至3.3伏特之間，而在其它排中相對應的電阻式隨機存取記憶體870且未被選擇之字元線901則切換成(耦接至)接地參考電壓Vss；(2) 在該排的第一組用在其中之一電阻式隨機存取記憶體870的第一組中的位元線876切換成(耦接至)接地參考電壓；及(3) 在該排的第二組用在其中之一電阻式隨機存取記憶體870的第二組中的位元線876切換成(耦接至)介於第三編程電壓VPr-3的三分之一與三分之二之間的一電壓，例如是一半的第三編程電壓VPr-3。因此對於具有如第9C圖中堆疊結構且在該排的第一組中的選擇性電阻式隨機存取記憶體，可施加一接地參考電壓Vss在該排第一組中每一選擇器889的頂部電極902上及施加一第三編程電壓VPr-3在該排第一組每一電阻式隨機存取記憶體870的底部電極871，以使該排第一組的每一選擇器889可導通並使該排第一組中每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，且對該排第一組中的每一電阻式隨機存取記憶體870執行如第8D圖中的重設步驟，使其重設成具有介於1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)，因此將邏輯值編程成”1”；對於第9C圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加第三編程電壓VPr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓VPr-3)在該排第二組每一選擇器889的頂部電極902上及可施加第三編程電壓VPr-3在該排第二組的每一電阻式隨機存取記憶體870之底部電極871，可使在該排第二組的每一選擇器889關閉導通，而斷開任一位元線867與該排第二組中的每一電阻式隨機存取記憶體870之間的耦接，該排第二組中的每一電阻式隨機存取記憶體870可保持在重設步驟之前的狀態，流過該排第一組的每一選擇器889的電流大於流過該排第二組的每一選擇器889的電流等於或大於5、4、3或2個數量級。對於第9D圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss該排第一組中的電阻式隨機存取記憶體870的頂部電極872上及可施加第三編程電壓VPr-3在該排第一組的每一電阻式隨機存取記憶體870之底部電極903，使該排第一組的每一選擇器889(開啟)導通，並使該排第一組中的每一電阻式隨機存取記憶體870耦接至其中之一字元線901，及可對該排第一組中的每一電阻式隨機存取記憶體870執行如第8D圖中的重設步驟並在重設步驟中將其重設成具有1,000歐姆至100,000,000,000歐姆之間的一高電阻，且其邏輯值編程為”1”；對於第9D圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加介於第三編程電壓VPr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓VPr-3)在該排第二組中的每一電阻式隨機存取記憶體870的頂部電極872，及可施加第三編程電壓VPr-3在該排第二組中的每一選擇器889的底部電極903上，以使在該排第二組中的每一選擇器889關閉導通，而使任一字元線901與該排第二組中的每一電阻式隨機存取記憶體870斷開耦接，而在該排第二組中的電阻式隨機存取記憶體870可保持之前的狀態，流過該排第一組的每一選擇器889的電流大於流過該排第二組的每一選擇器889的電流等於或大於5、4、3或2個數量級。
舉例而言，第9F圖為本發明實施例中選擇性電阻式隨機存取記憶體執行重設步驟時的電路示意圖，如第9F圖所示，假如第一RRAM870a執行上述重設步驟時，將其重設為高電阻(HR)狀態，亦即是將邏輯值編程為”1”，而第二RRAM870b、第三RRAM870c、第四RRAM870d則保持在之前的狀態，其中(1)相對應於第一RRAM870a及第二RRAM870b的第一字元線901a被選擇切換成(耦接至)第三編程電壓VPr-3；(2)用於第一RRAM870a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(3)用於第二RRAM870b的第二位元線876b切換成(耦接至)介於第三編程電壓VPr-3的三分之一與三分之二之間的一電壓(例如是一半的第三編程電壓VPr-3)；(4)相對應第三RRAM870c及第四RRAM870d的字元線901b沒有被選擇，但切換成(耦接至)接地參考電壓Vss。
如第9A圖至第9D圖所示，第二組的電阻式隨機存取記憶體870一排(行)接著一排依序執行如第8D圖中的設定步驟，但另一第一組的電阻式隨機存取記憶體870未執行重設步驟，其中(1)該排之中的電阻式隨機存取記憶體870所相對應之每一字元線901，逐一被選擇切換成(耦接至)接地參考電壓Vss，其中在其它排中相對應於電阻式隨機存取記憶體870且未被選擇的字元線901則切換成(耦接至)介於第四編程電壓VPr-4的三分之一與三分之二之間的一電壓，例如是一半的第四編程電壓VPr-4，其中第四編程電壓VPr-4大於或等於電阻式隨機存取記憶體870的設定電壓VSE加上選擇器889的正向臨界偏置電壓，其中第四編程電壓VPr-4介於0.25伏特至3.3伏特之間，及(2) 在該排的第一組用在其中之一電阻式隨機存取記憶體870的第一組中的位元線876切換成(耦接至)接地參考電壓Vss；及(3) 在該排的第二組用在其中之一電阻式隨機存取記憶體870的第二組中的位元線876切換成(耦接至)第四編程電壓VPr-4。因此，對於具有如第9C圖中堆疊結構且在該排的第二組中的選擇性電阻式隨機存取記憶體，可施加第四編程電壓VPr-4在該排第二組中每一選擇器889的頂部電極902上及施加一接地參考電壓Vss在該排第二組每一電阻式隨機存取記憶體870的底部電極871，以使該排第二組的每一選擇器889可導通並使該排第二組中每一電阻式隨機存取記憶體870及耦接至其中之一位元線876，且對該排第二組中的每一電阻式隨機存取記憶體870執行如第8D圖中的設定步驟，使其設定成具有介於100歐姆至100,000歐姆之間的低電阻，因此將邏輯值編程成”0”；對於第9C圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss在該排第一組中每一選擇器889的頂部電極902上及可施加接地參考電壓Vss在該排第一組的每一電阻式隨機存取記憶體870之底部電極871，可使在該排第一組的每一選擇器889關閉導通，而斷開任一位元線867與該排第一組中的每一電阻式隨機存取記憶體870之間的耦接，該排第一組中的每一電阻式隨機存取記憶體870可保持在重設步驟之前的狀態，流過該排第二組的每一選擇器889的電流大於流過該排第一組的每一選擇器889的電流等於或大於5、4、3或2個數量級。對於第9D圖中所提供具有堆疊結構且在該排第二組選擇性電阻式隨機存取記憶體，可施加第四編程電壓VPr-4，在該排第二組中的電阻式隨機存取記憶體870的頂部電極872上及可施加接地參考電壓Vss在該排第二組的每一選擇器889之底部電極903，使該排第二組的每一選擇器889(開啟)導通，並使該排第二組中的每一電阻式隨機存取記憶體870耦接至其中之一字元線901，及可對該排第二組中的每一電阻式隨機存取記憶體870執行如第8D圖中的設定步驟並在設定步驟中將其重設成具有100歐姆至100,000歐姆之間的一低電阻，且其邏輯值編程為”0”；對於第9D圖中所提供具有堆疊結構且在該排第一組選擇性電阻式隨機存取記憶體，可施加接地參考電壓Vss在該排第一組中的電阻式隨機存取記憶體870的頂部電極872上及可施加接地參考電壓Vss在該排第一組的每一選擇器889之底部電極903，以使在該排第一組中的每一選擇器889關閉導通，而使任一字元線901與該排第一組中的每一電阻式隨機存取記憶體870斷開耦接，而在該排第一組中的電阻式隨機存取記憶體870可保持之前的狀態，流過該排第二組的每一選擇器889的電流大於流過該排第一組的每一選擇器889的電流等於或大於5、4、3或2個數量級。
舉例而言，第9G圖為本發明實施例中選擇性電阻式隨機存取記憶體執行設定步驟時的電路示意圖，如第9G圖所示，假如第二RRAM870b執行上述設定步驟時，將其設定為低電阻(LR)狀態，亦即是將邏輯值編程為”0”，而第一RRAM870a、第三RRAM870c、第四RRAM870d則保持在之前的狀態，其中(1)相對應於第一RRAM870a及第二RRAM870b的第一字元線901a被選擇切換成(耦接至)接地參考電壓Vss；(2)用於第二RRAM870b的第二位元線876b切換成(耦接至)第四編程電壓VPr-4；(3)用於第一RRAM870a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(4)相對應第三RRAM870c及第四RRAM870d的字元線901b切換成(耦接至)介於第四編程電壓VPr-4的三分之一與三分之二之間的一電壓(例如是一半的第四編程電壓VPr-4)。
第9A圖至第9D圖在操作時，(1)每一位元線876可切換成且耦接至如第8F圖中的其中之一感應放大器666的節點N31，及耦接至其中之一N型MOS電晶體893的一源極端；(2)相對應於該排的電阻式隨機存取記憶體870之字元線901逐一的被選擇切換成(耦接至)接地參考電壓Vss以使該排的選擇器889導通，並使該排中的每一電阻式隨機存取記憶體870耦接至其中之一位元線876；對於第9C圖中具有堆疊結構的選擇性電阻式隨機存取記憶體或對於第9D圖中具有堆疊結構的選擇性電阻式隨機存取記憶體耦接至該排中全部的電阻式隨機存取記憶體870至同一條字元線901，其中對於第9C圖中選擇性電阻式隨機存取記憶體結構，在其它排中未被選擇的相對應於電阻式隨機存取記憶體870之字元線901可切換成浮空狀態(floating)以關閉在其它排的選擇器889，使在其它排中的每一電阻式隨機存取記憶體870與任一位元線876斷開耦接，或是對於第9D圖中選擇性電阻式隨機存取記憶體結構，其它排中的每一電阻式隨機存取記憶體870與任一字元線901斷開耦接。因此每一感應放大器666可將位在其中之一位元線876(亦即是在第8F圖中節點N31上的電壓)上的電壓與位在一參考線(亦即是在第8F圖上節點N32上的電壓)上的一比較電壓相互比較而產生一比較資料，然後根據該比較資料由其中之一電阻式隨機存取記憶體870產生一”輸出”耦接至其中之一位元線876，舉例而言，當位在節點N31的電壓經由感應放大器比較後，小於位在節點N32的比較電壓時，且在此情況下感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一低電阻，每一感應放大器666可產生邏輯值”1”的輸出。當位在節點N31的電壓經由每一感應放大器比較後，大於位在節點N32的比較電壓時，且在此情況下每一感應放大器666所耦接至其中之一電阻式隨機存取記憶體870具有一高電阻，每一感應放大器666可產生邏輯值”0”的輸出。
舉例而言，第9H圖為本發明實施例選擇性電阻式隨機存取記憶體在操作時的電路示意圖，如第9H圖所示，假如第一RRAMs 870a及第二RRAMs 870b在操作時被讀取時，而第三RRAMs 870c及第四RRAMs 870d沒有被讀取時，(1)對應於第一RRAMs 870a及第二RRAMs 870b的第一字元線901a被選擇切換成(耦接至)接地參考電壓Vss；(2)用於第一RRAMs 870a及第二RRAMs 870b的第一位元線876a及第二位元線876b分別切換成(耦接至)感應放大器666；及(3)相對應於第三RRAMs 870c及第四RRAMs 870d的第二字元線901b未被選擇且切換成浮空狀態(floating)。
第9I圖為本發明實施例參考電壓產生電路之電路示意圖，如第9A圖至第9C圖及第9E圖至第9I圖所示，參考電壓產生電路894包括如第9C圖中二對相互串聯連接且由電阻式隨機存取記憶體870-1與選擇器889-1所組合之第一組合物及如第9C圖中二對相互串聯連接且由電阻式隨機存取記憶體870-2與選擇器889-2所組合之第二組合物，其中該二對第一組合物及第二組合物並聯設置並相互連接，在每一對第一組合物及第二組合物中，選擇器889-1的頂部電極902耦接至選擇器889-1的頂部電極902及耦接至節點N33，以及電阻式隨機存取記憶體870-1的底部電極871耦接至節點N34，參考電壓產生電路894包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc及耦接至如第8F圖中感應放大器666的節點N32，在該二對中的電阻式隨機存取記憶體870-2的底部電極871耦至節點N35。
如第9A圖至第9C圖及第9E圖至第9I圖所示，當該二對電阻式隨機存取記憶體870-1及870-2在執行如第8D圖中的形成步驟時：(1)節點可切換成(耦接至)接地參考電壓Vss；(2)節點N33可切換成(耦接至)第二激活電壓VF-2；(3)節點N35可切換成(耦接至)接地參考電壓Vss；(4)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1及870-2的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可形成具有低電阻。
如第9A圖至第9C圖及第9E圖至第9I圖所示，該二對電阻式隨機存取記憶體870-1及870-2在執行形成步驟後，該二對電阻式隨機存取記憶體870-1及870-2可執行重設步驟。當該二對二對電阻式隨機存取記憶體870-1及870-2開始執行重設步驟重設時，(1)節點N34可切換成(耦接至)第三編程電壓VPr-3；(2)節點N33可切換成(耦接至)接地參考電壓Vss；(3)節點n35可切換成(耦接至) 第三編程電壓VPr-13；(4)節點N32不切換(不耦接)至該二對電阻式隨機存取記憶體870-1的底部電極871，因此，該二對電阻式隨機存取記憶體870-1及870-2可重設為具有高電阻。
如第9A圖至第9C圖及第9E圖至第9I圖所示，在該二對電阻式隨機存取記憶體870-1及870-2在重設步驟重設之後，可對該二對電阻式隨機存取記憶體870-1及870-2執行如第8D圖中的設定步驟，當該二對電阻式隨機存取記憶體870-1及870-2在設定步驟設定時，(1)節點N34可切換成(耦接至)第四編程電壓VPr-4；(2)節點N33可切換成(耦接至) 第四編程電壓VPr-4；(3)節點N35可切換成(耦接至)接地參考電壓Vss；及(4)節點n32不切換成(不耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871，因此該二對電阻式隨機存取記憶體870-2可被設定成具有低電阻，因此在該二對電阻式隨機存取記憶體870-2例如可被編程為具有100歐姆至100,000歐姆之間的低電阻，及該二對電阻式隨機存取記憶體870-1例如可被編程為具有1,000歐姆至100,000,000,000歐姆之間的高電阻(大於低電阻)。
如第9A圖至第9C圖及第9E圖至第9I圖所示，在該二對電阻式隨機存取記憶體870-2被編程為具有低電阻及該二對電阻式隨機存取記憶體870-1被編程為具有高電阻，在操作時，(1)節點N33、N34及N35可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對電阻式隨機存取記憶體870-1的底部電極871；及(3) 該二對電阻式隨機存取記憶體870-1的底部電極871可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線901所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線901所選擇的電阻式隨機存取記憶體870耦接的節點N31所處之電壓之間。
(1.3)用於第三種替代方案的第一種型式的非揮發性記憶體單元
第10A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖，第10A圖所示之電路可參考第9A圖中之電路，但二者之間的差異在於第9A圖中的選擇器889及電阻式隨機存取記憶體879可被自我選擇式電阻式隨機存取記憶體(self-select (SS) resistive random access memory (RRAM) cells)907取代，亦即是非揮發性記憶體單元。第10B圖為本發明實施例之自我選擇式電阻式隨機存取記憶體剖面示意圖，如第10A圖及第10B圖所示，自我選擇式電阻式隨機存取記憶體單元907可包括：(1)一底部電極908，例如為厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間的一鎳層，其中此鎳層係由濺鍍製程所形成；(2)一氧化物層909在該底部電極908上，例如為厚度大於5nm、10nm或15nm的二氧化鉿(HfO2)，或是厚度介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間的二氧化鉿(HfO2)，其中此二氧化鉿(HfO2)可由原子層沉積（ALD）製程或通過使用鉿作為靶並使用氧氣和/或氬氣作為氣流的反應磁控管直流（DC）濺鍍製程所形成；(3)一絕緣物層910，例如為厚度大於40nm、60nm或80nm的二氧化鈦層、或是厚度介於20nm至100nm之間、介於40nm至80nm之間或介於50nm至70nm之間的二氧化鈦層，其中此絕緣物層910可由原子層沉積（ALD）製程或通過使用鉿作為靶並使用氧氣和/或氬氣作為氣流的反應磁控管直流（DC）濺鍍製程所形成；(4)一頂部電極911形成在，例如為厚度介於20nm至200nm之間、介於50nm至150nm之間或介於80nm至120nm之間的一鎳層，其中此鎳層係由濺鍍製程所形成。在氧物層909中形成氧原子空位或氧原子空位導電細絲或路徑，此絕緣物層910具有比氧化物層909更低(更正電子(more positive))的傳導能帶能量，使得能量障礙可形成在絕緣層910與氧化物層909之間的界面處，每一自我選擇式電阻式隨機存取記憶體單元907可經由頂部電極911耦接至其中之一位元線876及經由底部電極908耦接至其中之一字元線901。
第10C圖為本發明實施例自我選擇式電阻式隨機存取記憶體單元907在一設定步驟中用於將SS RRAM 907設定至一低電阻(LR)狀態的一能帶圖(band diagram)，亦即是邏輯值為”0”，如第10B圖至第10C圖所示，在設定步驟中，頂部電極911偏置在接地參考電壓Vss而底部電極908則偏置在設定電壓Vset。因此，在氧化物層中的氧原子空位可移動至並積聚在絕緣層910與氧化物層909之間的界面處。
第10D圖為本發明實施例SS RRAM單元907在一重設步驟中用於將SS RRAM 907重設至一高電阻(HR)狀態的一能帶圖(band diagram)，亦即是邏輯值為”1”，如第10B圖至第10D圖所示，在重設步驟中，頂部電極911偏置在重設電壓VRset而底部電極908則偏置在接地參考電壓Vss。因此，在氧化物層中的氧原子空位可移動至並積聚在氧化物層909與底部電極908之間的界面處。
第10E圖及第10F圖為SS RRAM分別具有低電阻及高電阻的一能帶圖，本發明實施例中，當操作時SS RRAM選擇用於讀取，在操作步驟中，頂部電極911偏置在一電源供應電壓而底部電極908偏置在接地參考電壓Vss，根據第10E圖中的能帶圖所示，電子可從底部電極908流至頂部電極911通過：(i)隧穿經過氧化物層909，接著(ii)流過絕緣物層910。因此SS RRAM909操作為LR狀態，亦即是邏輯值為”0”。
根據第10F圖所示的能帶圖，由於相對小的能量帶彎曲，使電子不能隧穿通過氧化物層909，因此在氧化物層909中引起相對弱的電場。因此，SS RRAM單元907操作為HR狀態，亦即是邏輯值為”1”。
更詳細的說明，如第10A圖所示，對一排一排的第一組自我選擇式電阻式隨機存取記憶體單元907依序執行一設定步驟(但沒有對第二組自我選擇式電阻式隨機存取記憶體執行)，該些自我選擇式電阻式隨機存取記憶體在執行設定步驟時，(1)在一排中對應於自我選擇式電阻式隨機存取記憶體單元907的每一字元線901被逐一的選擇依序的切換成(耦接至)介於2伏特至10伏特之間、介於4伏特至8伏特之間、介於6伏特至8伏特之間或等於8伏特、等於7伏特或等於6伏特的一設定電壓Vset，其中那些沒有被選擇的字元線901可切換成耦接至在其它排中的自我選擇式電阻式隨機存取記憶體單元907及耦接至接地參考電壓Vss，(2)用於該排的第一組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第一組中)切換成(或耦接至)接地參考電壓Vss，及(3)用於該排的第二組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第二組中)切換成(或耦接至)介於三分之一至三分二的設定電壓Vset，例如為一半的設定電壓Vset，因此，如第10A圖至第10C圖所示，對於該排中第一組的其中之一自我選擇式電阻式隨機存取記憶體單元907，在其氧化物層909中的複數氧原子空位可移動至並積聚在其氧化物層909與其絕緣物層910之間的界面處，所以在該排第一組中的每一自我選擇式電阻式隨機存取記憶體單元907可在設定步驟中設定成介於100歐姆至100,000歐姆之間的一低電阻及將邏輯值編程為”0”。
舉例而言，第10G圖為本發明實施例SS RRAM在設定步驟中的電路示意圖，如第10G圖所示，該自我選擇式電阻式隨機存取記憶體單元907包括第一個自我選擇式電阻式隨機存取記憶體單元907a及第二個自我選擇式電阻式隨機存取記憶體單元907b排列在第一排(y = y1)及第三個自我選擇式電阻式隨機存取記憶體單元907c及第四個自我選擇式電阻式隨機存取記憶體單元907d排列在第二排(y = y2)，其對應位置為自我選擇式電阻式隨機存取記憶體單元907a對應於(x1, y1)，自我選擇式電阻式隨機存取記憶體單元907B對應於(x2, y1)，自我選擇式電阻式隨機存取記憶體單元907c對應於(x1, y2)，自我選擇式電阻式隨機存取記憶體單元907d對應於(x2, y2)。
如第10G圖所示，假如第一SS RRAM單元907a執行上述設定步驟設定成低電阻(LR)狀態時，亦即是將邏輯值編程為”0”，第二SS RRAM單元907b、第三SS RRAM單元907c及第四SS RRAM單元907c保持在之前的邏輯狀態，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一字元線901a被選擇切換至(或耦接至)設定電壓Vset，此設定電壓Vset例如是介於2伏特至10伏特之間、介於4伏特至8伏特之間或介於6伏特至8伏特之間、或等於8伏特、等於7伏特或等於6伏特；(2)用於第一SS RRAM單元907a的第一位元線876a切換成(或耦接至)接地參考電壓Vss；(3)用於第二SS RRAM 907b的第二位元線876b切換成(或耦接至)介於三分之一至三分之二之間的設定電壓Vset，例如是一半的設定電壓Vset，及(4)對應於第三SS RRAM單元907c及第四SS RRAM單元907b未被選擇的字元線901b，則切換成(耦接至)接地參考電壓Vss。
如第10A圖所示，對一排一排的第二組自我選擇式電阻式隨機存取記憶體單元907依序執行一重設步驟(但沒有對第一組自我選擇式電阻式隨機存取記憶體執行)，該些自我選擇式電阻式隨機存取記憶體在執行重設步驟時，(1)在該排中對應於自我選擇式電阻式隨機存取記憶體單元907的每一字元線901被逐一的選擇依序的切換成(耦接至)接地參考電壓Vss，其中那些沒有被選擇的字元線901可切換成耦接至在其它排中的自我選擇式電阻式隨機存取記憶體單元907及耦接至介於三分之一至三分二的重設電壓VRset，例如為一半的重設電壓VRset，其中重設電壓VRset介於2伏特至8伏特之間、介於4伏特至8伏特之間、介於4伏特至6伏特之間或等於6伏特、等於5伏特或等於4伏特；(2)用於該排的第二組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第二組中)切換成(或耦接至)重設電壓VRset，及(3)用於該排的第一組中其中之一自我選擇式電阻式隨機存取記憶體單元907的位元線876(在第一組中)切換成(或耦接至)接地參考電壓Vss，因此，如第10A圖、第10B圖及第10D圖中，在該排第二組中的其中之一自我選擇式電阻式隨機存取記憶體單元907的氧化物層909中的複數氧原子空位可移動至並積聚在其氧化物層909與其底部電極908之間的界面處，所以在該排第二組中的每一自我選擇式電阻式隨機存取記憶體單元907可在重設步驟中重設成介於1,000歐姆至100,000,000,000歐姆之間的一高電阻(大於低電阻)並將邏輯值編程為”1”。
例如，第10H圖為本發明實施例SS RRAM在重設步驟中的電路示意圖，如第10H圖示，假如第二SS RRAM單元907b執行上述重設步驟，重設為高電阻時，亦即是將邏輯值編程為”1”，而第一SS RRAM單元907a、第三SS RRAM單元907c、第四SS RRAM單元907d保持在之前的狀態，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b被選擇的第一字元線901a切換成(耦接至)接地參考電壓Vss；(2)用於第二SS RRAM單元907b的第二位元線876b切換成(耦接至)介於2伏特至8伏特之間、介於4伏特至8伏特之間或介於4伏特至6伏特之間或等於6伏特、等於5伏特或等於4伏特的重設電壓VRset；(3)用於第一SS RRAM單元907a的第一位元線876a切換成(耦接至)接地參考電壓Vss；(4)對應於第三SS RRAM單元907c及第四SS RRAM單元907d且未被選擇的第二字元線901b切換成(耦接至)電壓介於三分之一至三分二的重設電壓VRset，例如為一半的重設電壓VRset。在操作時，如第10A圖、第10B圖、第10E圖及第10F圖所示，(1)每一位元線876可切換成(或耦接至)如第8F圖中的其中之一感應放大器666的節點N31及耦接至其中之一N型MOS電晶體893的源極端；(2)對應於一排中自我選擇式電阻式隨機存取記憶體單元907的每一字元線901可逐一被選擇切換成(耦接至)接地參考電壓Vss，以允許一隧穿電流(tunneling current)通過該排中的自我選擇式電阻式隨機存取記憶體單元907，其中對應於在其它排中未被選擇的字元線901可切換成浮空狀態(floating)，以防止隧穿電流通過該其它排中的自我選擇式電阻式隨機存取記憶體單元907，因此每一感應放大器可將其中之一位元線876的電壓(亦即是第8F圖中節點N31所處之電壓)與位在參考線上的參考電壓(亦即是第8F圖中節點N32所處之電壓)比較而產生一比較資料，然後耦接至其中之一位元線876的其中之一自我選擇式電阻式隨機存取記憶體單元907依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的參考電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一自我選擇式電阻式隨機存取記憶體單元907。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的參考電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一自我選擇式電阻式隨機存取記憶體單元907。
例如，第10I圖為本發明實施例中SS RRAMs在操作時的電路示意圖，如第10I圖所示，假如第一SS RRAM單元907a及第二SS RRAM單元907b在執行操作步驟被讀取時，而第三SS RRAM單元907c及第四SS RRAM單元907d未被讀取，(1)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一字元線901a被選擇切換成(或耦接至)接地參考電壓Vss；(2)對應於第一SS RRAM單元907a及第二SS RRAM單元907b的第一位元線876a及第二位元線876b分別被切換成(或耦接至)感應放大器666；及(3)對應於第三SS RRAM單元907c及第四SS RRAM單元907d的第二字元線901b未被選擇，則切換成浮空狀態。
第10j圖為本發明實施例中參考電壓產生電路之電路示意圖，如第10A圖至第10J圖所示，一參考電壓產生電路899包括二對相互串聯連接的SS RRAM單元907-1及907-2，在每一該對SS RRAM單元907-1及907-2中，此SS RRAM907-1的頂部電極911耦接至SS RRAM907-2的頂部電極911及耦接至節點N36，該SS RRAM907-1的底部電極908耦接至節點N37，該參考電壓產生電路899可包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端耦接至N型MOS電晶體892的汲極端及電源供應電壓Vcc，此N型MOS電晶體892的源極端經由參考線耦接至如第8F圖中的感測放大電路的節點N32，在該二對SS RRAM單元907-2中的底部電極908耦接至節點N38。
如第10A圖至第10J圖所示，對該對中的SS RRAM單元907-1執行重設步驟，當該對中的SS RRAM單元907-1在重設步驟重設時，(1)節點N37被切換成(或耦接至)接地參考電壓Vss；(2)節點N36可切換成(或耦接至)重設電壓VRset；(3)節點N38可切換成(或耦接至) 重設電壓VRset；(4)節點N32不切換成耦接至該對中的SS RRAM單元907-1的底部電極908，因此，該對中的SS RRAM單元907-1可重設成具有高電阻。
如第10A圖至第10J圖所示，在該對中的SS RRAM單元907-1執行重設步驟後，可對該對中的SS RRAM單元907-2執行設定步驟，當SS RRAM單元907-2執行設定步驟進行設定時，(1)節點N37被切換成(或耦接至)接地參考電壓Vss；(2)節點N36可切換成(或耦接至) 接地參考電壓Vss；(3)節點N38可切換成(或耦接至)設定電壓Vset；(4)節點N32不切換成耦接至該對中的SS RRAM單元907-1的底部電極908，因此，該對中的SS RRAM單元907-2可設定成具有低電阻。所以該對中的SS RRAM單元907-2例如可被編程為具有介於100歐姆至100,000歐姆之間的低電阻，而該對中的SS RRAM單元907-1例如可被編程為具有介於1,000歐姆至100,000,000,000之間的高電阻(大於低電阻)。
如第10A圖至第10J圖所示，該對中的SS RRAM單元907-2被編程具有低電阻及SS RRAM單元907-1被編程具有高電阻後，在操作時，(1)節點N36、節點N37及節點N38可切換成(或耦接至)浮空狀態；(2) 節點N32可切換成(或耦接至)該對中的SS RRAM單元907-1的底部電極908；(3)該對中的SS RRAM單元907-2的底部電極908可切換成(或耦接至)接地參考電壓Vss。因此在第8F圖中的感應放大器666的參考線(亦即是節點N32)所處的參考電壓係介於耦接至己編程具有低電阻且被其中之一字元線901所選擇的其中之一SS RRAM單元907的節點N31所處之電壓與耦接至己編程具有高電阻且被其中之一字元線901所選擇的其中之一SS RRAM單元907的節點N31所處之電壓之間。
(2)第二型非揮發性記憶體單元
第11A圖至第11C圖為本發明實施例用於半導體晶片的(第一種替代方案)第二型非揮發性記憶體單元，第二型非揮發性記憶體單元為磁阻隨機存取記憶體(magnetoresistive random access memories (MRAM))，亦即是可編程電阻，如第11A圖所示，例如用於FPGA IC晶片200的一半導體晶片100包括位在半導體基板2上方且形成在MRAM層879中複數磁阻式隨機存取記憶體880，其中此MRAM層879位在半導體晶片100的第一交互連接層(FISC)20與保護層14之間，在FISC 20內的複數交互金屬連接層6及位在MRAM層879與在半導體晶基板2之間的交互連接金屬層6可耦接磁阻式隨機存取記憶體880至在半導體晶基板2上的複數半導體元件4，在FISC 20中的複數交互連接金屬層6及位在MRAM層879與保護層14之間的複數交互連接金屬層6可耦接磁阻式隨機存取記憶體880至半導體晶片之外的外部電路且此交互連接金屬層6的線距小於0.5微米，在FISC 20內的交互連接金屬層6及位在MRAM層879上方的交互連接金屬層6的厚度大於在MRAM層879下方且位在FISC20中的交互連接金屬層6的厚度，半導體基板2、半導體元件4、交互連接金屬層6、FISC 20及保護層14的詳細說明可參考第17圖中的說明。
如第11A圖所示，每一磁阻式隨機存取記憶體880具有由氮化鈦、銅或鋁合金所製成的一底部電極881、具有由氮化鈦、銅或鋁合金所製成的一頂部電極882及厚度介於1nm至35nm之間的一磁阻層883位在底部電極871與頂部電極872之間，此底部電極881的厚度介1nm至20nm之間，此頂部電極882的厚度介1nm至20nm之間，對於第一種替代方案，磁阻層883可由下列組成：(1)一反鐵磁(antiferromagnetic (AF))層884位在底部電極881上，亦即是鎖定層(pinning layer)，其反鐵磁層884的材質例如是鉻、鐵-錳合金(Fe-Mn alloy)、氧化鎳(NiO)、硫化鐵(FeS)或Co/[CoPt]4且其厚度介於1nm至10nm之間；(2)一鎖定磁性層885位在該反鐵磁層上，其材質例如是鐵鈷硼(FeCoB)合金或Co2Fe6B2且其厚度介於1nm至10nm之間、介於0.5nm至3.5nm之間或介於1nm至3nm之間；(3)一隧穿氧化物層886(亦即是隧穿阻障層(tunneling barrier layer))位在該鎖定磁性層885上，其材質例如是氧化鎂(MgO)且其厚度介於0.5nm至5nm之間、介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；及(4)自由磁性層887位在隧穿氧化物層886上，其材質例如是鐵鈷硼(FeCoB)合金或Co2Fe6B2且其厚度係介於0.5nm至3.5nm之間或介於1nm至3nm之間。頂部電極882形成在磁阻層883的自由磁性層887上，其中鎖定磁性層885與自由磁性層887可具有相同的材質。
如第11A圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第17圖中其中之一低的交互連接金屬層6之其中之一低的金屬栓塞10的一上表面上及形成在其中之一低的絕緣介電層12的上表面上，如第17圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第17圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第11B圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第17圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上，如第17圖中的其中之一高的絕緣介電層12形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第17圖中其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第11C圖所示，每一磁阻式隨機存取記憶體880的底部電極881形成在如第17圖中其中之一低的交互連接金屬層6之其中之一低的金屬接墊8的一上表面上，如第17圖中的其中之一高的交互連接金屬層6的每一高的金屬接墊8形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，第11D圖為本發明實施例用於半導體晶片的第二種型式磁阻式隨機存取記憶體880結構剖面示意圖，在第11D圖中的半導體晶片結構係類似於第11A圖中的半導體晶片結構，除了磁阻層883的組成不同之外。如第11D圖所示，此磁阻層883係由位在底部電極881上的自由磁性層887、位在該自由磁性層887上的隧穿氧化物層886、位在隧穿氧化物層886上的鎖定磁性層885及位在鎖定磁性層885上的反鐵磁層884所構成，而頂部電極882係形成在該反鐵磁層884上，其中自由磁性層887、隧穿氧化物層886、鎖定磁性層885及反鐵磁層884的材質及厚度可參考上述第一種替代方案中的說明，第二型替代方案之該磁阻式隨機存取記憶體880的底部電極881形成在如第17圖中低的其中之一交互連接金屬層6之其中之一低的金屬栓塞10的上表面上，及形成在如第17圖中低的絕緣介電層12的上表面上。如第17圖中其中之一高的絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，如第17圖中其中之一高的交互連接金屬層6中每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內。
另外，在第11D圖中用於第二種替代方案的磁阻式隨機存取記憶體880位在第11B圖中一低的金屬接墊8及一高的金屬栓塞之間，如第11B圖至第11D圖所示，用於第二替代方案的每一磁阻式隨機存取記憶體880之底部電極881形成在如第17圖中低的其中之一交互連接金屬層6之其中之一低的金屬接墊8的上表面上，如第17圖中高的其中之一絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，以及如第17圖中高的其中之一高的交互連接金屬層6的每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
另外，對於第二種替代方案，在第11D圖中的磁阻式隨機存取記憶體880可提供在低的金屬接墊8與如第11C圖中所示之高的金屬接墊8之間，如第11C圖及第11D圖所示，對於第二種替代方案，每一磁阻式隨機存取記憶體880的底部電極881形成在如第17圖中的一低的交互連接線金屬層6的一低的金屬接墊或連接線8的一上表面上，對於第二種替代方案，如第22A圖至第22Q圖中的一高的交互連接金屬層6之每一高的金屬栓塞10形成在其中之一高的絕緣介電層12內及在其中之一磁阻式隨機存取記憶體880的頂部電極882上。
如第11A圖至第11D圖所示，鎖定磁性層885具有複數場域(domains)，每一場域在一方向上具有一磁性區域，鎖定磁性層885的每一場域會被反鐵磁層884固定(鎖定)，也就是被固定的場域幾乎不被通過鎖定磁性層885的電流所引起的自旋轉移矩(spin-transfer torque)影響，自由磁性層887具有複數場域，每一場域在一方向上具有一磁性區域，自由磁性層887的場域可輕易的被通過自由磁性層887之電流引起的自旋轉移矩而改變。
如第11A圖至第11C圖所示，在第一種替代方案的磁阻式隨機存取記憶體880在進行設定步驟時，可施加介於0.25伏特至3.3伏特的一電壓VMSE至其頂部電極882，及施加接地參考電壓Vss至其底部電極881上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可在設定步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第一替代方案的一磁阻式隨機存取記憶體880在進行重置步驟時，可施加介於0.25伏特至3.3伏特的重置電壓VMRE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11D圖所示，在第二種替代方案的磁阻式隨機存取記憶體880在進行設定步驟時，可施加介於0.25伏特至3.3伏特的設定電壓VMSE至其底部電極881，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從鎖定磁性層885流向其自由磁性層887，使其自由磁性層887的每一場域中的磁性區域的方向可被設定與其鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可在設定步驟中被設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，在第二替代方案的一磁阻式隨機存取記憶體880在進行重置步驟時，可施加介於0.25伏特至3.3伏特的重置電壓VMRE至其頂部電極882，及施加接地參考電壓Vss至其頂部電極882上，此時電子可通過其隧穿氧化物層886從自由磁性層887流向其鎖定磁性層885，使其自由磁性層887的每一場域中的磁性區域的方向被重置成與其鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可在重置步驟中被重置成具有介於15歐姆至500,000,000,000歐姆之間的高電阻。
第11E圖為本發明實施例非揮發性記憶體陣列電路示意圖，如第11E圖所示，複數磁阻式隨機存取記憶體880形成在如第11A圖至第11D圖的MRAM層879內，複數開關888(亦即是N型MOS電晶體)設置排列在陣列之中，或者，每一開關也可以是P型MOS電晶體。
用於第一種替代方案的第二型非揮性記憶體
如第11A圖至第11C圖及第11E圖所示，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第一替代方案中其中之一磁阻式隨機存取記憶體880的頂部電極882，而此通道的另一端耦接至其中之一位元線876，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排中且用於第一種替代方案中磁阻式隨機存取記憶體880的底部電極881，每一字元線875可耦接至在一排中N型MOS電晶體888(或P型MOS電晶體)的閘極端，並且該N型MOS電晶體888(或P型MOS電晶體)通過每一該字元線875相互並聯耦接。每一位元線876通過在一列中的其中之一N型MOS電晶體888(或P型MOS電晶體)逐一依序耦接至在一列中用於第一種替代方案的每一磁阻式隨機存取記憶體880的頂部電極882。
另一替代的例子，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第一替代方案中其中之一磁阻式隨機存取記憶體880的底部電極881及頂部電極882，另一端耦接至其中之一參考線877，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可通過在一排中的N型電晶體888耦接至排列在一排中且用於第一種替代方案中磁阻式隨機存取記憶體880的底部電極881及頂部電極882。
如第11E圖所示，在第11A圖至第11C圖中用於第一種替代方案的磁阻式隨機存取記憶體880進行編程時，首先對所有的磁阻式隨機存取記憶體880執行一重設步驟，其中包括：(1)所有位元線876可切換成(或耦接至)接地參考電壓Vss；(2)全部的字元線875切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr以導通(開啟)每一N型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876，此編程電壓VPr大於或等於磁阻式隨機存取記憶體880的重設電壓VMRE；以及(3)全部的參考線877可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr，其中此編程電壓VPr大於或等於磁阻式隨機存取記憶體880的重設電壓VMRE。或者，當每一開關888為P型MOS電晶體時，所有的字元線875可切換成(或耦接至)接地參考電壓Vss以導通(開啟)每一P型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876。因此，一電流可從每一磁阻式隨機存取記憶體880的頂部電極882流通至磁阻式隨機存取記憶體880的底部電極881，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相反，所以，每一該磁阻式隨機存取記憶體880在重設步驟中可重設成具有介於15歐姆至500,000,000,000歐姆之間的高電阻，且其邏輯值編程為”1”。
接著如第11E圖所示，如第11A圖至第11C圖中用於第一種替代方案的第一組磁阻式隨機存取記憶體880執行一設定步驟，但如第11A圖至第11C圖中用於第一種替代方案的第二組磁阻式隨機存取記憶體880未執行設定步驟，包括：(1)對應於排列在一排中之磁阻式隨機存取記憶體880的每一字元線875被逐一選擇依序切換成(或耦接至)編程電壓VPr以導通(開啟)在一排中的N型MOS電晶體888，使該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如使在該排中的所有磁阻式隨機存取記憶體880耦接至同一條參考線877，其中對應於其它排中的磁阻式隨機存取記憶體880的那些沒有被選擇的字元線875切換成(或耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓VPr係介於0.25伏特至3.3伏特之間並且等於或大於磁阻式隨機存取記憶體880的設定電壓VMSE；(2)參考線877可切換成(或耦接至)接地參考電壓Vss；(3)用於該排中第一組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第一組中)可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr，其中此編程電壓VPr等於或大於磁阻式隨機存取記憶體880的設定電壓VMSE；以及(4)該排中第二組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第二組中)可切換成(或耦接至)接地參考電壓Vss，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)編程電壓VPr，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓VPr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓VMSE。因此，一電流可從在該排中第一組每一磁阻式隨機存取記憶體880的底部電極881流通至該排中第一組磁阻式隨機存取記憶體880的頂部電極882，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與該排第一組中每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相同，所以，第一組中每一該磁阻式隨機存取記憶體880在設定步驟中可設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，且其邏輯值編程為”0”。
如第8F圖及第11E圖所示，磁阻式隨機存取記憶體880在操作時：(1)每一位元線876切換成耦接至如第8F圖中感應放大器666的節點N31及耦接至N型MOS電晶體896的源極端；(2)每一參考線877可切換成(或耦接至)接地參考電壓Vss；及(3)應對於一排中磁阻式隨機存取記憶體880的每一字元線875被逐一依序被選擇切換成(或耦接至)電源供應電壓Vcc以導通(開啟)一排中N型MOS電晶體888，使在該排的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中全部磁阻式隨機存取記憶體880耦接至同一參考線877，其中在其它排中對應於磁阻式隨機存取記憶體880沒有被選擇的那些字元線875可切換成(或耦接至)接地參考電壓Vss以關閉在其它排中的N型MOS電晶體888，使在其它排的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，該N型MOS電晶體896的閘極端耦接至電壓Vg及其汲極端耦接至電源供應電壓Vcc，該N型MOS電晶體896可作為一電流來源。磁阻式隨機存取記憶體880在操作時，電壓Vg可施加在N型MOS電晶體896的閘極端以控制通過N型MOS電晶體896的電流處於一基本恆定的電平(substantially constant level)，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)電源供應電壓Vcc，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接。因此每一感應放大器666可比較其中之一位元線876所處的電壓(亦即是第8F圖中節點N31的電壓)與一參考線877所處的電壓(亦即是第8F圖中節點N32的電壓)而產生一比較資料，然後經由其中之一開關888耦接至其中之一位元線876的其中之一磁阻式隨機存取記憶體880依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一磁阻式隨機存取記憶體880。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一磁阻式隨機存取記憶體880。
第11F圖為本發明實施例中一參考電壓產生電路的電路示意圖，如第11A圖至第11C圖、第11E圖及第11F圖所示，此參考電壓產生電路895包括二對相互串聯連接的磁阻式隨機存取記憶體880-1及880-2， 其中該二對用於第一替代方案之磁阻式隨機存取記憶體880-1及880-2並聯設置並相互連接，在每一對用於第一替代方案之磁阻式隨機存取記憶體880-1及880-2中，用於第一替代方案之磁阻式隨機存取記憶體880-1的頂部電極882耦接至用於第一替代方案磁阻式隨機存取記憶體880-2的頂部電極882及耦接至節點N39，以及用於第一替代方案磁阻式隨機存取記憶體880-1的底部電極881耦接至節點N40，參考電壓產生電路895更包括一N型MOS電晶體891，此N型MOS電晶體891的源極端(在操作時)耦接至用於第一種替代方案之該二對中磁阻式隨機存取記憶體880-1的底部電極881及耦接至節點N40，參考電壓產生電路895更包括一N型MOS電晶體892，此N型MOS電晶體892的閘極端經由參考線耦接至N型MOS電晶體892的汲極端、耦接至電源供應電壓Vcc，及其源極端耦接至如第8F圖中感應放大器666的節點N32，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2的底部電極881耦至節點N41。
如第11A圖至第11C圖、第11E圖及第11F圖所示，對該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1執行重設步驟，當該二對磁阻式隨機存取記憶體880-1執行重設步驟時，(1)節點N40可切換成(耦接至)編程電壓VPr；(2)節點N39可切換成(耦接至)接地參考電壓Vss；(3)節點N41可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換(不耦接)至該二對用於第一替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此，該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1可重設為具有高電阻。
如第11A圖至第11C圖、第11E圖及第11F圖所示，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2在重設步驟重設之後，可對該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2執行設定步驟，當執行設定步驟設定時，(1)節點N40可切換成(耦接至)編程電壓VPr；(2)節點N39可切換成(耦接至)編程電壓VPr；(3)節點N41可切換成(耦接至)接地參考電壓Vss；及(4)節點N32不切換成(不耦接至)該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2可被設定成具有低電阻，因此在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2例如可被編程為具有10歐姆至100,000,000,000歐姆之間的低電阻，及該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1例如可被編程為具有15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11A圖至第11C圖、第11E圖及第11F圖所示，在該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2被編程為具有低電阻及該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1被編程為具有高電阻，在操作時，(1)節點N39、N40及N41可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對用於第一種替代方案的磁阻式隨機存取記憶體880-1的底部電極881；及(3) 該二對用於第一種替代方案的磁阻式隨機存取記憶體880-2的底部電極881可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的用於第一種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的用於第一種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓之間。
用於第一種替代方案的第二型非揮性記憶體
如第11D圖至第11E圖所示，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第二替代方案中其中之一磁阻式隨機存取記憶體880的頂部電極882，而此通道的另一端耦接至其中之一位元線876，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可耦接至排列在一排中且用於第二種替代方案中磁阻式隨機存取記憶體880的底部電極881，每一字元線875可耦接至在一排中N型MOS電晶體888(或P型MOS電晶體)的閘極端，並且該N型MOS電晶體888(或P型MOS電晶體)通過每一該字元線875相互並聯耦接。每一位元線876通過在一列中的其中之一N型MOS電晶體888(或P型MOS電晶體)逐一依序耦接至在一列中用於第二種替代方案的每一磁阻式隨機存取記憶體880的頂部電極882。
另一替代的例子，每一N型MOS電晶體888用以作為一通道(具有相對的二端點)，此通道的一端串聯耦接至用於第二替代方案中其中之一磁阻式隨機存取記憶體880的底部電極881及頂部電極882，另一端耦接至其中之一參考線877，而此N型MOS電晶體888的閘極端耦接至其中之一字元線875，每一參考線877可通過在一排中的N型電晶體888耦接至排列在一排中且用於第二種替代方案中磁阻式隨機存取記憶體880的底部電極881及頂部電極882。
如第11E圖所示，在第11D圖中用於第二種替代方案的磁阻式隨機存取記憶體880進行編程時，首先對所有的磁阻式隨機存取記憶體880執行一重設步驟，其中包括：(1)所有位元線876可切換成(或耦接至)編程電壓VPr，此編程電壓VPr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓VMRE；(2)全部的字元線875切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr以導通(開啟)每一N型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876，此編程電壓VPr大於或等於磁阻式隨機存取記憶體880的設定電壓VMRE；(3) 全部的參考線877可切換成(或耦接至) 接地參考電壓Vss。或者，當每一開關888為P型MOS電晶體時，所有的字元線875可切換成(或耦接至)接地參考電壓Vss以導通(開啟)每一P型MOS電晶體888，使其中之一磁阻式隨機存取記憶體880的頂部電極872耦接至其中之一位元線876。因此，一電流可從每一磁阻式隨機存取記憶體880的底部電極881流通至磁阻式隨機存取記憶體880的頂部電極882，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相反，所以，每一該磁阻式隨機存取記憶體880在重設步驟中可重設成具有介於15歐姆至500,000,000,000歐姆之間的高電阻，且其邏輯值編程為”1”。
接著如第11E圖所示，如第11A圖至第11C圖中用於第二種替代方案的第一組磁阻式隨機存取記憶體880執行一設定步驟，但如第11D圖中用於第二種替代方案的第二組磁阻式隨機存取記憶體880未執行設定步驟，包括：(1)對應於排列在一排中之磁阻式隨機存取記憶體880的每一字元線875被逐一選擇依序切換成(或耦接至)編程電壓VPr以導通(開啟)在一排中的N型MOS電晶體888，使該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如使在該排中的所有磁阻式隨機存取記憶體880耦接至同一條參考線877，其中對應於其它排中的磁阻式隨機存取記憶體880的那些沒有被選擇的字元線875切換成(或耦接至)接地參考電壓Vss，以關閉在其它排中的N型MOS電晶體888，使其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓VPr係介於0.25伏特至3.3伏特之間並且等於或大於磁阻式隨機存取記憶體880的重設電壓VMSE；(2)參考線877可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr，其中此編程電壓VPr等於或大於磁阻式隨機存取記憶體880的重設電壓VMSE；(3)用於該排中第一組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第一組中)可切換成(或耦接至)接地參考電壓Vss；以及(4)該排中第二組其中之一磁阻式隨機存取記憶體880的每一位元線876(在第二組中)可切換成(或耦接至)介於0.25伏特至3.3伏特之間的編程電壓VPr，其中此編程電壓VPr等於或大於磁阻式隨機存取記憶體880的重設電壓VMSE。或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)編程電壓VPr，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排中的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，其中編程電壓VPr介於0.25伏特至3.3伏特之間且等於或大於磁阻式隨機存取記憶體880的設定電壓VMSE。因此，一電流可從在該排中第一組每一磁阻式隨機存取記憶體880的頂部電極882流通至該排中第一組磁阻式隨機存取記憶體880的底部電極881，以設定每一磁阻式隨機存取記憶體880的自由磁性層887之每一場域的磁性方向與該排第一組中每一該磁阻式隨機存取記憶體880的鎖定磁性層885之每一場域的磁性方向相同，所以，第一組中每一該磁阻式隨機存取記憶體880在設定步驟中可設定成具有介於10歐姆至100,000,000,000歐姆之間的低電阻，且其邏輯值編程為”0”。
如第8F圖及第11E圖所示，磁阻式隨機存取記憶體880在操作時：(1)每一位元線876切換成耦接至如第8F圖中感應放大器666的節點N31及耦接至N型MOS電晶體896的源極端；(2)每一參考線877可切換成(或耦接至)接地參考電壓Vss；及(3)應對於一排中磁阻式隨機存取記憶體880的每一字元線875被逐一依序被選擇切換成(或耦接至)電源供應電壓Vcc以導通(開啟)一排中N型MOS電晶體888，使在該排的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中全部磁阻式隨機存取記憶體880耦接至同一參考線877，其中在其它排中對應於磁阻式隨機存取記憶體880沒有被選擇的那些字元線875可切換成(或耦接至)接地參考電壓Vss以關閉在其它排中的N型MOS電晶體888，使在其它排的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接，或是例如，使在其它排的每一磁阻式隨機存取記憶體880與任一參考線877斷開耦接，該N型MOS電晶體896的閘極端耦接至電壓Vg及其汲極端耦接至電源供應電壓Vcc，該N型MOS電晶體896可作為一電流來源。磁阻式隨機存取記憶體880在操作時，電壓Vg可施加在N型MOS電晶體896的閘極端以控制通過N型MOS電晶體896的電流處於一基本恆定的電平(substantially constant level)，或者，當每一開關888為一P型MOS電晶體時，對應於該排中磁阻式隨機存取記憶體880的每一字元線875可逐一依序切換成(或耦接至)接地參考電壓Vss以導通(開啟)該排中的P型MOS電晶體888，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一位元線876，或是例如，使在該排中的每一磁阻式隨機存取記憶體880耦接至其中之一參考線877，其中對應於在其它排中的磁阻式隨機存取記憶體880沒有被選擇的字元線875可切換成(或耦接至)電源供應電壓Vcc，以關閉在其它排中的P型MOS電晶體888，使在其它排中的每一磁阻式隨機存取記憶體880與任一位元線876斷開耦接。因此每一感應放大器666可比較其中之一位元線876所處的電壓(亦即是第8F圖中節點N31的電壓)與一參考線877所處的電壓(亦即是第8F圖中節點N32的電壓)而產生一比較資料，然後經由其中之一開關888耦接至其中之一位元線876的其中之一磁阻式隨機存取記憶體880依據該比較資料產生一輸出”Out”。舉例而言，當位於節點N31的電壓經由每一感應放大器666比較後小於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”1”)，其中每一放大器666的耦接至具有低電阻的其中之一磁阻式隨機存取記憶體880。當位於節點N31的電壓經由每一感應放大器666比較後大於位在節點N32的電壓時，每一感應放大器666可產生輸出”Out”(其邏輯值為”0”)，其中每一放大器666的耦接至具有高電阻的其中之一磁阻式隨機存取記憶體880。
第11F圖中的參考電壓產生電路895可應用在此，但在第11F圖中用於第一種替代方案的磁阻式隨機存取記憶體880-1及880-2改變成一個用於第二種替代方案，如如第11D圖至第11F圖所示，此參考電壓產生電路895包括二對相互串聯連接的磁阻式隨機存取記憶體880-1及880-2，其中該二對用於第二替代方案之磁阻式隨機存取記憶體880-1及880-2並聯設置並相互連接，在每一對用於第二替代方案之磁阻式隨機存取記憶體880-1及880-2中，用於第二替代方案之磁阻式隨機存取記憶體880-1的頂部電極882耦接至用於第二替代方案磁阻式隨機存取記憶體880-2的頂部電極882及耦接至節點N39，以及用於第二替代方案磁阻式隨機存取記憶體880-1的底部電極881耦接至節點N40，N型MOS電晶體891的源極端(在操作時)耦接至用於第二種替代方案之該二對中磁阻式隨機存取記憶體880-1的底部電極881及耦接至節點N40，此N型MOS電晶體892的閘極端經由參考線耦接至汲極端、耦接至電源供應電壓Vcc及其源極端耦接至如第8F圖中感應放大器666的節點N32，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2的底部電極881耦至節點N41。
如第11D圖至第11F圖所示，對該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1執行重設步驟，當該二對磁阻式隨機存取記憶體880-1執行重設步驟時，(1)節點N40可切換成(耦接至)接地參考電壓Vss；(2)節點N39可切換成(耦接至)編程電壓VPr；(3)節點N41可切換成(耦接至)編程電壓VPr；及(4)節點N32不切換(不耦接)至該二對用於第二替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此，該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1可重設為具有高電阻。
如第11D圖至第11F圖所示，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2在重設步驟重設之後，可對該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2執行設定步驟，當執行設定步驟設定時，(1)節點N40可切換成(耦接至)接地參考電壓Vss；(2)節點N39可切換成(耦接至)接地參考電壓Vss；(3)節點N41可切換成(耦接至)編程電壓VPr；及(4)節點N32不切換成(不耦接至)該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1的底部電極881，因此該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2可被設定成具有低電阻，因此在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2例如可被編程為具有10歐姆至100,000,000,000歐姆之間的低電阻，及該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1例如可被編程為具有15歐姆至500,000,000,000歐姆之間的高電阻(大於低電阻)。
如第11D圖至第11F圖所示，在該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2被編程為具有低電阻及該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1被編程為具有高電阻，在操作時，(1)節點N39、N40及N41可切換成浮空狀態；(2)節點N32可切換成(耦接至)該二對用於第二種替代方案的磁阻式隨機存取記憶體880-1的底部電極881；及(3) 該二對用於第二種替代方案的磁阻式隨機存取記憶體880-2的底部電極881可切換成(耦接至)接地參考電壓Vss，因此，如第8F圖中感應放大器666的參考線(亦即是N32)處於一比較電壓下，此比較電壓係在被編程為低電阻且被其中之一字元線875所選擇的用於第二種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓與被編程為高電阻且被其中之一字元線875所選擇的用於第二種替代方案的磁阻式隨機存取記憶體880耦接的節點N31所處之電壓之間。
標準商業化現場可編程閘陣列(FPGA)積體電路(IC)晶片之說明
第12圖係為根據本申請案之實施例所繪示之標準商業化現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。請參見第12圖，各種類型之標準商業化FPGA IC晶片200包括：(1)多個可編程邏輯區塊(LB)201，如第4圖所描述之內容，係以陣列的方式排列於其中間區域；(2)如第7圖的複數交叉點開關379排列設置在每一可編程邏輯區塊(LB)201的周圍；(3)多條晶片內交互連接線502，其中每一條係在相鄰之二可編程邏輯區塊(LB)201之間的上方空間延伸；以及(4)多個小型I/O電路203，如第3圖所描述之內容，其中每一個的輸出S_Data_in係耦接一條或多條之晶片內交互連接線502，其中每一個的每一輸入S_Data_out、S_Enable或S_Inhibit係耦接另外一條或多條之晶片內交互連接線502；(5)如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907。對於標準商業化FPGA IC 晶片200，如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的每一感應放大器666的輸出端Out耦接至一或複數條如第1A圖或第1B圖中6T或5T SRAM單元398的位元線452，該些6T或5T SRAM單元398使用作為記憶體單元490，用於第4圖中可編程邏輯區塊(LB)201的查找表(LUT)上，或該些6T或5T SRAM單元398使用作為記憶體單元362，經由一或複數的固定交互連接線364而用於第7圖中交叉點開關379上。因此對於標準商業化FPGA IC晶片200，當如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907在操作時，儲存在第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907中的編程碼或結果值可經由其感應放大器666下載至其用於如第4圖中可編程邏輯區塊(LB)201的查找表(LUT)之記憶體單元490，或下載至其用於如第7圖中交叉點開關379之記憶體單元362。
請參見第12圖，晶片內交互連接線502可分成是如第7圖所描述之可編程交互連接線361或是固定交互連接線364。標準商業化FPGA IC晶片200具有如第3B圖所描述之小型I/O電路203，其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第12圖，每一可編程邏輯區塊(LB)201係如第4圖至第6J圖所描述之內容，其輸入A0-A3之每一個係耦接至晶片內交互連接線502的一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，以對其輸入進行一邏輯運算或計算運算而產生一輸出Dout，耦接至晶片內交互連接線502的其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算，而該計算運算例如是加法運算、減法運算、乘法運算或除法運算。
請參見第12圖，標準商業化FPGA IC晶片200可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，其中一如第4圖所繪示之可編程邏輯區塊(LB)201之輸出Dout可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至標準商業化FPGA IC晶片200之外部的電路。在第二時脈中，來自標準商業化FPGA IC晶片200之外部的電路之訊號可經由該金屬(I/O)接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至如第4圖中其他的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
如第12圖所示，商品化標準商業化FPGA IC晶片200更包括一晶片賦能(chip-enable (CE))接墊209用以開啟或關閉(禁用)商品化標準商業化FPGA IC晶片200，例如當一邏輯值”0”耦接至晶片賦能(CE)接墊209時，商品化標準商業化FPGA IC晶片200可開啟處理資料及/或操作使用商品化標準商業化FPGA IC晶片200的外部電路，當邏輯值”1”耦接至晶片賦能(CE)接墊209時，商品化標準商業化FPGA IC晶片200則被禁止(關閉)處理資料及/或禁止操作使用商品化標準商業化FPGA IC晶片200的外部電路。
如第12圖所示，對於商品化標準商業化FPGA IC晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第3B圖中本身的每一小型I/O電路203之小型接收器375的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S抑制(S_Inhibit_in)信號，以激活或抑制其每一小型I/O電路203的小型接收器375；及(2)複數輸入選擇(input selection (IS))接墊226用以從其複數I/O埠中選擇其中之一接收資料(即是第3B圖中的S_Data)，其中係經由從外部電路的複數I/O埠中選擇其中之一的金屬接墊372接收信號，例如，對於商品化標準商業化FPGA IC晶片200，其輸入選擇接墊226的數量為二個(例如是IS1及IS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元寬度下接收資料，也就是如第3B圖中的S_Data，經由從外界電路中第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372接收資料。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第一I/O埠的64個平行金屬接墊372，在64位元寬度下接收資料，其中沒有被選擇到的第二、第三及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第二I/O埠的64個平行金屬接墊372，在64位元寬度下接收資料，其中沒有被選擇到的第一、第三及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”1”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第三I/O埠的64個平行金屬接墊372，在64位元寬度下接收資料，其中沒有被選擇到的第一、第二及第四I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由從商品化標準商業化FPGA IC晶片200的外部電路中的第四I/O埠的64個平行金屬接墊372，在64位元寬度下接收資料，其中沒有被選擇到的第一、第二及第三I/O埠不會從商品化標準商業化FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化FPGA IC晶片200被啟用以抑制其小型I/O電路203的小型接收器375。
如第12圖所示，對於商品化標準商業化FPGA IC晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第3B圖中本身的每一小型I/O電路203之小型驅動器374的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S賦能(S_ Enable)信號，以啟用或禁用其每一小型I/O電路203的小型驅動器374；及(2)複數輸出選擇(Ourput selection (OS))接墊228用以從其複數I/O埠中選擇其中之一驅動(drive)或通過(pass)資料(即是第3B圖中的S_Data_out)，其中係經由複數I/O埠中選擇其中之一的64個平行金屬接墊372傳輸信號至外部電路，例如，對於商品化標準商業化FPGA IC晶片200，其輸出選擇接墊226的數量為二個(例如是OS1及OS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元寬度下驅動或通過資料，也就是如第3B圖中的S_Data_out，經由第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372傳輸資料至外界電路。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由第一I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元寬度下驅動或通過資料資料，其中沒有被選擇到的第二、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由第二I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元寬度下驅動或通過資料資料，其中沒有被選擇到的第一、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”1”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由第三I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元寬度下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第四I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由第四I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路，在64位元寬度下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第三I/O埠不會驅動或通過資料至商品化標準商業化FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化FPGA IC晶片200被啟用以禁用其小型I/O電路203的小型驅動器374。
請參見第12圖，標準商業化FPGA IC晶片200還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至用於可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490、如第4圖所描述之用於交叉點開關379之記憶體單元362及/或第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907中，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206用於提供接地參考電壓，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第6A圖或第6H圖所描述之用於可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490、如第7圖所描述之用於交叉點開關379之記憶體單元362及/或第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907中。
如第12圖所示，標準商業化FPGA IC晶片200更可包括一時脈接墊229用於從標準商業化FPGA IC晶片200的外部電路接收一時脈信號。
如第12圖所示，對於標準商業化FPGA IC晶片200，其可編程邏輯區塊(LB)201可重構(或重新配置)而用於人工智能(AI)應用，例如，在一第一時脈，其中之一其可編程邏輯區塊(LB)201可具有其查找表(LUT)210以被編程用於的OR操作，然而，在一或多個事件發生之後，在一第二時脈中，其可編程邏輯區塊(LB)201可具其查找表(LUT)210以被編程用於如第6圖中的NAND操作，以獲得更好的AI性能或表現。
專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之說明
第13圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
請參見第13圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域；(2)多組的交叉點開關379，如第7圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式；以及(3)多個小型I/O電路203，如第3B圖所描述之內容，其中每一個的輸出S_Data_in係經由可編程交互連接線361其中一條耦接其中一個如第7圖所繪示之交叉點開關379之節點N23-N26其中一個。在每一個的記憶體矩陣區塊423中，設有多個的記憶體單元362，其每一個可以是如第1A圖或第1B圖所繪示之記憶單元398，其每一個的輸出Out1及/或Out2係耦接位在該每一個的記憶體矩陣區塊423附近之交叉點開關379(如第7圖中所示)之通過/不通開關258其中一個。
請參見第13圖，DPI IC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第7圖中的其中之一交叉點開關379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第7圖所描述之可編程交互連接線或是固定交互連接線364。DPI IC晶片410之如第3B圖所描述之小型I/O電路203其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線及/或一或多條之固定交互連接線，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線及/或其他一或多條之固定交互連接線。
如第13圖所示，DPI IC晶片410更包括如第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907，對於DPIIC晶片410，每一個如第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的感應放大器666的輸出Out經由一或複數條固定交互連接線耦接至如第1A圖或第1B圖中6T SRAM單元或5T SRAM單元398一或複數位元線452，其中6T SRAM單元或5T SRAM單元398係用作為其記憶體單元362，此記憶體單元362可控制如第7圖中交叉點開關379開啟或關閉(導通或不導通)，因此對於DPI IC晶片410，當如第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907在操作時，儲存在第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907的編程碼可經由感應放大器66至用於控制如第7圖中交叉點開關379的記憶體單元362中下載。
請參見第13圖，DPI IC晶片410可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，來自如第7圖所繪示之交叉點開關379之節點N23-N26其中之一的訊號，或是如第3D圖及第7C圖所繪示之交叉點開關379之輸出Dout，可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPI IC晶片410之外部的電路。在第二時脈中，來自DPI IC晶片410之外部的電路之訊號可經由該金屬(I/O)接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的如第7圖所繪示之交叉點開關379之節點N23-N26其中之一。
請參見第13圖，DPI IC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第7圖所描述之用於交叉點開關379之記憶體單元362及/或如第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第7圖所描述之用於交叉點開關379之記憶體單元362及/或至如第8A圖至8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的複數非揮性記憶體單元870、非揮性記憶體單元880或非揮性記憶體單元907。
如第13圖所示，DPI IC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之複數6T SRAM單元。每一6T SRAM單元398可包括二開關449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，用作為緩存記憶體的每一6T SRAM單元398具有/或提供用於資料寫入或讀取資料(儲存在記憶體內資料)的二開關449，該DPI IC晶片410更包括用於從作為緩存記憶體的6T SRAM單元398中讀取資料的感應放大器，因此，DPI IC晶片410的6T SRAM單元398可作為緩存記憶體，以在標準商業化邏輯驅動器300處理程序中或計算程序中，從第14圖中其中之一標準商業化邏輯驅動器300內的任一半導體晶片200、250、251、260、265、269a及269b進行資料儲存。
用於邏輯驅動器之說明
第14圖係為根據本申請案之實施例所繪示之標準商業化邏輯運算驅動器之上視示意圖。請參見第14圖，標準商業化邏輯運算驅動器300封裝有如上所述的PC IC晶片269，例如是多個的圖形處理晶片(GPU)晶片269a及一個的中央處理晶片(CPU)晶片269b。再者，商品化標準邏輯驅動器300還封裝有多個的高速高頻寬的記憶體(HBM) IC晶片251，其每一個係相鄰於其中一個的GPU晶片269a，用於與該其中一個的GPU晶片269a進行高速與高頻寬的資料傳輸。在商品化標準邏輯驅動器300中，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。商品化標準邏輯驅動器300還封裝有複數個標準商業化FPGA IC晶片200及一或多個的非揮發性記憶體(NVM) IC晶片250，非揮發性記憶體(NVM) IC晶片250用以儲存從HBM IC晶片251的資料資訊記憶體(data information memory (DIM))單元來的資料。CPU晶片269b、專用控制晶片260、標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM) IC晶片250及高速高頻寬的記憶體(HBM) IC晶片251係在邏輯驅動器300中排列成矩陣的形式，其中CPU晶片269b及專用控制晶片260係設在其中間區域，被容置有標準商業化FPGA IC晶片200、GPU晶片269a、非揮發性記憶體(NVM) IC晶片250及高速高頻寬的記憶體(HBM) IC晶片251之周邊區域環繞。
請參見第14圖，標準商業化邏輯驅動器300包括晶片間交互連接線371，可以在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM) IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及高速高頻寬的記憶體(HBM) IC晶片251其中相鄰的兩個之間。商品化標準邏輯驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間交互連接線371及水平延伸之一束晶片間交互連接線371之交叉點處。每一DPI IC晶片410係設在標準商業化FPGA IC晶片200、非揮發性記憶體(NVM) IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及高速高頻寬的記憶體(HBM) IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間交互連接線371可以是之前所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與標準商業化FPGA IC晶片200之晶片內交互連接線371之可編程交互連接線361之間進行；以及(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由標準商業化FPGA IC晶片200之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與標準商業化FPGA IC晶片200之晶片內交互連接線371之固定交互連接線364之間進行；以及(2)經由DPI IC晶片410之小型I/O電路203，在晶片間交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第14圖，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM) IC晶片250，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的商品化標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一HBM IC晶片251，其係相鄰於其中之一標準商業化FPGA IC晶片200且用於與該其中一個的標準商業化FPGA IC晶片200進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。每一標準商業化FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體(NVM) IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM) IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM) IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中之一HBM IC晶片251，其係相鄰於其中之一PCIC晶片(例如是CPU)269b，用於與該其中一個的PCIC晶片(例如是CPU)269b進行資料傳輸/通訊，其中之一HBM IC晶片251的資料位元寬度等或大於64、128、256、512、1024、2048、4096、8K、或16K。其中一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的高速高頻寬的記憶體(HBM) IC晶片251，其係相鄰於其中之一PCIC晶片(例如是GPU)269a，且在該其中一個的PCIC晶片(例如是GPU)269a與該其中一個的高速高頻寬的記憶體(HBM) IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體(NVM) IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片(例如是GPU)269a，每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的高速高頻寬的記憶體(HBM) IC晶片251，每一個的非揮發性記憶體(NVM) IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體(NVM) IC晶片250，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的高速高頻寬的記憶體(HBM) IC晶片251。
請參見第14圖，邏輯驅動器300可以包括多個專用I/O晶片265，位在邏輯驅動器300之周圍區域，其係環繞邏輯驅動器300之中間區域，其中邏輯驅動器300之中間區域係容置有標準商業化FPGA IC晶片200、NVMIC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b、高速高頻寬的記憶體(HBM) IC晶片251及DPI IC晶片410。每一個的標準商業化FPGA IC晶片200可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的NVMIC晶片250可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的GPU晶片269a可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，CPU晶片269b可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的高速高頻寬的記憶體(HBM) IC晶片251可以經由一或多條晶片間交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
邏輯運算驅動器之交互連接線
請參見第14圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第14圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第14圖，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的標準商業化FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的標準商業化FPGA IC晶片200之小型I/O電路203。
請參見第14圖，專用控制晶片260之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，專用控制晶片260之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，專用控制晶片260之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，專用控制晶片260之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，專用控制晶片260之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部專用控制晶片260的一或多個大型I/O電路341，專用控制晶片260之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
請參見第14圖，每一個的專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在邏輯驅動器300之外的外部電路271。
用於重新下載結果值或編程碼至標準商業化FPGA IC晶片之非揮性記憶體單元的交互連接線
請參考第14圖所示，在操作之前，每一專用I/O晶片265的一第一個大型I/O電路341從標準商業化邏輯驅動器300之外的外部電路驅動一結果值或第一編程碼至一第一個小型I/O電路203，對於每一專用I/O晶片265中的第一小型I/O電路203可驅動結果值或第一編程碼經由晶片內部交互連接線路371的一或複數固定交互連接線364傳輸至其中之一標準商業化FPGA IC晶片200的第一個小型I/O電路203。用於其中之一標準商業化FPGA IC晶片200的第一小型I/O電路203可驅動結果值或第一編程碼至一第一個非揮發性記憶體870、非揮發性記憶體880或非揮發性記憶體907，因此結果值或第一編程碼可儲存在第一個非揮發性記憶體870、非揮發性記憶體880或非揮發性記憶體907內。
另外，請參考第14圖所示，每一該專用I/O晶片265的一第二個大型I/O電路341從標準商業化邏輯驅動器300之外的外部電路驅動一第二編程碼至一第二個小型I/O電路203，對於每一該專用I/O晶片265中的第二個小型I/O電路203可驅動該第二編程碼經由晶片內部交互連接線路371的一或複數固定交互連接線364傳輸至其中之一該標準商業化FPGA IC晶片200的第二小型I/O電路203。用於其中之一該標準商業化FPGA IC晶片200的第二小型I/O電路203可驅動該第二編程碼至一第二個非揮發性記憶體870、非揮發性記憶體880或非揮發性記憶體907，因此該第二編程碼可儲存在第二個非揮發性記憶體870、非揮發性記憶體880或非揮發性記憶體907內。
另外，請參考第14圖所示，每一該專用I/O晶片265的一第三個大型I/O電路341從標準商業化邏輯驅動器300之外的外部電路驅動一第三編程碼至一第三個小型I/O電路203，對於每一該專用I/O晶片265中的第三個小型I/O電路203可驅動該第三編程碼經由晶片內部交互連接線路371的一或複數固定交互連接線364傳輸至其中之一DPI IC晶片410的其中之一I/O電路203。用於其中之一該DPI IC晶片410的該第二小型I/O電路203可驅動該第三編程碼至一第二個非揮發性記憶體870、非揮發性記憶體880或非揮發性記憶體907，因此該第三編程碼可儲存在該非揮發性記憶體870、該非揮發性記憶體880或該非揮發性記憶體907其中之一中。
(2)用於操作的交互連接線
請參考第14圖所示，該每一標準化商業化FPGA IC晶片200可經由如第12圖中內部晶片交互連接線502的一或複數條固定交互連接線364從第一個非揮發性記憶體870、該非揮發性記憶體880或該非揮發性記憶體907中重新下載該結果值或第一編程碼至其中之一記憶體單元490，因此該結果值或第一編程碼可儲存或鎖存在如第4圖中用於編程其中之一可編程邏輯區塊201的其中之一該記憶體單元490內。每一該標準商業化FPGA IC 晶片200可經由如第12圖中內部晶片交互連接線502的一或複數條固定交互連接線364從第二個非揮發性記憶體870、該非揮發性記憶體880或該非揮發性記憶體907中重新下載該第二編程碼至其中之一記憶體單元362，因此該第二編程碼可儲存或鎖存在用於編程如第7圖中其中之一該交叉點開關379的其中之一該記憶體單元362內。每一該DPI IC晶片可從非揮發性記憶體870、該非揮發性記憶體880或該非揮發性記憶體907其中之一個中重新下載該第三編程碼至其中之一記憶體單元362，因此該第三編程碼可儲存或鎖存在用於編程如第7圖中其中之一該交叉點開關379的其中之一該記憶體單元362內。
因此如第14圖所示，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自邏輯驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號經由如第12圖所繪示之晶片內交互連接線502之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由如第12圖所繪示之一或多條晶片間交互連接線371之可編程交互連接線361傳送至其中一個的標準商業化FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第12圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線36切換至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第4圖所描述之內容。
請參見第14圖及第12A圖，在另一實施例中，第一個的標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第4圖所描述之內容，經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線361切換至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由如第12圖所繪示之一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由如第12圖所繪示之一或多條之晶片間交互連接線371之可編程交互連接線361傳送至第二個的標準商業化FPGA IC晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第12圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線361切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第4圖所描述之內容。
請參見第14圖，在其它實施例中，標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第4圖所描述之內容，經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由如第12圖所繪示之晶片內交互連接線502之第一組之可編程交互連接線361切換至如第12圖所繪示之晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在邏輯驅動器300之外的外部電路271。
用於標準商業化FPGA IC晶片及高頻寬記憶體(HBM)IC晶片的資料匯流排(Data Buses)
第15為本發明實施例用於一或多個標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM) IC晶片251的複數資料匯流排(data buses)及用於一或多個標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM) IC晶片251的複數控制匯流排(control buses)的方塊示意圖，如第12圖、第14圖及第15圖所示，該標準邏輯驅動器300具有複數控制匯流排416，每一控制匯流排416由複數可編程交互連接線361及/或複數固定交互連接線364所構成。另外，複數可編程交互連接線361可被編程結合成為複數固定交互連接線364而成為其中之一控制匯流排416。另外，複數固定交互連接線364可被編程結合成為其中之一控制匯流排416。例如，用於標準商業化邏輯驅動器300的其中之一控制匯流排可使如第12圖所繪示之其中之一標準商業化FPGA IC晶片200的輸入賦能(IE)接墊221耦接至其它的標準商業化FPGA IC晶片200的輸入賦能(IE)接墊221。另外，其中之一控制匯流排416可使如第12圖所繪示之其中之一標準商業化FPGA IC晶片200的其中之一輸入選擇(input selection (IS))接墊226 (例如是第12圖中的IS1接墊)耦接至其它的或每一標準商業化FPGA IC晶片200的其中之一輸入選擇接墊226。另外，其中之一控制匯流排416可使如第12圖所繪示之其中之一標準商業化FPGA IC晶片200的輸出賦能(OE)接墊227耦接至其它的標準商業化FPGA IC晶片200的輸出賦能(OE)接墊227。另外，其中之一控制匯流排416可使如第12圖所繪示之其中之一標準商業化FPGA IC晶片200的其中之一輸出選擇(Output selection (IS))接墊228 (例如是第12圖中的OS1接墊)耦接至其它的或每一標準商業化FPGA IC晶片200的其中之一輸出選擇接墊228。該標準商業化邏輯驅動器300具有複數晶片賦能(CE)線417，每一晶片賦能線417係由複數可編程交互連接線361及/或複數固定交互連接線364所構成，且該晶片賦能線417耦接至其中之一標準商業化FPGA IC 晶片200的晶片賦能接墊209。另外，複數可編程交互連接線361可被編程結合成為複數固定交互連接線364而成為其中之一晶片賦能線417，用以耦接至其中之一標準商業化FPGA IC 晶片200的晶片賦能接墊209。另外，複數固定交互連接線364可被編程結合成為其中之一晶片賦能線417，用以耦接至其中之一標準商業化FPGA IC 晶片200的晶片賦能接墊209。
另外，如第14圖及第15圖所示，該標準商業化邏輯驅動器300具有複數個資料匯流排315，每一資料匯流排315係由多個可編程交互連接線361及/或多個固定交互連接線364所建構形成，例如，用於商品化標準邏輯驅動器300的複數個可編程交互連接線361可編程為一資料匯流排315，可替換方案，複數可編程交互連接線361可編程成與複數個其固定交互連接線364組合而成為其中之一其資料匯流排315，可替換方案，複數其固定交互連接線364可結合而成為其中之一其資料匯流排315。
如第15圖所示，用於標準商業化邏輯驅動器300的其中之一資料匯流排315可耦接至一或複數個標準商業化FPGA IC晶片200及一或複數個高速高頻寬的記憶體(HBM) IC晶片251(圖中僅顯示一個)，例如，在一第一時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之一第二標準商業化FPGA IC晶片200的其中之一標準商業化FPGA IC晶片200，該第一標準商業化FPGA IC晶片200的該其中之一I/O埠可依據如第12圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第二標準商業化FPGA IC晶片200的其中之一I/O埠可依據第12圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入賦能(IE)接墊221及輸出選擇接墊228而選擇其中之一，以驅動或通過資料至其中之一資料匯流排315。因此，在第一時脈中，該第二標準商業化FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化FPGA IC晶片200的其中之一I/O埠，在該第一時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM) IC晶片251。
如第15圖所示，在一第二時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化FPGA IC晶片200的其中之一I/O埠至其中之一第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠，該第一標準商業化FPGA IC晶片200的該其中之一I/O埠可依據如第12圖中其中之一該第一標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠可被選擇去驅動或通過資料至其中之一資料匯流排315。因此，在第二時脈中，該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化FPGA IC晶片200的其中之一I/O埠，在該第二時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM) IC晶片251。
另外，如第15圖所示，在一第三時脈下，其中之一資料匯流排315可切換耦接至其中之第一標準商業化FPGA IC晶片200的該其中之一I/O埠至其中之該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠，該第一標準商業化FPGA IC晶片200的該其中之一I/O埠可依據如第12圖中其中之一該第二標準商業化FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸出選擇接墊228及輸入賦能(IE)接墊221的邏輯值而選擇其中之一，以驅動或通過資料至其中之一該資料匯流排315；一該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠可被選擇從其中之一該資料匯流排315接收資料。因此，在第三時脈中，該標準商業化FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠，在該第三時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM) IC晶片251。
如第15圖所示，在一第四時脈下，其中之一資料匯流排315可切換耦接至其中之一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠至其中之一第二高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠，該第二高速高頻寬的記憶體(HBM) IC晶片251被選擇而驅動或通過資料至其中之一資料匯流排315接收資料；一該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠可被選擇從其中之一資料匯流排315來接收資料。因此，在第四時脈中，該第二高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一高速高頻寬的記憶體(HBM) IC晶片251的其中之一I/O埠，在該第四時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化FPGA IC晶片200或是經由所耦接的高速高頻寬的記憶體(HBM) IC晶片251。
用於向記憶體單元下載資料的演算法
第16圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖，如第16圖所示，在第14圖中所繪示之該標準商業化邏輯驅動器300內的每一標準商業化FPGA IC晶片200包括三個非揮發性記憶體方塊466、467及468，每一個非揮發性記憶體方塊466、467及468由第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的非揮發性記憶體870、880或907(亦即是配置編程記憶體單元(configuration programming memory (CPM) cells))矩陣所構成，例如是第14圖中所繪示之標準商業化邏輯驅動器300內的NVM IC晶片250的配置編程記憶體(CPM)單元，或是例如第14圖中所繪示之標準商業化邏輯驅動器300之外的電路中的配置編程記憶體(CPM)單元。在該非揮發性記憶體方塊466內的非揮發性記憶體870、880或907用於保存或儲存如第4圖中的原始結果值或編程碼或是用於保存或儲存如第7圖中用於交叉點開關379的編程碼，亦即是配置編程記憶體(CPM)資料，該原始結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可從每一標準商業化FPGA IC晶片200之外的電路474的配置編程記憶體(CPM)單元經由在每一標準商業化FPGA IC晶片200的一I/O緩衝器方塊473中如第3B圖所給繪示之複數小型I/O電路203，傳送通過至非揮發性記憶體方塊466中的非揮發性記憶體870、880或907(亦即是配置編程記憶體(CPM)單元)，以將該原始結果值或編程碼儲存或保存在該非揮發性記憶體方塊466內的非揮發性記憶體870、880或907內，亦即是配置編程記憶體(CPM)單元。
如第16圖所示，在該非揮發性記憶體方塊467內的非揮發性記憶體870、880或907內，亦即是配置編程記憶體(CPM)單元，用以保存或儲存用於第4圖中的查找表(LUT)210”之立即-預先自我配置結果值(immediately-previously self-configured resulting values)”或用於第7圖中交叉點開關379的編程碼，亦即是配置編程記憶體(CPM)資料。在該非揮發性記憶體方塊468內的非揮發性記憶體870、880或907內，亦即是配置編程記憶體(CPM)單元，用以保存或儲存用於第4圖中的可編程邏輯區塊(LB)的查找表(LUT)210”之立即-現有自我配置結果值(immediately-currently self-configured resulting values)”或用於第7圖中交叉點開關379的編程碼，亦即是配置編程記憶體(CPM)資料。
如第16圖所示，每一該標準商業化FPGA IC晶片200可包括如第8A圖至第8F圖、第9A圖至第9H圖、第10A圖至第10I圖或第11A圖至第11F圖中的感應放大器666，每一感應放大器666用以感測保存或儲存在非揮發性記憶體區塊466、467及468(亦即是配置編程記憶(CPM)單元)的其中之一個中的非揮發性記憶體單元870、880或907的其中之一個中的配置編程記憶體(CPM)資料，以產生輸出”Out”耦接至緩衝區塊469，舉例而言，每一該標準商業化FPGA IC晶片200可包括一控制區塊470，用以(1)經由在I/O緩衝區塊471及/或473中的小型I/O電路203發送控制命令(或指令)至每一該標準商業化FPGA IC晶片200之外的電路，及/或(2)經由經由在I/O緩衝區塊471及/或473中的小型I/O電路203接收從每一該標準商業化FPGA IC晶片200之外的電路來的控制命令(或指令)，另外，該控制區塊470用以發送控制命令(或指令)至緩衝區塊469(1)以逐一依序的保存、儲存或記錄感應放大器666的輸出”Out”，以及(2)以產生並聯的輸出至用於如第4圖內可編程邏輯區塊(LB)201的查找表(LUT)201的記憶體單元490中之確定群組(determined group)內(亦即是配置編程記憶體(CPM)單元)，以及/或是輸出至用於在一開關區塊472中如第7圖所繪示之交叉點開關379的記憶體單元362(亦即是配置編程記憶體(CPM)單元)，儲存該配置編程記憶體(CPM)資料的一組記憶體單元490耦接至一可編程邏輯區塊(LB)201的多工器211的第一組輸入，用以定義如第4圖中可編程邏輯區塊(LB)201的功能，儲存該配置編程記憶體(CPM)資料的一組記憶體單元490耦接至在該開關區塊472中如第7圖所繪示的交叉點開關379，以編程該交叉點開關379。
如第16圖所示，一資料資訊記憶體(data information memory (DIM))可從每一標準商業化FPGA IC晶片200之外的電路475之資料資訊記憶體(DIM)單元經由每一標準商業FPGA IC晶片200的I/O緩衝區塊471中如第3B圖所繪示之小型I/O電路203通過至可編邏輯區塊(LB)201的第二組多工器211，其中資料資訊記憶體(DIM)單元例如是如第14圖中所繪示之標準邏輯驅動器300中HBM IC晶片251的SRAM或DRAM單元。另外，該可編程邏輯區塊(LB)201的多工器211可產生其輸出經由I/O緩衝區塊471中如第3B圖所繪示其中之一小型I/O電路203傳送至每一標準商業化FPGA IC晶片200之外的電路475之資料資訊記憶體(DIM)單元，其中資料資訊記憶體(DIM)單元例如是如第14圖中所繪示之標準邏輯驅動器300中HBM IC晶片251的SRAM或DRAM單元。在開關區塊472中的交叉點開關379可通過一資料資訊記憶體(DIM)流傳送至每一標準商業化FPGA IC晶片200之外的電路475之資料資訊記憶體(DIM)單元。
如第16圖所示，用於資料資訊記憶體(DIM)流的資料保存或儲存在HBM IC晶片中的SRAM單元或DRAM單元(例如是資料資訊記憶體(DIM)單元)內，而且可備份或儲存在如第14圖中所繪示之標準商業化邏輯驅動器300中NVM IC晶片250內或是可備份或儲存在如第14圖中所繪示之標準商業化邏輯驅動器300之外的電路，因此，當標準商業化邏輯驅動器300的電源供應被關閉時，儲存在NVM IC晶片250中用於資料資訊記憶體(DIM)流的資料可被保留/保持。
用於如第4圖中可編程邏輯區塊(LB)201的人工智能(AI)、機器學習或深度學習、現有的運算操作(current operation)(“現有的運算操作”例如是AND邏輯操作)的重構(或重新配置)可經由重構(或重新配置)如第4圖中用於查找表(LUT)210之記憶體單元490內的該結果值或編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一運算操作(例如是NAND操作)，第7圖中交叉點開關379的現有開關狀態可經由重構(或重新配置)在記憶體單元362中的該編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一開關狀態。在記憶體單元490及362內的現有自我重構(或重新配置)結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由緩衝區塊469通過至在非揮發性記憶體區塊468內的非揮發性記憶體單元870、880或907(亦即是配置編程記憶體(CPM)單元)，然後保存或儲存在非揮發性記憶體區塊468內的非揮發性記憶體單元870、880或907內。另外，儲存在記憶體單元490及362內的該立即-預先自我配置結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由緩衝區塊467通過至在非揮發性記憶體區塊468內的非揮發性記憶體單元870、880或907內，然後保存或儲存在非揮發性記憶體區塊467內的非揮發性記憶體單元870、880或907內。另外，該原始結果值或編程碼、立即-預先自我配置結果值或編程碼、立即-現有自我配置結果值或編程碼可經由該I/O緩衝區塊473中如第3B圖所繪示之複數小型I/O電路203，從相對應非揮發性記憶體區塊466、467及468內非揮發性記憶體單元870、880或907通過至每一該標準商業化FPGA IC晶片200之外的電路474之配置編程記憶體(CPM)單元，該配置編程記憶體(CPM)資料(亦即是如第4圖中用於查找表(LUT)210的結果值或編程碼，或是如第7圖中用於交叉點開關379的編程碼)可從每一該標準商業化FPGA IC晶片200之外的電路474配置編程記憶體(CPM)單元經由該I/O緩衝區塊473中如第3B圖所繪示之複數小型I/O電路203，從每一該標準商業化FPGA IC晶片200之外的電路474之配置編程記憶體(CPM)單元通過(傳送)至該非揮發性記憶體區塊467及468之任一個內的非揮發性記憶體單元870、880或907，以保存或儲存在該非揮發性記憶體區塊467及468之任一個內的非揮發性記憶體單元870、880或907中，使該可編程邏輯區塊(LB)201及/或該交叉點開關379進行重構(或重新配置)(reconfigure)。
因此，如第16圖所示，對於第14圖內每一標準商業化邏輯驅動器300，當電源開啟時，每一標準商業化FPGA IC晶片200可重新下載配置編程記憶體(CPM)資料至每一該標準商業化FPGA IC晶片200的記憶體單元490及362中，該重新下載配置編程記憶體(CPM)資料係保存或儲存在每一該標準商業化FPGA IC晶片200內三個非揮發性記憶體區塊466、467及468其中之一個之中的非揮發性記憶體單元870、880或907內，在操作期時，每一該標準商業化FPGA IC晶片200可重設以重新下載配置編程記憶體(CPM)資料至每一該標準商業化FPGA IC晶片200的記憶體單元490及362中，該配置編程記憶體(CPM)資料係保存或儲存在每一該標準商業化FPGA IC晶片200內三個非揮發性記憶體區塊466或467之中的非揮發性記憶體單元870、880或907內。
半導體製程的規格說明
第17圖為本發明實施例半導體晶片的剖面示意圖。如第17圖所示，如第14圖所繪示之標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、NVM IC晶片250、DRAM IC晶片321、HBM IC晶片251、GPU晶片269a及CPU晶片269b皆具有半導體晶片100結構，其結構如下說明，此半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2的半導體元件區域上；(3)一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))20位在半導體基板2 (或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間；(4)一保護層14位在FISC 20上方，其中FISC 20的複數第一金屬接墊分別位在保護層14的複數開口14a的底部；(5)用於晶片之第二交互連接線結構(second interconnection scheme 29 for a chip (SISC))29可選擇性地位在保護層14上，該SISC 29具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該聚合物層42位在二層交互連接線金屬層27之間，該交互連接線金屬層27經由該開口14a耦接至FISC 20的該第一金屬接墊，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中該SISC 29的複數第二金屬接墊位在最頂層聚合物層42內的複數開口42a的底部；及(6)複數微型金屬凸塊或微型金屬柱34在SISC 29的第二金屬接墊上，或者，若半導體晶片100上沒有SISC 29時，該些微型金屬凸塊或微型金屬柱34則位在FISC 20的該些第一金屬接墊上。
如第17圖所示，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件，半導體元件4可組成如第12圖中所繪示之可編程邏輯區塊(LB)201的多工器211、用於可編程邏輯區塊(LB)201之查找表210的記憶體單元490、用於交叉點開關及小型I/O電路203之記憶體單元362，該半導體元件4組成的電子元件(多工器211、記憶體單元490、記憶體單元362)可用於第14圖所繪示的每一標準商業化FPGA IC晶片200。該半導體元件4可組成如第13圖所繪示之用於小型I/O電路203及交叉點開關379的記憶體單元362，該半導體元件4組成的電子元件(記憶體單元362)可用於第14圖所繪示的DPI IC晶片410，該半導體元件4可組成如第14圖中所繪示之用於每一專用I/O晶片265的大型I/O電路341及小型I/O電路203。該半導體元件4可組成如第16圖中所繪示之控制區塊417及I/O緩衝區塊473。
如第17圖所示，該FISC 20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。
如第17圖所示，該保護層14包含/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(μm)，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5μm至20μm之間。
如第17圖所示，該SISC 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3μm至20μm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3μm至20μm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。
如第17圖所示，每一微型金屬凸塊或微型金屬柱34具有數種型式，第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間的一黏著層26a位在SISC 29的第二金屬接墊上，或者，若半導體晶片100上沒有SISC 29時，該黏著層26a則會位在fisc 20的第一金屬接墊上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。另外第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括如第19A圖所繪示之一含錫金屬的銲料層33位在該銅層32上，此銲料層33的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。
微型金屬凸塊或微型金屬柱34
邏輯驅動器扇出型交互連接線結構(Fan-Out Interconnection Scheme of Logic Drive (FOISD))的實施例
一或多個如第17圖中的半導體晶片100可使用一扇出交互連接線技術(fan-out interconnection technology (FOIT))進行封裝，為了達到扇出交互連接線的目的，該半導體晶片100可接合在一邏輯驅動器的一扇出交互連接線結構上，此扇出交互連接線結構可提供用於半導體晶片100扇出連接以及位在二半導體晶片100之間的高密度交互連接線。第18A圖及第18B圖為本發明實施例邏輯驅動器的扇出型交互連接線結構剖面示意圖，如第18A圖及第18B圖所示，該扇出型交互連接線結構包括一暫時基板(T-Sub)590(其材質例如是矽基板或玻璃基板)及一犧牲粘黏合層591形成在該暫時基板590上，該犠牲黏合層591可讓該暫時基板590容易從FOISD上剝離或鬆開。該犠牲黏合層591材質例如是光熱轉換（LTHC）的材料，經由印刷或旋塗方式形成在暫時基板590上，然後加熱使其硬化成厚度大約1微米或厚度介於0.5微米至2微米之間。該LTHC材質可以係在溶劑混合物中含有炭黑和粘合劑的液體油墨。
如第18A圖及第18B圖所示，一邏輯驅動器之扇出型交互連接線結構592 (FOISD)可形成在犠牲黏合層591上，FOISD 592的說明及規格可參考如第17圖中的SISC 29，FOISD 592可包括如第17圖所繪示之一或複數交互連接線金屬層27及位在二相鄰交互連接線金屬層27之間的一或複數聚合物層42、位在其中之一最底部的交互連接線金屬層27下方或是位在其中之一最高的交互連接線金屬層27上方，其中該FOISD 592的複數第三金屬接墊位在最頂端聚合物層42中複數開口42a的底部。
如第18A圖所示，如第17圖所繪示之第一型微型金屬凸塊或微型金屬柱34可形成在該FOISD 592的第一組第三金屬接墊上，以及複數聚合物穿孔金屬栓塞(through package vias (TPVs))582可形成在該FOISD 592的第二組第三金屬接墊上。每一微型金屬凸塊或微型金屬柱34的黏著層26a形成在FOISD 592的第一組第三金屬接墊上。每一TPVs 582可包括：(1)如第17圖中的一黏著層26a在FOISD 592的第二組第三金屬接墊上；(2) 如第17圖中的一種子層26b在該黏著層26a上；及(3)厚度介於5µm至300µm之間的一銅層位在該種子層26b上。在FOISD 592的第二組第三金屬接墊上的每一TPVs 582的高度大於在FOISD 592的第一組第三金屬接墊上的微型金屬凸塊或微型金屬柱34的高度。
另外，如第18B圖所示，如第17圖中所繪示之複數第一型微型金屬凸塊或微型金屬柱34形成在FOISD 592的全部第三金屬接墊上，以及複數TPVs 582形成在FOISD 592的第三金屬接墊上的型微型金屬凸塊或微型金屬柱34上，每一型微型金屬凸塊或微型金屬柱34的黏著層26a形成在FOISD 592的第三金屬接墊上。每一TPVs582包括厚度介於5µm至300µm之間的銅層位在FOISD 592的第三金屬接墊上的一些微型金屬凸塊或微型金屬柱34之銅層32上。
晶片至FOISD封裝結構(Chip-to-FOISD Assembly)
第19A圖至第19B圖為本發明實施例用於邏輯驅動器之晶片封裝製程剖面示意圖，首先，如第19A圖所示，每一如第17圖中所繪示之半導體晶片100的第二型微型金屬凸塊或微型金屬柱34可接合至在FOISD 592上的第一型微型金屬凸塊或微型金屬柱34上。
如第19A圖所示，每一半導體晶片100的第二型微型金屬凸塊或微型金屬柱34接合至FOISD 592的第一型微型金屬凸塊或微型金屬柱34，例如，每一半導體晶片100的第二型微型金屬凸塊或微型金屬柱34之含錫銲料層33接合在FOISD 592上的第一型微型金屬凸塊或微型金屬柱34之銅層32上，以形成如第19B圖中的複數接合接點563，其中每一半導體晶片100之每一第二型微型金屬凸塊或微型金屬柱34的銅層32厚度大於在FOISD 592上第一型微型金屬凸塊或微型金屬柱34的銅層32厚度。接著，一底部填充材料(underfill)564可填入位在每一半導體晶片100與FOISD 592之間的間隙中，以包覆該接合接點563。接著，一聚合物層565(例如是樹脂)可填入至在二相鄰半導體晶片100之間的間隙中、可填入二相鄰TPVs 582之間的間隙中以及覆蓋每一半導體晶片的背面及每一TPVs 582的頂端；接著，以機械研磨或拋光製程去除聚合物565頂部及一或複數半導體晶片100的頂部直到每一TPVs 582的頂端表面被曝露出。接著，暫時基板590可從FOISD 592上被鬆開或剝落，舉例而言，該犠牲接合層591的材質為LTHC時而暫時基板590為玻璃基板時，可使用例如是波長約在1064nm、輸出功率介於20瓦至50瓦之間及焦點處的光斑尺寸為0.3nm的YAG雷射，從該暫時基板590的背面通過至犠牲接合層591以8.0m/s(公尺/秒)的速度掃瞄該犠牲接合層591，導致犧牲結合層591可以被分解，因此暫時基板590可以容易地從犧牲結合層591鬆開或剝落，接著，一黏著劑剝離帶（未示出）可以附著到犧牲粘合層591的背面，接著，經由拉扯黏著劑剝離帶將犠牲接合層591可從該FOISD 592上鬆開或剝落，因此，對於FOISD 592，在最底層之聚合物層51中最底部的交互連接線金屬層27的每一金屬栓塞27a被曝露出，用以作為一第四金屬接墊，也就是最底層之交互連接線金屬層27的黏著層28a在接合的表面上被曝露出。接著一聚合物層585形成在FOISD 592的底部表面上，且在聚合物層585中的複數開口可曝露出FOISD 592的第四金屬接墊。接著，複數金屬凸塊570可形成在FOISD 592的第四金屬接墊上。接著，複數金屬凸塊570可有數種型式，第一種型式的金屬凸塊570可包括：(1)厚度介於1nm至200nm之間的一黏著層566a位在FOISD 592的最底層之交互連接線金屬層27的黏著層28a上；(2)；(2)材質例如是銅的一種子層566b位在該黏著層566a上(下方)；及(3)厚度介於1µm至50µm之間的一銅層568位在該種子層566b上(下方)。另外第二種型式的金屬凸塊570可包括如上述的該黏著層566a、種子層566b及銅層568，以及更包括含錫金屬的銲料層569位在該銅層56上(下方)，此銲料層569的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。接著複數金屬凸塊578(例如是含錫銲料層)可選擇性地形成在TPVs 582的頂端表面上。
另外，第20圖為本發明用於邏輯驅動器的一晶片封裝剖面示意圖，如第18A圖、第18B圖、第19B圖及第20圖所不，在執行如第19B圖中機械研磨或拋光程序後，並且在剝離該暫時基板590之前，如第20圖中所繪示用於邏輯驅動器300的一背面金屬交互連接線結構(backside metal interconnection scheme for the FOIT logic drive, BISD)79可形成在半導體晶片100之上或上方、聚合物層565之上或在TPVs 582上，BIDS 79的說明及規格可參閱第17圖中SISC 29的說明及規格。該BISD 79可包括一或複數交互連接線金屬層27及一或複數聚合物層42，其中該交互連接線金屬層27耦接至TPVs 582，而每一該聚合物層42位在二相鄰交互連接線金屬層77之間、位在最底部之一交互連接線金屬層77的下方及位在最頂端之一交互連接線金屬層77的上方，其中BISD 79的複數第五接墊位在最頂端之一聚合物層42中複數開口42a的底部。
接著，如第20圖所示，複數金屬凸塊583可選擇性地形成在BISD 79的第五金屬接墊上，該金屬凸塊583的說明及規格可參考第19B圖中金屬凸塊570的說明及規格。第21圖為本發明實施例中一金屬平面之上視圖，如第21圖所示，如第20圖中所繪示之BISD 79的其中之一交互連接金屬層27可包括二個金屬平面27c及27d，該二金屬平面27c及27d用以作為電源平面及接地平面，其中金屬平面27c及金屬平面27d的厚度例如係介於5µm介於50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間，或厚度大於或等於5µm、10µm、20µm或30µm，金屬平面27c及金屬平面27d可設置成交錯或交叉型式，例如可設置成叉形(fork shape)的型式，也就是每一金屬平面27c及金屬平面27d具有複數平行延伸部及連接該些平行延伸部的一縱向連接部，其中之一的金屬平面27c及金屬平面27d的水平延伸部可排列在其中之另一個的二相鄰之水平延伸部之間。
接著，如第20圖所示，如第19B圖中的該暫時基板590及犠牲接合層591可從FOISD 592上剝落，接著如第19B圖中的聚合物層585及金屬凸塊570可形成在FOISD 592的第四接墊上。
用於FOIT 邏輯驅動器的POP (Package-on-Package)封裝或堆疊封裝
第22圖為本發明實施例的POP封裝剖面示意圖，如第22圖所示，如第20圖所繪示之複數邏輯驅動器300可堆疊接合在一起，上面的一個邏輯驅動器300的金屬凸塊570接合至下面的一個邏輯驅動器300的BISD 79的第五金屬接墊，及一底部填充材料(underfill)114可填入上面的邏輯驅動器300與下面的邏輯驅動器300之間的間隙中並且包覆在其二者之間的金屬凸塊570，最底部的邏輯驅動器300的金屬凸塊570接合至位於一電路基板113表面的複數金屬接墊109，及底部填充材料(underfill)114可填入至最底部的邏輯驅動器300與該電路基板113之間並且包覆在二者之間的金屬凸塊570，複數銲料錫球325可形成在電路基板113的背部表面。
邏輯驅動器的演變和重構(或重新配置)
第23圖繪示根據本申請案實施例中邏輯驅動器的演變/重構演算法或流程圖。請參見第23圖，邏輯驅動器300的狀態(S)係由下列因素所決定：一整體單元(IU)、邏輯狀態(L)、配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態。邏輯驅動器300所進行之演變/重構演算法之步驟係如下所述：
在步驟S321中，在第(n-1)次的事件(En-1)經歷之後及在經歷第n次的事件(En)之前，邏輯驅動器300係處在第(n-1)次的狀態Sn-1 (IUn-1, Ln-1, CPMn-1, DIMn-1)，其中n係為正整數，亦即為1、2、3、…或N。
在步驟S322中，當邏輯驅動器300或位在邏輯驅動器300之外部的機器、裝置或系統在經歷第n次的事件(En)的事件時，會感測或偵測第n次的事件(En)的事件以產生第n次的訊號(Fn)，經感測或偵測到的訊號(Fn)會輸入至邏輯驅動器300。邏輯驅動器300之FPGA IC晶片200會根據第n次的訊號(Fn)進行處理及運算以產生第n次的結果資料(DRn)，並將第n次的結果資料(DRn)輸出以儲存在邏輯驅動器300之資料資訊記憶體(DIM)單元中，例如為HBM IC晶片251中。
在步驟S323中，資料資訊記憶體(DIM)單元可以儲存第n次結果資料(DRn)，並演變成第n次結果資料(DRn)之資料資訊記憶體(DIM)狀態，亦即為DIMRn。
在步驟S324中，邏輯驅動器300之FPGA IC晶片200或是其他例如為第14圖所繪示之專用控制晶片260、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片可以將第n次結果資料(DRn)與第(n-1)次結果資料(DR(n-1))進行比較，亦即將DIMRn與DIMn-1進行比較，以發現它們之間的改變，並計算在資料資訊記憶體(DIM)單元中DIMRn與DIMn-1之間資料資訊記憶體(DIM)有改變的數目(Mn)。
在步驟S325中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(Mn)與一預設標準(Mc)，藉以決定邏輯驅動器300是要進行演變之步驟或是重構之步驟。
請參見第23圖，當該數目(Mn)係大於或等於該預設標準(Mc)時，則該事件En係認為是大事件，將會繼續步驟S326a，亦即為重構之步驟。當該數目(Mn)係小於該預設標準(Mc)時，則該事件En並不認為是大事件，將會繼續步驟S326b，亦即為演變之步驟。
在步驟S326a中，邏輯驅動器300可以進行重構的步驟，以產生新的配置編程記憶體狀態(資料)，亦即為CPMCn。舉例而言，根據DIMRn之第n次結果資料(DRn)，可以產生新的真值表，並轉換成新的配置編程記憶體狀態(CPMCn)。該配置編程記憶體(CPMCn)之資料會載入至邏輯驅動器300之FPGA IC晶片200，以編程位於其中之如第7圖所示之可編程交互連接線361及/或如第4圖所示之查找表210。在該重構步驟之後，在步驟S327中，邏輯驅動器300係處在新的狀態SCn (IUCn, LCn, CPMCn, DIMCn)，係由下列因素所決定：新狀態的IUCn、LCn、CPMCn及DIMCn。在步驟S330中，該新狀態SCn (IUCn, LCn, CPMCn, DIMCn)會被定義成邏輯驅動器300在經過大事件En後之最終狀態Sn (IUn, Ln, CPMn, DIMn)。
在步驟S326b中，邏輯驅動器300可以進行演變之步驟。邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以藉由加總全部的數目(Mn’s)而獲得所累加出的數目(MN)，其中當沒有大事件發生時，n係由1到n；當最後一次大事件事發生在第R次的事件ER時，n係由(R+1)到n，其中R係為正整數。在步驟S328中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(MN)與該預設標準(Mc)。當該數目(MN)係大於或等於該預設標準(Mc)時，將會繼續步驟S326a，亦即為該重構之步驟。當該數目(MN)係小於該預設標準(Mc)時，將會繼續步驟S326b，亦即為演變之步驟。在步驟S329中，邏輯驅動器300係處在演變的狀態SEn (IUEn, LEn, CPMEn, DIMEn)，其中在第(n-1)次的事件之後，邏輯狀態(L)及配置編程記憶體(CPM)狀態並未產生改變，亦即邏輯狀態(LEn)係相同於邏輯狀態(Ln-1)，配置編程記憶體狀態(CPMEn)係相同於配置編程記憶體狀態(CPMn-1)，而資料資訊記憶體狀態(DIMEn)係相同於資料資訊記憶體狀態(DIMRn)。在步驟S330中，經演變步驟後之狀態SEn (IUEn, LEn, CPMEn, DIMEn)會被定義成邏輯驅動器300在經過演變事件En後之最終狀態Sn (IUn, Ln, CPMn, DIMn)。
請參見第23圖，在第(n+1)次的事件(En+1)時，可以重複步驟S321至步驟S330。
在重構步驟S326a中，會產生新的狀態IUCn及DIMCn，其包括(i)會重構整體單元(IU)及/或(ii)進行濃縮或精實化的過程，如下所述：
I. 重構整體單元(IU)：
FPGA IC晶片200在進行重構步驟時，會重構整體單元(IU)成一整體單元(IU)狀態，每一整體單元(IU)狀態可由多個整體單元(IU)所定義。每一整體單元(IU)係涉及一特定的邏輯功能，可由多個配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態所定義。在重構步驟中，會改變(1)在整體單元(IU)狀態中，整體單元(IU)的數目，以及(2)在每一該些整體單元(IU)中，配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態的數目及內容。在重構步驟中，會重配置原配置編程記憶體(CPM)之資料及資料資訊記憶體(DIM)之資料在不同的位址中，或是(2)儲存新的配置編程記憶體(CPM)之資料或新的資料資訊記憶體(DIM)之資料在儲存原配置編程記憶體(CPM)之資料的位址中或是在儲存原資料資訊記憶體(DIM)之資料的位址中，或是亦可以儲存在新的位址中。如果存在類似或相同的配置編程記憶體(CPM)之資料或是資料資訊記憶體(DIM)之資料，在重構步驟之後，可以將它們從配置編程記憶體(CPM)或資料資訊記憶體(DIM)之記憶體單元中去除，並且可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在如第14圖所示之邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)。
針對類似或相同的配置編程記憶體(CPM)之資料或是資料資訊記憶體(DIM)之資料，可以建立下列的標準：(1)在邏輯驅動器300之外部的裝置/系統(及/或邏輯驅動器300之FPGA IC晶片200或是其他例如為第14圖所繪示之專用控制晶片260、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片)可以確認資料資訊記憶體(DIM)之資料(DIMn)，並從儲存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元中的全部相同之配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料中僅保留其中一份，並且在重構步驟之後，可以將其他全部相同的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中相同的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)；及/或(2)在邏輯驅動器300之外部的裝置/系統(及/或邏輯驅動器300之FPGA IC晶片200或是其他例如為第14圖所繪示之專用控制晶片260、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片)可以確認資料資訊記憶體(DIM)之資料(DIMn)，以找出類似儲存在該些記憶體單元中的資料(例如為相異程度在x%之內的類似度，其中x可以是等於或小於2、3、5或10)，並從儲存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元中的全部類似之配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料中僅保留其中一份或兩份，並且在重構步驟之後，可以將其他全部類似的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中類似的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)；或者，可以根據全部類似的記憶體資料(配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料)產生一代表性記憶體資料，以保存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元之配置編程記憶體(CPM)單元或資料資訊記憶體(DIM)單元中，並且在重構步驟之後，可以將其他全部類似的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中類似的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)。
II. 學習程序
邏輯驅動器300更提供學習程序的能力，依據Sn (IUn, Ln, CPMn, DIMn)執行一演算法以選擇或屏蔽(記憶)在邏輯驅動器300中HBM IC晶片251中的CPM、SRAM單元的DIM或DRAM單元的DIM，或是在記憶驅動器300中NVM IC晶片250中的NAND快閃記憶體單元中有用的、重大的(有意義的)的及重要的單元IUs、邏輯Ls、CPMs及DIMs以及忘記沒有用的、不重大的或不重要的單元、邏輯Ls、CPMs及DIMs，在重配置之後從CPM或DIM記憶體單元移除所有其它相同的記憶，其中相同的記憶可儲存在邏輯驅動器300之外的外部設備的遠程儲存記憶單元中(及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體)，選擇或篩選演算法可依據給定的統計方法(given statistical method)，例如依據在之前n個事件中使用完整單元(integral units IUs)、邏輯Ls、CPMs及DIMs的頻率，或例如一邏輯閘的邏輯功能沒有頻繁的使用，此時該邏輯閘可被使用於另不同的功能，另一例子，可使用貝葉斯推理(Bayesian inference)的方法，以在學習SLn (IULn, LLn, CPMLn, DIMLn).之後產生該邏輯驅動器的一新狀態。
第24圖為本發明實施例用於一標準商業化邏輯驅動器重構(或重新配置)的二表格，對於配置編程記憶狀態CPM(i,j,k)，其下標中的”i”代表”i”組配置編程記憶狀態，下標中的”j”代表位址而”k”代表儲存資料，對於一資料資訊記憶狀態DIM(a,b,c)，其中下標中的”a”代表”a”組資料資訊記憶，下標中的”b”代表儲存資料的位址，而”c”代表資料資訊記憶。如第24圖所示，在重構(或重新配置)之前，該標準商業化邏輯驅動器300在E(n-1)的事件(event)中可包括三個完整的單元IU(n-1)a, IU(n-1)b及IU(n-1)c，其中該完整的單元IU(n-1)a,可依據一配置編程記憶狀態CPM(a,1,1)及儲存資料資訊記憶狀態DIM(a,1,1’)及DIM(a,2,2’)執行一邏輯狀態L(n-1)a，該完整的單元IU(n-1)b可依據一配置編程記憶狀態CPM(b,2,2)、CPM(b,3,3)及儲存資料資訊記憶狀態DIM(b,3,3’)及DIM(b,4,4’)執行一邏輯狀態L(n-1)b，該完整的單元IU(n-1)c可依據一配置編程記憶狀態CPM(c,4,4)及儲存資料資訊記憶狀態DIM(c,5,5’)、DIM(c,6,6’)及DIM(c,7,6’)執行一邏輯狀態L(n-1)c，在重構(或重新配置)期間，在En事件中該標準商業化邏輯驅動器可包括4個完整的單元IUCne、IUCnf 、 IUCng及IUCnh，該完整的單元IUCne可依據一配置編程記憶狀態CPMC(e,1,1及儲存資料資訊記憶狀態DIMC(e,1,1’)及DIMC(e,2,2’)執行一邏輯狀態LCne，該完整的單元IUCnf可依據一配置編程記憶狀態CPMC(f,2,4)、CPMC(f,3,5)及儲存資料資訊記憶狀態DIMC(f,3,8’)、DIMC(f,4,9’)及DIMC(f,5,10’)執行一邏輯狀態LCnf，該完整的單元IUCng可依據一配置編程記憶狀態CPMC(g,4,2)、CPMC(g,5,5)及儲存資料資訊記憶狀態DIMC(g,6,11’)及DIMC(g,8,5’)執行一邏輯狀態LCng，該完整的單元IUCnh可依據一配置編程記憶狀態CPMC(h,6,6)及儲存資料資訊記憶狀態DIMC(h,9,6’)執行一邏輯狀態LCnh。
比較重構(或重新配置)之前的狀態與重構(或重新配置)期間的狀態，原本儲存在CPM位址”4”的CPM資料”4”在重構(或重新配置)期間保持儲存在CPM位址”2”；原本儲存在CPM位址”2”的CPM資料”2”在重構(或重新配置)期間保持儲存在CPM位址”4”；若CPM資料”3”與CPM資料”2”的差異小於5%時，在重構(或重新配置)期間可被移除並儲存在如第14圖中的邏輯驅動器300之外的外部設備的遠程儲存記憶單元中及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體，原本儲存在DIM位址“5”的DIM資料”5”在重構(或重新配置)期間保持儲存在DIM位址“8”，而原本儲存在DIM位址“6”及”7”的DIM資料”6”在重構(或重新配置)期間只配置一個儲存在DIM位址“9”，而DIM資料”3”及”4”在重構(或重新配置)期間從DIM單元中移除並儲存在如第14圖中的邏輯驅動器300之外的外部設備的遠程儲存記憶單元中及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體，該DIM位址“3”, “4”, “5”, “6” 及 “7”在重構(或重新配置)期間分別儲存新的DIM資料“8'”, “9'”, “10'”, “11'” 及“7'”，而新的DIM位址”8”及”9”在重構(或重新配置)期間分別儲存原始DIM資料”5”及”6”。
用於邏輯驅動器及記憶體驅動器的FOISD至FOISD封裝
第25圖為本發明實施例中使用FOIT邏輯驅動器及記憶體驅動器封裝的剖面示意圖，如第25圖所示，在如第14圖所繪示之邏輯驅動器300內全部的FPGA IC晶片200、GPU晶片269a、CPU晶片269b及專用可編程交互連接線IC晶片410可不包括(或提供)複數記憶體晶片 (例如是HBM IC晶片、快取SRAM晶片、DRAM IC晶片或是使用MRAM或RRAM的NVM IC晶片)，而係由一記憶體驅動器310所提供，其中該記憶體驅動器310也可包括如第20圖中的FOISD 592、TPVs 582、BISD 79及金屬凸塊570及583。記憶體驅動器310的金屬凸塊570接合至邏輯驅動器300的金屬凸塊570，以形成複數接合接點586位在記憶體驅動器310與邏輯驅動器300之間。複數堆疊金屬栓塞(stacked vias)587可由接合接點586、邏輯驅動器300及記憶體驅動器310的FOISDs 592中的交互連接金屬層27的複數堆疊部分所構成，其中記憶體驅動器310與邏輯驅動器300的接合接點563排列成一垂直方向以形成垂直信號路徑位在邏輯驅動器300的其中之一半導體晶片100與記憶體驅動器310的其中之一半導體晶片100之間，其中該邏輯驅動器300的其中之一半導體晶片100例如是第14圖中的FPGA IC晶片200、GPU晶片269a、CPU晶片269c，而記憶體驅動器310的其中之一半導體晶片100例如是HBM IC晶片或DRAM IC晶片。複數垂直堆疊之路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至邏輯驅動器300的一半導體晶片100與記憶體驅動器310的一半導體晶片100之間，用於並聯信號傳輸或是電源或接地的輸送。另外，在邏輯驅動器300的半導體晶片100的背面可接合/黏貼例如由銅或鋁製成的一散熱鰭片316。
第26圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖，如第26圖所示，在雲端590上有複數個資料中心591經由網路592連接至每一其它或另一個資料中心591，在每一資料中心591可係上述說明中邏輯驅動器300中的其中之一或複數個，或是如第25圖中所示之記憶體驅動器310中的其中之一或複數個而允許用於在一或多個使用者裝置593中，例如是電腦、智能手機或筆記本電腦、卸載和/或加速人工智能（AI）、機器學習、深度學習、大數據、物聯網（IOT）、工業電腦、虛擬實境（VR）、增強現實（AR）、汽車電子、圖形處理（GP）、視頻流、數字信號處理（DSP）、微控制（MC）和/或中央處理器（CP），當一或多個使用者裝置593經由互聯網或網路連接至邏輯驅動器300及或記憶體驅動器310在雲端590的其中之一資料中心591中，在每一資料中心591，邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592相互耦接或接接另一邏輯驅動器300，或是邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至記憶體驅動器310，其中記憶體驅動器310可經由每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至每一其它或另一記憶體驅動器310。因此雲端590中的資料中心591中的邏輯驅動器300及記憶體驅動器310可被使用作為使用者裝置593的基礎設施即服務（IaaS）資源，其與雲中租用虛擬存儲器（virtual memories, VM）類似，現場可編程閘極陣列（FPGA）可被視為虛擬邏輯（VL），可由使用者租用，在一情況中，每一邏輯驅動器300在一或多個資料中心591中可包括標準商業化FPGA IC晶片200，其標準商業化FPGA IC晶片200可使用先進半導體IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於28nm之技術節點，一軟體程式可使用一通用編程語言中被寫入使用者裝置593中，例如是C語言、Java、 C++、C#、Scala、 Swift、 Matlab、 Assembly Language、 Pascal、 Python、 Visual Basic、PL/SQL或JavaScript等軟體程式語言，軟體程式可由使用者裝置590經由互聯網或網路592被上載(傳)至雲端590，以編程在資料中心591或雲端590中的邏輯驅動器300，在雲端590中的被編程之邏輯驅動器300可通過互聯網或網路592經由一或另一使用者裝置593使用在一應用上。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
398‧‧‧記憶單元447‧‧‧電晶體448‧‧‧電晶體446‧‧‧記憶體單元449‧‧‧電晶體451‧‧‧字元線452‧‧‧位元線453‧‧‧位元線215‧‧‧緩衝器216‧‧‧緩衝器217‧‧‧緩衝器218‧‧‧緩衝器219‧‧‧反相器211‧‧‧多工器220‧‧‧反相器207‧‧‧反相器208‧‧‧反相器292‧‧‧緩衝器293‧‧‧電晶體294‧‧‧電晶體296‧‧‧電晶體295‧‧‧電晶體272‧‧‧I/O接墊273‧‧‧靜電放電(ESD)保護電路274‧‧‧驅動器275‧‧‧接收器341‧‧‧I/O電路282‧‧‧二極體283‧‧‧二極體281‧‧‧節點285‧‧‧電晶體286‧‧‧電晶體288‧‧‧非或(NOR)閘287‧‧‧非及(NAND)閘289‧‧‧反相器290‧‧‧非及(NAND)閘291‧‧‧反相器372‧‧‧金屬(I/O)接墊373‧‧‧靜電放電(ESD)保護電路382‧‧‧二極體203‧‧‧I/O電路374‧‧‧驅動器375‧‧‧接收器383‧‧‧二極體381‧‧‧節點385‧‧‧電晶體386‧‧‧電晶體387‧‧‧非及(NAND)閘388‧‧‧非或(NOR)閘389‧‧‧反相器390‧‧‧非及(NAND)閘391‧‧‧反相器201‧‧‧可編程邏輯區塊(LB)210‧‧‧查找表(LUT)490‧‧‧記憶體單元379‧‧‧交叉點開關361‧‧‧可編程交互連接線364‧‧‧固定交互連接線362‧‧‧記憶體單元200‧‧‧FPGA IC晶片209‧‧‧晶片賦能(CE)接墊221‧‧‧輸入賦能(IE)接墊226‧‧‧輸入選擇(IS)接墊228‧‧‧OS接墊205‧‧‧電源接墊870‧‧‧非揮性記憶體單元880‧‧‧非揮性記憶體單元907‧‧‧非揮性記憶體單元206‧‧‧接地接墊229‧‧‧時脈接墊423‧‧‧記憶體矩陣區塊258‧‧‧通過/不通開關410‧‧‧DPI IC晶片300‧‧‧邏輯運算驅動器269‧‧‧PC IC晶片251‧‧‧HBM IC晶片250‧‧‧NVM IC晶片269a‧‧‧GPU晶片260‧‧‧專用控制晶片371‧‧‧晶片間交互連接線269b‧‧‧CPU晶片502‧‧‧晶片內交互連接線265‧‧‧專用I/O晶片271‧‧‧外部電路416‧‧‧控制匯流排227‧‧‧輸出賦能(OE)接墊417‧‧‧晶片賦能(CE)線315‧‧‧資料匯流排466‧‧‧非揮發性記憶體方塊467‧‧‧非揮發性記憶體方塊468‧‧‧非揮發性記憶體方塊474‧‧‧電路473‧‧‧I/O緩衝器方塊666‧‧‧感應放大器469‧‧‧緩衝區塊471‧‧‧I/O緩衝區塊470‧‧‧控制區塊472‧‧‧開關區塊475‧‧‧電路321‧‧‧DRAM IC晶片100‧‧‧半導體晶片4‧‧‧半導體元件2‧‧‧半導體基板20‧‧‧第一交互連接線結構(FISC)6‧‧‧交互連接線金屬層12‧‧‧絕緣介電層14‧‧‧保護層14a‧‧‧開口29‧‧‧第二交互連接線結構(SISC)27‧‧‧交互連接線金屬層42‧‧‧聚合物層42a‧‧‧開口34‧‧‧微型金屬凸塊或微型金屬柱24‧‧‧銅層18‧‧‧黏著層22‧‧‧種子層40‧‧‧銅層28a‧‧‧黏著層28b‧‧‧種子層26a‧‧‧黏著層26b‧‧‧種子層32‧‧‧銅層33‧‧‧銲料層590‧‧‧暫時基板591‧‧‧犧牲粘黏合層592‧‧‧扇出型交互連接線結構582‧‧‧聚合物穿孔金屬栓塞(TPV)563‧‧‧接合接點564‧‧‧底部填充材料565‧‧‧聚合物層51‧‧‧聚合物層585‧‧‧聚合物層570‧‧‧金屬凸塊566a‧‧‧黏著層566b‧‧‧種子層568‧‧‧銅層569‧‧‧銲料層56‧‧‧銅層578‧‧‧金屬凸塊79‧‧‧背面金屬交互連接線結構(BISD)77‧‧‧交互連接線金屬層583‧‧‧金屬凸塊27c、27d‧‧‧金屬平面114‧‧‧底部填充材料(underfill)113‧‧‧電路基板109‧‧‧金屬接墊310‧‧‧記憶體驅動器586‧‧‧接合接點587‧‧‧路徑316‧‧‧散熱鰭片593‧‧‧使用者裝置
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖係為根據本申請案之實施例所繪示之數種記憶體單元之電路圖。
第2圖係為根據本申請案之實施例所繪示之多工器之電路圖
第3A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。
第3B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。
第4圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。
第5圖係為根據本申請案之實施例NAND邏輯閘或操作器之示意圖。
第6圖係為根據本申請案之實施例之用於NAND操作器的一真值表(truth table)。
第7圖本發明實施例可編程交互連接線路經由交叉點開關編程的電路示意圖。
第8A圖至第8C圖為本發明實施例第一種型式半導體晶片的結構剖面示意圖
第8D圖為本發明一實施例電阻式隨機存取記憶體的各種狀態的曲線圖。
第8E圖揭示本發明實施例非揮發性記憶體陣列之電路示意圖。
第8F圖為本發明實施例感應放大器(sense amplifier)之電路示意圖。
第8G圖為本發明實施例中一參考電壓產生電路的電路示意圖。
第9A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖。
第9B圖為本發明實施例中選擇器的結構剖面示意圖。
第9C圖及第9D圖為本發明實施例堆疊一選擇器的選擇性電阻式隨機存取記憶體結構剖面示意圖。
第9E圖為本發明實施例中選擇性電阻式隨機存取記憶體在形成步驟時的電路示意圖。
第9F圖為本發明實施例中選擇性電阻式隨機存取記憶體執行重設步驟時的電路示意圖。
第9G圖為本發明實施例中選擇性電阻式隨機存取記憶體執行設定步驟時的電路示意圖。
第9H圖為本發明實施例選擇性電阻式隨機存取記憶體在操作時的電路示意圖。
第9I圖為本發明實施例參考電壓產生電路之電路示意圖。
第10A圖為本發明實施例另一非揮發性記憶體陣列之電路示意圖。
第10B圖為本發明實施例之自我選擇式電阻式隨機存取記憶體剖面示意圖。
第10C圖為本發明實施例自我選擇式電阻式隨機存取記憶體單元907在一設定步驟中用於將SS RRAM 907設定至一低電阻(LR)狀態的一能帶圖(band diagram) 。
第10D圖為本發明實施例SS RRAM單元907在一重設步驟中用於將SS RRAM 907重設至一高電阻(HR)狀態的一能帶圖(band diagram) 。
第10E圖及第10F圖為SS RRAM分別具有低電阻及高電阻的一能帶圖。
第10G圖為本發明實施例SS RRAM在設定步驟中的電路示意圖。
第10H圖為本發明實施例SS RRAM在重設步驟中的電路示意圖。
第10I圖為本發明實施例中SS RRAMs在操作時的電路示意圖。
第10j圖為本發明實施例中參考電壓產生電路之電路示意圖。
第11A圖至第11C圖為本發明實施例用於半導體晶片的(第一種替代方案)第二型非揮發性記憶體單元剖面示意圖。
第11D圖為本發明實施例用於半導體晶片的第二種型式磁阻式隨機存取記憶體880結構剖面示意圖。
第11E圖為本發明實施例非揮發性記憶體陣列電路示意圖。
第11F圖為本發明實施例中一參考電壓產生電路的電路示意圖。
第12圖係為根據本申請案之實施例所繪示之標準商業化現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。
第13圖為本發明實施例專用於可編程交互連接(DPI)之積體電路(IC)晶片之方塊示意圖。
第14圖係為根據本申請案之實施例所繪示之標準商業化邏輯運算驅動器之上視示意圖。
第15為本發明實施例用於一或多個標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM) IC晶片的複數資料匯流排(data buses)及用於一或多個標準商業化FPGA IC晶片及高速高頻寬的記憶體(HBM) IC晶片的複數控制匯流排(control buses)的方塊示意圖。
第16圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖。
第17圖為本發實施例半導體晶片剖面示意圖。
第18A圖及第18B圖為本發明實施例扇出型交互連接線結構的邏輯驅動器(FOISD)剖面示意圖。
第19A圖及第19B圖為本發明實施例為用於邏輯驅動器之晶片封裝的製程剖面示意圖。
第20圖為本發明實施例為用於邏輯驅動器之晶片封裝剖面示意圖。
第21圖為本發明實施例一金屬平面之上視圖。
第22圖為本發明實施例POP封裝(package-on-package)結構之剖面示意圖。
第23圖為本發明實施例用於標準商業化邏輯驅動器的演進及重構(或重新配置)的演算法或流程圖。
第24圖為本發明實施例用於標準商業化邏輯驅動器的重構(或重新配置)的二個表格。
第25圖為本發明實施例用於FOIT邏輯驅動器及記憶體驅動器的封裝剖面示意圖。
第26圖為本發明實施例複數資料中心及複數使用者之間的網絡方塊示意圖。
第27圖為本發明實施例非經常性工程（NRE）成本和技術節點之間的關係的趨勢圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
200‧‧‧FPGA IC晶片
417‧‧‧晶片賦能線
251‧‧‧HBM IC晶片

Claims (23)

  1. 一種多晶片封裝結構，包括：一半導體積體電路(IC)晶片，包括：多個非揮發性記憶體單元；一電晶體，適於根據位在該電晶體之閘極端的電壓來形成一通道，耦接至該些非揮發性記憶體單元中的其中之一；以及一可編程邏輯電路，其適於被編程為執行一邏輯功能，其中該可編程邏輯電路包括多個輸入點用於該邏輯功能的一輸入資料組、一多工器用於依據該輸入資料組從一查找表中的多個結果值中去選擇一結果值，以作為該邏輯功能的一輸出資料，以及用於該邏輯功能的該輸出資料之一輸出點；以及一記憶體晶片耦接該半導體積體電路(IC)晶片，其中介於該半導體積體電路(IC)晶片與該記憶體晶片之間的通訊具有一資料位元寬度大於或等於64。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一該非揮發性記憶體單元包括一電阻式隨機存取記憶體(RRAM)單元，適於儲存與該些結果值其中之一相關的資料。
  3. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一該非揮發性記憶體單元包括一磁阻式隨機存取記憶體(MRAM)單元，適於儲存與該些結果值其中之一相關的資料。
  4. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該可編程邏輯電路包括多個靜態隨機存取記憶體(SRAM)單元，適於儲存與該些非揮發性記憶體單元中儲存的資料相關聯之該些結果值。
  5. 如申請專利範圍第4項所請求之多晶片封裝結構，其中該半導體積體電路(IC)晶片更包括一感應放大器，適於感應及放大與該些非揮發性記憶體單元的其中之一所儲存的資料相關聯的資訊，以作為該感應放大器的輸出資料，其中該感應放大器的該輸出資料適於與該些靜態隨機存取記憶體(SRAM)單元的其中之一所儲存的該些結果值的其中之一相關聯。
  6. 如申請專利範圍第4項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一個包括一磁阻式隨機存取記憶體單元(Magnetoresistive Random Access Memory (MRAM)cell)。
  7. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該記憶體晶片包括一動態隨機存取記憶體(DRAM)晶片。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，還包括：一交互連接結構，包括一第一交互連接線金屬層、一位於該第一交互連接線金屬層上方的第二交互連接線金屬層、及位在該第一交互連接線金屬層與該第二交互連接線金屬層之間的一聚合物層，其中該第一交互連接線金屬層係經由位在該聚合物層內之多個開口連接至該第二交互連接線金屬層；多個第一銅凸塊，位在該半導體積體電路(IC)晶片與該交互連接結構之間，其中該些第一銅凸塊中的每一個係連接該半導體積體電路(IC)晶片至該第一交互連接線金屬層及該第二交互連接線金屬層；以及多個第二銅凸塊，位在該記憶體晶片與該交互連接結構之間，其中該些第二銅凸塊中的每一個係連接該記憶體晶片至該第一交互連接線金屬層及該第二交互連接線金屬層，其中該記憶體晶片係依序地經過該些第二銅凸塊中的其中之一個、該第二交互連接線金屬層及該些第一銅凸塊中的其中之一個耦接至該半導體積體電路(IC)晶片，其中該半導體積體電路(IC)晶片與該記憶體晶片在同一平面上。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一個包括一第一電極、一電阻層位在該第一電極上及一第二電極在該電阻層上，其中該電阻層位在該第一電極與該第二電極之間。
  10. 如申請專利範圍第9項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一個適於被編程為一高電阻狀態及一低電阻狀態，其中該非揮發性記憶體單元位在該低電阻狀態時具有一電阻值低於位在該高電阻狀態時的電阻值。
  11. 如申請專利範圍第9項所請求之多晶片封裝結構，其中該電阻層包括氧化鉿。
  12. 如申請專利範圍第9項所請求之多晶片封裝結構，其中該電阻層的厚度介於1至20奈米。
  13. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一個包括一第一磁性層、一氧化層位在該第一磁性層及一第二磁性層位在該氧化層上，其中該氧化層位在該第一磁性層與該第二磁性層之間。
  14. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該氧化層包括氧化鎂。
  15. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該些非揮發性記憶體單元中的每一個更包括一反鐵磁(antiferromagnetic)層位在該第一磁性層下方，其中該第一磁性層係位在該反鐵磁層與該氧化層之間。
  16. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一資料匯流排耦接該半導體積體電路(IC)晶片至該記憶體晶片，其中該半導體積體電路(IC)晶片更包括複數輸入/輸出(I/O)埠及至少一個I/O埠選擇接墊適於從該些I/O埠中選擇一埠，從該半導體積體電路(IC)晶片在一第一時脈週期(clock cycle)下輸出資料至該資料匯流排。
  17. 如申請專利範圍第16項所請求之多晶片封裝結構，更包括一現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片耦接至該資料匯流排，其中該現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片包括一輸入/輸出(I/O)埠接收在該第一時脈週期下從該資料匯流排而來的資料，其中該資料係經由該半導體積體電路(IC)晶片的該埠輸出。
  18. 如申請專利範圍第16項所請求之多晶片封裝結構，其中至少一該I/O埠選擇接墊適於從該些I/O埠中選擇該埠，在一第二時脈週期下從該資料匯流排以接收資料。
  19. 如申請專利範圍第18項所請求之多晶片封裝結構，其中經由該半導體積體電路(IC)晶片的該埠所接收的資料係在該第二時脈週期下從該記憶體晶片輸出。
  20. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一資料匯流排耦接該半導體積體電路(IC)晶片至該記憶體晶片，其中該半導體積體電路(IC)晶片更包括複數輸入/輸出(I/O)埠及至少一個I/O埠選擇接墊適於從該些I/O埠中選擇一埠，從該資料匯流排接收資料至該半導體積體電路(IC)晶片。
  21. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一資料匯流排耦接該半導體積體電路(IC)晶片至該記憶體晶片，其中該半導體積體電路(IC)晶片更包括一I/O埠，適於從該資料匯流排接收資料至該半導體積體電路(IC)晶片，其中該I/O埠具有多個I/O電路，其中該些I/O電路中的每一個具有一輸入電容介於0.05皮法(pF)與2皮法(pF)之間。
  22. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一資料匯流排耦接該半導體積體電路(IC)晶片至該記憶體晶片，其中該半導體積體電路(IC)晶片更包括一I/O埠，適於從該半導體積體電路(IC)晶片輸出資料至該資料匯流排，其中該I/O埠具有多 個I/O電路，其中該些I/O電路中的每一個具有一輸出電容介於0.15皮法(pF)與2皮法(pF)之間。
  23. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該資料位元寬度大於或等於256。
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