KR20210108583A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20210108583A
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semiconductor
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semiconductor chips
bumps
region
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송현준
오은결
강형문
고정민
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지는 패키지 기판, 적어도 2개의 반도체 칩들, 신호 범프들, 제 1 방열 범프들 및 제 2 방열 범프들을 포함할 수 있다. 상기 반도체 칩들은 상기 패키지 기판의 상부면에 적층될 수 있다. 상기 반도체 칩들은 제 1 온도를 갖는 제 1 영역과 상기 제 1 온도보다 높은 제 2 온도를 갖는 제 2 영역을 포함할 수 있다. 상기 신호 범프들은 상기 반도체 칩들 사이에 배치될 수 있다. 상기 제 1 방열 범프들은 상기 제 1 영역 내의 상기 반도체 칩들 사이에 제 1 피치를 두고 배열될 수 있다. 상기 제 2 방열 범프들은 상기 제 2 영역 내의 상기 반도체 칩들 사이에 상기 제 1 피치보다 좁은 제 2 피치를 두고 배열될 수 있다. 따라서, 적층된 반도체 칩들의 고온 영역에서 발생된 고온이 상대적으로 조밀하게 배열된 제 2 방열 범프들을 통해서 효과적으로 방출될 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 적층된 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들을 포함하는 반도체 패키지, 및 이러한 반도체 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들은 패키지 기판의 상부면에 적층될 수 있다. HBM 칩들은 패키지 기판에 신호 범프들을 매개로 전기적으로 연결될 수 있다. 또한, HBM 칩들로부터 발생되는 열을 방출시키기 위해서, 방열 범프들이 HBM 칩들 사이에 배치될 수 있다.
관련 기술들에 따르면, 적층된 HBM 칩들의 중앙부는 가장자리부보다 높은 온도를 가질 수 있다. 그런데, 방열 범프들은 실질적으로 동일한 피치를 두고 배열될 수 있다. 이로 인하여, 상대적으로 높은 온도를 갖는 HBM 칩들의 중앙부에서의 방열 효과가 낮아질 수 있다.
본 발명은 향상된 방열 특성을 갖는 반도체 패키지를 제공한다.
또한, 본 발명은 상기된 반도체 패키지를 제조하는 방법도 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 패키지 기판, 적어도 2개의 반도체 칩들, 신호 범프들, 제 1 방열 범프들 및 제 2 방열 범프들을 포함할 수 있다. 상기 반도체 칩들은 상기 패키지 기판의 상부면에 적층될 수 있다. 상기 반도체 칩들은 제 1 온도를 갖는 제 1 영역과 상기 제 1 온도보다 높은 제 2 온도를 갖는 제 2 영역을 포함할 수 있다. 상기 신호 범프들은 상기 반도체 칩들 사이에 배치될 수 있다. 상기 제 1 방열 범프들은 상기 제 1 영역 내의 상기 반도체 칩들 사이에 제 1 피치를 두고 배열될 수 있다. 상기 제 2 방열 범프들은 상기 제 2 영역 내의 상기 반도체 칩들 사이에 상기 제 1 피치보다 좁은 제 2 피치를 두고 배열될 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 패키지 기판, 적어도 2개의 반도체 칩들, 신호 범프들 및 방열 범프들을 포함할 수 있다. 상기 반도체 칩들은 상기 패키지 기판의 상부면에 적층될 수 있다. 상기 신호 범프들은 상기 반도체 칩들 사이에 배치될 수 있다. 상기 방열 범프들은 상기 반도체 칩들 사이에 상기 반도체 칩들의 가장자리로부터 중앙부를 향해서 점진적으로 줄어드는 피치들을 두고 배열될 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 적어도 2개의 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들, 신호 범프들, 제 1 방열 범프들, 제 2 방열 범프들 및 언더필링층을 포함할 수 있다. 상기 HBM 칩들은 상기 패키지 기판의 상부면에 순차적으로 적층될 수 있다. 상기 HBM 칩들은 제 1 온도를 갖는 가장자리 영역과 상기 제 1 온도보다 높은 제 2 온도를 갖는 중앙 영역을 가질 수 있다. 상기 HBM 칩들 각각은 신호 포스트들, 상기 가장자리 영역 내에 제 1 피치를 두고 배열된 제 1 방열 포스트들, 상기 중앙 영역 내에 상기 제 1 피치의 1/2 이하인 제 2 피치를 두고 배열된 제 2 방열 포스트들을 포함할 수 있다. 상기 신호 범프들은 상기 HBM 칩들 사이에 개재되어 상기 신호 포스트들에 연결될 수 있다. 상기 제 1 방열 범프들은 상기 가장자리 영역 내에 상기 제 1 피치를 두고 배열되어 상기 제 1 방열 포스트들에 연결될 수 있다. 상기 제 2 방열 범프들은 상기 중앙 영역 내에 상기 제 2 피치를 두고 배열되어 상기 제 2 방열 포스트들에 연결될 수 있다. 상기 언더필링층은 상기 HBM 칩들 사이에 개재되어 상기 신호 범프들과 상기 제 1 및 제 2 방열 범프들을 둘러쌀 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 패키지 기판의 상부면에 제 1 온도를 갖는 제 1 영역과 상기 제 1 온도보다 높은 제 2 온도를 갖는 제 2 영역을 포함하는 적어도 2개의 반도체 칩들을 적층할 수 있다. 상기 반도체 칩들 사이에 복수개의 신호 범프들을 배치할 수 있다. 상기 제 1 영역 내의 상기 반도체 칩들 사이에 제 1 방열 범프들을 제 1 피치를 두고 배열할 수 있다. 상기 제 2 영역 내의 상기 반도체 칩들 사이에 제 2 방열 범프들을 상기 제 1 피치보다 좁은 제 2 피치를 두고 배열할 수 있다.
상기된 본 발명에 따르면, 적층된 반도체 칩들의 고온 영역 내에 위치하는 제 2 방열 범프들의 제 2 피치가 적층된 반도체 칩들의 저온 영역 내에 위치하는 제 1 방열 범프들의 제 1 피치보다 좁으므로, 적층된 반도체 칩들의 고온 영역 내에 배치되는 제 2 방열 범프들의 수가 증가될 수 있다. 따라서, 적층된 반도체 칩들의 고온 영역에서 발생된 고온이 상대적으로 조밀하게 배열된 제 2 방열 범프들을 통해서 효과적으로 방출될 수 있다. 결과적으로, 반도체 패키지는 낮은 열저항을 가질 수가 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 신호 범프들을 나타낸 단면도이다.
도 3은 도 1에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 평면도이다.
도 4 내지 도 6은 도 1에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 도 7에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 도 9에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 패키지의 신호 범프들을 나타낸 단면도이며, 도 3은 도 1에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 패키지 기판(110), 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들, 신호 범프(190)들, 신호 포스트(192)들, 제 1 방열 범프(170)들, 제 2 방열 범프들(172), 제 1 방열 포스트(180)들, 제 2 방열 포스트(182), 언더필링층(200), 몰딩 부재(210) 및 외부접속단자(220)들을 포함할 수 있다.
패키지 기판(110)은 복수개의 신호 포스트(192)들을 포함할 수 있다. 신호 포스트(192)들 각각은 TSV(Through Silicon Via)일 수 있다. 신호 포스트(192)들은 패키지 기판(110) 내에 수직하게 배치될 수 있다. 특히, 신호 포스트(192)들은 패키지 기판(110)의 중앙부에 배치될 수 있다. 신호 포스트(192)들 각각은 패키지 기판(110)의 상부면을 통해 노출된 상단, 및 패키지 기판(110)의 하부면을 통해 노출된 하단을 가질 수 있다. 이러한 패키지 기판(110)은 버퍼(buffer) 기판으로 명명될 수도 있다.
제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 패키지 기판(110)의 상부면 중앙부에 순차적으로 적층될 수 있다. 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각은 복수개의 신호 포스트(192)들을 포함할 수 있다. 신호 포스트(192)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 내부에 수직하게 배치될 수 있다. 특히, 신호 포스트(192)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 중앙부에 위치할 수 있다. 신호 포스트(192)들 각각은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 상부면을 통해 노출된 상단, 및 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 하부면을 통해 노출된 하단을 가질 수 있다.
신호 포스트(192)들이 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 중앙부에 집중되어 있으므로, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역은 제 2 온도를 갖고, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역은 제 2 온도보다 낮은 제 1 온도를 가질 수 있다.
본 실시예에서는, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역을 제 1 온도를 갖는 제 1 영역(R1)으로 정의하고, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역을 제 2 온도를 갖는 제 2 영역(R2)으로 정의할 수 있다. 여기서, 제 1 영역(R1)의 제 1 온도는 제 1 영역 내의 온도들의 평균치이고, 제 2 영역(R2)의 제 2 온도는 제 2 영역 내의 온도들의 평균치일 수 있다. 이와 같이, 제 2 영역(R2)은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 고온 영역에 해당하므로, 제 1 영역(R1)과 제 2 영역(R2)은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 온도 분포에 따라 변경될 수 있다. 즉, 제 1 영역(R1)이 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역으로 국한되지 않고, 제 2 영역(R2)이 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역으로 국한되지 않을 수 있다.
본 실시예에서, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩을 포함할 수 있다. 이러한 제 1 내지 제 3 반도체 칩(120, 130, 140)들은 제 1 내지 제 3 미드 코어(mid core)로 명명될 수 있다. 최상부에 위치하는 제 4 반도체 칩(150)은 탑 코어(top core)로 명명될 수 있다. 그러나, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 HBM 칩 이외에 다른 종류의 반도체 칩들을 포함할 수도 있다.
본 실시예에서, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 실질적으로 동일한 폭을 가질 수 있다. 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 폭은 패키지 기판(110)의 폭보다 좁을 수 있다. 따라서, 패키지 기판(110)의 상부면 가장자리부가 위를 향해 노출될 수 있다. 다른 실시예로서, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 폭은 패키지 기판(110)의 폭과 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 서로 다른 폭들을 가질 수도 있다.
본 실시예에서, 제 1 내지 제 3 반도체 칩(120, 130, 140)들은 실질적으로 동일한 두께를 가질 수 있다. 반면에, 제 4 반도체 칩(150)은 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 두께보다 두꺼운 두께를 가질 수 있다. 따라서, 제 1 내지 제 3 반도체 칩(120, 130, 140)들은 실질적으로 동일한 크기를 가질 수 있다. 이에 따라, 도 3은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 중에서 제 1 반도체 칩(120)만을 도시하였다. 다른 실시예로서, 제 4 반도체 칩(150)의 두께는 제 1 내지 제 3 반도체 칩(120, 130, 140, 150)들의 두께와 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 서로 다른 두께들을 가질 수도 있다.
신호 범프(190)들은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들을 패키지 기판(110)에 전기적으로 연결시킬 수 있다. 구체적으로, 신호 범프(190)들은 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 개재될 수 있다. 본 실시예에서, 신호 범프(190)들은 2줄로 배열될 수 있다. 그러나, 신호 범프(190)들은 1줄 또는 3줄 이상으로 배열될 수도 있다.
패키지 기판(110)과 제 1 반도체 칩(120) 사이에 위치한 신호 범프(190)들은 패키지 기판(110) 내의 신호 포스트(192)를 제 1 반도체 칩(120) 내의 신호 포스트(192)에 전기적으로 연결시킬 수 있다. 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 위치한 신호 범프(190)들은 제 1 반도체 칩(120) 내의 신호 포스트(192)를 제 2 반도체 칩(130) 내의 신호 포스트(192)에 전기적으로 연결시킬 수 있다. 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이에 위치한 신호 범프(190)들은 제 2 반도체 칩(130) 내의 신호 포스트(192)를 제 3 반도체 칩(140) 내의 신호 포스트(192)에 전기적으로 연결시킬 수 있다. 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 위치한 신호 범프(190)들은 제 3 반도체 칩(140) 내의 신호 포스트(192)들을 제 4 반도체 칩(150)에 전기적으로 연결시킬 수 있다.
전술한 바와 같이, 신호 포스트(192)들이 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역에 집중적으로 배열되어 있으므로, 신호 범프(190)들도 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역에 집중적으로 배열될 수 있다. 이에 따라, 신호를 전달하는 신호 범프(190)들로부터 발생된 열도 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역, 즉 제 2 영역(R2)에 집중됨으로써, 제 2 영역(R2)의 제 2 온도가 제 1 영역(R1)의 제 1 온도보다 높아질 수 있다.
제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 열을 방출시킬 수 있다. 따라서, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 신호를 전달하지 않는 더미 범프일 수 있다.
본 실시예에서, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 2줄로 배열될 수 있다. 그러나, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 1줄 또는 3줄 이상으로 배열될 수도 있다. 또한, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 신호 범프(190)들의 양측에 배치될 수 있다. 그러나, 제 1 방열 범프(170)과 제 2 방열 범프(172)들은 신호 범프(190)의 한 쪽에만 배치될 수도 있다. 아울러, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 신호 범프(190)들의 배열 방향과 실질적으로 평행한 방향을 따라 배열될 수 있다. 그러나, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들의 배열 방향은 신호 범프(190)들의 배열 방향과 평행하지 않은 방향, 예를 들면 경사진 방향일 수도 있다.
제 1 방열 범프(170)들은 제 1 영역(R1) 내에서 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 열을 방출시킬 수 있다. 구체적으로, 제 1 방열 범프(170)들은 제 1 영역(R1) 내의 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 영역(R1) 내의 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 1 영역(R1) 내의 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 1 영역(R1) 내의 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치될 수 있다. 특히, 제 1 방열 범프(170)들은 제 1 영역(R1) 내에서 제 1 피치(P1)를 두고 배열될 수 있다.
제 1 방열 포스트(180)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 내부에 수직하게 배치될 수 있다. 특히, 제 1 방열 포스트(180)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 1 영역(R1) 내에 위치할 수 있다. 제 1 방열 포스트(180)들은 제 1 방열 범프(170)들을 수직 방향을 따라 서로 연결시킬 수 있다. 즉, 제 1 방열 포스트(180)들도 제 1 피치(P1)를 두고 배열될 수 있다. 따라서, 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 1 영역(R1)에서 발생된 열은 제 1 방열 포스트(180)들과 제 1 방열 범프(170)들을 통해서 반도체 패키지(100)의 외부로 신속하게 방출될 수 있다.
제 2 방열 범프(172)들은 제 2 영역(R2) 내에서 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 열을 방출시킬 수 있다. 구체적으로, 제 2 방열 범프(172)들은 제 2 영역(R2) 내의 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 2 영역(R2) 내의 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 영역(R2) 내의 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 2 영역(R2) 내의 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치될 수 있다. 특히, 제 2 방열 범프(172)들은 제 2 영역(R2) 내에서 제 2 피치(P2)를 두고 배열될 수 있다.
본 실시예에서, 제 2 피치(P2)는 제 1 피치(P1)보다 좁을 수 있다. 제 2 피치(P2)는 제 1 피치(P1)의 1/2 이하일 수 있다. 예를 들어서, 제 1 피치(P1)는 60μm이고, 제 2 피치(P2)는 30μm 이하일 수 있다. 따라서, 제 2 피치(P2)로 배열된 제 2 영역(R2) 내의 제 2 방열 범프(172)들의 수는 제 1 피치(P1), 즉 제 1 방열 범프(170)들 사이의 피치와 동일한 피치로 배열된 제 2 영역(R2) 내의 제 2 방열 범프(172)들의 수보다 많을 수 있다. 결과적으로, 제 2 영역(R2) 내의 열을 방출시키는 효율이 제 2 방열 범프(172)들에 의해서 크게 향상될 수 있다.
제 2 방열 포스트(182)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 내부에 수직하게 배치될 수 있다. 특히, 제 2 방열 포스트(182)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 2 영역(R2) 내에 위치할 수 있다. 제 2 방열 포스트(182)들은 제 2 방열 범프(172)들을 수직 방향을 따라 서로 연결시킬 수 있다. 즉, 제 2 방열 포스트(182)들도 제 2 피치(P2)를 두고 배열될 수 있다. 따라서, 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 2 영역(R2)에서 발생된 열은 제 2 방열 포스트(182)들과 제 2 방열 범프(172)들을 통해서 반도체 패키지(100)의 외부로 신속하게 방출될 수 있다.
언더필링층(200)은 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이의 공간들을 채울 수 있다. 따라서, 신호 범프(190)들, 제 1 방열 범프(170)들 및 제 2 방열 범프(172)들은 언더필링층(200)으로 둘러싸일 수 있다. 특히, 제 2 영역(R2) 내에 배치된 제 2 방열 범프(172)들의 수가 증가되므로, 낮은 열전도율을 갖는 언더필링층(200)의 면적이 상대적으로 줄어들 수 있다. 따라서, 반도체 패키지(100)의 방열 특성이 개선될 수 있다. 본 실시예에서, 언더필링층(200)은 비도전성 필름(Non-Conductive Film : NCF)을 포함할 수 있다.
몰딩 부재(210)는 패키지 기판(110)의 노출된 상부면 가장자리에 형성되어, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 측면들을 둘러쌀 수 있다. 반면에, 몰딩 부재(210)는 제 4 반도체 칩(150)의 상부면에는 형성되지 않아서, 제 4 반도체 칩(150)의 상부면이 노출될 수 있다. 따라서, 제 1 영역(R1)과 제 2 영역(R2) 내의 열은 제 1 및 제 2 방열 포스트(180, 182)들과 제 1 및 제 2 방열 범프(170, 172)들을 매개로 제 4 반도체 칩(150)의 노출된 상부면을 통해서 신속하게 방출될 수 있다. 몰딩 부재(210)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(220)는 패키지 기판(110)의 하부면에 실장되어, 패키지 기판(110) 내의 신호 포스트(192)들의 하단들에 전기적으로 연결될 수 있다. 외부접속단자(220)들은 솔더 볼을 포함할 수 있다.
도 4 내지 도 6은 도 1에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 4를 참조하면, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들을 패키지 기판(110)의 상부면에 순차적으로 적층할 수 있다.
신호 범프(190)들은 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치되어, 신호 포스트(192)들에 전기적으로 연결될 수 있다.
제 1 방열 범프(170)들은 제 1 영역(R1) 내에서 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치되어, 제 1 방열 포스트(180)들에 연결될 수 있다.
제 2 방열 범프(172)들은 제 2 영역(R2) 내에서 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치되어, 제 2 방열 포스트(182)들에 연결될 수 있다.
도 5를 참조하면, 언더필링층(200)을 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 형성할 수 있다. 따라서, 신호 범프(190)들, 제 1 방열 범프(170)들 및 제 2 방열 범프(172)들은 언더필링층(200)으로 둘러싸일 수 있다.
도 6을 참조하면, 몰딩 부재(210)를 패키지 기판(110)의 노출된 상부면 가장자리에 형성하여, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 측면들을 몰딩 부재(210)로 둘러쌀 수 있다.
외부접속단자(220)를 패키지 기판(110)의 하부면에 실장하여, 도 1에 도시된 반도체 패키지(100)를 완성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 8은 도 7에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 평면도이다.
본 실시예에 따른 반도체 패키지(100a)는 방열 범프들과 방열 포스트들을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 7 및 도 8을 참조하면, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들은 제 1 영역(R1), 제 2 영역(R2) 및 제 3 영역(R3)로 구분될 수 있다. 도 7 및 도 8에 도시된 제 1 영역(R1)과 제 2 영역(R2)은 도 1에 도시된 제 1 영역(R1)과 제 2 영역(R2) 각각과 실질적으로 동일하므로, 제 1 영역(R1)과 제 2 영역(R2)에 대한 반복 설명은 생략할 수 있다.
제 3 영역(R3)은 제 2 영역(R2)의 내부에 위치할 수 있다. 즉, 제 3영역(R3)은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 정중앙부일 수 있다. 따라서, 제 3 영역(R3)은 제 1 내지 제 3 영역(R3)은 제 2 영역(R2)으로 둘러싸일 수 있다. 제 3 영역(R3)은 제 2 영역(R2)의 제 2 온도보다 높은 제 3 온도를 가질 수 있다.
방열 범프들은 제 1 방열 범프(170)들, 제 2 방열 범프(172)들 및 제 3 방열 범프(174)들을 포함할 수 있다. 도 7 및 도 8에 도시된 제 1 방열 범프(170)들과 제 2 방열 범프(172)들은 도 1에 도시된 제 1 방열 범프(170)들과 제 2 방열 범프(172)들 각각과 동일하므로, 제 1 방열 범프(170)들과 제 2 방열 범프(172)들에 대한 반복 설명은 생략할 수 있다.
제 3 방열 범프(174)들은 제 3 영역(R3) 내에서 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 열을 방출시킬 수 있다. 구체적으로, 제 3 방열 범프(174)들은 제 3 영역(R3) 내의 패키지 기판(110)과 제 1 반도체 칩(120) 사이, 제 3 영역(R3) 내의 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이, 제 3 영역(R3) 내의 제 2 반도체 칩(130)과 제 3 반도체 칩(140) 사이, 및 제 3 영역(R3) 내의 제 3 반도체 칩(140)과 제 4 반도체 칩(150) 사이에 배치될 수 있다. 특히, 제 3 방열 범프(174)들은 제 3 영역(R3) 내에서 제 3 피치(P3)를 두고 배열될 수 있다.
본 실시예에서, 제 3 피치(P3)는 제 2 피치(P2)보다 좁을 수 있다. 제 3 피치(P3)는 제 2 피치(P2)의 1/2 이하일 수 있다. 예를 들어서, 제 2 피치(P2)는 30μm이고, 제 3 피치(P3)는 15μm 이하일 수 있다. 따라서, 제 3 피치(P3)로 배열된 제 3 영역(R3) 내의 제 3 방열 범프(174)들의 수는 증가될 수 있다. 결과적으로, 제 3 영역(R3) 내의 열을 방출시키는 효율이 제 3 방열 범프(174)들에 의해서 크게 향상될 수 있다.
제 3 방열 포스트(184)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들 각각의 내부에 수직하게 배치될 수 있다. 특히, 제 3 방열 포스트(184)들은 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 3 영역(R3) 내에 위치할 수 있다. 제 3 방열 포스트(184)들은 제 3 방열 범프(174)들을 수직 방향을 따라 서로 연결시킬 수 있다. 즉, 제 3 방열 포스트(184)들도 제 3 피치(P3)를 두고 배열될 수 있다. 따라서, 제 1 내지 제 3 반도체 칩(120, 130, 140)들의 제 3 영역(R3)에서 발생된 열은 제 3 방열 포스트(184)들과 제 3 방열 범프(174)들을 통해서 반도체 패키지(100a)의 외부로 신속하게 방출될 수 있다.
본 실시예들에서는, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들을 2개 또는 3개의 영역들로 구분하였으나, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들을 4개 이상의 영역들로 구분할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 10은 도 9에 도시된 반도체 패키지의 제 1 반도체 칩을 나타낸 평면도이다.
본 실시예에 따른 반도체 패키지(100b)는 방열 범프들과 방열 포스트들을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
전술한 바와 같이, 신호 범프(190)들은 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역에 집중적으로 배치되어 있으므로, 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 중앙 영역의 온도가 가장 높고, 가장자리 영역의 온도가 가장 낮을 수 있다. 또한, 온도는 제 1 내지 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역으로부터 중앙 영역으로 갈수록 점진적으로 높아질 수 있다.
이러한 경우, 방열 범프(176)들은 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역으로부터 중앙 영역으로 갈수록 점진적으로 줄어드는 피치들로 배열될 수 있다. 즉, 방열 범프(176)들 중에서 최외곽 방열 범프와 그 다음 방열 범프 사이의 피치가 가장 넓을 수 있다. 반면에, 방열 범프(176)들 중에서 정중앙에 배치된 방열 범프와 그 다음 방열 범프 사이의 피치가 가장 좁을 수 있다.
이에 따라, 방열 범프(176)들을 수직 방향을 따라 연결시키는 방열 포스트(186)들도 방열 범프(176)들 사이의 피치들과 실질적으로 동일한 피치들로 배열될 수 있다. 즉, 방열 포스트(186)들도 제 4 반도체 칩(120, 130, 140, 150)들의 가장자리 영역으로부터 중앙 영역으로 갈수록 점진적으로 줄어드는 피치들로 배열될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100c)는 반도체 칩의 수를 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 11을 참조하면, 본 실시예의 반도체 패키지(100c)는 순차적으로 적층된 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들을 포함할 수 있다.
본 실시예에서, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩을 포함할 수 있다. 그러나, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들은 HBM 칩 이외에 다른 종류의 반도체 칩들을 포함할 수도 있다.
본 실시예에서, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들은 실질적으로 동일한 폭을 가질 수 있다. 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들의 폭은 패키지 기판(110)의 폭보다 좁을 수 있다. 따라서, 패키지 기판(110)의 상부면 가장자리부가 위를 향해 노출될 수 있다. 다른 실시예로서, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들의 폭은 패키지 기판(110)의 폭과 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들은 서로 다른 폭들을 가질 수도 있다.
본 실시예에서, 제 1 내지 제 7 반도체 칩(122, 132, 142, 152, 124, 134, 144)들은 실질적으로 동일한 두께를 가질 수 있다. 반면에, 제 8 반도체 칩(154)은 제 1 내지 제 7 반도체 칩(122, 132, 142, 152, 124, 134, 144)들의 두께보다 두꺼운 두께를 가질 수 있다. 따라서, 제 1 내지 제 7 반도체 칩(122, 132, 142, 152, 124, 134, 144)들은 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 제 8 반도체 칩(154)의 두께는 제 1 내지 제 7 반도체 칩(122, 132, 142, 152, 124, 134, 144)들의 두께와 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 8 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154)들은 서로 다른 두께들을 가질 수도 있다.
다른 실시예로서, 도 7에 도시된 방열 범프(170, 172, 174)들 또는 도 9에 도시된 방열 범프(176)들이 본 실시예의 반도체 패키지(100c)에 적용될 수도 있다.
도 12은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100d)는 반도체 칩의 수를 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12를 참조하면, 본 실시예의 반도체 패키지(100d)는 순차적으로 적층된 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들을 포함할 수 있다.
본 실시예에서, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들을 광대역폭 메모리(High Bandwidth Memory : HBM) 칩을 포함할 수 있다. 그러나, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들은 HBM 칩 이외에 다른 종류의 반도체 칩들을 포함할 수도 있다.
본 실시예에서, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들은 실질적으로 동일한 폭을 가질 수 있다. 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들의 폭은 패키지 기판(110)의 폭보다 좁을 수 있다. 따라서, 패키지 기판(110)의 상부면 가장자리부가 위를 향해 노출될 수 있다. 다른 실시예로서, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들의 폭은 패키지 기판(110)의 폭과 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들은 서로 다른 폭들을 가질 수도 있다.
본 실시예에서, 제 1 내지 제 11 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146)들은 실질적으로 동일한 두께를 가질 수 있다. 반면에, 제 12 반도체 칩(156)은 제 1 내지 제 11 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146)들의 두께보다 두꺼운 두께를 가질 수 있다. 따라서, 제 1 내지 제 11 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146)들은 실질적으로 동일한 크기를 가질 수 있다. 다른 실시예로서, 제 12 반도체 칩(156)의 두께는 제 1 내지 제 11 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들의 두께와 실질적으로 동일할 수도 있다. 또한, 제 1 내지 제 12 반도체 칩(122, 132, 142, 152, 124, 134, 144, 154, 126, 136, 146, 156)들은 서로 다른 두께들을 가질 수도 있다.
다른 실시예로서, 도 7에 도시된 방열 범프(170, 172, 174)들 또는 도 9에 도시된 방열 범프(176)들이 본 실시예의 반도체 패키지(100d)에 적용될 수도 있다.
본 실시예들의 반도체 패키지는 4단, 8단 또는 12단의 반도체 칩들을 포함하는 것으로 예시하였으나, 이에 국한되지 않고 반도체 패키지는 적어도 2단 이상의 반도체 칩들을 포함하는 구조를 가질 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100e)는 히트 싱크를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 13을 참조하면, 히트 싱크(230)는 제 4 반도체 칩(150)의 노출된 상부면에 부착될 수 있다. 히트 싱크(230)는 방열 범프(170, 172)들과 방열 포스트(180, 182)들을 통해서 제 4 반도체 칩(150)으로 전달된 열을 반도체 패키지(100e)의 외부로 방출시킬 수 있다.
따라서, 히트 싱크(230)는 우수한 열전도율을 갖는 물질, 예를 들면, 금속을 포함할 수 있다. 그러나, 히트 싱크(230)의 재질은 금속으로 국한되지 않고 다른 물질들을 포함할 수도 있다.
또한, 히트 싱크(230)는 도 7에 도시된 반도체 패키지(100a), 도 9에 도시된 반도체 패키지(100b), 도 11에 도시된 반도체 패키지(100c) 또는 도 12에 도시된 반도체 패키지(100d)에 적용될 수도 있다.
상기된 본 실시예들에 따르면, 적층된 반도체 칩들의 고온 영역 내에 위치하는 제 2 방열 범프들의 제 2 피치가 적층된 반도체 칩들의 저온 영역 내에 위치하는 제 1 방열 범프들의 제 1 피치보다 좁으므로, 적층된 반도체 칩들의 고온 영역 내에 배치되는 제 2 방열 범프들의 수가 증가될 수 있다. 따라서, 적층된 반도체 칩들의 고온 영역에서 발생된 고온이 상대적으로 조밀하게 배열된 제 2 방열 범프들을 통해서 효과적으로 방출될 수 있다. 결과적으로, 반도체 패키지는 낮은 열저항을 가질 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 패키지 기판 120 ; 제 1 반도체 칩
130 ; 제 2 반도체 칩 140 ; 제 3 반도체 칩
150 ; 제 4 반도체 칩 170 ; 제 1 방열 범프
172 ; 제 2 방열 범프 174 ; 제 3 방열 범프
176 ; 방열 범프 180 ; 제 1 방열 포스트
182 ; 제 2 방열 포스트 184 ; 제 3 방열 포스트
186 ; 방열 포스트 190 ; 신호 범프
192 ; 신호 포스트 200 ; 언더필링층
210 ; 몰딩 부재 220 ; 외부접속단자
230 ; 히트 싱크

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판의 상부면에 적층되고, 제 1 온도를 갖는 제 1 영역과 상기 제 1 온도보다 높은 제 2 온도를 갖는 제 2 영역을 포함하는 적어도 2개의 반도체 칩들;
    상기 반도체 칩들 사이에 배치된 복수개의 신호 범프들;
    상기 제 1 영역 내의 상기 반도체 칩들 사이에 제 1 피치를 두고 배열된 제 1 방열 범프들; 및
    상기 제 2 영역 내의 상기 반도체 칩들 사이에 상기 제 1 피치보다 좁은 제 2 피치를 두고 배열된 제 2 방열 범프들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 2 영역은 상기 반도체 칩들 각각의 중앙부이고, 상기 제 1 영역은 상기 제 2 영역을 둘러싸는 상기 반도체 칩들 각각의 가장자리부인 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제 2 피치는 상기 제 1 피치의 1/2 이하인 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제 1 피치는 60μm이고, 상기 제 2 피치는 30μm 이하인 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제 1 방열 범프들과 상기 제 2 방열 범프들은 상기 신호 범프들의 양측에 배치된 반도체 패키지.
  6. 제 1 항에 있어서, 상기 반도체 칩들 중 최상부 반도체 칩의 상부면에 배치된 히트 싱크를 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 반도체 칩들 각각은 상기 제 2 온도보다 높은 제 3 온도를 갖는 제 3 영역을 더 포함하고,
    상기 제 3 영역 내의 상기 반도체 칩들 사이에 상기 제 2 피치보다 좁은 제 3 피치를 두고 배열된 제 3 방열 범프들을 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제 3 영역은 상기 반도체 칩들 각각의 중앙부이고, 상기 제 1 영역은 상기 반도체 칩들 각각의 가장자리부이며, 상기 제 2 영역은 상기 제 1 영역과 상기 제 3 영역 사이에 위치하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 신호 범프들은 상기 패키지 기판과 상기 반도체 칩들 중 최하부 반도체 칩 사이에 개재된 반도체 패키지.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 방열 범프들은 상기 패키지 기판과 상기 반도체 칩들 중 최하부 반도체 칩 사이에 개재된 반도체 패키지.
  11. 제 1 항에 있어서, 상기 반도체 칩들 각각은
    상기 반도체 칩에 내장되어 상기 신호 범프들과 연결된 신호 포스트들;
    상기 반도체 칩에 내장되어 상기 제 1 방열 패드들과 연결된 제 1 방열 포스트들; 및
    상기 반도체 칩에 내장되어 상기 제 2 방열 패드들과 연결된 제 2 방열 포스트들을 포함하는 반도체 패키지.
  12. 제 1 항에 있어서, 상기 패키지 기판과 상기 반도체 칩들 중 최하부 반도체 칩 사이, 및 상기 반도체 칩들 사이에 개재되어 상기 신호 범프들과 상기 제 1 및 제 2 방열 범프들을 둘러싸는 언더필링층을 더 포함하는 반도체 패키지.
  13. 제 1 항에 있어서, 상기 반도체 칩들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩을 포함하는 반도체 패키지.
  14. 제 1 항에 있어서, 상기 패키지 기판의 상부면에 형성되어 상기 반도체 칩들의 측면들을 둘러싸는 몰딩 부재를 더 포함하는 반도체 패키지.
  15. 제 1 항에 있어서, 상기 패키지 기판의 하부면에 실장된 외부접속단자들을 더 포함하는 반도체 패키지.
  16. 패키지 기판;
    상기 패키지 기판의 상부면에 적층된 적어도 2개의 반도체 칩들;
    상기 반도체 칩들 사이에 배치된 신호 범프들; 및
    상기 반도체 칩들 사이에 상기 반도체 칩들의 가장자리로부터 중앙부를 향해서 점진적으로 줄어드는 피치들을 두고 배열된 방열 범프들을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 반도체 칩들 중 최상부 반도체 칩의 상부면에 배치된 히트 싱크를 더 포함하는 반도체 패키지.
  18. 제 16 항에 있어서, 상기 신호 범프들은 상기 패키지 기판과 상기 반도체 칩들 중 최하부 반도체 칩 사이에 개재되고, 상기 방열 범프들은 상기 패키지 기판과 상기 최하부 반도체 칩 사이에 개재된 반도체 패키지.
  19. 제 16 항에 있어서, 상기 반도체 칩들 각각은
    상기 반도체 칩에 내장되어 상기 신호 범프들과 연결된 신호 포스트들; 및
    상기 반도체 칩에 내장되어 상기 방열 패드들과 연결된 방열 포스트들을 포함하는 반도체 패키지.
  20. 제 16 항에 있어서, 상기 패키지 기판과 상기 반도체 칩들 중 최하부 반도체 칩 사이, 및 상기 반도체 칩들 사이에 개재되어 상기 신호 범프들과 상기 방열 범프들을 둘러싸는 언더필링층을 더 포함하는 반도체 패키지.
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