KR20220127671A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220127671A
KR20220127671A KR1020210032273A KR20210032273A KR20220127671A KR 20220127671 A KR20220127671 A KR 20220127671A KR 1020210032273 A KR1020210032273 A KR 1020210032273A KR 20210032273 A KR20210032273 A KR 20210032273A KR 20220127671 A KR20220127671 A KR 20220127671A
Authority
KR
South Korea
Prior art keywords
die
pads
vias
dummy
signal
Prior art date
Application number
KR1020210032273A
Other languages
English (en)
Inventor
박상식
강운병
이종호
이택훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210032273A priority Critical patent/KR20220127671A/ko
Priority to US17/552,614 priority patent/US20220293566A1/en
Publication of KR20220127671A publication Critical patent/KR20220127671A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0905—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/09177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/09179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14179—Corner adaptations, i.e. disposition of the bump connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

신호 영역 및 상기 신호 영역을 둘러싸는 더미 영역을 갖는 제 1 다이, 상기 제 1 다이는 상기 신호 영역에 배치되는 제 1 비아들을 갖고, 상기 제 1 다이 상에 적층되고, 상기 신호 영역 상에서 상기 제 1 비아들과 대응되는 위치에 배치되는 제 2 비아들을 갖는 제 2 다이, 상기 신호 영역 상에서 상기 제 1 다이의 상부면에 제공되고, 상기 제 1 비아들에 접속되는 제 1 다이 패드들, 상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 1 다이 패드들 상에 배치되고, 상기 제 2 비아들을 상기 제 1 비아들에 각각 접속시키는 제 1 연결 단자들, 상기 더미 영역 상에서 상기 제 1 다이의 상기 상부면에 제공되는 제 2 다이 패드들, 및 상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 2 다이 패드들 상에 배치되고, 상기 제 1 비아들 및 상기 제 2 비아들과 전기적으로 절연되는 제 2 연결 단자들을 포함하는 반도체 패키지를 제공하되 상기 제 2 다이 패드들 각각은 상기 신호 영역으로부터 멀어지는 방향을 따라 장축이 제공되는 사각형의 평면 형상을 가질 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 관통 전극을 갖는 멀티 칩(Multi-chip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라, 관통 전극(TSV) 기술이 제안되었다.
적층형 멀티 칩 반도체 패키지에서는, 칩들을 서로 적층하기 위하여 회로층, 관통 전극, 솔더 범프 및 갭 필(gap fill) 등이 이용된다. 이때, 적층되는 칩의 수가 증가할수록, 칩들 사이에서 회로층 및 갭 필의 양 또한 증가하게 되며, 칩들에서 열화가 발생될 수 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 효율이 높은 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 불량 발생이 적은 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 신호 영역 및 상기 신호 영역을 둘러싸는 더미 영역을 갖는 제 1 다이, 상기 제 1 다이는 상기 신호 영역에 배치되는 제 1 비아들을 갖고, 상기 제 1 다이 상에 적층되고, 상기 신호 영역 상에서 상기 제 1 비아들과 대응되는 위치에 배치되는 제 2 비아들을 갖는 제 2 다이, 상기 신호 영역 상에서 상기 제 1 다이의 상부면에 제공되고, 상기 제 1 비아들에 접속되는 제 1 다이 패드들, 상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 1 다이 패드들 상에 배치되고, 상기 제 2 비아들을 상기 제 1 비아들에 각각 접속시키는 제 1 연결 단자들, 상기 더미 영역 상에서 상기 제 1 다이의 상기 상부면에 제공되는 제 2 다이 패드들, 및 상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 2 다이 패드들 상에 배치되고, 상기 제 1 비아들 및 상기 제 2 비아들과 전기적으로 절연되는 제 2 연결 단자들을 포함할 수 있다. 상기 제 2 다이 패드들 각각은 상기 신호 영역으로부터 멀어지는 방향을 따라 장축이 제공되는 사각형의 평면 형상을 가질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 수직으로 적층되는 다이들, 상기 다이들 사이를 채우는 언더 필, 상기 기판 상에서 상기 다이들을 덮는 몰딩막, 및 상기 기판의 하부면 상에 제공되는 외부 단자들을 포함할 수 있다. 상기 다이들 각각은 상기 다이들을 수직 관통하는 비아들, 상기 다이들의 상부면 상에 제공되어 상기 비아들에 접속되는 제 1 패드들, 및 상기 다이들의 상기 상부면 상에 제공되고, 상기 비아들과 전기적으로 분리되고, 사각형의 평면 형상을 갖는 제 2 패드들 및 제 3 패드들을 포함할 수 있다. 상기 제 2 패드들은 상기 다이들의 모서리에 인접하여 배치되되, 상기 제 2 패드들의 일측면은 상기 다이들의 상기 모서리를 향할 수 있다. 상기 제 3 패드들은 상기 다이들의 측면에 인접하여 배치되되, 상기 제 3 패드들의 일측면은 상기 다이들의 상기 측면을 향할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 다이, 상기 제 1 다이는 상기 제 1 다이의 제 1 중심부 상에 배치되는 제 1 비아들, 상기 제 1 비아들에 접속되는 제 1 패드들, 상기 제 1 비아들과 전기적으로 분리되는 제 2 패드들을 갖고, 상기 제 1 다이 상에 적층되는 제 2 다이, 상기 제 2 다이는 상기 제 2 다이의 제 2 중심부 상에서 상기 제 1 비아들과 대응되는 위치에 배치되는 제 2 비아들, 상기 제 2 비아들에 접속되는 제 3 패드들, 상기 제 2 비아들과 전기적으로 분리되는 제 4 패드들을 갖고, 상기 제 1 패드들과 상기 제 3 패드들은 연결하는 제 1 연결 단자들, 및 상기 제 2 패드들과 상기 제 4 패드들은 연결하는 제 2 연결 단자들을 포함할 수 있다. 상기 제 2 패드들 및 상기 제 4 패드들은 사각형의 평면 형상을 가질 수 있다. 상기 제 2 패드들은 상기 제 1 다이의 상기 제 1 중심부로부터 시작되는 방사형으로 배열될 수 있다. 상기 제 4 패드들은 상기 제 2 다이의 상기 제 2 중심부로부터 시작되는 방사형으로 배열될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 다이들 사이에서 언더 필의 유동 통로의 폭을 저하시키지 않으면서, 다이들의 열 방출 효율을 향상시킬 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 더미 패드들 및 범프들 사이에서 언더 필의 유동 통로가 직선 형상을 가질 수 있으며, 언더 필의 유동이 원활할 수 있고, 이에 따라 공정 중 불량 발생이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4는 도 2의 A 영역을 확대 도시한 도면이다.
도 5는 더미 영역의 패드들이 원형의 평면 형상을 갖는 경우를 도시한 도면이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도 11 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들로, 제 2 다이의 상부면에 해당한다. 도 2 및 도 3에서는 설명의 편의를 위하여 제 2 상부 패드들의 배치 및 형상에 대해서만 도시하고 있으나, 제 2 하부 패드들의 배치 및 형상은 제 2 상부 패드들의 배치 및 형상에 대응될 수 있는 바, 도 2 및 도 3에서는 제 2 상부 패드들의 참조 번호 및 제 2 하부 패드들의 참조 번호를 함께 기재하도록 한다. 도 4는 도 2의 A 영역을 확대 도시한 도면이다. 도 5는 더미 영역의 패드들이 원형의 평면 형상을 갖는 경우를 도시한 도면으로, 도 4에 대응된다.
이하에서, 제 1 방향(D1) 및 제 2 방향(D2)은 베이스 기판(100)의 상부면과 평행하고, 서로 수직한 방향으로 정의되고, 제 3 방향(D3)은 베이스 기판(100)의 상부면과 수직한 방향으로 정의된다.
도 1 내지 도 4를 참조하여, 본 발명의 실시에들에 따른 반도체 패키지는 비아를 이용한 적층형 패키지일 수 있다. 예를 들어, 베이스 기판(100) 상에 동종의 제 2 다이들(200)이 적층될 수 있으며, 제 2 다이들(200)은 그들을 관통하는 제 2 비아들(210)을 통해 서로 전기적으로 연결될 수 있다. 제 2 다이들(200)은 그들의 하부면에 제공되는 범프들(240)을 이용하여 서로 접속될 수 있다. 일 예로, 제 2 다이들(200)은 MBGA(micro ball grid array) 또는 MPGA(micro pillar grid array) 형태일 수 있다.
베이스 기판(100)이 제공될 수 있다. 베이스 기판(100)은 그의 내부에 직접 회로를 포함할 수 있다. 상세하게는, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하는 제 1 다이일 수 있다. 예를 들어, 베이스 기판(100)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 도 1에서는 베이스 기판(100)이 제 1 다이인 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 베이스 기판(100)은 트랜지스터(transistor)와 같은 전자 소자를 포함하지 않는 기판일 수 있다. 이하, 베이스 기판(100)과 제 1 다이(100)를 동일한 구성 요소로서 설명하도록 한다.
제 1 다이(100)는 평면적 관점에서 제 1 다이(100)의 중심부에 위치하는 신호 영역(SR), 신호 영역(SR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 신호 영역(SR)은 제 1 방향(D1)으로 연장될 수 있다. 신호 영역(SR)은 서로 분리된 제 1 신호 영역(SR1) 및 제 2 신호 영역(SR2)을 가질 수 있다. 제 1 신호 영역(SR1)은 제 1 다이(100) 내의 상기 직접 회로에서 처리되는 신호를 위한 배선이 제공되는 영역일 수 있고, 제 2 신호 영역(SR2)은 제 1 다이(100) 내의 상기 직접 회로를 구동하기 위한 다양한 신호들(일 예로, 파워 신호 또는 접지 신호 등)을 위한 배선이 제공되는 영역일 수 있다. 제 2 신호 영역(SR2)은 제 1 신호 영역(SR1)으로부터 제 1 방향(D1)에 배치될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 1 신호 영역(SR1) 및 제 2 신호 영역(SR2)은 복수 개로 제공되거나, 신호 영역(SR) 내에서 다양한 배치로 배치될 수 있다. 더미 영역(DR)은 제 1 다이(100) 내의 상기 직접 회로와 전기적으로 연결되는 배선이 제공되지 않을 수 있다. 더미 영역(DR)은 신호 영역(SR)을 둘러쌀 수 있다. 그러나, 본 발명이 이에 한정되지는 않으며, 더미 영역(DR) 및 신호 영역(SR)의 배치는 필요에 따라 다양하게 제공될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 신호 영역(SR)은 제 1 다이(100)를 제 1 방향(D1)으로 가로지를 수 있으며, 더미 영역들(DR)이 신호 영역(SR)의 제 2 방향(D2)의 양측에 배치될 수 있다. 이때, 더미 영역들(DR)은 제 1 방향(D1)으로 연장될 수 있다. 즉, 신호 영역(SR)은 더미 영역들(DR) 사이(또는, 내측)에서 제 1 방향(D1)으로 연장될 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다.
제 1 다이(100)는 제 1 회로층(102) 및 제 1 비아들(110)을 포함할 수 있다.
제 1 회로층(102)은 제 1 다이(100)의 하부면 상에 제공될 수 있다. 제 1 회로층(102)은 상기한 집적 회로를 포함할 수 있다. 예를 들어, 제 1 회로층(102)은 메모리 회로(memory circuit), 로직 회로(logic circuit) 또는 이들의 조합일 수 있다. 즉, 제 1 다이(100)의 하부면은 활성면(active surface)일 수 있다.
제 1 비아들(110)은 제 3 방향(D3)으로 제 1 다이(100)를 관통할 수 있다. 제 1 비아들(110)과 제 1 회로층(102)은 전기적으로 연결될 수 있다. 제 1 비아들(110)은 제 1 신호 영역(SR1) 상에 제공되는 제 1 신호 비아들(112), 및 제 2 신호 영역(SR2) 상에 제공되는 제 1 파워/그라운드 비아들(114)을 포함할 수 있다.
제 1 신호 비아들(112)은 제 1 다이(100)의 상기 집적 회로에 전기적으로 연결될 수 있다. 제 1 신호 영역(SR1) 내에서 제 1 신호 비아들(112)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 1 신호 비아들(112)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 1 신호 비아들(112)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 1 신호 비아들(112)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 1 신호 비아들(112)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 1 파워/그라운드 비아들(114)은 제 1 다이(100)의 상기 파워 회로 또는 상기 접지 회로에 전기적으로 연결될 수 있다. 제 1 파워/그라운드 비아들(114)은 제 1 신호 비아들(112)과 전기적으로 절연되어 있을 수 있다. 제 2 신호 영역(SR2) 내에서 제 1 파워/그라운드 비아들(114)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 1 파워/그라운드 비아들(114)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 1 파워/그라운드 비아들(114)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 1 파워/그라운드 비아들(114)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 1 파워/그라운드 비아들(114)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 1 다이(100)는 더미 영역(DR) 상에서 별도의 비아를 갖지 않을 수 있다.
제 1 다이(100)는 제 1 다이(100)의 상부면 상에 배치되는 제 1 상부 패드들(120)을 포함할 수 있다. 제 1 상부 패드들(120)은 신호 영역(SR) 상에 제공되는 제 1 상부 신호 패드들(122), 및 더미 영역(DR) 상에 제공되는 제 1 상부 더미 패드들(124)을 포함할 수 있다.
제 1 상부 신호 패드들(122) 각각은 제 1 비아들(110)에 접속될 수 있다. 예를 들어, 제 1 상부 신호 패드들(122)은 제 1 신호 영역(SR1) 상에서 제 1 신호 비아들(112)에 접속되고, 제 2 신호 영역(SR2) 상에서 제 1 파워/그라운드 비아들(114)에 접속될 수 있다. 제 1 상부 신호 패드들(122)은 원형의 평면 형상을 가질 수 있다. 제 1 상부 신호 패드들(122)의 배열은 제 1 비아들(110)의 배열을 따를 수 있다. 예를 들어, 제 1 상부 신호 패드들(122)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 1 상부 더미 패드들(124)은 더미 영역(DR) 상에 제공되며, 제 1 비아들(110)과 전기적으로 절연될 수 있다. 또한, 제 1 상부 더미 패드들(124)은 제 1 회로층(102)과 전기적으로 절연될 수 있다.
제 1 상부 더미 패드들(124)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 1 상부 더미 패드들(124)은 신호 영역(SR)으로부터 제 1 다이(100)의 측면들을 향하여 배열될 수 있다.
제 1 상부 더미 패드들(124)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 1 상부 더미 패드들(124)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 1 상부 더미 패드들(124)의 일측면은 신호 영역(SR)을 향할 수 있다. 예를 들어, 제 1 상부 더미 패드들(124)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공될 수 있다. 여기서 장축이란, 사각형에서 긴 폭의 방향을 의미하며, 상기 장축은 상기 사각형의 긴 변과 평행할 수 있다. 제 1 상부 더미 패드들(124)의 장축이라 함은 제 1 상부 더미 패드들(124)의 평면 형상을 기준으로 하며, 사각형의 제 1 상부 더미 패드들(124)의 평면 형상에서 긴 폭의 방향을 의미한다. 제 1 상부 더미 패드들(124)의 평면 형상이 정사각형일 경우, 제 1 상부 더미 패드들(124)의 측면들에 평행한 두 방향 모두를 장축으로 정의하도록 한다. 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 1 상부 더미 패드들(124)의 일 측면은 신호 영역(SR)을 향하고, 제 1 상부 더미 패드들(124)의 다른 측면은 제 1 다이(100)의 측면들을 향할 수 있다.
본 발명의 실시예들에 따르면, 제 1 상부 더미 패드들(124)이 사각형의 평면 형상을 가질 수 있다. 제 1 상부 더미 패드들(124) 간의 간격 및 주기가 동일하다고 가정할 때, 제 1 상부 더미 패드들(124)이 원형인 것에 비해 사각형일 경우, 제 1 상부 더미 패드들(124)의 면적이 넓을 수 있다. 이에 따라, 제 1 상부 더미 패드들(124)을 통한 열 방출 효율이 높을 수 있다.
제 1 다이(100)는 외부 단자들(104)을 포함할 수 있다. 외부 단자들(104)은 제 1 다이(100)의 하부면 상에 제공될 수 있다. 외부 단자들(104)은 제 1 비아들(110)의 아래에 배치될 수 있다. 또는, 제 1 다이(100)의 하부면 상에 제 1 하부 패드들이 제공될 수 있으며, 외부 단자들(104)은 상기 제 1 하부 패드들 상에 배치될 수 있다. 외부 단자들(104)은 제 1 회로층(102) 및 제 1 비아들(110)과 전기적으로 연결될 수 있다.
도시하지는 않았으나, 제 1 다이(100)는 보호막(미도시)을 더 포함할 수 있다. 상기 보호막(미도시)은 제 1 다이(100)의 하부면 상에 배치되어, 제 1 회로층(102)을 덮을 수 있다. 제 1 회로층(102)은 상기 보호막(미도시)에 의해 보호될 수 있다. 상기 보호막(미도시)은 실리콘 실화막(SiN)을 포함할 수 있다. 상기 보호막(미도시)은 외부 단자들(104)을 노출시킬 수 있다.
제 1 다이(100) 상에 다이 스택(DS)이 배치될 수 있다. 다이 스택(DS)은 제 1 다이(100) 상에 적층된 제 2 다이들(200)을 포함할 수 있다. 이하, 제 2 다이들(200)의 구성에 대하여, 하나의 제 2 다이(200)를 기준으로 설명하도록 한다.
제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)는 트랜지스터와 같은 전자 소자를 포함할 수 있다. 예를 들어, 제 2 다이(200)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 제 2 다이(200)의 폭은 제 1 다이(100)보다 작을 수 있다.
제 2 다이(200)는 평면적 관점에서 제 2 다이(200)의 중심부에 위치하는 신호 영역(SR), 신호 영역(SR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 제 2 다이(200)의 신호 영역(SR) 및 더미 영역(DR)은 제 1 다이(100)의 신호 영역(SR) 및 더미 영역(DR)에 대응될 수 있다. 즉, 제 2 다이(200)의 신호 영역(SR) 및 더미 영역(DR) 각각은 제 1 다이(100)의 그것들과 실질적으로 동일한 형상을 가질 수 있다. 이하, 제 1 다이(100)의 영역들과 동일한 명칭으로 표현되는 제 2 다이(200)의 영역들은 제 1 다이(100)의 영역들이 투영된, 동일한 영역들을 표시하는 것으로 설명하도록 한다.
제 2 다이(200)는 제 2 회로층(202) 및 제 2 비아들(210)을 포함할 수 있다. 이때, 다이 스택(DS) 최상단의 제 2 다이(200)는 제 2 비아들(210)을 포함하지 않을 수 있다.
제 2 회로층(202)은 제 2 다이(200)의 하부면(200b) 상에 제공될 수 있다. 제 2 회로층(202)은 집적 회로를 포함할 수 있다. 예를 들어, 제 2 회로층(202)은 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 즉, 제 2 다이(200)의 하부면(200b)은 활성면(active surface)일 수 있다.
제 2 비아들(210)은 제 3 방향(D3)으로 제 2 다이(200)를 관통할 수 있다. 제 2 비아들(210)과 제 2 회로층(202)은 전기적으로 연결될 수 있다. 제 2 비아들(210)은 제 1 비아들(110)과 실질적으로 동일한 구성 및 배치를 가질 수 있다. 제 2 비아들(210)은 제 1 신호 영역(SR1) 상에 제공되는 제 2 신호 비아들(212), 및 제 1 신호 영역들(SR1) 상에 제공되는 제 2 파워/그라운드 비아들(214)을 포함할 수 있다. 즉, 제 2 신호 비아들(212) 및 제 2 파워/그라운드 비아들(214)의 배치는 평면적 관점에서 제 1 신호 비아들(112) 및 제 1 파워/그라운드 비아들(114)의 배치와 실질적으로 동일할 수 있다.
제 2 신호 비아들(212)은 제 2 다이(200)의 상기 집적 회로에 전기적으로 연결될 수 있다. 제 1 신호 영역(SR1) 내에서 제 2 신호 비아들(212)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 2 신호 비아들(212)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 2 신호 비아들(212)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 2 신호 비아들(212)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 2 신호 비아들(212)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 2 파워/그라운드 비아들(214)은 제 2 다이(200)의 상기 파워 회로 또는 상기 접지 회로에 전기적으로 연결될 수 있다. 제 2 파워/그라운드 비아들(214)은 제 2 신호 비아들(212)과 전기적으로 절연되어 있을 수 있다. 제 2 신호 영역(SR2) 내에서 제 2 파워/그라운드 비아들(214)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 예를 들어, 제 2 파워/그라운드 비아들(214)은 그리드(grid) 형상으로 제공될 수 있다. 또는, 제 2 파워/그라운드 비아들(214)이 배열되는 각각의 열(row)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 쉬프트(shift)되어 있을 수 있다. 예를 들어, 제 2 파워/그라운드 비아들(214)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 지그재그 형태로 배치될 수 있다. 또는, 제 2 파워/그라운드 비아들(214)의 배열은 허니콤(honey comb) 형상으로 제공될 수 있다.
제 2 다이(200)는 더미 영역(DR) 상에서 별도의 비아를 갖지 않을 수 있다.
제 2 다이(200)는 제 2 다이(200)의 상부면(200a) 상에 배치되는 제 2 상부 패드들(220)을 포함할 수 있다. 제 2 상부 패드들(220)은 신호 영역(SR) 상에 제공되는 제 2 상부 신호 패드들(222), 및 더미 영역(DR) 상에 제공되는 제 2 상부 더미 패드들(224)을 포함할 수 있다. 이때, 다이 스택(DS) 최상단의 제 2 다이(200)는 제 2 상부 패드들(220)을 포함하지 않을 수 있다.
제 2 상부 신호 패드들(222) 각각은 제 2 비아들(210)에 접속될 수 있다. 예를 들어, 제 2 상부 신호 패드들(222)은 제 1 신호 영역(SR1) 상에서 제 2 신호 비아들(212)에 접속되고, 제 2 신호 영역(SR2) 상에서 제 2 파워/그라운드 비아들(214)에 접속될 수 있다. 제 2 상부 신호 패드들(222)은 원형의 평면 형상을 가질 수 있다. 제 2 상부 신호 패드들(222)의 배열은 제 2 비아들(210)의 배열을 따를 수 있다. 예를 들어, 제 2 상부 신호 패드들(222)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 2 상부 더미 패드들(224)은 더미 영역(DR) 상에 제공되며, 제 2 비아들(210)과 전기적으로 절연될 수 있다. 또한, 제 2 상부 더미 패드들(224)은 제 2 회로층(202)과 전기적으로 절연될 수 있다.
제 2 상부 더미 패드들(224)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 2 상부 더미 패드들(224)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다. 도 1에서는 제 2 상부 패드들(220)의 상부면이 제 2 다이(200)의 상부면(200a)과 공면(coplanar)을 이루는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 상부 패드들(220)이 제 2 다이(200)의 상부면(200a) 상으로 돌출되도록 제공될 수 있다. 이 경우, 제 2 상부 더미 패드들(224) 사이의 공간은 반도체 패키지의 제조 공정 중 언더 필(under fill, 300)이 이동하는 유동 통로일 수 있다. 제 2 상부 더미 패드들(224)이 제 2 다이(200)의 측면들(SS)을 향하여 배열됨에 따라, 상기 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
제 2 상부 더미 패드들(224)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 2 상부 더미 패드들(224)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 2 상부 더미 패드들(224)의 일측면은 신호 영역(SR)을 향할 수 있다. 예를 들어, 제 2 상부 더미 패드들(224)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공될 수 있다. 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 2 상부 더미 패드들(224)의 일 측면은 신호 영역(SR)을 향하고, 제 2 상부 더미 패드들(224)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 2 다이(200)는 제 2 다이(200)의 하부면(200b) 상에 배치되는 제 2 하부 패드들(230)을 포함할 수 있다. 제 2 하부 패드들(230)은 신호 영역(SR) 상에 제공되는 제 2 하부 신호 패드들(232), 및 더미 영역(DR) 상에 제공되는 제 2 하부 더미 패드들(234)을 포함할 수 있다.
제 2 하부 신호 패드들(232) 각각은 제 2 회로층(202) 또는 제 2 비아들(210)에 접속될 수 있다. 제 2 하부 신호 패드들(232)은 원형의 평면 형상을 가질 수 있다. 제 2 하부 신호 패드들(232)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 2 상부 신호 패드들(222)의 배열을 따를 수 있다. 예를 들어, 제 2 하부 신호 패드들(232)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 2 하부 더미 패드들(234)은 더미 영역(DR) 상에 제공되며, 제 2 비아들(210)과 전기적으로 절연될 수 있다. 또한, 제 2 하부 더미 패드들(234)은 제 2 회로층(202)과 전기적으로 절연될 수 있다.
제 2 하부 더미 패드들(234)의 배열은 그의 아래에 배치되는 제 2 다이(200)의 제 2 상부 더미 패드들(224)의 배열을 따를 수 있다. 제 2 하부 더미 패드들(234)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 2 하부 더미 패드들(234)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다. 도 1에서는 제 2 하부 패드들(230)의 하부면이 제 2 다이(200)의 하부면(200b)과 공면(coplanar)을 이루는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 하부 패드들(230)이 제 2 다이(200)의 하부면(200b) 상으로 돌출되도록 제공될 수 있다. 이 경우, 제 2 하부 더미 패드들(234) 사이의 공간은 반도체 패키지의 제조 공정 중 언더 필(under fill, 300)이 이동하는 유동 통로일 수 있다. 제 2 하부 더미 패드들(234)이 제 2 다이(200)의 측면들(SS)을 향하여 배열됨에 따라, 상기 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
제 2 하부 더미 패드들(234)의 평면 형상은 그의 아래에 배치되는 제 2 다이(200)의 제 2 상부 더미 패드들(224)의 평면 형상을 따를 수 있다. 제 2 하부 더미 패드들(234)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 2 하부 더미 패드들(234)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 2 하부 더미 패드들(234)의 일측면은 신호 영역(SR)을 향할 수 있다. 예를 들어, 제 2 하부 더미 패드들(234)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공될 수 있다. 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 2 하부 더미 패드들(234)의 일 측면은 신호 영역(SR)을 향하고, 제 2 하부 더미 패드들(234)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
서로 인접한 제 2 다이들(200)은 범프들(240)을 통해 서로 연결될 수 있다. 예를 들어, 신호 영역(SR) 상에서 서로 마주하는 제 2 상부 신호 패드들(222)과 제 2 하부 신호 패드들(232)은 제 1 범프들(242)에 의해 서로 연결될 수 있다. 더미 영역(DR) 상에서 서로 마주하는 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)은 제 2 범프들(244)에 의해 서로 연결될 수 있다. 제 2 다이들(200)은 제 2 상부 신호 패드들(222), 제 1 범프들(242), 및 제 2 하부 신호 패드들(232)을 통해 서로 전기적으로 연결될 수 있다. 제 2 다이들(200)은 제 2 상부 더미 패드들(224), 제 2 범프들(244), 및 제 2 하부 더미 패드들(234)을 통해 서로 열을 전달할 수 있다. 제 1 범프들(242)의 평면 형상은 제 2 상부 신호 패드들(222) 및 제 2 하부 신호 패드들(232)에 따를 수 있다. 예를 들어, 제 1 범프들(242)의 평면 형상은 원형일 수 있다. 제 2 범프들(244)의 평면 형상은 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)에 따를 수 있다. 예를 들어, 제 2 범프들(244)의 평면 형상은 사각형일 수 있다. 제 2 범프들(244)의 일 측면은 신호 영역(SR)을 향하고, 제 2 범프들(244)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다. 제 2 범프들(244) 사이의 공간은 반도체 패키지의 제조 공정 중 언더 필(under fill, 300)이 이동하는 유동 통로일 수 있다. 제 2 범프들(244)이 제 2 다이(200)의 측면들(SS)을 향하여 배열됨에 따라, 상기 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
도 5는 더미 영역의 패드들이 원형의 평면 형상을 갖는 경우를 도시한 도면이다. 도 5에서는, 제 2 상부 더미 패드들(224') 및 제 2 하부 더미 패드들(234')이 원형의 평면 형상을 갖고 있으며, 제 2 폭을 갖는 더미 패드들(224', 234')이 제 2 간격(IN2)으로 배열되어 있다. 이 경우, 언더 필(300)의 유동 통로의 폭은 제 2 간격(IN2)에 따를 수 있으며, 제 2 다이(200)의 열 방출 효율은 더미 패드들(224', 234')의 면적에 따를 수 있다.
본 발명의 실시예들에 따르면, 도 4에 도시된 바와 같이, 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)이 사각형의 평면 형상을 가질 수 있다. 제 1 폭을 갖는 더미 패드들(224, 234)이 제 1 간격(IN1)으로 배열될 수 있다. 이 경우, 언더 필(300)의 유동 통로의 폭은 제 1 간격(IN1)에 따를 수 있으며, 제 2 다이(200)의 열 방출 효율은 더미 패드들(224, 234)의 면적에 따를 수 있다. 제 1 간격(IN1) 및 제 2 간격(IN2)이 동일하고 상기 제 1 폭 및 상기 제 2 폭이 동일할 때, 제 2 상부 더미 패드들(224')이 원형인 도 5의 경우에 비해, 더미 패드들(224, 234)이 사각형인 도 4의 경우, 더미 패드들(224, 234)의 면적이 넓을 수 있다. 즉, 본 발명에 따르면, 더미 패드들(224, 234)을 사각형으로 제공함에 따라, 언더 필(300)의 유동 통로의 폭을 저하시키지 않으면서, 제 2 다이(200)의 열 방출 효율이 향상될 수 있다.
도 1 내지 도 4를 다시 참조하여, 다이 스택(DS)은 제 1 다이(100)와 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 일 예로, 최하단의 제 2 다이(200)의 하부면(200b) 상에 범프들(240)이 부착되고, 제 2 다이(200)의 하부면(200b)이 제 1 다이(100)의 상부면을 향하도록 페이스 다운될 수 있다. 최하단의 제 2 다이(200)은 제 2 하부 패드들(230) 상에 제공되는 범프들(240)을 이용하여 제 1 다이(100)에 실장될 수 있다. 제 1 다이(100)의 제 1 상부 패드들(120)과 제 2 다이(200)의 제 2 하부 패드들(230)은 범프들(240)을 통해 서로 연결될 수 있다.
제 2 다이들(200) 사이 또는 다이 스택(DS)과 제 1 다이(100)에 언더 필(300)이 제공될 수 있다. 언더 필(300)은 유체 형태의 접작 부재 또는 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 예를 들어, 언더 필(300)은 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 언더 필(300)은 범프들(240) 사이에 개재되어, 범프들(240) 간에 전기적 쇼트의 발생을 방지할 수 있다. 언더 필(300)은 제 2 다이들(200)의 측면들(SS) 상으로 일부 돌출될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
제 1 다이(100) 상에 몰딩막(400)이 배치될 수 있다. 몰딩막(400)의 제 1 다이(100)의 상부면을 덮을 수 있다. 평면적 관점에서, 몰딩막(400)은 다이 스택(DS)을 둘러쌀 수 있다. 몰딩막(400)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 몰딩막(400)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다. 또한, 이하의 실시예들의 도면에서는 설명의 편의를 위하여 제 2 상부 패드들의 배치 및 형상에 대해서만 도시하고 있으나, 제 2 하부 패드들의 배치 및 형상은 제 2 상부 패드들의 배치 및 형상에 대응될 수 있으며, 제 2 하부 패드들에 대한 설명은 제 2 상부 패드들의 대한 설명으로 대신될 수 있다. 이하의 실시예들의 도면에서는 제 2 상부 패드들의 참조 번호 및 제 2 하부 패드들의 참조 번호를 함께 기재하도록 한다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 6을 함께 참조하여, 더미 영역(DR)은 제 1 더미 영역들(DR1) 및 제 2 더미 영역들(DR2)을 포함할 수 있다. 제 1 더미 영역들(DR1)은 더미 영역(DR) 중 신호 영역(SR)과 제 2 다이(200)의 측면들(SS) 사이에 위치하는 영역들에 해당할 수 있으며, 제 2 더미 영역들(DR2)은 더미 영역(DR) 중 신호 영역(SR)과 제 2 다이(200)의 모서리들(ED) 사이에 위치하는 영역들에 해당할 수 있다. 즉, 제 1 더미 영역들(DR1)은 제 2 다이(200)의 측면들(SS)에 인접할 수 있고, 제 2 더미 영역들(DR2)은 제 2 다이(200)의 모서리들(ED)에 인접할 수 있다.
제 2 상부 더미 패드들(224)은 제 3 상부 더미 패드들(226) 및 제 4 상부 더미 패드들(228)을 포함할 수 있다.
제 3 상부 더미 패드들(226)은 제 1 더미 영역들(DR1) 상에 제공될 수 있다. 제 3 상부 더미 패드들(226)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 3 상부 더미 패드들(226)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다. 일 예로, 제 3 상부 더미 패드들(226)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 3 상부 더미 패드들(226)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 3 상부 더미 패드들(226)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 3 상부 더미 패드들(226)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 측면들(SS)할 수 있다. 예를 들어, 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 3 상부 더미 패드들(226)의 일 측면은 신호 영역(SR)을 향하고, 제 3 상부 더미 패드들(226)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 상부 더미 패드들(228)은 제 2 더미 영역들(DR2) 상에 제공될 수 있다. 제 4 상부 더미 패드들(228)은 제 3 상부 더미 패드들(226)과 동일한 배열로 배치될 수 있다. 일 예로, 제 4 상부 더미 패드들(228)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 또는, 제 4 상부 더미 패드들(228)은 제 2 다이(200)의 모서리들(ED)을 향하도록 배열될 수 있다.
제 4 상부 더미 패드들(228)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 4 상부 더미 패드들(228)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 4 상부 더미 패드들(228)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 모서리들(ED)을 향할 수 있다. 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 4 상부 더미 패드들(228)의 일 측면은 신호 영역(SR)을 향하고, 제 4 상부 더미 패드들(228)의 다른 측면은 제 2 다이(200)의 모서리들(ED)을 향할 수 있다. 이때, 제 4 상부 더미 패드들(228)의 장축은 제 3 상부 더미 패드들(226)의 장축과 45도의 각도를 가질 수 있다. 즉, 평면적 관점에서 제 4 상부 더미 패드들(228)의 평면 형상은 제 3 상부 더미 패드들(226)의 평면 형상으로부터 45도 회전 시프트(rotation shift)되어 있을 수 있다.
제 2 하부 더미 패드들(234)은 제 3 하부 더미 패드들(236) 및 제 4 하부 더미 패드들(238)을 포함할 수 있다.
제 3 하부 더미 패드들(236)은 제 1 더미 영역들(DR1) 상에 제공될 수 있다. 제 3 하부 더미 패드들(236)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 3 하부 더미 패드들(236)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다. 일 예로, 제 3 하부 더미 패드들(236)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 3 하부 더미 패드들(236)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 3 하부 더미 패드들(236)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 3 하부 더미 패드들(236)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 측면들(SS)할 수 있다. 예를 들어, 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 3 하부 더미 패드들(236)의 일 측면은 신호 영역(SR)을 향하고, 제 3 하부 더미 패드들(236)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 하부 더미 패드들(238)은 제 2 더미 영역들(DR2) 상에 제공될 수 있다. 제 4 하부 더미 패드들(238)은 제 3 하부 더미 패드들(236)과 동일한 배열로 배치될 수 있다. 일 예로, 제 4 하부 더미 패드들(238)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 또는, 제 4 하부 더미 패드들(238)은 제 2 다이(200)의 모서리들(ED)을 향하도록 배열될 수 있다.
제 4 하부 더미 패드들(238)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 4 하부 더미 패드들(238)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 4 하부 더미 패드들(238)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 모서리들(ED)을 향할 수 있다. 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 4 하부 더미 패드들(238)의 일 측면은 신호 영역(SR)을 향하고, 제 4 하부 더미 패드들(238)의 다른 측면은 제 2 다이(200)의 모서리들(ED)을 향할 수 있다. 이때, 제 4 하부 더미 패드들(238)의 장축은 제 3 하부 더미 패드들(236)의 장축과 45도의 각도를 가질 수 있다. 즉, 평면적 관점에서 제 4 하부 더미 패드들(238)의 평면 형상은 제 3 하부 더미 패드들(236)의 평면 형상으로부터 45도 회전 시프트(rotation shift)되어 있을 수 있다.
더미 영역(DR) 상에서 서로 마주하는 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)은 제 2 범프들(244)에 의해 서로 연결될 수 있다. 제 2 범프들(244)의 평면 형상은 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)에 따를 수 있다. 예를 들어, 제 2 범프들(244)의 평면 형상은 사각형일 수 있다. 이때, 제 1 더미 영역(DR1) 상에서 제 2 범프들(244)의 일 측면은 신호 영역(SR)을 향하고, 제 2 범프들(244)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다. 이때, 제 2 더미 영역(DR2) 상에서 제 2 범프들(244)의 일 측면은 신호 영역(SR)을 향하고, 제 2 범프들(244)의 다른 측면은 제 2 다이(200)의 모서리들(ED)을 향할 수 있다. 제 2 범프들(244) 사이의 공간은 반도체 패키지의 제조 공정 중 언더 필(under fill, 300)이 이동하는 유동 통로일 수 있다. 신호 영역(SR)과 제 2 다이(200)의 측면들(SS) 사이에서, 제 2 범프들(244)이 제 2 다이(200)의 측면들(SS)을 향하여 배열됨에 따라, 상기 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 신호 영역(SR)과 제 2 다이(200)의 모서리들(ED) 사이에서, 제 2 범프들(244)이 제 2 다이(200)의 모서리들(ED)을 향하여 배열됨에 따라, 상기 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 7을 참조하여, 제 3 상부 더미 패드들(226)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 3 상부 더미 패드들(226)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 3 상부 더미 패드들(226)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 측면들(SS)할 수 있다. 예를 들어, 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 3 상부 더미 패드들(226)의 일 측면은 신호 영역(SR)을 향하고, 제 3 상부 더미 패드들(226)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 상부 더미 패드들(228-1)은 원형의 평면 형상을 가질 수 있다.
제 3 하부 더미 패드들(236)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 3 하부 더미 패드들(236)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 제 3 하부 더미 패드들(236)의 장축은 신호 영역(SR)으로부터 멀어지는 방향으로 제공되며, 제 2 다이(200)의 측면들(SS)할 수 있다. 예를 들어, 더미 영역(DR)이 신호 영역(SR)을 둘러싸도록 배치됨에 따라, 제 3 하부 더미 패드들(236)의 일 측면은 신호 영역(SR)을 향하고, 제 3 하부 더미 패드들(236)의 다른 측면은 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 하부 더미 패드들(238-1)은 원형의 평면 형상을 가질 수 있다.
더미 영역(DR) 상에서 서로 마주하는 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)은 제 2 범프들(244)에 의해 서로 연결될 수 있다. 제 2 범프들(244)의 평면 형상은 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)에 따를 수 있다. 예를 들어, 제 2 범프들(244)의 평면 형상은 제 1 더미 영역(DR1) 상에서 사각형이고, 제 2 더미 영역(DR2) 상에서 원형일 수 있다. 신호 영역(SR)과 제 2 다이(200)의 모서리들(ED) 사이에서, 제 4 상부 더미 패드들(228-1), 제 4 하부 더미 패드들(238-1) 및 제 2 범프들(244)이 원형의 평면 형상을 가짐에 따라, 제 2 범프들(244)의 모서리에 의해 언더 필(300)의 유동이 방해받지 않을 수 있으며, 언더 필(300)의 유동이 보다 자유로울 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 8을 참조하여, 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)은 신호 영역(SR)으로부터 시작되는 방사형으로 배열될 수 있다.
제 3 상부 더미 패드들(226)은 제 1 더미 영역들(DR1) 상에서 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 3 상부 더미 패드들(226)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다.
제 4 상부 더미 패드들(228-2)은 제 2 더미 영역들(DR2) 상에서 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 4 상부 더미 패드들(228-2)은 신호 영역(SR)으로부터 제 2 다이(200)의 모서리들(ED)을 향하도록 배열될 수 있다. 이때, 제 4 상부 더미 패드들(228-2)의 위치에 따라, 제 4 상부 더미 패드들(228-2)의 배열 방향이 달라질 수 있다. 즉, 제 4 상부 더미 패드들(228-2)은 신호 영역(SR)으로부터 시작되는 방사형으로 배열될 수 있다.
제 3 하부 더미 패드들(236)은 제 1 더미 영역들(DR1) 상에서 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 3 하부 더미 패드들(236)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열될 수 있다.
제 4 하부 더미 패드들(238-2)은 제 2 더미 영역들(DR2) 상에서 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 4 하부 더미 패드들(238-2)은 신호 영역(SR)으로부터 제 2 다이(200)의 모서리들(ED)을 향하도록 배열될 수 있다. 이때, 제 4 하부 더미 패드들(238-2)의 위치에 따라, 제 4 하부 더미 패드들(238-2)의 배열 방향이 달라질 수 있다. 즉, 제 4 하부 더미 패드들(238-2)은 신호 영역(SR)으로부터 시작되는 방사형으로 배열될 수 있다.
더미 영역(DR) 상에서 서로 마주하는 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)은 제 2 범프들(244)에 의해 서로 연결될 수 있다. 제 2 범프들(244)의 배열은 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)에 따를 수 있다. 예를 들어, 제 2 범프들(244)은 제 1 더미 영역(DR1) 상에서 신호 영역(SR)으로부터 제 2 다이(200)의 측면들(SS)을 향하여 배열되고, 제 2 더미 영역(DR2) 상에서 신호 영역(SR)으로부터 제 2 다이(200)의 모서리들(ED)을 향하여 배열될 수 있다. 반도체 제조 공정 시, 언더 필(under fill, 300)은 제 2 다이(200)의 중심부로부터 넓어지는 방향으로 흐를 수 있으며, 방사형으로 배열되는 제 2 범프들(244) 사이에서 언더 필(300)의 유동이 원활할 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1 및 도 9를 참조하여, 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)은 직사각형의 평면 형상을 가질 수 있다.
제 3 상부 더미 패드들(226-1)의 평면 형상은 직사각형일 수 있다. 제 3 상부 더미 패드들(226-1)은 장축은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 측면(SS)을 향하여 연장될 수 있다. 예를 들어, 제 3 상부 더미 패드들(226-1)의 짧은 측면은 신호 영역(SR) 및 인접한 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 상부 더미 패드들(228-3)의 평면 형상은 직사각형일 수 있다. 제 4 상부 더미 패드들(228-3)은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 모서리(ED)를 향하여 연장될 수 있다. 제 4 상부 더미 패드들(228-3)의 짧은 측면은 신호 영역(SR) 및 인접한 제 2 다이(200)의 모서리(ED)를 향할 수 있다.
제 3 하부 더미 패드들(236-1)의 평면 형상은 직사각형일 수 있다. 제 3 하부 더미 패드들(236-1)은 장축은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 측면(SS)을 향하여 연장될 수 있다. 예를 들어, 제 3 하부 더미 패드들(236-1)의 짧은 측면은 신호 영역(SR) 및 인접한 제 2 다이(200)의 측면들(SS)을 향할 수 있다.
제 4 하부 더미 패드들(238-3)의 평면 형상은 직사각형일 수 있다. 제 4 하부 더미 패드들(238-3)은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 모서리(ED)를 향하여 연장될 수 있다. 제 4 하부 더미 패드들(238-3)의 짧은 측면은 신호 영역(SR) 및 인접한 제 2 다이(200)의 모서리(ED)를 향할 수 있다.
더미 영역(DR) 상에서 서로 마주하는 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)은 제 2 범프들(244)에 의해 서로 연결될 수 있다. 제 2 범프들(244)의 평면 형상은 제 2 상부 더미 패드들(224) 및 제 2 하부 더미 패드들(234)에 따를 수 있다. 예를 들어, 제 2 범프들(244)의 평면 형상은 직사각형일 수 있다. 신호 영역(SR)과 제 2 다이(200)의 측면들(SS) 사이에서, 제 2 범프들(244)은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 측면(SS)을 향하여 연장될 수 있다. 신호 영역(SR)과 제 2 다이(200)의 모서리들(ED) 사이에서, 제 2 범프들(244)은 신호 영역(SR)으로부터 인접한 제 2 다이(200)의 모서리(ED)를 향하여 연장될 수 있다. 이에 따라, 제 2 상부 더미 패드들(224), 제 2 하부 더미 패드들(234) 및 제 2 범프들(244)이 직사각형의 평면 형상을 가짐에 따라, 제 2 상부 더미 패드들(224), 제 2 하부 더미 패드들(234) 및 제 2 범프들(244)의 면적들이 넓을 수 있으며, 제 2 다이들(200) 간의 열 전달이 용이할 수 있다. 즉, 반도체 패키지의 열 방출 효율이 향상될 수 있다. 또한, 제 2 상부 더미 패드들(224), 제 2 하부 더미 패드들(234) 및 제 2 범프들(244)이 연장되는 방향이 신호 영역(SR)으로부터 멀어지는 방향이며, 언더 필(300)의 유동 방향과 동일할 수 있다. 즉, 제 2 상부 더미 패드들(224), 제 2 하부 더미 패드들(234) 및 제 2 범프들(244)의 면적들이 증가함에도 언더 필(300)의 유동을 방해하지 않을 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도 10을 참조하여, 반도체 모듈은 외부 단자(1102)가 부착된 인쇄회로기판과 같은 패키지 기판(1100), 패키지 기판(1100) 상에 실장된 칩 스택(1300)과 그래픽 프로세싱 유닛(GPU, 1400), 그리고 칩 스택(1300)과 그래픽 프로세싱 유닛(1400)을 덮는 몰딩막(1500)을 포함하는 가령 메모리 모듈일 수 있다. 반도체 모듈은 패키지 기판(1100) 상에 제공된 인터포저(1200)를 더 포함할 수 있다.
그래픽 프로세싱 유닛(1400)과 칩 스택(1300)은 인터포저(1200) 상에 배치된 솔더볼(1210)을 통해 인터포저(1200)와 전기적으로 연결될 수 있다. 인터포저(1200)는 관통 전극(1205)을 포함할 수 있고, 패키지 기판(1100) 상에 배치된 솔더볼(1104)을 통해 패키지 기판(1100)과 전기적으로 연결될 수 있다.
칩 스택(1300)은 적층된 복수개의 가령 하이밴드 메모리 칩들(1301, 1302, 1303, 1304)을 포함할 수 있다. 메모리 칩들(1301, 1302, 1303, 1304)은 솔더 볼들(1306)을 통해 서로 전기적으로 연결될 수 있다. 메모리 칩들(1301, 1302, 1303, 1304) 중에서 적어도 어느 하나는 관통 전극(1305)을 포함할 수 있다. 가령, 제 1 메모리 칩(1301)과 제 2 메모리 칩(1302)과 제 3 메모리 칩(1303)은 각각 적어도 하나의 관통 전극(1305)을 포함할 수 있다. 제 4 메모리 칩(1304)은 관통 전극을 포함하지 않을 수 있다. 다른 예로, 제 4 메모리 칩(1304)은 관통 전극(1305)을 포함할 수 있다. 칩 스택(1300)은 도 1 내지 도 9의 다이 스택(DS)과 동일하거나 유사한 구조를 가질 수 있다. 또는, 인터포저(1200) 및 인터포저(1200) 상에 실장된 칩 스택(1300)은 도 1 내지 도 9의 반도체 패키지와 동일하거나 유사한 구조를 가질 수 있다. 도 1 내지 도 9의 제 2 다이(200) 및 제 2 다이(200)의 패드들(220, 230)과 범프들(240)에 관한 설명은 제 1 내지 제 4 메모리 칩들(1301, 1302, 1303, 1304) 및 제 1 내지 제 4 메모리 칩들(1301, 1302, 1303, 1304)의 패드들과 솔더 볼들(1306)에 마찬가지로 적용될 수 있다.
도 11 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 여기서, 도 11 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이고, 도 15 내지 도 17은 제 2 다이의 상부면 또는 하부면의 일부 영역을 확대 도시한 도면이다.
도 1 및 도 11을 함께 참조하여, 베이스 기판(100)이 캐리어 기판(500) 상에 형성될 수 있다. 예를 들어, 베이스 기판(100)이 캐리어 접착층(510)에 의해 캐리어 기판(500) 상에 부착될 수 있다.
베이스 기판(100)은 그의 내부에 직접 회로를 포함할 수 있다. 상세하게는, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하는 제 1 다이일 수 있다. 예를 들어, 베이스 기판(100)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 도 11에서는 베이스 기판(100)이 제 1 다이인 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하지 않는 기판일 수 있다. 이하, 베이스 기판(100)과 제 1 다이(100)를 동일한 구성 요소로서 설명하도록 한다.
제 1 다이(100)는 평면적 관점에서 제 1 다이(100)의 중심부에 위치하는 신호 영역(SR), 신호 영역(SR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 신호 영역(SR)은 서로 분리된 제 1 신호 영역(SR1) 및 제 2 신호 영역(SR2)을 가질 수 있다. 더미 영역(DR)은 제 1 다이(100) 내의 상기 직접 회로와 전기적으로 연결되는 배선이 제공되지 않을 수 있다.
제 1 다이(100)는 제 1 회로층(102) 및 제 1 비아들(110)을 포함할 수 있다.
제 1 회로층(102)은 제 1 다이(100)의 하부면 상에 제공될 수 있다. 제 1 회로층(102)은 상기한 집적 회로를 포함할 수 있다. 즉, 제 1 다이(100)의 하부면은 활성면(active surface)일 수 있다.
제 1 비아들(110)은 제 3 방향(D3)으로 제 1 다이(100)를 관통할 수 있다. 제 1 비아들(110)과 제 1 회로층(102)은 전기적으로 연결될 수 있다. 제 1 비아들(110)은 제 1 신호 영역(SR1) 상에 제공되는 제 1 신호 비아들(112), 및 제 2 신호 영역(SR2) 상에 제공되는 제 1 파워/그라운드 비아들(114)을 포함할 수 있다. 제 1 다이(100)는 더미 영역(DR) 상에서 별도의 비아를 갖지 않을 수 있다.
제 1 다이(100)는 제 1 다이(100)의 상부면 상에 배치되는 제 1 상부 패드들(120)을 포함할 수 있다. 제 1 상부 패드들(120)은 신호 영역(SR) 상에 제공되는 제 1 상부 신호 패드들(122), 및 더미 영역(DR) 상에 제공되는 제 1 상부 더미 패드들(124)을 포함할 수 있다.
제 1 상부 신호 패드들(122) 각각은 제 1 비아들(110)에 접속될 수 있다. 제 1 상부 신호 패드들(122)은 원형의 평면 형상을 가질 수 있다. 제 1 상부 신호 패드들(122)의 배열은 제 1 비아들(110)의 배열을 따를 수 있다. 예를 들어, 제 1 상부 신호 패드들(122)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 1 상부 더미 패드들(124)은 더미 영역(DR) 상에 제공되며, 제 1 비아들(110) 및 제 1 회로층(102)과 전기적으로 절연될 수 있다. 제 1 상부 더미 패드들(124)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 1 상부 더미 패드들(124)의 일 측면은 신호 영역(SR)을 향하고, 제 1 상부 더미 패드들(124)의 다른 측면은 제 1 다이(100)의 측면들을 향할 수 있다. 제 1 상부 더미 패드들(124)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 1 상부 더미 패드들(124)은 신호 영역(SR)으로부터 제 1 다이(100)의 측면들을 향하여 배열될 수 있다.
제 1 다이(100)는 외부 단자들(104)을 포함할 수 있다. 외부 단자들(104)은 제 1 다이(100)의 하부면 상에 제공될 수 있다. 외부 단자들(104)은 제 1 비아들(110)의 아래에 배치될 수 있다. 외부 단자들(104)은 제 1 회로층(102) 및 제 1 비아들(110)과 전기적으로 연결될 수 있다.
도 1 및 도 12를 참조하여, 제 2 다이(200)가 제공될 수 있다. 제 2 다이(200)는 트랜지스터와 같은 전자소자를 포함할 수 있다. 예를 들어, 제 2 다이(200)는 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 반도체 다이(die)일 수 있다. 제 2 다이(200)의 폭은 제 1 다이(100)보다 작을 수 있다.
제 2 다이(200)는 평면적 관점에서 제 2 다이(200)의 중심부에 위치하는 신호 영역(SR), 신호 영역(SR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 제 2 다이(200)의 신호 영역(SR) 및 더미 영역(DR)은 제 1 다이(100)의 신호 영역(SR) 및 더미 영역(DR)에 대응될 수 있다.
제 2 다이(200)는 제 2 회로층(202) 및 제 2 비아들(210)을 포함할 수 있다.
제 2 회로층(202)은 제 2 다이(200)의 하부면(200b) 상에 제공될 수 있다. 제 2 회로층(202)은 집적 회로를 포함할 수 있다. 즉, 제 2 다이(200)의 하부면(200b)은 활성면(active surface)일 수 있다.
제 2 비아들(210)은 제 3 방향(D3)으로 제 2 다이(200)를 관통할 수 있다. 제 2 비아들(210)과 제 2 회로층(202)은 전기적으로 연결될 수 있다. 제 2 비아들(210)은 제 1 신호 영역(SR1) 상에 제공되는 제 2 신호 비아들(212), 및 제 2 신호 영역들(SR2) 상에 제공되는 제 2 파워/그라운드 비아들(214)을 포함할 수 있다.
제 2 다이(200)는 제 2 다이(200)의 상부면 상에 배치되는 제 2 상부 패드들(220)을 포함할 수 있다. 제 2 상부 패드들(220)은 신호 영역(SR) 상에 제공되는 제 2 상부 신호 패드들(222), 및 더미 영역(DR) 상에 제공되는 제 2 상부 더미 패드들(224)을 포함할 수 있다.
제 2 상부 신호 패드들(222) 각각은 제 2 비아들(210)에 접속될 수 있다. 제 2 상부 신호 패드들(222)은 원형의 평면 형상을 가질 수 있다. 제 2 상부 신호 패드들(222)의 배열은 제 2 비아들(210)의 배열을 따를 수 있다. 예를 들어, 제 2 상부 신호 패드들(222)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 2 상부 더미 패드들(224)은 더미 영역(DR) 상에 제공되며, 제 2 비아들(210) 및 제 2 회로층(202)과 전기적으로 절연될 수 있다. 제 2 상부 더미 패드들(224)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 2 상부 더미 패드들(224)의 일 측면은 신호 영역(SR)을 향하고, 제 2 상부 더미 패드들(224)의 다른 측면은 제 2 다이(200)의 측면들을 향할 수 있다. 제 2 상부 더미 패드들(224)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 2 상부 더미 패드들(224)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들을 향하여 배열될 수 있다.
제 2 다이(200)는 제 2 다이(200)의 하부면 상에 배치되는 제 2 하부 패드들(230)을 포함할 수 있다. 제 2 하부 패드들(230)은 신호 영역(SR) 상에 제공되는 제 2 하부 신호 패드들(232), 및 더미 영역(DR) 상에 제공되는 제 2 하부 더미 패드들(234)을 포함할 수 있다.
제 2 하부 신호 패드들(232)은 제 2 회로층(202) 또는 제 2 비아들(210)에 접속될 수 있다. 제 2 하부 신호 패드들(232)은 원형의 평면 형상을 가질 수 있다. 제 2 하부 신호 패드들(232)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다.
제 2 하부 더미 패드들(234)은 더미 영역(DR) 상에 제공되며, 제 2 비아들(210) 및 제 2 회로층(202)과 전기적으로 절연될 수 있다. 제 2 하부 더미 패드들(234)은 사각형의 평면 형상을 가질 수 있다. 예를 들어, 제 2 하부 더미 패드들(234)의 일 측면은 신호 영역(SR)을 향하고, 제 2 하부 더미 패드들(234)의 다른 측면은 제 2 다이(200)의 측면들을 향할 수 있다. 제 2 하부 더미 패드들(234)은 신호 영역(SR)으로부터 멀어지는 방향으로 배열될 수 있다. 예를 들어, 제 2 하부 더미 패드들(234)은 신호 영역(SR)으로부터 제 2 다이(200)의 측면들을 향하여 배열될 수 있다.
제 2 다이(200)는 범프들(240)을 포함할 수 있다. 범프들(240)은 제 2 다이(200)의 하부면 상에 제공될 수 있다. 범프들(240)은 제 2 하부 패드들(230)의 아래에 배치될 수 있다. 범프들(240)은 마이크로 범프(micro bump)를 포함할 수 있다.
범프들(240)은 제 2 하부 신호 패드들(232)의 아래에 배치되는 제 1 범프들(242) 및 제 2 하부 더미 패드들(234)의 아래에 배치되는 제 2 범프들(244)을 포함할 수 있다. 제 1 범프들(242)은 제 2 회로층(202) 및 제 2 비아들(210)과 전기적으로 연결될 수 있다. 제 2 범프들(244)은 더미 영역(DR) 상에 제공되어 더미 범프(dummy bump)의 역할을 할 수 있다. 이때, 제 2 범프들(244)은 제 2 비아들(210)과 전기적으로 절연될 수 있다. 제 2 범프들(244)은 제 2 다이(200)의 외각을 제 1 다이(100) 상에서 지지하고, 제 2 다이(200)를 제 1 다이(100)에 접착시키며, 제 1 다이(100) 및 제 2 다이(200)의 열을 외부로 전달하는 역할을 할 수 있다.
제 2 다이(200)의 아래에는 언더 필(300)이 제공될 수 있다. 예를 들어, 제 2 다이(200)의 하부면 상에 언더 필 물질이 도포될 수 있다. 이때, 상기 언더 필 물질은 범프들(240)을 둘러쌀 수 있다.
도 1 및 도 13을 참조하여, 제 1 다이(100) 상에 제 2 다이(200)가 실장될 수 있다. 즉, 제 2 다이(200)는 제 1 다이(100)와 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 일 예로, 제 2 다이(200)의 하부면 상에 범프들(240)이 부착되고, 제 2 다이(200)의 하부면이 제 1 다이(100)의 상부면을 향하도록 페이스 다운(face down)될 수 있다. 제 2 다이(200)는 범프들(240)이 제 1 상부 패드들(120)과 제 2 하부 패드들(230) 사이에 위치하도록 제 1 다이(100) 상에 정렬될 수 있다.
이후, 범프들(240) 상에 리플로우(reflow) 공정이 수행될 수 있다. 이에 따라, 범프들(240)은 제 1 상부 패드들(120)과 제 2 하부 패드들(230)을 연결할 수 있다. 예를 들어, 제 1 범프들(242)은 제 1 상부 신호 패드들(122)과 제 2 하부 신호 패드들(232)을 연결하고, 제 2 범프들(244)은 제 1 상부 더미 패드들(124)과 제 2 하부 더미 패드들(234)을 연결할 수 있다. 상기 리플로우 공정 시 제공되는 열 및 압력에 의해, 언더 필(300)은 제 1 다이(100)와 제 2 다이(200)사이에서 유동할 수 있다. 일 예로, 도 13에서 화살표로 도시된 바와 같이, 언더 필(300)은 제 2 다이(200)의 중심부로부터 외측을 향하여 흐를 수 있다. 언더 필(300)은 제 1 다이(100)와 제 2 다이(200) 사이를 채울 수 있다.
도 14를 참조하여, 제 2 다이(200) 상에 복수의 제 2 다이들(200)이 적층될 수 있다. 이때, 최상단에 배치되는 제 2 다이(200)는 제 2 비아(210)를 포함하지 않을 수 있다. 제 2 다이들(200)을 실장하는 공정은, 제 1 다이(100) 상에 제 2 다이(200)를 실장하는 공정과 실질적으로 동일할 수 있다.
하나의 제 2 다이(200) 상에 다른 제 2 다이(200)가 실장될 수 있다. 일 예로, 상단의 제 2 다이(200)의 하부면 상에 범프들(240)이 부착되고, 상기 상단의 제 2 다이(200)의 하부면이 하단의 제 2 다이(200)의 상부면을 향하도록 페이스 다운(face down)될 수 있다. 범프들(240)이 제 2 상부 패드들(220)과 제 2 하부 패드들(230) 사이에 위치하도록 제 2 다이들(200)이 정렬될 수 있다.
이후, 범프들(240) 상에 리플로우(reflow) 공정이 수행될 수 있다. 이에 따라, 범프들(240)은 제 2 상부 패드들(220)과 제 2 하부 패드들(230)을 연결할 수 있다. 예를 들어, 제 1 범프들(242)은 제 2 상부 신호 패드들(222)과 제 2 하부 신호 패드들(232)을 연결하고, 제 2 범프들(244)은 제 2 상부 더미 패드들(224)과 제 2 하부 더미 패드들(234)을 연결할 수 있다. 상기 리플로우 공정 시 용해된 범프들(240)은 제 2 상부 패드들(220) 및 제 2 하부 패드들(230)에 접착될 수 있다. 이때, 범프들(240) 각각은 표면 장력에 의하여 대응되는 제 2 상부 패드들(220) 및 제 2 하부 패드들(230)과 동일한 평면 형상을 갖도록 형성될 수 있다. 즉, 제 1 범프들(242)은 원형의 평면 형상을 갖도록 형성되고, 제 2 범프들(244)은 사각형의 평면 형상을 갖도록 형성될 수 있다.
상기 리플로우 공정 시 제공되는 열 및 압력에 의해, 언더 필(300)은 제 1 다이(100)와 제 2 다이(200)사이에서 유동할 수 있다. 일 예로, 언더 필(300)은 제 2 다이(200)의 중심부로부터 외측을 향하여 흐를 수 있다. 즉, 도 15에 화살표로 도시한 바와 같이, 언더 필(300)은 제 2 다이(200)의 중심부에 위치하는 신호 영역(SR)으로부터 제 2 다이(200)의 측면들을 향하여 흐를 수 있다. 더미 패드들(224, 234) 및 범프들(240)이 사각형의 평면 형상을 가짐에 따라, 더미 패드들(224, 234) 및 범프들(240) 사이에서 언더 필(300)의 유동 통로가 직선 형상을 가질 수 있으며, 언더 필(300)의 유동이 원활할 수 있다. 언더 필(300)이 외부로 원활하게 유출되지 못하는 경우, 제 2 다이들(200) 사이에서 언더 필(300)이 잔여하는 양이 과도하게 많을 수 있으며, 언더 필(300)에 의해 제 2 다이들(200)의 접근이 방해될 수 있다. 본 발명의 실시예들에 따르면, 언더 필(300)의 유동의 원활할 수 있으며, 이에 따라 공정 중 불량 발생이 감소될 수 있고, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 언더 필(300)은 제 1 다이(100)와 제 2 다이(200) 사이를 채울 수 있다.
제 2 다이(200)가 도 6의 실시예와 같을 경우, 제 2 상부 더미 패드들(224)은 제 1 더미 영역들(DR1) 상의 제 3 상부 더미 패드들(226) 및 제 2 더미 영역들(DR2) 상의 제 4 상부 더미 패드들(228)을 포함할 수 있다. 제 2 하부 더미 패드들(234)은 제 1 더미 영역들(DR1) 상의 제 3 하부 더미 패드들(236) 및 제 2 더미 영역들(DR2) 상의 제 4 하부 더미 패드들(238)을 포함할 수 있다. 제 4 상부 더미 패드들(228) 및 제 4 하부 더미 패드들(238)은 그들의 일 측면이 제 2 다이(200)의 모서리들(ED)을 향할 수 있다.
상기 리플로우 공정 시 제공되는 열 및 압력에 의해, 언더 필(300)은 제 1 다이(100)와 제 2 다이(200)사이에서 유동할 수 있다. 일 예로, 언더 필(300)은 제 2 다이(200)의 중심부로부터 외측을 향하여 흐를 수 있다. 즉, 도 16에 화살표로 도시한 바와 같이, 언더 필(300)은 제 2 다이(200)의 측면(SS, 도 6 참조)과 인접한 제 1 더미 영역(DR1)에서 신호 영역(SR)으로부터 제 2 다이(200)의 측면(SS)을 향하여 흐를 수 있고, 제 2 다이(200)의 모서리(ED, 도 6 참조)와 인접한 제 2 더미 영역(DR2)에서 신호 영역(SR)으로부터 제 2 다이(200)의 모서리(ED)를 향하여 흐를 수 있다. 제 2 더미 영역(DR2)에서 더미 패드들(224, 234) 및 범프들(240)의 측면이 제 2 다이(200)의 모서리(ED)를 향하도록 정렬될 수 있으며, 제 2 더미 영역(DR2)에서의 언더 필(300)의 유동이 원활할 수 있다.
제 2 다이(200)가 도 8의 실시예와 같을 경우, 제 2 상부 더미 패드들(224)은 제 1 더미 영역들(DR1) 상의 제 3 상부 더미 패드들(226) 및 제 2 더미 영역들(DR2) 상의 제 4 상부 더미 패드들(228)을 포함할 수 있다. 제 2 하부 더미 패드들(234)은 제 1 더미 영역들(DR1) 상의 제 3 하부 더미 패드들(236) 및 제 2 더미 영역들(DR2) 상의 제 4 하부 더미 패드들(238)을 포함할 수 있다. 제 4 상부 더미 패드들(228) 및 제 4 하부 더미 패드들(238)은 신호 영역(SR)으로부터 시작되는 방사형으로 배열될 수 있다.
상기 리플로우 공정 시 제공되는 열 및 압력에 의해, 언더 필(300)은 제 1 다이(100)와 제 2 다이(200)사이에서 유동할 수 있다. 일 예로, 언더 필(300)은 제 2 다이(200)의 중심부로부터 외측을 향하여 흐를 수 있다. 즉, 도 17에 화살표로 도시한 바와 같이, 언더 필(300)은 제 2 다이(200)의 측면(SS, 도 8 참조)과 인접한 제 1 더미 영역(DR1)에서 신호 영역(SR)으로부터 제 2 다이(200)의 측면(SS)을 향하여 흐를 수 있고, 제 2 다이(200)의 모서리(ED, 도 8 참조)와 인접한 제 2 더미 영역(DR2)에서 신호 영역(SR)으로부터 넓어지는 방향으로 흐를 수 있다. 제 2 더미 영역(DR2)에서 더미 패드들(224, 234) 및 범프들(240)이 방사형으로 배열될 수 있으며, 제 2 더미 영역(DR2)에서의 언더 필(300)의 유동이 보다 원활할 수 있다.
도 1및 도 14를다시 참조하여, 복수의 제 2 다이들(200)은 그들의 하부면 상에 제공되는 범프들(240)에 의해 서로 전기적으로 연결될 수 있다. 범프들(240)은 제 3 방향(D3)으로 인접한 제 2 상부 패드들(220) 및 제 2 하부 패드들(230)을 연결시킬 수 있다.
도 1을 다시 참조하여, 몰딩막(400)이 제 1 다이(100)의 상부면 상에 형성될 수 있다. 몰딩막(400)은 제 1 다이(100)의 상부면을 덮을 수 있다. 평면적 관점에서, 몰딩막(400)은 제 2 다이들(200)을 둘러쌀 수 있다. 몰딩막(400)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 몰딩막(400)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
이후, 캐리어 기판(500) 및 캐리어 접착층(510)이 제거될 수 있다. 상세하게는, 캐리어 기판(500) 및 캐리어 접착층(510)이 제거되어, 제 1 다이(100)의 보호막(미도시) 및 외부 단자(104)가 노출될 수 있다.
상기와 같은 공정을 통해 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 다이 110: 제 1 비아
120: 제 1 상부 패드 200: 제 2 다이
210: 제 2 비아 220: 제 2 상부 패드
230: 제 2 하부 패드 240: 범프
300: 언더필 400: 몰딩막
SR: 신호 영역 DR: 더미 영역

Claims (10)

  1. 신호 영역 및 상기 신호 영역을 둘러싸는 더미 영역을 갖는 제 1 다이, 상기 제 1 다이는 상기 신호 영역에 배치되는 제 1 비아들을 갖고;
    상기 제 1 다이 상에 적층되고, 상기 신호 영역 상에서 상기 제 1 비아들과 대응되는 위치에 배치되는 제 2 비아들을 갖는 제 2 다이;
    상기 신호 영역 상에서 상기 제 1 다이의 상부면에 제공되고, 상기 제 1 비아들에 접속되는 제 1 다이 패드들;
    상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 1 다이 패드들 상에 배치되고, 상기 제 2 비아들을 상기 제 1 비아들에 각각 접속시키는 제 1 연결 단자들;
    상기 더미 영역 상에서 상기 제 1 다이의 상기 상부면에 제공되는 제 2 다이 패드들; 및
    상기 제 1 다이 및 상기 제 2 다이 사이에서 상기 제 2 다이 패드들 상에 배치되고, 상기 제 1 비아들 및 상기 제 2 비아들과 전기적으로 절연되는 제 2 연결 단자들을 포함하되,
    상기 제 2 다이 패드들 각각은 상기 신호 영역으로부터 멀어지는 방향을 따라 장축이 제공되는 사각형의 평면 형상을 갖는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 더미 영역은 평면적 관점에서 상기 제 1 다이의 모서리에 인접한 제 1 더미 영역, 및 상기 제 1 다이의 측면에 인접한 제 2 더미 영역을 포함하되,
    상기 제 2 다이 패드들의 상기 장축은 상기 제 1 더미 영역 상에서 상기 제 1 다이의 상기 모서리를 향하고, 상기 제 2 더미 영역 상에서 상기 제 1 다이의 상기 측면을 향하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 다이 패드들의 평면 형상은 상기 제 1 더미 영역과 상기 제 2 더미 영역 상에서 45도 회전 시프트(rotation shift)되어 있는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 더미 영역 상에서, 상기 제 2 다이 패드들은 상기 제 1 다이의 상기 측면을 향하는 방향을 따라 배열되고,
    상기 제 2 더미 영역 상에서, 상기 제 2 다이 패드들은 상기 제 1 다이의 상기 모서리를 향하는 방향을 따라 배열되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 더미 영역 상에서 상기 제 2 다이의 하부면에 제공되는 제 3 다이 패드들을 더 포함하되,
    상기 제 2 연결 단자들은 상기 제 2 다이 패드들과 상기 제 3 다이 패드들을 연결하고,
    상기 제 3 다이 패드들 각각은 대응되는 상기 제 2 다이 패드들과 동일한 평면 형상을 갖는 반도체 패키지.
  6. 기판;
    상기 기판 상에 수직으로 적층되는 다이들;
    상기 다이들 사이를 채우는 언더 필;
    상기 기판 상에서 상기 다이들을 덮는 몰딩막; 및
    상기 기판의 하부면 상에 제공되는 외부 단자들을 포함하되,
    상기 다이들 각각은:
    상기 다이들을 수직 관통하는 비아들;
    상기 다이들의 상부면 상에 제공되어 상기 비아들에 접속되는 제 1 패드들; 및
    상기 다이들의 상기 상부면 상에 제공되고, 상기 비아들과 전기적으로 분리되고, 사각형의 평면 형상을 갖는 제 2 패드들 및 제 3 패드들을 포함하고,
    상기 제 2 패드들은 상기 다이들의 모서리에 인접하여 배치되되, 상기 제 2 패드들의 일측면은 상기 다이들의 상기 모서리를 향하고,
    상기 제 3 패드들은 상기 다이들의 측면에 인접하여 배치되되, 상기 제 3 패드들의 일측면은 상기 다이들의 상기 측면을 향하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 패드들 및 제 3 패드들의 평면 형상은 정사각형 또는 직사각형을 포함하되,
    상기 직사각형의 장축은 상기 다이들의 중심부로부터 멀어지는 방향을 따라 제공되는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 제 2 패드들은 상기 다이들의 상기 측면을 향하는 방향을 따라 배열되고,
    상기 제 3 패드들은 상기 다이들의 상기 모서리를 향하는 방향을 따라 배열되는 반도체 패키지.
  9. 제 6 항에 있어서,
    상기 제 1 패드들 상에 제공되는 제 1 연결 단자들;
    상기 제 2 패드들 상에 제공되는 제 2 연결 단자들; 및
    상기 제 3 패드들 상에 제공되는 제 3 연결 단자들을 더 포함하되,
    상기 다이들은 상기 제 1 연결 단자들을 통해 서로 전기적으로 연결되고,
    상기 언더필은 상기 다이들 사이에서 상기 제 1 연결 단자들, 상기 제 2 연결 단자들 및 상기 제 3 연결 단자들을 둘러싸는 반도체 패키지.
  10. 제 1 다이, 상기 제 1 다이는 상기 제 1 다이의 제 1 중심부 상에 배치되는 제 1 비아들, 상기 제 1 비아들에 접속되는 제 1 패드들, 상기 제 1 비아들과 전기적으로 분리되는 제 2 패드들을 갖고;
    상기 제 1 다이 상에 적층되는 제 2 다이, 상기 제 2 다이는 상기 제 2 다이의 제 2 중심부 상에서 상기 제 1 비아들과 대응되는 위치에 배치되는 제 2 비아들, 상기 제 2 비아들에 접속되는 제 3 패드들, 상기 제 2 비아들과 전기적으로 분리되는 제 4 패드들을 갖고;
    상기 제 1 패드들과 상기 제 3 패드들은 연결하는 제 1 연결 단자들; 및
    상기 제 2 패드들과 상기 제 4 패드들은 연결하는 제 2 연결 단자들을 포함하되,
    상기 제 2 패드들 및 상기 제 4 패드들은 사각형의 평면 형상을 갖고,
    상기 제 2 패드들은 상기 제 1 다이의 상기 제 1 중심부로부터 시작되는 방사형으로 배열되고,
    상기 제 4 패드들은 상기 제 2 다이의 상기 제 2 중심부로부터 시작되는 방사형으로 배열되는 반도체 패키지.
KR1020210032273A 2021-03-11 2021-03-11 반도체 패키지 KR20220127671A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210032273A KR20220127671A (ko) 2021-03-11 2021-03-11 반도체 패키지
US17/552,614 US20220293566A1 (en) 2021-03-11 2021-12-16 Semiconductor package with increased thermal radiation efficiency

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210032273A KR20220127671A (ko) 2021-03-11 2021-03-11 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220127671A true KR20220127671A (ko) 2022-09-20

Family

ID=83195060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210032273A KR20220127671A (ko) 2021-03-11 2021-03-11 반도체 패키지

Country Status (2)

Country Link
US (1) US20220293566A1 (ko)
KR (1) KR20220127671A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218233A (ja) * 2008-03-06 2009-09-24 Nec Corp 半導体装置及びその製造方法
US9824990B2 (en) * 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
KR102237978B1 (ko) * 2014-09-11 2021-04-09 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN111863759A (zh) * 2020-03-26 2020-10-30 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备

Also Published As

Publication number Publication date
US20220293566A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
US7262506B2 (en) Stacked mass storage flash memory package
US8710647B2 (en) Semiconductor device having a first conductive member connecting a chip to a wiring board pad and a second conductive member connecting the wiring board pad to a land on an insulator covering the chip and the wiring board
US7402911B2 (en) Multi-chip device and method for producing a multi-chip device
KR100699807B1 (ko) 적층 칩 및 그를 갖는 적층 칩 패키지
KR100784498B1 (ko) 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
US10784244B2 (en) Semiconductor package including multiple semiconductor chips and method of manufacturing the semiconductor package
US11569200B2 (en) Semiconductor package and method of manufacturing semiconductor package
US20150221617A1 (en) Multiple die face-down stacking for two or more die
US20080185695A1 (en) Package-on-package device and method for manufacturing the same by using a leadframe
JP2005286126A (ja) 半導体装置
US20240063129A1 (en) Semiconductor package
KR20220127671A (ko) 반도체 패키지
TWI711131B (zh) 晶片封裝結構
KR20210005340A (ko) 반도체 패키지
US20220406755A1 (en) Semiconductor package and method of fabricating the same
US11810898B2 (en) Semiconductor package and method of manufacturing semiconductor package
US20230122804A1 (en) Semiconductor package and a method of manufacturing the semiconductor package
US20240071996A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20160064301A1 (en) Semiconductor device
TW202414698A (zh) 半導體封裝
KR100451511B1 (ko) 웨이퍼 레벨 플립-칩 어레이 패키지의 제조 방법
KR20060136156A (ko) 볼 그리드 어레이 타입 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination