TWI824025B - 使用交互連接線穚之多晶片封裝的邏輯驅動器 - Google Patents

使用交互連接線穚之多晶片封裝的邏輯驅動器 Download PDF

Info

Publication number
TWI824025B
TWI824025B TW108135804A TW108135804A TWI824025B TW I824025 B TWI824025 B TW I824025B TW 108135804 A TW108135804 A TW 108135804A TW 108135804 A TW108135804 A TW 108135804A TW I824025 B TWI824025 B TW I824025B
Authority
TW
Taiwan
Prior art keywords
chip
interconnect
metal
input
data
Prior art date
Application number
TW108135804A
Other languages
English (en)
Other versions
TW202101684A (zh
Inventor
林茂雄
李進源
Original Assignee
成真股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 成真股份有限公司 filed Critical 成真股份有限公司
Publication of TW202101684A publication Critical patent/TW202101684A/zh
Application granted granted Critical
Publication of TWI824025B publication Critical patent/TWI824025B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/81204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種多晶片封裝結構，包括：一交互連接線基板，包括一第一交互連接線橋接晶片，埋設在該交互連接線基板中、及一交互連接線結構，其包括一第一交互連接線金屬層、一位在該第一交互連接線金屬層上方及該交互連接線橋接晶片上方之第二交互連接線金屬層、及一位在該第一與第二交互連接線金屬層之間的聚合物層，其中該交互連接線橋接晶片係埋設在該交互連接線結構中，且該聚合物層係圍繞該交互連接線橋接晶片之側壁；一半導體積體電路(IC)晶片，位在該交互連接線基板之上方且橫跨在該交互連接線橋接晶片之邊緣的上方；一記憶體晶片，位在該交互連接線基板之上方且橫跨在該交互連接線橋接晶片之邊緣的上方，其中該第一交互連接線橋接晶片包括複數條金屬交互連接線，用於耦接該半導體積體電路(IC)晶片至該記憶體晶片之一資料匯流排，其中介於該半導體積體電路(IC)晶片與該記憶體晶片之間的該資料匯流排之位元寬度係大於或等於512。

Description

使用交互連接線穚之多晶片封裝的邏輯驅動器
本申請案主張於2018年10月4日申請之美國暫時申請案案號62/741,513，該案的發明名稱為”依據標準商業化可編程邏輯半導體IC晶片之邏輯驅動器”。
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟、一FPGA邏輯運算器(以下簡稱邏輯運算驅動器或可編程邏輯驅動器，亦即為以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array (FPGA))邏輯運算硬碟、一現場可編程邏輯閘陣列邏輯運算器或可編程邏輯驅動器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括用於可編程邏輯半導體晶片，例如是現場編程為目的複數FPGA積體電路(IC)晶片及一個(或多個)非揮發性IC晶片，更具體而言，經由使用複數商業化標準FPGA IC 晶片及一個(或多個)非揮發性IC晶片所組成標準商業化邏輯運算驅動器進行現場程式編程操作時可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC (ASIC) chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling (COT) IC 晶片)。對於一特定應用及相較於一ASIC晶片或COT晶片下，會因為以下因素將FPGA晶片設計為ASIC晶片或COT晶片設計， (1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)、20奈米(nm)或10nm)，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering (NRE))的成本是十分昂貴的，請參閱第27圖所示，其成本例如大於1千萬元美金，或甚至超過2千萬元美金、5千萬元美金、1億元美金或2億元美金，如第32圖所示。例如以16nm技術世代或製造技術的且用於ASIC或COT晶片一組光罩的成本就高於5百萬美金、1億元美金或2億元美金。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此需要發展一種能持續的創新並降低障礙(製造成本)的新方法或技術，並且可使用先進且有用的半導體技術節點(或世代)來實現半導體IC晶片上的創新。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式使用在在計算及(或)處理等功能上，此晶片封裝包括複數可應用在需現場編程的邏輯、計算及/或處理應用的標準商業化FPGA IC晶片及一個(或多個)非揮發性記憶體IC晶片，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus (USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。使用該標準商業化FPGA IC晶片類似於標準化商業化資料儲存記憶體IC晶片的使用，例如，標準商業化DRAM晶片或標準商業化NAND閃存晶片，不同之處在於後者具有用於資料儲存之存儲功能，而 前者具有用於處理和/或計算的邏輯功能。
本發明更揭露一降低NRE成本方法，此方法係經由標準商業化邏輯驅動器實現(i)創新及/或發明、加速半導體IC 晶片的應用能力。具有創新想法或創新應用的人、使用者、開發者或用於加速工作量處理的目的使用者需要購買此商業化標準邏輯驅動器及可寫入(或載入)此商業化標準邏輯驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用，其中該創新想法或創新應用包括(i)創新演算法及/或計算結構，處理方法、學習及/或推理，及/或(ii)創新及/或特定應用，經由與通過開發邏輯ASIC或COT IC晶片的實施相比，使用標準商業化邏輯驅動器的NRE成本可降低2、5、10、30、50或100倍以上。對於先進的半導體技術節點或更高代次(例如大於(或低於)20 nm或10nm的技術），但是設計ASIC或COT芯片的NRE成本大大增加，超過1000萬美元，甚至超過2000萬美元、5000萬美元、1億美元或2億美元，如第32圖所示。在16nm技術節點或世代中，為ASIC或COT晶片設置光罩的成本可能就超過500萬美元、1000萬美元或2000萬美元。使用邏輯驅動器實施相同或類似的創新和/或應用可以將NRE成本降低到小於1000萬美元、甚至小於500萬美元、300萬美元、200萬美元或100萬美元。本發明的邏輯驅動器可激發創新並且降低了在使用先進的IC技術節點或世代(例如，技術高於(或電晶體閘極寬度低於20nm或10nm或更先進的技術節點或世代)設計和製造的IC晶片中實施創新的障礙。
本發明另一方面可再次提供一個”公開創新平台”，此平台可使創作者經由本發明中的邏輯驅動器輕易地且低成本下在半導體晶片上使用先進於20nm的IC技術世代之技術，執行或實現他們的創意或發明(演算法、結構及/或應用)，其先進的技術世代例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代，其中該創意或發明包括(i)計算、處理、學習和/或推理的創新演算法或體系結構，和/或（ii）創新和/或特定應用，在早期1990年代時，創作者或發明人可經由設計IC晶片並在幾十萬美元的成本之下，在半導體製造代工廠使用1µm、0.8µm、0.5µm、0.35µm、0.18µm或0.13µm的技術世代之技術實現他們的創意或發明(演算法、結構及/或應用)，此半導體製造工廠在當時是所謂的”公共創新平台”，然而，當技術世代遷移並進步至比20nm更先進的技術世代時，例如是先進於20nm、16 nm、10 nm、7 nm、5 nm或3 nm的技術世代之技術，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC製造代工廠所需的開發費用，其中使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，現今的半導體IC代工廠現在己不是” 公共創新平台”，而只變成俱樂部創新者或發明人的”俱樂部創新平台”，而本發明所提出的邏輯驅動器概念 (包括標準商業化現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s))可提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”(如第32圖所示)，創作者可經由使用標準商業化邏輯運算器(包括由先進於20nm技術節點所製造的複數FPGA IC晶片)及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，其中創作者可使他們自己的邏輯驅動器或他們可以經由網路在資料中心或雲端租用邏輯驅動器進行開發或實現他們的創作或發明。
本發明另一方面提供發明人的一創新平台，該創新平台包括(i)在一資料中心或雲端內的複數邏輯驅動器，其中該些邏輯驅動器包括使用先進行20nm或10nm技術節點的半導體IC製程技術節點所製造的複數標準商業化FPGA IC晶片。(ii)創新者的裝置及，(iii)複數使用者的裝置，該創作者的裝置及複數使用者裝置(具有複數邏輯驅動器)可經由網際網路或互連網在資料中心或雲端上通訊溝通，其中該創新者可經由網際網路或互連網且使用常用編程語言在資料中心或雲端上編程複數邏輯驅動器，用以發展及寫入軟體程式以實現他的創新(發明)(包括演法、架構及/或應用)，其中常用的編程語言包括C, Java, C++, C#, Scala, Swift, Matlab, Assembly Language, Pascal, Python, Visual Basic, PL/SQL或JavaScript等程式語言，在編程些邏輯驅動器之後，該創新者或複數使用者可經由網際網路或互連網使用己編程完成的邏輯驅動器用於他們的創新(包括演算法、架構及/或應用)中，其中該些創新包括：(i)計算上、運算上、學習上及/或推理上的創新的演算法或架構，及/或(ii)創新及/或具體的應用。
本發明另一方面提供具有用包括具有多個FPGA IC晶片，CPU晶片，GPU晶片，TPU晶片和ASIC晶片的多晶片封裝，具有高可編程性和高效率的邏輯驅動器，半導體IC晶片的可編程性可從FPGA IC晶片、CPU晶片、GPU晶片、TPU晶片到ASIC晶片依序降低，而半導體IC晶片的效率從FPGA IC晶片、CPU晶片、GPU晶片、TPU晶片到ASIC晶片依序提高，如圖31所示。本發明所提供的邏輯驅動器的FPGA IC晶片可改善ASIC晶片、TPU晶片、GPU晶片和CPU晶片的高效半導體IC晶片的可編程性。
本發明另外揭露一種商業模式，此商業模式係將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器轉變成一商業邏輯IC晶片商業模式，例如像是現在商業化DRAM或商業化快閃記憶體IC晶片商業模式，其中對於同一創新(演算法、結構及/或應用)，此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同。現有邏輯ASIC晶片及COT IC晶片設計、製造及/或生產的公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計、製造和產品(IDM)的公司)可變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司，或是變成類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司。現有邏輯ASIC或COT IC晶片設計及/或製造包括(包括無晶圓廠IC設計和產品公司，IC代工廠或簽約製造商（可能沒有產品），垂直集成的IC設計，製造和產品公司)可變成以下產業模式的公司：(1)設計、製造和/或銷售標準商品FPGA IC晶片； 和/或(2)設計、製造和/或銷售標準商品邏輯驅動器。此產業模式係類似於現有商業化DRAM或快閃記憶體晶片的產業模式，其中使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體之程式碼編程該邏輯驅動器，例如係用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能，此邏輯驅動器是一可現場編程的加速器，可用在用戶端、資料中心或雲端中，或是用在AI功能中的訓練/推測的應用程式中進行現場編程。
本發明另外揭露一種商業模式，此商業模式係將現有硬邏輯ASIC晶片或COT晶片的硬體商業模式經由使用標準商業化邏輯驅動器轉變成軟體商業模式，其中對於同一創新(演算法、結構及/或應用)，可經由此邏輯驅動器從效能、功耗、工程及製造成本上比現有常規ASIC晶片或常規COT IC晶片更好或相同，標準商業化邏輯驅動器可用作為設計ASIC或COT IC晶片的替代方法。現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，他們可能調整變成以下商業模式：(1)變成軟體公司，針對他們的發明或應用可發展成軟體及販賣/或租用軟體為主的商業模式，可讓他們的客戶或使用者安裝軟體至客戶的或使用者所擁有的商業化標準邏輯運算器中；及/或 (2) 硬體公司仍是販賣硬體的商業模式，沒有ASIC晶片或COT IC晶片的設計及生產，在模式(2)中，客戶或使用者可安裝自我研發的軟體安裝在所販賣(或購買)的標準商業邏輯驅動器內，然後再賣給他們的客戶或使用者。在模式(1)及(2)中，客戶/用戶或開發人員/公司都可以將軟體原始碼寫入其所需演算法的標準商品邏輯驅動器 (亦即是，將軟體原始碼加載到標準化商品邏輯驅動器中)、架構和/或應用中，例如是用在人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能的程式，可對邏輯驅動器進行編程以執行諸如圖形晶片、DSP晶片、以太網絡晶片、無線(例如802.11ac)晶片或AI晶片之類的功能。邏輯驅動器可以可選擇地被編程為執行人工智能(AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、虛擬實境(VR)、擴增實境(AR)、車用電子、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。
本發明的另一方面提供了一種用於標準商業化邏輯驅動器的標準商業化FPGA IC晶片。使用先進的半導體技術節點(或世代)，例如比20 nm或10 nm更先進的技術節點，來設計及實現和製造標準商業FPGA IC晶片；其中晶片尺寸和製造良率都得到了改良及優化，並以最低的製造成本實現了所用半導體技術節點或新世代產品的生產。標準商業化FPGA IC晶片的面積可以在400 mm2至9 mm2之間、225 mm2至9 mm2之間、144mm2至16 mm2、100至16 mm2之間、75mm2至16 mm2或者50 mm2和16 mm2之間。先進半導體技術節點或下一代中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此標準商業化FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中標準商業化FPGA IC晶片的輸入/輸出電路可能只需要與輸入/輸出驅動器(I/O驅動器)或輸入/輸出接收器(I/O 接收器)以及靜電放電(Electrostatic Discharge (ESD))裝置溝通/通訊。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.05皮法(pF)至2pF之間或介於0.1pF至1pF之間，或小於2pf或1pF。ESD裝置的大小係介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於小於2pf或1pf，例如一雙向(或三向)I/O接墊或電路包括一ESD電路、一接收器及一驅動器，其具有介於0.05pF至2pF之間或介於0.05pF至1pF之間，或是小於小於2pf或1pf的輸入電容或輸出電容。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在標準商業化FPGA IC晶片內 (例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O電路)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入./輸出晶片內，標準商業化FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%面、0.5%或0.1%積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或標準商業化FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables, LUTs)及多工器(多工器)；及(或) (ii)可編程互連接線(可編程交互連接線)。例如，標準商業化FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積(其中不包括晶片的密封環及晶片的切割區域，亦即是僅包括密封環邊界內的區域)被使用設置邏輯區塊及可編程互連接線，或是標準商業化FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊、重覆陣列及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。該標準商業化FPGA IC晶片的面積係在沒有密封環(seal ring)和晶片切塊面積的情況下測量，亦即是該區域僅包括密封環內邊界的區域。
本發明另一方面提供使用在標準商業化邏輯驅動器內的複數邏輯區塊之標準商業化FPGA IC晶片，該標準商業化FPGA IC晶片包括該些邏輯區塊，該邏輯區塊包括(A)邏輯單元，該邏輯單元包括：(i)邏輯閘陣列，其包括布爾邏輯運算器(Boolean logic operators)，例如是NAND, OR, AND, 及/或OR電路；(ii)查找表(Look-Up-Tables (LUTs))及多工器，(B)運算及處理單元，其例如包括加法器、乘法器、寄存器(register)、多工器和/或除法電路。布爾邏輯運算器之邏輯閘的功能、計算、操作或過程可以使用FPGA IC芯片上的可編程導線或線路（可編程金屬互連導線或線路）進行處理；而某些布爾運算符，邏輯門或某些計算、操作或過程可以使用FPGA IC晶片上的固定導線或固定跡線(金屬交互連接線或固定線)執行。例如，該加法器及/或多工器可經由位在FPGA IC晶片上的該固定線被設計及實施，用於加法器及/或多工器的交互連接邏輯電路，可替代地，布爾邏輯運算器之邏輯閘的功能或計算、操作或過程可以使用例如查找表(LUT)和/或多工器(multiplexers)來執行， LUT儲存或記憶邏輯閘或單元的處理或計算之結果、計算的結果、決策過程的決定或運算、事件或活動的結果，該LUT可在(例如)SRAM單元中儲存或記憶資料或資訊或結果，一個(或多個)LUT可以形成邏輯單元，SRAM單元可以分佈在FPGA晶片中的所有位置，並且在邏輯塊中靠近或靠近其相應的多工器。可替換地，SRAM單元可以位於FPGA晶片的特定區域或位置中之SRAM矩陣中， 其中SRAM單元矩陣包括用於在分散位置中的邏輯區塊之選擇多工器的LUT的多個SRAM單元，或者該SRAM單元可位在FPGA晶片的一些特定區域中的其中之一SRAM矩陣中，儲存或鎖存在每一SRAM單元的資料可輸入至多工器中用於選擇。
該標準商業化FPGA IC晶片的可編程交互連接線包括位在交互連接金屬線中間的交叉點開關，例如，n條金屬線或跡線可連接至交叉點開關的輸入端，及m條金屬線連接至至交叉點開關的輸出端，及該交叉點開關可位在n條金屬線及m條金屬線之間，該交叉點開關被設計成使每一個第n金屬線可以進行編程，以連接到任何m條金屬線。因此標準商業化FPGA IC晶片包括主要地包括規則的和重複的閘極矩陣或區塊、LUT和多工器或可編程交互連接線，像是標準商業化DRAM、或NAND快閃IC晶片，對於大於例如50mm2的晶片面積、製造成品率可以非常高，例如大於80％，90％或95％。
或者，該交叉點開關例如包括多工器或開關緩衝器，該多工器從n條輸入金屬線中依據儲存在5T或6T SRAM單元中的資料選擇一個n輸入資料；及輸出所選擇一個n輸入資料至一開關緩衝器，該開關緩衝器將多工器的輸出資料通過或不通過至連接到開關緩衝器輸出的一條金屬線。
本發明的另一方面提供了一種多晶片封裝中的標準商業化邏輯驅動器，該多晶片封裝包括標準商業化多個FPGA IC晶片及一個(或多個)非揮發性記憶體IC晶片，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其多個中標準商業化FPGA IC晶片均採用裸晶片格式，或者採用單晶片或多晶片封裝。每個標準商業化FPGA IC晶片都可以具有標準的共同特徵、數量或規格：(1)邏輯區塊，包括(i)數量大於或等於2M、10M、20M、50M或100M的系統閘，(ii)邏輯單元或元件的數量大於或等於64K、128K、512K、1M、4M或8M，(iii)硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器和/或(iv)記憶體區塊的數量等於或大於1M、10M、50M、100M、200M或500M； (2)每個邏輯區塊或運算符的輸入數量，其數量可以大於或等於4、8、16、32、64、128或256；(3)電源電壓：該電壓可以在0.1V(伏特)至2.5V之間、0.1V至2V之間、0.1V至1.5V之間或0.1V至1V之間； (4)I/O接墊的佈局、位置、數量和功能。由於FPGA晶片是標準商業化IC晶片時，用每個技術節點的FPGA晶片之設計或產品的數量減少到很少，因此，使用先進的半導體節點或世代所製造之FPGA晶片所需之昂貴光罩或光罩組可減少至少數的幾副光罩。例如，針對特定技術節點或特定世代的半導體技術，可以減少到3至20個光罩組、3至10個光罩組或3至5個光罩組。因此大幅減少了NRE和生產費用。利用很少的設計和產品，可以針對少量的晶片設計或產品調整或優化製造過程，從而獲得非常高的製造晶片良率。這類似於當前先進的標準商業化DRAM或NAND閃存記憶體的設計和生產。此外，晶片庫存管理變得容易，高效和有效，因此，可縮短了FPGA晶片的交付時間，並變得非常具有成本效益。
本發明的另一方面在標準商業化邏輯驅動器中，其包括多個標準商業化FPGA IC晶片的多晶片封裝，經由編程方式用在需要計算和/或處理功能的不同演算法、架構及/或應用上，其中多個標準商業化FPGA IC晶片分別為裸晶片格式或單晶片或多晶片封裝。多個標準商業化FPGA IC晶片中的每一個可以具有如上所述和指定的標準共同特徵或規格。類似於用於DRAM模組中的標準DRAM IC晶片(邏輯驅動器中的標準商業化FPGA IC晶片)，每個晶片還可以包括一些其他I/O引腳或接墊，例如：(1)一個晶片致能(chip enable)引腳或接墊，(2)兩個(或多個)輸入選擇(input selection)引腳或接墊和/或(3)兩個(或多個)輸出選擇(output selection)引腳或接墊，多個標準商業化FPGA IC晶片中的每個可以包括例如4個I/O連接埠，並且每個I/O連接埠可以包括64個雙向I/O電路。上述增加的I/O引腳或接墊係用於從上述每一標準商業化FPGA IC晶片中之4個I/O連接埠中選擇一個。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA IC晶片及一個(或多個)非揮發性記憶體IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝形式。每一標準商業化FPGA IC晶片具有如上所述的標準通用特徵或規格，每一標準商業化FPGA IC晶片包括複數邏輯區塊，其中每一邏輯區塊例如可包括(1)1至16個8x8的加法器，(2)1至16個8x8的乘法器，(3)256至2K的邏輯單元，其中每一邏輯單元包括1個寄存器(register)及4個查找表(Look-Up-Tables, LUT)，其中每一LUT包括4至256資料或資訊位元，上述1至16個8x8的加法器及/或1至16個8x8的乘法器可由每個FPGA IC晶片上的固定金屬線或固定線（金屬交互連接線或固定連接線）設計和形成。
本發明另一方面揭露標準商業化邏輯驅動器在一多晶片封裝內，此多晶片封裝包括複數標準商業化FPGA IC晶片及一個(或多個)非揮發性記憶體IC晶片，該標準商業化邏輯驅動器可經由現場編程而用於不同應用所需要的邏輯、計算及/或處理功能，其中複數該標準商業化FPGA IC晶片中，每一個晶片都採用裸晶格式(或單晶片)或多晶片的封裝形式。該標準商業化邏輯驅動器可具有共同標準特徵或規格：(1)邏輯區塊包括：(i)系統閘的數量大於或等於8M、40M、80M、200M或400M；(ii)邏輯單元或元件的數目大於或等於256K、512K、2M、4M、16M或32M；(iii)硬核(hard macros)，例如是DSP片段(DSP slices)、微控制器硬核、多工器硬核、固定線加法器(fixed-wired adders)及/或固定線乘法器(fixed-wired multipliers)；及/或(iv)記憶體區塊具有的位元大於或等於4M、40M、200M、400M、800M或2G位元。(2) 電源電壓：此電壓可介於0.2 V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3) I/O接墊在商業化標準邏輯驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。邏輯驅動器也可包括耦接通訊、連接或耦接至記憶體裝置或驅動器的I/O接墊、金屬柱或凸塊、連接至SATA連接埠或PCIs連接埠，由於邏輯驅動器可商業化標準生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯驅動器交貨時間變得更短，成本效益更高。
本發明的另一方面揭露該標準商業化邏輯驅動器位在多晶片封裝中，其還該標準商業化邏輯驅動器包括專用控制晶片、專用I/O晶片和/或專用控制和I/O晶片。
該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片使用各種半導體技術節點或世代，包括使用較舊或成熟的技術節點或世代，例如低於或等於(或大於或等於)20 nm的半導體技術節點或世代，來設計、實現和製造該晶片，或是半導體技術節點或世代等於20 nm, 30 nm, 40 nm, 50 nm, 90 nm, 130 nm, 250 nm, 350 nm或500 nm之技術，使在專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片半導體技術節點或世代為大於較舊或成熟的技術節點1, 2, 3, 4, 5個世代或大於5個世代；比封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片更成熟或更先進，用專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片中使用的電晶體可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。使用在該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的電晶體可不同於封裝在同一個邏輯驅動器中之標準商業化FPGA IC晶片的電晶體，例如該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的電晶體可以係常規的MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，或是該專用I/O晶片及/或專用控制及I/O晶片的電晶體可以係FDSOI MOSFET，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片可使用FINFET，使用在專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓可大於或等於1.5V, 2.0 V, 2.5V, 3 V, 3.5V, 4V或5V，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓可小於或等於2.5V, 2V, 1.8V, 1.5V或1 V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓可不同於封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片之電源供應電壓，例如，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為4V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為1.5V，使用在專用I/O晶片及/或專用控制及I/O晶片的電源供應電壓為2.5V(伏特)時，而封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片的電源供應電壓為0.75V，該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的FETs之該閘極氧化物(物性)厚度可大於或等於5 nm, 6 nm, 7.5 nm, 10 nm, 12.5 nm或15 nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)可薄於4.5 nm, 4 nm, 3 nm或2 nm，在專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的FETs之閘極氧化物(物性)厚度可不同於同一邏輯驅動器中的標準商業化FPGA IC晶片的FETs之閘極厚度，例如該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片所使用的FETs之閘極氧化物(物性)厚度為10nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為3nm；而例如該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片所使用的FETs之閘極氧化物(物性)厚度為7.5nm，而同一邏輯驅動器中的標準商業化FPGA IC晶片之FETs之該閘極氧化物(物性)為2nm，該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片的輸入及輸出及用於邏輯驅動器的ESD保護器，該專用控制晶片、該專用I/O晶片及/或專用控制及I/O晶片可提供(i)大型驅動器或接收器、或與邏輯驅動器的外部進行通訊的I/O電路，及(ii)小型驅動器或接收器，或用於邏輯驅動器中複數晶片通訊之I/O電路，該大型驅動器或接收器，或與邏輯驅動器的外部進行通訊的I/O電路的驅動能力、加載、輸出電容(能力)或電容係大於在邏輯驅動器中用於晶片中的通信之小型驅動器或接收器的電容，該大型I/O驅動器或接收器，或是用於與外界(邏輯驅動器之外)通訊之的驅動能力、加載、輸出電容(能力)或電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間，或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF，小型驅動器或接收器的用於邏輯驅動器中晶片間的通訊，其驅動能力、加載、輸出電容(能力)或電容可介於0.05 pF至2 pF之間或0.1 pF至1 pF之間，或小於2 pF或1 pF。在該專用I/O晶片之該ESD保護器的尺寸大於在同一邏輯驅動器中的標準商業化FPGA IC晶片之ESD保護器的尺寸，在該大型I/O電路中的ESD保護器尺寸可介於0.5 pF至20 pF之間、介於0.5 pF至15 pF之間、介於0.5 pF至10 pF之間、介於0.5 pF至5pF之間、介於0.5 pF至2 pF之間；或大於0.5 pF, 1 pF, 2 pF, 3 pF, 5pF或10 pF，例如，使用在大型I/O驅動器或接收器、或與邏輯驅動器的外部進行通訊的I/O電路之雙向(或三向)I/O接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸入電容及輸出電容可介於2 pF至100 pF之間、介於2 pF至50 pF之間、介於2 pF至30 pF之間、介於2 pF至20 pF之間、介於2 pF至15 pF之間、介於2 pF至10 pF之間或介於2 pF至5 pF之間；或大於2 pF, 3 pF, 5 pF, 10 pF, 15 pF或20 pF，例如，使用在小型I/O驅動器或接收器、或與邏輯驅動器內晶片間的通訊之I/O電路之雙向(或三向)I/O接墊或電路其輸入電容及輸出電容可介於0.05pF至2 pF之間或介於0.1 pF至1 pF之間；或小於2 pF或1 pF。
在標準商業化驅動器中的多晶片封裝之專用I/O晶片可包括I/O電路或接墊(或微銅金屬柱或凸塊)，用於連接或耦接至一個(或多個)(2、3、4或大於4)的USB連接埠、一或複數IEEE 複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。該專用I/O晶片也可包括通訊、連接或耦接至記憶體碟的I/O電路或接墊(或微銅金屬柱或凸塊)，連接至SATA連接埠、或PCIs連接埠。
本發明另一方面提供在多晶片封裝中的標準商業化邏輯驅動器，該標準商業化邏輯驅動器包括複數標準商業化FPGA IC晶片及一個(或多個)非揮發性IC晶片，用於需要通過現場編程進行邏輯、計算和/或處理功能的不同應用，其中該一個(或多個)非揮發性記憶體IC晶片，其包括裸晶片格式或多晶片格式之NAND快閃晶片，每一NAND可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4 Gb、16 Gb、64 Gb、128 Gb、256 Gb或512 Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28 nm、20 nm、16 nm及(或) 10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells (SLC))技術或多層式儲存(multiple level cells (MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32個NAND記憶單元的堆疊層。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯驅動器，商業化標準邏輯驅動器包括複數標準商業化FPGA IC晶片、專用控制及I/O晶片及一個(或多個)非揮發性記憶體IC晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯驅動器內的複數晶片之間的通訊及邏輯驅動器內的每一晶片與邏輯驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制及I/O晶片直接與邏輯驅動器內的其它晶片或複數晶片通訊，也可與邏輯驅動器之外的外部電路或外界電路通訊，此專用控制及I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯驅動器之外的外部電路或外界電路直接通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯驅動器內的其它晶片或複數晶片通訊；(2)每一FPGA IC 晶片可單一直接與邏輯驅動器內的其它晶片或複數晶片通訊，但是不與邏輯驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片內的I/O電路可間接經由(或通過)專用控制及I/O晶片中的I/O電路與邏輯驅動器之外的外部電路或外界電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於其中之一FPGA IC晶片中的I/O電路，其中之一FPGA IC晶片的I/O電路連接或耦接至專用I/O晶片的大型I/O電路(例如輸入或輸出的電容大於2 pF)，用於與邏輯驅動器之外界電路通訊；(3)該專用控制晶片只與邏輯驅動器的其它晶片(或複數晶片)通訊，但不直接與外界電路通訊或不與外界電路通訊；其中專用控制晶片中的其中之一I/O電路不直接經由專用I/O晶片的一I/O電路與外界通訊；其中專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯的大於專用控制晶片的I/O電路，其中專用控制晶片包括用於這二種通信小型及大型二個I/O電路；(4)每一非揮發性記憶體IC晶片與邏輯驅動器的其他一個(或多個)晶片直接通訊，但不與(邏輯驅動器的之外部)或外部直接通信，其中一個(或多個) 非揮發性記憶體IC晶片的I /O電路可以通過專用I/O晶片的I / O電路與外部或外部（邏輯驅動器）進行間接通信；其中，專用I/O晶片的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於一個(或多個)非揮發性記憶體IC晶片的I/O電路的驅動能力，另外，其中一個(或多個)非揮發性記憶體IC晶片可以與邏輯驅動器的另一個(或多個)晶片直接通信，並且還可以與邏輯驅動器的外部或外部直接通信，其中一個(或多個)非揮發性記憶體IC晶片分別包括用於這兩種通信的小型和大型I/O電路，另外，其中專用控制晶片可直接與邏輯驅動器的其它晶片通訊，也可直接與外界電路直接通訊。上文中”物件X直接與物件Y通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”亦即為物件X(例如邏輯驅動器中的第一晶片)可不經由或通過邏輯驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”亦即為物件X(例如是邏輯驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。物件X不與物件Y通訊，亦即為物件X(例如邏輯驅動器中的第一晶片)不直接與物件Y通訊或耦接，物件X也不間接與物件Y通訊或耦接。
本發明另一方面揭露在一多晶片封裝中的邏輯驅動器類型，邏輯驅動器類型更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property (IP))電路、特殊應用(Application Specific (AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於20nm、30nm、40 nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯驅動器內標準商業化FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的標準商業化FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯驅動器內的標準商業化FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於或大於30nm、40nm、50 nm、90 nm、130 nm、250 nm、350 nm或500 nm的技術，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20 nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20 nm或10 nm的技術設計，需超過美金美金一千萬元或甚至超過美金2千萬元、美金1億元或美金2億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金5百萬元、美金1千萬元或美金2千萬元，若使用邏輯驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC 晶片及COT IC 晶片的開發比較，開發使用相同或相似的創意及/或應用之IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。通過以下方式，創新者可以通過以下方式能節省成本、更輕鬆地實施創新：（i）使用較舊且更成熟的技術節點(例如40 nm或大於或等於20 nm的成熟節點)來設計IAC芯片；（ii）使用封裝在同一邏輯驅動器中的標準商業化FPGA IC晶片，其中，標準商業化FPGA IC晶片是使用先進技術節點所製造的，例如係7 nm技術節點、或高於20 nm技術或高於7 nm技術製造。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成主要的軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片；(2) 從第三方採購祼晶類型或封裝類型的複數商業化標準FPGA晶片及標準商業化非揮發性記憶體晶片；(3) 設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片的邏輯驅動器；(3) 為了創新技術或新應用需求安裝內部開發軟體至邏輯驅動器內的及標準商業化非揮發性記憶體晶片內；及(或) (4) 賣己安裝程式的邏輯驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之傳統昂貴的ASIC IC晶片或COT IC晶片，例如比30nm、20 nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯驅動器中的複數商業化標準FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明的另一方面揭露該邏輯驅動器在多晶片封裝中，該多晶片封裝包括多個標準商業化FPGA IC晶片及一個(或多個)非揮發性IC晶片，還包括處理和/或計算IC晶片，例如一個(或多個)中央處理器(CPU) 晶片、一個(或多個)圖形處理單元(GPU)晶片、一個(或多個)數位信號處理(DSP)晶片、一個(或多個)張量處理單元(Tensor Processing Unit , TPU)晶片和/或一個(或多個)應用處理單元(APU)晶片。
該邏輯驅動器可包括上述一(或多個)處理IC 晶片及計算IC晶片，及一個(或多個)高速、寬位元寬及高位元寬記憶體(HBM)晶片，例如高速、高頻寬快取SRAM晶片或DRAM IC晶片。例如邏輯驅動器可包括複數GPU晶片，例如1、2、3、4或大於4個GPU晶片，及高速、寬頻寬及高頻寬(high bandwidth)緩存SRAM晶片或DRAM IC晶片，其中之一GPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯驅動器可包括複數TPU晶片，例如是2、3、4或大於4個TPU晶片，及多個高速、寬頻寬及高頻寬緩存SRAM晶片或DRAM IC晶片，其中之一TPU晶片與其中之一SRAM或DRAM IC晶片之間的通訊的位元寬度可等或大於64、128、256、512、1024、2048、4096、8K或16K。
在一個(或多個)邏輯運算晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)與高速高頻寬的SRAM、DRAM或NVM RAM (例如是MARM、RRAM) 晶片之間的通訊、連接或耦接係透過(經由) 嵌入式細線穚接式交互連接線(embedded Fineline Interconnection Bridges (FIBs))的第一交互連接線結構(First Interconnection Scheme of Interconnection Bridge (FISIB))及/或第二交互連接線結構(Second Interconnection Scheme of Interconnection Bridge (SISIB))將揭露於以下說明中，其連接及通訊方式與在相同晶片中的內部電路相似或類式，其中FISIP及(或)SISIP將於後續的揭露中說明。FIBs的交互連接線金屬線或跡線用於在邏輯驅動器的二晶片之間高速、高頻寬及高資料位元寬的通訊，另外，在一邏輯晶片、運算晶片及/或計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC晶片)及高速、高頻寬及高資料位元寬的SRAM、DRAM或NVM RAM晶片中的通訊、連接或耦接係透過(經由)嵌入式FIBs的FISIB及/或SISIB之金屬交互接線、跡線及金屬栓塞，並可使用位在邏輯、處理及/或計算晶片與SRAM、DRAM或NVM RAM晶片二者中之小型I/O驅動器及小型接收器連接或耦接，其中此小型I/O驅動器、小型接收器或I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.05pF與2pF之間、0.1pF與1pF或小於2pF或於1pF，例如，一雙向I/O(或三向)接墊、I/O電路可使用在小型I/O驅動器、接收器或I/O電路與邏輯驅動器中的高速、高頻寬及高資料位元寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.05pF與2pF之間、0.1pF與1pF或小於2pF或於1pF。
運算IC 晶片或計算IC 晶片或在邏輯驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此標準商業化FPGA IC晶片提供(1)使用(可現場編程)邏輯功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2) 用於(非現場編程)邏輯功能、處理器及操作的固定金屬交互線路。一旦FPGA IC晶片中的可現場編程金屬交互線路被編程，被編程的金屬交互線路與在FPGA晶片中的固定金屬交互線路一起提供針對一些應用的一些特定功能。一些操作的FPGA晶片可被操作與運算IC 晶片與計算IC 晶片或在同一邏輯驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence, AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things, IOT)、工業計算、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面提供使用在邏輯驅動器中的標準商業化FPGA IC晶片，標準的商業化FPGA晶片是使用先進的半導體技術節點或世代所設計、實現和製造的，例如係使用高於或低於20 nm或10 nm的先進技術。該標準商業化FPGA IC晶片包括(1)一層位在矽基板中(或上)的電晶體，(2)晶片中(或上)的一第一交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))位在矽基板(具有電晶體上方)上方，(3)位在整個晶圓上及位在FISC結構上的一保護層；(4)一晶片中(或上)的一第二交互連接線結構(Second Interconnection Scheme in, on or of the Chip (SISC))位在FISC結構上，及(5)複數具有銲錫層之微金屬柱或凸塊位在SISC上(或上方)。
本發明另一方面提供用於邏輯驅動器中之多晶片封裝中覆晶封裝之交互連接線基板(Interconnection Substrate (IS))，根據位在IS之多晶片(multiple-Chips-On-an-Interconnection-Substrate (COIS))的多晶片封裝覆晶方法，在COIS多晶片封裝中之該IS包括：(1)具有高密度交互連接線、金屬栓塞及用於扇出及交互連接線細小間距金屬接墊之細線穚接型交互連接線(Fineline Interconnection Bridges (FIB))，其位在覆晶封裝中的多個IC晶片之間，接合或封裝在IS上，(2)該印刷電路板(例如是球柵陣列基板（BGA）)，其具有低密度交互連接線、金屬栓塞及粗金屬接墊，其中FIBs嵌合在PCBs或BGAs中，該IC晶片或封裝可以覆晶封裝(接合或封裝)至IS上，其IC晶片包括上述揭露的晶片：該標準商業化FPGA晶片、非揮發性晶片或封裝、專用控制晶片、專用I/O晶片、專用控制及I/O晶片、IAC晶片及/或處理及/或計算IC晶片，例如CPU, GPU, DSP, TPU或APU晶片，用於嵌合在PCBs或BGAs中的該FIB包括：(1)一矽基板；(2)位在矽基板上(或上方)的交互連接線穚之第一交互連接線結構(First Interconnection Scheme on or of the Interconnection Bridge (FISIB))；(3) 位在FISIB結構上(或上方)的交互連接線穚之第二交互連接線結構(Second Interconnection Scheme on or of the Interconnection Bridge (SISIB))；(4)位在SISIB上(或上方)的微銅金屬接墊、金屬柱或凸塊。
本發明另一方面提供形成IS在COIS多晶片封裝中的方法，該IS為PCB(例如是BGA板)係依據印刷電路板的製程步驟形成，在形成IS的過程中，在IS中嵌入上述指定和描述的一個(或多個)FIB，該IS包括：(1)一基礎結構(例如是5-2-5之BGA板)、硬核心(hard core)的二金屬層及五個堆積層位在硬核心的每一側上，該硬核心具有開口、凹陷或孔於其中，(2)基礎結構和FIB上方或上方的多個金屬交互連接層；(4)位在IS之最上層交互連接線金屬層之上表面上(或上方)的複數銅接墊、金屬柱或凸塊；(5)位在IS之最底層交互連接線金屬層下表面上之複數銅接墊。
本發明另一方面提供在COIS多晶片封裝中使用具有FISIB、SISIB、銅接墊或金柱的IS依據覆晶封裝之多晶片封裝技術及製程來形成邏輯驅動器的方法，形成COIS多晶片封裝邏輯驅動器的製程步驟如下所示：
(1)執行覆晶封裝、接合或封裝製程：(a)首先提供具有FISIS、SISIB、銅接墊或金屬柱位在該IS頂部，而位在IC晶片或封裝底部的銅接墊，然後該些IC晶片以覆晶封裝、接合或封裝至位在IS的頂部的銅接墊或金屬柱，該IS如上述所揭露及說明之內容，該些IC晶片(或封裝)可被封裝、接合至該IS上，如上述所揭露及說明之封裝內容，該標準商業化FPGA晶片、該非揮發性晶片或封裝、該專用控制晶片、該專用I/O晶片、該專用控制及I/O晶片、IAC晶片及/或計算晶片或處理晶片(例如CPU, GPU, DSP, TPU或APU晶片)，全部的晶片可覆晶封裝在該邏輯驅動器內，其包括具有銲錫層位在微型銅金屬柱或凸塊位在晶片上表面，(b)該些晶片覆晶、接合或封裝(具有電晶體那面向下)至IS的那側或表面上所對應的銅接墊或金屬柱，也就是，位在IC晶片上高密度、小尺寸微型銅金屬柱或凸塊(HDB)可覆晶封裝至位在IS上的上高密度、小尺寸微型銅接墊或金屬柱(HDP)，位在IC晶片上低密度、大尺寸微型銅金屬柱或凸塊(LDB)可覆晶封裝至位在IS上的上底密度、大尺寸微型銅接墊或金屬柱(LDP)，IC晶片(沒有晶片的那面朝上)朝上的矽基板的背面；(c) 用底部填充材料填充IS和IC晶片之間的間隙中(以及IS上IC芯片的微型銅柱或凸塊之間的間隙)。
(2)經由晶圓級型式或面板型式以旋塗、網版印刷或灌模等方式將樹脂或化合物(灌模材料)填入晶片之間的間隙及空間中並覆蓋在該些晶片的背面，以CMP研磨以將該樹脂或化合物(灌模材料)的表面平坦化，或可選擇性地以CMP研磨方式，直到所有IC晶片的背面完全暴露出。
(3)在IS的底部表面所曝露出的銅接墊上(或下方)形成銲錫凸塊。
(4)切割或分割己完成的面板，包括將兩個相鄰邏輯驅動器之間的材料或結構進行分離或切割，兩個相鄰邏輯驅動器晶片之間填充間隙或空間的材料(例如，聚合物)被分離、切割，以形成邏輯驅動器的單獨單元。
本發明另一範例提供標準商業化COIS複數晶片封裝邏輯驅動器，此標準商業化COIS邏輯驅動器可在可具有一定寬度、長度及厚度的正方形或長方形，一工業標準可設定邏輯驅動器的直徑(尺寸)或形狀，例如COIS多晶片封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，COIS多晶片封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm，另外，金屬凸塊或金屬柱在邏輯驅動器內的IS上可以係為標準尺寸，例如是一MxN的陣列區域，其二相鄰銲錫凸塊或金屬柱之間具有標準間距尺寸或空間尺寸，每一金屬凸塊或金屬柱位置也在一標準位置上。
本發明另一範例提供邏輯驅動器包括複數單層封裝邏輯驅動器，及在多晶片封裝的每一單層封裝邏輯驅動器如上述說明揭露，本發明之邏輯驅動器是堆疊的多層封裝的邏輯驅動器，複數單層封裝邏輯驅動器的數量例如是2、5、6、7、8或大於8，其型式例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package (POP))技術，此方式就一單層封裝邏輯驅動器封裝在其它單層封裝邏輯驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology (SMT))。
本發明另一範例提供一方法用於單層封裝邏輯驅動器適用於堆疊POP封裝技術，用於POP封裝的單層封裝邏輯驅動器的製程步驟及規格與上述段落中描述的FOITCOIS多晶片封裝邏輯驅動器相同，除了在形成封裝體穿孔(Through-Package-Vias, TPVs)或聚合物穿孔(Thought Polymer Vias, TPVs)在邏輯驅動器的複數晶片的間隙或空間之間、及(或)邏輯驅動器封裝的周邊區域及邏輯驅動器內的晶片邊界之外。在上述COIS多晶片封裝之製程(2)中，該CMP研磨製程係實施直到全部的TPVs的上表面全部的曝露，然後一絕緣介電層(例如是聚合物)可形成在晶圓或面板上，然後形成銅接墊在該絕緣介電層上及在絕緣介電層之開口內，TPVs用於連接或耦接在邏輯驅動器正面(底部)至邏輯驅動器封裝背面，其中” 邏輯驅動器正面”為FOISDIS基板的一側面，其中複數晶片中具有電晶體的一側朝下，具有TPVs的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，例如單層封裝邏輯驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，及具有厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。或者，單層封裝邏輯驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm或40mm，其長度大於或等於3mm、5 mm、7 mm、10 mm、12 mm、15 mm、20 mm、25 mm、30 mm、35 mm、40 mm、45 mm或50 mm，其厚度大於或等於0.03 mm、0.05 mm、0.1 mm、0.3 mm、0.5 mm、1 mm、2 mm、3 mm、4 mm或5 mm。具有TPVs的邏輯驅動器經由另一組銅柱或凸塊設置在該IS基板上，該銅金屬柱的高度大於在IS上表面之微型銅接墊或金屬柱(用於覆晶封裝的覆晶微銅接墊或金屬柱)，TPVs的高度(從最頂端絕緣層的上表面至銅柱或凸塊上表面之間的距離)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或大於、高於或等於50µm、30µm、20µm、15µm或5µm，TPVs的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm，最相近TPV之間的最小空間(間隙)例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間，或大於或等於150µm、100µm、60µm、50µm、40µm、30µm、20µm、15µm或10µm。
具有金屬交互連接線或跡線、金屬栓塞、嵌合FIBs、覆晶微型銅接墊或金屬柱及高的銅金屬柱(TPVs)的IS面板可使用覆晶封裝或接合的方式，將IC晶片接合至IS的覆晶微型銅接墊或金屬柱上，以形成一邏輯驅動器，形成具有TPVs之該邏輯驅動器的製程步驟相同於上述所揭露之內容，包括覆晶封裝或接合的製程步驟、底部填充材料、灌模材料、研磨底部填充材料及形成銲錫凸塊在該IS上或下側。
本發明另一範例提供形成堆疊邏輯驅動器的方法，例如經由以下製程步驟：(i)提供一第一單層封裝邏輯驅動器，第一單層封裝邏輯驅動器為分離或晶圓或面板型式，其具有焊錫凸塊朝下，及其曝露的TPVs複數銅接墊朝上(IC 晶片係朝下)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯驅動器設在所提供第一單層封裝邏輯驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，此製程係以印刷焊錫層或焊錫膏或焊劑(flux)在TPVs的銅接墊(上表面)上，接著以覆晶封裝製程將第二分離單層封裝邏輯驅動器的銅柱或凸塊、焊錫凸塊連接或耦接至第一分離單層封裝邏輯驅動器上的焊錫凸塊。，此製程係類似於使用在IC 覆晶技術的POP技術，連接或耦接至第二分離單層封裝邏輯驅動器上的焊錫凸塊至第一單層封裝邏輯驅動器的TPVs上的銅接墊，將另一第三分離單層封裝邏輯驅動器以覆晶封裝方式連接或耦接至第二單層封裝邏輯驅動器的TPVs所曝露的複數銅接墊，可重覆此POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯驅動器(例如多於或等於n個分離單層封裝邏輯驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器為分離型式，它們例如可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板型式，形成複數堆疊邏輯驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯驅動器，當第一單層封裝邏輯驅動器仍是面板型式，對於進行POP堆疊製程形成複數堆疊邏輯驅動器時，面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯驅動器。
本發明另一範例提供適用於堆疊POP組裝技術的一單層封裝邏輯驅動器的方法，單層封裝邏輯驅動器用於POP封裝組裝係依照上述段落中描述的複數COIS多晶片封裝相同的製程步驟及規格，除了形成位在單層封裝邏輯驅動器背面的背面金屬交互連接線結構(以下簡稱BISD)及封裝穿孔或聚合物穿孔(TPVs)在邏輯驅動器中複數晶片之間的間隙，及(或)在邏輯驅動器封裝周圍區域及在邏輯驅動器內複數晶片邊界(具有複數電晶體的IC 晶片朝下)，BISD可包括在交互連接線金屬層內的金屬線、連接線或金屬板，及BISD形成在(i)IC 晶片(具有複數電晶體IC 晶片的一側朝下)背面上，(ii)在灌模化合物上，及(iii)平坦化處理步驟後，曝露TPVs上表面，BISD提供額外交互連接線金屬層或邏輯驅動器封裝背面的連接層，包括在邏輯驅動器(具有複數電晶體的IC 晶片之一側朝下)的IC 晶片正上方且垂直的位置，TPVs被用於連接或耦接邏輯驅動器的IS上的電路或元件(例如具有在PCB材料中之金屬線、金屬栓塞、FR4或BT材料、及FIBs的矽基板上之FISIB及/或SISIB)至邏輯驅動器封裝背面(例如是BISD)，具有TPVs及BISD的單層封裝邏輯驅動器可使用於堆疊邏輯驅動器，此單層封裝邏輯驅動器可是標準型式或標準尺寸，具有BISD的邏輯驅動器經由形成金屬線、位在IC晶片背面上的複數交互連接線金屬線層上之金屬平面(當IC晶片具有電晶體的那面朝下)上、灌模化合物及TPVs曝露的上表面及在平坦化後灌模化合物的表面上，使用上述之浮凸銅(emboss copper process)方式及內容在BISD的最頂層絕緣介電層之開口中所曝露的最頂層金屬層上形成銅接墊、銲錫凸塊、銅金屬柱。或者，如上所述，在形成金屬線，金屬栓塞和金屬接墊時，可使用PCB/BGA的半加成製程(semi-additive copper process)的製程步驟，以用於形成BISD之金屬線、金屬栓塞和金屬接墊。
銅接墊、銅金屬柱或銲錫凸塊的位置係位在：(a)位在邏輯驅動器中之該些晶片之間的間隙或空間中；(b)邏輯驅動器封裝的外圍區域以及邏輯驅動器內或邏輯驅動器的晶片邊緣之外；及/或(c) 垂直位在該些IC晶片的背面。BISD可以包括1至6層或2至5層的交互連接線金屬層。FISC及FISIB的交互連接線金屬線或跡線的黏著層(例如是鈦或氮化鈦)及銅種子層位在金屬線或跡線的底部及側壁。
BISD可以包括1至6層或2至5層的交互連接線金屬層。 BISD的交互連接金屬線、跡線或平面通過浮凸金屬製程形成，並且僅在金屬線或跡線的底部而不是在金屬線的側壁處具有黏著層(例如Ti或TiN)和銅種子層，FISC和FISIP的交互連接金屬線或跡線在金屬線或跡線的底部和側壁均具有黏著層(例如Ti或TiN)和銅種子層。BISD的金屬線、跡線或平面的厚度例如介於0.3µm至40µm之間、介於0.5µm至30µm之間、介於1µm至20µm之間、介於1µm至15µm之間、介於1µm至10 µm之間或介於0.5 µm至5 µm之間，或厚度大於或等於0.3 µm、0.7 µm、1µm、2 µm、3 µm、5µm、7 µm或10 µm，BISD的金屬線或跡線的寬度例如介於0.3 µm和40 µm之間、介於0.5 µm和30 µm之間、介於1 µm和20 µm之間、介於1 µm和15 µm之間、介於1 µm和10 µm或介於0.5 µm至5 µm之間，或寬度大於或等於0.3 µm、0.7 µm、1µm、2 µm、3 µm、5µm、7 µm或10 µm。 BISD的金屬間介電層的厚度例如介於0.3µm至50µm之間、介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或者厚度大於或等於0.3 µm、0.5 µm、0.7 µm、1 µm、1.5 µm、2 µm、3 µm或5 µm。 BISD的交互連接線金屬層的平面金屬層可用作供應電源的電源、接地參考電源的接地平面，和/或用作散熱或散佈的散熱器以進行散熱，其中平面金屬層厚度可以較厚，例如介於5µm至100µm之間、介於5µm至50µm之間、介於5µm至30µm之間、介於5µm至20µm之間或介於5µm至15µm之間；或厚度大於或等於5 µm、10 µm、20 µm、30 µm或50 µm。BISD中的交互連接線金屬層的平面若做為供應電源平面、接地平面和/或散熱器時可將其設置為交錯或交錯形狀的結構，或者可設置為叉形(fork shape)的型式。
單層封裝邏輯驅動器的BISD交互連接線係用來：(a)用於連接或耦接位在單層封裝邏輯驅動器背面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銲錫凸塊或銅凸塊連接或耦接至IS的金屬線或連接線，且更經由IC晶片的該些微型銅金屬柱或凸塊、SISC及FISC連接或耦接至複數電晶體；(b)用於連接或耦接至位在單層封裝邏輯驅動器背面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊與他們相對應的TPVs，並且經由對應的TPVs，使位在單層封裝邏輯驅動器背面的銅接墊、銲錫凸塊或銅凸塊連接或耦接至IS的金屬線或連接線，且更經由IS的金屬栓塞接點連接或耦接至單層封裝驅動器正面的(IC晶片具有電晶體的那側朝下)銲錫凸塊、銅金屬柱或金凸塊，因此，位在單層封裝驅動器背面銅接墊、銲錫凸塊或銅凸塊連接或耦接至另一單層封裝驅動器正面的(IC晶片具有電晶體的那側朝下)銅接墊、銲錫凸塊或銅凸塊；(c) 用於連接或耦接位在單元封裝邏輯驅動器中之FPGA IC晶片的背面(FPGA IC晶片具有電晶體那側朝下)垂直上方的銅接墊、銅金屬柱或銲錫凸塊至它們所對應的TPVs；且經由所對應的TPVs、銅接墊、垂直位在邏輯驅動器的單層封裝中之FPGA IC晶片的背面上方銅金屬柱或銲錫凸塊連接或耦接至IS的金屬線或跡線上，及更經由銅金屬柱或凸塊、FPGA IC晶片之SISC及FISC連接或耦接至FPGA IC晶片中的電晶體；(d)用於連接或耦接位在單層封裝邏輯驅動器中的半導體IC晶片之背面(半導體IC晶片的那側朝下)垂直上方的銅接墊、銅金屬柱或銲錫凸塊至它們所對應的TPVs；及經由垂直位在單層封裝邏輯驅動器中的半導體IC晶片之背面之所對應的TPVs、銅接墊、銅金屬柱或銲錫凸塊，並更經由IS的金屬線或跡線連接或耦接至位在單層封裝邏輯驅動器中正面(IC晶片具有電晶體的那側朝下)上IS的銲錫凸塊，其中位在IS上(或下方)之該些銲錫凸塊係垂直位在單層封裝邏輯驅動器中的半導體IC晶片之正面(半導體IC晶片的那側朝下)上方，因此，垂直位在單層封裝邏輯驅動器中的半導體IC晶片之背面(半導體IC晶片的那側朝下具有)上方的銅接墊、銅金屬柱或銲錫凸塊連接或耦接至垂直位在半導體IC晶片正面下方的銲錫凸塊，(e)用於連接或耦接垂直位在單層封裝邏輯驅動器中的第一FPGA晶片(FPGA晶片具有電晶體的那側朝下)銅接墊、銅金屬柱或銲錫凸塊至經由使用BISD內的金屬線或連接線的一交互連接網或結構連接或耦接，直接地且垂直位在單層封裝邏輯驅動器的第一FPGA晶片(頂面具有複數電晶體的IC 晶片朝下)之背面的複數銅接墊、焊錫凸塊或銅柱至直接地且垂直位在單層封裝邏輯驅動器的第二FPGA晶片(頂面具有複數電晶體的第二FPGA晶片朝下)的複數銅接墊、焊錫凸塊或銅柱，交互連接網或結構可連接或耦接至單層封裝邏輯驅動器的TPVs；(f)經由使用BISD內金屬線或連接線的交互連接網或結構連接或耦接直接地或垂直位在單層封裝邏輯驅動器的FPGA晶片上的一銅墊、焊錫凸塊或複數銅柱至，直接地或垂直位在同一FPGA晶片上的另一銅接墊、焊錫凸塊或銅柱、或其它複數銅墊、焊錫凸塊或銅柱，此交互連接網或結構可連接至耦接至單層封裝邏輯驅動器的TPVs；(g)為電源或接地面及散熱器或散熱的擴散器。
本發明另一範例揭露在多晶片封裝中的邏輯驅動器型式可更包括一或複數專用可編程交互連接線IC晶片(Dedicated Programmable Interconnection IC chip, DPIIC)晶片)，DPIIC晶片包括5T或6T SRAM單元及交叉點開關，及使用在標準商業化FPGA IC晶片的複數電路或交互連接線之間的編程交互連接線，可編程交互連接線包括位在邏輯驅動器中之標準商業化FPGA IC晶片之間或其它半導體IC晶片之間的IS(包括PCB或BGA基板之交互連接線金屬線或金屬栓塞，及FIBs的FISIB及/或SISIB)的交互連接線，該些交互連接線具有交叉點開關電路位在該些IS的交互連接線之內，例如IS的n條金屬線或連接線輸入至在DPIIC晶片上之一交叉點開關電路，及IS的m條金屬線或連接線從開關電路耦接或輸出，DPIIC晶片上之交叉點開關電路被設計成IS的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至IS的m條金屬線或連接線中的任一條金屬線或連接線，DPIIC晶片上之交叉點開關電路可經由例如儲存在DPIIC晶片中的SRAM單元的編程原始碼控制，DPIIC晶片上之交叉點開關可包括：(1)n型及p型電晶體成對電路；或(2)多工器及切換緩衝器。DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內標準商業化FPGA晶片之間IS的金屬線或連接線之可編程交互連接線。或者，DPIIC晶片包括5T或6T SRAM單元及交叉點開關用於邏輯驅動器內的標準商業化FPGA晶片與TPVs(例如TPVs底部表面)之間IS的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法。在5T或6T SRAM單元內儲存的(編程)資料用於編程二者之間的”連接”或”不連接”，例如：(i)一第一金屬線或連接線、IS的連接網、連接線或網連接至在邏輯驅動器中一或複數IC 晶片上的一或複數微銅柱或凸塊，及(或)連接至IS的其中之一銲錫凸塊，及(ii) IS的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVs為可編程，也就是說，上述揭露內容提供可編程的TPVs，可編程的TPVs或者可用在可編程交互連接線電路，包括用在邏輯驅動器的FPGA晶片上的5T或6T SRAM單元及交叉點開關，可編程TPV可經由(軟體)編程為(i) 連接或耦接至邏輯驅動器的一或複數IC 晶片中之一或複數微銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯驅動器的IS之金屬接墊、金屬柱或凸塊上之銲錫凸塊。當位在邏輯驅動器背面的一金屬接墊、凸塊或金屬柱連接至(位在BISD上或上方的)可編程TPV、銅接墊、銅凸塊或金屬柱或銲錫凸塊而將其變成(位在BISD上或上方的)可編程金屬接墊、銅凸塊或金屬柱，位在該邏輯驅動器背面的該(位在BISD上或上方)可編程金屬接墊、凸塊或金屬柱可經由編程及經由可編程TPV而耦接至：(i)位在一或多個邏輯驅動器的一或多個IC晶片(FISC及/或SISC的金屬線或連接線)正面的(具有電晶體的那一側)一或多個微型銅金屬柱或凸塊，及/或(ii)位在邏輯驅動器的IS上或上方的一或多個金屬接墊、金屬柱或凸塊上的銲錫凸塊。或者是，該DPIIC晶片包括5T或6T SRAM單元及交叉點開關可用於IS的金屬線或連接線中的可編程交互連接線，該些交互連接線位在該邏輯驅動器的IS上或下方的銲錫凸塊與該邏輯驅動器的一或多個IC晶片的一或多個微型銅金屬柱或凸塊之間。儲存在DPIIC晶片之5T或6T SRAM單元的資料用於編程以下二者之間的”連接”或”不連接”：(i)IS的一第一金屬線、連接線或網連接至邏輯驅動器的一或多個IC晶片上的一或多個微型銅金屬柱或凸塊，及(ii)IS的一第二金屬線、連接線或網連接或耦接至IS上或下方的銲錫凸塊。本發明此方面的揭露而言，位在IS上或下方的銲錫凸塊係可以被編程的，也就是本發明此方面提供可編程銲錫凸塊位在該IS上或下方，該些編程銲錫凸塊可另外使用在該邏輯驅動器內的FPGA IC晶片上的可編程交互連接線電路上，該FPGA IC晶片包括5T或6T SRAM單元及交叉點開關，位在IS上或下方的該些編程銲錫凸塊可經由編程而連接或耦接該邏輯驅動器的一或多個IC晶片(具有SISC或FISC的金屬線或連接線及/或電晶體)的一或多個微型銅金屬柱或凸塊。
上述將DPIIC晶片覆晶封裝在IS上或上方，可替代地，如上所述和指定的DPIIC晶片更可包括橋接式交互連接線的功能(如上述對於FIBs所說明及描述的)，該DPIIC晶片可包括FIB功能，其可嵌入至IS中用作為FIB穚，或者是DPIIC晶片可變成一可編程交互連接線FIB，該PIFIB穚提供高密度、高速、寬位元寬可編程交互連接線位在該些IC晶片之間，並且覆晶封裝在邏輯驅動器的IS基板上，例如，該PIFIB穚可位在二FPGA IC晶片之間、位在一FPGA IC晶片與一計算/處理晶片(CPU, GPU, DSP或TPU晶片)之間、介於位在一高位元寬、高速記憶體晶片(DRAM, SRAM或NVM)與FPGA IC晶片之間，或介於位在一高位元寬、高速記憶體晶片(DRAM, SRAM或NVM)與一計算/處理晶片(CPU, GPU, DSP或TPU晶片)之間。
本發明另一範例提供用於之後形成標準商業化邏輯驅動器製程中提供COIS中使用的標準化IS，以庫存中的面板形式使用，用於以後形成如上所述之說明中的標準商品邏輯驅動器的過程，該標準化IS內的固定物理布局或設計的IS上的銲錫凸塊，以及位在IS上或上方的TPVs之固定設計及或布局，IS上的TPVs的位置或坐標相同，或用於複數標準化IS的標準布局及設計的特定型式，例如在每一標準商業化IS中TPVs之間的連接結構相同，另外，對於標準化IS而言，IS的設計或交互連接線，及IS上的金屬線或金屬栓塞的布局或坐標相同，或對於複數標準化IS具有標準化的特定型式的布局及設計，在庫存及商品清單中的標準商業化IS接著可經由上述揭露及說明內容形成標準商業化邏輯驅動器，包括的步驟包括：(1)複晶封裝或接合IC 晶片在標準化IS上，其中IS具有晶片的表面(其有複數電晶體)或一側朝下；(2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙或空間中，及例如在面板型式下經由塗佈、印刷、滴注或壓模的方法覆蓋在IC 晶片的背面，使用CMP之步驟及研磨步驟平坦化應用材料、樹脂或化合物的表面至一水平面至IS上全部TPVs的上表面全部被曝露及IC 晶片的背面全部曝露；(3)形成BISD；及(4)形成BISD上的複數金屬接墊、柱或凸塊。具有一固定布局或設計的標準商業化IS可經由使用或特制化而用於不同的演算法、架構及/或應用上，其中係使用如上述說明位下IS下方可編程TPVs及/或可編程銲錫凸塊進行使用或特制化。如上述說明，在DPIIC晶片晶片內5T或6T SRAM內被安裝或編程的資料可使用在位在IS上或上方的可編程TPVs及/或可編程銲錫凸塊，而在FPGA晶片的5T或6T SRAM內所安裝或編程的資料可另外使用位在IS上或上方的可編程TPVs及/或可編程銲錫凸塊。
本發明另一範例提供標準商品化邏輯驅動器，其中標準商品化邏輯驅動器具有固定設計、布局或腳位的：(i)在FOISDIS的金屬栓塞接點上或下方的金屬接墊、柱或凸塊(銅柱或凸塊、焊錫凸塊或金凸塊)銲錫凸塊，及(ii) 在標準商業化邏輯驅動器的背面(IC 晶片具有複數電晶體的那一側(頂面)朝下)上的銅接墊、複數銅柱或焊錫凸塊(在BISD上或上方)，標準商品化邏輯驅動器針對不同應用可經由軟體編碼或編程專門定製，FOISDIS的金屬栓塞接點上或下方可編程的複數金屬接墊、柱或銲錫凸塊，及(或) 如上所述之BISD(通過可編程TPVs)上的可編程銅接墊、銅柱或凸塊或焊錫凸塊用於不同應用，如上所述，軟體編程的原始碼可被載入、安裝或編程在DPIIC晶片或DPICSRAM晶片內，對於不同種類的應用時，用於控制標準商業化邏輯驅動器內同一DPIIC晶片或DPICSRAM晶片的交叉點開關，或者，軟體編程的原始碼可被載入、安裝或編程在標準商業化邏輯驅動器內的邏輯驅動器的FPGA IC 晶片之5T或6T SRAM單元內，對於不同種類的應用時，用於控制同一FPGA IC晶片內的交叉點開關，每一標準商業化邏輯驅動器具有相同的且在FOISDIS的金屬栓塞接點上或下方的金屬接墊、柱或銲錫凸塊設計、布局或腳位，及BISD上或上方的銅接墊、銅柱或凸塊或焊錫凸塊可經由使用軟體編碼或編程、使用在FOISDIS的金屬栓塞接點上或下方的可編程銲錫的複數金屬接墊、柱或凸塊，及(或)在邏輯驅動器中BISD(通過可編程TPVs)上或上方的可編程銅接墊、銅柱或凸塊或焊錫凸塊用於不同的應用、目的或功能。
本發明另一範例提供單層封裝或堆疊型式的邏輯驅動器，其包括IC 晶片、邏輯區塊(包括LUTs、交叉點開關、 多工器、開關緩衝器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)記憶體單元或陣列，此邏輯驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，邏輯區塊(包括LUTs、交叉點開關 多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)標準商業化FPGA IC晶片(及(或)其它在單層封裝或堆疊型式的邏輯驅動器)內的記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)，邏輯驅動器封裝中的可編程的3D IIIE提供超級豐富交互連接線結構或環境，包括：(1)IC 晶片內的FISC、SISC及微銅柱或凸塊；(2)該IS上的金屬交互連接線、跡線、金屬栓塞、覆晶微型銅接墊、金屬柱或凸塊(包括IS的半加成銅及嵌合FIBs的FISIB及/或SISIB)；(3)TPVs； (4)BISD；及(5)在BISD上或上方的銅接墊、銅柱或凸塊或焊錫凸塊，可編程3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(A)在x-y方向，(i)FPGA晶片的FISC及SISC，(ii)IS的金屬交互連接線或跡線(包括IS的半加成銅及嵌合FIBs的FISIB及/或SISIB)；及/或(iii)BISD，，用於交互連接或耦接在同一FPGA IC晶片內的或在單層封裝邏輯驅動器內的不同FPGA晶片的邏輯區塊及(或)記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；在Z方向，(i)在FISC及SISC的金屬栓塞，(ii)位在SISC上的微型金屬柱或凸塊；(iii)在is中的金屬栓塞(包括在嵌合型FIBs中的金屬栓塞)，(iv)在IS上的覆晶微型銅接墊、金屬柱或凸塊；(v)在IS下方表面上的銲錫凸塊：(iv)TPVs；(vi)在BISD中的金屬栓塞，及/或(viii)在BISD上的銅接墊、銅金屬柱或凸塊或銲錫凸塊，用於交互連接或耦接邏輯區塊，及(或)在不同FPGA晶片內的或在堆疊邏輯驅動器中不同單層封裝邏輯驅動器堆疊封裝內的記憶體單元或陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程3D IIIE提供了幾乎無限量的電晶體或邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及/或交叉點開關)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，半導體IC晶片之微金屬柱或凸塊連接至接收器係用於FPGA IC 晶片內邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸入係相似或類似突觸末端的突觸後細胞：(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、IS上的金屬交互連接線(包括嵌合FIBs的FISIB及/或SISIB)、及(或)BISD、及金屬栓塞、複數金屬接墊、柱或凸塊、包含在SISC上的微銅柱或凸塊、金屬栓塞接點、IS的銲錫凸塊、TPVs、及(或)銅接墊、半導體IC晶片之複數金屬柱或凸塊或在BISD上或上方的焊錫凸塊形成，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微金屬柱或凸塊連接至複數驅動器或發射器用於FPGA IC 晶片內的邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)交叉點開關)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptic cells)。
本發明另一方面提供具有相似或類似複數連接、交互連接線及(或)複數人腦功能的可編程的3D IIIE：(1)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器交叉點開關)係相似或類似神經元(複數細胞體)或複數神經細胞；(2)複數交互連接線結構及邏輯驅動器的結構係相似或類似樹突(dendrities)或軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，複數交互連接線結構及(或)邏輯驅動器結構包括(i)FISC的金屬線或連接線、FOISDSISC、IS的交互連接線(包括嵌合式FIBs的FISIB及/或 SISIB)、及BISD及(或)(ii) 在SISC上的微型銅柱或凸塊、金屬栓塞接點、FOISD的金屬栓塞接點上或下方的複數金屬柱或IS上的銲錫凸塊、TPVS、及(或)在BISD上或上方的複數銅接墊、銅金屬柱或凸塊、銲錫凸塊。一類軸突(axon-like)交互連接線結構及(或)邏輯驅動器結構連接至一邏輯運算單元或操作單元的驅動輸出或發射輸出(一驅動器)，其具有一結構像是一樹狀結構，包括：(i)一主幹或莖連接至邏輯運算單元或操作單元；(ii)從主幹分支而出的複數分支，每個分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)用於控制主幹與每個分支的連接或不連接；(iii)從複數分支再分支出來的子分支，而每一子分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)係用於控制主幹與其每一分支之間的”連接”或”不連接”，一枝蔓狀交互連接線結構及(或)邏輯驅動器的結構連接至一邏輯運算單元或操作單元的接收或感測輸入(一接收器)，及枝蔓狀交互連接線結構具有一結構類似一灌木(shrub or bush)：(i)一短主幹連接至一邏輯單元或操作單元；(ii)從主幹分支出來複數分支，複數可編程開關(該FPGA IC晶片的5T或6T SRAM單元/開關及/或DPIICs晶片或DPICSRAM晶片)用於控制主幹或其每一分支之間的”連接”或”不連接”，複數類枝蔓狀交互連接線結構連接或耦接至邏輯運算單元或操作單元，類枝蔓狀交互連接線結構的每一分支的末端連接或耦連至類軸突結構的主幹或分支的末端，邏輯驅動器的類枝蔓狀交互連接線結構可包括複數FPGA IC 晶片的複數FISC及SISC。
本發明另一方面提供用於系統/機器除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體及可變的記憶體單元及邏輯單元，來進行計算或處理的一可重新配置可塑性及/或整體架構，本發明提供具有彈性及整體性的一可編程邏輯運算器(邏輯驅動器)，其包括記憶單元及邏輯單元，以改變或重新配置在記憶體單元中的邏輯功能、及/或計算(或處理)架構(或演算法)，及/或記憶(資料或資訊)，邏輯驅動器之可塑性及完整性的特性相似或類似於人類大腦，大腦或神經具有彈性及完整性，大腦或神經許多方面在成年時可以改變(或是說”可塑造性”)及可重新配置。如上述說明的邏輯驅動器(或FPGA IC晶片) 提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係使用儲存在附近的配置編程記憶體單元(Configuration Programing Memory, CPM)中的複數記憶(資料或訊息)達成，在FPGA IC晶片中的CPM單元之資料或資訊也可儲存在CPM單元，例如是在邏輯驅動器中的HBM IC晶片之SRAM或DRAM單元或是在邏輯驅動器中的NVM IC晶片之NAND快閃記憶體單元，儲存在CPM單元中的資料或資訊用於LUTs或是FPGA IC晶片中的可編程交互連接線，儲存在邏輯驅動器中之半導體晶片中之記憶體單元中的一些記憶，例如是FPGA IC晶片的SRAM單元、在HBM IC晶片中的SRAM或DRAM單元或是在NVM IC晶片中的NAND快閃記憶體單元，用於儲存資料或資訊(Data Information Memory cells, DIM)，其中一(或多個)SRAM或DRAM HBM IC晶片或NVM(NAND快閃記憶體)IC晶片更可設置在該邏輯驅動器內，該NAND快閃IC晶片可經由與FPGA IC晶片相同的方式封裝在邏輯驅動器內，該NAND快閃IC晶片可用於備份在HBM IC晶片內SRAM單元或DRAM單元之DIM單元的資料或資訊，當邏輯驅動器的電源供應被關閉時，儲存在NVM(NAND快閃記憶體)IC晶片內的資料或資訊可被保存，在DIM單元內的資料或資訊與該操作、計算或運算相關連，例如(i)用於操作、計算或運算所需要的輸入資料或資訊；或(ii) 操作、計算或運算的輸出資料或資訊。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
靜態隨機存取記憶體(SRAM)單元的說明
(1)第一種類型的揮發性記憶體單元
揭露本發明之實施例的第一種型式之揮發性記憶體單元的電路圖。參照第1A圖，第一類型的揮發性記憶體單元398，其具有一記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，其可以具有由4個資料鎖存電晶體447和448組成的記憶體單元446，即兩對P型MOS電晶體447和N型MOS電晶體448均具有彼此耦接的汲極端、彼此耦接的閘極端以及耦接至電源電壓Vcc和接地參考電壓Vss的源極端。在左邊那對中的P型和N型MOS電晶體447和448的閘極端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第一資料輸出Out1之記憶體單元446的第一輸出點，右邊的那對中的P型和N型MOS電晶體447和448的閘極端耦接至左邊的那對中的P型及N型MOS電晶體447和448的汲極端，用作為用於記憶體單元446的一第二資料輸出Out2之記憶體單元446的第二輸出點。
參照第1A圖，第一類型的揮發性記憶體單元398可以進一步包括兩個開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其中的第一個電晶體之閘極端連接到字元線451，其通道(channel)之一端子耦接到位元線452，而通道的另一端子耦接到左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端，第二個電晶體之閘極端耦接至字元線451，而其通道(channel)之一端耦接至一位元條線(bit-bar)453，而通道之另一端耦接至右邊那對中的P型和N型MOS電晶體447和448的汲極端及左邊那對中的P型和N型MOS電晶體447和448的閘極端。位元線452上的邏輯準位(level)與位條線453上的邏輯準位(level)相反。開關449可以被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點(即在4個資料鎖存電晶體447和448的汲極端和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。此外，位元條線453可以經由第二個開關449的通道耦接到右邊那對中的P型和N型MOS電晶體447和448的汲極端以及左邊那對中的P型和N型MOS電晶體447和447的閘極端，進而將左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元條線453上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，位元條線453上的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
(2)第二類 揮發性記憶體單元
第1B圖揭露本發明之實施例的第二類型揮發性記憶體單元的電路圖。參照第1B圖，第二種類型的揮發性記憶體單元398，其具有記憶體單元446，亦即是靜態隨機存取記憶體(SRAM)單元，可以具有如第1A圖所示的記憶體單元446。第二類型的揮發性記憶體單元398可以進一步具有開關或轉移(寫入)電晶體449(例如N型或P型MOS電晶體)，其閘極端耦接至字元線451和通道(channel)，該通道的一端子耦接至位元線452，且該通道另一端子耦接至左邊那對中的P型和N型MOS電晶體447和448的汲極端以及右邊那對中的P型和N型MOS電晶體447和448的閘極端。該開關449可被認為是用於將編程碼或資料寫入4個資料鎖存電晶體447和448的儲存節點中(即在4個資料鎖存電晶體447和448的汲極和閘極端)的一編程電晶體。可以通過字元線451控制開關449，以經由第一個開關449之通道開啟從字元線451至左邊那對中的P型和N型MOS電晶體447和448的汲極端和右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的連接，進而將右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線之邏輯準位及左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線之邏輯準位重新加載到位元線452上的邏輯準位。因此，位元線452上的邏輯準位(level)可以在右邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在左邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存，與位元線452上的邏輯準位(level)相反的邏輯準位(level)可以在左邊那對中的P型和N型MOS電晶體447和448的閘極端之間的導電線中及在右邊那對中的P型和N型MOS電晶體447和448的汲極端之間的導電線中被記錄或鎖存。
通過/不通過開關的說明內容
(1)第一類型的通過/不通過開關
第2A圖係為根據本申請案之實施例所繪示之第一型通過/不通過開關之電路圖。請參見第2A圖，第一型通過/不通過開關258包括N型金屬氧化物半導體(metal-oxide-semiconductor, MOS)電晶體222及P型MOS電晶體223，該N型MOS電晶體222與P型MOS電晶體223相互並聯耦接，該第一型通過/不通過開關258的每一該N型MOS電晶體222與P型MOS電晶體223可配置形成一通道，該通道的一端位在(耦接至)該通過/不通過開關258的節點N21上，而該通道相對的另一端位在(耦接至)該通過/不通過開關258的節點N22，因此節點N21與節點N22之間的連接可由該第一型通過/不通過開關258設定”導通”或”不導通”。第一型通過/不通過開關258包括一反相器533，其位在其輸入點上的資料輸入耦接於N型MOS電晶體222之閘極及節點SC-3，作為其輸出點以資料輸出耦接於P型MOS電晶體223之閘極，反相器533適於將其輸入反向而形成其輸出。
(2)第二種類型的通過/不通過開關
第2B圖係為根據本申請案之實施例所繪示之第二型通過/不通過開關之電路圖。請參見第2B圖，第二型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。在該對之第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘極端位在該通過/不通過開關258的節點N21上。第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲極耦接至第二級(也就是輸出級)之該對P型MOS電晶體293及N型MOS電晶體294的閘極，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲極端耦接至其它該通過/不通過開關258的節點N22。
請參見第2B圖，第二類型該通過/不通過開關258還包括一開關機制，此開關機制可使多級三態緩衝器292用以作為致能(enable)多級三態緩衝器292或禁能(disable)多級三態緩衝器292，其中該開關機制包括：(1)控制P型MOS電晶體295的源極端係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極端；(2)控制N型MOS電晶體296的源極端係耦接至接地參考電壓(Vss)，而其汲極端係耦接至第一級及第二級之N型MOS電晶體294的源極端；以及(3)反相器297用以將耦接控制N型MOS電晶體296之閘極端之該通過/不通過開關258的一資料輸入SC-4(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
例如，如第2B圖所示， 當通過/不通過開關258具有邏輯準位“ 1”的資料輸入SC-4以開啟通過/不通過開關258時，通過/不通過開關258可以放大其資料輸入，並且將其資料輸入從節點N21的輸入點傳輸到節點N22的輸出點作為資料輸出。 當通過/不通過開關258具有處於邏輯準位“ 0”的資料輸入SC-4以關閉通過/不通過開關258時，通過/不通過開關258可能既不傳遞來自其本身的資料，也不能將資料通過其開關258，且也不將資料從其節點N22傳輸到其節點N21。
(3)第三類型通過/不通過開關
第2C圖係為根據本申請案之實施例所繪示之第五型通過/不通過開關之電路圖。針對繪示於第2B圖及第2C圖中的相同標號所指示的元件，繪示於第2C圖中的該元件可以參考該元件於第2B圖中的說明。請參見第2C圖，第五型通過/不通過開關258可以包括一對的如第2B圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N21上)係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極端(位在通過/不通過開關258的節點N22上)係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極端。針對位在左側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-5(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。針對位在右側之多級三態緩衝器292，其反相器297用以將耦接在其控制N型MOS電晶體296之閘極端的該通過/不通過開關258的一資料輸入SC-6(位在反相器297的輸入點上)反相，以作為耦接至控制P型MOS電晶體295之閘極端的反相器297資料輸出(位在反相器297之輸出點)。
舉例而言，請參見第2C圖，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“0”時，會關閉位在右側之多級三態緩衝器292，第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N21處的輸入點傳輸至位在節點N22處的輸出點，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，該第三類型通過/不通過開關258可放大其資料輸入並通過其資料從位在節點N22處的輸入點傳輸至位在節點N21處的輸出點，以作為資料輸出，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“0”時，會關閉位在左側之多級三態緩衝器292，第三類型的通過/不通過開關258既不能將資料從其節點N21傳輸到其節點N22，也不能將資料從其節點N22傳輸到其節點N21，當該通過/不通過開關258的一資料輸入SC-5的邏輯準位(值)為“1”時，會開啟位在左側之多級三態緩衝器292，且該通過/不通過開關258的一資料輸入SC-6的邏輯準位(值)為“1”時，會開啟位在右側之多級三態緩衝器292，第三類型的通過/不通過開關258可以放大其資料輸入並將其資料輸入從其節點N21處的輸入點傳輸至其節點N22處的輸出點作為其資料輸出，或者放大其資料輸入並使其通過 從其節點N22處的輸入點到其節點N21處的輸出點的資料輸入作為其資料輸出。
由通過/不通過開關構成的交叉點開關之說明
(1)第一種交叉點開關
第3A圖係為根據本申請案之實施例所繪示之由四個通過/不通過開關所組成之第一型交叉點開關之電路圖。請參見第3A圖，四個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關258之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第一型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，每一型通過/不通過開關258之節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第一型交叉點開關379之中心節點。舉例而言，第一型交叉點開關379可開啟使資料經由其左側及上側的通過/不通過開關258從其節點N23傳輸至其節點N24、透過其上側及下側的通過/不通過開關258耦接至接點N25、以及/或者透過其上側及右側的通過/不通過開關258耦接至接點N26。
(2)第二類交叉點開關
第3B圖係為根據本申請案之實施例所繪示之由六個通過/不通過開關所組成之第二型交叉點開關之電路圖。請參見第3B圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第2A圖至第2C圖所繪示之第一型至第三型通過/不通過開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。每一通過/不通過開關258之節點N21及節點N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第二型交叉點開關379可開啟使資料經由其該些六個通過/不通過開關258其中第一個從其節點N23傳輸至其節點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接點N24之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第二型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
多工器(multiplexers(MUXER))說明
第4圖揭露本發明之實施例的多工器(multiplexers)的電路圖。 參照第4圖所示，多工器(multiplexers(MUXER)) 211可具有針對第一輸入資料組(例如，A0和A1)平行排列設置的第一組的兩個輸入點，以及針對第二輸入資料組(例如，D0, D1, D2和D3)平行排列設置的第二組的四個輸入點。多工器(multiplexers, (MUXER))211可以依據位在第一組輸入點的其第一輸入資料組(即A0及A1)，從位在第二組輸入點之其第二輸入資料組中選擇一資料輸入(例如D0，D1，D2或D3)，作為其輸出點處的資料輸出Dout。
參照第4圖所示，多工器(multiplexers)211可以包括多級開關緩衝器(例如，兩級開關緩衝器217和218)，它們彼此耦接或逐級耦接。為了更詳細地說明，多工器(multiplexers)211可在第一級(即，輸入級)中以兩對的形式包括四個成對平行排列的開關緩衝器217，每個開關緩衝器217具有與輸入多工器211的第一輸入資料組中的資料A1相關聯之第一資料的一第一輸入點，及與輸入多工器211的第二輸入資料組的資料(D0, D1, D2或D3)相關聯之一第二資料的一第二輸入點。在第一級中的四個開關緩衝器217中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器207，其具有用於多工器211之第一輸入資料組的資料A1之一輸入點，其中反相器207用以將多工器211的該第一輸入資料組的資料A1予以反相，以作為位在反相器207的一輸出點的資料輸出。在第一級中的每對中的兩個開關緩衝器217中的一個，其可以根據在其第一輸入點處耦接反相器207的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第一級中該對開關緩衝器217的一資料輸出；可以根據位在第一輸入點處耦接至反相器207的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第一級中每一對中的另一個開關緩衝器217，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第一級中的該每對中的兩個開關緩衝器217的輸出點可以彼此耦接。例如，在第一級中位在高處的一對兩個開關緩衝器217中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，及耦接至與輸入多工器211的第二輸入資料組之資料D0相關聯之其第二資料的其第二輸入點；在第一級中位在高處的一對兩個開關緩衝器217中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器207的輸出點，並耦接至輸入至與多工器211的第二輸入資料組之資料D1相關聯的第二資料之第二輸入點，可以根據位在其第一輸入點處所輸入的第一資料來開啟接通第一級中的位在最高處之該對的兩個開關緩衝器217中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第一級中位在高處之該對開關緩衝器217的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉第一級中的位在最高處之該對的兩個開關緩衝器217中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第一級中該二對開關緩衝器217中的每一個，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，其中該輸出點耦接至在第二級(亦即是輸出級)中開關緩衝器218中的一個之一第二輸入點，作為在該第一級中二對之開關緩衝器217的每一個之資料輸出。
參照第4圖所示，多工器(multiplexers)211可以包括在第二級(亦即是輸出級)一對二平行二開關緩衝器218，每一個開關緩衝器218具有與輸入多工器211的第一輸入資料組之資料A0相關聯的一第一資料之第一輸入點，及與輸入在第一級中二對開關緩衝器217之一的資料輸出的一第二資料之一第二輸入點，在第二級(即輸出級)中該對二開關緩衝器218中的每一個可以根據在其第一輸入點處的第一資料輸入來接通或斷開，其第二資料輸入從其第二輸入點處至其輸出點。多工器(multiplexers)211可包括一反相器208，其具有用於多工器211之第一輸入資料組的資料A0之一輸入點，其中反相器208用以將多工器211的該第一輸入資料組的資料A0予以反相，以作為位在反相器208的其輸出點的資料輸出。在第二級(即輸出級)中的該對中的兩個開關緩衝器218中的一個，其可以根據在其第一輸入點處耦接反相器208的輸入點和輸出點之一輸入的第一資料，來開啟從其第二輸入點至其輸出點通過該第二資料輸入，作為在第二級中該對開關緩衝器218的一資料輸出；可以根據位在第一輸入點處耦接至反相器208的輸入點和輸出點中的另一個的輸入的第一資料，來關閉第二級(即輸出級)中該對中的另一個開關緩衝器218，而不讓第二個資料從其第二輸入點傳輸到其輸出點通過。在第二級(即輸出級)中的該該對中的兩個開關緩衝器218的輸出點可以彼此耦接。例如，在第二級(即輸出級)中位在高處的該對兩個開關緩衝器218中的較高(頂部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，及耦接至與輸入在第一級中二對開關緩衝器217中位在頂部那一個之資料輸出端的其第二資料相關聯的其第二輸入點；在第二級(即輸出級)中該對兩個開關緩衝器218中的較低(底部)之一個開關緩衝器的第一輸入點耦接至反相器208的輸出點，並耦接至在第一級中二對開關緩衝器218中底部的那一個之資料輸出相關聯的其第二資料之其第二輸入點。可根據位在其第一輸入點處所輸入的第一資料來開啟接通第二級(即輸出級)中該對的兩個開關緩衝器218中的較高一個，以使其所輸入第二資料從其第二輸入點通過至其輸出點，該輸出點係作為在該第二級中該對開關緩衝器218的資料輸出；可以根據位在其第一輸入點處所輸入的第一資料來關閉接通第二級(即輸出級)中之該對的兩個開關緩衝器218中的較低一個，以使其所輸入第二資料無法從其第二輸入點通過至其輸出點。因此，可依據位在其二個第一輸入點處(其分別耦接至反相器207之輸入點及輸出點)來開關在第二級(即輸出級)中該對開關緩衝器218，以從其二個第二輸入點中的一個輸入其第二資料中之一個至其輸出點，該輸出點作為在第二級(即輸出級)中該對開關緩衝器218之資料輸出。
參照第4圖，第2B圖所示的第二類型的通過/不通過開關或開關緩衝器292可供耦接至該多工器211之該對開關緩衝器218的輸出點。通過/不通過開關或開關緩衝器292可以在其節點N21處的輸入點在最後一級(例如，在這種情況下在第二級或輸出級)中耦接至一對開關緩衝器218的輸出點。對於由與第2B圖至第4圖所示相同的元件標號表示的元件，第4圖中所示的元件標號的說明/規格可以參考第2B圖中所示的元件標號的說明/規格。因此，如第4圖所示之多工器(MUXER)211可以在其第二組四個輸入點處從其第二輸入資料組(例如，D0, D1, D2和D3)中選擇一資料輸入，在其輸出點處作為其資料輸出Dout，其中選擇係依據在其第一組二輸入點處之其第一輸資料組(例如是A0及A1)進行選擇。該第二類型通過/不通過開關292可放大與該多工器211之該對開關緩衝器218的資料輸出Dout相關聯的其資料輸入，以作為位在其節點N22(輸出點)的其資料輸出。
大型I/O電路說明
第5A圖揭露本發明之實施例的大型I/O電路的電路圖。 參照第5A圖，半導體晶片可以包括多個I/O連接墊272，每個I/O連接墊272耦接至其大型ESD保護電路或裝置273、其大型驅動器274和其大型接收器275。大型驅動器274、大型接收器275和大型ESD保護電路或裝置273可以組成一個大型I/O電路341。大型ESD保護電路或裝置273可以包括一個二極管282，該二極管282的陰極耦接至電源電壓Vcc，陽極耦接至節點281，且二極管283具有陰極和耦接至節點281及一陽極耦接至接地參考電壓Vss，節點281耦接至I/O連接墊272之一。
參照第5A圖，大型驅動器274可以具有用於啟用大型驅動器274的第一資料輸入L_Enable的第一輸入點和用於第二資料輸入L_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入L_Data_out作為其在節點281的輸出點處的資料輸出，以通過該I/O連接墊272傳輸到半導體晶片外部的電路。大型驅動器274可以包括P- N型MOS電晶體285和N型MOS電晶體286各自具有在節點281處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。大型驅動器274可以具有：“與非”閘287，其具有在與P型MOS電晶體285的閘極端耦接的“與非”閘287的輸出點處輸出的資料；以及“或非”閘288，其具有在P型MOS電晶體285的輸出端處輸出的資料。或非閘288耦接至N型MOS電晶體286的閘極端。與非閘287可在其第一輸入點具有與在反相器289的輸出點處與其反相器289的資料輸出相關聯的第一資料輸入。大型驅動器274的輸出和與大型驅動器274的第二資料輸入L_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體285的閘極端。或非閘288可以在與大型驅動器274的第二資料輸入L_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與第一資料輸入S_Enable相關聯的第二輸入點處具有第二資料輸入。小型驅動器374的第一資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5A圖，當大型驅動器274具有邏輯準位(level)“ 1”的第一資料輸入L_Enable時，與非閘287的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體285，並且或非閘288的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體286。由此，大型驅動器274可以通過以下方式禁用： 它的第一資料輸入L_Enable和大型驅動器274可能不會將第二資料輸入L_Data_out從其第二輸入點傳輸到節點281的輸出點。
參照第5A圖，當大型驅動器274具有處於邏輯準位(level)“ 0”的第一資料輸入L_Enable時，可以啟用大型驅動器274，同時，如果大型驅動器274具有處於邏輯準位(level)“ 0”的第二資料輸入L_Data_out，則NAND閘287及NOR閘288的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體285和N型MOS電晶體286，進而大型驅動器274在節點281處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊272中的一個。如果大型驅動器274具有第二資料輸入L_Data_out為邏輯準位(level)“ 1”，則NAND閘287及NOR閘288的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體285和關閉N型MOS電晶體286，進而使大型驅動器274在節點281的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊272中的一個。因此，大型驅動器274可以通過其第一資料輸入L_Enable而啟用，以將位在其第二輸入點的其第二資料輸入L_Data_out放大或驅動，作為位在節點281且位在其輸出點的資料輸出，以通過I/O連接墊272中的一個傳輸到半導體晶片外部的電路。
參照第5A圖，大型接收器275在其第一輸入點處具有第一資料輸入L_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊272之其中之一，以經由大型接收器275將其放大或驅動作為其資料輸出L_Data_in。大型接收器275可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入L_Inhibit所禁止/抑制。大型接收器275可以包括NAND閘290和反相器291，該反相器291具有在反相器291的輸入點處與NAND閘290的一資料輸出相關聯的資料輸入。該NAND閘290具有用於其第一資料輸入的第一輸入點(與大型接收器275的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該大型接收器275的第一資料輸入L_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器291的輸入點)的資料輸出，該反相器291可以用以將與NAND閘290的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為大型接收器275在大型接收器275的輸出點處之其資料輸出L_Data_in。
參照第5A圖，當大型接收器275的第一資料輸入L_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且大型接收器275的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止大型接收器275從與在節點281處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5A圖，當大型接收器275具有邏輯準位(level)“1”的第一資料輸入L_Inhibit時，大型接收器275可以被激活。同時，如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“ 0”。進而大型接收器275之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果大型接收器275通過其中之一該I/O連接墊272從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND閘290的資料輸出位在邏輯準位(level)“1”。因此，大型接收器275可經由其第一資料輸入L_Inhibit信號激活，以通過其中之一該I/O連接墊272放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5A圖，大型I/O電路274可經由一大型驅動器274提供其輸出電容或驅動能力(或負載)，例如是在2 pF與100 pF之間、2 pF與50pF之間、2 pF與30 pF之間、介於2 pF和20 pF之間、2 pF和15 pF之間、2 pF和10 pF之間、或2 pF和5 pF之間、或大於2 pF、3 pF、5 pF、10 pF、15 pF或20 pF。另外，該大型I/O電路274具有經由其大型接收器275及/或大型ESD保護電路273提供之輸入電容，例如係介於2 pF與100 pF之間、2 pF與50pF之間、2 pF與30 pF之間、介於2 pF和20 pF之間、2 pF和15 pF之間、2 pF和10 pF之間或2 pF和5 pF之間、或大於2 pF、3 pF、5 pF、10 pF、15 pF或20 pF。該大型ESD保護電路或裝置273的尺寸可以介於0.5pF至20pF之間、介於5 pF至15pF之間、0.5pF至10pF之間、0.5pF至5pF之間或在0.5pF至2pF之間、或者大於0.5pF、1 pF、2 pF、3 pF、5 pF或10pF。
小型I/O電路說明
第5B圖揭露本發明之實施例的小型I/O電路的電路圖。 參照第5B圖，半導體晶片可以包括多個I/O連接墊372，每個I/O連接墊372耦接至其小型ESD保護電路或裝置373、其小型驅動器374和其小型接收器375。小型驅動器374、小型接收器375和小型ESD保護電路或裝置373可以組成一個小型I/O電路203。小型ESD保護電路或裝置373可以包括一個二極管382，該二極管382的陰極耦接至電源電壓Vcc，陽極耦接至節點381，且二極管383具有陰極和耦接至節點381及一陽極耦接至接地參考電壓Vss，節點381耦接至I/O連接墊372之一。
參照第5B圖，小型驅動器374可以具有用於啟用小型驅動器374的第一資料輸入S_Enable的第一輸入點和用於第二資料輸入S_Data_out的第二輸入點，並且可以被配置以放大或驅動第二資料輸入S_Data_out作為其在節點381的輸出點處的資料輸出，以通過該I/O連接墊372傳輸到半導體晶片外部的電路。小型驅動器374可以包括P- N型MOS電晶體385和N型MOS電晶體386各自具有在節點381處彼此耦接作為其輸出點的汲極端，以及分別耦接至電源電壓Vcc和接地基準電壓Vss的源極端。小型驅動器374可以具有：“與非”閘387，其具有在與P型MOS電晶體385的閘極端耦接的“與非”閘387的輸出點處輸出的資料；以及“或非”閘388，其具有在P型MOS電晶體385的輸出端處輸出的資料。或非閘388耦接至N型MOS電晶體386的閘極端。與非閘387可在其第一輸入點具有與在反相器389的輸出點處與其反相器389的資料輸出相關聯的第一資料輸入。小型驅動器374的輸出和與小型驅動器374的第二資料輸入S_Data_out相關聯的第二資料輸入處的第二資料輸入，以對其第一和第二資料輸入執行與非運算，作為其資料輸出耦接至輸出它的P型MOS電晶體385的閘極端。或非閘388可以在與小型驅動器374的第二資料輸入S_Data_out相關聯的其第一輸入點處具有第一資料輸入，並且在與噪聲相關聯的第二輸入點處具有第二資料輸入。冷杉小型驅動器374的st資料輸入S_Enable以對其第一和第二資料輸入執行NOR運算，作為其在與N型MOS電晶體386的閘極端耦接的輸出點處的資料輸出。反相器389可以用以在與小型驅動器374的第一資料輸入S_Enable相關聯的其輸入點處將其資料輸入反相，作為在其與NAND閘387的第一輸入點耦接的輸出點處的資料輸出。
參照第5B圖，當小型驅動器374具有邏輯準位(level)“ 1”的第一資料輸入S_Enable時，與非閘387的資料輸出始終處於邏輯準位(level)“ 1” 以關閉P型MOS電晶體385，並且或非閘388的資料輸出總是處於邏輯準位(level)“ 0”，以關閉N型MOS電晶體386。由此，小型驅動器374可以通過以下方式禁用： 它的第一資料輸入S_Enable和小型驅動器374可能不會將第二資料輸入S_Data_out從其第二輸入點傳輸到節點381的輸出點。
參照第5B圖，當小型驅動器374具有處於邏輯準位(level)“ 0”的第一資料輸入S_Enable時，可以啟用小型驅動器374，同時，如果小型驅動器374具有處於邏輯準位(level)“ 0”的第二資料輸入S_Data_out，則NAND閘387及NOR閘388的資料輸出處於邏輯準位(level)“ 1”，以關閉P型MOS電晶體385和N型MOS電晶體386，進而小型驅動器374在節點381處的資料輸出處於邏輯準位(level)“ 0”，以傳輸給該I/O連接墊372中的一個。如果小型驅動器374具有第二資料輸入S_Data_out為邏輯準位(level)“ 1”，則NAND閘387及NOR閘388的資料輸出的邏輯準位(level)“ 0”，以開通P型MOS電晶體385和關閉N型MOS電晶體386，進而使小型驅動器374在節點381的資料輸出處於邏輯準位(level)“ 1”，以傳輸給該I/O連接墊372中的一個。因此，小型驅動器374可以通過其第一資料輸入S_Enable而啟用，以將位在其第二輸入點的其第二資料輸入S_Data_out放大或驅動，作為位在節點381且位在其輸出點的資料輸出，以通過I/O連接墊372中的一個傳輸到半導體晶片外部的電路。
參照第5B圖，小型接收器375在其第一輸入點處具有第一資料輸入S_Inhibit，並且在其第二輸入點處具有第二資料輸入，該第二資料輸入耦接至該I/O連接墊372之其中之一，以經由小型接收器375將其放大或驅動作為其資料輸出L_Data_in。小型接收器375可經由從其資料輸出L_Data_in(其與其第二資料輸入相關聯)產生的其第一資料輸入S_Inhibit所禁止/抑制。小型接收器375可以包括NAND器390和反相器391，該反相器391具有在反相器391的輸入點處與NAND器390的一資料輸出相關聯的資料輸入。該NAND器390具有用於其第一資料輸入的第一輸入點(與小型接收器375的第二資料輸入相關聯)以及具有用於其第二資料輸的一第二輸入點(與該小型接收器375的第一資料輸入S_Inhibit相關聯)，以在其第一資料輸入及第二資料輸作執行一NAND操作，作為位在其輸出點處(其耦接至其反相器391的輸入點)的資料輸出，該反相器391可以用以將與NAND器390的資料輸出相關聯的其資料輸入反相以作為在其輸出點處的資料輸出，並作為小型接收器375在小型接收器375的輸出點處之其資料輸出L_Data_in。
參照第5B圖，當小型接收器375的第一資料輸入S_Inhibit的邏輯準位(level)為“ 0”時，NAND290的資料輸出的邏輯準位(level)總是為“ 1”，且小型接收器375的資料輸出L_Data_in之邏輯準位(level)總是為“ 0”。進而，禁止小型接收器375從與在節點381處之其第二資料輸入相關聯所產生其資料輸出L_Data_in‧
參照第5B圖，當小型接收器375具有邏輯準位(level)“1”的第一資料輸入S_Inhibit時，小型接收器375可以被激活。同時，如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片外部電路以邏輯準位(level)“1”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“ 0”。進而小型接收器375之其資料輸出L_Data_in位在邏輯準位(level)“1”。如果小型接收器375通過其中之一該I/O連接墊372從半導體晶片之外部電路以邏輯準位(level)“0”輸入第二資料，則NAND器390的資料輸出位在邏輯準位(level)“1”。因此，小型接收器375可經由其第一資料輸入S_Inhibit信號激活，以通過其中之一該I/O連接墊372放大或驅動從半導體晶片外部的電路輸入的第二資料，以作為其資料輸出L_Data_in。
參照第5B圖，該小型I/O電路203可經由一小型驅動器374提供其輸出電容或驅動能力(或負載)，例如是在0.05 pF與2 pF之間或0.1pF與1pF之間、或小於2 pF或1 pF。另外，該小型I/O電路374具有經由其小型接收器375及/或小型ESD保護電路373提供之輸入電容，例如係介於0.05 pF與2 pF之間或介於0.1 pF與1pF之間、或小於2 pF或1 pF。
可編程邏輯區塊的說明/規範
第6A圖揭露本發明之實施例的可編程邏輯單元的方塊圖的示意圖。參照第6A圖，可編程邏輯區塊(LB)(或元件)可以包括一個(或多個)可編程邏輯單元(LC)2014，每個可編程邏輯單元(LC)2014用以在其輸入點處對其輸入資料組執行邏輯運算。每個可編程邏輯單元(LC)2014可以包括多個記憶體單元 (即配置編程記憶體(CPM)單元)，每個記憶體單元2014用以保存或儲存查找表(LUT)210的結果值(或資料)之其中之一和具有如第4圖中所示用於一第一輸入資料組之平行排列第一組的兩個輸入點(例如是A0和A1)及具有如第4圖中所示用於一第二輸入資料組之平行排列第二組的四個輸入點(例如是D0、D1、D2和D3) 的多工器(MUXER)211，其中每一個記憶體單元2014與該查找表(LUT)210中之儲存值或結果值(或資料)之其中之一相關聯，該多工器(MUXER)211可配置用從其第二輸入資料組中選擇一資料輸入(亦即是如第4圖中之D0, D1, D2或D3)，此選擇係依據與每一該可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇，所選擇之該資料輸入作為位在每一該可編程邏輯單元(LC)2014的一輸出點處的一資料輸出Dout。
參照第6A圖，每個記憶體單元490(即配置編程記憶體(CPM)單元)可以參考如第1A圖或第1B圖所示的記憶體單元446。多工器(multiplexers, (MUXER))211可以具有其第二輸入資料組(例如，如第4圖所示的D0、D1、D2和D3)，其每一個輸入資料與其中之一記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯，其中該資料輸出係經由固定交互連接線364(其係為無法被編程的交互連接線)傳輸。或者，每一可編程邏輯單元(LC)2014更可包括如第2B圖及第4圖中第二類型通過/不通過開關或開關緩衝器292，其具有輸入點耦接至其多工器(MUXER) 211的輸出點，以放大其多工器211的資料輸出Dout，作為每一可編程邏輯單元(LC)2014之一資料輸出(位在每一該可編程邏輯單元(LC)2014的一輸出點上)，其中第二類型通過/不通過開關或開關緩衝器292可具有與另一個記憶體單元490(亦即是如第1A圖或第1B圖中的記憶體單元446的第一資料輸出Out1及第二資料輸出Out2)的資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯的資料輸入SC-4。
參照第6A圖，每個可編程邏輯單元(LC)2014可以具有記憶體單元490(即配置編程記憶體(CPM)單元)，其配置為可被編程為儲存或保存查找表(LUT)210的結果值或編程碼以執行邏輯運算，例如是AND運算、NAND運算、OR運算、NOR運算、EXOR運算或其他布爾(Boolean)運算，或組合兩個(或多個)以上運算操作的運算操作。對於這種情況，每一該可編程邏輯單元(LC)2014可以在其輸入點處對其輸入資料組(例如，A0和A1)執行邏輯操作運算，作為在其輸出點處的資料輸出Dout。
更詳細解說，該每個可編程邏輯單元(LC)2014可以包括數量為2n的記憶體單元490(即配置編程記憶體(CPM)單元)，每個記憶體單元用以保存或儲存查找表(LUT)210的其中之一結果值、及具有平行排列設置之第一輸入資料組(例如A0-A1)的多工器(multiplexers, (MUXER))211，及數量為2n個且平行排列的第二組輸入點的第二輸入資料組(例如D0-D3)，每個輸入點與查找表(LUT) 210中的結果值或編程碼之一相關聯，其中對於這種情況，數字n可介於2至8之間，在此例中為2。多工器(MUXER)211可被配置從其第二輸入資料組中選擇一資料輸入(亦即是D0-D3的其中之一個)，以作為在每一可編程邏輯單元(LC)2014的輸出點處充當該每個可編程邏輯單元(LC)2014的資料輸出，其中選擇係依據與該每個可編程邏輯單元(LC)2014的輸入資料組相關聯的第一輸入資料組進行選擇。
可替代地，第6A圖所示，多個可編程邏輯單元(LC)2014可被配置被編程整合成為如第6B圖之一可編程邏輯區塊(LB)或元件201作為計算操作器，以執行計算操作(例如加法、減法、乘法或除法運算)。 計算操作器可以是加法器、乘法器、多工器(multiplexers)、移位寄存器、浮點電路和/或除法電路。 第6B圖揭露本發明之實施例的計算操作器的方塊圖。 例如，如第6B圖所示，計算操作器可將二個二進位之資料輸入(即[A1, A0]和[A3, A2])乘以如第1C圖所示之一個四進位輸出資料集(即[C3, C2, C1, C0])，第6C圖為第6B圖所示的邏輯運算操作的真值表。
參照第6B圖及第6C圖所示，四個可編程邏輯單元(LC)2014(每個可編程邏輯單元可以參考如第6A圖所示的中一個)可被編程整合至計算操作器中。四個可編程邏輯單元(LC)2014中的每一個可以在其四個輸入點處具有其輸入資料組，該四個輸入點分別與計算操作器的輸入資料組[A1, A0, A3, A2]相關聯。計算操作器的每個可編程邏輯單元(LC)2014可依據其輸入資料組[A1, A0, A3, A2]生成計算操作器的四進位資料輸出的一資料輸出(例如，C0，C1，C2或C3)。在二進位制位元數(即[A1, A0])與二進位制位元數(即[A3, A2])相乘時，可編程邏輯區塊(LB)201可依據其輸入資料組[A1, A0, A3, A2]產生其四進位元數輸出資料組(即[C3, C2, C1, C0] )。四個可編程邏輯單元(LC)2014的每個可具有其記憶體單元490，每個記憶體單元可稱為如第1A圖或第1B圖所示的記憶體單元446，以進行編程以保存或儲存查找表210(即Table-0, Table-1, Table-2或Table-3)之結果值或編程碼。
例如，參照第6B圖及第6C圖，四個可編程邏輯單元(LC)2014中的第一個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其用以保存或儲存結果值或編程碼。 Table-0的查找表(LUT)210及其多工器(multiplexers, (MUXER))211用以根據與計算操作器之輸入資料組[A1, A0, A3, A2]相關聯的多工器(multiplexers, (MUXER))211的第一輸入資料組，分別從其多工器(multiplexers, (MUXER))211的第二輸入資料組D0-D15資料輸入分別來選擇一資料輸入，其中第二輸入資料組D0-D15資料輸入的每一個係與其記憶體單元490的其中之一個的資料輸出相關聯，亦即是在第1A圖或第1B圖中記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個，而記憶體單元490的其中之一個的資料輸出與Table-0的查找表(LUT)210之結果值或編程碼的其中之一個相關聯，所選擇該資料輸入作為可編程邏輯區塊(LB)201之四進位輸出資料集(即[C3, C2, C1, C0])的一二進位資料輸出。四個可編程邏輯單元(LC)2014中的第二個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C1。四個可編程邏輯單元(LC)2014中的第三個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-1(Table-1)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-2(Table-2)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊(LB)201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C2。四個可編程邏輯單元(LC)2014中的第四個可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)及其多工器211，記憶體單元490用以保存或儲存表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼，及多工器211係根據分別地與計算操作器中的輸入資料組[A1, A0, A3, A2]相關聯之其多工器211的第一輸入資料組，從其多工器211中的第二輸入資料組D0-D15中選擇一資料輸入，每個資料輸入與其記憶體單元490中的一個之資料輸出相關聯(亦即是在第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個)，該資料輸入與表格-3(Table-3)的其查找表(LUT)210的結果值或編程碼之一個相關聯，所選擇之資料輸入作為編程邏輯區塊201之四二進制位輸出資料組(亦即是[C3, C2, C1, C0])的一二進制資料輸出之其資料輸出C3。
進而， 參照第6B圖及第6C圖，用作計算操作器的可編程邏輯區塊(LB)201可以由四個可編程邏輯單元(LC)2014組成，依據其輸入資料組[A1, A0, A3, A2]以生成其四進位輸出資料集，即[C3, C2, C1, C0]。
參照第6B圖和第6C圖，在3乘3的特定情況下，四個可編程邏輯單元(LC)2014中的每一個可以具有其多工器(MUXER)211，該多工器211可從其多工器(MUXER)211的D0-D15中選擇一資料輸入，其選擇係分別依據與運算操作器之輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])相關聯之多工器(MUXER) 211的第一輸入資料組進行選擇，每一個與其查找表(LUT)210(Table-0, Table-1, Table-2及Table-3的其中之一個)之結果值或編程碼之其中之一個相關聯資料輸入為其資料輸出(亦即C0, C1, C2及C3其中之一)，並作為該可編程邏輯區塊(LB)201的四個二進制位輸出資料集(亦即[C3, C2, C1, C0] = [1, 0, 0, 1])的一個二進制位資料輸出。四個可編程邏輯單元(LC)2014中的第一個可依據其輸入資料組以“ 1”的邏輯準位(level)生成其資料輸出C0(即[A1, A0, A3, A2] = [1、1、1 1])；四個可編程邏輯單元(LC)2014中的第二個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C1(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第三個可以依據其輸入資料組以邏輯準位(level)“ 0”生成其資料輸出C2(即[A1, A0, A3, A2] = [1、1 ，1，1])；四個可編程邏輯單元(LC)2014中的第四個可以依據其輸入資料組(即[A1, A0, A3, A2] = [1, 1, 1, 1])。
可替代地，第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片的可編程邏輯區塊之方塊圖。參照第6D圖，可編程邏輯區塊(LB)201可以包括(1)用於固定線路加法器中的一個(或多個)單元(A)2011，其數量例如在1至16個之間；(2) 高速緩存和寄存器之一個(或多個)單元(C/R)2013，每個高速緩存和寄存器具有例如在256到2048位元之間的容量，以及(3)如第6A圖至第6C圖中的可編程邏輯單元(LC)2014，其數量介於64到2048之間。可編程邏輯區塊(LB)201可以進一步包括多個區塊內交互連接線2015，每個區塊內交互連接線2015在其陣列中的相鄰兩個單元2011、2013和2014之間的空間上延伸。對於可編程邏輯區塊(LB)201，其區塊內交互連接線2015可以被劃分為可編程交互連接線361，可編程交互連接線361可經由其記憶體單元362(如第3A圖、第3B圖和第7圖所示)和固定交互連接線364(如第6A圖和第7圖中所示, 固定交互連接線364無法被編程)被編程用於交互連接線。
參考第6D圖，每個可編程邏輯單元(LC)2014可以具有其記憶體單元490(即配置編程記憶體(CPM)單元)，其數量範圍為4到256之間，每個記憶體單元490可用於保存或儲存其查找表210的結果值或編程碼之一，及其多工器(multiplexers, (MUXER))211可從具有位元寬度介於4至256之間的多工器(MUXER) 211之第二輸入資料組中選擇一資料輸入作為其資料輸出，其選擇係依據具有位元寬度介於2至8之間的多工器(MUXER) 211的第一輸入資料組進行選擇，其中位在多工器(MUXER) 211的輸入點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和固定交互連接線364中至少一個，且位在其輸出點處係耦接至該區塊內交互連接線2015的可編程交互連接線361和固定交互連接線364中至少一個。
可編程交互連接線之說明
第7圖揭露本發明之實施例的由第三類型的交叉點開關編程的可編程交互連接線的電路圖。除了如第3A圖和第3B圖之第一和第二類型的交叉點開關379之外，如第7圖所示之第三類型的交叉點開關379還包括如第4圖所示的四個多工器(MUXER)211。四個多工器(MUXER)211中的每一個可根據其第一輸入資料組(例如A0和A1)在其第一組輸入點處的資料，從其第二輸入資料組(例如D0-D2)中在其第二組輸入點處選擇一資料輸入，作為其資料輸出。四個多工器(multiplexers, (MUXER))211中的一個的第二組三個輸入點中的每一個可以耦接至四個多工器(multiplexers, (MUXER))211中的另二個中的一個的第二組三個輸入點之一，及耦接至四個多工器(multiplexers, (MUXER))211中的其它個之輸出點。因此，四個多工器(multiplexers, (MUXER))211中的每一個可依據其第一輸入資料組(即A0及A1)從其第二輸入資料組(亦即D0-D2)中選擇一資料輸入，在其第二組三個輸入點處耦接至在三個不同方向上延伸的三個相對應的可編程交互連接線361，並耦接至四個多工器(multiplexers, (MUXER))211中的另一個相對應的三個作為其資料輸出(例如，Dout)，在第三類型交叉點開關379的四個節點N23-N26之一的輸出點處耦接至在除三個不同方向以外的方向上延伸的的另一可編程交互連接線。例如，四個多工器(multiplexers, (MUXER))211中的最高的多工器可以根據其第一輸入資料組(例如A0和A1)從其第二輸入資料組(例如D0-D2)中選擇資料選擇一資料輸入。分別位在第三組交叉點開關379的節點N24、N25和N26處(亦即是分別位在四個多工器(multiplexers)211的左側、下側和右側兩個輸出點處)的第二組三個輸入點分別作為其資料輸出位在第三類型交叉點開關379的節點N23處在其輸出點處。
參照第7圖，四個可編程交互連接線361可以耦接至第三類型交叉點開關379的相應四個節點N23-N26。進而，來自四個可編程交互連接線361之一的資料可以由第三類型交叉點開關379切換是否要傳輸給四個可編程交互連接線361中的另一個、兩個或三個。對於第三類型交叉點開關379，每一如第4圖中的四個多工器(multiplexers, (MUXER))211中的每一個具有其第一輸入資料組的資料輸入(例如A0和A1)，其與記憶體單元362(即配置編程記憶體(CPM)之一個的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元398的第一資料輸出Out1及第二資料輸出Out2中的一個。如第4圖所示之每個多工器(multiplexers, (MUXER))211具有資料輸入SC-4，該資料輸入SC-4與其另一個記憶體單元362(即配置編程記憶體(CPM)單元)的一資料輸出相關聯，該記憶體單元362例如是第1A圖或第1B圖中記憶體單元446的第一資料輸出Out1及第二資料輸出Out2中的一個。或者，參閱第7圖所示，第三類型交叉點開關379更包括四個第二類型通過/不通過開關或開關緩衝器258，其每一個具有輸入點耦接至如第4圖中的四個多工器(MUXERs)的其中之一個的輸出點。對於第三類型交叉點開關379，四個通過/不通過開關或開關緩衝器258的每一個用以依據四個通過/不通過開關或開關緩衝器258的每一個的資料輸入SC-4開啟導通或關閉通道至四個多工器(MUXERs)211其中之一個的資料輸出，亦即是Dout，作為在其輸出點處(亦即是節點23, 24, 25或26)的其資料輸出，此資料輸出(亦即是Dou)耦接至四條可編程交互連接線361的其中之一。例如，對於第三類型交叉點開關379，四個多工器(MUXERs) 211中位在頂部的一個可耦接至四個通過/不通過開關或開關緩衝器258之頂部一個，用以依據四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸入SC-4來開啟導通或關閉四個多工器(MUXERs) 211中位在頂部的一個的資料輸出(亦即Dout)，作為四個通過/不通過開關或開關緩衝器258中位在頂部的一個的資料輸出，亦即是節點23，該輸料輸出耦接至四條可編程交互連接線361中頂部的一條。對於第三類型交叉點開關379，每一通過/不通過開關或開關緩衝器258的資料輸入SC-4，其與第1A圖或第1B圖中的記憶體單元446之第一資料輸出Out1及第二資料輸出Out2的其中之一個之另一其記憶體單元362(亦即是配置編程記憶體(CPM)單元)的一資料輸出相關聯。
進而，對於第三類型交叉點開關379，每一記憶體單元362(即配置編程記憶體(CPM)單元)可被編程成為保存或儲存一編程碼之功能，以控制耦接至其第二組三個輸入點之四個可編程交互連接線361中的三條的每一條分別與耦接至其四個多工器(MUXERs) 211的其中之一個之第二組三個輸入點，以及其它四條可編程交互連接線361中的其它條(其耦接至四個多工器(MUXERs) 211的其中之一個的輸出點)之間的資料傳輸，也就是控制通過或不通過位在四個多工器(MUXERs) 211的其中之一個之第二組對應的三個輸入點處之第二輸入資料組的資料輸入之其中之一(例如D0、D1或D2)，其中該第二輸入資料組三個輸入點(位在四個多工器(MUXERs) 211的其中之一個之輸出點)分別係耦接至四個可編程交互連接線361中的三條作為四個多工器(MUXERs) 211的其中之一個之資料輸出(即Dout)，而位在其輸出點處的該資料輸出(即Dout)耦接至四個可編程交互連接線361中的其它條。
例如，參考第7圖，對於第三類型交叉點開關379，如第4圖所示中的四個多工器(multiplexers, (MUXER))211中之上面的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-1中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中頂部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-1之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示中的四個多工器(multiplexers, (MUXER))211中之左邊的那一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與它的三個記憶體單元362-2中的二個的資料輸出(即配置編程記憶體(CPM)資料)相關聯，每個記憶體單元都可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一，以及在第4圖中第二類型通過/不通過開關或開關緩衝器258中左邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-2之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的底部一個的第一輸入資料組的資料輸入(例如A0和A1)，其分別與其三個記憶體單元362-3中的二個的資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一；在第4圖中第二類型通過/不通過開關或開關緩衝器258中底部的那一個之資料輸入SC-4(其與其它三個記憶體單元362-3之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第4圖所示，四個多工器(multiplexers, (MUXER))211中的右邊的一個的第一輸入資料組的資料輸入(例如A0和A1)其分別與其三個記憶體單元362-4中的二個之資料輸出相關(即配置編程記憶體(CPM)資料)，每個記憶體單元可以參考如第1A圖或第1B圖所示之記憶體單元446的資料輸出Out1和Out2之一。在第4圖中第二類型通過/不通過開關或開關緩衝器258中右邊的那一個之資料輸入SC-4(其與其它三個記憶體單元362-4之資料輸出(亦即是配置編程記憶體(CPM)資料)相關聯)可參考如第1A圖或第1B圖所示的記憶體單元446之資料輸出Out1和Out2之一；如第7圖所示，對於第三類型交叉點開關379，在對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)編程之前或者在對記憶體單元362-1、362-2、362-3編程前，四個可編程交互連接線361可以不用於信號傳輸。對記憶體單元362-1、362-2、362-3和362-4(即配置編程記憶體(CPM)單元)被編程以儲存或保存編程碼(即是配置編程記憶體(CPM)資料)以從四個可編程交互連接線361之一傳輸資料至另一個，而四個可編程交互連接線361的另外兩個或其它三個，即從節點N23-N26之一傳輸資料到另一個，而該節點N23-N26中的另外二個或其它三個可在操作時用於信號傳輸。
可替代地，兩個可編程交互連接線361可以由如第2A圖至第2C圖所示之第一至第三類型中的任一種的通過/不通過開關258來控制，在該些可編程交互連接線361之間可傳輸或不傳輸資料。 可編程交互連接線361中的一個可以耦接至第一類型至第三類型通過/不通過開關258之任一種的節點N21，並且可編程交互連接線361中的另一個可以耦接至通過/不通過開關258的節點N22。 通過/不通過開關258可以被接通以將資料從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個； 也可關閉第一類型至第三類型通過/不通過開關258之任一種，使資料不從該可編程交互連接線361中的一個傳輸到該可編程交互連接線361中的另一個。
如第2A圖所示，第一類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由固定交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-3，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第一類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第一類型通過/不通過開關258的節點N21通過或不通過資料至第一類型通過/不通過開關258的節點N22，或是從第一類型通過/不通過開關258的節點N22通過或不通過資料至第一類型通過/不通過開關258的節點N21。
如第2B圖所示，第二類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由固定交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-4，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第二類型通過/不通過開關258的節點N21通過或不通過資料至第二類型通過/不通過開關258的節點N22。
如第2C圖所示，第三類型的通過/不通過開關258具有與記憶體單元362(即配置編程記憶體(CPM)單元)的且經由固定交互連接線364傳輸之一資料輸出(即配置編程記憶體(CPM)資料)相關聯的其資料輸出SC-5，其可參考如第1A圖或第1B圖中記憶體單元446的資料輸出Out1和Out2之一。因此，可以對記憶體單元362進行編程以保存或儲存編程碼以接通或斷開第二類型的通過/不通過開關258，以控制該可編程交互連接線361中的一個與該可編程交互連接線361中的另一個之間的資料傳輸，亦即是從第三類型通過/不通過開關258的節點N21通過或不通過資料至第三類型通過/不通過開關258的節點N22，或是從第三類型通過/不通過開關258的節點N22通過或不通過資料至第三類型通過/不通過開關258的節點N21。
類似地，如第3A圖和第3B圖中的第一類型的交叉點開關379和第二類型的交叉點開關379中的每一個可由多個第一、第二或第三類型的通過/不通過開關258組成，其中每個第一、第二或第三類型的通過/不通過開關258可以具有其資料輸入SC-3、SC-4或(SC-5和SC-6)，其分別與上述之記憶體單元362(即配置程序記憶體(CPM)單元)的資料輸出(即配置程序記憶體(CPM)資料)相關聯。每個記憶體單元362可以被編程為保存或儲存編程碼，以切換每一第一類型及第二類型交叉點開關379，在操作時該資料可從第一類型及第二類型交叉點開關379之節點N23-N26之一傳輸到另一節點，而第一類型及第二類型交叉點開關379之節點N23-N26的另外兩個或另外三個節點可進行信號傳輸。四個可編程交互連接線361可以分別耦接至每一第一及第二類型的交叉點開關379的節點N23-N26，而因此可由每一第一及第二類型的交叉點開關379控制以傳輸來自四個可編程交互連接線361中的一個至四個可編程交互連接線361中的另一個、兩個或三個。
標準商業化FPGA IC晶片的規格說明
第8A圖為本發明實施例的一標準商業化FPGA IC晶片的方塊上視圖，如第8A圖所示，該標準商業化FPGA IC晶片包括：(1)如第6A圖至第6D圖排列設置在中心區域一矩陣中複數可編程的邏輯區塊(LB)201；(2)排列設置在每一可編程邏輯區塊(LB)201周圍如第3A圖、第3B圖及第7圖的複數交叉點開關379；(3)在第3A圖、第3B圖及第7圖中複數記憶體單元362，其用以被編程以控制其交叉點開關379；(4)複數晶片內交互連接線502中的一條橫跨位二相鄰可編程邏輯區塊(LB)201之間的空間，其中晶片內交互連接線502可包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，用以由其記憶體單元362來進行交互連接線的編程，以及固定交互連接線364(或不可編程互連接線364) (固定交互連接線364不可用於編程之交互連接線)用於編程其記憶體單元362；(5)如第5B圖中複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸入S_Data_out的小型驅動器374(位在其小型驅動器374的第二輸入端)，其用以耦接其可編程交互連接線361或固定交互連接線364，且複數小型輸入/輸出(I/O)電路203的每一個具有該第二資料輸出S_Data_in的小型接數器375(位在其小型接收器375的輸出端)，其用以耦接其可編程交互連接線361或固定交互連接線364。
參照第8A圖，晶片內交互連接線502的可編程交互連接線361可以耦接至如第6D圖中所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的可編程交互連接線361。 晶片內交互連接線502的固定交互連接線364可耦接至如第6D圖所示之每個可編程邏輯區塊(LB)201的區塊內交互連接線2015的固定交互連接線364。
參照第8A圖，每個可編程邏輯區塊(LB)201可以包括一個(或多個)如第6A圖至第6D圖所示之可編程邏輯單元(LC)2014，一個(或多個)可編程邏輯單元(LC)2014中的每一個可以在其輸入點處具有輸入資料組，每個輸入點耦接至晶片內交互連接線502的可編程和固定交互連接線361和364之一，並且可用以執行在其輸入資料組上的邏輯操作或邏輯計算操作作為其資料輸出，其資料輸出耦接至晶片內交互連接線502的可編程和固定交互連接線361和364中的另一個，其中計算操作可包括加法、減法、乘法或除法運算， 並且邏輯運算可以包括諸如AND、NAND、OR或NOR運算之類的布爾運算(Boolean operation)。
參照第8A圖，標準商業化FPGA IC晶片200可以包括如第5B圖所示之多個I/O連接墊372，每個I/O連接墊372垂直位在其小型輸入/輸出(I/O)電路203上方，例如，在第一時脈週期中，對於標準商業化FPGA IC晶片200的小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過其小型驅動器374的第一資料輸入S_Enable來使能/啟用(enabled)以及其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit而禁止/停止使用(Inhibit)。因此，其小型驅動器374可放大其小型驅動器374的第二資料輸入S_Data_out，作為其小型驅動器374的資料輸出，以傳輸至用於連接標準商業化FPGA IC晶片200之外部連接且垂直位在其小型輸入/輸出(I/O)電路203上方的其中之一I/O連接墊372，例如是傳輸至在外部的非揮發性記憶體IC晶片上，該第二資料輸入S_Data_out係與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的資料輸出相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入S_Data_out放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
在第二時脈週期中，對於標準商業化FPGA IC晶片200的該小型輸入/輸出(I/O)電路203中的一個，其小型驅動器374可以通過第一資料輸入S_Enable禁用(disabled)，其小型接收器375可以通過小型接收器375的第一資料輸入S_Inhibit激活。因此，小型接收器375可經由其中之一該I/O連接墊372放大從標準商業化FPGA IC外部電路所傳輸的小型接收器375的第二資料輸入，作為小型接收器375的資料輸出S_Data_in，該資料輸出S_Data_in與如第6A圖至第6D圖所示的標準商業化FPGA IC晶片200之其中之一個可編程邏輯單元(LC)2014的輸入資料組之一資料輸入相關聯，例如是通過標準商業化FPGA IC晶片200的第一個(或多個)可編程交互連接線361和/或標準商業化FPGA IC晶片200的一個(或多個)交叉點開關379將第二資料輸入放大，其中每一個交叉點開關379耦接在第一個(或多個)可編程交互連接線361之間。
參照第8A圖，標準的商業化FPGA IC晶片200可以包括多個I/O連接埠(I/O PORT)377，其數量例如在2到64之間，例如I/O連接埠(I/O PORT)1、I/O連接埠2、I/O連接埠3及I/O連接埠4，在這種情況下，每個I/O連接埠377可以包括(1)如第5B圖所示的小型I/O電路203，其數量介於4到256之間(例如是為64個的情況)，並平行排列設置在位元寬度介於4至256之間的資料輸輸中；及(2)如第5B圖所示的I/O連接墊372，其數目在4到256(例如是64個)的情況下平行排列， 且分別垂直地位在小型I/O電路203上。
參照第8A圖，標準商業化FPGA IC晶片200可以進一步包括晶片致能(CE)連接墊209，該晶片致能連接墊209用以啟用或禁用標準商業化FPGA IC晶片200。例如，當啟用(CE)連接墊209的邏輯準位(level)為“ 0”時，則可使標準商業化FPGA IC晶片200處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作；當晶片致能(CE)連接墊209處於邏輯準位(level)“ 1”時，可以禁止處理標準商業化FPGA IC晶片200之外的電路之外部電路的資料及/或操作。
參照第8A圖，標準商業化FPGA IC晶片200可以包括複數輸入選擇(IS)接墊231，亦即是IS1, IS2, IS3及IS4接墊，其每一IS接墊用以接收與其I/O連接埠377(亦即是I/O連接埠1, I/O連接埠2, I/O連接埠3及I/O連接埠4中的一個的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關連聯的資料。為了更詳細地說明，該IS1接墊231可接收與I/O連接埠1的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS2接墊231可接收與I/O連接埠2的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS3接墊231可接收與I/O連接埠3的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料，而該IS4接墊231可接收與I/O連接埠4的每一小型I/O電路203之小型接收器375的第一資料輸入S_Inhibit相關聯的資料。該標準商業化FPGA IC晶片200可依據位在IS接墊231(亦即是IS1接墊, IS2接墊, IS3接墊及IS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)中選擇一個(或多個)，以通過用於輸入操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在IS接墊231處的邏輯值來選擇，其小型接收器375可經由小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來激活，以放大或通過其小型接收器375的第二資料輸入，該第一資料輸入S_Inhibit係從標準商業化FPGA IC晶片200的外部電路經由標準商業化FPGA IC晶片200的輸入致能(IE)連接墊231傳輸，該I/O連接埠377中的一個之每該小型I/O電路203可從該標準商業化FPGA IC晶片200之外部電路通過I/O連接埠377的其中之一該I/O連接墊372傳輸，該I/O連接墊372係依據輸入選擇(IS)連接墊231中的一個(或多個)處的邏輯值選擇，放大或所通過的第二資料輸入作為其小型接收器375的該資料輸出S_Data_in，其與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的輸入資料組之一資料輸入相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸。對於未依據輸入選擇(IS)連接墊231處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器375可以由其小型接收器375的第一資料輸入S_Inhibit(其與一個(或多個)IS接墊231處的邏輯值相關聯)來禁止/禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2) 處於邏輯準位(level)“ 1”的IS1連接墊231，(3)處於邏輯準位(level)“ 0”之IS2連接墊231，以及(4) 處於邏輯準位(level)“ 0”的IS3連接墊231；及(5) 處於邏輯準位(level)“1”的IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其 IS1, IS2, IS3及IS4接墊231上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)，以傳入用於輸入操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit與標準商業化FPGA IC晶片200的IS1墊231的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203中，其小型接收器375可以被其小型接收器375的第一資料輸入S_Inhibit(其與標準商業化FPGA IC晶片200的IS2, IS3及IS4接墊231處的邏輯值相關聯)禁止。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)處於邏輯準位(level)“ 1”之IS1連接墊231，(3)處於邏輯準位(level)“ 1”之IS2連接墊231；(4) 處於邏輯準位(level)“ 1”之IS3連接墊231；以及(4)處於邏輯準位(level)“ 1”之IS4連接墊231，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其IS2, IS3 及IS4連接墊231上的邏輯準位(level)來從其全部I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)在同一時脈週期下，選擇I/O連接埠，對於標準商業化FPGA IC晶片200的所選I/O連接埠377((即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4))的每個小型I/O電路203，其小型接收器375可以通過小型接收器375之第一個資料輸入S_Inhibit激活，其中該第一個資料輸入S_Inhibit分別與標準商業化FPGA IC晶片200的IS2, IS3 及IS4連接墊231的邏輯準位相關聯。
例如， 參照第8A圖，標準商業化FPGA IC晶片200可以包括(1)複數輸出選擇(OS)連接墊232(亦即是OS1, OS2, OS3及OS4連接墊)，其每一OS連接墊232用以接收與其I/O連接埠377中的一個之每一小型I/O電路203的小型驅動器之第一資料輸入S_Enable相關聯的資料，為了更詳細地說明，該OS1接墊232可接收與I/O連接埠1的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS2接墊232可接收與I/O連接埠2的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS3接墊232可接收與I/O連接埠3的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料，而該OS4接墊232可接收與I/O連接埠4的每一小型I/O電路203之小型接收器374的第一資料輸入S_Enable相關聯的資料。該標準商業化FPGA IC晶片200可依據位在OS連接墊232(亦即是OS1接墊, OS2接墊, OS3接墊及OS4接墊)的邏輯值，從其I/O連接埠377(亦即是I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)中選擇一個(或多個)，以通過用於輸出操作的資料，一個(或多個)I/O連接埠377的每一小型I/O電路203依據位在OS連接墊232處的邏輯值來選擇，其小型接收器374可經由小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來啟用，以放大或通過其小型接收器374的第二資料輸入S_Data_out，此第二資料輸入S_Data_out與標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014(如第6A圖至第6D圖中所示)的資料輸出相關聯，其”放大或通過”例如係通過標準商業化FPGA IC晶片200之一個(或多個)如第3A圖、第3B圖及第7圖所示之交互連接線361傳輸，產生其小型驅動器374的資料輸出可經由一個(或多個)I/O連接埠377中的每一個之I/O連接墊372中的一個傳輸至標準商業化FPGA IC晶片200之外的外部電路中，例如對於未依據輸出選擇(OS)連接墊232處的邏輯值選擇的標準商業化FPGA IC晶片200之其它個(或其它多個)I/O連接埠377的每個小型I/O電路203，其小型接收器374可以由其小型接收器374的第一資料輸入S_Enable(其與一個(或多個)OS連接墊232處的邏輯值相關聯)來禁用。
例如，參考第8A圖，標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“ 1”的OS2連接墊232，(4)邏輯準位(level)為“1”的OS3連接墊232，和(5) 邏輯準位(level)為“ 1”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其, OS2, OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠1)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的OS1連接墊232的邏輯準位相關聯，對於在標準商業化FPGA IC晶片200的未選擇的I/O連接埠(即I/O連接埠2、I/O連接埠3和I/O連接埠4)的小型I/O電路203中，其小型驅動器374可以被其小型驅動器374的第一資料輸入S_Enable禁用，其中第一資料輸入S_Enable係分別與標準商業化FPGA IC晶片200的OS2, OS3及OS4連接墊232處的邏輯值相關聯。
例如，參考第8A圖，所提供之標準商業化FPGA IC晶片200可以具有(1)邏輯準位(level)為“ 0”的晶片致能(CE)連接墊209，(2)邏輯準位(level)為“ 0”的OS1連接墊232，(3)邏輯準位(level)為“ 0”的OS2連接墊232，(4)邏輯準位(level)為“ 0”的OS3連接墊232，及(5) 邏輯準位(level)為“ 0”的OS4連接墊232，標準商業化FPGA IC晶片200可以根據其晶片致能(CE)連接墊209上的邏輯準位(level)來啟用，並且可以根據其OS1, OS2, OS3及OS4連接墊232上的邏輯準位(level)來從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)選擇I/O連接埠(即I/O連接埠2)通過輸出操作的資料。對於標準商業化FPGA IC晶片200的所選I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的每個小型I/O電路203，其小型驅動器374可以通過小型驅動器374之第一個資料輸入S_Enable啟用，其中該第一個資料輸入S_Enable與標準商業化FPGA IC晶片200的 OS1, OS2, OS3及OS4連接墊232的邏輯準位相關聯。
因此，參考第8A圖，在一個時脈週期中，一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一，可以根據IS1, IS2, IS3及IS4連接墊231上的邏輯準位(level)來選擇，以通過輸入操作的資料，而另一個(或多個)I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)，可以根據 OS1, OS2, OS3及OS4連接墊232的邏輯準位(level)來選擇，以通過輸出操作的資料。輸入選擇(IS)墊231和輸出選擇(OS)墊232可提供作為I/O連接埠選擇連接墊。
參照第8A圖，標準商業化FPGA IC晶片200還可包括(1)多個電源連接墊205，用於將電源電壓Vcc經由一個(或多個)其固定交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375，其中電壓Vcc電源電壓可能介於0.2V和2.5V之間、0.2V和2V之間、0.2V和1.5V之間、0.1V和1V之間、或0.2V和1V之間，或者小於或等於2.5V、2V、1.8V、1.5V或1V，以及(2)多個接地連接墊206，用於將接地參考電壓Vss經由一個(或多個)其固定交互連接線364施加至如第6A圖至第6D圖中的可編程邏輯單元(LC)2014的查找表(LUT)210之其記憶體單元490、可編程邏輯單元(LC)2014的的多工器(MUXERs) 211、如第3A圖、第3B圖和第7圖所示之交叉點開關379的記憶體單元362及/或如第5B圖中其小型I/O電路203的小型驅動器374及小型接收器375。
參照第8A圖，標準商業化FPGA IC晶片200還可以包括時脈連接墊(CLK)229，該時脈連接墊229用以從標準商業化FPGA IC晶片200之外部電路及多個控制連接墊接收時脈信號，用以接收控制命令以控制標準商業化FPGA IC晶片200。
參照第8A圖，對於標準商業化FPGA IC晶片200，如第6A圖至第6D圖所示其可編程邏輯單元(LC)2014，對於人造智能(AI)應用上係可以重新配置的。例如，在時脈週期中，標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014中的一個可以使其記憶體單元490被編程以執行“或(OR)”操作； 然而，在一個(或多個)事件發生之後，在另一時脈週期中，該標準商業化FPGA IC晶片200的其可編程邏輯單元(LC)2014之一可以使其記憶體單元490被編程為執行NAND操作以獲得更好的AI性能。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖，如第8B圖所示，該標準商業化FPGA IC晶片200可包括複數重覆電路矩陣2021排列設置於其中，每一重覆電路矩陣2021可包括複數重覆電路單元2020排列設置成一矩陣於其中。每一重覆電路單元2020可包括第6A圖中的一可編程邏輯單元(LC)2014及/或在第2A圖至第2C圖、第3A圖、第3B圖及第7圖中用於可編程交互連接線的記憶體單元362，該可編程邏輯單元(LC)2014可例如被編程成或配置成為數位訊號處理器(digital-signal processor (DSP))功能、微控制器功能及/或多工器(multipliers)功能。對於標準商業化FPGA IC晶片200，其可編程交互連接線361可耦接二相鄰的重覆電路單元2020及耦接在二相鄰重覆電路單元2020中的重覆電路單元2020。該標準商業化FPGA IC晶片200可包括一密封環2022位在四邊，將重覆電路矩陣2021、其I/O連接埠277及位在第8A圖中各種電路包圍起，及一切痕(scribe line)、切痕或晶片切割區域2023位在其邊界並位在密封環2022周圍。例如，對於標準商業化FPGA IC晶片200，具有超過85%, 90%, 95%或99%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其重覆電路矩陣2021；或者，全部或大部分的電晶體係使用在重覆電路矩陣2021。可替代方案，對該標準商業化FPGA IC晶片200，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核(hard macros)，例如少於15%, 10%, 5%, 2%或1%的面積(未計算其密封環2022及切割區域，也就是只包括在其密封環2022的一內部邊界2022a中的區域)係使用在其控制電路、I/O電路或硬核上；或者，沒有或很少的區域或面積提供用在其控制電路、I/O電路或硬核上，例如少於全部電晶體的15%, 10%, 5%, 2%或1%的數量使用在其控制電路、I/O電路或硬核上。
標準商業化FPGA IC晶片200可具有標準共同的特徵、數量或規格：(1)常規重複邏輯陣列的可編程邏輯陣列或段的數量可以等於或大於2、4、8、10或16，其中常規重複邏輯陣列可包括其數量等於或大於128K, 512K, 1M, 4M, 8M, 16M, 32M或80M如第6A圖至第6D圖中的可編程邏輯區塊或元件201；(2)常規記憶體矩陣的記憶體區(memory banks)數量可等於或大於2、4、8、10或16個，其中常規重複邏輯陣列可包括等於或大於1M, 10M, 50M, 100M, 200M或500M位元的記憶體單元；(3)資料輸入至每一可編程邏輯區塊或元件201的數量可大於或等於4, 8, 16, 32, 64, 128或256個：(4)其施加電壓可介於0.1V與1.5V之間, 介於0.1V與1.0V之間, 介於0.1V與0.7V之間或介於0.1V與0.5V之間；及(4)如第8A圖中的I/O接墊372可按照佈局、位置、數量和功能來排列設置。
專用編程交互連接線(Dedicated Programmable Interconnection (DPI)) IC晶片的規格說明
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
請參見第9圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域，其中每一記憶體矩陣區塊423可包括如第3A圖、第3B圖及第7圖中的複數記憶體單元362排列設置成一矩陣；(2)多組的交叉點開關379，如第3A圖、第3B圖及第7圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式，其中在其中之一記憶體區塊423中的每一記憶體單元362用以被編程為控制在該其中之一記憶體區塊423周圍的交叉點開關379； (4)複數晶片內交互連接線，包括如第3A圖、第3B圖及第7圖中的可編程交互連接線361，及複數固定(或不可編程)交互連接線364(其為不可被編程的交互連接線)，其可被其記憶體單元362編程用於交互連接線；以及(6)多個小型I/O電路203，如第5B圖所描述之內容，其中每一個的輸出S_Data_in係由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸入相關聯的小型接收器375經由可編程交互連接線361其中一條(或多條)提供，及由具有與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中一個的一資料輸出相關聯的小型驅動器374經由可編程交互連接線361其中一條(或多條)提供。
如第9圖所示，每一個的記憶體單元362可參考第1A圖及第1B圖中的一記憶體單元446，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第一類型的通過/不通過開關258(靠近在其中之一記憶體矩陣區塊423)， 每一DPIIC410的其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-3(如第2A圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者，該DPIIC晶片410可提供如第3A圖及第3B圖所示的其第一型或第二型的交叉點開關379的第三類型的通過/不通過開關258(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的資料輸入SC-5及SC-6(如第2C圖所示)，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。或者， DPIIC晶片410可提供如第7圖所示的其第三型的交叉點開關379的多工器211(靠近在其中之一個記憶體矩陣區塊423)，每一DPIIC410具有其記憶體矩陣區塊423中的每一個其記憶體單元362(即配置編程記憶體(configuration-programming-memory, CPM)單元)的其中之一個之一資料輸出(即CPM資料)相關聯的，用於多工器211的每一個之第一輸入資料組的複數資料輸入之第一組輸入點，其可參考至如第1A圖及第1B圖中所示記憶體單元446的資料輸出Out1及Out2的其中之一。
請參見第9圖，DPIIC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條晶片內交互連接線可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸且耦接例如第3A圖、第3B圖及第7圖中的其中之一交叉點開關379的節點N23至節點N26的其中之一，其中晶片內交互連接線可以是如第3A圖、第3B圖及第7圖所描述之可編程交互連接線361。DPIIC晶片410之如第5B圖所描述之小型I/O電路203其具有資料輸出S_Data_in的小型接收器375可經由一條(或多條)可編程交互連接線361通過及提供具有第一資料輸入S_Enable的小型驅動器374經由另一條(或多條)可編程交互連接線361通過，及經由另外另一條(或多條)可編程交互連接線通過該第二資料輸入S_Data_out。
請參見第9圖，DPIIC晶片410可以包括多個金屬(I/O)接墊372，如第3B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。該DPIIC晶片410在第一時脈週期時，來自如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一的資料，其係與其小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out相關聯且經由其第一組記憶體單元362通過一條(或多條)可編程交互連接線361進行編程，該其中一小型I/O電路203之小型驅動器374可以放大或通過小型I/O電路203的其中之一個的小型驅動器374之第二資料輸入S_Data_out作為小型I/O電路203的其中之一個的小型驅動器374之資料輸出，以傳輸至其I/O連接墊372的其中之一個，該I/O連接墊372垂直地位在該其中一小型I/O電路203之上方的金屬(I/O)接墊372以傳送至DPIIC晶片410之外部的電路。在第二時脈週期中，來自DPIIC晶片410之外部的電路之資料，其與該其中一小型I/O電路203之小型接收器375的第二資料輸入相關聯且通過金屬(I/O)接墊372其中之一傳輸，該其中一小型I/O電路203之小型接收器375可以放大或通過其中之一小型I/O電路203之小型接收器375的第二資料輸入，以作為其中之一小型I/O電路203之小型接收器375的資料輸出output S_Data_in，該資料輸出output S_Data與如第3A圖、第3B圖及第7圖所繪示之交叉點開關379之節點N23-N26其中之一相關聯，通過另一條(或多條)可編程交互連接線361經由一第二組其記憶體單元362將另一個(或多個)可編程交互連接線361編程。
請參見第9圖，DPIIC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第3A圖、第3B圖及第7圖所描述之用於交叉點開關379之記憶體單元362及/或其交叉點開關379。
如第9圖所示，DPIIC晶片410更包括如第1A圖中用於資料鎖存或儲存的緩存記憶體(cache memory)之第一型揮發性記憶體單元398。每一揮發性記憶體單元398可包括二開關449(例如是N型或P型MOS電晶體)用於位元資料傳輸及位元條資料傳輸，及包括二對P型MOS電晶體447及N型MOS電晶體448用於資料鎖存或儲存節點，每一揮揮發性記憶體單元398用作為DPIIC晶片410之緩存記憶體，其二開關449可執行寫入資料的控制至每一該記憶體單元446中，及讀取儲存在每一記憶體單元446中的資料，該DPIIC晶片410更包括用於從作為緩存記憶體的其揮發性記憶體單元398的記憶體單元446中讀取資料的感應放大器。
細線交互連接線穚接晶片(Fine-Line Interconnection Bridge (FIB))的規格說明
第10圖為本發明實施例FIB的布局上視圖，如第10圖所示，一FIB 690可包括：(1)複數第一金屬接墊691排列設置在上視圖中一矩陣內的一邊(例如左邊)上，(2)複第二金屬接墊692排列設置在上視圖中一矩陣內的另一邊(例如右邊)上，及(3)複數金屬橋型交互連接線693，每一條耦接其中之一第一金屬接墊691至其中之一第二金屬接墊692。該FIB 690的該第一金屬接墊691、第二金屬接墊692及金屬橋型交互連接線693可使用各種半導體技術節點或世代技術來設計、實施和製造，包括較舊的或成熟的技術節點或世代技術，例如是先進程度小於或等於或大於20 nm或30 nm，以及例如係使用22 nm、28 nm、40 nm、90 nm、130 nm、180 nm、250 nm、350 nm或500 nm的技術節點的技術。
或者，該FIB 690具有如第2A圖至第2C圖、第3A圖、第3B圖及第7圖中的複數通過/不通過開關258或交叉點開關379，每一開關可被編程以控制位在第一金屬接墊691與第二金屬接墊692之間高密度、高速、寬頻寬交互連接線，因此FIB 690可變成一可編程交互連接線FIB(programmable interconnection fine-line interconnection bridge, PIFIB)。
標準商業化邏輯驅動器的規格說明
I. 第一型標準商業化邏輯驅動器
第11A圖為本發明實施例數種晶片及晶片間交互連接線封裝設置在第一型標準商業化邏輯驅動器的上視圖，第12A圖為本發明實施例數種晶片及FIB封裝在第一型標準商業化邏輯驅動器的上視圖，如第11A圖及第12A圖所示，該準商業化邏輯驅動器300內可封裝設置有如第8A圖及第8B圖中的多個標準商業化FPGA IC晶片200、一個(或多個)非揮發性記憶體(NVM) IC晶片250及創新的ASIC或COT(以下簡寫為IAC)晶片402在一矩陣中，該NVM IC晶片250用以非揮性的方式儲存該結果值及編程碼，以編程如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中標準商業化FPGA IC晶片中的可編程邏輯單元(LC)2014及交叉點開關379，儲存在NVM IC晶片250中的結果值及編程碼可通過至及儲存在該標準商業化FPGA IC晶片中的記憶體單元490及記憶體單元362中，該IAC晶片402可包括矽智權(intellectual property(IP))電路、專用(application specific, AS)電路、類比電路、混合模式訊號電路、射頻(radio-frequency, RF)電路和/或發送器電路、接收器電路、收發器電路。該標準商業化邏輯驅動器更封裝有複數處理及計算IC晶片269及一專用控制及I/O晶片260，且該些晶片被該些FPGA IC晶片200、NVM IC晶片250及IAC晶片402圍繞。每一PCIC晶片269可以是圖形處理晶片(GPU)晶片、一個的中央處理晶片(CPU)晶片、數位訊號處理器(DSP)晶片、張量處理單元(Tensor Processing Unit , TPU)晶片及神經處理單元(neural-processing-unit, NPU)晶片，位在標準商業化邏輯驅動器300右邊中間邊的其中之一NVM IC晶片250可排列設置位在標準商業化邏輯驅動器300的右上側的其中之一標準商業化FPGA IC晶片200與標準商業化邏輯驅動器300的右下側的IAC晶片402之間，該FPGA IC晶片200可排列設置成一直線位在該標準商業化邏輯驅動器300的上側。
如第11A圖及第12A圖所示，該標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一條晶片間交互連接線371延伸位在二相鄰標準商業化FPGA IC晶片200、NVM IC晶片250、專用控制及I/O晶片260、IAC晶片402及PCIC晶片269之間的空間下方，該標準商業化邏輯驅動器300可包括如第9圖中之複數DPIIC晶片410直接的位在晶片間交互連接線371垂直束(vertical bundle)與晶片間交互連接線371水平束(horizontal bundle)的交叉處的上方。
如第11A圖及第12A圖所示，每一晶片間交互連接線371可以是固定或不可編程交互連接線364，用於編程其中之一標準商業化FPGA IC晶片200中的一個(或多個)記憶體單元362及490，或其中之一DPIIC晶片410的一個(或多個)記憶體單元362，或其中之一DPIC晶片410的一個(或多個)記憶體單元362，或者是可經由其中之一標準商業化FPGA IC晶片200的一個(或多個)記憶體單元362或其中之一DPIIC晶片的一個(或多個)記憶體單元362來編程一可編程交互連接線361。訊號傳輸可建構在(1)晶片間交互連接線371的其中之一可編程交互連接線361與其中之一標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一可編程交互連接線361之間，其中係經由第8A圖及第8B圖中其中之一標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203連接或耦接，或(2) 晶片間交互連接線371的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線的其中之一可編程交互連接線之間，其中係經由第9圖中其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203連接或耦接。訊號傳輸可建構在(1)晶片間交互連接線371的其中之一固定交互連接線364與其中之一標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一固定交互連接線364之間，其中係經由第8A圖及第8B圖中其中之一標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203連接或耦接，或(2) 晶片間交互連接線371的其中之一固定交互連接線364與其中之一DPIIC晶片410的晶片內交互連接線的其中之一固定交互連接線之間，其中係經由第9圖中其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203連接或耦接。該NVM IC晶片250用以非揮發的方式儲存該編程碼，用以編程在第7圖及第9圖中之DPIIC晶片410中的交叉點開關379，且儲存在NVM IC晶片250中的編程碼可被傳輸通過至及儲存在DPIIC晶片410的記憶體單元362。
參考第11A圖及第12A圖所示，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至該專用控制及I/O晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至IAC晶片402，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的PCIC晶片200，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至其它的標準商業化FPGA IC晶片200，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至專用控制及I/O晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至全部的NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至IAC晶片402，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至全部的PCIC晶片269，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至專用控制及I/O晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至PCIC晶片269，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至IAC晶片402，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至其它NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一PCIC晶片269耦接至專用控制及I/O晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一PCIC晶片269耦接至IAC晶片402，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一PCIC晶片269耦接至其它的PCIC晶片269，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一專用控制及I/O晶片260耦接至IAC晶片402。
因此，如第11A圖及第12A圖所示，一第一個標準商業化FPGA IC晶片200中如第6A圖中的一第一可編程邏輯單元(LC)2014，可經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸其輸出Dout至一第二個標準商業化FPGA IC晶片200中如第6A圖中的一第二可編程邏輯單元(LC)2014的複數輸入A0-A1的其中之一個，該第一個標準商業化FPGA IC晶片200中如第6A圖中的一第一可編程邏輯單元(LC)2014的輸出Dout可下列順序通過至第二可編程邏輯單元(LC)2014的複數輸入A0-A1的其中之一個：(1)第一個標準商業化FPGA IC晶片200中晶片內交互連接線502的可編程交互連接線361，(2)該晶片間交互連接線371中的一第一組可編程交互連接線361，(3)其中之一DPIIC晶片410的晶片內交互連接線的第一組可編程交互連接線361，(4)其中之一DPIIC晶片410的其中之一交叉點開關379，(5)其中之一該DPIIC晶片410的晶片內交互連接線的第二組可編程交互連接線361，(6)晶片間交互連接線371的第二組可編程交互連接線361，及(7)第二個標準商業化FPGA IC晶片200中晶片內交互連接線502的可編程交互連接線361。
或者，如第11A圖及第12A圖所示，一第一個標準商業化FPGA IC晶片200中如第6A圖中的一第一可編程邏輯單元(LC)2014，可經由其中之一DPIIC晶片410的其中之一交叉點開關379傳輸其輸出Dout至一第二個標準商業化FPGA IC晶片200中如第6A圖中的一第二可編程邏輯單元(LC)2014的複數輸入A0-A1的其中之一個，該第一個標準商業化FPGA IC晶片200中如第6A圖中的一第一可編程邏輯單元(LC)2014的輸出Dout可下列順序通過至第二可編程邏輯單元(LC)2014的複數輸入A0-A1的其中之一個：(1)第一個該標準商業化FPGA IC晶片200中晶片內交互連接線502的第一組可編程交互連接線361，(2)該晶片間交互連接線371中的一第一組可編程交互連接線361，(3)其中之一DPIIC晶片410的晶片內交互連接線的第一組可編程交互連接線361，(4)其中之一DPIIC晶片410的其中之一交叉點開關379，(5)其中之一該DPIIC晶片410的晶片內交互連接線的第二組可編程交互連接線361，(6)晶片間交互連接線371的第二組可編程交互連接線361，及(7)第二個該標準商業化FPGA IC晶片200中晶片內交互連接線502的第二組可編程交互連接線361。
如第11A圖及第12A圖所示，該標準商業化邏輯驅動器300可包括複數專用控制及輸入/輸出(I/O)晶片265位在周邊區域，圍繞著具有標準商業化FPGA IC晶片200、NVM IC晶片250、專用控制及I/O晶片260、DPIIC晶片410、IAC晶片402及PCIC晶片269的中心區域，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接每一標準商業化FPGA IC晶片200至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接其中之一DPIIC晶片410至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接其中之一NVM IC晶片250至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接其中之一專用控制及I/O晶片260至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接其中之一PCIC晶片269至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接IAC晶片402至全部的專用控制及I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程交互連接線361或固定交互連接線364可耦接每一專用控制及I/O晶片265至其它的專用控制及I/O晶片265。
如第11A圖及第12A圖所示，每一標準商業化FPGA IC晶片200可參考第8A圖及第8B圖中所述的規格說明，每一DPIIC晶片410可參考第9圖中所述的規格說明及每一FIB 690可參考第10圖中所述的規格說明。
如第11A圖及第12A圖所示，每一專用控制及I/O晶片260及265、及IAC晶片402可以使用各種半導體技術節點或世代來設計、實現和製造，包括舊的或成熟的技術節點或世代，例如，半導體節點或世代的技術是小於或等於或大於20nm或30nm，例如使用22nm、28nm、40 nm、90 nm、130 nm、180 nm、250 nm、350 nm或500 nm的技術節點。 封裝在同一邏輯驅動器300中的專用控制和I/O晶片260、265和IAC晶片402中的每一個晶片係使用比標準商品FPGA IC晶片200和DPIIC晶片410中使用的版本更舊、更成熟或更先進1、2、3、4、5或大於5個節點或世代的半導體技術節點製造。
如第11A圖及第12A圖所示，使用在每一專用控制和I/O晶片260、265和IAC晶片402中的電晶體或半導體元件可以是鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator (FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI) MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator (PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。封裝在同一邏輯驅動器300中的專用控制和I/O晶片260、265和IAC晶片402中的電晶體或半導體元件可以不同於在每一標準商業化FPGA IC晶片200及DPIIC晶片410中的電晶體或半導體元件，封裝在同一邏輯驅動器300中的每一專用控制和I/O晶片260、265和IAC晶片402中的電晶體或半導體元件可以使用常規MOSFET，而每一標準商業化FPGA IC晶片200及DPIIC晶片410中的電晶體或半導體元件可以使用FINFET電晶體，或是每一專用控制和I/O晶片260、265和IAC晶片402中的電晶體或半導體元件可以使用FDSOI MOSFET電晶體，而每一標準商業化FPGA IC晶片200及DPIIC晶片410中的電晶體或半導體元件可以使用FINFET電晶體。
如第11A圖及第12A圖所示，每一NVM IC晶片250可以係裸晶片格式或多晶片封裝格式的一NAND快閃晶片，儲存在標準商業化邏輯驅動器300中之NVM IC晶片250中的資料可在標準商業化邏輯驅動器300電源關閉時被保存/持有，或者該NVM IC晶片250可以係裸晶片格式或多晶片封裝格式的非揮發性隨機存取記憶體(Non-Volatile Radom-Access-Memory (NVRAM))IC晶片，該NVRAM可以係鐵電隨機存取記憶體(Ferroelectric RAM (FRAM))、磁阻式隨機存取記憶體(Magnetoresistive RAM (MRAM))或相變化記憶體(Phase-change RAM (PRAM))，每一NVM IC晶片250具有大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256 Gb或512Gb的標準儲存密度、容量或大小，其中”b”為位元，每一NVM IC晶片250中的每一個可以使用先進的NAND閃存技術節點或世代的技術來設計和製造，例如使用先進性大於或小於或等於40 nm、28 nm、20 nm、16 nm或10 nm的技術，其中先進的NAND快閃技術可包括單層單元(Single Level Cells , SLC)或多層單元(multiple level cells , MLC)(例如，雙層單元DLC或三層單元TLC)，並且為2D-NAND或3D NAND結構。3D NAND結構可以包括多個堆疊層或級的NAND單元，例如，大於或等於4、8、16、32個堆疊層或級的NAND單元。 因此，標準商業化邏輯驅動器300可以具有大於或等於8MB、64MB、128MB、512MB、1GB、4GB、16GB、64GB、256GB或512GB的標準非揮發性記憶體密度、容量或大小，其中“ B”是字節，每個字節有8位元。
如第11A圖及第12A圖所示，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的電源供應電壓Vcc可大於或等於1.5V, 2.0V, 2.5V, 3V, 3.5V, 4V或5V(伏特)，而在每一標準商業化FPGA IC晶片200及DPIIC晶片410的電源供應電壓Vcc可介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間或介於0.2V至1V之間，或小於(或低於)或等於2.5V, 2V, 1.8V, 1.5V 或1V，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的電源供應電壓Vcc可與每一標準商業化FPGA IC晶片200及DPIIC晶片410的電源供應電壓Vcc不同，例如，封裝在同一邏輯驅動器300中的每一專用控制和I/O晶片260、265和IAC晶片402中的電源供應電壓Vcc為4V，而每一標準商業化FPGA IC晶片200及DPIIC晶片410的電源供應電壓Vcc為1.5V，或者，封裝在同一邏輯驅動器300中的每一專用控制和I/O晶片260、265和IAC晶片402中的電源供應電壓Vcc為2.5V，而每一標準商業化FPGA IC晶片200及DPIIC晶片410的電源供應電壓Vcc為0.75V。
如第11A圖及第12A圖所示，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的半導體元件之場效應電晶體(Field-Effect-Transistors (FETs))的閘極氧化層(物性)的厚度可厚於(或大於)或等於5nm, 6 nm, 7.5 nm, 10 nm, 12.5 nm或15 nm，而每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度可厚於(或大於)或等於4.5 nm, 4 nm, 3 nm或2 nm，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的半導體元件之FETs的閘極氧化層(物性)的厚度可不同於每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度，例如，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的半導體元件之FETs的閘極氧化層(物性)的厚度為10nm，而每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度為3nm，或者，封裝在同一邏輯驅動器300中，在每一專用控制和I/O晶片260、265和IAC晶片402中的半導體元件之FETs的閘極氧化層(物性)的厚度為7.5 nm，而每一標準商業化FPGA IC晶片200及DPIIC晶片410之FETs的閘極氧化層(物性)的厚度為2nm。
如第11A及第12A圖所示，每一PCIC晶片269以使用先進的半導體技術節點或世代的技術來設計、實現和製造，例如以技術先進性大於或等於或小於或等於30 nm、20 nm或10 nm，例如使用28nm、22nm、16 nm、14 nm、12 nm、10 nm、7 nm、5 nm或3nm的技術節點的技術製造，或可比每個標準商品FPGA IC晶片200和DPIIC晶片410以相同或更先進的技術製造，在PCIC晶片269中的電晶體或半導體元件可以FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。
如第11A圖及第12A圖所示，每一專用控制及I/O晶片165可排列設置有用於標準商業化邏輯驅動器300之如第5A圖中複數大型I/O電路341及I/O接墊272，用在連接至一個(或多個，例如是2, 3, 4或大於4個) USB連接埠、一或複數IEEE 1394連接埠、一或複數乙太(Ethernet)連接埠、一或複數高畫質多媒體介面(High Definition Multimedia Interface, HDMI)連接埠、一或複數視訊圖形陣列(Video Graphics Array, VGA)連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM(communication)連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。每一專用控制及I/O晶片165也可排列設置有用於標準商業化邏輯驅動器300之如第5A圖中複數大型I/O電路341及I/O接墊272，用在連接至SATA連接埠、或PCIs連接埠，以連接或耦接至一記憶體驅動器。
如第11A圖及第12A圖所示，該標準商業化FPGA IC晶片200可具有標準的共同特徵或規格，如下所述：(1)邏輯區塊，其包括：(i)系統閘極的數量大於或等於8M, 40M, 80M, 200M或400M個，(ii)邏輯單元或元件數量大於或等於256K, 512K, 2M, 4M, 16M或32M個，(iii) 硬核，例如DSP Slice、微控制器核、多工器核、固定線加法器和/或固定線乘法器，及/或(iv)記憶體區塊的位元數量大於或等於4M, 40M, 200M, 400M, 800M或2G位元；(2)電源供應電壓：其電壓介於0.1V至12V之間、介於0.1V至7V之間、介於0.1V至3V之間、介於0.1V至2V之間、介於0.1V至1.5V之間及介於0.1V至1V之間；(3)在標準商業化邏輯驅動器300的多晶片封裝中的I/O接墊，在佈局、位置、數量和功能方面具有共同標準，其中該標準商業化邏輯驅動器可包括I/O接墊、金屬柱或凸塊連接或耦接至一個(或多個, 包括2, 3, 4或大於4個)USB連接埠、一個(或多個) IEEE 1394連接埠、一或複數乙太(Ethernet)連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM(communication)連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。
如第11A圖及第12A圖所示，該標準商業化邏輯驅動器300可包括多個如第10圖中的FIB 690，橫越在二相鄰FPGA IC晶片200、NVM IC晶片250及專用控制及I/O晶片265之間空間的下方，二個相鄰的FPGA IC晶片200、NVM IC晶片250及專用控制及I/O晶片265的其中之一個晶片可接合及耦接至其中之一FIB 690的金屬接墊691上，及二個相鄰的FPGA IC晶片200、NVM IC晶片250及專用控制及I/O晶片265的其它的晶片可接合及耦接至該其中之一FIB 690的金屬接墊692上，因此，該二個相鄰的FPGA IC晶片200、NVM IC晶片250及專用控制及I/O晶片265可經由其中之一FIB 690上的金屬穚接型交互連接線693耦接至每一其它的晶片，例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至第一個FIB 690的金屬接墊691，而二相鄰的標準商業化FPGA IC晶片200的另一個標準商業化FPGA IC晶片200可接合及耦接至該第一個FIB 690的金屬接墊692，因此，該二相鄰的標準商業化FPGA IC晶片200可經由第一個FIB 690的金屬穚接型交互連接線693耦接至其它的標準商業化FPGA IC晶片200，另一舉列，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第二個FIB 690中的金屬接墊691及相鄰於該其中之一標準商業化FPGA IC晶片200的其中之一NVM IC晶片250可接合及耦接至第二個FIB 690的金屬接墊692。因此，該其中之一標準商業化FPGA IC晶片200及該其中之一NVM IC晶片250可經由第二個FIB 690的金屬穚接型交互連接線693耦接至其它晶片，再舉另一列子，其中之一標準商業化FPGA IC晶片200可接合及耦接一第三個FIB 690的金屬接墊691及相鄰於該其中之一標準商業化FPGA IC晶片200的其中之一專用控制及I/O晶片265可接合及耦接至第三個FIB 690的金屬接墊692，因此，其中之一標準商業化FPGA IC晶片200及其中之一專用控制及I/O晶片265可經由第三個FIB 690的金屬穚接型交互連接線693該耦接至其它的晶片。
II. 第二型標準商業化邏輯驅動器
第11B圖為本發明實施例第二型標準商業化邏輯驅動器中各種晶片及晶片間交互連接線佈局的上視圖，第12B圖為本發明實施例第二型標準商業化邏輯驅動器中各種晶片及FIB佈局的上視圖，對於由第11A圖至第11B圖與第12A圖至第12B圖中所示的相同元件可以使用相同的標號。 在第11B圖至第12B圖中所示的元件及其形成方法可參考上述第11A圖至第12A圖所示的元件的說明及製造方法。如第11B圖至第12B圖所示，該標準商業化邏輯驅動器300中可封裝上述段落中PCIC晶片269中的複數GPU晶片269a、CPU晶片269b，另外，該標準商業化邏輯驅動器300中可封裝上述段落中複數HBM IC晶片251，每一HBM IC晶片251位在其中之一GPU晶片269a旁邊，用以與該GPU晶片269a以高速、高頻寬及寬位元寬的方式通訊，位在標準商業化邏輯驅動器300中的每一HBM IC晶片251具有高速、高頻寬及寬位元寬的DRAM IC晶片、具有高速、高頻寬及寬位元寬的存取SRAM晶片、具有高速、高頻寬及寬位元寬的MRAM晶片或具有高速、高頻寬及寬位元寬的RRAM晶片，該標準商業化邏輯驅動器300中更可封裝如第8A圖及第8B圖中之複數標準商業化FPGA IC晶片200及一個(或多個)NVM IC晶片250，用以非揮發方式儲存該結果值或編程碼，以編程如第6A圖至第6D圖、第7圖、第8A圖及第8B圖中該標準商業化FPGA IC晶片200中的可編程邏輯單元(LC)2014或交叉點開關379，儲存在NVM IC晶片250中的該結果值或編程碼可傳輸至及儲存在該標準商業化FPGA IC晶片200中的記憶體單元490及362。
如第10圖、第11B圖及第12B圖所示，該標準商業化邏輯驅動器300可包括複數FIB 690橫跨設置在二相鄰該標準商業化FPGA IC晶片200、NVM IC晶片250、HBM IC晶片251、專用控制及I/O晶片265、GPU晶片269a及CPU晶片269b之間的空間下方，該二相鄰標準商業化FPGA IC晶片200、NVM IC晶片250、HBM IC晶片251、專用控制及I/O晶片265、GPU晶片269a及CPU晶片269b的其中之一可接合及耦接至其中之一FIB 690的該金屬接墊691及其它的半導體晶片200, 250, 251, 265, 269a及269b可接合及耦接至其中之一FIB 690的該金屬接墊692，因此，該二相鄰標準商業化FPGA IC晶片200、NVM IC晶片、HBM IC晶片251、專用控制及I/O晶片265、GPU晶片269a及CPU晶片269b可經由其中之一FIB 690的金屬穚接型交互連接線693耦接至其它的半導體晶片，例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第一個FIB 690的金屬接墊691及相鄰於該標準商業化FPGA IC晶片200的其中之一HBM IC晶片251可接合及耦接至該第一個FIB 690的金屬接墊692，因此，該其中之一標準商業化FPGA IC晶片200及該其中之一HBM IC晶片251可經由該第一個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一GPU晶片269a可接合及耦接至一第二個FIB 690的金屬接墊691及相鄰於該GPU晶片269a的其中之一HBM IC晶片251可接合及耦接至該第二個FIB 690的金屬接墊692，因此，該其中之一GPU晶片269a及該其中之一HBM IC晶片251可經由該第二個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一CPU晶片269b可接合及耦接至一第三個FIB 690的金屬接墊691及相鄰於該CPU晶片269b的其中之一HBM IC晶片251可接合及耦接至該第三個FIB 690的金屬接墊692，因此，該其中之一CPU晶片269b及該其中之一HBM IC晶片251可經由該第三個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第四個FIB 690的金屬接墊691及相鄰於該標準商業化FPGA IC晶片200的其中之一NVM IC晶片250可接合及耦接至該第四個FIB 690的金屬接墊692，因此，該其中之一標準商業化FPGA IC晶片200及該其中之一NVM IC晶片250可經由該第四個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一GPU晶片269a可接合及耦接至一第五個FIB 690的金屬接墊691及相鄰於該GPU晶片269a的其中之一NVM IC晶片250可接合及耦接至該第五個FIB 690的金屬接墊692，因此，該其中之一GPU晶片269a及該其中之一NVM IC晶片250可經由該第五個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一CPU晶片269b可接合及耦接至一第六個FIB 690的金屬接墊691及相鄰於該CPU晶片269b的其中之一NVM IC晶片250可接合及耦接至該第六個FIB 690的金屬接墊692，因此，該其中之一CPU晶片269b及該其中之一NVM IC晶片250可經由該第六個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第七個FIB 690的金屬接墊691及相鄰於該標準商業化FPGA IC晶片200的另一標準商業化FPGA IC晶片200可接合及耦接至該第七個FIB 690的金屬接墊692，因此，該二相鄰之標準商業化FPGA IC晶片200可經由該第七個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第八個FIB 690的金屬接墊691及相鄰於該標準商業化FPGA IC晶片200的其中之一GPU晶片269a可接合及耦接至該第八個FIB 690的金屬接墊692，因此，該其中之一標準商業化FPGA IC晶片200及該其中之一GPU晶片269a可經由該第八個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一GPU晶片269a可接合及耦接至一第九個FIB 690的金屬接墊691及相鄰於該GPU晶片269a的其中之一CPU晶片269b可接合及耦接至該第九個FIB 690的金屬接墊692，因此，該其中之一GPU晶片269a及該其中之一CPU晶片269b可經由該第九個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一標準商業化FPGA IC晶片200可接合及耦接至一第十個FIB 690的金屬接墊691及相鄰於該標準商業化FPGA IC晶片200的其中之一專用控制及I/O晶片265可接合及耦接至該第十個FIB 690的金屬接墊692，因此，該其中之一標準商業化FPGA IC晶片200及該其中之一專用控制及I/O晶片265可經由該第十個FIB 690的金屬穚接型交互連接線693相互耦接；例如，其中之一GPU晶片269a可接合及耦接至一第十一個FIB 690的金屬接墊691及相鄰於該GPU晶片269a的其中之一專用控制及I/O晶片265可接合及耦接至該第十一個FIB 690的金屬接墊692，因此，該其中之一GPU晶片269a及該其中之一專用控制及I/O晶片265可經由該第十一個FIB 690的金屬穚接型交互連接線693相互耦接。
如第11B圖及第12B圖所示，該標準商業化邏輯驅動器300可包括複數晶片間交互連接線371，每一條晶片間交互連接線371可延伸橫跨在二相鄰標準商業化FPGA IC晶片200、NVM IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b及HBM IC晶片251之間，該標準商業化邏輯驅動器300可包括如第9圖中的複數DPIIC晶片410位在晶片間交互連接線371垂直束(vertical bundle)與晶片間交互連接線371水平束(horizontal bundle)的交叉處的上方。
如第11B圖及第12B圖所示，每一晶片間交互連接線371可以是固定或不可編程交互連接線364，用於編程其中之一標準商業化FPGA IC晶片200中的一個(或多個)記憶體單元362及490，或其中之一DPIIC晶片410的一個(或多個)記憶體單元362，或其中之一DPIC晶片410的一個(或多個)記憶體單元362，或者是可經由其中之一標準商業化FPGA IC晶片200的一個(或多個)記憶體單元362或其中之一DPIIC晶片的一個(或多個)記憶體單元362來編程一可編程交互連接線361。訊號傳輸可建構在(1)晶片間交互連接線371的其中之一可編程交互連接線361與其中之一標準商業化FPGA IC晶片200的晶片間交互連接線371的其中之一可編程交互連接線361之間，其中係經由第8A圖及第8B圖中其中之一標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203連接或耦接，或(2) 晶片間交互連接線371的其中之一可編程交互連接線361與其中之一DPIIC晶片410的晶片內交互連接線的其中之一可編程交互連接線361之間，其中係經由第9圖中其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203連接或耦接。訊號傳輸可建構在(1)晶片間交互連接線371的其中之一固定交互連接線364與其中之一標準商業化FPGA IC晶片200的晶片內交互連接線502的其中之一固定交互連接線364之間，其中係經由第8A圖及第8B圖中其中之一標準商業化FPGA IC晶片200的其中之一小型輸入/輸出(I/O)電路203連接或耦接，或(2) 晶片間交互連接線371的其中之一固定交互連接線364與其中之一DPIIC晶片410的晶片內交互連接線364的其中之一固定交互連接線之間，其中係經由第9圖中其中之一DPIIC晶片410的其中之一小型輸入/輸出(I/O)電路203連接或耦接。該NVM IC晶片250用以非揮發的方式儲存該編程碼，用以編程在第7圖及第9圖中之DPIIC晶片410中的交叉點開關379，且儲存在NVM IC晶片250中的編程碼可被傳輸通過至及儲存在DPIIC晶片410的記憶體單元362。
參考第11B圖及第12B圖所示，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的DPIIC晶片410，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至該專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至二個NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的GPU晶片269a，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至CPU晶片269b，I晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至全部的HBM IC晶片251，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一標準商業化FPGA IC晶片200耦接至其它的標準商業化FPGA IC晶片200，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至二個NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至全部的GPU晶片269a，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至CPU晶片269b，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至HBM IC晶片251，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一DPIIC晶片410耦接至其它的DPIIC晶片410，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從CPU晶片269b耦接至全部的GPU晶片269a，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從CPU晶片269b耦接至二個NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從CPU晶片269b耦接至全部的HBM IC晶片251，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從GPU晶片269a耦接至其中之一HBM IC晶片251，且在GPU晶片269a與該其中之一HBM IC晶片251之間的一資料匯流排的一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從GPU晶片269a耦接至二個NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從GPU晶片269a耦接至其它的GPU晶片269a，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一HBM IC晶片251耦接至專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一GPU晶片269a耦接至專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從CPU晶片269b耦接至專用控制晶片260，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至全部的HBM IC晶片251，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一NVM IC晶片250耦接至其它NVM IC晶片250，晶片間交互連接線371的一個(或多個)可編程或固定交互連接線316或364可從每一HBM IC晶片251耦接至其它的HBM IC晶片251。
如第11B圖及第12B圖所示，該標準商業化邏輯驅動器300可包括複數專用I/O晶片265排列設置在週邊區域，圍繞著具有標準商業化FPGA IC晶片200、NVM IC晶片250、專用控制晶片260、GPU晶片269a、CPU晶片269b、HBM IC晶片251及DPIIC晶片410所設置的中心區域，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從每一標準商業化FPGA IC晶片200耦接至全部的專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從每一DPIIC晶片410耦接至全部的專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從每一NVM IC晶片250耦接至全部專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從專用控制晶片260耦接至全部的專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從GPU晶片269a耦接至全部的專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從CPU晶片269b耦接至全部的專用I/O晶片265，該晶片間交互連接線371的一個(或多個)可編程或固定交互連接線361或364可從每一HBM IC晶片251耦接至全部的專用I/O晶片265。
如第11B圖及第12B圖所示，為了平行訊號傳輸，用於一資料匯流排的複數平行路徑(亦即是金屬橋型交互連接線693)可設置在FIB 690位在其中之一GPU晶片269a與在該其中之一GPU晶片269a旁邊的其中之一HBM IC晶片251，由FIB 690提供一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K在這二個晶片之間；用於一資料匯流排的複數平行路徑(亦即是金屬橋型交互連接線693)可設置在FIB 690位在其中之一標準商業化FPGA IC晶片200與在該其中之一標準商業化FPGA IC晶片200旁邊的其中之一HBM IC晶片251，由FIB 690提供一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K在這二個晶片之間；用於一資料匯流排的複數平行路徑(亦即是金屬橋型交互連接線693)可設置在FIB 690位在CPU晶片269b與在該其中之一CPU晶片269b旁邊的其中之一HBM IC晶片251，由FIB 690提供一資料位元寬度等於或大於64, 128, 256, 512, 1024, 2048, 4096, 8K或16K在這二個晶片之間。
因此，如第11B圖及第12B圖所示，在第二型邏輯驅動器300中，該GPU晶片269a可與HBM IC晶片251一起操作以獲得高速、高位元寬、寬位元寬的平行處理及/或計算能力，該標準商業化FPGA IC晶片200可與HBM IC晶片251一起操作以獲得高速、高位元寬、寬位元寬的平行處理及/或計算能力，該CPU晶片269b可與HBM IC晶片251一起操作以獲得高速、高位元寬、寬位元寬的平行處理及/或計算能力。
如第11B圖及第12B圖所示，每一標準商業化FPGA IC晶片200可參考第8A圖及第8B圖中所揭露的內容，每一DPIIC晶片410可參考第9圖中所揭露的內容，每一FIB 690可參考第10圖中所揭露的內容，在第11B圖及第12B圖中的該標準商業化FPGA IC晶片200、DPIIC晶片410、專用控制晶片260、專用控制I/O晶片265及NVM IC晶片250之規格說明可參考上述第11A圖及第12A圖中的說明。
標準商業化邏輯驅動器的交互連接線
第13圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。如第13圖所示，二方塊200係代表在如第11A圖及第12A圖或第11B圖及第12B圖所繪示之第一型或第二型標準商業化邏輯驅動器300中二不同群組之標準商業化FPGA IC 晶片200，DPI IC晶片410係代表在如第11A圖及第12A圖或第11B圖及第12B圖所繪示之第一型或第二型標準商業化邏輯驅動器300中DPI IC晶片410之組合，方塊360係代表在如第11A圖及第12A圖或第11B圖及第12B圖所繪示之第一型或第二型標準商業化邏輯驅動器300中專用I/O晶片265、專用控制及I/O晶片260之組合。
請參見第13圖，對於第11A圖及第12A圖或第11B圖及第12B圖中之第一型或第二型標準商業化邏輯驅動器300，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由在該方塊360中之一或多條晶片間交互連接線371之可編程交互連接線361耦接至其中之一DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的標準商業化FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，在該方塊360中之每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間交互連接線371之固定交互連接線364耦接至DPIIC晶片410的其中之一個的小型I/O電路203。
請參見第第13圖，對於11A圖及第12A圖或第11B圖及第12B圖中之該第一型或第二型標準商業化邏輯驅動器300，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203，一或多條晶片間交互連接線371之可編程交互連接線361可耦接每一DPIC晶片410的小型I/O電路203至另一DPIC晶片410的小型I/O電路203。晶片間交互連接線371之一條(或多條)固定交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個) 小型I/O電路203至標準商業化FPGA IC晶片200的其中之一的小型I/O電路203；晶片間交互連接線371之一條(或多條)固定交互連接線364可耦接至每一該DPIIC晶片410之一個(或多個)小型I/O電路203至另一DPIIC晶片410之一個(或多個)小型I/O電路203。
請參見第13圖，對於第11A圖及第12A圖或第11B圖及第12B圖中之該第一型或第二型標準商業化邏輯驅動器300，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的標準商業化FPGA IC 晶片200之小型I/O電路203，每一個的標準商業化FPGA IC 晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至另外的標準商業化FPGA IC 晶片200之小型I/O電路203。
請參見第13圖，對於第11A圖及第12A圖或第11B圖及第12B圖中之該第一型或第二型標準商業化邏輯驅動器300，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至每一標準商業化FPGA IC 晶片200之小型I/O電路203，在方塊360中的專用控制及I/O晶片260之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片之一個(或多個)小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至DPIIC晶片410的一個(或多個)小型I/O電路203；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至每一專用I/O晶片265的大型I/O電路341；在方塊360中的專用控制及I/O晶片260之一個(或多個)大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364可耦接至位在第一型或第二型標準商業化邏輯驅動器300之外的外部電路271。
請參見第13圖，對於第11A圖及第12A圖或第11B圖及第12B圖中之該第一型或第二型標準商業化邏輯驅動器300，在方塊360中的每一專用I/O晶片265之一個(或多個)大型I/O電路341可以耦接至位在標準商業化邏輯驅動器300之外的外部電路271。
(1)用於操作的交互連接線
如第13圖所示，對於第11A圖及第12A圖或第11B圖及第12B圖中之第一型或第二型標準商業化邏輯驅動器300，每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從其非揮發性記憶體IC晶片250中重新加載該結果值或第一個編程碼至每一標準商業化FPGA IC晶片200的記憶體單元490中，因而該結果值或第一編程碼可被儲存或鎖在用於編程如第6A圖至第6D圖、第8A圖及第8B圖中其中之一可編程邏輯單元(LC)2014的其中之一記憶體單元490。每一該標準商業化FPGA IC晶片200可經由其晶片內交互連接線502的一或多條固定交互連接線364從\非揮發性記憶體IC晶片250中重新加載該第二個編程碼至每一該標準商業化FPGA IC晶片200之記憶體單元362，以編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖中所示的每一該標準商業化FPGA IC晶片200之通過/不通過開關258或交叉點開關379，每一該DPIIC晶片410可從其非揮發性記憶體IC晶片250中重新加載該第三個編程碼至每一該DPIIC晶片410的記憶體單元362，因此該第三編程碼可被儲存或鎖在用於編程如第2A圖至第2C圖、第3A圖、第3B圖、第7圖及第9圖中DPIIC晶片410的通過/不通過開關258或交叉點開關379的記憶體單元362。
因此，請參見第13圖，在一實施例中，在第11A圖及第12A圖或第11B圖及第12B圖中之第一型或第二型標準商業化邏輯驅動器300的其中之一個的專用I/O晶片265之大型I/O電路341可以驅動來自第一型或第二型標準商業化邏輯驅動器300之外的外部電路271之資料至其小型I/O電路203，該其中之一個的專用I/O晶片265之小型I/O電路203可以驅動該資料經由第一型或第二型標準商業化邏輯驅動器300中的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型或第二型標準商業化邏輯驅動器300的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動該資料經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該資料由其晶片內交互連接線之第一個的可編程交互連接線361通過至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該資料經由第一型或第二型標準商業化邏輯驅動器300的一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型或第二型標準商業化邏輯驅動器300的其中之一個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對該其中之一個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動該資料經由如第2A圖至第2C圖、第3A圖、第3B圖、第7圖、第8A圖及第8B圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可將該資料經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖中所示)的其中之一個之第一輸入組的一資料輸入相關聯。
請參見第13圖，在另一實施例中，第一型或第二型標準商業化邏輯驅動器300中的第一個的標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014(如第6A圖至第6D圖及第8A圖及第8B圖所示)具有資料輸出，以通過其晶片內交互連接線502之第一組之可編程交互連接線361可以傳送至其交叉點開關379，其交叉點開關379可通過其中之一可編程邏輯單元(LC)2014的其中之一的該資料輸出，經由其晶片內交互連接線502之第一組之可編程交互連接線361通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該編程邏輯單元(LC)2014的資料輸出經由第一型或第二型標準商業化邏輯驅動器300中的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361，傳輸至第一型或第二型標準商業化邏輯驅動器300中的其中之一DPIIC晶片410的該小型I/O電路203的第一個，針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379的其中之一個，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361通過至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由第一型或第二型標準商業化邏輯驅動器300的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第一型或第二型標準商業化邏輯驅動器300之第二個的標準商業化FPGA IC 晶片200之小型I/O電路203。針對第二個的標準商業化FPGA IC 晶片200，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由晶片內交互連接線502之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361及通過至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以與其可編程邏輯單元(LC)2014(如第6至第6D圖中所示)的其中之一個之輸入資料組的一資料輸入相關聯。
請參見第13圖，在另一實施例中，第一型或第二型標準商業化邏輯驅動器300之標準商業化FPGA IC 晶片200之可編程邏輯單元(LC)2014 (如第6A圖至第6D圖及第8A圖及第8B圖中所示)具有一資料輸出，以經由其晶片內交互連接線502之第一組之可編程交互連接線361通過傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線502之第一組之可編程交互連接線361通過資料至其晶片內交互連接線502之第二組之可編程交互連接線361進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送資料至該標準商業化FPGA IC晶片200的其中之一個的DPIIC晶片410之第一個的小型I/O電路203。針對該其中之一個的DPIIC晶片410，其第一個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將其中之一該編程邏輯單元(LC)2014的資料輸出經由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行資料傳送，以傳送資料至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出經由該標準商業化FPGA IC晶片200的一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中之一個的專用I/O晶片265之小型I/O電路203。針對該其中之一個的專用I/O晶片265，其小型I/O電路203可以驅動其中之一該編程邏輯單元(LC)2014的資料輸出傳送至其大型I/O電路341，以傳送至位在第一型或第二型標準商業化邏輯驅動器300之外的外部電路271。
(3) 可存取性
請參見第13圖，第一型或第二型標準商業化邏輯驅動器300之外部電路271不被允許從在該第一型或第二型標準商業化邏輯驅動器300中任一NVM IC晶片250及DPIIC晶片410重新加載該結果值及第一、第二及第三編程碼，或者是，第一型或第二型標準商業化邏輯驅動器300之外部電路271也可被允許從在該第一型或第二型標準商業化邏輯驅動器300中任一NVM IC晶片250重新加載該結果值及第一、第二及第三編程碼。
依據標準商業化FPGA IC晶片和/或HBM IC晶片的可擴展邏輯結構的資料和控制匯流排
第14圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排，參照第14圖，第11A圖及第12A圖或第11B圖及第12B圖中之第一型或第二型標準商業化邏輯驅動器300可以設置有多個控制匯流排416，每個控制匯流排由其晶片間交互連接線371的多個可編程交互連接線361或其晶片間交互連接線371的多個固定交互連接線364構成。
例如，在如第8A圖及第8B圖所示的排列設置中，對於第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，其控制匯流排416之一可以將其所有標準商業化FPGA IC晶片200的IS1連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS2連接墊231彼此耦接。另一個控制匯流排416可以將其所有標準商業化FPGA IC晶片200的IS3連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的IS4連接墊231彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS1連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS2連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS3連接墊232彼此耦接。其控制匯流排416中的另一個可以將其所有標準商業化FPGA IC晶片200的OS4連接墊232彼此耦接。
參照第14圖，在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300可以設置有多個晶片致能(CE)線417，每條線由其晶片間交互連接線371的一個(或多個)可編程交互連接線361或一個(或多個)晶片間交互連接線371的固定交互連接線364耦接至如第8A圖及第8B圖中標準商業化FPGA IC晶片200之一的晶片致能(CE)連接墊209。
此外，參照第14圖，在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300可以設置有一組資料匯流排(data buses)315，以用於可擴展的交互連接線結構中。在這種情況下，對於第二型標準商業化邏輯驅動器300，其資料匯流排(data buses)315的組/集合中可以包括四個資料匯流排(data buses)子集或資料匯流排(data buses)(例如是315A, 315B, 315C及315D)，每個都耦接至或與每一標準商業化FPGA IC晶片200之該I/O連接埠377(即I/O Port 1, I/O Port 2, I/O Port 3 及I/O Port 4)的其中之一相關聯及每一HBM IC晶片251的複數I/O連接埠中的第一個，資料匯流排(data buses)315A耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠1)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的一個；資料匯流排(data buses)315B耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠2)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第二個；資料匯流排(data buses)315C耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠3)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第三個；資料匯流排(data buses)315D耦接至及與每個標準商業化FPGA的I/O連接埠377(例如I/O連接埠4)相關聯，及每一HBM IC晶片251的複數I/O連接埠中的第四個；四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每條資料匯流排(data buses)都可以提供其位元寬度範圍為4到256(例如是64)的資料傳輸。在這種情況下，對於第二型標準的商業化邏輯驅動器300，其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每一個資料匯流排(data buses)可以由多個資料路徑組成，其平行排列的數量為64個資料路徑，分別耦接至每一標準的商業化FPGA IC晶片200的I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)的其中之一個之I/O連接墊372(其具有平行排列的64個I/O連接墊372)，其中其四個資料匯流排(data buses)(例如315A、315B、315C和315D)中的每個資料匯流排(data buses)的每個資料路徑可以由其晶片間交互連接線371的多個可編程交互連接線361或由晶片間交互連接線371的多個固定交互連接線364構成。
此外，參照第14圖，對於第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，其每個資料匯流排(data buses)315可以傳輸用於其每個標準商業化FPGA IC晶片200和每個其HBM記憶體(HBM)IC晶片251的資料(僅一個如第14圖所示)。例如，在一第五時脈週期中，對於第二型標準商業化邏輯驅動器300，可以根據第一個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第一個標準商業化FPGA IC晶片200的輸入操作的資料，及第二個標準商業化FPGA IC晶片200可依據第二個標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇而啟用，以通過第二個標準商業化FPGA IC晶片200的輸出操作的資料。如第14A圖所示，對於第二型標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以激活與其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)之邏輯準位相關聯的I/O連接埠377(即I/O連接埠1)的小型I/O電路203之小型接收器375，及使所選擇的I/O連接埠377(即I/O連接埠 1)的小型I/O電路203的小型驅動器禁用，其係依據輸出選擇I/O連接墊232(即是OS1, OS2, OS3及OS4連接墊)的邏輯準位而禁用；對於第二型標準商業化邏輯驅動器300的第二個標準商業化FPGA IC晶片200，同一I/O連接埠(例如為I/O連接埠1)可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇，以依據其輸出選擇(OS)連接墊228(即OS1、OS2、OS3、OS4連接墊)的邏輯準位來選擇，以啟用其選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型驅動器374，以及依據其輸入選擇(IS)連接墊231(即是IS1、IS2、IS3及IS4連接墊)的邏輯準位將選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375禁用。進而，在如第8A圖及第8B圖所示的排列設置中，在該第五時脈週期中，對於第二型標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200的所選I/O連接埠(例如，I/O連接埠1)，可以具有小的驅動器374來驅動或傳輸與其第二標準商業化FPGA IC晶片200的一個可編程邏輯單元(LC)2014的資料輸出相關聯的第一資料，例如，將其傳輸到其資料流排315中的第一個匯流排(亦即是315A)，第一標準商業化FPGA IC晶片200中的選擇I/O連接埠的小型接收器375可接收與第一標準商業化FPGA IC晶片200中的可編程邏輯單元(LC)2014中的一個輸入資料集的資料輸入相關聯的第一資料，例如從第一資料匯排315(亦即是315A)接收。資料匯流排(data buses)315的第一個匯流排(即是315A)的複數資料路徑，每一資料路徑耦接第二標準商業化FPGA IC晶片200中的所選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型驅動器374至第一標準商業化FPGA IC晶片200中的選擇I/O埠(即I/O Port 1)的其中之一小型I/O電路203之小型接收器375。
此外，參照第14A圖、第14圖，在第五時脈週期中，對於第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，第三標準商業化FPGA IC晶片200可以根據在第三標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第三標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第二型標準商業化邏輯驅動器300的第三標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第五時脈週期時，對於第二型標準商業化邏輯驅動器300，其第三標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第三標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集之一資料輸入相關聯的第一資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第三標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。對於第二型標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第二型標準商業化邏輯驅動器300的全部的HBM IC晶片251，耦接至該第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之他們的I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第14圖，在第五時脈週期、在第8A圖及第8B圖中的排列設置中，對於在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠例如是I/O連接埠。可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以使能I/O連接埠2的小型驅動器374。例如，其所選I/O連接埠377的小型I/O電路203根據其輸出選擇(OS)連接墊232(例如，OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)，I/O連接埠2禁止其小型I/O電路203的小型接收器375選擇的I/O連接埠377，例如I/O連接埠2，根據其輸入選擇(IS)連接墊231的邏輯準位(level)，例如IS1、IS2、IS3和IS4連接墊；對於第二個標準商業化FPGA IC晶片200，它具有相同的I/O連接埠，例如可以從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠2，以激活I/O連接埠2的小型接收器375。例如，其所選I/O連接埠377的小型I/O電路203 I/O連接埠2，根據其輸入選擇(IS)連接墊231(例如，IS1、IS2、IS3和IS4連接墊)上的邏輯準位(level)，並禁用其小型I/O電路203的小型驅動器374選擇的I/O連接埠377，例如I/O連接埠2，根據其輸出選擇(OS)連接墊232(例如OS1、OS2、OS3和OS4連接墊)上的邏輯準位(level)。進而，在第8A圖及第8B圖中的排列設置中，在該第五時脈週期中，對於第二型標準商業化邏輯驅動器300，其標準商業化FPGA IC晶片200中的第一個的所選I/O連接埠，例如，I/O連接埠2，可以具有小的驅動器374來驅動或傳輸與第一標準商業化FPGA IC晶片200中的其中一該可編程邏輯單元(LC)2014的資料輸出相關聯的附加資料，傳輸至其資料匯流排315中的第二個匯流排(即315B)中，第二標準商業化FPGA IC晶片200中所選擇I/O連接埠(即I/O連接埠2)之小型接收器375可從其資料匯流排315的第二個匯流排(即315B)中接收該附加資料，此附加資料與第二標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入相關聯，其資料匯流排315的第二個匯流排(即315B)的每一資料路徑耦接第一標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型驅動器374至第二標準商業化FPGA IC晶片200之所選擇I/O連接埠(即I/O連接埠2)的其中之一小型I/O電路203的小型接收器375中，例如第一個標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014可被編程以執行乘法的邏輯運算。
此外，參照第14圖所示，在第六時脈週期時，對於在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，第一標準商業化FPGA IC晶片200可根據在第一標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一準商業化FPGA IC晶片200之該輸入操作的資料。在如第8A圖及第8B圖所示的配置中，對於第二型標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以激活其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375，其中此選擇係依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來選擇，並且依據位在其輸出選擇(OS)接墊232(例如，OS1、OS2、OS3和OS4連接墊)處的邏輯值來禁用其所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型驅動器374。另外，在該第六時脈週期時，對於第二型標準商業化邏輯驅動器300，第一HBM IC晶片251可被選擇啟用，以通過用於第一HBM IC晶片251的一輸出操作的資料，對於第二型標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以啟用其所選I/O連接埠的小型I/O電路203的小型驅動器374，此選擇例如係根據其I/O連接埠的選擇接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁止其所選擇的I/O連接埠的小型I/O電路203的小型接收器375。因此，在第8A圖及第8B圖中的排列設置中，在第六時脈週期中，對於第二型標準商業化邏輯驅動器300，第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠) 可以具有小型驅動器374驅動第二資料至其資料匯流排315中的第一個匯流排(例如315A)，及該第一標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型接收器375可接收與第一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之輸入資料集的一資料輸入相關聯的第二資料，該第二資料例如是來自其資料匯流排315中的第一個匯流排(例如315A)的資料，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一HBM IC晶片251中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型接收器375。
此外，參照第14圖，在第六時脈週期中，對於第二型標準商業化邏輯驅動器300，第二標準商業化FPGA IC晶片200可以根據在第二標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第三標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第二型標準商業化邏輯驅動器300的第二標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第14A圖中的排列設置中，在該第六時脈週期時，對於第二型標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集之一資料輸入相關聯的第二資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第二標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。對於第二型標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200，耦接至第二型標準商業化邏輯驅動器300的資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第二型標準商業化邏輯驅動器300的其它的HBM IC晶片251，耦接至該第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之他們的I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
此外，參照第14圖所示，在第七時脈週期時，對於在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，第一標準商業化FPGA IC晶片200可根據在第一標準商業化FPGA IC晶片200中的晶片致能連接墊209處的邏輯準位(level)來選擇啟用以傳輸用於第一準商業化FPGA IC晶片200之該輸出操作的資料。在如第8A圖及第8B圖所示的配置中，對於第二型標準商業化邏輯驅動器300的第一個標準商業化FPGA IC晶片200，I/O連接埠(例如是I/O連接埠1)可從其I/O連接埠377(例如，I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠，以依據在其輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來啟用選擇I/O連接埠(即I/O連接埠1)的小型I/O電路203之小型驅動器374，及依據位在其輸入選擇(IS)接墊231(例如，IS1、IS2、IS3和IS4連接墊)處的邏輯值來禁止所選擇I/O連接埠377(例如I/O連接埠1)中小型I/O電路203的小型接收器375。另外，在該第七時脈週期時，對於第二型標準商業化邏輯驅動器300，第一HBM IC晶片251可被選擇啟用，以通過用於第一HBM IC晶片251的一輸入操作的資料，對於第二型標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中選擇其第一I/O連接埠，以激活其所選I/O連接埠的小型I/O電路203的小型接收器375，此選擇例如係根據其I/O連接埠的選擇接墊處的邏輯值(level)來選擇，並且依據位在其連接埠的選擇接墊處的邏輯值來禁用其所選擇的I/O連接埠的小型I/O電路203的小型驅動器374。因此，在第14A圖中的排列設置中，在第七時脈週期中，對於第二型標準商業化邏輯驅動器300，第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠) 可以具有小型接收器375接收來自資料匯流排315中的第一個匯流排(例如315A)的第三資料，及該第一標準商業化FPGA IC晶片200中所選擇的I/O連接埠之小型驅動器374可驅動或通過與第一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014之該資料輸出相關聯的該第三資料至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第一標準商業化FPGA IC晶片200中所選擇I/O連接埠(例如I/O連接埠1)的其中之一小型I/O電路203的小型驅動器374至第一HBM IC晶片251中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。
此外，參照第14圖，在第七時脈週期中，對於在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，第二標準商業化FPGA IC晶片200可以根據在第二標準商業化FPGA IC晶片200的晶片致能連接墊209處的邏輯準位(level)來選擇啟用，以通過用於第二標準商業化FPGA IC晶片200輸入操作的資料，在如第8A圖及第8B圖所示的配置中，對於第二型標準商業化邏輯驅動器300的第二標準商業化FPGA IC晶片200，可以從其I/O連接埠377(即I/O連接埠1、I/O連接埠2、I/O連接埠3和I/O連接埠4)中選擇I/O連接埠(即I/O連接埠1)，以依據在輸入選擇(IS)接墊231(亦即IS1, IS2, IS3及IS4接墊)處的邏輯值來激活所選擇I/O連接埠377(即I/O連接埠1)的小型I/O電路203的小型接收器375，並且依據位在輸出選擇(OS)接墊232(例如OS1, OS2, OS3及OS4接墊)處的邏輯值來禁止其選擇I/O連接埠377的小型I/O電路203的小型驅動器374。因此，在第8A圖及第8B圖中的排列設置中，在該第七時脈週期時，對於第二型標準商業化邏輯驅動器300，其第二標準商業化FPGA IC晶片200中所選擇的I/O連接埠(即I/O連接埠1)的小型接收器375可以從其資料匯流排315中的第一個中接收與第二標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料集之一資料輸入相關聯的第三資料，該資料匯流排(data buses)315的第一個(即315A)可具有複數資料路徑，每個資料路徑耦接至第二標準商業化FPGA IC晶片200所選擇的I/O連接埠(即I/O連接埠1)之其中之一小型I/O電路203的小型接收器375。對於第二型標準商業化邏輯驅動器300的其他標準商業化FPGA IC晶片200，耦接至資料匯流排(data buses)315中的第一個匯流排(即315A)的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。對於第二型標準商業化邏輯驅動器300的其它的HBM IC晶片251，耦接至該第二型標準商業化邏輯驅動器300的匯流排315中的第一個匯流排(即315A)之他們的I/O連接埠的每一小型I/O電路203的小型驅動器374及小型接收器375可被禁用和禁止。
另外，參照第14圖所示，在該第八時脈週期時，對於在第11B圖及第12B圖中之第二型標準商業化邏輯驅動器300，第一HBM IC晶片251可被選擇啟用，以通過用於第一HBM IC晶片251的一輸入操作的資料，對於第二型標準商業化邏輯驅動器300的第一個HBM記憶體(HBM)IC晶片251，可以從其I/O連接埠(例如，第一、第二、第三和第四I/O連接埠)中依據在I/O連接埠選擇接墊處的邏輯值激活所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型接收器375，並且依據I/O連接埠選擇接墊處的邏輯值禁用所選擇I/O連接埠(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，另外，在第八時脈週期中，對於第二型標準商業化邏輯驅動器300，第二HBM IC晶片251可被選擇被啟用，以通過用於第二HBM IC晶片251的一輸出操作的資料，對於第二型標準商業化邏輯驅動器300中的第二HBM IC晶片251，可從其I/O連接埠(第一、第二、第三及第四I/O連接埠)中選擇其第一I/O連接埠，依據位在I/O連接埠選擇接墊的邏輯值來啟用其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型驅動器374，並且依據位在I/O連接埠選擇接墊的邏輯值來禁止其I/O連接埠選擇接墊(即第一I/O連接埠)的小型I/O電路203的小型接收器375。因此，在第八時脈週期中，對於第二型標準商業化邏輯驅動器300，第一HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠) 可以具有小型接收器375接收來自於資料匯流排315中的第一個匯流排(例如315A)傳輸來的第四資料至其，第二HBM IC晶片251中所選擇的I/O連接埠(例如第一I/O連接埠)的小型驅動器374驅動該第四資料傳輸至資料匯流排315中的第一個匯流排(例如315A)，資料匯流排315中的第一個匯流排(例如315A)的每一資料路徑可耦接第二HBM IC晶片251中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型驅動器374至第一HBM IC晶片251中所選擇I/O連接埠(例如第一I/O連接埠)的其中之一小型I/O電路203的小型接收器375。對於第二型標準商業化邏輯驅動器300中全部的標準商業化FPGA IC晶片200，他們的I/O連接埠377(即I/O連接埠1)的每一小型I/O電路203中的小型驅動器374及小型接收器375耦接至其資料匯流排315的第一匯流排(即315A)以執行啟用或禁用。對於第二型標準商業化邏輯驅動器300中其它HBM IC晶片251，他們的I/O連接埠(即第一I/O連接埠)的每一小型I/O電路203的小型驅動器374及小型接收器375耦接至第二型標準商業化邏輯驅動器300的其資料匯流排315的第一匯流排(即315A)，以執行禁用和禁止等動作。
在標準商業化FPGA IC晶片中編程及操作之架構
第15圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖，如第15圖所示，在第11A圖及第12A圖或第11B圖及第12B圖中所繪示的第一型或第二型標準商業化邏輯驅動器300中之其中之一NVM IC晶片250可包括三個非揮發性記憶體方塊，每一非揮發性記憶體方塊由複數非揮發性記憶體單元排列成矩陣所構成，對於第一型或第二型標準商業化邏輯驅動器300，該其中之一NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存如第6A圖至第6D圖中查找表(LUT)210中之原始結果值或編程碼，及儲存如第3A圖、第3B圖及第7圖中用於交叉點開關379的原始編程碼(亦即是CPM資料)；該其中之一NVM IC晶片250的三個非揮發性記憶體方塊中的第二個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存如第6A圖至第6D圖中LUT 210的”立即-預先自我配置結果值(immediately-previously self-configured resulting values)或編程碼”及儲存如第3A圖、第3B圖及第7圖中用於交叉點開關379的立即-預先自我配置編程碼(亦即是CPM資料)；該其中之一NVM IC晶片250的三個非揮發性記憶體方塊中的第一個非揮發性記憶體方塊中的非揮發性記憶體單元(亦即是配置編程記憶體(configuration programming memory, CPM))單元用以儲存如第6A圖至第6D圖中查找表(LUT)210中之”立即-現有自我配置結果值(immediately-currently self-configured resulting values)或編程碼”或用於第3A圖、第3B圖或第7圖中交叉點開關379的立即-現有自我配置編程碼，亦即是配置編程記憶體(CPM)資料。
如第15圖所示，在第11A圖及第12A圖或第11B圖及第12B圖中第一型或第二型標準商業化邏輯驅動器300，儲存在其中之一NVM IC晶片250中的三個非揮發性記憶體方塊的其中之一個中之該LUT 210中的該立即-預先自我配置結果值或編程碼、立即-現有自我配置結果值或編程碼及用於交叉點開關379的原始編程碼、立即-預先自我配置編程碼或立即-現有自我配置編程碼可經由第5B圖中標準商業化FPGA IC晶片200的複數小型I/O電路203傳輸通過至如第6A圖至第6D圖中標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490(亦即是配置可編程記憶體(CPM)單元)及傳輸通過至如第3A圖、第3B圖及第7圖中的標準商業化FPGA IC晶片200的交叉點開關379的記憶體單元362(亦即是配置編程單元362)，其中該複數小型I/O電路203係定義在標準商業化FPGA IC晶片200的一I/O緩衝區塊469中，以儲存在標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014的記憶體單元490及標準商業化FPGA IC晶片200的交叉點開關379的記憶體單元362中，因此標準商業化FPGA IC晶片200的可編程邏輯單元(LC)2014可經由該LUT 210中的該原始立即-預先自我配置結果值或編程碼或現有自我配置結果值或編程碼被編程，及該標準商業化FPGA IC晶片200的交叉點開關379可經由原始編程碼、立即-預先自我配置編程碼或現有自我配置編程碼被編程。
如第15圖所示，對於在第11A圖及第12A圖或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器300，標準商業化FPGA IC晶片200之外部電路475的複數資料資訊記憶體(data information memory (DIM))單元(例如是第二型標準商業化邏輯驅動器300的其中之一HBM IC晶片251的SRAM單元或DRAM單元)可傳輸(或通過)與其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的多工器211中的第一輸入資組(集)A0及A1相關聯的一資料資訊記憶體(DIM)流，其中係經由在第5B圖中該其中之一標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203進行傳輸，該小型I/O電路203係定義在該其中之一標準商業化FPGA IC晶片200的一I/O緩衝區塊471中，標準商業化FPGA IC晶片200之外部電路475的複數資料資訊記憶體(data information memory (DIM))單元(例如是第二型標準商業化邏輯驅動器300的其中之一HBM IC晶片251的SRAM單元或DRAM單元)可接收與該其中之一標準商業化FPGA IC晶片200的該其中之一可編程邏輯單元(LC)2014的多工器211中的資料輸出Dout相關聯的一DIM流，其中係經由在第5B圖中該其中之一標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203進行接收，其中之一標準商業化FPGA IC晶片200的其中之一交叉點開關379可通過用於邏輯閘或邏輯操作的一資料輸入的一DIM流(例如為該其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的輸入資料組(集)D0及D1的資料輸入)，其中DIM流係與從標準商業化FPGA IC晶片200之外部電路475中的DIM單元相關聯的資料，而DIM單元例如係第二型標準商業化邏輯驅動器300中其中之一HBM IC晶片251的SRAM單元或DRAM單元，其中係經由第5B圖中該其中之一標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203通過該DIM流。其中之一標準商業化FPGA IC晶片200的其中之一交叉點開關379可通過用於邏輯閘或邏輯操作的一資料輸出的一DIM流(例如為該其中之一標準商業化FPGA IC晶片200的其中之一可編程邏輯單元(LC)2014的資料輸出Dout)，其中DIM流係與標準商業化FPGA IC晶片200之外部電路475中的DIM單元相關聯的資料，而DIM單元例如係第二型標準商業化邏輯驅動器300中其中之一HBM IC晶片251的SRAM單元或DRAM單元，其中係經由第5B圖中該其中之一標準商業化FPGA IC晶片200的一個(或多個)小型I/O電路203通過該DIM流。
如第15圖所示，對於在第11A圖及第12A圖或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器300，用於資料資訊記憶體(DIM)流的資料保存或儲存在其中之一HBM IC晶片251中的SRAM單元或DRAM單元(例如是資料資訊記憶體(DIM)單元)內，或是可備份或儲存在標準商業化邏輯驅動器300之外的電路中，因此，當標準商業化邏輯驅動器300所使用的電源供應被關閉時，儲存在該標準商業化邏輯驅動器之其中之一的NVM IC晶片250中用於資料資訊記憶體(DIM)流的資料可被保留/保持。
對於在第11A圖及第12A圖或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器300中每一標準商業化FPGA IC晶片200其中之一可編程邏輯單元(LC)2014的人工智能(AI)、機器學習或深度學習、現有的運算操作(current operation)(“現有的邏輯運算操作”例如是AND邏輯操作)的重構(或重新配置)可經由重構(或重新配置)中用於該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的該結果值或編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一邏輯運算操作(例如是NAND操作)，交叉點開關379的現有開關狀態可經由重構(或重新配置)在用於該其中之交叉點開關379的記憶體單元362中的該編程碼(亦即是配置編程記憶體(CPM)資料)進行自我重構(或重新配置)至另一開關狀態。該其中之一可編程邏輯單元(LC)2014中的記憶體單元490中的及該其中之交叉點開關379的記憶體單元362中的該現有自我重配置結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可經由如第5B圖中的複數小型I/O電路203傳輸通過至標準商業化邏輯驅動器300的該其中之一NVM IC晶片250中的三個非揮發記憶體區塊的第三個，其中該小型I/O電路203可定義在其I/O緩衝區塊469中，該現有自我重配置結果值或編程碼(亦即是配置編程記憶體(CPM)資料)可儲存在標準商業化邏輯驅動器300的該其中之一NVM IC晶片250中的三個非揮發記憶體區塊的第三個非揮發記憶體區塊(CPM單元)中。
因此，如第15圖所示，對於標準商業化邏輯驅動器300，當將電源啟動時，儲存或保存在該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之非揮發記憶體單元中之該現有自我配置CPM資料可重新加載至其標準商業化FPGA IC晶片200的記憶體單元490中，在操作期間，其標準商業化FPGA IC晶片200可被重置，以從該其中之一NVM IC晶片250的三個非揮發記憶體區塊的第三個區塊中之第一個或第二個區塊中的非揮發性記憶體單元傳輸通該原始或立即-預先自我配置COM資料至其標準商業化FPGA IC晶片200的記憶體單元490及362，以儲存在標準商業化FPGA IC晶片200的記憶體單元490及362中。
半導體晶片的製程說明
第16圖為本發明實施例半導體晶片的剖面示意圖。如第16圖所示，如第11A圖、第11B圖、第12A圖及第12B圖所繪示之標準商業化FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、NVM IC晶片250、IAC晶片402、HBM IC晶片251、GPU晶片269a及CPU晶片269b皆具有半導體晶片100結構，其結構如下說明，此半導體晶片100包括(1)一半導體基板2，例如是矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵基板、矽鍺(SiGe)基板、矽鍺基板、絕緣層上覆矽基板(SOI)；(2)複數半導體元件4位在半導體基板2的半導體元件區域上；(3)一第一晶片交互連接線結構(First Interconnection Scheme in, on or of the Chip (FISC))20位在半導體基板2 (或晶片)表面上或含有電晶體層表面上，其中第一交互連接線結構20具有一或複數交互連接線金屬層6及一或複數絕緣介電層12，該交互連接線金屬層6耦接至半導體元件4且位在二層相鄰的絕緣介電層12之間或是該絕緣介電層12位在二層交互連接線金屬層6之間，其中每一交互連接線金屬層6的厚度介於0.1微米至2微米之間；(4)一保護層14位在第一晶片交互連接線結構(FISC) 20上方，其中第一晶片交互連接線結構(FISC) 20的複數第一金屬接墊分別位在保護層14的複數開口14a的底部；(5)第二晶片交互連接線結構(second interconnection scheme for a chip (SISC))29可選擇性地位在保護層14上，該第二晶片交互連接線結構(SISC) 29具有一或複數交互連接線金屬層27及一或複數聚合物層42，其中該聚合物層42位在二層交互連接線金屬層27之間，其中每一交互連接線金屬層27的厚度介於3微米至5微米之間，該交互連接線金屬層27經由該開口14a耦接至第一晶片交互連接線結構(FISC) 20的該第一金屬接墊，該聚合物層42可位在最底層的一交互連接線金屬層27的下方或是位在最底層的一交互連接線金屬層27的上方，其中該第二晶片交互連接線結構(SISC) 29的複數第二金屬接墊位在最頂層聚合物層42內的複數開口42a的底部；及(6)複數微型金屬凸塊或微型金屬柱34在第二晶片交互連接線結構(SISC) 29的第二金屬接墊上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該些微型金屬凸塊或微型金屬柱34則位在第一晶片交互連接線結構(FISC) 20的該些第一金屬接墊上。
如第16圖所示，該半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件，半導體元件4可組成用於如第11A圖、第11B圖、第12A圖及第12B圖中所繪示的第一型或第二型標準商業化邏輯驅動器300之每一標準商業化FPGA IC晶片200的電路，例如是如第1A圖至第8B圖中的可編程邏輯單元(LC)2014的多工器211、可編程邏輯單元(LC) 2014之記憶體單元490、用於交叉點開關379及小型I/O電路203之記憶體單元362，該半導體元件4組成如第1A圖至第5B圖、第7圖及第9圖所示之用於交叉點開關379及小型I/O電路203之記憶體單元362。半導體元件4可組成用於如第11A圖、第11B圖、第12A圖及第12B圖中所繪示的第一型或第二型標準商業化邏輯驅動器300之每一DPIIC晶片410的電路，例如是如第1A圖至第5B圖、第7圖及第9圖中的用於小型I/O電路203及交叉點開關379的記憶體單元362。半導體元件4可組成用於如第11A圖、第11B圖、第12A圖及第12B圖中所繪示的第一型或第二型標準商業化邏輯驅動器300之每一專用I/O晶片265的電路，例如是如第5A圖及第5B圖中的用於大型I/O電路341及小型I/O電路203。
如第16圖所示，該第一晶片交互連接線結構(FISC) 20的每一交互連接線金屬層6可包括：(1)一銅層24，此銅層24低的部分位在其中之一低的絕緣介電層12的開口內，此絕緣介電層12例如是厚度介於2奈米(nm)至200nm之間的氧化碳矽(SiOC)層，絕緣介電層12高的部分位在其中之一低的絕緣介電層12上且絕緣介電層12高的部分的厚度介於3nm至500nm之間，而且銅層24也位在其中之一高的絕緣介電層12中的開口內；(2)一黏著層18位在該銅層24每一低的部分的側壁及底部上，以及位在該銅層24每一高的部分的側壁及底部上，此黏著層18的材質例如是鈦或氮化鈦且其厚度介於1nm至50nm之間；及(3)一種子層22位在該銅層24與該黏著層18之間，該其中種子層22的材質例如是銅。該銅層24具有一上表面大致上與其中之一高的絕緣介電層12的上表面共平面。該FISC 20中的每一交互連接線金屬層6可具有例如厚度介於0.1微至2微米之間、介於3nm至1000nm之間或介於10nm至500nm之間，或是薄於或等於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，或寬度介於3nm至1000nm之間或介於10nm至500nm之間，或寬度窄於5nm、10nm、20nm、30nm、70nm、100nm、300nm、500nm或1000nm的圖案化金屬線或跡線，每一絕緣介電層12的厚度介於0.1微米至2微米之間、介於3nm至1000nm之間或介於10nm至500nm之間或是厚度薄於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
如第16圖所示，該保護層14包括/包括一氮化矽層、一氮氧化矽(SiON)層或一碳氧化矽(SiCN)層，此保護層14的厚度例如是大於0.3微米(µm)，保護層14用於保護半導體元件4及交互連接線金屬層6免於受到來自於外部環境中的水氣或污染，例如是鈉游離粒子。在該保護層14內的每一開口14a的橫向尺寸(由上視圖量測)介於0.5µm至20µm之間。
如第16圖所示，該第二晶片交互連接線結構(SISC) 29的每一交互連接線金屬層27可包括：(1)厚度介於0.3µm至20µm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3µm至20µm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。每一交互連接線金屬層27例如具有厚度介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間、或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，或是寬度寬於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm的圖案化金屬線或跡線，每一聚合物層42的厚度例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間、或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm。
如第16圖所示，在第二晶片交互連接線結構(SISC)29上或第一晶片交互連接線結構(FISC)上之每一微型金屬凸塊或微型金屬柱34具有數種型式，如第16圖所示之第一種型式的微型金屬凸塊或微型金屬柱34可包括：(1)厚度介於1nm至50nm之間且材質為鈦或氮化鈦的一黏著層26a位在第二晶片交互連接線結構(SISC) 29的第二金屬接墊上，或者，若半導體晶片100上沒有第二晶片交互連接線結構(SISC) 29時，該黏著層26a則會位在第一晶片交互連接線結構(FISC) 20的第一金屬接墊上；(2)材質例如是銅的一種子層26b位在該黏著層26a上；以及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。
或者，第二種型式的微型金屬凸塊或微型金屬柱34可包括如上述的該黏著層26a、種子層26b及銅層32，以及更包括一含錫金屬的銲料頂層位在該銅層32上，此銲料頂層33的材質例如是錫-銀合金且其厚度介於1µm至50µm之間。
或者，第三種型式的微型金屬凸塊或微型金屬柱34可以是一種熱壓合凸塊，其包括如上述的該黏著層26a及該種子層26b，另外還包括如第20A圖所示的一銅層37位在該種子層26b上、及一銲料頂層38位在該銅層37上，其中該銅層37的厚度t3係介於2微米至20微米之間，例如為3微米，而該銅層37的最大橫向(例如為圓形的直徑)尺寸w3係介於1微米至15微米之間，例如為3微米；該銲料頂層38係由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦或錫所構成，且其厚度係介於1微米至15微米之間，例如為2微米，而該銲料頂層38的最大橫向(例如為圓形的直徑)尺寸係介於1微米至15微米之間，例如為3微米。該些第三種型式的微型金屬凸塊或微型金屬柱34係分別地形成在如第20A圖至第20B圖所示之多個金屬接墊6c上，其中該些金屬接墊6c係由第二晶片交互連接線結構(SISC) 29之最上層的交互連接線金屬層27所構成，當未形成第二晶片交互連接線結構(SISC) 29時，該些金屬接墊6c係由第一晶片交互連接線結構(FISC) 20之最上層的交互連接線金屬層6所構成，每一該些金屬接墊6c的厚度t1係介於1微米至10微米之間，或是介於2微米至10微米之間，而其最大橫向(例如為圓形的直徑)尺寸w1係介於1微米至15微米之間，例如為5微米。二相鄰的第三型式的微型金屬凸塊或微型金屬柱34之間的間距(pitch)介於3µm至20µm之間。
或者，第四型式的微型金屬凸塊或微型金屬柱34可以係熱壓式(thermal compression)的凸塊，其包括上述的一黏著層26a及種子層26b，以及更包括如第21A圖所示的一銅層37位在該種子層26b上，該銅層37的厚度介於2µm至20µm之間，例如是3µm，且最大橫向尺寸w4(例如是圓形中的直徑)大於25µm或介於25µm至150µm之間，以及由錫-銀合金、一鍚-金合金、一鍚-銅合金、一錫-銦合金、銦或錫所構成的一銲料層38位在該銅層37上，該銲料層38的厚度介於1µm至15µm之間(例如是2µm)及最大橫向尺寸w4(例如是圓形中的直徑)大於25µm或介於25µm至150µm之間，二相鄰的第四型式的微型金屬凸塊或微型金屬柱34之間的間距(pitch)大於25µm、30 µm或50 µm。
細線交互連接線穚接晶片(FIB)之實施例
FIB可提供用於二半導體晶片的高密度的扇出(fan-out)交互連接線，該FIB接合在二半導體晶片之間。
第17A圖為本發明實施例之第一型FIB的結構剖面示意圖，第17B圖為本發明實施例之第二型FIB的結構剖面示意圖，第17C圖為本發明實施例之第三型FIB的結構剖面示意圖，第17D圖為本發明實施例之第四型FIB的結構剖面示意圖。
第一型細線交互連接線穚接晶片(FIB)
如第17A圖所示，一第一型FIB690可包括(1)由矽、金屬、陶瓷、玻璃或鋼所製成的一基板552；(2)用於交互連接線穚的第一交互連接線結構(first interconnection scheme for an interconnection bridge (FISIB))560形成在該基板552上，其具有一個(或多個)交互連接線金屬層6及一個(或多個)絕緣介電層12，每一絕緣介電層12位在二相鄰的交互連接線金屬層6之間，其中上面的交互連接線金屬層6經由位在二相鄰的交互連接線金屬層6之間的其中之一絕緣介電層12中的一開口耦接至下面的交互連接線金屬層6，其中最下層的其中之一絕緣介電層12可位在最下層的交互連接線金屬層6與該基板552之間，其中FISIB 560之該交互連接線金屬層6及絕緣介電層12的規格說明及製程可參考至第16圖中的FISC 20中之說明；(4)位在該FISIB 560上方的一保護層14，其中該FISIB 560之最頂層的交互連接線金屬層6具有複金屬接墊691及692位在其保護層14中的複數開口14a的底部，其中每一金屬接墊691分別可經由FISIB 560的金屬線或跡線693耦接至其中之一金屬接墊692，其中位在該FISIB 560上方的保護層14的規格說明及製程可參考至第16圖中的保護層14之說明。
如第17A圖所示，FISIB 560可包括2至10層或3至6層的交互連接線金屬層6(在圖中僅繪示二層)，其中每一交互連接線金屬層6為圖案化且具有複數金屬接墊、金屬線或跡線8及複數金屬栓塞10，該FISIB 560的金屬接墊、金屬線或跡線8及複數金屬栓塞10可構成金屬接墊691及692、金屬線或跡線693而用於如第11A圖及第12A圖中或第11B圖及第12B圖中第一型或第二型標準商業化邏輯驅動器300的晶片間交互連接線371的可編程交互連接線361或固定交互連接線364。
如第17A圖所示，FISIB 560中的每一交互連接線6可具有：(1)一銅層24，其具有一底部位在一低的絕緣介電層12(例如是碳氧化矽層SiOC)中的開口中，其中絕緣介電層12的厚度介於3nm至500nm之間，且該銅層24另具有厚度小於3μm(例如介於0.2μm至2μm之間)的一頂部(亦即是金屬接墊、線或跡線8)位在低的絕緣介電層12上方及在上面那一絕緣介電層12的開口中；(2)厚度介於1nm至50nm之間的一黏著層18(例如是鈦或氮化鈦)位在每一底部銅層24的底部及側壁上，及位在銅層24的每一頂部的底部及側壁上，及(3)一種子層22(例如銅層)位在該銅層24及黏著層18之間，其中該銅層24的上表面大致上與上面一個絕緣介電層12的上表面共平面。
如第17A圖所示，FISIB 560的每一交互連接線6，其金屬接墊、金屬線或跡線8的厚度介於3nm至500nm之間、介於10nm至1000nm之間、介於10nm至2000nm之間或介於10nm至3000nm之間，或厚度薄於或等於10nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm, 1,000 nm, 1,500 nm或2,000 nm，及其寬度小於或等於10 nm, 50 nm, 100 nm, 150 nm, 200 nm, 300 nm, 500 nm, 1,000 nm, 1,500 nm或2,000 nm，二相鄰的金屬接墊、金屬線或跡線8的空間距離可小於或等於10 nm, 50 nm, 100 nm, 150 nm, 200 nm, 300 nm, 500 nm, 1,000 nm, 1,500 nm或2,000 nm。或者，二相鄰的金屬接墊、金屬線或跡線8的間距(pitch)可小於或等於20 nm, 100 nm, 200 nm, 300 nm, 400 nm, 600 nm, 1,000 nm, 3,000 nm或4,000 nm。每一絕緣介電層12的厚度例如介於3nm至500nm之間、介於10nm至1000nm之間、介於10nm至2000nm之間或介於10nm至3000nm之間，或是厚度薄於或等於10 nm, 30 nm, 50 nm, 100 nm, 200 nm, 300 nm, 500 nm, 1,000 nm或2,000 nm。
第二型細線交互連接線穚接晶片(FIB)
如第17B圖所示，第二型FIB 690與第17A圖中的第一型FIB結構相似，在第17A圖及第17B中相同的元件號碼，第17B圖中的元件號碼之規格說明可參考第17A圖中的元件說明，第一型FIB與第二型FIB不同在於第二型FIB 690更包括一用於交互連接線穚的第二交互連接線結構(second interconnection scheme for an interconnection bridge (SISIB))588可選擇性地位在該保護層14上，其中具有一個(或多個)交互連接線金屬層27經由在其保護層14中開口14a及位在二相鄰交互連接線金屬層27之間的一層(或多層)聚合物層42中的開口耦接至FISIB 560的交互連接線層6，其中該聚合物層42可位在最底層的交互連接線金屬層27的下方或是位在最上層的交互連接線金屬層27的上方，其中較上層的交互連接線金屬層27可經由二相鄰交互連接線金屬層27之間的其中之一聚合物層42中的一開口耦接至較下層交互連接線金屬層27，其中最頂層的交互連接線金屬層27具有複數金屬接墊691及692位在最頂層聚合物層42中的複數開口42a的底部，其中每一金屬接墊691分別可經由SISIB 588的金屬線或跡線693耦接至其中之一金屬接墊692，以及可選擇性地分別經由FISIB 560的金屬線或跡線693耦接至其中之一金屬接墊692，其中最底部聚合物層42可位在該最底部的交互連接線層27與該保護層14之間，其中該SISIB 588中的交互連接線層27及聚合物層42的規格說明及製程可參考至第16圖中的SISC 29中的交互連接線層27及聚合物層42的規格說明及製程。
如第17B圖所示，SISIB 588的每一交互連接線金屬層27可包括：(1)厚度介於0.3µm至20µm之間的銅層40，此銅層40之低的部分位在其中之一聚合物層42的複數開口內，而銅層40之高的部分位在其中之一聚合物層42上，此銅層40之高的部分的厚度介於0.3µm至20µm之間；(2)厚度介於1nm至50nm之間的一黏著層28a位在每一銅層40之低的部分的側壁及底部及位在每一銅層40之高的部分的底部，其中該黏著層28a的材質例如是鈦或氮化鈦；及(3)材質例如是銅的一種子層28b位在該銅層40與該黏著層28a之間，其中該銅層40之高的部分之側壁未被該黏著層28a覆蓋。
如第17B圖所示，用於SISIB 588，其中每一交互連接線金屬層27例如具有厚度介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間、介於1µm至10µm之間或介於2µm至10µm之間、或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm，或是寬度寬於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm的複數金屬線或跡線，每一聚合物層42的厚度例如介於0.3µm至20µm之間、介於0.5µm至10µm之間、介於1µm至5µm之間或介於1µm至10µm之間、或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm或3 µm。
如第17B圖所示，第一型及第二型的FISIB 560及SISIB 588之金屬接墊、金屬線或跡線8及金屬栓塞10可構成金屬接墊691及692、金屬線或跡線693而用於如第11A圖及第12A圖中或第11B圖及第12B圖中第一型或第二型標準商業化邏輯驅動器300的晶片間交互連接線371的可編程交互連接線361或固定交互連接線364。
第三型細線交互連接線穚接晶片(FIB)
參考第17C圖所示，第三型FIB 690與第17A圖中的第一型FIB結構相似，第17C圖中的元件號碼之規格說明可參考第17A圖中的元件說明，第一型FIB與第三型FIB不同在於第三型FIB 690更包括如第16圖中之複數第一型微型凸塊或微型金屬柱34位在FISIB 560的金屬接墊691及692上，該微型凸塊或微型金屬柱34的規格說明可參考第16圖中所示的說明揭露。
在此案列中，如第17C圖所示，第一型微型凸塊或微型金屬柱34可包括(1)厚度介於1nm至50nm之間的一黏著層26a(例如鈦或氮化鈦層)位在該FISIB 560的金屬接墊691及692上；(2)一種子層26b(例如為銅層)位在該黏著層26a上，及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。
第四型細線交互連接線穚接晶片(FIB)
參考第17D圖所示，第四型FIB 690與第17B圖中的第二型FIB結構相似，第17D圖中的元件號碼之規格說明可參考第17B圖中的元件說明，第二型FIB與第四型FIB不同在於第四型FIB 690更包括如第16圖中之複數第二型微型凸塊或微型金屬柱34位在SISIB 588的金屬接墊691及692上，該微型凸塊或微型金屬柱34的規格說明可參考第16圖中所示的說明揭露。
在此案列中，如第17D圖所示，第二型微型凸塊或微型金屬柱34可包括(1)厚度介於1nm至50nm之間的一黏著層26a(例如鈦或氮化鈦層)位在該SISIB 588的金屬接墊691及692上；(2)一種子層26b(例如為銅層)位在該黏著層26a上，及(3)厚度介於1µm至60µm之間的一銅層32位在該種子層26b上。
交互連接線基板(Interconnection Substrate (IS))的實施例及其形成方法
一交互連接線基板可具有(1)由第17A圖至第17D圖中所示的複數FIB 690所提供的細線交互連接線嵌入其中；(2)經由形成印刷電路板或球柵陣列（BGA）基板的技術形成粗線交互連接線(coarse-line interconnects)，每一FIB 690嵌合形成至交互連接線基板上且被交互連接線基板之粗線交互連接線圍繞，第18A圖至第18H圖為本發明實施例形成交互連接線基板的製程剖面示意圖。
第18A圖為本發明實施例用於交互連接線基板之一基礎結構的剖面示意圖，其中參考至第18A圖所示，交互連接線基板之一基礎結構681包括，(1)一聚合物芯(polymer core)，例如是FR4(包含環氧樹脂或)或三氮雜苯樹脂(Bismaleimide-Triazine Resin；BT樹脂)，其中FR4可是由玻璃纖維編織布和環氧樹脂粘合劑組成的複合材料，(2)用於一交互連接線基板的第一交互連接線結構(first interconnection scheme for an interconnection substrate (FISIS))698位在該聚合物芯661上，該FISIS 698提供由銅金屬材質所構成的一個(或多個)交互連接線金屬層668及一個(或多個)聚合物層676，每一聚合物層676位在FISIS 698的二相鄰交互連接線金屬層668之間，及(3) 用於一交互連接線基板的第二交互連接線結構(second interconnection scheme for an interconnection substrate (SISIS))699位在該聚合物芯661下方，該SISIS 699提供由銅金屬材質所構成的一個(或多個)交互連接線金屬層668及一個(或多個)聚合物層676，每一聚合物層676位在SISIS 699的二相鄰交互連接線金屬層668之間。
如第18A圖所示，對於該FISIS 698，一高的一交互連接線金屬層668可耦接至一低的一交互連接線金屬層668經由位在二者之間的其中之一聚合物層676中的一開口耦接，其中最底層的交互連接線金屬層668可位在該聚合物芯661的一上表面上。
如第18A圖所示，對於該SISIS 699，一低的一交互連接線金屬層668可耦接至一高的一交互連接線金屬層668經由位在二者之間的其中之一聚合物層676中的一開口耦接，其中最高層的交互連接線金屬層668可位在該聚合物芯661的一下表面上，該FISIS 698的最底部的一交互連接線金屬層668可經由位在聚合物芯661中的穿孔661a耦接至SISIS 699之最高層的交互連接線金屬層668。
第18B圖至第18F圖為本發明實施例製造交互連接線基板的製程放大圖，特別是針對第18A圖中該基礎結構的一部分674的放大圖，在提供第18A圖中用於交互連接線基板的一基礎結構681後，可經由雷射穿孔的方式形成複數開口681a位在FISIS 698的最頂層之該聚合物層676中，以曝露出該FISIS 698的最頂層的交互連接線金屬層668，如第18B圖所示。
接著，如第18C圖所示，如第17A圖至第17D圖中複數第一、第二、第三或第四型的FIB 690可設置在該些開口681a中，其中每一第一、第二、第三或第四型的FIB 690的背面可經由黏著的方式貼附在FISIS 698的第二最頂層交互連接線金屬層668上。
接著如第18D圖所示，具有一聚合物層676及位在該聚合物層676上的一銅萡(copper foil)677所構成的一片體(Sheet)675可以層壓(laminated)的方式形成在最頂層及最底層的交互連接線金屬層668的其中之一上，及形成在位在基礎結構681之上側及下側的最頂層及最底層的聚合物層676的其中之一上，且上面的片體675的聚合物層676更可層壓在每一FIB 690上或上方。
接著，如第18D圖所示，複數開口675a可形成在該基礎結構681之上側及下側的其中之一片體675中，以通過並經由其中之一片體675的銅箔677及聚合物層676曝露出位在該基礎結構681之上側及下側的最頂部及最底部的交互連接線金屬層588之其中之一，對於上面的片體675，其FIB 690的接點(contacts)、位在銅箔677及聚合物層676中的一第一組開口675a可曝露如第17A圖及第17B圖中的第一型或第二型FIB 690之第一金屬接墊691，或是如第17C圖及第17D圖中的第三型或第四型FIB 690之第一金屬接墊691上的微型金屬凸塊或微型金屬柱34，位在銅箔677及聚合物層676中的一第二組開口675a可曝露出第一型或第二型FIB 690之第二金屬接墊692或是曝露出第三型或第四型FIB 690之第二金屬接墊692上的微型金屬凸塊或微型金屬柱34。
接著如第18D圖所示，一銅層678可使用無電電鍍方式形成在其中之一片體675之該銅箔677上、形成在最頂部及最底部的交互連接線金屬層668的其中之一上及形成在該基礎結構681之上側及下側的其中之一片體675中的複數開口675a中，對於形成在上面片體675中之銅層678，其係為FIB 690的接點，其可使用無電電鍍的方式形成在由第一組開口675a所曝露之如第17A圖及第17B圖中第一型或第二型FIB 690的第一金屬接墊691上，及形成在第二組開口675a所曝露之如第17C圖及第17D圖中第一型或第二型FIB 690的第二金屬接墊692上，或是更可形成在由第一組開口675a所曝露之如第17C圖及第17D圖中第三型或第四型FIB 690的第一金屬接墊691上的微型金屬凸塊或微型金屬柱34上，及形成在由第二組開口675a所曝露之第三型或第四型FIB 690的第二金屬接墊692上的微型金屬凸塊或微型金屬柱34上。
接著，如第18D圖所示，一光阻層(未繪示)可塗佈在該基礎結構之上側及下側的其中之一銅層678上，然後經由曝光、顯影和/或蝕刻等方式將其圖案化，以在其中形成多個開口以暴露其中之一該銅層678。
接著如第18D圖所示，一銅層680可以電鍍方式形成在由該基礎結構681之上側及下側的其中之一光阻層中的該些開口所曝露之其中之一該銅層678上。
接著，如第18D圖所示，將位在該基礎結構681之上側及下側的每一光阻層移除。
接著，如第18D圖所示，位在該基礎結構681之上側及下側上未被每一銅層680所覆蓋的其中之一銅層678及其中之一銅箔677可經由化學清洗的方式移除或蝕刻移除。
因此，位在該基礎結構681之上側及下側上的圖案化銅箔677及銅層678可構成FISIS 698的一最頂部的交互連接線金屬層688或構成SISIS 699的一最底部的交互連接線金屬層688，位在該基礎結構681之上側及下側上片體675中的聚合物層676可構成FISIS 698之最頂層聚合物層676或是構成SISIS 699之一最底部的聚合物層676。
如第18D圖所示，FISIS 698之最頂層的交互連接線金屬層668可被圖案化為具有高密度的金屬接墊668a垂直的位在FIB 690上方，及可被圖案化為低密度金屬接墊668b與該FIB 690水平徧移，其中每一低密度金屬接墊668b的寬度可大於每一該高密度金屬接墊668a的寬度。
接著，如第18E圖所示，用於FISIS 698及SISIS 699的一綠漆(solder mask)683(例如是聚合物層)可被形成，該綠漆683可被形成在最頂層及最底層的交互連接線金屬層668的其中之一上及在基礎結構681的上側及下側之最頂層及最底層的聚合物層676上，複數開口683a可形成在基礎結構681的上側之頂層的綠漆683中，以分別曝露高密度及低密度的金屬接墊668a及668b，及複數開口683b可形成在基礎結構681的下側之底層的綠漆683中，以分別曝露出位在基礎結構681的下側之最底層交互連接線金屬層668的複數金屬接墊。
接著，如第18F圖所示，複數微型金屬凸塊或金屬柱35可形成在FISIS 698的最頂層交互連接線金屬層668之高密度及低密度的金屬接墊668a及668b上，該些金屬接墊668a及668b位在綠漆683的該些開口683a之底部，每一微型金屬凸塊或金屬柱35可以是以下數種型式，第一型微型金屬凸塊或金屬柱35可包括(1)位在該高密度及低密度金屬接墊668a及668b的銅層680上的一黏著層26a(例如是鈦或氮化鈦層)，其厚度介於1nm至50nm之間，(2)一種子層26b(例如是銅金屬)，及(3)厚度介於1µm至60µm之間的一電鍍銅層32位在該種子層26b上。或者，一第二型微型金屬凸塊或金屬柱35可包括上述之黏著層26a、種子層26b及電鍍銅層32，且更可包括由錫或鍚-銀合金所構成的一含錫銲料層位在該電鍍銅層32上，該含錫銲料層的厚度介於1µm至50µm之間，或者，一第三型微型金屬凸塊或金屬柱35可包括該黏著層26a位在高密度金屬接墊668a上及上述的該種子層26b，以及更包括如第20A圖及第20B圖中的一銅層48，該銅層48的厚度t2介於1µm至10µm之間或介於2µm至10µm之間及其最大橫向尺寸(例如是圓形中的直徑)係介於1µm至15µm之間(例如是5µm)位在該種子層26b上，及由錫-銀合金、錫-金合金、錫-銅合、錫-銦合金、銦、錫或金所構成的一金屬銲料49位在銅層48上，該金屬銲料49的厚度介於0.1µm至5µm之間(例如是1µm)，該二相鄰的第三型微型金屬凸塊或金屬柱35的間距係介於3µm至20µm之間。
或者，第四型微型金屬凸塊或金屬柱35可以係熱壓合接墊，其包括上述之黏著層26a位在低密度金屬接墊668b及該種子層26b上，及更包括如第21A圖及第21B圖中厚度t5介於1µm至10µm之間或介於µm至10µm之間的一銅層48位在其種子層26b上，該銅層48具有最大橫向尺寸w5(例如是圓形中的直徑)大於25µm或是介於25µm至150µm之間，及由錫-銀合金、錫-金合金、錫-銅合金、錫-銦合金、銦、錫或金所構成的一金屬焊料位在其銅層48上，其厚度介於0.1µm至5µm之間(例如是1µm)，及最大橫向尺寸(例如是圓形中的直徑)大於25µm或介於25µm至150µm之間，二相鄰第四型微型金屬凸塊或金屬柱35之間空間的距離可大於25µm、30µm或50µm。
如第18F圖所示，複數封裝體穿孔柱體(through package vias, TPV)582可形成在FISIS 698之最頂層交互連接線金屬層668的金屬接墊上，該金屬接墊位在綠漆683中開口683a中的底部上，每一TPV 582可包括(1)一黏著層26a位在FISIS 698之最頂層交互連接線金屬層668的銅層680上，黏著層26a例如是鈦或氮化鈦層，其厚度介於1 nm至50 nm之間，(2)一種子層26b(例如是銅)位在其黏著層26a上，及(3)一電鍍銅層582位在其種子層26b上，其厚度例如係介於5µm至300µm之間、介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至60µm之間、介於10µm至40µm之間或介於10µm至30µm之間。
第18G圖為本發明實施例之交互連接線基板的剖面示意圖，其中第18F圖為第18G圖中的交互連接線基板的一部分685的局部放大圖，至目前為止，交互連接線基板684可較佳的形成具有(1)經由FISIB 560的交互連接線金屬層6所提供的細線交互連接線，或者由SISIB 588的交互連接線金屬層27提供的細線交互連接線，該細線交互連接線可用於第17A圖至第17D圖中第一型、第二型、第三型或第四型的FIB 690，及(2)由FISIS 698及SISIS 699中交互連接線金屬層668提供的粗線交互連接線，或者是由SISIB 588的交互連接線金屬層27提供的粗線交互連接線，FISIS 698及SISIS 699中交互連接線金屬層668的每一交互連接線金屬層668的厚度例如介於5µm至100µm之間、介於5µm至50µm之間或介於10µm至50µm之間，且其厚度大於FISIB 560的每一交互連接線金屬層6，該些粗線交互連接線可用於第17A圖至第17D圖中第一型、第二型、第三型或第四型的FIB 690，用於第一型、第二型、第三型或第四型的FIB 690之FISIS 698及SISIS 699的每一聚合物層676的厚度例如是介於5µm至100µm之間、介於5µm至50µm之間或介於10µm至50µm之間，且厚度大於FISIB 560中的每一絕緣介電層12的厚度，或者大於SISIB的聚合物層42的厚度。
為了說明後續的製程，可以簡化第18G圖所示的細線交互連接線和粗線交互連接線、FIB 690和金屬接墊、金屬凸塊或金屬柱35，如第18H圖所示。
晶片位在交互連接線基板上(Chip-On-Interconnection-Substrate (COIS))封裝的製程及其形成方法
第19A圖至第19F圖為本發明實施例COIS封裝的製程示意圖，第20A圖及第20B圖為本發明實施例之一半導體晶片的一較小熱壓凸塊(relatively-small thermal compression bump)接合至交互連接線基板上的一較小熱壓接墊(relatively-small thermal compression pad)的製程剖面示意圖，第21A圖及第21B圖為本發明實施例較大熱壓凸塊(relatively-large thermal compression bump)接合至交互連接線基板上的一較大熱壓接墊(relatively-large thermal compression pad)的製程剖面示意圖。
如第19A圖及第19B圖所示，如第16圖中的每一半導體晶片100具有第一型、第二型、第三型或第四型微型金屬凸塊或金屬柱34可接合至如第18H圖中交互連接線基板(IS)684中的第一型、第二型、第三型或第四型微型金屬凸塊或金屬柱35，以形成產生複數高密度接合接點563a及低密度接合接點563b位在每一半導體晶片100與IS 684之間。
如第19A圖及第19B圖所示，半導體晶片100的微型金屬凸塊或金屬柱34可分成二組，分別為高密度及小尺寸的第一組微型金屬凸塊或金屬柱34a (HDB)及低密度及大尺寸的第二組微型金屬凸塊或金屬柱34b (LDB)，該IS 684的微型金屬凸塊或金屬柱35的形式/形狀可以像是微型接墊，其可分成以下二組，(1) 高密度及小尺寸的第一組銅接墊35a (HDP)，其每一銅接墊35a位在其中之一高密度金屬接墊668a上，且連接至嵌入在IS 684中的FIB 690中的第一型及第二型金屬接墊691及692，及(2) 低密度及大尺寸的第二組銅接墊35b (LDP)，其每一銅接墊35b位在其中之一低密度金屬接墊668b上，且連接至位在FIB 690水平位置上及下方的IS 684的一電路，在第一組HDB中半導體晶片100的微型金屬凸塊或金屬柱34a可接合至第一組HDP中的IS 684的微型金屬凸塊或金屬柱35a，在第二組LDB中半導體晶片100的微型金屬凸塊或金屬柱34b可接合至第二組LDP中的IS 684的微型金屬凸塊或金屬柱35b。
第一組HDB中半導體晶片100的微型金屬凸塊或金屬柱34a在水平剖面中具有最大橫向尺寸(例如是圓形中的直徑、方形或長方形中的對角線)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm，二相鄰的第一組HDB中半導體晶片100的微型金屬凸塊或金屬柱34a之間空間最小距離介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。
第二組LDB中半導體晶片100的微型金屬凸塊或金屬柱34b在水平剖面中具有最大橫向尺寸(例如是圓形中的直徑、方形或長方形中的對角線)介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm，二相鄰第二組LDB中半導體晶片100的微型金屬凸塊或金屬柱34b之間空間最小距離例如介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm。
該第二組LDB中半導體晶片100的微型金屬凸塊或金屬柱34b在水平面剖面的最大尺寸與第一組HDB中半導體晶片100的微型金屬凸塊或金屬柱34a在水平面剖面的最大尺寸之間的比值可例如介於1.1至5之間，或是大於1.2、1.5或2，二相鄰的該第二組LDB中半導體晶片100的微型金屬凸塊或金屬柱34b之間空間的距離與二相鄰的第一組HDB中半導體晶片100的微型金屬凸塊或金屬柱34a之間空間的距離的比值，例如是介於1.1至5之間，或是大於1.2、1.5或2。
在第一組HDP中IS 684的微型金屬凸塊或金屬柱35a在水平剖面中具有最大橫向尺寸(例如是圓形中的直徑、方形或長方形中的對角線)介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或是小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm，二相鄰第一組HDP中IS 684的微型金屬凸塊或金屬柱35a之間空間最小距離例如介於3µm至60µm之間、介於5µm至50µm之間、介於5µm至40µm之間、介於5µm至30µm之間、介於5µm至20µm之間、介於5µm至15µm之間或介於3µm至10µm之間，或小於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。
第二組LDB中IS 684的微型金屬凸塊或金屬柱35b在水平剖面中具有最大橫向尺寸(例如是圓形中的直徑、方形或長方形中的對角線)介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm，二相鄰第二組LDB中IS 684的微型金屬凸塊或金屬柱35b之間空間最小距離例如介於20µm至200µm之間、介於20µm至150µm之間、介於20µm至100µm之間、介於20µm至75µm之間或介於20µm至50µm之間，或大於或等於20 µm, 30 µm, 40 µm或50 µm。
該第二組LDP中IS 684的微型金屬凸塊或金屬柱35b在水平面剖面的最大尺寸與第一組HDP中IS 684的微型金屬凸塊或金屬柱35a在水平面剖面的最大尺寸之間的比值可例如介於1.1至5之間，或是大於1.2、1.5或2，二相鄰的該第二組LDP中IS 684的微型金屬凸塊或金屬柱35b之間空間的距離與二相鄰的第一組HDP中IS 684的微型金屬凸塊或金屬柱35a之間空間的距離的比值，例如是介於1.1至5之間，或是大於1.2、1.5或2。
對於第一案例，如第19A圖、19B圖、第20A圖、第20B圖、第21A圖及第21B圖所示，在第16圖中之每一半導體晶片100中的在HDB的第一組微型金屬凸塊或金屬柱34a中的第三型微型金屬凸塊或金屬柱接合至IS 684的HDP之第一組微型金屬凸塊或金屬柱35a中的第三型微型金屬凸塊或金屬柱，以及在LDB的第二組微型金屬凸塊或金屬柱34b中的第四型微型金屬凸塊或金屬柱接合至IS 684的LDP之第二組微型金屬凸塊或金屬柱35b中的第四型微型金屬凸塊或金屬柱，例如如第19A圖、19B圖、第20A圖、第20B圖所示，每一半導體晶片100的第三型微型金屬凸塊或金屬柱34的銲料層38，在溫度介於240°C至300°C下、壓力介於0.3至3 Mpa下以熱壓合的方式進行3秒至15秒，接合在IS 684上的第三型微型金屬凸塊或金屬柱35的銲料層49上，以分別在每一半導體晶片100與IS 684之間產生複數高密度接合接點563a，每一半導體晶片100的每一第三型微型金屬凸塊或金屬柱34之銅層37的厚度t3大於IS 684上每一第三型微型金屬凸塊或金屬柱35的銅層48的厚度t2，且每一第三型微型金屬凸塊或金屬柱34之銅層37最大橫向尺寸w3等於IS 684上每一第三型微型金屬凸塊或金屬柱35的銅層48的最大橫向尺寸w2的0.7至0.1倍之間，或者，每一半導體晶片100的每一第三型微型金屬凸塊或金屬柱34的剖面面積等於IS 684上每一第三型微型金屬凸塊或金屬柱35的的剖面面積之0.5至0.01倍之間。
另外，如第19A圖、第19B圖、第21A圖及第21B圖所示，每一半導體晶片100的第四型微型金屬凸塊或金屬柱34可具有銲料層38，在溫度介於240°C至300°C下、壓力介於0.3至3 Mpa下以熱壓合的方式進行3秒至15秒，接合在IS 684上的第四型微型金屬凸塊或金屬柱35的銲料層49上，以分別在每一半導體晶片100與IS 684之間產生複數高密度接合接點563b，每一半導體晶片100的每一第四型微型金屬凸塊或金屬柱34之銅層37的厚度t4大於IS 684上每一第四型微型金屬凸塊或金屬柱35的銅層48的厚度t5，且每一第四型微型金屬凸塊或金屬柱34之銅層37最大橫向尺寸w4等於IS 684上每一第四型微型金屬凸塊或金屬柱35的銅層48的最大橫向尺寸w5的0.7至0.1倍之間，或者，每一半導體晶片100的每一第四型微型金屬凸塊或金屬柱34的剖面面積等於IS 684上每一第四型微型金屬凸塊或金屬柱35的的剖面面積之0.5至0.01倍之間。
因此，如第19B圖、第20B圖及第21B圖所示，位在每一高密度及底密度接合接點563a及563b的銅層37與銅層48之間的一接合銲錫層大部分可保持在IS 684上的第三型或第四型微型金屬凸塊或金屬柱35其中之一下方的銅層48的上表面上，且延伸出預先形成在IS 684上的第三型或第四型的微型金屬凸塊或金屬柱35的其中之一的銅層48的邊緣之外約0.5µm，因此，在一細微間距(fine-pitched)情況條件下，二相鄰高密度及高密度接合接點563a及563b之間的短路可以被避免。
或者，如第20A圖及第20B圖所示，對於每一半導體晶片100，其第三型金屬凸塊或金屬柱34可分別形成在其SISC 29之最底部的交互連接線金屬層27所提供的金屬接墊6b的底部表面(如第16圖中最上面的接墊)上，或是假設在每一第一型半導體晶片100沒有提供SISC 29的第二交互連接線結構588時，則係形成在由FISC 20最底層的交互連接線金屬層6提供金屬接墊6b的底部表面上，其中第三型金屬凸塊或金屬柱34的銅層37的厚度t3可大於其中之一金屬接墊6b上方的厚度t1，且其最大橫向尺寸w3等於其中之一金屬接墊6b上方的最大橫向尺寸w1的0.7至0.1倍之間，或者，每一第三型金屬凸塊或金屬柱34之銅層37的剖面面積等於其中之一金屬接墊6b上方的剖面面積的0.5至0.01倍，每一金屬接墊6b的厚度t1介於1µm至10µm之間或介於2µm至10µm之間，且其最大橫向尺寸(例如圓形中的直徑) w1係介於1µm至15µm之間，例如是5µm。
或者，如第21A圖及第21B圖所示，對於每一半導體晶片100，其第四型金屬凸塊或金屬柱34可分別形成在其SISC 29之最底部的交互連接線金屬層27所提供的金屬接墊6b的底部表面(如第16圖中最上面的接墊)上，或是假設在每一第一型半導體晶片100沒有提供SISC 29的第二交互連接線結構588時，則係形成在由FISC 20最底層的交互連接線金屬層6提供金屬接墊6b的底部表面上，其中第四型金屬凸塊或金屬柱34的銅層37的厚度t4可大於其中之一金屬接墊6c上方的厚度t6，且其最大橫向尺寸w4等於其中之一金屬接墊6c上方的最大橫向尺寸w6的0.7至0.1倍之間，或者，每一第四型金屬凸塊或金屬柱34之銅層37的剖面面積等於其中之一金屬接墊6c上方的剖面面積的0.5至0.01倍，每一金屬接墊6c的厚度t6介於1µm至10µm之間或介於2µm至10µm之間，且其最大橫向尺寸(例如圓形中的直徑) w6係介於30µm至250µm之間，例如是40µm。
或者，對於第二案列，如第19A圖及第19B圖所示，每一半導體晶片100的第二型金屬凸塊或金屬柱34接合至IS 684上的第一型金屬凸塊或金屬柱35，例如，每一半導體晶片100的第二型金屬凸塊或金屬柱34之銲錫層33接合在IS 684上的第一型金屬凸塊或金屬柱35的電鍍銅層32上，形成複數高密度及底密度接合接點563a及563b位在每一半導體晶片100與IS 684之間，每一半導體晶片100的第二型金屬凸塊或金屬柱34的電銅層32的厚度大於IS 684上的第一型金屬凸塊或金屬柱35的電鍍銅層32的厚度。
或者，對於第三案列，如第19A圖及第19B圖所示，每一半導體晶片100的第一型金屬凸塊或金屬柱34接合至IS 684上的第二型金屬凸塊或金屬柱35，例如，每一半導體晶片100的第一型金屬凸塊或金屬柱34之電鍍金屬層32(例如是銅層)接合在IS 684上的第二型金屬凸塊或金屬柱35的銲錫層33上，形成複數高密度及底密度接合接點563a及563b位在每一半導體晶片100與IS 684之間，每一半導體晶片100的第一型金屬凸塊或金屬柱34的電銅層32的厚度大於IS 684上的第二型金屬凸塊或金屬柱35的電鍍銅層32的厚度。
或者，對於第四案列，如第19A圖及第19B圖所示，每一半導體晶片100的第二型金屬凸塊或金屬柱34接合至IS 684上的第二型金屬凸塊或金屬柱35，例如，每一半導體晶片100的第二型金屬凸塊或金屬柱34之銲錫層33接合在IS 684上的第二型金屬凸塊或金屬柱35的銲錫層33上，形成複數高密度及底密度接合接點563a及563b位在每一半導體晶片100與IS 684之間，每一半導體晶片100的第二型金屬凸塊或金屬柱34的電銅層32的厚度大於IS 684上的第二型金屬凸塊或金屬柱35的電鍍銅層32的厚度。
如第19B圖所示，對於第一種至第四種案例，每一高密度接合接點563a的寬度大於低密度接合接點563b的寬度。
因此，如第19A圖及第19B圖所示，對於在第11A圖及第12A圖或在第11B圖及第12B圖中第一型或第二型標準商業化邏輯驅動器300的製造，在第19A圖及第19B圖中二相鄰半導體晶片100可以係(1)其中之一標準商業化FPGA IC晶片200及其中之一GPU晶片269a經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(2) 其中之一GPU晶片269a及其中之一CPU晶片269b經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(3)其中之一標準商業化FPGA IC晶片200及其中之一專用控制及I/O晶片260及265經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(4)其中之二個標準商業化FPGA IC晶片200經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(5)其中之一標準商業化FPGA IC晶片200及其中之一NVM IC晶片250經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(6)其中之一標準商業化FPGA IC晶片200及其中之一HBM IC晶片251經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(7) 其中之一GPU晶片269a及其中之一NVM IC晶片250經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(8) 其中之一CPU晶片269b及其中之一NVM IC晶片250經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(9) 其中之一GPU晶片269a及其中之一HBM IC晶片251經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，(10) 其中之一CPU晶片269b及其中之一HBM IC晶片251經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接，或(11)其中之一GPU晶片269a及其中之一專用控制及I/O晶片260及265經由其IS 684的其中之一FIB 690之金屬穚接交互連接線693相互耦接。
接著，如第19B圖所示，一底部填充材料564(例如是環氧樹脂或化合物)可以使用滴注器以滴注的方式填入每一半導體晶片100與IS 684之間的間隙中，接著，將一聚合物層565(樹脂或化合物)可經由塗佈、網版印刷、滴注或灌模等方式在晶圓級或面板級的情況下，填入二相鄰半導體晶片100之間的間隙中及覆蓋在每一半導體晶片100的背面上，對於灌模等方式，可以採用壓縮成型法(使用模具的頂部和底部)或澆鑄成型（使用滴注器）。 聚合物層565可以是例如聚酰亞胺、苯並環丁烯（BCB）、聚對二甲苯、環氧樹脂基底的材料或化合物、光環氧SU-8、彈性體或矽樹脂。
接著，如第19C圖所示，一化學研磨(CMP)、機械拋光（CMP）、拋光或研磨方式去除聚合物層565的頂部和每個半導體晶片100的背面，以平坦化每個TPV 582的上表面、聚合物層565的頂面和每個半導體晶片100的背面。而使每個TPV 582的電鍍銅層的上表面和每個半導體晶片100的背面可以被暴露。
接著，如第19D圖示，用於一邏輯驅動器的一背面交互連接線結構(Interconnection scheme for a logic drive (BISD))79可形成在聚合物層565、TPVs 582及半導體晶片100背面的上表面上，該BISD 79可包括一個(或多個)交互連接線金屬層27耦接至每一TPVs 582及一個(或多個)聚合物層位在二相鄰的交互連接線金屬層27之間、位在最底層交互連接線金屬層27的下方或位在最頂層交互連接線金屬層27的上方，其中上面的交互連接線金屬層27可耦接至下層的交互連接線金屬層27經由二層之間的其中之一聚合物層42中的開口進行耦接，最底層的聚合物層42可位在最底層交互連接線金屬層27與聚合物層585之間及位在最底層交互連接線金屬層27與半導體晶片100的背面之間，其中位在最底層聚合物層42中的每一開口可位在其中之一TPVs的上表面之上方，也就是每一TPVs 582的電鍍銅層的上表面可位在最底層聚合物層42中的每一開口的底部，每一交互連接線金屬層27可水平延伸穿過每個半導體晶片100的邊界，其中最頂層之交互連接線金屬層27具有複數金屬接墊583位在最頂層聚合物層42中複數相對應的開口42a的底部。
如第19D圖所示，對於BISD 79，每一聚合物層42可以是由聚酰亞胺、苯並環丁烯（BCB）、聚對二甲苯、環氧基材料或化合物、光環氧SU-8、彈性體或矽樹脂所製成，其厚度例如是介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，每一交互連接線金屬層27具有複數金屬線或跡線，每一金屬線包括(1)銅層40的一個(或多個)低的部分位在其中之一聚合物層42(其厚度介於0.3µm至20µm之間)的開口中，而銅層40之高的部分位在其中之一聚合物層42的上方，其厚度介於0.3µm至20µm之間，(2)一黏著層28a(例如是鈦或氮化鈦層)位在每一金屬線或跡線的銅層40之每一低的部分的底部及側壁上及位在每一金屬線或跡線的銅層40之高的部分之底部上，其厚度介於1 nm至50 nm之間，及(3)一種子層28b(例如銅)位在每一金屬線或跡線的銅層40與黏著層28a之間，其中每一金屬線或跡線的銅層40之高的部分的側壁沒有覆蓋每一金屬線或跡線的黏著層28a，每一交互連接線金屬層27可提供複數金屬線或跡線，其每一條金屬線或跡線的厚度介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是厚度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm，且其寬度例如介於0.3µm至30µm之間、介於0.5µm至20µm之間、介於1µm至10µm之間或介於0.5µm至5µm之間，或是寬度大於或等於0.3 µm, 0.5 µm, 0.7 µm, 1 µm, 1.5 µm, 2 µm, 3 µm或5 µm。
接著，如第19E圖所示，複數金屬凸塊570(例如是銲錫凸塊)可經由網版印刷或錫球安裝(solder-ball mounting)等方式形成在IS 684上的SISIS 699之最底層的交互連接線金屬層668的複數金屬接墊上，該些金屬接墊由IS 684的SISIS 699之綠漆683中的複數開口683a所曝露，然後再經由銲錫迴銲的製程，該金屬凸塊570可以是包括銅、銀、鉍、銦、鋅、銻或其它金屬的無铅銲錫，例如是Sn-Ag-Cu (SAC)銲錫、Sn-Ag銲錫或是Sn-Ag-Cu-Zn銲錫，每一金屬凸塊570的高度(從IS 684的背部表面計算)例如係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，其高度大於或等於75 µm, 50 µm, 30 µm, 20 µm, 15 µm或10 µm，及其具有最大橫向尺寸(剖面示意時)(例如圓形中的直徑、正方形或長方形中的對角線)介於5µm至200µm之間、介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或是最大橫向尺寸大於或等於100 µm, 60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm，從其中之一金屬凸塊570至最相近相鄰的其中之一金屬凸塊570之間空間最小的距離例如係介於5µm至150µm之間、介於5µm至120µm之間、介於10µm至100µm之間、介於10µm至60µm之間、介於10µm至40µm之間、介於10µm至30µm之間，或是大於或等於60 µm, 50 µm, 40 µm, 30 µm, 20 µm, 15 µm或10 µm。
接著，可經由雷射切割或經由機械切割的方式將第19E圖中的結構切割或分割成如第19F圖中的複數獨立晶片封裝300，用於如第11A圖及第12A圖中或如在第11B圖中及第12B圖中的第一型或第二型標準商業化邏輯驅動器300。
記憶體模組的實施例
或者，在第11A圖及第12A圖中或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器中的每一NVM IC晶片250可被替換為一NVM模組，以執行相同的功能，及/或在第11B圖及第12B圖中的第二型標準商業化邏輯驅動器之每一HBM IC晶片250可替換成一DRAM模組或一SRAM模組以執行相同功能。第22圖為本發明實施例一記憶體模組的剖面示意圖，如第22圖所示，記憶體模組159可包括(1)複數記憶體IC晶片687(例如是用於NVM模組中NVM IC晶片、用於DRAM IC模組的DRAM IC晶片或是用於SRAM模組的SRAM IC晶片)垂直堆疊在一起；(2)一控制晶片688位在該記憶體晶片687，(3)複數接合接點563位在二相鄰的記憶體晶片687及位在最底部的記憶體晶片687與控制晶片688之間，及(4)複數微金屬凸塊或金屬柱位在該控制晶片688的底部表面。
第22圖所示，每一記憶體晶片687具有由銅金屬材質所形成的複數矽穿孔栓塞(through silicon vias (TSV))689，其中每個TSV 689對準並連接到每一該記憶體晶片687的下表面上的其中之一接合接點563，在記憶體晶片687中對準垂直方向的TSV 689可經由二者之間的接合接點563相互耦接，每一記憶體晶片687可包括複數交互連接線696，每一交互連接線696經由FISC 20的交互連接線金屬層6提供及/或由SISC 29的交互連接線金屬層27提供，交互連接線696可連接一個(或多個)TSV 689至位在底部表面的接合接點563，底部填充材料695(例如是聚合物)填入在二相鄰記憶體晶片687之間及最底部記憶體晶片687與該控制晶片688之間，一灌模化合物695(例如是聚合物)形成在存記憶體晶片687周圍並且在控制晶片688之上，其中最頂部的記憶體晶片687的上表面與該灌模化合物695的上表面共平面。
如第22圖所示，該控制晶片688可用於控制該記憶體晶片687的資料存取，該控制晶片688可包括由銅金屬材質的複數TSV 689，其中每個TSV 689連接至控制晶片688的下表面上的一個(或多個)微金屬凸塊或金屬柱34，該微金屬凸塊或金屬柱34的說明內容及形成方式製程可參考至第16圖中的金屬凸塊或金屬柱34的說明內容，也就是，該控制晶片688位在背面的微金屬凸塊及金屬柱34，類似於第19A圖及第19B圖中半導體晶片100下表面上形成的金屬凸塊及金屬柱34，以接合在IS 684上表面的微金屬凸塊及金屬柱34，以在控制晶片688與IS 684之間形成複數接合接點563，在控制晶片688中的TSV 689可經由每一垂直對準其中之一TSV 689的接合接點563耦接至IS 684，該控制晶片688可包括複數交互連接線697，其每一條交互連接線697可由FISC20的交互連接線金屬層6及/或SISC 29的交互連接線金屬層27提供，以連接一個(或多個)TSV 689至位在下表面的微金屬凸塊或金屬柱34。
在另一方面，如第19A圖至第19F圖中，如第22圖中的記憶體模組159可由NVM模組提供，以替換在第11A圖及第12A圖中或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器300的其中之一NVM IC晶片250並與上述該些半導體晶片100一起封裝以產生第一型或第二型標準商業化邏輯驅動器300，另外，在第22圖中的記憶體模組159可由SRAM模組或DRAM模組提供，以替換第11B圖及12B圖中第一型或第二型標準商業化邏輯驅動器300中的其中之一HBM IC晶片251並與上述該些半導體晶片100一起封裝以產生第一型或第二型標準商業化邏輯驅動器300，更詳細的說明，該記憶體模組159的該些微金屬凸塊或金屬柱34可分割成(1)HDB的第一組金屬凸塊或金屬柱34a接合至IS 684的第一組HDP中的微金屬凸塊或金屬柱35a，及(2)LDB中的第二組微金屬凸塊或金屬柱34b接合至IS 684中的第二組LDP的該微金屬凸塊或金屬柱35b，如第19A圖及第19B圖所示。接著，底部填充材料564更可填入記憶體模組159與IS 684中的間隙中，如第19B圖中所示，接著，該聚合物層565更可填入記憶體模組159與相鄰該記憶體模組159的每一半導體晶片100之間，以及更覆蓋記憶體模組159的上表面，亦即是記憶體模組159的灌模化合物695的上表面及記憶體模組159的最上面的記憶體晶片687的上表面，如第19B圖所示。接著，更可施加CMP研磨、拋光以移除該記憶體模組159的一上部分，以平坦化每一該TPV 582的上表面、該聚合物層565的上表面、每一半導體晶片100的背面及記憶體模組159的上表面，如第19C圖所示，因此該記憶體模組159的上表面被曝露，後續步驟類似於第19D圖至第19F圖中的步驟所示，以形成如第19F圖中多個單獨的晶片封裝。
因此，如第19F圖所示，如第11A圖及第12A圖中或在第11B圖及第12B圖中的第一型或第二型標準商業化邏輯驅動器300，(1)該記憶體模組159可為NVM模組、SRAM模組或DRAM模組，以經由IS 684中的其中之一FIB 690之金屬穚接交互連接線693耦接至其中之一標準商業化FPGA IC晶片200，(2)該記憶體模組159可為NVM模組、SRAM模組或DRAM模組，以經由IS 684中的其中之一FIB 690之金屬穚接交互連接線693耦接至其中之一GPU晶片269a，及(3) 該記憶體模組159可為NVM模組、SRAM模組或DRAM模組，以經由IS 684中的其中之一FIB 690之金屬穚接交互連接線693耦接至其中之一CPU晶片269b。
具有BISD的邏輯驅動器的交互連接線
如第23A圖至第23D圖為本發明實施例在668商業化邏輯驅動器中各種交互連接線的剖面示意圖，如第23B圖，該IS 684的交互連接線金屬層668可連接至一個(或多個)金屬凸塊或金屬柱570其中之一半導體晶片100及記憶體模組159，並連接至另外的半導體晶片100及記憶體模組159，對於第一種案件中，該IS 684中的交互連接線金屬層668可構成一第一交互連接線網411，以使複數金屬凸塊或金屬柱570相互耦接及使複數的半導體晶片100及/或記憶體模組相互耦接，該些複數金屬凸塊或金屬柱570及複數半導體晶片100及/或記憶體模組159可經由第一交互連接線網411連接在一起，該第一交互連接線網411可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排，如第23A圖所示，用於第二案例中，IS 684的交互連接線金屬層668可建構成一第二交互連接線網412，使複數金屬凸塊或金屬柱570交互連接及連接位在其中之一半導體晶片100及記憶體模組159與IS 684之間的複數低密度接合接點563b，該些複數金屬凸塊或金屬柱570及複數低密度接合接點563b可經由第二連接線網412連接在一起，該第二交互連接線網412可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排。
如第23A圖所示，對於第三種案例，該IS 684的交互連接線金屬層668可建構成一第三交互連接線網413，以連接其中之一金屬凸塊或金屬柱570至其中之一低密度連接接點563b，該些第三連接線網413可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排。
如第23A圖所示，對於第四種案例，該IS 684的交互連接線金屬層668可建構成一第四交互連接線網414，其不連接標準商業化邏輯驅動器300的任何金屬凸塊或金屬柱570及金屬接墊583，但是使連接複數半導體晶片100及/或記憶體模組159交互連接。該第四連接線網414可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排。
第23A圖所示，對於第五種案例，該IS 684的交互連接線金屬層668可建構成一第五交互連接線網415，其不連接標準商業化邏輯驅動器300中任何的金屬凸塊或金屬柱570及金屬接墊583，但可使位在其中之一半導體晶片100及記憶體模組159與IS 684之間的低密度的接合接點563b相互連接，該第五連接線網415可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排。
如第23D圖所示，對於第六種案例，該IS 684的交互連接線金屬層668、BISD 79的交互連接線金屬層27及TPVs 582可建構成一第七交互連接線網417，使複數金屬凸塊或金屬柱570相互連接、使複數半導體晶片100及/或記憶體模組159相互連接、使複數金屬接墊583相互耦接及使其中之一FIB 690的一個(或多個)第一金屬接墊691耦接至該其中之一FIB 690的一個(或多個)第二金屬接墊692，該些複數金屬凸塊或金屬柱570、該些複數半導體晶片100及/或記憶體模組159、該些金屬接墊583、該其中之一FIB 690的一個(或多個)第一金屬接墊691及第二金屬接墊692可經由第七交互連接線網417連接在一起，該第七連接線網417可以是用於傳遞訊號的訊號匯流排，或是用於傳輸供應電源或接地電壓的電源或接地平面或匯流排。
如第23B圖及第23D圖所示，該BISD 79的交互連接線金屬層27可經由TPVs 582連接至該IS 684的交互連接線金屬層668，例如在第一組中的BISD 79的每一金屬接墊583可經由BISD 79的交互連接線金屬層27(由第七交互連接線網417提供)連接至一個(或多個)半導體晶片100及/或記憶體模組159，其中在第一組中之複數金屬接墊583可經由BISD 79的交互連接線金屬層27相互連接，及依序經由BISD 79的交互連接線金屬層27、一個(或多個)TPVs 582及IS 684的互連接線金屬層668連接至一個(或多個)金屬凸塊或金屬柱570。或者，在第一組中一個(或多個)金屬接墊583不連接至如第23C圖中第六交互連接線網419提供之標準商業化邏輯驅動器300的金屬凸塊或金屬柱570，在第一組的複數金屬接墊583可經由BISD 79的交互連接線金屬層27相互連接及依序BISD 79的交互連接線金屬層27、一個(或多個)TPVs 582及一個(或多個)IS 684的交互連接線金屬層668連接至一個(或多個)半導體晶片100及/或記憶體模組159，其中在第一組中的該些金屬接墊583(由第六交互連接線網419提供)位在一個(或多個)半導體晶片100及/或記憶體模組159的上方。
如第23A圖及第23B圖所示，在第二組中的BISD 79的每一金屬接墊583不連接至該標準商業化邏輯驅動器300的任何半導體晶片100及記憶體模組159，但依序經由如第23A圖或第23B圖中第八交互連接線網420或在第23C圖中第九交互連接線網422依序BISD 79的交互連接線層27、一個(或多個)TPVs 582及IS 684的交互連接線層668連接一個(或多個金屬凸塊或金屬柱570)。或者，在第二組中的BISD 79的每一金屬接墊583不連接至標準商業化邏輯驅動器300的任何半導體晶片100及記憶體模組159，但使每一金屬接墊583經由BISD 79的交互連接線層27交互連接及連接至一個(或多個)金屬凸塊或金屬柱570，其中係依序經由BISD 79的交互連接線層27、一個(或多個)TPVs 582及一個(或多個)IS 684的交互連接線金屬層668(經由第23C圖中的第九交互連接線網422提供)，其中在第二組中的該些金屬接墊583可分成產生一第一子集(/組)位在其中之一半導體晶片100的背面及記憶體模組159的上方，及分成產生一第二子集位在另一個其半導體晶片100的背面及記憶體模組159的上方。
如第23A圖至第23D圖所示，BISD 79中的其中之一交互連接線金屬層27可包括如第23E圖中用於電源電壓供應的電源供應平面27c及接地參考平面27d，第23E圖為第28A圖至第28D圖中的上視圖，其為本發明實施例標準商業化邏輯驅動器的金屬接墊的佈局(或設計)，如第23E圖所示，該金屬接墊583可以以陣列佈置在標準商品邏輯驅動器300的背面，第三組金屬接墊583可垂直位在BISD 79的接地參考平面27d上方並耦接至該接地參考平面27d。第五組金屬接墊583以陣列的形式佈置在標準商業化邏輯驅動器300的下表面的中央區域中，第六組金屬接墊583可以以陣列的形式佈置在標準商業化邏輯驅動器300的背面之中央區域周圍的外圍區域中。第五組中的金屬接墊583的大於90％或80％可用於供應電源或接地參考電壓，第六組中的金屬接墊583的大於50％或60％可用於信號傳輸。第六組中的金屬接墊583可以沿著標準商業化邏輯驅動器300的背面的邊緣佈置成一個或多個環，例如1、2、3、4、5或6個環，第六組中的金屬接墊583的最小間距可以小於第五組中的金屬接墊583的間距。
或者，如第23A圖至第23D圖所示，BISD 79的其中之一交互連接線金屬層27，例如是最上面的上個，可包括由第九交互連接線網422所提供，其可用於散熱的熱平面，並且第九交互連接線網422可包括一個(或多個)TPVs 582，形成垂直於散熱平面下方的散熱栓塞。
如第23A圖至第23B圖所示，對於每一標準商業化邏輯驅動器300，其中之一半導體晶片100可以是如第8A圖至第8B圖中的FPGA IC晶片200或是第9圖中的DPIIC晶片410，其包括複數可配置開關(如在第2A圖至第2C圖中的通過/不通過開關258或是在第3A圖、第3B圖或第7圖中的交叉點開關379)，其每一可配置開關可配置以控制其中之一半導體晶片100的二可編程交互連接線361之間的連接，因此，每一可配置開關可經由二條可編程交互連接線361的其中之一耦接至其中之一高密度及底密度接合接點563a及563b，以編程高密度及底密度接合接點563a及563b的其中之一，因此高密度及底密度接合接點563a及563b的其中之一係可以被編程的。另外，每一可配置開關可經由二條可編程交互連接線361的其中之一耦接至其中之一金屬凸塊或金屬柱570，因此其中之一金屬凸塊或金屬柱570係可以被編程的。另外，每一配置開關可經由二條可編程交互連接線361的其中之一耦接至其中之一TPVs 582，以編程TPVs 582的其中之一，因此，TPVs 582的其中之一的可編程的，另外，每一配置開關可經由二條可編程交互連接線361的其中之一耦接至其中之一金屬接墊583，以編程其中之一金屬接墊583，因此，金屬接墊583的其中之一的可編程的。
堆疊封裝(Package-on-Package, POP)封裝結構
第24A圖為本發明實施例中用於標準商業化邏輯驅動器的POP封裝製程之剖面示意圖，如第19F圖中複數標準商業化邏輯驅動器的每一個具有如第23A圖至第23D圖中一個(或多個)交互連接線網411, 412, 413, 414, 415, 417, 419, 420及422可被堆疊在一起，以形成在第24A圖中一POP封裝結構。
如第24A圖所示，首先可先提供一線路載體基板，接著，最底部的標準商業化邏輯驅動器300的金屬凸塊或金屬柱570可接合至線路載體基板，接著，一底部填充材料564可填入最底部的標準商業化邏輯驅動器300與線路載體基板之間的間隙中，以包圍最底部的標準商業化邏輯驅動器300的金屬凸塊或金屬柱570。
接著，如第24A圖所示，在第一步驟，上面的那個標準商業化邏輯驅動器300的金屬凸塊或金屬柱570可分別接合至低的那個準商業化邏輯驅動器300的金屬接墊583，接著，在第二步驟，在上面的標準商業化邏輯驅動器300及下面的準商業化邏輯驅動器300之間的間隙中填入底部填充材料564，以包圍/包覆高的那個標準商業化邏輯驅動器300的金屬凸塊或金屬柱570。
接著，如第24A圖所示，上述的第一步驟及第二步驟可被重覆多次逐一的堆疊，標準商業化邏輯驅動器300的數量可大於或等於二個，例如是4個或8個，對於一種情況，如第24A圖所示堆疊的標準商業化邏輯驅動器300可以是相同的。
接著，如第24A圖所示，在線路載體基板的底部表面可植入(/設置)複數銲錫球325，接著，該線路載體基板可經由雷射切割製程或機械切割的製程被分離、切割或分開成複數單獨的線路載體基板113，線路載體基板例如是印刷電路(PCB)板、球柵陣列(BGA)基板、軟性電路模或陶瓷電路基板
另外，第24B圖所示本發明實施例中用於標準商業化邏輯驅動器的POP封裝製程之剖面示意圖，在第24A圖中與第24B圖中相同的元件號碼，第24B圖相同的元件號碼之元件的說明可參考第24A圖中的元件說明，其在第24A圖及第24B圖中二者差異點為在第24B圖中POP封裝311的每一標準商業化邏輯驅動器300沒有BISD 79，對於在第24B圖中的POP封裝311，其中之一標準商業化邏輯驅動器300的金屬凸塊或金屬柱570可分別接合至一低的標準商業化邏輯驅動器300的TPVs 582，或分別接合至其基板單元113。
POP封裝的交互連接線
第25A圖至第25C圖為本發明實施例在POP封裝結構中各種驅動器間交互連接線的剖面示意圖，第25A圖所示，POP封裝311可設置有第一驅動器間交互連接線461，其由其每個標準商業化邏輯驅動器300的第十二交互連接線網所組成相互耦接，其從上到下包括：(i)每一標準商業化邏輯驅動器300中之BISD 79的其中之一金屬接墊583；(ii) 每一標準商業化邏輯驅動器300中之BISD 79的交互連接線金屬層27的堆疊部分；(iii)每一標準商業化邏輯驅動器300中的其中之一TPVs 582；(iv) 每一標準商業化邏輯驅動器300中的IS 684之交互連接線金屬層668的堆疊部分，及(v) 每一標準商業化邏輯驅動器300中的的其中之一金屬凸塊或金屬柱570，對於POP封裝311，標準商業化邏輯驅動器300的第十二交互連接線網可從第一驅動器間交互連接線461相互耦接，而不耦接至任何半導體晶片100及記憶體模組159。另外，如第25C圖所示，POP封裝311設置有類似於第一驅動器間交互連接線461的一第二驅動器間交互連接線462，但是其第二驅動器間交互連接線462可經由每一標準商業化邏輯驅動器300中的IS 684之交互連接線金屬層668連接或耦接至每一標準商業化邏輯驅動器300的一個(或多個)半導體晶片100及/或記憶體模組159，或者，如第25B圖所示，該POP封裝311可設有類似於第一驅動器間交互連接線461的一第三驅動器間交互連接線463，但是三驅動器間交互連接線463的金屬凸塊或金屬柱570沒有對準第三驅動器間交互連接線463的TPV 582，但是垂直的位在其中之一半導體晶片100及/或記憶體模組159的下方。
另外，如第25B圖所示，POP封裝311可設置有由每一標準商業化邏輯驅動器300的第十三交互連接線網所建構的一第四驅動器間交互連接線464，其從上至下包括：(i)每一標準商業化邏輯驅動器300的BISD 79的一個(或多個)金屬接墊583垂直的位在每一標準商業化邏輯驅動器300的一個(或多個)半導體晶片100及/或記憶體模組159上方；(ii) 標準商業化邏輯驅動器300之BISD 79的交互連接線金屬層27之第一水平分佈部分；(iii)每一標準商業化邏輯驅動器300的其中之一TPVs 582經由第一水平分佈部分耦接至一個(或多個)金屬接墊583；(iv) 每一標準商業化邏輯驅動器300的IS 684的交互連接線金屬層668之第二水平分佈部分耦接其中之一TPVs 582至一個(或多個)半導體晶片100及/或記憶體模組159，及(v)垂直位在一個(或多個)半導體晶片100及/或記憶體模組159下方的一個(或多個)金屬凸塊或金屬柱159經由第二水平分佈部分耦接至一個(或多個)半導體晶片100及/或記憶體模組159，另外，如第25C圖所示，POP封裝311設置有類似於第四驅動器間交互連接線464的一第五驅動器間交互連接線465，但是第五驅動器間交互連接線465不由所述每個標準商業化邏輯驅動器300的任何金屬凸塊或金屬柱570組成，也就是第五驅動器間交互連接線465之第二水平分佈部分不耦接一個(或多個) 半導體晶片100及/或記憶體模組159至任何每個標準商業化邏輯驅動器300的金屬凸塊或金屬柱570。
沉浸式IC交互連接線環境(IIIE)
如第25A圖至第25C圖所示，標準商業化邏輯驅動器300可堆疊形成一超級豐富交互連接線結構或環境，其中他們的半導體晶片100代表標準商業化FPGA IC晶片200，而具有如第6A圖至第6D圖可編程邏輯區塊(LB)201及如第3A圖、第3B圖及第7圖中交叉點開關379的標準商業化FPGA IC晶片200沉浸在超級豐富交互連接線結構或環境中，也就是編程3D沉浸IC交互連接線環境(IIIE)，對於在其中之一標準商業化邏輯驅動器300的標準商業化FPGA IC晶片200，其包括(1)第一交互連接線結構(FISC)20及/或SISC29之交互連接線金屬層6及/或27、在其中之一標準商業化FPGA IC晶片200與其中之一標準商業化邏輯驅動器300的IS 684、每一標準商業化邏輯驅動器300的IS 684之交互連接線金屬層668、每一標準商業化邏輯驅動器300的IS 684之FIB 690的FISIB 560及SISIB 588的交互連接線金屬層6及/或27之間的高密度及低密度的接合連接點563a及563b，其中之一標準商業化邏輯驅動器300的金屬凸塊或金屬柱570可位在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的下方；(2)其中之一標準商業化邏輯驅動器300的BISD 79的交互連接線金屬層77及其中之一標準商業化邏輯驅動器300的BISD的第五金屬接墊係提供在可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379的上方；及(3) 邏輯驅動器300的金屬栓塞(TPVs)582提供環繞可編程邏輯區塊(LB)201及其中之一標準商業化FPGA IC晶片200的交叉點開關379。可編程的3D IIIE所提供超級豐富交互連接線結構或環境包括用於每一標準商業化邏輯驅動器300之標準商業化FPGA IC晶片200及DPIIC晶片410之半導體晶片100的第一交互連接線結構(FISC)20及/或SISC 29、在半導體晶片100與每一標準商業化邏輯驅動器300的其中之一IS 684、每一標準商業化邏輯驅動器300的IS 684之交互連接線金屬層668、每一標準商業化邏輯驅動器300的IS 684之FIB 690的FISIB 560及SISIB 588的交互連接線金屬層6及/或27、每一標準商業化邏輯驅動器300的BISD 79的交互連接線金屬層27、每一標準商業化邏輯驅動器300的TPVs 582之間的高密度及低密度的接合連接點563a及563b，以及每一標準商業化邏輯驅動器300的金屬凸塊或金屬柱570，以用於建構一三維(3D)交互連接線結構或系統，對於可編程的3d IIIE，在水平方向交互連接線結構或系統可經由每一標準商業化FPGA IC晶片200的交叉點開關379及邏標準商業化輯驅動器300的複數DPI IC晶片410進行編程，此外，在垂直方向的交互連接線結構或系統可由每一標準商業化FPGA IC晶片200及標準商業化邏輯驅動器300的複數DPI IC晶片410進行編程。
第26A圖至第26B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。在第26A圖及第26B圖與上述圖示中相同的元件圖號可參考上述圖示中的說明及規格，如第26A圖及第26B圖所示，可編程的3D IIIE與人類的大腦相似或類似，對於可編程3D IIIE，如第6A圖至第6D圖中的每一標準商業化FPGA IC晶片200中的可編程邏輯區塊(LB)201相似或類似神經元或神經細胞，每一標準商業化FPGA IC晶片200中的第一交互連接線結構(FISC)20的交互連接線金屬層 6及(或)SISC29的交互連接線金屬層27係相以或類似連接神經元或可編程邏輯區塊/神經細胞的樹突(dendrites)201，用於每一標準商業化FPGA IC晶片200中的一可編程邏輯區塊(LB)201的輸入及輸出的的小型I/O電路203的小型複數接收器375及驅動器374，與樹突末端處的突觸後及突觸前細胞相似或類似。對於在每一標準商業化FPGA IC晶片200內的二相鄰邏輯區塊之間的短距離，其每一標準商業化FPGA IC晶片200之第一交互連接線結構(FISC)20的交互連接線金屬層 6和/或其SISC29的交互連接線金屬層27可建構第一組可編程交互連接線361耦接至二相鄰可編程邏輯區塊(LB)201，如同一個神經元或神經細胞(可編輯邏輯區塊)201連接到另一個相鄰的神經元或神經細胞(可編輯邏輯區塊)201的一軸突482連接，在可編程3D IIIE中，每個標準商業化邏輯驅動器300的兩個標準商品FPGA IC晶片200中的兩個遠程可編程邏輯區塊(LB)201，位在每一標準商業化邏輯驅動器300之每二個標準商業化FPGA IC晶片200與每一標準商業化邏輯驅動器300之IS 684之間的高密度及低密度接合接點563a與563b，及每一標準商業化邏輯驅動器300之IS 684的交互連接線金屬層668，每一標準商業化邏輯驅動器300的IS 684之FIB 690的FISIB 560及SISIB 588的交互連接線金屬層6及/或27、每一標準商業化邏輯驅動器300的BISD 79的交互連接線金屬層27、每一標準商業化邏輯驅動器300的TPVs 582可建構一第二組可編程交互連接線361連接至兩個遠程可編程邏輯區塊(LB)201，類似於一個遠程神經元或神經細胞(可編輯邏輯區塊)201連接到遠程的另一個相鄰的神經元或神經細胞(可編輯邏輯區塊)201的一軸突482連接，位在每二標準商業化FPGA IC晶片200與每一標準商業化邏輯驅動器300的IS 684之間的高密度與底密度的接合接點563a及563b可經由每二標準商業化FPGA IC晶片200的記憶體單元362可被編程。
為了更詳細的說明，如第26A圖所示，對於可編程3D IIIE中的第一組標準商業化邏輯驅動器300-1，標準商業化FPGA IC晶片200中一第一個200-1可包括：(1)第6A圖至第6D圖中可編程邏輯區塊(LB)201的第一個及第二個LB1及LB2像神經元一樣，(2)第一交互連接線結構(FISC)20和SISC29像樹突481一樣耦接至可編程邏輯區塊(LB)201的第一個和第二個LB1和LB2以及，(3)如第3A圖、第3B圖及第7圖中之交叉點開關379被編程用於標準商業化FPGA IC晶片200中一第一個200-1的FISC 20及/或SISC 29連接至可編程邏輯區塊(LB)201的第一和第二個LB1和LB2，標準商業化FPGA IC晶片200的一第二個200-2可包括：(1) 像神經元一樣的可編程邏輯區塊(LB)201第三及第四個LB3及LB4，(2)第一交互連接線結構(FISC)20及SISC29像樹突481耦接至可編程邏輯區塊(LB)201的第三及第四LB3及LB4，及(3)標準商業化FPGA IC晶片200中一第二個200-2的交叉點開關379編程用於本身的第一交互連接線結構(FISC)20及/或SISC29的連接至可編程邏輯區塊(LB)201的第三及第四個LB3及LB4。
如第26A圖所示，對於可編程3D IIIE中的邏輯驅動器300之第二個邏輯驅動器300-2，標準商業化FPGA IC晶片200的一第三個FPGA IC晶片200-3可包括：(1)可編程邏輯區塊(LB)201的一第五個LB5像是神經元一樣，(2)第一交互連接線結構(FISC)20及SISC29像是樹突481耦接至可編程邏輯區塊(LB)201的第五個LB5，及(3)本身交叉點開關379可編程用於標準商業化FPGA IC晶片200的一第三個FPGA IC晶片200-3之第一交互連接線結構(FISC)20及/或SISC29的連接至可編程邏輯區塊(LB)201的第五個LB5，標準商業化FPGA IC晶片200的一第四個200-4可包括(1)可編程邏輯區塊(LB)201的一第六個LB6像神經元一樣，(2)第一交互連接線結構(FISC)20及/或SISC29像樹突481耦接至邏輯區塊，及(3)交叉點開關379的第六個LB6編程用於標準商業化FPGA IC晶片200的一第四個200-4之第一交互連接線結構(FISC)20及SISC29的連接至可編程邏輯區塊(LB)201的第六個LB6。
如第26A圖所示，對於可編程3D IIIE，(1) 從其標準商業化FPGA IC晶片200之可編程邏輯區塊(LB)201的第一個LB1延伸一第一部分由該標準商業化FPGA IC晶片200的第一個200-1之第一交互連接線結構(FISC)20及/或SISC29的交互連接線金屬層 6及交互連接線金屬層27提供；(2)從第一訊號路徑延伸的其中之一高密度及低密度的接合連接點563a及563b，其中該些接合連接點563a及563b位在其標準商業化FPGA IC晶片200與標準商業化邏輯驅動器300中的第一個300-1之IS 684之間，(3)從其中之一高密度及低密度的接合連接點563a及563b所延伸的一第二訊號路徑，此路徑係由標準商業化邏輯驅動器300中的第一個300-1之IS 684的交互連接線金屬層668及/或標準商業化邏輯驅動器300中的第一個300-1之IS 684的其中之一FIB 690的FISIB 560及SISIB 588中的交互連接線金屬層6/27所提供；(4) 從另一高密度及低密度的接合連接點563a及563b所延伸的一第二訊號路徑，其中接合連接點563a及563b係位在標準商業化FPGA IC晶片200的第一個200-1與標準商業化邏輯驅動器300中的第一個300-1之IS 684之間，及(5)一第三訊號路徑，其係經由該標準商業化FPGA IC晶片200的第一個200-1之第一交互連接線結構(FISC)20及/或SISC29的交互連接線金屬層 6及交互連接線金屬層27提供，第三訊號路徑從該另一高密度及低密度的接合連接點563a及563b延伸至可編程邏輯區塊(LB)201的第二個LB2，以組成第三組可編程交互連接線361，其類於軸突交互連接線482。或者是，第三組可編程交互連接線361可可根據設置在第三組可編程交互連接線361的通過/不通過開關258的第一通過/不通過開關258-1至第五通過/不通過開關258-5的開關編程連接可編程邏輯區塊(LB)201的第一個LB1至可編程邏輯區塊(LB)201的第二個LB2至第六個LB6之其中之一個或複數個，通過/不通過開關258的第一個通過/不通過開關258-1可排列在標準商業化FPGA IC晶片200的第一個200-1，通過/不通過開關258的第二通過/不通過開關258-2及第三通過/不通過開關258-3可排列在標準商業化邏輯驅動器300的第一個300-1的DPI IC晶片410內，通過/不通過開關258的第四個258-4可排列在標準商業化FPGA IC晶片200的第三個200-3內，通過/不通過開關258的第五個258-5可排列在邏輯驅動器300的第二個300-2內的DPI IC晶片410內，標準商業化邏輯驅動器300的第二個300-2可具有金屬凸塊或金屬柱570耦接至標準商業化邏輯驅動器300的第一個300-1的金屬接墊583。
另外，如第26B圖所示，該可編程3D IIIE，該第三組可編程交互連接線361可認定為一樹狀的結構，包括：(i)連接可編程邏輯區塊(LB)201的第一個LB1的主幹或莖；(ii)從主幹或莖分支的複數分枝用於連接本身的主幹或莖至可編程邏輯區塊(LB)201的一第二個LB2至第六個LB6之其中之一個(或多個)；(iii)交叉點開關379的第一個379-1設在主幹或莖與本身每一分枝之間用於切換本身主幹或莖與本身一分枝之間的連接；(iv)從一本身的分枝分支出的複數次分枝用於連接一本身的分枝至可編程邏輯區塊(LB)201的第五個LB5及第六個LB6其中之一個(或多個)；及(v)交叉點開關379的一第二個379-2設在一本身的分枝及每一本身的次分枝之間，用於切換一本身的分枝與一本身的次分枝之間的連接，交叉點開關379的第一個379-1設在一標準商業化邏輯驅動器300的第一個300-1內的複數DPI IC晶片410，及交叉點開關379的第二個379-2可由標準商業化邏輯驅動器300中的第二個300-2內的複數DPI IC晶片410提供。
如第26B圖所示，對於可編程3D IIIE，第四組可編程交互連接線361類似於樹突481，其包括：(i)一主幹連接至可編程邏輯區塊(LB)201的第一個LB1至第六個LB6其中之一；(ii)從主幹分支出的複數分枝；(iii)交叉點開關379設在本身主幹與本身每一分枝之間用於切換本身主幹與本身分枝之間的連接，該標準商業化FPGA IC晶片200-1至200-4的其中之一的每一邏輯區塊201耦接至第四組可編程交互連接線361類似的樹突481，其樹突481係由該標準商業化FPGA IC晶片200-1至200-4的其中之一的FISC20及/或SISC29的該交互連接線金屬層6及/或27所組成，每一邏輯區塊(LB)201可通過從每一可編程邏輯區塊201所延伸的類似於樹突481的第四組可編程交互連接線361 耦接至第一組或第二組類於軸突482之可編程交互連接線361的遠端之末端。
如第26A圖及第26B圖，每一標準商業化邏輯驅動器300-1-1及300-2可提供一可用於系統/機器(裝置)計算或處理重配置可塑性或彈性及/或整體結構在每一可編程邏輯區塊(LB)201中除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體的及可變的記憶體單元及複數邏輯運算單元，具有可塑性、彈性及整體性的每一標準商業化邏輯驅動器300-1-1及300-2包括整體的及可變的記憶體單元及複數邏輯運算單元，用以改變或重新配置記憶體單元內的邏輯功能及/或計算(或運算)架構(或演算法)及/或記憶體(資料或訊息)，標準商業化邏輯驅動器300-1或300-2的彈性及整體性的特性係相似或類似於人類大腦，大腦或神經具有彈性或整體性，大腦或神經的很多範例可改變(可塑性或彈性)並且在成年時重新配置，上述說明中的標準商業化邏輯驅動器300-1-1及300-2、標準商業化FPGA IC晶片200-1、標準商業化FPGA IC晶片200-2、標準商業化FPGA IC晶片200-3、標準商業化FPGA IC晶片200-4提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係經由重新配置儲存在如第8A圖及第8B圖中FPGA IC晶片200內之記憶體單元362中的編程碼第8A圖及第8B圖用於第2A圖至第2C圖、第3A圖、第3B圖及第7圖之交叉點開關379或通過/不通過開關258的FPGA IC晶片200中之記憶體單元362內的編程碼，及用於第6A圖至第6D圖中查找表210的FPGA IC晶片200中之記憶體單元490內的編程碼或結果值或資料。
如第26A圖至第26D圖所示，對於每一標準商業化邏輯驅動器300-1及300-2，儲存在如第8A圖及第8B圖中FPGA IC晶片200中的記憶體單元490及362(亦即是配置編程記憶體(CPM)單元)內的資料或資訊及儲存在第9圖中DPIIC晶片410的記憶體單元361(亦即是配置編程記憶體(CPM)單元)的資料或資訊可用於更改或重新配置邏輯功能和/或計算/處理體系結構(或演算法)。儲存在第11B圖及第12B圖中HBM IC晶片251的資料資訊記憶體(DIM)單元中的資料或資訊可用作為儲存輸入到邏輯功能和/或計算/處理體系結構(或演算法)的數據或信息。
例如，第26C圖為本發明實施例用於一重新配置可塑性或彈性及/或整體架構的示意圖，如第26C圖所示，該可編程邏輯區塊(LB)201的第三個LB3可包括4個邏輯單元(LC)2014，亦即是如第6A圖中之LC31、LC32、LC33及LC34、在第7圖中之一交叉點開關379、在及第6A圖及第7圖中8組的配置編程記憶體(configuration programming memory, CPM)單元362-1、362-2、362-3、362-4、490-1、 490-2、 490-3及490-4，其中交叉點開關379可參考如第7圖中一交叉點開關379。對於第26C圖及第7圖相同元件標號，在第26C圖所示的元件規格及說明可參考第7圖所示的元件規格及說明，位在交叉點開關379的4端點的四個可編程交互連接線361分別耦接至4個可編程邏輯單元LC31、LC32、LC33及LC34，其中每一邏輯單元LC31、LC32、LC33及LC34可具有相同的架構如第6A圖中可編程邏輯單元(LC)2014，其中可編程邏輯區塊(LB)201的其輸出Dout或其輸出A0及A1其中之一耦接至在交叉點開關379內位在四端的四個可編程交互連接線361其中之一，每一可編程邏輯單元LC31、LC32、LC33及LC34耦接四組配置編程記憶體(CPM)單元490-1、490-2、490-3或490-4其中之一用於在一事性中儲存結果值、資料或編程碼作為其查找表(LUT)210，因此，當儲存在可編程邏輯區塊(LB)201之第三個LB3中的四組配置編程存儲器（CPM）單元490-1,490-2,490中的任何一個被改變或重新配置時，可以改變或重新配置可編程邏輯區塊(LB)201之第三個LB3的邏輯功能和/或計算/處理架構或算法。
邏輯驅動器的演變和重構(或重新配置)
第27圖繪示根據本申請案實施例中邏輯驅動器的演變/重構演算法或流程圖。請參見第27圖，邏輯驅動器300的狀態(S)係由下列因素所決定：一整體單元(IU)、邏輯狀態(LS)、配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態。邏輯驅動器300所進行之演變/重構演算法之步驟係如下所述：
在步驟S321中，在第(n-1)次的事件(En-1)經歷之後及在經歷第n次的事件(En)之前，邏輯驅動器300係處在第(n-1)次的狀態Sn-1 (IUn-1, LSn-1, CPMn-1, DIMn-1)，其中n係為正整數，亦即為1、2、3、…或N。
在步驟S322中，當邏輯驅動器300或位在邏輯驅動器300之外部的機器、裝置或系統在經歷第n次的事件(En)的事件時，會感測或偵測第n次的事件(En)的事件以產生第n次的訊號(Fn)，經感測或偵測到的訊號(Fn)會輸入至邏輯驅動器300。邏輯驅動器300之FPGA IC晶片200會根據第n次的訊號(Fn)進行處理及運算以產生第n次的結果資料(DRn)，並將第n次的結果資料(DRn)輸出以儲存在邏輯驅動器300之資料資訊記憶體(DIM)單元中，例如為HBM IC晶片251中。
在步驟S323中，資料資訊記憶體(DIM)單元可以儲存第n次結果資料(DRn)，並演變成第n次結果資料(DRn)之資料資訊記憶體(DIM)狀態，亦即為DIMRn。
在步驟S324中，邏輯驅動器300之FPGA IC晶片200或是其他例如為第11A圖及第12A圖或如第11B圖及第12B圖所繪示之專用控制晶片260、專用控制I/O晶片265、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片可以將第n次結果資料(DRn)與第(n-1)次結果資料或資訊(DR(n-1))進行比較，亦即將DIMRn與DIMn-1進行比較，以發現它們之間的改變，並計算在資料資訊記憶體(DIM)單元中DIMRn與DIMn-1之間資料資訊記憶體(DIM)有改變的數目(Mn)。
在步驟S325中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(Mn)與一預設標準(Mc)，藉以決定邏輯驅動器300是要進行演變之步驟或是重構之步驟。
請參見第27圖，當該數目(Mn)係大於或等於該預設標準(Mc)時，則該事件En係認為是大事件，將會繼續步驟S326a，亦即為重構之步驟。當該數目(Mn)係小於該預設標準(Mc)時，則該事件En並不認為是大事件，將會繼續步驟S326b，亦即為演變之步驟。
在步驟S326a中，邏輯驅動器300可以進行重構的步驟，以產生新的配置編程記憶體狀態(資料)，亦即為CPMCn。舉例而言，根據DIMRn之第n次結果資料(DRn)，可以產生新的真值表，並轉換成新的配置編程記憶體狀態(CPMCn)。該配置編程記憶體(CPMCn)之資料會載入至邏輯驅動器300之FPGA IC晶片200，以編程位於其中之如第2A圖至第2C圖、第3A圖、第3B圖及第7圖所示之可編程交互連接線361及/或如第6A圖所示之查找表210。在該重構步驟之後，在步驟S327中，邏輯驅動器300係處在新的狀態SCn (IUCn, LSCn, CPMCn, DIMCn)，係由下列因素所決定：新狀態的IUCn、LSCn、CPMCn及DIMCn。在步驟S330中，該新狀態SCn (IUCn, LSCn, CPMCn, DIMCn)會被定義成邏輯驅動器300在經過大事件En後之最終狀態Sn (IUn, LSn, CPMn, DIMn)。
在步驟S326b中，邏輯驅動器300可以進行演變之步驟。邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以藉由加總全部的數目(Mn’s)而獲得所累加出的數目(MN)，其中當沒有大事件發生時，n係由1到n；當最後一次大事件事發生在第R次的事件ER時，n係由(R+1)到n，其中R係為正整數。在步驟S328中，邏輯驅動器300之FPGA IC晶片200或是其他的控制、處理或運算IC晶片可以比較該數目(MN)與該預設標準(Mc)。當該數目(MN)係大於或等於該預設標準(Mc)時，將會繼續步驟S326a，亦即為該重構之步驟。當該數目(MN)係小於該預設標準(Mc)時，將會繼續步驟S326b，亦即為演變之步驟。在步驟S329中，邏輯驅動器300係處在演變的狀態SEn (IUEn, LSEn, CPMEn, DIMEn)，其中在第(n-1)次的事件之後，邏輯狀態(LS)及配置編程記憶體(CPM)狀態並未產生改變，亦即邏輯狀態(LSEn)係相同於邏輯狀態(LSn-1)，配置編程記憶體狀態(CPMEn)係相同於配置編程記憶體狀態(CPMn-1)，而資料資訊記憶體狀態(DIMEn)係相同於資料資訊記憶體狀態(DIMRn)。在步驟S330中，經演變步驟後之狀態SEn (IUEn, LSEn, CPMEn, DIMEn)會被定義成邏輯驅動器300在經過演變事件En後之最終狀態Sn (IUn, LSn, CPMn, DIMn)。
請參見第27圖，在第(n+1)次的事件(En+1)時，可以重複步驟S321至步驟S330。
在重構步驟S326a中，會產生新的狀態IUCn及DIMCn，其包括(i)會重構整體單元(IU)及/或(ii)進行濃縮或精實化的過程，如下所述：
I. 重構整體單元(IU)：
FPGA IC晶片200在進行重構步驟時，會重構整體單元(IU)成一整體單元(IU)狀態，每一整體單元(IU)狀態可由多個整體單元(IU)所定義。每一整體單元(IU)係涉及一特定的邏輯功能，可由多個配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態所定義。在重構步驟中，會改變(1)在整體單元(IU)狀態中，整體單元(IU)的數目，以及(2)在每一該些整體單元(IU)中，配置編程記憶體(CPM)狀態及資料資訊記憶體(DIM)狀態的數目及內容。在重構步驟中，會重配置原配置編程記憶體(CPM)之資料及資料資訊記憶體(DIM)之資料在不同的位址中，或是(2)儲存新的配置編程記憶體(CPM)之資料或新的資料資訊記憶體(DIM)之資料在儲存原配置編程記憶體(CPM)之資料的位址中或是在儲存原資料資訊記憶體(DIM)之資料的位址中，或是亦可以儲存在新的位址中。如果存在類似或相同的配置編程記憶體(CPM)之資料或是資料資訊記憶體(DIM)之資料，在重構步驟之後，可以將它們從配置編程記憶體(CPM)或資料資訊記憶體(DIM)之記憶體單元中去除，並且可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在如第11A圖及第12A圖或在第11B圖及第12B圖所示之邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)。
針對類似或相同的配置編程記憶體(CPM)之資料或是資料資訊記憶體(DIM)之資料，可以建立下列的標準：(1)在邏輯驅動器300之外部的裝置/系統(及/或邏輯驅動器300之FPGA IC晶片200或是其他例如為第11A圖及第12A圖或在第11B圖及第12B圖所繪示之專用控制晶片260及專用控制I/O晶片265、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片)可以確認資料資訊記憶體(DIM)之資料(DIMn)，並從儲存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元中的全部相同之配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料中僅保留其中一份，並且在重構步驟之後，可以將其他全部相同的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中相同的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)；及/或(2)在邏輯驅動器300之外部的裝置/系統(及/或邏輯驅動器300之FPGA IC晶片200或是其他例如為第11A圖及第12A圖或在第11B圖及第12B圖所繪示之專用控制晶片260、GPU晶片269a及/或CPU晶片269b的控制、處理或運算IC晶片)可以確認資料資訊記憶體(DIM)之資料(DIMn)，以找出類似儲存在該些記憶體單元中的資料(例如為相異程度在x%之內的類似度，其中x可以是等於或小於2、3、5或10)，並從儲存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元中的全部類似之配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料中僅保留其中一份或兩份，並且在重構步驟之後，可以將其他全部類似的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中類似的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)；或者，可以根據全部類似的記憶體資料(配置編程記憶體(CPM)之資料或資料資訊記憶體(DIM)之資料)產生一代表性記憶體資料，以保存在邏輯驅動器300之HBM IC晶片251之SRAM或DRAM單元及NVM IC晶片250之NAND快閃記憶體單元之配置編程記憶體(CPM)單元或資料資訊記憶體(DIM)單元中，並且在重構步驟之後，可以將其他全部類似的資料從配置編程記憶體(CPM)單元中或是資料資訊記憶體(DIM)單元中去除，其中類似的資料亦可以儲存在邏輯驅動器300之外部的遠端記憶體單元中(及/或儲存在邏輯驅動器300之NVM IC晶片250之NAND快閃記憶體單元中)。
II. 學習程序
邏輯驅動器300更提供學習程序的能力，依據Sn (IUn, LSn, CPMn, DIMn)執行一演算法以選擇或屏蔽(記憶)在邏輯驅動器300中HBM IC晶片251中的CPM、SRAM單元的DIM或DRAM單元的DIM，或是在記憶驅動器300中NVM IC晶片250中的NAND快閃記憶體單元中有用的、重大的(有意義的)的及重要的單元IUs、邏輯狀態LSs、CPMs及DIMs以及忘記沒有用的、不重大的或不重要的單元、邏輯Ls、CPMs及DIMs，在重配置之後從CPM或DIM記憶體單元移除所有其它相同的記憶，其中相同的記憶可儲存在邏輯驅動器300之外的外部設備的遠程儲存記憶單元中(及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體)，選擇或篩選演算法可依據給定的統計方法(given statistical method)，例如依據在之前n個事件中使用完整單元(integral units IUs)、邏輯Ls、CPMs及DIMs的頻率，或例如一邏輯閘的邏輯功能沒有頻繁的使用，此時該邏輯閘可被使用於另不同的功能，另一例子，可使用貝葉斯推理(Bayesian inference)的方法，以在學習SLn (IULn, LSLn, CPMLn, DIMLn).之後產生該邏輯驅動器的一新狀態。
第28圖為本發明實施例用於一標準商業化邏輯驅動器重構(或重新配置)的二表格，對於配置編程記憶狀態CPM(i,j,k)，其下標中的”i”代表”i”組配置編程記憶狀態，下標中的”j”代表位址而”k”代表儲存資料，對於一資料資訊記憶狀態DIM(a,b,c)，其中下標中的”a”代表”a”組資料資訊記憶，下標中的”b”代表儲存資料的位址，而”c”代表資料資訊記憶。如第28圖所示，在重構(或重新配置)之前，該標準商業化邏輯驅動器300在E(n-1)的事件(event)中可包括三個完整的單元IU(n-1)a, IU(n-1)b及IU(n-1)c，其中該完整的單元IU(n-1)a,可依據一配置編程記憶狀態CPM(a,1,1)及儲存資料資訊記憶狀態DIM(a,1,1’)及DIM(a,2,2’)執行一邏輯狀態LS(n-1)a，該完整的單元IU(n-1)b可依據一配置編程記憶狀態CPM(b,2,2)、CPM(b,3,3)及儲存資料資訊記憶狀態DIM(b,3,3’)及DIM(b,4,4’)執行一邏輯狀態LS(n-1)b，該完整的單元IU(n-1)c可依據一配置編程記憶狀態CPM(c,4,4)及儲存資料資訊記憶狀態DIM(c,5,5’)、DIM(c,6,6’)及DIM(c,7,6’)執行一邏輯狀態LS(n-1)c，在重構(或重新配置)期間，在En事件中該標準商業化邏輯驅動器可包括4個完整的單元IUCne、IUCnf 、 IUCng及IUCnh，該完整的單元IUCne可依據一配置編程記憶狀態CPMC(e,1,1及儲存資料資訊記憶狀態DIMC(e,1,1’)及DIMC(e,2,2’)執行一邏輯狀態LSCne，該完整的單元IUCnf可依據一配置編程記憶狀態CPMC(f,2,4)、CPMC(f,3,5)及儲存資料資訊記憶狀態DIMC(f,3,8’)、DIMC(f,4,9’)及DIMC(f,5,10’)執行一邏輯狀態LSCnf，該完整的單元IUCng可依據一配置編程記憶狀態CPMC(g,4,2)、CPMC(g,5,5)及儲存資料資訊記憶狀態DIMC(g,6,11’)及DIMC(g,8,5’)執行一邏輯狀態LSCng，該完整的單元IUCnh可依據一配置編程記憶狀態CPMC(h,6,6)及儲存資料資訊記憶狀態DIMC(h,9,6’)執行一邏輯狀態LSCnh。
比較重構(或重新配置)之前的狀態與重構(或重新配置)期間的狀態，原本儲存在CPM位址”4”的CPM資料”4”在重構(或重新配置)期間保持儲存在CPM位址”2”；原本儲存在CPM位址”2”的CPM資料”2”在重構(或重新配置)期間保持儲存在CPM位址”4”；若CPM資料”3”與CPM資料”2”的差異小於5%時，在重構(或重新配置)期間可被移除並儲存在如第11A圖及第12A圖或在第11B圖及第12B圖中的邏輯驅動器300之外的外部設備的遠程儲存記憶單元中及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體，原本儲存在DIM位址“5”的DIM資料”5”在重構(或重新配置)期間保持儲存在DIM位址“8”，而原本儲存在DIM位址“6”及”7”的DIM資料”6”在重構(或重新配置)期間只配置一個儲存在DIM位址“9”，而DIM資料”3”及”4”在重構(或重新配置)期間從DIM單元中移除並儲存在如第8A圖及第8B圖中的邏輯驅動器300之外的外部設備的遠程儲存記憶單元中及/或儲存在邏輯驅動器300中的NVM IC晶片250內的NAND快閃記憶體，該DIM位址“3”, “4”, “5”, “6” 及 “7”在重構(或重新配置)期間分別儲存新的DIM資料“8'”, “9'”, “10'”, “11'” 及“7'”，而新的DIM位址”8”及”9”在重構(或重新配置)期間分別儲存原始DIM資料”5”及”6”。
如第26A圖至第26C圖中之使用可編程邏輯區塊LB3(作為GPS功能(全球定位系統))而獲得彈性及整體性的例子，如下所示：
例如，可編程邏輯區塊LB3的功能為GPS，記住路線並且能夠駕駛至數個位置，司機及/或機器/系統計劃駕駛從舊金山開到聖荷西，可編程邏輯區塊LB3的功能如下：
(1)在第一事件E1，司機及/或機器/系統看一張地圖，發現二條從舊金山到聖荷西的101號及208高速公路，該機器/系統使用可編程邏輯區塊LC31及LC32來計算及處理第一事件E1，及一第一邏輯配置L1以記憶第一事件E1及第一事件E1的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3的配置編程記憶體單元(CPM)362-1、362-2、362-3、362-4、490-1及490-2中的第一組配置編程記憶體資料(CPM1)，以第一邏輯配置LS1制定可編程邏輯單元LC31及LC32；及(b)在儲存在標準商業化邏輯驅動器300-1內之HBM IC晶片251內的一第一組資料資訊記憶體資料(DIM1)。在第一事件E1之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第一事件E1的第一邏輯配置LS1、CPM1及DIM1的第一邏輯配置L1有關的S1LB3。
(2)在一第二事件E2，該司機及/或機器/系統決定行駛101號高速公路從舊金山至聖荷西，該機器/系統使用可編程邏輯區塊LB31及LB33來計算及處理第二事件E2，及一第二邏輯配置LS2以記憶第二事件E2的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3及/或第一組資料資訊記憶體DIM1的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4、490-1及490-3中的第二組配置編程記憶體資料(CPM2)，以第二邏輯配置LS2制定可編程邏輯區塊LB31及LB33；及(b) 在儲存在標準商業化邏輯驅動器300-1內之HBM IC晶片251。在第二事件E2之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第二事件E2、該第二組配置編程記憶體CPM2及第二組資料資訊記憶體資料DIM2的第二邏輯配置LS2有關的S2LB3。第二組資料資訊記憶體資料DIM2可包括新增加的資訊，此新增資訊與第二事件E2及依據第一組資料資訊記憶體資料DIM1資料做資料及資訊重新配置，從而保持第一事件E1有用的重要訊息。
(3)在一第三事件E3，該司機及/或機器/系統行駛101號高速公路從舊金山至聖荷西，該機器/系統使用可編程邏輯單元LC31、LC32及LC33來計算及處理第三事件E3，及一第三邏輯配置LB3來記憶第三事件E3的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯單元LB3及/或第二組資料資訊記憶資料DIM2的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4、490-1、490-2及490-3中的第三組配置編程記憶資料(CPM3)，以第三邏輯配置LB3制定可編程邏輯單元LC31、LC32及LC33；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第三組資料資訊記憶體資料(DIM3)，在第三事件E3之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第三事件E3、該第三組配置編程記憶資料CPM3及第三組資料資訊記憶資料DIM3的第三邏輯配置L3有關的S3LB3。第三組資料資訊記憶DIM3可包括新增加的資訊，此新增資訊與第三事件E3及依據第一組資料資訊記憶資料DIM1及第二組資料資訊記憶資料DIM2做資料及資訊重新配置，從而保持第一事件E1第二事件E2的重要訊息。
(4)在第三事件E3的二個月之後，在一第四事件E4中，該司機及/或機器/系統行駛280號高速公路從舊金山至聖荷西，該機器/系統使用可編程邏輯單元LC31、LC32、LC33及LC34來計算及處理第四事件E4，及一第四邏輯配置LB4來記憶第四事件E4的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3及/或第三組資料資訊記憶資料DIM3的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4、490-1、490-2、490-3及490-4中的第四組配置編程記憶資料(CPM4)，以第四邏輯配置LB4制定可編程邏輯區塊LB31、LB32、LB33及LB34；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第四組資料資訊記憶體資料(DIM4)，在第四事件E4之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第四事件E4、該第四組配置編程記憶體CPM4及第四組資料資訊記憶體DIM4的第四邏輯配置LB4有關的S4LB3。第四組資料資訊記憶體DIM4可包括新增加的資訊，此新增資訊與第四事件E4及依據第一組資料資訊記憶體DIM1、第二組資料資訊記憶體資料DIM2及第三組資料資訊記憶體資料DIM3做資料及資訊重新配置，從而保持第一事件E1、第二事件E2及第三事件E3的重要訊息。
(5)在第四事件E4的一星期之後，在一第五事件E5中，該司機及/或機器/系統行駛280號高速公路從舊金山至庫比蒂諾(Cupertino)，庫比蒂諾(Cupertino)在第四事件E4的路線中的中間道路，該機器/系統使用在第四邏輯配置LB4的可編程邏輯單元LC31、LC32、LC33及LC34來計算及處理第五事件E5，及一第四邏輯配置LB4來記憶第五事件E5的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4、490-1、490-2、490-3及490-4及/或第四組資料資訊記憶資料(DIM4)中的第四組配置編程記憶(CPM4)，以第四邏輯配置LB4制定可編程邏輯單元LC31、LC32、LC33及LC34；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第五組資料資訊記憶體資料(DIM5)，在第五事件E5之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第五事件E5、該第四組配置編程記憶資料CPM4及第五組資料資訊記憶資料DIM5的第四邏輯配置LB4有關的S5LB3。第五組資料資訊記憶DIM5可包括新增加的資訊，此新增資訊與第五事件E5及依據第一組資料資訊記憶資料DIM1至第四組資料資訊記憶資料DIM4做資料及資訊重新配置，從而保持第一事件E1至第四事件E4的重要訊息。
(6)在第五事件E5的6個月後，在一第六事件E6，司機及/或機器/系統計劃從舊金山駕駛至洛杉磯，司機及/或機器/系統看一張地圖及找到二條從舊金山至洛衫磯的101號及5號高速公路，該機器/系統使用用於計算及處理第六事件E6的可編程邏輯區塊LB3的可編程邏輯單元LC31及可編程邏輯區塊LB4的可編程邏輯區塊LC41，及一第六邏輯配置LB6來記憶與第六事件E6的相關資料、訊息或結果，可編程邏輯區塊LB4與如第26C圖的可編程邏輯區塊LB3具有相同的架構，但在可編程邏輯區塊LB3內的四個可編程邏輯單元LC31、LC32、LC33及LC34在可編程邏輯區塊LB4中則分別重新編號為LC41、LC42、LC43及LC44，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3的配置編程記憶體(CPM)單元362-1、362-2、362-3、362-4及490-1中第六組配置編程記憶體CPM6及那些可編程邏輯區塊LB4及/或第五組資料資訊記憶資料DIM5，以第六邏輯配置L6制定可編程邏輯區塊LB31及LB41；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第六組資料資訊記憶體資料(DIM6)。在第六事件E6後，在可編程邏輯區塊LB3及可編程邏輯區塊LB4內GPS功能的整體狀態可定義為S6LB3&4，此S6LB3&4與於第六事件E6的第六邏輯配置LB6、該第六組配置編程記憶資料CPM6及第六組資料資訊記憶資料DIM6有關。第六組資料資訊記憶DIM6可包括新增加的資訊，此新增資訊與第六事件E6及依據第一組資料資訊記憶資料DIM1至五組資料資訊記憶資料DIM5做資料及資訊重新配置，從而保持第一事件E1至第五事件E5的重要訊息。
(7)在一第七事件E7中，該司機及/或機器/系統行駛5號高速公路從洛衫磯至舊金山，該機器/系統在第二邏輯配置L2及及/或在第六組資料資訊記憶資料DIM6下使用可編程邏輯區塊LB31及LB33來計算及處理第七事件E7，及一第二邏輯配置LS2來記憶第七事件E7的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊LB3的配置編程記憶體單元362-1、362-2、362-3、362-4、490-1及490-3中配置編程記憶體(CPM)的第二組配置編程記憶資料(CPM2)，在第二邏輯配置LS2上使用第六組資料資訊記憶資料DIM6在邏輯處理上，該第六組資料資訊記憶體DIM6具有可編程邏輯區塊LB31及LB33；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第七組資料資訊記憶體資料(DIM7)。在第七事件E7之後，可編程邏輯區塊LB3內GPS功能的整體狀態可被定義為與用於第七事件E7的第二邏輯配置LS2、該第二組配置編程記憶資料CPM2及第七組資料資訊記憶資料DIM7的第七邏輯配置L7有關的S7LB3。第七組資料資訊記憶DIM7可包括新增加的資訊，此新增資訊與第七事件E7及依據第一組資料資訊記憶資料DIM1至第六組資料資訊記憶資料DIM6做資料及資訊重新配置，從而保持第一事件E1至第六事件E6的重要訊息。
(8)在第七事件二星期後，在一第八事件E8，司機及/或機器/系統從5號高速公路從舊金山至洛衫磯，該機器/系統使用可編程邏輯區塊LB3的可編程邏輯單元LC32、LC33及LC34及可編程邏輯區塊LB4的可編程可編程邏輯單元LC41及LC42用於計算及處理第八事件E8，及第八事件E8的一第八邏輯配置LS8來記憶第八事件E8的相關資料、資訊或結果，可編程邏輯區塊LB4與如第26C圖的可編程邏輯區塊LB3具有相同架構，但是在該可編程邏輯區塊LB3中的該四個可編程邏輯單元LC31、LC32、LC33及LC34被重新編號成LC41、LC42、LC43及LC44，第26D圖為本發明實施例用於第八事件E8的一重新配置可塑性或彈性及/或整體架構的示意圖，如第26A圖至第26D圖所示，可編程邏輯區塊LB3的交叉點開關379可具有其頂部端點切換沒有耦接至可編程邏輯單元LC31(未繪製在第26D圖中但繪製在第26C圖中)，但耦接至一第一交互連接線結構(FISC)20的一第一部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊LB3之神經元的樹突481的其中之一，可編程邏輯區塊LB4的交叉點開關379可具有其右側端點切換沒有耦接至可編程邏輯單元LC44(未繪製在圖中)，但耦接至一第一交互連接線結構(FISC)20的一第二部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊LB4神經元的樹突481的其中之一，經由該第一交互連接線結構(FISC)20的一第三部分及第二半導體晶片200-2的SISC29連接至該第一交互連接線結構(FISC)20的第一部分及第二半導體晶片200-2的SISC29；該可編程邏輯區塊LB4的交叉點開關379可具有其底部端點切換沒有耦接至可編程邏輯單元LC43，但耦接至一第一交互連接線結構(FISC)20的一第四部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊LB4的神經元的樹突481的其中之一。那就是：該機器/系統(a)根據在可編程邏輯區塊LB3的配置編程記憶體單元362-1、362-2、362-3、362-4、490-2及490-3之中編程記憶體單元一第八組配置編程記憶資料CPM8及可編程邏輯區塊LB4的配置編程記憶單元362-1、362-2、362-3、362-4、490-1及490-2及/或第七組資料資訊記憶資料DIM7，以第八邏輯配置LS8制定可編程邏輯單元LC31、LC32、LC33、LC34及LC42；及(b) 儲存在該標準商業化邏輯驅動器300-1內之HBM IC晶片251內之一第八組資料資訊記憶體(DIM8)。在第八事件E8後，在可編程邏輯區塊LB3及可編程邏輯區塊LB4內GPS功能的整體狀態可定義為S8LB3&4，此S8LB3&4與於第八事件E8的第八邏輯配置LS8、該第八組配置編程記憶PPM8及第八組資料資訊記憶DIM8有關。第八組資料資訊記憶資料DIM8可包括新增加的資訊，此新增資訊與第八事件E8及依據第一組資料資訊記憶資料DIM1至七組資料資訊記憶資料DIM7做資料及資訊重新配置，從而保持第一事件E1至第七事件E7的重要訊息。
(9)第八事件E8係與先前第一至第七事件E1-E7全然不同，其被分類成一重大事件E9並產生一整體狀態S9LB3，在第一至第八事件E1-E8之後，用於大幅度的重新配置在該重大事件E9上，司機及/或機器/系統可將第一至第八邏輯配置LS1-LS8重新配置成而獲得第九邏輯配置LS9，進行以下步驟：(1)根據在可編程邏輯區塊LB3的配置編程記憶體單元362-1、362-2、362-3、362-4中的第九組配置編程記憶資料CPM9及/或第一至第八資料資訊記憶資料DIM1-DIM8在第九邏輯配置LS9下制定可編程邏輯單元LC31、LC32、LC33及LC34，而用於在加州區域舊金山和洛杉磯之間的GPS功能；及(2)儲存一第九組資料資訊記憶體資料DIM9在該可編程邏輯區塊LB3的配置編程記憶體單元490-1、 490-2、 490-3及490-4中。
該機器/系統可使用某個特定標準執行重大重新配置，重大的重新配置就是深度睡眠後大腦的重新配置，重大的重新配置包括濃縮或簡潔的流程及學習程序，如下所述：
在事件E9中用於資料資訊記憶體(DIM)重新配置的濃縮或簡化(condense or concise)的程序中，該機器/系統可檢查該第八組資料資訊記憶體資料DIM8，以找到一致的資料資訊記憶體資料，然後只保存在可編程邏輯區塊LB3中的一個資料記憶。另外，該機器/系統可檢查該第八組資料資訊記憶體資料DIM8，以找到相似的資料，其相似度大於70%，或是相似度介於80%至99%之間，然後，從該些相似的資料中選擇其中之一個或二個做為代表性資料資訊記憶(DIM)資料。
在事件E9中用於配置編程記憶體(CPM)資料重新配置的濃縮或簡化(condense or concise)的程序中，該機器/系統可檢查用於對應邏輯功能的該第八組配置編程記憶體資料CPM8，以找到用於相同或相似邏輯功能一致的資料，然後僅保留一個用於邏輯功能且在可編程邏輯區塊LB3中一個一致的(相同的)資料，或者是，機器/系統可檢查用於相同或相似的邏輯功能之第八組配置編程記憶體資料CPM8，以找到相似程度約70%的相似邏輯功能之資料，例如介於80%至99%之間相似邏輯功能的資料，然後，對於相同或類似邏輯功能的類似資料，從該些類似資料中只保留相同或類似的一個或兩個，用於相同或類似邏輯功能的相似資料作為代表性的配置編程記憶體(CPM)資料。
在事件E9的學習程序中，一演算法可被執行：(1)用於邏輯配置LB1-LB4, LB6及LB8的配置編程記憶CPM1-PM4, CPM6及CPM8；及(2)資料資訊記憶DIM1-DIM8的優化，例如是選擇或篩選該配置編程記憶CPM1-PM4, CPM6及CPM8獲得有用、重大及重要的第九組配置編程記憶CPM9其中之一及優化，例如是選擇或篩選該資料資訊記憶DIM1-DIM8獲得有用、重大及重要的第九組資料資訊記憶DIM9其中之一；另外，此演算法可被執行以(1)用以邏輯配置LB1-LB4, LB6及LB8的配置編程記憶CPM1-PM4, CPM6及CPM8；及(2)用於刪除沒有用的、不重大的或不重要的配置編程記憶CPM1-PM4, CPM6及CPM其中之一及刪除沒有用的、不重大的或不重要的資料資訊記憶DIM1-DIM8其中之一。該演算法可依據統計方法執行，例如，事件E1-E8中的配置編程記憶CPM1-PM4, CPM6及CPM的使用頻率及/或在事件E1-E8中使用資料資訊記憶DIM1-DIM8的頻率。
資料中心和用戶之間的網絡
第29圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖，如第29圖所示，在雲端590上有複數個資料中心591經由網路592連接至每一其它或另一個資料中心591，在每一資料中心591可係上述說明中邏輯驅動器300中的其中之一或複數個，或是記憶體驅動器310中的其中之一或複數個而允許用於在一或多個使用者裝置593中，例如是電腦、智能手機或筆記本電腦、卸載和/或加速人工智能（AI）、機器學習、深度學習、大數據、物聯網（IOT）、工業電腦、虛擬實境（VR）、增強現實（AR）、汽車電子、圖形處理（GP）、視頻流、數位信號處理（DSP）、微控制（MC）和/或中央處理器（CP），當一或多個使用者裝置593經由互聯網或網路連接至邏輯驅動器300及或記憶體驅動器310在雲端590的其中之一資料中心591中，在每一資料中心591，邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592相互耦接或接接另一邏輯驅動器300，或是邏輯驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至記憶體驅動器310，其中記憶體驅動器310可經由每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至每一其它或另一記憶體驅動器310。因此雲端590中的資料中心591中的邏輯驅動器300及記憶體驅動器310可被使用作為使用者裝置593的基礎設施即服務（IaaS）資源，其與雲中租用虛擬存儲器（virtual memories, VM）類似，現場可編程閘極陣列（FPGA）可被視為虛擬邏輯（VL），可由使用者租用，在一情況中，每一邏輯驅動器300在一或多個資料中心591中可包括標準商業化FPGA IC晶片200，其標準商業化FPGA IC晶片200可使用先進半導體IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於28nm之技術節點，一軟體程式可使用一通用編程語言中被寫入使用者裝置593中，例如是C語言、Java、 C++、C#、Scala、 Swift、 Matlab、 Assembly Language、 Pascal、 Python、 Visual Basic、PL/SQL或JavaScript等軟體程式語言，軟體程式可由使用者裝置590經由互聯網或網路592被上載(傳)至雲端590，以編程在資料中心591或雲端590中的邏輯驅動器300，在雲端590中的被編程之邏輯驅動器300可通過互聯網或網路592經由一或另一使用者裝置593使用在一應用上。
多晶片封裝的結構
第30圖為本發明實施例之多晶片封裝的電路圖，如第30圖所示，一多晶片封裝(例如是標準商業化邏輯驅動器300)可包括：(1)在第10圖及第18F圖至第18H圖的IS 684包括：(a)如第17A圖或第17B圖中之FIB 690嵌入IS 684中，其中第一IS 684包括一第一矽基板552及位在第一矽基板552上方的一第一交互連接線結構(例如是FISIB 560)，其中第一交互連接線結構包括位在第一矽基板552上方的一第一交互連接線金屬層(例如是FISIB 560中的一低的交互連接線金屬層6)，位在第一交互連接線層(例如是FISIB 560中之低的交互連接線金屬層6)及第一矽基板552上方的一第二交互連接線金屬層(例如FISIB 560中之高的交互連接線金屬層6)，及位在第一矽基板552上方的一第一絕緣介電層12(位在第一及第二交互連接線金屬層之間(亦即是FISIB 560之低的及高的交互連接線金屬層6之間))，其中第一交互連接線金屬層(亦即是FISIB 560中之低的交互連接線金屬層6)經由在第一絕緣介電層12中的開口耦接至第二交互連接線金屬層(亦即是FISIB 560中之高的交互連接線金屬層6)，其中該第一交互連接線金屬層(亦即是FISIB 560中之低的交互連接線金屬層6)包括具有一第一銅層24及位在第一銅層24底部及側壁的一第一黏著層18的一第一金屬線，其中第一金屬線的厚度介於0.1至2微米之間，其中第一絕緣介電層12包括矽；及(b)位在該第三交互連接線層(亦即是FISIS 698之低的交互連接線金屬層668)及第一FIB 690上方的一第二交互連接線結構(例如是FISIS 698)，其包括一第三交互連接線金屬層(亦即是FISIS 698中之低的交互連接線金屬層668)、一第四交互連接線金屬層(亦即是FISIS 698中之高的交互連接線金屬層668)，及一第一聚合物層676位在該第三及第四交互連接線金屬層(亦即是FISIS 698之低的及高的交互連接線金屬層668)之間，其中嵌入第二交互連接線結構(亦即是FISIS 698)中的第一FIB 690的側壁被第一聚合物層676包覆，其中第四交互連接線金屬層(亦即是FISIS 698之上面的交互連接線金屬層668)耦接至第二交互連接線金屬層(亦即是FISIB 560之上面的交互連接線金屬層6)，其中每一第三及第四交互連接線金屬層(亦即是FISIS 698之低的及高的交互連接線金屬層668)的厚度大於每一第一及第二交互連接線金屬層(亦即是FISIB 560之低的及高的交互連接線金屬層668)的厚度，其中第四交互連接線金屬層(亦即是FISIS 698之高的交互連接線金屬層668)包括一第一金屬接墊(亦即是高密度金屬接墊668a)、一第二金屬接墊(亦即是高密度金屬接墊668a)、寬度大於第一金屬接墊668a的一第三金屬接墊(亦即是低密度金屬接墊668b)、寬度大於第二金屬接墊668a的一第四金屬接墊(亦即是低密度金屬接墊668b)，其中第一金屬接墊668a通過第二交互連接線金屬層(亦即是FISIB 560中高的交互連接線金屬層6)耦接至第二金屬接墊668a；(2)位在IS 684上方的一第一半導體IC晶片100-1並橫跨在第19F圖中之第一FIB 690的邊界，其中第一半導體IC晶片100-1(例如是在第8A圖及第8B圖中標準商業化FPGA IC晶片200)用以編程以執行一邏輯操作(例如經由第6A圖、第8A圖及第8B圖中標準商業化FPGA IC晶片200的可編程邏輯單元2014)包括複數第一記憶體單元490分別用以儲存查找表(LUT)210的結果資料及一多工器211包括用於邏輯操作的第一輸入資料組的一第一組輸入點及用於第二輸入資料組的第二組輸入點，該些輸入點與儲存在複數第一記憶體單元490中的查找表(LUT)210之複數結果值相關，其中多工器211可根據第一輸入資料組從第二輸入資料組中選擇一輸入資料作為用於邏輯操作的一輸入資料；(3)位在IS 684上方第二半導體IC晶片100-2且橫跨如第19F圖中之第一FIB 690的邊界；(4)介於第一半導體IC晶片100-1與IS 684之間的一第一金屬凸塊(亦即是高密度接合接點563a)，其中該第一金屬凸塊接合該第一半導體IC晶片100-1至如第19F圖中的第一金屬接墊668a；(5)介於第二半導體IC晶片100-2與IS 684之間的一第二金屬凸塊(高密度接合接點563a)，其中第二金屬凸塊563a接合至第二半導體IC晶片100-2至如第19F圖中第二金屬接墊668a，其中第一半導體IC晶片100-1包括一第一I/O電路203，其具有如第5B圖中的驅動器374用以通過與用於邏輯操作的輸入資料Dout相關聯的資料至第二半導體IC晶片100-2的第二I/O電路203的一接收器375，其中係依序通過第一金屬凸塊563a、第一金屬接墊688a、第二交互連接線金屬層(例如是FISIB 560的上面之交互連接線金屬層6)、第二金屬接墊688a及第二金屬凸塊563a，或是第二I/O電路203的驅動器374用以通過與用於邏輯操作的第一輸入資料組的多工器211之第一組輸入點相關聯的資料，其中係依序通過第二金屬凸塊563a、第二金屬接墊688a、第二交互連接線金屬層(FISIB 560之上面的交互連接線金屬層6)、第一金屬接墊688a、第一金屬凸塊563a及第一I/O電路203的接收器375，其中第一及第二I/O電路203的每一驅動器374具有驅動能力介於0.05至2pF之間，及第一及第二I/O電路203的每一接收器374具有0.05至2pF之間的輸入電容；(6)介於第一半導體IC晶片100-1及IS 684之間的一第三金屬凸塊(亦即是低密度接合接點563a)，其中第三金屬凸塊563b接合第一半導體IC晶片100-1至第三金屬接墊668b，其中第三金屬凸塊563b的寬度大於如第19F圖中第一金屬凸塊563a的寬度；及(7)介於第二半導體IC晶片100-2與IS 684之間的一第四金屬凸塊(亦即是低密度接合接點563b)，其中第四金屬凸塊563b接合第二半導體IC晶片100-2至第四金屬接墊668b，其中第四金屬凸塊563b的寬度大於第19F圖中的第二金屬凸塊563a。或者，第二半導體IC晶片100-2的第三I/O電路341可通過第四金屬凸塊563b耦接至第四金屬接墊668b，其中第三I/O電路341可包括具有驅動能力大於2pF的驅動器274及大於2pF的輸入電容；該第一半導體IC晶片100-1的第四I/O電路341經由第三金屬凸塊563b耦接至第三金屬接墊668b，其中第四I/O電路341中的驅動器274的驅動能力大於2pF及具有輸入電容大於2pF的接收器。此外，該第一半導體IC晶片100-1可包括一第二記憶體單元362用以儲存一編桯碼，一配置開關(亦即是第2A圖至第2C圖、第3A圖、第3B圖及第7圖中的通過/不通過開關258或交叉點開關379)具有與儲存在第二記憶體單元362中的編程碼相關聯的輸入資料，及第一及第二可編程交互連接線361耦接至該可配置開關258或379，其中可配置開關258或379用以控制(依據可配置開關258或379的輸入資料)第一及第二可編程交互連接線361之間的連接，其中該可配置開關258或379可用以經由第二可編程交互連接線361通過與用於邏輯操作的輸入資料Dout相關聯的資料，從第一可編程交互連接線361至如第5B圖中第一I/O電路203的驅動器374，或是該可編程開關258或379用以經由第一可編程交互連接線361通過與第一I/O電路203的接收器375之資料輸出S_Data_in相關聯的資料，從第二可編程交互連接線361至用於該邏輯操作的第一輸入資料組的多工器211的第一組輸入點。
對於第一種案例，當第二半導體IC晶片100-2為記憶體晶片，例如在第11A圖及第12A圖或在第11B圖及第12B圖中的HBM IC晶片251或NVM IC晶片250，該第一FIB 690可包括複數金屬交互連接線693用作為一資料匯流排耦接第一半導體IC晶片100-1至第二半導體IC晶片100-2，其中介於第一半導體IC晶片100-1與第二半導體IC晶片100-2的資料匯流排的位元寬度大於或等於512。
對於第二案例，當第二半導體IC晶片100-2為如第11A圖及第12A圖中或在第11B圖及第12B圖中之專用控制及I/O晶片260或265時，與邏輯操作輸出資料Dout相關聯的資料用於從第一I/O電路203至第四金屬接墊668b通過，其通過的順序為第一金屬凸塊563a、第一金屬接墊668a、第二交互連接線金屬層(亦即是FISIB 560之上面的交互連接線金屬層6)、第二金屬接墊668a、第二金屬凸塊563a、第二I/O電路203、第三I/O電路341及第四金屬凸塊563b。
對於第三案例，第二半導體IC晶片100-2可以係在第11B圖及第12B圖中的GPU晶片269a或CPU晶片269b。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。。
10:金屬栓塞 100:半導體晶片 113:載體基板 12:絕緣介電層 14:保護層 14a:開口 159:記憶體模組 18:黏著層 2:半導體基板 20:第一晶片交互連接線結構(FISC) 200:FPGA IC晶片 201:可編程邏輯區塊(LB) 2014:可編程邏輯單元(LC) 2020:重覆電路單元 2021:重覆電路矩陣 2022:密封環 2023:切割區域 203:I/O電路 205:電源連接墊 206:接地連接墊 207:反相器 209:致能連接墊 210:查找表(LUT) 211:多工器 217:開關緩衝器 218:開關緩衝器 22:種子層 222:電晶體 223:電晶體 229:時脈連接墊(CLK) 231:輸入選擇(IS)接墊 232:輸出選擇(OS)連接墊 24:銅層 250:非揮發性記憶體(NVM) IC晶片 251:HBM IC晶片 258:通過/不通過開關 260:專用控制及I/O晶片 265:專用控制及I/O晶片 269:處理及計算IC晶片(PCIC) 269a:GPU晶片 269b:CPU晶片 26a:黏著層 26b:種子層 27:交互連接線金屬層 271:外部電路 272:I/O連接墊 273:ESD保護電路或裝置 274:驅動器 275:接收器 277:I/O連接埠 27c:電源供應平面 281:節點 282:二極管 283:二極管 285:電晶體 286:電晶體 287:與非閘 288:或非閘 289:反相器 28a:黏著層 28b:種子層 29:第二晶片交互連接線結構(SISC) 290:NAND閘 291:反相器 292:三態緩衝器 293:電晶體 294:電晶體 295:電晶體 296:電晶體 297:反相器 300:邏輯驅動器 310:記憶體驅動器 311:POP封裝 315:資料匯流排 316:固定交互連接線 32:銅層 325:銲錫球 33:銲錫層 34:微型金屬凸塊或微型金屬柱 341:I/O電路 34a:微型金屬凸塊或金屬柱 34b:微型金屬凸塊或金屬柱 35:微型金屬凸塊或金屬柱 35a:銅接墊 35b:銅接墊 360:方塊 361:可編程交互連接線 362:記憶體單元 364:固定交互連接線 37:銅層 371:晶片間交互連接線 372:I/O連接墊 373:ESD保護電路或裝置 374:驅動器 375:接收器 377:I/O連接埠 379:交叉點開關 38:銲料頂層 381:節點 382:二極管 383:二極管 385:電晶體 386:電晶體 387:與非閘 388:或非閘 389:反相器 390:NAND器 391:反相器 398:揮發性記憶體單元 4:半導體元件 40:銅層 402:創新的ASIC或COT晶片 410:DPIIC晶片 411:第一交互連接線網 412:第二交互連接線網 413:第三交互連接線網 414:第四交互連接線網 415:第五交互連接線網 416:控制匯流排 417:第七交互連接線網 419:第六交互連接線網 42:聚合物層 420:第八交互連接線網 422:第九交互連接線網 423:記憶體矩陣區塊 42a:開口 446:記憶體單元 447:電晶體 448:電晶體 449:電晶體 451:字元線 452:位元線 453:位元條線 461:驅動器間交互連接線 462:驅動器間交互連接線 463:驅動器間交互連接線 464:驅動器間交互連接線 465:驅動器間交互連接線 471:緩衝區塊 475:外部電路 48:銅層 481:樹突 482:軸突 49:銲料層 490:記憶體單元 502:晶片內交互連接線 533:反相器 552:基板 560:第一交互連接線結構(FISIB) 563:接合接點 563a::接合接點 563b:接合接點 564:底部填充材料 565:聚合物層 570:金屬凸塊或金屬柱 582:封裝體穿孔柱體(TPV) 583:金屬接墊 585:聚合物層 588:第二交互連接線結構(SISIB) 590:雲端 591:資料中心 592:網路 593:使用者裝置 6:交互連接線金屬層 661:聚合物芯 661a:穿孔 668:交互連接線金屬層 668a:金屬接墊 668b:金屬接墊 675:片體(Sheet) 675a:開口 676:聚合物層 677:銅萡 678:銅層 680:銅層 681:基礎結構 681a:開口 683:綠漆 683a:開口 683b:開口 684:交互連接線基板(IS) 685:部分 687:記憶體IC晶片 688:交互連接線金屬層 688a:金屬接墊 689:TSV 690:細線交互連接線穚接晶片(FIB) 691:金屬接墊 692:金屬接墊 693:金屬橋型交互連接線 695:底部填充材料 696:交互連接線 697:交互連接線 698:交互連接線基板的第一交互連接線結構(FISIS) 699:第二交互連接線結構(SISIS) 6b:金屬接墊 6c:金屬接墊 79:背面交互連接線結構(BISD) 7d:接地參考平面d 8:金屬接墊、金屬線或跡線
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1B圖為本發明實施例第一型及第二型SRAM單元的電路示意圖。
第2A圖至第2C圖為本發明實施例第一型、第二型及第三型通過/不通過開關的電路示意圖。
第3A圖及第3B圖為本發明實施例複數通過/不通過開關之第一型及第二型交叉點開關的電路示意圖。
第4圖為本發明實施例之多工器的電路示意圖。
第5A圖係根據本申請案之實施例所繪示之大型I/O電路之電路圖。
第5B圖係根據本申請案之實施例所繪示之小型I/O電路之電路圖。
第6A圖係根據本申請案之實施例所繪示之可編程邏輯單元之方塊圖。
第6B圖為本發明實施例之計算運算器的方塊示意圖。
第6C圖揭露本發明之實施例的邏輯操作器的真值表。
第6D圖揭露本發明之實施例的標準商業化FPGA IC晶片之可編程邏輯區塊的方塊示意圖。
第7圖揭露本發明之實施例經由第三型編程的可編程交互連接線的電路示意圖。
第8A圖為本發明實施例的一標準商業化FPGA IC晶片的方塊上視圖。
第8B圖為本發明實施例之標準商業化FPGA IC晶片的佈局上視圖。
第9圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection, DPI)之積體電路(IC)晶片之上視圖。
第10圖為本發明實施例FIB的布局上視圖。
第11A圖為本發明實施例數種晶片及晶片間交互連接線封裝設置在第一型標準商業化邏輯驅動器的上視圖。
第11B圖為本發明實施例第二型標準商業化邏輯驅動器中各種晶片及晶片間交互連接線佈局的上視圖。
第12A圖為本發明實施例數種晶片及FIB封裝在第一型標準商業化邏輯驅動器的上視圖。
第12B圖為本發明實施例第二型標準商業化邏輯驅動器中各種晶片及FIB佈局的上視圖。
第13圖係為根據本申請案之實施例所繪示之在標準商業化邏輯驅動器中交互連接線形式之示意圖。
第14圖為本發明實施例中依據一個(或多個)標準商業化FPGA IC晶片和HBM記憶體IC晶片所建構的一可擴展邏輯結構的複數資料匯流排及一個(或多個)標準商業化FPGA IC晶片的複數控制匯流排的方塊示意圖。
第15圖為本發明實施例在一標準商業化FPGA IC晶片內進行編程及操作之演算法方塊示意圖。
第16圖為本發明實施例半導體晶片的剖面示意圖。
第17A圖至第17D圖為本發明實施例之各種型式FIB的結構剖面示意圖。
第18A圖至第18H圖為本發明實施例形成交互連接線基板的製程剖面示意圖。
第19A圖至第19F圖為本發明實施例COIS封裝的製程示意圖。
第20A圖及第20B圖為本發明實施例之一半導體晶片的一較小熱壓凸塊(relatively-small thermal compression bump)接合至交互連接線基板上的一較小熱壓接墊(relatively-small thermal compression pad)的製程剖面示意圖。
第21A圖及第21B圖為本發明實施例較大熱壓凸塊(relatively-large thermal compression bump)接合至交互連接線基板上的一較大熱壓接墊(relatively-large thermal compression pad)的製程剖面示意圖。
第22圖為本發明實施例一記憶體模組的剖面示意圖。
第23A圖至第23D圖為本發明實施例在668商業化邏輯驅動器中各種交互連接線的剖面示意圖
第23E圖為第28A圖至第28D圖中的上視圖。
第24A圖為本發明實施例中用於標準商業化邏輯驅動器的POP封裝製程之剖面示意圖。
第24B圖所示本發明實施例中用於標準商業化邏輯驅動器的POP封裝製程之剖面示意圖。
第25A圖至第25C圖為本發明實施例在POP封裝結構中各種驅動器間交互連接線的剖面示意圖。
第26A圖至第26B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。
第26C圖為本發明實施例用於一重新配置可塑性或彈性及/或整體架構的示意圖。
第26D圖為本發明實施例用於第八事件E8的一重新配置可塑性或彈性及/或整體架構的示意圖。
第27圖繪示根據本申請案實施例中邏輯驅動器的演變/重構演算法或流程圖。
第28圖為本發明實施例用於一標準商業化邏輯驅動器重構(或重新配置)的二表格。
第29圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖。
第30圖為本發明實施例之多晶片封裝的電路圖。
第31圖為本發明各種半導體集成電路(IC)晶片的可編程性和效率之間的程度。
第32圖為本發明所揭露之非經常性工程（NRE）成本與技術節點之間的關係趨勢圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
583:金屬接墊
27:交互連接線金屬層
42:聚合物層
565:聚合物層
582:TPV
563a:接合接點
570:金屬凸塊或金屬柱
690:細線交互連接線稿接晶片(FIB)
100:半導體晶片
684:交互連接線基板(IS)
564:底部填充材料
79:背面交互連接線結構(BISD)
42a:開口

Claims (20)

  1. 一種多晶片封裝結構，包括： 一交互連接線基板，包括： 一第一交互連接線橋接晶片，埋設在該交互連接線基板中，其中該第一交互連接線橋接晶片包括一第一矽基板及一位在該第一矽基板上方之第一交互連接線結構，其中該第一交互連接線結構包括一位在該第一矽基板上方之第一交互連接線金屬層、一位在該第一交互連接線金屬層上方及該第一矽基板上方之第二交互連接線金屬層、及一位在該第一矽基板上方及該第一與第二交互連接線金屬層之間的第一絕緣介電層，其中該第一交互連接線金屬層係經由位在該第一絕緣介電層內之一開口耦接至該第二交互連接線金屬層，其中該第一交互連接線金屬層之一第一金屬線具有一第一銅層及一位在該第一銅層之底部及側壁處之第一黏著層，且該第一金屬線之厚度係介於0.1至2微米之間，其中該第一絕緣介電層包括矽；以及 一第二交互連接線結構，包括一第三交互連接線金屬層、一位在該第三交互連接線金屬層上方及該第一交互連接線橋接晶片上方之第四交互連接線金屬層、及一位在該第三與第四交互連接線金屬層之間的第一聚合物層，其中該第一交互連接線橋接晶片係埋設在該第二交互連接線結構中，且該第一聚合物層係圍繞該第一交互連接線橋接晶片之側壁，其中該第四交互連接線金屬層係耦接至該第二交互連接線金屬層，每一該第三與第四交互連接線金屬層之厚度係大於每一該第一與第二交互連接線金屬層之厚度，其中該第四交互連接線金屬層包括一第一金屬接墊、一第二金屬接墊、一其寬度大於該第一金屬接墊之寬度的第三金屬接墊、及一其寬度大於該第二金屬接墊之寬度的第四金屬接墊，其中該第一金屬接墊係經由該第二交互連接線金屬層耦接至該第二金屬接墊； 一半導體積體電路(IC)晶片，位在該交互連接線基板之上方且橫跨在該第一交互連接線橋接晶片之邊緣的上方，其中該半導體積體電路(IC)晶片係適於編程以執行一邏輯操作，其包括複數個第一記憶體單元，適於分別地儲存一查找表(LUT)之複數個結果資料、及一多工器，包括複數個用於接收該邏輯操作之一第一輸入資料組之第一組輸入點及複數個用於接收一第二輸入資料組之第二組輸入點，其中該第二輸入資料組係有關於儲存在該些第一記憶體單元中的該查找表(LUT)之該些結果資料，其中該多工器係適於根據該第一輸入資料組從該第二輸入資料組中選擇一輸入資料成為該邏輯操作之一輸出資料； 一記憶體晶片，位在該交互連接線基板之上方且橫跨在該第一交互連接線橋接晶片之邊緣的上方，其中該第一交互連接線橋接晶片包括複數條金屬交互連接線，用於耦接該半導體積體電路(IC)晶片至該記憶體晶片之一資料匯流排，其中介於該半導體積體電路(IC)晶片與該記憶體晶片之間的該資料匯流排之位元寬度係大於或等於512； 一第一金屬凸塊，位於該半導體積體電路(IC)晶片與該交互連接線基板之間，其中該第一金屬凸塊係連接該半導體積體電路(IC)晶片至該第一金屬接墊； 一第二金屬凸塊，位於該記憶體晶片與該交互連接線基板之間，其中該第二金屬凸塊係連接該記憶體晶片至該第二金屬接墊，其中該半導體積體電路(IC)晶片之一第一輸入/輸出(I/O)電路，適於將與該邏輯操作之該輸出資料有關之資訊依序地經由該第一金屬凸塊、該第一金屬接墊、該第二交互連接線金屬層、該第二金屬接墊及該第二金屬凸塊傳送至該記憶體晶片之一第二輸入/輸出(I/O)電路，其中該第一輸入/輸出(I/O)電路之一驅動器的驅動能力(driving capability)係介於0.05 pF至2 pF之間，且該第二輸入/輸出(I/O)電路之一接收器的輸入電容(input capacitance)係介於0.05 pF至2 pF之間； 一第三金屬凸塊，位於該半導體積體電路(IC)晶片與該交互連接線基板之間，其中該第三金屬凸塊係連接該半導體積體電路(IC)晶片至該第三金屬接墊，且該第三金屬凸塊之寬度係大於該第一金屬凸塊之寬度；以及 一第四金屬凸塊，位於該記憶體晶片與該交互連接線基板之間，其中該第四金屬凸塊係連接該記憶體晶片至該第四金屬接墊，且該第四金屬凸塊之寬度係大於該第二金屬凸塊之寬度。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該半導體積體電路(IC)晶片係為一現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片。
  3. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該記憶體晶片係為一靜態隨機存取記憶體(SRAM)積體電路(IC)晶片。
  4. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該記憶體晶片係為一動態隨機存取記憶體(DRAM)積體電路(IC)晶片。
  5. 如申請專利範圍第1項所請求之多晶片封裝結構，還包括一第二交互連接線橋接晶片，埋設在該交互連接線基板中，其中該第二交互連接線橋接晶片包括一第二矽基板及一位在該第二矽基板上方之第三交互連接線結構，其中該第三交互連接線結構包括一位在該第二矽基板上方之第五交互連接線金屬層、一位在該第五交互連接線金屬層上方及該第二矽基板上方之第六交互連接線金屬層、及一位在該第二矽基板上方及該第五與第六交互連接線金屬層之間的第二絕緣介電層，其中該第五交互連接線金屬層係經由位在該第二絕緣介電層內之一開口耦接至該第六交互連接線金屬層，其中該第五交互連接線金屬層之一第二金屬線具有一第二銅層及一位在該第二銅層之底部及側壁處之第二黏著層，且該第二金屬線之厚度係介於0.1至2微米之間，其中該第二絕緣介電層包括矽，其中該第四交互連接線金屬層還位在該第二交互連接線橋接晶片的上方且耦接至該第六交互連接線金屬層，以及還包括一中央處理器(CPU)晶片，位在該交互連接線基板之上方且橫跨在該第二交互連接線橋接晶片之邊緣的上方，其中該中央處理器(CPU)晶片係經由該第四交互連接線金屬層耦接至該第六交互連接線金屬層。
  6. 如申請專利範圍第1項所請求之多晶片封裝結構，還包括一第二交互連接線橋接晶片，埋設在該交互連接線基板中，其中該第二交互連接線橋接晶片包括一第二矽基板及一位在該第二矽基板上方之第三交互連接線結構，其中該第三交互連接線結構包括一位在該第二矽基板上方之第五交互連接線金屬層、一位在該第五交互連接線金屬層上方及該第二矽基板上方之第六交互連接線金屬層、及一位在該第二矽基板上方及該第五與第六交互連接線金屬層之間的第二絕緣介電層，其中該第五交互連接線金屬層係經由位在該第二絕緣介電層內之一開口耦接至該第六交互連接線金屬層，其中該第五交互連接線金屬層之一第二金屬線具有一第二銅層及一位在該第二銅層之底部及側壁處之第二黏著層，且該第二金屬線之厚度係介於0.1至2微米之間，其中該第二絕緣介電層包括矽，其中該第四交互連接線金屬層還位在該第二交互連接線橋接晶片的上方且耦接至該第六交互連接線金屬層，以及還包括一圖形處理器(GPU)晶片，位在該交互連接線基板之上方且橫跨在該第二交互連接線橋接晶片之邊緣的上方，其中該圖形處理器(GPU)晶片係經由該第四交互連接線金屬層耦接至該第六交互連接線金屬層。
  7. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一金屬接墊之厚度係介於5微米至50微米之間。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一金屬凸塊具有一厚度介於2微米至20微米之間的銅層。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二交互連接線結構還包括一位在該第一聚合物層上方及該第一交互連接線橋接晶片上方之第二聚合物層，其中該第四交互連接線金屬層係位在該第二聚合物層上。
  10. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該半導體積體電路(IC)晶片包括一適於儲存一編程碼之第二記憶體單元、一可建構開關、及耦接至該可建構開關之第一與第二可編程交互連接線，其中該可建構開關之輸入資料係有關於儲存在該第二記憶體單元中之該編程碼，該可建構開關係適於根據其輸入資料控制該第一與第二可編程交互連接線之間的連接，且該可建構開關係適於將來自於該第一可編程交互連接線之與該邏輯操作之該輸出資料有關之資訊經由該第二可編程交互連接線傳送至該第一輸入/輸出(I/O)電路。
  11. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一輸入/輸出(I/O)電路之該驅動器的驅動能力(driving capability)係介於0.1 pF至1 pF之間，且該第二輸入/輸出(I/O)電路之該接收器的輸入電容(input capacitance)係介於0.1 pF至1 pF之間。
  12. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二輸入/輸出(I/O)電路之一驅動器的驅動能力(driving capability)係介於0.05 pF至2 pF之間。
  13. 一種多晶片封裝結構，包括： 一交互連接線基板，包括： 一交互連接線橋接晶片，埋設在該交互連接線基板中，其中該交互連接線橋接晶片包括一矽基板及一位在該矽基板上方之第一交互連接線結構，其中該第一交互連接線結構包括一位在該矽基板上方之第一交互連接線金屬層、一位在該第一交互連接線金屬層上方及該矽基板上方之第二交互連接線金屬層、及一位在該矽基板上方及該第一與第二交互連接線金屬層之間的絕緣介電層，其中該第一交互連接線金屬層係經由位在該絕緣介電層內之一開口耦接至該第二交互連接線金屬層，其中該第一交互連接線金屬層之一金屬線具有一銅層及一位在該銅層之底部及側壁處之黏著層，且該金屬線之厚度係介於0.1至2微米之間，其中該絕緣介電層包括矽；以及 一第二交互連接線結構，包括一第三交互連接線金屬層、一位在該第三交互連接線金屬層上方及該交互連接線橋接晶片上方之第四交互連接線金屬層、及一位在該第三與第四交互連接線金屬層之間的第一聚合物層，其中該第一交互連接線橋接晶片係埋設在該第二交互連接線結構中，且該第一聚合物層係圍繞該交互連接線橋接晶片之側壁，其中該第四交互連接線金屬層係耦接至該第二交互連接線金屬層，每一該第三與第四交互連接線金屬層之厚度係大於每一該第一與第二交互連接線金屬層之厚度，其中該第四交互連接線金屬層包括一第一金屬接墊、一第二金屬接墊、一其寬度大於該第一金屬接墊之寬度的第三金屬接墊、及一其寬度大於該第二金屬接墊之寬度的第四金屬接墊，其中該第一金屬接墊係經由該第二交互連接線金屬層耦接至該第二金屬接墊； 一半導體積體電路(IC)晶片，位在該交互連接線基板之上方且橫跨在該交互連接線橋接晶片之邊緣的上方，其中該半導體積體電路(IC)晶片係適於編程以執行一邏輯操作，其包括複數個第一記憶體單元，適於分別地儲存一查找表(LUT)之複數個結果資料、及一多工器，包括複數個用於接收該邏輯操作之一第一輸入資料組之第一組輸入點及複數個用於接收一第二輸入資料組之第二組輸入點，其中該第二輸入資料組係有關於儲存在該些第一記憶體單元中的該查找表(LUT)之該些結果資料，其中該多工器係適於根據該第一輸入資料組從該第二輸入資料組中選擇一輸入資料成為該邏輯操作之一輸出資料； 一輸入/輸出(I/O)晶片，位在該交互連接線基板之上方且橫跨在該交互連接線橋接晶片之邊緣的上方； 一第一金屬凸塊，位於該半導體積體電路(IC)晶片與該交互連接線基板之間，其中該第一金屬凸塊係連接該半導體積體電路(IC)晶片至該第一金屬接墊； 一第二金屬凸塊，位於該輸入/輸出(I/O)晶片與該交互連接線基板之間，其中該第二金屬凸塊係連接該輸入/輸出(I/O)晶片至該第二金屬接墊，其中該半導體積體電路(IC)晶片之一第一輸入/輸出(I/O)電路，適於將與該邏輯操作之該輸出資料有關之資訊依序地經由該第一金屬凸塊、該第一金屬接墊、該第二交互連接線金屬層、該第二金屬接墊及該第二金屬凸塊傳送至該輸入/輸出(I/O)晶片之一第二輸入/輸出(I/O)電路，其中該第一輸入/輸出(I/O)電路之一驅動器的驅動能力(driving capability)係介於0.05 pF至2 pF之間，且該第二輸入/輸出(I/O)電路之一接收器的輸入電容(input capacitance)係介於0.05 pF至2 pF之間； 一第三金屬凸塊，位於該半導體積體電路(IC)晶片與該交互連接線基板之間，其中該第三金屬凸塊係連接該半導體積體電路(IC)晶片至該第三金屬接墊，且該第三金屬凸塊之寬度係大於該第一金屬凸塊之寬度；以及 一第四金屬凸塊，位於該輸入/輸出(I/O)晶片與該交互連接線基板之間，其中該第四金屬凸塊係連接該輸入/輸出(I/O)晶片至該第四金屬接墊，且該第四金屬凸塊之寬度係大於該第二金屬凸塊之寬度，其中該輸入/輸出(I/O)晶片之一第三輸入/輸出(I/O)電路係經由該第四金屬凸塊耦接至該第四金屬接墊，其中該第三輸入/輸出(I/O)電路之一驅動器的驅動能力(driving capability)係大於2 pF之間，且與該邏輯操作之該輸出資料有關之資訊係適於從該第一輸入/輸出(I/O)電路依序地經由該第一金屬凸塊、該第一金屬接墊、該第二交互連接線金屬層、該第二金屬接墊、該第二金屬凸塊、該第二輸入/輸出(I/O)電路、該第三輸入/輸出(I/O)電路及該第四金屬凸塊傳送至該第四金屬接墊。
  14. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該半導體積體電路(IC)晶片係為一現場可編程邏輯閘陣列(FPGA)積體電路(IC)晶片。
  15. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該第一金屬接墊之厚度係介於5微米至50微米之間。
  16. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該第一金屬凸塊具有一厚度介於2微米至20微米之間的銅層。
  17. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二交互連接線結構還包括一位在該第一聚合物層上方及該交互連接線橋接晶片上方之第二聚合物層，其中該第四交互連接線金屬層係位在該第二聚合物層上。
  18. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該半導體積體電路(IC)晶片包括一適於儲存一編程碼之第二記憶體單元、一可建構開關、及耦接至該可建構開關之第一與第二可編程交互連接線，其中該可建構開關之輸入資料係有關於儲存在該第二記憶體單元中之該編程碼，該可建構開關係適於根據其輸入資料控制該第一與第二可編程交互連接線之間的連接，且該可建構開關係適於將來自於該第一可編程交互連接線之與該邏輯操作之該輸出資料有關之資訊經由該第二可編程交互連接線傳送至該第一輸入/輸出(I/O)電路。
  19. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該第一輸入/輸出(I/O)電路之該驅動器的驅動能力(driving capability)係介於0.1 pF至1 pF之間，且該第二輸入/輸出(I/O)電路之該接收器的輸入電容(input capacitance)係介於0.1 pF至1 pF之間。
  20. 如申請專利範圍第13項所請求之多晶片封裝結構，其中該第二輸入/輸出(I/O)電路之一驅動器的驅動能力(driving capability)係介於0.05 pF至2 pF之間。
TW108135804A 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器 TWI824025B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862741513P 2018-10-04 2018-10-04
US62/741513 2018-10-04
US16/590,981 US10937762B2 (en) 2018-10-04 2019-10-02 Logic drive based on multichip package using interconnection bridge
US16590981 2019-10-02

Publications (2)

Publication Number Publication Date
TW202101684A TW202101684A (zh) 2021-01-01
TWI824025B true TWI824025B (zh) 2023-12-01

Family

ID=70050820

Family Applications (3)

Application Number Title Priority Date Filing Date
TW112136892A TWI833679B (zh) 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器
TW112149488A TW202418483A (zh) 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器
TW108135804A TWI824025B (zh) 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW112136892A TWI833679B (zh) 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器
TW112149488A TW202418483A (zh) 2018-10-04 2019-10-03 使用交互連接線穚之多晶片封裝的邏輯驅動器

Country Status (2)

Country Link
US (3) US10937762B2 (zh)
TW (3) TWI833679B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI765944B (zh) 2016-12-14 2022-06-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯驅動器
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) * 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11164818B2 (en) * 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
JP7487213B2 (ja) 2019-04-15 2024-05-20 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR102639431B1 (ko) 2019-04-15 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법
CN110720143B (zh) * 2019-04-30 2021-01-29 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
KR20210046913A (ko) 2019-10-18 2021-04-29 삼성전자주식회사 시스템-인-패키지 모듈
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11270975B2 (en) * 2020-07-21 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including passive devices and methods of forming same
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582374B (zh) * 2020-12-11 2023-11-07 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
US20220320042A1 (en) * 2021-03-30 2022-10-06 Advanced Micro Devices, Inc. Die stacking for modular parallel processors
US11929299B2 (en) * 2021-05-06 2024-03-12 Qualcomm Incorporated High-power die heat sink with vertical heat path
US11948853B2 (en) 2021-05-06 2024-04-02 QUALCOMM Technologies Incorporated High-power die heat sink
US12039244B2 (en) * 2021-08-06 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid node chiplet stacking design
WO2023239188A1 (ko) * 2022-06-08 2023-12-14 엘지이노텍 주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200816373A (en) * 2006-09-29 2008-04-01 Megica Corp Circuit component and process for forming the same
TW200816374A (en) * 2006-09-29 2008-04-01 Megica Corp Circuit component
TW201025519A (en) * 2008-12-31 2010-07-01 Ind Tech Res Inst Sealed joint structure of device and process using the same
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9607967B1 (en) * 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US10038647B1 (en) * 2016-05-13 2018-07-31 Xilinx, Inc. Circuit for and method of routing data between die of an integrated circuit
TW201833695A (zh) * 2016-12-14 2018-09-16 成真股份有限公司 商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器

Family Cites Families (275)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US5272368A (en) 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5689195A (en) 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5587603A (en) 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US5592102A (en) 1995-10-19 1997-01-07 Altera Corporation Means and apparatus to minimize the effects of silicon processing defects in programmable logic devices
US5796662A (en) 1996-11-26 1998-08-18 International Business Machines Corporation Integrated circuit chip with a wide I/O memory array and redundant data lines
US6034542A (en) 1997-10-14 2000-03-07 Xilinx, Inc. Bus structure for modularized chip with FPGA modules
US6167558A (en) 1998-02-20 2000-12-26 Xilinx, Inc. Method for tolerating defective logic blocks in programmable logic devices
US6020633A (en) 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6081473A (en) 1998-12-15 2000-06-27 Lattice Semiconductor Corporation FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode
US6396302B2 (en) 1999-02-25 2002-05-28 Xilinx, Inc. Configurable logic element with expander structures
US6404226B1 (en) 1999-09-21 2002-06-11 Lattice Semiconductor Corporation Integrated circuit with standard cell logic and spare gates
US6588217B2 (en) 2000-12-11 2003-07-08 International Business Machines Corporation Thermoelectric spot coolers for RF and microwave communication integrated circuits
US6356478B1 (en) 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
US6388466B1 (en) 2001-04-27 2002-05-14 Xilinx, Inc. FPGA logic element with variable-length shift register capability
ITRM20010525A1 (it) 2001-08-30 2003-02-28 St Microelectronics Srl Memoria eeprom flash cancellabile per righe.
US7126214B2 (en) 2001-12-05 2006-10-24 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US6924663B2 (en) 2001-12-28 2005-08-02 Fujitsu Limited Programmable logic device with ferroelectric configuration memories
US7162644B1 (en) 2002-03-29 2007-01-09 Xilinx, Inc. Methods and circuits for protecting proprietary configuration data for programmable logic devices
US7064579B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US6812086B2 (en) 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP4148507B2 (ja) 2002-08-28 2008-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション フィールドプログラマブルゲートアレイ
US7394626B2 (en) 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
US6798240B1 (en) 2003-01-24 2004-09-28 Altera Corporation Logic circuitry with shared lookup table
US6943580B2 (en) 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US6828823B1 (en) 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
US7095253B1 (en) 2003-07-21 2006-08-22 Xilinx, Inc. Programmable multi-chip module
US7598555B1 (en) 2003-08-22 2009-10-06 International Business Machines Corporation MgO tunnel barriers and method of formation
US7656190B2 (en) 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
US7190190B1 (en) 2004-01-09 2007-03-13 Altera Corporation Programmable logic device with on-chip nonvolatile user memory
KR100634501B1 (ko) 2004-01-29 2006-10-13 삼성전자주식회사 자기 메모리 소자 및 그 제조방법
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US20050218929A1 (en) 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US7030652B1 (en) 2004-04-23 2006-04-18 Altera Corporation LUT-based logic element with support for Shannon decomposition and associated method
US6998872B1 (en) 2004-06-02 2006-02-14 Xilinx, Inc. Lookup table circuit optionally configurable as two or more smaller lookup tables with independent inputs
US7061271B1 (en) 2004-06-08 2006-06-13 Xilinx, Inc. Six-input look-up table for use in a field programmable gate array
US7853799B1 (en) 2004-06-24 2010-12-14 Xilinx, Inc. Microcontroller-configurable programmable device with downloadable decryption
TWI278989B (en) 2004-12-29 2007-04-11 Ind Tech Res Inst Magnetic random access memory with lower switching field through indirect exchange coupling
US7193433B1 (en) 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer
US7747025B1 (en) 2005-11-22 2010-06-29 Xilinx, Inc. Method and apparatus for maintaining privacy of data decryption keys in configuration bitstream decryption
US7947978B2 (en) 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US7671396B2 (en) 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US7420390B1 (en) 2006-01-09 2008-09-02 Altera Corporation Method and apparatus for implementing additional registers in field programmable gate arrays to reduce design size
US7382658B2 (en) 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
US7486111B2 (en) 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
US7385417B1 (en) 2006-06-02 2008-06-10 Lattice Semiconductor Corporation Dual slice architectures for programmable logic devices
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US8133762B2 (en) 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7653891B1 (en) 2007-02-23 2010-01-26 Xilinx, Inc. Method of reducing power of a circuit
FR2914132B1 (fr) 2007-03-23 2012-11-02 Commissariat Energie Atomique Dispositif electronique pour le transport d'informations numeriques.
US7700993B2 (en) 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
FR2930386B1 (fr) 2008-04-16 2011-10-14 Commissariat Energie Atomique Dispositif magnetique pour la realisation d'une "fonction logique".
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8081079B1 (en) 2008-06-06 2011-12-20 Altera Corporation PLD package with coordinated RFID TAG
US8295082B2 (en) 2008-08-15 2012-10-23 Qualcomm Incorporated Gate level reconfigurable magnetic logic
US9818680B2 (en) 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7973556B1 (en) 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
US8097489B2 (en) 2009-03-23 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of mounting pre-fabricated shielding frame over semiconductor die
US8163597B2 (en) 2009-03-24 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming no-flow underfill material around vertical interconnect structure
US8000131B2 (en) 2009-04-29 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Non-volatile field programmable gate array
US8390035B2 (en) 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
WO2011014409A1 (en) 2009-07-30 2011-02-03 Megica Corporation System-in packages
US9324672B2 (en) 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US9397050B2 (en) 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
EP2532005A4 (en) 2010-02-07 2016-06-22 Zeno Semiconductor Inc SEMICONDUCTOR MEMORY DEVICE HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR, SEMICONDUCTOR MEMORY DEVICE HAVING A VOLATILE AND NON-VOLATILE FUNCTION, AND METHOD OF OPERATION THEREOF
US9508626B2 (en) 2010-04-23 2016-11-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
US9735113B2 (en) 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
US8993377B2 (en) 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
US8159268B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Interconnect structures for metal configurable integrated circuits
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US9030019B2 (en) 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8885334B1 (en) 2011-03-10 2014-11-11 Xilinx, Inc. Computing system with network attached processors
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US20190164834A1 (en) 2011-06-28 2019-05-30 Monolithic 3D Inc. Methods to produce a 3d semiconductor memory device and system
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8916421B2 (en) 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US9385009B2 (en) 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8822265B2 (en) 2011-10-06 2014-09-02 Intermolecular, Inc. Method for reducing forming voltage in resistive random access memory
US8975711B2 (en) 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US8716859B2 (en) 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US9647668B2 (en) * 2012-01-13 2017-05-09 Altera Corporation Apparatus for flexible electronic interfaces and associated methods
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8592886B2 (en) 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
JP5639612B2 (ja) 2012-03-27 2014-12-10 株式会社東芝 半導体集積回路
US9003221B1 (en) 2012-04-03 2015-04-07 Xilinx, Inc. Skew compensation for a stacked die
JP6014354B2 (ja) 2012-04-25 2016-10-25 株式会社日立製作所 半導体装置の製造方法
FR2990089B1 (fr) 2012-04-27 2014-04-11 Commissariat Energie Atomique Dispositif logique reprogrammable resistant aux rayonnements.
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US8872288B2 (en) 2012-08-09 2014-10-28 Infineon Technologies Ag Apparatus comprising and a method for manufacturing an embedded MEMS device
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
JP6152254B2 (ja) 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US9343442B2 (en) 2012-09-20 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Passive devices in package-on-package structures and methods for forming the same
US8952489B2 (en) 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
SG2013077375A (en) 2012-10-18 2014-05-29 Agency Science Tech & Res Circuit arrangement and method of forming the same
US8866292B2 (en) 2012-10-19 2014-10-21 Infineon Technologies Ag Semiconductor packages with integrated antenna and methods of forming thereof
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9583431B1 (en) 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
US9135185B2 (en) 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9368438B2 (en) 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US9478474B2 (en) 2012-12-28 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
US9362187B2 (en) 2013-01-18 2016-06-07 Infineon Technologies Ag Chip package having terminal pads of different form factors
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US9153292B2 (en) 2013-03-07 2015-10-06 Xilinx, Inc. Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device
US8987918B2 (en) 2013-03-14 2015-03-24 Intel Corporation Interconnect structures with polymer core
US9106229B1 (en) 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US9455218B2 (en) 2013-03-28 2016-09-27 Intel Corporation Embedded die-down package-on-package device
US9225512B1 (en) 2013-05-01 2015-12-29 Xilinx, Inc. Encryption and decryption using a physically unclonable function
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9436565B2 (en) 2013-07-04 2016-09-06 Altera Corporation Non-intrusive monitoring and control of integrated circuits
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9147638B2 (en) 2013-07-25 2015-09-29 Intel Corporation Interconnect structures for embedded bridge
TWI662670B (zh) 2013-08-30 2019-06-11 精材科技股份有限公司 電子元件封裝體及其製造方法
FR3011117A1 (fr) 2013-09-24 2015-03-27 St Microelectronics Sa Procede et dispositif de commande d'une memoire reram
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9263370B2 (en) 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9524942B2 (en) 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US9904749B2 (en) 2014-02-13 2018-02-27 Synopsys, Inc. Configurable FPGA sockets
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
US10490521B2 (en) 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
KR101736461B1 (ko) 2014-07-07 2017-05-16 인텔 아이피 코포레이션 패키지-온-패키지 적층형 초소형전자 구조물
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9601353B2 (en) 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
KR102308568B1 (ko) 2014-08-12 2021-10-06 삼성전자주식회사 필라를 포함하는 반도체 소자 및 패키지 기판, 및 그것을 포함하는 반도체 패키지 및 패키지 적층 구조체
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US9595496B2 (en) 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US20160141226A1 (en) 2014-11-14 2016-05-19 International Business Machines Corporation Device connection through a buried oxide layer in a silicon on insulator wafer
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9899248B2 (en) 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
US11056463B2 (en) 2014-12-18 2021-07-06 Sony Corporation Arrangement of penetrating electrode interconnections
US10236209B2 (en) 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
WO2016105425A1 (en) 2014-12-24 2016-06-30 Intel Corporation Integrated passive components in a stacked integrated circuit package
US9711194B2 (en) 2015-01-28 2017-07-18 Xilinx, Inc. Circuits for and methods of controlling the operation of a hybrid memory system
DE112016001160B4 (de) 2015-03-12 2023-12-28 Microsemi Soc Corp. Kompaktes ReRAM-basiertes FPGA
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US9607948B2 (en) 2015-03-31 2017-03-28 Xilinx, Inc. Method and circuits for communication in multi-die packages
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9818720B2 (en) 2015-07-02 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
US11096629B2 (en) 2015-09-14 2021-08-24 Stichting Imec Nederland Bio-impedance spectroscopy system and method for bio-impedance measurement
US9881850B2 (en) 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
EP3435545B1 (en) 2015-10-15 2023-06-07 Menta System and method for testing and configuration of an fpga
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI576928B (zh) 2015-10-21 2017-04-01 力成科技股份有限公司 模封互連基板及其製造方法
US9524959B1 (en) 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9735118B2 (en) 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
TWI641087B (zh) 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9875388B2 (en) 2016-02-26 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9722584B1 (en) 2016-04-20 2017-08-01 National Tsing Hua University Non-volatile latch
US9997464B2 (en) 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10032722B2 (en) 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
TWI602269B (zh) 2016-06-08 2017-10-11 力成科技股份有限公司 柱頂互連之封裝堆疊方法與構造
WO2018004092A1 (ko) 2016-06-29 2018-01-04 한양대학교에리카산학협력단 나노 구조체 네트워크 및 그 제조 방법
US9793230B1 (en) 2016-07-08 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10109617B2 (en) 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
KR102544782B1 (ko) 2016-08-04 2023-06-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10672741B2 (en) 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US9997467B2 (en) 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
DE102016115848B4 (de) 2016-08-25 2024-02-01 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US10256219B2 (en) 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US20180076179A1 (en) 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10157828B2 (en) 2016-09-09 2018-12-18 Powertech Technology Inc. Chip package structure with conductive pillar and a manufacturing method thereof
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
KR102537528B1 (ko) 2016-10-19 2023-05-26 삼성전자 주식회사 반도체 패키지 제조 방법
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10177078B2 (en) 2016-11-28 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10037963B2 (en) 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10529666B2 (en) 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10297471B2 (en) 2016-12-15 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out structure and method of fabricating the same
CN108228086B (zh) 2016-12-21 2021-07-16 伊姆西Ip控股有限责任公司 Raid重建的方法和设备
US9893732B1 (en) 2016-12-22 2018-02-13 Intel Corporation Techniques for bypassing defects in rows of circuits
US10741537B2 (en) 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10354964B2 (en) 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10033383B1 (en) 2017-03-20 2018-07-24 Globalfoundries Inc. Programmable logic elements and methods of operating the same
WO2018174869A1 (en) * 2017-03-22 2018-09-27 Intel Corporation Multiple die package using an embedded bridge connecting dies
KR102245385B1 (ko) 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US10157808B2 (en) 2017-03-30 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
US10317459B2 (en) 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10438896B2 (en) 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
KR102406573B1 (ko) 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
KR102077455B1 (ko) 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10290611B2 (en) 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10162139B1 (en) 2017-07-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US20190057931A1 (en) 2017-08-17 2019-02-21 Powertech Technology Inc. Package method for generating package structure with fan-out interfaces
US10461022B2 (en) 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US20190088695A1 (en) 2017-09-18 2019-03-21 Stmicroelectronics (Crolles 2) Sas Bonding pad architecture using capacitive deep trench isolation (cdti) structures for electrical connection
US10276920B2 (en) 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, electronic device and method of fabricating package structure
CN109725822B (zh) 2017-10-27 2022-03-11 伊姆西Ip控股有限责任公司 用于管理存储系统的方法、设备和计算机程序产品
US10510634B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
KR102397905B1 (ko) 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11062915B2 (en) 2018-03-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures for semiconductor packages and methods of forming the same
TW202001804A (zh) 2018-04-20 2020-01-01 成真股份有限公司 用精細解析進行資料管理和機器學習的方法
US10937743B2 (en) 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10622321B2 (en) 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US10333623B1 (en) 2018-06-25 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Optical transceiver
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20200006274A1 (en) 2018-06-29 2020-01-02 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US10504835B1 (en) 2018-07-16 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, semiconductor chip and method of fabricating the same
US10535608B1 (en) * 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
US11011501B2 (en) 2018-08-14 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, package-on-package structure and method of fabricating the same
US10727205B2 (en) 2018-08-15 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding technology for stacking integrated circuits
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10797031B2 (en) 2018-09-20 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11158607B2 (en) 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
KR102708730B1 (ko) 2019-01-25 2024-09-23 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
US11362079B2 (en) 2019-06-13 2022-06-14 Sandisk Technologies Llc Bonded die assembly containing a manganese-containing oxide bonding layer and methods for making the same
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200816373A (en) * 2006-09-29 2008-04-01 Megica Corp Circuit component and process for forming the same
TW200816374A (en) * 2006-09-29 2008-04-01 Megica Corp Circuit component
TW201025519A (en) * 2008-12-31 2010-07-01 Ind Tech Res Inst Sealed joint structure of device and process using the same
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9607967B1 (en) * 2015-11-04 2017-03-28 Inotera Memories, Inc. Multi-chip semiconductor package with via components and method for manufacturing the same
US10038647B1 (en) * 2016-05-13 2018-07-31 Xilinx, Inc. Circuit for and method of routing data between die of an integrated circuit
TW201833695A (zh) * 2016-12-14 2018-09-16 成真股份有限公司 商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器

Also Published As

Publication number Publication date
TW202403972A (zh) 2024-01-16
US20210143124A1 (en) 2021-05-13
US12027491B2 (en) 2024-07-02
US10937762B2 (en) 2021-03-02
TW202418483A (zh) 2024-05-01
US20200111734A1 (en) 2020-04-09
TW202101684A (zh) 2021-01-01
TWI833679B (zh) 2024-02-21
US20240266322A1 (en) 2024-08-08

Similar Documents

Publication Publication Date Title
TWI824025B (zh) 使用交互連接線穚之多晶片封裝的邏輯驅動器
TWI838281B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TWI824467B (zh) 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
TWI831723B (zh) 由具有標準商業化可編程邏輯ic晶片及記憶體晶片之晶片級封裝所建構之邏輯驅動器
TWI814901B (zh) 使用具有非揮發性隨機存取記憶體單元之標準商業化可編程邏輯ic晶片的邏輯驅動器
TWI849662B (zh) 根據標準商業化可編程邏輯半導體ic晶片所構成的邏輯驅動器
TWI827083B (zh) 使用具有非揮發性隨機存取記憶體單元的標準商業化可編程邏輯ic晶片之邏輯驅動器
TWI837001B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
CN109616463B (zh) 芯片封装结构
TWI835796B (zh) 使用標準商業化可編程邏輯ic晶片之邏輯驅動器
TW201941194A (zh) 使用標準商業化可編程邏輯ic晶片之邏輯驅動器
TW202145463A (zh) 依據多晶片封裝結構所建構之非揮發性可編程邏輯驅動器