KR101736461B1 - 패키지-온-패키지 적층형 초소형전자 구조물 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

플립형 구성으로 상호 부착되는 한 쌍의 초소형전자 패키지를 포함하는 패키지-온-패키지 적층형 초소형전자 구조물. 하나의 실시형태에서, 패키지-온-패키지 적층형 초소형전자 구조물은 제 1 초소형전자 패키지 및 제 2 초소형전자 패키지를 포함할 수 있고, 각각은 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지 접속 본드 패드를 갖는 기판을 포함하고, 각각은 각각의 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖고, 상기 제 1 초소형전자 패키지 및 제 2 초소형전자 패키지는 제 1 초소형전자 패키지의 접속 본드 패드와 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지 상호접속 구조물로 상호 접속된다.

Description

패키지-온-패키지 적층형 초소형전자 구조물{PACKAGE-ON-PACKAGE STACKED MICROELECTRONIC STRUCTURES}
본 발명의 실시형태는 일반적으로 초소형전자 패키지 제조에 관한 것이고, 더 구체적으로는 플립형 구성으로 적층된 2개의 초소형전자 패키지를 포함하는 초소형전자 구조물에 관한 것이다.
초소형전자 산업은 컴퓨터 서버 제품, 및 휴대형 컴퓨터, 전자 태블릿, 휴대전화, 디지털 카메라 등과 같은 휴대형 제품을 포함하는, 그러나 이들에 제한되지 않는 다양한 전자 제품에서 사용하기 위한 더 신속하고 더 소형인 초소형전자 패키지를 제조하기 위해 지속적으로 노력하고 있다. 이러한 목표를 달성하기 위한 하나의 통로는 적층형 패키지의 제조이다. 패키지-온-패키지(PoP) 적층이라고 불리는 하나의 유형의 패키지 적층은 작은 횡 치수, 낮은 패키지 높이, 및 패키지-온-패키지 적층형 구조물 내의 초소형전자 디바이스들 사이의 높은 대역폭을 필요로 하는 모바일 어플리케이션 및 무선 어플리케이션을 위한 중요한 해결책이 되고 있다.
본 발명의 목적은 패키지-온-패키지 적층형 초소형전자 구조물을 제공하는 것이다.
본 발명은 패키지-온-패키지(package-on-package) 적층형 초소형전자 구조물로서, 제 1 초소형전자 패키지로서, 제 1 표면 및 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드(bond pad)를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 1 초소형전자 패키지; 제 2 초소형전자 패키지로서, 제 1 표면 및 각각의 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 2 초소형전자 패키지; 및 상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지(package-to-package) 상호접속 구조물을 포함하는 패키지-온-패키지 적층형 초소형전자 구조물을 제공한다.
본 발명의 요지는 본 발명의 결론 부분에서 구체적으로 지적되고, 명확하게 청구되었다. 본 발명의 전술한 특징 및 기타 특징은 첨부한 도면과 관련하여 실시되는 후술하는 설명 및 첨부된 청구항으로부터 더 완전히 이해될 수 있을 것이다. 첨부한 도면은 본 발명에 따른 몇 가지 실시형태만을 도시한 것이므로 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다는 것이 이해되어야 한다. 본 발명은 본 발명의 이점을 더 용이하게 확인할 수 있도록 첨부한 도면을 이용하여 더 구체적이고 상세하게 설명될 것이다.
도 1 내지 도 7은 본 발명의 실시형태에 따른 패키지-온-패키지 적층형 초소형전자 구조물을 제조하는 공정의 횡단면도를 도시한다.
도 8은 본 발명의 다른 실시형태에 따른 패키지-온-패키지 적층형 초소형전자 구조물의 횡단면도를 도시한다.
도 9는 본 발명의 또 다른 실시형태에 따른 패키지-온-패키지 적층형 초소형전자 구조물의 횡단면도를 도시한다.
도 10은 본 발명의 또 다른 실시형태에 따른 패키지-온-패키지 적층형 초소형전자 구조물의 횡단면도를 도시한다.
도 11은 본 발명의 하나의 실시형태에 따른 도 3의 A-A 선을 따른 평면도를 도시한다.
도 12는 본 발명의 다른 실시형태에 따른 도 3의 A-A 선을 따른 평면도를 도시한다.
도 13은 본 발명의 실시형태에 따른 패키지-온-패키지 적층형 초소형전자 구조물을 제조하는 공정의 흐름도이다.
도 14는 본 발명의 하나의 구현형태에 따른 컴퓨팅 디바이스를 도시한다.
다음의 상세한 설명에서, 청구된 요지가 실시될 수 있는 구체적 실시형태를 실예로서 보여주는 첨부한 도면이 참조된다. 이들 실시형태는 당업자가 요지를 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시형태는 비록 상이한 것이지만 반드시 상호 배타적인 것은 아니라는 것을 이해해야 한다. 예를 들면, 본 발명에서 하나의 실시형태와 관련하여 설명되는 특정한 특징부, 구조, 또는 특징은 청구된 요지의 사상 및 범위로부터 벗어나지 않는 한 다른 실시형태 내에서 구현될 수 있다. 본 발명 내에서 "하나의 실시형태" 또는 "실시형태"라 함은 본 발명에서 하나의 실시형태와 관련하여 설명되는 특정한 특징부, 구조, 또는 특징이 본 발명 내에 포함되는 적어도 하나의 구현형태 내에 포함되는 것을 의미한다. 그러므로, "하나의 실시형태" 또는 "실시형태에서"라는 어구의 사용은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 각각의 개시된 실시형태 내의 개별적 요소의 위치설정 및 배열은 청구된 요지의 사상 및 범위로부터 벗어나지 않는 한 개변될 수 있다는 것을 이해해야 한다. 그러므로 다음의 상세한 설명은 제한적인 의미로 이해되어서는 안되고, 요지의 범위는 첨부된 청구항이 가질 권리가 있는 등가의 전체 범위를 동반하도록 적절히 해석되는 첨부된 청구항에 의해서만 한정된다. 도면에서, 동일한 번호는 여러 도면의 전체를 통해 동일하거나 유사한 요소 또는 기능성을 가리키고, 도면에 도시된 요소는 반드시 상호 축척에 따르는 것은 아니고, 오히려 개별적 요소는 본 발명의 문맥에서 요소를 더 용이하게 이해하기 위해 확대되거나 축소된 것일 수 있다.
본 발명에서 사용될 때, 용어 "상측의(over)", "에(to)", "사이의(between)" 및 "상의(on)"는 다른 층에 관련된 하나의 층의 상대 위치를 의미할 수 있다. 다른 층의 "상측의" 또는 다른 층 "상의" 하나의 층 또는 다른 층"에" 결합된 하나의 층은 상기 다른 층에 직접적으로 접촉할 수 있고, 또는 하나 이상의 개재 층을 가질 수 있다. 층들 "사이의" 하나의 층은 상기 층들과 직접적으로 접촉할 수 있고, 또는 하나 이상의 개재 층을 가질 수 있다.
본 발명의 실시형태는 플립형 구성으로 상호 부착되는 한 쌍의 초소형전자 패키지를 포함하는 패키지-온-패키지 적층형 초소형전자 구조물을 포함한다. 하나의 실시형태에서, 패키지-온-패키지 적층형 초소형전자 구조물은 제 1 초소형전자 패키지 및 제 2 초소형전자 패키지를 포함할 수 있고, 각각은 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지 접속 본드 패드(bond pad)를 갖는 기판을 포함하고, 각각은 각각의 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖고, 상기 제 1 초소형전자 패키지 및 제 2 초소형전자 패키지는 제 1 초소형전자 패키지의 접속 본드 패드와 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지 상호접속 구조물로 상호 접속된다.
도 1 내지 도 7은 한 쌍의 초소형전자 패키지가 패키지-온-패키지 적층형 초소형전자 구조물을 형성하기 위해 플립형 구성으로 상호 부착되는 본 발명의 실시형태를 도시한다. 도 1에 도시된 바와 같이, 패키지 기판(110)이 형성될 수 있다. 패키지 기판(110)은 제 1 표면(112) 및 대향하는 제 2 표면(114)을 갖는 인터포저(interposer) 등과 같은 임의의 적절한 기판일 수 있다. 패키지 기판(110)은 패키지 기판의 제 1 표면(112)에 또는 외면에 형성되는 적어도 하나의 초소형전자 디바이스 부착 본드 패드(122) 및 적어도 하나의 패키지-투-패키지 본드 패드(124)를 포함하는 복수의 본드 패드, 및 패키지 기판의 제 2 표면(114)에 또는 외면에 형성되는 복수의 외부의 접속 본드 패드(126)를 가질 수 있다. 패키지 기판(110)은 관통하여 형성되는 복수의 전도성 경로(116)를 갖는 복수의 유전체 층(도시되지 않음)을 포함할 수 있고, 여기서 전도성 경로(116)는 초소형전자 디바이스 부착 본드 패드(122), 패키지-투-패키지 본드 패드(124), 및/또는 외부의 접속 본드 패드(126)와 같은 적절한 본드 패드 사이에 접속부를 형성할 수 있다.
패키지 기판(110)은 액정 폴리머, 에폭시 수지, 비스말레이미드 트리아진 수지, FR4, 폴리이미드 재료 등을 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 유전체 재료를 포함할 수 있다. 전도성 경로(116)는 구리, 은, 금, 니켈, 및 이들의 합금을 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 전도성 재료로 형성될 수 있다. 패키지 기판(110)은 임의의 수의 유전체 층으로 형성될 수 있고, 강성 코어(도시되지 않음)를 포함할 수 있고, 그리고 그 내부에 형성되는 활성 및/또는 불활성 초소형전자 디바이스(도시되지 않음)를 수용할 수 있다는 것이 이해된다. 전도성 경로(116)는 패키지 기판(110) 내 및/또는 추가의 외부의 컴포넌트(도시되지 않음)의 임의의 원하는 전기적 경로를 형성할 수 있다는 것이 또한 이해된다. 당업자가 이해하는 바와 같이 패키지 기판의 제 1 표면(112) 및/또는 패키지 기판의 제 2 표면(114) 상에 솔더 리지스트(solder resist) 층이 사용될 수 있다는 것이 또한 이해된다. 패키지 기판(110)을 형성하기 위해 사용되는 공정은 당업자에게 주지되어 있으므로, 간략성 및 간결성을 위해 본 발명에서는 설명되거나 도시되지 않을 것이다.
도 2에 도시된 바와 같이, 패키지 상호접속 재료의 범프(bump; 134)는 각각의 패키지-투-패키지 본드 패드(124)에 형성될 수 있다. 패키지 상호접속 재료의 범프(134)는 리플로 접합가능한(reflowable) 솔더를 포함하는, 그러나 이것에 한정되지 않는, 임의의 적절한 재료로 형성될 수 있다.
도 3에 도시된 바와 같이, 활성 표면(144)과 반대측 후면(148)을 갖는 초소형전자 디바이스(142)는 초소형전자 패키지(100)를 형성하기 위해 일반적으로 플립-칩(flip-chip) 또는 제어 붕괴(collapse) 칩 접속("C4") 구성으로서 공지된 구성인 복수의 디바이스-투-기판 상호접속부(132)를 이용하여 대응하는 초소형전자 디바이스 부착 본드 패드(122)에 부착될 수 있다. 디바이스-투-기판 상호접속부(132)는 초소형전자 디바이스 부착 본드 패드(122)와 초소형전자 디바이스(142)의 활성 표면(144) 상의 경면-이미지(mirror-image)의 본드 패드(146) 사이에 연장되어 이들 사이에 전기적 접속을 형성할 수 있다. 초소형전자 디바이스 본드 패드(146)는 초소형전자 디바이스(142) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있다는 것이 이해된다. 초소형전자 디바이스(142)는 마이크로프로세서, 칩셋, 그래픽스 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로 디바이스 등을 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 초소형전자 디바이스일 수 있다.
디바이스-투-기판 상호접속부(132)는 솔더 및 전도성의 충전된 에폭시를 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 재료로 제조될 수 있다. 솔더 재료는 63% 주석/37% 납의 솔더와 같은 납/주석 합금, 또는 주석/비스무스, 공정형 주석/은, 삼원의 주석/은/구리, 공정형 주석/구리, 및 유사한 합금과 같은 높은 주석 함량의 합금(예를 들면, 90% 이상의 주석) 또는 순수한 주석과 같은 무연(lead-free) 솔더를 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 재료를 포함할 수 있다. 초소형전자 디바이스(142)가 솔더로 제조된 디바이스-투-기판 상호접속부(132)를 이용하여 초소형전자 기판(110)에 부착되는 경우, 솔더는 초소형전자 디바이스 본드 패드(146)와 초소형전자 디바이스 부착 본드 패드(122) 사이에 솔더를 고착시키기 위해 열, 압력, 및/또는 음향 에너지에 의해 리플로접합(reflowing)된다. 또한, 초소형전자 디바이스(142)는, 당업자가 이해하는 바와 같이, 기판(110)에 부착되는 구리 필라(pillar)에 기초하는 플립 칩 컴포넌트일 수 있다.
도 4에 도시된 바와 같이, 초소형전자 디바이스(142)와 패키지 기판(110) 사이에 언더필 재료(152)와 같은 전기절연성의 리플로접합 가능한 재료가 배치될 수 있고, 이것은 디바이스-투-기판 상호접속부(132)를 실질적으로 감싼다. 언더필 재료(152)는 초소형전자 디바이스(142)와 초소형전자 기판(110) 사이의 열팽창 불일치로부터 유발될 수 있는 기계적 응력의 문제를 감소시키기 위해 사용될 수 있다. 언더필 재료(152)는, 당업자가 이해하는 언더필 재료 주입기(도시되지 않음)에 의해 도입될 때 모세관 작용에 의해 초소형전자 디바이스(142)와 초소형전자 기판(110) 사이에서 모세관 작용되도록 충분히 낮은 점성도를 갖는, 에폭시, 시아노에스테르, 실리콘, 실록세인 및 페놀계 수지를 포함하는, 그러나 이것에 한정되지 않는 에폭시 재료일 수 있다. 후속하여 언더필 재료(152)는, 예를 들면, 열 또는 복사에 의해 고화(경화)될 수 있다. 언더필 재료(152)는 또한 주조된 재료(주조된 언더필) 또는 유사한 캡슐화(encapsulation) 재료일 수 있고, 이것은 초소형전자 디바이스(142)를 동시에 언더필링(underfilling) 및 피복하고, 후술되는 바와 같이 주조성형 단계에서 적용된다.
도 5에 도시된 바와 같이, 제 1 초소형전자 패키지(1001) 및 제 2 초소형전자 패키지(1002)로서 도시된 한 쌍의 초소형전자 패키지는 실질적으로 경면 대칭 위치에 설치될 수 있고, 여기서 제 1 초소형전자 패키지 기판의 제 1 표면(1121)은 제 2 초소형전자 패키지 기판의 제 1 표면(1122)에 대면하고, 제 1 초소형전자 패키지(1001) 및 제 2 초소형전자 패키지(1002)의 각각의 패키지 상호접속 재료의 범프(도 4의 요소(134)를 참조할 것)는 패키지-투-패키지 상호접속 구조물(154)을 형성하기 위해 상호 부착된다. 패키지-투-패키지 상호접속 구조물(154)은 제 1 초소형전자 패키지(1001)와 제 2 초소형전자 패키지(1002) 사이에 전기 통신 경로를 제공할 수 있다. 도 1 내지 도 4의 컴포넌트에 관하여 제 1 초소형전자 패키지(1001) 및 제 2 초소형전자 패키지(1002)를 위한 동일한 컴포넌트는 각각 첨자 "1" 및 첨자 "2"로 표시되어 있다.
패키지 상호접속 재료의 범프(도 4의 요소(134)를 참조할 것)는 솔더 및 전도성의 충전된 에폭시를 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 재료로 제조될 수 있다. 솔더 재료는 63% 주석/37% 납의 솔더와 같은 납/주석 합금, 또는 주석/비스무스, 공정형 주석/은, 삼원의 주석/은/구리, 공정형 주석/구리, 및 유사한 합금과 같은 높은 주석 함량의 합금(예를 들면, 90% 이상의 주석) 또는 순수한 주석과 같은 무연(lead-free) 솔더를 포함하는, 그러나 이것에 한정되지 않는 임의의 적절한 재료를 포함할 수 있다. 제 1 초소형전자 패키지(1001)와 제 2 초소형전자 패키지(1002)가 솔더로 제조된 패키지 상호접속 재료의 범프(134)로 상호 부착된 경우, 제 1 초소형전자 패키지(1001) 및 제 2 초소형전자 패키지(1002)의 대응하는 상호접속 재료의 범프가 결합하여 패키지-투-패키지 상호접속 구조물(154)을 형성하도록, 솔더는 열, 압력, 및/또는 음향 에너지에 의해 리플로접합된다.
도 6에 도시된 바와 같이, 캡슐화 재료(156)는 패키지-온-패키지 적층형 초소형전자 구조물(180)을 형성하기 위해 제 1 초소형전자 패키지(1001)와 제 2 초소형전자 패키지(1002) 사이에 배치될 수 있다. 캡슐화 재료(156)는 에폭시 수지와 같은 임의의 적절한 재료일 수 있고, 패키지-온-패키지 적층형 초소형전자 구조물(180)에 구조적 강성을 제공할 수 있고, 여기서 캡슐화 재료(156)는 패키지-투-패키지 상호접속 구조물(154), 제 1 초소형전자 디바이스(1421), 및 제 2 초소형전자 디바이스(1422)를 실질적으로 둘러싼다.
도 7에 도시된 바와 같이, 다양한 추가의 컴포넌트는 패키지-온-패키지 적층형 초소형전자 구조물(180)의 일부일 수 있다. 도시된 바와 같이, 외부의 상호접속부(158)는 마더보드와 같은 외부의 구조물(도시되지 않음)에 패키지-온-패키지 적층형 초소형전자 구조물(180)을 접속시키기 위해 제 1 초소형전자 패키지 외부의 접속 본드 패드(1261)에 부착될 수 있다. 더욱이, 추가의 초소형전자 디바이스는 패키지-온-패키지 적층형 초소형전자 구조물(180)의 일부일 수 있으므로 추가의 초소형전자 디바이스(162)는 추가의 초소형전자 디바이스(162)의 본드 패드(164)와 제 2 초소형전자 패키지 외부의 접속 본드 패드(1262) 사이에 연장하는 추가의 디바이스 상호접속부(166)에 부착된다.
본 발명의 요지는 도 1 내지 도 7에 도시된 구조물에 제한되지 않는다는 것이 이해된다. 예를 들면, 도 8에 도시된 바와 같이, 초소형전자 디바이스는 플립-칩 부착에 의해 부착될 필요가 없고, 오히려, 예를 들면, 제 1 초소형전자 디바이스의 후면(1481)은 제 1 초소형전자 패키지 기판의 제 1 표면(1121)에 부착될 수 있고, 본드 와이어(172)는 제 1 초소형전자 패키지의 초소형전자 디바이스 본드 패드(1461)와 제 1 초소형전자 패키지 기판 초소형전자 디바이스 부착 본드 패드(1221) 사이에 형성될 수 있다. 더욱이, 언더필 재료(도 7의 제 1 언더필 재료(1521) 및/또는 제 2 언더필 재료(1522)로서 도시됨)는, 캡슐화 재료(156)가 초소형전자 디바이스와 기판 사이에서, 도 7에 도시된 바와 같이, 제 2 초소형전자 패키지의 초소형전자 디바이스(1422)와 제 2 초소형전자 패키지 기판(1102)(예를 들면, 주조된 언더필 재료) 사이에서 유동하도록 충분히 낮은 점성도를 가지는 경우, 필요하지 않을 수 있다. 더욱이, 기판(예를 들면, 요소(1101, 1102)) 중 하나는 유연성 테이프(예를 들면, 폴리이미드), 재분배 층을 구비하는 주형 본체, 세라믹 재료, 적층체, 또는 도 9에서 제 2 초소형전자 패키지 기판(1102)을 위해 도시된 바와 같은 임의의 다른 적절한 단일 측면 기판과 같은 편면 기판(예를 들면, 하나의 표면 상만의 본드 패드)일 수 있다. 다른 실시형태에서, 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면(1481)은 도 10에 도시된 바와 같이, 캡슐화 재료(156)를 배치하기 전에 접착 재료(174)를 이용하여 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면(1482)에 부착될 수 있다.
도 3의 A-A 선을 따른 평면도인 도 11에 도시된 바와 같이, 패키지 상호접속 재료의 범프(134)의 배열은 초소형전자 디바이스(142)를 실질적으로 둘러싸는 배열일 수 있다. 도 12에 도시된 다른 실시형태에서, 패키지 상호접속 재료의 범프(134)는 초소형전자 디바이스(142)의 반대측면 상에 배치될 수 있다. 도 11 및 도 12의 패키지 상호접속 재료의 범프(134)의 배열은 단지 예시적인 것이고, 임의의 적적한 배열이 채용될 수 있다는 것이 이해된다.
도 13은 본 발명의 실시형태에 따른 초소형전자 구조물을 제조하는 공정(200)의 흐름도이다. 블록(202)에서 설명된 바와 같이, 제 1 표면 및 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성된 적어도 하나의 패키지 접속 본드 패드를 갖는 기판을 포함하는 제 1 초소형전자 패키지가 형성될 수 있다. 적어도 하나의 제 1 초소형전자 디바이스는, 블록(204)에서 설명되는 바와 같이, 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속될 수 있다. 블록(206)에서 설명된 바와 같이, 제 1 표면 및 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성된 적어도 하나의 패키지 접속 본드 패드를 갖는 기판을 포함하는 제 2 초소형전자 패키지가 형성될 수 있다. 적어도 하나의 제 1 초소형전자 디바이스는, 블록(208)에서 설명되는 바와 같이, 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속될 수 있다. 블록(210)에서 설명된 바와 같이, 제 2 초소형전자 패키지의 제 1 표면은 제 1 초소형전자 패키지의 제 1 표면에 대면하도록 배향될 수 있다. 블록(212)에 설명된 바와 같이, 제 1 초소형전자 패키지의 접속 본드 패드와 제 2 초소형전자 패키지의 접속 본드 패드 사이에 적어도 하나의 패키지-투-패키지 상호접속 구조물이 형성될 수 있다.
도 14는 본 발명의 하나의 구현형태에 따른 컴퓨팅 디바이스(300)를 도시한다. 컴퓨팅 디바이스(300)는 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306A, 306B)을 포함하는, 그러나 이것에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 일부의 구현형태에서, 적어도 하나의 통신 칩(306A, 306B)도 또한 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현형태에서, 통신 칩(306A, 306B)은 프로세서(304)의 일부이다.
컴퓨팅 디바이스(300)는 그 용도에 따라 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합될 수 없는 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트는 휘발성 메모리(예를 들면, DRAM), 비휘발성 메모리(예를 들면, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 기억 장치(예를 들면, 하드디스크 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등)를 포함하지만 이것들에 제한되지는 않는다.
통신 칩(306A, 306B)은 컴퓨팅 디바이스(300)와의 데이터 송수신을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체(non-solid) 매체를 통한 변조된 전자기 복사를 사용하여 데이터 통신을 할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 설명하기 위해 사용될 수 있다. 이 용어는 관련된 디바이스가 임의의 유선(wire)을 포함하지 않는다는 것을 의미하지 않지만 일부의 실시형태에서는 그렇지 않을 수 있다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 유도체, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 표시되는 임의의 다른 무선 프로토콜을 포함하는, 그러나 이것에 한정되지 않는, 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수도 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩(306A, 306B)을 포함할 수 있다. 예를 들면, 제 1 통신 칩(306A)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(306B)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는, 위에서 설명된 바와 같이, 패키지-온-패키지 적층형 초소형전자 구조물 내에 포함될 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 더욱이, 통신 칩(306A, 306B)은, 위에서 설명된 바와 같이, 패키지-온-패키지 적층형 초소형전자 구조물 내에 포함될 수 있다.
다양한 구현형태에서, 컴퓨팅 디바이스(300)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인휴대 정보단말(PDA), 울트라 모바일 PC, 휴대 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대형 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현형태에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 요지는 도 1 내지 도 14에 도시된 특정의 용도에 반드시 제한되지 않는다는 것이 이해된다. 이 요지는, 당업자가 이해할 수 있는 바와 같이, 다른 초소형전자 디바이스 및 조립체 용도, 뿐만 아니라 임의의 적절한 전자 용도에 적용될 수 있다.
다음의 실시예는 추가의 실시형태에 관한 것이다. 실시예 내의 구체적인 사항은 하나 이상의 실시형태의 어디에서도 사용될 수 있다.
실시예 1에서, 패키지-온-패키지(package-on-package) 적층형 초소형전자 구조물은 제 1 초소형전자 패키지로서, 제 1 표면 및 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 1 초소형전자 패키지; 제 2 초소형전자 패키지로서, 제 1 표면 및 각각의 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 2 초소형전자 패키지; 및 상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지(package-to-package) 상호접속 구조물을 포함할 수 있다.
실시예 2에서, 실시예 1의 요지는 옵션으로 제 1 초소형전자 패키지 기판의 제 1 표면과 제 2 초소형전자 패키지 기판의 제 1 표면 사이에 배치되는 캡슐화 재료를 포함할 수 있다.
실시예 3에서, 실시예 1 또는 실시예 2의 요지는 제 1 초소형전자 패키지의 초소형전자 디바이스 및 플립-칩 구성의 복수의 상호접속부를 이용하여 그 각각의 기판에 부착되는 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나를 옵션으로 포함할 수 있다.
실시예 4에서, 실시예 3의 요지는 제 1 초소형전자 패키지의 초소형전자 디바이스와 제 1 초소형전자 패키지 기판 사이에 배치되는 제 1 언더필 재료 및 제 2 초소형전자 패키지의 초소형전자 디바이스와 제 2 초소형전자 패키지 기판 사이에 배치되는 제 2 언더필 재료 중 적어도 하나를 옵션으로 포함할 수 있다.
실시예 5에서, 실시예 1 및 실시예 2의 요지는 적어도 하나의 제 1 초소형전자 패키지의 초소형전자 디바이스를 옵션으로 포함할 수 있고, 제 2 초소형전자 패키지의 초소형전자 디바이스는 복수의 와이어본드(wirebond)를 이용하여 그 각각의 기판에 부착된다.
실시예 6에서 , 실시예 1 내지 실시예 4의 임의의 실시예의 요지는 접착 재료로 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착되는 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면을 옵션으로 포함할 수 있다.
실시예 7에서, 실시예 1 내지 실시예 6의 임의의 실시예의 요지는 제 2 표면을 포함하는 제 1 초소형전자 패키지 기판 및 제 2 표면을 포함하는 제 2 초소형전자 패키지 기판을 옵션으로 포함할 수 있고, 제 1 초소형전자 패키지 기판의 제 2 표면 및 제 2 초소형전자 패키지 기판의 제 2 표면 중 적어도 하나의 표면 내에 또는 표면 상에 복수의 외부의 본드 패드를 더 포함한다.
실시예 8에서, 패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법은 제 1 표면 및 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는 기판을 포함하는 제 1 초소형전자 패키지를 형성하는 단계; 상기 초소형전자 패키지 기판의 제 1 표면에 적어도 하나의 제 1 초소형전자 디바이스를 전기적으로 접속시키는 단계; 제 1 표면 및 각각의 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 포함하는 제 2 초소형전자 패키지를 형성하는 단계; 상기 초소형전자 패키지 기판의 제 1 표면에 적어도 하나의 제 2 초소형전자 디바이스를 전기적으로 접속시키는 단계; 상기 제 1 초소형전자 패키지의 제 1 표면에 대면하도록 상기 제 2 초소형전자 패키지의 제 1 표면을 배향시키는 단계; 및 상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에 적어도 하나의 패키지-투-패키지 상호접속 구조물을 형성하는 단계를 포함할 수 있다.
실시예 9에서, 실시예 8의 요지는 그 각각의 제 1 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 재료의 범프를 상기 제 2 초소형전자 패키지 상호접속 재료의 범프에 부착시키는 단계를 포함하는, 상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에 적어도 하나의 패키지-투-패키지 상호접속 구조물을 형성하는 단계를 옵션으로 포함할 수 있다.
실시예 10에서, 실시예 9의 요지는 그 각각의 제 1 초소형전자 패키지의 접속 본드 패드 상에 패키지 상호접속 솔더 범프를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 솔더 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 솔더 범프를 상기 제 2 초소형전자 패키지 상호접속 솔더 범프와 리플로접합(reflowing)하는 단계를 포함하는, 그 각각의 제 1 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 재료의 범프를 상기 제 2 초소형전자 패키지 상호접속 재료의 범프에 부착시키는 단계를 옵션으로 포함할 수 있다.
실시예 11에서, 실시예 8 내지 실시예 10의 임의의 실시예의 요지는 제 1 초소형전자 패키지 기판의 제 1 표면과 제 2 초소형전자 패키지 기판의 제 1 표면 사이에 캡슐화 재료를 배치하는 단계를 옵션으로 포함할 수 있다.
실시예 12에서, 실시예 8 내지 실시예 11의 임의의 실시예의 요지는 플립-칩 구성의 복수의 상호접속부를 이용하여 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 상기 제 1 초소형전자 디바이스를 전기적으로 접속하는 단계를 포함하는, 상기 초소형전자 패키지 기판의 제 1 표면에 상기 제 1 초소형전자 디바이스를 전기적으로 접속하는 단계를 옵션으로 포함할 수 있다.
실시예 13에서, 실시예 12의 요지는 상기 제 1 초소형전자 패키지의 초소형전자 디바이스와 상기 제 1 초소형전자 패키지 기판 사이에 제 1 언더필 재료를 배치하는 단계를 옵션으로 포함할 수 있다.
실시예 14에서, 실시예 8 내지 실시예 13의 임의의 실시예의 요지는 플립-칩 구성의 복수의 상호접속부를 이용하여 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 상기 제 2 초소형전자 디바이스를 전기적으로 접속하는 단계를 포함하는, 상기 초소형전자 패키지 기판의 제 1 표면에 상기 제 2 초소형전자 디바이스를 전기적으로 접속하는 단계를 옵션으로 포함할 수 있다.
실시예 15에서, 실시예 14의 요지는 상기 제 2 초소형전자 패키지의 초소형전자 디바이스와 상기 제 2 초소형전자 패키지 기판 사이에 제 2 언더필 재료를 배치하는 단계를 옵션으로 포함할 수 있다.
실시예 16에서, 실시예 8의 요지 상기 제 1 초소형전자 디바이스를 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계 및 상기 제 2 초소형전자 디바이스를 상기 초소형전자 패키지 기판에 전기적으로 접속하는 단계 중 적어도 하나는 복수의 와이어본드로 상기 제 1 초소형전자 디바이스를 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계, 및 복수의 와이어본드로 상기 제 2 초소형전자 디바이스를 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계 중 적어도 하나를 옵션으로 포함할 수 있다.
실시예 17에서, 실시예 8의 요지는 접착 재료로 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착되는 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면을 부착하는 단계를 옵션으로 포함할 수 있다.
실시예 18에서, 실시예 8 내지 실시예 17의 임의의 실시예의 요지는 제 2 표면을 포함하는 제 1 초소형전자 패키지 기판 및 제 2 표면을 포함하는 제 2 초소형전자 패키지 기판을 옵션으로 포함할 수 있고, 제 1 초소형전자 패키지 기판의 제 2 표면 및 제 2 초소형전자 패키지 기판의 제 2 표면 중 적어도 하나의 표면 내에 또는 표면 상에 복수의 외부의 본드 패드를 형성하는 단계를 더 포함한다.
실시예 19에서, 컴퓨팅 디바이스는 보드 및 상기 보드에 부착되는 패키지-온-패키지 적층형 초소형전자 구조물을 포함할 수 있고, 여기서 패키지-온-패키지 적층형 초소형전자 구조물은 제 1 초소형전자 패키지로서, 제 1 표면 및 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 1 초소형전자 패키지; 제 2 초소형전자 패키지로서, 제 1 표면 및 각각의 상기 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 갖는 기판을 포함하는, 제 2 초소형전자 패키지; 및 상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지 상호접속 구조물을 포함할 수 있다.
실시예 2에서, 실시예 1의 요지는 옵션으로 제 19 초소형전자 패키지 기판의 제 1 표면과 제 20 초소형전자 패키지 기판의 제 1 표면 사이에 배치되는 캡슐화 재료를 포함할 수 있다.
실시예 21에서, 실시예 19 또는 실시예 20의 요지는 제 1 초소형전자 패키지의 초소형전자 디바이스 및 플립-칩 구성의 복수의 상호접속부를 이용하여 그 각각의 기판에 부착되는 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나를 옵션으로 포함할 수 있다.
실시예 22에서, 실시예 21의 요지는 제 1 초소형전자 패키지의 초소형전자 디바이스와 제 1 초소형전자 패키지 기판 사이에 배치되는 제 1 언더필 재료 및 제 2 초소형전자 패키지의 초소형전자 디바이스와 제 1 초소형전자 패키지 기판 사이에 배치되는 제 2 언더필 재료 중 적어도 하나를 옵션으로 포함할 수 있다.
실시예 23에서, 실시예 19 또는 실시예 20의 요지는 적어도 하나의 제 1 초소형전자 패키지의 초소형전자 디바이스를 옵션으로 포함할 수 있고, 제 2 초소형전자 패키지의 초소형전자 디바이스는 복수의 와이어본드를 이용하여 그 각각의 기판에 부착된다.
실시예 24에서, 실시예 19의 요지는 접착 재료로 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착되는 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면을 옵션으로 포함할 수 있다.
실시예 25에서, 실시예 19 내지 실시예 24의 임의의 실시예의 요지는 제 2 표면을 포함하는 제 1 초소형전자 패키지 기판 및 제 2 표면을 포함하는 제 2 초소형전자 패키지 기판을 옵션으로 포함할 수 있고, 제 1 초소형전자 패키지 기판의 제 2 표면 및 제 2 초소형전자 패키지 기판의 제 2 표면 중 적어도 하나의 표면 내에 또는 표면 상에 복수의 외부의 본드 패드를 더 포함한다.
이와 같이 본 발명의 실시형태에서 상세히 설명되었으나, 첨부된 청구항에서 한정된 본 발명은 본 발명의 사상 또는 범위로부터 벗어나지 않는 한 많은 분명한 변화가 가능하므로 위의 개시에서 설명된 특정한 세부에 의해 제한되지 않는다는 것이 이해되어야 한다.

Claims (25)

  1. 패키지-온-패키지(package-on-package) 적층형 초소형전자 구조물로서,
    제 1 초소형전자 패키지로서, 제 1 표면을 갖는 기판 및 상기 제 1 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드(bond pad)를 갖는, 그리고 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 포함하는, 제 1 초소형전자 패키지;
    제 2 초소형전자 패키지로서, 제 1 표면을 갖는 기판 및 상기 제 2 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖는, 그리고 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 포함하는, 제 2 초소형전자 패키지; 및
    상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지(package-to-package) 상호접속 구조물을 포함하고,
    상기 제 1 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 2 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 1 초소형전자 패키지 기판의 제 2 표면 및 상기 제 2 초소형전자 패키지 기판의 제 2 표면 상에 복수의 외부의 본드 패드를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 초소형전자 패키지 기판의 제 1 표면과 상기 제 2 초소형전자 패키지 기판의 제 1 표면 사이에 배치되는 캡슐화(encapsulation) 재료를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나는 플립-칩(flip-chip) 구성으로 복수의 상호접속부로 각각의 상기 제 1 초소형전자 패키지 기판 또는 상기 제 2 초소형전자 패키지 기판에 부착되는
    패키지-온-패키지 적층형 초소형전자 구조물.
  4. 제 3 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스와 상기 제 1 초소형전자 패키지 기판 사이에 배치되는 제 1 언더필(underfill) 재료, 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스와 상기 제 2 초소형전자 패키지 기판 사이에 배치되는 제 2 언더필 재료 중 적어도 하나를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물.
  5. 제 1 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나는 복수의 와이어본드(wirebond)로 각각의 상기 제 1 초소형전자 패키지 기판 또는 상기 제 2 초소형전자 패키지 기판에 부착되는
    패키지-온-패키지 적층형 초소형전자 구조물.
  6. 제 1 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면은 접착 재료로 상기 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착되는
    패키지-온-패키지 적층형 초소형전자 구조물.
  7. 삭제
  8. 패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법으로서,
    제 1 초소형전자 패키지를 형성하는 단계로서, 제 1 표면을 갖는 기판 및 상기 제 1 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 포함하는, 제 1 초소형전자 패키지를 형성하는 단계;
    상기 제 1 초소형전자 패키지 기판의 제 1 표면에 적어도 하나의 제 1 초소형전자 디바이스를 전기적으로 접속하는 단계;
    제 2 초소형전자 패키지를 형성하는 단계로서, 제 1 표면을 갖는 기판 및 상기 제 2 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 포함하는, 제 2 초소형전자 패키지를 형성하는 단계;
    상기 제 2 초소형전자 패키지 기판의 제 1 표면에 적어도 하나의 제 2 초소형전자 디바이스를 전기적으로 접속하는 단계;
    상기 제 1 초소형전자 패키지의 제 1 표면에 대면하도록 상기 제 2 초소형전자 패키지의 제 1 표면을 배향시키는 단계; 및
    상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에 적어도 하나의 패키지-투-패키지 상호접속 구조물을 형성하는 단계를 포함하고,
    상기 제 1 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 2 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 1 초소형전자 패키지 기판의 제 2 표면 및 상기 제 2 초소형전자 패키지 기판의 제 2 표면 상에 복수의 외부의 본드 패드를 형성하는 단계를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에 적어도 하나의 패키지-투-패키지 상호접속 구조물을 형성하는 단계는 상기 제 1 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프(bump)를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 재료의 범프를 상기 제 2 초소형전자 패키지 상호접속 재료의 범프에 부착시키는 단계를 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  10. 제 9 항에 있어서,
    각각의 상기 제 1 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 재료의 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 재료의 범프를 상기 제 2 초소형전자 패키지 상호접속 재료의 범프에 부착시키는 단계는 각각의 상기 제 1 초소형전자 패키지의 접속 본드 패드 상에 패키지 상호접속 솔더 범프를 형성하는 단계, 상기 제 2 초소형전자 패키지의 접속 본드 패드 상에 상기 패키지 상호접속 솔더 범프를 형성하는 단계, 및 상기 제 1 초소형전자 패키지 상호접속 솔더 범프를 상기 제 2 초소형전자 패키지 상호접속 솔더 범프와 리플로접합(reflowing)하는 단계를 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 초소형전자 패키지 기판의 제 1 표면과 상기 제 2 초소형전자 패키지 기판의 제 1 표면 사이에 캡슐화 재료를 배치하는 단계를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  12. 제 8 항에 있어서,
    상기 초소형전자 패키지 기판의 제 1 표면에 상기 제 1 초소형전자 디바이스를 전기적으로 접속하는 단계는 플립-칩 구성의 복수의 상호접속부를 이용하여 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 상기 제 1 초소형전자 디바이스를 전기적으로 접속하는 단계를 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스와 상기 제 1 초소형전자 패키지 기판 사이에 제 1 언더필 재료를 배치하는 단계를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  14. 제 8 항에 있어서,
    상기 초소형전자 패키지 기판의 제 1 표면에 상기 제 2 초소형전자 디바이스를 전기적으로 접속하는 단계는 플립-칩 구성의 복수의 상호접속부를 이용하여 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 상기 제 2 초소형전자 디바이스를 전기적으로 접속하는 단계를 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 제 2 초소형전자 패키지의 초소형전자 디바이스와 상기 제 2 초소형전자 패키지 기판 사이에 제 2 언더필 재료를 배치하는 단계를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  16. 제 8 항에 있어서,
    상기 제 1 초소형전자 디바이스를 상기 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계 및 상기 제 2 초소형전자 디바이스를 상기 초소형전자 패키지 기판에 전기적으로 접속하는 단계 중 적어도 하나는 복수의 와이어본드로 상기 제 1 초소형전자 디바이스를 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계, 및 복수의 와이어본드로 상기 제 2 초소형전자 디바이스를 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속하는 단계 중 적어도 하나를 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  17. 제 8 항에 있어서,
    접착제 재료로 상기 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면을 상기 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착하는 단계를 더 포함하는
    패키지-온-패키지 적층형 초소형전자 구조물을 형성하는 방법.
  18. 삭제
  19. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 부착되는 패키지-온-패키지 적층형 초소형전자 구조물을 포함하고,
    상기 패키지-온-패키지 적층형 초소형전자 구조물은,
    제 1 초소형전자 패키지로서, 제 1 표면을 갖는 기판 및 상기 제 1 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖고, 상기 제 1 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 포함하는, 제 1 초소형전자 패키지;
    제 2 초소형전자 패키지로서, 제 1 표면을 갖는 기판 및 상기 제 2 초소형전자 패키지 기판의 제 1 표면 상에 형성되는 적어도 하나의 패키지의 접속 본드 패드를 갖고, 상기 제 2 초소형전자 패키지 기판의 제 1 표면에 전기적으로 접속되는 적어도 하나의 초소형전자 디바이스를 포함하는, 제 2 초소형전자 패키지; 및
    상기 제 1 초소형전자 패키지의 접속 본드 패드와 상기 제 2 초소형전자 패키지의 접속 본드 패드 사이에서 연장되는 적어도 하나의 패키지-투-패키지 상호접속 구조물을 포함하고,
    상기 제 1 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 2 초소형전자 패키지 기판은 제 2 표면을 포함하고, 상기 제 1 초소형전자 패키지 기판의 제 2 표면 및 상기 제 2 초소형전자 패키지 기판의 제 2 표면 상에 복수의 외부의 본드 패드를 더 포함하는
    컴퓨팅 디바이스.
  20. 제 19 항에 있어서,
    상기 제 1 초소형전자 패키지 기판의 제 1 표면과 상기 제 2 초소형전자 패키지 기판의 제 1 표면 사이에 배치되는 캡슐화 재료를 더 포함하는
    컴퓨팅 디바이스.
  21. 제 19 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나는 플립-칩 구성의 복수의 상호접속부를 이용하여 각각의 상기 제 1 초소형전자 패키지 기판 또는 상기 제 2 초소형전자 패키지 기판에 부착되는
    컴퓨팅 디바이스.
  22. 제 21 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스와 상기 제 1 초소형전자 패키지 기판 사이에 배치되는 제 1 언더필 재료, 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스와 상기 제 1 초소형전자 패키지 기판 사이에 배치되는 제 2 언더필 재료 중 적어도 하나를 더 포함하는
    컴퓨팅 디바이스.
  23. 제 19 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스 및 상기 제 2 초소형전자 패키지의 초소형전자 디바이스 중 적어도 하나는 복수의 와이어본드로 각각의 상기 제 1 초소형전자 패키지 기판 또는 상기 제 2 초소형전자 패키지 기판에 부착되는
    컴퓨팅 디바이스.
  24. 제 19 항에 있어서,
    상기 제 1 초소형전자 패키지의 초소형전자 디바이스의 후면은 접착 재료로 상기 제 2 초소형전자 패키지의 초소형전자 디바이스의 후면에 부착되는
    컴퓨팅 디바이스.
  25. 삭제
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