JP2002043505A - 半導体装置 - Google Patents
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 小型で実装密度を向上することが可能であ
り、しかも、信頼性が高く、コストの高騰を抑えること
が可能な半導体装置を提供することが困難であった。 【解決手段】 ウェハ基板１１は、半導体の製造プロセ
スと同様のプロセスにより製造される。このウェハ基板
１１の表面には、複数のパッド１２ａ、１２ｂ、１５が
設けられている。このウェハ基板１１の表面には半導体
チップ１３が設けられる。この半導体チップ１３には複
数のバンプ１４が設けられ、これらバンプ１４は前記パ
ッド１５に接続される。
り、しかも、信頼性が高く、コストの高騰を抑えること
が可能な半導体装置を提供することが困難であった。 【解決手段】 ウェハ基板１１は、半導体の製造プロセ
スと同様のプロセスにより製造される。このウェハ基板
１１の表面には、複数のパッド１２ａ、１２ｂ、１５が
設けられている。このウェハ基板１１の表面には半導体
チップ１３が設けられる。この半導体チップ１３には複
数のバンプ１４が設けられ、これらバンプ１４は前記パ
ッド１５に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ばＣＰＵ（中央演算装置）、ＤＳＰ（ディジタル信号処
理回路）、論理回路、アナログ回路、メモリ等に適用さ
れる実装構造に関する。
ばＣＰＵ（中央演算装置）、ＤＳＰ（ディジタル信号処
理回路）、論理回路、アナログ回路、メモリ等に適用さ
れる実装構造に関する。
【０００２】
【従来の技術】一般に、この種の半導体装置は、半導体
チップが印刷基板に装着され、この基板と半導体チップ
とが例えばボンディングワイヤやバンプを介して電気的
に接続されている。
チップが印刷基板に装着され、この基板と半導体チップ
とが例えばボンディングワイヤやバンプを介して電気的
に接続されている。
【０００３】図１８（ａ）（ｂ）（ｃ）は、従来のパー
ソナルコンピュータ用拡張メモリの一例を示している。
図１８（ａ）（ｂ）に示すメモリは、印刷基板１００の
表面に複数のメモリチップ１００１〜１００８が配置さ
れている。また、図１８（ｃ）に示すメモリは、印刷基
板１００の表面及び裏面に複数のメモリチップ１００ １
〜１００１６が配置されている。
ソナルコンピュータ用拡張メモリの一例を示している。
図１８（ａ）（ｂ）に示すメモリは、印刷基板１００の
表面に複数のメモリチップ１００１〜１００８が配置さ
れている。また、図１８（ｃ）に示すメモリは、印刷基
板１００の表面及び裏面に複数のメモリチップ１００ １
〜１００１６が配置されている。
【０００４】このような構成の場合、メモリチップ１０
０１〜１００８〜１００１６の相互間を接続するために
長い配線が必要となる。このため、メモリチップを駆動
するための駆動回路が大きくなり、消費電力が大きくな
る。
０１〜１００８〜１００１６の相互間を接続するために
長い配線が必要となる。このため、メモリチップを駆動
するための駆動回路が大きくなり、消費電力が大きくな
る。
【０００５】また、上記従来の構成の拡張メモリにより
記憶容量を増大するためには、印刷基板１００の面積を
大きくしたり、基板１００を多数配置する必要がある。
しかし、このような場合、基板１００を配置するために
大きなスペースが必要となる問題を有している。特に、
近時市場からの要求が強いノート型やパームトップ型の
コンピュータ、あるいはデジタルカメラ、携帯オーディ
オ機器、携帯電話器等の小型の電子機器においては、従
来構成のメモリ基板を多く搭載することは困難である。
記憶容量を増大するためには、印刷基板１００の面積を
大きくしたり、基板１００を多数配置する必要がある。
しかし、このような場合、基板１００を配置するために
大きなスペースが必要となる問題を有している。特に、
近時市場からの要求が強いノート型やパームトップ型の
コンピュータ、あるいはデジタルカメラ、携帯オーディ
オ機器、携帯電話器等の小型の電子機器においては、従
来構成のメモリ基板を多く搭載することは困難である。
【０００６】また、近時、データ処理の高速化に伴い、
メモリ基板に対しても高速化の要求が強くなるととも
に、ノイズ対策が重要な問題となっている。このため、
配線長を極力短縮化するとともに、基板に抵抗やコンデ
ンサを配置してノイズ対策を行っている。しかし、この
抵抗やコンデンサを配置するスペースが必要となり、基
板の大型化とノイズ対策はトレードオフの関係となりつ
つある。
メモリ基板に対しても高速化の要求が強くなるととも
に、ノイズ対策が重要な問題となっている。このため、
配線長を極力短縮化するとともに、基板に抵抗やコンデ
ンサを配置してノイズ対策を行っている。しかし、この
抵抗やコンデンサを配置するスペースが必要となり、基
板の大型化とノイズ対策はトレードオフの関係となりつ
つある。
【０００７】図１９（ａ）は、印刷基板１１０ａに複数
のロジック回路チップ（ＬＯＧ）１１０ｂ、１１０ｃを
配置した場合を示し、図１９（ｂ）は印刷基板１１０ｄ
にＣＰＵ１１０ｅとロジック回路チップ１１０ｆ、メモ
リチップ１１０ｇを配置した場合を示している。このよ
うな構成の半導体装置も上記拡張メモリと同様の問題を
有している。
のロジック回路チップ（ＬＯＧ）１１０ｂ、１１０ｃを
配置した場合を示し、図１９（ｂ）は印刷基板１１０ｄ
にＣＰＵ１１０ｅとロジック回路チップ１１０ｆ、メモ
リチップ１１０ｇを配置した場合を示している。このよ
うな構成の半導体装置も上記拡張メモリと同様の問題を
有している。
【０００８】図２０は、実装密度を向上するための従来
の半導体装置の一例を示している。２つの基板ユニット
１２１、１２２は積層されている。基板ユニット１２
１、１２２は同一の構成とされている。例えばガラスや
エポキシ樹脂からなる基板１２０ａの表面にチップ１２
０ｂが設けられ、チップ１２０ｂは複数のバンプ１２０
ｃにより、基板１２０ａの図示せぬパッドと接続されて
いる。
の半導体装置の一例を示している。２つの基板ユニット
１２１、１２２は積層されている。基板ユニット１２
１、１２２は同一の構成とされている。例えばガラスや
エポキシ樹脂からなる基板１２０ａの表面にチップ１２
０ｂが設けられ、チップ１２０ｂは複数のバンプ１２０
ｃにより、基板１２０ａの図示せぬパッドと接続されて
いる。
【０００９】図２１は、実装密度を向上するための従来
の半導体装置の他の例を示している。例えばガラスやエ
ポキシ樹脂からなる基板１３０ａの表面に第１のチップ
１３０ｂが設けられ、この第１のチップ１３０ｂの上に
第１のチップ１３０ｂよりサイズの小さい第２のチップ
１３０ｃが配置されている。これら第１、第２のチップ
１３０ｂ、１３０ｃの図示せぬパッドは基板１３０ａの
パッドに複数のボンディングワイヤ１３０ｄにより接続
されている。基板１３０ａの表面は例えば樹脂１３０ｅ
により封止されている。
の半導体装置の他の例を示している。例えばガラスやエ
ポキシ樹脂からなる基板１３０ａの表面に第１のチップ
１３０ｂが設けられ、この第１のチップ１３０ｂの上に
第１のチップ１３０ｂよりサイズの小さい第２のチップ
１３０ｃが配置されている。これら第１、第２のチップ
１３０ｂ、１３０ｃの図示せぬパッドは基板１３０ａの
パッドに複数のボンディングワイヤ１３０ｄにより接続
されている。基板１３０ａの表面は例えば樹脂１３０ｅ
により封止されている。
【００１０】図２１に示す半導体装置の場合、基板１３
０ａのサイズを第１のチップ１３０ｂより若干大きい程
度のサイズとすることがきるため、実装密度を向上する
ことができる。図２０に示す半導体装置の場合も、基板
１２０ａのサイズをチップ１２０ｂより若干大きい程度
のサイズとすることがきるため、実装密度を向上するこ
とができる。
０ａのサイズを第１のチップ１３０ｂより若干大きい程
度のサイズとすることがきるため、実装密度を向上する
ことができる。図２０に示す半導体装置の場合も、基板
１２０ａのサイズをチップ１２０ｂより若干大きい程度
のサイズとすることがきるため、実装密度を向上するこ
とができる。
【００１１】
【発明が解決しようとする課題】しかし、図２０、図２
１に示す半導体装置のように、印刷基板にチップを実装
する場合、印刷基板１２０a、１３０aは例えばガラス、
又はエポキシ樹脂によって構成されている。このため、
これら印刷基板を十分に小型且つ薄型化することが困難
であり、半導体装置全体を小型且つ薄型化することが難
しい。
１に示す半導体装置のように、印刷基板にチップを実装
する場合、印刷基板１２０a、１３０aは例えばガラス、
又はエポキシ樹脂によって構成されている。このため、
これら印刷基板を十分に小型且つ薄型化することが困難
であり、半導体装置全体を小型且つ薄型化することが難
しい。
【００１２】また、図２１に示すように、ボンディング
ワイヤを用いる場合、高速動作の要求に対応することが
困難となる。
ワイヤを用いる場合、高速動作の要求に対応することが
困難となる。
【００１３】さらに、図２０、図２１に示す半導体装置
のように、印刷基板にチップを実装する場合、印刷基板
１２０a、１３０aは例えばガラス、又はエポキシ樹脂に
よって構成され、チップ１２０ｂ、１３０ｂ、１３０ｃ
はシリコンにより形成されている。このように、基板と
チップの材質が相違するため、半導体装置に外部より応
力が加わった場合、基板とチップに対する応力の方向が
相違する。このため、外部からの応力に対する対策を施
し難く、予期せぬ障害が発生し易く、信頼性を向上する
ことが難しい。
のように、印刷基板にチップを実装する場合、印刷基板
１２０a、１３０aは例えばガラス、又はエポキシ樹脂に
よって構成され、チップ１２０ｂ、１３０ｂ、１３０ｃ
はシリコンにより形成されている。このように、基板と
チップの材質が相違するため、半導体装置に外部より応
力が加わった場合、基板とチップに対する応力の方向が
相違する。このため、外部からの応力に対する対策を施
し難く、予期せぬ障害が発生し易く、信頼性を向上する
ことが難しい。
【００１４】また、小型で信頼性の高い印刷基板は、製
造コストが高いため、半導体装置のコストを低く抑える
ことが難しい。
造コストが高いため、半導体装置のコストを低く抑える
ことが難しい。
【００１５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、小型で実装
密度を向上することが可能であり、しかも、信頼性が高
く、コストの高騰を抑えることが可能な半導体装置を提
供しようとするものである。
れたものであり、その目的とするところは、小型で実装
密度を向上することが可能であり、しかも、信頼性が高
く、コストの高騰を抑えることが可能な半導体装置を提
供しようとするものである。
【００１６】
【課題を解決するための手段】本発明は、上記課題を解
決するため、第１のシリコン基板の少なくとも表面に少
なくとも１つの第１の半導体チップに接続される複数の
第１の導体を有し、前記第１のシリコン基板の少なくと
も前記表面で前記第１の半導体チップの配置された領域
以外の領域に設けられ、前記第１の導体に電気的に接続
された第２の導体を有する第１のウェハ基板と、第２の
シリコン基板の少なくとも表面に少なくとも１つの第２
の半導体チップに接続される複数の第３の導体を有し、
前記第２のシリコン基板の少なくとも裏面で前記第２の
導体に対応して設けられ、前記第３の導体に電気的に接
続された第４の導体を有し、前記第１のウェハ基板に積
層される第２のウェハ基板と、前記第１、第２のウェハ
基板の前記第２の導体と前記第４の導体を接続する第５
の導体とを具備している。
決するため、第１のシリコン基板の少なくとも表面に少
なくとも１つの第１の半導体チップに接続される複数の
第１の導体を有し、前記第１のシリコン基板の少なくと
も前記表面で前記第１の半導体チップの配置された領域
以外の領域に設けられ、前記第１の導体に電気的に接続
された第２の導体を有する第１のウェハ基板と、第２の
シリコン基板の少なくとも表面に少なくとも１つの第２
の半導体チップに接続される複数の第３の導体を有し、
前記第２のシリコン基板の少なくとも裏面で前記第２の
導体に対応して設けられ、前記第３の導体に電気的に接
続された第４の導体を有し、前記第１のウェハ基板に積
層される第２のウェハ基板と、前記第１、第２のウェハ
基板の前記第２の導体と前記第４の導体を接続する第５
の導体とを具備している。
【００１７】前記第１、第３の導体はパッドであり、こ
のパッドは前記半導体チップに設けられたバンプを収容
する凹部を有することを特徴とする。
のパッドは前記半導体チップに設けられたバンプを収容
する凹部を有することを特徴とする。
【００１８】前記第１、第２の半導体チップは同一種類
の半導体集積回路であることを特徴とする。
の半導体集積回路であることを特徴とする。
【００１９】前記第１、第２の半導体チップは異なる種
類の半導体集積回路であることを特徴とする。
類の半導体集積回路であることを特徴とする。
【００２０】さらに、本発明は、シリコン基板の少なく
とも表面に設けられ、少なくとも１つの半導体チップが
接続される複数の第１の導体と、前記シリコン基板の表
面及び裏面で前記半導体チップが配置される領域以外の
領域に設けられ、前記第１の導体に接続された複数の第
２の導体とをそれぞれ有する積層された複数のウェハ基
板と、前記積層された複数のウェハ基板の前記第２の導
体相互間を接続する第３の導体とを具備することを特徴
とする。
とも表面に設けられ、少なくとも１つの半導体チップが
接続される複数の第１の導体と、前記シリコン基板の表
面及び裏面で前記半導体チップが配置される領域以外の
領域に設けられ、前記第１の導体に接続された複数の第
２の導体とをそれぞれ有する積層された複数のウェハ基
板と、前記積層された複数のウェハ基板の前記第２の導
体相互間を接続する第３の導体とを具備することを特徴
とする。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】（第１の実施形態）図１（ａ）（ｂ）は、
本発明の第１の実施形態を示している。図１（ａ）にお
いて、半導体ユニット１０は、ウェハ基板１１と半導体
チップ１３とにより構成されている。ウェハ基板１１
は、例えばシリコンウェハにより構成されている。この
ウェハ基板１１の表面且つ長手方向両端部には外部接続
用の複数のパッド１２ａ、１２ｂが設けられている。ウ
ェハ基板１１の前記複数のパッド１２ａ、１２ｂの相互
間には、例えば半導体チップ１３が設けられる。
本発明の第１の実施形態を示している。図１（ａ）にお
いて、半導体ユニット１０は、ウェハ基板１１と半導体
チップ１３とにより構成されている。ウェハ基板１１
は、例えばシリコンウェハにより構成されている。この
ウェハ基板１１の表面且つ長手方向両端部には外部接続
用の複数のパッド１２ａ、１２ｂが設けられている。ウ
ェハ基板１１の前記複数のパッド１２ａ、１２ｂの相互
間には、例えば半導体チップ１３が設けられる。
【００２３】図１（ｂ）に示すように、半導体チップ１
３の裏面には、複数のバンプ１４が設けられている。こ
れらバンプ１４は前記ウェハ基板１１の表面に設けられ
た複数のパッド１５に接続される。これらパッド１５は
適宜パッド１２ａ、１２ｂに接続されている。これらパ
ッド１２ａ、１２ｂは、電源、データ、アドレス信号、
及び制御信号を入出力するために使用される。
３の裏面には、複数のバンプ１４が設けられている。こ
れらバンプ１４は前記ウェハ基板１１の表面に設けられ
た複数のパッド１５に接続される。これらパッド１５は
適宜パッド１２ａ、１２ｂに接続されている。これらパ
ッド１２ａ、１２ｂは、電源、データ、アドレス信号、
及び制御信号を入出力するために使用される。
【００２４】パッド１２ａには、後述する例えば半田ボ
ールが設けられる。この半田ボールは、半導体ユニット
１０を複数個積層する際、各半導体ユニット１０の相互
間を接続する。
ールが設けられる。この半田ボールは、半導体ユニット
１０を複数個積層する際、各半導体ユニット１０の相互
間を接続する。
【００２５】図２（ａ）は、図１（ａ）の変形例を示し
ている。図２（ａ）において、ウェハ基板１１の表面且
つ周囲には、外部接続用の複数のパッド１２ｃが設けら
れている。ウェハ基板１１の複数のパッド１２ｃの内側
に半導体チップ１３が設けられる。半導体チップ１３の
裏面には図１（ｂ）に示すように、複数のバンプ１４が
設けられている。これらバンプ１４は前記ウェハ基板１
１の表面に設けられた複数のパッド１５に接続される。
ている。図２（ａ）において、ウェハ基板１１の表面且
つ周囲には、外部接続用の複数のパッド１２ｃが設けら
れている。ウェハ基板１１の複数のパッド１２ｃの内側
に半導体チップ１３が設けられる。半導体チップ１３の
裏面には図１（ｂ）に示すように、複数のバンプ１４が
設けられている。これらバンプ１４は前記ウェハ基板１
１の表面に設けられた複数のパッド１５に接続される。
【００２６】図２（ｂ）は、図１（ｂ）の変形例を示し
ている。この変形例は、図１（ａ）に示す構成、及び図
２（ａ）に示す構成に適用することができる。図２
（ｂ）に示す半導体ユニット１６おいて、ウェハ基板１
１の表面及び裏面には、半導体チップ１３ａ、１３ｂが
設けられている。半導体チップ１３ａ、１３ｂの裏面に
は、複数のバンプ１４が設けられている。これらバンプ
１４はウェハ基板１１の表面に設けられた複数のパッド
１５に接続される。
ている。この変形例は、図１（ａ）に示す構成、及び図
２（ａ）に示す構成に適用することができる。図２
（ｂ）に示す半導体ユニット１６おいて、ウェハ基板１
１の表面及び裏面には、半導体チップ１３ａ、１３ｂが
設けられている。半導体チップ１３ａ、１３ｂの裏面に
は、複数のバンプ１４が設けられている。これらバンプ
１４はウェハ基板１１の表面に設けられた複数のパッド
１５に接続される。
【００２７】図３（ａ）は、前記ウェハ基板１１の一例
を示すものであり、例えば図１（ａ）のIIIａ−IIIａ線
に沿った断面を示している。
を示すものであり、例えば図１（ａ）のIIIａ−IIIａ線
に沿った断面を示している。
【００２８】ウェハ基板１１は、半導体ウェハを用いて
半導体のプロセスを用いて形成される。すなわち、ウェ
ハ２１の内部には、複数の開口部２２が設けられてい
る。これら開口部２２は例えばウェハ２１の表面及び裏
面から異なる径により、ウェハ２１をエッチングするこ
とにより形成される。開口部の形成方法はこれに限定さ
れるものではなく、例えば表面から系を変えて複数回エ
ッチングしてもよい。このように、複数回エッチングす
ることにより、厚いウェハに対して確実に開口を形成す
ることができる。これら開口部２２の内壁には、絶縁膜
２３が形成され、さらに、開口部２２の内部には導体２
４が形成される。この導体２４は、例えばアルミニウム
あるいは不純物が導入されたシリコン、又はポリシリコ
ンにより形成される。
半導体のプロセスを用いて形成される。すなわち、ウェ
ハ２１の内部には、複数の開口部２２が設けられてい
る。これら開口部２２は例えばウェハ２１の表面及び裏
面から異なる径により、ウェハ２１をエッチングするこ
とにより形成される。開口部の形成方法はこれに限定さ
れるものではなく、例えば表面から系を変えて複数回エ
ッチングしてもよい。このように、複数回エッチングす
ることにより、厚いウェハに対して確実に開口を形成す
ることができる。これら開口部２２の内壁には、絶縁膜
２３が形成され、さらに、開口部２２の内部には導体２
４が形成される。この導体２４は、例えばアルミニウム
あるいは不純物が導入されたシリコン、又はポリシリコ
ンにより形成される。
【００２９】ウェハ２１の表面には、複数の絶縁膜２
５、２６、２７、２８が形成され、絶縁膜２８の上に
は、例えばポリイミドからなりウェハ基板の補強を兼ね
た保護膜２９が形成されている。各絶縁膜２５、２６、
２７の上には複数の配線３０が形成され、保護膜２９の
上には前記パッド１２ａ、又はパッド１５が形成されて
いる。絶縁膜２５、２６、２７、２８及び保護膜２９内
には、前記配線と導体２４の相互間、前記配線３０の相
互間、及び配線３０とパッド１２ａ、又はパッド１５の
相互間を接続する複数のヴィア３２が形成されている。
また、前記ウェハ２１の裏面には前記導体２４に接続さ
れた複数のパッド３３が形成されている。
５、２６、２７、２８が形成され、絶縁膜２８の上に
は、例えばポリイミドからなりウェハ基板の補強を兼ね
た保護膜２９が形成されている。各絶縁膜２５、２６、
２７の上には複数の配線３０が形成され、保護膜２９の
上には前記パッド１２ａ、又はパッド１５が形成されて
いる。絶縁膜２５、２６、２７、２８及び保護膜２９内
には、前記配線と導体２４の相互間、前記配線３０の相
互間、及び配線３０とパッド１２ａ、又はパッド１５の
相互間を接続する複数のヴィア３２が形成されている。
また、前記ウェハ２１の裏面には前記導体２４に接続さ
れた複数のパッド３３が形成されている。
【００３０】図３（ｂ）は、図３（ａ）の変形例を示す
ものであり、図３（ａ）と同一部分には同一符号を付
し、異なる部分についてのみ説明する。図（ｂ）に示す
例の場合、前記開口部２４が１回のエッチングにより形
成されている。また、ウェハ２１の裏面にも例えばポリ
イミドからなり、ウェハ基板の補強を兼ねた保護膜３４
が形成されている。
ものであり、図３（ａ）と同一部分には同一符号を付
し、異なる部分についてのみ説明する。図（ｂ）に示す
例の場合、前記開口部２４が１回のエッチングにより形
成されている。また、ウェハ２１の裏面にも例えばポリ
イミドからなり、ウェハ基板の補強を兼ねた保護膜３４
が形成されている。
【００３１】図４（ａ）（ｂ）は、図３に適用される回
路の一例を示している。半導体チップ１３が例えばメモ
リである場合、この半導体チップ１３には、例えばアド
レス信号Ａ０〜Ａｎ、データＤ０〜Ｄｎ、制御信号Ｃ
Ｓ、電源ＰＳ等が供給される。このうち、例えば前記ア
ドレス信号Ａ０は、図４（ｂ）に示すように、ウェハ基
板１１の裏面に配置されたパッド３３に供給される。こ
のアドレス信号Ａ０は、ウェハ基板１１内の導体２４、
ヴィア３２、配線３０、及びパッド１５を介して半導体
チップ１３のパッド１４に供給される。
路の一例を示している。半導体チップ１３が例えばメモ
リである場合、この半導体チップ１３には、例えばアド
レス信号Ａ０〜Ａｎ、データＤ０〜Ｄｎ、制御信号Ｃ
Ｓ、電源ＰＳ等が供給される。このうち、例えば前記ア
ドレス信号Ａ０は、図４（ｂ）に示すように、ウェハ基
板１１の裏面に配置されたパッド３３に供給される。こ
のアドレス信号Ａ０は、ウェハ基板１１内の導体２４、
ヴィア３２、配線３０、及びパッド１５を介して半導体
チップ１３のパッド１４に供給される。
【００３２】図５（ａ）は、図１（ｂ）に示す半導体ユ
ニット１０を４個積層した例を示しており、図１（ａ）
（ｂ）と同一部分には同一符号を付している。各半導体
ユニット１０のウェハ基板１１相互間には、接続導体、
例えば半田ボール４１がそれぞれ設けられている。これ
ら半田ボール４１はウェハ基板１１の表面に設けられた
図示せぬパッド１２ａ、１２ｂと、裏面に設けられたパ
ッド３３（図３（ａ）（ｂ）に示す）相互を接続する。
このようにして、各半導体ユニット１０が電気的に接続
される。
ニット１０を４個積層した例を示しており、図１（ａ）
（ｂ）と同一部分には同一符号を付している。各半導体
ユニット１０のウェハ基板１１相互間には、接続導体、
例えば半田ボール４１がそれぞれ設けられている。これ
ら半田ボール４１はウェハ基板１１の表面に設けられた
図示せぬパッド１２ａ、１２ｂと、裏面に設けられたパ
ッド３３（図３（ａ）（ｂ）に示す）相互を接続する。
このようにして、各半導体ユニット１０が電気的に接続
される。
【００３３】また、最下部に位置する半導体ユニット１
０のウェハ基板１１において、基板１１の裏面に設けら
れた図示せぬ複数のパッド３３には、外部接続用の導体
としての半田ボール４２がそれぞれ接続されている。上
記複数の半導体ユニット１０は、例えば樹脂からなる保
護膜４３により一体的に封止される。
０のウェハ基板１１において、基板１１の裏面に設けら
れた図示せぬ複数のパッド３３には、外部接続用の導体
としての半田ボール４２がそれぞれ接続されている。上
記複数の半導体ユニット１０は、例えば樹脂からなる保
護膜４３により一体的に封止される。
【００３４】前記最下部に位置する半導体ユニット１０
において、ウェハ基板１１に替えて、例えばガラス・樹
脂、ガラス・セラミック、あるいは有機物を基材とした
印刷基板を用いることも可能である。
において、ウェハ基板１１に替えて、例えばガラス・樹
脂、ガラス・セラミック、あるいは有機物を基材とした
印刷基板を用いることも可能である。
【００３５】また、前記接続導体及び外部接続用に導体
としては、半田ボール４１、４２に限定されるものでは
なく、例えば金（Ａｕ）又は銅（Ｃｕ）製のバンプを適
用することも可能である。
としては、半田ボール４１、４２に限定されるものでは
なく、例えば金（Ａｕ）又は銅（Ｃｕ）製のバンプを適
用することも可能である。
【００３６】図５（ｂ）は、図２（ｂ）に示す半導体ユ
ニット１６を複数個積層した例を示している。図５
（ｂ）において、図５（ａ）と同一部分には、同一符号
を付す。この例の場合も、図５（ａ）と同様に、各半導
体ユニット１６のウェハ基板１１相互間には、接続導
体、例えば半田ボール４１がそれぞれ設けられている。
これら半田ボール４１はウェハ基板１１の表面に設けら
れた図示せぬパッド１２ａ、１２ｂと、裏面に設けられ
たパッド３３（図３（ａ）（ｂ）に示す）相互を接続す
る。このようにして、各半導体ユニット１６が電気的に
接続される。
ニット１６を複数個積層した例を示している。図５
（ｂ）において、図５（ａ）と同一部分には、同一符号
を付す。この例の場合も、図５（ａ）と同様に、各半導
体ユニット１６のウェハ基板１１相互間には、接続導
体、例えば半田ボール４１がそれぞれ設けられている。
これら半田ボール４１はウェハ基板１１の表面に設けら
れた図示せぬパッド１２ａ、１２ｂと、裏面に設けられ
たパッド３３（図３（ａ）（ｂ）に示す）相互を接続す
る。このようにして、各半導体ユニット１６が電気的に
接続される。
【００３７】また、最下部に位置する半導体ユニット１
６の半導体チップ１３ｂは、例えばガラス、又はエポキ
シ樹脂により構成された印刷基板４４に接着剤４５によ
り接着されている。この印刷基板４４の裏面に設けられ
た図示せぬ複数のパッドには、外部接続用の導体として
の例えば半田ボール４２がそれぞれ接続されている。上
記複数の半導体ユニット１６は、例えば樹脂からなる保
護膜４３により一体的に封止される。
６の半導体チップ１３ｂは、例えばガラス、又はエポキ
シ樹脂により構成された印刷基板４４に接着剤４５によ
り接着されている。この印刷基板４４の裏面に設けられ
た図示せぬ複数のパッドには、外部接続用の導体として
の例えば半田ボール４２がそれぞれ接続されている。上
記複数の半導体ユニット１６は、例えば樹脂からなる保
護膜４３により一体的に封止される。
【００３８】図６は、図１（ｂ）に示す半導体ユニット
１０と、図２（ｂ）に示す半導体ユニット１６を複数個
積層した例を示しており、図６において、図５（ａ）
（ｂ）と同一部分には、同一符号を付し説明は省略す
る。
１０と、図２（ｂ）に示す半導体ユニット１６を複数個
積層した例を示しており、図６において、図５（ａ）
（ｂ）と同一部分には、同一符号を付し説明は省略す
る。
【００３９】上記第１の実施形態によれば、ウェハの製
造プロセスにより製造されたウェハ基板１１に半導体チ
ップ１３を複数のバンプ１４を用いて実装している。ウ
ェハ基板１１は従来の印刷基板に比べて薄型化が可能で
あり、しかも、半導体の製造プロセスと同様にして製造
できるため、高信頼性を保持することが可能である。
造プロセスにより製造されたウェハ基板１１に半導体チ
ップ１３を複数のバンプ１４を用いて実装している。ウ
ェハ基板１１は従来の印刷基板に比べて薄型化が可能で
あり、しかも、半導体の製造プロセスと同様にして製造
できるため、高信頼性を保持することが可能である。
【００４０】しかも、半導体チップ１３とウェハ基板１
１に材料が共にシリコンにより形成されている。このよ
うに、半導体チップ１３とウェハ基板１１に材料が同一
であるため、半導体ユニット１０、１６に外部から応力
が加わった場合、半導体チップ１３とウェハ基板１１に
おける応力の方向が一致する。したがって、応力に対す
る対応を考慮し易く、半導体装置の信頼性を向上するこ
とができる。
１に材料が共にシリコンにより形成されている。このよ
うに、半導体チップ１３とウェハ基板１１に材料が同一
であるため、半導体ユニット１０、１６に外部から応力
が加わった場合、半導体チップ１３とウェハ基板１１に
おける応力の方向が一致する。したがって、応力に対す
る対応を考慮し易く、半導体装置の信頼性を向上するこ
とができる。
【００４１】また、ウェハ基板１１は、既存の設備を用
いて製造することができる。例えば既に使用されている
６インチウェハの製造設備を用いることにより、小型で
信頼性の高い基板を低コストで製造することができ、半
導体装置を低コスト化することができる。
いて製造することができる。例えば既に使用されている
６インチウェハの製造設備を用いることにより、小型で
信頼性の高い基板を低コストで製造することができ、半
導体装置を低コスト化することができる。
【００４２】さらに、ウェハ基板１１は、半導体の製造
プロセスを用いて製造されるため、従来の印刷基板に比
べて小型化が可能であり、配線長を短縮することができ
る。このため、半導体装置の高速化が可能であるととも
に、ノイズの影響を受け難い利点を有している。しか
も、配線長が短いため、配線を駆動するための駆動回路
を小型化することができる。
プロセスを用いて製造されるため、従来の印刷基板に比
べて小型化が可能であり、配線長を短縮することができ
る。このため、半導体装置の高速化が可能であるととも
に、ノイズの影響を受け難い利点を有している。しか
も、配線長が短いため、配線を駆動するための駆動回路
を小型化することができる。
【００４３】また、ウェハ基板１１を用いた半導体ユニ
ット１０、１６は、薄型化が可能である。このため、複
数の半導体ユニット１０、１６を積層した場合において
も、体積の増加を抑えることができる。例えば、図１
（ｂ）に示す半導体ユニット１０の場合、ウェハ基板１
１、及び半導体チップ１３の厚みが、それぞれ例えば５
０μｍ、半田バンプ１４の厚みが例えば２０μｍ程度で
ある。したがって、例えば、本発明をメモリに適用した
場合において、メモリの記憶容量を増加するために、多
数の半導体ユニット１０、１６を積層した場合において
も、半導体装置の体積の大幅な増加を防止することがで
きる。
ット１０、１６は、薄型化が可能である。このため、複
数の半導体ユニット１０、１６を積層した場合において
も、体積の増加を抑えることができる。例えば、図１
（ｂ）に示す半導体ユニット１０の場合、ウェハ基板１
１、及び半導体チップ１３の厚みが、それぞれ例えば５
０μｍ、半田バンプ１４の厚みが例えば２０μｍ程度で
ある。したがって、例えば、本発明をメモリに適用した
場合において、メモリの記憶容量を増加するために、多
数の半導体ユニット１０、１６を積層した場合において
も、半導体装置の体積の大幅な増加を防止することがで
きる。
【００４４】（第２の実施形態）図７は、本発明の第２
の実施形態を示しており、第１の実施形態と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
図７に示す半導体ユニット５０において、ウェハ基板１
１の表面には、２つの半導体チップ５１ａ、５１ｂが並
べて設けられている。
の実施形態を示しており、第１の実施形態と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
図７に示す半導体ユニット５０において、ウェハ基板１
１の表面には、２つの半導体チップ５１ａ、５１ｂが並
べて設けられている。
【００４５】図８（ａ）に示すように、前記半導体チッ
プ５１ａ、５１ｂの裏面には、複数のバンプ１４が設け
られている。これらバンプ１４は、図７に示すように、
前記ウェハ基板１１の表面に設けられた複数のパッド１
５に接続される。
プ５１ａ、５１ｂの裏面には、複数のバンプ１４が設け
られている。これらバンプ１４は、図７に示すように、
前記ウェハ基板１１の表面に設けられた複数のパッド１
５に接続される。
【００４６】図８（ｂ）に示す半導体ユニット５２は、
図８（ａ）に示す構成に加えて、ウェハ基板１１の裏面
にも半導体チップ５１ｃ、５１ｄが並べて配置されてい
る。これら半導体チップ５１ｃ、５１ｄのバンプ１４は
ウェハ基板１１の裏面に設けられたパッド３３（図３
（ａ）（ｂ）に示す）に接続されている。
図８（ａ）に示す構成に加えて、ウェハ基板１１の裏面
にも半導体チップ５１ｃ、５１ｄが並べて配置されてい
る。これら半導体チップ５１ｃ、５１ｄのバンプ１４は
ウェハ基板１１の裏面に設けられたパッド３３（図３
（ａ）（ｂ）に示す）に接続されている。
【００４７】図９は、前記半導体ユニット５２を例えば
２個積層した例を示している。各半導体ユニット５２の
ウェハ基板１１相互間には、接続導体、例えば半田ボー
ル４１がそれぞれ設けられている。これら半田ボール４
１はウェハ基板１１の表面に設けられた図示せぬパッド
１２ａ、１２ｂと、裏面に設けられたパッド３３（図３
（ａ）（ｂ）に示す）相互を接続する。このようにし
て、各半導体ユニット５２が電気的に接続される。
２個積層した例を示している。各半導体ユニット５２の
ウェハ基板１１相互間には、接続導体、例えば半田ボー
ル４１がそれぞれ設けられている。これら半田ボール４
１はウェハ基板１１の表面に設けられた図示せぬパッド
１２ａ、１２ｂと、裏面に設けられたパッド３３（図３
（ａ）（ｂ）に示す）相互を接続する。このようにし
て、各半導体ユニット５２が電気的に接続される。
【００４８】また、最下部に位置する半導体ユニット５
２の半導体チップ５１ｃ、５１ｄは、例えばガラス、又
はエポキシ樹脂により構成された印刷基板４４に接着剤
４５により接着されている。この印刷基板４４の裏面に
設けられた図示せぬ複数のパッドには、外部接続用の導
体としての例えば半田ボール４２がそれぞれ接続されて
いる。上記複数の半導体ユニット５２は、例えば樹脂か
らなる保護膜４３により一体的に封止される。
２の半導体チップ５１ｃ、５１ｄは、例えばガラス、又
はエポキシ樹脂により構成された印刷基板４４に接着剤
４５により接着されている。この印刷基板４４の裏面に
設けられた図示せぬ複数のパッドには、外部接続用の導
体としての例えば半田ボール４２がそれぞれ接続されて
いる。上記複数の半導体ユニット５２は、例えば樹脂か
らなる保護膜４３により一体的に封止される。
【００４９】図１０は、上記第２の実施形態の変形例を
示しており、第１の実施形態と同一部分には同一符号を
付し、異なる部分についてのみ説明する。図１０に示す
半導体ユニット６０において、ウェハ基板１１の表面に
は、４つの半導体チップ６１ａ、６１ｂ、６１ｃ、６１
ｄが並べて設けられている。ウェハ基板１１の表面で、
前記半導体チップ６１ａ、６１ｂ、６１ｃ、６１ｄの周
囲には、外部接続用の複数のパッド１２ｃが設けられて
いる。
示しており、第１の実施形態と同一部分には同一符号を
付し、異なる部分についてのみ説明する。図１０に示す
半導体ユニット６０において、ウェハ基板１１の表面に
は、４つの半導体チップ６１ａ、６１ｂ、６１ｃ、６１
ｄが並べて設けられている。ウェハ基板１１の表面で、
前記半導体チップ６１ａ、６１ｂ、６１ｃ、６１ｄの周
囲には、外部接続用の複数のパッド１２ｃが設けられて
いる。
【００５０】ウェハ基板１１の形状は、図１０に限ら
ず、例えば図７に示すように、ウェハ基板１１の両端部
に複数のパッド１２ａ、１２ｂを配置してもよい。
ず、例えば図７に示すように、ウェハ基板１１の両端部
に複数のパッド１２ａ、１２ｂを配置してもよい。
【００５１】図１１（ａ）に示すように、前記半導体チ
ップ６１ａ、６１ｂ、６１ｃ、６１ｄの裏面には、複数
のバンプ１４が設けられている。これらバンプ１４は、
図１０に示すように、前記ウェハ基板１１の表面に設け
られた複数のパッド１５に接続される。
ップ６１ａ、６１ｂ、６１ｃ、６１ｄの裏面には、複数
のバンプ１４が設けられている。これらバンプ１４は、
図１０に示すように、前記ウェハ基板１１の表面に設け
られた複数のパッド１５に接続される。
【００５２】図１１（ｂ）に示す半導体ユニット６２
は、図１１（ａ）に示す構成に加えて、ウェハ基板１１
の裏面にも半導体チップ６１ｅ、６１ｆ、６１ｇ、６１
ｈが並べて配置されている。これら半導体チップ６１
ｅ、６１ｆ、６１ｇ、６１ｈのバンプ１４は、ウェハ基
板１１の裏面に設けられたパッド３３（図３（ａ）
（ｂ）に示す）に接続されている。
は、図１１（ａ）に示す構成に加えて、ウェハ基板１１
の裏面にも半導体チップ６１ｅ、６１ｆ、６１ｇ、６１
ｈが並べて配置されている。これら半導体チップ６１
ｅ、６１ｆ、６１ｇ、６１ｈのバンプ１４は、ウェハ基
板１１の裏面に設けられたパッド３３（図３（ａ）
（ｂ）に示す）に接続されている。
【００５３】図１２は、前記半導体ユニット６２を例え
ば２個積層した例を示している。各半導体ユニット６２
のウェハ基板１１相互間には、接続導体、例えば半田ボ
ール４１がそれぞれ設けられている。これら半田ボール
４１はウェハ基板１１の表面に設けられた図示せぬパッ
ド１２ｃと、裏面に設けられたパッド３３（図３（ａ）
（ｂ）に示す）相互を接続する。このようにして、各半
導体ユニット６２が電気的に接続される。
ば２個積層した例を示している。各半導体ユニット６２
のウェハ基板１１相互間には、接続導体、例えば半田ボ
ール４１がそれぞれ設けられている。これら半田ボール
４１はウェハ基板１１の表面に設けられた図示せぬパッ
ド１２ｃと、裏面に設けられたパッド３３（図３（ａ）
（ｂ）に示す）相互を接続する。このようにして、各半
導体ユニット６２が電気的に接続される。
【００５４】また、最下部に位置する半導体ユニット６
２の半導体チップ６１ｅ、６１ｆ、６１ｇ、６１ｈは、
例えばガラス、又はエポキシ樹脂により構成された印刷
基板４４に接着剤４５により接着されている。この印刷
基板４４の裏面に設けられた図示せぬ複数のパッドに
は、外部接続用の導体としての例えば半田ボール４２が
それぞれ接続されている。上記複数の半導体ユニット６
２は、例えば樹脂からなる保護膜４３により一体的に封
止される。
２の半導体チップ６１ｅ、６１ｆ、６１ｇ、６１ｈは、
例えばガラス、又はエポキシ樹脂により構成された印刷
基板４４に接着剤４５により接着されている。この印刷
基板４４の裏面に設けられた図示せぬ複数のパッドに
は、外部接続用の導体としての例えば半田ボール４２が
それぞれ接続されている。上記複数の半導体ユニット６
２は、例えば樹脂からなる保護膜４３により一体的に封
止される。
【００５５】図１３は、第２の実施形態の変形例を示す
ものであり、図７と同一部分には同一符号を付し、異な
る部分についてのみ説明する。図１３に示す半導体ユニ
ット７０において、ウェハ基板１１の表面には、例えば
不揮発性半導体メモリからなる２つの半導体チップ７１
ａ、７１ｂが並べて設けられている。
ものであり、図７と同一部分には同一符号を付し、異な
る部分についてのみ説明する。図１３に示す半導体ユニ
ット７０において、ウェハ基板１１の表面には、例えば
不揮発性半導体メモリからなる２つの半導体チップ７１
ａ、７１ｂが並べて設けられている。
【００５６】図１４（ａ）に示すように、前記半導体チ
ップ７１ａ、７１ｂの裏面には、複数のバンプ１４が設
けられている。これらバンプ１４は、図１３に示すよう
に、前記ウェハ基板１１の表面に設けられた複数のパッ
ド１５に接続される。
ップ７１ａ、７１ｂの裏面には、複数のバンプ１４が設
けられている。これらバンプ１４は、図１３に示すよう
に、前記ウェハ基板１１の表面に設けられた複数のパッ
ド１５に接続される。
【００５７】図１４（ａ）において、ウェハ基板１１の
裏面には、例えば論理回路からなる半導体チップ７１
ｃ、７１ｄがさらに配置されている。このような構成の
場合、ウェハ基板１１のパッド１５、３３及び配線３０
の配置は、半導体チップ７１ａ、７１ｂ、７１ｃ、７１
ｄのバンプ１４の配置に応じて設定される。
裏面には、例えば論理回路からなる半導体チップ７１
ｃ、７１ｄがさらに配置されている。このような構成の
場合、ウェハ基板１１のパッド１５、３３及び配線３０
の配置は、半導体チップ７１ａ、７１ｂ、７１ｃ、７１
ｄのバンプ１４の配置に応じて設定される。
【００５８】図１４（ｂ）に示す半導体ユニット７２
は、基板の表面に例えば不揮発性半導体メモリからなる
２つの半導体チップ７１ａ、７１ｂが並べて設けられ、
ウェハ基板１１の裏面には、例えばダイナミックＲＡＭ
やスタティックＲＡＭからなる半導体チップ７１ｅ、７
１ｆが並べて配置されている。これら半導体チップ７１
ｅ、７１ｆのバンプ１４はウェハ基板１１の裏面に設け
られたパッド３３（図３（ａ）（ｂ）に示す）に接続さ
れている。この場合も、ウェハ基板１１のパッド１５、
３３の配置は、半導体チップ７１ａ、７１ｂ、７１ｅ、
７１ｆのバンプ１４の配置に応じて設定される。
は、基板の表面に例えば不揮発性半導体メモリからなる
２つの半導体チップ７１ａ、７１ｂが並べて設けられ、
ウェハ基板１１の裏面には、例えばダイナミックＲＡＭ
やスタティックＲＡＭからなる半導体チップ７１ｅ、７
１ｆが並べて配置されている。これら半導体チップ７１
ｅ、７１ｆのバンプ１４はウェハ基板１１の裏面に設け
られたパッド３３（図３（ａ）（ｂ）に示す）に接続さ
れている。この場合も、ウェハ基板１１のパッド１５、
３３の配置は、半導体チップ７１ａ、７１ｂ、７１ｅ、
７１ｆのバンプ１４の配置に応じて設定される。
【００５９】図１５（ａ）は、前記半導体ユニット７０
と半導体ユニット７２を積層した例を示している。各半
導体ユニット７０と７２のウェハ基板１１相互間には、
接続導体、例えば半田ボール４１がそれぞれ設けられて
いる。これら半田ボール４１はウェハ基板１１の表面に
設けられた図示せぬパッド１２ａ、１２ｂと、裏面に設
けられたパッド３３（図３（ａ）（ｂ）に示す）相互を
接続する。このようにして、各半導体ユニット７０、７
２が電気的に接続される。
と半導体ユニット７２を積層した例を示している。各半
導体ユニット７０と７２のウェハ基板１１相互間には、
接続導体、例えば半田ボール４１がそれぞれ設けられて
いる。これら半田ボール４１はウェハ基板１１の表面に
設けられた図示せぬパッド１２ａ、１２ｂと、裏面に設
けられたパッド３３（図３（ａ）（ｂ）に示す）相互を
接続する。このようにして、各半導体ユニット７０、７
２が電気的に接続される。
【００６０】また、最下部に位置する半導体ユニット７
０の半導体チップ７１ｃ、７１ｄは、例えばガラス、又
はエポキシ樹脂により構成された印刷基板４４に接着剤
４５により接着されている。この印刷基板４４の裏面に
設けられた図示せぬ複数のパッドには、外部接続用の導
体としての例えば半田ボール４２がそれぞれ接続されて
いる。上記複数の半導体ユニット７０、７２は、例えば
樹脂からなる保護膜４３により一体的に封止される。
０の半導体チップ７１ｃ、７１ｄは、例えばガラス、又
はエポキシ樹脂により構成された印刷基板４４に接着剤
４５により接着されている。この印刷基板４４の裏面に
設けられた図示せぬ複数のパッドには、外部接続用の導
体としての例えば半田ボール４２がそれぞれ接続されて
いる。上記複数の半導体ユニット７０、７２は、例えば
樹脂からなる保護膜４３により一体的に封止される。
【００６１】図１５（ｂ）は、前記半導体ユニット７０
を例えば３個積層した例を示しており、図１５（ａ）と
同一部分には同一符号を付し、説明は省略する。
を例えば３個積層した例を示しており、図１５（ａ）と
同一部分には同一符号を付し、説明は省略する。
【００６２】上記第２の実施形態によれば、１つのウェ
ハ基板１１の表面及び裏面に複数の半導体チップを配置
している。しかも、隣接する複数の半導体チップを密着
して配置することができる。したがって、ウェハ基板１
１に対する実装密度を向上することができ、ウェハ基板
１１の面積が増大することを防止できる。
ハ基板１１の表面及び裏面に複数の半導体チップを配置
している。しかも、隣接する複数の半導体チップを密着
して配置することができる。したがって、ウェハ基板１
１に対する実装密度を向上することができ、ウェハ基板
１１の面積が増大することを防止できる。
【００６３】また、１つのウェハ基板に複数の半導体チ
ップを配置することにより、例えば大容量の半導体メモ
リを構成する場合、半導体ユニットの数を少なくするこ
とができる。このため、半導体ユニットの組み立て工数
を削減することができる。しかも、この場合、半導体ユ
ニットの数が少なくなるため、トータルのバンプの数を
削減することができ、製造コストを削減することができ
る。
ップを配置することにより、例えば大容量の半導体メモ
リを構成する場合、半導体ユニットの数を少なくするこ
とができる。このため、半導体ユニットの組み立て工数
を削減することができる。しかも、この場合、半導体ユ
ニットの数が少なくなるため、トータルのバンプの数を
削減することができ、製造コストを削減することができ
る。
【００６４】また、ウェハ基板１１のパッドや配線の位
置を半導体チップに応じて替えることにより、異なる種
類の半導体チップを容易に混載して実装することができ
る利点を有している。
置を半導体チップに応じて替えることにより、異なる種
類の半導体チップを容易に混載して実装することができ
る利点を有している。
【００６５】（第３の実施形態）図１６、図１７は、本
発明の第３の実施形態を示している。上記第１、第２の
実施形態において、半導体チップに設けられたバンプ１
４をウェハ基板１１のパッド３３に接続した場合、バン
プ１４の厚みに応じて半導体チップとウェハ基板１１の
相互間に若干の隙間が生じる。このため、半導体ユニッ
トの厚みがこの隙間の分厚くなる。第３の実施形態は、
この隙間を削減するものである。
発明の第３の実施形態を示している。上記第１、第２の
実施形態において、半導体チップに設けられたバンプ１
４をウェハ基板１１のパッド３３に接続した場合、バン
プ１４の厚みに応じて半導体チップとウェハ基板１１の
相互間に若干の隙間が生じる。このため、半導体ユニッ
トの厚みがこの隙間の分厚くなる。第３の実施形態は、
この隙間を削減するものである。
【００６６】図１６に示すように、半導体チップ８１の
裏面には、例えばアルミニウムにより構成された複数の
パッド８２が設けられている。これらパッド８２には例
えば半田バンプ８３がそれぞれ設けられている。
裏面には、例えばアルミニウムにより構成された複数の
パッド８２が設けられている。これらパッド８２には例
えば半田バンプ８３がそれぞれ設けられている。
【００６７】一方、ウェハ基板１１の表面には、例えば
アルミニウムにより構成された複数のパッド８４が設け
られている。これらパッド８４の厚みは、ウェハ基板１
１の表面に設けられた絶縁膜８５の厚みと同様とされて
いる。これらパッド８４の中央部には前記パッド８２及
び半田バンプ８３を収容可能な凹部８４ａが設けられて
いる。この凹部８４ａの平面形状は、収容されるパッド
８２及び半田バンプ８３の形状に応じて、例えば円形や
正方形とされる。また、凹部８４ａの深さは、パッド８
２及び半田バンプ８３の厚みとほぼ等しくされている。
さらに、パッド８２の径ｔ１が例えば３０μｍである場
合、凹部８４ａの径ｔ２は例えば４０μｍに設定され
る。なお、半導体チップ８１の厚みｔ３は例えば５０μ
ｍであり、ウェハ基板１１の厚みは例えば５０μｍとさ
れている。
アルミニウムにより構成された複数のパッド８４が設け
られている。これらパッド８４の厚みは、ウェハ基板１
１の表面に設けられた絶縁膜８５の厚みと同様とされて
いる。これらパッド８４の中央部には前記パッド８２及
び半田バンプ８３を収容可能な凹部８４ａが設けられて
いる。この凹部８４ａの平面形状は、収容されるパッド
８２及び半田バンプ８３の形状に応じて、例えば円形や
正方形とされる。また、凹部８４ａの深さは、パッド８
２及び半田バンプ８３の厚みとほぼ等しくされている。
さらに、パッド８２の径ｔ１が例えば３０μｍである場
合、凹部８４ａの径ｔ２は例えば４０μｍに設定され
る。なお、半導体チップ８１の厚みｔ３は例えば５０μ
ｍであり、ウェハ基板１１の厚みは例えば５０μｍとさ
れている。
【００６８】図１７は、上記構成の半導体チップ８１を
ウェハ基板１１に実装した状態を示している。すなわ
ち、半導体チップ８１がウェハ基板１１に重ね合わされ
る。この状態において、パッド８２及び半田バンプ８３
は、パッド８４の凹部８４ａ内に収容され、半田バンプ
８３によりパッド８２とパッド８４とが電気的に接続さ
れる。このように、パッド８２及び半田バンプ８３がパ
ッド８４の凹部８４ａ内に収容されることにより、半導
体チップ８１をウェハ基板１１の表面に密着させること
ができる。このため、半導体チップ８１とウェハ基板１
１との相互間の隙間をほぼゼロとすることができる。
ウェハ基板１１に実装した状態を示している。すなわ
ち、半導体チップ８１がウェハ基板１１に重ね合わされ
る。この状態において、パッド８２及び半田バンプ８３
は、パッド８４の凹部８４ａ内に収容され、半田バンプ
８３によりパッド８２とパッド８４とが電気的に接続さ
れる。このように、パッド８２及び半田バンプ８３がパ
ッド８４の凹部８４ａ内に収容されることにより、半導
体チップ８１をウェハ基板１１の表面に密着させること
ができる。このため、半導体チップ８１とウェハ基板１
１との相互間の隙間をほぼゼロとすることができる。
【００６９】上記第３の実施形態によれば、ウェハ基板
１１のパッド８４に、半導体チップ８１のパッド８２及
びバンプ８３を収容可能な凹部８４ａを設けている。こ
のため、半導体チップ８１をウェハ基板１１に実装した
状態において、半導体チップ８１をウェハ基板１１の表
面に密着させることができる。したがって、半導体チッ
プ８１とウェハ基板１１相互間の隙間をほぼゼロとする
ことができるため、半導体ユニットの厚みを一層薄くす
ることができる。
１１のパッド８４に、半導体チップ８１のパッド８２及
びバンプ８３を収容可能な凹部８４ａを設けている。こ
のため、半導体チップ８１をウェハ基板１１に実装した
状態において、半導体チップ８１をウェハ基板１１の表
面に密着させることができる。したがって、半導体チッ
プ８１とウェハ基板１１相互間の隙間をほぼゼロとする
ことができるため、半導体ユニットの厚みを一層薄くす
ることができる。
【００７０】また、半導体チップ８１をウェハ基板１１
の表面に密着させることができるため、半導体ユニット
の剛性が向上し、外部から加わる応力に対して強くな
り、信頼性を向上することができる。
の表面に密着させることができるため、半導体ユニット
の剛性が向上し、外部から加わる応力に対して強くな
り、信頼性を向上することができる。
【００７１】なお、本発明は、上記第１乃至第３の実施
形態に限定されるものではなく、第１乃至第３の実施形
態を適宜組み合わせて実施することも可能である。
形態に限定されるものではなく、第１乃至第３の実施形
態を適宜組み合わせて実施することも可能である。
【００７２】また、第１、第２の実施形態において、印
刷基板４４は、テープ基板とすることも可能である。
刷基板４４は、テープ基板とすることも可能である。
【００７３】さらに、メモリチップをウェハ基板に搭載
する場合、メモリのビット数、記憶容量等に応じて、ウ
ェハ基板の周辺に設けられるパッドの数を変更すること
により対応することができる。
する場合、メモリのビット数、記憶容量等に応じて、ウ
ェハ基板の周辺に設けられるパッドの数を変更すること
により対応することができる。
【００７４】また、本発明をシステムＬＳＩに適用する
場合、例えばＣＰＵ、ＤＳＰ、メモリ、電源回路、ＣＣ
Ｄ（Charge Coupled Device）、テスト回路等の半導体
装置をそれぞれ別々のウェハ基板に搭載し、これらウェ
ハ基板を積層することも可能である。このような構成と
した場合、例えばＣＰＵ，ＤＳＰ等において電源電圧が
相違する場合においても、ウェハ基板毎に異なる電源電
圧を設定できる利点を有している。しかも、各チップを
異なるウェハ基板に搭載しているため、各基板のチップ
に対してノイズ対策を行うことができ、各基板相互間で
のノイズの影響を除去できる。このように基板毎にノイ
ズ対策を行うことができるため、ノイズ対策を容易化で
きる。
場合、例えばＣＰＵ、ＤＳＰ、メモリ、電源回路、ＣＣ
Ｄ（Charge Coupled Device）、テスト回路等の半導体
装置をそれぞれ別々のウェハ基板に搭載し、これらウェ
ハ基板を積層することも可能である。このような構成と
した場合、例えばＣＰＵ，ＤＳＰ等において電源電圧が
相違する場合においても、ウェハ基板毎に異なる電源電
圧を設定できる利点を有している。しかも、各チップを
異なるウェハ基板に搭載しているため、各基板のチップ
に対してノイズ対策を行うことができ、各基板相互間で
のノイズの影響を除去できる。このように基板毎にノイ
ズ対策を行うことができるため、ノイズ対策を容易化で
きる。
【００７５】その他、本発明の要旨を変えない範囲で種
々変形実施可能なことは勿論である。
々変形実施可能なことは勿論である。
【００７６】
【発明の効果】以上、詳述したように本発明によれば、
小型で実装密度を向上することが可能であり、しかも、
信頼性が高く、コストの高騰を抑えることができ、製品
開発期間を短縮することが可能な半導体装置を提供でき
る。
小型で実装密度を向上することが可能であり、しかも、
信頼性が高く、コストの高騰を抑えることができ、製品
開発期間を短縮することが可能な半導体装置を提供でき
る。
【図１】図１（ａ）（ｂ）は、本発明の第１の実施形態
を示すものであり、図１（ａ）は平面図、図１（ｂ）は
側面図。
を示すものであり、図１（ａ）は平面図、図１（ｂ）は
側面図。
【図２】図２（ａ）は、図１（ａ）の変形例を示す平面
図、図２（ｂ）は、図１（ｂ）の変形例を示す側面図。
図、図２（ｂ）は、図１（ｂ）の変形例を示す側面図。
【図３】図３（ａ）は、図１（ａ）のIIIａ−IIIａ線に
沿った断面図、図３（ｂ）は図３（ａ）の変形例を示す
断面図。
沿った断面図、図３（ｂ）は図３（ａ）の変形例を示す
断面図。
【図４】図４（ａ）（ｂ）は、図３に適用される回路の
一例を概略的に示す回路図。
一例を概略的に示す回路図。
【図５】図５（ａ）（ｂ）は、複数の半導体ユニットを
積層した状態を示す断面図。
積層した状態を示す断面図。
【図６】複数の半導体ユニットを積層した状態を示す断
面図。
面図。
【図７】本発明の第２の実施形態を示す平面図。
【図８】図８（ａ）は、本発明の第２の実施形態を示す
側面図、図８（ｂ）は図８（ａ）の変形例を示す側面
図。
側面図、図８（ｂ）は図８（ａ）の変形例を示す側面
図。
【図９】複数の半導体ユニットを積層した状態を示す断
面図。
面図。
【図１０】第２の実施形態の変形例を示す平面図。
【図１１】図１１（ａ）は、図１０の側面図、図１１
（ｂ）は、図１１（ａ）の変形例を示す側面図。
（ｂ）は、図１１（ａ）の変形例を示す側面図。
【図１２】複数の半導体ユニットを積層した状態を示す
断面図。
断面図。
【図１３】第２の実施形態の変形例を示す平面図。
【図１４】図１４（ａ）は、図１３の側面図、図１４
（ｂ）は、図１４（ａ）の変形例を示す側面図。
（ｂ）は、図１４（ａ）の変形例を示す側面図。
【図１５】図１５（ａ）（ｂ）は、複数の半導体ユニッ
トを積層した状態を示す断面図。
トを積層した状態を示す断面図。
【図１６】本発明の第３の実施形態を示すものであり、
一部断面とした側面図。
一部断面とした側面図。
【図１７】図１６と異なる動作状態を示す一部断面とし
た側面図。
た側面図。
【図１８】図１８（ａ）は、従来の半導体装置を示す平
面図、図１８（ｂ）は図１８（ａ）の側面図、図１８
（ｃ）は図１８（ｂ）の変形例を示す側面図。
面図、図１８（ｂ）は図１８（ａ）の側面図、図１８
（ｃ）は図１８（ｂ）の変形例を示す側面図。
【図１９】図１９（ａ）（ｂ）は、従来の他の半導体装
置を示す平面図。
置を示す平面図。
【図２０】従来の半導体装置を示す側面図。
【図２１】従来の半導体装置を示す断面図。
１０、１６…半導体ユニット、 １１…ウェハ基板、 １２ａ、１２ｂ、１２ｃ、１５、３３…パッド、 １３、１３ａ、１３ｂ…半導体チップ、 １４…バンプ、 ４１…半田ボール、 ４３…保護膜、 ５０、５２…半導体ユニット、 ５１ａ〜５１ｄ…半導体チップ、 ６０、６２…半導体ユニット、 ６１ａ〜６１ｈ…半導体チップ、 ７０、７２…半導体ユニット、 ７１ａ〜７１ｆ…半導体チップ、 ８２、８４…パッド、 ８３…バンプ、 ８４ａ…凹部。
Claims (3)
- 【請求項１】 第１のシリコン基板の少なくとも表面に
少なくとも１つの第１の半導体チップに接続される複数
の第１の導体を有し、前記第１のシリコン基板の少なく
とも前記表面で前記第１の半導体チップの配置された領
域以外の領域に設けられ、前記第１の導体に電気的に接
続された第２の導体を有する第１のウェハ基板と、 第２のシリコン基板の少なくとも表面に少なくとも１つ
の第２の半導体チップに接続される複数の第３の導体を
有し、前記第２のシリコン基板の少なくとも裏面で前記
第２の導体に対応して設けられ、前記第３の導体に電気
的に接続された第４の導体を有し、前記第１のウェハ基
板に積層される第２のウェハ基板と、 前記第１のウェハ基板の前記第２の導体と第２のウェハ
基板の前記第４の導体を接続する第５の導体とを具備す
ることを特徴とする半導体装置。 - 【請求項２】 前記第１、第３の導体はパッドであり、
このパッドは前記半導体チップに設けられたバンプを収
容する凹部を有することを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 シリコン基板の少なくとも表面に設けら
れ、少なくとも１つの半導体チップが接続される複数の
第１の導体と、前記シリコン基板の表面及び裏面で前記
半導体チップが配置される領域以外の領域に設けられ、
前記第１の導体に接続された複数の第２の導体とをそれ
ぞれ有する積層された複数のウェハ基板と、 前記積層された複数のウェハ基板の前記第２の導体相互
間を接続する第３の導体とを具備することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229157A JP2002043505A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229157A JP2002043505A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043505A true JP2002043505A (ja) | 2002-02-08 |
| JP2002043505A5 JP2002043505A5 (ja) | 2005-06-23 |
Family
ID=18722326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000229157A Pending JP2002043505A (ja) | 2000-07-28 | 2000-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002043505A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016007120A1 (en) | 2014-07-07 | 2016-01-14 | Intel IP Corporation | Package-on-package stacked microelectronic structures |
-
2000
- 2000-07-28 JP JP2000229157A patent/JP2002043505A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016007120A1 (en) | 2014-07-07 | 2016-01-14 | Intel IP Corporation | Package-on-package stacked microelectronic structures |
| JP2016529716A (ja) * | 2014-07-07 | 2016-09-23 | インテル アイピー コーポレーション | パッケージオンパッケージ積層マイクロ電子構造体 |
| US10211182B2 (en) | 2014-07-07 | 2019-02-19 | Intel IP Corporation | Package-on-package stacked microelectronic structures |
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