TWI807975B - 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器 - Google Patents

使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器 Download PDF

Info

Publication number
TWI807975B
TWI807975B TW111132156A TW111132156A TWI807975B TW I807975 B TWI807975 B TW I807975B TW 111132156 A TW111132156 A TW 111132156A TW 111132156 A TW111132156 A TW 111132156A TW I807975 B TWI807975 B TW I807975B
Authority
TW
Taiwan
Prior art keywords
chip
metal
layer
integrated circuit
chips
Prior art date
Application number
TW111132156A
Other languages
English (en)
Other versions
TW202303901A (zh
Inventor
李進源
林茂雄
Original Assignee
成真股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 成真股份有限公司 filed Critical 成真股份有限公司
Publication of TW202303901A publication Critical patent/TW202303901A/zh
Application granted granted Critical
Publication of TWI807975B publication Critical patent/TWI807975B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cash Registers Or Receiving Machines (AREA)

Abstract

本發明提供一種現場可編程閘極陣列(FPGA)積體電路(IC)晶片，其包括一可編程邏輯區塊，設在該FPGA IC晶片內，其中該可編程邏輯區塊係適於對其輸入進行一邏輯運算，其中該可編程邏輯區塊包括一查找表(LUT)，適於存有對該可編程邏輯區塊之該些輸入的多個組合分別進行該邏輯運算之多個結果值，其中該可編程邏輯區塊係適於根據該些輸入之其中一該些組合從該些結果值中選擇其一作為其輸出；以及多個第一非揮發性記憶體單元，設在該FPGA IC晶片內，其中該些第一非揮發性記憶體單元係適於分別儲存該些結果值，其中每一該些第一非揮發性記憶體單元包括具有一浮閘極N型MOS電晶體及一浮閘極P型MOS電晶體之一浮閘極CMOS記憶體單元，其中該浮閘極N型MOS電晶體之閘極端耦接該浮閘極P型MOS電晶體之閘極端，該浮閘極N型MOS電晶體之閘極端與該浮閘極P型MOS電晶體之閘極端係為浮空的(floating)。

Description

使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(FPGA)積體電路晶片組成之邏輯運算驅動器
本發明係有關一邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算驅動器、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器(以下簡稱邏輯運算驅動器，意即是以下說明書提到邏輯運算晶片封裝、一邏輯運算驅動器封裝、一邏輯運算晶片裝置、一邏輯運算晶片模組、一邏輯運算硬碟、一邏輯運算驅動器硬碟、一邏輯運算驅動器固態硬碟、一現場可編程邏輯閘陣列(Field Programmable Gate Array(FPGA))邏輯運算硬碟或一現場可編程邏輯閘陣列邏輯運算器，皆簡稱邏輯運算驅動器)，本發明之邏輯運算驅動器包括複數FPGA積體電路(IC)晶片，更具體而言，使用複數商業化標準FPGA IC晶片組成一商業化標準邏輯運算驅動器，當現場程式編程時，此商業化標準邏輯運算驅動器可被使用在不同應用上。
FPGA半導體IC晶片己被用來發展一創新的應用或一小批量應用或業務需求。當一應用或業務需求擴展至一定數量或一段時間時，半導體IC供應商通常會將此應用視為一特殊應用IC晶片(Application Specific IC(ASIC)chip)或視為一客戶自有工具IC晶片(Customer-Owned Tooling(COT)IC晶片)，從FPGA晶片設計轉換為ASIC晶片或COT晶片，是因現有的FPGA IC晶片己有一特定應用，以及現有的FPGA IC晶片相較於一ASIC晶片或COT晶片是(1)需較大尺寸的半導體晶片、較低的製造良率及較高製造成本；(2)需消耗較高的功率；(3)較低的性能。當半導體技術依照摩爾定律(Moore’s Law)發展至下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，針對設計一ASIC晶片或一COT晶片的一次性工程費用(Non-Recurring Engineering(NRE))的成本是十分昂貴的(例如大於5百萬元美金，或甚至超過1千萬元美金、2千萬元美金、5千萬元美金或1億元美金)。如此昂貴的NRE成本，降低或甚至停止先進IC技術或新一製程世代技術應用在創新或應用上，因此為了能輕易實現在半導體創新進步，需要發展一持續的創新及低製造成本的一新製造方法或技術。。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括複數可應用在需現場編程的邏輯、計算及/或處理應用的FPGA IC晶片，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus(USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明更揭露一降低NRE成本方法，此方法係經由商業化標準邏輯運算驅動器實現在半導體IC晶片上的創新及應用。具有創新想法或創新應用的人、使用者或開發者需購買此商業化標準邏輯運算驅動器及可寫入(或載入)此商業化標準邏輯運算驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，使用本發明所提供標準商業化邏輯運算驅動器可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元，甚至超過美金1千萬元、2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美 金1千萬元，若使用邏輯運算驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明揭露一種現有邏輯ASIC晶片或COT晶片的產業模式改變成進入一商業化邏輯IC晶片產業模式的方法，例如像是現有商業化的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶片產業模式或是商業快閃記憶體IC晶片產業模式，經由標準化商業邏輯運算驅動器。對一相同的創新或新應用而言，標準商業邏輯運算驅動器可作為ASIC晶片或COT IC晶片的一替代方案，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同。現有的邏輯ASIC晶片或COT IC晶片設計、製造及(或)生產的公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成類似現有商業化DRAM的公司、快閃記憶體IC晶片設計、製造及生產的公司、快閃USB棒或驅動公司、快閃固態驅動器或硬碟設計、製造及生產的公司。現有的邏輯運算ASIC晶片或COT IC晶片設計公司及(或)製造公司(包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)公司、垂直整合IC晶片設計、製造及生產的公司)可改變公司的生意模式為如以下方式：(1)設計、製造及(或)販售標準商業FPGA IC晶片；及(或)(2)設計、製造及(或)販售標準商業邏輯運算器。個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、工業電腦、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面提供一”公開創新平台”用於使創作者輕易地及低成本的使用先進於28nm的IC技術世代在半導體晶片上執行或實現他們的創意或發明，其先進的技術世代例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，在早期1990年代時，創作者或發明人可經由設計IC晶片及在半導體代工廠使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技術世代，在幾十萬美元的成本之下製造而實現他們的創意或發明，當時的IC代工廠是”公共創新平台”，然而，當IC技術世代遷移至比28nm更先進的技術世代時，例如是先進於20nm、16nm、10nm、7nm、5nm或3nm的技術世代，只有少數大的系統商或IC設計公司(非公共的創新者或發明人)可以負擔得起半導體IC代工廠的費用，其使用這些先進世代的開發及實現的費用成本大約是高於1000萬美元，半導體IC代工廠現在己不是”公共創新平台”，而是俱樂部創新者或發明人的”俱樂部創新平台”，本發明所公開邏輯驅動器概念，包括商業化標準現場可編程邏輯閘陣列(FPGA)積體電路晶片(標準商業化FPGA IC晶片s)，此商業化標準FPGA IC晶片提供公共創作者再次的回到1990年代一樣的半導體IC產業的”公共創新平台”，創作者可經由使用商業化標準FPGA IC邏輯運算器及撰寫軟體程式執行或實現他們的創作或發明，其成本係低於500K或300K美元，其中軟體程式係常見的軟體語，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，創作者可使用他們自己擁有的商業化標準FPGA IC邏輯運算器或他們可以經由網路在資料中心或雲端租用邏輯運算器。
本發明另一方面針對一創作者提供一”公開創新平台”，其包括：在一資料中心或一雲端中複數邏輯運算器，其中複數邏輯運算器包括使用先進於28nm技術世代的半導體IC製程製造的複數商業化標準FPGA IC晶片，一創作者的裝置及在一資料中心或雲端中，經由互聯網或網路與多個邏輯驅動器通信的複數使用者的裝置，其中創作者使用一常見的程式語言發展及撰寫軟體程式去執行他們的創作，其中軟體程式係常見的軟體語，例如是C,Iava, C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式語言，在邏輯驅動器編程後，創作者或複數使用者可以經由互聯網或網路使用己編程的邏輯驅動器用於他或他的應用。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片的商業模式經由使用標準商業化邏輯驅動器改變成一商業邏輯IC晶片商業模式，像是現在商業化DRAM或商業化快閃記憶體IC晶片商業模式，邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同。現有邏輯ASIC台COT IC晶片設計、製造及/或生產公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計，製造和產品公司)可改變成類似DRAM或商業化快閃記憶體IC晶片設計、製造及/或生產公司；或是類似現有快閃記憶體模組、快閃USB記憶棒或驅動器，或閃存固態驅動器或磁盤驅動器設計、製造和/或產品公司，現有邏輯ASIC或COT IC晶片設計及/或製造公司(包括無晶圓廠IC設計和產品公司，IC代工廠或合同製造商(可能是無產品)，和/或垂直集成IC設計，製造和產品公司)可變成以下商業模式：(1)設計、製造及/或販賣此標準商業化FPGA IC晶片；及/或(2)設計、製造及/或販賣此標準商業化邏輯驅動器，一使用者、客戶或軟體開發者可購買此標準商業化邏輯驅動器及撰寫軟體碼以用於他/她所需的軟體的編程上，例如係用於人工智能(Artificial Intelliggnce,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能，此邏輯驅動器是一可現場編程的加速器，其在用戶端、資料中心或雲端中，在AI功能中的訓練/推測的應用程式中進行現場編程。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯運算驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片、DCIAC晶片或DCDI/OIAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片、DCIAC晶片或DCDI/OIAC晶片；(2)從第三方採購裸晶類型或封裝類型的複數商業化標準FPGA晶片；(3)設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片、DCIAC晶片或DCI/OIAC晶片的邏輯運算驅動器；(3)為了創新技術或新應用需求安裝內部開發軟體至邏輯運算驅動器內的FGCMOS NVM單元內；及(或)(4)賣己安裝程式的邏輯運算驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之ASIC IC晶片或COT IC晶片，例如比30nm、20nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯運算驅動器中的複數商業化標準FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。該邏輯驅動器可現場編程而變成一加速器，例如係使用在AI功能、使用在使用者端、使用在資料中心或雲端、使用在訓練應用軟體或AI功能中的推斷(inferring)。
本發明另外揭露一種將現有系統設計、系統製造及(或)系統產品的產業經由商業化標準邏輯運算器改變成一商業化系統/產品產業，例如像是現在的商業DRAM產業或快閃記憶體產業。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成一商業化標準硬體公司，硬體以記憶體驅動器及邏輯運算驅動器為主要硬體。記憶體驅動器可以是硬碟、閃存驅動器(隨身碟)及(或)固態硬碟(solid-state drive)。本發明中所揭露的邏輯運算驅動器可具有數量足夠多的輸出/輸入端(I/Os)，用以支持(支援)所有或大部分應用程式的編程的I/Os部分。例如執行以下其中之一功能或以下功能之組合：人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等其它功能。邏輯運算驅動器可包括：(1)針對軟體或應用程式開發商 進行編程或配置的I/Os，外部元件經由一或複數外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os進行安裝應用程式軟體或程式原始碼，執行邏輯運算驅動器的編程或配置；(2)操作、執行或使用者所使用的I/Os去操作，使用者經由一或複數的外部I/Os或連接器連接或耦接至邏輯運算驅動器的I/Os執行指令，例如產生製作一微軟文書檔(word file)、一簡報檔或一試算表。外部元件的外部I/Os或連接器連接或耦接至相對應的邏輯運算驅動器I/Os包括一或複數(2,3,4或大於4)的USB連接端、一或複數IEEE複數單層封裝揮發性記憶體驅動器4連接端、一或複數乙太網路連接端、一或複數音源端或序列埠，例如是RS-232連接端或COM(通信)連接端、無線收發器I/Os及(或)藍牙收發器I/Os，連接或耦接至相對應的邏輯運算驅動器I/Os的外部I/Os可包括用於通訊、連接或耦接至記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端。這些用於通訊、連接或耦接的I/Os可設置、位在、組裝或連接在(或至)一基板、一軟板或硬板上，例如一印刷電路板(Printed Circuit Board,PCB)、一具有連接線路結構的矽基板、一具有連接線路結構的金屬基板、一具有連接線路結構的玻璃基板、一具有連接線路結構的陶瓷基板或一具有連接線路結構的軟性基板。邏輯運算驅動器經由錫凸塊、銅柱或銅凸塊或金凸塊以類似覆晶(flip-chip)晶片封裝製程或使用在液晶顯示器驅動器封裝技術的覆晶接合(Chip-On-Film(COF))封裝製程，將邏輯運算驅動器設置在基板、軟板或硬板上。現有的系統、電腦、處理器、智慧型手機或電子儀器或裝置可變成：(1)販賣商業化標準硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的商業化標準硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在商業化標準硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另外揭露一種商業化標準FPGA IC晶片作為商業化標準邏輯運算器使用。此商業化標準FPGA IC晶片係採用先進的半導體技術或新一世代製程設計及製造，使其在最小製造成本下能具有小的晶片尺寸及優勢的製造良率，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程。此商業化標準FPGA IC晶片的尺寸係介於400毫米平方(mm2)與9mm2之間、225毫米mm2與9mm2之間、144毫米mm2與16mm2之間、100毫米mm2與16mm2之間、75毫米mm2與16mm2之間或50毫米mm2與16mm2之間。先進的半導體技術或新一世代製程製造的電晶體可以是一鰭式場效電晶體(FIN Field-Effect-Transistor (FINFET))、矽晶片在絕緣體上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗盡之矽晶片在絕緣體上((FDSOI)MOSFET)、薄膜部分耗盡之矽晶片在絕緣體上(Partially Depleted Silicon-On-Insulator(PDSOI))、金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))或常規MOSFET。此商業化標準FPGA IC晶片可能只能與邏輯運算驅動器內的其它晶片進行通信，其中商業化標準FPGA IC晶片的輸入/輸出電路可能只需要小型輸入/輸出驅動器(複數I/O驅動器)或輸入/輸出接收器(I/O複數接收器)，以及小型(或無)靜電放電(Electrostatic Discharge(ESD))裝置。此輸入/輸出驅動器、輸入/輸出接收器或輸入/輸出電路的驅動能力、負載、輸出電容或輸入電容係介於0.1皮法(pF)至10pF之間、介於0.1pF至5pF之間、介於0.1pF至3pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。ESD裝置的大小係介於0.05pF至10pF之間、介於0.05pF至5pF之間、介於0.05pF至2pF之間或介於0.05pF至1pF之間，或小於5pF、小於3pF、小於2pF、小於1pF或小於0.5pF。例如，一雙向(或三態)的輸入/輸出接墊或電路可包括一ESD電路、一接收器及一驅動器，其輸出電容或輸入電容係介於0.1pF至10pF之間、介於0.1pF至5pF之間或介於0.1pF至2pF之間，或小於10pF、小於5pF、小於3pF、小於2pF或小於1pF。全部或大部分的控制及(或)輸入/輸出電路或單元位外部或不包括在商業化標準FPGA IC晶片內(例如，關閉-邏輯-驅動器輸入/輸出電路(off-logic-drive I/O circuits)，意即是大型輸入/輸出電路用於與外部邏輯運算驅動器的電路或元件通訊)，但可被包括在同一邏輯運算驅動器中的另一專用的控制晶片、一專用輸入/輸出晶片或專用控制及輸入/輸出晶片內，商業化標準FPGA IC晶片中最小(或無)面積係被使用設置控制或輸入/輸出電路，例如小於15%、10%、5%、2%、1%、0.5%或0.1%面積係被使用設置控制或輸入/輸出電路，或商業化標準FPGA IC晶片中最小(或無)電晶體係被使用設置控制或輸入/輸出電路，例如 電晶體數量小於15%、10%、5%、2%、1%、0.5%或0.1%係被使用設置控制或輸入/輸出電路，或商業化標準FPGA IC晶片的全部或大部分的面積係使用在(i)邏輯區塊設置，其包括邏輯閘矩陣、運算單元或操作單元、及(或)查找表(Look-Up-Tables,LUTs)及多工器(複數多工器)；及(或)(ii)可編程互連接線(可編程交互連接線)。例如，商業化標準FPGA IC晶片中大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%面積被使用設置邏輯區塊及可編程互連接線，或是商業化標準FPGA IC晶片中全部或大部分的電晶體係被使用設置邏輯區塊及(或)可編程互連接線，例如電晶體數量大於85%、大於90%、大於95%、大於98%、大於99%、大於99.5%、大於99.9%被用來設置邏輯區塊及(或)可編程互連接線。
本發明另外揭露提供一浮閘互補式金屬氧化物非揮發性記憶體單元(Floating-Gate CMOS非揮發性記憶體(NVM)單元)，簡稱”FGCMOS非揮性記憶體”單元或”FGCMOS NVM”單元，此FGCMOS NVM單元可被使用在一標準商業化FPGA IC晶片，用於可編程交互連接線或用於LUTs的資料儲存，例如，第一種FGCMOS NVM單元類型包括一浮閘P-MOS(FG P-MOS電晶體)電晶體及一浮閘N-MOS(FG N-MOS電晶體)電晶體，其FG P-MOS電晶體及FG N-MOS電晶體之複數浮閘的連接，及FG P-MOS電晶體及FG N-MOS電晶體之複數汲極連接或耦接，FG P-MOS及FG N-MOS可分享同一個連接的浮閘(flosting gate)，FG P-MOS電晶體電晶體小於FG N-MOS電晶體，例如，FG N-MOS電晶體的柵極電容大於或等於FG P-MOS電晶體的柵極電容的2倍，存儲在FGCMOSNVM單元中的資料依據電子隧穿(tunneling)浮閘極與源極/阱之間的閘極氧化物(絕緣體)而被抹除，如(i)偏置或耦接FG P-MOS電晶體的源極/阱端一抺除電壓VEr；(ii)偏置或耦接FG N-MOS電晶體的源極/阱端一接地電壓Vss及(iii)斷開連接或耦接之複數汲極，由於FG P-MOS電晶體的閘極電容小於FG N-MOS電晶體的閘極電容，通過FG P-MOS電晶體閘極氧化物的抺除電壓VEr大幅下降，意即是FG P-MOS電晶體的浮閘極端及源極/阱端之間的電壓差足夠大，而導致電子隧穿，因此在抹除後且在一邏輯狀態為”1”時，在浮閘內被困住之電子被隧穿通過FG P-MOS電晶體及FG CMOSNVM單元的閘極氧化物，儲存或編程在NVM單元內的資料被熱電子注入通過FG N-MOS電晶體之浮閘極與通道/汲極之間的閘極氧化物(或絕緣物)，如(i)偏置或耦接具有一編程(寫)電壓Vpr的汲極端；(ii)偏置或耦接具有編程電壓Vpr的FG P-MOS電晶體之源極/阱端；(iii)偏置或耦接具有一接地電壓Vss的源極/基板端，。在編程(寫入)後之邏輯狀態為”0”時，經熱載注入通過FG N-MOS電晶體及FG NVM單元的閘極氧化物的該些電子被注入並捕獲在浮閘極中，FG CMOS NVM單元在編程(寫入)後之邏輯狀態為”0”，第一種FG CMOS NVM單元使用電子隊穿用於抺除，以及用熱載注入用於編程(寫入)，儲存在FGCMOS NVM單元內的資料可經由FG P-MOS電晶體的源極/阱端與汲極端的連接或耦接偏置在讀取、存取或操作電壓Vcc，FG N-MOS電晶體的源極/基板端偏置在接地電壓Vss，當浮閘極端帶電且邏輯值在”1”時，用於讀取、存取或操作程序或模式，FG P-MOS電晶體可被關閉及FG N-MOS電晶體可被打開，因此，在FG N-MOS電晶體源極的接地電壓Vss通過FG N-MOS電晶體的通道耦接至FGCMOS NVM單元的輸出端(連接汲極端)，由此，FGCMOS NVM單元的輸出端的邏輯值可在”0”，當浮閘極端放電且邏輯值在”0”時，FG P-MOS電晶體可被打開及FG N-MOS電晶體可被關閉，因此在FG P-MOS電晶體的源極端之電源供應電壓Vcc可通過FG P-MOS電晶體的一通道耦接至FGCMOS NVM單元的輸出端(連接汲極端)，因此FGCMOS NVM單元的輸出端的邏輯值為”1”。
另一舉例，使用電子隧穿用於抺除及編程的一第二類型之FGCMOS NVM單元，第二類型之FGCMOS NVM單元包括一浮閘P-MOS(FG P-MOS電晶體)電晶體及一浮閘N-MOS(FG N-MOS電晶體)電晶體，其中FG P-MOS電晶體及FG N-MOS電晶體的複數浮閘極相連接或耦接，及FG P-MOS電晶體及FG N-MOS電晶體的汲極端相連接，FG P-MOS及FG N-MOS可分享同一個連接的浮閘(flosting gate)，FG N-MOS電晶體小於FG P-MOS電晶體，意即是FG P-MOS電晶體的閘極電容大於或等於FG N-MOS電晶體閘極電容的2倍，儲存在FGCMOS NVMNVM單元內的資料可經由電子隧穿通過FG N-MOS電晶體的源極端與浮閘極端之間的閘極氧化物(或絕緣層)而進行抺除，如(i)偏置或耦接FG N-MOS電晶體的源極一抺除電壓VEr；(ii)偏置FG P-MOS電晶體源極端/阱一接地電壓Vss；以及(iii)斷開FG N-MOS電晶體的汲極的連接，由於FG N-MOS電晶體的浮閘極與源極結之間的電容比FG P-MOS電晶體與FG N- MOS電晶體的閘極電容小得很多，所以VEr的電壓大幅的降/落在FG P-MOS電晶體的浮閘極與FG N-MOS電晶體的源極結之間的閘極氧化物上，意即是，浮閘極與FG N-MOS電晶體的源極端之間的電壓差足夠大到引起電子隧穿，因此FGCMOS NVM單元在抹除後且在一邏輯狀態為”1”時，在浮閘極內被困住之電子被隧穿通過FG N-MOS電晶體與FG NVM單元的浮閘極與源極結之間的閘極氧化物，儲存或編程在FGCMOSNVM單元內的資料經由電子隧穿通過FG N-MOS電晶體之浮閘極與通道/源極之間的閘極氧化物(或絕緣物)，如(i)偏置或耦接FG P-MOS電晶體的源極端/阱一編程壓VPr；(ii)偏置或耦接FG N-MOS電晶體源極端/阱一接地電壓Vss；及(iii)斷開FG N-MOS電晶體的汲極端連接，由於FG N-MOS電晶體的閘極電容小於FG P-MOS電晶體的閘極電容，在FG N-MOS電晶體閘極氧化物上的電壓VPr大幅下降，意即是FG N-MOS電晶體的浮閘極與源極端/通道之間的電壓差足夠大而引起電子隧穿，因此在FG N-MOS電晶體的源極端/通道的電子可隧穿閘極氧化物至浮閘極並陷(困)在浮閘極內，從而，浮閘極可被編程至一邏輯值”0”，用於第二型FGCMOS NVM單元的”讀取”、”存取”、”操作”的程序或模式與第一種類型的FGCMOS NVM單元相同。
另一舉例，使用電子隧穿用於抺除及編程的一第三類型之FGCMOS NVM單元，如上述第二種類型FGCMOS NVM單元中所示，第三種類型FGCMOS NVM單元包括一增加的浮閘極P-MOS(AD FG P-MOS電晶體)電晶體增加至浮閘極P-MOS(FG P-MOS電晶體)電晶體及浮閘極N-MOS(FG N-MOS電晶體)電晶體在上述第二類型FGCMOS NVM單元中，FG P-MOS電晶體、FG N-MOS電晶體及AD FG P-MOS電晶體的浮閘極相連接，及FG P-MOS電晶體及FG N-MOS電晶體的汲極端相連接，AD P-MOS的源極端、汲極端及阱相連接，所以AD FG P-MOS電晶體的功能類似於MOS電容器，FG N-MOS電晶體、FG P-MOS電晶體及AD FG P-MOS電晶體的尺寸可設計成執行一特定電壓(certain voltage)偏置在每一個端點執行例如第三類型FGCMOS NVM單元的抺除、編程(寫入)及讀取功能，也就是FG N-MOS電晶體、FG P-MOS電晶體及AD FG P-MOS電晶體的閘極電容可被設計用於抺除、寫入及讀取等功能，在後續的舉例中，用於AD FG P-MOS電晶體、FG P-MOS電晶體及FG N-MOS電晶體的尺寸、電壓偏置條件假設相同下，也就是，AD FG P-MOS電晶體、FG P-MOS電晶體、FG N-MOS電晶體的閘極電容假設相同，儲存在FGCMOSNVM單元內的資料可經由電子隧穿通過AD FG P-MOS電晶體連接的源極端/汲極端/阱與浮閘極端之間的閘極氧化物(或絕緣層)而進行抺除，如(i)偏置或耦接AD FG P-MOS電晶體連接的源極/汲極/阱一抺除電壓VEr；(ii)偏置或耦接FG P-MOS電晶體源極端/阱一接地電壓Vss；(iii)偏置或耦接FG N-MOS電晶體源極端/基板一接地電壓Vss；以及(iv)斷開FG P-MOS電晶體汲極端與FG N-MOS電晶體汲極端之間的連接，由於AD FG P-MOS電晶體的浮閘極與連接的源極/汲極/阱之間的電容比FG P-MOS電晶體與FG N-MOS電晶體的閘極電容小，所以VEr的電壓大幅的降/落在AD FG P-MOS電晶體連接的源極/汲極/阱與浮閘極之間的閘極氧化物上，意即是，浮閘極與AD FG P-MOS電晶體的源極端/汲極端/阱與浮閘極之間的電壓差足夠大到引起電子隧穿，因此FGCMOS NVM單元在抹除後且在一邏輯狀態為”1”時，在浮閘極內被困住之電子被隧穿通過FG N-MOS電晶體與FG NVM單元的浮閘極與AD FG P-MOS電晶體連接的源極/汲極/阱之間的閘極氧化物，儲存或編程在FGCMOS NVM單元內的資料經由電子隧穿通過FG N-MOS電晶體之浮閘極與通道/源極之間的閘極氧化物(或絕緣物)，如(i)偏置或耦接FG P-MOS電晶體的源極端/阱及AD FG P-MOS電晶體連接的源極/汲極/阱一編程壓VPr；及(ii)偏置或耦接FG N-MOS電晶體源極端/阱一接地電壓Vss；及(iii)斷開FG N-MOS電晶體的汲極端連接，由於FG N-MOS電晶體的閘極電容小於FG P-MOS電晶體及AD FG P-MOS電晶體的閘極電容總合，在FG N-MOS電晶體閘極氧化物上的電壓VPr大幅下降，意即是FG N-MOS電晶體的浮閘極與源極端/通道之間的電壓差足夠大而引起電子隧穿，因此在FG N-MOS電晶體的源極端/通道的電子可隧穿閘極氧化物至浮閘極並陷(困)在浮閘極內，從而，浮閘極可被編程至一邏輯值”0”，用於第三型FGCMOS NVM單元的”讀取”、”存取”、”操作”的程序或模式與第一種類型使用FG P-MOS電晶體及FG N-MOS電晶體相同，除了AD FG P-MOS電晶體連接的源極/汲極/阱可被偏置或耦接Vcc或、Vss或在Vcc與Vss之間的一特定電壓。
本發明另一方面提供位在標準商業化FPGA IC晶片中的一FGCMOS NVM單 元，其包括如上述說明及揭露的FGCMOS NVM單元，其係使用商業化標準FPGA IC晶片在可編程交互連接線上及/或在查找表(LUTs)的資料儲存上，在編程(包括抹除電子)或撰寫程序時，上述說明及揭露的範列中該第一型FGMOS NVM在此用作為範列：(i)經由熱載注入至浮閘極以寫入位元，在節點或端點的偏壓為：(a)偏置或耦接至己連接或己耦接的汲極，該汲極具有編程(寫入)電壓VPr；(b)偏置或耦接至己連接或己耦接的FG P-MOS的源極/阱，此FG P-MOS的源極/阱具有編程(寫入)電壓VPr；(c)偏置或耦接至己連接或己耦接的FG N-MOS的源極/阱，此FG N-MOS的接地參考電壓Vss，在浮閘極抺除電子而寫入位元”1”在節點或端點的偏壓為：(a)該N阱(well)FG PMOS的源極係連接或耦接至編程電壓(VPr)及該FG NMOS的源極連接或耦接至一低操作或接地參考電壓(Vss)；(b)FGCMOS連接或耦接的汲極連接或耦接至一編程(寫入)電壓VPr。此熱電子經由熱載電子注入經由FG NMOS的閘極氧化物而被注射至及被補獲/困在浮閘極，該FG CMOS NVM單元在編程(寫入)之後位在一”0”的邏輯狀態；，(ii)經由電子隧穿抺除以寫入”1”的位元，電壓偏置在一節點或端點上為：(i)偏置或耦接至FG N-MOS的源極/阱，其具有一抺除電壓VEr；(ii)偏置或耦接FG N-MOS的源極/基板，其具有一接地參考電壓Vss；(iii)斷開己連接或己耦接的汲極，被捕獲/困在浮閘極的電子經由FG PMOS電晶體及FG NMOS電晶體隧穿後抺除，FGCMOS NVM單元在編程(寫入)之後，其位在”1”的邏輯狀態。在位元節點的邏輯值為”1”；(ii)經由在浮閘極注入熱電子而寫入位元”0”(a)該N阱(well)FG PMOS的源極係連接或耦接至抺除電壓(VEr)及該FG NMOS的源極連接或耦接至一低操作或接地參考電壓(Vss)；及(b)斷開與FG CMOS(位元條節點)的汲極之連接或耦接。被捕獲/困在浮閘極的電子經由FG PMOS電晶體及FG NMOS電晶體隧穿後抺除，其在位元條節點的邏輯狀態為”0”而位在位元節點的邏輯狀態為”1”。
本發明另一方面提供在標準商業化FPGA IC晶片中的FGCMOS NVM單元，其更包括一反相器(inverter)或一中繼器電路可被使用在校正上，當裝置或FPGA IC晶片開啟時，FG CMOS NVM單元的恢復能力可以防止裝置或FPGA晶片關閉時，由電荷洩漏所引起的資料錯誤。中繼器包括二個相互串聯的反相器，在FG CMOS NVM晶片內儲存的資料在電源開啟後可被恢復至正確的狀態，正此方法中，FGCMOS NVM單元的輸出連接或耦接至一反相器或一中繼器的輸入，及反相器或中繼器的輸出被使用在可編程交互連接線及/或用在LUTs的資料儲存，在裝置或FPGA晶片開啟後，在電源啟動過程中，在反相器或中繼器的輸出端，儲存在FGCMOS NVM單元的資料被恢復至的全電壓擺幅，FGCMOS NVM單元的位元資料使用於FPGA IC晶片中交互連接線的編程或用在LUTs操作過程的資料儲存。該反相器的輸出位元與FGCMOS NVM單元的輸出位元相反，而中繼器的輸出位元與FGCMOS NVM單元的輸出位元相同。中繼器電路在以下段落中的電路和位元資料討論的示例中使用。
本發明另一方面提供一磁阻式隨機存取記憶體單元，簡寫為”MRAM”單元，用於在標準商業化FPGA IC晶片中的可編程交互連接線及/或LUTS的資料儲存，MRAM單元依據電子轉動與在MRAM單元的一磁阻隧穿結(Magnetoresisitive Tunneling Junction,MTJ)之磁性層的磁場之間交互作用，MRAM單元使用一自旋極化(spin-polarized)電流以切換電子自轉，即所謂的自旋轉移力矩(Spin Transfer Torque)MRAM,STT-MRAM，MRAM單元主要地包括4層堆疊薄層：(i)一自由磁性層(free magnetic layer)，其例如包括Co2Fe6B2，此自由磁性層的厚度介於0.5nm至3.5nm之間或介於0.1nm至3nm之間；(ii)一隧穿阻障層，其例如包括MgO，此隧穿阻障層(tunneling barrier layer)的厚度介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；(iii)一己己鎖定或固定磁性層(pinned or fixed magnetic layer)，其例如包括Co2Fe6B2，此己鎖定或固定磁性層的厚度介於0.5nm至3.5nm之間或介於1nm至3nm之間，此己鎖定或固定磁性層與自由磁性層具有相似的材質，及(iv)一鎖定層，其例如包括一反鐵磁層(anti-ferromagnetic,AF)，此AF層可是一複合層，例如包括Co/[CoPt]4，經由該AF層相鄰的己鎖定層將鎖定層的磁性方向被己鎖定或固定，該MTJ的堆疊層經由物理氣相沉積(Physical Vapor Deposition,PVD)方法以多陰極PVD室或濺鍍方式，然後蝕刻以形成MTJ的臺面結構(mesa structure)而形成，自由磁性層或鎖定層(固定層)的磁性方向可以是(i)與自由或己鎖定(固定)層(iMTJ)共面(in-plane)，或(ii)垂直於自由磁性層或鎖定層的平面(pMTJ)，己鎖定(固定)層的磁性方向經由鎖定/固定層的雙層結構被固定，該鐵磁己鎖定(固定)層及該AF鎖定層的界面導致鐵磁己鎖定(固定)層的方向在一固定方向(例如，在pMTJ的 上或下方向)，使其在一外部電磁力或磁場下變得更難以改變或翻轉磁場，雖然鐵磁自由層(例如，在pMTJ的上或下方向)的方向在外部電磁力或磁場下是容易改變或翻轉的，改變或翻轉該鐵磁自由層的方向被用於編程MTJMRAM單元，當自由磁性層的磁場方向平行(in-parallel)於該己鎖定(固定)層的磁場方向時的狀態定義為”0”，當自由磁性層的磁場方向反平行(anti-parallel)於該己鎖定(固定)層的磁場方向時的狀態定義為”1”，複數電子從該鎖定層隧穿至該自由磁性層，當電流流過該己鎖定(固定)層，電子旋轉將己鎖定(固定)層的磁性方向平行排列。當具有對齊旋轉隧穿電子在自由磁性流動時：(i)如果隧穿電子的對齊旋轉(aligned spins)平行於該自由磁性層的的對齊旋轉時，該隧穿電子可經由自由磁性層通過；(ii)假如隧穿電子的對齊旋轉不平行於該自由磁性層的的對齊旋轉時，該隧穿電子可翻轉或改變自由磁性層的磁性方向至與使用電子的旋轉扭矩與固定層平行的方向，在寫入”0”之後，該自由磁性層的磁性方向平行於該固定層的的磁性方向，從原本的”0”寫成”1”時，電子從自由磁性層隧穿至己鎖定(固定)層，由於自由磁性層及己鎖定(固定)層的磁性方向相同，具有多數旋轉極性的電子(與鎖定層磁性方向平行)可流動並通過己鎖定(固定)層；只有具有較少旋轉極性的電子(與鎖定層磁性方向不平行)可從己鎖定(固定)層反射回到自由磁性層，反射電子的旋轉極性與自由磁性層的磁性方向相反，及可使用電子的旋轉扭矩將自由磁性層的磁性方向翻轉或改變至與固定層反向平行的方向，在寫入”1”之後，自由磁性層的磁性方向不平行於固定層的的磁性方向，由於寫入”1”時使用少數旋轉極性電子，所以與寫入”0”相比較下，需要更大的電流流過MTJ。
依據磁阻理論，當自由磁性層的磁性方向平行於鎖定層的磁性方向時，MTJ的電阻為低電阻狀態(LR)，處於”0”狀態，當自由磁性層的磁性方向不平行於鎖定層的磁性方向時，為高電阻狀態且處於”1”狀態，此二種電阻狀態可使用在MTJMRAM單元的讀取。
本發明另一方面提供一MRAM單元，其包括用於可編程交互連接線及/或用於LUTS的資料儲存，在標準商業化FPGA IC晶片中的二個互補MTJ，此型式的MRAM單元可命名為一補充MRAM單元(Complementary MRAM cell)，簡稱CMRAM，此二個MTJ經由堆疊而形成，其作為FPGA IC晶片朝上時(具有複數電晶體及金屬交互連接線結構在矽基板上或上方)，從上至下分別包括鎖定層/己鎖定層/阻障層/自由磁性層，第一MTJ(F-MTJ)頂端電極可連接或耦接至一第二MTJ(S-MTJ)頂端電極，可替代方案，第一MTJ(F-MTJ)底端電極可連接或耦接至一第二MTJ(S-MTJ)底端電極，其它的替代方案，二個MTJs可由堆疊方式而形成，其作為FPGA IC晶片朝上時(具有複數電晶體及金屬交互連接線結構在矽基板上或上方)，從上至下分別包括自由磁性層/阻障層/己鎖定層/鎖定層，第一MTJ(F-MTJ)頂端電極可連接或耦接至一第二MTJ(S-MTJ)頂端電極，可替代方案，第一MTJ(F-MTJ)底端電極可連接或耦接至一第二MTJ(S-MTJ)底端電極，其連接或耦接至鎖定層的電極的節點或端點為MTJ的節點P，及連接或耦接至自由磁性層的電極的節點或端點為MTJ的節點F，可用F-MTJ及S-MTJ(如上所述的單一MTJ)使CMRAM可被編程或寫入，在CMRAM(第一型式MRAM單元)單元中的F-MTJ及S-MTJ處在反極性中，也就是，當F-MTJ在HR狀態時，S-MTJ在LR狀態，及當F-MTJ在LT狀態時，S-MTJ在HR狀態，例如，在此案列中，假如用於F-MTJ及S-MTJ的所連接的節點連接或耦接至自由磁性層的電極時，CMRAM CELL可寫入”0”，經由連接F-MTJ的P節點至一編程電壓(Vp)及S-MTJ的P節點至接地參考電壓Vss，S-MTJ編程為LR狀態及F-MTJ編程為HR狀態，該CMRAM位在[1,0]狀態時，CMRAM的狀態定義成”0”。CMRAM CELL可寫入”1”，經由連接S-MTJ的P節點至一編程電壓(Vp)及F-MTJ的P節點至接地參考電壓Vss，S-MTJ編程為HR狀態及F-MTJ編程為LR狀態，也就是，該CMRAM位在[0,1]狀態時，CMRAM的狀態定義成”1”。
本發明另一方面提供在標準商業化FPGA IC晶片中的CMRAM NVM單元，其更包括一反相器(inverter)或一中繼器電路可被使用在校正上，當裝置或FPGA IC晶片開啟時，CMRAM NVM單元的恢復能力可以防止裝置或FPGA晶片關閉時，由電荷洩漏所引起的資料錯誤。中繼器包括二個相互串聯的反相器，在CMRAM NVM晶片內儲存的資料在電源開啟後可被恢復至正確的狀態，正此方法中，CMRAM NVM單元的輸出連接或耦接至一反相器或一中繼器的輸入，及反相器或中繼器的輸出被使用在可編程交互連接線及/或用在LUTs的資料儲存，在裝置或FPGA晶片開啟後，在電源啟動過程中，在反相器或中繼器的輸出端，儲存 在CMRAM NVM單元的資料被恢復至的全電壓擺幅，CMRAM NVM單元的位元資料使用於FPGA IC晶片中交互連接線的編程或用在LUTs操作過程的資料儲存。反相器的輸出位元與CMRAM NVM單元的輸出位元相反，而中繼器的輸出位元與CMRAM NVM單元的輸出位元相同，以討論電路及位元資料之例子為目的情況下，中繼器作為範列在以下說明中。
本發明另一方面提供一可變電阻式記憶體(Resistive Random Access Memory cell)，簡稱為”RRAM”單元，使用在標準商業化FPGA IC晶片中用於可編程交互連接線及/或LUTS的資料儲存，該RRAM單元依據氧空位(Vo)構造相關的納米形態修飾，該RRAM係固體電解質的氧化還原(氧化還原)電化學程序。在氧化物基底的RRAM元件的電鑄製程中，氧化物層經歷一定程度的氧空位(Vo)構造相關的某些納米形態修飾。該RRAM單元經由在氧化層中是否存在導電細絲或路徑而切換，其中係取決於施加的電壓。該RRAM單元包括一金屬層/絕緣層/金屬層(MIM)裝置或結構，其主要包括四堆疊層：(i)一第一金屬電極層，例如，此金屬可包括氮化鈦(TiN)或氮化鉭(TaN)；(ii)一氧儲存層，用以從氧化層捕捉氧原子。該氧儲存層可為一層金屬，其金屬層包括鈦或鉭，鈦或鉭二者捕捉氧原子以形成TiOx或TaOx，此鈦層的厚度為2nm、7nm或12nm，或介於1nm至25nm之間、介於3nm至15nm之間或介於5nm至12nm之間，該氧儲存層可由原子層沉積(ALD)方法形成；(iii)一氧化層或一絕緣層，其係根據所施加的電壓形成導電細絲或路徑，此氧化層例如可包括氧化鉿(HfO2)或氧化鉭(Ta2O5)，此氧化鉿的厚度為5nm、10nm或15nm或介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間，該氧化層可由原子層沉積(ALD)方法形成；(iv)一第二金屬電極層，例如是包括氮化鈦(TiN)或氮化鉭(TaN)，此RRAM單元是一種記憶電阻(記憶體電阻)，在形成程序階段中，一MIM元件(RRAM單元)的第一電極為一偏置(biased)，其連接或耦接至一形成電壓(VF)及第二電極為偏置，連接或耦接至一低操作或接地參考電壓(Vss)，形成電壓將氧離子從氧化物層(例如是HfO2)驅動或拉入氧儲存層(例如是鈦)，以形成TiOx層。在氧化物或絕緣層中產生原始氧點位的空位及在氧化層或絕緣層內形成一或多個導電細絲或路徑。在存在一或多個導電細絲或路徑情況下，氧化物層或絕緣層變成導電層，並在RRAM單元位在低電阻狀態(LR)時。在形成程序之後，RRAM單元被激活作為一NVM單元使用，當RRAM處於LR狀態時定義為”0”，重置或寫入RRAM單元至狀態(HR)”1”時，一MIM元件(RRAM單元)第二電極被偏置，連接或耦接至一重置電壓(VRset)，以及第一電極被偏置，連接或耦接至一低操作或接地參考電壓(Vss)，該重置電壓(VRset)將從氧儲存層(例如鈦層)驅動或拉氧原子出去，並且該氧離子跳躍或流向氧化物層或絕緣層，在原始氧點位的空位經由氧離子被重新佔據(Re-occupied)及一或多個導電細絲或路徑被破壞或損壞，該氧化物或絕緣層為低導電且RRAM單元位在一高電阻狀態，其位在”1”狀態，設定或寫入RRAM單元至一”0”狀態(LR)，一MIM元件(RRAM單元)的第一電極被偏置並連接或耦接至一設定電壓(VSet)，及該第二電極被偏置並連接或耦接至一低操作或接地參考電壓(VSS)，該設定電壓(VSet)將驅動或拉氧原子或離子從氧化物或絕緣層(例如是HfO2)至該氧儲存層(例如是鈦)中，以形成TiOx層，在氧化物層或絕緣層中產生原始氧點位之空位及形成一或多個導電細絲或路徑在氧化物層或絕緣層中，氧化物層或絕緣層變成導電層，並在RRAM單元位在低電阻狀態”0”(LR)時。
依據導電理論，當該組電壓偏置且連接或耦接至第一電極時，一MIM的電阻為一低電阻狀態(LR)並為”0”狀態，當該組電壓偏置且連接或耦接至第二電極時，一MIM的電阻在高電阻時(HR)並為”1”狀態，此二個電阻狀態可使用在MIM RRAM單元的取讀取。
本發明另一方面提供在標準商業化FPGA IC晶片中的一RRAM單元，其包括用於可編程交互連接線及/或用於LUTS的資料儲存，在標準商業化FPGA IC晶片中的二個互補MIMS(二個如說明書中揭露之單一RRAM單元)，此型式的RRAM單元可命名為一補充RRAM單元(Complementary MRAM cell)，簡稱CRRAM，此二個MIMS經由堆疊而形成，其作為FPGA IC晶片朝上時(具有複數電晶體及金屬交互連接線結構在矽基板上或上方)，從上至下分別包括第一電極/氧儲存層/氧化層/第二電極，第一MIMS(F-MIMS)第一電極可連接或耦接至一第二MIMS(S-MIMS)第一電極，可替代方案，第一MIMS(F-MIMS)第二電極可連接或耦接至一第二MIMS(S-MIMS)第二電極，其它的替代方案，二個MIMSs可由堆疊方式而形成，其作為FPGA IC晶片朝上時(具有複數電晶體及金屬交互連接線結構在矽基板上或上方)，從上至下 分別包括第二電極/氧化層/氧儲存層/第一電極，第一MIMS(F-MIMS)第一電極可連接或耦接至一第二MIMS(S-MIMS)第一電極，可替代方案，第一MIMS(F-MIMS)第二電極可連接或耦接至一第二MIMS(S-MIMS)第二電極，其連接或耦接至第一的電極的節點或端點為MIMS的節點F，及連接或耦接至第二電極的節點或端點為MIMS的節點S，可用F-MIMS及S-MIMS(如上所述的單一MIMS)使CRRAM可被編程或寫入，在CRRAM(第一型式RRAM單元)單元中的F-MIMS及S-MIMS處在反極性中，也就是，當F-MIMS在HR狀態時，S-MIMS在LR狀態，及當F-MIMS在LT狀態時，S-MIMS在HR狀態，例如，在此案列中，假如用於F-MIMS及S-MIMS的所連接的節點連接或耦接至第一電極(F節點)時，CRRAM單元可寫入”0”，經由連接S-MIMS及F-MIMs的F節點至一編程電壓(Vp)及S-MIMS及F-MIMs的S節點至至接地參考電壓Vss，S-MIMS編程為LR狀態及F-MIMS編程為HR狀態，該CRRAM位在[1,0]狀態時，CRRAM的狀態定義成”0”。CRRAM單元可寫入”1”，經由連接S-MIMS及F-MIMs的S節點至一編程電壓(Vp)及S-MIMs及F-MIMS的F節點至接地參考電壓Vss，S-MIMS編程為HR狀態及F-MIMS編程為LR狀態，也就是，該CRRAM位在[0,1]狀態時，CRRAM的狀態定義成”1”。
本發明另一方面提供在標準商業化FPGA IC晶片中的CRRAM NVM單元，其更包括一反相器(inverter)或一中繼器電路可被使用在校正上，當裝置或FPGA IC晶片開啟時，CRRAM NVM單元的恢復能力可以防止裝置或FPGA晶片關閉時，由電荷洩漏所引起的資料錯誤。中繼器包括二個相互串聯的反相器，在CRRAM NVM晶片內儲存的資料在電源開啟後可被恢復至正確的狀態，正此方法中，CRRAM NVM單元的輸出連接或耦接至一反相器或一中繼器的輸入，及反相器或中繼器的輸出被使用在可編程交互連接線及/或用在LUTs的資料儲存，在裝置或FPGA晶片開啟後，在電源啟動過程中，在反相器或中繼器的輸出端，儲存在CRRAM NVM單元的資料被恢復至的全電壓擺幅，CRRAM NVM單元的位元資料使用於FPGA IC晶片中交互連接線的編程或用在LUTs操作過程的資料儲存。反相器的輸出位元與CRRAM NVM單元的輸出位元相反，而中繼器的輸出位元與CRRAM NVM單元的輸出位元相同，以討論電路及位元資料之例子為目的情況下，中繼器作為範列在以下說明中。
本發明另一方面提供一防止FGCMOS、CMRAM或CRRAM單元的待機防漏電流的電路，經由堆疊具有FGCMOS、CMRAM及CRRAM單元的一CMOS電路，用於FG CMOS,此CMOS電路的PMOS堆疊在上端的浮閘FG PMOS(PMOS的汲極連接至FG PMOS的源極)，及CMOS電路的NMOS堆疊在下端的浮閘FG NMOS(NMOS的汲極連接至FG NMOS的源極)，NMOS的閘極連接或耦接至一控制訊號及PMOS的閘極連接或耦接至控制訊號的反相端(inverse)，此電路係具有堆疊CMOS的一FGCMOS，在讀取期間，控制訊號位在”1”時，PMOS及CMOS二者開開啟導通，在讀取模式之外的其它模式，例如在待機模式，該控制訊號位在”0”及NMOS及PMOS二者皆關閉導通。用於CMRAM，此CMOS電路的PMOS堆疊在上端的F-MTJ(PMOS的汲極連接至F-MTJ的P節點)，CMOS電路的NMOS堆疊在下端的S-MTJ(NMOS的汲極連接至S-MTJ的P節點)，NMOS的閘極連接或耦接至一控制訊號及PMOS的閘極連接或耦接至控制訊號的反相端(inverse)，此電路係具有堆疊CMOS的一CMRAM，在讀取期間，控制訊號位在”1”時，PMOS及CMOS二者開開啟導通，在讀取模式之外的其它模式，例如待機模式，該控制訊號位在”0”及NMOS及PMOS二者皆關閉導通。用於CMRAM，此CMOS電路的PMOS堆疊在上端的F-M，CMOS電路的NMOS堆疊在下端的S-MTJ，NMOS的閘極連接或耦接至一控制訊號及PMOS的閘極連接或耦接至控制訊號的反相端(inverse)，此電路係具有堆疊CMOS的一CMRAM，在讀取期間，控制訊號位在”1”時，PMOS及CMOS二者開開啟導通，在讀取模式之外的其它模式，例如待機模式，該控制訊號位在”0”及NMOS及PMOS二者皆關閉導通。用於CRRAM，此CMOS電路的PMOS堆疊在上端的F-MIM(PMOS的汲極連接至F-MIN的S節點)，CMOS電路的NMOS堆疊在下端的S-MIM(NMOS的汲極連接至S-MOM的S節點)，NMOS的閘極連接或耦接至一控制訊號及PMOS的閘極連接或耦接至控制訊號的反相端(inverse)，此電路係具有堆疊CMOS的一CRRAM，在讀取期間，控制訊號位在”1”時，PMOS及CMOS二者開開啟導通，在讀取模式之外的其它模式，例如在待機模式，該控制訊號位在”0”及NMOS及PMOS二者皆關閉導 通。
本發明另提供用於標準商業化邏輯運算器的一標準商業化FPGA IC晶片，標準商業化FPGA IC晶片包括複數邏輯區塊，此邏輯區塊包括(i)複數邏輯閘矩陣，其包括布爾邏輯運算器，例如是NAND電路、NOR電路、AND電路及(或)OR電路；(ii)寄存器(registers)或移位寄存器(shiftregisters)；(iii)複數計算單元，例如加法器電路及乘法和/或除法電路；(iv)LUTs及多工器。另外，布爾邏輯運算器、邏輯閘功能、某些計算、運算或處理可經由LUTs及(或)複數多工器執行。LUTs包括複數記憶體單元用於儲存記憶資料或記憶處理結果或計算邏輯閘結果、運算結果、決策過程或操作結果、事件結果或活動結果。例如，LUTs可儲存或記憶資料或結果在複數FGCMOS NVM、MRAM單元及RRAM單元內，其中FGCMOS NVM單元包括(i)複數FGCMOS NVM單元；(ii)具有反相器或中繼器輸出的FGCMOS單元(FGCMOS單元的輸出連接或耦接至反相器或中繼器的輸入)，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論；或(iii)如上述說明中具有堆疊CMOS的FGCMOS單元，該MRAM單元包括(i)補充MRAM(CMRAM)單元，(ii)具有反相器或中繼器輸出的CMRAM CELL(CMRAM CELL的輸出連接或耦接至反相器或中繼器的輸入，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論)；或(iii)如上述說明中具有堆疊CMOS的CMRAM CELL；而RRAM單元包括(i)補充RRAM(CRRAM)單元；(ii)具有反相器或中繼器輸出的CRRAM單元(CCRAM的輸出連接或耦接至反相器或中繼器的輸入，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論)；或(iii)如上述說明中具有堆疊CMOS的CRRAM，該FGCMOS NVM單元、該MRAM單元或該RRAM單元可分佈設置在FPGA晶片中，且是靠近或接近相對應邏輯區塊內的多工器。另外，複數FGCMOS NVM單元、MRAM單元或RRAM單元可被設置在FPGA晶片內某一區域或位置的一FGCMOS NVM單元、MRAM單元或RRAM單元矩陣內，為了在FPGA晶片中分佈位置的邏輯區塊之複數選擇多工器，複數FGCMOS NVM單元、MRAM單元或RRAM單元矩陣聚集或包括複數LUTs的FGCMOS NVM單元、MRAM單元或RRAM單元，複數FGCMOS NVM單元、MRAM單元或RRAM單元可被設置在FPGA晶片中某些複數區域中的一或複數FGCMOS NVM單元、MRAM單元或RRAM單元矩陣內；為了在FPGA晶片中分佈位置的邏輯區塊之複數選擇多工器，每一FGCMOS NVM單元、MRAM單元或RRAM單元矩陣可聚集或包括複數LUTs的FGCMOS NVM單元、MRAM單元或RRAM單元。儲存或鎖存在每一FGCMOS NVM單元、MRAM單元或RRAM單元內的資料可輸入至多工器內作為選擇之用。FGCMOS NVM單元、MRAM單元或RRAM單元的輸出(位元)連接或耦接至多工器。在FGCMOS NVM單元、MRAM單元或RRAM單元所儲存的資料係被作為LUTs使用。當輸入一組指示或控制資料、請求或條件時，多工器會依據輸入的指示或控制資料、請求或條件去選擇儲存或記憶在LUTs的FGCMOS、MRAM或RRAM單元內相對應的資料(或結果)。可使用下列所述之4輸入NAND閘電路作為一操作器執行過程為一範例，此操作器包括複數LUTs及複數多工器：此4輸入NAND閘電路包括4個輸入及16個(或24個)可能相對應輸出(結果)，經由複數LUTs及複數多工器執行相同功能的4輸入NAND操作，其需要的電路包括：(i)一可儲存及記憶16可能相對應輸出(結果)的LUTs；(ii)一多工器被設計用來依據一特定4輸入指示或控制資料集(例如，1,0,0,1)選擇正確(相對應)的輸出；也就是有16個輸入資料(記憶體儲存的資料多工器的16個輸入資料)及用於多工器的4個指示或控制資料，經由多工器依據4個指示或控制資料從16個儲存資料選擇一輸出，一般而言，用於LUT及一多工器執行相同功能作為具有n輸入之一操作器，該LUT可儲存或記憶2n相對應的資料及結果、使用多工器從所記憶的2n個相對應的資料或結構依據一特定n-輸入控制或指示資料選擇一對的(相對應的)輸出，而所記憶的2n相對應的資料及結果被記憶在或儲存在2n個該記憶體單元，例如2n個FGCMOS NVM記憶體單元、MRAM記憶體單元或RRAM記憶體單元。
商業化標準FPGA IC晶片中的複數可編程互連接線包括複數個位在複數可編程互連接線中間的複數交叉點開關，例如n條的金屬線連接至複數交叉點開關的輸入端，m條金屬線連接至複數交叉點開關的輸出端，其中該些交叉點開關位在n條金屬線與m條金屬線之間。此些交叉點開關被設計成使每一條n金屬線可經由編程方式連接至任一條m金屬線，每一交叉點開關例如可包括一通過/不通電路，此通過/不通電路包括相成對的一n型電晶體及一p型的電晶 體，其中之一條n金屬線可連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的源極端(source)，而其中之一條m金屬線連接至該通過/不通電路內的相成對n型電晶體及p型電晶體的汲極端(drain)，交叉點開關的連接狀態或不連接狀態(通過或不通過)係由儲存或鎖存在一FGCMOS NVM單元、MRAM單元或RRAM單元內的資料(0或1)控制，FGCMOS NVM單元、MRAM單元及RRAM單元如上述說明，其中FGCMOS NVM單元包括(i)複數FGCMOS NVM單元；(ii)具有反相器或中繼器輸出的FGCMOS單元(FGCMOS單元的輸出連接或耦接至反相器或中繼器的輸入，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論)；或(iii)如上述說明中具有堆疊CMOS的FGCMOS單元，該MRAM單元包括(i)補充MRAM(CMRAM)單元，(ii)具有反相器或中繼器輸出的CMRAM CELL(CMRAM CELL的輸出連接或耦接至反相器或中繼器的輸入，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論)；或(iii)如上述說明中具有堆疊CMOS的CMRAM CELL；而RRAM單元包括(i)補充RRAM(CRRAM)單元；(ii)具有反相器或中繼器輸出的CRRAM單元(CCRAM的輸出連接或耦接至反相器或中繼器的輸入，如上所述在一電路的例子中選擇一中繼器電路，及位元資料在以下段落中討論)；或(iii)如上述說明中具有堆疊CMOS的CRRAM，複數FGCMOS NVM單元、MRAM單元及RRAM單元可分布在FPGA晶片且位在或靠近相對應的交叉點交互連接線編程開關。另外，FGCMOS NVM單元、MRAM單元及RRAM單元可被設置在FPGA某些區塊內的FGCMOS NVM單元、MRAM單元及RRAM單元矩陣內，其中FGCMOS NVM單元、MRAM單元及RRAM單元聚集或包括複數FGCMOS NVM單元、MRAM單元及RRAM單元用於控制在分布位置上的對應的交叉點開關。另外，FGCMOS NVM單元、MRAM單元及RRAM單元可被設置在FPGA某些複數區塊內的複數FGCMOS NVM單元、MRAM單元及RRAM單元矩陣其中之一內，其中每一FGCMOS NVM單元、MRAM單元及RRAM單元矩陣聚集或包括複數FGCMOS NVM單元、MRAM單元及RRAM單元用於控制在分布位置上的對應的交叉點開關。在交叉點開關中的n型電晶體及p型電晶體二者的閘極分別連接或耦接至FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)及其反相的端點(位元條)，FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)連接或耦接至在通過/不通開關電路內n型電晶體的閘極端，及FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)連接或耦接至在通過/不通開關電路內p型電晶體的閘極端，且在二者之間設有一反相器。在FGCMOS NVM單元、MRAM單元及RRAM單元所儲存(編程)的資料連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，注意，反相器的輸出位元與FGCMOS NVM單元、CMRAM CELL或CRRAM單元的輸出位元相反，用於討論目的：中繼器電路被使用為一範例在以下說明中，當資料儲存在FGCMOS NVM單元、MRAM單元及RRAM單元被編程為1，輸出端(位元)”1”係連接至n型電晶體的閘極端，及其反相”0”節點(位元條)係連接至p型電晶體閘極時，此通過/不通過電路為”打開”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態。當資料儲存在FGCMOS NVM單元、MRAM單元及RRAM單元為”0”時，輸出端(位元)”0”係連接至n型電晶體閘極，及其反相”1”的節點(位元條)則連接至p型電晶體閘極，此通過/不通過電路為”關閉”狀態，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。由於商業化標準FPGA IC晶片包括常規及重覆閘極矩陣或區塊、LUTs及多工器或可編程互連接線，就像是商業化標準的DRAM晶片、NAND快閃IC晶片，對於晶片面積例如大於50mm2或80mm2的製程具有非常高的良率，例如是大於70%、80%、90%或95%。
另外，每一交叉點開關例如包括一二級逆變器(inverter/buffer)，其中之一條n金屬線連接至通過/不通過電路中緩衝器的輸入級的公共連接閘極端，而其中之一條m金屬線連接至通過/不通過電路中緩衝器的一輸出級的公共連接汲極端，此輸出級係由一控制P-MOS與一控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。交叉點開關的連接狀態或不連接狀態(通過或不通過)係由FGCMOS NVM單元、MRAM單元及RRAM單元所儲存的資料(0或1)所控制，複數FGCMOS NVM單元、MRAM單元及RRAM單元可分布在FPGA晶片且位在或靠近相對應的開關。另外，FGCMOS NVM單元、MRAM單元及RRAM單元可被設置 在FPGA某些區塊內的FGCMOS NVM單元、MRAM單元及RRAM單元矩陣內，其中FGCMOS NVM單元、MRAM單元及RRAM單元矩陣聚集或包括複數FGCMOS NVM單元、MRAM單元及RRAM單元用於控制在分布位置上的對應的交叉點開關。另外，FGCMOS NVM單元、MRAM單元及RRAM單元可被設置在FPGA許多複數區塊內的FGCMOS NVM單元、MRAM單元及RRAM單元矩陣內，其中每一FGCMOS NVM單元、MRAM單元及RRAM單元矩陣聚集或包括複數FGCMOS NVM單元、MRAM單元及RRAM單元用於控制在分布位置上的對應的交叉點開關。在交叉點開關內的控制N-MOS電晶體及控制P-MOS電晶體二者的閘極分別連接或耦接至FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)及其反相端(位元條)，FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)連接或耦接至通過/不通過開關電路的控制N-MOS電晶體閘極，而FGCMOS NVM單元、MRAM單元及RRAM單元的輸出端(位元)連接或耦接至通過/不通過開關電路的控制P-MOS電晶體閘極，且在二者之間具有一反相器。儲存在FGCMOS NVM單元、MRAM單元及RRAM單元連接至交叉點開關的節點上，且儲存的資料係用來編程二金屬線之間呈連接狀態或不連接狀態，當資料儲存在FGCMOS NVM單元、MRAM單元及RRAM單元的資料”1時，其中為”1”的輸出端(位元)係連接至控制N-MOS電晶體閘極，及在其反相端”0”則係連接至控制P-MOS電晶體閘極時，此通過/不通過電路可讓輸入端的資料通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現連接狀態(實質上)。當資料儲存在FGCMOS NVM單元、MRAM單元及RRAM單元被編程為”0”，為”0”的輸出端(位元)連接至控制N-MOS電晶體閘極，及其反相端”1”則係連接至控制P-MOS電晶體閘極時，複數控制N-MOS電晶體與複數控制P-MOS電晶體為”關閉”狀態，資料不能從輸入端通過至輸出端，也就是二金屬線與通過/不通過電路的二節點之間呈現不連接狀態。
另外，交叉點開關例如可包括複數多工器及複數開關緩衝器，此些多工器可依據儲存在FGCMOS NVM單元、MRAM單元或RRAM單元內的資料從n條輸入金屬線中選擇一個n輸入資料，並將所選擇的輸入資料輸出至開關緩衝器，此開關緩衝器依據儲存在FGCMOS NVM單元、MRAM單元或RRAM單元內的資料決定讓從多工器所輸出的資料通過或不通過至開關緩衝器輸出端所連接的(輸出M條金屬線其中之一)一金屬線，此開關緩衝器包括一二級逆變器(緩衝器)，其中從多工器所選擇的資料連接(輸入)至緩衝器的一輸入級的公共閘極端，而其中之一條金屬線連接至緩衝器的一輸出級的公共汲極端，此輸出級逆變器係由一控制P-MOS與控制N-MOS堆疊而成，其中控制P-MOS在頂端(位在Vcc與輸出級逆變器的P-MOS的源極之間)，而控制N-MOS在底部(位在Vss與輸出級逆變器的N-MOS的源極之間)。開關緩衝器的連接狀態或不連接狀態(通過或不通過)係由FGCMOS NVM單元、MRAM單元或RRAM單元所儲存的資料(0或1)所控制，FGCMOS NVM單元、MRAM單元或RRAM單元的輸出端(位元)連接或耦接至開關緩衝器電路的控制N-MOS電晶體閘極，而且也連接或耦接至開關緩衝器電路的控制P-MOS電晶體閘極，且在二者之間具有一反相器。，例如，複數金屬線A及複數金屬線B分別相交連接於一交叉點，其中分別將金屬線A分割成金屬線A1段及金屬線A2段，將金屬線B分別成金屬線B1段及金屬線B2段，交叉點開關可設置位於該交叉點，交叉點開關包括4對多工器及開關緩衝器，每一多工器具有3輸入端及1輸出端，也就是每一多工器可依據儲存在2個FGCMOS NVM單元、MRAM單元或RRAM單元內的2位元(bits)資料從3輸入端選擇其中之一作為輸出端。每一開關緩衝器接收從相對應的多工器所輸出資料及依據第三個FGCMOS NVM單元、MRAM單元或RRAM單元內的儲存第三個位元資料決定是否讓接收的資料通過或不通過，交叉點開關設置位在金屬線A1段、金屬線A2段、金屬線B1段及金屬線B2段之間，此交叉點開關包括4對多工器/開關緩衝器：(1)第一多工器的3個輸入端可能是金屬線A1段、金屬線B1段及金屬線B2段，對於多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”0”，第一多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第一開關緩衝器的輸入端。對於第1開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線A2段，對於第1開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線A2段。對於第一多工器，假如FGCMOS NVM單元、MRAM單 元或RRAM單元儲存的2位元資料為”1”及”0”時，第一多工器選擇金屬線B1段，而金屬線B1段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A2段。對於第一多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”1”時，第一多工器選擇金屬線B2段，而金屬線B2段連接至第一開關緩衝器的輸入端，對於第一開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A2段，對於第一開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A2段。(2)第一多工器的3個輸入端可能是金屬線A2段、金屬線B1段及金屬線B2段，對於第二多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”0”，第二多工器選擇金屬線A2段為輸入端，金屬線A2段連接至一第二開關緩衝器的輸入端。對於第2開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線A1段，對於第2開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線A1段。對於第二多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”1”及”0”時，第二多工器選擇金屬線B1段，而金屬線B1段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線A1段。對於第二多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”1”時，第二多工器選擇金屬線B2段，而金屬線B2段連接至第二開關緩衝器的輸入端，對於第二開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線A1段，對於第二開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線A1段。(3)第三多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B2段，對於第二多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”0”，第三多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第三開關緩衝器的輸入端。對於第3開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A1段的資料通過輸入至金屬線B1段，對於第3開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B1段。對於第三多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”1”及”0”時，第三多工器選擇金屬線A2段，而金屬線A2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B1段。對於第三多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”1”時，第三多工器選擇金屬線B2段，而金屬線B2段連接至第三開關緩衝器的輸入端，對於第三開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B2段的資料通過輸入至金屬線B1段，對於第三開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B2段的資料不能通過至金屬線B1段。(4)第四多工器的3個輸入端可能是金屬線A1段、金屬線A2段及金屬線B1段，對於第四多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”0”，第四多工器選擇金屬線A1段為輸入端，金屬線A1段連接至一第四開關緩衝器的輸入端。對於第4開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A1段的資 料通過輸入至金屬線B2段，對於第4開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A1段的資料不能通過至金屬線B2段。對於第四多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”1”及”0”時，第四多工器選擇金屬線A2段，而金屬線A2段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線A2段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線A2段的資料不能通過至金屬線B2段。對於第四多工器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的2位元資料為”0”及”1”時，第四多工器選擇金屬線B1段，而金屬線B1段連接至第四開關緩衝器的輸入端，對於第四開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”1”時，金屬線B1段的資料通過輸入至金屬線B2段，對於第四開關緩衝器，假如FGCMOS NVM單元、MRAM單元或RRAM單元儲存的位元資料為”0”時，金屬線B1段的資料不能通過至金屬線B2段。在此種情況下，交叉點開關是雙向的，且此交叉點開關具有4對多工器/開關緩衝器，每一對多工器/開關緩衝器被儲存在FGCMOS NVM單元、MRAM單元或RRAM單元內的3位元資料控制，對於交叉點開關共需要FGCMOS NVM單元、MRAM單元或RRAM單元的12位元資料，FGCMOS NVM單元、MRAM單元或RRAM單元可分布設置在FPGA晶片上，且位在或靠近相對應的交叉點開關及/或開關緩衝器。另外，FGCMOS NVM單元、MRAM單元或RRAM單元可被設置在FPGA某些區塊內的FGCMOS NVM單元、MRAM單元或RRAM單元矩陣內，其中FGCMOS NVM單元、MRAM單元或RRAM單元聚集或包括複數FGCMOS NVM單元、MRAM單元或RRAM單元用於控制在分布位置上的對應的交叉點開關。另外，FGCMOS NVM單元、MRAM單元或RRAM單元可被設置在FPGA複數某些複數區塊內的複數SRAM矩陣其中之一內，其中每一FGCMOS NVM單元、MRAM單元或RRAM單元矩陣聚集或包括複數FGCMOS NVM單元、MRAM單元或RRAM單元用於控制在分布位置上的相對應的交叉點開關。
商業化標準FPGA晶片的可編程互連接線包括位在互連接金屬線中間(或之間)一(或複數)多工器，此多工器每一FGCMOS NVM單元、MRAM單元或RRAM單元中儲存的資料從n條金屬互連接線中選擇連接一條金屬互連接線連接至多工器的輸出端，例如，金屬互連接線數目n=16，4位元資料的每一FGCMOS NVM單元、MRAM單元或RRAM單元需要選擇連接多工器之16輸入端的16條金屬互連接線任一條，並將所選擇的金屬互連接線連接或耦接至一連接至多工器輸出端的一金屬互連接線，從16條輸入端選擇一資料耦接、通過或連接至多工器輸出端連接的金屬線。
本發明另一方面揭露商業化標準邏輯運算驅動器在一多晶片封裝內，此多晶片封裝包括商業化標準複數FPGA IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而商業化標準複數FPGA IC晶片分別為裸片類型、單一晶片封裝或複數晶片封裝，每一商業化標準複數FPGA IC晶片可具有共同標準特徵或規格；(1)邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的邏輯閘極數目；(2)連接至每一邏輯區塊或運算器的輸入端的數目可大於或等於4、8、16、32、64、128或256；(3)電源電壓：此電壓可介於0.2伏特(V)至25V之間、0.2V至2V之間、0.2V至1.5V之間、0.1V至1V之間、0.2V至1V之間，或小於或低於或等於2.5V、2V、1.8V、1.5V或1V；(4)I/O接墊在晶片佈局、位置、數量及功能。由於FPGA晶片是商業化標準IC晶片，FPGA晶片在設計或產品數量可大量減少，因此，使用在先進半導體技術製造時所需的昂貴光罩或光罩組可大幅減少。例如，針對一特定技術可減少至3至20組光罩、3至10組光罩或3至5組光罩，因此NRE及製造的支出可大幅的降低。針對少量的晶片設計或產品，可經由少量的設計及產品使製造程序可被調整或優化，使其達到非常高的晶片製造良率。這樣的方式類似現在的先進商業化標準DRAM、或NAND快閃記憶體設計及製造程序。此外，晶片庫存管理變得簡單、高效 率，因此可使FPGA晶片交貨時間變得更短，成本效益更高。
本發明另一方面揭露商業化標準邏輯運算驅動器在一多晶片封裝，此多晶片封裝包括複數商業化標準FPGA IC晶片，其中非揮發性記憶體IC晶片用於使用不同應用所需編程的邏輯計算及(或)運算功能，而複數商業化標準FPGA IC晶片分別為裸片類型、單一晶片封裝或複數晶片封裝，商業化標準邏輯運算驅動器可具有共同標準特徵或規格；(1)商業化標準邏輯運算驅動器的邏輯區塊數目、或運算器數目、或閘極數目、或密度、或容量或尺寸大小，此邏輯區塊數目、或運算器數量可大於或等於32K、64K、256K、512K、1M、4M、16M、64M、256M、1G、4G或8G的邏輯區塊數厘或運算器數量。邏輯閘極數目可大於或等於128K、256K、512K、1M、4M、16M、64M、256M、1G、4G、8G、16G、32G或64G的邏輯閘極數目；(2)電源電壓：此電壓可介於0.2V至12V之間、0.2V至10V之間、0.2V至7V之間、0.2V至5V之間、0.2V至3V之間、0.2V至2V之間、0.2V至1.5V之間、0.2V至1V之間；(3)I/O接墊在商業化標準邏輯運算驅動器的多晶片封裝佈局、位置、數量及功能，其中邏輯運算驅動器可包括I/O接墊、金屬柱或凸塊，連接至一或多數(2、3、4或大於4)的USB連接埠、一或複數IEEE複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太連接埠、一或複數音源連接埠或串連埠，例如RS-32或COM連接埠、無線收發I/O連接埠、及/或藍芽訊號收發連接埠等。邏輯運算驅動器也可包括通訊、連接或耦接至記憶體碟的I/O接墊、金屬柱或凸塊，連接至SATA連接埠、或PCIs連接埠，由於邏輯運算驅動器可商業化標準生產，使得產品庫存管理變得簡單、高效率，因此可使邏輯運算驅動器交貨時間變得更短，成本效益更高。
另一方面本發明揭露商業化標準邏輯運算驅動器在一多晶片封裝，其包括一專用控制晶片，此專用控制晶片係被設計用來實現及製造各種半導體技術，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者，此專用控制晶片可使用先前半導體技術，例如先進於或等於、以下或等於40nm、20nm或10nm。此專用控制晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內商業化標準FPGA IC晶片封裝上。使用在專用控制晶片的電晶體可以是FINFET、全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用控制晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如專用控制晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體；或是專用控制晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。此專用控制晶片的功能有：(1)從外部邏輯運算器下載編程軟體原始碼至至在商業化標準FPGA晶片的可編程交互連接線之複數FGCMOS NVM單元、MRAM單元或RRAM單元內。或者，來自邏輯運算器以外的可編程軟體原始碼在取得進入在商業化標準FPGA晶片上的可編程互連接線的FGCMOS NVM單元、MRAM單元或RRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自邏輯運算器以外的資料鎖存以及增加資料的頻寬。例如，來自邏輯運算器以外的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自邏輯運算器以外的資料位元頻寬為32位元(在標準PCIs類型下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自邏輯運算器以外的資料訊號放大；(3)作為一使用者應用的輸入/輸出訊號；(4)電源管理；(5)下載來自邏輯運算器以外的資料至商業化標準FPGA晶片中的LUTs之FGCMOS NVM單元、MRAM單元或RRAM單元內，此外，來自邏輯運算器以外的資料在取得進入在商業化標準FPGA晶片上的LUTs的FGCMOS NVM單元、MRAM單元或RRAM單元之前可經由專用控制晶片中的一緩衝器或驅動器。專用控制晶片的驅動器可將來自邏輯運算器以外的資料鎖存以及增加資料的頻寬。例如，來自非揮發性晶片的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時 增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自邏輯運算器以外的資料位元頻寬為32位元(在標準PCIs類型下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用控制晶片的驅動器可將來自邏輯運算器以外的資料訊號放大。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯運算驅動器更包括一專用I/O晶片，此專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內商業化標準FPGA IC晶片封裝上。使用在專用I/O晶片的電晶體可以是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FDSOI)的MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET。使用在專用I/O晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如專用I/O晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體；或是專用I/O晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。專用I/O晶片所使用的電源電壓可大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而在同一邏輯驅動器內的商業化標準FPGA IC晶片所使用的電源電壓可小於或等於2.5V、2V、1.8V、1.5V或1V。在專用I/O晶片所使用的電源電壓可與同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝不同，例如，專用I/O晶片可使用的電源電壓為4V，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝所使用用的電源電壓為1.5V，或專用IC晶片所使用的電源電壓為2.5V，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝所使用用的電源電壓為0.75V。使用在專用I/O晶片內的場效應電晶體(Field-Effect-Transistors(FETs))的閘極的氧化物層(物理)厚度可大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而使用在邏輯運算驅動器的商業化標準FPGA IC晶片封裝內的FETs中閘極氧化物(物理)厚度可小於4.5nm、4nm、3nm或2nm。使用在專用I/O晶片中的FETs閘極氧化物厚度可與使用在同一輯運算驅動器中的商業化標準FPGA IC晶片封裝內的FETs中閘極氧化物厚度不同，例如，專用I/O晶片中的FETs閘極氧化物厚度為10nm，而使用在同一輯運算驅動器中的商業化標準FPGA IC晶片封裝內的FETs中閘極氧化物厚度為3nm，或是專用I/O晶片中的FETs閘極氧化物厚度為7.5nm，而使用在同一輯運算驅動器中的商業化標準FPGA IC晶片封裝內的FETs中閘極氧化物厚度為2nm。專用I/O晶片為邏輯驅動器提供複數輸入端、複數輸出端及ESD保護器，此專用I/O晶片提供：(i)巨大的複數驅動器、複數接收器或與外界通訊用的I/O電路；(ii)小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容大於在邏輯驅動器內的小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路。複數驅動器、複數接收器或與外界通訊用的I/O電路具有驅動能力、負載、輸出電容或輸入電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間、2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF。小型的複數驅動器、複數接收器或與邏輯驅動器內的複數晶片通訊用的I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF。專用I/O晶片上的ESD保護器尺寸是大於同一邏輯驅動器中的商業化標準FPGA IC晶片中的ESD保護器尺寸，在大的專用I/O晶片中的ESD保護器尺寸可介於0.5pF與20pF之間、0.5pF與15pF之間、0.5pF與10pF之間、0.5pF與5pF之間或0.5pF與2pF之間，或大於0.5pF、1pF、2pF、3pF、5pF或10pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在大型I/O驅動器或接收器、或用於與外界通訊(邏輯驅動器之外)通訊之用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF。例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型I/O驅動器或接收器、或用於與邏輯驅動器內的複數晶片通訊用的I/O電路可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或 輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF。
在標準商用化邏輯運算器中多晶片封裝的專用I/O晶片(或複數晶片)可包括一緩衝器及(或)驅動器電路作為：(1)下載來自邏輯運算器以外的編程軟體原始碼至在商業化標準FPGA晶片上的可編互連接線FGCMOS NVM單元、MRAM單元或RRAM單元。來自邏輯運算器以外的可編程軟體原始碼在取得進入在商業化標準FPGA晶片上的可編程互連接線的FGCMOS NVM單元、MRAM單元或RRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自邏輯運算器以外的資料鎖存以及增加資料的頻寬。例如，來自邏輯運算器以外的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自邏輯運算器以外的資料位元頻寬為32位元(在標準PCIs類型下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自邏輯運算器以外的資料訊號放大；(2)下載來自邏輯運算器以外的資料至商業化標準FPGA晶片中的LUTs之FGCMOS NVM單元、MRAM單元或RRAM單元內，來自邏輯運算器以外的的資料在取得進入在商業化標準FPGA晶片上的LUTs的FGCMOS NVM單元、MRAM單元或RRAM單元之前可經由專用I/O晶片中的一緩衝器或驅動器。專用I/O晶片的驅動器可將來自邏輯運算器以外的資料鎖存以及增加資料的頻寬。例如，來自邏輯運算器以外的資料頻寬(在標準SATA)為1位元，該驅動器可鎖存此1位元資料在驅動器中每一複數SRAM單元內，及將儲存或鎖存在複數並聯SRAM單元且同時增加資料頻寬，例如等於或大於4位元頻寬、8位元頻寬、16位元頻寬、32位元頻寬或64位元頻寬，另一例子，來自邏輯運算器以外的資料位元頻寬為32位元(在標準PCIs類型下)，援衝器可增加資料位元頻寬至大於或等於64位元頻寬、128位元頻寬或256位元頻寬，在專用I/O晶片的驅動器可將來自邏輯運算器以外的資料訊號放大。
商業化標準邏輯驅動器中的多晶片封裝的專用I/O晶片(或複數晶片)包括I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至一或複數USB連接埠、一或複數IEEE複數單層封裝揮發性記憶體驅動器4連接埠、一或複數乙太網路連接埠、一或複數音源連接埠或串接埠，例如是RS-232或COM連接埠、無線訊號收發I/Os及(或)藍芽訊號收發連接埠，此專用I/O晶片包括複數I/O電路或複數接墊(或複數微銅金屬柱或凸塊)作為連接或耦接至SATA連接埠或PCIs的連接埠，作為通訊、連接或耦接至記憶體碟之用。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯運算驅動器更包括一專用控制晶片及一專用I/O晶片，此專用控制晶片及專用I/O晶片在單一晶片上所提供功能如上述所揭露之內容相同，此專用控制晶片及專用I/O晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此專用控制晶片及專用I/O晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內商業化標準FPGA IC晶片封裝上。使用在專用控制晶片及專用I/O晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在專用控制晶片及專用I/O晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如專用控制晶片及專用I/O晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體，或是專用控制晶片及專用I/O晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET，針對在I/O晶片內的複數小型I/O電路，也就是小型驅動器或接收器、及大型I/O電路，也就是大型驅器或接收器皆可應用上述所揭露的專用控制晶片及專用I/O晶片的規範及內容。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器包括複數商業化標準FPGA IC晶片、專用I/O晶片、專用控制晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，在邏輯運算驅動器中的複數晶片之間的通訊及邏輯運算驅動器與外部或外界(邏輯運算驅動器之外)之間的通訊的揭露內容 如下：(1)專用控制及I/O晶片可直接與其它晶片或邏輯運算驅動器內的晶片通訊，及專用控制及I/O晶片也可直接與外部電路或外界電路(邏輯運算驅動器之外)直接通訊，專用I/O晶片包括二種複數I/O電路類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯運算驅動器之外的外部電路或外界電路通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊；(2)複數FPGA IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用控制及I/O晶片中的I/O電路通訊，其中專用控制及I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於複數FPGA IC晶片中的I/O電路，其中複數FPGA IC晶片中的I/O電路(例如，輸出電容或輸入電容小於2pF)連接或耦接至專用I/O晶片中的大型的I/O電路(例如，輸入電容或輸出電容大於3pF)作為與邏輯運算驅動器之外的外部電路或外界電路通訊；(3)專用控制晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中專用控制晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於專用控制晶片中的I/O電路，此外，專用控制晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊；(4)一或複數非揮發性記憶體IC晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中一或複數非揮發性記憶體IC晶片中的一I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用I/O晶片中的I/O電路通訊，其中專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於I/O電路中的非揮發性記憶體IC晶片，此外，一或複數非揮發性記憶體IC晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊。上文中”物件X直接與物件Y通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯運算驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”意即是物件X(例如邏輯運算驅動器中的第一晶片)可經由邏輯運算驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。
本發明另一方面揭露在多晶片封裝內的商業化標準邏輯運算驅動器，商業化標準邏輯運算驅動器包括複數商業化標準FPGA IC晶片、專用控制晶片及專用I/O晶片，經由現場編程用在使用各種不同應用需要的邏輯、計算及(或)處理功能，邏輯運算驅動器內的複數晶片之間的通訊及邏輯運算驅動器內的每一晶片與邏輯運算驅動器之外的外部電路或外界電路之間的通訊如以下所示：(1)專用控制晶片及專用I/O晶片直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊，此專用控制晶片及專用I/O晶片包括複數I/O電路的二種類型，一種類型具有大的驅動能力、大的負載、大的輸出電容或大的輸入電容作為與邏輯運算驅動器之外的外部電路或外界電路通訊，而另一類型具有小的驅動能力、小的負載、小的輸出電容或小的輸入電容可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊；(2))複數FPGA IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但是不與邏輯運算驅動器之外的外部電路或外界電路通訊，其中複數FPGA IC晶片內的I/O電路可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中的I/O電路，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於複數FPGA IC晶片中的I/O電路，其中複數FPGA IC晶片中的I/O電路，其中複數FPGA IC晶片中的其中之一的I/O(晶片外)電路(例如，輸入或輸出電容係小於2pF)連接或耦接至專用I/O晶片的巨大的或大的I/O電路(例如，輸入或輸出電容係大於3pF)，用於與邏輯驅動器的外部或外界電路通訊；(3)專用控制晶片只單獨；(3)一或複數非揮發性記憶體IC晶片可單一直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，但不與邏輯運算驅動器之外的外部電路及/或外界電路通訊，其中一或複數非揮發性記憶體IC晶片專用控制晶片中的一I/O電路(晶片外)可間接與邏輯運算驅動器之外的外部電路或外界電路經由專用控制晶片及專用I/O晶片中 的I/O電路通訊，其中專用控制晶片及專用I/O晶片中的I/O電路的驅動能力、負載、輸出電容或輸入電容明顯大於專用控制晶片中的I/O電路中的非揮發性記憶體IC晶片，此外，一或複數非揮發性記憶體IC專用控制晶片可直接與邏輯運算驅動器內的其它晶片或複數晶片通訊，也可與邏輯運算驅動器之外的外部電路或外界電路通訊。”物件X直接與物件Y通訊”、”物件X不直接與物件Y通訊”及”物件X不與物件Y通訊”等敍述文字，己揭露於及定義於之前段落的內容中，此些敍述文字具有相同的意義。上文中”物件X直接與物件Y通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)直接與物件Y通訊或耦接不需要經由或通過邏輯運算驅動器中的任一晶片。上文中”物件X不直接與物件Y通訊”意即是物件X(例如邏輯運算驅動器中的第一晶片)可經由邏輯運算驅動器中的任一晶片中複數晶片與物件Y間接地通訊或耦接，而”物件X不與物件Y不通訊”意即是物件X(例如是邏輯運算驅動器中的第一晶片)不直接或間接與物件Y通訊或耦接。
本發明另一方面揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯運算驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯運算驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯運算驅動器中的FGCMOS NVM單元、MRAM單元或RRAM單元中，以作為實現他(或她)的創新技術或應用概念想法。
本發明另一方面揭露在一多晶片封裝中的邏輯運算驅動器類型，邏輯運算驅動器類型更包括一創新的ASIC晶片或COT晶片(以下簡稱IAC)，作為知識產權(Intellectual Property(IP))電路、特殊應用(,Application Specific(AS))電路、類比電路、混合訊號(mixed-mode signal)電路、射頻(RF)電路及(或)收發器、接收器、收發電路等。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此IAC晶片可以使用先進於或等於、以下或等於40nm、20nm或10nm。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內商業化標準FPGA IC晶片封裝上。此IAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內商業化標準FPGA IC晶片封裝上。使用在IAC晶片的電晶體可以是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET。使用在IAC晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如IAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體；或是IAC晶片係使用FDSOI MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。IAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器(包括IAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。
對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發IAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯運算驅動器類型可包括整合上述專用控制晶片及IAC晶片功能的單一專用控制及IAC晶片(以下簡稱DCIAC晶片)，DCIAC晶片現今包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130 nm、250nm、350nm或500nm。此外，DCIAC晶片可以使用先進於或等於、以下或等於40nm、20nm或10nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內複數商業化標準FPGA IC晶片上。使用在DCIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCIAC晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如DCIAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。或是DCIAC晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。DCIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。若使用邏輯運算驅動器(包括DCIAC晶片晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發DCIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另一方面揭露在多晶片封裝中的邏輯運算驅動器類型可包括整合上述專用控制晶片、專用I/O晶片及IAC晶片功能的單一專用控制、控制及IAC晶片(以下簡稱DCDI/OIAC晶片)，DCDI/OIAC晶片包括控制電路、智慧產權電路、特殊應用(AS)電路、類比電路、混合訊號電路、RF電路及(或)訊號發射電路、訊號收發電路等，DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，此外，DCDI/OIAC晶片可以使用先進於或等於、以下或等於40nm、20nm或10nm。此DCIAC晶片可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內複數商業化標準FPGA IC晶片上。使用在DCDI/OIAC晶片的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DCDI/OIAC晶片的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如DCDI/OIAC晶片係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體，或是DCDI/OIAC晶片係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。DCDI/OIAC晶片可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm，而且NRE成本係比現有或常規的ASIC或COT晶片使用先進IC製程或下一製程世代設計及製造上便宜，例如比30nm、20nm或10nm的技術更先進的技術便宜。使用先進IC製程或下一製程世代設計一現有或常規的ASIC晶片或COT晶片，例如，比30nm、20nm或10nm的技術設計，需超過美金5百萬元、美金一千萬元、美金2千萬元或甚至超過美金5千萬元或美金1億元。例如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器(包括DCDI/OIAC晶片)設計實現相同或相似的創新或應用，及使用較舊的或較不先進的技術或製程世代可將此NRE成本費用降低小於美金1仟萬元、美金7百萬元、美金5百萬元、美金3百萬元或美金1百萬元。對於相同或類似的創新技術或應用，與現有常規邏輯運算ASIC IC晶片及COT IC晶片的開發比較，開發DCDI/OIAC晶片的NRE成本可被降低大於2倍、5倍、10倍、20倍或30倍。
本發明另外揭露一種將現有邏輯ASIC晶片或COT晶片硬體產業模式經由邏輯運算驅動器改變成一軟體產業模式。在同一創新及應用上，邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的常規ASIC晶片或常規COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，而僅使用舊的或較不先進的半導體技術或製程世代設計如上述之IAC晶片、DCIAC晶片或DCDI/OIAC晶片，關於此方面的揭露，可能是(1)設計及擁有IAC晶片、DCIAC晶片或DCDI/OIAC晶片；(2)從第三方採購裸晶類型或封裝類型的複數商業化標準FPGA晶片；(3)設計及製造(可以外包此製造工作給製造提供者的一第三方)內含有自有擁有的IAC晶片、DCIAC晶片或DCI/OIAC晶片的邏輯運算驅動器；(3)為了創新技術或新應用需求安裝內部開發軟體至邏輯運算驅動器內的FGCMOS NVM單元、MRAM單元或RRAM單元內；及(或)(4)賣己安裝程式的邏輯運算驅動器給他們的客戶，在此情況下，他們仍可販賣硬體，此硬體不用使用先進半導體技術的設計及製造之ASIC IC晶片或COT IC晶片，例如比30nm、20nm或10nm的技術更先進的技術。他們可針對所期望的應用撰寫軟體原始碼進行邏輯運算驅動器中的複數商業化標準FPGA晶片編程，期望的應用例如是人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另一方面提供用於邏輯驅動器內的標準商業化FPGA IC晶片，此標準商業化FPGA IC晶片可使用先進半導技術世代設計、實施及製造，其技術世代例如是22nm、20nm、16nm、12nm、10nm、7nm、5nm或3nm技術世代的技術，或是製程技術世代於先進於或等於30nm、20nm或10nm以下的技術，標準商業化FPGA IC晶片可經由以下段落的製程步驟製造： 運算IC晶片或計算IC晶片或在邏輯運算驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此複數商業化標準FPGA IC晶片提供(1)使用(可現場編程)功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2)使用(非現場編程)功能、處理器及操作的固定金屬交互線路。一旦複數FPGA IC晶片中的可現場編程金屬交互線路被編程，複數FPGA IC晶片可被操作與運算IC晶片與計算IC晶片或在同一邏輯運算驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明另外提供在一多晶片封裝內的一邏輯運算驅動器更包括一或複數高速動態隨機存取記憶體(DRAM)IC晶片用於處理及/或計算時資料的高速存取。DRAM IC晶片可使用等於或超過40nm的製程世代/點的技術製造，例如是超過40nm、30nm、20nm或10nm的製程世代/點的技術製造，DRAM IC晶片的密度可等於或大於64M位元(Mb)，例如是大於或等於64Mb、128Mb、256Mb、1Gb、4Gb、8Gb、16Gb、32Gb、128Gb、256Gb或512Gb，處理或計算所需的資料可從儲存在DRAM IC晶片中獲取，且處理或計算後產生的結果資料可被儲存在DRAM IC晶片中。
本發明另一方面揭露在邏輯運算驅動器中使用的商業化標準FPGA IC晶片，使用先進半導體技術或先進世代技術設計及製造的商業化標準FPGA晶片，其技術世代例如是22nm、20nm、16nm、12nm、10nm、7nm、5nm或3nm技術世代的技術，或是製程技術世代於先進於或等於30nm、20nm或10nm以下的技術例如比30奈米(nn)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，複數商業化標準FPGA IC晶片由以下段落中揭露製造過程之步驟： (1)提供一半導體基板(例如一矽基板)或一絕緣層上覆矽(Silicon-on-Insulator；SOI)基板，其中晶圓的形式及尺寸例如是8吋、12吋或18吋，複數電晶體經由先進半導體技術或新世代技術晶圓製程技術形成在基板表面，電晶體可能是FINFET、FDSOI MOSFET、PDSOI MOSFET或常規的MOSFET，形成電晶體的程序可被用於在FGCMOS NVM單元中的MOSFET電晶體(例如用於邏輯閘、多工器、控制電路等)、FG NMOS及FG PMOS，另外一雙閘極氧化物程序的一厚氧化物可形成在用於編程的高電壓及抺除控制電路上；(2)經由晶圓製程在基板(或晶片)表面上或含有電晶體的層面上形成一第一交互連接線結構(First Interconnection Scheme in,on or of the Chip(FISC))，此FISC包括複數交互連接線金屬層，在複數交互連接線金屬層之間具有一金屬間介電層，此FISC結構可經由執行一單一鑲嵌銅製程及(或)一雙鑲嵌銅製程而形成，例如，在複數交互連接線金屬層中一交互連接線金屬層中的金屬線可經由單一鑲嵌銅製程形成，如下步驟如示：(1i)提供一第一絕緣介電層(可以是一金屬間介電層位在暴露通孔金屬層或暴露在外的金屬接墊、金屬線或交互連接線的上表面)，第一絕緣介電層的最頂層例如可以是一低介電系數(LowK)介電層，例如是一碳基氧化矽(SiOC)層；(2ii)例如以化學氣相沉積(Chemical Vapor Deposition(CVD))方法沉積一第二絕緣介電層在整個晶圓上或在第一絕緣介電層上及在第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上，第二絕緣介電層經由下列步驟形成(a)沉積一底部區分蝕刻停止層，例如一碳基氮化矽(SiON)層在第一絕緣介電層的最頂層表面上及第一絕緣介電層中暴露通孔金屬層或暴露在外的金屬接墊上；(b)接著沉積一低介電係數介電層在底部區分蝕刻停止層上，例如一SiOC層，此低介電常數介電材質之介電常數小於氧化矽材質，SiOC層及SiON層可經由CVD方式沉積，FISC的第一絕緣介電層及第二絕緣介電層的材質包括一無機材質、或包括矽、氮、碳及(或)氧的化合物；(3iii)接著形成複數溝槽或複數開孔在第二絕緣介電層中，經由以下步驟：(a)塗覆、曝光、形成複數溝槽或複數開孔在一光阻層中；(b)經由蝕刻的方式形成溝槽或複數開孔在第二絕緣介電層中，接著去除光阻層；(4iv)然後沉積一黏著層在整個晶圓上，包括在第二絕緣介電層的複數溝槽或複數開孔內，例如係使用濺鍍或CVD的方式，形成一鈦層(Ti)或氮代鈦(TiN)層(厚度例如是在1納米至50納米之間)；(5v)接著，形成一電鍍用種子層在黏著層上，例如濺鍍或CVD形成一銅種子層(其厚度例如介於3納米(nm)至200nm之間)；(6vi)接著電鍍一銅層(其厚度例如是介於10nm至3000nm之間、介於10nm至1000nm之間、介於10nm至500nm之間)在銅種子層上；(7vii)接著使用化學機械程序(Chemical-Mechanical Process(CMP))移除在第二絕緣介電層中複數溝槽或複數開孔之外不想要的金屬(Ti或TiN/銅種子層/電鍍銅層)，直到第二絕緣介電層的頂面被露出，保留在第二絕緣介電層內的複數溝槽或複數開孔中的金屬被用來作為FISC中的交互連接線金屬層的金屬栓塞(金屬栓塞)、金屬線或金屬連接線。
另一例子，FISC中交互連接線金屬層的金屬線及連接線及FISC的金屬間介電層中的金屬栓塞可由雙鑲嵌銅製程形成，步驟如下：(1i)提供第一絕緣介電層形成在暴露的金屬線及連接線或金屬墊表面上，第一絕緣介電層的最頂層，例如是SiCN層或氮化矽(SiN)層；(2ii)形成包括複數絕緣介電層的一介電疊層在第一絕緣介電層的最頂層及在暴露的金屬線及連接線或金屬墊表面上，介電疊層從底部至頂端包括形成(a)一底部低介電係數介電層，例如一SiOC層(作為栓塞介電層或金屬間介電層使用)；(b)一中間區分蝕刻停止層，例如一SiCN層或SiN層；(c)一低介電常數SiOC頂層(作為同一交互連接線金屬層中金屬線及連接線之間的絕緣介電層)；(d)一頂端區分蝕刻停止層，例如一SiCN層或SiN層。所有的絕緣介電層(SiCN層、SiOC層或SiN層)可經由CVD方式沉積形成；(3iii)在介電疊層中形成溝槽、開口或穿孔，其步驟包括：(a)以塗佈、曝光及顯影一第一光阻層在光阻層中的複數溝槽或複數開孔內，接著(b)蝕刻曝露的頂端區分蝕刻停止層及頂端低介電SiOC層及停止在中間區分蝕刻停止層(SiCN層或SiN層)，在介電疊層中形成溝槽或頂端開口，所形成的溝槽或頂端開口經由之後的雙鑲嵌銅製程形成交互連接線金屬層中的金屬線及連接線；(c)接著，塗佈、曝光及顯影一第二光阻層及在第二光阻層中形成開孔及孔洞；(d)蝕刻曝露的中間區分蝕刻停止層(SiCN層或SiN層)，及底部低介電常數SiOC層及停止在第一絕緣介電層中的金屬線及連接線，形成底部開口或孔洞在介電疊層中底部，所形成的底部開口或孔洞經由之後雙鑲嵌銅製程形成金屬栓塞在金屬間介電層中，在介電疊層頂端中的溝槽或頂端開口與介電疊層底部中的底部開口或孔洞重疊，頂端的開口或孔洞尺寸比底部開口或孔洞尺寸更大，換句話說，從頂示圖觀之，介電疊層的底部中的底部開口及孔洞被介電疊層中頂端溝槽或開口圍住；(4iv)形成金屬線、連接線及金屬栓塞，步驟如下：(a)沉積黏著層在整在晶圓上，包括在介電疊層上及在介電疊層頂端內 的蝕刻成的溝槽或頂端內，及在介電疊層底部內的底部開口或孔洞，例如，以濺鍍或CVD沉積Ti層或TiN層(其厚度例如是介於1nm至50nm之間)；(b)接著，沉積電鍍用種子層在黏著層上，例如濺鍍或CVD沉積銅種子層(其厚度例如是介於3nm至200nm之間)；(c)接著，電鍍一銅層在銅種子層上(其厚度例如是介於20nm至6000nm之間、10nm至3000之間或10nm至1000nm之間)；(d)接著，使用CMP方式移除位在溝槽或頂端開口外及在介電疊層內底部開口或孔洞不需要的金屬(Ti層或TiN層/銅種子層/電鍍銅層)，直至介電疊層的頂端表面被曝露。保留在溝槽或頂端開口內的金屬用以作為交互連接線金屬層中的金屬線或連接線，而保留在金屬間介電層中底部開口或孔洞用以作為金屬栓塞，用於連接金屬栓塞上方及下方的金屬線或連接線。在單一鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟可形成交互連接線金屬層中的金屬線或連接線，接著再次執行銅電鍍製程步驟及CMP製程步驟形成金屬間介電層中的金屬栓塞在交互連接線金屬層上，換句話說，在單一鑲嵌銅製程，銅電鍍製程步驟及CMP製程步驟可被執行二次，用以形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層上。在雙鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟只被執行一次，用於形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞在交互連接線金屬層下。可重複多次使用單一鑲嵌銅製程或雙鑲嵌銅製程，形成交互連接線金屬層中的金屬線或連接線及形成金屬間介電層中的金屬栓塞，用以形成FISC中複數交互連接線金屬層中的金屬線或連接線及金屬間介電層中的金屬栓塞，FISC可包括複數交互連接線金屬層中4至15層金屬線或連接線或6至12層金屬線或連接線。
在FISC內的金屬線或連接線係連接或耦接至底層的電晶體，無論是單一鑲嵌製程或雙向鑲嵌製程所形成FISC內的金屬線或連接線的厚度係介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，而FISC中的金屬線或連接線的寬度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或寬度窄於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，金屬間介電層的厚度例如是介於3nm至500nm之間、介於10nm至1000nm之間，或是厚度小於或等於5nm、10nm、30nm、5可用於0nm、100nm、200nm、300nm、500nm或1000nm，FISC中的金屬線或連接線可作為可編程交互連接線。
(3)沉積一保護層(passivation layer)在整個晶圓上及在FISC結構上，此保護層係用於保護電晶體及FISC結構免於受到外部環境中的水氣或污染，例如是鈉游離粒子。保護層包括一游離粒子捕捉層例如是SiN層、SiON層及(或)SiCN層，此游離粒子捕捉層的厚度係大於或等於100nm、150nm、200nm、300nm、450nm或500nm，形成開口在保護層內，曝露出FISC最頂層的上表面。
(4)形成一第二交互連接線結構(Second Interconnection Scheme in,on or of the Chip(SISC))在FISC結構上，此SISC包括複數交互連接線金屬層，及複數交互連接線金屬層每一層之間的一金屬間介電層，以及可選擇性包括一絕緣介電層在保護層上及在SISC最底部的交互連接線金屬層與保護層之間，接著絕緣介電層沉積在整個晶圓上，包括在保護層上及保護層中的開口內，此67可具有平面化功能，一聚合物材質可被使用作為絕緣介電層，例如是聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，SISC的絕緣介電層的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與保護層中的開口重疊並曝露出FISC最頂端之金屬層表面，在某些應用或設計中，在聚合物層中的開口尺寸係大於保護層中的開口，而保護層部分上表面被聚合物中的開口曝露，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在固化後的聚合物層上及曝露在固化聚合物層開口內的FISC最頂層交互連接線金屬層表面或曝露在固化聚合物層開口內的保護層表面：(a)首先沉積一黏著層在整個晶圓的固化聚合物層上，及在固化聚合物層開口內的FISC最頂層交互連接 線金屬層表面或曝露在固化聚合物層開口內的保護層表面，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成複數溝槽或複數開孔在光阻層內，用於形成SISC中的交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可與固化聚合物層內的開口整個面積重疊，經由後接程序在固化聚合物層開口中的金屬栓塞；曝露在複數溝槽或複數開孔底部的銅種子層；(d)接著電鍍一銅層(其厚度例如係介於0.3μm至20μm之間、介於0.5μm至5μm之間、介於1μm至10μm之間、介於2μm至20μm之間)在光阻層內的圖案化複數溝槽或複數開孔底部的銅種子層上；(e)移除剩餘的光阻層；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞及保護層內的金屬栓塞；及浮凸金屬(Ti(TiN/銅種子層/電鍍銅層)留在或保留在光阻層中的複數溝槽或複數開孔的位置(其中光阻層將在形成電鍍銅層後被移除)用於交互連接線金屬層的金屬線或連接線。對於金屬栓塞及SISC的金屬線的第二層，可重覆上述銅浮凸製程，但具有開口或開孔的金屬間介電層可先形成在上述銅浮凸製程之前，一聚合物材質可使用在金屬間介電層上，例如聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，SISC的絕緣介電層的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影而形成複數開口在聚合物層內，然後將具有開口的聚合物層在如上所述和規定的條件下固化，以形成絕緣介電層的製程及其開口，以及以浮凸銅製程形成絕緣介電層內的金屬栓塞及在絕緣介電層中的交互連接線金屬層的金屬線或連接線可被重覆而形成SISC中的複數交互連接線金屬層，其中絕緣介電層用於作為位在SISC中複數交互連接線金屬層之間的金屬間介電層，以及在絕緣介電層(現在是在金屬間介電層內)中的金屬栓塞用於連接或耦接複數交互連接線金屬層上下二層的金屬線或連接線，SISC中最頂層的交互連接線金屬層被SISC最頂層的絕緣介電層覆蓋，最頂層的絕緣介電層具有複數開口曝露最頂層的交互連接線金屬層的上表面，SISC可包括例如是2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，SISC中複數交互連接線金屬層的金屬線或連接線具有黏著層(例如是Ti層或TiN層)及只位在金屬線或連接線底部的銅種子層，但沒有在金屬線或連接線的側壁，此FISC中複數交互連接線金屬層金屬線或連接線具有黏著層(例如是Ti層或TiN層)及位在金屬線或連接線底部及側壁的銅種子層。
SISC的交互連接金屬線或連接線連接或耦接至FISC的交互連接金屬線或連接線，或經由保護層中開口中的金屬栓塞連接至晶片內的電晶體，此SISC的金屬線或連接線厚度係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，而SISC的金屬線或連接線寬度係例如介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或寬度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm。金屬間介電層的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC的金屬線或連接線用於作為可編程交互連接線。
(5)形成微型銅柱或凸塊(i)在SISC最頂層的交互連接線金屬層的上表面及SISC中絕緣介電層內的曝露的開口內，及(或)(ii)在SISC最頂層的絕緣介電層上。執行如上述段落揭露及說明中的浮凸銅製程而形成微型銅柱或凸塊，其中浮凸銅製程的步驟如下所示：(a)沉積一黏著層在整個晶圓上或在SISC結構的最頂層介電層上，及在最頂層絕緣介電層中的開口內，例如，濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至300nm之間或介於3nm至200nm之間)；(c)塗佈、曝光及顯影一光阻層；在光阻層中形成複數開口或孔洞，用於 之後的程序形成微型金屬柱或凸塊，曝光(i)SISC的最頂端的絕緣層內的開口底部的最頂端交互連接線金屬層的上表面；及(ii)曝光SISC最頂端絕緣介電層的區域或環形部，此區域係圍在最頂端絕緣介電層內的開口；(d)接著，電鍍一銅層(其厚度例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間或介於5μm至15μm之間)在光阻層圖案化開口或孔洞內的銅種子層上；(e)去除剩餘的光阻層；(f)去除或蝕刻未在電鍍銅層下方的銅種子層及黏著層；剩餘或保留下的金屬用作為微型銅柱或凸塊，此微型銅柱或凸塊連接或耦接至SISC的交互連接金屬線或連接線及FISC的交互連接金屬線或連接線，及經由SISC最頂端絕緣介電層的開口中的金屬栓塞連接至晶片中的電晶體。微型金屬柱或凸塊的高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，微型金屬柱或凸塊的剖面的最大直徑(例如係圓形的直徑或是方形或長方形的對角線長度)例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，微型金屬柱或凸塊中最相鄰近的金屬柱或凸塊之間的空間距離係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
(6)切割晶圓取得分開的複數商業化標準FPGA晶片，複數商業化標準FPGA晶片依序從底部至頂端分別包括：(i)電晶體層；(ii)FISC；(iii)一保護層；(iv)SISC層及(v)微型銅柱或凸塊，SISC最頂端的絕緣介電層頂面的層級的高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm。
本發明另一方面依據多晶片封裝技術及製程提供一扇出交互連接線技術(FOIT)用於製作或製造邏輯運算驅動器，其製程步驟如下所示：
(1)提供一晶片載體、支架、灌模材料或基板，及複數IC晶片及封裝；然後放置、固定或黏著複數IC晶片及封裝在晶片載體、支架、灌模材料或基板上，晶片載體、支架、灌模材料或基板可以是晶圓類型(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板類型(其寬度或長度是大於或等於20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質。如上所述揭露及說明中的複數IC晶片及封裝可被設置、固定或黏著在晶片載體、支架、灌模材料或基板上，其中複數IC晶片及封裝包括複數商業化標準FPGA IC晶片、專用控制晶片、複數專用I/O晶片、專用控制及I/O晶片、IAC、DCIAC及(或)DCDI/OIAC晶片，所有的晶片被設置在複數邏輯運算驅動器內，且在晶片的上表面設置微型銅柱或凸塊，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，複數晶片被設置、固定或黏著在晶片載體、支架、灌模材料或基板上時，晶片具複數電晶體的表面或側邊朝向，複數晶片的矽基板的背面(此側未具有複數電晶體)朝下設置、固定或黏著在晶片載體、支架、灌模材料或基板上。
(2)例如使用旋轉塗佈的方式、網版印刷方式或滴注方式或灌模方式將一材料、樹脂或化合物填入複數晶片之間的間隙及覆蓋在複數晶片上，此灌模方式包括壓力灌模(使用上模及下模的方式)或澆注灌模(使用滴注方式)，此材料、樹脂或化合物可以是一聚合物材質，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此聚合物可例如是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、由日本Nagase ChemteX公司提供的環氧樹脂基底灌模化合物、樹脂或密封膠，此材料、樹脂或化合物被使在(經由塗佈、印刷、滴注或灌模)晶片載體、支架、灌模材料 或基板之上及在複數晶片上至一水平面，如(i)將複數晶片的間隙填滿；(ii)將複數晶片的最頂端覆蓋；(iii)填滿複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片上的微型銅柱或凸塊的上表面，此材料、樹脂及化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，此材料可是聚合物或灌模材料，使用CMP拋光或研磨方式將使用的材料、樹脂或化合物的表面至複數晶片上的所有的微型凸塊或柱的上表面全部曝露。晶片載體、支架、灌模材料或基板接著可：(i)在CMP製程後及在邏輯運算驅動器上形成頂部交互連接線結構(TISD)之前，晶片載體、支架、灌模材料或基板可被移除，其中TISD將於下文中揭露；(ii)在之後的製造邏輯運算驅動器步驟期間，晶片載體、支架、灌模材料或基板保持晶圓或面板類型，在所有的生產或製造邏輯運算驅動器的製程步驟後移除晶片載體、支架、灌模材料或基板，或(iii)被保留成為最後完成且分離的邏輯運算驅動器產品的一部分，而移除晶片載體、支架、灌模材料或基板的方式例如可以是一CMP製程、一拋光製程、晶片背面研磨製程，或者，在晶圓或面板製程中，利用一CMP製程、一拋光製程、晶片背面研磨製程移除部分的晶圓或面板使其變薄，在所有的晶圓或面板製程結東後，晶圓或面板可經由切割分離成為複數個別的邏輯運算驅動器。
(3)經由一晶圓或面板製程形成邏輯運算驅動器上的頂部交互連接線結構(TISD)在平坦化材料、樹脂或化合物上及在微型金屬柱或凸塊曝露的上表面，TISD包括複數金屬層，在每一金屬層之間具有金屬間介電層，及可選擇性的包括絕緣介電層在平坦化材料、樹脂或化合物層上及在平坦化材料、樹脂或化合物層與TISD的最底端交互連接線金屬層之間，TISD中的複數交互連接線金屬層的金屬線或連接線位在複數晶片上方及水平延伸越過複數晶片的邊緣，換句話說，金屬線或連接線穿過邏輯運算驅動器的複數晶片之間的間隙，TISD中的複數交互連接線金屬層的金屬線或連接線連接或耦接邏輯運算驅動器的二個或更多的晶片的電路，TISD形成的步驟如下：TISD的絕緣介電層接著沉積在整個晶圓上，包括在平坦化材料、樹脂或化合物層及微型銅柱或凸塊曝露的上表面上，絕緣介電層具有平坦化的功能，一聚合物材質可被用於TISD的絕緣介電層，例如包括聚酰亞胺、苯並環丁烯、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，TISD的絕緣介電層所使用的材質包括有機材質，例如是一聚合物、或材質化合物包括碳，此聚合物層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影而形成複數開口在聚合物層內，在光感性光阻絕緣介電層中的開口與微型銅柱或凸塊曝露的上表面、邏輯運算驅動器中的複數晶片上的微型銅柱或凸塊之曝露的上表面重疊，在某些應用或設計中，在聚合物層中的開口尺寸係小於微型銅柱或凸塊的上表面尺寸，在其它的應用或設計中，在聚合物層中的開口尺寸係大於微型銅柱或凸塊的上表面尺寸，聚合物層內的開口曝露平坦化材料、樹脂或化合物層的上表面，接著光感性光阻聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，接著在某些情況下，進行一浮凸(emboss)銅製程在TISD的絕緣介電層上或上方、及在固化後聚合物層內的開口中的微型銅柱或凸塊曝露的上表面上或上方、在固化後聚合物層內的開口中的平坦化材料、樹脂或化合物曝露的上表面上或上方：(a)首先沉積一黏著層在整個晶圓的固化聚合物層上、及在固化聚合物層內的複數開口中的微型銅柱或凸塊曝露的上表面，某些案例中，黏著層可沉積在固化聚合物層內的複數開口中的平坦化材料、樹脂或化合物曝露的上表面，例如，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(b)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至400nm之間或介於3nm至200nm之間)；(c)塗佈、曝露及顯影光阻層在銅種子層上，經由之後接續的製程形成複數溝槽或複數開孔在光阻層內，用於形成TISD中的複數交互連接線金屬層之金屬線或連接線，其中在光阻層內的溝槽(開口)部分可與固化聚合物層內的開口整個面積重疊，經由後接程序在固化聚合物層開口中的金屬栓塞；曝露在複數溝槽或複數開孔底部的銅種子層；(d)接著電鍍一銅層(其厚度例如係介於0.3μm至20μm之間、介於0.5μm至5μm之間、介於1μm至10μm之 間、介於2μm至10μm之間)在光阻層內的圖案化複數溝槽或複數開孔底部的銅種子層上；(e)移除剩餘的光阻層；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此浮凸金屬(Ti(TiN/銅種子層/電鍍銅層)留在或保留在固化聚合物層的開口內，用於作為絕緣介電層內的金屬栓塞；及浮凸金屬(Ti(TiN/銅種子層/電鍍銅層)留在或保留在光阻層中的複數溝槽或複數開孔的位置(其中光阻層將在形成電鍍銅層後被移除)用於TISD中的複數交互連接線金屬層之金屬線或連接線，形成絕緣介電層及複數開口的製程及以浮凸銅製程用於形成在絕緣介電層內的複數金屬栓塞及複數交互連接線金屬層中的金屬線或連接線可被重覆以形成複數交互連接線金屬層在TISD中，其中絕緣介電層的底層部分用於TISD中的二複數交互連接線金屬層之間的金屬間介電層、及絕緣介電層底層部分內的複數金屬栓塞(現在係在金屬間介電層內)用於連接或耦接TISD中的二複數交互連接線金屬層之金屬線或連接線，絕緣介電層的最頂層部分被用作為在TISD的同一交互連接線金屬層中之交互連接金屬線或連接線之間的介電層，也就是交互連接金屬線或連接線位在絕緣介電層的最頂層之內，TISD的最頂端複數交互連接線金屬層被TISD的最頂端絕緣介電層覆蓋，最頂端絕緣介電層具有複數開口在絕緣介電層內且曝露最頂端複數交互連接線金屬層的上表面，TISD可包括2至6層的複數交互連接線金屬層或3至5層的複數交互連接線金屬層，TISD中的交互連接金屬線或連接線具有黏著層(例如是Ti層或TiN層)及銅種子層只位在底部，而沒有位在金屬線或連接線的側壁上，FISC的交互連接金屬線或連接線具有黏著層(例如是Ti層或TiN層)及銅種子層，位在金屬線或連接線的底部及側壁上。
TISD交互連接金屬線或連接線通過複數晶片上的微型金屬柱或凸塊連接或耦接至SISC交互連接金屬線或連接線、FISC交互連接金屬線或連接線及(或)邏輯運算驅動器中的複數晶片上的電晶體，複數晶片被填在複數晶片之間的間隙之樹脂材料或化合物圍繞，這些晶片的表面也被樹脂材料或化合物覆蓋，TISD中的金屬線或連接線之厚度例如係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或是厚度係厚於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD中的金屬線或連接線的寬度例如係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或是寬度是大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD的金屬間介電層的厚度例如係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或是厚度係厚於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD中的複數交互連接線金屬層之金屬線或連接線可用於複數可編程交互連接線。
(4)經由上述揭露的銅浮凸製程形成複數銅柱或凸塊在TISD中最頂端絕緣介電層上的複數銅柱或凸塊，及在TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層曝露的上表面，其製程步驟如下：(a)沉積t72在整個晶圓或面板的TISD之最頂端絕緣介電層上，及在TISD中最頂端絕緣介電層的複數開口內的複數交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層，用於形成銅接墊，在光阻層內的開口與TISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至TISD最頂端絕緣介電層的一環形區塊複數銅柱或凸塊環繞(TISD的)最頂端絕緣介電層的開口；(d)接著電鍍一銅層(其厚度例如係介於1μm至50μm之間、介於1μm至40μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間或介於1μm至3μm之間)在光阻層的開口內的銅種子層上；(e)移除剩餘的光阻；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的金屬層被用於作為複數銅柱或凸塊，複數銅柱或凸塊可用於連接或耦接至邏輯運算驅動器的複數晶片，例如是專用I/O晶片，至邏輯運算驅動器之外的外部電路或元件，複數銅柱或凸塊的高度例如是介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於50μm、30μm、20μm、15μm或10μm，複數銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至120μm之間、介於10μm至100μm之間、介 於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，複數銅凸塊或銅金屬柱可用於邏輯運算驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，基板、軟板或母板可包括複數金屬接合接墊或凸塊在其表面，此複數金屬接合接墊或凸塊具有一銲錫層在其頂端表面用於焊錫流或熱壓合程序將複數銅柱或凸塊接合在邏輯運算驅動器封裝上，此複數銅柱或凸塊設置在邏輯運算驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的複數銅柱或凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯運算驅動器驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯運算驅動器封裝的中心區域。
或者，複數焊錫凸塊可經由浮凸銅/焊錫製程形成在TISD中最頂端絕緣介電層上或上方、TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層之曝露上表面，其製程步驟如下：(a)沉積黏著層在整個晶圓或面板上TISD中最頂端絕緣介電層上或上方、TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層之曝露上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(d)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層，用於形成之後的複數焊錫凸塊，在光阻層內的開口與TISD中最頂端絕緣介電層中的開口重疊；及最頂端絕緣介電層的開口延伸至TISD中最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口；(d)接著電鍍一銅阻障層(其厚度例如係介於1μm至50μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間或介於1μm至3μm之間)在光阻層的開口內的銅種子層上；(e)接著電鍍一焊錫層(其厚度例如係介於1μm至150μm之間、介於1μm至120μm之間、介於5μm至120μm之間、介於5μm至100μm之間、介於5μm至75μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至10μm之間或介於1μm至3μm之間)在在光組層的開口內的電鍍銅阻障層上；(f)移除剩餘的光阻；(g)移除或蝕刻未在電鍍銅阻障層及電鍍焊層下方的銅種子層及黏著層；(h)迴焊焊錫層形成複數焊錫凸塊，剩下的金屬(Ti層(或TiN層)/銅種子層/阻障銅層/焊錫層)經由焊錫流的製程並用於作為複數焊錫凸塊，此複數焊錫凸塊的材質可以是無铅銲錫，此無铅焊錫在商業用途可包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅焊錫可包括錫-銀-銅焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，複數焊錫凸塊用於連接或耦接至邏輯運算驅動器的複數晶片，例如是專用I/O晶片，至邏輯運算驅動器之外的外部電路或元件，複數焊錫凸塊的高度(包括阻障層)例如是介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高於或等於75μm、50μm、30μm、20μm、15μm或10μm，焊錫凸塊的高度(包括阻障層)是從TISD中最頂端絕緣介電層至焊錫凸塊頂端表面之間的距離，複數焊錫凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近焊錫凸塊之間的最小空間(間隙)例如係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等 於60μm、50μm、40μm、30μm、20μm、15μm或10μm，複數焊錫凸塊可用於邏輯運算驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，焊錫凸塊封裝製程可包括一使用焊錫焊劑(solder flux)或不使用焊錫焊劑情況下進行焊錫流(solder flow)或迴焊(reflow)程序，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，複數焊錫凸塊被設置在邏輯運算驅動器封裝的底部表面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的複數焊錫凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在靠近邏輯運算驅動器驅動器封裝邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距。
或者，金凸塊可可經由浮凸金製程被形成在TISD最上端絕緣介電層上或上方，及在TISD中最頂端絕緣介電層的複數開口內最頂端複數交互連接線金屬層曝露的上表面，其製程步驟如下：(a)沉積t72在整個晶圓或面板的TISD之最頂端絕緣介電層上，及在TISD中最頂端絕緣介電層的複數開口內的複數交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一金種子層(其厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露金種子層，用於之後的製程形成金凸塊，在光阻層內的開口與TISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至TISD最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口；(d)接著電鍍一金層(其厚度例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間)在光阻層的開口內的金種子層上；(ef)移除剩餘的光阻；(fg)移除或蝕刻未在電鍍金層下方的金種子層及黏著層，剩下的金屬層(Ti層(或TiN層)/金種子層/電鍍金層)被用於作為複數金凸塊，複數金凸塊可用於連接或耦接至邏輯運算驅動器的複數晶片，例如是專用I/O晶片，至邏輯運算驅動器之外的外部電路或元件，複數金凸塊的高度例如是介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於、低於或等於40μm、30μm、20μm、15μm或10μm，複數金凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於或等於40μm、30μm、20μm、15μm或10μm，最相近金柱或金凸塊之間的最小空間(間隙)例如係介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於或等於40μm、30μm、20μm、15μm或10μm，複數金凸塊可用於邏輯運算驅動器驅動器覆晶封裝在基板、軟板或母板上，類似使用在LCD驅動器封裝技術中的覆晶組裝的晶片封裝技術或Chip-On-Film(COF)封裝技術，基板、軟板或母板例如可用在印刷電路板(PCB)、一含有交互連接線結構的矽基板、一含有交互連接線結構的金屬基板、一含有交互連接線結構的玻璃基板、一含有交互連接線結構的陶瓷基板或一含有交互連接線結構的軟板，當複數金凸塊使用COF技術時，複數金凸塊係利用熱壓接合方至接合至軟性電路軟板(flexible circuitfilm or tape.)上，COF封裝所使用的複數金凸塊具有非常高數量的I/Os在一小面積上，且每一金凸塊之間的間距小於20μm，在邏輯運算驅動器封裝4邊周圍區域複數金凸塊或I/Os用於複數訊號輸入或輸出，例如10nm寬度的方形的邏輯運算驅動器封裝具有二圈(環)(或二行)沿著邏輯運算驅動器封裝體的4邊，例如是大於或等於5000個I/Os(金凸塊之間的間距為15μm)、4000個I/Os(金凸塊之間的間距為20μm)或2500個I/Os(金凸塊之間的間距為15μm)，使用2圈或二行的沿著邏輯運算驅動器封裝邊界設計理由是因為當邏輯運算驅動器封裝體的單層在單邊金屬線或連接線使用時，可容易從邏輯運算驅動器封裝體扇出連接(fan-out)，在軟性電路板的複數金屬接墊具有金層或焊錫層在最頂層表面，當軟性電路板的複數金屬接墊具有金層在最頂層表面時，可使用金層至金層的熱壓接合的COF組裝技術，當軟性電路板的複數金屬接墊具有銲錫層在最頂層表面時，可使用金層至焊錫層的熱壓接合的COF組裝技術，此複數金凸 塊設置在邏輯運算驅動器封裝的正面表面具有球柵陣列(Ball-Grid-Array(BGA))的布局，其中在外圍區域的複數金凸塊用於訊號I/Os，而中心區域附近的電源/接地(P/G)I/Os，訊號凸塊在外圍區域可圍成一環(圈)形區域在沿著邏輯運算驅動器封裝的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，複數訊號I/Os的間距在環形區域可小於中心區域附近的電源/接地(P/G)I/Os的間距或靠近邏輯運算驅動器驅動器封裝的中心區域。
單層封裝邏輯運算驅動器中的TISD交互連接金屬線或連接線可能：(a)包括在單層封裝邏輯運算驅動器的TISD內的金屬線或連接線之交互連接網或結構用於連接或耦接至複數電晶體、FISC、SISC及(或)單層封裝邏輯運算驅動器中FPGA IC晶片的微型銅柱或凸塊至在同一單層封裝邏輯運算驅動器內另一個FPGA IC晶片封裝中的SISC及(或)微型銅柱或凸塊、FISC及複數電晶體，TISD內的金屬線或連接線之交互連接網或結構可通過複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或在TISD上的金凸塊)連接或耦接至單層封裝邏輯運算驅動器外界或外面的複數電路或複數元件，在TISD內的金屬線或連接線的交互連接網或結構可以是網狀線路或結構，用於複數訊號、電源或接地供電；(c)包括單層封裝邏輯運算驅動器的TISD內的交互連接金屬線或連接線的交互連接網或結構可通過單層封裝邏輯運算驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或在TISD上的金凸塊)連接或耦接至單層封裝邏輯運算驅動器之外界或外面的複數電路或複數元件，TISD內的交互連接金屬線或連接線的交互連接網或結構可用於複數訊號、電源或接地供電。在這種情況下，例如複數金屬柱或凸塊可連接至單層封裝邏輯運算驅動器中的複數專用I/O晶片中的複數I/O電路，而複數I/O電路在此情況時，複數I/O電路可以是一大型I/O電路，例如是是一雙向I/O(或三態)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於2pF與100pF之間、2pF與50pF之間、2pF與30pF之間、2pF與20pF之間、2pF與15pF之間、2pF與10pF之間或2pF與5pF之間，或大於2pF、5pF、10pF、15pF或20pF；(d)包括在單層封裝邏輯運算驅動器中TISD內的金屬線或連接線之交互連接網或結構用於連接複數電晶體、FISC、SISC及(或)單層封裝邏輯運算驅動器內的FPGA IC晶片之微型銅柱或凸塊至相同單層封裝邏輯運算驅動器內另一FPGA IC晶片封裝之微型銅柱或凸塊及(或)複數電晶體、FISC、SISC，但是未連接至單層封裝邏輯運算驅動器之外界或外面的複數電路或複數元件，在單層封裝邏輯運算驅動器沒有複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或在TISD上的金凸塊)連接或耦接至單層封裝邏輯運算驅動器內的複數FPGA晶片封裝之複數I/O電路，此I/O電路在此情況下可以是小型的I/O電路，例如是一雙向I/O(或三態)接墊、I/O電路包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.1pF與10pF之間、0.1pF與5pF之間、0.1pF與2pF之間，或小於10pF、5pF、3pF、2pF或1pF；(e)包括在單層封裝邏輯運算驅動器中的TISD內的金屬線或連接線之交互連接網或結構用於連接或耦接至單層封裝邏輯運算驅動器內的IC晶片的複數微型銅柱或凸塊，但沒有連接至單層封裝邏輯運算驅動器之外界或外面的複數電路或複數元件，也就是說，沒有單層封裝邏輯運算驅動器中的複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或在TISD上的金凸塊)連接至TISD內的金屬線或連接線之交互連接網或結構，此種情況下，TISD內的金屬線或連接線之交互連接網或結構可連接或耦接至複數電晶體、FISC、SISC及(或)單層封裝邏輯運算驅動器中的FPGA IC晶片之微型銅柱或凸塊，而沒有通過任何FPGA IC晶片的I/O電路。
(5)切割己完成的晶圓或面板，包括經由在二相鄰的邏輯運算驅動器之間的材料或結構分開、切開，此材料(例如係聚合物)填在二相鄰邏輯運算驅動器之間的複數晶片被分離或切割成單獨的邏輯運算驅動器單元。
本發明另一方面提供邏輯運算驅動器包括複數單層封裝邏輯運算驅動器，及在多晶片封裝的每一單層封裝邏輯運算驅動器如上述說明揭露，複數單層封裝邏輯運算驅動器的數量例如是2、5、6、7、8或大於8，其類型例如是(1)覆晶封裝在印刷電路板(PCB)，高密度細金屬線PCB，BGA基板或軟性電路板；或(2)堆疊式封裝(Package-on-Package(POP))技術，此方式就一單層封裝邏輯運算驅動器封裝在其它單層封裝邏輯運算驅動器的頂端，此POP封裝技術例如可應用表面黏著技術(Surface Mount Technology(SMT))。
本發明另一方面提供一方法用於單層封裝邏輯運算驅動器適用於堆疊POP封裝 技術，用於POP封裝的單層封裝邏輯運算驅動器的製程步驟及規格與上述段落中描述的邏輯運算驅動器FOIT相同，除了在形成貫穿封裝體的通道(Through-Package-Vias,TPVS)或貫穿聚合物的通道(Thought Polymer Vias,TPVS)在邏輯運算驅動器的複數晶片的間隙之間、及(或)邏輯運算驅動器封裝的周邊區域及邏輯運算驅動器內的晶片邊界之外。TPVS用於連接或耦接在邏輯運算驅動器上面的電路或元件至邏輯運算驅動器封裝背面，具有TPVs的單層封裝邏輯運算驅動器可使用於堆疊邏輯運算驅動器，此單層封裝邏輯運算驅動器可是標準類型或標準尺寸，例如單層封裝邏輯運算驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝邏輯運算驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯運算驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯運算驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具有TPVs的邏輯運算驅動器係經由形成複數銅柱或凸塊在晶片載體、支架、灌模材料或基板上，利用設置、固定或黏著複數IC晶片及封裝在晶片載體、支架、灌模材料或基板上，FOIT的製程步驟(1)以形成邏輯運算驅動器封裝，形成複數銅柱或凸塊(用作為TPVS)在晶片載體、支架、灌模材料或基板上或上方，其製程步驟為：(a)提供一晶片載體、支架、灌模材料或基板及複數IC晶片及封裝，晶片載體、支架、灌模材料或基板可以是晶圓類型(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板類型(其寬度或長度是大於或等於20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質。晶圓或面板具有一基礎絕緣層在上面，基礎絕緣層可包括氧化矽層、氮化矽層及(或)聚合物層；(b)沉積一絕緣介電層整個晶圓或面板的基礎絕緣層上，絕緣介電層可以是聚合物材質，例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，絕緣介電層的形成可以是：(A)經由一非光感性材質或一光感性材質，及沒有複數開口在聚合物絕緣介電層內；或(B)或者，聚合物材質可以是光感性材質，且可用作為光阻層及用於圖案化開口在光阻層內，經由之後的製程步驟形成的金屬栓塞(用作為銅柱或凸塊的底部，也就是TPVS的底部)在光阻層(聚合物層)內，也就是光感性聚合物層塗佈、通過光罩曝光，然後顯影以形成複數開口在光感性聚合物層內，光感性絕緣介電層內的複數開口曝露出基礎絕緣層的上表面。非光感性聚合物層或光感性聚合物層可用於(A)選項或(B)選項中的絕緣介電層，然後在一溫度下進行固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化後的聚合物的厚度例如係介於2μm至50μm之間、介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或厚度大於或等於2μm、3μm、5μm、10μm、20μm或30μm；(c)執行浮凸銅製程以形成微型銅柱或凸塊作為TPVs，對於(A)或(B)選項：(i)沉積一黏著層在整個晶圓或面板之絕緣介電層上或上方(對於(A)及(b)選項)及在固化聚合物層複數開口底部所曝露基礎絕緣層的上表面(對於(B)選項)，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii)經由塗佈、曝光、顯影光阻層，在光阻層中的複數開口或孔洞中曝露銅種子層，在光阻層內圖案化複數開口或孔洞可以形成之後的微型銅柱或凸塊，對於(B)選項，在光阻層內的開口及孔洞與在絕緣介電層內的開口重疊，及可延伸T67的開口至一區域或環繞在絕緣介電層中的開口的一環形區域，此環形區域的寬度係介於1μm至15μm之間、介於1μm至10μm之間，介於1μm至5μm之間，對於(A)或(B)選項，在光阻層內的複數開口或孔洞的位置是位在邏輯運算驅動器內複數晶片之間的間隙中、及(或)在邏輯運 算驅動器封裝外圍區域及邏輯運算驅動器內複數晶片的邊緣之外(複數晶片可被設置、黏著或固定在之後的製程中)；(v)接著電鍍一銅層(其厚度例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間)在光阻層的圖案化開口或孔洞內的銅種子層上；(ed)移除剩餘的光阻層；(ef)移除或蝕刻未在電鍍銅下方的銅種子層及黏著層。對於選項(A)剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在光阻層(在此時光阻層己被移除)內的複數開口或孔洞內位置上，用作為銅柱或凸塊(TPVs)，對於選項(B)剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在光阻層(在此時光阻層己被移除)內的複數開口或孔洞的位置上，作為複數銅柱或凸塊(TPVS)主要部分；及剩餘或保留的金屬(Ti層(或TiN層)Cu種子層/電鍍銅層)在絕緣介電層的複數開口內，用作為複數銅柱或凸塊(TPVS)的底部部分，對於(A)及(B)選項，複數銅柱或凸塊的高度(從絕緣介電層的上表面至複數銅柱或凸塊的上表面之間的距離)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於510μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於、高於或等於50μm、30μm、20μm、15μm或5μm，複數銅柱或凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近銅柱或凸塊之間的最小空間(間隙)例如係介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
具有絕緣介電層及複數銅柱或凸塊(TPVS)的晶圓或面板用於晶片載體、支架、灌模材料或基板，接著用上述揭露及說明以形成邏輯運算驅動器，形成邏輯運算驅動器的所有製程如上述揭露及說明相同，一些製程步驟以下再次的列出：(2)以形成上述邏輯運算驅動器、利用樹脂材料或化合物來(i)填入複數晶片之間的間隙；(ii)覆蓋複數晶片的上表面；(iii)填入複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片之微型銅柱或凸塊的上表面；(v)填入晶圓或面板上或上方的複數銅柱或凸塊(TPVs)之間的間隙；(vi)覆蓋晶圓或面板上或上方的複數銅柱或凸塊的上表面，使用CMP程序、研磨程序平坦化應用材料、樹脂或化合物的表面至一水平面至(i)複數晶片上所有微型金屬柱或凸塊的上表面；(ii)晶圓或面板上或上方所有的複數銅柱或凸塊(TPVs)的上表面，全部被曝露。
TISD結構接著形成在平坦化材料、樹脂或化合物的平坦表面上，及連接或耦接至複數晶片上微型金屬柱或凸塊曝露上表面，及(或)在晶圓或面板上或上方複數銅柱或凸塊(TPVS)的上表面，如上述揭露及說明。接著TISD上或上方形成的複數銅柱或凸塊、複數焊錫凸塊、金凸塊，用於連接或耦接至TISD的複數交互連接線金屬層內的金屬線或連接線，如上述揭露及說明，複數銅柱或凸塊在晶圓或面板上或上方，及在固化後或交聯的平坦化材料、樹脂或化合物的平坦表面上，複數銅柱或凸塊用於複數金屬栓塞(TPVs)以連接或耦接至複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)邏輯運算驅動器封裝背面上的複數元件，晶片載體、支架、灌模材料或基板可：(i)在CMP製程後及在形成頂部交互連接線結構在邏輯運算驅動器上或上方之前被移除；(ii)在整個製程步驟中保留，在製程結束後移除。晶片載體、支架、灌模材料或基板可經由剝離製程、CMP製程或背面研磨製程移除，在晶片載體、支架、灌模材料或基板移除後，對於選項(A)，絕緣介電層及黏著層(假設複數IC晶片的具有電晶體之正面朝上)位在TPVS的底部表面可經由CMP製程或背面研磨製程移除，而曝露銅種子層的底表面或複數銅柱或凸塊的電鍍銅層(意即絕緣介電層整層被移除)，對於選項(B)，在晶片載體、支架、灌模材料或基板移除後，絕緣介電層的底部部分(假設複數IC晶片的具有電晶體之正面朝上)及位在TPVS底部表面的黏著層可經由CMP製程移除或背面研磨製程使複數銅柱或凸塊的底部部分曝露(註：複數銅柱或凸塊的底部為在絕緣介電層的開口中的金屬栓塞)；即絕緣介電層移除的製程一直進行直到銅種子層或位在複數銅柱或凸塊(在絕緣介電層的開口內)底部的電鍍銅被曝露，在選項(B)內，絕緣介電層剩餘的部分變成完成後邏輯運算驅動器的 一部分位在邏輯運算驅動器封裝的底部，且銅種子層的表面或位在剩餘絕緣介電層開口內的電鍍銅層被曝露，對於選項(A)或(B)，銅種子層曝露的底部表面或複數銅柱或凸塊的電鍍銅層形成複數銅接墊在邏輯運算驅動器背面，用於連接或耦接至複數電晶體、複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)位在邏輯運算驅動器正面(或頂面，仍假設複數IC晶片的具有電晶體之正面朝上)的複數元件，堆疊邏輯運算驅動器可經由以下製程步驟形成：(i)提供一第一單層封裝邏輯運算驅動器，第一單層封裝邏輯運算驅動器為分離或晶圓或面板類型，其具有複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊朝下，及其曝露的TPVs複數銅接墊上(複數IC晶片係朝下)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯運算驅動器設在所提供第一單層封裝邏輯運算驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，經由印刷焊錫層或焊錫膏、或光阻層的銅接墊上的助焊劑，接著覆晶封裝、連接或耦接複數銅柱或凸塊、複數焊錫凸塊或在第二分離單層封裝邏輯運算驅動器的複數金凸塊至第一單層封裝邏輯運算驅動器的TPVS之銅接墊上的焊錫或焊錫膏，經由覆晶封裝方式進行封裝製程，此製程係類似於使用在IC堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯運算驅動器上的複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊至第一單層封裝邏輯運算驅動器的TPVS上的銅接墊，一第三分離單層封裝邏輯運算驅動器可被覆晶封裝組裝、並連接或耦接至第二單層封裝邏輯運算驅動器的TPVS所曝露的複數銅接墊，可重覆POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯運算驅動器(例如多於或等於n個分離單層封裝邏輯運算驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器為分離類型，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板類型，形成複數堆疊邏輯運算驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器仍是晶圓或面板類型，對於進行POP堆疊製程形成複數堆疊邏輯運算驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯運算驅動器。
本發明另一方面提供適用於堆疊POP組裝技術的一單層封裝邏輯運算驅動器的方法，單層封裝邏輯運算驅動器用於POP封裝組裝係依照上述段落中描述的複數FOIT相同的製程步驟及規格，除了形成位在單層封裝邏輯運算驅動器底部的邏輯運算驅動器內(或上)的底層交互連接線結構(Bottom Interconnection Scheme in,on or of the logic drive(BISD))及封裝穿孔或聚合物穿孔(TPVS)在邏輯運算驅動器中複數晶片之間的間隙，及(或)在邏輯運算驅動器封裝周圍區域及在邏輯運算驅動器內複數晶片邊界，BISD形成晶片載體、支架、灌模材料或基板上，BISD包括在複數交互連接線金屬層內的複數金屬線、連接線或金屬平面，且設置、黏著或固定晶片載體、支架、灌模材料或基板之前，可使用相同或相似的製程步驟形成上述揭露的TISD，TPVS形成在BISD上或上方，且使用相同或相似的製程步驟形成複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或金凸塊)在TISD上，BISD提供額外交互連接線金屬層在邏輯運算驅動器封裝底部或背面的連接層，及提供曝露複數金屬接墊或銅接墊在單層封裝邏輯運算驅動器底部的區域陣列上，其位置包括在邏輯運算驅動器中的複數IC晶片的正下方上，TPVS被用於連接或耦接邏輯運算驅動器上面的複數電路或元件(例如是TISD)至邏輯運算驅動器封裝背面的上的複數電路或元件(例如是BISD)，具有FPGA晶片0的單層封裝邏輯運算驅動器可用於堆疊邏輯運算驅動器，此單層封裝邏輯運算驅動器可是標準類型或標準尺寸，例如單層封裝邏輯運算驅動器可具有一定寬度、長度及厚度的正方型或長方型，及(或)複數銅接墊的位置具有標準布局，一工業標準可設定單層封裝邏輯運算驅動器的直徑(尺寸)或形狀，例如單層封裝邏輯運算驅動器標準的形狀可以是正方形，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝邏輯運算驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。具 有BISD及TPVs的邏輯運算驅動器形成，係經由形成複數金屬線、連接線或金屬平面在由晶片載體、支架、灌模材料或基板提供的複數交互連接線金屬層上，用於設置、固定或黏著複數IC晶片，或是封裝方式在邏輯運算驅動器上，然後形成複數銅柱或凸塊(TPVS)在BISD上，具有BISD及TPVS的晶片載體、支架、灌模材料或基板用於FOIT製程中，其中FOIT製程如形成邏輯運算驅動器封裝內的FOIT之製程步驟(1)中所述，形成BISD及複數銅柱或凸塊(用作為TPVS)在晶片載體、支架、灌模材料或基板上或上方的製程步驟為：(a)提供晶片載體、支架、灌模材料或基板及複數IC晶片或封裝，此晶片載體、支架、灌模材料或基板的形式可以一晶圓類型(例如直徑是8吋、12吋或18吋的晶圓)，或正方形面板類型或長方形面板類型(例如是寬度或長度大於或等於20公分(cm)、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，此晶片載體、支架、灌模材料或基板的材質可以是矽材質、金屬材質、陶瓷材質、玻璃材質、鋼金屬材質、塑膠材質、聚合物材質、環氧樹脂基底聚合物材質或環氧樹脂基底化合物材質，晶圓或面板上具有一基底絕緣層，此基底絕緣層可包括一氧化矽層、氮化矽層及(或)一聚合物層；(b)沉積一最底端的絕緣介電層在整個晶圓或面板上及在基底絕緣層上，最底端絕緣介電層可以是聚合物材質，例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，此最底端的聚合物絕緣介電層可經由旋塗、網版印刷、滴注或灌模成型的方式形成，聚合物的材質可以是光感性材質，可用於光組層中圖案化開口，以便在之後的程序中形成金屬栓塞，也就是將光感性光阻聚合物層塗佈、及經由一光罩曝光，接著顯影而形成複數開口在聚合物層內，在最底端感光性絕緣介電層內的複數開口曝露基底絕緣層的上表面，最底端感光性聚合物層(絕緣介電層)在一溫度下固化，例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，固化最底端聚合物層的厚度係介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或大於(厚於)或等於3μm、5μm、10μm、20μm或30μm；(c)進行一浮凸(emboss)銅製程以形成金屬栓塞在固化最底端聚合物絕緣介電層的複數開口內，及以形成BISD最底端交互連接線金屬層的複數金屬線、連接線或金屬平面：(i)沉積黏著層在整個晶圓或面板在最底端絕緣介電層上及在固化最底端聚合物層內複數開口的底部基底絕緣層曝露上表面上，例如係經由濺鍍方式、CVD沉積一Ti層或一TiN層(其厚度例如係介於1nm至50nm之間)；(ii)接著沉積電鍍用種子層在黏著層上，例如係以濺鍍或CVD沉積的方式(其厚度例如係介於3nm至300nm之間或介於10nm至120nm之間)；(iii)經由塗佈、曝露及顯影光阻層，曝露銅種子層在光阻層內複數溝槽、開口或孔洞的底部上，而在光阻層內的溝槽、開口或孔洞可用於形成之後最底端交互連接線金屬層的複數金屬線、連接線或金屬平面，其中在光阻層內的溝槽、開口或孔洞可與最底端絕緣介電層內的開口重疊，及可延伸最底端絕緣介電層的開口；(iv)然後電鍍一銅層(其厚度例如係介於5μm至80μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間)在光阻層內圖案化溝槽開口或孔洞上；(v)移除剩餘的光阻層；(vi)移除移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，此金屬(Ti(TiN)/銅種子層/電鍍銅層)留在或保留在光阻層內的內圖案化溝槽開口或孔洞(註：光阻層現在己被清除)，其用於作為BISD的最底端交互連接線金屬層之複數金屬線、連接線或金屬平面，及此金屬(Ti(TiN/銅種子層/電鍍銅層)留在或保留在最底端絕緣介電層複數開口內被用來作為BISD的最底端絕緣介電層之金屬栓塞，形成最底端絕緣介電層的製程及其複數開口，及浮凸銅製程用來形成金屬栓塞在交互連接線金屬層最底端的複數金屬線、連接線或金屬平面及在最底端絕緣介電層內，可被重覆而形成BISD內複數交互連接線金屬層的金屬層；其中重覆最底端絕緣介電層被用作為BISD之複數交互連接線金屬層之間的金屬間介電層及在最底端絕緣介電層(現在在金屬間介電層內)內的金屬栓塞用於連接或耦接BISD的二複數交互連接線金屬層之間的複數金屬線、連接線或金屬平面，也就是金屬栓塞的上面及下面，BISD最頂端交互連接線金屬層覆蓋一BISD的一最頂端絕緣介電層，最頂端絕緣介電層具有複數開口曝露出BISD之最頂端交互連接線金屬層的上表面，在最頂端絕緣介電層內的複數開口的位置係在在邏輯運算驅動器封裝體周圍區域及邏輯運算驅動器內複數晶片的邊界外(複數晶片被設置、黏著或固定在之後的製程中)，一CMP製程可接著進行，用以平坦化BISD的上表 面(也就是平坦化己固化的最頂端絕緣介電層)在後續形成作為TPVS的複數銅柱或凸塊製程前，BISD可包括1至6層的複數交互連接線金屬層或2至5層的複數交互連接線金屬層，BISD的複數金屬線、連接線或金屬平面交互連接線具有黏著層(例如Ti層或TiN層)及銅種子層只位在底部，但沒有在金屬線或連接線的側壁，FISC的交互連接金屬線或連接線具有黏著層(例如Ti層或TiN層)及銅種子層位在金屬線或連接線側壁及底部。
BISD的複數金屬線、連接線或金屬平面的厚度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於(大於)或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬線或連接線寬度例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或寬於或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD的金屬間介電層厚度例如係介於0.3μm至50μm之間、介於0.5μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚於或等於0.3μm、0.7μm、1μm、2μm、3μm或5μm，BISD中最底端絕緣介電層內的金屬栓塞的高度或厚度例如係介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或厚度大於或等於3μm、5μm、10μm、20μm或30μm，金屬平面在BISD的複數交互連接線金屬層之金屬層內，可被用作為電源供應的電源/接地面，及(或)作為散熱器或散熱的擴散器，其中此金屬的厚度更厚，例如係介於5μm至50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm，電源/接地面，及(或)散熱器或散熱的擴散器在BISD的交互連接線金屬層中可被佈置設計成交錯或交叉類型，例如可佈置設計成叉形(fork shape)的類型。
BISD形成之後，經由上述揭露的浮凸銅製程形成複數銅柱或凸塊(作為TPVS)在BISD或晶片載體、支架、灌模材料或基板最頂端絕緣介電層上或上方，BISD中最頂端絕緣介電層的開口曝露最頂端之交互連接線金屬層的上表面，製程步驟如下：(a)沉積最頂層絕緣介電層在整個晶圓或面板的BISD之最頂端絕緣介電層上，及在BISD中最頂端絕緣介電層的複數開口內的交互連接線金屬層曝露的上表面，例如濺鍍或CVD沉積一Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)；(b)接著沉積一電鍍用種子層在黏著層上，例如是濺鍍或CVD沉積一銅種子層(其厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)；(c)經由塗佈、曝光及顯影等製程，在光阻層中圖案化的複數開口及孔洞並曝露銅種子層以形成複數銅柱或凸塊(TPVS)，在光阻層內的開口與BISD中開口內頂端絕緣介電層重疊，及可延伸在最頂端絕緣介電層上的開口至BISD最頂端絕緣介電層的一區域或一環形區域環繞最頂端絕緣介電層內的開口，此環形區域的寬度係介於1μm至15μm之間、介於1μm至10μm之間或介於1μm至5μm之間，在光阻層內的複數開口及孔洞的位置係位在邏輯運算驅動器內複數晶片之間的間隙內，及(或)在邏輯運算驅動器周邊區域及邏輯運算驅動器內複數晶片的邊界外圍(複數晶片被設置、黏著或固定在之後的製程中)；(d)接著電鍍一銅層(其厚度例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間)在光阻層的開口內的銅種子層上；(e)移除剩餘的光阻層；(f)移除或蝕刻未在電鍍銅層下方的銅種子層及黏著層，剩下的金屬層(Ti層(或TiN層)/銅種子層/電鍍銅層)或保留在光阻層的複數開口及孔洞位置上的金屬層被用於作為複數銅柱或凸塊(TPVs)，區分蝕刻停止層12h的高度(從絕緣介電層的上表面至複數銅柱或凸塊上表面之間)例如是介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或其高度高於或等於50μm、30μm、20μm、15μm或5μm，區分蝕刻停止層12h的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於510μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近銅金屬柱或凸塊之 間的最小空間(間隙)例如係介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
具有BISD及複數銅柱或凸塊(TPVS)的晶圓或面板接著用作為複數IC晶片及封裝，以形成上述揭露及說明中的邏輯運算驅動器，所有形成邏輯運算驅動器的製程與上述揭露及說明相同，一些製程步驟以下再次的列出：在製程步驟(2)以形成上述邏輯運算驅動器的FOIT、利用樹脂材料或化合物來(i)填入複數晶片之間的間隙；(ii)覆蓋複數晶片的上表面；(iii)填入複數晶片上的微型銅柱或凸塊之間的間隙；(iv)覆蓋複數晶片之微型銅柱或凸塊的上表面；(v)填入晶圓或面板上或上方的複數銅柱或凸塊(TPVs)之間的間隙；(vi)覆蓋晶圓或面板上或上方的複數銅柱或凸塊的上表面，使用CMP程序拋光、研磨程序平坦化應用材料、樹脂或化合物的表面至一水平面至(i)複數晶片上所有複數微型凸塊或金屬柱的上表面；(ii)晶圓或面板上或上方所有的複數銅柱或凸塊(TPVs)的上表面，全部被曝露。如上述揭露及說明，複數銅柱或凸塊在晶圓或面板上或上方，及在固化後或交聯的平坦化材料、樹脂或化合物的平坦表面上，複數銅柱或凸塊用於複數金屬栓塞(TPVs)以連接或耦接至複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)邏輯運算驅動器封裝背面上的複數元件，晶片載體、支架、灌模材料或基板可：(i)在CMP製程後及在形成頂部交互連接線結構在邏輯運算驅動器上或上方之前被移除；(ii)在整個製程步驟中保留，在製程結束後移除。晶片載體、支架、灌模材料或基板可經由剝離製程、CMP製程或背面研磨製程移除，在晶片載體、支架、灌模材料或基板移除後，對於選項(A)，絕緣介電層及黏著層(假設複數IC晶片的具有電晶體之正面朝上)位在TPVS的底部表面可經由CMP製程或背面研磨製程或剝離方式移除，而曝露銅種子層的底表面或複數銅柱或凸塊的電鍍銅層(意即絕緣介電層整層被移除)，對於選項(B)，在晶片載體、支架、灌模材料或基板移除後，絕緣介電層的底部部分(假設複數IC晶片的具有電晶體之正面朝上)及位在TPVS底部表面的黏著層可經由CMP製程移除或背面研磨製程使複數銅柱或凸塊的底部部分曝露(註：複數銅柱或凸塊的底部為在絕緣介電層的開口中的金屬栓塞)；即絕緣介電層移除的製程一直進行直到銅種子層或位在複數銅柱或凸塊(在絕緣介電層的開口內)底部的電鍍銅被曝露，在選項(B)內，絕緣介電層剩餘的部分變成完成後邏輯運算驅動器的一部分位在邏輯運算驅動器封裝的底部，且銅種子層的表面或位在剩餘絕緣介電層開口內的電鍍銅層被曝露，對於選項(A)或(B)，銅種子層曝露的底部表面或複數銅柱或凸塊的電鍍銅層形成複數銅接墊在邏輯運算驅動器背面，用於連接或耦接至複數電晶體、複數電路、交互連接層金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)位在邏輯運算驅動器正面(或頂面，仍假設複數IC晶片的具有電晶體之正面朝上)的複數元件，堆疊邏輯運算驅動器可經由以下製程步驟形成：(i)提供一第一單層封裝邏輯運算驅動器，第一單層封裝邏輯運算驅動器為分離或晶圓或面板類型，其具有複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊朝下，及其曝露的TPVs複數銅接墊上(複數IC晶片係朝下)；(ii)經由表面黏著或覆晶封裝方式形成POP堆疊封裝，一第二分離單層封裝邏輯運算驅動器設在所提供第一單層封裝邏輯運算驅動器的頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，經由印刷焊錫層或焊錫膏、或光阻層的銅接墊上的助焊劑，接著覆晶封裝、連接或耦接複數銅柱或凸塊、複數焊錫凸塊或在第二分離單層封裝邏輯運算驅動器的複數金凸塊至第一單層封裝邏輯運算驅動器的TPVS之銅接墊上的焊錫或焊錫膏，經由覆晶封裝方式進行封裝製程，此製程係類似於使用在IC堆疊技術的POP技術，連接或耦接至第二分離單層封裝邏輯運算驅動器上的複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊至第一單層封裝邏輯運算驅動器的TPVS上的銅接墊，一第三分離單層封裝邏輯運算驅動器可被覆晶封裝組裝、並連接或耦接至第二單層封裝邏輯運算驅動器的TPVS所曝露的複數銅接墊，可重覆POP堆疊封裝製程，用於組裝更多分離的單層封裝邏輯運算驅動器(例如多於或等於n個分離單層封裝邏輯運算驅動器，其中n是大於或等於2、3、4、5、6、7、8)以形成完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器為分離類型，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板類型，形成複數堆疊邏輯運算驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯運算驅動器， 當第一單層封裝邏輯運算驅動器仍是晶圓或面板類型，對於進行POP堆疊製程形成複數堆疊邏輯運算驅動器時，晶圓或面板可被直接用作為載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯運算驅動器。
單層封裝邏輯運算驅動器的BISD交互連接金屬線或連接線被使用在：(a)用於連接或耦接複數銅接墊、位在單層封裝邏輯運算驅動器的底部表面(背面)複數銅接墊的銅柱至相對應TPVs；及通過位在單層封裝邏輯運算驅動器底部表面的相對應TPVs、複數銅接墊連接或耦接至位在單層封裝邏輯運算驅動器上測(或正面)的TISD之金屬線或連接線，因此連接或耦接複數銅接墊至單層封裝邏輯運算驅動器上側的複數IC晶片中的複數電晶體、FISC、SISC及微型銅柱或凸塊；(b)連接或耦接單層封裝邏輯運算驅動器底部表面的複數銅接墊至所對應的TPVS，且通過對應的TPVS，在單層封裝邏輯運算驅動器底部表面的複數銅接墊連接或耦接至單層封裝邏輯運算驅動器上側(正面)的TISD之金屬線或連接線，TISD可連接或耦接至TISD上的複數金屬柱或凸塊，因此位在單層封裝邏輯運算驅動器背面的複數銅接墊連接或耦接至單層封裝邏輯運算驅動器正面的複數金屬柱或凸塊；(c)直接連接或耦接位在單層封裝邏輯運算驅動器中的第一FPGA晶片的複數銅接墊至位在單層封裝邏輯運算驅動器中的第二FPGA晶片的複數銅接墊，經由在BISD內的金屬線或連接線的交互連接網或結構，交互連接網或結構可連接或耦接至單層封裝邏輯運算驅動器的TPVS；(d)直接連接或耦接單層封裝邏輯運算驅動器中的FPGA晶片下方的一銅接墊至同一FPGA晶片下方其它的複數銅接墊及另一銅接墊，經由使用BISD內的金屬線或連接線的交互連接網或結構連接，此交互連接網或結構可連接至耦接至單層封裝邏輯運算驅動器的TPVS；(e)為電源或接地面及散熱器或散熱的擴散器。
堆疊邏輯運算驅動器可使用如前述揭露相同或類似的製程步驟形成，例如經由以下製程步驟：(i)提供一具有TPVs及BISD的第一單層封裝邏輯運算驅動器，其中單層封裝邏輯運算驅動器是分離晶片類型或仍以晶圓或面板類型進行，其具有複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊朝下，及其位在BISD上面曝露的複數銅接墊；(ii)POP堆疊封裝，可經由表面黏著及(或)覆晶方去的方式將一第二分離單層封裝邏輯運算驅動器(也具有TPVS及BISD)設在提供第一單層封裝邏輯運算驅動器頂端，表面黏著製程係類似使用在複數元件封裝設置在PCB上的SMT技術，例如經由印刷焊錫層或焊錫膏、或曝露銅接墊表面上的助焊劑，接著覆晶封裝、連接或耦接第二分離單層封裝邏輯運算驅動器上的複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊至第一單層封裝邏輯運算驅動器曝露複數銅接墊上的焊錫層、焊錫膏或助焊劑，經由覆晶封裝製程連接或耦接複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊在第一單層封裝邏輯運算驅動器的複數銅接墊的表面，其中此覆晶封裝製程係類似使用在IC堆疊技術的POP封裝技術，這裡需注意，在第二分離單層封裝邏輯運算驅動器上的複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊接合至第一單層封裝邏輯運算驅動器的複數銅接墊表面可被設置直接地在複數IC晶片位在第一單層封裝邏輯運算驅動器的位置上方；一底部填充材料可被填入在第一單層封裝邏輯運算驅動器與第二單層封裝邏輯運算驅動器之間的間隙，第三分離單層封裝邏輯運算驅動器(也具有TPVS及BISD)可被覆晶封裝連接至耦接至第二單層封裝邏輯運算驅動器的TPVS所曝露的表面，POP堆疊封裝製程可被重覆封裝複數分離單層封裝邏輯運算驅動器(數量例如是大於或等於n個分離單層封裝邏輯運算驅動器，其中n是大於或等於2、3、4、5、6、7或8)以形成完成型堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器是分離類型，它們可以是第一覆晶封裝組裝至一載板或基板，例如是PCB、或BGA板，然後進行POP製程，而在載板或基板類型，形成複數堆疊邏輯運算驅動器，接著切割此載板或基板而產生複數分離完成堆疊邏輯運算驅動器，當第一單層封裝邏輯運算驅動器仍是晶圓或面板類型，對於進行POP堆疊製程形成複數堆疊邏輯運算驅動器時，晶圓或面板可被直接用作為POP堆疊製程的載板或基板，接著將晶圓或面板切割分離，而產生複數分離的堆疊完成邏輯運算驅動器。
本發明另一方面提供單層封裝邏輯運算驅動器的TPVS的數種可替換的交互連接線：(a)TPV可被用作為一穿孔連接單層封裝邏輯運算驅動器上方的另一單層封裝邏輯運算驅動器及下方的另一單層封裝邏輯運算驅動器，而不連接或耦接至單層封裝邏輯運算驅動器的任何IC晶片上的FISC、SISC或微型銅柱或凸塊，在此種情況下，一堆疊結構的形成，從底端至頂端為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)；(ii)複數堆疊交互連接層及在TISD的 介電層內的金屬栓塞；(iii)TPV層；(iv)複數堆疊交互連接層及在TISD的的介電層內的金屬栓塞；(v)金屬金屬柱或凸塊；(b)TPV被堆疊作為在(a)結構中穿過TISD的金屬線或連接線之直通的TPV(through TPV)，但係連接或耦接至單層封裝邏輯運算驅動器的一或複數IC晶片上的FISC、SISC或微型銅柱或凸塊；(c)TPV只堆疊在底部，而沒有堆疊在頂部，在此種情況，TPV連接結構的形成，從底端至頂端分別為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)；(ii)複數堆疊交互連接線層及在BISD的介電層的金屬栓塞；(iii)TPV；(iv)TPV頂端通過TISD複數溝槽或複數開孔電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至單層封裝邏輯運算驅動器的一或複數IC晶片上的FISC、SISC或微型銅柱或凸塊，沒有金屬金屬柱或凸塊直接地位在TPV的上面及連接或耦接至TPV；(v)金屬金屬柱或凸塊(在TISD上)連接或耦接至TPV的頂部，但其中金屬金屬柱或凸塊之一位置沒有直接地在TPV的頂面；(d)TPV連接結構形成，由底部至頂部為(i)一銅接墊(BISD中最底端絕緣介電層的金屬栓塞)直接地在單層封裝邏輯運算驅動器的IC晶片下方；(ii))在BISD上銅接墊、柱或凸塊通過BISD的介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至TPV底部(其位在複數晶片之間的間隙或在沒有放置晶片的周邊區域)；(iii)TPV；(iv)上面的TPVs通過在TISD的絕緣介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至在單層封裝邏輯運算驅動器的一或複數IC晶片上的FISC、SISC或微型銅柱或凸塊；(v)金屬金屬柱或凸塊(在TISD上)連接或耦接至TPV頂部，且其位置沒有直接地位在TPV的上方。(e)TPV連接結構的形成，從底端至頂端分別為：(i)銅接墊(BISD中最底部絕緣介電層的金屬栓塞)直接地位在單層封裝邏輯運算驅動器中IC晶片的下方；(ii)銅接墊連接或耦接至TPV的底部(其係位在複數晶片之間的間隙或是沒有晶片設置的週邊區域)通過在BISD的介電層內的複數交互連接線金屬層及金屬栓塞；(iii)TPV；(iv)TPV的頂端係通過TISD的介電層內的複數交互連接線金屬層及金屬栓塞連接或耦接至在單層封裝邏輯運算驅動器的一或複數IC晶片上的FISC、SISC或微型銅柱或凸塊，TISD的介電層內的複數交互連接線金屬層及金屬栓塞包括單層封裝邏輯運算驅動器的TISD內的金屬線或連接線之一交互連接網或結構，用於連接或耦接電晶體、FISC、SISC、及(或)FPGA IC晶片的微型銅柱或凸塊、或封裝在單層封裝邏輯運算驅動器內的複數FPGA IC晶片，但交互連接網或結構沒有連接或耦接至單層封裝邏輯運算驅動器之外的複數電路或元件，也就是說，在單層封裝邏輯運算驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊)連接至TISD內的金屬線或連接線之交互連接網或結構，因此，沒有單層封裝邏輯運算驅動器的複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊)連接或耦接至TPV的頂端。
本發明另一方面揭露在多晶片封裝中的邏輯運算驅動器類型可更包括一或複數專用可編程FG COMS NVM(DPNVM)，DPNVM包括複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關，及被用於作為複數電路或複數商業化標準FPGA晶片的複數交互連接線之間且在TISD內的交互連接線編程，複數可編程交互連接線包括位在複數商業化標準FPGA晶片之間TISD的交互連接金屬線或連接線，其具有TISD的且位在交互連接金屬線或連接線中間之複數交叉點開關電路，例如TISD的n條金屬線或連接線輸入至一交叉點開關電路，及TISD的m條金屬線或連接線從開關電路輸出，交叉點開關電路被設計成TISD的n條金屬線或連接線中每一金屬線或連接線可被編程為連接至TISD的m條金屬線或連接線中的任一條金屬線或連接線，交叉點開關電路可經由例如儲存在DPNVM晶片內的FGCMOS NVM單元，MRAM單元或RRAM單元的編程原始碼控制，FGCMOS NVM單元，MRAM單元或RRAM單元的抺除、編程及讀取的相關揭露及說明如上述所示，在FGCMOS NVM單元，MRAM單元或RRAM單元中的儲存(編程)資料被用於TISD的金屬線或連接線之”連接”或”不連接”的編程，當儲存在FGCMOS NVM單元，MRAM單元或RRAM單元的資料被編程在”1”時，一n型及p型成對電晶體的通過/不通過電路切換成”導通”狀態，及連接至通過/不通過電路的二端(分別為成對電晶體的源極及汲極)的TISD的二金屬線或連接線為連接狀態，而鎖存在FGCMOS NVM單元，MRAM單元或RRAM單元的資料被編程在”0”時，一n型及p型成對電晶體的通過/不通過電路切換成”不導通”狀態，連接至通過/不通過電路的二端(分別為成對電晶體的源極及汲極)的TISD的二金屬線或連接線為不連接狀態。DPNVM晶片包括複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關，複數FGCMOS NVM單元，MRAM單元或RRAM單 元及複數交叉點開關用於邏輯運算驅動器內複數商業化標準FPGA晶片之間TISD的金屬線或連接線之可編程交互連接線，或者，DPNVM晶片包括複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關用於邏輯運算驅動器內的複數商業化標準FPGA晶片與TPVS(例如TPVS頂端表面)之間TISD的金屬線或連接線之可編程交互連接線，如上述相同或相似的揭露的方法。在FGCMOS NVM單元，MRAM單元或RRAM單元內儲存的(編程)資料用於編程二者之間的連接或不連接，例如：(i)TISD的第一金屬線、連接線或網連接至在邏輯運算驅動器中一或複數IC晶片上的一或複數微型銅柱或凸塊，及(或)連接至邏輯運算驅動器的TISD上或上方一或複數金屬柱或凸塊，及(ii)TISD的第二金屬線、連接線或網連接至或耦接至一TPV(例如TPV頂部表面)，如上述相同或相似的揭露的方法。根據上述揭露內容，TPVS為可編程，也就是說，上述揭露內容提供可編程的TPVS，可編程的TPVS或者可用在可編程交互連接線，包括用在邏輯運算驅動器的複數FPGA晶片上的複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關，可編程TPV可被(經由軟體)編程為(i)連接或耦接至邏輯運算驅動器的一或複數IC晶片中之一或複數微型銅柱或凸塊(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)，及(或)(ii)連接或耦接至邏輯運算驅動器的TISD上或上方的一或複數金屬接墊、金屬柱或凸塊，當位在邏輯運算驅動器的背面的銅接墊(TPV底部表面、位在TPV底部部分的聚合物層內的金屬栓塞的底底表面，或BISD的最底端聚合物層內的金屬栓塞底部表面)連接至可編程TPV，銅接墊變成一可編程銅接墊，位在邏輯運算驅動器背面的可編程銅接墊可經由編程及通過可編程TPV連接或耦接至(i)位在邏輯運算驅動器的一或複數IC晶片(為此連接至SISC的及(或)FISC的)正面之一或複數微型銅柱或凸塊；及(或)(ii)在邏輯運算驅動器正面的TISD上或上方的複數金屬接墊、凸塊或柱。或者，DPNVM晶片包括複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關，其可用於邏輯運算驅動器的TISDs上或上方之複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊)之間的TISD的金屬線或連接線之可編程交互連接線，以及在邏輯運算驅動器的一或複數IC晶片上一或複數微型銅柱或凸塊，如上述相同或相似的揭露的方法。在FGCMOS NVM單元內，MRAM單元或RRAM單元儲存(或編程)的資料可用於二者之間的”連接”或”不連接”的編程，例如：(i)TISD的第一金屬線或連接線連接至在邏輯運算驅動器的一或複數IC晶片上之一或複數微型銅柱或凸塊，及連接在TISD上的金屬複數金屬柱或凸塊，及(ii)TISD的一第二金屬線或連接線連接或耦接至TISD上或上方的複數金屬接墊、柱或凸塊，如上述相同或相似的揭露的方法。根據上述揭露內容，TISD上或上方的複數金屬柱或凸塊也可編程，換句話說，本發明上述揭露內容提供的TISD上或上方複數金屬接墊、柱或凸塊是可編程，位在TISD上或上方可編程的複數金屬接墊、柱或凸塊或者可用在可編程交互連接線，包括用在邏輯運算驅動器的複數FPGA晶片上的複數FGCMOS NVM單元，MRAM單元或RRAM單元及複數交叉點開關，可編程的複數金屬接墊、柱或凸塊可經由編程，連接或耦接邏輯運算驅動器的一或複數IC晶片(為此連接至SISC的及(或)FISC的金屬線或連接線，及(或)複數電晶體)之一或複數微型銅柱或凸塊。
DPNVM可使用各種半導體技術設計用來實現及製造，包括舊的或成熟的技術，例如不先進於、等於、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者DPNVM包括使用先進於或等於、以下或等於30nm、20nm或10nm。此DPNVM可使用半導體技術1世代、2世代、3世代、4世代、5世代或大於5世代以上的技術，或使用更成熟或更先進的技術在同一邏輯運算驅動器內複數商業化標準FPGA IC晶片上。使用在DPNVM的電晶體可以是FINFET、FDSOI MOSFET、部分耗盡矽絕緣體MOSFETs或常規的MOSFET，使用在DPNVM的電晶體可以是從使用在同一邏輯運算器中的商業化標準FPGA IC晶片封裝不同的，例如DPNVM係使用常規MOSFET，但在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET電晶體，或是DPNVM係使用FDSOI MOSFET，而在同一邏輯運算驅動器內的商業化標準FPGA IC晶片封裝可使用FINFET。本發明另一方面提供用於之後形成商業化標準邏輯運算驅動器製程中的一在庫存中或商品清單中的一晶圓類型、面板類型的標準化複數IC晶片及封裝，如上述說明及揭露的內容，標準化複數IC晶片及封裝包括在複數IC晶片及封裝背面上的複數銅接墊及TPVS之一固定布局或設計，以及如果複數IC晶片及封裝中包含，在BISD的之固定設計及或布局，複數TC晶片及封裝中或上的TPVS及複數銅接墊的相同，如果 有BISDs，設計或BISD的交互連接線，例如是在複數銅接墊與TPVS之間的連接結構，每一商業化標準複數IC晶片及封裝係相同的，在庫存及商品清單中的商業化標準複數IC晶片及封裝接著可經由上述揭露及說明內容形成商業化標準邏輯運算驅動器，包括的步驟包括：(1)放置、容納、固定或黏著複數IC晶片在複數IC晶片及封裝上，其中複數IC晶片及封裝具有晶片的表面(其有複數電晶體)或一側朝上；(2)利用一材料、樹脂、或化合物填入複數晶片之間的間隙，及例如在晶圓或面板類型下經由塗佈、印刷、滴注或灌模的方法覆蓋在複數晶片上，使用CMP程序平坦化應用材料、樹脂或化合物的表面至一水平面至複數晶片上全部複數微型凸塊或金屬柱被曝露；(3)形成TISD；及(4)形成TISD上的複數金屬柱或凸塊，具有固定布局或設計的商業化標準載體、支架、灌模器或基板可通過TISD不同的設計或布局針對不同的應用進行訂製，具有固定布局或設計的商業化標準載體、支架、灌模器或基板是可針對不同的應用經由軟體編碼或編程專門定製及使用，如上所述，資料安裝或編程在複數DPSRAM或DPNVM晶片的複數FGCMOS NVM單元，MRAM or RRAM內，可用於可編程TPVs，資料安裝或編程在複數FPGA晶片的複數FGCMOS NVM單元，MRAMorRRAM或者可用於可編程TPVs。
本發明另一方面提供具有一固定設計、布局或腳位的商業化標準邏輯運算驅動器(例如是單層封裝邏輯運算驅動器)，包括：(i)位在正面的複數金屬柱或凸塊(複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊)，及(ii)在商業化標準邏輯運算驅動器背面上的複數銅接墊(TPV底部表面、位在TPV底部部分的聚合物層內的金屬栓塞的底底表面，或BISD的最底端聚合物層內的金屬栓塞底部表面)，商業化標準邏輯運算驅動器可用於不同的應用中，其中可通過軟體編碼或編程使用在不同的應用中，且使用如上述揭露及說明中的編程複數金屬柱或凸塊及(或)可編程複數銅接墊(通過可編程TPVs)方式進行編程，如上所述，針對不同的應用，可下載、安裝或編程軟體程式的原始碼在DPSRAM或DPNVM晶片的複數FGCMOS NVM單元，MRAMorRRAM內，用於控制在商業化標準邏輯運算驅動器中同一單層封裝邏輯運算驅動器或同一DPNVM晶片中的複數交叉點開關，或者，針對不同的應用，可下載、安裝或編程軟體程式的原始碼在商業化標準邏輯運算驅動器的邏輯運算驅動器內或在商業化標準邏輯運算驅動器內的一複數FPGA IC晶片的複數FGCMOS NVM單元，MRAM or RRAM，用於控制在同一FPGA IC晶片的複數交叉點開關，具有相同設計、布局或腳位的複數金屬柱或凸塊及複數銅接墊的每一商業化標準邏輯運算驅動器可經由軟體編碼或編程用於不同的應用、目的或功能，其中可編程可使用邏輯運算驅動器的可編程的複數銅接墊(通過可編程的TPVS)、及(或)可編程的複數金屬柱或凸塊。
本發明另一方面提供單層封裝或堆疊類型的邏輯運算驅動器，其包括複數IC晶片、複數邏輯區塊(包括LUTs，複數多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)複數記憶體單元或陣列，此邏輯運算驅動器沉浸在一具有超級豐富交互連接線的結構或環境內，複數邏輯區塊(包括LUTs，複數多工器、複數邏輯運算電路、複數邏輯運算閘及(或)複數計算電路)及(或)複數商業化標準FPGA IC晶片內的複數記憶體單元或陣列沉浸在一可編程的3D沉浸式IC交互連接線環境(IIIE)；其中(1)FISC、SISC、在SISC上的微型銅柱或凸塊、TISD及在TISD上的複數金屬柱或凸塊位在他們(複數商業化標準FPGA IC晶片)上面；(2)BISD及複數銅接墊位在他們(複數商業化標準FPGA IC晶片)下方；及(3)TPVS圍繞著他們(複數商業化標準FPGA IC晶片)沿著FPGA IC晶片的四個邊緣，可編程的3D IIIE超級豐富交互連接線結構或環境，包括複數IC晶片內的FISC、SISC及微型銅柱或凸塊、TISD、BISD、TPVS、複數銅柱或凸塊或複數金凸塊(位在TISD側)，及(或)邏輯運算驅動器封裝內的複數銅接墊(位在BISD側)，可編程的3D IIIE提供可編程3度空間超級豐富的交互連接線結構或系統，包括：(1)FISC、SISC、TISD及(或)BISD提供交互連接線結構或系統在x-y軸方向，用於交互連接或耦接在同一FPGA IC晶片內的或在單層封裝邏輯運算驅動器內的不同複數FPGA晶片的複數邏輯區塊及(或)複數記憶體單元或陣列，在x-y軸方向之金屬線或連接線的交互連接線在交互連接線結構或系統是可編程的；(2)複數金屬結構包含TISD在SISC上、複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊、TPVS及(或)位在BISD上的複數銅接墊，提供交互連接線結構或系統在z軸方向，用於交互連接或耦接複數邏輯區塊，及(或)在不同複數FPGA晶片內的或在堆疊邏輯運算驅動器中不同單層封裝邏輯運算驅動器堆疊封裝內的複數記憶體單元或 陣列，在z軸方向的交互連接線系統內的交互連接線結構也是可編程的，在極低的成本下，可編程的3D IIIE提供了幾乎無限量的電晶體或複數邏輯區塊、交互連接金屬線或連接線及記憶體單元/開關，可編程的3D IIIE相似或類似人類的頭腦：(i)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及或複數多工器)及或交互連接線等係相似或類似神經元(複數細胞體)或複數神經細胞；(ii)FISC的或SISC的金屬線或連接線是相似或類似樹突(dendrities)連接至神經元(複數細胞體)或複數神經細胞，微型金屬柱或凸塊連接至複數接收器係用於複數FPGA IC晶片內複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)的複數輸入係相似或類似突觸末端的突觸後細胞；(iii)長距離的複數連接經由FISC的金屬線或連接線、SISC、TISD及(或)BISD、複數金屬柱或凸塊、包含在SISC上的微型銅柱或凸塊、TISD上的複數金屬柱或凸塊、TPVs、位在BISD上的複數銅接墊，其相似或類似軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，微型金屬柱或凸塊連接至複數驅動器或發射器用於複數FPGA IC晶片內的複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)的複數輸出，其相似或類似於在軸突末端的複數突觸前細胞(pre-synaptrc cells)。
本發明另一方面提供具有相似或類似複數連接、交互連接線及(或)複數人腦功能的可編程的3D IIIE：(1)複數電晶體及(或)複數邏輯區塊(包括複數邏輯運算閘、邏輯運算電路、計算操作單元、計算電路、LUTs及(或)複數多工器)係相似或類似神經元(複數細胞體)或複數神經細胞；(2)複數交互連接線結構及邏輯運算驅動器的結構係相似或類似樹突(dendrities)或軸突(axons)連接至神經元(複數細胞體)或複數神經細胞，複數交互連接線結構及(或)邏輯運算驅動器結構包括(i)FISC的金屬線或連接線、SISC、TISD、及BISD及(或)(ii)微型銅柱或凸塊、TISD上的複數金屬柱或凸塊、TPVS、及(或)在背面上的複數銅接墊，一類軸突(axon-like)交互連接線結構及(或)邏輯運算驅動器結構連接至一邏輯運算單元或操作單元的驅動輸出或發射輸出(一驅動器)，其具有一結構像是一樹狀結構，包括：(i)一主幹或莖連接至邏輯運算單元或操作單元；(ii)從主幹分支而出的複數分支，每個分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(複數FPGA IC晶片的或(及)複數DPNVM的複數FGCMOS NVM單元，MRAM or RRAM複數開關，或複數DPNVM)用於控制主幹與每個分支的連接或不連接；(iii)從複數分支再分支出來的子分支，而每一子分支的末端可連接或耦接至其它複數邏輯運算單元或操作單元，可編程複數交叉點開關(複數FPGA IC晶片的或(及)複數DPNVM的複數FGCMOS NVM單元，MRAM or RRAM/複數開關，或複數DPNVM)係用於控制主幹與其每一分支之間的”連接”或”不連接”，一枝蔓狀交互連接線結構及(或)邏輯運算驅動器的結構連接至一邏輯運算單元或操作單元的接收或感測輸入(一接收器)，及枝蔓狀交互連接線結構具有一結構類似一灌木(shrub or bush)：(i)一短主幹連接至一邏輯單元或操作單元；(ii)從主幹分支出來複數分支，複數可編程開關(複數FPGA IC晶片的或(及)複數DPNVM的複數FGCMOS NVM單元，MRAM or RRAM複數開關，或複數DPNVM)用於控制主幹或其每一分支之間的”連接”或”不連接”，複數類枝蔓狀交互連接線結構連接或耦接至邏輯運算單元或操作單元，類枝蔓狀交互連接線結構的每一分支的末端連接或耦連至類軸突結構的主幹或分支的末端，邏輯運算驅動器的類枝蔓狀交互連接線結構可包括複數FPGA IC晶片的複數FISC及SISC。
本發明另一方面提供用於系統/機器除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體及可變的記憶體單元及邏輯單元，來進行計算或處理的一可重新配置可塑性(或彈性)及/或整體架構，本發明提供具有可塑性(或彈性)及整體性的一可編程邏輯運算器(邏輯驅動器)，其包括記憶單元及邏輯單元，以改變或重新配置在記憶體單元中的邏輯功能、及/或計算(或處理)架構(或演算法)，及/或記憶(資料或資訊)，邏輯驅動器之可塑性及完整性的特性相似或類似於人類大腦，大腦或神經具有可塑性(或彈性)及完整性，大腦或神經許多方面在成年時可以改變(或是說”可塑造”或”彈性”)及可重新配置。如上述說明的邏輯驅動器(或FPGA IC晶片)提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係使用儲存在附近的編程記憶體單元(PM)中的複數記憶(資料或 訊息)達成，在該邏輯驅動器(或FPGA IC晶片)中，儲存在PM的記憶體單元內的記憶可用於改變或重配置邏輯功能及/或計算/處理的架構(或演算法)，而儲存在複數記憶體單元中的一些其它記憶僅用於資料或訊息(資料記憶單元，DM)。
邏輯運算驅動器的彈性及整體性係根據複數事件，用於nth個事件，在邏輯運算驅動器的nth個事件之後的整體單元(integral unit,IUn)的nth狀態(Sn)可包括邏輯單元、在mth狀態的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，該mth整體單元IUn可包括數種邏輯區塊、數種具有複數記憶(內容、資料或資訊等項目)的PM記憶體單元(如項目數量、數量及位址/位置)，及數種具有複數記憶(內容、資料或資訊等項目)的DM記憶體(如項目數量、數量及位址/位置)，用於特定邏輯功能、一組特定的PM及DM，該nth整體單元IUn係不同於其它的整體單元，該nth狀態及mth整體單元(IUn)係根據nth事件(En)之前的發生先前事件而生成產生。
某些事件可具有大的份量並被分類作為重大事件(GE)，假如nth事件被分類為一GE，該nth狀態Sn(IUn,Ln,PMn,DMn)可被重新分配獲得一新的狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人類大腦在深度睡眠時的重新分配大腦一樣，新產生的狀態可變成長期的記憶，用於一新的(n+1)th整體單元(IUn+1)的該新(n+1)th狀態(Sn+1)可依據重大事件(GE)之後的用於巨大重新分配的演算法及準則，演算法及準則例如以下所示：當該事件n(En)在數量上與先前的n-1事件完全不同時，此En被分類為一重大事件，以從nth狀態Sn(IUn,Ln,PMn,DMn)得到(n+1)th狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En後，該機器/系統執行具有某些特定標準的一重大重新分配，此重大重新分配包括濃縮或簡潔的流程及學習程序：
I濃縮或簡潔的流程
(A)DM重新分配：(1)該機器/系統檢查DMn找到一致相同的記憶，然後保持全部相同記憶中的唯一一個記憶而刪除所有其它相同的記憶；及(2)該機器/系統檢查DMn找到類似的記憶(其相似度在一特定的百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，然後保持全部相似記憶中的一個或二個記憶而刪除所有其它相似的記憶；可替換方案，全部相似記憶中的一代表性記記憶(資料或訊息)可被產生及維持，並同時刪除所有類似的記憶。
(B)邏輯重新分配：(1)該機器/系統檢查PMn找到用於相對應邏輯功能一致相同的邏輯(PMs)，然後保持全部相同邏輯(PMs)中的唯一一個記憶而刪除所有其它相同的邏輯(PMs)；及(2)該機器/系統檢查PMn找到類似的邏輯(PMs)(其相似度在一特定的差異百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，然後保持全部相似邏輯(PMs)中的一個或二個邏輯(PMs)而刪除所有其它相似的邏輯(PMs)；可替換方案，全部相似記憶中的一代表性記邏輯(PMs)(在PM中用於相對應代表性的邏輯資料或訊息)可被產生及維持，並同時刪除所有類似的邏輯(PMs)。
II.學習程序
根據Sn(IUn,Ln,PMn,DMn)，執行一對數而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元、邏輯、PMs，並且刪除(忘記)沒有用的、非重大的或非重要的整體單元、邏輯、PMs或DMs，選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元、邏輯、PMs及/或DMs之使用頻率，另一例子為，可使用貝氏推理之演算法產生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多數事件後用於系統/機器之狀態，該演算法及準則提供學習程序，邏輯運算驅動器的彈性及整體性提供在機器學習及人工智慧上的應用。
本發明另一方面提供在具有複數標準商業化FPGA IC晶片的一多晶片封裝的邏輯驅動器，其更包括一運算IC晶片與(或)計算IC晶片，例如使用先進半導體技術或先進世代技術設計及製造的一CPU晶片、一GPU晶片、一DSP晶片、一張量處理器(Tensor Processing Unit (TPU))晶片及(或)特殊應用處理器晶片(APU)，例如比30奈米(nm)、20nm或10nm更先進或相等，或尺寸更小或相同的半導體先進製程，或是比使用在相同邏輯運算驅動器中的複數FPGA IC晶片更先進的半導體先進製程。此處理IC晶片及計算IC晶片可包括：(1)CPU及DSP單元；(2)CPU及GPU單元；(3)DSP及GPU單元；或(4)CPU、GPU及DSP單元，處理IC晶片及計算IC晶片中的所使用的電晶體可能是FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常規MOSFET。另外，複數處理IC晶片及複數計算IC晶片類型可包括封裝類型或 合併在邏輯運算驅動器內，且複數處理IC晶片及複數計算IC晶片的組合可包括二種類型的晶片，組合類型如下所示：(1)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片及另一類型為GPU晶片；(2)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片及另一類型為DSP晶片；(3)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片及另一類型為TPU晶片；(4)複數處理IC晶片及複數計算IC晶片中的一類型為GPU晶片及另一類型為DSP晶片；(5)複數處理IC晶片及複數計算IC晶片中的一類型為GPU晶片及另一類型為TPU晶片；(6)複數處理IC晶片及複數計算IC晶片中的一類型為DSP晶片及另一類型為TPU晶片。此外，複數處理IC晶片及複數計算IC晶片類型可包括封裝類型或合併在邏輯運算驅動器內，且複數處理IC晶片及複數計算IC晶片的組合可包括三種類型的晶片，組合類型如下所示：(1)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片、另一類型為GPU晶片及另一類型為DSP晶片類型；(2)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片、另一類型為GPU晶片及另一類型為TPU晶片類型；(3)複數處理IC晶片及複數計算IC晶片中的一類型為CPU晶片、另一類型為DSP晶片及另一類型為TPU晶片類型；(4)複數處理IC晶片及複數計算IC晶片中的一類型為GPU晶片、另一類型為DSP晶片及另一類型為TPU晶片類型。或者，複數處理IC晶片及複數計算IC晶片的組合可包括：(1)複數GPU晶片，例如是2、3、4或大於4個GPU晶片；(2)一或複數CPU晶片及一或複數GPU晶片；(3)一或複數CPU晶片及一或複數DSP晶片；(4)一或複數CPU晶片、一或複數GPU晶片及一或複數DSP晶片；(5)一或複數CPU晶片及(或)一或複數CPU晶片及(或)一或複數TPU晶片；(6)一或複數CPU晶片、一或複數DSP晶片及(或)TPU晶片，在上述所有的替代方案中，邏輯運算驅動器可包括一或複數處理IC晶片及複數計算IC晶片，及用於高速並聯運算及(或)計算功能的一或多個高速、高頻寬快取SRAM晶片或DRAM晶片或NVM晶片，高速、高頻寬並聯寬位元資料係利用邏輯運算驅動器中的邏輯運算驅動器內(或上)的頂層交互連接線結構(Top Interconnection Scheme in,on or of the logic drive(TISD))傳輸，例如邏輯運算驅動器包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，其中複數GPU晶片中的一GPU晶片與複數SRAM晶片、複數DRAM晶片或NVM晶片(可用於TISD的金屬線或連接線)中的一晶片之間的通訊可以是資料頻寬大於或等於64K、128K、256K、512K、1024K、2048K、4096K、8K或16K，其它例子為邏輯運算驅動器可包括複數TPU晶片，例如2、3、4或大於4個TPU晶片及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，TPU晶片、SRAM晶片、DRAM晶片或NVM晶片之間的通訊可用於TISD的金屬線或連接線，且其資料的位元頻寛係大於或等於64、128、256、512、1024、2048、4096、8K或16K，另一例子，邏輯運算驅動器可包括複數FPGA晶片，例如是2、3、4或大於4個複數FPGA晶片，及複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片可用於TISD的金屬線或連接線，且其資料位元頻寬大於或等於64K、128K、256K、512K、1024K、2048K、4096K、8K或16K。
FPGA IC晶片、運算晶片及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及；(ii)高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)FOIT結構中的TISD，其中邏輯運算驅動器如上述的揭露及說明，其連接及通訊方式與在相同晶片中的內部電路相似或類式。此外，FPGA IC晶片、運算晶片及(或)計算晶片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及；高速高頻寬的SRAM、DRAM或NVM晶片中的通訊、連接或耦接係透過(經由)FOIT結構中的TISD，其中邏輯運算驅動器如上述的揭露及說明，其連接及通訊方式可使用小型複數I/O驅動器或小型複數接收器，小型複數I/O驅動器、小型複數接收器或複數I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、介於0.05pF與5pF之間、介於0.01pF與2pF之間或介於介於0.01pF與1pF之間，或是小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型複數I/O驅動器、複數接收器或複數I/O電路與邏輯運算驅動器中的高速高頻寬邏輸運算晶片及記憶體晶片之間的通訊，及可包括一ESD電路、一接收器及一驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之間、0.05pF與5pF之間、0.01pF與2pF之間或或介於介於0.01pF與1pF之間，或小於10pF、5pF、3pF、2pF、1 pF、0.5pF或0.1pF。
運算IC晶片或計算IC晶片或在邏輯運算驅動器中的晶片提供使用在(可現場編程)功能、處理器及操作的一固定金屬交互線路(非現場編程)，此複數商業化標準FPGA IC晶片提供(1)使用(可現場編程)功能、處理器及操作的可編程金屬交互線路(可現場編程)及(2)使用(非現場編程)功能、處理器及操作的固定金屬交互線路。一旦複數FPGA IC晶片中的可現場編程金屬交互線路被編程，複數FPGA IC晶片可被操作與運算IC晶片與計算IC晶片或在同一邏輯運算驅動器中的晶片一起提供強大功能及應用程式中的操作，例如提供人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Intemet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、車用電子圖形處理(GP)、無人駕駛車用電子及圖形處理的任一種組合之功能。
本發明另一方面提供一在多晶片封裝中的商業化標準記憶體驅動器、封裝或封裝驅動器、裝置、模組、硬碟、硬碟驅動器、固態硬碟或固態硬碟驅動器(以下簡稱驅動器)，包括複數商業化標準非揮發性記憶體IC晶片用於資料儲存。即使驅動器的電源關閉時，儲存在商業化標準非揮發性記憶體驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一裸晶類型或一封裝類型的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括裸晶類型的或封裝類型的非揮發性NVRAM複數IC晶片可以是鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、相變化記憶體(Phase-change RAM(PRAM))，商業化標準記憶體驅動器由FOIT構成，其中係以上述段落所述之說明中，使用在形成商業化標準邏輯運算驅動器中同樣或相似的複數FOIT製程製成，FOIT的流程步驟如下：(1)提供非揮發性記憶體IC晶片，例如複數商業化標準NAND快閃IC晶片、一晶片載體、支架、灌模材料或基板，然後設置、固定或黏著複數IC晶片在載體、支架、灌模器或基板上；每一NAND快閃晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，NAND快閃晶片可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3DNAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32、72個NAND記憶單元的堆疊層。每一複數NAND快閃晶片被封裝在複數記憶體驅動器內，其可包括微型銅柱或凸塊設置在複數晶片的上表面，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，複數晶片設置、容納、固定或黏著在複數IC晶片及封裝上，其中具有複數電晶體的晶片的表面或一側朝上；(2)利用例如旋塗，網版印刷，滴注或或晶圓或面板類型中的灌模，將樹脂材料或化合物填入複數晶片之間的間隙及覆蓋在複數晶片表面，使用CMP程序平坦化應用材料、樹脂或化合物的表面至複數晶片上的所有複數微型凸塊或金屬柱的上表面全部被曝露；(3)經由晶圓或面板製程形成一TISD結構在平坦化材料、樹脂或化合物上或上方的記憶體驅動器上，及微型金屬柱或凸塊曝露的上表面；(4)形成複數銅柱或凸塊、複數焊錫凸塊及複數金凸塊在TISD上，切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物)填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的商業化標準記憶體驅動器，商業化標準記憶體驅動器包括複數商業化標準非揮發性記憶體IC晶片，而商業化標準非揮發性記憶體IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，即使驅動器的電源關閉時，儲存在商業化標準非揮發性記憶體驅動器中的資料仍然保留，複數非揮發性記憶體IC晶片包括一裸晶類型或一封裝類型的複數NAND快閃晶片，或者，複數非揮發性記憶體IC晶片可包括一裸晶類型或一封裝類型的非揮發性NVRAM複數IC晶片，NVRAM可以是鐵 電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、相變化記憶體(Phase-change RAM(PRAM))，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯運算驅動器的相同或相似揭露，在非揮發性記憶體IC晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯運算驅動器中的說明(揭露)相同或相似，複數商業化標準NAND快閃IC晶片可使用不同於專用控制晶片、專用I/O晶片或在相同記憶體驅動器內的專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，複數商業化標準NAND快閃IC晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯運算驅動器的揭露及說明，商業化標準記憶體驅動器包括專用控制晶片、專用I/O晶片或經由FOIT所構成的專用控制晶片及專用I/O晶片，使用在形成邏輯運算驅動器中同樣或相似的複數FOIT製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊非揮發性(例如NAND快閃)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVS的單層封裝非揮發性記憶體驅動器用於標準類型(具有標準尺寸)之堆疊的非揮發性記憶體驅動器，例如，單層封裝非揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定單層封裝非揮發性記憶體驅動器的直徑(尺寸)或形狀，例如單層封裝非揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4nm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，單層封裝非揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆疊的複數非揮發性記憶體晶片驅動器包括例如是2、5、6、7、8或大於8個單層封裝非揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，單層封裝非揮發性記憶體驅動器包括TPVS用於堆疊封裝的目的，這些製程步驟用於形成TPVS，上述段落中揭露及說明TPVS的部分可用於堆疊的邏輯運算驅動器，而使用TPVS堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯運算驅動器之揭露及說明。
本發明另一方面提供在多晶片封裝內的商業化標準記憶體驅動器，其包括複數商業化標準複數揮發性IC晶片用於資料儲存，其中137包括裸晶類型或封裝類型的複數DRAM晶片，商業化標準DRAM記憶體驅動器係由FOIT形成，可使用上述段落揭露及說明利用相同或相似的FOIT製程形成邏輯運算驅動器步驟，其流程步驟如下：(1)提供商業化標準複數DRAM IC晶片及晶片載體、支架、灌模材料或基板，然後設置、固定或黏著複數IC晶片在載體、支架、灌模器或基板上，每一DRAM晶片可具有一標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，DRAM快閃晶片可使用先進DRAM快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，所有的複數DRAM晶片被封裝在複數記憶體驅動器內，其可包括微型銅柱或凸塊設置在複數晶片的上表面，微型銅柱或凸塊的上表面具有一水平面位在複數晶片的最頂層絕緣介電層之上表面的水平面之上，其高度例如是介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，複數晶片設置、固定或黏著在載體、支架、灌模器或基板上，其中具有複數電晶體的晶片的表面或一側朝上；(2)如果存在可可通過以下方法，例如旋塗，網版印刷，滴注或或晶圓或面板類型中的灌模，可利用一材料、樹脂、或化合物填入複數晶片之間的間隙及覆蓋在複數晶片表面，使用CMP程序平坦化應用材料、樹脂或化合物的表面至全部複數晶片的所有複數微型凸塊或金屬柱的上表面全部被曝露；(3)經由晶圓或面板製程形 成一TISD在平坦化應用材料、樹脂或化合物上，及微型金屬柱或凸塊曝露的上表面；(4)形成複數銅柱或凸塊、複數焊錫凸塊或複數金凸塊在TISD上；(5)切割己完成的晶圓或面板，包括經由在二相鄰的記憶體驅動器之間的材料或結構分開、切開，此材料或化合物(例如係聚合物)填在二相鄰記憶體驅動器之間的複數晶片被分離或切割成單獨的記憶體驅動器。
本發明另一方面提供在多晶片封裝中的商業化標準記憶體驅動器，商業化標準記憶體驅動器包括複數商業化標準複數揮發性IC晶片，而商業化標準複數揮發性IC晶片更包括專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於資料儲存，複數揮發性IC晶片包括一裸晶類型或一DRAM封裝類型，專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片用於記憶體驅動器的功能係用於記憶體控制及(或)輸入/輸出，及上述段落所述之說明用於邏輯運算驅動器的相同或相似揭露，在複數DRAM晶片之間的通訊、連接或耦接例如是複數NAND快閃晶片、專用控制晶片、專用I/O晶片，或在同一記憶體驅動器內的專用控制晶片及專用I/O晶片的說明與上述段落用於邏輯運算驅動器中的說明(揭露)相同或相似，商業化標準複數DRAM IC晶片可使用不同於專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片的IC製造技術節點或世代製造，商業化標準複數DRAM晶片包括複數小型I/O電路，而用在記憶體驅動器的專用控制晶片、專用I/O晶片或專用控制晶片及專用I/O晶片可包括複數大型I/O電路，如上述用於邏輯運算驅動器的揭露及說明，商業化標準記憶體驅動器可使用在形成邏輯運算驅動器中同樣或相似的複數COIP製程製成，如上述段落中的揭露及說明。
本發明另一方面提供堆疊揮發性(例如DRAM晶片)的記憶體驅動器，其包括如上述揭露及說明中，具有TPVS的複數單層封裝揮發性記憶體驅動器用於標準類型(具有標準尺寸)之堆疊的複數非揮發性記憶體晶片驅動器，例如，複數單層封裝揮發性記憶體驅動器可具有一定寬度、長度及厚度的正方型或長方型，一工業標準可設定複數單層封裝揮發性記憶體驅動器的直徑(尺寸)或形狀，例如複數單層封裝揮發性記憶體驅動器標準的形狀可以是正方形，其寬度係大於或等於4nm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，複數單層封裝揮發性記憶體驅動器標準形狀可以是長方形，其寬度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。堆疊的揮發性記憶體驅動器包括例如是2、5、6、7、8或大於8個複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，複數單層封裝揮發性記憶體驅動器包括TPVS用於堆疊封裝的目的，這些製程步驟用於形成TPVS，上述段落中揭露及說明TPVS的部分可用於堆疊的邏輯運算驅動器，而使用TPVS堆疊的方法(例如POP方法)如上述段落中堆疊的邏輯運算驅動器之揭露及說明。
本發明另一方面提供堆疊邏輯運算及揮發性記憶體(例如是DRAM)驅動器，其包括複數單層封裝邏輯運算驅動器及複數單層封裝揮發性記憶體驅動器，如上述揭露及說明，每一單層封裝邏輯運算驅動器及每一複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，每一單層封裝邏輯運算驅動器及每一複數單層封裝揮發性記憶體驅動器可具有相同標準類型或具有標準形狀及尺寸，如上述揭露及說明，堆疊的邏輯運算及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝邏輯運算驅動器或複數揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的單層封裝邏輯運算驅動器位在底部及全部的複數單層封裝揮發性記憶體驅動器位在頂部，或(b)單層封裝邏輯運算驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝邏輯運算驅動器；(ii)單層封裝揮發性記憶體驅動器；(iii)單層封裝邏輯運算驅動器；(iv)單層封裝揮發性記憶體等等，單層封裝邏輯運算驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的複數邏輯運算驅動器及揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs，形成TPVS的製程步驟，如上述段落揭露及相關說明，而使用TPVS堆疊的方法(例如POP方法)如上述段落之揭露及說明。
本發明另一方面提供堆疊的非揮發性(例如NAND快閃)及揮發性(例如DRAM)記憶體驅動器包括單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器，每一單層封裝非揮發性驅動器及每一複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述段落揭露與說明，每一複數單層封裝揮發性記憶體驅動器及每一單層封裝非揮發性驅動器可具有相同標準類型或具有標準形狀及尺寸，如上述揭露及說明，堆疊的非揮發性及揮發性記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝非揮發性記憶體驅動器或複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序可以是：(a)全部的複數單層封裝揮發性記憶體驅動器位在底部及全部的複數單層封裝非揮發性記憶體驅動器位在頂部，或(b)全部複數單層封裝非揮發性記憶體驅動器位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部；(c)單層封裝非揮發性記憶體驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝揮發性記憶體驅動器；(ii)單層封裝非揮發性記憶體驅動器；(iii)單層封裝揮發性記憶體驅動器；(iv)單層封裝複數非揮發性記憶體晶片等等，單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的複數非揮發性晶片及揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs及(或)BISD，形成TPVS及(或)BISD的製程步驟，如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明，而使用TPVS及(或)BISD堆疊的方法(例如POP方法)如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明。
本發明另一方面提供堆疊的邏輯非揮發性(例如NAND快閃)記憶體及揮發性(例如DRAM)記憶體驅動器包括複數單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器可位在多晶片封裝內，如上述揭露與說明，每一單層封裝非揮發性及每一複數單層封裝揮發性記憶體驅動器驅動器可具有相同標準類型或具有標準形狀及尺寸，如上述揭露及說明，堆疊的邏輯非揮發性(快閃)記憶體及揮發性(DRAM)記憶體驅動器包括例如是2、5、6、7、8或總共大於8個單層封裝非揮發性記憶體驅動器或複數單層封裝揮發性記憶體驅動器，可使用上述形成堆疊的邏輯運算驅動器記憶體所揭露及說明的相似或相同的製程形成，而從下到上的堆疊順序例如是：(a)全部複數單層封裝揮發性記憶體驅動器在底部及全部的單層封裝非揮發性記憶體驅動器在頂部；(b)全部單層封裝非揮發性記憶體驅動器位在底部及全部複數單層封裝揮發性記憶體驅動器位在頂部，或(c)單層封裝非揮發性記憶體驅動器及複數單層封裝揮發性驅動器依順序從底部到頂部堆疊交錯：(i)單層封裝揮發性記憶體驅動器；(ii)單層封裝非揮發性記憶體驅動器；(iii)單層封裝揮發性記憶體驅動器；(iv)單層封裝非揮發性記憶體等等，單層封裝非揮發性驅動器及複數單層封裝揮發性記憶體驅動器用於單層封裝邏輯運算驅動器、複數單層封裝揮發性記憶體驅動器及複數單層封裝揮發性記憶體驅動器用於堆疊的邏輯運算非揮發性及揮發性記憶體驅動器，每一邏輯運算驅動器及發性記憶體驅動器包括用於封裝為目的的TPVs，形成TPVS的製程步驟，如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明，而使用TPVS堆疊的方法(例如POP方法)如上述用於堆疊邏輯運算驅動器中的段落之揭露及相關說明。
本發明另一方面提供具有邏輯運算驅動器的系統、硬體、電子裝置、電腦、處理器、行動電話、通訊設備、及(或)機械人、非揮發性(例如NAND快閃)記憶體驅動器、及(或)揮發性(例如DRAM)記憶體驅動器，邏輯運算驅動器可為單層封裝邏輯運算驅動器或堆疊的邏輯運算驅動器，如上述揭露及說明，非揮發性快閃記憶體驅動器可以是單層封裝非揮發性147或堆疊的非揮發性快閃記憶體驅動器，如上述揭露及說明，及揮發性DRAM記憶體驅動器可以是單層封裝DRAM記憶體驅動器或堆疊的揮發性DRAM記憶體驅動器，如上述揭露及說明，邏輯運算驅動器、非揮發性快閃記憶體驅動器、及(或)揮發性DRAM記憶體驅動器以覆晶封裝方式設置在PCB基板、BGA基板、軟性電路軟板或陶瓷電路基板上。
在邏輯運算驅動器及記憶體驅動器或裝置的所有替代的方案中，單層封裝邏輯運算驅動器可包括一或複數處理IC晶片及複數計算IC晶片及單層封裝記憶體驅動器，其中單層封裝記憶體驅動器可包括一或複數高速、高頻寬快取SRAM晶片、DRAM或NVM晶片(例如，MRAM或RRAM)可高速平行處理及(或)計算，例如，單層封裝邏輯運算驅動器可包括複數GPU晶片，例如是2、3、4或大於4個GPU晶片，及單層封裝記憶體驅動器可包括複數高速、 高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，一TPU晶片及一SRAM晶片、DRAM晶片或NVM晶片之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K，舉另一個例子，邏輯運算驅動器可包括複數FPGA晶片，例如是2、3、4或大於4個複數FPGA晶片，及單層封裝記憶體驅動器可包括複數高速、高頻寬快取SRAM晶片、DRAM晶片或NVM晶片，一複數FPGA晶片及一SRAM晶片、DRAM晶片或NVM晶片之間的通訊係通過上述揭露及說明的堆疊結構，其資料位元頻寬可大於或等於64、128、256、512、1024、2048、4096、8K或16K。
複數FPGA IC晶片、處理及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)及一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的堆疊結構，其通訊或連接方式係與同一晶片內的複數內部電路相同或相似，或者，(i)一複數FPGA IC晶片、處理及(或)計算晶片(例如CPU、GPU、DSP、APU、TPU及(或)ASIC晶片)，及(ii)一高速、高頻寬SRAM、DRAM或NVM晶片之間的通訊、連接或耦接係通過如上述揭露及說明的複數堆疊結構，其係使用小型複數I/O驅動器及(或)複數接收器，小型複數I/O驅動器、小型複數接收器或複數I/O電路的驅動能力、負載、輸出電容或輸入電容可介於0.01pF與10pF之間、0.05pF與5pF之間、介於0.01pF與2pF之間或介於0.01pF與1pF之間，或是小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.01pF，例如，一雙向I/O(或三態)接墊、I/O電路可使用在小型複數I/O驅動器、複數接收器或複數I/O電路使用在邏輯運算驅動器及記憶體堆疊驅動器內的高速、高頻頻寬邏輯運算驅動器及複數記憶體晶片之間的通訊，其包括一ESD電路、接收器及驅動器，且具有輸入電容或輸出電容可介於0.01pF與10pF之間、0.05pF與5pF之間、介於0.01pF與2pF之間或介於0.01pF與1pF之間，或小於10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之配置，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
圖式揭示本發明之說明性應用電路、晶片結構及封裝結構。其並未闡述所有應用電路、晶片結構及封裝結構。可另外或替代使用其他應用電路、晶片結構及封裝結構。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些應用電路而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
4:半導體元件
6:交互連接線金屬層
8:連接線
10:金屬栓塞
12:絕緣介電層
14:保護層
15:光阻層
16:金屬接墊
17:第二光阻層
18:黏著層
20:第一交互連接線結構(FISC)
22:種子層
24:電鍍銅金屬層
26:黏著層
27:交互連接線金屬層
28:種子層
29:SISC
32:金屬層或銅層
34:微型金屬柱或凸塊
36:聚合物層
38:光阻層
40:金屬層
42:聚合物層
44:黏著層
46:種子層
48:光阻層
50:銅金屬層
51:聚合物層
53:區域
54:微型凸塊
75a:開孔
77:交互連接線金屬層
79:BISD
81:黏著層
83:種子層
87:聚合物層
88:黏著材料
90:載體基板
91:絕緣層
92:聚合物層
93:聚合物層
94:黏著/種子層
96:光阻層
97:聚合物層
98:金屬層
99:交互連接線金屬層
100:半導體晶片
101:TISD
104:聚合物層
104a:開口
109:金屬接墊
110:電路載體或基板
112:焊膏或助焊劑
113:基板單元
114:底部填充材料
116:黏著/種子層
118:光阻層
120:金屬層
122:金屬柱或凸塊
126:軟性電路板或薄膜
140:黏著/種子層
142:光阻層
144:銅層
146:銅接合線
148:聚合物層
150:聚合物保護層
152:焊錫金屬層
154:錫金合金
156:聚合物材質
158:TPVs
200:商業化標準FPGA IC晶片
20:第一交互連接線結構(FISC)
220:反相器
200:商業化標準FPGA IC晶片
201:可編程邏輯區塊(LB)
202:可編程交互連接線
203:小型I/O電路
206:接地接墊
207:反向器
208:反向器
209:晶片賦能(CE)接墊
210:查找表(LUT)
211:多工器
212:及(AND)閘
213:非及(NAND)閘
215:三態緩衝器
217:三態緩衝器
216:三態緩衝器
215:三態緩衝器
216:電晶體
217:三態緩衝器(反相器)
219:反相器
221:接墊
222:N型MOS電晶體
223:P型MOS電晶體
226:接墊
228:接墊
229:時脈接墊
231:P型MOS電晶體
232:N型MOS電晶體
233:反向器
234:及(AND)閘
235:及(AND)閘
236:及(AND)閘
239:及(AND)閘
242:互斥或(ExOR)閘
250:非揮發性記憶體IC晶片
251:HBM IC晶片
258:通過/不通過開關
260:專用控制晶片
262:記憶單元
265:I/O晶片
266:專用控制及I/O晶片
267:DCIAC晶片
268:DCDI/OIAC晶片
269:PCIC晶片
271:外部電路
272:I/O接墊
273:靜電放電(ESD)保護電路
274:驅動器
275:接收器
276:開關陣列
277:開關陣列
278:區域
279:繞道交互連接線
281:節點
282:二極體
283:二極體
285:P型MOS電晶體
286:N型MOS電晶體
287:非及(NAND)閘
288:非或(NOR)閘
289:反相器
290:非及(NAND)閘
291:反相器
292:通過/不通過開關(三態緩衝器)
292:通過/不通過開關
293:P型MOS電晶體
294:N型MOS電晶體
295:控制P型MOS電晶體
296:N型MOS電晶體
297:反相器
300:商品化標準邏輯運算驅動器
301:基頻處理器
302:應用處理器
303:處理器
304:電源管理
305:I/O連接埠
306:無線訊號通訊元件
307:顯示設備
308:照相機
309:音頻設置
310:記憶體驅動器
311:鍵盤
312:乙太網路
313:電源管理晶片
315:資料匯流排
316:散熱鰭片
317:記憶體IC晶片
321:DRAM IC晶片
322:非揮發性記憶體驅動器
323:揮發性記憶體驅動器
324:揮發性記憶體(VM)IC晶片
325:焊錫球
336:開關
337:控制單元
340:緩衝/驅動單元
341:大型I/O電路
342:ExOR閘
343:ExOR閘
345:AND閘
347:AND閘
360:控制方塊
361:可編程交互連接線
362:記憶體單元
364:固定交互連接線
371:晶片間(INTER-CHIP)交互連接線
372:金屬接墊
373:小型靜電放電(ESD)保護電路
374:驅動器
375:接收器
379:交叉點開關
381:節點
382:二極體
383:二極體
385:P型MOS電晶體
386:N型MOS電晶體
387:非及(NAND)閘
389:反向器
390:非及(NAND)閘
391:反相器
395:記憶體陣列區塊
398:記憶單元
402:IAC晶片
410:DPI IC晶片
411:交互連接線網
412:第二交互連接線網
413:第三交互連接線網
414:第四交互連接線網
415:第五交互連接線網
416:第六交互連接線網
417:第七交互連接線網
418:第八交互連接線網
419:第九交互連接線網
420:第十交互連接線
421:第十一交互連接線
422:第十二交互連接線
423:記憶體矩陣區塊
446:記憶體單元
447:電晶體
448:N型MOS電晶體
449:電晶體
451:字元線
452:位元線
453:位元線
454:字元線
455:連接區塊(CB)
456:開關區塊(SB)
461:第一內部驅動交互連接線
462:第二內部驅動交互連接線
463:第三內部驅動交互連接線
464:第四內部驅動交互連接線
465:第五內部驅動交互連接線
481:樹突
362-1:記憶體單元-
362-2:記憶體單元-
362-3:記憶體單元-
362-4:記憶體單元-
482:交互連接線
490:記憶體單元
502:晶片內交互連接線
553:反向器
583:金屬或焊錫凸塊
586:接合接點
587:路徑
590:雲端
591:資料中心
592:網路
593:使用者裝置
600:非揮發性記憶體(NVM)單元
602:N型條
603:N型阱
604:N型鰭
605:P型鰭
606:場氧化物
607:浮閘極
608:氧化物
610:P型MOS電晶體
620:N型MOS電晶體
630:開關
632:寄生電容
650:非揮發性記憶體(NVM)單元
666:感測放大器
700:非揮發性記憶體(NVM)單元
702:第1N型條
703:N型阱
704:N型鰭
705:第2N型條
706:N型阱
707:N型鰭
708:P型鰭
709:場氧化物
710:浮閘極
711:氧化閘
712:第3N型條
713:N型阱
714:N型鰭
730:第一P型MOS電晶體
740:第二P型MOS電晶體
750:N型MOS電晶體
751:開關
752:開關
753:開關
754:開關
755:寄生電容
760:非揮發性記憶體(NVM)單元
761:字元線
762:字元線
763:字元線
764:P型MOS電晶體
770:反相器
771:P型MOS電晶體
772:N型MOS電晶體
773:中繼器
774:切換架構
800:非揮發性記憶體(NVM)單元
802:N型條
803:N型阱
804:N型鰭
805:P型鰭
806:P型鰭
807:場氧化物
808:浮閘極
809:閘極氧化物
830:P型MOS電晶體
840:第二N型MOS電晶體
850:第一N型MOS電晶體
851:開關
855:寄生電容
869:RRAM層
870:可變電阻式記憶體
871:底部電極
872:頂部電極
873:電阻層
875:不可編程的電阻
879:MRAM層
880:磁阻式隨機存取記憶體
881:底部電極
882:頂部電極
883:磁阻層
884:反鐵磁層
885:己鎖定磁性層
886:隧穿氧化物層
887:自由磁性層
900:非揮發性記憶體(NVM)單元
910:非揮發性記憶體(NVM)單元
2011:單元(A)
2012:單元(M)
2013:單元(C/R)
2014:單元(LC)
2015:區塊內交互連接線
2016:加法單元
104a:開口
110a:背部表面
118a:開口
12d:開孔
12e:底部低介電係數介電層
12f:中間區分蝕刻停止層
12g:頂層低介電SiOC層
12h:頂部區分蝕刻停止層
12j:開口j
140a:黏著層
140b:種子層
142a:開口
14a:開口
158a:背面
15a:開孔
17a:開孔
269a:GPU晶片
269b:CPU晶片
269c:TPU晶片
27a:金屬栓塞
27b:金屬接墊、金屬線或連接線
30a:開口
38a:開孔
42a:開口
48a:開口
51a:開口
490-1、490-2、490-3、490-4:資料記憶體(DM)單元
85:金屬層
77a:金屬栓塞
77b:金屬接墊、金屬線或連接線
77c:平面
77d:平面
77e:接墊
87a:開口
92a:背部表面
93a:開口
94a:開口
96a:開口
97a:開口
99a:金屬栓塞
99b:金屬接墊、金屬線或連接線
99b:金屬栓塞
75:光阻層
481:類樹突(交互連接線)
258-1、258-2、258-3、258-4、258-5:通過/不通過開關
300-1、300-2:邏輯運算驅動器
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
第1A圖及第1D圖至第1H圖為本發明實施例中第1類型的複數非揮發性記憶體單元電路圖。
第1B圖及第1C圖為本發明實施例在第1A圖中第1類型的複數非揮發性記憶體單元之各種結構示意圖。
第2A圖及第2D圖至第2E圖為本發明實施例中第二類型的複數非揮發性記憶體單元電路圖。
第2B圖及第2C圖為本發明實施例在第2A圖中第二類型的複數非揮發性記憶體單元之各種結構示意圖。
第3A圖及第3D圖至第3U圖為本發明實施例中第三類型的複數非揮發性記憶體單元電路圖。
第3B圖及第3C圖為本發明實施例在第3A圖中第三類型的複數非揮發性記憶體單元之各種結構示意圖。
第3V圖及第3W圖為本發明實施例在第3U圖中第三類型的複數非揮發性記憶體單元之各種結構示意圖。
第4A圖及第4D圖至第4S圖為本發明實施例中第四類型的複數非揮發性記憶體單元電路圖。
第4B圖及第4C圖為本發明實施例在第4A圖中第四類型的複數非揮發性記憶體單元之各種結構示意圖。
第5A圖、第5E圖及第5F圖為本發明實施例中第五類型的複數非揮發性記憶體單元電路圖。
第5B圖至第5D圖為本發明實施例在第5A圖中第五類型的複數非揮發性記憶體單元之各種結構示意圖。
第6A圖至第6C圖為本發明實施例中電阻式隨機存取記憶體(RRAM)之各種結構示意圖。
第6D圖為本發明實施例中電阻式隨機存取記憶體(RRAM)之各種狀態示意圖。
第6E圖為本發明實施例中第六類型非揮發性記憶體單元的第一種替代方案之電路示圖。
第6F圖為本發明實施例中第六類型的複數非揮發性記憶體單元的結構示意圖。
第6G圖為本發明實施例中第六類型非揮發性記憶體單元的第二種替代方案之電路示圖。
第7A圖至第7D圖為本發明實施例中磁阻式隨機存取記憶體(MRAM)之各種結構示意圖。
第7E圖為本發明實施例中第七類型非揮發性記憶體單元的第一種替代方案之電路示圖。
第7F圖為本發明實施例中第七類型的複數非揮發性記憶體單元的結構示意圖。
第7G圖為本發明實施例中第七類型非揮發性記憶體單元的第二種替代方案之電路示圖。
第7H圖為本發明實施例中第七類型非揮發性記憶體單元的第三種替代方案之電路示圖。
第7I圖為本發明實施例中第七類型的複數非揮發性記憶體單元的結構示意圖。
第7J圖為本發明實施例中第七類型非揮發性記憶體單元的第四種替代方案之電路示圖。
第8圖為本發明實施例中6T SRAM單元的電路圖。
第9A圖為本發明實施例中可編程區塊的反相器(inyverter)之電路示意圖。
第9B圖為本發明實施例中可編程區塊的中繼器(Repeater)之電路示意圖。
第9C圖為本發明實施例中可編程區塊的切換架構之電路示意圖。
第10A圖至第10F圖為本發明實施例中各種類型的通過/不通過開關電路圖。
第11A圖至第11D圖為本發明實施例中各種類型的複數交叉點開關方塊圖。
第12A圖及第12C圖至第12J圖為本發明實施例中各種類型的複數多工器電路圖。
第12B圖為本發明實施例中多工器中的一三態緩衝器電路圖。
第13A圖為本發明實施例中大型I/O電路之電路圖。
第13B圖為本發明實施例中小型I/O電路之電路圖。
第14A圖為本發明實施例中可編程邏輯運算方塊示意圖。
第14B圖為本發明之OR閘極之示意圖。
第14B圖為本發明用於獲得一OR閘極的一查找表。
第14D圖為本發明之AND閘極之示意圖。
第14E圖為本發明用於獲得一AND閘極的一查找表。
第14F圖為本發明實施例中邏輯運算操作單元之電路圖。
第14G圖為本發明實施例中第14B圖之邏輯運算操作單元的查找表(look-up table)。
第14H圖為本發明實施例計算操作器之方塊示意圖。
第14I圖為本發明實施例中第14E圖之計算運算操作單元的查找表。
第14J圖為本發明實施例中計算運算操作單元之電路圖。
第15A圖至第15C圖為本發明實施例中複數可編程交互連接線經由通過/不通過開關或交叉點開關編程的方塊圖。
第15D至第15F為本發明實施例中非揮發性記憶體(NVM)單元的輸出耦接至通過/不通過開關的電路示意圖。
第16A圖至第16H圖為本發明實施例中商業化標準FPGA IC晶片各種佈置的上視圖。
第16I圖至第16J圖為本發明實施例中各種修復算法的方塊圖。
第16K圖為本發明實施例用於一標準商業化FPGA IC晶片的一可編程邏輯運算區塊之方塊示意圖。
第16L圖為本發明實施例加法器單元的電路示意圖。
第16M圖為本發明實施例用於加法器單元的一加法單元之電路示意圖。
第16N圖為本發明實施例乘法器單元的電路示意圖。
第17圖為本發明實施例中專用可編程交互連接線(dedicated programmable-interconnection,DPI)在積體電路(IC)晶片的方塊上視圖。
第18圖為本發明實施例中專用輸入/輸出(I/O)晶片的方塊上視圖。
第19A圖至第19N圖為本發明實施例中各種類型的邏輯運算驅動器佈置之上視圖。
第20A圖至第20B圖為本發明實施例中在邏輯運算驅動器中複數晶片之間的各種類型之連接的方塊圖。
第20C圖為本發明實施例用於一或複數個標準商業FPGA IC晶片及高頻寬記憶體(high bandwidth memory,HBM)晶片的方塊示意圖。
第21A圖至第21B圖為本發明實施例中用於資料加載至複數記體體單元的方塊圖。
第22A圖為本發明實施例中半導體晶圓剖面圖。
第22B圖至第22H圖為本發明實施例中以單一鑲嵌製程(single damascene process)形成第一交互連接線結構的剖面圖。
第22I圖至第22Q圖為本發明實施例中以雙鑲嵌製程(double damascene process)形成第一交互連接線結構的剖面圖。
第23A圖至第23H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製製程剖面圖。
第24A圖至第24L圖及第25圖為本發明實施例中形成第二交互連接線結構在一保護層上及形成複數微型金屬柱或微型凸塊在第二交互連接線金屬層上的製程剖面圖。
第26A圖至第26W圖為本發明實施中依據FOIT形成單層封裝邏輯運算驅動器之製程示意圖。
第27A圖至第27L圖為本發明實施中依據TPV及FOIT形成單層封裝邏輯運算驅動 器的製程示意圖。
第27M圖至第27R圖為本發明實施中根據層疊封裝(package-on-package,POP)技術的製程剖面示意圖。
第27S圖至27Z圖為本發明實施例中依據TPVS及FOIT形成單層封裝邏輯運算驅動器之製程剖面示意圖。
第28A圖至28M圖為本發明實施例中形成BISD在載體基板上之製程示意圖。
第28N圖為本發明實施例中金屬平面之上視圖。
第28O圖至28R圖為本發明實施例中形成複數封裝穿孔(TPV)在BISD上之製程剖面示意圖。
第28S圖至28Z圖為本發明實施例中形成單層封裝邏輯運算驅動器之製程剖面示意圖。
第29A圖為本發明實施例中TPVS的上視圖。
第29B圖至29G圖為本發明實施例中各種交互連接線網在單層封裝邏輯運算驅動器之剖面示意圖。
第29H圖為第29G圖的下視圖，顯示為本發明實施例中邏輯運算驅動器中複數金屬接墊的佈局示意圖。
第30A圖至30I圖為本發明實施例中製造POP封裝之製程示意圖。
第31A圖至31B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。
第31C圖為本發明實施例中可重新配置之可塑性或彈性及/或整體性的結構示意圖。
第31D圖為本發明實施例中第8事件E8的可塑性或彈性及/或整體性的結構示意圖。
第32A圖至第32K圖為本發明實施例中POP封裝的複數種組合用於邏輯運算及記憶體驅動器的示意圖。
第32L圖為本發明實施例中複數POP封裝的上視圖，其中第24K圖係沿著切割線A-A之剖面示意圖。
第33A圖至第33C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。
第34A圖至第34F圖為本發明實施例中各種商業化標準記憶體驅動器之上視圖。
第35A圖至第35F圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。
第36圖為本發明實施例複數個資料中心與複數個使用者之間的網路方塊示意圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
第1圖揭露水平式網線2及網線4的立體示意圖，其中網線4係位在網線2的下方，網線2包括複數條Y軸線2a及位於Y軸線2a的複數條X軸線2b，而網線4包括複數條Y軸線4a及位於Y軸線4a的複數條X軸線4b，且網線2之中形成複數個間隙3，以及網線4之中形成複數個間隙5，其中Y軸線2a、X軸線2b、Y軸線4a及X軸線4b具有相同之直徑(或寬度)，其直徑例如係介於10微米至30微米之間、介於20微米至100微米之間、介於40微米至150微米之間、介於50微米至200微米之間、200微米至1000微米之間或介於500微米至10000微米之間。Y軸線2a、X軸線2b、Y軸線4a及X軸線4b之材質為金屬材質的線材或聚合物之線材，例如是銅金屬線、銅-金合金金屬線、銅-金-鈀合金金屬線、銅-金-銀合金金屬線、銅-白金合金金屬線、銅-鐵合金金屬線、銅-鎳合金金屬線、銅-鎢合金金屬線、鎢金屬線、黃銅金屬線、鋅鍍黃銅金屬線、不銹鋼金屬線、鎳鍍不銹鋼金屬線、磷青銅金屬線、鍍銅鋁金屬線、鋁金屬線、酚醛樹脂線、環氧樹脂線、三聚氰胺線、甲醛樹脂線或聚矽氧烷樹脂線。另外，Y軸線2a、X軸線2b、Y軸線4a及X軸線4b之剖面可包括圓形、正方形、橢圓形、矩形或長板形。
非揮發性記憶體(NVM)單元說明
(1)第1種類型的非揮發性記憶體(NVM)單元
第1A圖為本發明一實施例中的第1類型非揮發性記憶體(NVM)單元之電路圖說明，第1B圖為本發明實施例第1種類型非揮發性記憶體(NVM)單元的結構示意圖，如第1A圖及第1B圖所示，第1類型非揮發性記憶體(NVM)單元600(也就是浮閘CMOS NVM單元)可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，非揮發性記憶體(NVM)單元600可提供一P型矽基板(半導體基板)2耦接參考接地一Vss電壓，此第1類型的非揮發性記憶體(NVM)單元600可包括：
(1)在P型矽P型矽半導體基板2形成具有一N型阱(well)603的一N型條(stripe)602及N型鰭(fin)604垂直地凸出於N型阱603的頂部表面，其中N型阱603可具有一深度dw介於0.3微米(μm)至5μm之間，及一寬度ww介於50奈米(nm)至1μm之間，而N型鰭604具有一高度hfN介於10nm至200nm之間，及一寬度wfN介於1nm至100nm之間。
(2)一P型鰭605垂直地凸出於P型矽P型矽半導體基板2上，其中P型鰭605具有一高度hfP介於10nm至200nm之間，及具有一寬度wfP介於1nm至100nm之間，其中N型鰭604與P型鰭605之間具有一距離(space)介於100nm至2000nm之間。
(3)一場氧化物(field oxide)606在P型矽P型矽半導體基板2上，此場氧化物606例如是氧化矽，其中場氧化物606可具有一厚度to介於20nm至500nm之間。
(4)一浮閘(floating gate)607橫向延伸超過場氧化物606，並從N型鰭604穿過P型鰭605，其中浮閘極607例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中浮閘極607之寬度wfgN大於P型鰭605，例如大於或等於其在N型鰭604上的寬度wfgP，其中在P型鰭605上的寬度wfgN相對於N型鰭604上的寬度wfgP介於1至10倍之間或介於15倍至5倍之間，例如，等於N型鰭604上的寬度wfgP2倍，其中N型鰭604上的寬度wfgP係介於1nm至25nm之間，而在P型鰭605上的寬度wfgN可介於1至25nm之間。
(5)提供一氧化物608閘極從N型鰭604至P型鰭605並橫向延伸形成在場氧化物606上，且位在浮閘極607與N型鰭604之間、位在浮閘極607與P型鰭605之間及位在浮閘極607與場氧化物606之間，其中閘氧化物608具有一厚度介於1nm至5nm之間。
另外，第1C圖為本發明實施例第1類型非揮發性記憶體(NVM)單元的結構，第1C圖與第1B圖相同數字的元件，其元件規格及說明可參考第1B圖所揭露之規格及說明，第1B圖與第1C圖之間之差異如下所示，如第1C圖所示，多個相互平行的P型鰭605且垂直凸出P型矽P型矽半導體基板2上，其中每一P型鰭605大致上具有相同的高度hfP介於10nm至200nm之間，及大致上具有相同的寬度wfP介於1nm至100之間，其中複數p型鰭605的組合可用於N型鰭式場效電晶體(FinFET)，N型鰭604與N型鰭604旁邊的P型鰭605之間具有一距離s1可介於100nm與2000nm之間，二相鄰P型鰭605之間的距離s2介於2nm至200nm之間，P型鰭605的數目可介於1個至10個之間，在本實施例中例如為2個，浮閘極607可從N型鰭604至P型鰭605橫向延伸位在場氧化物606上，其中浮閘極607具有一第一總面積A1垂直地位在N型鰭604上方，其第一總面積A1可大於或等於第二總面積A2的1倍至10倍或1.5位至5倍，例如等 於2倍的第二總面積，其中第一總面積A1可介於1至2500nm2，而第二總面積A2可介於1至2500nm2。
如第1A圖至第1C圖，N型鰭604可摻雜P型原子，例如是硼原子，以形成2個P+部在閘氧化物608的二相對二側之N型鰭604內，分別包括P型MOS電晶體610的通道二端，其中N型鰭604的硼原子的濃度可大於P型矽P型矽半導體基板2中的硼原子濃度。每一P型鰭605可摻雜N型原子，例如是砷原子，以形成2個N+部在閘氧化物608的二相對二側之P型鰭605內，位於閘氧化物608一側的一或多個P型鰭605中多個N+部可耦接至彼此或另一構成N型金屬氧化物半導體(MOS)電晶體610的通道末端，及位於閘氧化物608另一側的一或多個P型鰭605中多個N+部可耦接至彼此或另一構成P型MOS電晶體610的通道的另一端，上述一或多個P型鰭605中的每一砷原子濃度可大於N型阱603中砷原子濃度，因此，N型MOS電晶體620的電容可大於或等於P型MOS電晶體610的電容，N型MOS電晶體620的電容為P型MOS電晶體610電容1倍至10倍之間或15倍至5倍之間，N型MOS電晶體620的電容例如係P型MOS電晶體610的2倍，N型MOS電晶體620的電容係介於0.1aF至10fF之間，而P型MOS電晶體610的電容係介於0.1aF至10fF之間。
如第1A圖至第1C圖所示，浮閘極607耦接至P型MOS電晶體610的一閘極端，也就是FG P-MOS電晶體，及耦接至N型MOS電晶體620的一閘極端，也就是FG N-MOS電晶體，用以在其中補獲電子，P型MOS電晶體610可用於形成通道，其一端耦接至N型條(stripe)602的節點N3，而其另一端點耦接至節點N0，N型MOS電晶體620可用於形成通道，其一端耦接至P型矽P型矽半導體基板2的節點N4，而其另一端點耦接至節點N0。
如第1A圖至第1C圖，當浮閘極607開始抺除時，(1)耦接至N型條602的節點N3可切換耦接至一抺除電壓VEr，；(2)耦接至P型矽P型矽半導體基板2的節點N4位在接地參考電壓Vss及(3)從任何外部電路通過節點N0與非揮發性記憶體(NVM)單元之間可切換至”斷開”，由於P型MOS電晶體610的閘極電容小於N型MOS電晶體620的閘極電容，所以浮閘極607與節點N3之間的電壓差足夠大到引起電子隧穿，因此困在浮閘極607中的電子可穿過閘極氧化物608至節點N3，從而浮閘極607可被抺除至邏輯值”1”。
如第1A圖至第1C圖所示，在第一型非揮發性記憶體(NVM)單元600被抺除後，浮閘極607可被改變至邏輯值”1”而開啟N型MOS電晶體620及關閉P型MOS電晶體610，在此情形下，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N0可被切換耦接至一編程電壓VPr；(3)之下，節點N4可耦接至P型矽P型矽半導體基板2，因此，電子可從節點N4至節點N0通過N型MOS電晶體620的通道，其中一些熱電子可經由閘極氧化物608跳躍或注入至浮閘極607以補獲在浮閘極607之中，從而，浮閘極607可被編程成一邏輯值”0”。
如第1A圖至第1C圖所示，對於非揮發性記憶體(NVM)單元的操作，(1)耦接N型條602的節點N3可切換耦接至電源供應電壓Vcc；(2)耦接至P型矽P型矽半導體基板2的節點N4位在接地參考電壓Vss；及(3)節點N0可切換至作為第二型非揮發性記憶體(NVM)單元650的一輸出端，當浮閘極607充電為邏輯值”1”時，P型MOS電晶體610可關閉，且N型MOS電晶體620可被開啟，而使P型矽P型矽半導體基板2所耦接的節點N4經由N型MOS電晶體620的通道耦接至節點N0，此時P型矽P型矽半導體基板2為接地參考電壓Vss，N0切換以作為非揮發性記憶體(NVM)單元600的輸出端，因此，位在節點N0之非揮發性記憶體(NVM)單元600的輸出端係處在邏輯值”0”，當浮閘極607放電為邏輯值”0”時，P型MOS電晶體610可開啟，且N型MOS電晶體620可被關閉，而使N型條602所耦接的節點N3經由P型MOS電晶體610的通道耦接至節點N0，此時N型條602切換至電源供應電壓Vcc，N0切換以作為非揮發性記憶體(NVM)單元600的輸出端，因此，位在節點N0之非揮發性記憶體(NVM)單元600的輸出端係處在邏輯值”1”。
另外，第1D圖為本發明實施例第1類型非揮發性記憶體(NVM)單元的電路示意圖，第1類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第1A圖至第1C圖之說明，第1A圖至第1D圖相同數字的元件，其中第1D圖相同數字的元件規格及說明可參考第1A圖至第1C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第1D圖所示，第1類型非揮 發性記憶體(NVM)單元600更可包括一開關630在P型MOS電晶體610的汲極端點(在操作時)與節點N0之間，此開關630例如是一開關(N型MOS電晶體)630，此開關(N型MOS電晶體)630可用於形成一通道，此通道一端耦接至P型MOS電晶體610的汲極端(在操作時)，以及其它端點耦接至節點N0，當第1類型非揮發性記憶體(NVM)單元600抺除時，開關(N型MOS電晶體)630具有一閘極端切換耦接至接地參考電壓Vss而關閉其通道，而從節點N0斷開P型MOS電晶體610的汲極端(在操作時)，於是，防止電流從P型MOS電晶體610的汲極端(在操作時)至節點N0洩漏，當第1類型非揮發性記憶體(NVM)單元600編程時，開關(N型MOS電晶體)630的閘極端可切換耦接編程電壓VPr開啟其通道，而使P型MOS電晶體610的汲極端(在操作時)耦接至節點N0，其中節點N0切換耦接至編程電壓VPr，當第1類型非揮發性記憶體(NVM)單元600操作時，開關(N型MOS電晶體)630的閘極端切換耦接電源供應電壓Vcc開啟其通道而耦接P型MOS電晶體610的汲極端(在操作時)至節點N0，以作為第1類型非揮發性記憶體(NVM)單元600的輸出端。
另外，如第1D圖所示，開關630可以係一P型MOS電晶體用於形成一通道，此通道的一端耦接P型MOS電晶體610的汲極端(在操作中)，而其它端耦接至節點N0，當第1類型非揮發性記憶體(NVM)單元600進行抺除時，開關(P型MOS電晶體)630具有一閘極端切換耦接至抺除電壓VEr而從節點N0關閉其通道，而斷開P型MOS電晶體610的汲極端，於是，防止電流從P型MOS電晶體610的汲極端(在操作時)至節點N0洩漏，當第1類型非揮發性記憶體(NVM)單元600編程時，開關(P型MOS電晶體)630的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使P型MOS電晶體610的汲極端(在操作時)耦接至節點N0，其中節點N0切換耦接至編程電壓VPr，當第1類型非揮發性記憶體(NVM)單元600操作時，開關(N型MOS電晶體)630的閘極端切換耦接接地參考電壓Vss開啟其通道而耦接P型MOS電晶體610的汲極端(在操作時)至節點N0，以作為第1類型非揮發性記憶體(NVM)單元600的輸出端。
另外，第1E圖為本發明實施例中第1類型非揮發性記憶體(NVM)單元600之電路示意圖，第1E圖中第1類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第1A圖至第1D圖之說明，第1A圖至第1E圖相同數字的元件，其中第1E圖相同數字的元件規格及說明可參考第1A圖至第1D圖所揭露之規格及說明，其中它們之間的差異如下所示，如第1E圖所示，第1類型非揮發性記憶體(NVM)單元600更包括一寄生電容(parasitic capacitor)632，此寄生電容632具有一第一端點耦接至浮閘極607及一第二端點耦接至電源供應電壓Vcc或耦接至一接地參考電壓Vss，寄生電容632之電容大於P型MOS電晶體610的閘極電容及大於N型MOS電晶體620的閘極電容，例如，寄生電容632的電容可等於P型MOS電晶體610閘極電容1至1000倍之間，以及等於N型MOS電晶體620閘極電容1至1000倍之間，此寄生電容632的電容範圍可位在0.1aF至1pF之間，因此多的電荷或電子可儲存在浮閘極607之中。
另外，第1F圖為本發明實施例第1類型非揮發性記憶體(NVM)單元之電路示意圖，第1B圖、第1C圖及第1F圖相同數字的元件，其中第1F圖相同數字的元件規格及說明可參考第1B圖及第1C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第1F圖所示，對於第1類型非揮發性記憶體(NVM)單元600，其本身的P型MOS電晶體610係用於形成一通道，此通道具有二端點耦接至節點N3，第1類型非揮發性記憶體(NVM)單元600更包括一開關630(例如是N型MOS電晶體)位在節點N3與節點N0之間，開關(N型MOS電晶體)630可用於形成一通道，此通道的一端耦接至節點N3，以及其它端點耦接至節點N0，此通道與非揮發性記憶體(NVM)單元600之連接，可從任一外界電路經由節點N0或耦接至接地參考電壓Vss、耦接編程電壓VPr、耦接電源供應電壓Vcc或一感測放大器666可切換成”斷開”，如第1I圖所示，第1I圖為本發明實施例之感測放大器的電路示意圖，在操作時，(1)節點N0切換耦接至感測放大器666的節點N31；(2)感測放大器666之一節點N32切換耦接至一參考線；及(3)感測放大器666具有複數節點SAENb切換耦接至接地參考電壓Vss以啟動感測放大器666，此感測放大器666可將節點N31的電壓與節點N2的電壓比較而產生一比較資料，然後依據比較資料產生非揮發性記憶體(NVM)單元600的一輸出”Out”。
如第1F圖所示，當浮閘極607開始抺除時，(1)節點N3可耦接至N型條602切換成耦接至抺除電壓VEr；(2)節點N4在接地參考電壓Vss下可耦接P型矽P型矽半導體基板2；(3)節 點N0可從任一外界電路經由節點N0或耦接至接地參考電壓Vss切換成”斷開”，開關(N型MOS電晶體)630具有一閘極端可切換耦接至接地參考電壓Vss而關閉本身之通道，而從節點N0斷開節點N3，由於P型MOS電晶體610的閘極電容小於N型MOS電晶體620的閘極電容，所以浮閘極607與節點N3之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化物608至節點N3，浮閘極607可被抺除至邏輯值”1”。
如第1F圖所示，在第一型非揮發性記憶體(NVM)單元600被抺除後，浮閘極607可被改變至邏輯值”1”而開啟N型MOS電晶體620及關閉P型MOS電晶體610，在此情形下，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N4可耦接P型矽P型矽半導體基板2至接地參考電壓Vss；及(3)節點N0可切換耦接至編程電壓VPr，開關(N型MOS電晶體)630的閘極端可切換耦接至編程電壓VPr而開啟通道耦接節點N3至節點N0，因此電子可從節點N4至節點N0及節點N3通過N型MOS電晶體620的通道，其中一些熱電子可包括從經由閘極氧化物608跳躍或注入至浮閘極607以補獲在浮閘極607之中的電子，浮閘極607可被編程成一邏輯值”0”。
如第1F圖所示，第1類型的非揮發性記憶體(NVM)單元600之操作，(1)節點N3可耦接至N型條602切換至耦接電源供應電壓Vcc及(2)節點N4可耦接至P型矽P型矽半導體基板2至接地參考電壓Vss，此開關(N型MOS電晶體)630的閘極端可切換耦接至接地參考電壓關閉其通道，從節點N0斷開與節點N3的連結，節點N0首先切換耦接至電源供應電壓Vcc以預先預充電至邏輯值”1”，當浮閘極607被充電至邏輯值”1”時，N型MOS電晶體620可被開啟其通道，使在接地參考電壓Vss下之節點N4至耦接至節點N0，使節點N0的邏輯值可從”1”變成”0”，當浮閘極607被放電且位在邏輯值”0”時，N型MOS電晶體620可關閉其通道以從節點N0斷開位在接地參考電壓Vss的節點N4之間的連接，節點N0的邏輯值可被保持在”1”，接著，節點N0被切換耦接至如第1I圖所示的感測放大器666的節點N31，感測放大器666可比較位在節點N0之電壓(即第1I圖所示的節點N31)與位在參考線的一電壓(即第1I圖所示的節點N32)而產生一比較資料，然後依據比較資料產生非揮發性記憶體(NVM)單元的輸出”Out”，例如，當位在邏輯電壓”0”的節點N31之電壓經由感測放大器666比較小於節點N32的電壓時，感測放大器666可在邏輯值”0”產生輸出”Out”，當位在邏輯值”1”節點N31之電壓經由感測放大器666比較大於節點N32的電壓，感測放大器666可在輯值”1”產生輸出”Out”。
另外，如第1F圖所示，開關630可以係一P型MOS電晶體用於形成一通道，此通道的一端耦接節點N3，而其它端耦接至節點N0，第1F圖中第1類型非揮發性記憶體(NVM)單元600抺除、編程及操作可參考上述說明所示，其差異如下所示：當第1類型非揮發性記憶體(NVM)單元600進行抺除時，開關(P型MOS電晶體)630具有一閘極端切換耦接至抺除電壓VEr而從節點N0關閉其通道，而斷開節點N3及節點N0之連接，當第1類型非揮發性記憶體(NVM)單元600編程時，開關(P型MOS電晶體)630的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使節點N3耦接至節點N0，其中節點N0切換耦接至編程電壓VPr，當第1類型非揮發性記憶體(NVM)單元600操作時，開關(N型MOS電晶體)630的閘極端切換耦接電源供應電壓Vss關閉其通道而斷開節點N3與節點N0之連接。
另外，第1G圖為本發明實施例第1類型非揮發性記憶體(NVM)單元之電路示意圖，第1A圖至第1C圖、第1E圖及第1G圖相同數字的元件，其中第1F圖相同數字的元件規格及說明可參考第1A圖至第1C圖所揭露之規格及說明，第1E圖與第1G圖之間的差異如下所示，如第1G圖所示，第1類型非揮發性記憶體(NVM)單元600具有其浮閘極607，在操作時在節點N1用作為本身之輸出，其本身的P型MOS電晶體610用於形成一通道，此通道具有二端耦接至節點N3，其中N型條602可耦接節點N3及其N型MOS電晶體620，用於形成一通道，此通道一端耦接節點N0，以及其它端點耦接節點N4z，在本實施例，在節點N0與節點N3之間不會形成物理性之導電路徑。
如第1G圖所示，當浮閘極607開始抹除時，(1)節點N3可耦接至N型條602切換成耦接至抺除電壓VEr；(2)節點N4在接地參考電壓Vss下可耦接P型矽P型矽半導體基板2；(3)節點N0可從任一外界電路經由節點N0或耦接至接地參考電壓Vss切換成”斷開”，由 於P型MOS電晶體610的閘極電容小於N型MOS電晶體620的閘極電容，所以浮閘極607與節點N3之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化物608至節點N3，浮閘極607可被抺除至邏輯值”1”，在操作時在節點N1處作為非揮發性記憶體(NVM)單元600的輸出。
如第1G圖所示，在第一型非揮發性記憶體(NVM)單元600被抺除後，浮閘極607可被改變至邏輯值”1”而開啟N型MOS電晶體620及關閉P型MOS電晶體610，在此情形下，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N0可切換耦接編程電壓VPr以及(3)N4可耦接P型矽P型矽半導體基板2至接地參考電壓Vss；因此電子可從節點N4至節點N0及節點N3通過N型MOS電晶體620的通道，其中一些熱電子可包括從經由閘極氧化物608跳躍或注入至浮閘極607以補獲在浮閘極607之中的電子，因此浮閘極607可被編程成一邏輯值”0”，在操作時在節點N1作為非揮發性記憶體(NVM)單元600的輸出。
另外，第1H圖為本發明實施例中第1類型非揮發性記憶體(NVM)單元600之電路示意圖，第1A圖至第1C圖、第1E圖及第1H圖中相同數字的元件，其中第1H圖相同數字的元件規格及說明可參考第1A圖至第1C圖及第1E圖所揭露之規格及說明，其中第1E圖與第1H圖中的電路之差異如下所示，如第1H圖所示，第1類型非揮發性記憶體(NVM)單元600的P型MOS電晶體610用於形成一通道，此通道的二端耦接至節點N3，其中N型條602可耦接節點N3，以及其本身的N型MOS電晶體620用於形成一通道，此通道一端耦接節點N3，以及其它端耦接節點N0，在此案例下，在節點N0與節點N3之間沒有物理性的導電路徑，P型矽P型矽半導體基板2可耦接至節點N4，此通道與非揮發性記憶體(NVM)單元600之連接，可從任一外界電路經由節點N0或耦接至接地參考電壓Vss、耦接編程電壓VPr、耦接電源供應電壓Vcc或如第11圖所示之感測放大器666可切換成”斷開”，在操作時，(1)節點N0切換耦接至感測放大器666的節點N31；(2)感測放大器666之一節點N32切換耦接至一參考線；及(3)感測放大器666具有複數節點SAENb切換耦接至接地參考電壓Vss以啟動感測放大器666，此感測放大器666可將節點N31的電壓與節點N2的電壓比較而產生一比較資料，然後依據比較資料產生非揮發性記憶體(NVM)單元600的一輸出”Out”。
如第1H圖所示，當浮閘極607開始抹除時，(1)節點N3可耦接至N型條602切換成耦接至抺除電壓VEr；(2)節點N4在接地參考電壓Vss下可耦接P型矽P型矽半導體基板2；(3)節點N0可從任一外界電路經由節點N0或耦接至接地參考電壓Vss切換成”斷開”，由於P型MOS電晶體610的閘極電容小於N型MOS電晶體620的閘極電容，所以浮閘極607與節點N3之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化物608至節點N3，浮閘極607可被抺除至邏輯值”1”。
如第1H圖所示，在第一型非揮發性記憶體(NVM)單元600被抺除後，浮閘極607可被改變至邏輯值”1”而開啟N型MOS電晶體620及關閉P型MOS電晶體610，在此情形下，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N0可切換耦接編程電壓VPr以及(3)N4可耦接P型矽P型矽半導體基板2至接地參考電壓Vss；因此電子可從節點N4至節點N0及節點N3通過N型MOS電晶體620的通道，其中一些熱電子可包括從經由閘極氧化物608跳躍或注入至浮閘極607以補獲在浮閘極607之中的電子，因此浮閘極607可被編程成一邏輯值”0”。
如第1H圖所示，第1類型的非揮發性記憶體(NVM)單元600之操作，(1)節點N3可耦接至N型條602切換至耦接電源供應電壓Vcc及(2)節點N4可耦接至P型矽P型矽半導體基板2至接地參考電壓Vss，此節點N0切換耦接至電源供應電壓Vcc以預先預充電至邏輯值”1”，當浮閘極607被充電至邏輯值”1”時，N型MOS電晶體620可被開啟其通道，使在接地參考電壓Vss下之節點N4至耦接至節點N0，使節點N0的邏輯值可從”1”變成”0”，當浮閘極607被放電且位在邏輯值”0”時，N型MOS電晶體620可關閉其通道以從節點N0斷開位在接地參考電壓Vss的節點N4之間的連接，節點N0的邏輯值可被保持在”1”，接著，節點N0被切換耦接至如第1I圖所示的感測放大器666的節點N31，感測放大器666可比較位在節點N0之電壓(即第1I圖所示的節點N31)與位在參考線的一電壓(即第1I圖所示的節點N32)而產生一比較資 料，然後依據比較資料產生非揮發性記憶體(NVM)單元的輸出”Out”，例如，當位在邏輯電壓”0”的節點N31之電壓經由感測放大器666比較小於節點N32的電壓時，感測放大器666可在邏輯值”0”產生輸出”Out”，當位在邏輯值”1”節點N31之電壓經由感測放大器666比較大於節點N32的電壓，感測放大器666可在輯值”1”產生輸出”Out”。
第1A圖至第1H圖中第1類型非揮發性記憶體(NVM)單元600，其抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr可大於或等於電源供應電壓Vcc，抺除電壓VEr的範圍在5伏特至0.25伏特之間，編程電壓VPr的範圍在5伏特至0.25伏特之間，電源供應電壓Vcc的範圍在3.5伏特至0.25伏特之間，例如是0.75伏特或3.3伏特。
(2)第2類型非揮發性記憶體(NVM)單元
另外，第2A圖為本發明實施例中第二型非揮發性記憶體(NVM)單元650電路示意圖，第2B圖為本發明實施例中第二型非揮發性記憶體(NVM)單元650(即可浮閘CMOSNVM單元)的結構示意圖，在此案例中，第2A圖及第2B圖中第二型非揮發性記憶體(NVM)單元650的電路示意圖與第1A圖及第1B圖所示之第1類型非揮發性記憶體(NVM)單元600的電路示意圖相似，第1類型非揮發性記憶體(NVM)單元600的電路示意圖與第二型非揮發性記憶體(NVM)單元650的電路示意圖之不同點如下所示，如第2A圖及第2B圖所示，浮閘極607的寬度wfgN小於或等於寬度wfgP，對於第1B圖及第2B圖中所示相同的元件數字，在第2B圖中可參考上述第1B圖所示的元件規格及說明，如第2B所示，在N型鰭604上方的寬度wfgP為P型鰭605上方的寬度wfgN的1倍至10倍之間或係15倍至5倍之間，例如，N型鰭604上方的寬度wfgP為2倍的P型鰭605上方的寬度wfgN，其中N型鰭604上方的寬度wfgP的範圍為1nm至25nm之間，而P型鰭605上方的寬度wfgN的範圍為1nm至25nm之間。
另外，如第2C圖所示，複數N型鰭604相互平行設置，並從N型阱603垂直地凸出形成，其中每一或多個N型鰭604大致上具有相同的高度hfN介於10nm至200nm之間，及大致上具有相同的寬度wfN介於1nm至100nm之間，其中N型鰭604組合可用於P型鯺式場效應電晶體(FinFET)，第2C圖為本發明實施例第2類型非揮發性記憶體(NVM)單元結構示意圖，第1B圖、第1C圖及第2C圖中相同數字的元件，其中第2C圖相同數字的元件規格及說明可參考第1B圖及第1C圖所揭露之規格及說明，其中二者之間的差異如下所示，如第2C圖所示，二相鄰N型鰭604之間的距離s2介於2nm至200nm之間，N型鰭604的數目可介於1個至10個之間，在本實施例中例如為2個，浮閘極607可從N型鰭604至P型鰭605橫向延伸位在場氧化物606上，其中浮閘極607具有一第三總面積A3垂直地位在P型鰭605上方，其第三總面積A3可小於或等於第四總面積A4的1倍至10倍或15位至5倍，例如等於2倍的第三總面積A3，其中第三總面積A3可介於1至2500nm2，而第四總面積A4可介於1至2500nm2。每一或多數N型鰭604可摻雜P型原子，例如是硼原子，以形成2個P+部在閘氧化物608的二相對二側之每一或多個N型鰭604內，位於閘氧化物608一側的一或多個N型鰭604中多個P+部可耦接至彼此或另一構成P型MOS電晶體610的通道末端，及位於閘氧化物608另一側的一或多個N型鰭604中多個P+部可耦接至彼此或另一構成P型MOS電晶體610(即是FG P-MOS電晶體)的通道的其它端，及一或多數N型鰭604內且在閘極氧化物608其它側的複數P+部可耦接或彼此相互耦接以組成P型MOS電晶體610通道的其它端，一或多個N型鰭604中的每一硼原子濃度可大於P型矽P型矽半導體基板2中硼原子濃度，P型鰭605可摻雜N型原子，例如砷原子，形成二N+部在閘極氧化物608的二相對二側的P型鰭605內，包括一N型金屬氧化半導體(MOS)電晶體620(即是FG N-MOS電晶體)的一通道的二端，其中一或多個P型鰭605中的每個砷原子的濃度可大於N型阱603中的砷原子的濃度，因此，P型MOS電晶體610的電容可大於或等於N型MOS電晶體620的電容，P型MOS電晶體610的電容為N型MOS電晶體620電容1倍至10倍之間或15倍至5倍之間，P型MOS電晶體610的電容例如係N型MOS電晶體620的2倍，N型MOS電晶體620的電容係介於0.1aF至10fF之間。
如第2A圖至第2C圖所示，當浮閘極607開始抹除時，(1)節點N4可切換耦接至抺除電壓VEr；(2)節點N3可耦接N型條602至接地參考電壓Vss；(3)節點N0可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元650之連接，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N4之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化 物608至節點N4，浮閘極607可被抺除至邏輯值”1”。
對於第二樣式，當浮閘極607開始抹除時，(1)節點N0可切換成耦接至抺除電壓VEr；(2)節點N3耦接至N型條602以切換耦接至接地參考電壓Vss；(3)節點N4可從任一外界電路經由節點N4切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元650之連接，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N0之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化物608至節點N0，浮閘極607可被抺除至邏輯值”1”。
對於第三樣式，當浮閘極607開始抹除時，(1)節點N0及節點N4可切換成耦接至抺除電壓VEr；(2)節點N3耦接至N型條602以切換耦接至接地參考電壓Vss，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N0之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極607中的電子可穿過閘極氧化物608至節點N0及/或節點N4，浮閘極607可被抺除至邏輯值”1”。
如第2A圖至第2C圖所示，在非揮發性記憶體(NVM)單元650被抺除後，浮閘極607可被改變至邏輯值”1”而開啟N型MOS電晶體620及關閉P型MOS電晶體610，在此情形下，對於第一種樣式，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N4可耦接至接地參考電壓Vss；及(3)節點N0可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元650之連接，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N4之間的電壓差足夠大到引起電子隧穿。因此，在節點N4的電子可穿過閘極氧化物608至浮閘極607而困在(或被捕獲)在浮閘極607中，因此浮閘極607可被編程至邏輯值”0”。
對於第二種樣式，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N0可切換耦接接地參考電壓Vss以及(3)節點N4可從任一外界電路經由節點N4切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元650之連接，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N0之間的電壓差足夠大到引起電子隧穿。因此，在節點N0的電子可穿過閘極氧化物608至浮閘極607而困在(或被捕獲)在浮閘極607中，因此浮閘極607可被編程至邏輯值”0”。
對於第三種樣式，當浮閘極607被編程時，(1)耦接至N型條602的節點N3可切換耦接至一編程電壓VPr；(2)節點N0及節點N4可切換耦接接地參考電壓Vss，由於N型MOS電晶體620的閘極電容小於P型MOS電晶體610的閘極電容，所以浮閘極607與節點N0之間或浮閘極607與節點N4之間的電壓差足夠大到引起電子隧穿。因此，在節點N0及節點N4的電子可穿過閘極氧化物608至浮閘極607而困在(或被捕獲)在浮閘極607中，因此浮閘極607可被編程至邏輯值”0”。
如第2A圖至第2C圖所示，對於非揮發性記憶體(NVM)單元650的操作，(1)耦接N型條602的節點N3可切換耦接至電源供應電壓Vcc；(2)節點N4可切換耦接至接地參考電壓Vss；及(3)節點N0可切換至作為第二型非揮發性記憶體(NVM)單元650的一輸出端，當浮閘極607充電為邏輯值”1”時，P型MOS電晶體610可關閉，且N型MOS電晶體620可被開啟，而使節點N4經由N型MOS電晶體620的通道耦接至節點N0，此時P型矽P型矽半導體基板2為接地參考電壓Vss，N0切換以作為非揮發性記憶體(NVM)單元650的輸出端，因此，位在第2類型非揮發性記憶體(NVM)單元650的輸出端係處在邏輯值”0”，當浮閘極607放電且邏輯值”0”時，P型MOS電晶體610可關閉，且N型MOS電晶體620可被關閉，而使N型條602所耦接的節點N3經由P型MOS電晶體610的通道耦接至節點N0，此時節點N3為電源供應電壓Vcc，N0切換以作為非揮發性記憶體(NVM)單元600的輸出端，因此，位在節點N0之非揮發性記憶體(NVM)單元600的輸出端係處在邏輯值”1”
另外，第2D圖為本發明實施例第2類型非揮發性記憶體(NVM)單元的電路示意圖，第2類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第2A圖至第2C圖之說明，第2A圖至第2D圖相同數字的元件，其中第2D圖相同數字的元件規格及說明可參考第2A圖至第2C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第2D圖所示，第2類型非揮 發性記憶體(NVM)單元650更可包括開關630在P型MOS電晶體610的汲極端點(在操作時)與節點N0之間，此開關630例如是一開關(N型MOS電晶體)630，此開關(N型MOS電晶體)630可用於形成一通道，此通道一端耦接至P型MOS電晶體610的汲極端(在操作時)，以及其它端點耦接至節點N0，當第2類型非揮發性記憶體(NVM)單元650對於上述第1種樣式、第2種樣式及第3種樣式抹除時，開關(N型MOS電晶體)630具有一閘極端切換耦接至接地參考電壓Vss而關閉其通道，而從節點N0斷開P型MOS電晶體610的汲極端(在操作時)，於是，防止電流經P型MOS電晶體610的通道從節點N0至節點N3洩漏，及/或防止電流經N型MOS電晶體620及P型MOS電晶體610的通道從節點N4至節點N3洩漏，當第2類型非揮發性記憶體(NVM)單元650的第1種樣式、第2種樣式及第3種樣式編程時，開關(N型MOS電晶體)630的閘極端可切換耦接接地參數電壓Vss關閉其通道，而從節點N0斷開P型MOS電晶體610的汲極端(在操作時)，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N0洩漏，及/或防止電流經P型MOS電晶體610及N型MOS電晶體620的通道從節點N3至節點N4洩漏，當第2類型非揮發性記憶體(NVM)單元650操作時，開關(N型MOS電晶體)630的閘極端切換耦接電源供應電壓Vcc開啟其通道而耦接P型MOS電晶體610的汲極端(在操作時)至節點N0。
另外，如第2D圖所示，開關630可以係一P型MOS電晶體用於形成一通道，此通道的一端耦接P型MOS電晶體610的汲極端(在操作中)，而其它端耦接至節點N0，當第2類型非揮發性記憶體(NVM)單元650對於上述第1種樣式、第2種樣式及第3種樣式進行抺除時，開關(P型MOS電晶體)630具有一閘極端切換耦接至抺除電壓VEr而從節點N0關閉其通道，而斷開P型MOS電晶體610的汲極端，於是，防止電流經P型MOS電晶體610的通道從節點N0至節點N3洩漏，及/或防止電流經N型MOS電晶體620及P型MOS電晶體610的通道從節點N4至節點N3洩漏，當第2類型非揮發性記憶體(NVM)單元650的第1種樣式、第2種樣式及第3種樣式編程時，開關(P型MOS電晶體)630的閘極端可切換耦接編程電壓VPr關閉其通道，而從節點N0斷開P型MOS電晶體610的汲極端(在操作時)，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N0洩漏，及/或防止電流經P型MOS電晶體610及N型MOS電晶體620的通道從節點N3至節點N4洩漏，當第2類型非揮發性記憶體(NVM)單元650操作時，開關(P型MOS電晶體)630的閘極端切換耦接接地參考電壓Vss開啟其通道而耦接P型MOS電晶體610的汲極端(在操作時)至節點N0。
另外，第2E圖為本發明實施例中第2類型非揮發性記憶體(NVM)單元650之電路示意圖，第2E圖中第2類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第2A圖至第2D圖之說明，第2A圖至第2E圖相同數字的元件，其中第2E圖相同數字的元件規格及說明可參考第2A圖至第2D圖所揭露之規格及說明，其中它們之間的差異如下所示，如第2E圖所示，第2類型非揮發性記憶體(NVM)單元650更包括一寄生電容(parasitic capacitor)632，此寄生電容632具有一第一端點耦接至浮閘極607及一第二端點耦接至電源供應電壓Vcc或耦接至一接地參考電壓Vss，寄生電容632之電容大於P型MOS電晶體610的閘極電容及大於N型MOS電晶體620的閘極電容，例如，寄生電容632的電容可等於P型MOS電晶體610閘極電容1至1000倍之間，以及等於N型MOS電晶體620閘極電容1至1000倍之間，此寄生電容632的電容範圍可位在0.1aF至1pF之間，因此多的電荷或電子可儲存在浮閘極607之中。
第2A圖至第2E圖中第2類型非揮發性記憶體(NVM)單元650，其抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr可大於或等於電源供應電壓Vcc，抺除電壓VEr的範圍在5伏特至0.25伏特之間，編程電壓VPr的範圍在5伏特至0.25伏特之間，電源供應電壓Vcc的範圍在3.5伏特至0.25伏特之間，例如是0.75伏特或3.3伏特。
(3)第3種類型非揮發性記憶體(NVM)單元
第3A圖為本發明一實施例中的第3類型非揮發性記憶體(NVM)單元之電路圖說明，第3B圖為本發明實施例第3種類型非揮發性記憶體(NVM)單元的結構示意圖，如第3A圖及第3B圖所示，第3類型非揮發性記憶體(NVM)單元700(也就是FGCMOS NVM單元)可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，非揮發性記憶體(NVM)單元700可提供一P型矽P型矽半導體基板2耦接參考接地一Vss電壓，此第3類型的非揮發性記憶體(NVM)單元700可包括：
(1)在P型矽P型矽半導體基板2形成具有一N型阱703的一第1N型條702及N型鰭704垂直地凸出於N型阱703的頂部表面，其中N型阱703可具有一深度d1w介於0.3微米(μm)至5μm之間，及一寬度w1w介於50奈米(nn)至1μm之間，而N型鰭704具有一高度h1fN介於10nm至200nm之間，及一寬度w1fN介於1nm至100nm之間。
(1)在P型矽P型矽半導體基板2形成具有一N型阱(well)706的一第2N型條705及N型鰭707垂直地凸出於N型阱706的頂部表面，其中N型阱706可具有一深度d2w介於0.3微米(μm)至5μm之間，及一寬度w2w介於50奈米(nn)至1μm之間，而N型鰭707具有一高度h2fN介於10nm至200nm之間，及一寬度w2fN介於1nm至100nm之間。
(3)一P型鰭708垂直地凸出於P型矽P型矽半導體基板2上，其中P型鰭708具有一高度h1fP介於10nm至200nm之間，及具有一寬度w1fP介於1nm至100nm之間，其中N型鰭704與P型鰭708之間具有一距離s3介於100nm至2000nm之間，以及N型鰭707與P型鰭708之間具有一距離s4介於100nm至2000nm之間。
(3)一場氧化物709在P型矽P型矽半導體基板2上，此場氧化物709例如是氧化矽，其中場氧化物709可具有一厚度to介於20nm至500nm之間。
(5)一浮閘極710橫向延伸超過場氧化物709，並從第1N型條702的N型鰭704穿過第2N型條705的N型鰭707，其中浮閘極710例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中在第1N型條702的N型鰭704上方之浮閘極710之寬度wfgP1大於或等於在P型鰭708上方之寬度wfgN1，以及大於或等於第2N型條705的N型鰭707上方之寬度wfgP2，其中第1N型條702之N型鰭704上方的寬度wfgP1可為P型鰭708上方寬度wfgN11倍至10倍之間或15倍至5倍之間，例如等於2倍P型鰭708上方寬度wfgN1，及第1N型條702的N型鰭704上的寬度wfgP1可等於1倍至10倍或15倍至5倍第2N型條705的N型鰭707上的寬度wfgP2，例如等於2倍第2N型條705之N型鰭707上方寬度wfgP2，其中第1N型條702之N型鰭704上方寬度wfgP1介於1nm至25nm之間，第2N型條705的N型鰭707上的寬度wfgP2介於1nm至25nm之間，及P型鰭708上方寬度wfgN1介於1nm至25nm之間。，
(6)提供一氧化閘711從第1N型條702的N型鰭704至第2N型條705的N型鰭707並橫向延伸形成在場氧化物709上，且位在浮閘極710與N型鰭704之間、位在浮閘極710與N型鰭707之間、位在浮閘極710與P型鰭708之間及位在浮閘極710與場氧化物709之間，其中氧化閘711具有一厚度介於1nm至5nm之間。
另外，第3C圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的結構，第3C圖與第3B圖相同數字的元件，其元件規格及說明可參考第3B圖所揭露之規格及說明，第3B圖與第3C圖之間之差異如下所示，如第3C圖所示，多個相互平行的N型鰭704且垂直凸出N型阱703上，其中每一N型鰭704大致上具有相同的高度h1fN介於10nm至200nm之間，及大致上具有相同的寬度w1fN介於1nm至100之間，其中複數N型鰭704的組合可用於P型鰭式場效電晶體(FinFET)，P型鰭708與P型鰭708旁邊的一N型鰭704之間具有一距離s3可介於100nm與2000nm之間，二相鄰N型鰭704之間的距離s5介於2nm至200nm之間，N型鰭704的數目可介於1個至10個之間，在本實施例中例如為2個，浮閘極710可從N型鰭704至橫跨在P型鰭708上的N型鰭707橫向延伸位在場氧化物709上，其中浮閘極710具有一第五總面積A5垂直地位在N型鰭704上方，其中浮閘極710另有一第六總面積A6垂直地位在第2N型條705上方，其中其中浮閘極710另有一第七總面積A7垂直地位在N型鰭707上方，其第五總面積A5可大於或等於第六總面積及第七總面積，其第五總面積A5可大於或等於第六總面積A6的1倍至10倍或15位至5倍，例如五總面積A5等於2倍的第六總面積A6，其第五總面積A5可大於或等於第七總面積A7的1倍至10倍或15位至5倍，例如五總面積A5等於2倍的第七總面積A7，其中第五總面積A5可介於1至2500nm2，而第六總面積A6可介於1至2500nm2及第七總面積A7可介於1至2500nm2。
如第3A圖至第3C圖所示，每一或複數N型鰭704可摻雜P型原子，例如是硼原子，以形成2個P+部在N型鰭704的二相對二側之每一或多個氧化閘711內，位於N型鰭704一側的一或多個N型鰭704中多個P+部可耦接至彼此或另一構成一第1P型金屬氧化物半導體(MOS)電 晶體730的通道末端，及位於N型鰭704另一側的一或多個氧化閘711中多個P+部可耦接至彼此或另一構成第1P型金屬氧化物半導體(MOS)電晶體730(即是FG P-MOS電晶體)的通道的其它端，及一或多數N型鰭704內且在氧化閘711其它側的複數P+部可耦接或彼此相互耦接以組成第1P型金屬氧化物半導體(MOS)電晶體730通道的其它端，一或多個N型鰭704中的硼原子濃度可大於P型矽P型矽半導體基板2中硼原子濃度，N型鰭707可摻雜P型原子，例如是硼原子，以形成2個P+部在N型鰭707的二相對二側之氧化閘711內，N型鰭707分別包括一第2P型金屬氧化物半導體(MOS)電晶體740的一通道之二端，意即是AD FG P-MOS電晶體，其中在N型鰭707中的硼原子濃度可大於P型矽P型矽半導體基板2中硼原子濃度，P型鰭708可摻雜N型原子，例如砷原子，形成二N+部在氧化閘711的二相對二側的P型鰭708內，包括一N型MOS電晶體750(即是FG N-MOS電晶體)的一通道的二端，其中在P型鰭708中的砷原子的濃度可大於N型阱703中的砷原子的濃度及大於在N型阱706中砷原子的濃度，因此，第1P型金屬氧化物半導體(MOS)電晶體730的電容可大於或等於第2P型金屬氧化物半導體(MOS)電晶體740的電容，以及大於或等於N型MOS電晶體750的電容，第1P型金屬氧化物半導體(MOS)電晶體730的電容為第2P型金屬氧化物半導體(MOS)電晶體740電容1倍至10倍之間或15倍至5倍之間，例如係第2P型金屬氧化物半導體(MOS)電晶體740電容的2倍，第1P型金屬氧化物半導體(MOS)電晶體730的電容為N型MOS電晶體750電容1倍至10倍之間或15倍至5倍之間，例如係N型MOS電晶體750電容的2倍，N型MOS電晶體750的電容係介於0.1aF至10fF之間，第1P型金屬氧化物半導體(MOS)電晶體730的電容係介於0.1aF至10fF之間，第2P型金屬氧化物半導體(MOS)電晶體740的電容係介於0.1aF至10fF之間。
如第3A圖至第3C圖所示，浮閘極710耦接至第一P型MOS電晶體730的一閘極端、耦接至第二P型MOS電晶體730的一閘極端及耦接至N型MOS電晶體750的一閘極端，用以在其中補獲電子，第一P型MOS電晶體730可用於形成通道，其二端中之一端耦接至第1N型條702的節點N3，而其另一端點耦接至節點N0，第二P型MOS電晶體730可用於形成通道，其二端耦接至第2N型條705的節點N2，N型MOS電晶體620可用於形成通道，其二端的其中一端耦接至節點N4，而其二端中的另一端點耦接至節點N0。
如第3A圖至第3C圖所示，當浮閘極710開始抹除時，(1)節點N2耦接至第2N型條705切換耦接至一抺除電壓VEr,；(2)節點N4可切換耦接至接地參考電壓Vss；(3)節點N3可耦接至第1N型條702切換成耦接至接地參考電壓Vss及；(4)節點N0可從任一外界電路經由節點N0或耦接至接地參考電壓Vss切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元700之連接，由於第二P型MOS電晶體730的閘極電容小於第一P型MOS電晶體730的閘極電容與N型MOS電晶體750的閘極電容總合，所以浮閘極710與節點N2之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極710中的電子可穿過氧化閘711至節點N2，浮閘極710可被抺除至邏輯值”1”。
如第3A圖至第3C圖所示，在非揮發性記憶體(NVM)單元700被抺除後，浮閘極710可被改變至邏輯值”1”而開啟N型MOS電晶體750及關閉第一P型MOS電晶體730及第二P型MOS電晶體730，在此情形下，當浮閘極710被編程時，(1)耦接至第2N型條705的節點N2可切換耦接至一編程電壓VPr；(2)節點N4可耦接至接地參考電壓Vss；及(3)連接至第1N型條702的節點N3切換耦接至編程電壓VPr；及(4)可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元700之連接，由於N型MOS電晶體750的閘極電容小於第一P型MOS電晶體730及第二P型MOS電晶體730的閘極電容總合，所以浮閘極710與節點N4之間的電壓差足夠大到引起電子隧穿。因此，從節點N4電子可穿過氧化閘711至浮閘極710而困在(或被捕獲)在浮閘極710中，因此浮閘極710可被編程至邏輯值”0”。
如第3A圖至第3C圖所示，對於非揮發性記憶體(NVM)單元700的操作，(1)耦接第2N型條705的節點N2可切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或一半的電源供應電壓Vcc，或是從任一外界電路經由節點N2切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元700之連接；(2)節點N4可切換耦接至接地參考電壓Vss；(3)耦接至第1N型條702的節點N3可切換耦接至電源供應電壓Vcc及(4)節點N0可切換至作為非揮發性記憶體(NVM)單元700的一輸出端，當浮閘極710充電 為邏輯值”1”時，第一P型MOS電晶體730可關閉，且N型MOS電晶體750可被開啟，而使節點N4切換經由N型MOS電晶體750的通道耦接至節點N0，此時節點N4切換耦接至接地參考電壓Vss，N0切換以作為非揮發性記憶體(NVM)單元700的輸出端，因此，位在節點N0處的非揮發性記憶體(NVM)單元700的輸出端係處在邏輯值”0”，當浮閘極710放電且邏輯值”0”時，第一P型MOS電晶體730可開啟，且N型MOS電晶體750可被關閉，而使第一P型MOS電晶體730所耦接的節點N3經由第一P型MOS電晶體730的通道耦接至節點N0，此時節點N3切換耦接至電源供應電壓Vcc，N0切換以作為非揮發性記憶體(NVM)單元700的輸出端，因此，位在節點N0之非揮發性記憶體(NVM)單元700的輸出端係處在邏輯值”1”
另外，第3D圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3D圖相同數字的元件，其中第3D圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3D圖所示，第3類型非揮發性記憶體(NVM)單元700更可包括開關751在第一P型MOS電晶體730的汲極端點(在操作時)與節點N0之間，此開關751例如是一N型金屬氧化半導體電晶體，此開關(N型金屬氧化半導體電晶體)751可用於形成一通道，此通道一端耦接至第一P型MOS電晶體730的汲極端(在操作時)，以及其它端點耦接至節點N0，當第3類型非揮發性記憶體(NVM)單元700抹除時，開關(N型金屬氧化半導體電晶體)751具有一閘極端切換至(1)耦接至接地參考電壓Vss而關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)；(2)耦接至抺除電壓VEr以開啟其通道耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0，或(3)從非揮發性記憶體(NVM)單元700以外的任一外界電路浮動或斷開其連結。當第3類型非揮發性記憶體(NVM)單元700編程時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換耦接接地參數電壓Vss關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)，於是，防止電流經第一P型MOS電晶體730的通道從節點N3至節點N4洩漏，另外，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換耦接至編程電壓VPr，以開啟其通道耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0，或從非揮發性記憶體(NVM)單元700的任一外部電路浮動或斷開其連結。當第3類型非揮發性記憶體(NVM)單元700操作時，開關(N型金屬氧化半導體電晶體)751的閘極端切換耦接電源供應電壓Vcc開啟其通道而耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0。
另外，如第3D圖所示，此開關751可以是一P型MOS電晶體，其可用於形成一通道，此通道一端耦接至第一P型MOS電晶體730的汲極端(在操作時)，以及其它端點耦接至節點N0，當第3類型非揮發性記憶體(NVM)單元700抹除時，開關(P型金屬氧化半導體電晶體)751具有一閘極端切換至(1)耦接至抺除電壓VEr而關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)；(2)耦接至接地參考電壓Vss以開啟其通道耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0，或(3)從非揮發性記憶體(NVM)單元700以外的任一外界電路浮動或斷開其連結。當第3類型非揮發性記憶體(NVM)單元700編程時，開關(P型金屬氧化半導體電晶體)751的閘極端可切換耦接抺除電壓VPr關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)，於是，防止電流經第一P型MOS電晶體730的通道從節點N3至節點N4洩漏，另外，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(P型金屬氧化半導體電晶體)751的閘極端可切換從非揮發性記憶體(NVM)單元700的任一外部電路浮動或斷開其連結。當第3類型非揮發性記憶體(NVM)單元700操作時，開關(N型金屬氧化半導體電晶體)751的閘極端切換耦接接地參考電壓Vss開啟其通道而耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0。
另外，第3E圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3C圖及第3E圖相同數字的元件，其中第3E圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3A圖至第3C圖及第3E圖所示，多個第3類型非揮發性記憶體(NVM)單元700可使其節點N2彼此並聯或其中之 一經由一字元線761耦接至一開關752，此開關752例如是N型MOS電晶體，及其複數節點N3經由字元線762彼此並聯或耦接其中之一，開關(N型金屬氧化半導體電晶體)752可用於形成一通道，此通道之一端耦接至每一非揮發性記憶體(NVM)單元700的節點N2，此通道其它端用於切換耦接至一抺除電壓VEr、編程電壓VPr或位在電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，當第3型非揮發性記憶體(NVM)單元700抺除時，開關(N型金屬氧化半導體電晶體)752具有一閘極端切換耦接至抺除電壓VEr而從節點N0開啟其通道耦接至每一非揮發性記憶體(NVM)單元700的節點N2至抺除電壓VEr，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接編程電壓VPr開啟其通道，而使每一非揮發性記憶體(NVM)單元700的節點N2耦接至編程電壓VPr.，當第3類型非揮發性記憶體(NVM)單元700操作時，(1)開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss關閉其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N2浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開，或(2)開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc而開啟其通道，以耦接至每一非揮發性記憶體(NVM)單元700的節點N2至一電壓，此電壓位在電源供應電壓Vcc與接地參考電壓Vss之間，當第3類型非揮發性記憶體(NVM)單元700在省電模式時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N2浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開。
如第3A圖至第3C圖及第3E圖所示，開關752可以係一P型MOS電晶體，其用於形成一通道，此通道之一端耦接至每一非揮發性記憶體(NVM)單元700的節點N2，此通道其它端用於切換耦接至一抺除電壓VEr、編程電壓VPr或位在電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，當第3型非揮發性記憶體(NVM)單元700抺除時，開關(P型金屬氧化半導體電晶體)752具有一閘極端切換耦接至接地參考電壓Vss而從節點N0開啟其通道耦接至每一非揮發性記憶體(NVM)單元700的節點N2至抺除電壓VEr，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使每一非揮發性記憶體(NVM)單元700的節點N2耦接至編程電壓VPr.，當第3類型非揮發性記憶體(NVM)單元700操作時，(1)開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc關閉其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N2浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開，或(2)開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，以耦接至每一非揮發性記憶體(NVM)單元700的節點N2至一電壓，此電壓位在電源供應電壓Vcc與接地參考電壓Vss之間，當第3類型非揮發性記憶體(NVM)單元700在省電模式時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc而開啟其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N2浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開。
另外，第3F圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3C圖及第3F圖相同數字的元件，其中第3F圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3A圖及第3F圖所示，多個第3類型非揮發性記憶體(NVM)單元700可使其節點N2經由一字元線761彼此耦接並聯或耦接其中之一，及使其複數節點N3經由字元線762彼此並聯或耦接其中之一，及經由字元線762耦接至一開關753，此開關753例如是N型MOS電晶體，開關(N型金屬氧化半導體電晶體)753可用於形成一通道，此通道之一端耦接至每一非揮發性記憶體(NVM)單元700的節點N3，此通道其它端用於切換耦接至一接地參考電壓Vss、編程電壓VPr、電源供應電壓Vcc，當第3型非揮發性記憶體(NVM)單元700抺除時，開關(N型金屬氧化半導體電晶體)753具有一閘極端切換耦接至抺除電壓VEr而從節點N0開啟其通道耦接至每一非揮發性記憶體(NVM)單元700的節點N3至接地參考電壓Vss，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(N型金屬氧化半導體電晶體)753的閘極端可切換耦接編程電壓VPr開啟其通道，而使每一非揮發性記憶體(NVM)單元700的節點N3耦接至編程電壓VPr.，當第3類型非揮發性記憶體(NVM)單元700操作時，開關(N型金屬氧化半導體電晶體)753的閘極端可切換耦接至電源供 應電壓Vcc而開啟其通道，使其耦接至每一非揮發性記憶體(NVM)單元700的節點N3至電源供應電壓Vcc，當第3類型非揮發性記憶體(NVM)單元700在省電模式時，開關(N型金屬氧化半導體電晶體)753的閘極端切換耦接至接地參考電壓Vss而關閉其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N3浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開。
如第3B圖、第3C圖及第3F圖所示，開關753可以係P型MOS電晶體用於形成一通道，此通道之一端耦接至每一非揮發性記憶體(NVM)單元700的節點N3，此通道其它端用於切換耦接至一接地參考電壓Vss、編程電壓VPr、電源供應電壓Vcc，當第3型非揮發性記憶體(NVM)單元700抺除時，開關(P型金屬氧化半導體電晶體)753具有一閘極端切換耦接至接地參考電壓Vss而從節點N0開啟其通道耦接至每一非揮發性記憶體(NVM)單元700的節點N3至接地參考電壓Vss，當第3類型非揮發性記憶體(NVM)單元700編程時，開關(P型金屬氧化半導體電晶體)753的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使每一非揮發性記憶體(NVM)單元700的節點N3耦接至編程電壓VPr.，當第3類型非揮發性記憶體(NVM)單元700操作時，開關(P型金屬氧化半導體電晶體)753的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，使其耦接至每一非揮發性記憶體(NVM)單元700的節點N3至電源供應電壓Vcc，當第3類型非揮發性記憶體(NVM)單元700在省電模式時，開關(P型金屬氧化半導體電晶體)753的閘極端切換耦接至電源供應電壓Vcc而關閉其通道，以引導每一非揮發性記憶體(NVM)單元700的節點N3浮動或從多個非揮發性記憶體(NVM)單元700的任一外部電路斷開。
另外，第3G圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3C圖及第3G圖相同數字的元件，其中第3G圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3A圖至第3C圖及第3G圖所示，多個第3類型非揮發性記憶體(NVM)單元700可使其節點N2經由一字元線761彼此耦接並聯或耦接其中之一，及使其複數節點N3經由字元線762彼此並聯或耦接其中之一，每一非揮發性記憶體(NVM)單元700更可包括一開關754用於形成一通道，此開關754例如是N型MOS電晶體或P型MOS電晶體，此通道一端耦接至N型MOS電晶體750的源極端(在操作時)，而其它端耦接其節點N4，多個非揮發性記憶體(NVM)單元700的開關(N型金屬氧化半導體電晶體)754(開關754也可是P型金屬氧化半導體電晶體，但以下說明皆以N型金屬氧化半導體電晶體為例)之閘極端經由字元線763相互彼此耦接或耦接至另一開關(N型金屬氧化半導體電晶體)754，當每一非揮發性記憶體(NVM)單元700抺除時，字元線763可切換耦接至抺除電壓VEr而開啟開關(N型金屬氧化半導體電晶體)754的通道耦接N型MOS電晶體750的源極端(在操作中)至本身的節點N4，在多個非揮發性記憶體(NVM)單元700抺除後，每一非揮發性記憶體(NVM)單元700可選擇編程或不編程，例如，最左邊的一非揮發性記憶體(NVM)單元700的浮閘極710選擇不編程至邏輯值”0”而保持處在邏輯值”1”，當最左邊的一非揮發性記憶體(NVM)單元700編程及最右邊中的一非揮發性記憶體(NVM)單元700不編程，字元線763可切換耦接至編程電壓VPr分別開啟它們的開關(N型金屬氧化半導體電晶體)7545之通道，以分別耦接他們的N型MOS電晶體750的源極端(在操作中)至節點N4，最左邊的一非揮發性記憶體(NVM)單元700的節點N4切換耦接至接地參考電壓Vss，使電子可從其節點N4至其浮閘極710而隧穿氧化閘711，而被補獲在其浮閘極710中，從而其浮閘極710可被編程至邏輯值”0”。最右邊的一非揮發性記憶體(NVM)單元700的節點N4切換耦接編程電壓VPr，以使電子不從其節點N4至其浮閘極710而隧穿氧化閘711，因而浮閘極710可保持位在邏輯值”1”，當每一第3類型非揮發性記憶體(NVM)單元700操作時，字元線763可切換耦接至電源供應電壓Vcc而開啟開關(N型金屬氧化半導體電晶體)754的通道，耦接至N型MOS電晶體750的源極端至其節點N4(在操作中)，當每一第3類型非揮發性記憶體(NVM)單元700在省電模式時，字元線763可切換耦接至接地參考電壓Vss而關閉開關(N型金屬氧化半導體電晶體)754的通道，以從其節點N4斷開N型MOS電晶體750的源極端(在操作中)。
另外，如第3G圖所示，非揮發性記憶體(NVM)單元700可以係P型MOS電晶體，每一非揮發性記憶體(NVM)單元700用於形成一通道，此開關754例如是N型MOS電晶體， 此通道一端耦接至N型MOS電晶體750的源極端(在操作時)，而其它端耦接其節點N4，多個非揮發性記憶體(NVM)單元700的開關(N型金屬氧化半導體電晶體)754之閘極端經由字元線763相互彼此耦接或耦接至另一開關(N型金屬氧化半導體電晶體)754，當每一非揮發性記憶體(NVM)單元700抺除時，字元線763可切換耦接至接地參考電壓Vss而開啟開關(N型金屬氧化半導體電晶體)754的通道耦接N型MOS電晶體750的源極端(在操作中)至本身的節點N4，當最左邊的一非揮發性記憶體(NVM)單元700編程及最右邊中的一非揮發性記憶體(NVM)單元700不編程，字元線763可切換耦接至接地參考電壓Vss分別開啟它們的開關(N型金屬氧化半導體電晶體)7545之通道，以分別耦接他們的N型MOS電晶體750的源極端(在操作中)至節點N4，當每一第3類型非揮發性記憶體(NVM)單元700操作時，字元線763可切換耦接至接地參考電壓Vss而開啟開關(N型金屬氧化半導體電晶體)754的通道，耦接至N型MOS電晶體750的源極端至其節點N4(在操作中)，當每一第3類型非揮發性記憶體(NVM)單元700在省電模式時，字元線763可切換耦接至電源供應電壓Vcc而關閉開關(N型金屬氧化半導體電晶體)754的通道，以從其節點N4斷開N型MOS電晶體750的源極端(在操作中)。
另外，第3H圖至第3R圖為本發明實施例多個第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3G圖之說明，第3H圖至第3R圖與第3A圖至第3G圖相同數字的元件，其中第3H圖至第3R圖相同數字的元件規格及說明可參考第3A圖至第3G圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3H圖所示，開關751及開關752可併入用於第3類型的非揮發性記憶體(NVM)單元700，當第3類型非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751及開關752可切換如第3D圖及第3E圖所示之說明，如第31圖所示，開關751及開關753可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751及開關753可切換如第3D圖及第3F圖所示之說明，如第3J圖所示，開關751及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751及開關754可切換如第3D圖及第3G圖所示之說明，如第3K圖所示，開關752及開關753可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關752及開關753可切換如第3E圖及第3F圖所示之說明，如第3L圖所示，開關752及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關752及開關754可切換如第3E圖及第3G圖所示之說明，如第3M圖所示，開關753及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關753及開關754可切換如第3F圖及第3G圖所示之說明，如第3N圖所示，開關751、開關752及開關753可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751、開關752及開關753可切換如第3D圖至第3F圖所示之說明，如第3O圖所示，開關751、開關752及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751、開關752及開關754可切換如第3D圖、第3E圖及第3G圖所示之說明，如第3P圖所示，開關751、開關753及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關752、開關753及開關754可切換如第3D圖、第3F圖及第3G圖所示之說明，如第3Q圖所示，開關752、開關753及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關752、開關753及開關754可切換如第3E圖至第3G圖所示之說明，如第3R圖所示，開關751、開關752、開關753及開關754可併入併入用於第3類型的非揮發性記憶體(NVM)單元700，當非揮發性記憶體(NVM)單元700抺除、編程或操作時，開關751、開關752、開關753及開關754可切換如第3D圖至第3G圖所示之說明。
另外，第3S圖為本發明實施例中第3類型非揮發性記憶體(NVM)單元700之電路示意圖，第3S圖中第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3C圖及第3S圖相同數字的元件，其中第3S圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如 第3S圖所示，在第3A圖至第3R圖中所示的每一非揮發性記憶體(NVM)單元700更可包括寄生電容755，此寄生電容755具有一第一端點耦接至浮閘極710及一第二端點耦接至電源供應電壓Vcc或耦接至一接地參考電壓Vss，第3A圖所示的結構為本說明書之範例並以結合寄生電容755為一例子，寄生電容755之電容大於第一P型MOS電晶體730的閘極電容、大於第二P型MOS電晶體730的閘極電容及大於N型MOS電晶體750的閘極電容，例如，寄生電容755的電容可等於第一P型MOS電晶體730閘極電容1至1000倍之間、等於第二P型MOS電晶體730閘極電容1至1000倍之間以及等於N型MOS電晶體750閘極電容1至1000倍之間，此寄生電容755的電容範圍可位在0.1aF至1pF之間，因此多的電荷或電子可儲存在浮閘極710之中。
另外，第3T圖為本發明實施例中第3類型非揮發性記憶體(NVM)單元700之電路示意圖，第3T圖中第3類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第3A圖至第3C圖之說明，第3A圖至第3C圖及第3T圖相同數字的元件，其中第3T圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第3T圖所示，第3類型非揮發性記憶體(NVM)單元700的N型MOS電晶體750用於一通過/不通過電路，並經由浮閘極710而開啟或關閉節點N6及節點N7之間的連結，N型MOS電晶體750可用於形成一通道，此通道具有二端分別耦接至節點N6及節點N7，第3類型非揮發性記憶體(NVM)單元700的第一P型MOS電晶體730用於形成一通道，其通道的二端耦接至第1N型條702所耦接的節點N3。
如第3B圖、第3C圖及第3T圖所示，當浮閘極710開始抹除時，(1)節點N2可耦接至第2N型條705切換成耦接至抺除電壓VEr；(2)節點N3可耦接第1N型條702並切換耦接至接地參考電壓Vss，及(3)節點N6及節點N7可切換耦接至接地參考電壓Vss或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開，由於第二P型MOS電晶體730的閘極電容小於第一P型MOS電晶體730及N型MOS電晶體750的閘極電容總合，所以浮閘極710與節點N2之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極710中的電子可穿過氧化閘711至節點N2，浮閘極710可被抺除至邏輯值”1”。
如第3A圖至第3C圖及第3T圖所示，在非揮發性記憶體(NVM)單元700被抺除後，浮閘極710可被改變至邏輯值”1”而開啟N型MOS電晶體750及關閉第一P型MOS電晶體730及第二P型MOS電晶體730，在此情形下，當浮閘極710被編程時，(1)耦接至第2N型條705的節點N2可切換耦接至一編程電壓VPr；(2)連接至第1N型條702的節點N3切換耦接至編程電壓VPr；及(3)節點N6及節點N7可切換耦接至接地參考電壓Vss，從非揮發性記憶體(NVM)單元700的任一外界電路切換成”斷開”，由於N型MOS電晶體750的閘極電容小於第一P型MOS電晶體730及第二P型MOS電晶體730的閘極電容總合，所以浮閘極710與節點N6、節點N7或P型矽P型矽半導體基板2之間的電壓差足夠大到引起電子隧穿。因此，從節點N6、節點N7或P型矽P型矽半導體基板2的電子可穿過氧化閘711至浮閘極710而困在(或被捕獲)在浮閘極710中，因此浮閘極710可被編程至邏輯值”0”。
如第3A圖至第3C圖及第3T圖所示，對於非揮發性記憶體(NVM)單元700的操作，(1)耦接第2N型條705的節點N2可切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開；(2)節點N3可耦接至第1N型條702切換成耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開；及(3)節點N6及節點N7可切換分別耦接至二編程交互連接線，當浮閘極710充電為邏輯值”1”時，N型MOS電晶體750可開啟以耦接節點N6及節點N7，當浮閘極710放電為邏輯值”0”時，N型MOS電晶體750可被關閉而從節點N7斷開節點N6。
另外，第3U圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的電路示意圖，第3V圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的結構，第3A圖至第3C圖與第3T圖至第3V圖相同數字的元件，第3U圖至第3V圖元件規格及說明可參考第3A圖至第3C圖及第3T圖所揭露之規格及說明，第3U圖至第3V圖與第3T圖之間之差異如下所示，如第3U圖及第3V圖所示，第3T圖中的N型MOS電晶體750可被第3P型MOS電晶體764替代，用於通過/不通 過開關以經由浮閘極710切換開啟或關閉節點N6及節點N7之間的連結。在第3B圖及第3C圖中用於N型MOS電晶體750的P型鰭708可被用於第3P型MOS電晶體764之第3N型條712的之一N型鰭714替代，其中N型鰭714係垂直凸出於用於P型MOS電晶體764之第3N型條712的N型阱713之上表面，此N型阱713具有一深度d4w介於0.3μm至5μm之間，及具有一寬度w4w介於50nm至1μm之間，而N型鰭707具有一高度h4fN介於10nm至200nm之間，及具有一寬度w4fN介於1nm至100nm之間，浮閘極710可從第1N型條702的N型鰭704延伸至第2N型條705的N型鰭707，橫越第3N型條712的N型鰭714，如第3U圖所示，對於此例子而言，第3N型條712替換第3B圖中的P型鰭708，具有一間距s3位在N型鰭704與第3N型條712的N型鰭714之間，間距s3的範圍介於100nm至2000nm之間，及具有一間距s4位在N型鰭707及第3N型條712的N型鰭714之間，其間距s4之範圍介於100nm至2000nm之間，且第3N型條712具有一寬度wfgP1大於或等於位在第3N型條712的N型鰭714上方的浮閘極710之寬度wfgP4，以及大於或等於寬度wfgP2，其中寬度wfgP1可等於或介於寬度wfgP31倍至10倍之間或介於15倍至5倍之間，例如，等於2倍的寬度wfgP4，其中寬度wfgP4之範圍介於1至25nm之間。
另外，第3W圖為本發明實施例第3類型非揮發性記憶體(NVM)單元的結構，第3A圖至第3C圖與第3T圖至第3W圖相同數字的元件，第3W圖元件規格及說明可參考第3A圖至第3C圖及第3T至第3V圖圖所揭露之規格及說明，第3W圖與第3V圖之間之差異如下所示，如第3W圖所示，對於此例子而言，第3N型條712替換第3C圖中的P型鰭708，具有一間距s3位在第3N型條712的N型鰭714與一N型鰭704及下一個N型鰭714之間，間距s3的範圍介於100nm至2000nm之間，其中第5總面積A5可大於或等於第7總面積A7，第5總面積A5可等於總面積A141倍至10倍之間或等於總面積A14介於15倍至5倍之間，例如等於2倍的總面積A14，其中總面積A14可介於1至2500nm2，第3P型MOS電晶體764可用於形成一通道，其通道的二端分別耦接至節點N6及節點N7。
如第3U圖至第3W圖所示，當浮閘極710開始抹除時，(1)節點N2可耦接至第2N型條705切換成耦接至抺除電壓VEr；(2)節點N3可耦接第1N型條702並切換耦接至接地參考電壓Vss，及(3)節點N6及節點N7可切換耦接至接地參考電壓Vss或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開，由於第二P型MOS電晶體730的閘極電容小於第一P型MOS電晶體730及P型MOS電晶體764的閘極電容總合，所以浮閘極710與節點N2之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極710中的電子可穿過氧化閘711至節點N2，浮閘極710可被抺除至邏輯值”1”。
如第3U圖至第3W圖所示，在非揮發性記憶體(NVM)單元700被抺除後，浮閘極710可被改變至邏輯值”1”而關閉第一P型MOS電晶體730、第二P型MOS電晶體730及第3P型MOS電晶體764，在此情形下，當浮閘極710被編程時，(1)耦接至第2N型條705的節點N2可切換耦接至一編程電壓VPr；(2)節點N3可耦接第1N型條702切換耦接至編程電壓VPr；及(3)節點N6至節點N7可切換耦接至接地參考電壓Vss或可從任一外界電路經由節點N6及節點N7切換成”斷開”，斷開與非揮發性記憶體(NVM)單元700之連結，由於P型MOS電晶體764的閘極電容小於第一P型MOS電晶體730及第二P型MOS電晶體730的閘極電容總合，所以浮閘極710與節點N6或節點N7或第3N型條712之間的電壓差足夠大到引起電子隧穿。因此，從節點N6或節點N7或第3N型條712電子可穿過氧化閘711至浮閘極710而困在(或被捕獲)在浮閘極710中，因此浮閘極710可被編程至邏輯值”0”。當浮閘極710被編程時，(1)耦接至第2N型條705的節點N2可切換耦接至接地參考電壓Vss；及(2)連接至第1N型條702的節點N3切換耦接至編程電壓VPr；及(3)節點N6及節點N7可從任一外界電路經由節點N6或節點N7切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元700之連接，由於第一P型MOS電晶體730的閘極電容小於第二P型MOS電晶體730及P型MOS電晶體764的閘極電容總合，所以浮閘極710與節點N2之間的電壓差足夠大到引起電子隧穿。因此，從節點N2電子可穿過氧化閘711至浮閘極710而困在(或被捕獲)在浮閘極710中，因此浮閘極710可被編程至邏輯值”0”。
如第3U圖至第3W圖所示，對於非揮發性記憶體(NVM)單元700的操作，(1)耦接第2N型條705的節點N2可切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開；(2)節點N3可耦接至 第1N型條702切換成耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓或從非揮發性記憶體(NVM)單元700的任一外部電路切換成浮動或斷開；及(3)節點N6及節點N7可切換分別耦接至二編程交互連接線，當浮閘極710被放電時且邏輯值”1”時，P型MOS電晶體764可開啟以耦接節點N6及節點N7，當浮閘極710放電為邏輯值”1”時，P型MOS電晶體764可被關閉而從節點N7斷開節點N6。
第3A圖至第3W圖中第2類型非揮發性記憶體(NVM)單元700，其抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr可大於或等於電源供應電壓Vcc，抺除電壓VEr的範圍在5伏特至0.25伏特之間，編程電壓VPr的範圍在5伏特至0.25伏特之間，電源供應電壓Vcc的範圍在3.5伏特至0.25伏特之間，例如是0.75伏特或3.3伏特。
(3)第4種類型非揮發性記憶體(NVM)單元
另外，如第4A圖所示，另外，第4A圖為本發明實施例中第4類型非揮發性記憶體(NVM)單元760電路示意圖，第4B圖為本發明實施例中第4類型非揮發性記憶體(NVM)單元760的結構示意圖，在此案例中，第4A圖及第4B圖中第4類型非揮發性記憶體(NVM)單元760的電路示意圖與第3A圖及第3B圖所示之第1類型非揮發性記憶體(NVM)單元700的電路示意圖相似，第3類型非揮發性記憶體(NVM)單元700的電路示意圖與第4類型非揮發性記憶體(NVM)單元760的電路示意圖之不同點如下所示，如第4A圖及第4B圖所示，浮閘極607的寬度wfgP2大於或等於浮閘極710的寬度wfgP1及大於或等於浮閘極710的寬度wfgN1，對於第3B圖及第4B圖中所示相同的元件數字，在第4B圖中可參考上述第3B圖所示的元件規格及說明，如第4B所示，在N型鰭707上方的寬度wfgP2為P型鰭708上方的寬度wfgM的1倍至10倍之間或係15倍至5倍之間，例如，N型鰭707上方的寬度wfgP2為2倍的浮閘極710上方的寬度wfgP1，其中P型鰭708上方的寬度wfgP1的範圍為1nm至25nm之間，而P型鰭708上方的寬度wfgN1的範圍為1nm至25nm之間，以及浮閘極710上方的寬度wfgP2的範圍為1nm至25nm之間。
另外，如第4C圖所示，複數N型鰭707相互平行設置，並從N型阱706垂直地凸出形成，其中每一或多個N型鰭707大致上具有相同的高度h2fN介於10nm至200nm之間，及大致上具有相同的寬度w2fN介於1nm至100nm之間，其中N型鰭707組合可用於P型鯺式場效應電晶體(FinFET)，第4C圖為本發明實施例第2類型非揮發性記憶體(NVM)單元結構示意圖，P型鰭708與一N型鰭707及下一個P型鰭708之間的間距s4介於100nm至2000nm之間，二相鄰N型鰭707之間的間距s7介於2nm至200nm之間，N型鰭707的數目可介於1個至10個之間，在本實施例中例如為2個，浮閘極710可從N型鰭704至N型鰭707橫向延伸位在P型鰭708上，其中浮閘極710具有一第八總面積A8垂直地位在N型鰭707上方，其第8總面積A8可大於或等於第9總面積A9的1倍至10倍或15位至5倍，例如等於2倍的第9總面積A9的1倍至10倍或15位至5倍，其中第9總面積A9垂直的位在第2N型條705的上方，例如第8總面積A8等於2倍的第9總面積A9，以及第8總面積A8可大於或等於第10總面積A10，其中第10總面積A10垂直的位在N型鰭704的上方，例如第8總面積A8等於2倍的第10總面積A10，其中第8總面積A8可介於1至2500nm2，第9總面積A9可介於1至2500nm2，而第10總面積A10可介於1至2500nm2。每一或多數N型鰭707可摻雜P型原子，例如是硼原子，以形成2個P+部在氧化閘711的二相對二側之每一或多個N型鰭707內，位於氧化閘711一側的一或多個N型鰭707中多個P+部可耦接至彼此或另一構成第二P型金屬氧化物半導體(MOS)電晶體740的通道末端，及位於氧化閘711另一側的一或多個N型鰭707中多個P+部可耦接至彼此或另一構成第二P型金屬氧化物半導體(MOS)電晶體740(即是FG P-MOS電晶體)的通道的其它端，一或多個N型鰭707中的每一硼原子濃度可大於P型矽P型矽半導體基板2中硼原子濃度，N型鰭704可摻雜P型原子，例如硼原子，分別形成二P+部在氧化閘711的二相對二側的N型鰭704內，以作為第1P型金屬氧化半導體(MOS)電晶體730的源極端及汲極端，其中硼原子在N型鰭704內的濃度大於P型矽P型矽半導體基板2中硼原子濃度，P型鰭708可摻雜N型原子，例如砷原子，分別形成二N+部在氧化閘711的二相對二側的P型鰭708內，以作為N型MOS電晶體750的源極端及汲極端，其中砷原子在P型鰭708內的濃度大於N型阱703中砷原子濃度，及大於N型阱706內砷原子濃度，包括一N型金屬氧化半導體(MOS)電晶體620(即是FG N-MOS電晶體)的一通道的二端，其中一或多個P型鰭605中的每個 砷原子的濃度可大於N型條602中的砷原子的濃度，因此，第二P型MOS電晶體730的電容可大於或等於第一P型MOS電晶體730的電容，以及大於或等於N型MOS電晶體750的電容，第二P型MOS電晶體730的電容為第一P型MOS電晶體730電容1倍至10倍之間或15倍至5倍之間，第二P型MOS電晶體730的電容例如係第一P型MOS電晶體730的2倍，第二P型MOS電晶體730的電容為N型MOS電晶體750電容1倍至10倍之間或1.5倍至5倍之間，第二P型MOS電晶體730的電容例如係N型MOS電晶體750的2倍，N型MOS電晶體750的電容係介於0.1aF至10fF之間，第一P型MOS電晶體730的電容係介於0.1aF至10fF之間，第二P型MOS電晶體730的電容係介於0.1aF至10fF之間。
如第4A圖至第4C圖所示，當浮閘極710開始抹除時，(1)節點N2可耦接至第2N型條705以切換耦接至接地參考電壓Vss；(2)節點N4可切換耦接至接地參考電壓Vss；(3)節點n3可耦接至第1N型條702以切換耦接至抺除電壓VEr；及(4)節點N0可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元760之連接，由於第一P型MOS電晶體730的閘極電容小於第二P型MOS電晶體730及N型MOS電晶體750的閘極電容總合，所以浮閘極710與節點N3之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極710中的電子可穿過氧化閘711至節點N3，浮閘極710可被抺除至邏輯值”1”。
如第4A圖至第4C圖所示，在第4類型非揮發性記憶體(NVM)單元760被抺除後，浮閘極710可被改變至邏輯值”1”而開啟N型MOS電晶體750及關閉第一P型MOS電晶體730及第二P型MOS電晶體730，在此情形下，當浮閘極710被編程時，(1)耦接至第2N型條705的節點N2可切換耦接至一編程電壓VPr；(2)節點N4可耦接至接地參考電壓Vss；及(3)節點N3可耦接第1N型條702以切換耦接至編程電壓VPr；(4)從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元760之連接，由於N型MOS電晶體750的閘極電容小於第一P型MOS電晶體730及第二P型MOS電晶體730的閘極電容總合，所以浮閘極710與節點N4之間的電壓差足夠大到引起電子隧穿。因此，電子可從節點N4穿過氧化閘711至浮閘極710而困在(或被捕獲)在浮閘極710中，因此浮閘極710可被編程至邏輯值”0”。
如第4A圖至第4C圖所示，對於第4類型非揮發性記憶體(NVM)單元760的操作，(1)耦接第2N型條705的節點N2可切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或一半的電源供應電壓Vcc，或是從非揮發性記憶體(NVM)單元760的任一外界電路切換成”浮動”或”斷開”，以斷開與非揮發性記憶體(NVM)單元760之連接；(2)節點N4可切換耦接至接地參考電壓Vss；(3)耦接至第1N型條702的節點N3可切換耦接至電源供應電壓Vcc及(4)節點N0可切換至作為非揮發性記憶體(NVM)單元760的一輸出端，當浮閘極710充電為邏輯值”1”時，第一P型MOS電晶體730可關閉，且N型MOS電晶體750可被開啟，而使節點N4切換經由N型MOS電晶體750的通道耦接至節點N0，此時節點N4切換耦接至接地參考電壓Vss，N0切換以作為非揮發性記憶體(NVM)單元760的輸出端，因此，位在節點N0處的第4類型非揮發性記憶體(NVM)單元760的輸出端係處在邏輯值”0”，當浮閘極710放電為邏輯值”0”時，第一P型MOS電晶體730可開啟，且N型MOS電晶體750可被關閉，而使N型條602所耦接的節點N3經由第一P型MOS電晶體730的通道耦接至節點N0，此時節點N3耦接第1N型條702以切換耦接至電源供應電壓Vcc，N0切換以作為非揮發性記憶體(NVM)單元760的輸出端，因此，位在節點N0之第4類型非揮發性記憶體(NVM)單元760的輸出端係處在邏輯值”1”
另外，第4D圖為本發明實施例第4類型非揮發性記憶體(NVM)單元的電路示意圖，第4類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第4A圖至第4C圖之說明，第4A圖至第4D圖相同數字的元件，其中第4D圖相同數字的元件規格及說明可參考第4A圖至第4C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4D圖所示，第4類型非揮發性記憶體(NVM)單元760更可包括開關751在第一P型MOS電晶體730的汲極端點(在操作時)與節點N0之間，此開關751例如是一N型MOS電晶體，此開關(N型金屬氧化半導體電晶體)751可用於形成一通道，此通道一端耦接至第一P型MOS電晶體730的汲極端(在操作時)及節點N0，當第4類型非揮發性記憶體(NVM)單元760抹除時，開關(N型金屬氧化半導體電晶體)751具有一閘極端切換耦接至接地參考電壓Vss而關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲 極端(在操作時)，對於此例子，節點N0可選擇性的切換耦接至接地參考電壓Vss，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N4或至節點N0洩漏，另外，當第4類型非揮發性記憶體(NVM)單元760抺除時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換(1)耦接至抺除電壓VEr而開啟其通道，以耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0；或(2)從非揮發性記憶體(NVM)單元760的任一外部電路”浮動”或”斷開”，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換耦接接地參數電壓Vss關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)，對於此例子，節點N0可選擇性的切換耦接至接地參考電壓Vss，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N4或至節點N0洩漏。另外，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換(1)耦接至編程電壓VPr而開啟其通道，以耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0；或從非揮發性記憶體(NVM)單元760的任一外部電路”浮動”或”斷開”，當第4類型非揮發性記憶體(NVM)單元760操作時，開關(N型金屬氧化半導體電晶體)751的閘極端切換耦接電源供應電壓Vcc開啟其通道而耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0。
另外，此開關751例如是一P型MOS電晶體，此P型MOS電晶體可用於形成一通道，此通道一端耦接至第一P型MOS電晶體730的汲極端(在操作時)及其它端點耦接至節點N0，當第4類型非揮發性記憶體(NVM)單元760抹除時，開關(P型金屬氧化半導體電晶體)751具有一閘極端切換耦接至抺除電壓VEr而關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N4洩漏，另外，當第4類型非揮發性記憶體(NVM)單元760抺除時，開關(P型金屬氧化半導體電晶體)751的閘極端可切換(1)耦接至接地參考電壓Vss而開啟其通道，以耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0；或(2)從非揮發性記憶體(NVM)單元760的任一外部電路”浮動”或”斷開”，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(P型金屬氧化半導體電晶體)751的閘極端可切換耦接編程電壓VPr關閉其通道，而從節點N0斷開第一P型MOS電晶體730的汲極端(在操作時)，於是，防止電流經P型MOS電晶體610的通道從節點N3至節點N4洩漏。另外，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(N型金屬氧化半導體電晶體)751的閘極端可切換(1)耦接至接地參考電壓Vss而開啟其通道，以耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0；或從非揮發性記憶體(NVM)單元760的任一外部電路”浮動”或”斷開”，當第4類型非揮發性記憶體(NVM)單元760操作時，開關(P型金屬氧化半導體電晶體)751的閘極端切換耦接接地參考電壓Vss開啟其通道而耦接第一P型MOS電晶體730的汲極端(在操作時)至節點N0。
另外，第4E圖為本發明實施例中第4類型非揮發性記憶體(NVM)單元760之電路示意圖，第4E圖中第4類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第4A圖至第4D圖之說明，第4A圖至第4E圖相同數字的元件，其中第4E圖相同數字的元件規格及說明可參考第4A圖至第4D圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4E圖所示，第4類型非揮發性記憶體(NVM)單元760更包括多個第4類型非揮發性記憶體(NVM)單元760可使其節點N2彼此並聯或其中之一經由一字元線761耦接至一開關752，此開關752例如是N型MOS電晶體，及其複數節點N3經由字元線762彼此並聯或耦接其中之一，開關(N型金屬氧化半導體電晶體)752可用於形成一通道，此通道之一端耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2，此通道其它端用於切換耦接至一接地參考電壓Vss、編程電壓VPr或位在電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，當第4型非揮發性記憶體(NVM)單元760抺除時，開關(N型金屬氧化半導體電晶體)752具有一閘極端切換耦接至抺除電壓VEr而從節點N0開啟其通道耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2至接地參考電壓Vss，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接編程電壓VPr開啟其通道，而使每一第4類型非揮發性記憶體(NVM)單元760的節點N2耦接至編程電壓VPr.，當第4類型非揮發性記憶體(NVM)單元760操作時，(1)開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss關閉其 通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N2浮動或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開，或(2)開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc而開啟其通道，以耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2至一電壓，此電壓位在電源供應電壓Vcc與接地參考電壓Vss之間，當第4類型非揮發性記憶體(NVM)單元760在省電模式時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N2浮動或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開。
如第4A圖至第4C圖及第4E圖所示，開關752可以係一P型MOS電晶體，其用於形成一通道，此通道之一端耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2，此通道其它端用於切換耦接至一接地參考電壓Vss、編程電壓VPr或位在電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，當第3型第4類型非揮發性記憶體(NVM)單元760抺除時，開關(P型金屬氧化半導體電晶體)752具有一閘極端切換耦接至接地參考電壓Vss而從節點N0開啟其通道耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2至接地參考電壓Vss，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使每一第4類型非揮發性記憶體(NVM)單元760的節點N2耦接至編程電壓VPr.，當第4類型非揮發性記憶體(NVM)單元760操作時，(1)開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc關閉其通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N2浮動或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開，或(2)開關(P型金屬氧化半導體電晶體)752的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，以耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2至一電壓，此電壓位在電源供應電壓Vcc與接地參考電壓Vss之間，當第4類型非揮發性記憶體(NVM)單元760在省電模式時，開關(N型金屬氧化半導體電晶體)752的閘極端可切換耦接至電源供應電壓Vcc而開啟其通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N2浮動或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開。
另外，第4F圖為本發明實施例第4類型非揮發性記憶體(NVM)單元760的電路示意圖，第4類型非揮發性記憶體(NVM)單元760的抺除、編程及操作可參考上述第4A圖至第4C圖之說明，第4A圖至第4C圖及第4F圖相同數字的元件，其中第4F圖相同數字的元件規格及說明可參考第4A圖至第4C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4A圖及第4F圖所示，多個第4類型非揮發性記憶體(NVM)單元760可使其節點N2經由一字元線761彼此耦接並聯或耦接其中之一，及使其複數節點N3經由字元線762彼此並聯或耦接其中之一，及經由字元線762耦接至一開關753，此開關753例如是N型MOS電晶體，開關(N型金屬氧化半導體電晶體)752可用於形成一通道，此通道之一端耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N3，此通道其它端用於切換耦接至一抺除電壓VEr、編程電壓VPr、電源供應電壓Vcc，當第4類型非揮發性記憶體(NVM)單元760抺除時，開關(N型金屬氧化半導體電晶體)753具有一閘極端切換耦接至抺除電壓VEr而從節點N0開啟其通道耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N3至抺除電壓VEr，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(N型金屬氧化半導體電晶體)753的閘極端可切換耦接編程電壓VPr開啟其通道，而使每一第4類型非揮發性記憶體(NVM)單元760的節點N3耦接至編程電壓VPr.，當第4類型非揮發性記憶體(NVM)單元760操作時，開關(N型金屬氧化半導體電晶體)753的閘極端可切換耦接至電源供應電壓Vcc而開啟其通道，使其耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N3至電源供應電壓Vcc，當第4類型非揮發性記憶體(NVM)單元760在省電模式時，開關(N型金屬氧化半導體電晶體)753的閘極端切換耦接至接地參考電壓Vss而關閉其通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N3浮動或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開。
如第4A圖至第4C圖及第4F圖所示，開關753可以係一P型MOS電晶體，其用於形成一通道，此通道之一端耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N2，此通道其它端用於切換耦接至一抺除電壓VEr、編程電壓VPr或電源供應電壓Vcc，當第4類型非揮發 性記憶體(NVM)單元760抺除時，開關(P型金屬氧化半導體電晶體)753具有一閘極端切換耦接至接地參考電壓Vss而從節點N0開啟其通道耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N3至抺除電壓VEr，當第4類型非揮發性記憶體(NVM)單元760編程時，開關(P型金屬氧化半導體電晶體)753的閘極端可切換耦接接地參考電壓Vss開啟其通道，而使每一第4類型非揮發性記憶體(NVM)單元760的節點N3耦接至編程電壓VPr.，當第4類型非揮發性記憶體(NVM)單元760操作時，開關(P型金屬氧化半導體電晶體)753的閘極端可切換耦接至接地參考電壓Vss而開啟其通道，以耦接至每一第4類型非揮發性記憶體(NVM)單元760的節點N3至電源供應電壓Vcc，當第4類型非揮發性記憶體(NVM)單元760在省電模式時，開關(P型金屬氧化半導體電晶體)753的閘極端可切換耦接至電源供應電壓Vcc而關閉其通道，以引導每一第4類型非揮發性記憶體(NVM)單元760的節點N3”浮動”或從多個第4類型非揮發性記憶體(NVM)單元760的任一外部電路斷開。
另外，第4G圖為本發明實施例第4類型非揮發性記憶體(NVM)單元760的電路示意圖，第4類型非揮發性記憶體(NVM)單元760的抺除、編程及操作可參考上述第4A圖至第4C圖之說明，第4A圖至第4C圖及第4G圖相同數字的元件，其中第4G圖相同數字的元件規格及說明可參考第4A圖至第4C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4A圖至第4C圖及第4G圖所示，多個第4類型非揮發性記憶體(NVM)單元760可使其節點N2經由一字元線761彼此耦接並聯或耦接其中之一，及使其複數節點N3經由字元線762彼此並聯或耦接其中之一，每一第4類型非揮發性記憶體(NVM)單元760更可包括一開關754用於形成一通道，此開關754例如是N型MOS電晶體，此通道一端耦接至第4類型非揮發性記憶體(NVM)單元760之N型MOS電晶體750的源極端(在操作時)，而其它端用以耦接其節點N4，多個第4類型非揮發性記憶體(NVM)單元760的開關(N型金屬氧化半導體電晶體)754之閘極端經由字元線763相互彼此耦接或耦接至另一開關(N型金屬氧化半導體電晶體)754，當每一第4類型非揮發性記憶體(NVM)單元760抺除時，字元線763可切換耦接至抺除電壓VEr而開啟開關(N型金屬氧化半導體電晶體)754的通道耦接N型MOS電晶體750的源極端(在操作中)至本身的節點N4，在多個第4類型非揮發性記憶體(NVM)單元760抺除後，每一第4類型非揮發性記憶體(NVM)單元760可選擇編程或不編程，例如，最左邊的一第4類型非揮發性記憶體(NVM)單元760的浮閘極710選擇不編程至邏輯值”0”而保持處在邏輯值”1”，當最左邊的一第4類型非揮發性記憶體(NVM)單元760編程及最右邊中的一第4類型非揮發性記憶體(NVM)單元760不編程，字元線763可切換耦接至編程電壓VPr分別開啟它們的開關(N型金屬氧化半導體電晶體)7545之通道，以分別耦接他們的N型MOS電晶體750的源極端(在操作中)至節點N4，最左邊的一第4類型非揮發性記憶體(NVM)單元760的節點N4切換耦接至接地參考電壓Vss，使電子可從其節點N4至其浮閘極710而隧穿氧化閘711，而被補獲在其浮閘極710中，從而其浮閘極710可被編程至邏輯值”0”。最右邊的一第4類型非揮發性記憶體(NVM)單元760的節點N4切換耦接編程電壓VPr，以使電子不從其節點N4至其浮閘極710而隧穿氧化閘711，因而浮閘極710可保持位在邏輯值”1”，當每一第4類型非揮發性記憶體(NVM)單元760操作時，字元線763可切換耦接至電源供應電壓Vcc而開啟開關(N型金屬氧化半導體電晶體)754的通道，耦接至N型MOS電晶體750的源極端至其節點N4(在操作中)，當每一第4類型非揮發性記憶體(NVM)單元760在省電模式時，字元線763可切換耦接至接地參考電壓Vss而關閉開關(N型金屬氧化半導體電晶體)754的通道，以從其節點N4斷開N型MOS電晶體750的源極端(在操作中)。
另外，如第4G圖所示，第4類型非揮發性記憶體(NVM)單元760可以係P型MOS電晶體，每一第4類型非揮發性記憶體(NVM)單元760用於形成一通道，此開關754例如是N型MOS電晶體，此通道一端耦接至N型MOS電晶體750的源極端(在操作時)，而其它端耦接其節點N4，多個第4類型非揮發性記憶體(NVM)單元760的開關(N型金屬氧化半導體電晶體)754之閘極端經由字元線763相互彼此耦接或耦接至另一開關(N型金屬氧化半導體電晶體)754，當每一第4類型非揮發性記憶體(NVM)單元760抺除時，字元線763可切換耦接至接地參考電壓Vss而開啟開關(N型金屬氧化半導體電晶體)754的通道耦接N型MOS電晶體750的源極端(在操作中)至本身的節點N4，當最左邊的一第4類型非揮發性記憶體(NVM)單元760編程及最右邊中的一第4類型非揮發性記憶體(NVM)單元760不編程，字元線763可切換耦接至接地參考 電壓Vss分別開啟它們的開關(N型金屬氧化半導體電晶體)7545之通道，以分別耦接他們的N型MOS電晶體750的源極端(在操作中)至節點N4，當每一第4類型非揮發性記憶體(NVM)單元760操作時，字元線763可切換耦接至接地參考電壓Vss而開啟開關(N型金屬氧化半導體電晶體)754的通道，耦接至N型MOS電晶體750的源極端至其節點N4(在操作中)，當每一第4類型非揮發性記憶體(NVM)單元760在省電模式時，字元線763可切換耦接至電源供應電壓Vcc而關閉開關(N型金屬氧化半導體電晶體)754的通道，以從其節點N4斷開N型MOS電晶體750的源極端(在操作中)。
另外，第4H圖至第4R圖為本發明實施例多個第4類型非揮發性記憶體(NVM)單元760的電路示意圖，第4類型非揮發性記憶體(NVM)單元760的抺除、編程及操作可參考上述第4A圖至第4G圖之說明，第4H圖至第4R圖與第4A圖至第4G圖相同數字的元件，其中第4H圖至第4R圖相同數字的元件規格及說明可參考第4A圖至第4G圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4H圖所示，開關751及開關752可併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751及開關752可切換如第4D圖及第4E圖所示之說明，如第4I圖所示，開關751及開關753可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751及開關753可切換如第4D圖及第4F圖所示之說明，如第4J圖所示，開關751及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751及開關754可切換如第4D圖及第4G圖所示之說明，如第4K圖所示，開關752及開關753可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關752及開關753可切換如第4E圖及第4F圖所示之說明，如第4L圖所示，開關752及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關752及開關754可切換如第4E圖及第4G圖所示之說明，如第4M圖所示，開關753及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關753及開關754可切換如第4F圖及第4G圖所示之說明，如第4N圖所示，開關751、開關752及開關753可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751、開關752及開關753可切換如第4D圖至第4F圖所示之說明，如第4O圖所示，開關751、開關752及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751、開關752及開關754可切換如第4D圖、第4E圖及第4G圖所示之說明，如第4P圖所示，開關751、開關753及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關752、開關753及開關754可切換如第4D圖、第4F圖及第4G圖所示之說明，如第4Q圖所示，開關752、開關753及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關752、開關753及開關754可切換如第4E圖至第4G圖所示之說明，如第4R圖所示，開關751、開關752、開關753及開關754可併入併入用於第4類型非揮發性記憶體(NVM)單元760，當第4類型非揮發性記憶體(NVM)單元760抺除、編程或操作時，開關751、開關752、開關753及開關754可切換如第4D圖至第4G圖所示之說明。
另外，第4S圖為本發明實施例中第4類型非揮發性記憶體(NVM)單元760之電路示意圖，第4S圖中第4類型非揮發性記憶體(NVM)單元760的抺除、編程及操作可參考上述第4A圖至第4C圖之說明，第4A圖至第4C圖及第4S圖相同數字的元件，其中第4S圖相同數字的元件規格及說明可參考第4A圖至第4C圖所揭露之規格及說明，其中它們之間的差異如下所示，如第4S圖所示，在第4A圖至第4R圖中所示的每一第4類型非揮發性記憶體(NVM)單元760更可包括寄生電容755，此寄生電容755具有一第一端點耦接至浮閘極710及一第二端點耦接至電源供應電壓Vcc或耦接至一接地參考電壓Vss，第4A圖所示的結構為本說明書之範例並以結合寄生電容755為一例子，寄生電容755之電容大於第一P型MOS電晶體730的閘極電容、大於第二P型MOS電晶體730的閘極電容及大於N型MOS電晶體750的閘極電容，例如，寄生電 容755的電容可等於第一P型MOS電晶體730閘極電容1至1000倍之間、等於第二P型MOS電晶體730閘極電容1至1000倍之間以及等於N型MOS電晶體750閘極電容1至1000倍之間，此寄生電容755的電容範圍可位在0.1aF至1pF之間，因此多的電荷或電子可儲存在浮閘極710之中。
第4A圖至第4R圖中第4類型非揮發性記憶體(NVM)單元760，其抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr可大於或等於電源供應電壓Vcc，抺除電壓VEr的範圍在5伏特至0.25伏特之間，編程電壓VPr的範圍在5伏特至0.25伏特之間，電源供應電壓Vcc的範圍在3.5伏特至0.25伏特之間，例如是0.75伏特或3.3伏特。
(5)第5種類型非揮發性記憶體(NVM)單元
第5A圖為本發明一實施例中的第5類型非揮發性記憶體(NVM)單元之電路圖說明，第5B圖為本發明實施例第5種類型非揮發性記憶體(NVM)單元的結構示意圖，如第5A圖及第5B圖所示，第5類型非揮發性記憶體(NVM)單元800可形成在一P型或N型P型矽半導體基板2(例如是矽基板)上，在此實施例，非揮發性記憶體(NVM)單元800可提供一P型矽P型矽半導體基板2耦接參考接地一Vss電壓，此第5類型的非揮發性記憶體(NVM)單元800可包括：
(1)在P型矽P型矽半導體基板2形成具有一N型阱803的一N型條802及N型鰭804垂直地凸出於N型阱803的頂部表面，其中N型阱803可具有一深度d3w介於0.3微米(μm)至5μm之間，及一寬度w3w介於50奈米(nm)至1μm之間，而N型鰭804具有一高度h3fN介於10nm至200nm之間，及一寬度w3fN介於1nm至100nm之間。
(2)一第1P型鰭805垂直地凸出於P型矽P型矽半導體基板2上，其中第1P型鰭805具有一高度h2fP介於10nm至200nm之間，及具有一寬度w2fP介於1nm至100nm之間，其中N型鰭804與第1P型鰭805之間具有一間距(space)介於100nm至2000nm之間。
(3)一第2P型鰭806垂直地凸出於P型矽P型矽半導體基板2上，其中第2P型鰭806具有一高度h3fP介於10nm至200nm之間，及具有一寬度w3fP介於1nm至100nm之間，其中第1P型鰭805與第2P型鰭806之間具有一間距(space)介於100nm至2000nm之間。
(4)一場場氧化物807在P型矽P型矽半導體基板2上，此場氧化物606例如是氧化矽，其中場氧化物807可具有一厚度t0介於20nm至500nm之間。
(5)一浮閘極808橫向延伸超過場氧化物807，並從N型條802的N型鰭804穿過第1P型鰭805至第2P型鰭806，其中浮閘極808例如是多晶矽、鎢、氮化鎢、鈦、氮化鈦、鉭、氮化鉭、含銅金屬、含鋁金屬或其它導電金屬，其中浮閘極808之寬度wfgN3大於第2P型鰭806，例如大於其在第1P型鰭805上的寬度wfgN2，及大於其在N型條802的N型鰭804上的寬度wfgN3，其中在第2P型鰭806上方的寬度wfgN3可等於1至10倍之間或介於15倍至5倍的第1P型鰭805上方的寬度wfgN2，例如第2P型鰭806上方的寬度wfgN3可等於2倍的第1P型鰭805上方的寬度wfgN2，及第2P型鰭806上方的寬度wfgN3可等於1至10倍之間或介於15倍至5倍的N型條802的N型鰭804上方的寬度wfgP3，例如第2P型鰭806上方的寬度wfgN3可等於2倍的N型條802的N型鰭804上方的寬度wfgP3，其中N型條802的N型鰭804上方的寬度wfgP3介於1nm至25nm之間，第1P型鰭805上方的寬度wfgN2介於1nm至25nm之間，第2P型鰭806上方的寬度wfgN3介於1nm至25nm之間。
(6)提供一閘極氧化物809從N型條802的N型鰭804至第2P型鰭806並橫向延伸形成在第1P型鰭805上，且位在浮閘極808與N型鰭804之間、位在浮閘極808與第1P型鰭805之間、位在浮閘極808與第2P型鰭806之間及位在浮閘極808與場氧化物807之間，其中閘極氧化物809具有一厚度介於1nm至5nm之間。
另外，第5C圖為本發明實施例第5類型非揮發性記憶體(NVM)單元的結構，第5C圖與第5B圖相同數字的元件，其元件規格及說明可參考第5B圖所揭露之規格及說明，第5B圖與第5C圖之間之差異如下所示，如第5C圖所示，在第2P型鰭806上方浮閘極808的寬度wfgN3可大致上等於在第1P型鰭805上方浮閘極808的寬度wfgN2，及等於在N型條802的N型鰭804上方浮閘極808的寬度wfgP3，在N型條802的N型鰭804上方的寬度wfgP3介於1nm至25nm之間，在第1P型鰭805上方的寬度wfgN2介於1nm至25nm之間，在第2P型鰭806上方的寬度wfgN3介於1nm至25nm之間。
另外，第5D圖為本發明實施例第5類型非揮發性記憶體(NVM)單元的結構，第5B圖與第5D圖相同數字的元件，其元件規格及說明可參考第5B圖所揭露之規格及說明，第5B圖與第5D圖之間之差異如下所示，如第5D圖所示，多個相互平行的第2P型鰭806且垂直凸出P型矽P型矽半導體基板2上，其中每一第2P型鰭806大致上具有相同的高度h3fP介於10nm至200nm之間，及大致上具有相同的寬度w3fP介於1nm至100之間，其中複數第2P型鰭806的組合可用於N型鰭式場效電晶體(FinFET)，第1P型鰭805與其中之一第2P型鰭806旁邊的第1P型鰭805之間具有一距離s9可介於100nm與2000nm之間，二相鄰第2P型鰭806之間的距離s10介於2nm至200nm之間，第2P型鰭806的數目可介於1個至10個之間，在本實施例中例如為2個，浮閘極808可橫向延伸在場氧化物807上，及從N型鰭804至第2P型鰭806橫向超過第1P型鰭805上方，其中浮閘極808具有一第11總面積A11垂直地位在第1P型鰭805上方，其第11總面積A11可大於或等於第12總面積A12的1倍至10倍或15位至5倍，其中第12總面積A12垂直地位在第1P型鰭805上方，第11總面積A11例如等於2倍的第12總面積A12，其第11總面積A11可大於或等於第13總面積A13的1倍至10倍或15位至5倍，第11總面積A11例如等於2倍的第13總面積A13，其中第11總面積A11可介於1至2500nm2、第12總面積A12可介於1至2500nm2及第13總面積A13可介於1至2500nm2。
如第5A圖至第1C圖，N型鰭604可摻雜P型原子，例如是硼原子，以形成2個P+部在閘極氧化物809的二相對二側之N型鰭804內，分別作為P型金屬氧化物半導體(MOS)電晶體830的源極端及汲極端，其中N型鰭804的硼原子的濃度可大於P型矽P型矽半導體基板2中的硼原子濃度。第1P型鰭805可摻雜N型原子，例如是砷原子，以形成2個N+部在閘極氧化物809的二相對二側之第1P型鰭805內，分別作為第1N型金屬氧化物半導體(MOS)電晶體850的源極端及汲極端，其中第1P型鰭805的砷原子的濃度可大於N型阱803中的硼原子濃度。每一第2P型鰭806可摻雜N型原子，例如是砷原子，以形成2個N+部在閘極氧化物809的二相對二側之第2P型鰭806內，位於閘極氧化物809一側的多個第2P型鰭806中多個N+部可耦接至彼此或另一構成第2N型金屬氧化物半導體(MOS)電晶體840的通道末端，及位於閘極氧化物809另一側的多個第2P型鰭806中多個N+部可耦接至彼此或另一構成第一N型MOS電晶體840的通道的另一端，在第2P型鰭806中的砷原子濃度可大於N型阱803中砷原子濃度，因此，第一N型MOS電晶體840的電容可大於或等於第1N型金屬氧化半導體電晶體850的電容，及大於或等於P型MOS電晶體830，第一N型MOS電晶體840的電容為P型MOS電晶體830電容1倍至10倍之間或15倍至5倍之間，例如第一N型MOS電晶體840的電容例如係P型MOS電晶體830的2倍，第1N型金屬氧化半導體電晶體850的電容係介於0.1aF至10fF之間，而第一N型MOS電晶體840的電容係介於0.1aF至10fF之間及P型MOS電晶體830的電容係介於0.1aF至10fF之間。
如第5A圖至第5D圖所示，浮閘極808耦接至第1N型金屬氧化半導體電晶體850的一閘極端、耦接至第一N型MOS電晶體840的一閘極端及耦接至P型MOS電晶體830的一閘極端，用以在其中補獲電子，P型MOS電晶體830可用於形成通道，其二端中之一端耦接至N型條802的節點N3，而其另一端點耦接至節點N0，第1N型金屬氧化半導體電晶體850可用於形成通道，其二端的其中一端耦接至P型矽P型矽半導體基板2所耦接的節點N4，而其二端中的另一端點耦接至節點N0，第一N型MOS電晶體840可用於形成通道，其二端的其中一端耦接至P型矽P型矽半導體基板2所耦接的節點N4，而其二端中的另一端點耦接至節點N2。
如第5A圖至第5D圖所示，在浮閘極808被抺除後，(1)耦接至N型條802的節點N3可切換耦接至一抺除電壓VEr；(2)節點N2可耦接至接地參考電壓Vss；及(3)連接至P型矽P型矽半導體基板2的節點N4處在接地參考電壓Vss；及(4)可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元800之連接，由於P型MOS電晶體830的閘極電容小於第1N型金屬氧化半導體電晶體850及第一N型MOS電晶體840的閘極電容總合，所以浮閘極808與節點N3之間的電壓差足夠大到引起電子隧穿。因此，在浮閘極808被捕獲的電子隧穿閘極氧化物809至節點N3，因此浮閘極808可被抺除至邏輯值”1”。
如第5A圖至第5D圖所示，當浮閘極808開始抹除時，(1)節點N3耦接至N型條802切換耦接至一抺除電壓VEr,；(2)節點N2可切換耦接至接地參考電壓Vss；(3)P型矽P型矽 半導體基板2所耦接的節點N4耦接至P型矽P型矽半導體基板2至接地參考電壓Vss及；(4)節點N0可從任一外界電路經由節點N0切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元800之連接，由於P型MOS電晶體830的閘極電容小於第一N型MOS電晶體840的閘極電容與第1N型金屬氧化半導體電晶體850的閘極電容總合，所以浮閘極808與節點N3之間的電壓差足夠大到引起電子隧穿。因此，困在(或被捕獲)在浮閘極808中的電子可穿過閘極氧化物809至節點N3，浮閘極808可被抺除至邏輯值”1”。
如第5A圖至第5D圖所示，對於非揮發性記憶體(NVM)單元800的操作，(1)從任一外界電路經由節點N2切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元800之連接；(2)節點N4可耦接P型矽P型矽半導體基板2至接地參考電壓Vss；(3)耦接至N型條802的節點N3可切換耦接至電源供應電壓Vcc及(4)節點N0可切換至作為非揮發性記憶體(NVM)單元800的一輸出端，當浮閘極808充電為邏輯值”1”時，P型MOS電晶體830可關閉，且第1N型金屬氧化半導體電晶體850可被開啟，而使節點N4耦接至接地參考電壓Vss，經由第1N型金屬氧化半導體電晶體850的通道耦接至節點N0，此時節點N4切換耦接至接地參考電壓Vss，N0切換以作為非揮發性記憶體(NVM)單元800的輸出端，因此，位在節點N0處的非揮發性記憶體(NVM)單元800的輸出端係處在邏輯值”0”，當浮閘極808放電為邏輯值”0”時，第1P型MOS電晶體830可開啟，且第1N型金屬氧化半導體電晶體850可被關閉，而使節點N3經由P型MOS電晶體830的通道耦接至節點N0，此時節點N3切換耦接至電源供應電壓Vcc，N0切換以作為非揮發性記憶體(NVM)單元800的輸出端，因此，位在節點N0之非揮發性記憶體(NVM)單元800的輸出端係處在邏輯值”1”
另外，第5E圖為本發明實施例第5類型非揮發性記憶體(NVM)單元的電路示意圖，第5類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第5A圖至第5D圖之說明，第5A圖至第5E圖相同數字的元件，其中第5E圖相同數字的元件規格及說明可參考第5A圖至第5D圖所揭露之規格及說明，其中它們之間的差異如下所示，如第5E圖所示，第5類型非揮發性記憶體(NVM)單元800更可包括開關851在P型MOS電晶體830的汲極端點(在操作時)與節點N0之間，此開關851例如是一N型金屬氧化半導體電晶體或P型金屬氧化半導體電晶體，以下說明開關851皆以N型金屬氧化半導體電晶體為例，此開關(N型金屬氧化半導體電晶體)851可用於形成一通道，此通道一端耦接至P型MOS電晶體830的汲極端(在操作時)，以及其它端點耦接至節點N0，當第5類型非揮發性記憶體(NVM)單元800抹除時，開關(N型金屬氧化半導體電晶體)851具有一閘極端切換耦接至接地參考電壓Vss而關閉其通道，而從節點N0斷開第1N型金屬氧化半導體電晶體850的汲極端(在操作時)，在此例子中，節點N0可選擇性地切換耦接至接地參考電壓Vss，於是，防止電流經P型MOS電晶體830的通道從節點N3至節點N4洩漏。當第5類型非揮發性記憶體(NVM)單元800編程時，開關(N型金屬氧化半導體電晶體)851的閘極端可切換耦接接地參數電壓Vss關閉其通道，而從節點N0斷開P型MOS電晶體830的汲極端(在操作時)，於是，防止電流經第一P型MOS電晶體730的通道從節點N3至節點N4洩漏，當第5類型非揮發性記憶體(NVM)單元800操作時，開關(N型金屬氧化半導體電晶體)851的閘極端切換耦接電源供應電壓Vcc開啟其通道而耦接P型MOS電晶體830的汲極端(在操作時)至節點N0。
另外，如第5E圖所示，開關851可以係一P型MOS電晶體用於形成一通道，此通道的一端耦接P型MOS電晶體830的汲極端(在操作中)，而其它端耦接至節點N0，當第5類型非揮發性記憶體(NVM)單元800進行抺除時，開關(N型金屬氧化半導體電晶體)851具有一閘極端切換耦接至抺除電壓VEr而從節點N0關閉其通道，而斷開P型MOS電晶體830的汲極端，於是，防止電流經P型MOS電晶體830的通道從節點N3至節點N4洩漏。當第5類型非揮發性記憶體(NVM)單元800操作時，開關(N型金屬氧化半導體電晶體)851的閘極端切換耦接接地參考電壓Vss開啟其通道而耦接P型MOS電晶體830的汲極端(在操作時)至節點N0。
另外，第5F圖為本發明實施例中第5類型非揮發性記憶體(NVM)單元800之電路示意圖，第5F圖中第5類型非揮發性記憶體(NVM)單元的抺除、編程及操作可參考上述第5A圖至第5D圖之說明，第5A圖至第5D圖及第5F圖相同數字的元件，其中第5F圖相同數字的元件規格及說明可參考第5A圖至第5D圖所揭露之規格及說明，其中它們之間的差異如下所示，如 第5F圖所示，在第5A圖至第5E圖中所示的每一非揮發性記憶體(NVM)單元800更可包括寄生電容855，此寄生電容855具有一第一端點耦接至浮閘極808及一第二端點耦接至電源供應電壓Vcc或耦接至一接地參考電壓Vss，第5A圖所示的結構為本說明書之範例並以結合寄生電容855為一例子，如第5F圖所示，寄生電容855之電容大於P型MOS電晶體830的閘極電容、大於第1N型金屬氧化半導體電晶體850的閘極電容及大於第一N型MOS電晶體840的閘極電容，例如，寄生電容855的電容可等於P型MOS電晶體830閘極電容1至1000倍之間、等於第一N型MOS電晶體840閘極電容1至1000倍之間以及等於第1N型金屬氧化半導體電晶體850閘極電容1至1000倍之間，此寄生電容855的電容範圍可位在0.1aF至1pF之間，因此多的電荷或電子可儲存在浮閘極808之中。
第5A圖至第5F圖中第2類型非揮發性記憶體(NVM)單元800，其抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr可大於或等於電源供應電壓Vcc，抺除電壓VEr的範圍在5伏特至0.25伏特之間，編程電壓VPr的範圍在5伏特至0.25伏特之間，電源供應電壓Vcc的範圍在3.5伏特至0.25伏特之間，例如是0.75伏特或3.3伏特。
(6)第6種類型非揮發性記憶體(NVM)單元
如第6A圖至第6C圖為本發明實施例第6種型式半導體晶片的結構剖面示意圖，第6類型非揮發性記憶體(NVM)單元可以是一可變電阻式記憶體(resistive random access memories,RRAM)，意即是可編程電阻或金屬層/絕緣層/金屬層(metal/insulator/metal,MIM)元件，如第6A圖所示，使用於商業化標準FPGA IC晶片200的一半導體晶片100，該半導體晶片100包括複數可變電阻式記憶體870可形成在P型矽P型矽半導體基板2上的一RRAM層869中，且在一第一交互連接線結構(first interconnection scheme,FISC)20中且在保護層14下方，複數交互連接線金屬層6在第一交互連接線結構(FISC)20且在RRAM層869與P型矽P型矽半導體基板2之間，交互連接線金屬層6可耦接可變電阻式記憶體870至在P型矽P型矽半導體基板2上的複數半導體元件4，在第一交互連接線結構(FISC)20內且位在保護層14與RRAM層869之間的複數交互連接線金屬層6可耦接可變電阻式記憶體870至半導體晶片100的外部電路，其中交互連接線金屬層6具有一線間距(Line pitch)小於0.5微米，第一交互連接線結構(FISC)20在內且位在RRAM層869上方的每一交互連接線金屬層6具有一厚度大於第一交互連接線結構(FISC)20在內且位在RRAM層869下方的每一交互連接線金屬層6的厚度，對於P型矽P型矽半導體基板2、半導體元件4、交互連接線金屬層6及保護層14的詳細說明可參考第22A圖至第22Q圖之說明及圖示。
如第6A圖所示，每一可變電阻式記憶體870可具有(i)由氮化鈦、氮化鉭、銅或鋁合金所製成的一底部電極871，其厚度介於1nm至20nm之間；(ii)由氮化鈦、氮化鉭、銅或鋁合金所製成的一頂部電極872，其厚度介於1nm至20nm之間；(iii)一電阻層873介於底部電極871與頂部電極872之間，其厚度介於1nm至20nm之間，其中電阻層873可由包括諸如一巨大磁阻(colossal magnetoresistance,CMR)的材質、一聚合物材質、一導電橋接隨機存取記憶體(conductive-bridging random-access-memory,CBRAM)材料所組成，巨大磁阻材質例如是La1-xCaxMnO3(0<x<1)、La1-xSrxMnO3(0<x<1)或Pr0.7Ca0.3MnO3，聚合物材質例如是聚(偏氟乙烯三氟乙烯)，即P(VDF-TrFE)，導電橋接隨機存取記憶體材質例如是Ag-GeSe基底的材料、摻雜金屬氧化物的材料，例如是Nb-摻雜SrZrO3或是二元金屬氧化物(binary metal oxide)，例如是WOx(0<x<1)、氧化鎳(NiO)、二氧化鈦(TiO2)或二氧伦鉿(HfO2)或是一金屬，例如是鈦金屬。
例如，如第6A圖，電阻層873可包括一氧化物層在底部電極871上，其中取決於施加的電壓可以形成導電絲(線)或路徑，此電阻層873的氧化物層可包括例如二氧伦鉿或氧化鉭(Ta2O5)層，其厚度為5nm、10nm、15nm或介於1nm至30nm之間、介於3nm至20nm之間或介於5nm至15nm之間，電阻層873更包括一氧氣儲存層，其可在其氧化物層上捕獲來自氧化物層的氧原子，此氧氣儲存層可包括鈦金屬或鉭金屬以捕捉來自氧化物層的氧原子，以形成氧化鈦(TiOx)或氧化鉭(TaOx)，此氧氣儲存層之厚度為2nm、7nm或12nm或介於1nm至25nm之間、介於3nm至15nm之間或介於5nm至12nm之間，此氧氣儲存層可由原子層沉積(atomic-layer-deposition,ALD)方法形成，頂部電極872形成在電阻層873的氧氣儲存層上。
例如，如第6A圖所示，電阻層873可包括一二氧伦鉿層在底部電極871上，其厚 度介於1nm至20nm之間，一二氧化鈦層在二氧伦鉿層上，其厚度介於1nm至20nm之間，及一鈦層位在二氧化鈦層上，其厚度介於1nm至20nm之間，頂部電極872形成在電阻層873的鈦層上。
如第6A圖所示，每一可變電阻式記憶體870本身的底部電極871形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6的其中之一低的金屬栓塞10之上表面上，及在如第22A圖至第22Q圖中低的一絕緣介電層12上表面上，如第22A圖至第22Q圖中高的一絕緣介電層12可形成在其中之一可變電阻式記憶體870的頂部電極872上，及如第22A圖至第22Q圖中高的一交互連接線金屬層6具有高的金屬栓塞10，每一金屬栓塞10形成在高的一絕緣介電層12內及在一可變電阻式記憶體870的頂部電極872上。
另外，如第6B圖所示，每一可變電阻式記憶體870本身的底部電極871形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6之一低的金屬接墊或金屬接墊或連接線8的上表面上，如第22A圖至第22Q圖中一高的絕緣介電層12可形成在一可變電阻式記憶體870的頂部電極872上，以及如第22A圖至第22Q圖一高的交互連接線金屬層6具有高的金屬栓塞10，每一金屬栓塞10形成在高的一絕緣介電層12內及在一可變電阻式記憶體870的頂部電極872上。
另外，如第6C圖所示，每一可變電阻式記憶體870本身的底部電極871形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6之一低的金屬接墊或金屬接墊或連接線8的上表面上，如第22A圖至第22Q圖中一高的交互連接線金屬層6具有高的金屬接墊或金屬接墊或連接線8，每一金屬接墊或金屬接墊或連接線8形成在高的一絕緣介電層12內及在一可變電阻式記憶體870的頂部電極872上。
如第6D圖為本發明一實施例電阻式隨機存取記憶體的各種狀態的曲線圖，其中，x軸表示電阻式隨機存取記憶體的電壓，而y軸表示電阻式隨機存取記憶體的電流的對數值，如第6A圖及第6B圖所示，在重置或設置步驟之前，當可變電阻式記憶體870開始首次使用時，如以下說明所示，對每一可變電阻式記憶體870執行形成步驟，以在其電阻層873內形成空穴，以使電子能夠在底部電極871與頂部電極872之間以低電阻的方式移動，當每一可變電阻式記憶體870形成時，向頂部電極872施加介於0.25伏特至3.3伏特的一成形電壓Vf，並且將接地參考電壓Vss施加至其底部電極871，使得每個可變電阻式記憶體870可以形成為具有100至100,000歐姆之間的低電阻。
如第6D圖所示，在形成可變電阻式記憶體870的步驟之後，一重置步驟可執行在一可變電阻式記憶體870上，當一該可變電阻式記憶體870重置時，向底部電極871施加介於0.25伏特至3.3伏特的一重置電壓VRE，及向頂部電極872施加一接地參考電壓Vss，使得該可變電阻式記憶體870可被重置為介於1000歐姆(ohms)至100,000,000,000歐姆(ohms)之間的一高電阻，成形電壓Vf大於重置電壓VRE。
如第6D圖所示，可變電阻式記憶體870重置成高電阻時，一可變電阻式記憶體870可執行一設定步驟，當一該可變電阻式記憶體870設定時，向頂部電極872施加介於0.25伏特至3.3伏特之間的一設定電壓VSE，及向底部電極871施加一接地參考電壓Vss，使得一該可變電阻式記憶體870可設定成電阻介於100歐姆至100000歐姆之間的低電阻，成形電壓Vf大於設定電壓VSE。
如第6E圖為本發明實施例一第6類型非揮發性記憶體(NVM)單元電路示意圖，第6F圖為本發明實施例第6類型非揮發性記憶體(NVM)單元的結構示意圖，如第6E圖及第6F圖所示，二個可變電阻式記憶體870在以下說明中分別稱為可變電阻式記憶體870-1及可變電阻式記憶體870-2，可變電阻式記憶體870-1及可變電阻式記憶體870-2可提供用在第6類型非揮發性記憶體(NVM)單元900中，意即是互補式RRAM，其簡寫為CREAM，此可變電阻式記憶體870-1本身的底部電極871耦接至可變電阻式記憶體870-2的底部電極871及第6類型非揮發性記憶體(NVM)單元900的節點M3，可變電阻式記憶體870-1本身的頂部電極872耦接節點M1，可變電阻式記憶體870-2本身的頂部電極872耦接至節點M2。
如第6E圖及第6F圖所示，當向可變電阻式記憶體870-1及可變電阻式記憶體870-2執行成形步驟後，(1)節點M1及節點M2可切換耦接至成形電壓Vf介於0.25伏特至3.3伏特之間，其中成形電壓Vf大於電源供應電壓Vcc，及(2)節點m3可切換耦接至接地參考電壓Vss，從而，電流可在一第一前進方向(forward direction)從可變電阻式記憶體870-1的頂部電極872通過至 可變電阻式記憶體870-1的底部電極871，以形成空穴在可變電阻式記憶體870-1的電阻層873內，因此可變電阻式記憶體870-1可形成介於100歐姆至100000歐姆之間的一第1低電阻。一電流可在一第二前進方向從可變電阻式記憶體870-2的頂部電極872通過至可變電阻式記憶體870-2的底部電極871，以形成空穴在可變電阻式記憶體870-2的電阻層873內，因此可變電阻式記憶體870-2可形成介於100歐姆至100000歐姆之間的一第2低電阻，其中第2低電阻可等於或幾乎等於第1低電阻，或者，第1低電阻與第2低電阻之間的差值與第1低電阻及第2低電阻中較大的一個之間的差值的比值(率)可小於50%。
在第1種情況下，如第6E圖及第6F圖所示，在成形步驟後，可對可變電阻式記憶體870-2執行重置步驟，在可變電阻式記憶體870-2的重置步驟中，(1)節點M1可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於可變電阻式記憶體870-2的該重置電壓VRE及大於電源供應電壓Vcc；(2)節點M2可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M3切換為”斷開”，斷開與可變電阻式記憶體870-1及可變電阻式記憶體870-2之間的連結。因此，一電流可在一第二往後(backward direction)方向從可變電阻式記憶體870-2的底部電極871通過至可變電阻式記憶體870-2的頂部電極872，其中第二往後方向係與第二前進方向相反，以減少可變電阻式記憶體870-2的電阻層873中的空穴，因此可變電阻式記憶體870-2可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第1高電阻，可變電阻式記憶體870-1保持在該第1低電阻，該第1高電阻可等於15倍至10,000,000倍的第1低電阻，因此第6類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”1”，其中在操作時節點M3可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
在第2種情況下，如第6E圖及第6F圖所示，在成形步驟後，可對可變電阻式記憶體870-1執行重置步驟，在可變電阻式記憶體870-1的重置步驟中，(1)節點M2可切換耦接至該編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於可變電阻式記憶體870-1的該重置電壓VRE及大於電源供應電壓Vcc；(2)節點M1可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M3切換為”斷開”，斷開與可變電阻式記憶體870-1及可變電阻式記憶體870-2之間的連結。因此，一電流可在一第一往後(backward direction)方向從可變電阻式記憶體870-1的底部電極871反向地通過至可變電阻式記憶體870-1的頂部電極872，其中第一往後方向係與第一前進方向相反，以在可變電阻式記憶體870-2的電阻層873形成相對較少的空穴，因此可變電阻式記憶體870-1可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第2高電阻，可變電阻式記憶體870-2保持在該第2低電阻，該第2高電阻可等於15倍至10,000,000倍的第2低電阻，因此第6類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”0”，其中在操作時節點M3可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
如第6E圖及第6F圖所示，在第6非揮發性記憶體(NVM)單元900在第1種情況下被編程至邏輯值”1”後，對於一第3種情況下第6類型非揮發性記憶體(NVM)單元900可編程至邏輯值”0”，在第3種情況下，可變電阻式記憶體870-1可在一重置步驟中被重置具有一第3高電阻，及在一設定步驟中可變電阻式記憶體870-2可被設定成一第3低電阻，在對可變電阻式記憶體870-1的該重置步驟及對可變電阻式記憶體870-2的設定步驟中，(1)節點M2可切換耦接至編程電壓VPr介於0.25伏特至3.3伏特之間，此編程電壓VPr等於或大於可變電阻式記憶體870-1的重置電壓VRE、等於或大於可變電阻式記憶體870-2的設定電壓VSE及大於電源供應電壓Vcc；(2)節點M1可切換耦接至接地參考電壓Vss；(3)可從一外部電路經由節點M3切換”斷開”，斷開與可變電阻式記憶體870-1及可變電阻式記憶體870-2之間的連結，因此，一電流可在一第二前進方向從可變電阻式記憶體870-2的頂部電極872通過至可變電阻式記憶體870-2的底部電極871，以形成更多的空穴在可變電阻式記憶體870-2的電阻層873中，因此可變電阻式記憶體870-2可在設定步驟中被設定具有第3低電阻介於100歐姆至100,000歐姆之間，然後此電流可在第一往後方向從可變電阻式記憶體870-1的底部電極871通過至可變電阻式記憶體870-1的頂部電極872，以減少可變電阻式記憶體870-1的電阻層873中的空穴，因此可變電阻式記憶體870-1可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第3高電阻，該第3高電阻可等於15倍至10,000,000倍的第3低電阻，因此第6類型非揮發性記憶體(NVM)單元900可使節 點M3的電壓編程為邏輯值”0”，其中在操作時節點M3可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
如第6E圖及第6F圖所示，在第6非揮發性記憶體(NVM)單元900在第2種情況下被編程至邏輯值”0”後，對於一第4種情況下第6類型非揮發性記憶體(NVM)單元900可編程至邏輯值”1”，在第4種情況下，可變電阻式記憶體870-2可在一重置步驟中被重置具有一第4高電阻，及在一設定步驟中可變電阻式記憶體870-1可被設定成一第4低電阻，在對可變電阻式記憶體870-2的該重置步驟及對可變電阻式記憶體870-1的設定步驟中，節點M1可切換耦接至一電壓介於0.25伏特至3.3伏特之間，此電壓等於或大於可變電阻式記憶體870-2的重置電壓VRE、等於或大於可變電阻式記憶體870-1的設定電壓VSE及大於電源供應電壓Vcc；節點M2可切換耦接至接地參考電壓Vss；可從一外部電路經由節點M3切換”斷開”，斷開與可變電阻式記憶體870-1及可變電阻式記憶體870-2之間的連結，因此，一電流可在一第一前進方向從可變電阻式記憶體870-1的頂部電極872通過至可變電阻式記憶體870-1的底部電極871，以形成更多的空穴在可變電阻式記憶體870-1的電阻層873中，因此可變電阻式記憶體870-1可在設定步驟中被設定成介於100歐姆至100,000歐姆之間的第4低電阻，然後此電流可在第二往後方向從可變電阻式記憶體870-2的底部電極871通過至可變電阻式記憶體870-2的頂部電極872，以形成相對較少的空穴在可變電阻式記憶體870-2的電阻層873中，因此可變電阻式記憶體870-2可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第4高電阻，該第4高電阻可等於15倍至10,000,000倍的第4低電阻，因此第6類型非揮發性記憶體(NVM)單元900可使節點M3的電壓編程為邏輯值”1”，其中在操作時節點M3可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
在操作時，請參考第6E圖及第6F圖所示，(1)節點M1可切換耦接至電源供應電壓Vcc；(2)節點M2可切換耦接至接地參考電壓Vss；及(3)節點M3可切換作為第6類型非揮發性記憶體(NVM)單元900的輸出端，當可變電阻式記憶體870-1用第1高電阻或第3高電阻重置，及可變電阻式記憶體870-2形成或使用第2低電阻或第3低電阻設定，第6類型非揮發性記憶體(NVM)單元900可在節點M3產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”0”，當可變電阻式記憶體870-1形成或使用第1低電阻或第4低電阻設定時，及使用第二高電阻或第4高電阻重置可變電阻式記憶體870-2，第6類型非揮發性記憶體(NVM)單元900可在節點M3產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”1”。
另外，如第6G圖所示，第6類型非揮發性記憶體(NVM)單元900可由可編程的電阻之可變電阻式記憶體870及一不可編程的電阻875組成，第6G圖為本發明實施例之第6類型非揮發性記憶體(NVM)單元一電路示意圖，可變電阻式記憶體870本身的底部電極871耦接至不可編程的電阻875的一第一端點及耦接至第6類型非揮發性記憶體(NVM)單元900的一節點M12，可變電阻式記憶體870本身的頂部電極872耦接至節點M10，以及不可編程的電阻875相對於本身第一端點之一第二端點耦接至節點M11。
如第6G圖所示，當向可變電阻式記憶體870執行成形步驟後，(1)節點M10可切換耦接至成形電壓Vf介於0.25伏特至3.3伏特之間，其中成形電壓Vf大於電源供應電壓Vcc，及(2)節點m3可切換耦接至接地參考電壓Vss，及(3)可經由節點M11從一外部電路切換成”斷開”，以斷開與非揮發性記憶體(NVM)單元900之間的連結，從而，電流可在一第一前進方向(forward direction)從可變電阻式記憶體870的頂部電極872通過至可變電阻式記憶體870的底部電極871，以形成空穴在可變電阻式記憶體870的電阻層873內，因此可變電阻式記憶體870可形成介於100歐姆至100000歐姆之間的一第5低電阻，此第5低電阻比不可編程的電阻875的電阻值低，不可編程的電阻875的電阻值可等於第5低電阻15倍至10,000,000倍之間。
如第6G圖所示，在成形步驟後，可對可變電阻式記憶體870執行重置步驟，在可變電阻式記憶體870的重置步驟中，(1)節點M11可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於可變電阻式記憶體870的該重置電壓VRE及大於電源供應電壓Vcc；(2)節點M10可切換耦接至接地參考電壓Vss；及(3)可從一外部電路經由節點M12切換為”斷開”，斷開與可變電阻式記憶體870及不可編程的電阻875之間的連結。因此，一電流可 在一往後方向從可變電阻式記憶體870的底部電極871反向地通過至可變電阻式記憶體870的頂部電極872，其中往後方向係與前進方向相反，以形成相對較少的空穴在可變電阻式記憶體870的電阻層873中，因此可變電阻式記憶體870可在重置步驟中被重置成介於1000歐姆至100,000,000,000之間的一第5高電阻，此第5高電阻大於不可編程的電阻875的電阻值，該第5高電阻可等於1.5倍至10,000,000倍的不可編程的電阻875的電阻值，因此第6類型非揮發性記憶體(NVM)單元900可使節點M12的電壓編程為邏輯值”0”，其中在操作時節點M12可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
如第6G圖所示，在第6非揮發性記憶體(NVM)單元900被編程至邏輯值”0”後，第6類型非揮發性記憶體(NVM)單元900可編程至邏輯值”1”，在一設定步驟中可變電阻式記憶體870可被設定成一第6低電阻，在對可變電阻式記憶體870的該重置步驟中，節點M10可切換耦接至一電壓介於0.25伏特至3.3伏特之間，此電壓等於或大於可變電阻式記憶體870的設定電壓VSE及大於電源供應電壓Vcc；節點M11可切換耦接至接地參考電壓Vss；可從一外部電路經由節點M12切換”斷開”，斷開與可變電阻式記憶體870及不可編程的電阻875之間的連結，因此，一電流可在一第一前進方向從可變電阻式記憶體870的頂部電極872通過至可變電阻式記憶體870的底部電極871，以形成更多的空穴在可變電阻式記憶體870的電阻層873中，因此可變電阻式記憶體870可在設定步驟中被設定成介於100歐姆至100,000歐姆之間的第6低電阻，在設定步驟時此第6低電阻比不可編程的電阻875的電阻值低，不可編程的電阻875的電阻值可等於1.5倍至10,000,000倍的第6低電阻，因此第6類型非揮發性記憶體(NVM)單元900可使節點M12的電壓編程為邏輯值”1”，其中在操作時節點M12可作為第6類型非揮發性記憶體(NVM)單元900的一輸出端。
在操作時，參考第6G圖所示，(1)節點M10可切換耦接至電源供應電壓Vcc；(2)節點M11可切換耦接至接地參考電壓Vss，及(3)節點m12可切換作為第6類型非揮發性記憶體(NVM)單元900的一輸出端，當可變電阻式記憶體870用第5高電阻重置時，第6類型非揮發性記憶體(NVM)單元900可在節點M12產生一輸出，其電壓位在接地參考電壓與一半的電源供應電壓Vcc之間，其邏輯值定義為”0”，當可變電阻式記憶體870形成或使用第5低電阻或第6低電阻設定時，第6類型非揮發性記憶體(NVM)單元900可在節點M3產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓並定義為邏輯值”1”。
(7)第7類型非揮發性記憶體(NVM)單元
第7A圖至第7C圖為本發明實施例用於半導體晶片的第7類型非揮發性記憶體(NVM)單元的各種結構的剖面示意圖，第7類型非揮發性記憶體(NVM)單元可以是磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory,MRAM)，意即是可編程電阻或金屬層/絕緣層/金屬層(metal/insulator/metal,MIM)元件，如第7A圖所示，磁阻式隨機存取記憶體880可形成在P型矽P型矽半導體基板2上方的一MRAM層879內，且在一晶片的保護層14下方的第一交互連接線結構(FISC)20內，使用於商業化標準FPGA IC晶片200的一半導體晶片100，該半導體晶片100包括複數交互連接線金屬層6在第一交互連接線結構(FISC)20內並且在MRAM879與P型矽P型矽半導體基板2之間，交互連接線金屬層6可耦接磁阻式隨機存取記憶體880及在P型矽P型矽半導體基板2上的複數半導體元件4，在第一交互連接線結構(FISC)20內且位在保護層14與RRAM層869之間的複數交互連接線金屬層6可耦接可變電阻式記憶體870至半導體晶片100的外部電路，其中交互連接線金屬層6具有一線間距(Line pitch)小於0.5微米，第一交互連接線結構(FISC)20在內且位在RRAM層869上方的每一交互連接線金屬層6具有一厚度大於第一交互連接線結構(FISC)20在內且位在RRAM層869下方的每一交互連接線金屬層6的厚度，對於P型矽P型矽半導體基板2、半導體元件4、交互連接線金屬層6、第一交互連接線結構(FISC)20及保護層14的詳細說明可參考第22A圖至第22Q圖之說明及圖示。
如第7A圖所示，每一磁阻式隨機存取記憶體880具有由氮化鈦、銅或鋁合金所製成的一底部電極881，其厚度介於1nm至20nm之間，每一磁阻式隨機存取記憶體880另具有由氮化鈦、銅或鋁合金所製成的一頂部電極882，其厚度介於1nm至20nm之間，每一磁阻式隨機存取記憶體880另具有厚度介於1nm至35nm之間的磁阻層883，此磁阻層883位在底部電極881與頂部電極882之間，第一種替代方案，磁阻層883可由下列組成：(1)一反鐵磁 層884(antiferromagnetic layer)位在底部電極881上，反鐵磁層884即鎖定層(pinning layer)，例如是鉻、鐵-錳合金、氧化鎳、硫化亞鐵、Co/[CoPt]4等材質所構成，其厚度介於1nm至10nm之間；(2)一己鎖定磁性層885(pinned magnetic layer)在反鐵磁層884上，己鎖定磁性層885例如是FeCoB合金或是Co2Fe6B2合金，其厚度介於1nm至10nm之間、介於0.5nm至3.5nm之間或介於1nm至3nm之間；(3)一隧穿氧化物層886(tunneling oxide layer)在己鎖定磁性層885上，隧穿氧化物層886意即是隧穿阻障層(tunneling barrier layer)，隧穿氧化物層886例如是氧化鎂(MgO)，其厚度介於0.5nm至5nm之間、介於0.3nm至2.5nm之間或介於0.5nm至1.5nm之間；(4)一自由磁性層887(free magnetic layer)在隧穿氧化物層886上，自由磁性層887例如是FeCoB合金或是Co2Fe6B2合金等材質構成，其厚度介於1nm至3nm之間，頂部電極882形成在磁阻層883的自由磁性層887上，己鎖定磁性層885與自由磁性層887具有相同的材質。每一磁阻式隨機存取記憶體880可經由濺鍍形成或經由經由物理氣相沉積(Physical Vapor Deposition,PVD)方法形成。以濺鍍或經由物理氣相沉積(Physical Vapor Deposition,PVD)方法形成該底部電極881，並且以濺鍍或經由PVD方法形成一反鐵磁(antiferromagnetic,AF)層884在底部電極881上，接著再以濺鍍或經由PVD方法形成己鎖定磁性(pinned magnetic)層885在反鐵磁層884上，接著再以濺鍍或經由PVD方法形成隧穿氧化物層886在己鎖定磁性層885上，接著再以濺鍍或經由PVD方法形成自由磁性層887在己鎖定磁性層885上，接著再以濺鍍或經由PVD方法形成頂部電極882在自由磁性層887上，經由光刻及蝕刻方法圖案化頂部電極882、自由磁性層887、隧穿氧化物層886、己鎖定磁性層885、反鐵磁層884及底部電極881。
如第7A圖所示，每一磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6的其中之一低的金屬栓塞10之上表面上，及在如第22A圖至第22Q圖中低的一絕緣介電層12上表面上，如第22A圖至第22Q圖中高的一絕緣介電層12可形成在其中之一磁阻式隨機存取記憶體880的頂部電極882上，及如第22A圖至第22Q圖中高的一交互連接線金屬層6具有高的金屬栓塞10，每一金屬栓塞10形成在高的一絕緣介電層12內及在一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第7B圖所示，每一磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6之一低的金屬接墊或金屬接墊或連接線8的上表面上，如第22A圖至第22Q圖中一高的絕緣介電層12可形成在一磁阻式隨機存取記憶體880的頂部電極882上，以及如第22A圖至第22Q圖一高的交互連接線金屬層6具有高的金屬栓塞10，每一金屬栓塞10形成在高的一絕緣介電層12內及在一磁阻式隨機存取記憶體880的頂部電極882上。
另外，如第7C圖所示，每一磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6之一低的金屬接墊或金屬接墊或連接線8的上表面上，如第22A圖至第22Q圖中一高的交互連接線金屬層6具有高的金屬接墊或金屬接墊或連接線8，每一金屬接墊或金屬接墊或連接線8形成在高的一絕緣介電層12內及在一磁阻式隨機存取記憶體880的頂部電極882上。
對於第二種替代方案，第7D圖為本發明實施例用於半導體晶片的一第7類型非揮發性記憶體(NVM)單元結構剖面示意圖，除了磁阻層883的組成之外，如圖7D所示的半導體晶片的結構類似於圖7A所示的結構。如第7D圖所示，磁阻層883可由在底部電極881上的自由磁性層887、在自由磁性層887上的隧穿氧化物層886、在隧穿氧化物層886上的己鎖定磁性層885及在己鎖定磁性層885上的反鐵磁層884組成，頂部電極882形成在反鐵磁層884上，用於第二種替代方案的自由磁性層887、隧穿氧化物層886、己鎖定磁性層885及反鐵磁層884的材質及厚度可參考第一種替代方案中的說明及揭露。對於第二種替代方案磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中低的一交互連接線金屬層6之一低的金屬栓塞10的上表面上及在如第22A圖至第22Q圖中的一低的絕緣介電層12的上表面上，對於第二種替代方案，如第22A圖至第22Q圖中一高的絕緣介電層12可形成在一磁阻式隨機存取記憶體880的頂部電極882上，如第22A圖至第22Q圖中一高的交互連接線金屬層6具有形成在一高的絕緣介電層12內的一高的金屬栓塞10，及在一磁阻式隨機存取記憶體880的頂部電極882上。
另外，對於第二種替代方案，在第7D圖中的磁阻式隨機存取記憶體880可提供 在低的金屬接墊或金屬接墊或連接線8與如第7B圖中所示之高的金屬栓塞10之間，如第7B圖及第7D圖所示，對於第二種替代方案，每一磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中的一低的交互連接線金屬層6的一低的金屬接墊或金屬接墊或連接線8的一上表面上，對於第二種替代方案，如第22A圖至第22Q圖中的一高的絕緣介電層12可形成在一磁阻式隨機存取記憶體880的頂部電極882上，及如第22A圖至第22Q圖中的一高的交互連接線金屬層6具有高的金屬栓塞10形成在一高的絕緣介電層12內及在一磁阻式隨機存取記憶體880的頂部電極882上。
另外，對於第二種替代方案，在第7D圖中的磁阻式隨機存取記憶體880可提供在低的金屬接墊或金屬接墊或連接線8與如第7C圖中所示之高的金屬接墊或金屬接墊或連接線8之間，如第7C圖及第7D圖所示，對於第二種替代方案，每一磁阻式隨機存取記憶體880本身的底部電極881形成在如第22A圖至第22Q圖中的一低的交互連接線金屬層6的一低的金屬接墊或金屬接墊或連接線8的一上表面上，對於第二種替代方案，如第22A圖至第22Q圖中的一高的交互連接線金屬層6具有高的金屬接墊或金屬接墊或連接線8形成在一高的絕緣介電層12內及在一磁阻式隨機存取記憶體880的頂部電極882上。
如第7A圖至第7D圖所示，己鎖定磁性層885具有複數場域(domains)，每一場域在一方向上具有一磁性區域，己鎖定磁性層885的每一場域會被反鐵磁層884固定(鎖定)，也就是被固定的場域幾乎不被通過己鎖定磁性層885的電流所引起的自旋轉移矩(spin-transfer torque)影響，自由磁性層887具有複數場域，每一場域在一方向上具有一磁性區域，自由磁性層887的場域可輕易的被通過自由磁性層887之電流引起的自旋轉移矩而改變。
如第7A圖至第7C圖所示，在第一種替代方案的磁阻式隨機存取記憶體880設定步驟中，當施加介於0.25伏特至3.3伏特的一電壓VMSE至本身的頂部電極882，及一接地參考電壓Vss被施加至本身的底部電極881上時，電子可通過本身的隧穿氧化物層886從己鎖定磁性層885流向其自由磁性層887，使本身自由磁性層887的每一場域中的磁性區域的方向可被設定與其己鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可被設定成介於10歐姆至100,000,000,000歐姆之間的一低電阻，在第一替代方案的一磁阻式隨機存取記憶體880的重置步驟中，當施加介於0.25伏特至3.3伏特的一電壓VMRE至本身的底部電極881，及一接地參考電壓Vss被施加至本身的頂部電極882上時，電子可通過本身的隧穿氧化物層886從自由磁性層887流向其己鎖定磁性層885，使本身自由磁性層887的每一場域中的磁性區域的方向被重置成與其己鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可被重置成介於15歐姆至500,000,000,000歐姆之間的一高電阻。
如第7A圖至第7D圖所示，在第二種替代方案的磁阻式隨機存取記憶體880設定步驟中，當施加介於0.25伏特至3.3伏特的一電壓VMSE至本身的底部電極881，及一接地參考電壓Vss被施加至本身的頂部電極882上時，電子可通過本身的隧穿氧化物層886從己鎖定磁性層885流向其自由磁性層887，使本身自由磁性層887的每一場域中的磁性區域的方向可被設定與其己鎖定磁性層885的每一場域被由電流所引起自旋轉移矩影響的磁性區域的方向相同，因此一磁阻式隨機存取記憶體880可被設定成介於10歐姆至100,000,000,000歐姆之間的一低電阻，在第二替代方案的一磁阻式隨機存取記憶體880的重置步驟中，當施加介於0.25伏特至3.3伏特的一電壓VMRE至本身的頂部電極882，及一接地參考電壓Vss被施加至本身的頂部電極882上時，電子可通過本身的隧穿氧化物層886從自由磁性層887流向其己鎖定磁性層885，使本身自由磁性層887的每一場域中的磁性區域的方向被重置成與其己鎖定磁性層885的每一場域中的磁性區域之方向相反，因此一磁阻式隨機存取記憶體880可被重置成介於15歐姆至500,000,000,000歐姆之間的一高電阻。
(71)第一種替代方案由MRAMS組成的第7類型非揮發性記憶體(NVM)單元
第7E圖為本發明實施例第7類型非揮發性記憶體(NVM)單元的電路示意圖，第7F圖為本發明實施例第7類型非揮發性記憶體(NVM)單元的結構示意圖，如第7E圖及第7F圖所示，二個磁阻式隨機存取記憶體880在以下說明中分別稱為磁阻式隨機存取記憶體880-1及磁 阻式隨機存取記憶體880-2，磁阻式隨機存取記憶體880-1及磁阻式隨機存取記憶體880-2可提供用在第7類型非揮發性記憶體(NVM)單元910中，意即是互補式MRAM，其簡寫為CMRAM，此磁阻式隨機存取記憶體880-1本身的底部電極881耦接至磁阻式隨機存取記憶體880-2的底部電極881及第7類型非揮發性記憶體(NVM)單元910的節點M6，磁阻式隨機存取記憶體880-1本身的頂部電極882耦接節點M4，磁阻式隨機存取記憶體880-2本身的頂部電極872耦接至節點M5。
在第1種情況下，如第7E圖及第7F圖所示，在成形步驟後，用第1高電阻在磁阻式隨機存取記憶體880-2的重置步驟中，使磁阻式隨機存取記憶體880-2重置，及用第1低電阻在磁阻式隨機存取記憶體880-1的設定步驟中，而設定磁阻式隨機存取記憶體880-1，在磁阻式隨機存取記憶體880-2的重置步驟及磁阻式隨機存取記憶體880-1的設定步驟中：(1)節點M4可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880-2的該重置電壓VMRE、等於或大於磁阻式隨機存取記憶體880-1的電壓VMSE及大於電源供應電壓Vcc；(2)節點M5可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M6切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880-2的頂部電極882通過至磁阻式隨機存取記憶體880-2的底部電極881，而重置在磁阻式隨機存取記憶體880-2的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-2的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880-2可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第1高電阻重置，另外，一電流可從磁阻式隨機存取記憶體880-1的底部電極881通過至磁阻式隨機存取記憶體880-1的頂部電極882，而設定磁阻式隨機存取記憶體880-1的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-1的己鎖定磁性層885之每一場域的方向相同，因此，磁阻式隨機存取記憶體880-1可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第1低電阻設定，該第1高電阻可等於15倍至10倍的第1低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M6的電壓編程為邏輯值”1”，其中在操作時節點M6可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在第2種情況下，如第7E圖及第7F圖所示，在成形步驟後，用第2高電阻在磁阻式隨機存取記憶體880-1的重置步驟中，使磁阻式隨機存取記憶體880-1重置，及用第2低電阻在磁阻式隨機存取記憶體880-2的設定步驟中，而設定磁阻式隨機存取記憶體880-2，在磁阻式隨機存取記憶體880-1的重置步驟及磁阻式隨機存取記憶體880-2的設定步驟中：(1)節點M5可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880-1的該重置電壓VMRE、等於或大於磁阻式隨機存取記憶體880-2的電壓VMSE及大於電源供應電壓Vcc；(2)節點M4可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M6切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880-1的頂部電極882通過至磁阻式隨機存取記憶體880-1的底部電極881，而重置在磁阻式隨機存取記憶體880-1的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-1的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880-1可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第2高電阻重置，另外，一電流可從磁阻式隨機存取記憶體880-2的底部電極881通過至磁阻式隨機存取記憶體880-2的頂部電極882，而設定磁阻式隨機存取記憶體880-2的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-2的己鎖定磁性層885之每一場域的方向相同，因此，磁阻式隨機存取記憶體880-2可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第2低電阻設定，該第2高電阻可等於15倍至10倍的第2低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M6的電壓編程為邏輯值”0”，其中在操作時節點M6可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在操作時，請參考第7E圖及第7F圖所示，(1)節點M4可切換耦接至電源供應電壓Vcc；(2)節點M5可切換耦接至接地參考電壓Vss；及(3)節點M6可切換作為第7類型非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體880-1用第2高電阻重置，及磁阻式隨機存取記憶體880-2使用第2低電阻設定，第7類型非揮發性記憶體(NVM)單元910可在節點M6產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定 義為邏輯值”0”，當磁阻式隨機存取記憶體880-1使用第1低電阻設定時，及使用第1高電阻重置磁阻式隨機存取記憶體880-2設定，第7類型非揮發性記憶體(NVM)單元910可在節點M6產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”1”。
另外，如第7G圖所示，不可編程的電阻875的第7類型非揮發性記憶體(NVM)單元910可由用於第1種替代方案可編程的電阻之磁阻式隨機存取記憶體880及一不可編程的電阻875組成，第7G圖為本發明實施例之第7類型非揮發性記憶體(NVM)單元910一電路示意圖，用於第1種替代方案之磁阻式隨機存取記憶體880本身的底部電極881耦接至不可編程的電阻875的一第一端點及耦接至第7類型非揮發性記憶體(NVM)單元910的一節點M15，用於第1種替代方案之磁阻式隨機存取記憶體880本身的頂部電極882耦接至節點M13，以及不可編程的電阻875相對於本身第一端點之一第二端點耦接至節點M14。
在第3種情況下，如第7G圖所示，磁阻式隨機存取記憶體880可在設定步驟中用第7低電阻設定，在用於磁阻式隨機存取記憶體880的設定步驟中：(1)節點M13可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880的的電壓VMSE及大於電源供應電壓Vcc；(2)節點M14可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M15切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880的底部電極881至磁阻式隨機存取記憶體880的頂部電極882，而設定在磁阻式隨機存取記憶體880的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880的己鎖定磁性層885之每一場域的方向相同，因此，磁阻式隨機存取記憶體880-1可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第7低電阻設定，其中第7低電阻低於不可編程的電阻875的電阻，不可編程的電阻875的電阻可等於15倍至10,000,000倍的第7低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M15的電壓編程為邏輯值”1”，其中在操作時節點M15可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在第4種情況下，如第7G圖所示，磁阻式隨機存取記憶體880可在重置步驟中用第7高電阻重置，在用於磁阻式隨機存取記憶體880的重置步驟中：(1)節點M14可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880的的電壓VMRE及大於電源供應電壓Vcc；(2)節點M13可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M15切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880的頂部電極882至磁阻式隨機存取記憶體880的底部電極881，而重置在磁阻式隨機存取記憶體880的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第7高電阻重置，其中第7低電阻低於不可編程的電阻875的電阻，不可編程的電阻875的電阻可等於介於15倍至10,000,000倍的第7低電阻，第7高電阻可等於介於15倍至10倍的不可編程的電阻875的電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M15的電壓編程為邏輯值”0”，其中在操作時節點M15可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在操作時，請參考第7G圖所示，(1)節點M13可切換耦接至電源供應電壓Vcc；(2)節點M14可切換耦接至接地參考電壓Vss；及(3)節點M15可切換作為第7類型非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體880用第7高電阻重置，第7類型非揮發性記憶體(NVM)單元910可在節點M15產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”0”，當磁阻式隨機存取記憶體880使用第7低電阻設定時，第7類型非揮發性記憶體(NVM)單元910可在節點M15產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”1”。
(72)用於第2種替代方案的由MRAM組成之第7類型非揮發性記憶體(NVM)單元
第7H圖為本發明實施例第7類型非揮發性記憶體(NVM)單元的電路示意圖，第7I圖為本發明實施例第7類型非揮發性記憶體(NVM)單元的結構示意圖，如第7H圖及第7I圖所 示，二個磁阻式隨機存取記憶體880在以下說明中分別稱為磁阻式隨機存取記憶體880-3及磁阻式隨機存取記憶體880-4，磁阻式隨機存取記憶體880-3及磁阻式隨機存取記憶體880-4可提供用在第7類型非揮發性記憶體(NVM)單元910中，此磁阻式隨機存取記憶體880-3本身的底部電極881耦接至磁阻式隨機存取記憶體880-4的底部電極881及第7類型非揮發性記憶體(NVM)單元910的節點M9，磁阻式隨機存取記憶體880-3本身的頂部電極882耦接節點M7，磁阻式隨機存取記憶體880-4本身的頂部電極872耦接至節點M8。
在第1種情況下，如第7H圖及第7I圖所示，在成形步驟後，用第1高電阻在磁阻式隨機存取記憶體880-3的重置步驟中，使磁阻式隨機存取記憶體880-3重置，及用第3低電阻在磁阻式隨機存取記憶體880-4的設定步驟中，而設定磁阻式隨機存取記憶體880-4，在磁阻式隨機存取記憶體880-3的重置步驟及磁阻式隨機存取記憶體880-4的設定步驟中：(1)節點M7可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880-4的該重置電壓VMRE、等於或大於磁阻式隨機存取記憶體880-3的電壓VMSE及大於電源供應電壓Vcc；(2)節點M8可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M9切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880-4的頂部電極882通過至磁阻式隨機存取記憶體880-4的底部電極881，而設定在磁阻式隨機存取記憶體880-4的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-4的己鎖定磁性層885之每一場域的磁性區域的方向相同，因此，磁阻式隨機存取記憶體880-4可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第3低電阻設定，另外，電流可從磁阻式隨機存取記憶體880-3的底部電極881通過至磁阻式隨機存取記憶體880-3的頂部電極882，而重置在磁阻式隨機存取記憶體880-3的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-3的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880-3可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第3高電阻重置，該第3高電阻可等於15倍至10倍的第3低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M6的電壓編程為邏輯值”0”，其中在操作時節點M9可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在第2種情況下，如第7H圖及第71圖所示，磁阻式隨機存取記憶體880-3可用第4低電阻在設定步驟中設定，而磁阻式隨機存取記憶體880-4可用在第4高電阻在重置步驟中重置，在磁阻式隨機存取記憶體880-4的重置步驟及磁阻式隨機存取記憶體880-3的設定步驟中：(1)節點M8可切換耦接至一介於0.25伏特至3.3伏特之間之一電壓，此電壓可等於或大於磁阻式隨機存取記憶體880-4的該重置電壓VMRE、等於或大於磁阻式隨機存取記憶體880-3的電壓VMSE及大於電源供應電壓Vcc；(2)節點M7可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M9切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880-3的頂部電極882通過至磁阻式隨機存取記憶體880-3的底部電極881，而設定在磁阻式隨機存取記憶體880-3的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-3的己鎖定磁性層885之每一場域的磁性區域的方向相同，因此，磁阻式隨機存取記憶體880-3可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第4低電阻設定，另外，電流可從磁阻式隨機存取記憶體880-4的底部電極881通過至磁阻式隨機存取記憶體880-4的頂部電極882，而重置在磁阻式隨機存取記憶體880-4的自由磁性層887之每一場域的磁性區域的方向，此方向與在磁阻式隨機存取記憶體880-4的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880-4可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第4高電阻重置，該第4高電阻可等於15倍至10倍的第4低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M9的電壓編程為邏輯值”1”，其中在操作時節點M9可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在操作時，請參考第7H圖及第7I圖所示，(1)節點M7可切換耦接至電源供應電壓Vcc；(2)節點M8可切換耦接至接地參考電壓Vss；及(3)節點M9可切換作為第7類型非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體880-3用第4高電阻重置，及磁阻式隨機存取記憶體880-4使用第4低電阻設定，第7類型非揮發性記憶體(NVM)單元910可在節點M9產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定 義為邏輯值”0”，當磁阻式隨機存取記憶體880-3使用第4低電阻設定時，及使用第4高電阻重置磁阻式隨機存取記憶體880-4設定，第7類型非揮發性記憶體(NVM)單元910可在節點M9產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”1”。
另外，如第7J圖所示，不可編程的電阻875的第7類型非揮發性記憶體(NVM)單元910可由用於第2種替代方案可編程的電阻之磁阻式隨機存取記憶體880及一不可編程的電阻875組成，第7J圖為本發明實施例之第7類型非揮發性記憶體(NVM)單元910一電路示意圖，用於第2種替代方案之磁阻式隨機存取記憶體880本身的底部電極881耦接至不可編程的電阻875的一第一端點及耦接至第7類型非揮發性記憶體(NVM)單元910的一節點M18，用於第2種替代方案之磁阻式隨機存取記憶體880本身的頂部電極882耦接至節點M16，以及不可編程的電阻875相對於本身第一端點之一第二端點耦接至節點M17。
在第3種情況下，如第7J圖所示，磁阻式隨機存取記憶體880可在重置步驟中用第8高電阻重置，在用於磁阻式隨機存取記憶體880的重置步驟中：(1)節點M16可切換耦接至一編程電壓VPr介於0.25伏特至3.3伏特之間，且可等於或大於磁阻式隨機存取記憶體880的的電壓VMSE及大於電源供應電壓Vcc；(2)節點M17可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M18切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880的底部電極881至磁阻式隨機存取記憶體880的頂部電極882，而重置在磁阻式隨機存取記憶體880的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880的己鎖定磁性層885之每一場域的方向相反，因此，磁阻式隨機存取記憶體880可在重置步驟中用介於15歐姆至500,000,000,000歐姆之間的第8高電阻設定，其中第8高電阻可等於15倍至10,000,000倍的不可編程的電阻875的電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M18的電壓編程為邏輯值”0”，其中在操作時節點M18可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在第4種情況下，如第7J圖所示，磁阻式隨機存取記憶體880可在設定步驟中用第7高電阻設定，在用於磁阻式隨機存取記憶體880的設定步驟中：(1)節點M17可切換耦接至介於0.25伏特至3.3伏特之間的一電壓，此電壓可等於或大於磁阻式隨機存取記憶體880的的電壓VMSE及大於電源供應電壓Vcc；(2)節點M16可切換耦接至接地參考電壓Vss；及(3)可從任何外部電路經由節點M18切換為”斷開”，斷開與非揮發性記憶體(NVM)單元910之間的連結。因此，一電流可從磁阻式隨機存取記憶體880的頂部電極882至磁阻式隨機存取記憶體880的底部電極881，而設定在磁阻式隨機存取記憶體880-3的自由磁性層887之每一場域中磁性區域的方向，此方向與在磁阻式隨機存取記憶體880的己鎖定磁性層885之每一場域的方向相同，因此，磁阻式隨機存取記憶體880可在設定步驟中用介於10歐姆至100,000,000,000歐姆之間的第8低電阻設定，不可編程的電阻875的電阻可等於介於15倍至10,000,000倍的第8低電阻，因此第7類型非揮發性記憶體(NVM)單元910可使節點M18的電壓編程為邏輯值”1”，其中在操作時節點M18可作為第7類型非揮發性記憶體(NVM)單元910的一輸出端。
在操作時，請參考第7J圖所示，(1)節點M16可切換耦接至電源供應電壓Vcc；(2)節點M17可切換耦接至接地參考電壓Vss；及(3)節點M18可切換作為第7類型非揮發性記憶體(NVM)單元910的輸出端，當磁阻式隨機存取記憶體880用第8高電阻重置，第7類型非揮發性記憶體(NVM)單元910可在節點M18產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”0”，當磁阻式隨機存取記憶體880使用第8低電阻設定時，第7類型非揮發性記憶體(NVM)單元910可在節點M18產生一輸出，耦接至介於接地參考電壓Vss與一半電源供應電壓Vcc之間的一電壓值並定義為邏輯值”1”。
靜態隨機存取記憶體(Static Random-Access Memory(SRAM))單元之說明
第8圖係為根據本申請案之實施例所繪示之6TSRAM單元之電路圖。請參見第8圖，第一型之SRAM記憶單元398(亦即為6T SRAM單元)係具有一記憶體單元446，包括四個資料鎖存電晶體447及448，亦即為兩對之P型金屬氧化物半導體(metal-oxide-semiconductor(MOS))電晶體447及N型MOS電晶體448，在每一對之P型MOS電晶體447及N型MOS電晶 體448中，其汲極係相互耦接，其閘極係相互耦接，而其源極係分別耦接至電源端(Vcc)及接地端(Vss)。位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out1。位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極，作為記憶體單元446之輸出Out2。
請參見第8圖，第一型之SRAM記憶單元398還包括二開關或是轉移(寫入)電晶體449，例如為P型MOS電晶體或N型MOS電晶體，其中第一電晶體(開關)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線452，其通道之另一端係耦接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，而其中第二電晶體(開關)449之閘極係耦接至字元線451，其通道之一端係耦接至位元線453，其通道之另一端係耦接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極。在位元線452上的邏輯值係相反於在位元線453上的邏輯值。電晶體(開關)449可稱為是編程電晶體，用於寫入編程碼或資料於該些四個資料鎖存電晶體447及448之儲存節點中，亦即位在該些四個資料鎖存電晶體447及448之汲極及閘極中。電晶體(開關)449可以透過字元線451之控制以開啟連接，使得位元線452透過該第一電晶體(開關)449之通道連接至位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線452上的邏輯值可以載入於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。再者，位元線453可透過該第二電晶體(開關)449之通道連接至位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極，因此在位元線453上的邏輯值可以載入於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。因此，位在位元線452上的邏輯值可以記錄或鎖存於位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上；位在位元線453上的邏輯值可以記錄或鎖存於位在左側之該對之P型MOS電晶體447及N型MOS電晶體448的閘極其間的導線上及位在右側之該對之P型MOS電晶體447及N型MOS電晶體448的汲極其間的導線上。
非揮發性記憶體(NVM)單元的反相器、中繼器及切換架構說明
第9A圖為本發明實施例之可編程區塊中的反相器電路示意圖。如第9A圖所示，一反相器770可包括一對P型MOS電晶體771及N型MOS電晶體772，其各別具有汲極端相互耦接並作為反相器770的一輸出端Inv_out，該對P型MOS電晶體771及N型MOS電晶體772各別具有閘極端相互耦接並作為反相器770的一輸入端Inv_in，以及該對P型MOS電晶體771及N型MOS電晶體772各別具有源極端分別耦接王電源供應電壓Vcc及接地參考電壓Vss，如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖中所示之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800本身具有輸出端N0耦接至反相器770的輸入端Inv_in用以反相，並經由反相器770放大傳輸至反相器770的輸出端Inv_out，第6E圖及第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出節點M3或節點M12耦接至反相器770的輸入Inv_in，用以反相，並經由反相器770放大傳輸至反相器770的輸出端Inv_out，第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出端M6、M15、M9或M18耦接至反相器770的輸入端Inv_in用以反相，並經由反相器770放大傳輸至反相器770的輸出端Inv_out。因此，反相器770可以係如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800，用以提供校正及恢復能力，以防止由電荷洩漏引起的數據錯誤；或是反相器770可以係如第6E圖至第第6G圖中的非揮發性記憶 體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910，用以提供校正及恢復能力，以防止由電荷洩漏引起的數據錯誤。
第9B圖為本發明實施例之可編程區塊中的中繼器(repeater)電路示意圖。如第9B圖所示，一中繼器773可包括二級反相器770，每一反相器770包括一對P型MOS電晶體771及N型MOS電晶體772，對於第一級反相器770，該P型MOS電晶體771及N型MOS電晶體772可具有各別具有汲極端相互耦接並作為第一級反相器770的一輸出端，其耦接至第二級反相器770的一輸入，該對P型MOS電晶體771及N型MOS電晶體772各別具有閘極端相互耦接並作為中繼器773的一輸入端Rep，以及該對P型MOS電晶體771及N型MOS電晶體772各別具有源極端分別耦接王電源供應電壓Vcc及接地參考電壓Vss，對於第二級反相器770，該P型MOS電晶體771及N型MOS電晶體772可具有各別具有汲極端相互耦接並作為中繼器773的輸出Rep_out，該對P型MOS電晶體771及N型MOS電晶體772各別具有閘極端相互耦接並作為第二級反相器770的輸入，其耦接至第一級反相器770的一輸出，以及該對P型MOS電晶體771及N型MOS電晶體772各別具有源極端分別耦接王電源供應電壓Vcc及接地參考電壓Vss，如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖中所示之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800本身具有輸出端N0耦接至中繼器773的輸入端Rep_in用以重複，並經由中繼器773放大傳輸至中繼器773的輸出端Rep_out，第6E圖及第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出節點M3或節點M12耦接至中繼器773的輸入Rep_in，用以反相，並經由中繼器773放大傳輸至中繼器773的輸出端Rep_out，第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元本身的輸出端M6、M15、M9或M18耦接至中繼器773的輸入端Rep_in用以反相，並經由中繼器773放大傳輸至中繼器773的輸出端Rep_out。因此，中繼器773可以係如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800，用以提供校正及恢復能力，以防止由電荷洩漏引起的數據錯誤；或是中繼器773可以係如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910，用以提供校正及恢復能力，以防止由電荷洩漏引起的數據錯誤。位在該反相器770的輸出的Inv_out的邏輯值與如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0之邏輯值相反，及與如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M3或M12的之邏輯值相反，及如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M6,M15,M9或M18的之邏輯值相反。
第9C圖為本發明實施例可編程區塊中的一切換架構的電路示意圖，如第9C圖所示，一切換架構774可以係一堆疊CMOS(互補金屬氧化物半導體)電路，以提供用於如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800、如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910上，該切換架構774可由以下部分組成(1)一控制P型MOS電晶體295，其具有一源極端耦接至電源供應電壓Vcc及耦接至節點F1的一汲極端，(2)一控制N型MOS電晶體296，其具有一源極端耦接至接地參考電壓Vss及耦接至節點F2的一汲極端，(3)一反相器用以反相耦接至該控制N型MOS電晶體296及一節點F3的其輸入以獲得其輸出，該輸出耦接至該控制P型MOS電晶體295，如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮 發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的節點N3耦接至切換架構774的節點F1，而其(非揮發性記憶體(NVM)單元600,650,700,760或800)的節點N4耦接至切換架構774的節點F2，當電源供應電壓Vcc耦接至節點F3以開啟切換架構774時，如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800可用於操作；當接地參考電壓Vss耦接至節點F3至關閉其切換架構774時，該非揮發性記憶體(NVM)單元600,650,700,760或800則正在編程或在一待機模式，可替代方案，如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900其節點M1及節點M10耦接至切換架構774的節點F1及其節點M2或M11耦接至切換架構774的節點F2，當電源供應電壓Vcc耦接至節點F3以開啟切換架構774時，如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900可用於操作；當接地參考電壓Vss耦接至節點F3至關閉其切換架構774時，該非揮發性記憶體(NVM)單元900則正在編程或在一待機模式。可替代方案，如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910其節點M1及節點M10耦接至切換架構774的節點F1及其節點M2或M11耦接至切換架構774的節點F2，當電源供應電壓Vcc耦接至節點F3以開啟切換架構774時，如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910可用於操作；當接地參考電壓Vss耦接至節點F3至關閉其切換架構774時，該非揮發性記憶體(NVM)單元910則正在編程或在一待機模式。位在該中繼器773的輸出的Rep_out的邏輯值與如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0之邏輯值相同，及與如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M3或M12的之邏輯值相同，及如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M6,M15,M9或M18的之邏輯值相同。
因此在一待機模式時，該切換架構774可防止漏電流流過如第1A圖至第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第第5F圖中的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800、如第6E圖至第第6G圖中的非揮發性記憶體(NVM)單元900或是如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910。
通過/不通開關之說明
(1)第一型通過/不通開關
第10A圖係為根據本申請案之實施例所繪示之第一型通過/不通開關之電路圖。請參見第10A圖，第一型通過/不通過開關258包括相互並聯配置的N型MOS電晶體222及P型MOS電晶體223。第一型通過/不通過開關258之每一N型MOS電晶體222及P型MOS電晶體223之通道的一端係耦接至節點N21，而另一端係耦接至節點N22。因此，第一型通過/不通過開關258可以開啟或切斷節點N21及節點N22之間的連接。第一型通過/不通過開關258之P型MOS電晶體223之閘極係耦接至節點SC-1，第一型通過/不通過開關258之N型MOS電晶體222之閘極係耦接至節點SC-2。
(2)第二型通過/不通開關
第10B圖係為根據本申請案之實施例所繪示之第二型通過/不通開關之電路圖。請參見第10B圖，第二型通過/不通過開關258包括N型MOS電晶體222及P型MOS電晶體223，相同於如第10A圖所繪示之第一型通過/不通過開關258之N型MOS電晶體222及P型MOS電晶體223。第二型通過/不通過開關258包括一反向器533，其輸入耦接於N型MOS電晶體222之閘極及節點SC-3，其輸出耦接於P型MOS電晶體223之閘極，反向器533適於將其輸入反向而形成其 輸出。
(3)第三型通過/不通開關
第10C圖係為根據本申請案之實施例所繪示之第三型通過/不通開關之電路圖。請參見第10C圖，第三型通過/不通過開關258可以是多級三態緩衝器292或是開關緩衝器，在每一級中，均具有一對的P型MOS電晶體293及N型MOS電晶體294，兩者的汲極係相互地耦接在一起，而兩者的源極係分別地連接至電源端Vcc及接地端Vss。在本實施例中，多級三態緩衝器292係為二級三態緩衝器292，亦即為二級反向器，分別為第一級及第二級，分別具有一對的P型MOS電晶體293及N型MOS電晶體294。節點N21可以耦接至第一級之該對P型MOS電晶體293及N型MOS電晶體294的閘級，第一級之該對P型MOS電晶體293及N型MOS電晶體294的汲級耦接至第二級之該對P型MOS電晶體293及N型MOS電晶體294的閘級，第二級之該對P型MOS電晶體293及N型MOS電晶體294的汲級耦接至節點N22。
請參見第10C圖，多級三態緩衝器292還包括一開關機制，以致能或禁能多級三態緩衝器292，其中該開關機制包括：(1)一控制P型MOS電晶體295，其源極係耦接至電源端(Vcc)，而其汲極係耦接至第一級及第二級之P型MOS電晶體293的源極；(2)一控制N型MOS電晶體296，其源極係耦接至接地端(Vss)，而其汲極係耦接至第一級及第二級之N型MOS電晶體294的源極；以及(3)反相器297，其輸入耦接控制N型MOS電晶體296之閘級及節點SC-4，其輸出耦接控制P型MOS電晶體295之閘級，反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第10C圖，當邏輯值“1”耦接至節點SC-4時，會開啟多級三態緩衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-4時，會關閉多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。
(4)第四型通過/不通開關
第10D圖係為根據本申請案之實施例所繪示之第四型通過/不通開關之電路圖。請參見第10D圖，第四型通過/不通過開關258可以是多級三態緩衝器或是開關緩衝器，其係類似如第10C圖所繪示之多級三態緩衝器292。針對繪示於第10C圖及第10D圖中的相同標號所指示的元件，繪示於第10D圖中的該元件可以參考該元件於第10C圖中的說明。第10C圖與第10D圖所繪示之電路之間的不同點係如下所述：請參見第10D圖，控制P型MOS電晶體295之汲極係耦接至第二級(即是輸出級)之P型MOS電晶體293的源極，但是並未耦接至第一級之P型MOS電晶體293的源極；第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及控制P型MOS電晶體295之源極。控制N型MOS電晶體296之汲極係耦接至第二級(即是輸出級)之N型MOS電晶體294的源極，但是並未耦接至第一級之N型MOS電晶體294的源極；第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及N型MOS電晶體296之源極。
(5)第五型通過/不通開關
第10E圖係為根據本申請案之實施例所繪示之第五型通過/不通開關之電路圖。針對繪示於第10C圖及第10E圖中的相同標號所指示的元件，繪示於第10E圖中的該元件可以參考該元件於第10C圖中的說明。請參見第10E圖，第五型通過/不通過開關258可以包括一對的如第10C圖所繪示之多級三態緩衝器292或是開關緩衝器。位在左側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在右側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N21。位在右側之多級三態緩衝器292中第一級的P型及N型MOS電晶體293及294之閘極係耦接至位在左側之多級三態緩衝器292中第二級(即是輸出級)的P型及N型MOS電晶體293及294之汲極及耦接至節點N22。針對位在左側之多級三態緩衝器292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘級及節點SC-4，其反相器297之輸出耦接其控制P型MOS電晶體295之閘級，其反相器297適於將其輸入反向而形成其輸出。針對位在右側之多級三態緩衝器292，其反相器297之輸入耦接其控制N型MOS電晶體296之閘級及節點SC-6，其反相器297之輸出耦接其控制P型MOS電晶體295之閘級，其反相器297適於將其輸入反向而形成其輸出。
舉例而言，請參見第10E圖，當邏輯值“1”耦接至節點SC-5時，會開啟位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩 衝器292，則訊號可以從節點N21傳送至節點N22。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“1”耦接至節點SC-6時，會開啟位在右側之多級三態緩衝器292，則訊號可以從節點N22傳送至節點N21。當邏輯值“0”耦接至節點SC-5時，會關閉位在左側之多級三態緩衝器292，且當邏輯值“0”耦接至節點SC-6時，會關閉位在右側之多級三態緩衝器292，則節點N21與節點N22之間並無訊號傳送。當一邏輯值”1”耦接節點SC-5會開啟左側其中之一的多級三態緩衝器292，及一邏輯值”1”耦接節點SC-6會開啟右側其中之一的多級三態緩衝器292，信號傳輸可發生在從節點N21至節點N22的方向或從節點N22至節點21的方向上。
(6)第六型通過/不通開關
第10F圖係為根據本申請案之實施例所繪示之第六型通過/不通開關之電路圖。第六型通過/不通過開關258可以包括一對的多級三態緩衝器或是開關緩衝器，類似於如第10E圖所繪示之一對的多級三態緩衝器292。針對繪示於第10E圖及第10F圖中的相同標號所指示的元件，繪示於第10F圖中的該元件可以參考該元件於第2E圖中的說明。第10E圖與第10F圖所繪示之電路之間的不同點係如下所述：請參見第10F圖，針對每一多級三態緩衝器292，其控制P型MOS電晶體295之汲極係耦接至其第二級之P型MOS電晶體293的源極，但是並未耦接至其第一級之P型MOS電晶體293的源極；其第一級之P型MOS電晶體293的源極係耦接至電源端(Vcc)及其控制P型MOS電晶體295之源極。針對每一多級三態緩衝器292，其控制N型MOS電晶體296之汲極係耦接至其第二級之N型MOS電晶體294的源極，但是並未耦接至其第一級之N型MOS電晶體294的源極；其第一級之N型MOS電晶體294的源極係耦接至接地端(Vss)及其控制N型MOS電晶體296之源極。
由通過/不通開關所組成之交叉點開關之說明
(1)第一型交叉點開關
第11A圖係為根據本申請案之實施例所繪示之由六個通過/不通開關所組成之第一型交叉點開關之電路圖。請參見第11A圖，六個通過/不通過開關258可組成第一型交叉點開關379，其中每一通過/不通過開關258可以是如第10A圖至第10F圖所繪示之第一型至第六型通過/不通開關之任一型。第一型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中一個耦接四個接點N23至N26之另一個。第一型至第六型通過/不通開關之任一型均可應用在第3A圖所繪示之通過/不通過開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至四個接點N23至N26之另一個。舉例而言，第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第一個耦接至接點N24，第一個之該些六個通過/不通過開關258係位在接點N23及接點N24之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第二個耦接至接點N25，第二個之該些六個通過/不通過開關258係位在接點N23及接點N25之間，以及/或者第一型交叉點開關379之接點N23適於透過其該些六個通過/不通過開關258其中第三個耦接至接點N26，第三個之該些六個通過/不通過開關258係位在接點N23及接點N26之間。
(2)第二型交叉點開關
第11B圖係為根據本申請案之實施例所繪示之由四個通過/不通開關所組成之第二型交叉點開關之電路圖。請參見第11B圖，四個通過/不通過開關258可組成第二型交叉點開關379，其中每一通過/不通過開關258可以是如第10A圖至第10F圖所繪示之第一型至第六型通過/不通開關之任一型。第二型交叉點開關379可以包括四個接點N23至N26，四個接點N23至N26之每一個可以透過六個通過/不通過開關258之其中兩個耦接四個接點N23至N26之另一個。第二型交叉點開關379之中心節點適於透過其四個通過/不通過開關258分別耦接至其四個接點N23至N26，第一型至第六型通過/不通開關之任一型均可應用在第3B圖所繪示之通過/不通過開關258，其節點N21及N22之其中一個係耦接至四個接點N23至N26之其中一個，其節點N21及N22之另一個係耦接至第二型交叉點開關379之中心節點。舉例而言，第二型交叉點開關379之接點N23適於透過其左側及上側的通過/不通過開關258耦接至接點N24、透過其左側及 右側的通過/不通過開關258耦接至接點N25、以及/或者透過其左側及下側的通過/不通過開關258耦接至接點N26。
多功器(multiplexer(MUXER))之說明
(1)第一型多功器
第12A圖係為根據本申請案之實施例所繪示之第一型多功器之電路圖。請參見第12A圖，第一型多工器211具有並聯設置的第一組輸入及並聯設置的第二組輸入，且可根據其第二組輸入之組合從其第一組輸入中選擇其一作為其輸出。舉例而言，第一型多工器211可以具有並聯設置的16個輸入D0-D15作為第一組輸入，及並聯設置的4個輸入A0-A3作為第二組輸入。第一型多工器211可根據其第二組之4個輸入A0-A3之組合從其第一組之16個輸入D0-D15中選擇其一作為其輸出Dout。
請參見第12A圖，第一型多工器211可以包括逐級耦接的多級三態緩衝器，例如為四級的三態緩衝器215、216、217及218。第一型多工器211可以具有八對共16個平行設置的三態緩衝器215設在第一級，其每一個的第一輸入係耦接至第一組之16個輸入D0-D15之其中之一，其每一個的第二輸入係與第二組之輸入A3有關。在第一級中八對共16個三態緩衝器215之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相器219，其輸入係耦接至第二組之輸入A3，反相器219適於將其輸入反向而形成其輸出。在第一級中每一對三態緩衝器215之其中一個可以根據耦接至反相器219之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中每一對三態緩衝器215之其中另一個可以根據耦接至反相器219之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之每一對三態緩衝器215中其輸出係相互耦接。舉例而言，在第一級中最上面一對的三態緩衝器215中的上面一個其第一輸入係耦接至第一組之輸入D0，而其第二輸入係耦接至反相器219之輸出；在第一級中最上面一對的三態緩衝器215中的下面一個其第一輸入係耦接至第一組之輸入D1，而其第二輸入係耦接至反相器219之輸入。在第一級中最上面一對的三態緩衝器215中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中最上面一對的三態緩衝器215中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第一級中八對的三態緩衝器215之每一對係根據分別耦接至反相器219之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器216之其中一個之第一輸入。
請參見第12A圖，第一型多工器211可以具有四對共8個平行設置的三態緩衝器216設在第二級，其每一個的第一輸入係耦接至在第一級之三態緩衝器215其中一對之輸出，其每一個的第二輸入係與第二組之輸入A2有關。在第二級中四對共8個三態緩衝器216之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反相向器220，其輸入係耦接至第二組之輸入A2，反相向器220適於將其輸入反向而形成其輸出。在第二級中每一對三態緩衝器216之其中一個可以根據耦接至反相向器220之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中每一對三態緩衝器216之其中另一個可以根據耦接至反相向器220之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級之每一對三態緩衝器216中其輸出係相互耦接。舉例而言，在第二級中最上面一對的三態緩衝器216中的上面一個其第一輸入係耦接至在第一級中最上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相向器220之輸出；在第二級中最上面一對的三態緩衝器216中的下面一個其第一輸入係耦接至在第一級中次上面一對的三態緩衝器215之輸出，而其第二輸入係耦接至反相向器220之輸入。在第二級中最上面一對的三態緩衝器216中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級中最上面一對的三態緩衝器216中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第二級中四對的三態緩衝器216之每一對係根據分別耦接至反相向器220之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第三級三態緩衝器217之其中一個之第一輸入。
請參見第12A圖，第一型多工器211可以具有兩對共4個平行設置的三態緩衝器217設在第三級，其每一個的第一輸入係耦接至在第二級之三態緩衝器216其中一對之輸出，其每一個的第二輸入係與第二組之輸入A1有關。在第三級中兩對共4個三態緩衝器21之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器207，其輸入係耦接至第二組之輸入A1，反向器207適於將其輸入反向而形成其輸出。在第三級中每一對三態緩衝器217之其中一個可以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中每一對三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第三級之每一對三態緩衝器217中其輸出係相互耦接。舉例而言，在第三級中上面一對的三態緩衝器217中的上面一個其第一輸入係耦接至在第二級中最上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反向器207之輸出；在第三級中上面一對的三態緩衝器217中的下面一個其第一輸入係耦接至在第二級中次上面一對的三態緩衝器216之輸出，而其第二輸入係耦接至反向器207之輸入。在第三級中上面一對的三態緩衝器217中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第三級中上面一對的三態緩衝器217中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第三級中兩對的三態緩衝器217之每一對係根據分別耦接至反向器207之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第四級三態緩衝器218之第一輸入。
請參見第4A圖，第一型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第四級(即輸出級)，其每一個的第一輸入係耦接至在第三級之三態緩衝器217其中一對之輸出，其每一個的第二輸入係與第二組之輸入A0有關。在第四級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第一型多工器211可以包括一反向器208，其輸入係耦接至第二組之輸入A0，反向器208適於將其輸入反向而形成其輸出。在第四級(即輸出級)中該對三態緩衝器218之其中一個可以根據耦接至反向器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反向器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第四級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。舉例而言，在第四級(即輸出級)中該對三態緩衝器218中的上面一個其第一輸入係耦接至在第三級中上面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反向器208之輸出；在第四級(即輸出級)中該對三態緩衝器218中的下面一個其第一輸入係耦接至在第三級中下面一對的三態緩衝器217之輸出，而其第二輸入係耦接至反向器208之輸入。在第四級(即輸出級)中該對的三態緩衝器218中的上面一個可根據其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第四級(即輸出級)中該對的三態緩衝器218中的下面一個可根據其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。因此，在第四級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反向器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，作為第一型多工器211之輸出Dout。
第12B圖係為根據本申請案之實施例所繪示之第一型多功器之三態緩衝器之電路圖。請參見第12A圖及第12B圖，每一該些三態緩衝器215、216、217及218可以包括(1)一P型MOS電晶體231，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；(2)一N型MOS電晶體232，適於形成一通道，該通道之一端係位在所述每一該些三態緩衝器215、216、217及218之第一輸入，該通道之另一端係位在所述每一該些三態緩衝器215、216、217及218之輸出；以及(3)一反向器233，其輸入係耦接至N型MOS電晶體232之閘極且位在所述每一該些三態緩衝器215、216、217及218之第二輸入，反向器233適於將其輸入反向而形成其輸出，反向器233之輸出係耦接至P型MOS電晶體231之閘極。針對每一該些三態緩衝器215、216、217及218，當其反向器233之輸入的邏輯值係為“1”時，其P型及N型MOS電晶體231及232均切換為開啟的狀態，使其第一輸入可以經由 其P型及N型MOS電晶體231及232之通道傳送至其輸出；當其反向器233之輸入的邏輯值係為“0”時，其P型及N型MOS電晶體231及232均切換為關閉的狀態，此時P型及N型MOS電晶體231及232並不會形成通道，使其第一輸入並不會傳送至其輸出。在第一級中每對的兩個三態緩衝器215其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A3有關的反相器219之輸出及輸入。在第二級中每對的兩個三態緩衝器216其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A2有關的反相向器220之輸出及輸入。在第三級中每對的兩個三態緩衝器217其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A1有關的反向器207之輸出及輸入。在第四級(即輸出級)中該對的兩個三態緩衝器218其分別的兩個反向器233之分別的兩個輸入係分別地耦接至與第二組之輸入A0有關的反向器208之輸出及輸入。
據此，第一型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(2)第二型多功器
第12C圖係為根據本申請案之實施例所繪示之第二型多功器之電路圖。請參見第12C圖，第二型多工器211係類似如第12A圖及第12B圖所描述之第一型多工器211，但是還增設如第12C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級或輸出級)中該對的兩個三態緩衝器218之輸出。針對繪示於第10C圖、第12A圖、第12B圖及第12C圖中的相同標號所指示的元件，繪示於第12C圖中的該元件可以參考該元件於第10C圖、第12A圖或第12B圖中的說明。據此，請參見第12C圖，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
據此，第二型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
(3)第三型多功器
第12D圖係為根據本申請案之實施例所繪示之第三型多功器之電路圖。請參見第12D圖，第三型多工器211係類似如第12A圖及第12B圖所描述之第一型多工器211，但是還增設如第10D圖所描述之第四型通過/不通過開關292，其位在節點N21處之輸入會耦接至在最後一級(例如為第四級或輸出級)中該對的兩個三態緩衝器218之輸出。針對繪示於第10C圖、第10D圖、第12A圖、第12B圖、第12C圖及第12D圖中的相同標號所指示的元件，繪示於第12D圖中的該元件可以參考該元件於第10C圖、第10D圖、第12A圖、第12B圖或第12C圖中的說明。據此，請參見第12D圖，第四型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第三型多工器211之輸出Dout。
據此，第三型多工器211可以根據其第二組之輸入A0-A3的組合從其第一組之輸入D0-D15中選擇其一作為其輸出Dout。
此外，第一型、第二型或第三型多工器211之第一組之平行設置的輸入其數目係為2的n次方個，而第二組之平行設置的輸入其數目係為n個，該數目n可以是任何大於或等於2的整數，例如為介於2至64之間。第12E圖係為根據本申請案之實施例所繪示之多功器之電路圖。在本實施例中，請參見第12E圖，如第12A圖、第12C圖或第12D圖所描述之第一型、第二型或第三型多工器211可以修改為具有8個的第二組之輸入A0-A7及256個(亦即為2的8次方個)的第一組之輸入D0-D255(亦即為第二組之輸入A0-A7的所有組合所對應之結果值或編程碼)。第一型、第二型或第三型多工器211可以包括八級逐級耦接的三態緩衝器或是開關緩衝器，其每一個具有如第12B圖所繪示之架構。在第一級中平行設置的三態緩衝器或是開關緩衝器之數目可以是256個，其每一個的第一輸入可以耦接至多工器211之第一組之256個輸入D0-D255之其中之一，且根據與多工器211之第二組之輸入A7有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第二級至第七級中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至該每一個之前一級的三態緩衝器或是開關緩衝器之輸出，且根據分別與多工器211之第二組之輸入A6-A1其中之一有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。在第 八級(即輸出級)中平行設置的三態緩衝器或是開關緩衝器之每一個，其第一輸入可以耦接至第七級的三態緩衝器或是開關緩衝器之輸出，且根據與多工器211之第二組之輸入A0有關之其每一個的第二輸入可以使其每一個開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。此外，如第12C圖或第12D圖所描述之通過/不通過開關292可以增設於其中，亦即將其輸入耦接至在第八級(即輸出級)中該對三態緩衝器之輸出，並將其輸入放大而形成其輸出，作為多工器211之輸出Dout。
舉例而言，第12F圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第12F圖，第二型多工器211包括第一組之平行設置的輸入D0、D1及D3及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D2之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器207，其輸入係耦接至第二組之輸入A1，反向器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至三態緩衝器(反相器)217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入。在第一級中下面的三態緩衝器217係根據耦接至反向器207之輸出的其第二輸入，以控制是否要將其第一輸入傳送至其輸出，而其輸出會耦接至第二級(即輸出級)三態緩衝器218之其中另一個之第一輸入。
請參見第12F圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級或輸出級，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的三態緩衝器217之輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器208，其輸入係耦接至第二組之輸入A0，反向器208適於將其輸入反向而形成其輸出。在第二級(即輸出級)中該對三態緩衝器218之其中一個可以根據耦接至反向器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反向器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反向器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第10C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
第12G圖係為根據本申請案之實施例所繪示之多功器之電路圖。請參見第12G圖，第二型多工器211包括第一組之平行設置的輸入D0-D3及第二組之平行設置的輸入A0及A1。第二型多工器211可以包括逐級耦接的二級三態緩衝器217及218，第二型多工器211可以具有三個平行設置的三態緩衝器217設在第一級，其每一個的第一輸入係耦接至第一組之3個輸入D0-D3之其中之一，其每一個的第二輸入係與第二組之輸入A1有關。在第一級中共3個三態緩衝器217之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器207，其輸入係耦接至第二組之輸入A1，反向器207適於將其輸入反向而形成其輸出。在第一級中上面一對的三態緩衝器217之其中一個可 以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中上面一對的三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之上面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中上面一對的三態緩衝器217係根據分別耦接至三態緩衝器(反相器)217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級三態緩衝器218之其中一個之第一輸入(即輸出級)，在第一級中下面一對的三態緩衝器217之其中一個可以根據耦接至反向器207之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第一級中下面一對的三態緩衝器217之其中另一個可以根據耦接至反向器207之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第一級之下面一對的三態緩衝器217中其輸出係相互耦接。因此，在第一級中下面一對的三態緩衝器217係根據分別耦接至三態緩衝器(反相器)217之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出，而其輸出會耦接至第二級其它的一個三態緩衝器218之其中一個之第一輸入(即輸出級)。
請參見第12G圖，第二型多工器211可以具有一對共2個平行設置的三態緩衝器218設在第二級或輸出級，其上面一個的第一輸入係耦接至在第一級中上面一對之三態緩衝器217之輸出，其上面一個的第二輸入係與第二組之輸入A0有關，其下面一個的第一輸入係耦接至在第一級中下面的二個三態緩衝器217之一對該輸出，其下面一個的第二輸入係與第二組之輸入A0有關。在第二級(即輸出級)中一對共2個三態緩衝器218之每一個可以根據其第二輸入使其開啟或關閉，以控制是否要將其第一輸入傳送至其輸出。第二型多工器211可以包括反向器208，其輸入係耦接至第二組之輸入A0，反向器208適於將其輸入反向而形成其輸出。在第二級(即輸出級)中該對三態緩衝器218之其中一個可以根據耦接至反向器208之輸入及輸出其中之一之其第二輸入切換成開啟狀態，使其第一輸入傳送至其輸出；在第二級(即輸出級)中該對三態緩衝器218之其中另一個可以根據耦接至反向器208之輸入及輸出其中另一之其第二輸入切換成關閉狀態，使其第一輸入不會傳送至其輸出。在第二級(即輸出級)之該對三態緩衝器218中其輸出係相互耦接。因此，在第二級(即輸出級)中該對的三態緩衝器218係根據分別耦接至反向器208之輸入及輸出的其兩個第二輸入以控制讓其兩個第一輸入之其中一個傳送至其輸出。第二型多工器211還可以包括如第10C圖所描述之第三型通過/不通過開關292，其位在節點N21處之輸入會耦接至在第二級(即輸出級)中該對的兩個三態緩衝器218之輸出，第三型通過/不通過開關292可以將其位在節點N21處之輸入放大而形成其位在節點N22處之輸出，作為第二型多工器211之輸出Dout。
此外，請參見第12A圖至第12G圖，每一三態緩衝器215、216、217及218可以由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體，如第12H圖至第12L圖所示。第12H圖至第12L圖係為根據本申請案之實施例所繪示之多功器之電路圖。如第12H圖所繪示之第一型多工器211係類似於如第12A圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第121圖所繪示之第二型多工器211係類似於如第12C圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第12J圖所繪示之第一型多工器211係類似於如第12D圖所繪示之第一型多工器211，而其不同處係在於每一三態緩衝器215、216、217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第12K圖所繪示之第二型多工器211係類似於如第12F圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。如第12L圖所繪示之第二型多工器211係類似於如第12G圖所繪示之第二型多工器211，而其不同處係在於每一三態緩衝器217及218係由一電晶體取代，例如為N型MOS電晶體或P型MOS電晶體。
請參見第12H圖至第12L圖，每一電晶體215可以形成一通道，該通道之輸入端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器215之第一輸入所耦接之處，該通道之輸出端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器215之輸出所耦接之處，其 閘極係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器215之第二輸入所耦接之處。每一電晶體216可以形成一通道，該通道之輸入端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器216之第一輸入所耦接之處，該通道之輸出端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器216之輸出所耦接之處，其閘極係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器216之第二輸入所耦接之處。每一三態緩衝器(反相器)217可以形成一通道，該通道之輸入端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器217之第一輸入所耦接之處，該通道之輸出端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器217之輸出所耦接之處，其閘極係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器217之第二輸入所耦接之處。每一電晶體218可以形成一通道，該通道之輸入端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器218之第一輸入所耦接之處，該通道之輸出端係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器218之輸出所耦接之處，其閘極係耦接至如第12A圖至第12G圖所繪示之取代前三態緩衝器218之第二輸入所耦接之處。
由多工器所組成之交叉點開關之說明
如第11A圖及第11B圖所描述之第一型及第二型交叉點開關379係由多個如第10A圖至第10F圖所繪示之通過/不通過開關258所構成。然而，交叉點開關379亦可由任一型之第一型至第三型多工器211所構成，如下所述：
(1)第三型交叉點開關
第11C圖係為根據本申請案之實施例所繪示之由多個多功器所組成之第三型交叉點開關之電路圖。請參見第11C圖，第三型交叉點開關379可以包括四個如第12A圖至第12L圖所繪示之第一型、第二型或第三型多工器211，其每一個包括第一組之三個輸入及第二組之兩個輸入，且適於根據其第二組之兩個輸入的組合從其第一組之三個輸入中選擇其一獲得其輸出。舉例而言，應用於第三型交叉點開關379之第二型多工器211可以參考如第12F圖及第12K圖所繪示之第二型多工器211。四個多工器211其中之一個之第一組之三個輸入D0-D2之每一個可以耦接至四個多工器211其中另兩個之第一組之三個輸入D0-D2其中之一及四個多工器211其中另一個之輸出Dout。因此，四個多工器211之每一個的第一組之三個輸入D0-D2可以分別耦接至在三個不同方向上分別延伸至四個多工器211之另外三個之輸出的三條金屬線路，且四個多工器211之每一個可以根據其第二組之輸入A0及A1的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout。四個多工器211之每一個還包括通過/不通開關或開關緩衝器292，可以根據其輸入SC-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A0及A1從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout。舉例而言，上面的多工器211其第一組之三個輸入可以分別耦接至在三個不同方向上分別延伸至左側、下面及右側的多工器211之輸出Dout(位在節點N23、N26及N25)的三條金屬線路，且上面的多工器211可以根據其第二組之輸入A01及A11的組合從其第一組之輸入D0-D2中選擇其一傳送至其輸出Dout(位在節點N24)。上面的多工器211之通過/不通開關或開關緩衝器292可以根據其輸入SC1-4切換成開啟或關閉的狀態，讓根據其第二組之輸入A01及A11從其第一組之三個輸入D0-D2中所選擇的一個傳送至或是不傳送至其輸出Dout(位在節點N24)。
(2)第四型交叉點開關
第11D圖係為根據本申請案之實施例所繪示之由多功器所構成之第四型交叉點開關之電路圖。請參見第11D圖，第四型交叉點開關379可以是由如第12A圖至第12L圖所描述之第一型至第三型中任一型多工器211所構成。舉例而言，當第四型交叉點開關379係如第12A圖、第12C圖、第12D圖及第12H圖至第12J圖所描述之第一型至第三型中任一型多工器211所構成時，第四型交叉點開關379可以根據其第二組之輸入A0-A3的組合，從其第一組之輸入D0-D15中選擇其一傳送至其輸出Dout。
大型輸入/輸出(I/O)電路之說明
第13A圖係為根據本申請案之實施例所繪示之大型I/O電路之電路圖。請參見第13A圖，半導體晶片可以包括多個I/O接墊272，可耦接至其大型靜電放電(ESD)保護電路273、其大型驅動器274及其大型接收器275。大型靜電放電(ESD)保護電路、大型驅動器274及大型接收器275可組成一大型I/O電路341。大型靜電放電(ESD)保護電路273可以包括兩 個二極體282及283，其中二極體282之陰極耦接至電源端(Vcc)，其陽極耦接至節點281，而二極體283之陰極耦接至節點281，而其陽極耦接至接地端(Vss)，節點281係耦接至I/O接墊272。
請參見第13A圖，大型驅動器274之第一輸入係耦接訊號(L_Enable)，用以致能大型驅動器274，而其第二輸入耦接資料(L_Data_out)，使得該資料(L_Data_out)可經大型驅動器274之放大或驅動以形成其輸出(位在節點281)，經由I/O接墊272傳送至位在該半導體晶片之外部的電路。大型驅動器274可以包括一P型MOS電晶體285及一N型MOS電晶體286，兩者的汲極係相互耦接作為其輸出(位在節點281)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。大型驅動器274可以包括一非及(NAND)閘287及一非或(NOR)閘288，其中非及(NAND)閘287之輸出係耦接至P型MOS電晶體285之閘極，非或(NOR)閘288之輸出係耦接至N型MOS電晶體286之閘極.。大型驅動器274之非及(NAND)閘287之第一輸入係耦接至大型驅動器274之反相器289之輸出，而其第二輸入係耦接至資料(L_Data_out)，非及(NAND)閘287可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體285之閘極。大型驅動器274之非或(NOR)閘288之第一輸入係耦接至資料(L_Data_out)，而其第二輸入係耦接至訊號(L_Enable)，非或(NOR)閘288可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體286之閘極。反相器289之輸入係耦接訊號(L_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘287之第一輸入。
請參見第13A圖，當訊號(L_Enable)係為邏輯值“1”時，非及(NAND)閘287之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體285，而非或(NOR)閘288之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體286。此時，訊號(L_Enable)會禁能大型驅動器274，使得資料(L_Data_out)不會傳送至大型驅動器274之輸出(位在節點281)。
請參見第13A圖，當訊號(L_Enable)係為邏輯值“0”時，會致能大型驅動器274。同時，當資料(L_Data_out)係為邏輯值“0”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“1”，以關閉P型MOS電晶體285及開啟N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“0”的狀態，並傳送至I/O接墊272。若是當資料(L_Data_out)係為邏輯值“1”時，非及(NAND)閘287及非或(NOR)閘288之輸出係為邏輯值“0”，以開啟P型MOS電晶體285及關閉N型MOS電晶體286，讓大型驅動器274之輸出(位在節點281)處在邏輯值“1”的狀態，並傳送至I/O接墊272。因此，訊號(L_Enable)可以致能大型驅動器274，以放大或驅動資料(L_Data_out)形成其輸出(位在節點281)，並傳送至I/O接墊272。
請參見第13A圖，大型接收器275之第一輸入係耦接該I/O接墊272，可經由大型接收器275之放大或驅動以形成其輸出(L_Data_in)，大型接收器275之第二輸入係耦接訊號(L_Inhibit)，用以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)。大型接收器275包括一非及(NAND)閘290，其第一輸入係耦接至該I/O接墊272，而其第二輸入係耦接訊號(L_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至大型接收器275之反相器291。反相器291之輸入係耦接非及(NAND)閘290之輸出，並可將其輸入反向而形成其輸出，作為大型接收器275之輸出(L_Data_in)。
請參見第13A圖，當訊號(L_Inhibit)係為邏輯值“0”時，非及(NAND)閘290之輸出係總是為邏輯值“1”，而大型接收器275之輸出(L_Data_in)係總是為邏輯值“1”。此時，可以抑制大型接收器275產生與其第一輸入有關之其輸出(L_Data_in)，其第一輸入係耦接至該I/O接墊272。
請參見第13A圖，當訊號(L_Inhibit)係為邏輯值“1”時，會啟動大型接收器275。同時，當由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料係為邏輯值“1”時，非及(NAND)閘290之輸出係為邏輯值“0”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該1/O接墊272的資料係為邏輯值“0”時，非及(NAND)閘290之輸出係為邏輯值“1”，使得大型接收器275之輸出(L_Data_in)係為邏輯值“0”。因此，訊號(L_Inhibit)可以啟動大型接收器275，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O接墊272的資料形成其輸出(L_Data_in)。
請參見第13A圖，該I/O接墊272之輸入電容，例如是由大型靜電放電(ESD)保護電路273及大型接收器275所產生的，而其範圍例如介於2pF與100pF之間、介於2pF與50pF之間、介於2pF與30pF之間、大於2pF、大於5pF、大於10pF、大於15pF或是大於20pF。大型驅動器274之輸出電容或是驅動能力或負荷例如是介於2pF與100pF之間、介於2pF與50pF之間、介於2pF與30pF之間或是大於2pF、大於5pF、大於10pF、大於15pF或是大於20pF。大型靜電放電(ESD)保護電路273之尺寸例如是介於0.5pF與20pF之間、介於0.5pF與15pF之間、介於0.5pF與10pF之間、介於0.5pF與5pF之間、介於0.5pF與20pF之間、大於0.5pF、大於1pF、大於2pF、大於3pF、大於5pf或是大於10pF。
小型輸入/輸出(I/O)電路之說明
第13B圖係為根據本申請案之實施例所繪示之小型I/O電路之電路圖。請參見第13B圖，半導體晶片可以包括多個I/O金屬接墊372，可耦接至其小型靜電放電(ESD)保護電路373、其小型驅動器374及其小型接收器375。小型靜電放電(ESD)保護電路、小型驅動器374及小型接收器375可組成一小型I/O電路203。小型靜電放電(ESD)保護電路373可以包括兩個二極體382及383，其中二極體382之陰極耦接至電源端(Vcc)，其陽極耦接至節點381，而二極體383之陰極耦接至節點381，而其陽極耦接至接地端(Vss)，節點381係耦接至I/O金屬接墊372。
請參見第13B圖，小型驅動器374之第一輸入係耦接訊號(S_Enable)，用以致能小型驅動器374，而其第二輸入耦接資料(S_Data_out)，使得該資料(S_Data_out)可經小型驅動器374之放大或驅動以形成其輸出(位在節點381)，經由I/O金屬接墊372傳送至位在該半導體晶片之外部的電路。小型驅動器374可以包括一P型MOS電晶體385及一N型MOS電晶體386，兩者的汲極係相互耦接作為其輸出(位在節點381)，兩者的源極係分別耦接至電源端(Vcc)及接地端(Vss)。小型驅動器374可以包括一非及(NAND)閘387及一非或(NOR)閘388，其中非及(NAND)閘387之輸出係耦接至P型MOS電晶體385之閘極，非或(NOR)閘388之輸出係耦接至N型MOS電晶體386之閘極.。小型驅動器374之非及(NAND)閘387之第一輸入係耦接至小型驅動器374之反向器389之輸出，而其第二輸入係耦接至資料(S_Data_out)，非及(NAND)閘387可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至P型MOS電晶體385之閘極。小型驅動器374之非或(NOR)閘388之第一輸入係耦接至資料(S_Data_out)，而其第二輸入係耦接至訊號(S_Enable)，非或(NOR)閘388可以對其第一輸入及其第二輸入進行非或運算而產生其輸出，其輸出係耦接至N型MOS電晶體386之閘極。反向器389之輸入係耦接訊號(S_Enable)，並可將其輸入反向而形成其輸出，其輸出係耦接至非及(NAND)閘387之第一輸入。
請參見第13B圖，當訊號(S_Enable)係為邏輯值“1”時，非及(NAND)閘387之輸出係總是為邏輯值“1”，以關閉P型MOS電晶體385，而非或(NOR)閘388之輸出係總是為邏輯值“0”，以關閉N型MOS電晶體386。此時，訊號(S_Enable)會禁能小型驅動器374，使得資料(S_Data_out)不會傳送至小型驅動器374之輸出(位在節點381)。
請參見第13B圖，當訊號(S_Enable)係為邏輯值“0”時，會致能小型驅動器374。同時，當資料(S_Data_out)係為邏輯值“0”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“1”，以關閉P型MOS電晶體385及開啟N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“0”的狀態，並傳送至I/O金屬接墊372。若是當資料(S_Data_out)係為邏輯值“1”時，非及(NAND)閘387及非或(NOR)閘388之輸出係為邏輯值“0”，以開啟P型MOS電晶體385及關閉N型MOS電晶體386，讓小型驅動器374之輸出(位在節點381)處在邏輯值“1”的狀態，並傳送至I/O金屬接墊372。因此，訊號(S_Enable)可以致能小型驅動器374，以放大或驅動資料(S_Data_out)形成其輸出(位在節點381)，並傳送至I/O金屬接墊372。
請參見第13B圖，小型接收器375之第一輸入係耦接該I/O金屬接墊372，可經由小型接收器375之放大或驅動以形成其輸出(S_Data_in)，小型接收器375之第二輸入係耦接訊號(S_Inhibit)，用以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)。小型接收器375包括一非及(NAND)閘390，其第一輸入係耦接至該I/O金屬接墊372，而其第二輸入係耦 接訊號(S_Inhibit)，非及(NAND)閘290可以對其第一輸入及其第二輸入進行非及運算而產生其輸出，其輸出係耦接至小型接收器375之反相器391。反相器391之輸入係耦接非及(NAND)閘390之輸出，並可將其輸入反向而形成其輸出，作為小型接收器375之輸出(S_Data_in)。
請參見第13B圖，當訊號(S_Inhibit)係為邏輯值“0”時，非及(NAND)閘390之輸出係總是為邏輯值“1”，而小型接收器375之輸出(S_Data_in)係總是為邏輯值“1”。此時，可以抑制小型接收器375產生與其第一輸入有關之其輸出(S_Data_in)，其第一輸入係耦接至該I/O金屬接墊372。
請參見第13B圖，當訊號(S_Inhibit)係為邏輯值“1”時，會啟動小型接收器375。同時，當由位在半導體晶片之外部的電路傳送至該I/O金屬接墊372的資料係為邏輯值“1”時，非及(NAND)閘390之輸出係為邏輯值“0”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“1”；當由位在半導體晶片之外部的電路傳送至該I/O金屬接墊372的資料係為邏輯值“0”時，非及(NAND)閘390之輸出係為邏輯值“1”，使得小型接收器375之輸出(S_Data_in)係為邏輯值“0”。因此，訊號(S_Inhibit)可以啟動小型接收器375，以放大或驅動由位在半導體晶片之外部的電路傳送至該I/O金屬接墊372的資料形成其輸出(S_Data_in)。
請參見第13B圖，該I/O金屬接墊372之輸入電容，例如是由小型靜電放電(ESD)保護電路373及小型接收器375所產生的，而其範圍例如介於0.1pF與10pF之間、介於0.1pF與5pF之間、介於0.1pF與3pF之間、介於0.1pF與2pF之間、小於10pF、小於5pF、小於3pF、小於1pF或是小於1pF。小型驅動器374之輸出電容或是驅動能力或負荷例如是介於0.1pF與10pF之間、介於0.1pF與5pF之間、介於0.1pF與3pF之間、介於0.1pF與2pF之間、小於10pF、小於5pF、小於3pF、小於2pF或是小於1pF。小型靜電放電(ESD)保護電路373之尺寸例如是介於0.05pF與10pF之間、介於0.05pF與5pF之間、介於0.05pF與2pF之間、介於0.05pF與1pF之間、小於5pF、小於3pF、小於2pF、小於1pF或是小於0.5pF。
可編程邏輯區塊之說明
第14A圖係為根據本申請案之實施例所繪示之可編程邏輯區塊之方塊圖。請參見第14A圖，可編程邏輯區塊(LB)201可以是各種形式，包括一查找表(LUT)210及一多工器211，可編程邏輯區塊(LB)201之多工器211包括第一組之輸入，例如為如第12A圖、第12C圖、第12D圖或第12G圖至第121圖所繪示之D0-D15或是如第12E圖所繪示之D0-D255，其每一個係耦接儲存在查找表(LUT)210中之其中一結果值或編程碼；可編程邏輯區塊(LB)201之多工器211還包括第二組之輸入，例如為如第12A圖、第12C圖、第12D圖或第12G圖至第12I圖所繪示之4個輸入A0-A3或是如第12E圖所繪示之8個輸入A0-A7，用於決定其第一組之輸入其中之一傳送至其輸出，例如為如第12A圖、第12C圖至第12E圖或第12G圖至第4I圖所繪示之Dout，作為可編程邏輯區塊(LB)201之輸出。多工器211之第二組之輸入，例如為如第12A圖、第12C圖、第12D圖或第12G圖至第12I圖所繪示之4個輸入A0-A3或是如第12E圖所繪示之8個輸入A0-A7，係作為可編程邏輯區塊(LB)201之輸入。
請參見第14A圖，可編程邏輯區塊(LB)201之查找表(LUT)210可以包括多個記憶體單元490，其每一個係儲存其中一結果值或編程碼，而每一記憶體單元490係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。可編程邏輯區塊(LB)201之多工器211之第一組之輸入，例如為如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖所繪示之D0-D15或是如第12E圖所繪示之D0-D255，其中如第9A圖中反相器770的每一個輸出端Inv_out本身之輸入端Inv_in耦接至記憶體單元490的輸出端，即是(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800；(2)如第6E圖或第6G圖中用於查找表(IUT)210的非揮發性記憶體(NVM)單元910的輸出 端M3或M12；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。可編程邏輯區塊(LB)201之多工器211之第一組之輸入，例如為如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖所繪示之D0-D15或是如第12E圖所繪示之D0-D255，其中每一輸入耦接至記憶體單元490的輸出，記憶體單元490即是(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，該非揮發性記憶體(NVM)單元600,650,700,760或800耦接至如第9C圖中關關架構774；(2)如第6E圖或第6G圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900耦接至如第9C圖中關關架構774；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910耦接至如第9C圖中關關架構774。因此儲存於每一記憶體單元490中的結果值或編程碼可以傳送至可編程邏輯區塊(LB)201之多工器211之第一組之其中一輸入。
另外，當可編程邏輯區塊(LB)201之多工器211係為第二型或第三型時，如第12C圖、第12D圖或第12J圖所示，可編程邏輯區塊(LB)201還包括其他的記憶體單元490，用於儲存編程碼，而其輸出係耦接至其多工器211之多級三態緩衝器292之輸入SC-4。每一該些其他的記憶體單元490係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，對於可編程邏輯區塊(LB)201中如第12C圖、第12D圖、第121圖或第12J圖之第2類型或第3類型的多工器211，本身的多級三態緩衝器292之輸入SC-4耦接至第9圖中一反相器770的輸出Inv_out，其本身的之輸入端Inv_in耦接至記憶體單元490的輸出端，即是(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800；(2)如第6E圖或第6G圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元910的輸出端M3或M12；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。可替代方案，對於可編程邏輯區塊(LB)201，中如第12C圖、第12D圖、第12I圖或第12J圖之第2類型或第3類型的多工器211，其輸入SC-4耦接至記憶體單元490的輸出，記憶體單元490即是(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，該非揮發性記憶體(NVM)單元600,650,700,760或800耦接至如第9C圖中關關架構774；(2)如第6E圖或第6G圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900耦接至如第9C圖中關關架構774；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中用於查找表(LUT)210的非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910耦接至如第9C圖中關關架構774。可替代方案，對於可編程邏輯區塊(LB)201中如第12C圖、第12D圖、第12I圖或第12J圖之第2類型或第3類型的多工器211，本身的多級三態緩衝器292具有控制P型MOS電晶體295及控制N型MOS電晶體296，此二MOS電晶體295及296分別具有閘極端耦接(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關連之二反相輸出，用以保存或儲存一編程碼(programming code)以切換”開啟”或關閉；(2)與在第6E圖或第6G圖所描述之非 揮發性記憶體(NVM)單元900的輸出M3或輸出M12相關連的二反相輸出，用以保存或儲存一編程碼以切換”開啟”或關閉；(3)與在第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出M6、M15、M9或輸出M18相關連的二反相輸出，用以保存或儲存一編程碼以切換”開啟”或關閉，12C圖、第12D圖、第12I圖或第12J圖所示之反相器297可以省略。
可編程邏輯區塊(LB)201可包括查找表(LUT)210，該查找表(LUT)210可被編程以儲存或保存結果值(resulting values)或編程原始碼，該查找表(LUT)210可用於邏輯操作(運算)或布爾運算(Boolean operation)，例如是AND、NAND、OR、NOR等操作運算，或結合上述二種或上述多種操作運算的一種操作運算，例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第14B圖中的OR邏輯閘/OR操作器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第14C圖顯示查找表(LUT)210用以達到如第14B圖所示之OR操作器，如第14C圖所示，查找表(LUT)210記錄或儲存如第14B圖中OR操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M9或M18耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一。多工器211可用於決定其第一組四個輸入為其輸出，如第12G圖或第12L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第14A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與邏輯運算器相同的操作運算，即如第14D圖中AND運算器，以本實施例而言，可編程邏輯區塊(LB)201具有二個輸入，例如是A0及A1，以及具有一輸出，例如是Dout，第14E圖顯示查找表(LUT)210用以達到如第14D圖所示之AND操作器，如第14E圖所示，查找表(LUT)210記錄或儲存如第14D圖中AND操作器的每一四個結果值或編程原始碼，其中四個結果值或編程原始碼係根據其輸入A0及A1的四種組合而產生，查找表(LUT)210可用分別儲存在四個記憶體單元490的四個結果值或編程原始碼進行編程，每一查找表(LUT)210可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M9或M18耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一。可替代方案，該查找表(LUT)210可分別用四個結果值或編程碼編程而儲存在四個記憶體單元490，每一記憶體單元490可參考(1)如 第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一，用於可編程邏輯區塊(LB)201，其節點M1或M10耦接至如第9C圖中切換架構774節點F1及其節點M2或M11耦接至切換架構774節點F2；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M6、M15、M9或M18耦接至如第12G圖或第12L圖中用於可編程邏輯區塊(LB)201的第一組多工器211之四個輸入D0-D3其中之一，用於可編程邏輯區塊(LB)201，其節點M4、M13、M7或M16耦接至如第9C圖中切換架構774節點F1及其節點M5、M14、M8或M17耦接至切換架構774節點F2。多工器211可用於決定其第一組四個輸入為其輸出，如第12G圖或第12L圖中的輸出Dout，其中係依據本身第二組的輸入A0及A1的一種組合而決定。如第14A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
例如查找表(LUT)210可被編程以引導可編程邏輯區塊(LB)201達到與如第14F圖所示之邏輯運算器相同的操作運算，如第14F圖，可編程邏輯區塊(LB)201可以編程以執行邏輯運算或布林運算，例如為及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。查找表(LUT)210可以編程讓可編程邏輯區塊(LB)201可以執行邏輯運算，例如與第6B圖所示之邏輯運算子所進行之邏輯運算相同。請參見第6B圖，該邏輯運算子例如包括平行排列之一及(AND)閘212及一非及(NAND)閘213，其中及(AND)閘212可以對其二輸入X0及X1(亦即為該邏輯運算子之二輸入)進行及(AND)運算以產生一輸出，非及(NAND)閘213可以對其二輸入X2及X3(亦即為該邏輯運算子之二輸入)進行非及(NAND)運算以產生一輸出。該邏輯運算子例如還包括一非及(NAND)閘214，其二輸入係分別耦接及(AND)閘212之輸出及非及(NAND)閘213之輸出，非及(NAND)閘214可以對其二輸入進行非及(NAND)運算以產生一輸出Y，作為該邏輯運算子之輸出。如第14A圖所繪示之可編程邏輯區塊(LB)201可以達成如第14B圖所繪示之邏輯運算子所進行之邏輯運算。就本實施例而言，可編程邏輯區塊(LB)201可以包括如上所述之4個輸入，例如為A0-A3，其第一個輸入A0係對等於該邏輯運算子之輸入X0，其第二個輸入A1係對等於該邏輯運算子之輸入X1，其第三個輸入A2係對等於該邏輯運算子之輸入X2，其第四個輸入A3係對等於該邏輯運算子之輸入X3。可編程邏輯區塊(LB)201可以包括如上所述之輸出Dout，係對等於該邏輯運算子之輸出Y。
第14G圖繪示查找表(LUT)210，可應用在達成如第14F圖所繪示之邏輯運算子所進行之邏輯運算。請參見第14G圖，查找表(LUT)210可以記錄或儲存如第14F圖所繪示之邏輯運算子依據其輸入X0-X3之16種組合而分別產生所有共16個之結果值或編程碼。查找表(LUT)210可以編程有該些16個結果值或編程碼儲存在16個記憶體單元490，每一查找表(LUT)210可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M9或M18耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第12A圖、第12C圖、 第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一。可替代方案，該查找表(LUT)210可分別用16個結果值或編程碼編程而儲存在16個記憶體單元490，每一記憶體單元490可參考(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0耦接至如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一，用於可編程邏輯區塊(LB)201，其節點M1或M10耦接至如第9C圖中切換架構774節點F1及其節點M2或M11耦接至切換架構774節點F2；或(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M6、M15、M9或M18耦接至如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之16個輸入D0-D15其中之一，用於可編程邏輯區塊(LB)201，其節點M4、M13、M7或M16耦接至如第9C圖中切換架構774節點F1及其節點M5、M14、M8或M17耦接至切換架構774節點F2。多工器211可用於決定其第一組16個輸入為其輸出D0-D15，如第12A圖、第12C圖、第12D圖或第12H圖至第12J圖中的輸出Dout，其中係依據本身第二組的輸入A0及A3的一種組合而決定。如第14A圖所示的多工器211的輸出Dout可作為可編程邏輯區塊(LB)201的輸出。
或者，可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可執行如第14B圖、第14D圖或第14F圖所示之邏輯運算或布林運算。
或者，多個可編程邏輯區塊(LB)201可經編程以整合形成一計算運算子，例如執行加法運算、減法運算、乘法運算或除法運算。計算運算子例如是加法器電路、多工器、移位寄存器、浮點電路及乘法和/或除法電路。第14H圖為本發明實施例之運算操作器的方塊示意圖。舉例而言，如第14H圖中計算運算子可以將兩個二進制數字[A1,A0]及[A3,A2]相乘以產生一四個二進制數字之輸出[C3,C2,C1,C0]，如第14I圖所示。運算操作器可將四個輸入[A1,A0]及[A3,A2]分別耦接至四個可編程邏輯區塊(LB)201中的每四個輸入端，其中運算操作器的每一個可以根據其輸入[A1,A0,A3,A2]之組合而產生其輸出，其輸出係為四個二進制數字[C3,C2,C1,C0]其中之一的二進制數字。在將二進制數字[A1,A0]乘以二進制數字[A3,A2]時，這4個可編程邏輯區塊(LB)201可以根據相同的其輸入[A1,A0,A3,A2]之組合而分別產生其輸出，亦即為四個二進制數字[C3,C2,C1,C0]其中之一，這4個可編程邏輯區塊(LB)201可以分別編程有查找表(LUT)210，亦即為Table-0、Table-1、Table-2及Table-3。
舉例而言，請參見第14A圖、第14H圖及第14I圖，許多記憶體單元490可以組成供作為每一查找表(LUT)210(Table-0、Table-1、Table-2或Table-3)之用，其中每一記憶體單元490可以參考如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，且可以儲存對應於四個二進制數字C0-C3其中之一的其中一結果值或編程碼。這4個可編程邏輯區塊(LB)201其中第一個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9A圖中的一反相器770的輸出Inv_out用於查找表(LUT)210(Table-0)，其中反相器770本身的輸入input Inv_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB)201之輸出C0；這4個可編程邏輯區塊(LB)201其中第二個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9A圖中的一反相器770的輸出Inv_out用於查找表(LUT)210(Table-1)，其中反相器770本身的輸入input Inv_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編 程邏輯區塊(LB)201之輸出C1；這4個可編程邏輯區塊(LB)201其中第三個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9A圖中的一反相器770的輸出Inv_out用於查找表(LUT)210(Table-2)，其中反相器770本身的輸入input Inv_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB)201之輸出C2；這4個可編程邏輯區塊(LB)201其中第四個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9A圖中的一反相器770的輸出Inv_out用於查找表(LUT)210(Table-3)，其中反相器770本身的輸入input Inv_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB)201之輸出C3。每一記憶體490的輸出用於查找表(LUT)210 Table-0,Table-1,Table-2及Table-3，其可參考(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M6、M15、M9或M18。
可替代方案，這4個可編程邏輯區塊(LB)201其中第一個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9B圖中的一中繼器773的輸出Rep_out用於查找表(LUT)210(Table-0)，其中中繼器773本身的輸入input Rep_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB)201之輸出C0；這4個可編程邏輯區塊(LB)201其中第二個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9B圖中的一中繼器773的輸出Rep_out用於查找表(LUT)210(Table-1)，其中中繼器773本身的輸入input Rep_iin係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編程邏輯區塊(LB)201之輸出C1；這4個可編程邏輯區塊(LB)201其中第三個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9B圖中的一中繼器773的輸出Rep_out用於查找表(LUT)210(Table-2)，其中中繼器773本身的輸入input Rep_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB)201之輸出C2；這4個可編程邏輯區塊(LB)201其中第四個之多工器211之第一組之輸入D0-D15其每一個係耦接至如第9B圖中的一中繼器773的輸出Rep_out用於查找表(LUT)210(Table-3)，其中中繼器773本身的輸入input Rep_in係耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB)201之輸出C3。每一記憶體490的輸出用於查找表(LUT)210 Table-0,Table-1,Table-2及Table-3，其可參考(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M6、M15、M9或M18。
可替代方案，這4個可編程邏輯區塊(LB)201其中第一個之多工器211之第一組之輸入D0-D15，每一輸入耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第一個可編程邏輯區塊(LB)201之輸出C0；這4個可編程邏輯區塊(LB)201其中第二個之多工器211之第一組之輸入D0-D15，每一輸入耦接至一記憶體單元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第二個可編程邏輯區塊(LB)201之輸出C1；這4個可編程邏輯區塊(LB)201其中第三個之多工器211之第一組之輸入D0-D1，每一輸入耦接至一記憶體單 元490的輸出，，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第三個可編程邏輯區塊(LB)201之輸出C2；這4個可編程邏輯區塊(LB)201其中第四個之多工器211之第一組之輸入D0-D15，每一輸入耦接至一記憶體單元490的輸出，而其第二組之輸入A0-A3係決定讓其第一組之輸入D0-D15其中之一傳送至其輸出Dout，作為第四個可編程邏輯區塊(LB)201之輸出C3。每一記憶體490的輸出用於查找表(LUT)210 Table-0,Table-1,Table-2及Table-3，其可參考(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910本身的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910本身的輸出M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
因此，請參見第14H圖及第14I圖，這4個可編程邏輯區塊(LB)201可以構成該計算運算子，並且可以根據相同的其輸入之組合[A1,A0,A3,A2]分別產生二進制的其輸出C0-C3，以組成四個二進制數字[C0,C1,C2,C3]。在本實施例中，這4個可編程邏輯區塊(LB)201之相同的輸入即為該計算運算子之輸入，這4個可編程邏輯區塊(LB)201之輸出C0-C3即為該計算運算子之輸出。該計算運算子可以根據其四位元輸入之組合[A1,A0,A3,A2]產生四個二進制數字[C0,C1,C2,C3]之輸出。
請參見第14H圖及第14I圖，舉3乘以3的例子而言，這4個可編程邏輯區塊(LB)201之輸入的組合[A1,A0,A3,A2]均為[1,1,1,1]，根據其輸入的組合可以決定二進制的其輸出[C3,C2,C1,C0]係為[1,0,0,1]。第一個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C0，係為邏輯值為“1”之二進制數字；第二個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C1，係為邏輯值為“0”之二進制數字；第三個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C2，係為邏輯值為“0”之二進制數字；第四個可編程邏輯區塊(LB)201可以根據輸入的組合([A1,A0,A3,A2]=[1,1,1,1])，產生其輸出C3，係為邏輯值為“1”之二進制數字。
或者，這4個可編程邏輯區塊(LB)201可由多個可編程邏輯閘取代，經編程後可形成如14J圖所示之電路執行計算運算，其相同於前述這4個可編程邏輯區塊(LB)201所執行之計算運算。計算運算子可以編程以形成如14J圖所示之電路，可對兩個二進制數字[A1,A0]及[A3,A2]進行乘法運算以獲得四個二進制數字[C3,C2,C1,C0]，其運算結果如第14H圖及第14I圖所示。請參見第14J圖，該計算運算子可以編程有一及(AND)閘234，可以對其二輸入(亦即為該計算運算子之二輸入A0及A3)進行及(AND)運算以產生其輸出；該計算運算子還編程有一及(AND)閘235，可以對其二輸入(亦即為該計算運算子之二輸入A0及A2)進行及(AND)運算以產生其輸出，作為該計算運算子之輸出C0；該計算運算子還編程有一及(AND)閘236，可以對其二輸入(亦即為該計算運算子之二輸入A1及A2)進行及(AND)運算以產生其輸出；該計算運算子還編程有一及(AND)閘237，可以對其二輸入(亦即為該計算運算子之二輸入A1及A3)進行及(AND)運算以產生其輸出；該計算運算子還編程有一互斥或(ExOR)閘238，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生其輸出，作為該計算運算子之輸出C1；該計算運算子還編程有一及(AND)閘239，可以對分別耦接至及(AND)閘234及236之輸出的其二輸入進行及(AND)運算以產生其輸出；該計算運算子還編程有一互斥或(ExOR)閘242，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行互斥或(Exclusive-OR)運算以產生其輸出，作為該計算運算子之輸出C2；該計算運算子還編程有一 及(AND)閘253，可以對分別耦接至及(AND)閘239及237之輸出的其二輸入進行及(AND)運算以產生其輸出，作為該計算運算子之輸出C3。
綜上所述，可編程邏輯區塊(LB)201可以設有用於查找表(LUT)210之2的n次方個的記憶體單元490，儲存針對n個其輸入的所有組合(共2的n次方個組合)所對應之2的n次方個的結果值或編程碼。舉例而言，數目n可以是任何大於或等於2的整數，例如是介於2到64之間。例如請參見第14A圖、第14G圖、第14H圖及第14J圖，可編程邏輯區塊(LB)201之輸入的數目可以是等於4，故針對其輸入的所有組合所對應之結果值或編程碼之數目係為2的4次方個，亦即為16個。
如上所述，如第14A圖所繪示之可編程邏輯區塊(LB)201可以對其輸入執行邏輯運算以產生其輸出，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算。例如，當可編程邏輯區塊(LB)201用於在其輸出執行一NAND操作時，該可編程邏輯區塊(LB)201可包括複數查找表(LUT)210，用以分別在可編程邏輯塊201的輸入的多個組合上提供NAND操作的結果值，其中可編程邏輯區塊(LB)201可用於依據其輸入的組合之一選擇其中之一的結果值而獲得其輸出。如第14A圖所繪示之可編程邏輯區塊(LB)201亦可以對其輸入執行計算運算以產生其輸出，其中該計算運算包括加法運算、減法運算、乘法運算或除法運算。
可編程交互連接線之說明
第15A圖係為根據本申請案之實施例所繪示之由通過/不通開關所編程之可編程交互連接線之方塊圖。請參見第15A圖，如第10A圖至第10F圖所繪示之第一型至第六型之通過/不通過開關258可編程以控制二可編程交互連接線361是否要讓其相互耦接，其中一可編程交互連接線361係耦接至通過/不通過開關258之節點N21，而其中另一可編程交互連接線361係耦接至通過/不通過開關258之節點N22。因此，通過/不通過開關258可以切換成開啟狀態，讓該其中一可編程交互連接線361可經由通過/不通過開關258耦接至該其中另一可編程交互連接線361；或者，通過/不通過開關258亦可以切換成關閉狀態，讓該其中一可編程交互連接線361不經由通過/不通過開關258耦接至該其中另一可編程交互連接線361。
請參見第15A圖，記憶體單元362可以耦接通過/不通過開關258，用以控制開啟或關閉通過/不通過開關258，其中記憶體單元362係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。當可編程交互連接線361係透過如第10A圖所繪示之第一型通過/不通過開關258進行編程時，第一型通過/不通過開關258之每一節點SC-1及SC-2可耦接至記憶體單元362之二個反相輸出端，其可參考以下：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關聯的二個反相輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12相關聯之二個反相輸出端；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之二個反相輸出端，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第一型通過/不通過開關258，讓分別耦接第一型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
如第10B圖所示之第二型通過/不通過開關258可用於可編程交互連接線361，第二型通過/不通過開關258之節點SC-3可耦接至如第9A圖中的一反相器770的輸出端Inv_out，其反相器770本身的輸入端Inv_in耦接至記憶體單元362的一輸出端，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出 端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的輸出，以控制開啟或關閉第二型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。可替代之方案，第二型通過/不通過開關258可用於可編程交互連接線361，第二型通過/不通過開關258之節點SC-3可耦接至如第9B圖中的一中繼器773的輸出端Rep_out，其中繼器773本身的輸入端Rep_out耦接至記憶體單元362的一輸出端，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的輸出，以控制開啟或關閉第二型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。可替代方案，第二型通過/不通過開關258之節點SC-3可耦接至記憶體單元362的一輸出端，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的輸出，以控制開啟或關閉第二型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
當可編程交互連接線361係透過如第10C圖或第10D圖所繪示之第一型通過/不通過開關258進行編程時，第三型或第四型通過/不通過開關258之每一節點SC-4可耦接至如第9A圖中的一反相器770的輸入端Inv_out，其反相器770本身的輸入端Inv_in耦接至記憶體單元362的一輸出端，其可參考以下：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之輸出端，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。可替代的方案，第三型或第四型通過/不通過開關258之每一節點SC-4可耦接至如第9B圖中的一中繼器773的輸入端Rep_out，其中繼器773本身的輸入端Rep_in耦接至記憶體單元362的一輸出端，其可參考以下：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12； 或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之輸出端，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
可替代的方案，第三型或第四型通過/不通過開關258之每一節點SC-4可耦接至記憶體單元362的一輸出端，其可參考以下：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之輸出端，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
或者另一可替代的方案，，其控制P型及N型MOS電晶體295及296之閘極係分別耦接至記憶體單元362之二反相輸出，其可參考如下所示：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關聯的二個反相輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12相關聯之二個反相輸出端；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之二個反相輸出端，從而接收與儲存在記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第三型或第四型通過/不通過開關258，讓分別耦接第三型或第四型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
如第10B圖所示之第五型及第六型通過/不通過開關258可用於可編程交互連接線361，第五型及第六型通過/不通過開關258之每一節點SC-5及SC-6可耦接至反相器770其中之一(如第9A圖所示)之輸出Inv_out，每一反相器770本身的輸入Inv_in，耦接至一記憶體單元362的輸出，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，從而接收與儲存在記憶體單元362中之二編程碼有關的二相對應的記憶體單元362之輸出，以控制開啟或關閉第五型及第六型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。可替代方案，第五型及第六型通過/不通過開關258之每一節點SC-5及SC-6可耦接至中繼器773其中之一(如第9B圖所示)之輸出Rep_out，每一中繼器773(如第9B圖所示)本身的輸入Rep_in，耦接至一記憶體單元362的輸出，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸 出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，從而接收與儲存在記憶體單元362中之二編程碼有關的二相對應的記憶體單元362之輸出，以控制開啟或關閉第五型及第六型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。可替代方案，第五型及第六型通過/不通過開關258之每一節點SC-5及SC-6可耦接至一記憶體單元362的輸出，其可參考以下說明：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出端N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。從而接收與儲存在記憶體單元362中之二編程碼有關的二相對應的記憶體單元362之輸出，以控制開啟或關閉第五型及第六型通過/不通過開關258，讓分別耦接第二型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態
或者，(1)其在其左側的控制P型及N型MOS電晶體295及296之閘極係分別耦接至二記憶體單元362之二反相輸出，其可參考如下所示：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關聯的二個反相輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12相關聯之二個反相輸出端；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之二個反相輸出端，從而接收與儲存在二記憶體單元362中之編程碼有關的二記憶體單元362的二個反相輸出。
其在右側之控制P型及N型MOS電晶體295及296之閘極係分別耦接至其它二記憶體單元362之二反相輸出，其可參考如下所示：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關聯的二個反相輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12相關聯之二個反相輸出端；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之二個反相輸出端，從而接收與儲存在其它二記憶體單元362中之編程碼有關的記憶體單元362的二個反相輸出，以控制開啟或關閉第五型或第六型通過/不通過開關258，讓分別耦接第五型或第六型通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態，此時其反相器297係可省去的。
在編程記憶體單元362之前或是在編程記憶體單元362當時，可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓通過/不通過開關258切換成開啟狀態，以耦接該二可編程交互連接線361，用於訊號傳輸；或者，透過編成記憶體單元362可讓通過/不通過開關258切換成關閉狀態，以切斷該二可編程交互連接線361之耦接。同樣地，如第11A圖及第11B圖所繪示之第一型及第二型交叉點開關379係由多個上述任一型之通過/不通過開關258所構成，其中每一通過/不通過開關258之節點(SC-1及SC-2)、SC-3、SC-4或(SC-5及SC-6)係耦接至記憶體單元362之輸出(如上所述)，以接收與儲存在記憶體單元362中之編程 碼有關的其輸出來控制開啟或關閉該每一通過/不通過開關258，讓分別耦接該每一通過/不通過開關258之二節點N21及N22的二可編程交互連接線361呈相互耦合狀態或呈斷路狀態。
第15B圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第15B圖，四條可編程交互連接線361係分別耦接如第11C圖所繪示之第三型交叉點開關379之四節點N23-N26。因此，該四條可編程交互連接線361之其中一條可以透過第三型交叉點開關379之切換以耦接至其另外一條、其另外兩條或是其另外三條；因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出。當交叉點開關379係由四個第一型多工器211所構成時，其每一第一型多工器211之第二組之二輸入A0及A1係分別耦接二記憶單元262之輸出(亦即為記憶單元398之輸出Out1或Out2)；或者，當交叉點開關379係由四個如第12F圖或第12K圖中第二型或第三型多工器211所構成時，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及其節點SC-4反相，其每一耦接至如第9A圖中器770其中之一的輸出Inv_out，其中反相器770本身的輸入Inv_in耦接至一記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。可替代之方案，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及其節點SC-4，每一輸入耦接至如第9B圖中二相對應中繼器773的輸出Rep_out，其中中繼器773本身的輸入Rep_in耦接至一記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18；可替代之方案，其每一第二型或第三型多工器211之第二組之二輸入A0及A1及其節點SC-4，每一輸入耦接至記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2；或者，其控制P型及N型MOS電晶體295及296之閘極係分別耦接至另一記憶體單元362之二反相輸出，其可參考如下所示：(1)與第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800相關聯的二個反相輸出端N0；(2)與第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12相關聯之二個反相輸出端；或(3)與第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18相關聯之二個反相輸出端，以接收與儲存在另一記憶體單元362中之編程碼有關的其二反相輸出來控制開啟或關閉其第三型或第四型通過/不通過開關258，讓其第三型或第四型通過/不通過開關258之輸入與輸出Dout呈相互耦合狀態或呈斷路狀態，此時其反相 器297係可省去的。因此，每一多工器211之三輸入係耦接該四條可編程交互連接線361之其中三條，而其輸出係耦接該四條可編程交互連接線361之另一條，每一多工器211可以根據其第二組之二輸入A0及A1讓其第一組之該三輸入其中之一傳送至其輸出，或者再根據節點SC-4之邏輯值或在控制P型及N型MOS電晶體295及296之閘極之邏輯值讓其第一組之該三輸入其中之一傳送至其輸出。
舉例而言，請參見第11C圖及第15B圖，以下說明係以交叉點開關379由四個第二型或第三型多工器211所構成為例。上面的多工器211之每一第二組之輸入A01及A11及其節點SC1-4係耦接至如第9A圖中二相對應反相器770的輸出Inv_out，其中反相器770本身的輸入Inv_in耦接至一記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，左邊的多工器211之第二組之每一輸入A02及A12及其節點SC2-4係耦接至如第9A圖中二相對應反相器770的輸出Inv_out，其中反相器770本身的輸入Inv_in耦接至一記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。下面的多工器211之每一第二組之輸入A03及A13及其節點SC3-4係耦接至如第9A圖中二相對應反相器770的輸出Inv_out，其中反相器770本身的輸入Inv_in耦接至一記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，在右側的一多工器211的其第二組輸入A04,A14及其SC4-4，每一輸入耦接至如第9A圖中其中之一反相器770的輸出Inv_out，其反相器770的輸入Inv_in耦接至其中之一記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。
可替代的方案，上面的多工器211之每一第二組之輸入A01及A11及節點SC1-4係耦接至如第9A圖中二相對應中繼器773的輸出Rep_out，其中中繼器773本身的輸入Rep_in耦接至一記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮 發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，左邊的多工器211之第二組之每一輸入A02及A12及節點SC2-4係耦接至如第9A圖中二相對應中繼器773的輸出Rep_out，其中中繼器773本身的輸入Rep_in耦接至一記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。下面的多工器211之每一第二組之輸入A03及A13及節點SC3-4係耦接至如第9B圖中二相對應中繼器773的輸出Rep_out，其中中繼器773本身的輸入Rep_in耦接至一記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，在右側的一多工器211的其第二組輸入A04,A14及SC4-4，每一輸入耦接至如第9B圖中其中之一中繼器773的輸出Rep_out，其中繼器773的輸入Rep_in耦接至其中之一記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18。
可替代的方案，上面的多工器211之每一第二組之輸入A01及A11及節點SC1-4係耦接至記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2，
左邊的多工器211之第二組之每一輸入A02及A12及節點SC2-4係耦接至記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節 點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2，在編程記憶體單元362-1、362-2、362-3及362-4之前或是在編程記憶體單元362-1、362-2、362-3及362-4當時，四條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362-1、362-2、362-3及362-4可以讓四個第二型或第三型多工器211之每一個從其三個第一組之輸入中選擇其一傳送至其輸出，使得四條可編程交互連接線361其中一條可耦接四條可編程交互連接線361其中另一條、其中另兩條或其中另三條，用於訊號傳輸。下面的多工器211之每一第二組之輸入A03及A13及節點SC3-4係耦接至記憶體單元362-1的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2，在右側的一多工器211的其第二組輸入A04,A14及SC4-4，每一輸入耦接至記憶體單元362-4的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
第15C圖係為根據本申請案之實施例所繪示之由交叉點開關編程之可編程交互連接線之線路圖。請參見第15C圖，如第11D圖所繪示之第四型交叉點開關379之第一組之輸入(例如是16個輸入D0-D15)之每一個係耦接多條可編程交互連接線361(例如是16條)其中之一條，而其輸出Dout係耦接另一條可編程交互連接線361，使得第四型交叉點開關379可以從與其輸入耦接之該些多條可編程交互連接線361中選擇其中一條以耦接至該另一條可編程交互連接線361。第四型交叉點開關379之第二組之輸入A0-A3之每一個係耦接如第9A圖中一反相器770的輸出Inv_out，其中反相器770本身的輸入Inv_in耦接至一記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，以接收與儲存在一記憶體單元362中輸出之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸 出Dout)。可替代方案，交叉點開關379之第二組之輸入A0-A3之每一個係耦接如第9A圖中一中繼器773的輸出Rep_out，其中中繼器773本身的輸入Rep_in耦接至一記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，以接收與儲存在一記憶體單元362中輸出之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸出Dout)。可替代方案，交叉點開關379之第二組之輸入A0-A3之每一個係耦接至一記憶體單元362的輸出，其可參考(1)第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)第6E圖或第6G圖所描述之非揮發性記憶體(NVM)單元900的輸出端M3或M12，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)第7E圖、第7G圖、第7H圖或第7J圖所描述之非揮發性記憶體(NVM)單元910的輸出端M6、M15、M9或M18，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2，以接收與儲存在一記憶體單元362中輸出之編程碼有關的其輸出，來控制第四型交叉點開關379以從其第一組之輸入(例如為耦接該16條可編程交互連接線361之其輸入D0-D15)中選擇其中一個傳送至其輸出(例如為耦接該另一條可編程交互連接線361之其輸出Dout)。在編程記憶體單元362之前或是在編程記憶體單元362當時，該些多條可編程交互連接線361及該另一條可編程交互連接線361是不會用於訊號傳輸的，而透過編程記憶體單元362可以讓第四型交叉點開關379從其第一組之輸入中選擇其一傳送至其輸出，使得該些多條可編程交互連接線361其中一條可耦接至該另一條可編程交互連接線361，用於訊號傳輸。
如第15A圖至第15C圖所示，用於可編程交互連接線361，每一記憶體單元362可以係如如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，對於可編程交互連接線361，在非揮發性記憶體(NVM)單元362被編程、抺除或當非揮發性記憶體(NVM)單元362開始編程或抺除之前，可編程交互連接線361可不用於信號傳輸，在非揮發性記憶體(NVM)單元362被編程、抺除後，當通過/不通過開關258編程且經由非揮發性記憶體(NVM)單元362開啟時，可編程交互連接線361可在操作時被用在信號傳輸，或當通過/不通過開關258編程且經由非揮發性記憶體(NVM)單元362關閉時，可編程交互連接線361在操作時不使用在信號傳輸。
例如，第15D圖為一對第3類型非揮發性記憶體(NVM)單元，此類型的非揮發性記憶體(NVM)單元的輸出耦接至通過/不通過開關，依據本發明之上述實施例以開啟或關閉通過/不通過開關，第3A圖至第3C圖、第15D圖中相同數字的元件，其中第15D圖相同數字的元件規格及說明可參考第3A圖至第3C圖所揭露之規格及說明，如第15D圖所示，一對第3類型非揮發性記憶體(NVM)單元700的二相對應輸出(在操作時)，它們的每一節點N0分別耦接至如第10A圖中通過/不通過開關258的N型MOS電晶體222及P型MOS電晶體223之一閘極端，以建立或切斷二節點N21及節點N22之間的連接，此外第3類型非揮發性記憶體(NVM)單元700可使他們的節點N2相互耦接。
如第15D圖所示，在一第一種情況下，當通過/不通過開關258開始編程至開啟時，(1)在該對中之非揮發性記憶體(NVM)單元700的公共節點N2耦接至他們的第2N型條705，而切換耦接至抺除電壓VEr或編程電壓VPr；(2)在該對中上面的一非揮發性記憶體(NVM)單元700之節點N3可耦接至其第1N型條702，以切換耦接至編程電壓VPr；(3)在該對中下面的一非揮發性記憶體(NVM)單元700之節點N3可耦接至其第1N型條702，以切換耦接至接地參考電壓Vss；(4)在該對中的非揮發性記憶體(NVM)單元700的節點N4可切換耦接接地參考電壓Vss，因此，對於下面的一非揮發性記憶體(NVM)單元700，電子被補獲/困在其浮閘極607710中，以隧穿氧化閘711至其節點N2，從而浮閘極607710可被抺除至邏輯值”1”而關閉其第一P型MOS電晶體730及第二P型MOS電晶體730及開啟其N型MOS電晶體750，對於上面的一第3類型非揮發性記憶體(NVM)單元700，電子可從其節點N4至其浮閘極607710隧穿其氧化閘711，以將電子補獲/困在其浮閘極607710中，因此浮閘極607710可被編程至邏輯值”0”，以開啟/導通其第一P型MOS電晶體730及第二P型MOS電晶體730，並關閉其N型MOS電晶體750。
如第15D圖所示，在一第二種情況下，當通過/不通過開關258開始編程至關閉時，(1)在該對中之非揮發性記憶體(NVM)單元700的公共節點N2耦接至他們的第2N型條705，而切換耦接至抺除電壓VEr或編程電壓VPr；(2)在該對中上面的一非揮發性記憶體(NVM)單元700之節點N3可耦接至其第1N型條702，以切換耦接至接地參考電壓Vss；(3)在該對中下面的一非揮發性記憶體(NVM)單元700之節點N3可耦接至其第1N型條702，以切換耦接至編程電壓VPr；(4)在該對中的非揮發性記憶體(NVM)單元700的節點N4可切換耦接接地參考電壓Vss，因此，對於上面的一非揮發性記憶體(NVM)單元700，電子被補獲/困在其浮閘極607710中，以隧穿氧化閘711至其節點N2，從而浮閘極607710可被抺除至邏輯值”1”而關閉其第一P型MOS電晶體730及第二P型MOS電晶體730及開啟其N型MOS電晶體750，對於下面的一第3類型非揮發性記憶體(NVM)單元700，電子可從其節點N4至其浮閘極607710隧穿其氧化閘711，以將電子補獲/困在其浮閘極607710中，因此浮閘極607710可被編程至邏輯值”0”，以開啟/導通其第一P型MOS電晶體730及第二P型MOS電晶體730，並關閉其N型MOS電晶體750。
如第15D圖所示，在該對第3類型非揮發性記憶體(NVM)單元700編程及抺除後，該對第3類型非揮發性記憶體(NVM)單元700可被操作，在操作時(1)該對非揮發性記憶體(NVM)單元700的公共節點N2可耦接至它們的第2N型條705，以切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或一半的電源供應電壓Vcc，或從任一外部電路經由公共節點N2”斷開”該對非揮發性記憶體(NVM)單元700；(2)該對非揮發性記憶體(NVM)單元700的節點N4可切換耦接接地參考電壓Vss；以及(3)該對非揮發性記憶體(NVM)單元7000節點N3可耦接他們的第1N型條702，以切換耦接至電源供應電壓Vcc，因此對於第一種情況，通過/不通過開關258的P型MOS電晶體223之閘極端(也就在第10A圖中的SC-1)可經由N型MOS電晶體750的通道耦接至下面一個該對非揮發性記憶體(NVM)單元700的節點N4至接地參考電壓Vss，以使得通過/不通過開關258的P型MOS電晶體223被開啟，以及通過/不通過開關258的N型MOS電晶體222之閘極端(也就在第10A圖中的SC-2)可經由第一P型MOS電晶體730的通道耦接至上面一個該對非揮發性記憶體(NVM)單元700的節點N3至電源供應電壓Vcc，以使得通過/不通過開關258的N型MOS電晶體222被開啟，因此，節點N21與節點N22之間的連接經由通過/不通過開關258而建立。因此對於第二種情況，通過/不通過開關258的P型MOS電晶體223之閘極端(也就在第10A圖中的SC-1)可經由第一P型MOS電晶體730的通道耦接至下面一個該對非揮發性記憶體(NVM)單元700的節點N3至電源供應電壓Vcc，以使得通過/不通過開關258的P型MOS電晶體223被關閉，以及通過/不通過開關258的N型MOS電晶體222之閘極端(也就在第10A圖中的SC-2)可經由N型MOS電晶體750的通道耦接至上面一個該對非揮發性記憶體(NVM)單元700的節點N4至接地參考電壓Vss，以使得通過/不通過開關258的N型MOS電晶體222被關閉，因此，節點N21與節點N22之間的連接經由通過/不通過開關258而關閉不導通。
第15E圖為第3類型及第4類型非揮發性記憶體(NVM)單元的電路示意圖，其輸出耦接至通過/不通過開關依據本發明之一實施例以切換導通或不導通，第3A圖至第3C圖、第4A圖至第4C圖、第15D圖及第15E圖相同數字的元件，其中第15E圖相同數字的元件規格及說明可參考第3A圖至第3C圖、第4A圖至第4C圖、第15D圖所揭露之規格及說明，如第15E圖所示，一對第三類型及第四類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760可具有二相對應的輸出位在他們的節點N0，其每一節點N0耦接至如第10A圖中通過/不通過開關258的一P型MOS電晶體223及一N型MOS電晶體222的閘極端，以建立或斷開節點N21及節點N22之間的連接，另外，該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760他們的節點N2相互耦接，該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760他們的節點N3相互耦接。
如第15E圖所示，在一預編程狀態時，(1)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N2可耦接至他們的第2N型條705以切換耦接至編程電壓VPr；(2)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N3可耦接至他們的第1N型條702以切換耦接至編程電壓VPr；及(3)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的節點N4可耦接至他們的第1N型條702以切換耦接至接地參考電壓Vss，因此，對於該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760，電子可從其節點N4至其浮閘極607710隧穿氧化閘711而被捕獲/困在其浮閘極607710內，從而將浮閘極607710編程至一邏輯值”0”。
如第15E圖所示，在預編程狀態後，對於第1種情況，當通過/不通過開關258被編程而開啟，(1)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N2可耦接至他們的第2N型條705，以切換耦接至接地參考電壓Vss；(2)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N3可耦接至他們的第1N型條702，以切換耦接至抺除電壓VEr；及(3)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的節點N4可耦接至接地參考電壓Vss，因此，對於該對非揮發性記憶體(NVM)單元760，被捕獲/困在其浮閘極607710的電子可隧穿氧化閘711至其節點N3，因此其浮閘極607710可被抺除至邏輯值”1”而關閉其第一P型MOS電晶體730及其第二P型MOS電晶體730並開啟其N型MOS電晶體750，對於該對非揮發性記憶體(NVM)單元700，其浮閘極607710可保持在邏輯值”0”而開啟其第一P型MOS電晶體730及其第二P型MOS電晶體730並關閉其N型MOS電晶體750。
如第15E圖所示，在預編程狀態後，對於第2種情況，當通過/不通過開關258被編程而關閉，(1)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N2可耦接至他們的第2N型條705，以切換耦接至抺除電壓VEr；(2)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N3可耦接至他們的第1N型條702，以切換耦接至接地參考電壓Vss；及(3)該對第3類型及第4類型非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的節點N4可耦接至接地參考電壓Vss，因此，對於該對非揮發性記憶體(NVM)單元700，被捕獲/困在其浮閘極607710的電子可隧穿氧化閘711至其節點N2，因此其浮閘極607710可被抺除至邏輯值”1”而關閉其第一P型MOS電晶體730及其第二P型MOS電晶體730並開啟其N型MOS電晶體750，對於該對非揮發性記憶體(NVM)單元760，其浮閘極607710可保持在邏輯值”0”而開啟其第一P型MOS電晶體730及其第二P型MOS電晶體730並關閉其N型MOS電晶體750。
如第15E圖所示，在該對非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760編程及抺除後，該對非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760可被操作，在操作時(1)該對非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的公共節點N2可耦接至它們的第2N型條705，以切換耦接至介於電源供應電壓Vcc與接地參考電壓Vss之間的一電壓，例如是電源供應電壓Vcc、接地參考電壓Vss或一半的電源供應電壓Vcc，或從任一外部電路經由公共節點N2”斷開”該對非揮發性記憶體(NVM)單元700；(2)該對非揮發性記憶體(NVM)單元700及非揮發性記憶體(NVM)單元760的節點N4可切 換耦接接地參考電壓Vss；以及(3)該對非揮發性記憶體(NVM)單元7000及非揮發性記憶體(NVM)單元760的公共節點N3可耦接他們的第1N型條702，以切換耦接至電源供應電壓Vcc，因此對於第一種情況，通過/不通過開關258的P型MOS電晶體223之閘極端(也就在第10A圖中的SC-1)可經由N型MOS電晶體750的通道耦接至下面一個該對非揮發性記憶體(NVM)單元760的節點N4至接地參考電壓Vss，以使得通過/不通過開關258的P型MOS電晶體223被開啟，以及通過/不通過開關258的N型MOS電晶體222之閘極端(也就在第10A圖中的SC-2)可經由第一P型MOS電晶體730的通道耦接至該對非揮發性記憶體(NVM)單元700的節點N3至電源供應電壓Vcc，以使得通過/不通過開關258的N型MOS電晶體222被開啟，因此，節點N21與節點N22之間的連接經由通過/不通過開關258而建立。因此對於第二種情況，通過/不通過開關258的P型MOS電晶體223之閘極端(也就在第10A圖中的SC-1)可經由第一P型MOS電晶體730的通道耦接至該對非揮發性記憶體(NVM)單元760的節點N3至電源供應電壓Vcc，以使得通過/不通過開關258的P型MOS電晶體223被關閉，以及通過/不通過開關258的N型MOS電晶體222之閘極端(也就在第10A圖中的SC-2)可經由N型MOS電晶體750的通道耦接至該對非揮發性記憶體(NVM)單元700的節點N4至接地參考電壓Vss，以使得通過/不通過開關258的N型MOS電晶體222被關閉，因此，節點N21與節點N22之間的連接經由通過/不通過開關258而關閉不導通。
第15F圖為第3類型非揮發性記憶體(NVM)單元的電路示意圖，根據本發明之實施例，該第3類型非揮發性記憶體(NVM)單元提供一對N型MOS電晶體及P型MOS電晶體用於一通過/不通過開關，第3A圖至第3C圖、第3T圖至第3W圖、第10A圖、第15A圖及第15F圖相同數字的元件，其中第15F圖相同數字的元件規格及說明可參考第3A圖至第3C圖、第3T圖至第3W圖、第10A圖、第15A圖所揭露之規格及說明，如第15F圖所示，上面的一個第3類型非揮發性記憶體(NVM)單元700與第3T圖中的第3類型非揮發性記憶體(NVM)單元700具有相同結構，下面的一個非揮發性記憶體(NVM)單元700與第3U圖、第3V圖及第3W圖中的第3類型非揮發性記憶體(NVM)單元700具有相同結構，在第10A圖中的N型MOS電晶體222可經由第3T圖中的N型MOS電晶體750提供，及在第10A圖中的P型MOS電晶體223可經由第3U圖中的P型MOS電晶體764提供，第3T圖中的N型MOS電晶體750本身的節點N6耦接至第3U圖中的P型MOS電晶體764之節點N6，以形成通過/不通過開關258的公共節點N21，第3T圖中的N型MOS電晶體750本身的節點N7耦接至如第3U圖中的P型MOS電晶體764之節點N7，以形成通過/不通過開關258的公共節點N22。
如第15A圖及第15F圖所示，一可編程交互連接線361可耦接至通過/不通過開關258的節點N21，及另一可編程交互連接線361可耦接至通過/不通過開關258的節點N22，N型MOS電晶體222本身的節點SC-2耦接至如第3T圖中第3類型非揮發性記憶體(NVM)單元700之浮閘極607710，及P型MOS電晶體223本身的節點SC-1耦接如第3U圖中第3類型非揮發性記憶體(NVM)單元700的浮閘極607710，另外，如第15F圖所示，如第3T圖中上面的一個非揮發性記憶體(NVM)單元700本身的節點N2耦接至如第3U圖中下面的一非揮發性記憶體(NVM)單元700的節點N3，在此以作為一公共節點N7，如第3T圖中上面的一個非揮發性記憶體(NVM)單元700本身的節點N3耦接至如第3U圖中下面的一非揮發性記憶體(NVM)單元700的節點N2，在此以作為一公共節點N18。
如第15F圖所示，當通過/不通過開關258開始編程以開啟(1)公共節點N17可切換耦接至抺除電壓VEr或編程電壓VPr；(2)公共節點N18可切換耦接至接地參考電壓Vss，因此，對於上面的一該對非揮發性記憶體(NVM)單元700，被捕獲/困在本身的浮閘極607710中的電子可隧穿氧化閘711至節點N17，以使本身的浮閘極607710可抺除至邏輯值”1”而開啟本身N型MOS電晶體222，對於下面的一該對非揮發性記憶體(NVM)單元700，電子可從節點N18至本身浮閘極607710而隧穿本身的氧化閘711，而被捕獲/困在本身的浮閘極607710中，，以使本身的浮閘極607710可抺除至邏輯值”0”而開啟本身P型MOS電晶體223，因此通過/不通過開關258可被開啟，以及在節點N21及節點N22之間的連接可經由通過/不通過開關258而建立。
如第15F圖所示，當通過/不通過開關258開始編程以關閉(1)公共節點N18可切換耦接至抺除電壓VEr或編程電壓VPr；(2)公共節點N17可切換耦接至接地參考電壓Vss，因此，對於下面的一該對非揮發性記憶體(NVM)單元700，被捕獲/困在本身的浮閘極607710中的電子可隧穿氧化閘711至節點N18，以使本身的浮閘極607710可抺除至邏輯值”1”而關閉本身第3類型P型MOS電晶體223，對於上面的一該對非揮發性記憶體(NVM)單元700，電子可從節點N17至本身浮閘極607710而隧穿本身的氧化閘711，而被捕獲/困在本身的浮閘極607710中，，以使本身的浮閘極607710可抺除至邏輯值”0”而關閉本身N型MOS電晶體222，因此通過/不通過開關258可被關閉，以及在節點N21及節點N22之間的連接可經由通過/不通過開關258而關閉斷開。
對於上述所有實施例的抺除、編程及操作步驟說明，抺除電壓VEr可大於或等於編程電壓VPr，而編程電壓VPr大於或等於電源供應電壓Vcc，而電源供應電壓Vcc大於或等於接地參考電壓Vss。
固定交互連接線之說明
在編程用於如第14A圖或第14H圖所描述之查找表(LUT)210之記憶體單元490及用於如第15A圖至第15C圖所描述之可編程交互連接線361之記憶體單元362之前或當時，透過不是現場可編程的固定交互連接線364可用於訊號傳輸或是電源/接地供應至(1)用於如第15A圖至第15C圖所描述之可編程邏輯區塊(LB)201之查找表(LUT)210之記憶體單元490，用以編程記憶體單元490；及/或(2)用於如第7A圖至第7C圖所描述之可編程交互連接線361之記憶體單元362，用以編程記憶體單元362。在編程用於查找表(LUT)210之記憶體單元490及用於可編程交互連接線361之記憶體單元362之後，在操作時固定交互連接線364還可用於訊號傳輸或是電源/接地供應。
商品化標準現場可編程閘陣列(FPGA)積體電路(IC)晶片之說明
第16A圖係為根據本申請案之實施例所繪示之商品化標準現場可編程閘陣列(FPGA)積體電路(IC)晶片之上視方塊圖。請參見第16A圖，商品化標準商業化標準FPGA IC晶片200係利用較先進之22nm、20nm、16nm、12nm、10nm、7nm、5nm或3nm半導體技術世代進行設計及製造，例如是先進於或小於或等於30nm、20nm或10nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。商品化標準商業化標準FPGA IC晶片200之面積係介於400mm2至9mm2之間、介於225mm2至9mm2之間、介於144mm2至16mm2之間、介於100mm2至16mm2之間、介於75mm2至16mm2之間或介於50mm2至16mm2之間。應用先進半導體技術世代之商品化標準商業化標準FPGA IC晶片200所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第16A圖，由於商品化標準商業化標準FPGA IC晶片200係為商品化標準IC晶片，故商品化標準商業化標準FPGA IC晶片200僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之商品化標準商業化標準FPGA IC晶片200所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於商品化標準商業化標準FPGA IC晶片200之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第16A圖，各種類型之商品化標準商業化標準FPGA IC晶片200包括：(1)多個可編程邏輯區塊(LB)201，如第14A圖或第14H圖所描述之內容，係以陣列的方式排列於其中間區域；(2)多條晶片內交互連接線502，其中每一條係在相鄰之二可編程邏輯區塊(LB)201之間的上方空間延伸；以及(3)多個小型I/O電路203，如第13B圖所描述之內容，其中每一個的輸出S_Data_in係耦接一條或多條之晶片內交互連接線502，其中每一個的每一輸入S_Data_out、S_Enable或S_Inhibit係耦接另外一條或多條之晶片內交互連接線502。
請參見第16A圖，每一晶片內交互連接線502可分成是如第15A圖至第15C圖所描述之可編程交互連接線361及固定交互連接線364。商品化標準商業化標準FPGA IC晶片200具有如第13B圖所描述之小型I/O電路203，其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第16A圖，每一可編程邏輯區塊(LB)201係如第14A圖及第14F圖至第14J圖所描述之內容，其輸入A0-A3之每一個係耦接至晶片內(INTRA-CHIP)交互連接線502的一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，以對其輸入進行一邏輯運算或計算運算而產生一輸出Dout，耦接至晶片內(INTRA-CHIP)交互連接線502的另一或其它多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364，其中該邏輯運算包括布林運算，例如是及(AND)運算、非及(NAND)運算、或(OR)運算、非或(NOR)運算，而該計算運算例如是加法運算、減法運算、乘法運算或除法運算。
請參見第16A圖，商品化標準商業化標準FPGA IC晶片200可以包括多個I/O金屬接墊372，如第13B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，其中一如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的I/O金屬接墊372以傳送至商品化標準商業化標準FPGA IC晶片200之外部的電路。在第二時脈中，來自商品化標準商業化標準FPGA IC晶片200之外部的電路之訊號可經由該I/O金屬接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至如第14A圖或第14H圖中其他的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
如第16A圖所示，商品化標準商業化標準FPGA IC晶片200可提供如第13B圖所示的複數小型I/O電路203平行設置，用於商品化標準商業化標準FPGA IC晶片200的每一數複數輸入/輸出(I/O)埠，其具有2n條的數量，其中”n”可以係從2至8之間的整數範圍內，商品化標準商業化標準FPGA IC晶片200的複數I/O埠具有2n條的數量，其中”n”可以係從2至5之間的整數範圍內，例如，商品化標準商業化標準FPGA IC晶片200的複數I/O埠具有4個並分別定義為第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠，商品化標準商業化標準FPGA IC晶片200的每一第1個I/O埠、第2個I/O埠、第3個I/O埠及第4個I/O埠具有64個小型I/O電路203，每一小型I/O電路203可參考如第13B圖中的小型I/O電路203，小型I/O電路203以64位元頻寬從商品化標準商業化標準FPGA IC晶片200的外部電路用於接收或傳送資料。
如第16A圖所示，商品化標準商業化標準FPGA IC晶片200更包括一晶片賦能(chip-enable(CE))接墊209用以開啟或關閉(禁用)商品化標準商業化標準FPGA IC晶片200，例如當一邏輯值”0”耦接至晶片賦能(CE)接墊209時，商品化標準商業化標準FPGA IC晶片200可開啟處理資料及/或操作使用商品化標準商業化標準FPGA IC晶片200的外部電路，當邏輯值”1”耦接至晶片賦能(CE)接墊209時，商品化標準商業化標準FPGA IC晶片200則被禁止(關閉)處理資料及/或禁止操作使用商品化標準商業化標準FPGA IC晶片200的外部電路。
如第16A圖所示，對於商品化標準商業化標準FPGA IC晶片200，它更可包括(1)一輸入賦能(IE)接墊221耦接至如第13B圖中本身的每一小型I/O電路203之小型接收器375的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S抑制(S_Inhibit_in)信號，以激活或抑制其每一小型I/O電路203的小型接收器375；及(2)複數輸入選擇(input selection(IS))接墊226用以從其複數I/O埠中選擇其中之一接收資料(即是第13B圖中的S_Data)，其中係經由從外部電路的複數I/O埠中選擇其中之一的金屬接墊372接收信號，例如，對於商品化標準商業化標準FPGA IC晶片200，其輸入選擇接墊226的數量為二個(例如是IS1及IS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元頻寬下接收資料，也就是如第13B圖中的S_Data，經由從外界電路中第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金 屬接墊372接收資料。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化標準FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由從商品化標準商業化標準FPGA IC晶片200的外部電路中的第一I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第二、第三及第四I/O埠不會從商品化標準商業化標準FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化標準FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由從商品化標準商業化標準FPGA IC晶片200的外部電路中的第二I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第三及第四I/O埠不會從商品化標準商業化標準FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”0”耦接至IS1接墊226；及(4)一邏輯值”1”耦接至IS2接墊226，商品化標準商業化標準FPGA IC晶片200能激活激用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由從商品化標準商業化標準FPGA IC晶片200的外部電路中的第三I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第四I/O埠不會從商品化標準商業化標準FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”1”耦接至輸入賦能(IE)接墊221；(3)一邏輯值”1”耦接至IS1接墊226；及(4)一邏輯值”0”耦接至IS2接墊226，商品化標準商業化標準FPGA IC晶片200能激活/啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型接收器375，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由從商品化標準商業化標準FPGA IC晶片200的外部電路中的第四I/O埠的64個平行金屬接墊372，在64位元頻寬下接收資料，其中沒有被選擇到的第一、第二及第三I/O埠不會從商品化標準商業化標準FPGA IC晶片200的外部電路接收資料；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(IE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化標準FPGA IC晶片200被啟用以抑制其小型I/O電路203的小型接收器375。
如第16A圖所示，對於商品化標準商業化標準FPGA IC晶片200，它更可包括(1)一輸入賦能(OE)接墊221耦接至如第13B圖中本身的每一小型I/O電路203之小型驅動器374的第二輸入，用於每一I/O埠中並用以接收來自其外部電路的S賦能(S_Enable)信號，以啟用或禁用其每一小型I/O電路203的小型驅動器374；及(2)複數輸出選擇(Ourput selection(OS))接墊228用以從其複數I/O埠中選擇其中之一驅動(drive)或通過(pass)資料(即是第13B圖中的S_Data_out)，其中係經由複數I/O埠中選擇其中之一的64個平行金屬接墊372傳輸信號至外部電路，例如，對於商品化標準商業化標準FPGA IC晶片200，其輸出選擇接墊226的數量為二個(例如是OS1及OS2接墊)，用於從本身的第一、第二、第三及第四I/O埠中選擇其中之一在64位元頻寬下驅動或通過資料，也就是如第13B圖中的S_Data_out，經由第一、第二、第三及第四的I/O埠中選擇其中之一的64條平行的金屬接墊372傳輸資料至外界電路。提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化標準FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第一個I/O埠，並且經由第一I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第二、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”1”耦 接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化標準FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第二個I/O埠，並且經由第二I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第三及第四I/O埠不會驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”0”耦接至OS1接墊228；及(4)一邏輯值”1”耦接至OS2接墊228，商品化標準商業化標準FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第三個I/O埠，並且經由第三I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第四I/O埠不會驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；(3)一邏輯值”1”耦接至OS1接墊228；及(4)一邏輯值”0”耦接至OS2接墊228，商品化標準商業化標準FPGA IC晶片200能激啟用其第一、第二、第三及第四I/O埠中的小型I/O電路203的小型驅動器374，並且從第一、第二、第三及第四I/O埠選擇其第四個I/O埠，並且經由第四I/O埠的64個平行金屬接墊372驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路，在64位元頻寬下驅動或通過資料資料，其中沒有被選擇到的第一、第二及第三I/O埠不會驅動或通過資料至商品化標準商業化標準FPGA IC晶片200的外部電路；提供(1)一邏輯值”0”耦接至晶片賦能(CE)接墊209；(2)一邏輯值”0”耦接至輸入賦能(OE)接墊221；第一、第二、第三及第四I/O埠，該商品化標準商業化標準FPGA IC晶片200被啟用以禁用其小型I/O電路203的小型驅動器374。
請參見第16A圖，商品化標準商業化標準FPGA IC晶片200還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第14A圖或第14H圖所描述之用於可編程邏輯區塊(LB)201之查找表(LUT)201之記憶體單元490及/或如第15A圖至第15C圖所描述之用於交叉點開關379之記憶體單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多個接地接墊206用以提供接地參考電壓Vss至記憶體單元490，經由一或多條之固定交互連接線364用於在第14A圖或第14H圖中的可編程邏輯區塊(LB)201，及提供接地參考電壓Vss至記憶體單元362，經由一或多條之固定交互連接線364用於在第15A圖至第15C圖中交叉點開關379之記憶體單元362。
如第16A圖，商品化標準商業化標準FPGA IC晶片200更可包括一時脈接墊229用於接收來自商品化標準商業化標準FPGA IC晶片200的外部電路的時脈信號。
如第16A圖所示，對於商品化標準商業化標準FPGA IC晶片200，其可編程邏輯區塊(LB)201可重新配置或建構在人工智能(AI)的應用上，例如，在一第一時脈，其可編程邏輯區塊(LB)201其中之一可具有其查找表(LUT)210以被編程用於如第14B圖或第14C圖的OR運算操作，然而，在發生一或多個事件之後，在一第二時脈，其可編程邏輯區塊(LB)201其中之一可具有其查找表(LUT)210以被編程用於如第14D圖或第14E圖的AND運算操作，以獲得更好的AI性能或表現。
I.商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之設置
第16B圖至第16E圖係為根據本申請案之實施例所繪示之用於可編程邏輯區塊(LB)之記憶單元(用於查找表)及多工器及用於可編程交互連接線之記憶單元及通過/不通開關之各種設置示意圖。通過/不通過開關258可以構成如第11A圖及第11B圖所繪示之第一型及第二型交叉點開關379。各種設置係如下所述：
(1)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第一種設置
請參見第16B圖，針對商品化標準商業化標準FPGA IC晶片200之每一個可編程邏輯區塊(LB)201，用於其查找表(LUT)210之記憶體單元490可以配設在商品化標準商業化標準FPGA IC晶片200之P型矽半導體基板2之第一區域上，與用於其查找表(LUT)210之記憶體單元490耦接之其多工器211可以配設在商品化標準商業化標準FPGA IC晶片200之P型矽半導體基板2之第二區域上，其中該第一區域係相鄰該第二區域。每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個。
請參見第16B圖，用於如第15A圖所描述之可編程交互連接線361之一組記憶體單元362可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，用於如第15A圖所描述之可編程交互連接線361之一組通過/不通過開關258可於相鄰之二可編程邏輯區塊(LB)201之間排列成一或多條線，一組通過/不通過開關258配合一組記憶體單元362可構成如第11A圖或第11B圖所描述之一個交叉點開關379，每一組之通過/不通過開關258其中每一個可耦接至每一組之記憶體單元362其中一個或多個。
(2)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第二種設置
請參見第16C圖，針對商品化標準商業化標準FPGA IC晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上中間區域中的記憶體陣列區塊395內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通過開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。
(3)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第三種設置
請參見第16D圖，針對商品化標準商業化標準FPGA IC晶片200，用於其所有查找表(LUT)210之記憶體單元490及用於其所有可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2之分開的多個中間區域中的記憶體陣列區塊395a及395b內。針對相同的可編程邏輯區塊(LB)201，用於其一或多個查找表(LUT)210之記憶體單元490及其一或多個多工器211係設置在分開的區域中，其中的一區域係容置用於其一或多個查找表(LUT)210之記憶體單元490，而其中的另一區域係容置其一或多個多工器211，用於其可編程交互連接線361之通過/不通過開關258係於相鄰之二可編程邏輯區塊(LB)201之多工器211之間排列成一或多條線。針對商品化標準商業化標準FPGA IC晶片200，其一些多工器211及其一些通過/不通過開關258係設在記憶體陣列區塊395a及395b之間。
(4)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第四種設置
請參見第16E圖，針對商品化標準商業化標準FPGA IC晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上中間區域中的記憶體陣列區塊395內，且可以耦接至(1)位於其P型矽半導體基板2上之其多個第一群之通過/不通過開關258，多個第一群之通過/不通過開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其P型矽半導體基板2上之其多個第二群之通過/不通過開關258，多個第二群之通過/不通過開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其P型矽半導體基板2上之其多個第三群之通過/不通過開關258，多個第三群之通過/不通過開關258之每一個係位在同一行之第一群之通過/不通過開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通過開關258其中相鄰兩個之間。針對商品化標準商業化標準FPGA IC晶片200，其每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找 表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。
(5)商品化標準FPGA IC晶片之記憶單元、多工器及通過/不通開關之第五種設置
請參見第16F圖，針對商品化標準商業化標準FPGA IC晶片200，用於其可編程交互連接線361之記憶體單元362可以聚集地設在其P型矽半導體基板2上的多個記憶體陣列區塊395內，且可以耦接至(1)位於其P型矽半導體基板2上之其多個第一群之通過/不通過開關258，多個第一群之通過/不通過開關258之每一個係位在同一列之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一列之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；耦接至(2)位於其P型矽半導體基板2上之其多個第二群之通過/不通過開關258，多個第二群之通過/不通過開關258之每一個係位在同一行之其可編程邏輯區塊(LB)201其中相鄰兩個之間或是位在同一行之其可編程邏輯區塊(LB)201與其記憶體陣列區塊395之間；以及耦接至(3)位於其P型矽半導體基板2上之其多個第三群之通過/不通過開關258，多個第三群之通過/不通過開關258之每一個係位在同一行之第一群之通過/不通過開關258其中相鄰兩個之間及位在同一列之第二群之通過/不通過開關258其中相鄰兩個之間。針對商品化標準商業化標準FPGA IC晶片200，其每一個可編程邏輯區塊(LB)201可以包括一或多個多工器211及一或多組的記憶體單元490，每一組的記憶體單元490係用於其中一查找表(LUT)210且耦接至其中一多工器211之第一組之輸入D0-D15，該每一組的記憶體單元490之每一個可以儲存該其中一查找表(LUT)210之結果值或編程碼其中一個，且其輸出可以耦接至該其中一多工器211之第一組之輸入D0-D15其中一個，如第8B圖所描述之內容。此外，一或多個之可編程邏輯區塊(LB)201可以設在記憶體陣列區塊395之間。
(6)用於第一種至第五種設置之記憶單元
如第16B圖至第16F圖所示，對於商品化標準商業化標準FPGA IC晶片200，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一。可替代方案，對於商品化標準商業化標準FPGA IC晶片200，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大，而獲得中繼器773的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至如第14A圖及第14F至第14J圖中可編程邏輯區塊(LB)201的第一組多工器211內的輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至反相器770的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至 如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至如第14A圖、第14F圖至第14J圖中其可編程邏輯區塊(LB)201的在第一組多工器211的輸出D0-D15其中之一。可替代方案，對於商品化標準商業化標準FPGA IC晶片200，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第14A圖及第14F至第14J圖中可編程邏輯區塊(LB)201的第一組多工器211內的輸入D0-D15其中之一，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第14A圖、第14F圖至第14J圖中其可編程邏輯區塊(LB)201的在第一組多工器211的輸出D0-D15其中之一，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
如第16B圖至第16F圖所示，對於商品化標準商業化標準FPGA IC晶片200，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770的輸出Inv_out耦接至至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258。可替代方案，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773的輸出Rep_out耦接至至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258。可替代方案，用於可編程交互連接線361的其每一記憶體單元362可以是：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單 元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第15A圖-15F圖中其交叉點開關379，或耦接至其交叉點開關379的其中之通過/不通過開關258，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
II.商品化標準FPGA IC晶片之繞道交互連接線的設置
第16G圖係為根據本申請案之實施例所繪示之作為繞道交互連接線之可編程交互連接線之示意圖。請參見第16G圖，商品化標準商業化標準FPGA IC晶片200可以包括第一組之可編程交互連接線361，作為繞道交互連接線279，其中每一條可以連接其中一交叉點開關379至遠方的另一個交叉點開關379，而繞過其他一或多個的交叉點開關379，該些交叉點開關379可以是如第11A圖至第11D圖所繪示之第一型至第四型中的任一型。商品化標準商業化標準FPGA IC晶片200可以包括第二組之可編程交互連接線361，並不會繞過任何的交叉點開關379，而每一繞道交互連接線279係平行於多條可透過交叉點開關379相互耦接之第二組之可編程交互連接線361。
舉例而言，如第11A圖至第11C圖所描述之交叉點開關379之節點N23及N25可以分別耦接第二組之可編程交互連接線361，而其節點N24及N26可以分別耦接繞道交互連接線279，故交叉點開關379可以從與其節點N24及N26耦接之兩條繞道交互連接線279及與其節點N23及N25耦接之兩條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。因此，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N23耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N23耦接之第二組之可編程交互連接線361耦接至及與其節點N25耦接之第二組之可編程交互連接線361；或者，該交叉點開關379可以切換以選擇與其節點N24耦接之繞道交互連接線279耦接至及與其節點N26耦接之繞道交互連接線279。
或者，舉例而言，如第11A圖至第11C圖所描述之交叉點開關379之節點N23-N26其中每一個可以耦接第二組之可編程交互連接線361，故交叉點開關379可以從與其節點N23-N26耦接之四條第二組之可編程交互連接線361中選擇其中一條耦接至其中另外一條或多條。
如第16G圖所示，對於商品化標準商業化標準FPGA IC晶片200，複數的交叉點開關379環繞一區域278，其中可設置多個記憶體單元362在其中，每一交叉點開關379可參考至：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其 中此反相器770耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258。可替代方案，複數的交叉點開關379環繞一區域278，其中可設置多個記憶體單元362在其中，每一交叉點開關379可參考至：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258。可替代方案，複數的交叉點開關379環繞一區域278，其中可設置多個記憶體單元362在其中，每一交叉點開關379可參考至：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第15A圖至第15F圖中複數交叉點開關379或耦接交叉點開關379其中之一的其中之一通過/不通過開關258，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
如第16G圖所示，對於商品化標準商業化標準FPGA IC晶片200，用於其可編程邏輯區塊(LB)201的查找表(LUT)210在區域278中更包括複數記憶體單元490，每一記憶體單元490可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770反向及放大至反相器770的輸出Inv_out，其中此反相器770耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一。用於交叉點開關379的記憶體單元362可設置在一或複數環圍繞著可編程邏輯區塊(LB)201，圍繞在區域278的第二群(組)中的複數可編程交互連接線361可分 別耦接可編程邏輯區塊(LB)201的多工器211之第二組輸入(即是A0-A3)至圍繞在區域278的複數交叉點開關379，圍繞在區域278的第二組(群)中的一可編程交互連接線361可耦接至可編程邏輯區塊(LB)201的多工器211之輸出(即是Dout)至圍繞在區域278的一交叉點開關379。可替代方案，用於其可編程邏輯區塊(LB)201的查找表(LUT)210在區域278中更包括複數記憶體單元490，每一記憶體單元490可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773反向及放大至中繼器773的輸出Rep_out，其中此中繼器773耦接至第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一。可替代方案，用於其可編程邏輯區塊(LB)201的查找表(LUT)210在區域278中更包括複數記憶體單元490，每一記憶體單元490可參考：(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖或第5A圖至第5F圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760或非揮發性記憶體(NVM)單元800的輸出N0耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6F圖中的非揮發性記憶體(NVM)單元900本身的輸出M3或M12耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；(3)如第7E圖、第7G圖、第7H圖或第7J圖中的非揮發性記憶體(NVM)單元910的輸出M9或M18耦接至如第14A圖及第14F圖至第14J圖中用於可編程邏輯區塊(LB)201的第一組多工器211之輸入D0-D15其中之一，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
因此，請參見第16G圖，其中一個可編程邏輯區塊(LB)201之多工器211之輸出Dout可以(1)輪流地經過一或多條之第二組之可編程交互連接線361及一或多個的交叉點開關379傳送至其中一繞道交互連接線279，(2)接著輪流地經過一或多個的交叉點開關379及一或多條之繞道交互連接線279從該其中一繞道交互連接線279傳送至另一條之第二組之可編程交互連接線361，以及(3)最後輪流地經過一或多個的交叉點開關379及一或多條之第二組之可編程交互連接線361從該另一條之第二組之可編程交互連接線361傳送至另一個可編程邏輯區塊(LB)201之多工器211之第二組之輸入A0-A3其中之一個。
III.商品化標準FPGA IC晶片之交叉點開關的設置
第16H圖係為根據本申請案之實施例所繪示之商品化標準FPGA IC晶片之交叉點開關之設置的示意圖。請參見第16H圖，商品化標準商業化標準FPGA IC晶片200可以包括：(1)矩陣排列之可編程邏輯區塊(LB)201；(2)多個連接區塊(CB)455，其中每一個係設在同一列或同一行之相鄰兩個的可編程邏輯區塊(LB)201之間；以及(3)多個開關區塊(SB)456，其中每一個係設在同一列或同一行之相鄰兩個的連接區塊(CB)455之間。每一連接區塊(CB)455可以設有如第11D圖及第15C圖所繪示之多個第四型交叉點開關379，而每一開關區塊(SB)456可以設有如第11C圖及第15B圖所繪示之多個第三型交叉點開關379。
請參見第16H圖，針對每一個連接區塊(CB)455，其每一個第四型交叉點開 關379之輸入D0-D15其中每一個係耦接至可編程交互連接線361其中一條，而其輸出Dout係耦接至可編程交互連接線361其中另一條。可編程交互連接線361可以耦接連接區塊(CB)455之如第11D圖及第14C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個至(1)如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，或是至(2)開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。或者，可編程交互連接線361可以耦接連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸出Dout至(1)如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個，或是至(2)開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N23-N26其中一個。
舉例而言，請參見第16H圖，連接區塊(CB)455之如第11D圖及第15C圖所繪示之交叉點開關379之輸入D0-D15其中一或多個可以透過可編程交互連接線361其中一條或多條耦接位在其第一側之如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，連接區塊(CB)455之如第3D圖及第7C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第一側之其第二側之如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸出Dout，連接區塊(CB)455之如第11D圖及第15C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在其第三側之開關區塊(SB)456之如第11C圖及第15B圖所繪示之交叉點開關379之節點N23-N26其中一個，連接區塊(CB)455之如第11D圖及第15C圖所繪示之交叉點開關379之輸入D0-D15其中另一或多個可以透過可編程交互連接線361其中一條或多條耦接位在相對於其第三側之其第四側之開關區塊(SB)456之如第11C圖及第15B圖所繪示之交叉點開關379之節點N23-N26其中一個。連接區塊(CB)455之如第11D圖及第15C圖所繪示之交叉點開關379之輸出Dout可以透過可編程交互連接線361其中一條耦接位在其第三側或第四側之開關區塊(SB)456之如第11C圖及第15B圖所繪示之交叉點開關379之節點N23-N26其中一個，或透過可編程交互連接線361其中一條耦接位在其第一側或第二側之如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
請參見第16H圖，針對每一開關區塊(SB)456，如第11C圖及第15B圖所繪示之第三型交叉點開關379之四個節點N23-N26可以分別一一耦接在四個不同方向上的可編程交互連接線361。舉例而言，該每一開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N23可以經由該四個可編程交互連接線361其中一條耦接位於其左側之連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N24可以經由該四個可編程交互連接線361其中另一條耦接位於其上側之連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，該每一開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其右側之連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout，且該每一開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N25可以經由該四個可編程交互連接線361其中另一條耦接位於其下側之連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個或是其輸出Dout。
因此，請參見第16H圖，訊號可以從其中一個的可編程邏輯區塊(LB)201經由多個的開關區塊(SB)456傳送至其中另一個的可編程邏輯區塊(LB)201，位於該些多個的開關區塊(SB)456其中每相鄰兩個之間係設有連接區塊(CB)455供該訊號的傳送，位於該其中一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB)456其中一個之間係設有連接區塊(CB)455供該訊號的傳送，位於該其中另一個的可編程邏輯區塊(LB)201與該些多個的開關區塊(SB)456其中一個之間係設有連接區塊(CB)455供該訊號的傳送。舉例而言，該訊號可以從如第14A圖或第14H圖所繪示之該其中一個的可編程邏輯區塊(LB)201之輸出Dout經由其中一條的可編程交互連接線361傳送至第一個的連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開 關379之輸入D0-D15其中一個，接著該第一個的連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至其中一個的開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379之節點N23，接著該其中一個的開關區塊(SB)456之如第11C圖及第15B圖所繪示之第三型交叉點開關379可以切換其節點N23耦接至其節點N25供該訊號的傳送，使得該訊號可以從其節點N25經由其中另一條的可編程交互連接線361傳送至第二個的連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379之輸入D0-D15其中一個，接著該第二個的連接區塊(CB)455之如第11D圖及第15C圖所繪示之第四型交叉點開關379可以切換該其中一個的輸入D0-D15耦接至其輸出Dout供該訊號的傳送，使得該訊號可以從其輸出經由其中另一條的可編程交互連接線361傳送至如第14A圖或第14H圖所繪示之該其中另一個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。
IV.商品化標準FPGA IC晶片之修復
第16I圖係為根據本申請案之實施例所繪示之修復商品化標準FPGA IC晶片之示意圖。請參見第16I圖，商品化標準商業化標準FPGA IC晶片200具有可編程邏輯區塊(LB)201，其中備用的一個201-s可以取代其中壞掉的一個。商品化標準商業化標準FPGA IC晶片200包括：(1)多個修復用輸入開關陣列276，其中每一個的多個輸出之每一個係串聯地耦接至如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個；以及(2)多個修復用輸出開關陣列277，其中每一個的一或多個輸入係分別一一串聯地耦接至如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。此外，商品化標準商業化標準FPGA IC晶片200還包括：(1)多個備用之修復用輸入開關陣列276-s，其中每一個的多個輸出之每一個係並聯地耦接至其他每一個備用之修復用輸入開關陣列276-s之輸出的其中一個，且串聯地耦接至如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之輸入A0-A3其中一個；以及(2)多個備用之修復用輸出開關陣列277-s，其中每一個的一或多個輸入係分別一一並聯地耦接至其他每一個備用之修復用輸出開關陣列277-s之一或多個輸入，分別一一串聯地耦接至如第14A圖或第14H圖所繪示之可編程邏輯區塊(LB)201之一或多個的輸出Dout。每一個備用之修復用輸入開關陣列276-s具有多個輸入，其中每一個係並聯地耦接其中一修復用輸入開關陣列276之輸入的其中一個。每一個備用之修復用輸出開關陣列277-s具有一或多個輸出，分別一一並聯地耦接其中一修復用輸出開關陣列277之一或多個輸出。
因此，請參見第16I圖，當其中一個的可編程邏輯區塊(LB)201壞掉時，可以關閉分別耦接該其中一個的可編程邏輯區塊(LB)201之輸入及輸出的其中一個的修復用輸入開關陣列276及其中一個的修復用輸出開關陣列277，而開啟具有輸入分別一一並聯地耦接該其中一個的修復用輸入開關陣列276之輸入之備用之修復用輸入開關陣列276-s，開啟具有輸出分別一一並聯地耦接該其中一個的修復用輸出開關陣列277之輸出之備用之修復用輸出開關陣列277-s，並關閉其他備用之修復用輸入開關陣列276-s及備用之修復用輸出開關陣列277-s。如此，備用的可編程邏輯區塊(LB)201-s可以取代壞掉的該其中一個的可編程邏輯區塊(LB)201。
第16J圖係為根據本申請案之實施例所繪示之修復商品化標準FPGA IC晶片之示意圖。請參照第16J圖，可編程邏輯區塊(LB)201係為陣列的形式排列。當其中一個位在其中一行上的可編程邏輯區塊(LB)201壞掉時，將關閉位在該其中一行上的所有可編程邏輯區塊(LB)201，而開啟位在其中一行上的所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復後行號經重新編號之每一行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之與其行號相同之每一行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。舉例而言，當位在第N-1行中的可編程邏輯區塊(LB)201其中一個壞掉時，將關閉位在第N-1行中所有可編程邏輯區塊(LB)201，而開啟位在最右邊一行中所有備用的可編程邏輯區塊(LB)201-s。接著，可編程邏輯區塊(LB)201及備用的可編程邏輯區塊(LB)201-s之行號將重新編號，修復前供所有備用的可編程邏輯區塊(LB)201-s設置的最右邊一行在修復可編程邏輯區塊(LB)201後將重新編號為第1行，修復前供可編程邏輯區塊(LB)201-s設置的第1行在修復可編程邏輯區 塊(LB)201後將重新編號為第2行，以此類推。修復前供可編程邏輯區塊(LB)201-s設置的第n-2行在修復可編程邏輯區塊(LB)201後將重新編號為第n-1行，其中n係為介於3至N的整數。修復後行號經重新編號之第m行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第m行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算，其中m係為介於1至N的整數。舉例而言，修復後行號經重新編號之第1行每一列的可編程邏輯區塊(LB)201所執行的運算係相同於修復前行號未重新編號之第1行及與其列號相同之每一列的可編程邏輯區塊(LB)201所執行的運算。
用於標準商業FPGA IC晶片的可編程邏輯區塊
另外，第16K圖為本發明實施例用於一標準商業化FPGA IC晶片的一可編程邏輯區塊(LB)方塊示意圖，如第16K圖所示，如第16A圖中的每一可編程邏輯區塊(LB)201可包括：(1)用於固定連接線加法器的一或多個單元(A)2011具有的數量範圍例如係介於1至16個；(2)用於固定連接線多工器的一或多個單元(M)2012具有的數量範圍例如係介於1至16個；(3)用於緩存及暫存器的一或多個單元(C/R)2013，其容量範圍例如係介於256至2048位元之間；(4)用於邏輯操作運算的複數單元(LC)具有的數量範圍例如係介於64至2048個。如第16A圖中每一該可編程邏輯區塊(LB)201可更包括複數區塊內交互連接線2015，其中每一區塊內交互連接線2015延伸到其相鄰的二個單元2011、單元2012、單元2013及單元2014之間的間隔上並且排列成矩陣，對於每一可編程邏輯區塊(LB)，其晶片內(INTRA-CHIP)交互連接線502可分成可編程交互連接線361及如第15A圖至第15C圖中的固定交互連接線364；其區塊內交互連接線2015的可編程交互連接線361可分別耦接至商品化標準商業化標準FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502，以及其區塊內交互連接線2015的固定交互連接線364可分別耦接至商品化標準商業化標準FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364。
如第16A圖及第16K圖所示，用於邏輯操作運算的每一單元(LC)2014可排列具有複數可編程邏輯架構，其架構可具有一定數目的環，例如其數目例如在4到256之間，其中每一環具有用於查找表(LUT)210如第14A圖中的記憶體單元490，其分別耦接到其多工器211的第一組輸入端，其數目例如在4到256之間，例如，根據其多工器211的第二組輸入端，可經由其多工器211選擇其一輸入，其多工器211的數目例如係介於2至8個，其中每一多工器211耦接至其中之一可編程交互連接線361及耦接至區塊內交互連接線2015的固定交互連接線364，例如，用於其查找表(LUT)210的邏輯架構可具有16個記憶體單元490，分別耦接至第一組的多工器211的16個輸入，依據其多工器211的第二組的4個輸入並經由其多工器211從其中選擇其一輸入，每一多工器211耦接至其中之一可編程交互連接線361及耦接至如第14A圖及第14F圖至第14J圖中的區塊內交互連接線2015的固定交互連接線364，另外用於邏輯操作運算的每一該單元(LC)2014可排列配置成一暫存器，用以暫時地保存邏輯架構的輸出或邏輯架構之第二組多工器211其中之一輸入。
第16L圖為本發明實施例的一加法器的一單元之電路示意圖，第16M圖為本發明實施例用於一加法器的一單元的一增加單元(adding unit)的電路示意圖，如第16A圖、第16L圖及第16M圖，用於固定連接線加法器的每一單元(A)2011可包括複數加法單元2016經由階段性的串聯及逐級相互耦接，例如第16K圖中用於固定連接線加法器的每一該單元(A)2011包括如第16L圖及第16M圖中經由階段性的串聯及逐級相互耦接之8級的加法單元2016，以將其耦接至區塊內交互連接線2015的八個可編程交互連接線361及固定交互連接線364所耦接的第一位元輸入(A7,A6,A5,A4,A3,A2,A1,A0)與耦接至區塊內交互連接線2015的另外八個可編程交互連接線361及固定交互連接線364的第二8位元輸入(B7,B6,B5,B4,B3,B2,B1,B0)相加而獲得耦接至區塊內交互連接線2015的另外9個可編程交互連接線361及固定交互連接線364的9位元輸出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)。如第16L圖及第16M圖所示，第一級加法單元2016可將用於固定連接線加法器的每一單元(A)2011的輸入A0所耦接的第一輸入In1與每一單元(A)2011的輸入A0所耦接的第二輸入In2相加，同時需考慮來自於上次計算的結果(previous computation result)，即是進位輸入(carry-in input)Cin，而其中上次計算的結果(即是，進位輸入Cin)，以獲得其二輸出，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S0，而其它的 一輸出為一進位輸出(carry-out Output)Cout耦接至第二級的加法單元2016之一進位輸入(carry-in input)Cin，第二級至第七級的每一加法單元2016可將耦接至用於固定連接線加法器的每一單元(A)2011的輸入A1,A2,A3,A4,A5及A6其中之一的第一輸入In1與耦接至每一單元(A)2011的輸入B1,B2,B3,B4,B5及B6其中之一的第二輸入In2相加而獲得其二輸出，並且同時考慮其進位輸入(carry-in input)Cin，此進位輸入(carry-in input)Cin係來自於前一級(個)第一級至第六級的其中之一加法單元2016的進位輸出(carry-out Output)Cout，其中之一輸出作為用於固定連接線加法器的每一單元(A)2011的S1,S2,S3,S4,S5及S6輸出其中之一，而其它的一輸出為一進位輸出Cout則係耦接至下一級在第二級至第八級的其中之一加法單元2016的進位輸入Cin，例如，第七級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A6的第一輸入In1與耦接至每一單元(A)2011的輸入B6的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第六級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S6，及其它一個輸出為一進位輸出Cout並且耦接至第八級的加法單元2016的一進位輸入Cin。第八級的加法單元2016可將用於固定連接線加法器中耦接至每一單元(A)2011的輸入A7的第一輸入In1與耦接至每一單元(A)2011的輸入B7的第二輸入In2相加而獲得其二輸出，同時考慮其進位輸入Cin，此進位輸入Cin係來自於第七級的加法單元2016的進位輸出Cout，其中之一輸出Out作為用於固定連接線加法器的每一單元(A)2011的輸出S7，及其它一個輸出為一進位輸出Cout作為用於固定連接線加法器的每一單元(A)2011的進位輸出Cout。
如第16L圖及第16M圖，第一級至第八級的每一加法單元2016可包括(1)一ExOR閘342用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級每一加法單元2016的第一輸入In1及第二輸入In2；(2)一ExOR閘343用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，該輸出作為第一級至第八級的每一該加法單元2016的輸出Out，其中第一輸入耦接至互斥或閘342的輸出，第二輸入係耦接至第一級至第八級的每一該加法單元2016的進位輸入Cin；(3)一AND閘344用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入耦接至第一級至第八級的每一加法單元2016的進位輸入Cin，而第二輸入耦接至ExOR閘342的輸出；(4)一AND閘345用以對其第一輸入及第二輸入執行互斥或(Exclusive-OR)運算操作而獲得其輸出，其中第一輸入及第二輸入分別耦接至第一級至第八級的每一加法單元2016的第二輸入In2及第一輸入In1；及(5)一或閘346用以對其第一輸入及第二輸入執行”或(OR)”運算操作而獲得其輸出，此輸出係作為第一級至第八級的每一加法單元2016的進位輸出Cout，其中第一輸入耦接至AND閘344的輸出，而第二輸入耦接至AND閘345的輸出。
第16N圖為本發明實施例一固定連接線乘法器的一單元電路示意圖，如第16A圖及第16N圖，用於固定連接線多工器的每一單元(M)2012可包括複數級的加法單元2016階段性的串聯及逐級相互耦接，其中每一級的架構如第16M圖所示，例如，用於固定連接線多工器中如第16K圖的每一該單元(M)2012包括7個加法單元2016排列成8個(階)級，每一加法單元2016階段性的串聯及逐級相互耦接，如第16N圖及第16M圖所示，將耦接至區塊內交互連接線2015的8個可編程交互連接線361及固定交互連接線364的其第一8位元輸入(X7,X6,X5,X4,X3,X2,X1,X0)coupling to eight of the可編程交互連接線361 and固定交互連接線364 of the區塊內交互連接線2015 by its second 8-bit input(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)乘於耦接至另一區塊內交互連接線2015的另外8個可編程交互連接線361及固定交互連接線364的其第二8位元輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)而獲得其16位元輸出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)，其中此6位元輸出耦接至區塊內交互連接線2015的另外16個可編程交互連接線361及固定交互連接線364，如第16N圖及第16M圖所示，用於固定連接線多工器的每一單元(M)2012可包括64AND閘347，每一AND閘347用於對其第一輸入執行AND運算操作而獲得其輸出，其中第一輸入耦接至用於固定連接線多工器的每一單元(M)2012的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)其中之一，而其第二輸入係耦接至用於固定連接線多工器的每一單元(M)2012的第 二8個輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)其中之一，更為詳細的說明，用於固定連接線多工器的每一單元(M)2012，其64個AND閘347排列設置成8行，其中每一個AND閘347分別具有的第一輸入及第二輸入，每一第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)及每一第二8個輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1及Y0)形成64個組合(8乘8)，在第一行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y0；在第二行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y1；在第三行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y2；在第四行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y3；在第五行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y4；在第六行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y5；在第七行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y6；在第八行的8個AND閘347可對他們第一相對應的輸入執行AND運算操作而獲得他們相對應的輸出，其中第一相對應的輸入分別耦接至從左至右排列設置的第一8個輸入(X7,X6,X5,X4,X3,X2,X1及X0)，及他們第二相對應的輸入耦接至其第二輸入Y7；如第16M圖及第16N圖所示，用於固定連接線多工器的每一單元(M)2012，在第一行中其最右邊的一AND閘347的輸出可作為其輸出P0，用於固定連接線多工器的每一該單元(M)2012，在第一行中左邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在第二行中右邊7個加法單元2016的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第16M圖及第16N圖，用於固定連接線多工器的每一該單元(M)2012，第一級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應且位在邏輯值”0”的進位輸入Cin，最右側的一個輸出作為其輸出P1，及左側6個輸出可分別耦接至第二級的7個加法單元2016中的右邊6個的第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第二級的7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在該第二行中最左側之AND閘347的輸出可耦接至第二級的最左側的一個加法單元2016之第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在該第三行中右側7個AND閘347的輸出可分別耦接至第二級的7個加法單元2016的第二輸入In2。
如第16M圖及第16N圖所示，用於固定連接線多工器的每一該單元(M)2012，每一第二級至第六級的其7個加法單元2016，將他們的第一相對應輸入In1與第二相對應輸入In2相加而獲得他們相對應的輸出Out，同時考慮他們相對應的進位輸入Cin，最右側的一個輸出作為其輸出P1-P6其中之一，及左側6個輸出可分別耦接至第三級至第七級中下一級(階)的7個加法單元2016的右側6個第一輸入In1，以及他們的相對應的進位輸出Cout分別耦接至第三級及第七級的下一級(階)中的7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在每一該第三行至第七行中最左側之AND閘347的輸出可耦接至第三級及第七級的其中之一級最左側的一個加法單元2016之第一輸入In1，用於固定連接線多工器的每一該單 元(M)2012，在每一該第四行至第八行中右側7個AND閘347的輸出可分別耦接至第三級及第七級的其中之一級的7個加法單元2016的第二輸入In2。
例如，如第16M圖及第16N圖所示，用於固定連接線多工器的每一該單元(M)2012，第二級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P2及左側6個輸出分別耦接至第三級的7個加法單元2016之中右側的6個第一輸入In1，及他們的相對應的進位輸出Cout分別耦接至第三級中7個加法單元2016的進位輸入Cin。用於固定連接線多工器的每一該單元(M)2012，在第三行中最左側一AND閘347的輸出可耦接至第三級中最左側一加法單元2016的第一輸入In1，用於固定連接線多工器的每一該單元(M)2012，在第四行中右側7個AND閘347的輸出可分別耦接至第三級的7個加法單元2016的第二輸入In2。
如第16M圖及第16N圖所示，用於固定連接線多工器的每一該單元(M)2012，第七級的7個加法單元2016可將他們的第一相對的輸入In1與他們的第二相對應的輸入In2相加而獲得他們的相對應的輸出Out，同時需考慮他們的相對應的進位輸入Cin，最右側的一輸出可係其輸出P7及左側6個輸出分別耦接至第八級的7個加法單元2016之中右側的6個第二輸入In2，及他們的相對應的進位輸出Cout分別耦接至第八級中7個加法單元2016的第一輸入In1。用於固定連接線多工器的每一該單元(M)2012，在第八行中最左側一AND閘347的輸出可耦接至第八級中最左側一加法單元2016的第二輸入In2。
如第16M圖及第16N圖所示，用於固定連接線多工器的每一該單元(M)2012的第八級中7個加法單元2016中最右側的一加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其位在邏輯值”0”的進位輸入Cin，而其輸出係作為用於固定連接線多工器的每一該單元(M)2012的輸出P8，以及其進位輸出Cout耦接至用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中第二個最右側(由左到其最右邊的一個)一加法單元2016的進位輸入Cin，用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中每一第二個最右側的一個加法單元2016到第二個最左側的一個加法單元2016，可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其相對應的進位輸入Cin，此輸出作為用於固定連接線多工器的每一該單元(M)2012的輸出P9至輸出P13其中之一輸出，以及其進位輸出Cout耦接至用於固定連接線多工器的每一該單元(M)2012的第八級的7個加法單元2016中第三個最右側一個到最左側的一個的進位輸入Cin，即是左側至每一第二個最右側一個到第二個最左側的一個，用於固定連接線多工器的每一該單元(M)2012的第八級中7個加法單元2016的最左側的一個加法單元2016可將其第一輸入In1與其第二輸入In2相加而獲得其輸出Out，同時需考慮其進位輸入Cin，此輸出可作為用於固定連接線多工器的每一該單元(M)2012的輸出P14，及其進位輸出Cout作為輸出P15。
用於緩存及暫存器的每一該單元(C/R)2013如第16K圖所示，其用於暫時的保存及儲存(1)用於固定連接線加法器的單元(A)2011的輸入及輸出，例如如第16L圖及第16M圖中的第一級的加法單元的進位輸入Cin、其第一8位元輸入(A7,A6,A5,A4,A3,A2,A1,A0)、第二8位元輸入(B7,B6,B5,B4,B3,B2,B1,B0)及/或其9位位元的輸出(Cout,S7,S6,S5,S4,S3,S2,S1,S0)；(2)用於固定連接線多工器的單元(M)2012的輸入及輸出，例如如第16M圖及第16N圖中，其第一8位元輸入(X7,X6,X5,X4,X3,X2,X1,X0)、第二8位元輸入(Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0)及/或其16位元輸出(P15,P14,P13,P12,P11,P10,P9,P8,P7,P6,P5,P4,P3,P2,P1,P0)；(3)用於邏輯操作運算的單元(LC)2014的輸入及輸出，即是其邏輯架構的輸出，或其邏輯架構的第二組多工器211的該些輸入的其中之一輸入。
專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之說明
第17圖係為根據本申請案之實施例所繪示之專用於可編程交互連接(dedicated programmable-interconnection,DPI)之積體電路(IC)晶片之上視圖。請參照第17圖，專用於可編程交互連接(DPI)之積體電路(IC)晶片410係利用較先進之半導體技術世代進行設計及製造，其中可編程交互連接(DPI)之積體電路(IC)晶片410即是專用編程非揮性記憶體(DPNVM)晶片，例如 是先進於或小於或等於30nm、20nm或10nm之製程，由於採用成熟的半導體技術世代，故在追求製造成本極小化的同時，可讓晶片尺寸及製造良率最適化。專用於可編程交互連接(DPI)之積體電路(IC)晶片410之面積係介於400mm2至9mm2之間、介於225mm2至9mm2之間、介於144mm2至16mm2之間、介於100mm2至16mm2之間、介於75mm2至16mm2之間或介於50mm2至16mm2之間。應用先進半導體技術世代之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所使用之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
請參見第17圖，由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410係為商品化標準IC晶片，故專用於可編程交互連接(DPI)之積體電路(IC)晶片410僅需減少至少量類型即可，因此採用先進之半導體技術世代製造之專用於可編程交互連接(DPI)之積體電路(IC)晶片410所需的昂貴光罩或光罩組在數量上可以減少，用於一半導體技術世代之光罩組可以減少至3組至20組之間、3組至10組之間或是3組至5組之間，其一次性工程費用(NRE)也會大幅地減少。由於專用於可編程交互連接(DPI)之積體電路(IC)晶片410之類型很少，因此製造過程可以最適化達到非常高的製造晶片產能。再者，可以簡化晶片的存貨管理，達到高效能及高效率之目標，故可縮短晶片交貨時間，是非常具成本效益的。
請參見第17圖，各種類型之專用於可編程交互連接(DPI)之積體電路(IC)晶片410包括：(1)多個記憶體矩陣區塊423，係以陣列的方式排列於其中間區域；(2)多組的交叉點開關379，如第11A圖、第11B圖、第11C圖或第11D圖所描述之內容，其中每一組係在記憶體矩陣區塊423其中一個的周圍環繞成一環或多環的樣式；以及(3)如第13B圖所描述之多個小型I/O電路203，其中每一個的輸出S_Data_in係經由可編程交互連接線361其中一條耦接其中一個如第11A圖至第11C圖所繪示之交叉點開關379之節點N23-N26其中一個或是經由可編程交互連接線361其中另一條耦接其中一個如第11D圖所繪示之交叉點開關379之輸入D0-D15其中一個，及輸出S_Data_out係經由可編程交互連接線361其中另一條耦接至如第11A圖至第11C圖中其另一交叉點開關379的節點N23至節點N16其中之一節點，或是經由另一可編程交互連接線361耦接至如第11D圖中其另一交叉點開關379的輸出Dout，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接用於如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9A圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9A圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一；可替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773將其反相及放大而獲得中繼 器773的輸出Rep_out，其係耦接用於如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9B圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出Rep_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9B圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出Rep_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一。可替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379的其中之一通過/不通過開關258，靠近該通過/不通過開關258的每一該記憶體矩陣區塊423可切換或關閉該通過/不通過開關258的其中之一，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
替代方案，如第17圖所示，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9A圖中反相器770的輸入Inv_in，經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接用於如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9A圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出，其係耦接至如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9A圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮 發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9B圖中中繼器773的輸入Rep_in，經由中繼器773將其反相及放大而獲得中繼器773的輸出Rep_out，其係耦接用於如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9B圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出，其係耦接至如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9B圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出Rep_out，其係耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)；替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第11C圖及第15B圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第11A圖、第11B圖及第15A圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的一多工器211的第二組輸出SC-4的其中之一輸出(即是A0及A1)，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
可替代方案，如第17圖所示，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9圖中反相器770的輸入Inv_in，經由反相器770將其反相及放大而獲得反相器770的輸出Inv_out，其係耦接用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出，用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9圖中反相器770的輸入Inv_in，以經由反相器770將其反相及放大而獲得反相器770的輸出，其係耦接至用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)；可替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第9圖中中 繼器773的輸入Rep_in，經由中繼器773將其反相及放大而獲得中繼器773的輸出Rep_out，其係耦接用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第9圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出，用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第9圖中中繼器773的輸入Rep_in，以經由中繼器773將其反相及放大而獲得中繼器773的輸出，其係耦接至用於如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)。可替代方案，在每個記憶體矩陣區塊423為複數個記憶體單元362，每一記憶體矩陣區塊423可以係(1)如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖中的查找表(LUT)210的非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800，其具有輸出N0耦接至如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)，該非揮發性記憶體(NVM)單元600,650,700,760,800的節點N3,N4分別耦接至如第9C圖中切換架構774的節點F1及F2；(2)如第6E圖或第6G圖非揮發性記憶體(NVM)單元900具有輸出M3及輸出M12，其耦接至如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)，該非揮發性記憶體(NVM)單元900的節點M1或M10耦接至如第9C圖中切換架構774的節點F1，或是其節點M2或M11耦接至如第9C圖中切換架構774的節點F2；或(3)如第7E圖、第7G圖、第7H圖或第7J圖非揮發性記憶體(NVM)單元910具有輸出M3、M12、M9或M18，其耦接至如第11D圖及第15C圖一交叉點開關379(靠近每一記憶體矩陣區塊423)的第二組多工器211的其中之一輸入(即是A0-A3)，該非揮發性記憶體(NVM)單元910的節點M4,M13,M7或M16耦接至如第9C圖中切換架構774的節點F1，或是或是其節點M5,M14,M8或M17耦接至如第9C圖中切換架構774的節點F2。
請參見第17圖，DPI IC晶片410包括多條晶片內交互連接線(未繪示)，其中每一條可以在相鄰兩個記憶體矩陣區塊423之間的上方空間延伸，且可以是如第15A圖至第15C圖所描述之可編程交互連接線361或是固定交互連接線364。DPI IC晶片410之如第13B圖所描述之小型I/O電路203其每一個之輸出S_Data_in係耦接至一或多條之可編程交互連接線361及/或一或多條之固定交互連接線364，其每一個之輸入S_Data_out、S_Enable或S_Inhibit係耦接至其他一或多條之可編程交互連接線361及/或其他一或多條之固定交互連接線364。
請參見第17圖，DPI IC晶片410可以包括多個I/O金屬接墊372，如第13B圖所描述的內容，其每一個係垂直地設在其中一小型I/O電路203上方，並連接該其中一小型I/O電路203之節點381。在第一時脈中，來自如第11A圖至第11C圖、第15A圖及第15B圖所繪示之交叉點開關379之節點N23-N26其中之一的訊號，或是如第11D圖及第15C圖所繪示之交叉點開關379之輸出Dout，可以經由其中一或多條之可編程交互連接線361傳送至其中一小型I/O電路203之小型驅動器374之輸入S_Data_out，該其中一小型I/O電路203之小型驅動器374可以放大其輸入S_Data_out至垂直地位在該其中一小型I/O電路203之上方的I/O金屬接墊372以傳送至DPI IC晶片410之外部的電路。在第二時脈中，來自DPI IC晶片410之外部的電路之訊號可經由該I/O金屬接墊372傳送至該其中一小型I/O電路203之小型接收器375，該其中一小型I/O電路203之小型接收器375可以放大該訊號至其輸出S_Data_in，經由其中另一或多條之可編程交互連接線361可以傳送至其他的如第11A圖至第11C圖、第15A圖及第15B圖所繪示之交叉點開關379之節點N23-N26其中之一，或者可以傳送至其他的如第11D圖及第15C圖所繪示之交叉點開關379之輸入D0-D15其中一個。請參見第17圖，DPI IC晶片410還包括(1)多個電源接墊205，可以經由一或多條之固定交互連接線364施加電源供應電壓Vcc至如第15A圖至第15C圖所描述之用於交叉點開關379之記憶體單元362，其中電源供應電壓Vcc可以是介於0.2伏特至2.5伏特之間、介於0.2伏特至2伏特之間、介於0.2伏特至1.5伏特之間、介於0.1伏特至1伏特之間、介於0.2伏特至1伏特之間或是小於或等於2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多 個接地接墊206，可以經由一或多條之固定交互連接線364傳送接地參考電壓Vss至如第15A圖至第15C圖所描述之用於交叉點開關379之記憶體單元362。
專用於輸入/輸出(I/O)之晶片的說明
第18圖係為根據本申請案之實施例所繪示之專用於輸入/輸出(I/O)之晶片的方塊圖。請參照第18圖，專用於輸入/輸出(I/O)之晶片265包括複數個大型I/O電路341(僅繪示其中一個)及複數個小型I/O電路203(僅繪示其中一個)。大型I/O電路341可以參考如第13A圖所敘述之內容，小型I/O電路203可以參考如第5B圖所敘述之內容。
請參照第13A圖、第13B圖及第18圖，每一大型I/O電路341之大型驅動器274之輸入L_Data_out係耦接其中一小型I/O電路203之小型接收器375之輸出S_Data_in。每一大型I/O電路341之大型接收器275之輸出L_Data_in係耦接其中一小型I/O電路203之小型驅動器374之輸入S_Data_out。當利用訊號(L_Enable)致能大型驅動器274且同時利用訊號(S_Inhibit)啟動小型接收器375時，會利用訊號(L_Inhibit)抑制大型接收器275且同時利用訊號(S_Enable)禁能小型驅動器374，此時資料可以從小型I/O電路203之I/O金屬接墊372依序經過小型接收器375及大型驅動器274傳送至大型I/O電路341之I/O接墊272。當利用訊號(L_Inhibit)啟動大型接收器275且同時利用訊號(S_Enable)致能小型驅動器374時，會利用訊號(L_Enable)禁能大型驅動器274且同時利用訊號(S_Inhibit)抑制小型驅動器374，此時資料可以從大型I/O電路341之I/O接墊272依序經過大型接收器275及小型驅動器374傳送至小型I/O電路203之I/O金屬接墊372。
邏輯運算驅動器之說明
各種的商品化標準邏輯運算驅動器(亦可稱為邏輯運算封裝結構、邏輯運算封裝驅動器、邏輯運算裝置、邏輯運算模組、邏輯運算碟片或邏輯運算碟片驅動器等)係介紹如下：
I.第一型之邏輯運算驅動器
第19A圖係為根據本申請案之實施例所繪示之第一型商品化標準邏輯運算驅動器之上視示意圖。請參見第19A圖，商品化標準邏輯運算驅動器300可以封裝有複數個如第16A圖至第16J圖所描述之商品化標準商業化標準FPGA IC晶片200、一或多個的動態隨機記憶體(DRAM積體電路(IC)晶片321及一專用控制晶片260，排列成陣列的形式，其中專用控制晶片260係由商品化標準商業化標準FPGA IC晶片200及DRAM IC晶片321所包圍環繞，且可以位在DRAM IC晶片321之間及/或商品化標準商業化標準FPGA IC晶片200之間。位在商品化標準邏輯運算驅動器300之右側中間的DRAM IC晶片321可以設於位在商品化標準邏輯運算驅動器300之右側上面及右側下面的二商品化標準商業化標準FPGA IC晶片200之間。位在商品化標準邏輯運算驅動器300的左側中間一DRAM IC晶片321可配置設置在商品化標準邏輯運算驅動器300之左側上面及商品化標準邏輯運算驅動器300之左側下面的二商品化標準商業化標準FPGA IC晶片200之間。商品化標準商業化標準FPGA IC晶片200其中數個可以在商品化標準邏輯運算驅動器300之上側排列成一條線。商品化標準商業化標準FPGA IC晶片200其中數個可以在商品化標準邏輯運算驅動器300之下側排列成一條線。
請參見第19A圖，商品化標準邏輯運算驅動器300可以包括多條晶片間(INTER-CHIP)交互連接線371，其中每一條可以在商品化標準商業化標準FPGA IC晶片200、DRAM IC晶片321及專用控制晶片260其中相鄰的兩個之間的上方空間中延伸。商品化標準邏輯運算驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處，每一DPI IC晶片410之周圍角落處係設有商品化標準商業化標準FPGA IC晶片200、DRAM IC晶片321及專用控制晶片260其中四個。舉例而言，位在專用控制晶片260之左上角處的第一個DPI IC晶片410與位在該第一個DPI IC晶片410左上角處的第一個商品化標準商業化標準FPGA IC晶片200之間的最短距離即為第一個商品化標準商業化標準FPGA IC晶片200之右下角與第一個DPI IC晶片410之左上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右上角處的第二個商品化標準商業化標準FPGA IC晶片200之間的最短距離即為第二個商品化標準商業化標準FPGA IC晶片200之左下角與第一個DPI IC晶片410之右上角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410左下角處的DRAM IC晶片321之間的最短距離即 為DRAM IC晶片321之右上角與第一個DPI IC晶片410之左下角之間的距離；第一個DPI IC晶片410與位在該第一個DPI IC晶片410右下角處的專用控制晶片260之間的最短距離即為專用控制晶片260之左上角與第一個DPI IC晶片410之右下角之間的距離。
請參見第19A圖，每一晶片間(INTER-CHIP)交互連接線371可以是如第15A圖至第15F圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第19A圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，晶片間(INTER-CHIP)交互連接線371的一或多個可編程交互連接線361或一或多個固定交互連接線364可耦接來自於每一標準商業化商業化標準FPGA IC晶片200至其它的標準商業化商業化標準FPGA IC晶片200，使每一標準商業化商業化標準FPGA IC晶片200相互連接。
，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410。每一個的DRAM IC晶片321可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260。每一個的DRAM IC晶片321可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DRAM IC晶片321。
因此，請參見第19A圖，第一個的商品化標準商業化標準FPGA IC晶片200之第一個的可編程邏輯區塊(LB)201可以是如第14A圖或第14H圖所描述之內容，其輸出Dout可以經由其中一個的DPI IC晶片410之交叉點開關379傳送至第二個的商品化標準商業化標準FPGA IC晶片200之第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。據此，第一個的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個之過程係依序地經過(1)第一個的商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、(3)該其中一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPI IC晶片410之交叉點開關379、(5)該其中一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、以及(2)第二個的商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361。
或者，請參見第19A圖，其中一個的商品化標準商業化標準FPGA IC晶片200之第一個的可編程邏輯區塊(LB)201可以是如第14A圖或第14H圖所描述之內容，其輸出Dout可以經由其中一個的DPI IC晶片410之交叉點開關379傳送至該其中一個的商品化標準商業化標準FPGA IC晶片200之第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個。據此，第一個 的可編程邏輯區塊(LB)201之輸出Dout傳送至第二個的可編程邏輯區塊(LB)201之輸入A0-A3其中一個之過程係依序地經過(1)該其中一個的商品化標準商業化標準FPGA IC晶片200之第一組之晶片內交互連接線502之可編程交互連接線361、(2)第一組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、(3)該其中一個的DPI IC晶片410之第一組之晶片內交互連接線之可編程交互連接線361、(4)該其中一個的DPI IC晶片410之交叉點開關379、(5)該其中一個的DPI IC晶片410之第二組之晶片內交互連接線之可編程交互連接線361、(6)第二組之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361、以及(7)該其中一個的商品化標準商業化標準FPGA IC晶片200之第二組之晶片內交互連接線502之可編程交互連接線361。
請參見第19A圖，商品化標準邏輯運算驅動器300可以包括多個專用I/O晶片265，位在商品化標準邏輯運算驅動器300之周圍區域，其係環繞商品化標準邏輯運算驅動器300之中間區域，其中商品化標準邏輯運算驅動器300之中間區域係容置有商品化標準商業化標準FPGA IC晶片200、DRAM IC晶片321、專用控制晶片260及DPI IC晶片410。每一個的商品化標準商業化標準FPGA IC晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，其中之一DRAM IC晶片321可以經由晶片間(INTER-CHIP)交互連接線371的一或多條可編程交互連接線361及一或多條固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一專用I/O晶片265可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。
請參見第19A圖，每一個的商品化標準商業化標準FPGA IC晶片200可以參考如第16A圖至第16J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第17圖所揭露之內容。
請參見第19A圖，每一個專用I/O晶片265及專用控制晶片260可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。在相同的商品化標準邏輯運算驅動器300中，每一個專用I/O晶片265及專用控制晶片260所採用的半導體技術世代可以是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第19A圖，每一個專用I/O晶片265及專用控制晶片260所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
如第19A圖所示，商品化標準邏輯運算驅動器300可包括用於處理及/或計算的高速存取資料功用之一或多個高速DRAM IC晶片321，每一DRAM IC晶片321所使用的製造技術或節點係先進於或小於40nm，例如是40nm、30nm、20nm、15nm或10nm。每一DRAM IC晶片321的密度(density)係大於或等於64M(Mb)、128Mb、256Mb、1Gb、4Gb、8Gb、16Gb、32 Gb、128Gb、256Gb或512Gb。需要處理或計算的資料可從儲存在DRAM IC晶片321內的資料取得或存取，而來自於標準商業化商業化標準FPGA IC晶片200的處理或計算產生的結果數據可儲存在DRAM IC晶片321。
請參見第19A圖，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是4V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，封裝在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之電源供應電壓Vcc可以是2.5V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第19A圖，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於或等於4.5nm、4nm、3nm或2nm。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3nm；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用控制晶片260之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2nm。
請參見第19A圖，在商品化標準邏輯運算驅動器300中，專用I/O晶片265可以是多晶片封裝的形式，每一個的專用I/O晶片265包括如第18圖所揭露之電路，亦即具有複數個大型I/O電路341及I/O接墊272，如第13A圖及第18圖所揭露之內容，供商品化標準邏輯運算驅動器300用於一或多個(2個、3個、4個或多於4個)的通用序列匯流排(USB)連接埠、一或多個IEEE 1394連接埠、一或多個乙太網路連接埠、一或多個HDMI連接埠、一或多個VGA連接埠、一或多個音源連接端或串行連接埠(例如RS-232或通訊(COM)連接埠)、無線收發I/O連接埠及/或藍芽收發器I/O連接埠等。每一個的專用I/O晶片265可以包括複數個大型I/O電路341及I/O接墊272，如第13A圖及第18圖所揭露之內容，供商品化標準邏輯運算驅動器300用於串行高級技術附件(SATA)連接埠或外部連結(PCIe)連接埠，以連結一記憶體驅動器。
請參見第19A圖，商品化標準商業化標準FPGA IC晶片200可以具有如下所述之標準規格或特性：(1)每一個的商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201之數目可以是大於或等於16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(2)每一個的商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201其中每一個之輸入的數目可以是大於或等於4、8、16、32、64、128或256；(3)施加至每一個的商品化標準商業化標準FPGA IC晶 片200之電源接墊205之電源供應電壓(Vcc)可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V；(4)所有商品化標準商業化標準FPGA IC晶片200之I/O金屬接墊372具有相同的布局及數目，且在所有商品化標準商業化標準FPGA IC晶片200之相同相對位置上的I/O金屬接墊372具有相同的功能。
II.第二型之邏輯運算驅動器
第19B圖係為根據本申請案之實施例所繪示之第二型商品化標準邏輯運算驅動器之上視示意圖。請參見第19B圖，專用控制晶片260與專用I/O晶片265之功能可以結合至一專用專用控制及I/O晶片266中，亦即為專用控制及I/O晶片，用以執行上述專用控制晶片260之功能與專用I/O晶片265之功能，故專用專用控制及I/O晶片266具有如第18圖所繪示的電路結構。如第19A圖所繪示的專用控制晶片260可以由專用專用控制及I/O晶片266取代，設在專用控制晶片260所放置的位置，如第19B圖所示。針對繪示於第19A圖及第19B圖中的相同標號所指示的元件，繪示於第19B圖中的該元件可以參考該元件於第19A圖中的說明。
針對線路的連接而言，請參見第19B圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用專用控制及I/O晶片266，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用專用控制及I/O晶片266，專用專用控制及I/O晶片266可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且專用專用控制及I/O晶片266可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
請參見第19B圖，每一個專用I/O晶片265及專用專用控制及I/O晶片266可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。在相同的商品化標準邏輯運算驅動器300中，每一個專用I/O晶片265及專用專用控制及I/O晶片266所採用的半導體技術世代可以是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。
請參見第19B圖，每一個專用I/O晶片265及專用專用控制及I/O晶片266所使用的電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電晶體或半導體元件可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
請參見第19B圖，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電源供應電壓Vcc可以是大於或等於1.5V、2V、2.5V、3V、3.5V、4V或5V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是介於0.2V至2.5V之間、介於0.2V至2V之間、介於0.2V至1.5V之間、介於0.1V至1V之間、介於0.2V至1V之間或是小於或等於2.5V、2V、1.8V、1.5V或1V。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電源供應電壓Vcc可以是不同於用於每一個的商品 化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電源供應電壓Vcc可以是4V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是1.5V；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之電源供應電壓Vcc可以是2.5V，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電源供應電壓Vcc可以是0.75V。
請參見第19B圖，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係大於或等於5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度係小於等於4.5nm、4nm、3nm或2nm。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度係不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是10nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是3nm；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及專用專用控制及I/O晶片266之半導體元件之場效電晶體(FET)之閘極氧化物之物理厚度可以是7.5nm，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之場效電晶體(FET)之閘極氧化物之物理厚度可以是2nm。
III.第三型之邏輯運算驅動器
第19C圖係為根據本申請案之實施例所繪示之第三型商品化標準邏輯運算驅動器之上視示意圖。如第19C圖所繪示之結構係類似如第19A圖所繪示之結構，不同處係在於創新的專用積體電路(ASIC)或客戶自有工具(COT)晶片402(以下簡寫為IAC晶片)還可以設在商品化標準邏輯運算驅動器300中。針對繪示於第19A圖及第19C圖中的相同標號所指示的元件，繪示於第19C圖中的該元件可以參考該元件於第19A圖中的說明。
請參見第19C圖，IAC晶片402可包括智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。每一個專用I/O晶片265、專用控制晶片260及IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製造IAC晶片402，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造IAC晶片402。在相同的商品化標準邏輯運算驅動器300中，每一個專用I/O晶片265、專用控制晶片260及IAC晶片402所採用的半導體技術世代可以是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。IAC晶片402所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的 商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265、專用控制晶片260及IAC晶片402之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於IAC晶片402可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第三型商品化標準邏輯運算驅動器300，則可以配設有利用較舊半導體世代所製造的IAC晶片402，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第三型商品化標準邏輯運算驅動器300中達成相同或類似創新或應用所需的IAC晶片402之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第19C圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至IAC晶片402，IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，且IAC晶片402可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
IV.第四型之邏輯運算驅動器
第19D圖係為根據本申請案之實施例所繪示之第四型商品化標準邏輯運算驅動器之上視示意圖。請參見第19D圖，專用控制晶片260與IAC晶片402之功能可以結合至一DCIAC晶片267中，亦即為專用控制及IAC晶片(以下簡寫為DCIAC晶片)，用以執行上述專用控制晶片260之功能與IAC晶片402之功能。如第19D圖所繪示之結構係類似如第19A圖所繪示之結構，不同處係在於DCIAC晶片267還可以設在商品化標準邏輯運算驅動器300中。如第19A圖所繪示的專用控制晶片260可以由DCIAC晶片267取代，設在專用控制晶片260所放置的位置，如第19D圖所示。針對繪示於第19A圖及第19D圖中的相同標號所指示的元件，繪示於第19D圖中的該元件可以參考該元件於第19A圖中的說明。DCIAC晶片267可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第19D圖，每一個專用I/O晶片265及DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製造DCIAC晶片267，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造DCIAC晶片267。在相同的商品化標準邏輯運算驅動器300中，每一個專用I/O晶片265及DCIAC晶片267所採用的半導體技術世代可以是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCIAC晶片267所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕 緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCIAC晶片267之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCIAC晶片267可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第四型商品化標準邏輯運算驅動器300，則可以配設有利用較舊半導體世代所製造的DCIAC晶片267，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第四型商品化標準邏輯運算驅動器300中達成相同或類似創新或應用所需的DCIAC晶片267之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第19D圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCIAC晶片267，DCIAC晶片267可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCIAC晶片267可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
V.第五型之邏輯運算驅動器
第19E圖係為根據本申請案之實施例所繪示之第五型商品化標準邏輯運算驅動器之上視示意圖。請參見第19E圖，如第19C圖所繪示之專用控制晶片260、專用I/O晶片265與IAC晶片402之功能可以結合至一單一晶片268中，亦即為專用控制、專用IO及IAC晶片(以下簡寫為DCDI/OIAC晶片)，用以執行上述專用控制晶片260之功能、專用I/O晶片265之功能與IAC晶片402之功能。如第19E圖所繪示之結構係類似如第19A圖所繪示之結構，不同處係在於DCDI/OIAC晶片268還可以設在商品化標準邏輯運算驅動器300中。如第19A圖所繪示的專用控制晶片260可以由DCDI/OIAC晶片268取代，設在專用控制晶片260所放置的位置，如第19E圖所示。針對繪示於第19A圖及第19E圖中的相同標號所指示的元件，繪示於第19E圖中的該元件可以參考該元件於第19A圖中的說明。DCDI/OIAC晶片268具有如第18圖所繪示的電路結構，且DCDI/OIAC晶片268可包括控制電路、智財(IP)電路、專用電路、邏輯電路、混合型訊號電路、射頻電路、傳送器電路、接收器電路及/或收發器電路等。
請參見第19E圖，每一個專用I/O晶片265及DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程。或者，先進的半導體技術世代亦可以用於製 造DCDI/OIAC晶片268，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造DCDI/OIAC晶片268。在相同的商品化標準邏輯運算驅動器300中，每一個專用I/O晶片265及DCDI/OIAC晶片268所採用的半導體技術世代可以是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代、2個世代、3個世代、4個世代、5個世代或超過5個世代。DCDI/OIAC晶片268所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是不同於用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件。舉例而言，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是傳統的金屬氧化物半導體之場效電晶體，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)；或者，在相同的商品化標準邏輯運算驅動器300中，用於每一個專用I/O晶片265及DCDI/OIAC晶片268之電晶體或半導體元件可以是全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)，而用於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410之電晶體或半導體元件可以是鰭式場效電晶體(FINFET)。
在本實施例中，由於DCDI/OIAC晶片268可以利用較舊或較成熟之半導體技術世代進行設計及製造，例如是舊於或大於或等於40nm、50nm、90nm、130nm、250nm、350nm或500nm之製程，因此其一次性工程費用(NRE)會少於傳統利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)所設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片。舉例而言，利用先進半導體技術世代(例如是先進於或是小於或等於30nm、20nm或10nm)設計或製造的專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的一次性工程費用(NRE)可能會超過5百萬美金、一千萬美金、兩千萬美金或甚至超過5千萬美金或1億美金。在16nm技術世代時，用於專用積體電路(ASIC)或客戶自有工具(COT)晶片所需的光罩組之成本會超過2百萬美金、5百萬美金或1千萬美金，然而若是利用本實施例之第五型商品化標準邏輯運算驅動器300，則可以配設有利用較舊半導體世代所製造的DCDI/OIAC晶片268，即可達成相同或類似的創新或應用，故其一次性工程費用(NRE)可以減少至少於一千萬美金、7百萬美金、5百萬美金、3百萬美金或1百萬美金。相較於現今或傳統的專用積體電路(ASIC)或客戶自有工具(COT)晶片之實現，在第五型商品化標準邏輯運算驅動器300中達成相同或類似創新或應用所需的DCDI/OIAC晶片268之一次性工程費用(NRE)可以少超過2倍、5倍、10倍、20倍或30倍。
針對線路的連接而言，請參見第19E圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至DCDI/OIAC晶片268，DCDI/OIAC晶片268可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，且DCDI/OIAC晶片268可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。
VI.第六型之邏輯運算驅動器
第19F圖及第19G圖係為根據本申請案之實施例所繪示之第六型商品化標準邏輯運算驅動器之上視示意圖。請參見第19F圖及第19G圖，如第19A圖至第19E圖所繪示之商品化標準邏輯運算驅動器300還可以包括一處理及/或計算(PC)積體電路(IC)晶片269(後文中稱為PCIC晶片)，例如是中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片、張量處理器(TPU)晶片或應用處理器(APU)晶片。應用處理器(APU)晶片可以(1)結合中央處理器(CPU)及數位訊號處理(DSP)單元以進行相互運作；(2)結合中央處理器(CPU)及圖像處理 器(GPU)以進行相互運作；(3)結合圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作；或是(4)結合中央處理器(CPU)、圖像處理器(GPU)及數位訊號處理(DSP)單元以進行相互運作。如第19F圖所繪示之結構係類似如第19A圖、第19B圖、第19D圖及第19E圖所繪示之結構，不同處係在於PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，靠近如第19A圖所繪示之結構中的專用控制晶片260、靠近如第19B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第19D圖所繪示之結構中的DCIAC晶片267或靠近如第19E圖所繪示之結構中的DCDI/OIAC晶片268。如第19G圖所繪示之結構係類似如第19C圖所繪示之結構，不同處係在於PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第19A圖、第19B圖、第19D圖、第19E圖及第19F圖中的相同標號所指示的元件，繪示於第19F圖中的該元件可以參考該元件於第19A圖、第19B圖、第19D圖及第19E圖中的說明。針對繪示於第19A圖、第19C圖及第19G圖中的相同標號所指示的元件，繪示於第19G圖中的該元件可以參考該元件於第19A圖及第19C圖中的說明。
請參見第19F圖及第19G圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有PCIC晶片269及其中一個的專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第19F圖及第19G圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片269，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用I/O晶片265，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，且PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。此外，PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第19G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VII.第七型之邏輯運算驅動器
第19H圖及第19I圖係為根據本申請案之實施例所繪示之第七型商品化標準邏輯運算驅動器之上視示意圖。請參見第19H圖及第19I圖，如第19A圖至第19E圖所繪示之商品化標準邏輯運算驅動器300還可以包括兩個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中兩個。舉例而言，(1)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是圖像處理器(GPU)晶片；(2)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(3)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(5)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而另一個的PCIC晶片269可以是張量處理器(TPU)晶片；(6)其中一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而另一個 的PCIC晶片269可以是張量處理器(TPU)晶片。如第19H圖所繪示之結構係類似如第19A圖、第19B圖、第19D圖及第19E圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，靠近如第19A圖所繪示之結構中的專用控制晶片260、靠近如第19B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第19D圖所繪示之結構中的DCIAC晶片267或靠近如第19E圖所繪示之結構中的DCDI/OIAC晶片268。如第19I圖所繪示之結構係類似如第19C圖所繪示之結構，不同處係在於兩個PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第19A圖、第19B圖、第19D圖、第19E圖及第19H圖中的相同標號所指示的元件，繪示於第19H圖中的該元件可以參考該元件於第19A圖、第19B圖、第19D圖及第19E圖中的說明。針對繪示於第19A圖、第19C圖及第19I圖中的相同標號所指示的元件，繪示於第19I圖中的該元件可以參考該元件於第19A圖及第19C圖中的說明。
請參見第19H圖及第19I圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有兩個PCIC晶片269及其中一個的專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第19H及第19I，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361及固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。其中之一PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片269。每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第19G圖所示的IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
VIII.第八型之邏輯運算驅動器
第19J圖及第19K圖係為根據本申請案之實施例所繪示之第八型商品化標準邏輯運算驅動器之上視示意圖。請參見第19J圖及第19K圖，如第19A圖至第19E圖所繪示之商品化標準邏輯運算驅動器300還可以包括三個PCIC晶片269，例如是從中央處理器(CPU)晶片、圖像處理器(GPU)晶片、數位訊號處理(DSP)晶片及張量處理器(TPU)晶片之組合中選出其中三個。舉例而言，(1)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是數位訊號處理(DSP)晶片；(2)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是圖像處理器(GPU)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(3)其中一個的PCIC晶片269可以是中央處理器(CPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而 最後一個的PCIC晶片269可以是張量處理器(TPU)晶片；(4)其中一個的PCIC晶片269可以是圖像處理器(GPU)晶片，另一個的PCIC晶片269可以是數位訊號處理(DSP)晶片，而最後一個的PCIC晶片269可以是張量處理器(TPU)晶片。如第19J圖所繪示之結構係類似如第19A圖、第19B圖、第19D圖及第19E圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，靠近如第19A圖所繪示之結構中的專用控制晶片260、靠近如第19B圖所繪示之結構中的專用控制及I/O晶片266、靠近如第19D圖所繪示之結構中的DCIAC晶片267或靠近如第19E圖所繪示之結構中的DCDI/OIAC晶片268。如第19K圖所繪示之結構係類似如第19C圖所繪示之結構，不同處係在於三個PCIC晶片269還可以設在商品化標準邏輯運算驅動器300中，且設在靠近專用控制晶片260的位置。針對繪示於第19A圖、第19B圖、第19D圖、第19E圖及第19J圖中的相同標號所指示的元件，繪示於第19J圖中的該元件可以參考該元件於第19A圖、第19B圖、第19D圖及第19E圖中的說明。針對繪示於第19A圖、第19C圖及第19K圖中的相同標號所指示的元件，繪示於第19K圖中的該元件可以參考該元件於第19A圖及第19C圖中的說明。
請參見第19J圖及第19K圖，在垂直延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間與在水平延伸的相鄰兩束之晶片間(INTER-CHIP)交互連接線371之間存在一中心區域，在該中心區域內設有三個PCIC晶片269及其中一個的專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。針對線路的連接而言，請參見第19J及第19K，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個DRAM IC晶片321，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他兩個的PCIC晶片269。此外，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至如第19G圖所繪示之IAC晶片402。先進的半導體技術世代可以用於製造PCIC晶片269，例如是利用先進於或小於或等於40nm、20nm或10nm之半導體技術世代來製造PCIC晶片269。PCIC晶片269所採用的半導體技術世代可以是相同於每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代，或是比每一個的商品化標準商業化標準FPGA IC晶片200及每一個的DPI IC晶片410所採用的半導體技術世代晚於或舊於1個世代。PCIC晶片269所使用的電晶體或半導體元件可以是鰭式場效電晶體(FINFET)、絕緣層上長矽之鰭式場效電晶體(FINFET SOI)、全空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(FDSOI MOSFET)、半空乏型之絕緣層上長矽之金屬氧化物半導體之場效電晶體(PDSOI MOSFET)或傳統的金屬氧化物半導體之場效電晶體。
IX.第九型之邏輯運算驅動器
第19L圖係為根據本申請案之實施例所繪示之第九型商品化標準邏輯運算驅動器之上視示意圖。針對繪示於第19A圖至第19L圖中的相同標號所指示的元件，繪示於第19L圖中的該元件可以參考該元件於第19A圖至第19K圖中的說明。請參見第19L圖，第九型商品化標準邏輯運算驅動器300可以封裝有一或多個的PCIC晶片269、如第16A圖至第16J圖所描述的一或多個的商品化標準商業化標準FPGA IC晶片200、一或多個的非揮發性記憶體IC晶片250、一或多個的揮發性(VM)積體電路(IC)晶片324、一或多個的高速高頻寬的記憶體(HBM)積體電路(IC)晶片251及專用控制晶片260，設置成陣列的形式，其中PCIC晶片269、商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC晶片324及HBM IC晶片251可以圍繞著設在中間區域的專用控制晶片260設置。PCIC晶片269之組合可以包括(1)多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片；(2)一或多個的CPU晶片及/或一或多個的GPU晶片；(3)一或多個的CPU晶片及/或一或多個的DSP晶片；(4)一或多個的CPU晶片、一或多個的GPU晶片及/或一或多個的DSP晶片；(5)一或多個的CPU晶片及/或一或多個的TPU晶片；或是(6)一或多個的CPU晶片、一或多個的DSP晶片及/或一或多個的TPU晶片。HBM IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、高速及高頻寬NVM晶片、高速及高頻寬磁阻式隨機存取記憶體(MRAM)晶片或高速及高頻寬電阻式隨機存取記憶體(RRAM)晶片。PCIC晶片269及商品化標準商業化標準FPGA IC晶片200可以與HBM IC晶片251配合運作，進行高速及高頻寬的平行處理及/或平行運算。PCIC晶片269及標準商業化商業化標準FPGA IC晶片200可與HBM IC晶片251一起運算操作，用於高速及高頻寬的平行處理及/或平行運算。
請參見第19L圖，商品化標準邏輯運算驅動器300可以包括晶片間(INTER-CHIP)交互連接線371可以在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PCIC晶片269及HBM IC晶片251其中相鄰的兩個之間。商品化標準邏輯運算驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PCIC晶片269及HBM IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第19L圖，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體IC晶片250，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至VM IC晶片324，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269，商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固 定交互連接線364耦接至VMIC晶片324。每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片269。每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，每一個DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，每一個PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，而在每一該PCIC晶片269與該HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至非揮發性記憶體IC晶片250，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至揮發性記憶體(VM)IC晶片324，非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，揮發性記憶體(VM)IC晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，揮發性記憶體(VM)IC晶片324可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片269可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其他全部的PCIC晶片269。
請參見第19L圖，商品化標準邏輯運算驅動器300可以包括多個專用I/O晶片265，位在商品化標準邏輯運算驅動器300之周圍區域，其係環繞商品化標準邏輯運算驅動器300之中間區域，其中商品化標準邏輯運算驅動器300之中間區域係容置有商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、揮發性記憶體(VM)IC晶片324、專用控制晶片260、PCIC晶片269、HBM IC晶片251及DPI IC晶片410。每一個的商品化標準商業化標準FPGA IC晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，非揮發性記憶體IC晶片250可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，揮發性記憶體(VM)IC晶片324可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一PCIC晶片269可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。每一專用I/O晶片265可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的專用I/O晶片265。
請參見第19L圖，每一個的商品化標準商業化標準FPGA IC晶片200可以參考如 第16A圖至第16J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第17圖所揭露之內容。此外，商品化標準商業化標準FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第19A圖所揭露之內容。
舉例而言，請參見第19L圖，在商品化標準邏輯運算驅動器300中全部的PCIC晶片269可以是多個GPU晶片，例如是2個、3個、4個或超過4個的GPU晶片，而HBM IC晶片251可以全部是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、全部是高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、全部是磁阻式隨機存取記憶體(MRAM)晶片或全部是電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是GPU晶片的PCIC晶片269與HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
舉例而言，請參見第19L圖，在商品化標準邏輯運算驅動器300中全部的PCIC晶片269可以是多個TPU晶片，例如是2個、3個、4個或超過4個的TPU晶片，而HBM IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片，而在其中一個例如是TPU晶片的PCIC晶片269與HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K。
如第19L圖所示，非揮發性記憶體IC晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。每一商品化標準邏輯運算驅動器300可具有一標準非揮發性記憶體密度、容量或尺寸，其大於或等於64MB、512MB、1GB、4GB、16GB、64GB、128GB、256GB或512GB，其中”B”為字節(bytes)，每一字節有8位元(bits)。
X.第十型之邏輯運算驅動器
第19M圖係為根據本申請案之實施例所繪示之第十型商品化標準邏輯運算驅動器之上視示意圖。針對繪示於第19A圖至第19M圖中的相同標號所指示的元件，繪示於第19M圖中的該元件可以參考該元件於第19A圖至第19L圖中的說明。請參見第19M圖，第十型商品化標準邏輯運算驅動器300封裝有如上所述的PCIC晶片269，例如是多個的PCIC晶片(例如是GPU)269a及一個的PCIC晶片(例如是CPU)269b。再者，商品化標準邏輯運算驅動器300還封裝有多個的HBM IC晶片251，其每一個係相鄰於其中一個的PCIC晶片(例如是GPU)269a，用於與該其中一個的PCIC晶片(例如是GPU)269a進行高速與高頻寬的資料傳輸。在商品化標準邏輯運算驅動器300中，每一個的HBM IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。PCIC晶片(例如是CPU)269b、專用控制晶片260、商品化標準商業化標準FPGA IC晶片200、PCIC晶片(例如是GPU)269a、非揮發性記憶體IC晶片250及HBM IC晶片251係在商品化標準邏輯運算驅動器300中排列成矩陣的形式，其中PCIC晶片(例如是CPU)269b及專用控制晶片260係設在其中間區域，被容置有商品化標準商業化標準FPGA IC晶片200、PCIC晶片(例如是GPU)269a、非揮發性記憶體IC晶片250及HBM IC晶片251之周邊區域環繞。
請參見第19M圖，第十型商品化標準邏輯運算驅動器300包括晶片間(INTER-CHIP)交互連接線371，可以在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、PCIC晶片(例如是GPU)269a、PCIC晶片(例如是CPU)269b及HBM IC晶片251其中相鄰的兩個之間。商品化標準邏輯運算驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、PCIC晶片(例如 是GPU)269a、PCIC晶片(例如是CPU)269b及HBM IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第19M圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一標準商業化商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化商業化標準FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的PCIC晶片(例如是GPU)269a，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，其中一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的HBM IC晶片251，且在該其中一個的PCIC晶片(例如是GPU)269a與該其中一個的HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等 於64、128、256、512、1024、2048、4096、8K或16K，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的PCIC晶片(例如是GPU)269a，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的PCIC晶片(例如是GPU)269a可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體IC晶片250，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的HBM IC晶片251。
請參見第19M圖，商品化標準邏輯運算驅動器300可以包括多個專用I/O晶片265，位在商品化標準邏輯運算驅動器300之周圍區域，其係環繞商品化標準邏輯運算驅動器300之中間區域，其中商品化標準邏輯運算驅動器300之中間區域係容置有商品化標準商業化標準FPGA IC晶片200、DRAM IC晶片321、專用控制晶片260、PCIC晶片(例如是GPU)269a、PCIC晶片(例如是CPU)269b、HBM IC晶片251及DPI IC晶片410。每一個的商品化標準商業化標準FPGA IC晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DRAM IC晶片321可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的PCIC晶片(例如是GPU)269a可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，PCIC晶片(例如是CPU)269b可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
因此，在第十型商品化標準邏輯運算驅動器300中，PCIC晶片(例如是GPU)269a可以與HBM IC晶片251配合運作，進行高速、高頻寬的平行處理及/或平行運算。請參見第19M圖，每一個的商品化標準商業化標準FPGA IC晶片200可以參考如第16A圖至第16J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第17圖所揭露之內容。此外，商品化標準商業化標準FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第19A圖所揭露之內容。
如第19M圖所示，非揮發性記憶體IC晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。每一商品化標準邏輯運算驅動器300可具有一標準非揮發性記憶體密度、容量或尺寸，其大於或等於64MB、512MB、1GB、4GB、16 GB、64GB、128GB、256GB或512GB，其中”B”為字節(bytes)，每一字節有8位元(bits)。
XI.第十一型之邏輯運算驅動器
第19N圖係為根據本申請案之實施例所繪示之第十一型商品化標準邏輯運算驅動器之上視示意圖。針對繪示於第19A圖至第19N圖中的相同標號所指示的元件，繪示於第19N圖中的該元件可以參考該元件於第19A圖至第19M圖中的說明。請參見第19N圖，第十一型商品化標準邏輯運算驅動器300封裝有如上所述的PCIC晶片269，例如是多個的TPU晶片269c及一個的PCIC晶片(例如是CPU)269b。再者，商品化標準邏輯運算驅動器300還封裝有多個的HBM IC晶片251，其每一個係相鄰於其中一個的TPU晶片269c，用於與該其中一個的TPU晶片269c進行高速與高頻寬的資料傳輸。在商品化標準邏輯運算驅動器300中，每一個的HBM IC晶片251可以是高速高頻寬的動態隨機存取記憶體(DRAM)晶片、高速高頻寬的靜態隨機存取記憶體(SRAM)晶片、磁阻式隨機存取記憶體(MRAM)晶片或電阻式隨機存取記憶體(RRAM)晶片。PCIC晶片(例如是CPU)269b、專用控制晶片260、商品化標準商業化標準FPGA IC晶片200、TPU晶片269c、非揮發性記憶體IC晶片250及HBM IC晶片251係在商品化標準邏輯運算驅動器300中排列成矩陣的形式，其中PCIC晶片(例如是CPU)269b及專用控制晶片260係設在其中間區域，被容置有商品化標準商業化標準FPGA IC晶片200、TPU晶片269c、非揮發性記憶體IC晶片250及HBM IC晶片251之周邊區域環繞。
請參見第19N圖，第十一型商品化標準邏輯運算驅動器300包括晶片間(INTER-CHIP)交互連接線371，可以在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b及HBM IC晶片251其中相鄰的兩個之間。商品化標準邏輯運算驅動器300可以包括複數個DPI IC晶片410，對準於垂直延伸之一束晶片間(INTER-CHIP)交互連接線371及水平延伸之一束晶片間(INTER-CHIP)交互連接線371之交叉點處。每一DPI IC晶片410係設在商品化標準商業化標準FPGA IC晶片200、非揮發性記憶體IC晶片250、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b及HBM IC晶片251其中四個的周圍及該其中四個的角落處。每一晶片間(INTER-CHIP)交互連接線371可以是如第7A圖至第7C圖及所描述之可編程交互連接線361或固定交互連接線364，並可參見前述之“可編程交互連接線之說明”及“固定交互連接線之說明”。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之可編程交互連接線361之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361與DPI IC晶片410之晶片內交互連接線之可編程交互連接線361之間進行。訊號之傳輸可以(1)經由商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與商品化標準商業化標準FPGA IC晶片200之晶片內交互連接線502之固定交互連接線364之間進行；或者(2)經由DPI IC晶片410之小型I/O電路203，在晶片間(INTER-CHIP)交互連接線371之固定交互連接線364與DPI IC晶片410之晶片內交互連接線之固定交互連接線364之間進行。
請參見第19N圖，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的DPI IC晶片410，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體IC晶片250，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片 間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的商品化標準商業化標準FPGA IC晶片200可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的標準商業化商業化標準FPGA IC晶片200，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的非揮發性記憶體IC晶片250，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至PCIC晶片(例如是CPU)269b，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，每一個的DPI IC晶片410可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的DPI IC晶片410，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的TPU晶片269c，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的HBM IC晶片251，其中一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其中一個的HBM IC晶片251，且在該其中一個的TPU晶片269c與該其中一個的HBM IC晶片251之間所進行傳輸的資料位元寬度可以是大於或等於64、128、256、512、1024、2048、4096、8K或16K，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至二個非揮發性記憶體IC晶片250，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的TPU晶片269c，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的TPU晶片269c可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，PCIC晶片(例如是CPU)269b可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至專用控制晶片260，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至HBM IC晶片251，每一個的非揮發性記憶體IC晶片250可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的非揮發性記憶體IC晶片250，每一個的HBM IC晶片251可以透過一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至其它的HBM IC晶片251。
請參見第19N圖，商品化標準邏輯運算驅動器300可以包括多個專用I/O晶片265，位在商品化標準邏輯運算驅動器300之周圍區域，其係環繞商品化標準邏輯運算驅動器300之中間區域，其中商品化標準邏輯運算驅動器300之中間區域係容置有商品化標準商業化標準FPGA IC晶片200、DRAM IC晶片321、專用控制晶片260、TPU晶片269c、PCIC晶片(例如是CPU)269b、HBM IC晶片251及DPI IC晶片410。每一個的商品化標準商業化標準FPGA IC晶片200可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DPI IC晶片410可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的DRAM IC晶片321可以經由一或多條晶片間(INTER-CHIP)交互連接 線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，專用控制晶片260可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的TPU晶片269c可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，PCIC晶片(例如是CPU)269b可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265，每一個的HBM IC晶片251可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361或固定交互連接線364耦接至全部的專用I/O晶片265。
請參見第19N圖，每一個的商品化標準商業化標準FPGA IC晶片200可以參考如第16A圖至第16J圖所揭露之內容，而每一個的DPI IC晶片410可以參考如第17圖所揭露之內容。此外，商品化標準商業化標準FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260還可以參考如第19A圖所揭露之內容。
如第19N圖所示，非揮發性記憶體IC晶片250可使用先進NAND快閃技術或下一世代製程技術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))。3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。每一商品化標準邏輯運算驅動器300可具有一標準非揮發性記憶體密度、容量或尺寸，其大於或等於64MB、512MB、1GB、4GB、16GB、64GB、128GB、256GB或512GB，其中”B”為字節(bytes)，每一字節有8位元(bits)。
綜上所述，請參見第19F圖至第19N圖，當商品化標準商業化標準FPGA IC晶片200之可編程交互連接線361及DPI IC晶片410之可編程交互連接線361經編程之後，經編程後之可編程交互連接線361可同時配合商品化標準商業化標準FPGA IC晶片200之固定交互連接線364及DPI IC晶片410之固定交互連接線364針對特定的應用提供特定的功能。在相同的商品化標準邏輯運算驅動器300中，商品化標準商業化標準FPGA IC晶片200可同時配合例如是GPU晶片、CPU晶片、TPU晶片或DSP晶片之PCIC晶片269之運作針對下列應用提供強大的功能及運算：人工智能(AI)、機器學習、深入學習、大數據、物聯網(IOT)、工業電腦、虛擬現實(VR)、增強現實(AR)、無人駕駛汽車電子、圖形處理(GP)、數字信號處理(DSP)、微控制(MC)及/或中央處理(CP)等。
如第19A圖至第19N圖，用於使用者或軟體開發者可提供商品化標準邏輯運算驅動器300及一軟體工具，除了現在的硬體開發人員，也可使用商品化標準邏輯運算驅動器300輕易的開發他們創新或特定的應用，軟體工具為使用者或軟體開發人員提供了流行的、通用的或容易學習的編程語言等功能，例如是C語言、Java、C++、C#、Scala、Swift、Matlab、Assembly Language、Pascal、Python、Visual Basic、PL/SQL或JavaScript等軟體程式語言，使用者或軟體開發者可將軟體代碼寫入商品化標準邏輯運算驅動器300中，軟體代碼可以轉換成結果值或編程代碼，以便加載到標準商業化邏輯運算器300中的非揮發性記憶體(NVM)單元870或非揮發性記憶體(NVM)單元880內，以滿足其所需的應用，例如，人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之應用或功能。
邏輯運算驅動器之交互連接
第20A圖及第20B圖係為根據本申請案之實施例所繪示之在邏輯運算驅動器中各種連接形式之示意圖。如第20A圖及第20B圖所示，二方塊200係代表在如第19A圖至第19N圖所繪示之商品化標準邏輯運算驅動器300中二不同群組之商品化標準商業化標準FPGA IC晶片200，DPI IC晶片410係代表在如第19A圖至第19N圖所繪示之商品化標準邏輯運算驅動器300中DPI IC晶片410之組合，方塊265係代表在如第19A圖至第19N圖所繪示之商品化標準邏輯運算驅動器300中專用I/O晶片265之組合，方塊360係代表在如第19A圖至第19N圖所繪示之商 品化標準邏輯運算驅動器300中專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
請參見第19A圖至第19N圖及第20A圖至第20B圖，專用I/O晶片265可以從位在商品化標準邏輯運算驅動器300之外的外部電路271載入結果值或第一編程碼，並經由晶片間(INTER-CHIP)交互連接線371的固定交互連接線364及經由標準商業化商業化標準FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364將結果值或第一編程碼傳輸至標準商業化商業化標準FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502中，用以編程如第14A圖或第14H圖中標準商業化商業化標準FPGA IC晶片200的其中之一可編程邏輯區塊(LB)201。該專用I/O晶片265可以從位在商品化標準邏輯運算驅動器300之外的外部電路271載入結果值或第二編程碼，並經由晶片間(INTER-CHIP)交互連接線371的固定交互連接線364及經由標準商業化商業化標準FPGA IC晶片200的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364將結果值或第一編程碼由商品化標準邏輯運算驅動器300傳輸至標準商業化商業化標準FPGA IC晶片200的記憶體單元362，用以編程如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖中標準商業化商業化標準FPGA IC晶片200的可編程邏輯區塊(LB)201或交叉點開關379其中之一，該專用I/O晶片265可以從位在商品化標準邏輯運算驅動器300之外的外部電路271載入結果值或第三編程碼，並經由晶片間(INTER-CHIP)交互連接線371的固定交互連接線364及經由DPI IC晶片410的晶片內(INTRA-CHIP)交互連接線502之固定交互連接線364將結果值或第一編程碼由商品化標準邏輯運算驅動器300傳輸至DPI IC晶片410的記憶體單元362，用以編程如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖中DPI IC晶片410的通過/不通過開關258或交叉點開關379其中之一。在一實施例中，位在商品化標準邏輯運算驅動器300之外的外部電路271並不允許由在商品化標準邏輯運算驅動器300中任何的標準商業化商業化標準FPGA IC晶片200及DPI IC晶片410載入上述的結果值、第一編程碼、第二編程碼及第三編程碼；或者在其他實施例中，則可允許位在商品化標準邏輯運算驅動器300之外的外部電路271由在商品化標準邏輯運算驅動器300中的標準商業化商業化標準FPGA IC晶片200及DPI IC晶片410其中之一或全部載入上述的結果值、第一編程碼、第二編程碼及第三編程碼。
I.邏輯運算驅動器之第一型交互連接架構
請參見第19A圖至第19N圖及第20A圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第19A圖至第19N圖及第20A圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他 全部的DPI IC晶片410之小型I/O電路203。
請參見第19A圖至第19N圖及第20A圖，每一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。
請參見第19A圖至第19N圖及第20A圖，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以耦接至位在商品化標準邏輯運算驅動器300之外的外部電路271。
請參見第19A圖至第19N圖及第20A圖，一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至每一專用I/O晶片265之一或多個大型I/O電路341至其它的專用I/O晶片265之一或多個大型I/O電路341，每一個的專用I/O晶片265之大型I/O電路341可以耦接至位在商品化標準邏輯運算驅動器300之外的外部電路271。
(1)用於編程記憶單元之交互連接線路
請參見第19A圖至第19N圖及第20A圖，另一方面，其中之一專用I/O晶片265具有一大型I/O電路341以驅動第三編程碼從商品化標準邏輯運算驅動器300的外部電路271傳送至本身的小型I/O電路203。針對該其中一個的專用I/O晶片265，其中之一小型I/O電路203可以驅動第三編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的DPI IC晶片410之小型I/O電路203。針對該其中一個的DPI IC晶片410，其小型I/O電路203可以驅動第三編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶體矩陣區塊423中其中一個的其記憶體單元362，如第17圖所描述之內容，使得第三編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通過開關258及/或交叉點開關379，如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖所描述之內容。
請參見第19A圖至第19N圖及第20A圖，其中之一專用I/O晶片265具有一大型I/O電路341以驅動第二編程碼從商品化標準邏輯運算驅動器300的外部電路271傳送至本身的小型I/O電路203。針對該其中一個的專用I/O晶片265，其中之一小型I/O電路203可以驅動第二編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的標準商業化商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的標準商業化商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動第二編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元362，使得第二編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通過開關258及/或交叉點開關379，如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖所描述之內容。
或者，請參見第19A圖至第19N圖及第20A圖，其中一個的專用I/O晶片265具有一其大型I/O電路341以從商品化標準邏輯運算驅動器300的外部電路271驅動結果值或第一編程碼傳送至其中之一小型I/O電路203。針對該其中一個的專用I/O晶片265，其中之一小型I/O電路203可以驅動結果值或第一編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元490，使得結果值或第一編程碼可以儲存於該其中一個的其記憶體單元490中，用以編程其可編程邏輯區塊(LB)201，如第14A圖或第14H圖所描述之內容。
(2)用於運作之交互連接線路
請參見第19A圖至第19N圖及第20A圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自商品化標準邏輯運算驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第16G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第14A圖或第14H圖所描述之內容。
請參見第19A圖至第19N圖及第20A圖，在另一實施例中，第一個的商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第14A圖或第14H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第二個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對第二個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第16G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第14A圖或第14H圖所描述之 內容。
請參見第19A圖至第19N圖及第20A圖，在另一實施例中，商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第14A圖或第14H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第19A圖至第19N圖及第20A圖，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在商品化標準邏輯運算驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在商品化標準邏輯運算驅動器300之外的外部電路271。
請參見第19A圖至第19N圖及第20A圖，在另一實施例中，其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在商品化標準邏輯運算驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第19A圖至第19N圖及第20A圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
因此，請參見第19A圖至第19N圖及第20A圖，控制指令可以由位在商品化標準邏輯運算驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
II.邏輯運算驅動器之第二型交互連接架構
請參見第19A圖至第19N圖及第20B圖，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的專用I/O晶片265之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的商品化標準商業化標 準FPGA IC晶片200之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的DPI IC晶片410之小型I/O電路203，每一個的專用I/O晶片265之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的專用I/O晶片265之小型I/O電路203。
請參見第19A圖至第19N圖及第20B圖，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的DPI IC晶片410之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的DPI IC晶片410之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的DPI IC晶片410之小型I/O電路203。
請參見第19A圖至第19N圖及第20B圖，每一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361耦接至其他全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203，每一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至其他全部的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。
請參見第19A圖至第19N圖及第20B圖，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之一或多個大型I/O電路341可以耦接至位在商品化標準邏輯運算驅動器300之外的外部電路271。
請參見第19A圖至第19N圖及第20B圖，控制方塊360所代表之每一專用I/O晶片265之大型I/O電路341可以經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364耦接至全部其它的專用I/O晶片265之大型I/O電路341，控制方塊360所代表之每一專用I/O晶片265之一或多個大型I/O電路341可以耦接至位在商品化標準邏輯運算驅動器300之外的外部電路271。
如第19A圖至第19N圖及第20B圖所示，在本實施例之商品化標準邏輯運算驅動器300中，晶片控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不具有輸入電容、輸出電容、驅動能力或驅動負荷小於2pF之I/O電路，而具有如第13A圖所描述之大型I/O電路341，進行上述的耦接。控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的商品化標準商業化標準FPGA IC晶片200，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268可以經由一或多個的專用I/O晶片265傳送控制指令或其他訊號至全部的DPI IC晶片410，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至商品化標準商業化標準FPGA IC晶片200，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268並不可以在不經由專用I/O晶片265之情況下傳送控制指令或其他訊號至DPI IC晶片410
(1)用於編程記憶單元之交互連接線路
請參見第19A圖至第19N圖及第20B圖，在一實施例中，其中之一專用I/O晶 片265可具有一其大型I/O電路341用以驅動第三編程碼從商品化標準邏輯運算驅動器300的外部電路271至其中之一小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動第三編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的DPI IC晶片410之小型I/O電路203。針對該其中一個的DPI IC晶片410，其小型I/O電路203可以驅動第三編程碼經由一或多條其晶片內交互連接線之固定交互連接線364傳送至其記憶體矩陣區塊423中其中一個的其記憶體單元362，如第17圖所描述之內容，使得第三編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通過開關258及/或交叉點開關379，如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖所描述之內容。
或者，請參見第19A圖至第19N圖及第20B圖，其中之一專用I/O晶片265具有一其大型I/O電路341以從商品化標準邏輯運算驅動器300之外的外部電路271驅動第二編程碼傳送至其中之一其小型I/O電路203。針對該其中一個的專用I/O晶片265，其中之一小型I/O電路203可以驅動第二編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動第二編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元362，使得第二編程碼可以儲存於該其中一個的其記憶體單元362中，用以編程其通過/不通過開關258及/或交叉點開關379，如第10A圖至第10F圖、第11A圖至第11D圖及第15A圖至第15F圖所描述之內容。
或者，請參見第19A圖至第19N圖及第20B圖，其中之一專用I/O晶片265具有一其大型I/O電路341以從商品化標準邏輯運算驅動器300之外的外部電路271驅動第一編程碼傳送至其中之一其小型I/O電路203。針對該其中一個的專用I/O晶片265，其中之一小型I/O電路203可以驅動結果值或第一編程碼經由一或多條晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動結果值或第一編程碼經由一或多條其晶片內交互連接線502之固定交互連接線364傳送至其中一個的其記憶體單元490，使得結果值或第一編程碼可以儲存於該其中一個的其記憶體單元490中，用以編程其可編程邏輯區塊(LB)201，如第14A圖或第14H圖所描述之內容。
(2)用於運作之交互連接線路
請參見第19A圖至第19N圖及第20B圖，在一實施例中，其中一個的專用I/O晶片265之大型I/O電路341可以驅動來自商品化標準邏輯運算驅動器300之外的外部電路271之訊號至其小型I/O電路203，該其中一個的專用I/O晶片265之小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該訊號經由其晶片內交互連接線之第一個的可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線之第一個的可編程交互連接線361切換至其晶片內交互連接線之第二個的可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該訊號經由一或多條晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對該其中一個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動該訊號經由如第16G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該訊號由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第14A圖或第14H圖所描述之內容。
請參見第19A圖至第19N圖及第20B圖，在另一實施例中，第一個的商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第14A圖或 第14H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至第二個的商品化標準商業化標準FPGA IC晶片200之小型I/O電路203。針對第二個的商品化標準商業化標準FPGA IC晶片200，其小型I/O電路203可以驅動該輸出Dout經由如第16G圖所繪示之其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其可編程邏輯區塊(LB)201之輸入A0-A3的其中一個，如第14A圖或第14H圖所描述之內容。
請參見第19A圖至第19N圖及第20B圖，在另一實施例中，商品化標準商業化標準FPGA IC晶片200之可編程邏輯區塊(LB)201可以產生輸出Dout，如第14A圖或第14H圖所描述之內容，經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279可以傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout經由其晶片內交互連接線502之第一組之可編程交互連接線361及繞道交互連接線279切換至其晶片內交互連接線502之第二組之可編程交互連接線361及繞道交互連接線279進行傳送，以傳送至其小型I/O電路203，其小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的DPI IC晶片410之第一個的小型I/O電路203。針對該其中一個的DPI IC晶片410，其第一個的小型I/O電路203可以驅動該輸出Dout經由其晶片內交互連接線之第一組之可編程交互連接線361傳送至其交叉點開關379，其交叉點開關379可以將該輸出Dout由其晶片內交互連接線之第一組之可編程交互連接線361切換至其晶片內交互連接線之第二組之可編程交互連接線361進行傳送，以傳送至其第二個的小型I/O電路203，其第二個的小型I/O電路203可以驅動該輸出Dout經由一或多條之晶片間(INTER-CHIP)交互連接線371之可編程交互連接線361傳送至其中一個的專用I/O晶片265之小型I/O電路203。針對該其中一個的專用I/O晶片265，其小型I/O電路203可以驅動該輸出Dout傳送至其大型I/O電路341，以傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
(3)用於控制之交互連接線路
請參見第19A圖至第19N圖及第20B圖，在一實施例中，針對控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，其大型I/O電路341可以由位在商品化標準邏輯運算驅動器300之外的外部電路271接收控制指令，或是可以傳送控制指令至位在商品化標準邏輯運算驅動器300之外的外部電路271。
請參見第19A圖至第19N圖及第20B圖，在另一實施例中，其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動來自位在商品化標準邏輯運算驅動器300之外的外部電路271之控制指令傳送至其第二個的大型I/O電路341，其第二個的大型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大型I/O電路341。
請參見第19A圖至第19N圖及第20B圖，在另一實施例中，控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268之大 型I/O電路341可以驅動控制指令經由一或多條之晶片間(INTER-CHIP)交互連接線371之固定交互連接線364傳送至其中一個的專用I/O晶片265之第一個的大型I/O電路341，該其中一個的專用I/O晶片265之第一個的大型I/O電路341可以驅動控制指令傳送至其第二個的大型I/O電路341，以傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
因此，請參見第19A圖至第19N圖及第20B圖，控制指令可以由位在商品化標準邏輯運算驅動器300之外的外部電路271傳送至控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268，或是由控制方塊360所代表之專用控制晶片260、專用專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268傳送至位在商品化標準邏輯運算驅動器300之外的外部電路271。
用於標準商業化FPGA IC晶片及高頻寬記憶體(HBM)IC晶片的資料匯流排(Data Buses)
如第20C圖為本發明實施例用於一或多個標準商業化FPGA IC晶片及HBM IC晶片251的複數資料匯流排的方塊示意圖，如第19L圖至第19N圖及第20C圖所示，商品化標準邏輯運算驅動器300可具有複數個資料匯流排315，每一資料匯流排315係由多個可編程交互連接線361及/或多個固定交互連接線364所建構形成，例如，用於商品化標準邏輯運算驅動器300，複數個其可編程交互連接線361可編程獲得其資料匯流排315，可替換方案，複數可編程交互連接線361可編程成與複數個其固定交互連接線364組合而獲得其中之一其資料匯流排315，可替換方案，複數其固定交互連接線364可結合而獲得其中之一其資料匯流排315。
如第20C圖所示，其中之一資料匯流排315可耦接至複數標準商業化商業化標準FPGA IC晶片200及複數HBM IC晶片251(圖中僅顯示一個)，例如，在一第一時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠至其中之一第二標準商業化商業化標準FPGA IC晶片200的其中之一標準商業化商業化標準FPGA IC晶片200，該第一標準商業化商業化標準FPGA IC晶片200的該其中之一I/O埠可依據如第16A圖中其中之一該第一標準商業化商業化標準FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(OE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第二標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠可依據第16A圖中其中之一該第一標準商業化商業化標準FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入賦能(OE)接墊221及輸出選擇接墊228而選擇其中之一，以驅動或通過資料至其中之一資料匯流排315。因此，在第一時脈中，該第二標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠，在該第一時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化商業化標準FPGA IC晶片200或是經由所耦接的HBM IC晶片251。
如第20C圖所示，在一第二時脈下，其中之一資料匯流排315可切換耦接至其中之一第一標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠至其中之一第一HBM IC晶片251的其中之一I/O埠，該第一標準商業化商業化標準FPGA IC晶片200的該其中之一I/O埠可依據如第16A圖中其中之一該第一標準商業化商業化標準FPGA IC晶片200的晶片賦能(CE)接墊209、輸入賦能(IE)接墊221、輸入選擇接墊226及輸入賦能(OE)接墊221的邏輯值而選擇其中之一，以從其中之一資料匯流排315接收資料；一該第一HBM IC晶片251的其中之一I/O埠可被選擇去驅動或通過資料至其中之一資料匯流排315。因此，在第二時脈中，該第一HBM IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠，在該第二時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化商業化標準FPGA IC晶片200或是經由所耦接的HBM IC晶片251。
另外，如第20C圖所示，在一第三時脈下，其中之一資料匯流排315可切換耦接至其中之第一標準商業化商業化標準FPGA IC晶片200的該其中之一I/O埠至其中之該第一HBM IC晶片251的其中之一I/O埠，該第一標準商業化商業化標準FPGA IC晶片200的該其中之一I/O埠可依據如第16A圖中其中之一該第二標準商業化商業化標準FPGA IC晶片200的晶片賦 能(CE)接墊209、輸入賦能(IE)接墊221、輸出選擇接墊228及輸入賦能(OE)接墊221的邏輯值而選擇其中之一，以驅動或通過資料至其中之一該資料匯流排315；一該第一HBM IC晶片251的其中之一I/O埠可被選擇從其中之一該資料匯流排315接收資料。因此，在第三時脈中，該標準商業化商業化標準FPGA IC晶片200的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該HBM IC晶片251的其中之一I/O埠，在該第三時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化商業化標準FPGA IC晶片200或是經由所耦接的HBM IC晶片251。
如第20C圖所示，在一第四時脈下，其中之一資料匯流排315可切換耦接至其中之一HBM IC晶片251的其中之一I/O埠至其中之一第二HBM IC晶片251的其中之一I/O埠，該第二HBM IC晶片251被選擇而驅動或通過資料至其中之一資料匯流排315接收資料；一該第一HBM IC晶片251的其中之一I/O埠可被選擇從其中之一資料匯流排315來接收資料。因此，在第四時脈中，該第二HBM IC晶片251的其中之一I/O埠可驅動或通過資料經由一資料匯流排315傳送至該第一HBM IC晶片251的其中之一I/O埠，在該第四時脈中，不使用其中之一資料匯流排315在資料傳輸上，而係經由所耦接的其它的標準商業化商業化標準FPGA IC晶片200或是經由所耦接的HBM IC晶片251。
資料下載至記憶體單元的算法
第21A圖為本發明實施例中用於資料下載至記憶體單元的算法方塊圖，如第21A圖所示，用於下載資料至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490或記憶體單元362及下載至如第17圖的DPI IC晶片410中的記憶體矩陣區塊423之複數記憶體單元362內，一緩衝/驅動單元或緩衝/驅動單元340可提供用於驅動資料，例如產生值(resulting values)或編程碼，串聯輸出至緩衝/驅動單元或緩衝/驅動單元340，並且並聯放大資料至商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490或記憶體單元362及(或)至DPI IC晶片410的複數記憶體單元362上，此外，控制單元337可用來控制緩衝/驅動單元340，用以緩衝結果值或編程碼，並以串聯方式傳輸至其輸出端及以並聯方式驅動它們至其輸出端，緩衝/驅動單元340的每一輸出可耦接至如第16A圖至第16J圖中商品化標準商業化標準FPGA IC晶片200的其中之一記憶體單元490及記憶體單元362，及/或每一輸出可耦接至如第17圖DPI IC晶片410的記憶體矩陣區塊423之一記憶體單元362。
第21B圖為本發明實施例用於資料下載的結構示意圖，如第13B圖，在SATA的標準中，接合接合接點586包含：(1)複數記憶體單元446(也就是如第8圖中一複數SRAM單元)；(2)如第8圖所示複數電晶體(開關)449中的每一電晶體(開關)449之通道之一端並聯耦接至其它的或另一個電晶體(開關)449的每一個，其係經由如第8圖中一位元線452或位元條(bit-bar)線453耦接至緩衝/驅動單元340的輸入，及其它端串聯耦接至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的一複數記憶體單元490或記憶體單元362或如第17圖中DPI IC晶片410中記憶體矩陣區塊423的一複數記憶體單元362。
如第21B圖所示，控制單元337通過如第8圖中的複數字元線451耦接至電晶體(開關)449的複數閘極端，由此，控制單元337用於依次並且打開在每一時脈週期(clock cycles)的每一第一時脈期間(clock periods)第一電晶體(開關)449及關閉其它的電晶體(開關)449，以及控制單元337可用以關閉每一時脈週期(clock cycles)的每一第二時脈期間(clock periods)，控制單元337用於打開在每一時脈週期內的一第二時脈期間中所有的開關336及關閉在每一時脈週期內的每一第一時脈期間內的所有開關336。
例如，如第21B圖所示，在一第一個時脈週期內的一第一個第一時脈期間、控制單元337可打開最底端的一個電晶體(開關)449及關閉其它的電晶體(開關)449，由此從緩衝/驅動單元340輸入之第一資料(例如是一第一個第一產生值或編程碼)通過最底端一個電晶體(開關)449之通道而鎖存或儲存在最底端的一個記憶體單元446，接著，在第一個時脈週期內的第二個第一時脈期間可打開第二底端一電晶體(開關)449及關閉其它的電晶體(開關)449，由此從緩衝/驅動單元340輸入的第二資料(例如是第二個產生值或編程碼)通過第二底部的一個電晶體(開關)449的通道，而鎖存或儲存在第二底部的一個記憶體單元446，在第一個時脈週期中，控制單元337可依序打開電晶體(開關)449，並且在第一個時脈期間中依次打開電晶體(開關)449的其 他部分，從而從第一個產生值或編程碼中取出第一組數據緩衝/驅動單元340的輸入可以依次逐一通過電晶體(開關)449的通道被鎖存或存儲在記憶體單元446中。在第一個時脈週期中，從緩衝/驅動單元340的輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446之後，控制單元337可打開在第二時脈期間內的全部的開關336及關閉全部的電晶體(開關)449，從而鎖存或儲存在記憶體單元446內的資料可分別通過開關336的通道並連通過至如第16A圖至第16J圖之商業化標準商業化標準FPGA IC晶片200的一第一組複數記憶體單元490及(或)記憶體單元362，及(或)至如第17圖中的DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362。
接著，如第21B圖所示，在一第二個時脈週期，控制單元337及緩衝/驅動單元340可進行與上面第一個時脈週期中所示的相同步驟。在第二個時脈週期中，控制單元337可依序且逐一打開電晶體(開關)449及關閉在第一時脈期間內的其它的電晶體(開關)449，由此來自從緩衝/驅動單元340輸入的資料(例如是一第二組產生值或編程碼)可分別依序且逐一經由電晶體(開關)449通過鎖存或儲存在記憶體單元446，在第二個時脈週期中，從緩衝/驅動單元340輸入的資料依序且逐一鎖存或儲存在所有的記憶體單元446中後，控制單元337可打開所有的開關336及關閉在第二時脈期間中所有的電晶體(開關)449，由此鎖存或儲存在記憶體單元446的資料可並聯的經由349的複數通道分別地通過至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的第二組複數記憶體單元490及(或)記憶體單元362及(或)如第17圖中DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362。
如第21B圖所示，上述步驟可以重複多次以使得從緩衝/驅動單元340輸入的資料(例如是產生值或編程碼)下載至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490或記憶體單元362及或如第17圖中DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362，緩衝/驅動單元340可將來自其單個輸入的資料鎖存，並增加(放大)資料位寬(bit-width)至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及(或)在如第19A圖至第19N圖中商品化標準邏輯運算驅動器300的DPI IC晶片410(如第17圖)中的記憶體矩陣區塊423之複數記憶體單元362。
或者，在一外部連結(peripheral-component-interconnect(PCI))標準下，如第21A圖及第21B圖，一複數緩衝/驅動單元340可並聯提供至緩衝器資料(例如是產生值或編程碼)，並且並聯地將來自其本身輸入及驅動或放大的資料(傳輸)至如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362及或在如第19A圖至第19N圖中商品化標準邏輯運算驅動器300的DPI IC晶片410(如第17圖中)的記憶體矩陣區塊423之複數記憶體單元362，每一緩衝/驅動單元340可執行與上述說明相同的功能。
I.用於控制單元、緩衝/驅動單元及複數記憶體單元的第一種排列(佈局)方式
如第21A圖至第21B圖所示，如第16A圖至第16J圖中商業化標準商業化標準FPGA IC晶片200與其外部電路之間的位寬為32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的商業化標準商業化標準FPGA IC晶片200至緩衝器資料(例如是產生值或編程碼)中，並耦接至外部電路(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如如第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362，其中記憶體單元490及(或)記憶體單元362係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，在每一時脈週期中，設置在商業化標準商業化標準FPGA IC晶片200中的控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是產生值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸 入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第16A圖至第16J圖中的商業化標準商業化標準FPGA IC晶片200的複數記憶體單元490及(或)記憶體單元362，其中記憶體單元490及(或)記憶體單元362係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。
對於如第19A圖至第19N圖的每一單層封裝商品化標準邏輯運算驅動器300，每一複數商業化標準FPGA IC晶片200可具有用於如上所述之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式，其中記憶體單元490及(或)記憶體單元362係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。
II.用於控制單元、緩衝/驅動單元及複數記憶體單元的第二種排列(佈局)方式
如第21A圖至第21B圖所示，如第21A圖至第21B圖所示，如第17圖中DPI IC晶片410與其外部電路之間的位寬為32位元的情況下，緩衝/驅動單元340的數量為32個可並聯設在來自其32個相對應輸入的DPI IC晶片410至緩衝器資料(例如是編程碼)中，並耦接至外部電路(即具有並聯32位元的位寬(bit width))及驅動或放大資料至如如第16A圖至第16J圖中的DPI IC晶片410的複數記憶體單元490及(或)記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，在每一時脈週期中，設置在DPI IC晶片410中的控制單元337可依序且逐一打開每一32個緩衝/驅動單元340之電晶體(開關)449及關閉在第一個時脈期間中每一32個緩衝/驅動單元340之其它的電晶體(開關)449，及在第一時脈期間中關閉每一32個緩衝/驅動單元340的全部開關336，因此來自每一32個緩衝/驅動單元340的資料(例如是產生值或編程碼)可依序且逐一經由每一32個緩衝/驅動單元340之電晶體(開關)449的通道通過鎖存或儲存在每一32個緩衝/驅動單元340之記憶體單元446內，在每一個時脈週期中，來自其32個相對應並聯輸入之資料依序且逐一鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446之後，控制單元337可打開全部32個緩衝/驅動單元340的開關336及關閉在第二時脈期間內全部32個緩衝/驅動單元340的電晶體(開關)449，因此鎖存或儲存在全部32個緩衝/驅動單元340的記憶體單元446的資料，可並聯且個別地經由32個緩衝/驅動單元340之開關336的通道通過至第9圖中的DPI IC晶片410的記憶體矩陣區塊423之複數記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。
對於如第19A圖至第19N圖中每一單層封裝商品化標準邏輯運算驅動器300，每一複數DPI IC晶片410可具有用於如上所述之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第二種排列(佈局)方式，其中記憶體單元362係如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖 所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。
III.用於控制單元、緩衝/驅動單元及複數記憶體單元的第三種排列(佈局)方式
如第21A圖至第21B圖所示，用於如第19A圖至19N圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第三種排列(佈局)方式，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。第三種排列(佈局)方式與用於單層封裝商品化標準邏輯運算驅動器300的每一複數商業化標準FPGA IC晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第三種排列中的控制單元337設置在如第19A圖至第19N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數商業化標準FPGA IC晶片200中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數商業化標準FPGA IC晶片200中緩衝/驅動單元340的一個電晶體(開關)449，其中字元線451係由一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供；或(2)經由一個字元線454通過一控制命令至在一個複數商業化標準FPGA IC晶片200中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供。
用於控制單元、緩衝/驅動單元及複數記憶體單元的第四種排列(佈局)方式
如第21A圖至第21B圖所示，用於如第19A圖至19N圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元362的第四種排列(佈局)方式，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。第四種排列(佈局)方式與用於單層封裝商品化標準邏輯運算驅動器300的每一複數DPI IC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第四種排列中的控制單元337設置在如第19A圖至第19N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數DPI IC晶片410中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數DPI IC晶片410中緩衝/驅動單元340的一個電晶體(開關)449，其中字元線451係由一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供；或(2)經由一個字元線454通過一控制命令至在一個複數DPI IC晶片410中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供。
用於邏輯運算驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第五種排列(佈局)方式
如第21A圖至第21圖所示，用於如第19B圖、第19E圖、第19F圖、第19H圖及第19J圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第五種排列(佈局)方式，其中記憶體單元490及(或)記憶體單 元362可參考如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。第五種排列(佈局)方式與與用於單層封裝商品化標準邏輯運算驅動器300的每一複數商業化標準FPGA IC晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第五種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如如第19B圖、第19E圖、第19F圖、第19H圖及第19J圖中專用控制及I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數商業化標準FPGA IC晶片200中，資料可串聯方式傳送至設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的緩衝/驅動單元340，以鎖存或存儲該資料在緩衝/驅動單元340的記憶體單元446中，設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的緩衝/驅動單元340，可以並聯方式從記憶體單元446依序的傳送資料至一標準商業化商業化標準FPGA IC晶片200的記憶體單元490及(或)記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，其中傳送資料係依據以下順序傳送，平行設置在專用控制晶片及I/O晶片266或DCDI/OIAC晶片268的小型I/O電路203、平行設置在晶片間(INTER-CHIP)交互連接線371的固定交互連接線364及平行設置在一標準商業化商業化標準FPGA IC晶片200的小型I/O電路203。
VI.用於邏輯運算驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第六種排列(佈局)方式
如第21A圖至第21圖所示，用於如第19B圖、第19E圖、第19F圖、第19H圖及第19J圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及記憶體單元362的第六種排列(佈局)方式，其中記憶體單元362可參考如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910。第五種排列(佈局)方式與與用於單層封裝商品化標準邏輯運算驅動器300的每一複數DPI IC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第二種排列(佈局)方式相似，但二者之間的差別在於第六種排列中的控制單元337及緩衝/驅動單元340二者皆設置在如如第19B圖、第19E圖、第19F圖、第19H圖及第19J圖中專用控制及I/O晶片266或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數DPI IC晶片410中，資料可串聯方式傳送至設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的緩衝/驅動單元340，以鎖存或存儲該資料在緩衝/驅動單元340的記憶體單元446中，設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268內的緩衝/驅動單元340，可以並聯方式從記憶體單元446依序的傳送資料至一DPI IC晶片410的記憶體單元490及(或)記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，其中傳送資料係依據以下順序傳送，平行設置在專用控制晶片及I/O晶片266或DCDI/OIAC晶片268的小型I/O電路203、平行設置在晶片間(INTER-CHIP)交互 連接線371的固定交互連接線364及平行設置在一DPI IC晶片410的小型I/O電路203。
用於邏輯運算驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第七種排列(佈局)方式
如第21A圖至第21B圖所示，用於如第19A圖至19N圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第七種排列(佈局)方式，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，第七種排列(佈局)方式與用於單層封裝商品化標準邏輯運算驅動器300的每一複數商業化標準FPGA IC晶片200之控制單元337、緩衝/驅動單元340及複數記憶體單元490及記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第七種排列中的控制單元337設置在如第19A圖至第19N圖中專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數商業化標準FPGA IC晶片200中，另外，緩衝/驅動單元340在第七種排列中係設置在如第19A圖至第19N圖的一個複數專用I/O晶片265內，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數商業化標準FPGA IC晶片200中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數專用I/O晶片265中緩衝/驅動單元340的一個電晶體(開關)449，其中字元線451係由一固定交互連接線364或晶片間(NTER-CHIP)交互連接線371所提供；或(2)經由一個字元線454通過一控制命令至在一個複數專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供。資料可串聯傳輸至一個複數專用I/O晶片265中的緩衝/驅動單元340，鎖存或儲存在緩衝/驅動單元340的記憶體單元446內，在一個複數專用I/O晶片265的緩衝/驅動單元340可依序並聯通過來自其本身記憶體單元446的資料至一個複數商業化標準FPGA IC晶片200的一組複數記憶體單元490及記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，依序通過一個複數專用I/O晶片265的小型I/O電路203、晶片間(INTER-CHIP)交互連接線371的一組並聯固定交互連接線364及一個複數商業化標準FPGA IC晶片200的一組並聯複數小型I/O電路203。
VIII.用於邏輯運算驅動器的控制單元、緩衝/驅動單元及複數記憶體單元的第八種排列(佈局)方式
如第21A圖至第21B圖所示，用於如第19A圖至19N圖中單層封裝商品化標準邏輯運算驅動器300的控制單元337、緩衝/驅動單元340及複數記憶體單元362的第八種排列(佈局)方式，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，第八種排列(佈局)方式與用於單層封裝商品化標準邏輯運算驅動器300的每一複數DPIIC晶片410之控制單元337、緩衝/驅動單元340及複數記憶體單元362的第一種排列(佈局)方式相似，但二者之間的差別在於第八種排列中的控制單元337設置在如第19A圖至第19N圖中專用控 制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數DPI IC晶片410中，另外，緩衝/驅動單元340在第八種排列中係設置在如第119A圖至第19N圖的一個複數專用I/O晶片265內，而不是設置在單層封裝商品化標準邏輯運算驅動器300的任一複數DPI IC晶片410中，控制單元337設置在專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中可以是(1)經由一個字元線451通過一控制命令至在一複數專用I/O晶片265中緩衝/驅動單元340的一個電晶體(開關)449，其中字元線451係由一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供；及(2)經由一個字元線454通過一控制命令至在一個複數專用I/O晶片265中緩衝/驅動單元340的全部開關336，其中字元線454係由另一固定交互連接線364或晶片間(INTER-CHIP)交互連接線371所提供，資料可串聯傳輸至一個複數專用I/O晶片265中的緩衝/驅動單元340，鎖存或儲存在緩衝/驅動單元340的記憶體單元446內，在一個複數專用I/O晶片265的緩衝/驅動單元340可依序並聯通過來自其本身記憶體單元446的資料至一個複數DPI IC晶片410的一組複數記憶體單元490及記憶體單元362，其中記憶體單元490及(或)記憶體單元362可參考非揮發性記憶體矩陣區塊423單元，如第1A圖、第1H圖、第2A圖至第2E圖、第3A圖至第3W圖、第4A圖至第4S圖、第5A圖至第5F圖、第6A圖至第6G圖或第7A圖至第7J圖所描述之非揮發性記憶體(NVM)單元600、非揮發性記憶體(NVM)單元650、非揮發性記憶體(NVM)單元700、非揮發性記憶體(NVM)單元760、非揮發性記憶體(NVM)單元800、非揮發性記憶體(NVM)單元900或非揮發性記憶體(NVM)單元910，其依序通過一個複數專用I/O晶片265的一組並聯複數小型I/O電路203、晶片間(INTER-CHIP)交互連接線371的一組並聯晶片間(INTER-CHIP)交互連接線371的固定交互連接線364及一個複數DPI IC晶片410的一組並聯複數小型I/O電路203。
用於晶片(FISC)的第一交互連接線結構及其製造方法
每一標準商業商業化標準FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、非揮發性記憶體IC晶片250、DRAM IC晶片321、HBM IC晶片251、PCIC晶片269可經由下列步驟形成：第22A圖為本發明實施例中半導體晶圓剖面圖，如第22A圖所示，一半導體基板或半導體空白晶圓2可以是一矽基板或矽晶圓、砷化鎵(GaAs)基板、砷化鎵晶圓、矽鍺(SiGe)基板、矽鍺晶圓、絕緣層上覆矽基板(SOI)，其基板晶圓尺寸例如是直徑8吋、12吋或18吋。
如第22A圖所示，複數半導體元件4形成在P型矽半導體基板2的半導體元件區域上，半導體元件4可包括一記憶體單元、一邏輯運算電路、一被動元件(例如是一電阻、一電容、一電感或一過濾器或一主動元件，其中主動元件例如是p-通道金屬氧化物半導體(MOS)元件、n-通道MOS元件、CMOS(互補金屬氧化物半導體)元件、BJT(雙極結晶體管)元件、BiCMOS(雙極CMOS)元件、FIN場效電晶體(FINFET)元件、FINFET在矽在絕緣體上(FINFET on Silicon-On-Insulator(FINFET SOI)、全空乏絕緣上覆矽MOSFET(Fully Depleted Silicon-On-Insulator(FDSOI)MOSFET)、部分空乏絕緣上覆矽MOSFET(Partially Depleted Silicon-On-Insulator(PDSOI)MOSFET)或常規的MOSFET，而半導體元件4用於標準商業商業化標準FPGA IC晶片200、DPI IC晶片410、專用I/O晶片265、專用控制晶片260、專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267、DCDI/OIAC晶片268、非揮發性記憶體IC晶片250、DRAM IC晶片321、HBM IC晶片251、PCIC晶片269中的複數電晶體。
關於單層封裝商品化標準邏輯運算驅動器300如第19A圖至第19N圖所示，對於每一標準商業商業化標準FPGA IC晶片200，半導體元件4可組成複數邏輯區塊(LB)201的多工器211、用於複數邏輯區塊(LB)201中查找表(LUT)210的複數記憶體單元490、用於複數通過/不通過開關258、複數交叉點開關379及複數小型I/O電路203的複數記憶體單元362，如上述第16A圖至第16J圖所示；對於每一DPI IC晶片410，半導體元件4可組成複數通過/不通過開關258、複數交叉點開關379及複數小型I/O電路203的複數記憶體單元362，如上述第17圖所示，對於每一專用I/O晶片265、專用控制及I/O晶片266或DCDI/OIAC晶片268，半導體元件4可組成複數小型I/O電路341及複數小型I/O電路203，如上述第18圖所示；半導體元件4可組成控制單元337如第13A圖及第13B圖所示，設置在每一標準商業商業化標準FPGA IC晶片200、每 一DPI IC晶片410、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268中；半導體元件4可組成緩衝/驅動單元340如上述第21A圖及第21B圖所示，並設置在每一複數商業化標準FPGA IC晶片200、每一複數DPI IC晶片410、每一複數專用I/O晶片265、專用控制及I/O晶片266或DCDI/OIAC晶片268。
如第22A圖，形成在P型矽半導體基板2上的第一交互連接線結構(FISC)20連接至半導體元件4，在晶片(FISC)上或內的第一交互連接線結構(FISC)20經由晶圓製程形成在P型矽半導體基板2上，第一交互連接線結構(FISC)20可包括4至15層或6至12層的圖案化複數交互連接線金屬層6(在此圖只顯示3層)，其中圖案化複數交互連接線金屬層6具有複數金屬接墊、線及金屬接墊或連接線8及複數金屬栓塞10，第一交互連接線結構(FISC)20的複數金屬接墊、線及金屬接墊或連接線8及金屬栓塞10可用於每一複數商業化標準FPGA IC晶片200中複數晶片內交互連接線502的複數可編程的及固定的交互連接線361及364，如第16A圖所示，第一交互連接線結構(FISC)20的第一交互連接線結構(FISC)20可包括複數絕緣介電層12及複數交互連接線金屬層6在每二相鄰層複數絕緣介電層12之間，第一交互連接線結構(FISC)20的每一交互連接線金屬層6可包括複數金屬接墊、線及金屬接墊或連接線8在其頂部，而金屬栓塞10在其底部，第一交互連接線結構(FISC)20的複數絕緣介電層12其中之一可在複數交互連接線金屬層6中二相鄰之複數金屬接墊、線及金屬接墊或連接線8之間，其中在第一交互連接線結構(FISC)20頂部具有金屬栓塞10在一複數絕緣介電層12內，每一第一交互連接線結構(FISC)20的複數交互連接線金屬層6中，複數金屬接墊、線及金屬接墊或連接線8具有一厚度t1小於3μm(例如係介於3nm至500nm之間、介於10nm至1000nm之間或介於10nm至3000nm之間，或厚度大於或等於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm)，或具有一寬度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或窄於5nm、10nm、20nm、30nm、70nm、100nm、300nm、500nm或100nm，例如，第一交互連接線結構(FISC)20中的金屬栓塞10及複數金屬接墊、線及金屬接墊或連接線8主要係由銅金屬製成，經由如下所述之一鑲嵌製程，例如是單一鑲嵌製程或雙鑲嵌製程，對於第一交互連接線結構(FISC)20的複數交互連接線金屬層6中的每一複數金屬接墊、線及金屬接墊或連接線8可包括一銅層，此銅層具有一厚度小於3μm(例如介於0.2μm至2μm之間)，在第一交互連接線結構(FISC)20的每一複數絕緣介電層12可具有一厚度例如係介於3nm至500nm之間、介於10nm至1000nm之間，或厚度大於5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
I.FISC之單一鑲嵌製程
在下文中，第一交互連接線結構(FISC)20的單一鑲嵌製程如第22B圖至第22H圖所示，如第22B圖所示，提供一第一絕緣介電層12及複數金屬栓塞10或複數金屬接墊、線及金屬接墊或連接線8(圖中只顯示1個)在第一絕緣介電層12中，且複數金屬栓塞10或複數金屬接墊、線及金屬接墊或連接線8的上表面被曝露，第一絕緣介電層12的最頂層可例如是一低介電係數介電層，例如是碳氧化矽(SiOC)層。
如第22C圖所示，使用一化學氣相沉積(chemical vapor deposition(CVD)方式沉積一第二絕緣介電層12(上面那層)在第一絕緣介電層12(下面那層)上或上方，及在第一絕緣介電層12中的複數金屬栓塞10及複數金屬接墊、線及金屬接墊或連接線8曝露的表面上，第二絕緣介電層12(上面那層)可經由(a)沉積一底部區分蝕刻停止層12a，例如是碳基氮化矽(SiON)層，形成在第一絕緣介電層12(下面那層)最頂層上及在第一絕緣介電層12(下面那層)中的複數金屬栓塞10及複數金屬接墊、線及金屬接墊或連接線8曝露的表面上，及(b)接著沉積一低介電係數介電層12b在底部區分蝕刻停止層12a上，例如是一SiOC層，低介電係數介電層12b可具有低介電常數材質，其低介電常數小於二氧化矽(SiO2)的介電常數，SiCN層、SiOC層、SiOC層、SiO2層經由CVD方式沉積，用於第一交互連接線結構(FISC)20的第一及第二複數絕緣介電層12的材質包括無機材料或包括有矽、氮、碳及(或)氧的化合物。
接著，如第22D圖所示，一光阻層15塗佈在第二絕緣介電層12(上面那層)上，然後光阻層15曝光及顯影以形成複數溝槽或複數開孔15a(在圖上只顯示1個)在光阻層15內，接著如第22E圖所示，執行一蝕刻製程形成複數溝槽或複數開孔12d(圖中只顯示1個)在第二絕緣介電 層12(上面那層)內及在光阻層15內的複數溝槽或複數開孔15a下方，接著，如第22F圖所示，光阻層15可被移除。
接著，如第22G圖所示，黏著層18可沉積在第二絕緣介電層12(上面那層)的上表面、在第二絕緣介電層12中複數溝槽或複數開孔12D的側壁上及在第一絕緣介電層12(下面那層)內複數金屬栓塞10或複數金屬接墊、線及金屬接墊或連接線8的上表面，例如經由濺鍍或CVD一黏著層(Ti層或TiN層)18(其厚度例如係介於1nm至50nm之間)，接著，電鍍用種子層22可例如經由濺鍍或CVD一電鍍用種子層22(其厚度例如是介於3nm至200nm之間)在黏著層18上，接著一電鍍銅金屬層24(其厚度係介於10nm至3000nm之間、介於10nm至1000nm之間或介於10nm至500nm之間)可電鍍形成在電鍍用種子層22上。
接著，如第22H圖所示，利用一CMP製程移除黏著層18、電鍍用種子層22及在第二絕緣介電層12(上面那層)內且位在複數溝槽或複數開孔12D之外的電鍍銅金屬層24，直到第二絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在第二絕緣介電層12(上面那層)內的複數溝槽或複數開孔12D中的金屬被用作為第一交互連接線結構(FISC)20中每一交互連接線金屬層6的金屬栓塞10或複數金屬接墊、線及金屬接墊或連接線8。
在單一鑲嵌製程中，銅電鍍製程步驟及CMP製程步驟用於較低層的複數交互連接線金屬層6中的複數金屬接墊、線及金屬接墊或連接線8，然後再依順序執行一次在絕緣介電層12中較低層的複數交互連接線金屬層6之金屬栓塞10在較低的複數交互連接線金屬層6上，換一種說法，在單一鑲嵌銅製程中，銅電鍍製程步驟及CMP製程步驟被執行2次，以形成較低層的複數交互連接線金屬層6的複數金屬接墊、線及金屬接墊或連接線8，及在絕緣介電層12內較高層的複數交互連接線金屬層6之金屬栓塞10在較低層複數交互連接線金屬層6上。
II.FISC之雙鑲嵌製程
或者，一雙鑲嵌製程可被用以製造金屬栓塞10及第一交互連接線結構(FISC)20的複數金屬接墊、線及金屬接墊或連接線8，如第22I圖至22Q圖所示，如第22I圖所示，提供第一絕緣介電層12及複數金屬接墊、線及金屬接墊或連接線8(圖中只顯示1個)，其中複數金屬接墊、線及金屬接墊或連接線8係位在第一絕緣介電層12內且曝露上表面，第一絕緣介電層12的最頂層例如可係SiCN層或SiN層，接著介電疊層包括第二及第三複數絕緣介電層12沉積在第一絕緣介電層12最頂層上及在第一絕緣介電層12中複數金屬接墊、線及金屬接墊或連接線8曝露的上表面，介電疊層從底部至頂部包括：(a)一底部低介電係數介電層12e在第一絕緣介電層12(較低的那層)上，例如是SiOC層(用作為一金屬間介電層以形成金屬栓塞10)；(b)一中間區分蝕刻停止層12f在底部低介電係數介電層12e上，例如是SiCN層或SiN層；(c)一頂層低介電SiOC層12g(用作為在同一交互連接線金屬層6的複數金屬接墊、線及金屬接墊或連接線8之間的絕緣介電材質)在中間區分蝕刻停止層12f上；(d)一頂部區分蝕刻停止層12h形成在頂層低介電SiOC層12g上，頂部區分蝕刻停止層12h例如是SiCN層或SiN層，全部的SiCN層、SiN層或SiOC層可經由CVD方式沉積。底部低介電係數介電層12e及中間區分蝕刻停止層12f可組成第二絕緣介電層12(中間的那層)；頂層低介電SiOC層12g及頂部區分蝕刻停止層12h可組成第三絕緣介電層12(頂部的那層)。
接著，如第22J圖所示，一第一光阻層15塗佈在第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h上，然後第一光阻層15被曝露及顯影以形成複數溝槽或複數開孔15A(圖中只顯示1個)在第一光阻層15內，以曝露第三絕緣介電層12(頂部那層)的頂部區分蝕刻停止層12h，接著，如第22K圖所示，進行一蝕刻製程以形成溝槽或頂部開口12i(圖上只顯示1個)在第三絕緣介電層12(頂部那層)及在第一光阻層15內複數溝槽或複數開孔15A下方，及停止在第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，溝槽或頂部開口12i用於之後形成交互連接線金屬層6的複數金屬接墊、線及金屬接墊或連接線8的雙鑲嵌銅製程，接著第14L圖，第一光阻層15可被移除。
接著，如第22M圖所示，第二光阻層17塗佈在第三絕緣介電層12(頂部那層)頂部區分蝕刻停止層12h及第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，然後第二光阻層17被曝露及顯影以形成開孔17a(圖中只顯示1個)在第二光阻層17以曝露第二絕緣介電層12(中間那層)的中間區分蝕刻停止層12f，接著，如第22N圖所示，執行一蝕刻製程以形成孔 洞或底部開口12j(圖中只顯示1個)在第二絕緣介電層12(中間那層)及第二光阻層17內開孔17a的下方，及停止在第一絕緣介電層12內的複數金屬接墊、線及金屬接墊或連接線8(圖中只顯示1個)，孔洞或底部開口12j可用於之後雙鑲嵌銅製程以形成在第二絕緣介電層12內的金屬栓塞10，也就是金屬間介電層，接著，如第22O圖所示，第二光阻層17可被移除，第二及第三複數絕緣介電層12(中間層及上層)可組成介電疊層，位在介電疊層(也就是第三絕緣介電層12(頂部那層))頂部內的溝槽或頂部開口12i可與位在介電疊層(也就是第二絕緣介電層12(中間那層)底部內的複數開口及開口12j重疊，而且溝槽或頂部開口12i比複數開口及開口12j具有較大的尺寸，換句話說，以上視圖觀之，位在介電疊層(也就是第二絕緣介電層12(中間那層)底部的複數開口及開口12j被位在介電疊層(也就是第三絕緣介電層12(頂部那層)頂部內溝槽或頂部開口12i圍繞或困於內側。
接著，如第22P圖所示，黏著層18沉積經由濺鍍、CVD一Ti層或TiN層(其厚度例如介於1nm至50nm之間)，在第二及第三複數絕緣介電層12(中間及上面那層)上表面、在第三絕緣介電層12(上面那層)內的溝槽或頂部開口12i之側壁，在第二絕緣介電層12(中間那層)內的孔洞或底部開口12J之側壁及在第一絕緣介電層12(底部那層)內的複數金屬接墊、線及金屬接墊或連接線8的上表面。接著，電鍍用種子層22可經由例如是濺鍍、CVD沉積電鍍用種子層22(其厚度例如介於3nm至200nm之間)在黏著層18上，接著電鍍銅金屬層24(其厚度例如是介於20nm至6000之間、介於10nm至3000之間、介於10nm至1000之間)可被電鍍形成在電鍍用種子層22上。
接著，如第22Q圖所示，利用一CMP製程移除黏著層18、電鍍用種子層22及位在第二及第三區分蝕刻停止層12h內的孔洞或底部開口12J及溝槽或頂部開口12i之外的電鍍銅金屬層24，直到第三絕緣介電層12(上面那層)的上表面被曝露，剩餘或保留在溝槽或頂部開口12i及在第三絕緣介電層12(上面那層)的金屬可用作為第一交互連接線結構(FISC)20中的複數交互連接線金屬層6的複數金屬接墊、線及金屬接墊或連接線8，剩餘或保留在孔洞或底部開口12J及在第二絕緣介電層12(中間那層)的金屬用作為第一交互連接線結構(FISC)20中的複數交互連接線金屬層6的金屬栓塞10用於耦接複數金屬接墊、線及金屬接墊或連接線8以下的及金屬栓塞10以上的金屬。
在雙鑲嵌製程中，執行銅電鍍製程步驟及CMP製程步驟一次，在2個複數絕緣介電層12中形成複數金屬接墊、線及金屬接墊或連接線8及金屬栓塞10。
因此，形成複數金屬接墊、線及金屬接墊或連接線8及金屬栓塞10的製程利用單一鑲嵌銅製程完成，如第22B圖至第22H圖所示，或可利用雙鑲嵌銅製程完成，如第22I圖至第22Q圖所示，二種製程皆可重覆數次以形成第一交互連接線結構(FISC)20中複數層交互連接線金屬層6，第一交互連接線結構(FISC)20可包括4至15層或6至12層的複數交互連接線金屬層6，FISC中的複數交互連接線金屬層6最頂層可具有金屬接墊16，例如是複數銅接墊，此複數銅接墊係經由上述單一或雙鑲嵌製程，或經由濺鍍製程形成的複數鋁金屬接墊。
III.晶片之保護層(Passivation layer)
如第22A圖中所示，保護層14形成在晶片(FISC)的第一交互連接線結構(FISC)20上及在複數絕緣介電層12上，保護層14可以保護半導體元件4及複數交互連接線金屬層6不受到外界離子汙染及外界環境中水氣汙染而損壞，例如是鈉游離粒子，換句話說，保護層14可防止游離粒子(如鈉離子)、過渡金屬(如金、銀及銅)及防止雜質穿透至半導體元件4及穿透至複數交互連接線金屬層6，例如防止穿透至電晶體、多晶矽電阻元件及多晶矽電容元件。
如第22A圖所示，保護層14通常可由一或複數游離粒子補捉層構成，例如經由CVD製程沉積形成由SiN層、SiON層及(或)SiCN層所組合之保護層14，保護層14具有一厚度t3，例如是大於0.3μm、或介於0.3μm至1.5μm之間，最佳情況為，保護層14具有厚度大於0.3μm的氮化矽(SiN)層，而單一層或複數層所組成之游離粒子補捉層(例如是由SiN層、SiON層及(或)SiCN層所組合)之總厚度可厚於或等於100nm、150nm、200nm、300nm、450nm或500nm。
如第22A圖所示，在保護層14中形成一開口14a曝露第一交互連接線結構(FISC)20中的複數交互連接線金屬層6最頂層表面，金屬接墊16可用在訊號傳輸或連接至電源 或接地端，金屬接墊16具有一厚度t4介於0.4μm至3μm之間或介於0.2μm至2μm之間，例如，金屬接墊16可由濺鍍鋁層或濺鍍鋁-銅合金層(其厚度係介於0.2μm至2μm之間)所組成，或者，金屬接墊16可包括電鍍銅金屬層24，其係經由如第22H圖中所示之單一鑲嵌製程或如第22Q圖中所示之雙鑲嵌製程所形成。
如第22A圖所示，從上視圖觀之，開口14a具有一橫向尺寸介於0.5μm至20μm之間或介於20μm至200μm之間，從上視圖觀之，開口14a的形狀可以係一圓形，其圓形開口14a的直徑係介於0.5μm至200μm之間或是介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為方形，此方形開口14a的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為多邊形，此多邊形的寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，或者，從上視圖觀之，開口14a的形狀為長方形，此長方形開口14a具有一短邊寬度係介於0.5μm至200μm之間或介於20μm至200μm之間，另外，一些在金屬接墊16下方的一些半導體元件4被開口14a曝露，或者，沒有任何主動元件在開口14a曝露的金屬接墊16下方。
第一型式的微型凸塊
如第23A圖至第23H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，用於連接至晶片外部的電路、複數微型凸塊可形成在金屬接墊16上，其中金屬接墊16係位在保護層14之複數開口14a內所曝露的金屬表面。
如第23A圖所示為第22A圖的簡化圖，如第23B圖所示，具有厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的一黏著層26濺鍍在保護層14及在金屬接墊16上，例如是被開口14A曝露的鋁金屬墊或銅金屬墊，黏著層26的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，且黏著層26經由原子層(atomic-layer-deposition(ALD))沉積製程、化學氣相沉積(chemical vapor deposition(CVD))製程、蒸鍍製程形成在保護層14及在保護層14之複數開口14a底部的金屬接墊16上，其中黏著層26的厚度介於1nm至50nm之間。
接著，如第23C圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至3μm之間或介於0.05μm至0.5μm之間的電鍍用種子層28濺鍍在黏著層26上，或者電鍍用種子層28可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成，電鍍用種子層28有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層28的材質種類隨著電鍍用種子層28上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層28上時，銅金屬則為電鍍用種子層28優先選擇的材質，例如電鍍用種子層28形成在黏著層26上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層在黏著層26上。
接著，如第23D圖所示，厚度介於5μm至300μm之間或介於20μm至50μm之間的光阻層30(例如是正型光阻層)塗佈在電鍍用種子層28上，光阻層30經由曝光、顯影等製程圖案化形成複數開口30a曝露出在金屬接墊16上方的電鍍用種子層28，在曝光製程中，可使用1X步進器，1X接觸式對準器或雷射掃描器進行光阻層30的曝光製程。
例如，光阻層30可經由旋塗塗佈一正型感光性聚合物層在電鍍用種子層28上，其中電鍍用種子層28的厚度係介於5μm至100μm之間，然後使用1X步進器，1X接觸式對準器或雷射掃描器進行感光聚合物層的曝光，其中雷射掃描器可具有波長範圍介於434至438NM的G-LINE、波長範圍介於403至407NM的H-LINE及波長範圍介於363至367NM的I-LINE的其中至少二種光線，也就是，G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數金屬接墊16，然後在溫度介於180℃至400℃之間或溫度高於或等於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固化的聚酰亞胺層具有厚度介於3μm至30μm之間，接著移除殘留聚合物材質或來自於金屬接墊16的其它污染物及低於2000PPM的氧(O2)離子或含氟離子及氧化物。
接著，如第23D圖所示，在光阻層30中的每一開口30a可與保護層14中的開 口14a及與開口30a底部上曝露的電鍍用種子層28重疊，經由後續的製程形成微型金屬柱或微型凸塊在每一開口30a上，及可延伸開口14a至環繞在開口14a的保護層14的一區域或環形區域。
接著，如第23E圖所示，一金屬層或金屬層或銅層32(例如是銅金屬)電鍍形成在開口30a的電鍍用種子層28上，例如，金屬層或金屬層或銅層32可電鍍厚度介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間的一銅層在開口30a內。
如第23F圖所示，形成金屬層或銅層32後，使用含氨的有機溶劑將大部分的光阻層30被移除，無論如何，一些從光阻層30來的殘留物會留在金屬層或金屬層或銅層32及在電鍍用種子層28上，之後，此殘留物可從金屬層或金屬層或銅層32及從電鍍用種子層28中的離子去除，例如是O2離子或含有低於200PPM氟離子及氧離子，接著，未在金屬層或銅層32下方的電鍍用種子層28及黏著層26被之後的乾蝕刻方法或濕蝕刻方法去除，至於濕蝕刻的方法，當黏著層26為鈦-鎢合金層時，可使用含有過氧化氫的溶液蝕刻；當黏著層26為鈦層時，可使用含有氟化氫的溶液蝕刻；當電鍍用種子層28為銅層時，可使用含氨水(NH4OH)的溶液蝕刻，至於乾蝕刻方法，當黏著層26為鈦層或鈦-鎢合金層時，可使用含氯等離子體蝕刻技術或RIE蝕刻技術蝕刻，通常，乾蝕刻方法蝕刻未在金屬層或金屬層或銅層32下方的電鍍用種子層28及黏著層26可包括化學離子蝕刻技術、濺鍍蝕刻技術、氬氣濺鍍技術或化學氣相蝕刻技術進行蝕刻。
因此，黏著層26、電鍍用種子層28及電鍍金屬層或銅層32可組成複數微型金屬柱或凸塊34在保護層14的複數開口14a底部之金屬接墊16上，每一微型金屬柱或凸塊34具有一高度，此高度係從保護層14的上表面凸出量測，此高度介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或高度是大於或等於30μm、20μm、15μm、10μm或3μm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之微型金屬柱或凸塊34具有一空間(間距)尺寸介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第23G圖所示，如第23F圖中所述在半導體晶圓上形成微型金屬柱或凸塊34後，半導體晶圓可經由雷射切割製程或一機械切割製程分離、分開成複數單獨的半導體晶片，這些半導體晶片100可經由接續第26A圖至第26U圖、第27A圖至第27Z圖、第28A圖至第28Z圖、第29A圖至第29H圖及第30A圖至第30I圖中的步驟進行封裝。
或者，第23H圖為本發明實施例中形成微型凸塊或微型金屬柱在一晶片上的製程剖面圖，在形成第23B圖中黏著層26之前，聚合物層36，也就是絕緣介電層包含一有機材質，例如是一聚合物或包括碳之化合物，絕緣介電層可經由旋塗塗佈製程、壓合製程、網板製刷、噴塗製程或灌模製程形成在保護層14上，以及在聚合物層36中形成複數開口在金屬接墊16上，聚合物層36之厚度介於3μm至30μm之間或介於5μm至15μm之間，且聚合物層36的材質可包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯(PBO)、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)。
在一種情況下，聚合物層36可經由旋轉塗佈形成厚度介於6μm至50μm之間的負型感光聚酰亞胺層在保護層14上及在金屬接墊16上，然後烘烤轉塗佈形成的聚酰亞胺層，然後使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的雷射掃描器進行烘烤的聚酰亞胺層曝光，G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在烘烤的聚酰亞胺層上，然後顯影曝光後的聚酰亞胺層以形成複數開口曝露出複數金屬接墊16，然後在溫度介於180℃至400℃之間或溫度高於或等於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，且加熱或固化時間介於20分鐘至150分鐘，且在氮氣環境或無氧環境中，固化或加熱己顯影的聚酰亞胺層，己固 化的聚酰亞胺層具有厚度介於3μm至30μm之間，接著移除殘留聚合物材質或來自於金屬接墊16的其它污染物及低於2000PPM的氧(O2)離子或含氟離子及氧化物。
因此，如第23H圖所示，微型金屬柱或凸塊34形成在保護層14的複數開口14a底部的金屬接墊16上及在環繞金屬接墊16的聚合物層36上，如第23H圖所示的微型金屬柱或凸塊34的規格或說明可以參照第23F圖所示的微型金屬柱或凸塊34的規格或說明，每一微型金屬柱或凸塊34具有一高度，此高度係從聚合物層36的上表面凸出量測，此高度介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或高度是大於或等於30μm、20μm、15μm、10μm或3μm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之微型金屬柱或凸塊34具有一空間(間距)尺寸介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
SISC位在保護層上的實施例
或者，微型金屬柱或凸塊34形成之前，一晶片(SISC)上或內的第二交互連接線結構可形成在保護層14及第一交互連接線結構(FISC)20上或上方，第24A圖至第24D圖為本發明實施例中形成交互連接線金屬層在一保護層上的製程剖面圖。
如第24A圖所示，製造SISC在保護層14上方的製程可接著從第23C圖的步驟開始，厚度介於1μm至50μm之間的一光阻層38(例如是正型光阻層)旋轉塗佈或壓合方式形成在電鍍用種子層28上，光阻層38經由曝光、顯影等製程圖案化以形成複數溝槽或複數開孔38a曝露出電鍍用種子層28，使用1X步進器，1X接觸式對準器或具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的雷射掃描器進行光阻層38曝光，使用G-LINE及H-LINE、G-LINE及I-LINE、H-LINE及I-LINE或G-LINE、H-LINE及I-LINE照在光阻層38上，然後顯影曝光後的光阻層38以形成複數開口曝露出電鍍用種子層28，接著移除殘留聚合物材質或來自於電鍍用種子層28的其它污染物及低於2000PPM的氧(O2)離子或含氟離子及氧化物，例如光阻層38可圖案化形成複數溝槽或複數開孔38a在光阻層38中曝露出電鍍用種子層28，通過以下後續製程以形成金屬接墊、金屬線或連接線在複數溝槽或複數開孔38a中及在電鍍用種子層28上，在光阻層38內的複數溝槽或複數開孔38a與保護層14中開口14a的區域重疊。
接著，如第24B圖所示，一金屬層40(例如是銅金屬材質)可被電鍍在複數溝槽或複數開孔38a曝露的電鍍用種子層28上，例如金屬層40可經由電鍍一厚度介於0.3μm至20μm之間、0.5μm至5μm之間、1μm至10μm之間或2μm至10μm之間的銅層在複數溝槽或複數開孔38a所曝露的電鍍用種子層28(銅材質)上。
如第24C圖所示，在形成金屬層40之後，大部分的光阻層38可被移除，及接著未在金屬層40下方的電鍍用種子層28及黏著層26被蝕刻移除，其中移除及蝕刻的製程可參考如上述第23F圖所揭露之製程說明所示，因此黏著層26、電鍍用種子層28及電鍍的金屬層40圖案化形成一交互連接線金屬層27在保護層14上方。
接著，如第24D圖所示，一聚合物層42(例如是絕緣或金屬間介電層)形成在保護層14及金屬層40上，聚合物層42之複數開口42a位在交互連接線金屬層27的複數連接點上方，此聚合物層42的材質及製程與第23H圖中形成聚合物層36的材質及製程相同。
形成交互連接線金屬層27的製程如第23A圖、第23B圖及第24A圖至第24C圖，而如第24D圖所示形成聚合物層42的製程二者可交替的執行數次而製造如第25圖中的SISC29，第25圖為晶片(SISC)的第二交互連接線結構之剖面示意圖，其中第二交互連接線結構係由複數交互連接線金屬層27及複數聚合物層42及聚合物層51，也就是絕緣物或金屬間介電層，或者可依據本發明之實施例而有所選擇佈置及安排。如第25圖所示，SISC29可包含一上層交互連接線金屬層27，此交互連接線金屬層27具有在聚合物層42複數開口42a內的複數金屬栓塞27a及聚合 物層42上的複數金屬接墊、金屬線或連接線27b，上層交互連接線金屬層27可通過聚合物層42內複數開口42a中的上層交互連接線金屬層27之金屬栓塞27a連接至一下層240，SISC29可包含最底端之交互連接線金屬層27，此最底端之交互連接線金屬層27具有保護層14複數開口14a內複數金屬栓塞27a及在保護層14上複數金屬接墊、金屬線或連接線27b，最底端的交互連接線金屬層27可通過保護層14複數開口14a內交互連接線金屬層27的最底端金屬栓塞27a連接至第一交互連接線結構(FISC)20的複數交互連接線金屬層6。
或者，如第24K圖、第24L圖及第25圖所示，在最底端交互連接線金屬層27形成之前聚合物層51可形成在保護層14上，聚合物層51的材質及形成的製程與上述聚合物層36的材質及形成的製程相同，請參考上述第23H圖所揭露之說明，在此種情況，SISC29可包含由聚合物層51複數開口51a內複數金屬栓塞27a及在聚合物層51上的金屬接墊、金屬線或連接線27b所形成的最底端交互連接線金屬層27，最底端交互連接線金屬層27可通過保護層14複數開口14a內最底端交互連接線金屬層27的金屬栓塞27a，以及在在聚合物層51複數開口51a最底端交互連接線金屬層27的金屬栓塞27a連接至第一交互連接線結構(FISC)20的複數交互連接線金屬層6。
因此，SISC29可任選形成2至6層或3至5層的交互連接線金屬層27在保護層14上，對於SISC29的每一交互連接線金屬層27，其金屬接墊、金屬線或連接線27b的厚度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間或介於2μm至10μm之間，或其厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，或其寬度例如係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間、介於1μm至10μm之間、介於2μm至10μm之間，或其寬度係大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，每一聚合物層42及聚合物層51之厚度係介於0.3μm至20μm之間、介於0.5μm至10μm之間、介於1μm至5μm之間或介於1μm至10μm之間，或其厚度大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC29的交互連接線金屬層27之金屬接墊、金屬線或連接線27b可被用於可編程交互連接線202。
如第24E圖至第24I圖為本發明實施例中形成微型金屬柱或微型凸塊在保護層上方的交互連接線金屬層上的製程剖面圖。如第24E圖所示，黏著層44可濺鍍在聚合物層42及在複數開口42a曝露的金屬層40表面上，黏著層44的規格及其形成方法可以參照第23B圖所示的黏著層26及其製造方法。一電鍍用種子層46可被濺鍍在黏著層44上，此電鍍用種子層46的規格及其形成方法可以參照第23C圖所示的電鍍用種子層28及其製造方法。
接著，如第24F圖所示，光阻層48形成在電鍍用種子層46上，光阻層48經由曝光、顯影等製程圖案化形成開口48a在光阻層48內曝露出電鍍用種子層46，此光阻層48的規格及其形成方法可以參照第23D圖所示的光阻層48及其製造方法。
接著，第24G圖所示，銅金屬層50電鍍形成在複數開口48a曝露的電鍍用種子層46上，此銅金屬層50的規格及其形成方法可以參照第23E圖所示的銅金屬層或金屬層或銅層32及其製造方法。
接著，如第24H圖所示，大部分光阻層48被移除，然後未在銅金屬層50下方的電鍍用種子層46及黏著層44被蝕刻移除，移除光阻層48，及蝕刻電鍍用種子層46及黏著層44的方法可以參照第23F圖所示的移除光阻層30，及蝕刻電鍍用種子層28及黏著層26的方法。
因此，如第24H圖所示，黏著層44、電鍍用種子層46及電鍍銅金屬層50可組成複數微型金屬柱或凸塊34在SISC29最頂端聚合物層42複數開口42a底部的SISC29之最頂端交互連接線金屬層27上，此微型金屬柱或凸塊34的規格及其形成方法可以參照第23F圖所示的微型金屬柱或凸塊34及其製造方法，每一微型金屬柱或凸塊34從SISC29最頂端聚合物層42的上表面凸起一高度，例如係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間、且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
如第24I圖所示，形成微型金屬柱或凸塊34在之在第24H所示之半導體晶圓上方，半導體晶圓經由雷射切割或機械切割製程被切割分離成複數單獨半導體晶片100、積體電路晶片，半導體晶片100可以使用以下步驟進行封裝，如第26A圖至第26U圖、第27A圖至第27Z圖、第28A圖至第28Z圖、第29A圖至第29H圖及第30A圖至第30I圖之步驟。
如第24J圖，上述交互連接線金屬層27可包括一電源交互連接線金屬連接線或接地交互連接線金屬連接線連接至複數金屬接墊16及形成在上面的微型金屬柱或凸塊34，如第24L圖所示，上述交互連接線金屬層27可包括一交互連接線金屬連接線連接至複數金屬接墊16及沒有微金屬柱或凸塊形成在上面。
如第24I圖至第24L圖、第25圖所示，FISC29的交互連接線金屬層27可用於每一複數商業化標準FPGA IC晶片200的複數晶片內交互連接線502之複數可編程的及固定的交互連接線361及364，如第16A圖所示。
FOIT之實施例
一扇出交互連接線技術(FOIT)可用於製作或製造單層封裝商品化標準邏輯運算驅動器300在多晶片封裝內，FOIT的揭露如下：第26A圖至第26T圖為本發明實施例依據FOIT形成邏輯運算驅動器之製程示意圖，如第26A圖所示，一黏著材料88經由滴注製程形成複數黏著區域在載體基板90的，載體基板90意即是載體、支架、灌模器或基板，載體基板90可以是晶圓型式(其直徑尺寸為8吋、12吋或18吋的晶圓)，或是正方形或長方形的面板型式(其寬度或長度是大於或等於20cm、30cm、50cm、75cm、100cm、150cm、200cm或300cm)，揭露在第23G圖、第23H圖、第24I圖至第24L圖及第25圖的各種型式的半導體晶片100可設置、安裝、固定或黏著黏著材料88而接合在載體基板90上，每一半導體晶片100被封裝在單層封裝商品化標準邏輯運算驅動器300內，其中單層封裝商品化標準邏輯運算驅動器300可形成具有上述高度(從每一半導體晶片100上表面凸出的高度)的微型金屬柱或凸塊34，其高度係介於3μm至60μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至15μm之間或介於3μm至10μm之間，或大於或等於30μm、20μm、15μm、5μm或3μm，每一半導體晶片100設置、容納、固定或黏著在載體基板90上，且半導體晶片100一側或表面上形成半導體元件4，也就是具有電晶體那側或表面向上，而每一半導體晶片100的背面沒有形成任何主動元件，且背面朝下設置、固定、容納或黏著黏著材料88而設置載體基板90上，接著黏著材料88在溫度介於100oC至200oC之間進行烘烤或硬化。
單層封裝商品化標準邏輯運算驅動器300在第19A圖至第19N圖中顯示，每一個的半導體晶片100可以是商業化標準FPGA IC晶片200、DPI IC晶片410、非揮發性記憶體IC晶片250、HBM IC晶片251、專用I/O晶片265、PCIC晶片269(例如是CPU晶片、GPU晶片、TPU晶片、DSP晶片或APU晶片)、DRAM IC晶片321、專用控制晶片260、專用專用控制及I/O晶片266、IAC晶片402、DCIAC晶片267或DCDI/OIAC晶片268。舉例而言，如第26A圖所示的這六個半導體晶片100從左而右依序為DRAM IC晶片321、商業化標準商業化標準FPGA IC晶片200、PCIC晶片(例如是CPU)269、專用控制晶片260、商業化標準商業化標準FPGA IC晶片200及PCIC晶片(例如是GPU)269。舉例而言，如第26A圖所示的這六個半導體晶片100從左而右依序為DRAM IC晶片321、商業化標準商業化標準FPGA IC晶片200、DPI IC晶片410、PCIC晶片(例如是CPU)269、DPI IC晶片410及PCIC晶片(例如是GPU)269。舉例而言，如第26A圖所示的這六個半導體晶片100從左而右依序為專用I/O晶片265、DRAM IC晶片321、商業化標準商業化標準FPGA IC晶片200、DPI IC晶片410、商業化標準商業化標準FPGA IC晶片200及專用I/O晶片265。
如第26A圖所示，黏著材料88的材質可以是聚合物材質，例如是聚酰亞胺或環氧樹脂，且黏著材料88的厚度係介於1μm至50μm之間，例如，黏著材料88可以是厚度介於1μm至50μm之間的聚酰亞胺，或者，黏著材料88可以是厚度介於1μm至50μm之間的環氧樹脂，因此半導體晶片100可以是利用聚酰亞胺黏著在載體基板90上，或者是，半導體晶片100可以是利用環氧樹脂黏著在載體基板90上。
如第26A圖所示，載體基板90的材質可以是矽材質、金屬材質、玻璃材質、塑膠材質、陶瓷材質、聚合物材質、環氧-基底聚合物材質或環氧基底化合物材質，例如，載體基板90可以是增強性玻璃纖維環氧樹脂基材，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是玻璃基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是矽基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是陶瓷基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是有機基板，其厚度係介於200μm至2000μm之間；或者，載體基板90可以是金屬基板(例如包括銅金屬)，其厚度係介於200μm至2000μm之間；載體基板90中可以沒有金屬連接線，但可具有承載(攜帶)半導體晶片100的功能。
如第26B圖所示，一聚合物層92具有厚度t7介於250μm至1000μm之間，其經由旋塗、網版印刷、滴注或灌模方式形成在載體基板90及半導體晶片100上且包圍半導體晶片100的微型金屬柱或凸塊34，及填入複數半導體晶片100之間的間隙中，此灌模的方法包括壓縮成型(使用頂部和底部模具)或鑄造成型(使用滴注器)，樹脂材料或化合物用於聚合物層92，其可為聚合物材質例如包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層92例如可為例如是日本Asahi Kasei公司所提供的感光性聚酰亞胺/PBO PIMELTM、由日本Nagase ChemteX公司提供的環氧樹脂基底灌模化合物、樹脂或密封膠，聚合物層92被使在(經由塗佈、印刷、滴注或灌模)半導體晶片100之上及在載體基板90上至一水平面，如(i)將複數半導體晶片100的間隙填滿；(ii)將複數半導體晶片100的上表面覆蓋；(iii)填滿複數半導體晶片100上的微型金屬柱或凸塊34之間的間隙；(iv)覆蓋複數半導體晶片100上的r微型金屬柱或凸塊34的上表面，此聚合物材質、樹脂或灌模化合物可經由溫度加熱至一特定溫度被固化或交聯(cross-linked)，此特定溫度例如是高於或等於50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
如第26C圖所示，聚合物層92例如經由機械研磨製程從前側進行研磨或拋光製程以曝露出每一微型金屬柱或凸塊34的前表面及平坦化聚合物層92的前側，或者，聚合物層92可經由CMP製程進行研磨，當聚合物層92被研磨時，每一微型金屬柱或凸塊34的前側部分可允許被移除，且在結構研磨製程後，其黏著層44具有厚度t8介於250μm至8000μm之間。
接著，邏輯運算驅動器內(或上)的頂層交互連接線結構(Top Interconnection Scheme in,on or of the logic drive(TISD))可經由晶圓或面板製程形成在聚合物層92的前側上或上方及在微型金屬柱或凸塊34前側上，如第26D圖至第26N圖所示。
如第26D圖所示，一聚合物層93(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在聚合物層92上及微型金屬柱或微型金屬柱或凸塊34上，及在聚合物層93內的複數開口93a形成在複數開口93a所曝露的微型金屬柱或凸塊34上方，聚合物層93可包括例如是聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層93的絕緣介電層的材質包括有機材質，例如是一聚合物、聚合物或聚合物材質化合物包括碳，聚合物層93的材質可以是光感性材質，可用於光阻層形成複數圖案化開口93a，以便在之後的程序中形成金屬栓塞，聚合物層93可塗佈、及經由一光罩曝光，接著顯影及蝕刻而形成複數開口93a在聚合物層93內，在聚合物層93的複數開口93a與微型金屬柱或凸塊34之上表面重疊，在某些應用或設計中，聚合物層93的複數開口93a的尺寸或橫向最大尺寸可小於在開口93a下方微型金屬柱或凸塊34的上表面，在其它的應用或設計中，聚合物層93的複數開口93a之尺寸或橫向最大尺寸係大於在開口93a下方微型金屬柱或凸塊34的上表面，接著聚合物層93(也就是絕緣介電層)在一特定溫度下硬化(固化)，例如是例如是高於100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃，而硬化後的聚合物層93之厚度係介於3μm至30μm之間或介於5μm至15μm之間，聚合物層93可能會添加一些電介質顆粒或玻璃纖維，聚合物層93的材質及其形成方法可以參照第23H圖所示的聚合物層36的材質及其形成方法。
接著，如第26E圖至第26H圖所示，進行一浮凸製程在聚合物層93上及在曝露的 微型金屬柱或凸塊34上表面上。
接著，如第26E圖所示，一黏著/種子層94形成在聚合物層93及曝露的微型金屬柱或凸塊34上表面上，可選地，黏著/種子層94可形成在圍繞微型金屬柱或凸塊34曝露的上表面之聚合物層92上，首先，黏著層之厚度係介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間，且黏著層可濺鍍在聚合物層93上及在微型金屬柱或凸塊34上，可選擇地，黏著層可形成在圍繞微型金屬柱或凸塊34曝露的上表面之聚合物層92上，黏著層的材質包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1nm至50nm之間)在聚合物層93及微型金屬柱或凸塊34曝露的上表面上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的一電鍍用種子層可濺鍍形成在整個黏著層的上表面上，或者，電鍍用種子層可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時，銅金屬則為電鍍用種子層優先選擇的材質，例如電鍍用種子層形成在黏著層上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於3nm至200nm之間)在黏著層上，黏著層及電鍍用種子層可組成如第26E圖所示之黏著/種子層94。
接著，如第26F圖所示，厚度介於5μm至50μm之間的光阻層96(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層94的電鍍用種子層上，光阻層96經由曝光、顯影等製程形成複數溝槽或複數開口96a在光阻層96內並曝露黏著種子層94的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層96上而曝光光阻層96，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層96上，然後顯影曝露的聚合物光阻層96，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層94的電鍍用種子層的聚合物材質或其它污染物，使得光阻層96可被圖案化而形成複數開口96a，在光阻層96內並曝露黏著/種子層94的電鍍用種子層，經由後續要執行的步驟(製程)以形成金屬接墊、金屬線或連接線在溝槽或複數開口96a內及在焊錫球325的電鍍用種子層，位在光阻層96內其中之一溝槽或複數開口96a可與聚合物層93內複數開口93a的面積重疊。
接著，請參考第26G圖所示，一金屬層98(例如銅層)電鍍形成在溝槽或複數開口96a曝露的黏著/種子層94之電鍍用種子層上，例如，金屬層98可電鍍一厚度介於0.3μm至20μm之間、介於0.5μm至5μm之間、介於1μm至10μm之間及介於2μm至10μm之間的一銅層在溝槽或複數開口96a所曝露之銅金屬材質形成之電鍍用種子層上。
如第26H圖所示，在形成金屬層98之後，大部分的光阻層38可被移除，接著沒有在金屬層98下方的黏著/種子層94被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層94及電鍍的金屬層98可被圖案化以形成交互連接線金屬層99在聚合物層92上，交互連接線金屬層99可由在聚合物層93複數開口93a內的複數金屬栓塞99a及在聚合物層93上的金屬接墊、金屬線或連接線99b所構成。
接著，如第26I圖所示，聚合物層104(也就是絕緣或金屬間介電層層)形成在聚合物層93、金屬層98及在聚合物層104的複數開口104a內交互連接線金屬層99的連接點上，聚合物層104的厚度介於3μm至30μm之間或介於5μm至15μm之間，聚合物層104可添加一些電介質顆粒或玻璃纖維，聚合物層104的材質及其形成方法可以參考第26D圖或第23H圖中所示的聚合物層93或聚合物層36的材質及其形成方法。
第26F圖至第26H圖揭露交互連接線金屬層99形成的製程，與聚合物層104形成 的製程可多次交替的執行以製造形成如第26J圖至第26N圖中的TISD，如第26N圖所示，TISD101包括一上層交互連接線金屬層99，此上層交互連接線金屬層99具有在聚合物層104中複數開口104a內的金屬栓塞99a及聚合物層104上的複數金屬接墊、金屬線或連接線99b，上層交互連接線金屬層99可通過在聚合物層104複數開口104a內的上層交互連接線金屬層99中的金屬栓塞99a連接至下層交互連接線金屬層99，TISD101可包括最底端的交互連接線金屬層99，其中交互連接線金屬層99具有在聚合物層93複數開口93a內的金屬栓塞99a及在聚合物層93上複數金屬接墊、金屬線或連接線99b，此最底端的交互連接線金屬層99可通過它的金屬栓塞、複數微型金屬柱或凸塊34連接至半導體晶片100的SISC29。
因此，第26N圖所示，TISD101可包括2層至6層或3層至5層的交互連接線金屬層99，TISD101中交互連接線金屬層99的金屬接墊、金屬線或連接線99B可在半導體晶片100上方及水平延伸穿過半導體晶片100的邊緣，換句話說，金屬接墊、金屬線或連接線99b可能延伸到單層封裝商品化標準邏輯運算驅動器300的相鄰兩個半導體晶片100之間的間隙上方，TISD101中交互連接線金屬層99的金屬接墊、金屬線或連接線99B連接或耦接單層封裝商品化標準邏輯運算驅動器300中二個或複數個半導體晶片100的微型金屬柱或凸塊34。
如第26N圖所示，TISD101的交互連接線金屬層99通過半導體晶片100的微型金屬柱或凸塊34連接或電連接至SISC29的交互連接線金屬層27、第一交互連接線結構(FISC)20的複數交互連接線金屬層6及(或)單層封裝商品化標準邏輯運算驅動器300中半導體晶片100的半導體元件4(也就是電晶體)，聚合物層92填入半導體晶片100之間的間隙將半導體晶片100圍住，且半導體晶片100及半導體晶片100的上表面也被聚合物層92覆蓋，其中TISD101、其交互連接線金屬層99的金屬接墊、金屬線或連接線99B的厚度例如係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度例如係大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，且其寬度例如係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或寬度係寬於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，對於TISD而言，其聚合物層104(也就是金屬間介電層)的厚度係介於0.3μm至30μm之間、介於0.5μm至20μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度例如係大於或等於0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，TISD101的交互連接線金屬層99可用於如第19A圖至第19N圖所示之晶片間(INTER-CHIP)交互連接線371。
如第26N圖示，如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內晶片間(INTER-CHIP)交互連接線371的可編程交互連接線361係經由TISD101的交互連接線金屬層99提供，及可經由分佈在複數商業化標準FPGA IC晶片200(如第16A圖至第16J圖)內複數記憶體單元362及複數DPI IC晶片410(如第9圖所示)編程，每一(或每一組)複數記憶體單元362用於複數通過/不通過開關258的開啟或關閉而控制TISD101中二個可編程交互連接線361耦接至複數通過/不通過開關258的二端之間的連接是否建立，由此，如第19A圖至第19N圖中的單層封裝商品化標準邏輯運算驅動器300內TISD101的一組可編程交互連接線361可經由設置在一或複數DPI IC晶片410中複數交叉點開關379內的複數通過/不通過開關258相互連接至(1)連接一複數商業化標準FPGA IC晶片200至另一個複數商業化標準FPGA IC晶片200；(2)連接一複數商業化標準FPGA IC晶片200至一複數專用I/O晶片265；(3)連接一複數商業化標準FPGA IC晶片200至一複數DRAM IC晶片321；(4)連接一複數商業化標準FPGA IC晶片200至一複數處理IC晶片及複數PCIC晶片269；(5)連接一複數商業化標準FPGA IC晶片200至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(6)連接一複數專用I/O晶片265至另一複數專用I/O晶片265；(7)連接一複數專用I/O晶片265至一複數DRAM IC晶片321；(8)連接一複數專用I/O晶片265至一複數處理IC晶片及複數PCIC晶片269；(9)連接一複數專用I/O晶片265至一專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(10)連接一複數DRAM IC晶片321至另一複數DRAM IC晶片321；(11)連接一複數DRAM IC晶片321至一複數處理IC晶片及複數PCIC晶片269；(12)連接一複數DRAM IC晶片321至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268；(13)連接一複數處理IC晶片及複數PCIC晶 片269至另一複數處理IC晶片及複數PCIC晶片269或(14)連接一複數處理IC晶片及複數PCIC晶片269至專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268。
通常，如第26T圖及第26U圖中的TISD101的金屬接墊、金屬線或連接線99B的厚度大於或等於如第24I圖至第24L圖及第25圖的SISC29的金屬接墊、金屬線或連接線27b，但大於如第22A圖中的複數金屬接墊、線及金屬接墊或連接線8。
在TISD上方的金屬凸塊
接著如第26O圖至第26R圖所示，複數金屬柱或凸塊可形成在TISD101最頂端的交互連接線金屬層99，第26O圖至第26R圖為本發明之實施例中TISD中形成複數金屬柱或凸塊在交互連接線金屬層上的製程剖面示意圖。
如第26O圖所示，一黏著/種子層116形成在TISD101最頂端聚合物層104上，及在TISD101最頂端交互連接線金屬層99上，首先，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層可濺鍍在TISD101最頂端聚合物層104上及在TISD101最頂端交互連接線金屬層99上，黏著層的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1nm至50nm之間)在TISD101最頂端聚合物層104上及在TISD101最頂端交互連接線金屬層99上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層可濺鍍在整個黏著層的上表面上，或者，電鍍用種子層可經由電鍍用種子層283形成，電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時(對於第一種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當銅阻障層被電鍍在電鍍用種子層時(對於第二種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當金層被電鍍在電鍍用種子層時(對於第二種型態的金屬凸塊由以下步驟形成)，銅金屬則為電鍍用種子層優先選擇的材質，當金層電鍍在電鍍用種子層上時(對於第三種型態的金屬凸塊由以下步驟形成)，金金屬(Au)則為電鍍用種子層優先選擇的材質，例如，電鍍用種子層可沉積在黏著層上或上方(對於第一種或第二種型態的金屬凸塊由以下步驟形成)，例如經由濺鍍或CVD沉積一銅種子層(厚度例如係介於3nm至400nm之間或介於10nm至200nm之間)在黏著層上，電鍍用種子層可沉積在黏著層上或上方(對於第三種型態的金屬凸塊由以下步驟形成)，例如係濺鍍或CVD沉積一金種子層(厚度例如係介於1nm至300nm之間或介於1nm至50nm之間)在黏著層上，黏著層及電鍍用種子層可組成第26O圖中的黏著/種子層116。
接著，如第26P圖所示，一厚度介於5μm至500μm之間的光阻層118(例如是正型光阻層)旋轉塗佈或壓合在黏著/種子層116的電鍍用種子層上，光阻層118經由曝光、顯影等製程形成複數交互連接線a在光阻層118內並曝露黏著/種子層116的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層118上，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層118上，然後顯影曝露的光阻層118，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層116的電鍍用種子層的聚合物材質或其它污染物，使得光阻層118可被圖案化而形成複數開口118a，在光阻層96內並曝露位於最頂端交互連接線金屬層99的金屬接墊、金屬線或連接線99b上方的黏著/種子層116之電鍍用種子層。
如第26P圖所示，在光阻層118內的複數開口118a可與最上端聚合物層104內複數開口104a的面積重疊，經由後續的製程形成金屬接墊或凸塊，黏著/種子層116曝露的電鍍用種子層位在開口118a底部，及可延伸開口104a至環繞在開口104a的TISD101的最頂端聚合物層104的一區域或環形區域。
如第26Q圖所示，金屬層120(例如銅層)電鍍在曝露於複數開口118a的黏著/種子層116的電鍍用種子層上，例如，第一種型式，金屬層120可電鍍厚度介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或 介於10μm至30μm之間的銅層在複數開口118a曝露的電鍍用種子層(銅材質)上。
如第26圖所示，形成金屬層120之後，大部分的光阻層118可被移除，接著沒有在金屬層120下方的黏著/種子層116被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層116及電鍍的金屬層120可被圖案化以形成複數金屬柱或凸塊122在最頂端聚合物層104內複數開口1048.底部的最頂端交互連接線金屬層99的金屬接墊、金屬線或連接線99b上，金屬柱或凸塊122可用於連接或耦接單層封裝商品化標準邏輯運算驅動器300的半導體晶片100(例如第19A圖至第19N圖中的複數專用I/O晶片265)至單層封裝商品化標準邏輯運算驅動器300的外部複數電路或元件。
第一種型式的金屬柱或凸塊122的高度(從最頂端聚合物層104上表面凸出的高度)係介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或高度大於或等於50μm、30μm、20μm、15μm或5μm，且以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。二相鄰第一型式金屬柱或凸塊122之間最小的距離例如係介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，對於第二型式的金屬柱或凸塊122，如第26Q圖所示之金屬層120可經由電鍍一銅阻障層(例如鎳層)在複數開口118a曝露的電鍍用種子層(例如由銅材質製成)上，銅阻障層的厚度例係介於1μm至50μm之間、介於1μm至40μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間、介於1μm至3μm之間，接著電鍍一焊錫層在複數開口118a內的銅阻障層上，此焊錫層厚度例如是介於1μm至150μm之間、介於1μm至120μm之間、介於5μm至120μm之間、介於5μm至100μm之間、介於5μm至75μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至10μm之間、介於1μm至5μm之間、介於1μm至3μm之間，此焊錫層的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅焊錫可包括錫-銀-銅(SAC)焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，此外，第26R圖中去除大部分的光阻層118及未在金屬層120下方的黏著/種子層116之後，執行一迴焊製程迴焊焊錫層變成第二類型複數圓形焊錫球或凸塊。
第二型式金屬柱或凸塊122從最頂端聚合物層104的上表面凸起一高度介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高等或等於75μm、50μm、30μm、20μm、15μm或10μm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，對於第三型式金屬柱或凸塊122，如第26O圖所示之電鍍用種子層可濺鍍或CVD沉積金種子層(厚度例如介於1nm至300nm之間或1nm至100nm之間)在黏著層上形成，黏著層及電鍍用種子層組成如第26O圖所示的黏著/種子層116，如第26Q圖所示的金屬層120可經由電鍍厚度例如介於3μm至40μm之間或介於3μm至10μm之間的金層在複數開口118a曝露的電鍍用種子層上形成，其中電鍍用種子層係由金所形成，接著，如第26R圖所示，大部分的光阻層118被移除，然後未在金屬層120下方的黏著/種子層116被蝕刻移除以形成第三型式金屬柱或凸塊122。每一第三型式的金屬柱或凸塊122可由黏著/種子層116與在黏著/種子層116上之電鍍 金之金屬層120構成。
第三型式金屬柱或凸塊122從最頂端聚合物層104的上表面凸起一高度介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或小於、高等或等於40μm、30μm、20μm、15μm或10μm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於40μm、30μm、20μm、15μm或10μm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於3μm至40μm之間、介於3μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間，或尺寸是小於或等於40μm、30μm、20μm、15μm或10μm。
或者，對於第四型式的金屬柱或凸塊122，如第26Q圖所示之金屬層120可經由電鍍一銅層在複數開口118a曝露的電鍍用種子層(例如由銅材質製成)上，此銅層的厚度例係介於1μm至100μm之間、介於1μm至50μm之間、介於1μm至30μm之間、介於1μm至20μm之間、介於1μm至10μm之間、介於1μm至5μm之間或介於1μm至3μm之間，接著電鍍一焊錫層在複數開口118a內的銅層上，此焊錫層厚度例如是介於1μm至150μm之間、介於1μm至120μm之間、介於5μm至120μm之間、介於5μm至100μm之間、介於5μm至75μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於5μm至20μm之間、介於5μm至10μm之間、介於1μm至5μm之間、介於1μm至3μm之間，此焊錫層的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅焊錫可包括錫-銀-銅(SAC)焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，此外，第26R圖中去除大部分的光阻層118及未在金屬層120下方的黏著/種子層116之後，執行一迴焊製程迴焊焊錫層變成複數圓形焊錫球或凸塊，以形成變成第四類型金屬柱或凸塊122。
第四型式的金屬柱或凸塊122，從最頂端聚合物層104的上表面凸起一高度介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高等或等於75μm、50μm、40μm、30μm、20μm、15μm或10μm，及以剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之金屬柱或凸塊122具有一最小空間(間距)尺寸介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於、高等或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
晶片封裝製程
接著，如第26S圖所示，載體基板90可經由研磨或CMP製程將第26R圖所示的載體基板90移除，或者，載體基板90經由研磨或CMP製程移除可在第26C圖所示研磨聚合物層92之後及第26D圖中形成聚合物層93之前。可選擇地，晶圓或面板薄化製程，例如一CMP製程或研磨製程可研磨半導體晶片100的背部表面110a及聚合物層92的背部表面92a，使得結構薄化，如第26S圖所示，聚合物層92的厚度介於50μm至500μm之間，或者，載體基板90可以不被移除。
在第26S圖中移除載體基板90之後，第26S圖所示的封裝結構可被雷射切割或機械切割的方式分離成複數獨立晶片封裝，也就是第26T圖所示的單層封裝商品化標準邏輯運算驅動器300，在沒有移除載體基板90的情況下，可將載體基板90切割分離成複數獨立晶片封裝的載體單元，也就如第26U圖所示的單層封裝商品化標準邏輯運算驅動器300。
晶片封裝的組裝
如第26T圖及第26U圖所示，第一、第二或第三型式的金屬柱或凸塊122可用於單層封裝商品化標準邏輯運算驅動器300組裝在組裝基板、軟板或母板，相以覆晶晶片封裝的技術或相以於LCD驅動器封裝中的COF組裝技術，其中組裝基板、軟板或母板例如是印刷電路 板(PCB)、具有交互連接線的矽基板結構、具有交互連接線結構的金屬基板，具有交互連接線結構的玻璃基板、具有交互連接線結構的陶瓷基板或具有交互連接線結構的軟板。
如第26V圖為第26T圖的底部示意圖，第26V圖為本發明實施例邏輯運算驅動器的金屬凸塊的佈局，如第26V圖所示，第一、第二或第三型式的金屬柱或凸塊122可設置排列成一矩陣佈局，第一、第二或第三型式的第一組金屬柱或凸塊122排列成一矩陣在晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)底部表面之中間區域，而第一、第二或第三型式的第二組金屬柱或凸塊122排列在成一矩陣在晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)底部表面包圍中間區域之周邊區域，第一、第二或第三型式的第一組金屬柱或凸塊122具有一最大橫向尺寸d1(也就是圓形的直徑，或是正方形或長方形的對角線)大於第一、第二或第三型式的第二組金屬柱或凸塊122的最大橫向尺寸d2(也就是圓形的直徑，或是正方形或長方形的對角線)，超過90%或80%的第一、第二或第三型式的第一組金屬柱或凸塊122可用於電源供應連接端或接地連接端，超過50%或60%的第一、第二或第三型式的第二組金屬柱或凸塊122可用於訊號傳輸，第一、第二或第三型式的第二組金屬柱或凸塊122可排列一或複數圈，沿著晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)底部表面的邊界，例如是1圈、2圈、3圈、4圈、5圈或6圈，第一、第二或第三型式的第二組金屬柱或凸塊122的最小間距小於第一、第二或第三型式的第一組金屬柱或凸塊122的最小間距。
為了將第一型式金屬柱或凸塊122接合至組裝基板、軟板或母板，組裝基板、軟板或母板可在頂部表面設置具有與第一類型的金屬柱或凸塊122相接合的一焊錫層的複數金屬接或凸塊，並使用一焊錫迴焊製程或熱壓合製程使第一類型的金屬柱或凸塊122接合至組裝基板、軟板或母板頂部的焊錫層，使晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)接合在組裝基板、軟板或母板上。
對於第二型式金屬柱或凸塊122，可經由焊錫或迴焊製程(具有助焊劑或不具有助焊劑)使晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)接合在組裝基板、軟板或母板上。
對於第三型式金屬柱或凸塊122，可經由COF技術的熱壓合方式接合至一軟性電路板或基板，在COF組裝中，第三型式金屬柱或凸塊122可設置非常高數量的I/Os在一小面積(區域)內，第三型式金屬柱或凸塊122具有小於20μm的間距，而具有寬度10mm的正方形單層封裝商品化標準邏輯運算驅動器300，第三型式的金屬柱或凸塊122之訊號輸入或輸出的I/Os數量沿著底部表面並排列在4個邊界上，例如，排列在其外圍區域2圈，例如數量大於或等於5000個(具有二凸塊之間距為15μm)、4000個(具有二凸塊之間距為20μm)或2500個(具有二凸塊之間距為15μm)，當使用具有單側金屬線或連接線的單層薄膜用於軟性電路板或薄膜接合至第三型式金屬柱或凸塊122時，沿著其邊緣設計2圈或2行的原因是為了容易於從單層封裝商品化標準邏輯運算驅動器300扇出(Finout)，在軟性電路板或薄膜上的金屬接墊上表面具有金層，可經由金至金(gold-to-gold)熱壓合接合方式接合至至第三型式金屬柱或凸塊122，或者，在軟性電路板或薄膜上的金屬接墊上表面具有一焊錫層，可經由金至焊錫(gold-to-solder)熱壓合接合方式接合至至第三型式金屬柱或凸塊122。
例如，第26W圖為本發明實施例邏輯運算驅動器的複數金屬柱或凸塊接合至軟性電路板或薄膜的剖面示意圖，如第26W圖所示，第一、第二或第三型式的金屬柱或凸塊122接合至軟性電路板或薄膜126，軟性電路板或薄膜126包括一聚合物層148、一銅接合線146在聚合物層148上，一聚合物保護層150在銅接合線146上及在聚合物層148上，及一金或焊錫金屬層152無電電鍍在聚合物保護層150開口曝露的銅接合線146上，軟性電路板或薄膜126更連接至一外部電路，例如是另一半導體晶片、PCB板、玻璃基板、另一軟性電路板或薄膜、陶瓷基板、玻璃纖維增強環氧基板、聚合物或有機基板，其中印刷電路板包含一具有玻璃纖維及複數電路層在核心層上方或下方，第一、第二或第三型式的金屬柱或凸塊122接合至錫層或焊錫金屬層152，對於第三型式金屬柱或凸塊122，焊錫金屬層152可以是使用金-焊材料熱壓接合方法與其結合的一錫層或焊錫層，由此可在銅接合線14與第三型式金屬柱或凸塊122之間可形成一錫金合金154，或者，對於第三種型式金屬柱或凸塊122，焊錫金屬層152可以是使用金-金熱壓接合方法與之結合的金屬層，之後，聚合物材質156(例如聚酰亞胺)可以填 入至邏輯運算驅動器(也就是單層封裝商品化標準邏輯運算驅動器300)及軟性電路板或薄膜126的間隙中，以封閉第一、第二或第三型式的金屬柱或凸塊122。
如上所述，半導體晶片100排列成單層以形成單層封裝商品化標準邏輯運算驅動器300，複數單層封裝商品化標準邏輯運算驅動器300可組成一積體邏輯運算驅動器，積體邏輯運算驅動器可由兩個或兩個以上的單層封裝商品化標準邏輯運算驅動器300製造，例如是2個、3個、4個、5個、6個、7個、8個或8個以上的單層封裝商品化標準邏輯運算驅動器300組成，例如是：(1)以平面的方式覆晶封裝在PCB板上；或(2)將其中一單層封裝商品化標準邏輯運算驅動器300安裝在另一個單層封裝商品化標準邏輯運算驅動器300的頂部上的封裝疊層封裝(POP)技術，為了實現堆疊方式組裝的單層封裝商品化標準邏輯運算驅動器300，在單層封裝商品化標準邏輯運算驅動器300的中間、在底部可形成封裝穿孔或聚合物穿孔(TPV)，如以下所示：
具有多個貫穿封裝體的通道TPVS的晶片封裝的第一實施例
堆疊形式的每個單層封裝商品化標準邏輯運算驅動器300(也就是在POP封裝內)可依據如上述段落中描述的相同的處理步驟和規格來製造，如第26A圖至第26T圖所示之本發明之一實施例的製程剖面示意圖，在聚合物層92內還可以設置複數TPVS158，在單層封裝商品化標準邏輯運算驅動器300的每相鄰兩個的半導體晶片100之間，及(或)周邊區域的單層封裝商品化標準邏輯運算驅動器300圍繞在中間區域的半導體晶片100，第27A圖至第27O圖為本發明實施例依據FOIT形成具有TPVS的晶片封裝之製程剖面示意圖。TPVS158可形成在單層封裝商品化標準邏輯運算驅動器300中的一個，用於連接或耦接位在該其中之一單層封裝商品化標準邏輯運算驅動器300的正面的複數電路或元件至該其中之一的單層封裝商品化標準邏輯運算驅動器300背面的複數電路或元件。
第27A圖至第第27O圖為本發明第一實施例形成具有TPVS晶片封裝示意圖，在將半導體晶片100安裝到圖18A所示的載體基板90(如第26A圖所示)之前，如第27D圖所示之TPVS158可形成在如第26A圖所示之載體基板90上方，如第27A圖所示，包括氧化矽層、氮化矽層、聚合物層或其組合的絕緣層91可形成在如第26A圖所示之載體基板90上。
接著，如第27B圖所示，TPVS158(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在絕緣層91上，及在聚合物層97的複數開口97a曝露的絕緣層91上方，聚合物層97可包括例如聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可係是光感性材質，且可用作光阻層，用於圖案化複數開口97a在其中，且通過後續執行的製程形成複數TPVs的端點部分，聚合物層97可塗佈，通過光罩曝光，接著顯影形成複數開口97a在其中，在聚合物層97中的複數開口97a曝露絕緣層91的複數上表面區域，接著聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於100oC、125oC、150oC、175oC、200oC、225oC、250oC、275oC或300oC，聚合物層97在固化後的厚度例如介於2μm至50μm之間、介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或是厚度大於或等於2μm、3μm、5μm、10μm、20μm或30μm，聚合物層97可添加一些電介質顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如第23H圖所示。
接著，複數金屬柱或凸塊形成在絕緣層91上，如第27C圖至第27F圖所示，第27C圖至第27F圖為本發明實施例形成複數TPVs在載體基板上方的製程剖面示意圖，如第27C圖所示，一黏著/種子層140形成在聚合物層97上及在聚合物層97複數開口97a底部的絕緣層91上，接著可濺鍍厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層在聚合物層97上及在聚合物層97複數開口97a底部的絕緣層91上，黏著層的材質可包含鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由濺鍍或CVD沉積一Ti層或TiN層在聚合物層97(厚度例如介於1nm至200nm或介於5nm至50nm之間)上。
接著，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層濺鍍在黏著層的整個上表面，或者，電鍍用種子層可 經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層的材質種類隨著電鍍用種子層上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層上時，銅金屬則為電鍍用種子層優先選擇的材質，例如電鍍用種子層形成在黏著層上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於3nm至200nm之間)在黏著層上，黏著層及電鍍用種子層可組成如第27A圖所示之黏著/種子層140。
接著，如第27D圖所示，一厚度介於5μm至500μm之間的光阻層142(例如是正型光阻層)旋轉塗佈或壓合在黏著/種子層140的電鍍用種子層上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層142上，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層142上，然後顯影曝露的光阻層142，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及氧，並移除殘留在黏著/種子層140的電鍍用種子層的聚合物材質或其它污染物，使得光阻層142可被圖案化而形成複數開口142a曝露黏著/種子層140的電鍍用種子層，在光阻層142內每一開口142a與聚合物層97內開口97a重疊，且在聚合物層97內開口97a延伸至環繞在聚合物層97的開口97a的一區域或環形區域，其中聚合物層97的環形區域具有一寬度介於1μm至15μm之間、介於1μm至10μm之間或介於1μm至5μm之間。
如第27D圖所示，複數開口142a的這些位置位在半導體晶片100之間的複數間隙，在後續製程中將裝設至聚合物層97上，並且在後續製程中可排列在複數獨立商品化標準邏輯運算驅動器(晶片封裝)300的周邊區域，其中每一周邊區域環繞半導體晶片100，形成放置獨立商品化標準邏輯運算驅動器(晶片封裝)300的一中心區域。
如第27E圖所示，厚度介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間電鍍形成在曝露於開口142a的黏著/種子層140的電鍍用種子層上。
如第27F圖所示，形成銅層144之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的黏著/種子層140被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVs158在絕緣層91上及在聚合物層97複數開口97a周圍的聚合物層97上，每一TPVs158從聚合物層97的上表面凸出一高度介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或是高度大於或等於50μm、30μm、20μm、15μm或5μm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之TPVs158具有一空間(間距)尺寸介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接著，第27G圖至第27J圖的FOIT的後續進行的步驟可參照第26A圖至第26R圖所揭露的FOIT步驟，在第26A圖至第26R圖及第27G圖至第27J圖中所示的相同元件號碼表示相同的元件，所以在第27G圖至第27J圖相同的元件號碼的元件的製程及說明可參照第26A圖至第26R圖所揭露的說明。
如第27G圖所示，黏著材料88形成在聚合物層97的複數區域上，接著如第73G圖、第23H圖、第24I圖至第24L圖及第25圖中所示的半導體晶片100的背面黏著黏著材 料88而接合在聚合物層97上。
如第27H圖所示，厚度t7介於250μm至1000μm之間的聚合物層92設置在聚合物層97上或上方及在半導體晶片100上或上方至一水平：(i)填入半導體晶片100之間的間隙；(ii)覆蓋半導體晶片100的上表面；(iii)填入半導體晶片100的微型金屬柱或凸塊34之間的間隙；(iv)覆蓋半導體晶片100的微型金屬柱或凸塊34的上表面；(v)填入TPVs158之間的間隙；及(vi)覆蓋TPVs158。
如第27I圖所示，聚合物層92例如經由機械研磨的方式從正面研磨至露出每一微型金屬柱或凸塊34的正面(上表面)及TPVS158的正面(上表面)，及平坦化聚合物層92的正面，或者，聚合物層92可經由CMP製程研磨，當聚合物層92進行研磨時，每一微型金屬柱或凸塊34都有一前端部分被允許移除，而在研磨後，聚合物層92的厚度t8係介於250μm至800μm之間。
接著，如第26D圖至第26N圖的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型金屬柱或凸塊34及在TPVS158的正面上或上方，接著，如第26O圖至第26R圖的金屬柱或凸塊122形成在最頂端的聚合物層104(如第27J圖所示)複數開口104a底部，且在TISD101之最頂端的交互連接線金屬層99上。
接著，如第27K圖所示，載體基板90經由剝離、研磨或CMP研磨的製程移除，從第27K圖中顯示絕緣層91被曝露(圖中未示)，接著，絕緣層91及聚合物層97底部部分經由研磨或CMP研磨製程移除，從第27K圖中每一TPVS158的背面158a被曝露，其中TPVs158具有銅層的部分被曝露作為複數金屬接墊。或者，在研磨如第27I圖的聚合物層92之後，及在形成TISD101的聚合物層93之前，載體基板90可經由剝離、研磨或CMP研磨的製程移除，從第27K圖所示的結構露出絕緣層91，接著，絕緣層91及聚合物層97的底部部分可經由研磨或CMP製程移除而露出每一TPVS158的背面158a，其中位在背面158a的TPVs158具有銅層的部分被曝露作為複數金屬接墊。之後，如第26D圖至第26N圖中的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型金屬柱或凸塊34及在TPVS158正面上或上方。接著，如第26O圖至第26R圖中的金屬柱或凸塊122形成在如第27K圖最頂端聚合物層104複數開口104a底部且在TISD101最頂端交互連接線金屬層99上。
在載體基板90之後，如第27k圖絕緣層91及聚合物層97的底部部分被移除，第27K圖中的封裝結構可經由雷射切割製程或機械切割製程切割分離成複數單獨晶片封裝結構(也就是單層封裝商品化標準邏輯運算驅動器300)，如第27L圖所示。
具有TPVS的晶片封裝的第二實施例
第27S圖至第27Z圖為本發明第二實施例中形成具有TPVS晶片封裝的製程示意圖，第27S圖至第27Z圖所示的第二實施例與第27A圖至第27L圖所示的第一實施例的不同點為聚合物層97被完全的移除，對於在第27A圖至第27L圖及第27S圖至第27Z圖中所示的相同元件號碼表示相同的元件，所以在第27S圖至第27Z圖相同的元件號碼的元件的製程及說明可參照第27A圖至第27L圖所揭露的說明。
對於第二實施例，如第27S圖所示，聚合物層97經由旋塗、網版印刷、滴注或灌模的方法形成在絕緣層91上，但沒有如第27B圖的複數開口97a形成在聚合物層97內，在此情況下，除了第27B圖的材質外，聚合物層97可以是非光感性材質。
接著，複數金屬柱或凸塊可形成在如第27T圖至第27W圖中的聚合物層97上，第27T圖至第27W圖為本發明實施例中形成複數TPVs在載體基板上方的製程剖面示意圖。
如第27T圖所示，黏著/種子層140形成在聚合物層97上。
接著，如第27U圖所示，厚度介於5μm至500μm之間的光阻層142(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層140的電鍍用種子層上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層，複數開口142a的這些位置位在半導體晶片100之間的複數間隙，在後續製程中將裝設至聚合物層97上，並且在後續製程中可排列在複數獨立商品化標準邏輯運算驅動器(晶片封裝)300的周邊區域，其中每一周邊區域環繞半導體晶片100，形成放置獨立商品化標準邏輯運算驅動器(晶片封裝)300的一中心區域。
接著，如第27V圖所示，厚度介於5μm至300μm之間、介於5μm至200μm之間、介 於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間、的銅層144電鍍形成在複數開口142a在黏著/種子層140的電鍍用種子層上。
接著，如第27W圖所示，形成銅層144之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的黏著/種子層140被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVs158在聚合物層97上，每一TPVs158從聚合物層97的上表面凸出一高度介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或是高度大於或等於50μm、30μm、20μm、15μm或5μm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之TPVs158具有一空間(間距)尺寸介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接著，如第27X圖中用於FOIT的步驟可參照第27G圖至第27J圖及第26A圖至第26R圖中的FOIT步驟。
接著，如第27Y圖所示，載體基板90經由剝離、研磨或CMP研磨的製程移除，從第27X圖中顯示絕緣層91被曝露(圖中未示)，接著，絕緣層91及聚合物層97底部部分經由研磨或CMP研磨製程移除，從第27K圖中每一TPVS158的背面158a被曝露，其中TPVs158具有銅層的部分被曝露作為複數金屬接墊。或者，在研磨如第27I圖的聚合物層92之後，及在形成TISD101的聚合物層93之前，載體基板90可經由剝離、研磨或CMP研磨的製程移除，從第27X圖所示的結構露出絕緣層91，接著，絕緣層91及聚合物層97的底部部分可經由研磨或CMP製程移除而露出每一TPVS158的背面158a，其中位在背面158a的TPVs158具有銅層的部分被曝露作為複數金屬接墊。之後，如第26D圖至第26N圖中的TISD101可經由晶圓或面板製程形成在聚合物層92的正面上或上方，及在微型金屬柱或凸塊34及在TPVS158正面上或上方。接著，如第26O圖至第26R圖中的金屬柱或凸塊122形成在如第27Y圖最頂端聚合物層104複數開口104a底部且在TISD101最頂端交互連接線金屬層99上。
第27Y圖中的聚合物層97底部、絕緣層91及載體基板90移除之後，第27Y圖中封裝結構可經由雷射切割程序或機械切割程序切割分離成複數單獨晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)，如第27Z圖所示。
具有TISD驅動器的POP封裝
第27M圖至第27O圖為本發明實施例製造一POP封裝製程示意圖，如第27M圖至第27O圖所示，當如第27L圖的最頂端單層封裝商品化標準邏輯運算驅動器300裝置在一單層封裝商品化標準邏輯運算驅動器300的底部，在一單層封裝商品化標準邏輯運算驅動器300的底部具有TPVS158在聚合物層92內以連接至在一單層封裝商品化標準邏輯運算驅動器300底部背面上面的複數電路、交互連接線金屬結構、複數金屬接墊、複數金屬柱或凸塊及(或)複數元件，POP封裝的製程如下所示：首先，如第27M圖所示，複數單層封裝商品化標準邏輯運算驅動器300的底部(在圖中只顯示一個)具有金屬柱或凸塊122裝設接合至位在上面電路載體或基板110的複數金屬接墊109上，電路載體或基板110例如是PCB板、BGA板、軟性基板或薄膜、或陶瓷基板，底部填充材料114可填入電路載體或基板110之間的間隙及與單層封裝商品化標準邏輯運算驅動器300底部之間的間隙，或者，電路載體或基板110之間的間隙及與單層封裝商品化標準邏輯運 算驅動器300底部之間的間隙可以被跳過。接著，表面貼裝技術(surface-mount technology,SMT)可分別地用於裝設接合複數上面的單層封裝商品化標準邏輯運算驅動器300(圖中只顯示一個)裝設接合至下面的單層封裝商品化標準邏輯運算驅動器300。
對於SMT製程，焊錫、焊膏或助焊劑112可先印刷在單層封裝商品化標準邏輯運算驅動器300底部之TPVS158的背面158a的複數金屬接墊上，接著，如第27N圖所示，在上面單層封裝商品化標準邏輯運算驅動器300可具有金屬柱或凸塊122設置在焊錫、焊膏或助焊劑112上。接著，一迴焊或加熱製程使上面的單層封裝商品化標準邏輯運算驅動器300固定在下面的單層封裝商品化標準邏輯運算驅動器300上，接著，底部填充材料114可填入上面的及下面的單層封裝商品化標準邏輯運算驅動器300之間的間隙，或者，可跳過底部填充材料114填入上面的及下面的單層封裝商品化標準邏輯運算驅動器300之間的間隙。
下一個可選擇的步驟中，如第27N圖所示，其它如第27L圖中的複數單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122使用SMT製程裝設接合在複數上面的單層封裝商品化標準邏輯運算驅動器300的TPVs158上，或接合在最上面的複數單層封裝商品化標準邏輯運算驅動器300的TPVs158上，然後底部填充材料114可選擇性地形成在二者之間的間隙中，該步驟可以重複多次以形成三個或三個以上的單層封裝商品化標準邏輯運算驅動器300堆疊在電路載體或基板110上。
接著，如第27N圖所示，複數焊錫球325植球在電路載體或基板110的背面，接著，如第27O圖所示，電路載體或基板1101經由雷射切割或機械切割的方式被切割分離成複數單獨基板單元113，其中單獨基板單元113例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板，因此可將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，如第27P圖至第27R圖為本發明實施例製造POP封裝的製程示意圖，如第27P圖及第27Q圖所示，在分離成複數下面的單層封裝商品化標準邏輯運算驅動器300之前，複數上面的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可經由SMT製程固定或裝設接合至在晶圓或面板結構(型式)的TPVS158(如第27K圖所示)上。
接著，如第27Q圖所示，底部填充材料114可填入每一上面的單層封裝商品化標準邏輯運算驅動器300與晶圓或面板結構(型式)的TPVS158(如第27K圖所示)之間的間隙中，其中填入底部填充材料114的步驟可被跳過(忽略)。
在下個可選擇的步驟中，如第27Q圖所示，其它如第27L圖中的複數單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122使用SMT裝設接合在上面的單層封裝商品化標準邏輯運算驅動器300的TPVs158上，然後底部填充材料114可選擇地形成在之間的間隙中，此步驟可重覆數次形成二個或二個以上的單層封裝商品化標準邏輯運算驅動器300堆疊在晶圓或面板的結構(型式)的TPVS158(如第27K圖所示)上。
接著，如第27R圖所示，晶圓或面板的結構(型式)的TPVS158(如第27K圖所示)經由雷射切割或機械切割分離成複數下面的單層封裝商品化標準邏輯運算驅動器300，由此，將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的單層封裝商品化標準邏輯運算驅動器300的最底部的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可裝設接合在如第27M圖中電路載體或基板110上面的的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的單層封裝商品化標準邏輯運算驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，複數焊錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第27O圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有TPVS158的單層封裝商品化標準邏輯運算驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝商品化標準邏輯運算驅動器300可以是正方形或長方形，其具有一定的寬度、長度及厚度，單層封裝商品化標準邏輯運算驅動器300的 形狀及尺寸具有一工業標準，例如單層封裝商品化標準邏輯運算驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，單層封裝商品化標準邏輯運算驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度係大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
具有邏輯運算驅動器內(或上)的底層交互連接線結構(Bottom Interconnection Scheme in,on or of the logic drive(BISD))及TPVS的晶片封裝結構實施例
或著，扇出交互連接線技術(FOIT)更可在載體基板90上方進行以製造一底部金屬交互連接線結構在多晶片封裝之單層封裝商品化標準邏輯運算驅動器300的背面(BISD)，BISD的說明如以下所示：第28A圖至第28M圖為本發明實施例形成BISD在載體基板上的製程示意意圖，如第28A所示，一絕緣層91包括一氧化矽層、氮化矽層、聚合物層或其組合的絕緣層91可以形成在第26A圖所示的載體基板90上。
接著，如第28B圖所示，聚合物層97(也就是絕緣介電層)經由旋塗、網版印刷、滴注或灌模的方法形成在絕緣層91上，在絕緣層91上形成聚合物層97，形成複數開口97a在聚合物層97內曝露絕緣層91，聚合物層97可例如可包括聚酰亞胺、苯並環丁烯(BenzoCycloButene(BCB))、聚對二甲苯、環氧樹脂基底材質或化合物、光感性環氧樹脂SU-8、彈性體或矽膠(silicone)，聚合物層97可包括有機材質，例如一聚合物或含碳的化合物材質，聚合物層97可係是光感性材質，且可用作光阻層，用於圖案化複數開口97a在其中，且通過後續執行的製程形成複數金屬栓塞的端點部分，聚合物層97可塗佈，通過光罩曝光，接著顯影形成複數開口97a在其中，在聚合物層97中的複數開口97a曝露絕緣層91的複數上表面區域，接著聚合物層97(也就是絕緣介電層)在一溫度下固化(硬化)，例如溫度係高於100oC、125oC、150oC、175oC、200oC、225oC、250oC、275oC或300oC，聚合物層97在固化後的厚度例如介於2μm至50μm之間、介於3μm至50μm之間、介於3μm至30μm之間、介於3μm至20μm之間或介於3μm至15μm之間，或是厚度大於或等於2μm、3μm、5μm、10μm、20μm或30μm，聚合物層97可添加一些電介質顆粒或玻璃纖維，聚合物層97的材料及其形成方法可以參考聚合物層36的材料及其形成方法，如第23H圖所示。
接著，在聚合物層97上及絕緣層91的曝露的複數上表面區域上進行浮凸製程以形成如第28C圖至第28M圖的BISD 79，如第28C圖所示，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層81可濺鍍在聚合物層97上及在絕緣層91上，黏著層81的材質可包括鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層81可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層可經由CVD沉積方式形成Ti層或TiN層(其厚度例如係介於1nm至200nm之間或介於5nm至50nm之間)在聚合物層97上及在絕緣層91的曝露的複數上表面區域上。
接著，如第28C圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層83濺鍍在黏著層81的整個上表面，或者，電鍍用種子層83可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層83有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層83的材質種類隨著電鍍用種子層83上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層83上時，銅金屬則為電鍍用種子層83優先選擇的材質，例如電鍍用種子層83形成在黏著層81上或上方，例如可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於10nm至120nm之間)在黏著層81上。
如第28D圖所示，厚度介於5μm至50μm之間的光阻層75(例如是正型光阻層)經 旋轉塗佈或壓合方式形成在電鍍用種子層83上，光阻層75經由曝光、顯影等製程形成複數溝槽或複數開孔75A在光阻層75內並曝露電鍍用種子層83，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層75上而曝光光阻層75，也就是G-Line及H-Line、G-Line及I-Line、H-Line及I-Line或G-Line、H-Line及I-Line照在光阻層75上，然後顯影曝露的光阻層75，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及氧，並移除殘留在電鍍用種子層83的聚合物材質或其它污染物，使得光阻層75可被圖案化而形成複數溝槽或複數開孔75a，在光阻層96內並曝露黏著/種子層94的電鍍用種子層，經由後續要執行的步驟(製程)以形成金屬接墊、金屬線或連接線在溝槽或複數開孔75a內及在電鍍用種子層83上，位在光阻層75內其中之一溝槽或複數開孔75a可與聚合物層97內複數溝槽或複數開孔75a的面積重疊。
接著，如第28E圖所示，金屬層85(例如銅)電鍍形成在溝槽或複數開孔75A曝露的電鍍用種子層83(由銅材質所製成)上，例如，金屬層85可經由電鍍厚度介於5μm至80μm之間、介於5μm至50μm之間、介於5μm至40μm之間、介於5μm至30μm之間、介於3μm至20μm之間、介於3μm至15μm之間或介於3μm至10μm之間。
接著，如第28F圖所示，形成金屬層85之後，大部分的光阻層75可被移除，接著沒有在金屬層85下方的黏著層81及電鍍用種子層83被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著層81、電鍍用種子層83及電鍍的金屬層85可被圖案化以形成交互連接線金屬層77在聚合物層97上及在聚合物層97內的複數開口94a內，交互連接線金屬層77形成具有複數金屬栓塞77a內聚合物層97的複數絕緣層a內及複數金屬接墊、金屬線或連接線77b在聚合物層97上。
接著，如第28G圖所示，聚合物層87(也就是絕緣或金屬間介電層層)形成在聚合物層97、金屬層85及在聚合物層87的複數開口87a內交互連接線金屬層77的連接點上，聚合物層87的厚度介於3μm至30μm之間或介於5μm至15μm之間，聚合物層87可添加一些電介質顆粒或玻璃纖維，聚合物層87的材質及其形成方法可以參考第28B圖或第23H圖中所示的聚合物層97或聚合物層36的材質及其形成方法。
第28C圖至第28F圖揭露交互連接線金屬層77形成的製程，與聚合物層104形成的製程可多次交替的執行以製造形成如第28H圖至第28L圖中的BISD 79，如第28L圖所示，BISD 79包括一上層複數交互連接線金屬層77，此上層複數交互連接線金屬層77具有在聚合物層87的複數開口87a內的複數金屬栓塞77a及在聚合物層87上的複數金屬接墊、金屬線或連接線77b，上層複數交互連接線金屬層77可通過在聚合物層87複數開口87a內的上層光阻層118中的金屬栓塞77a連接至下層複數交互連接線金屬層77，289可包括最底端的複數交互連接線金屬層77，其中複數交互連接線金屬層77具有在聚合物層97複數開口97a內的金屬栓塞77a及在聚合物層97上複數金屬接墊、金屬線或連接線77b。
如20L圖所示，一最頂端複數交互連接線金屬層77可被一最頂端的聚合物層87覆蓋在最頂端的聚合物層87內的複數開口87a位在半導體晶片100之間的間隙，且在接續的製程裝設接合在聚合物層87上，其中聚合物層87排列位在單獨單層封裝商品化標準邏輯運算驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝商品化標準邏輯運算驅動器300的中間區域，最頂端的聚合物層87在固化之後且在後續研磨製程之前的厚度t9係介於3μm至30μm之間或介於5μm至15μm之間。
接著，如第28M圖所示，進行一CMP製程、機械研磨製程平坦化最頂端的聚合物層87的上表面及最頂端BISD 79的上表面，最頂端的聚合物層87平坦化後的厚度t10介於3μm至30μm之間或介於5μm至15μm之間，因此，BISD 79可包括1層至6層或2層至5層的複數交互連接線金屬層77。
如第28M圖所示，BISD 79的每一複數交互連接線金屬層77在聚合物層87及聚合物層97上，每一複數交互連接線金屬層77的厚度例如係介於03μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等 於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，BISD 79的複數交互連接線金屬層77的線寬例如係介於0.3μm至40μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等於0.3μm、0.7μm、1μm、2μm、3μm、5μm、7μm或10μm，在二相鄰複數交互連接線金屬層77之間的每一聚合物層87厚度介於0.3μm介於50μm之間、介於0.5μm至30μm之間、介於1μm至20μm之間、介於1μm至15μm之間、介於1μm至10μm之間或介於0.5μm至5μm之間，或厚度大於或等於0.3μm、0.7μm、1μm、1.5μm、2μm、3μm或5μm，在聚合物層87一開口87a內的複數交互連接線金屬層77的金屬栓塞77A的厚度或高度介於3μm至50μm之間、3μm至30μm之間、3μm至20μm之間、3μm至15μm之間或厚度高於或等於3μm、5μm、10μm、20μm或30μm。
如第28N圖為本發明實施例一金屬平面之上視圖，如第28M圖及20N圖所示，複數交互連接線金屬層77可包括金屬平面77c及金屬平面77d分別用作為電源供應的電源平面或接地平面，其中金屬平面77c及金屬平面77d的厚度例如係介於5μm介於50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm，每一金屬平面77c及金屬平面77d可被佈置設計成交錯或交叉型式，例如可佈置設計成叉形(fork shape)的型式，也就是每一金屬平面77c及金屬平面77d具有複數平行延伸部分及一橫向連接部分連接該些水平延伸部分，一金屬平面77c及一金屬平面77d的水平延伸部分可排列在二相鄰其它一金屬平面77c及一金屬平面77d的水平延伸部分之間，或者，一複數交互連接線金屬層77可包含一金屬平面用作為散熱器，其厚度例如5μm介於50μm之間、介於5μm至30μm之間、介於5μm至20μm之間或介於5μm至15μm之間，或厚度大於或等於5μm、10μm、20μm或30μm。
接著，如第28O圖至第28R圖所示，在BISD 79上進行如第27O圖至第27F圖之浮凸製程以形成TPV，如第28O圖至第28R圖為本發明實施例形成複數TPV在BISD上的製程剖面示意圖，如第28O圖所示，厚度介於0.001μm至0.7μm之間、介於0.01μm至0.5μm之間或介於0.03μm至0.35μm之間的黏著層140a濺鍍在最頂端聚合物層87上及位在最頂端聚合物層87複數開口87a底部最頂端的複數交互連接線金屬層77上，黏著層140a的材質可包含鈦、鈦-鎢合金、氮化鈦、鉻、鈦-鎢合金層、氮化鉭或上述材質的複合物，黏著層140a可經由ALD製程、CVD製程或蒸鍍製程形成，例如，黏著層140a可經由濺鍍或CVD沉積一Ti層或TiN層在最頂端聚合物層87上及位在最頂端聚合物層87複數開口87a底部最頂端的複數交互連接線金屬層77(厚度例如介於1nm至200nm或介於5nm至50nm之間)上。
接著，如第28O圖所示，厚度介於0.001μm至1μm之間、介於0.03μm至2μm之間或介於0.05μm至0.5μm之間的電鍍用種子層140b濺鍍在電鍍用種子層140b的整個上表面，或者，電鍍用種子層140b可經由原子層(ATOMIC-LAYER-DEPOSITION(ALD))沉積製程、化學氣相沉積(CHEMICAL VAPOR DEPOSITION(CVD))製程、蒸鍍製程、無電電鍍或物理氣相沉積方式形成。電鍍用種子層140b有益於在表面上電鍍形成一金屬層，因此，電鍍用種子層140b的材質種類隨著電鍍用種子層140b上電鍍的金屬層材質而變化，當一銅層被電鍍在電鍍用種子層140b上時，銅金屬則為電鍍用種子層140b優先選擇的材質，例如當電鍍用種子層140b形成在黏著層140a上或上方時，可經由濺鍍或CVD化學沉積一銅種子層(其厚度例如介於3nm至300nm之間或介於10nm至120nm之間)在黏著層140a上，黏著層140a及電鍍用種子層140b可組成黏著/種子層140。
接著，如第24P圖所示，厚度介於5μm至500μm之間的光阻層142(例如是正型光阻層)經旋轉塗佈或壓合方式形成在黏著/種子層140的電鍍用種子層140b上，光阻層142經由曝光、顯影等製程形成複數開口142a在光阻層142內並曝露黏著/種子層140的電鍍用種子層140b，用1X步進器，具有波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線的1X接觸式對準器或雷射掃描器可用於照光在光阻層142上而曝光光阻層142，也就是波長範圍介於434至438nm的G-Line、波長範圍介於403至407nm的H-Line及波長範圍介於363至367nm的I-Line的其中至少二種光線照在光阻層142上，然後顯影曝露的光阻層142，然後使用氧氣離子(O2 plasma)或含氟離子在2000PPM及 氧，並移除殘留在光阻層142的聚合物材質或其它污染物，使得光阻層142可被圖案化而形成複數開口142a在電鍍用種子層140b內並曝露黏著/種子層140的電鍍用種子層140b，在光阻層142內的每一開口142a與最頂端聚合物層87內開口87A重疊，及延伸在最頂端聚合物層87內一開口87A至環繞在最頂端聚合物層87內一開口87A的一區域或環形區域，其中聚合物層87的環形區域具有一寬度介於1μm至15μm之間、介於1μm至10μm之間或介於1μm至5μm之間。
如第28P圖所示，開口142A位在半導體晶片100之間的複數間隙，且在後續的製程以裝設接合在BISD 79的最頂端聚合物層87上，其中聚合物層87排列位在單層封裝商品化標準邏輯運算驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝商品化標準邏輯運算驅動器300的中間區域。
如第28Q圖所示，厚度介於5μm至300μm之間、介於5μm至300之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間的一銅層144電鍍在開口142A曝露的黏著/種子層140的電鍍用種子層140b上。
如第28R圖所示，銅層144形成之後，大部分的光阻層142可被移除，接著沒有在銅層144下方的電鍍用種子層140b及黏著層140a被蝕刻去除，其中移除及蝕刻的製程可分別參考如第23F圖中所揭露之移除光阻層30及蝕刻電鍍用種子層28及黏著層26的製程，因此，黏著/種子層140及電鍍的銅層144可被圖案化以形成複數TPVS158在最頂端的複數交互連接線金屬層77上及環繞在最頂端聚合物層87內開口87A的最頂端聚合物層87上。
如第29A圖為本發明實施例TPVS的上視圖，由虛線包圍的區域53具有半導體晶片100可裝設接合，如第29A圖所示，TPVS158位在半導體晶片100之間的複數間隙，且在後續的製程以裝設接合在BISD 79的最頂端聚合物層87上，其中聚合物層87排列位在單層封裝商品化標準邏輯運算驅動器300的周邊區域以接續的製程完成設置排列，其中環繞半導體晶片100的每一周邊區域係裝設接合在一單層封裝商品化標準邏輯運算驅動器300的中間區域。
如第28R圖所示，每一TPVs158從BISD 79的聚合物層87的上表面凸出一高度介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或是高度大於或等於50μm、30μm、20μm、15μm或5μm，剖面圖中具有一最大尺寸(例如圓形的直徑、正方形或長方形的對角線)介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相鄰之TPVs158具有一空間(間距)尺寸介於5μm至300μm之間、介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或尺寸是大於或等於150μm、100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接著，接續的FOIT的步驟如第28S圖至第28V圖所示，可參考如第26A圖所至第26R圖所示的FOIT的步驟，對於在第26A圖至第26R圖及第28S圖至第28V圖中所示的相同元件號碼表示相同的元件，所以在第28S圖至第28V圖相同的元件號碼的元件的製程及說明可參照第26A圖至第26R圖所揭露的說明。
如第28S圖所示，黏著材料88形成在最頂端聚合物層97的複數區域上，接著如第23G圖、第23H圖、第24I圖至第24L圖及第25圖中所示的半導體晶片100的背面黏著黏著材料88而接合在聚合物層97上。
如第28T圖所示，厚度t7介於250μm至1000μm之間的聚合物層92設置(經由塗佈、印刷及灌模的方式)在一聚合物層87上或上方及在半導體晶片100上或上方至至一水平：(i)填入半導體晶片100之間的間隙；(ii)覆蓋半導體晶片100的上表面；(iii)填入半導體晶片100的微型金屬柱或凸塊34之間的間隙；(iv)覆蓋半導體晶片100的微型金屬柱或凸塊34的上表面；(v)填入TPVs158之間的間隙；及(vi)覆蓋TPVs158。
如第28UI圖所示，聚合物層92例如經由機械研磨的方式從正面研磨至露出每一 微型金屬柱或凸塊34的正面(上表面)及TPVS158的正面(上表面)，及平坦化聚合物層92的正面，或者，聚合物層92可經由CMP製程研磨，當聚合物層92進行研磨時，每一微型金屬柱或凸塊34都有一前端部分被允許移除，而在研磨後，聚合物層92的厚度t8係介於250μm至800μm之間。
接著，如第28V圖所示，如第26D圖至第26N圖所示的TISD101可經由晶圓或面板的製程形成在聚合物層92的正面上或上方，及在微型金屬柱或凸塊34及在TPVS158的正面上或上方，由此，交互連接線金屬層99及聚合物層93及聚合物層104位在聚合物層92的正面上或上方及在微型金屬柱或凸塊34及在TPVS158的正面上或上方，每一交互連接線金屬層99包含組成黏著/種子層94的黏著層(在此可參考光阻層142)及種子層(在此可參考電路載體或基板110)，每一交互連接線金屬層99包含金屬層98在黏著/種子層94上，接著如第26O圖至第26R圖所示的金屬柱或凸塊122可形成在最頂端聚合物層104複數開口104a底部TISD101的最頂端交互連接線金屬層99上。
接著，如第28W圖所示，載體基板90、絕緣層91及聚合物層97的底部經由機械研磨或CMP製程移除，形成如第28W圖的結構使BISD 79最底端的聚合物層87及聚合物層97複數開口97a內的BISD 79之最底端的複數交互連接線金屬層77的金屬栓塞77a露出，其中BISD 79最底端一複數交互連接線金屬層77的金屬栓塞77a具有一銅層曝露在其背面77e，或者，如第28U圖中研磨聚合物層92之後及在形成TISD101的聚合物層93、載體基板90、絕緣層91及聚合物層97的底部之前經由械研磨或CMP製程移除，以使BISD 79最底端的聚合物層87及聚合物層97複數開口97a內的BISD 79之最底端的複數交互連接線金屬層77的金屬栓塞77a露出，其中BISD 79最底端一複數交互連接線金屬層77的金屬栓塞77a具有一銅層曝露在其背面77e，且佈局作為複數金屬接墊在一矩陣中。
如第28W圖所示，在移除載體基板90、絕緣層91及聚合物層97底部之後，第28W圖的封裝結構可經由雷射切割或機械切割製程切割分離成複數單獨的晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)如第28X圖所示。
或者，在第28W圖的步驟後，可以網版印刷或植球接合的方式形成複數金屬或焊錫凸塊583在第28W圖所揭露的封裝結構中BISD 79的複數連接接墊77e上，然後經由如第28Y圖的一迴焊製程形成金屬或焊錫凸塊583。金屬或焊錫凸塊583的材質可以是無铅銲錫，其包括含錫合金、銅金屬、銀金屬、鉍金屬、銦金屬、鋅金屬、銻金屬或其他金屬，例如此無铅焊錫可包括錫-銀-銅(SAC)焊錫、錫-銀焊錫或錫-銀-銅-鋅焊錫，其中之一金屬或焊錫凸塊583可用作連接或耦接單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100(如第19A圖至第19N圖中的專用I/O晶片265)依序經由其中之一微型凸塊54、TISD101的交互連接線金屬層99、其中之一TPVs582及BISD的標準商業化商業化標準FPGA IC晶片200耦接至單層封裝商品化標準邏輯運算驅動器300以外的複數外界電路或元件，每一金屬或焊錫凸塊583具有從BISD 79背部表面起一高度，其高度介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於、高於或等於75μm、50μm、30μm、20μm、15μm或10μm，每一金屬或焊錫凸塊583具有剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近金屬或焊錫凸塊583之間的最小空間(間隙)例如係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm，複數焊錫凸塊的剖面視圖中最大直徑(例如是圓形的直徑或方形或長方形的對角線)例如係介於5μm至200μm之間、介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介於10μm至60μm之間、介於10μm至40μm之間、介於10μm至30μm之間，或大於或等於100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，最相近焊錫凸塊之間的最小空間(間隙)例如係介於5μm至150μm之間、介於5μm至120μm之間、介於10μm至100μm之間、介 於10μm至60μm之間、介於10μm至40μm之間或介於10μm至30μm之間，或大於或等於60μm、50μm、40μm、30μm、20μm、15μm或10μm。
接著，如第28Y圖中的封裝結構經由雷射或機械切割製程切割分離成如第28Z圖所示的複數單獨晶片封裝結構(也就是單層封裝商品化標準邏輯運算驅動器300)。
可編程的TPVs、金屬接墊及複數金屬柱或凸塊
如第28X圖及第27L圖所示，一TPVS158可經在一或複數DPI IC晶片410內的一或複數記憶體單元379編程，其中一或複數記憶體單元379可控制如第11A圖至第11D圖、第15A圖至第15F圖及第17圖中分布在一或複數DPI IC晶片410中的一或複數交叉點開關379的開啟或關閉(或通過或不通過)，以形成從其中之一TPVS158至第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內任一複數商業化標準FPGA IC晶片200、複數專用I/O晶片265、複數DRAM IC晶片321、複數處理IC晶片及複數PCIC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片間(INTER-CHIP)交互連接線371之一或複數可編程交互連接線361，因此，TPVS158可被編程。
另外，如第28X圖及第27L圖所示，其中之一金屬柱或凸塊122可經由在一或複數的複數DPI IC晶片410內的一或複數記憶體單元379編程，其中一或複數記憶體單元379可控制如第11A圖至第11D圖、第15A圖至第15F圖及第17圖中分布在一或複數DPI IC晶片410中的一或複數交叉點開關379的開啟或關閉(或通過或不通過)，以形成從其中之一金屬柱或凸塊122至第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內任一複數商業化標準FPGA IC晶片200、複數專用I/O晶片265、複數DRAM IC晶片321、複數處理IC晶片及複數PCIC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片間(INTER-CHIP)交互連接線371之一或複數可編程交互連接線361，因此，金屬柱或凸塊122可被編程。
如第28X圖所示，一金屬接墊77e可經在一或複數DPI IC晶片410內的一或複數記憶體單元379編程，其中一或複數記憶體單元379可控制如第11A圖至第11D圖、第15A圖至第15F圖及第17圖中分布在一或複數DPI IC晶片410中的一或複數交叉點開關379的開啟或關閉(或通過或不通過)，以形成從其中之一金屬接墊77e至第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內任一複數商業化標準FPGA IC晶片200、複數專用I/O晶片265、複數DRAM IC晶片321、複數處理IC晶片及複數PCIC晶片269、專用控制晶片260、專用控制及I/O晶片266、DCIAC晶片267或DCDI/OIAC晶片268的訊號通道，通過由TISD101及(或)BISD 79提供的晶片間(INTER-CHIP)交互連接線371之一或複數可編程交互連接線361，因此，金屬接墊77e可被編程。
具有TISD及BISD的邏輯運算驅動器之交互連接線
第29B圖至第29G圖為本發明實施例各種在單層封裝邏輯運算驅動器內的交互連接線網之剖面示意圖。
如第29D圖所示，TISD101的交互連接線金屬層99可連接一或複數金屬柱或凸塊122至一半導體晶片100，及連接半導體晶片100至另一半導體晶片100，對於第一種情況，TISD101的交互連接線金屬層99及交互連接線金屬層77、BISD 79及TPVS158可組成一第一交互連接線網411並連接複數金屬柱或凸塊122至每一金屬柱或凸塊122或是其它的一金屬柱或凸塊122，及連接複數半導體晶片100至每一半導體晶片100或是其它的一半導體晶片100，及連接複數金屬接墊77e至每一金屬接墊77e或是其它的一金屬接墊77e，該些複數金屬柱或凸塊122、該些半導體晶片100及該些金屬接墊77e可經由第一交互連接線網411連接在一起，第一交互連接線網411可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第29B圖所示，對於第二種情況，TISD101的交互連接線金屬層99可組成第二交互連接線網412連接複數金屬柱或凸塊122至每一金屬柱或凸塊122或是其它的一金屬柱或凸塊122，及連接一半導體晶片100的複數微型金屬柱或凸塊34至每一微型金屬柱或凸塊34或是其它的一微型金屬柱或凸塊34，該些金屬柱或凸塊122及該些微型金屬柱或凸塊34可經由第二交 互連接線網412連接在一起，第二交互連接線網412可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第29B圖及第29C圖，對於第三種情況，TISD101的交互連接線金屬層99可組成第三交互連接線網413連接其中之一金屬柱或凸塊122至一半導體晶片100中的一微型金屬柱或凸塊34，第三交互連接線網413可以是訊號匯流排(bus)用於傳送複數訊號、或是電源或接地平面或匯流排用於傳送電源或接地電源。
如第29C圖所示，對於第四種情況，TISD101的交互連接線金屬層99可組成第四交互連接線網414不連接至單層封裝商品化標準邏輯運算驅動器300的任一金屬柱或凸塊122，但連接至複數半導體晶片100至每一半導體晶片100或是其它的一半導體晶片100，第四交互連接線網414可以是用於訊號傳輸的晶片間(INTER-CHIP)交互連接線371的一可編程交互連接線361。
如第29F圖所示，對於第五種情況，TISD101的交互連接線金屬層99可組成第五交互連接線網415不連接至單層封裝商品化標準邏輯運算驅動器300的任一金屬柱或凸塊122，但連接一半導體元件4的複數微型金屬柱或凸塊34至每一微型金屬柱或凸塊34或是其它的一微型金屬柱或凸塊34，第五交互連接線網415可以是訊號匯流排(bus)或連接線用於傳送複數訊號、或是電源或接地匯流排用於傳送電源或接地電源。
如第29C圖、第29D圖及第29F圖所示，BISD 79的複數交互連接線金屬層77可通過TPVS158連接至TISD101的交互連接線金屬層99，例如，在一第一群組中BISD 79的每一金屬接墊77e可依序通過BISD 79的複數交互連接線金屬層77、一或複數TPVS158及TISD101的交互連接線金屬層99連接至一半導體晶片100，此連接方式由第29C圖中一第六交互連接線網416提供，及由如第29D圖中一第七交互連接線網417提供，及由第29F圖中第八交互連接線網418或第九交互連接線網419提供。另外在第一群組內的其中一金屬接墊77e更依序通過BISD 79的複數交互連接線金屬層77、一或複數TPVS158及TISD101的交互連接線金屬層99連接至一或複數金屬柱或凸塊122，此連接方式由第一交互連接線網411、第六交互連接線網416、第七交互連接線網417及第八交互連接線網418提供，或者，在第一群組內的複數金屬接墊77e可通過BISD 79的複數交互連接線金屬層77及一或複數金屬柱或凸塊122連接至一或其它的金屬接墊77e，並依序通過BISD 79的複數交互連接線金屬層77、一或複數TPVs158及TISD101的交互連接線金屬層99進行連接，其中在第一群組內的複數金屬接墊77e可被分成一或複數第一次群組在一半導體晶片100的背面下方，及一或複數第二次群組在另一半導體晶片100的背面下方，此連接方式由第一交互連接線網411及第八交互連接線網418提供，或者，在第一群組內的一或複數金屬接墊77e不連接至單層封裝商品化標準邏輯運算驅動器300的任一金屬柱或凸塊122，此連接由第九交互連接線網419提供。
如第29B圖、第29D圖及第29E圖所示，在第二群組的BISD 79的每一金屬接墊77e可不連接至單層封裝商品化標準邏輯運算驅動器300的任一複數交互連接線金屬層77，但依序通過BISD 79的複數交互連接線金屬層77、一或複數TPVs158及TISD101的交互連接線金屬層99連接至一或複數金屬柱或凸塊122，此連接方式由第29B圖中一第十交互連接線420提供、由第29D圖中第十一交互連接線421提供及由第29E圖中第十二交互連接線422提供，或者，在第二群組內BISD 79的複數金屬接墊77E可不連接單層封裝商品化標準邏輯運算驅動器300中任一半導體晶片100，但通過BISD 79的複數交互連接線金屬層77連接至一或其它的金屬接墊77e，及依序通過BISD 79的複數交互連接線金屬層77、一或複數TPVs158及TISD101的交互連接線金屬層99連接至一或複數金屬柱或凸塊122，其中在第二群組的該些複數金屬接墊77e可分成一第一次群組在一半導體晶片100背面下方及一第二次群組在另一半導體晶片100背面下方，此連接方式由第29E圖中第十二交互連接線422提供。
如第29G圖所示，在BISD 79內一複數交互連接線金屬層77可包括如第28N圖中電源供應的電源平面77c及接地平面77d，第29H圖為第29G圖的底視圖，顯示本發明實施例內邏輯運算驅動器的複數金屬接墊的佈局，如第29H圖所示，金屬接墊77E可佈局成一矩陣型式在單層封裝商品化標準邏輯運算驅動器300的背面，一些金屬接墊77E可與半導體晶片100垂直對齊，第一群組金屬接墊77E排列成矩陣在晶片封裝(也就是單層封裝商品化標準邏輯運算驅動 器300)的背部表面的中間區域，及一第二群組金屬接墊77E排列成矩陣在晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)背部表面的周邊區域環繞著中間區域。在第一群組內超過90%或80%的金屬接墊77E可用於電源提供或接地參考，在第二群組內超過50%或60%的金屬接墊77E可用於訊號傳輸，第二群組的金屬接墊77E可沿著晶片封裝(也就是單層封裝商品化標準邏輯運算驅動器300)的邊緣排列一或複數環，例如是1、2、3、4、5或6個環，其中在第二群組金屬接墊77E的間距可小於在第一群組金屬接墊77E的間距。
或者，如第29G圖所示，例如在最底端的一BISD 79的複數交互連接線金屬層77可包括一散熱平面用於散熱及一或複數TPVS158可作為散熱金屬栓塞形成在該散熱平面上。
具有TISD及BISD的驅動器之POP封裝
第30A圖至第30F圖為本發明實施例製造一POP封裝製程示意圖，如第30A圖所示，當上面的單層封裝商品化標準邏輯運算驅動器300(如第28X圖所示)裝設接合至在下面的單層封裝商品化標準邏輯運算驅動器300(如第28X圖所示)，下面的單層封裝商品化標準邏輯運算驅動器300b具有的BISD 79通過由上面的單層封裝商品化標準邏輯運算驅動器300提供的金屬柱或凸塊122耦接至上面的單層封裝商品化標準邏輯運算驅動器300的TISD101，POP封裝製造的製程如以下所示：首先，如第30A圖所示，複數下面的單層封裝商品化標準邏輯運算驅動器300(圖中只顯示1個)本身的金屬柱或凸塊122裝設接合至電路載體或基板110位在頂端的複數金屬接墊109，例如PCB基板、BGA基板、軟性電路基板(或薄膜)或陶瓷電路基板，底部填充材料114可填入電路載體或基板110之間的間隙及與單層封裝商品化標準邏輯運算驅動器300底部之間的間隙，或者，填入底部填充材料114的步驟可以被跳過。接著，表面貼裝技術(surface-mount technology,SMT)可分別地用於裝設接合複數上面的單層封裝商品化標準邏輯運算驅動器300(圖中只顯示一個)裝設接合至下面的單層封裝商品化標準邏輯運算驅動器300，焊錫、焊膏或助焊劑112可以係先印刷在下面單層封裝商品化標準邏輯運算驅動器300的BISD 79之金屬接墊77E上。
接著，如第30A圖至第30B圖所示，上面的一單層封裝商品化標準邏輯運算驅動器300本身的金屬柱或凸塊122設置在焊錫、焊膏或助焊劑112，接著如第30B圖所示，可進行一迴焊或加熱製程使上面的那一單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122固定接合在下面的單層封裝商品化標準邏輯運算驅動器300的BISD 79之金屬接墊77E上，接著，底部填充材料114可填入上面單層封裝商品化標準邏輯運算驅動器300與下面單層封裝商品化標準邏輯運算驅動器300之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第30B圖所示，其它複數單層封裝商品化標準邏輯運算驅動器300(如第28X圖中所示)本身的金屬柱或凸塊122可使用表面貼裝技術(surface-mount technology,SMT)裝設接合至上面的複數個單層封裝商品化標準邏輯運算驅動器300其中之一單層封裝商品化標準邏輯運算驅動器300中BISD 79的金屬接墊77E，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝商品化標準邏輯運算驅動器300堆疊在三層型式或超過三層型式的結構在電路載體或基板110上。
接著，如第30B圖所示，複數焊錫球325以植球方式形成在電路載體或基板110的背面，接著，如第30C圖所示，電路載體或基板110被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
或者，第30D圖至第30F圖為本發明實施例製造POP封裝的製程示意圖，如第30D圖及第30E圖所示，複數的單層封裝商品化標準邏輯運算驅動器300的其中之一單層封裝商品化標準邏輯運算驅動器300本身的金屬柱或凸塊122使用SMT技術固定或裝設接合在晶圓或面板層級的BISD 79之金屬接墊77E上，其中晶圓或面板層級的BISD 79如第28W圖中所示，其中晶圓或面板層級的BISD 79為切割分離成複數下面單層封裝商品化標準邏輯運算驅動器300之前的封裝結構。
接著，如第30E圖所示，底部填充材料114可填入在上面單層封裝商品化標準邏輯運算驅動器300與第28W圖中晶圓或面板層級封裝結構之間的間隙中，或者，填入底部填充材料114的步驟可以被跳過。
在接著可選擇的步驟中，如第30E圖所示，其它複數單層封裝商品化標準邏輯運算驅動器300(如第28X圖中所示)本身的金屬柱或凸塊122可使用表面貼裝技術(surface-mount technology,SMT)裝設接合至上面的複數個單層封裝商品化標準邏輯運算驅動器300其中之一單層封裝商品化標準邏輯運算驅動器300中BISD 79的金屬接墊77E，然後底部填充材料114可選性地形成在其間，此步驟可重覆數次以形成單層封裝商品化標準邏輯運算驅動器300堆疊在二層型式或超過二層型式的第28W圖中晶圓或面板層級封裝結構上。
接著，如第30F圖所示，晶圓或面板的結構(型式)的TPVS158(如第28X圖所示)經由雷射切割或機械切割分離成複數下面的單層封裝商品化標準邏輯運算驅動器300，由此，將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在一起，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個，接著，堆疊在一起的單層封裝商品化標準邏輯運算驅動器300的最底部的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可裝設接合在如第30A圖中電路載體或基板110上面的的複數金屬接墊109，電路載體或基板110例如是BGA基板，接著，底部填充材料114可填入電路載體或基板110與最底部的單層封裝商品化標準邏輯運算驅動器300之間的間隙中，或者填入電路載體或基板110的步驟可跳過省略。接著，複數焊錫球325可植球在電路載體或基板110的背面，接著，電路載體或基板110可如第30C圖所示，被雷射切割或機械切割分離成複數單獨基板單元113(例如是PCB板、BGA板、軟性電路基板或薄膜，或陶瓷基板)，因此可將i個數目的單層封裝商品化標準邏輯運算驅動器300堆疊在一單獨基板單元113上，其中i數目係大於或等於2個、3個、4個、5個、6個、7個或8個。
具有TPVS158的單層封裝商品化標準邏輯運算驅動器300可在垂直方向堆疊以形成標準型式或標準尺寸的POP封裝，例如，單層封裝商品化標準邏輯運算驅動器300可以是正方形或長方形，其具有一定的寬度、長度及厚度，單層封裝商品化標準邏輯運算驅動器300的形狀及尺寸具有一工業標準，例如單層封裝商品化標準邏輯運算驅動器300的標準形狀為正方形時，其寬度係大於或等於4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，或者，單層封裝商品化標準邏輯運算驅動器300的標準形狀為長方形時，其寬度係大於或等於3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其長度係大於或等於5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、40mm或50mm，且其具有的厚度係大於或等於0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
用於具有TISD及BISD的複數驅動器的交互連接線
第30G圖至第30I圖為本發明實施例在POP封裝中複數邏輯運算驅動器的各種連接型式剖面示意圖，如第30G圖所示，在POP封裝中，每一單層封裝商品化標準邏輯運算驅動器300包括一或複數TPVS158用於作為第一內部驅動交互連接線(first inter-drive interconnects)461堆疊及連接至其它或另一位在上面的一單層封裝商品化標準邏輯運算驅動器300及(或)位在下面的一個單層封裝商品化標準邏輯運算驅動器300，而不連接或耦接至在POP封裝結構內的任一半導體晶片100，在每一單層封裝商品化標準邏輯運算驅動器300中每一第一內部驅動交互連接線461的形成，從底端至頂端分別為(i)BISD 79的一金屬接墊77e；(ii)BISD 79的複數交互連接線金屬層77之一堆疊部分；(iii)一TPVs158；(iv)TISD100的交互連接線金屬層99的一堆疊部分；及(v)一堆疊的一金屬柱或凸塊122。
或者，如第30G圖所示，在POP封裝的一第二內部驅動交互連接線462可提供類似第一內部驅動交互連接線461的功能，但是第二內部驅動交互連接線462可通過TISD101的交互連接線金屬層99連接或耦接至本身的一或複數半導體晶片100。
或者，如第30H圖所示，每一單層封裝商品化標準邏輯運算驅動器300提供類似第二內部驅動交互連接線462的一第三內部驅動交互連接線463，但是第三內部驅動交互連接線463沒有堆疊至一金屬柱或凸塊122，它是垂直排列在第三內部驅動交互連接線463上方，連 接每一單層封裝商品化標準邏輯運算驅動器300及上面的一個單層封裝商品化標準邏輯運算驅動器300或是連接至每一單層封裝商品化標準邏輯運算驅動器300及電路載體或基板110，第三內部驅動交互連接線463可耦接至另一或複數金屬柱或凸塊122，它沒有垂直的排列在第三內部驅動交互連接線463上方，但是垂直位在一半導體晶片100的上方，連接至每一單層封裝商品化標準邏輯運算驅動器300及一上面的一單層封裝商品化標準邏輯運算驅動器300或是連接至每一單層封裝商品化標準邏輯運算驅動器300及基板單元113。
或者，如第30H圖所示每一單層封裝商品化標準邏輯運算驅動器300可提供一第四內部驅動交互連接線464由以下部分組成，分別為(i)BISD 79本身的複數交互連接線金屬層77之一第一水平分佈部分；(ii)一本身的TPVs158耦接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數的本身半導體晶片100；(iii)本身的TISD101的交互連接線金屬層99之一第二水平分佈部分連接或耦接一TPVs158至一或複數本身的半導體晶片100，第四內部驅動交互連接線464的第二水平分佈部分可耦接至金屬柱或凸塊122，它沒有垂直排列在本身一TPVs158的上方，但垂直排列在本身的一或複數半導體晶片100上方，連接每一單層封裝商品化標準邏輯運算驅動器300及一上面的單層封裝商品化標準邏輯運算驅動器300或連接每一單層封裝商品化標準邏輯運算驅動器300及基板單元113。
或者，如第30I圖所示，每一單層封裝商品化標準邏輯運算驅動器300可提供一第五內部驅動交互連接線465，其係由以下組成：(i)本身BISD 79的複數交互連接線金屬層77的一第一水平分佈部分；(ii)本身TPVs158連接至第一水平分佈部分的一或複數金屬接墊77e垂直位在一或複數半導體晶片100下方；(iii)本身TISD101的交互連接線金屬層99之一第二水平分佈部分連接或耦接本身一TPVs158至一或複數半導體晶片100，本身第五內部驅動交互連接線465可不耦接任何一金屬柱或凸塊122，包括接合在每一單層封裝商品化標準邏輯運算驅動器300上的金屬柱或凸塊122及一上面的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122，或是接合在每一單層封裝商品化標準邏輯運算驅動器300上的金屬柱或凸塊122及基板單元113上的金屬柱或凸塊122。
沉浸式IC交互連接線環境(IIIE)
如第30G圖至第30I圖所示，單層封裝商品化標準邏輯運算驅動器300可堆疊形成一超級豐富交互連接線結構或環境，其中他們的半導體晶片100代表商業化標準FPGA IC晶片200，而具有如第14A圖至第14J圖中的可編程邏輯區塊(LB)201及如第11A圖至第11D圖中的複數交叉點開關379的商業化標準FPGA IC晶片200係由第16A圖至第16J圖所提供，沉浸在超級豐富交互連接線結構或環境，也就是編程3D沉浸IC交互連接線環境(IIIE)，對於在其中之一單層封裝商品化標準邏輯運算驅動器300的商業化標準FPGA IC晶片200，包括以下部分用於建構3D交互連接線結構或系統：(1)一商業化標準FPGA IC晶片200的第一交互連接線結構(FISC)20之複數交互連接線金屬層6、一商業化標準FPGA IC晶片200的SISC29之交互連接線金屬層27、一商業化標準FPGA IC晶片200的微型金屬柱或凸塊34、一單層封裝商品化標準邏輯運算驅動器300的TISD101之交互連接線金屬層99及在一單層封裝商品化標準邏輯運算驅動器300與上面的單層封裝商品化標準邏輯運算驅動器300之間的金屬柱或凸塊122在邏輯區塊及一商業化標準FPGA IC晶片200的複數交叉點開關379上方；(2)一單層封裝商品化標準邏輯運算驅動器300的BISD 79之複數交互連接線金屬層77及一單層封裝商品化標準邏輯運算驅動器300的BISD 79之金屬接墊77e在一商業化標準FPGA IC晶片200的複數交叉點開關379之邏輯區塊下方；及(3)一單層封裝商品化標準邏輯運算驅動器300的TPVs158環繞在一商業化標準FPGA IC晶片200的複數交叉點開關379及邏輯區塊，可編程的3D IIIE所提供超級豐富交互連接線結構或環境包括每一半導體晶片100的微型金屬柱或凸塊34、SISC29及第一交互連接線結構(FISC)20，每一單層封裝商品化標準邏輯運算驅動器300的TISD101、BISD 79及TPVs158及在每二單層封裝商品化標準邏輯運算驅動器300之間的金屬柱或凸塊122，水平方向的交互連接線結構或系統可由每一商業化標準商業化標準FPGA IC晶片200的複數交叉點開關379及每一單層封裝商品化標準邏輯運算驅動器300的複數DPI IC晶片410進行編程，此外，在垂直方向的交互連接線結構或系統可由每一商業化標準商業化標準FPGA IC晶片200及每一單層封裝商品化標 準邏輯運算驅動器300的複數DPI IC晶片410進行編程。
第31A圖至第31B圖為本發明實施例中複數邏輯區塊之間的交互連接線從人類神經系統中模擬的概念圖。對於第31A圖及第31B圖與上述圖示中相同的元件圖號可參考上述圖示中的說明及規格，如第31A圖所示，可編程的3D IIIE與人類的大腦相似或類似，如第14A圖或第14H圖中的邏輯區塊相似或類似神經元或神經細胞，第一交互連接線結構(FISC)20的複數交互連接線金屬層6及(或)SISC29的交互連接線金屬層27係相以或類似連接神經元或可編程邏輯區塊/神經細胞的樹突(dendrites)201，用於一標準化商品商業化標準FPGA IC晶片200中的一邏輯區塊的輸入的一商業化標準商業化標準FPGA IC晶片200的微型金屬柱或凸塊34連接至一商業化標準FPGA IC晶片200的複數小型I/O電路203的小型複數接收器375，與樹突末端處的突觸後細胞相似或類似。對於在一商業化標準FPGA IC晶片200內的二邏輯區塊之間的短距離，其第一交互連接線結構(FISC)20的複數交互連接線金屬層6和其SISC29的交互連接線金屬層27可建構一交互連接線482，如同一個神經元或神經細胞(邏輯區塊)201連接到另一個神經元或神經細胞(邏輯區塊)201的一軸突連接，對於商業化標準FPGA IC晶片200中的兩個之間的長距離，其單層封裝商品化標準邏輯運算驅動器300的TISD101之交互連接線金屬層99、單層封裝商品化標準邏輯運算驅動器300的BISD 79之複數交互連接線金屬層77及單層封裝商品化標準邏輯運算驅動器300的TPVS158可建構如同一個神經元或神經細胞(邏輯區塊)201連接到另一個神經元或神經細胞(邏輯區塊)201的一類軸突交互連接線482，一第一商業化標準FPGA IC晶片200的一微型金屬柱或凸塊34(物理性)連接至類軸突交互連接線482可被編程為連接至一第一商業化標準FPGA IC晶片200的複數小型I/O電路203的小型驅動器374相似或類似在交互連接線(軸突)482的末端的突觸前細胞。
為了更詳細的說明，如第31A圖所示，商業化標準FPGA IC晶片200的一第一200-1包括邏輯區塊的第一及第二LB1及LB2像神經元一樣，第一交互連接線結構(FISC)20和SISC29像樹突481一樣耦接至邏輯區塊的第一和第二個LB1和LB2以及複數交叉點開關379編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第一和第二個LB1和LB2，商業化標準FPGA IC晶片200的一第二200-2可包括邏輯區塊210的第三及第四個LB3及LB4像神經元一樣，第一交互連接線結構(FISC)20及SISC29像樹突481耦接至邏輯區塊210的第三及第四LB3及LB4及複數交叉點開關379編程用於本身的第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊210的第三及第四個LB3及LB4，單層封裝商品化標準邏輯運算驅動器300的一第一邏輯運算驅動器300-1可包括商業化標準FPGA IC晶片200的第一及第二200-1及200-2，商業化標準FPGA IC晶片200的一第三200-3可包括邏輯區塊的一第五LB5像是神經元一樣，第一交互連接線結構(FISC)20及SISC29像是樹突481耦接至邏輯區塊的第五LB5及本身複數交叉點開關379可編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第五LB5，商業化標準FPGA IC晶片200的一第四200-4可包括邏輯區塊的一第六LB6像神經元一樣，第一交互連接線結構(FISC)20及SISC29像樹突481耦接至邏輯區塊及複數交叉點開關379的第六LB6編程用於本身第一交互連接線結構(FISC)20及SISC29的連接至邏輯區塊的第六LB6，單層封裝商品化標準邏輯運算驅動器300的一第二邏輯運算驅動器300-2可包括商業化標準FPGA IC晶片200的第三及第四200-3及200-4，(1)從邏輯區塊LB1延伸一第一部分由第一交互連接線結構(FISC)20及SISC29的複數交互連接線金屬層6及交互連接線金屬層27；(2)從第一部分延伸一微型金屬柱或凸塊34；(3)從一微型金屬柱或凸塊34延伸，由單層封裝商品化標準邏輯運算驅動器300的第一邏輯運算驅動器300-1之TISD101的交互連接線金屬層99提供的一第二部分，及/或由單層封裝商品化標準邏輯運算驅動器300的第一邏輯運算驅動器300-1之BISD 79之交互連接線金屬層77提供的一第二部分，及/或單層封裝商品化標準邏輯運算驅動器300的第一個300-1的TPVs158，及/或單層封裝商品化標準邏輯運算驅動器300的第一個300-1的BISD 79的交互連接線金屬層77；(4)從第二部分的其它一微型金屬柱或凸塊34延伸；(5)由第一交互連接線結構(FISC)20及SISC29的複數交互連接線金屬層6及交互連接線金屬層27提供的一第三部分，從其它的一微型金屬柱或凸塊34延伸至邏輯區塊LB2可組成類軸突交互連接線482，類軸突交互連接線482可根據設置在類軸突交互連接線482的複數交叉點開關379之複數通過/不通過開關258的第一通過/不通過開關258-1至第五通過/不通過開關258-5的 開關編程連接可編程邏輯區塊(LB)201的第一個LB1至邏輯區塊的第二個LB2至第六個LB6，複數通過/不通過開關258的第一個通過/不通過開關258-1可排列在商業化標準FPGA IC晶片200的第一個200-1，複數通過/不通過開關258的第二通過/不通過開關258-2及第三通過/不通過開關258-3可排列在單層封裝商品化標準邏輯運算驅動器300的第一個300-1的一複數DPI IC晶片410內，複數通過/不通過開關258的第四個258-4可排列在商業化標準FPGA IC晶片200的第三個200-3內，複數通過/不通過開關258的第五個258-5可排列在單層封裝商品化標準邏輯運算驅動器300的第二個300-2內的一複數DPI IC晶片410內，單層封裝商品化標準邏輯運算驅動器300的第一個300-1可具有金屬接墊77E通過金屬柱或凸塊122耦接至單層封裝商品化標準邏輯運算驅動器300的第二個300-2，或者，複數通過/不通過開關258的第一個通過/不通過開關258-1至第五個258-5設在類軸突交互連接線482上可省略，或者，設在類樹突交互連接線481的複數通過/不通過開關258可略。
另外，如第31B圖所示，類軸突交互連接線482可認定為一樹狀的結構，包括：(i)連接邏輯區塊的第一個LB1的主幹或莖；(ii)從主幹或莖分支的複數分枝用於連接本身的主幹或莖至邏輯區塊的一第二個LB2及第六個LB6；(iii)複數交叉點開關379的第一個379-1設在主幹或莖與本身每一分枝之間用於切換本身主幹或莖與本身一分枝之間的連接；(iv)從一本身的分枝分支出的複數次分枝用於連接一本身的分枝至邏輯區塊的第五個LB5及第六個LB6；及(v)複數交叉點開關379的一第二個379-2設在一本身的分枝及每一本身的次分枝之間，用於切換一本身的分枝與一本身的次分枝之間的連接，複數交叉點開關379的第一個379-1設在一單層封裝商品化標準邏輯運算驅動器300的第一個300-1內的複數DPI IC晶片410，及複數交叉點開關379的第二個379-2可設在單層封裝商品化標準邏輯運算驅動器300的第二個300-2內的複數DPI IC晶片410內，每一類樹突交互連接線481可包括：(i)一主幹連接至邏輯區塊的第一個LB1至第六個LB6其中之一；(ii)從主幹分支出的複數分枝；(iii)交叉點開關379設在本身主幹與本身每一分枝之間用於切換本身主幹與本身一分枝之間的連接，每一邏輯區塊可耦接至複數類樹突交互連接線481組成第一交互連接線結構(FISC)20的複數交互連接線金屬層6及SISC29的交互連接線金屬層27，每一邏輯區塊可耦接至一或複數的類軸突交互連接線482的遠端之末端，從其它的邏輯區塊延伸，通過類樹突交互連接線481從每一邏輯區塊延伸。
如第31A圖及第31B圖，每一單層封裝商品化標準邏輯運算驅動器300-1-1及300-2可提供一可用於系統/機器(裝置)計算或處理重配置可塑性或彈性及/或整體結構在每一可編程邏輯區塊(LB)201中除了可使用sequential、parallel、pipelined或Von Neumann等計算或處理系統結構及/或演算法之外，也可使用整體的及可變的複數記憶體單元及複數邏輯運算單元，具有彈性及整體性的每一單層封裝商品化標準邏輯運算驅動器300-1-1及300-2包括整體的及可變的複數記憶體單元及複數邏輯運算單元，用以改變或重新配置記憶體單元內的邏輯功能及/或計算(或運算)架構(或演算法)及/或記憶體(資料或訊息)，單層封裝商品化標準邏輯運算驅動器300-1或300-2的彈性及整體性的特性係相似或類似於人類大腦，大腦或神經具有彈性或整體性，大腦或神經的很多方面可改變(可塑性或彈性)並且在成年時重新配置，上述說明中的單層封裝商品化標準邏輯運算驅動器300-1-1及300-2、標準商業化商業化標準FPGA IC晶片200-1、標準商業化商業化標準FPGA IC晶片200-2、標準商業化商業化標準FPGA IC晶片200-3、標準商業化商業化標準FPGA IC晶片200-4提供用於固定硬體(given fixed hardware)改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)的能力，其中係使用儲存在附近的編程記憶體單元(PM)中的複數記憶(資料或訊息)達成，例如是儲存在用於交叉點開關379或通過/不通過開關258(如第15A圖至第15F圖所示)的記憶體單元362中的編程碼，在單層封裝商品化標準邏輯運算驅動器300-1-1及300-2、標準商業化商業化標準FPGA IC晶片200-1、標準商業化商業化標準FPGA IC晶片200-2、標準商業化商業化標準FPGA IC晶片200-3、標準商業化商業化標準FPGA IC晶片200-4中，複數記憶(資料或訊息)儲存在PM的複數記憶體單元，用於改變或重新配置邏輯功能及/或計算(或處理)的整體結構(或演算法)，而儲存在複數記憶體單元中的一些其它記憶僅用於資料或訊息(資料記憶單元，DM)，例如是如第14A圖或第14H圖中用於查找表(LUT)210的記憶體單元490內的每一事件或編程碼或結果值的資料。
例如，第31C圖為本發明實施例用於一重新配置可塑性或彈性及/或整體架構的 示意圖，如第31C圖所示，可編程邏輯區塊(LB)201的第三個LB3可包括4個邏輯單元LB31、LB32、LB33及LB34、一交叉點開關379、4組的編程記憶體(PM)單元362-1、362-2、362-3及362-4，其中交叉點開關379可參考如第15B圖中一交叉點開關379。對於第31C圖及第15B圖相同元件標號，在第31C圖所示的元件規格及說明可參考第15B圖所示的元件規格及說明，位在交叉點開關379的4端點的4個可編程交互連接線361可耦接至4個邏輯單元LB31、LB32、LB33及LB34，其中邏輯單元LB31、LB32、LB33及LB34可具有相同的架構如第14A圖或第14H圖中可編程邏輯區塊(LB)201，其中可編程邏輯區塊(LB)201的其輸出Dout或其輸出A0-A3其中之一耦接至在交叉點開關379內位在4端的4個可編程交互連接線361其中之一，每一邏輯單元LB31、LB32、LB33及LB34可耦接4組資料記憶體(DM)單元490-1、490-2、490-3或490-4其中之一用於在每一事性中儲存資料，及/或例如儲存結果值或編程碼作為其查找表(LUT)210，因此可改變或重新配置可編程邏輯區塊(LB)的邏輯功能及/或計算/處理架構或演算法。
單層封裝邏輯運算驅動器的彈性及整體性係根據複數事件，用於nth個事件，在單層封裝邏輯運算驅動器的nth個事件之後的整體單元(integral unit,IUn)的nth狀態(Sn)可包括邏輯單元、在nth狀態的PM及DM、Ln、DMn，也就是Sn(IUn,Ln,PMn,DMn)，該nth整體單元IUn可包括數種邏輯區塊、數種具有複數記憶(內容、資料或資訊等項目)的PM記憶體單元(如項目數量、數量及位址位置)，及數種具有複數記憶(內容、資料或資訊等項目)的DM記憶體(如項目數量、數量及位址位置)，用於特定邏輯功能、一組特定的PM及DM，該nth整體單元IUn係不同於其它的整體單元，該nth狀態及nth整體單元(IUn)係根據nth事件(En)之前的發生先前事件而生成產生。
某些事件可具有大的份量並被分類作為重大事件(GE)，假如nth事件被分類為一GE，該nth狀態Sn(IUn,Ln,PMn,DMn)可被重新分配獲得一新的狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，像是人類大腦在深度睡眠時的重新分配大腦一樣，新產生的狀態可變成長期的記憶，用於一新的(n+1)th整體單元(IUn+1)的該新(n+1)th狀態(Sn+1)可依據重大事件(GE)之後的用於巨大重新分配的演算法及準則，演算法及準則例如以下所示：當該事件n(En)在數量上與先前的n-1事件完全不同時，此En被分類為一重大事件，以從nth狀態Sn(IUn,Ln,PMn,DMn)得到(n+1)th狀態Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)，在重大事件En後，該機器/系統執行具有某些特定標準的一重大重新分配，此重大重新分配包括濃縮或簡潔的流程及學習程序：
I.濃縮或簡潔的流程
(A)DM重新分配：(1)該機器/系統檢查DMn找到一致相同的記憶，DMn例如是在如第31C圖、第14A圖及第14H圖中資料記憶體單元490的結果值或編程碼，然後保持全部相同記憶中的唯一一個記憶而刪除所有其它相同的記憶；及(2)該機器/系統檢查DMn找到類似的記憶(其相似度在一特定的百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，DMn例如是在如第31C圖、第14A圖及第14H圖中資料記憶體單元490的結果值或編程碼，然後保持全部相似記憶中的一個或二個記憶而刪除所有其它相似的記憶；可替換方案，全部相似記憶中的一代表性記記憶(資料或訊息)可被產生及維持，並同時刪除所有類似的記憶。
(B)邏輯重新分配：(1)該機器/系統檢查PMn找到用於相對應邏輯功能一致相同的邏輯(PMs)，PMn例如是在如第31C圖及第15B圖中資料記憶體單元490的編程碼，然後保持全部相同邏輯(PMs)中的唯一一個記憶而刪除所有其它相同的邏輯(PMs)；及(2)該機器/系統檢查PMn找到類似的邏輯(PMs)(其相似度在一特定的差異百分比x%，x%例如是等於或小於2%,3%,5% or 10%)，PMn例如是在如第31C圖及第15B圖中資料記憶體單元490的編程碼，然後保持全部相似邏輯(PMs)中的一個或二個邏輯(PMs)而刪除所有其它相似的邏輯(PMs)；可替換方案，全部相似記憶中的一代表性記邏輯(PMs)(在PM中用於相對應代表性的邏輯資料或訊息)可被產生及維持，並同時刪除所有類似的邏輯(PMs)。
II.學習程序
根據Sn(IUn,Ln,PMn,DMn)，執行一對數而選擇或篩選(記憶)有用的，重大的及重要的複數整體單元、邏輯、PMs，例如是如第31C圖及第15B圖中在編程記憶體單元362內的編程碼，例如是如第31C圖、第14A圖及第14H圖中在記憶體單元490內的結果值或編程碼，並 且刪除(忘記)沒有用的、非重大的或非重要的整體單元、邏輯、PMs或DMs，PMs例如是如第31C圖及第15B圖中在編程記憶體單元362內的編程碼，而DMs例如是如第31C圖、第14A圖及第14H圖中在記憶體單元490內的結果值或編程碼，選擇或篩選演算法可根據一特定的統計方法，例如是根據先前n個事件中整體單元、邏輯、PMs及/或DMs之使用頻率，其中PMs例如是如第31C圖及第15B圖中在編程記憶體單元362內的編程碼，而DMs例如是如第31C圖、第14A圖及第14H圖中在記憶體單元490內的結果值或編程碼，另一例子為，可使用貝氏推理之演算法產生Sn+1(IUn+1,Ln+1,PMn+1,DMn+1)。
在多數事件後用於系統/機器之狀態，該演算法及準則提供學習程序，單層封裝邏輯運算驅動器的彈性及整體性提供在機器學習及人工智慧上的應用。
使用可編程邏輯區塊(LB)LB3(作為GPS功能(全球定位系統)而獲得彈性及整體性的例子，如第31A圖至第31C圖所示：例如，可編程邏輯區塊(LB)LB3的功能為GPS，記住路線並且能夠駕駛至數個位置，司機及/或機器/系統計劃駕駛從舊金山開到聖荷西，可編程邏輯區塊(LB)LB3的功能如下：
(1)在第一事件E1，司機及/或機器/系統看一張地圖，發現二條從舊金山到聖荷西的101號及208高速公路，該機器/系統使用邏輯單元LB31及LB32來計算及處理第一事件E1，及一第一邏輯配置L1以記憶第一事件E1及第一事件E1的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第一組編程記憶(PM1)，以第一邏輯配置L1制定邏輯單元LB31及LB32；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單元490-2中，儲存一第一組資料記憶(data memories(DM1))，在第一事件E1之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第一事件E1的第一邏輯配置L1、該第一組編程記憶PM1及第一組資料記憶DM1的第一邏輯配置L1有關的S1LB3。
(2)在一第二事件E2，該司機及/或機器/系統決定行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31及LB33來計算及處理第二事件E2，及一第二邏輯配置L2以記憶第二事件E2的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第一組資料記憶DM1的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第二組編程記憶(PM2)，以第二邏輯配置L2制定邏輯單元LB31及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單元490-3中儲存在一第二組資料記憶(DM2)，在第二事件E2之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第二事件E2的第二邏輯配置L2、該第二組編程記憶PM2及第二組資料記憶DM2的第二邏輯配置L2有關的S2LB3。第二組資料記憶DM2可包括新增加的資訊，此新增資訊與第二事件E2及依據第一組資料記憶DM1資料做資料及資訊重新配置，從而保持第一事件E1有用的重要訊息。
(3)在一第三事件E3，該司機及/或機器/系統行駛101號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32及LB33來計算及處理第三事件E3，及一第三邏輯配置L3來記憶第三事件E3的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第二組資料記憶DM2的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第三組編程記憶(PM3)，以第三邏輯配置L3制定邏輯單元LB31、LB32及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1、記憶體單元490-2及記憶體單元490-3中儲存在一第三組資料記憶(DM3)，在第三事件E3之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第三事件E3的第三邏輯配置L3、該第三組編程記憶PM3及第三組資料記憶DM3的第三邏輯配置L3有關的S3LB3。第三組資料記憶DM3可包括新增加的資訊，此新增資訊與第三事件E3及依據第一組資料記憶DM1及第二組資料記憶DM2做資料及資訊重新配置，，從而保持第一事件E1第二事件E2的重要訊息。
(4)在第三事件E3的二個月之後，在一第四事件E4中，該司機及/或機器/系統行駛280號高速公路從舊金山至聖荷西，該機器/系統使用邏輯單元LB31、LB32、LB33及LB34來計算及處理第四事件E4，及一第四邏輯配置L4來記憶第四事件E4的相關資料、資訊或結果，那 就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3及/或第三組資料記憶DM3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第四組編程記憶(PM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4中儲存在一第四組資料記憶(DM4)，在第四事件E4之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第四事件E4的第四邏輯配置L4、該第四組編程記憶PM4及第四組資料記憶DM4的第四邏輯配置L4有關的S4LB3。第四組資料記憶DM4可包括新增加的資訊，此新增資訊與第四事件E4及依據第一組資料記憶DM1、第二組資料記憶DM2及第三組資料記憶DM3做資料及資訊重新配置，從而保持第一事件E1、第二事件E2及第三事件E3的重要訊息。
(5)在第四事件E4的一星期之後，在一第五事件E5中，該司機及/或機器/系統行駛280號高速公路從舊金山至庫比蒂諾(Cupertino)，庫比蒂諾(Cupertino)在第四事件E4的路線中的中間道路，該機器/系統使用在第四邏輯配置L4的邏輯單元LB31、LB32、LB33及LB34來計算及處理第五事件E5，及一第四邏輯配置L4來記憶第五事件E5的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4及/或第四組資料記憶(DM4)中第四組編程記憶(PM4)，以第四邏輯配置L4制定邏輯單元LB31、LB32、LB33及LB34；及(b)儲存一第五組資料記憶(DM5)在可編程邏輯區塊(LB)LB3的資料記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4中，在第五事件E5之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第五事件E4的第四邏輯配置L4、該第四組編程記憶PM4及第五組資料記憶DM5的第四邏輯配置L4有關的S5LB3。第五組資料記憶DM5可包括新增加的資訊，此新增資訊與第五事件E5及依據第一組資料記憶DM1至第四組資料記憶DM4做資料及資訊重新配置，從而保持第一事件E1至第四事件E4的重要訊息。
(6)在第五事件E5的6個月後，在一第六事件E6，司機及/或機器/系統計劃從舊金山駕駛至洛杉磯，司機及/或機器/系統看一張地圖及找到二條從舊金山至洛衫磯的101號及5號高速公路，該機器/系統使用用於計算及處理第六事件E6的可編程邏輯區塊(LB)LB3的邏輯單元LB31及可編程邏輯區塊(LB)LB4的邏輯單元LB41，及一第六邏輯配置L6來記憶與第六事件E6的相關資料、訊息或結果，可編程邏輯區塊(LB)LB4與如第31C圖的可編程邏輯區塊(LB)LB3具有相同的架構，但在可編程邏輯區塊(LB)LB3內的四個邏輯單元LB31、LB32、LB33及LB34分別重新編號為LB41、LB42、LB43及LB44，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4之一第六組編程記憶PM6及那些可編程邏輯區塊(LB)LB4及/或第五組資料記憶DM5，以第六邏輯配置L6制定邏輯單元LB31及LB41；及(b)儲存一第六組資料記憶DM6在可編程邏輯區塊(LB)LB3及可編程邏輯區塊(LB)LB4的資料記憶體單元490-1。在第六事件E6後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S6LB3&4，此S6LB3&4與於第六事件E6的第六邏輯配置L6、該第六組編程記憶PM6及第六組資料記憶DM6有關。第六組資料記憶DM6可包括新增加的資訊，此新增資訊與第六事件E6及依據第一組資料記憶DM1至五組資料記憶DM5做資料及資訊重新配置，從而保持第一事件E1至第五事件E5的重要訊息。
(7)在一第七事件E7中，該司機及/或機器/系統行駛5號高速公路從洛衫磯至舊金山，該機器/系統在第二邏輯配置L2及及/或在第六組資料記憶下使用邏輯單元LB31及LB33來計算及處理第七事件E7，及一第二邏輯配置L2來記憶第七事件E7的相關資料、資訊或結果，那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第二組編程記憶(PM2)，在第二邏輯配置L2上使用第六組資料記憶DM6在邏輯處理上，該第六組資料記憶DM6具有邏輯單元LB31及LB33；及(b)在可編程邏輯區塊(LB)LB3中資料記憶體單元490-1及記憶體單元490-3中儲存在一第七組資料記憶(DM7)，在第七事件E7之後，可編程邏輯區塊(LB)LB3內GPS功能的整體狀態可被定義為與用於第七事件E7的第二邏輯配置L2、該第二組編程記憶PM2及第七組資料 記憶DM7的第七邏輯配置L7有關的S7LB3。第七組資料記憶DM7可包括新增加的資訊，此新增資訊與第七事件E7及依據第一組資料記憶DM1至第六組資料記憶DM6做資料及資訊重新配置，從而保持第一事件E1至第六事件E6的重要訊息。
(8)在第七事件二星期後，在一第八事件E8，司機及/或機器/系統從5號高速公路從舊金山至洛衫磯，該機器/系統使用可編程邏輯區塊(LB)LB3的邏輯單元LB32、LB33及LB34及可編程邏輯區塊(LB)LB4的邏輯單元LB41及LB42用於計算及處理第八事件E8，及第八事件E8的一第八邏輯配置L8來記憶第八事件E8的相關資料、資訊或結果，可編程邏輯區塊(LB)LB4與如第31C圖的可編程邏輯區塊(LB)LB3具有相同架構，但在可編程邏輯區塊(LB)LB3的邏輯單元LB31、LB32、LB33及LB34在可編程邏輯區塊(LB)LB4中分別重新編號為LB41、LB42、LB43及LB44，第31D圖為本發明實施例用於第八事件E8的一重新配置可塑性或彈性及/或整體架構的示意圖，如第31A圖至第31D圖所示，可編程邏輯區塊(LB)LB3的交叉點開關379可具有其頂部端點切換沒有耦接至邏輯單元LB31(未繪製在第31D圖中但在第31C圖中)，但耦接至一第一交互連接線結構(FISC)20的一第一部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB3神經元的樹突481的其中之一，可編程邏輯區塊(LB)LB4的交叉點開關379可具有其右側端點切換沒有耦接至邏輯單元LB44(未繪製在圖中)，但耦接至一第一交互連接線結構(FISC)20的一第二部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一，經由該第一交互連接線結構(FISC)20的一第三部分及第二半導體晶片200-2的SISC29連接至該第一交互連接線結構(FISC)20的第一部分及第二半導體晶片200-2的SISC29；可編程邏輯區塊(LB)LB4的交叉點開關379可具有其底部端點切換沒有耦接至邏輯單元LB43，但耦接至一第一交互連接線結構(FISC)20的一第四部分及第二半導體晶片200-2的SISC29，像是用於可編程邏輯區塊(LB)LB4神經元的樹突481的其中之一。那就是：該機器/系統(a)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4之一第八組編程記憶PM8及那些可編程邏輯區塊(LB)LB4及/或第七組資料記憶DM7，以第八邏輯配置L8制定邏輯單元LB31、LB32、LB33、LB34及LB42；及(b)儲存一第八組資料記憶DM8在可編程邏輯區塊(LB)LB3的資料記憶體單元490-1、記憶體單元490-2及記憶體單元490-3，及可編程邏輯區塊(LB)LB4的資料記憶體單元490-1及記憶體單元490-2。在第八事件E8後，在可編程邏輯區塊(LB)LB3及LB4內GPS功能的整體狀態可定義為S8LB3&4，此S8LB3&4與於第八事件E8的第八邏輯配置L8、該第八組編程記憶PM8及第八組資料記憶DM8有關。第八組資料記憶DM8可包括新增加的資訊，此新增資訊與第八事件E8及依據第一組資料記憶DM1至七組資料記憶DM7做資料及資訊重新配置，從而保持第一事件E1至第七事件E7的重要訊息。
(9)第八事件E8係與先前第一至第七事件E1-E7全然不同，其被分類成一重大事件E9並產生一整體狀態S9LB3，在第一至第八事件E1-E8之後，用於大幅度的重新配置在該重大事件E9上，司機及/或機器/系統可將第一至第八邏輯配置L1-L8重新配置成而獲得第九邏輯配置L9(1)根據在可編程邏輯區塊(LB)LB3的編程記憶體單元362-1、編程記憶體單元362-2、編程記憶體單元362-3及編程記憶體單元362-4中第九組編程記憶PM9及/或第一至第八資料記憶DM1-DM8在第九邏輯配置L9下制定邏輯單元LB31、LB32、LB33及LB34，而用於在加州區域舊金山和洛杉磯之間的GPS功能，及(2)儲存一第九組資料記憶DM9在可編程邏輯區塊(LB)LB3的記憶體單元490-1、記憶體單元490-2、記憶體單元490-3及記憶體單元490-4。
該機器/系統可使用某個特定標準執行重大重新配置，重大的重新配置就是深度睡眠後大腦的重新配置，重大的重新配置包括濃縮或簡潔的流程及學習程序，如下所述：在事件E9中用於重新配置資料記憶(DM)的濃縮或簡潔程序，該機器/系統可檢查第八組資料記憶DM8以找到相同的資料記憶，及保留可編程邏輯區塊(LB)LB3中相同的資料記憶的其中之一；可替換的方案，該機器/系統可檢查第八組資料記憶DM8以找到相似的資料記憶，其二者之間的相似度大於70%，例如介於80%至90%之間，並從相似的資料記憶中僅選擇一個或二個作為用於相似資料記憶的一代表性資料記憶。
在事件E9中用於重新配置資料記憶(PM)的濃縮或簡潔程序，該機器/系統可檢查 第八組編程記憶PM8對應的邏輯功能，以找到相對應邏輯功能相同的編程記憶，並且用於相對應的功能上只保留在可編程邏輯區塊(LB)LB3中相同的編程記憶中的其中之一，可替代之方案，該機器/系統可檢查用於相對應邏輯功能的第八組編程記憶PM8以找到相似的編程記憶，其在二者之間的相似度大於70%，例如係介於80%至99%之間，並從相似的編程記憶中僅選擇一個或二個作為用於相似編程記憶的一代表性編程記憶。
在事件E9的學習程序中，一演算法可被執行：(1)用於邏輯配置L1-L4,L6及L8的編程記憶PM1-PM4,PM6及PM8；及(2)資料記憶DM1-DM8的優化，例如是選擇或篩選該編程記憶PM1-PM4,PM6及PM8獲得有用、重大及重要的第九組編程記憶PM9其中之一及優化，例如是選擇或篩選該資料記憶DM1-DM8獲得有用、重大及重要的第九組資料記憶DM9其中之一；另外，此演算法可被執行以(1)用以邏輯配置L1-L4,L6及L8的編程記憶PM1-PM4,PM6及PM8；及(2)用於刪除沒有用的、不重大的或不重要的編程記憶PM1-PM4,PM6及PM8其中之一及刪除沒有用的、不重大的或不重要的資料記憶DM1-DM8其中之一。該演算法可依據統計方法執行，例如，事件E1-E8中的編程記憶PM1-PM4,PM6及PM8的使用頻率及/或在事件E1-E8中使用資料記憶DM1-DM8的頻率。
用於邏輯運算驅動器及記憶體驅動器的POP封裝的組合
如上所述，單層封裝商品化標準邏輯運算驅動器300可與如第19A圖至第19N圖中的半導體晶片100一起封裝，複數個單層封裝商品化標準邏輯運算驅動器300可與一或複數個記憶體驅動器310併入一模組中，記憶體驅動器310可適用於儲存資料或應用程式，記憶體驅動器310可被分離2個型式(如第32A圖至24K圖所示)，一個為非揮發性記憶體驅動器322，另一個為揮發性記憶體驅動器323，第32A圖至第32K圖為本發明實施例用於邏輸驅動器及記憶體驅動器的POP封裝之複數組合示意圖，記憶體驅動器310的結構及製程可參考第30A圖至第30I圖的說明，其記憶體驅動器310的結構及製程與第22A圖至第30I圖的說明及規格相同，但是半導體晶片100是非揮發性記憶體晶片用於非揮發性記憶體驅動器322；而半導體晶片100是揮發性記憶體晶片用於揮發性記憶體驅動器323。
如第32A圖所示，POP封裝可只與如第22A圖至第30I圖所示的基板單元113上的單層封裝商品化標準邏輯運算驅動器300堆疊，一上面的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其背面下面的單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E上，但是最下面的單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第32B圖所示，POP封裝可只與如第22A圖至第30I圖製成的基板單元113上的單層封裝非揮發性記憶體驅動器322堆疊，一上面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面下面的單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，但是最下面的單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第32C圖所示，POP封裝可只與如第22A圖至第30I圖製成的基板單元113上的單層封裝揮發性記憶體驅動器323堆疊，一上面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面下面的單層封裝揮發性記憶體驅動器323的金屬接墊77E上，但是最下面的單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其基板單元113上面的金屬接墊109上。
如第32D圖所示，POP封裝可堆疊一群組單層封裝商品化標準邏輯運算驅動器300及一群組如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝商品化標準邏輯運算驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個單層封裝商品化標準邏輯運算驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其背面(下側)第一個單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝商品化標準邏 輯運算驅動器300之金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上。
如第32E圖所示，POP封裝可與單層封裝商品化標準邏輯運算驅動器300與如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E上，一第二個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E上。
如第32F圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝揮發性記憶體驅動器323群組可排列在基板單元113上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在基板單元113的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上。
如第32G圖所示，POP封裝可堆疊一群組單層封裝非揮發性記憶體驅動器322及一群組如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝非揮發性記憶體驅動器322群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，例如，該群組中的二個單層封裝非揮發性記憶體驅動器322可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面(下側)第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝非揮發性記憶體驅動器322之金屬接墊77E上，及一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上。
如第32H圖所示，POP封裝可與單層封裝非揮發性記憶體驅動器322與如第22A圖至第301圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上。
如第32I圖所示，POP封裝可堆疊一群組單層封裝商品化標準邏輯運算驅動器300、一群組單層封裝非揮發性記憶體驅動器322及一群組如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323，此單層封裝商品化標準邏輯運算驅動器300群組可排列在基板單元113上方及在單層封裝揮發性記憶體驅動器323群組的下方，及此單層封裝揮發性記憶體驅動 器323群組可排列在單層封裝商品化標準邏輯運算驅動器300上方及在單層封裝非揮發性記憶體驅動器322群組的下方，例如，該群組中的二個單層封裝商品化標準邏輯運算驅動器300可排列在基板單元113的上方及位在該群組的二個單層封裝揮發性記憶體驅動器323下方，該群組中的二個單層封裝揮發性記憶體驅動器323可排列在單層封裝商品化標準邏輯運算驅動器300的上方及位在該群組的二個單層封裝非揮發性記憶體驅動器322下方，一第一個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其上側(面)基板單元113的金屬接墊109，一第二個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122裝設接合在其背面(下側)第一個COIP單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝商品化標準邏輯運算驅動器300之金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323之金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323之金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322之金屬接墊77E上。
如第32J圖所示，POP封裝可與單層封裝商品化標準邏輯運算驅動器300、單層封裝非揮發性記憶體驅動器322與如第22A圖至第30I圖製成的單層封裝揮發性記憶體驅動器323交替地堆疊，例如，一第一個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可裝設接合在其上側(面)的基板單元113的金屬接墊109上，一第一個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背(面)的第一個單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E上，一第一個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122裝設接合在其背面的第一個單層封裝揮發性記憶體驅動器323的金屬接墊77E上，一第二個單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122可裝設接合在其背面的第一個單層封裝非揮發性記憶體驅動器322的金屬接墊77E上，一第二個單層封裝揮發性記憶體驅動器323的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝商品化標準邏輯運算驅動器300的金屬接墊77E上，及一第二個單層封裝非揮發性記憶體驅動器322的金屬柱或凸塊122可裝設接合在其背面的第二個單層封裝揮發性記憶體驅動器323的金屬接墊77E上。
如第32K圖所示，POP封裝可堆疊成三個堆疊，一堆疊只有單層封裝商品化標準邏輯運算驅動器300在如第22A圖至第30I圖製成的基板單元113上，另一堆疊為只有單層封裝非揮發性記憶體驅動器322在如第22A圖至第30I圖製成的基板單元113上，及其它一個堆疊只有單層封裝揮發性記憶體驅動器323在如第30A圖至第30I圖製成的基板單元113上，此結構的製程在單層封裝商品化標準邏輯運算驅動器300、單層封裝非揮發性記憶體驅動器322及單層封裝揮發性記憶體驅動器323三個堆疊結構形成在電路載體或基板上，如第30A圖中的電路載體或基板110，將焊錫球325以植球方式設置在電路載體或基板的背面，然後經由雷射切割或機械切割的方式將電路載體或基板110切割成複數個單獨基板單元113，其中電路載體或基板例如是PCB基板或BGA基板。
24L圖為本發明實施例中複數POP封裝的上視圖，其中第32K圖係沿著切割線A-A之剖面示意圖。另外，複數個I/O連接埠305可裝設接合在具有一或複數USB插頭、高畫質多媒體介面(high-definition-multimedia-interface(HDMI))插頭、音頻插頭、互聯網插頭、電源插頭和/或插入其中的視頻圖形陣列(VGA)插頭的基板單元113上。
邏輯運算驅動器的應用
經由使用商業化標準商品化標準邏輯運算驅動器300，可將現有的系統設計、製造生產及(或)產品產業改變成一商業化的系統/產品產業，像是現在商業化的DRAM、或快閃記憶體產業，一系統、電腦、智慧型手機或電子設備或裝置可變成一商業化標準硬體包括主要的記憶體驅動器310及單層封裝商品化標準邏輯運算驅動器300，第33A圖至第33C圖為本發明實施例中邏輯運算及記憶體驅動器的各種應用之示意圖。如第33A圖至第33C圖，單層封裝商品化標準邏輯運算驅動器300具有足夠大數量的輸入/輸出(I/O)以支持(支援)用於編程全部或大部分應用程式/用途的輸入/輸出I/O連接埠305。單層封裝商品化標準邏輯運算驅動 器300的I/Os(由金屬柱或凸塊122提供)支持用於編程所需求的I/O連接埠，例如，執行人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(Car GP)、數位訊號處理、微控制器及(或)中央處理(CP)的功能或任何組合的功能。單層封裝商品化標準邏輯運算驅動器300可適用於(1)編程或配置I/O用於軟體或應用開發人員下載應用軟體或程式碼儲存在記憶體驅動器310，通過複數I/O連接埠305或連接器連接或耦接至單層封裝商品化標準邏輯運算驅動器300的複數I/Os，及(2)執行複數I/Os通過複數I/OsI/O連接埠305或連接器連接或耦接至單層封裝商品化標準邏輯運算驅動器300的複數I/Os，執行使用者的指令，例如產生一微軟word檔案、或一power point簡報檔案或excel檔案，複數I/OsI/O連接埠305或連接器連接或耦接至相對應單層封裝商品化標準邏輯運算驅動器300的複數I/Os，可包括一或複數(2、3、4或大於4)USB連接端、一或複數IEEE 1394連接端、一或複數乙太網路連接端、一或複數HDMI連接端、一或複數VGA連接端、一或複數電源供應連接端、一或複數音源連接端或串行連接端，例如RS-232或通訊(COM)連接端、無線收發I/Os連接端及/或藍芽收發器I/O連接端等，複數I/OsI/O連接埠305或連接器可被設置、放置、組裝或連接在基板、軟板或母板上，例如PCB板、具有交互連接線結構(如第26W圖所示)的矽基板、具有交互連接線結構的金屬基板、具有交互連接線結構的玻璃基板、具有交互連接線結構陶瓷基板或具有交互連接線結構的軟性基板或薄膜。單層封裝商品化標準邏輯運算驅動器300可使用其本身的金屬柱或凸塊122裝設接合組裝在基板、軟板或母板，類似晶片封裝技術的覆晶封裝或使用在LCD驅動器封裝技術的COF封裝技術。
第33A圖為本發明實施例用於一邏輯運算驅動器或FPGA IC模組的應用示意圖，如第33A圖所示，一桌上型或膝上型電腦、手機或智慧型手機或AI機械人330可包含可編程的單層封裝商品化標準邏輯運算驅動器300，其單層封裝商品化標準邏輯運算驅動器300包括複數處理器，例如包含基頻處理器301、應用處理器302及其它處理器303，其中應用處理器302可包含CPU、南穚、北穚及圖形處理單元(GPU)，而其它處理器303可包括射頻(RF)處理器、無線連接處理器及(或)液晶顯示器(LCD)控制模組。單層封裝商品化標準邏輯運算驅動器300更可包含電源管理304的功能，經由軟體控制將每個處理器(301、302及303)獲得最低可用的電力需求功率。每一I/O連接埠305可連接單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122群組至各種外部設備，例如，這些I/O連接埠305可包含I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system(GPS))元件、無線區域網路(wireless-local-area-network(WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示設備307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括I/O連接埠4以連接至電腦或、手機或機械人330的音頻設置309，例如是麥克風或揚聲器，這些I/O連接埠305或連接器連接或耦至邏輯運算驅動器相對應的複數I/Os可包括I/O連接埠5，例如是記憶體驅動器用途的串行高級技術附件(Serial Advanced Technology Attachment,SATA)連接端或外部連結(Peripheral Components Interconnect express,PCIe)連接端，用以與電腦或、手機或機械人330的記憶體驅動器、磁碟或裝置310通訊，其中磁碟或裝置310包括硬碟驅動器、快閃記憶體驅動器及(或)固態硬碟驅動器，這些I/O連接埠305可包含I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含I/O連接埠7以連接電腦或、手機或機械人330的乙太網路312。
或者，第33B圖為本發明實施例邏輯運算驅動器或FPGA IC模組的一應用示意圖，第33B圖的結構與第33A圖的結構相似，但是不同點在於電腦或、手機或機械人330在其內部更設置有電源管理晶片313而不是在單層封裝商品化標準邏輯運算驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一單層封裝商品化標準邏輯運算驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、磁碟或裝置310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
或者，第33C圖為本發明實施例邏輯運算驅動器或FPGA IC模組之應用示意圖，如第33C圖所示，一桌上型或膝上型電腦、手機或智慧型手機或AI機械人330在另一實施例中可 包括複數單層封裝商品化標準邏輯運算驅動器300，該些單層封裝商品化標準邏輯運算驅動器300可編程為複數處理器，例如，一第一個單層封裝商品化標準邏輯運算驅動器300(也就左邊那個)可編成為基頻處理器301，一第二個單層封裝商品化標準邏輯運算驅動器300(也就右邊那個)可被編程為應用處理器302，其包括2可包含CPU、南穚、北穚及圖形處理單元(GPU)，第一個單層封裝商品化標準邏輯運算驅動器300更包括一電源管理304的功能以使基頻處理器301經由軟體控制獲得最低可用的電力需求功率。第二個單層封裝商品化標準邏輯運算驅動器300包括一電源管理304的功能以使應用處理器302經由軟體控制獲得最低可用的電力需求功率。第一個及第二個單層封裝商品化標準邏輯運算驅動器300更包含各種I/O連接埠305以各種連接方式/裝置連接各種裝置，例如，這些I/O連接埠305可包含設置在第一個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠1以連接至電腦或、手機或機械人330的無線訊號通訊元件306，例如是全球定位系統(global-positioning-system(GPS))元件、無線區域網路(wireless-local-area-network(WLAN))元件、藍芽元件或射頻(RF)裝置，這些I/O連接埠305包含設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠2以連接至電腦或、手機或機械人330的各種顯示設備307，例如是LCD顯示裝置或有機發光二極體顯示裝置，這些I/O連接埠305包含設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠3以連接至電腦或、手機或機械人330的照相機308，這些I/O連接埠305可包括設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠4以連接至電腦或、手機或機械人330的音頻設置309，例如是麥克風或揚聲器，這些I/O連接埠305可包括設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠5，用以與電腦或、手機或機械人330的記憶體驅動器、磁碟或裝置310連接，其中磁碟或裝置310包括磁碟或固態硬碟驅動器(SSD)，這些I/O連接埠305可包含設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠6以連接至電腦或、手機或機械人330的鍵盤311，這些I/O連接埠305可包含設置在第二個單層封裝商品化標準邏輯運算驅動器300上的I/O連接埠7，以連接電腦或、手機或機械人330的乙太網路312。每一第一個及第二個單層封裝商品化標準邏輯運算驅動器300可具有專用I/O連接埠314用於第一個及第二個單層封裝商品化標準邏輯運算驅動器300之間的資料傳輸，電腦或、手機或機械人330其內部更設置有電源管理晶片313而不是在第一個及第二個單層封裝商品化標準邏輯運算驅動器300的外面，其中電源管理晶片313適用於經由軟體控製的方式將每一第一個及第二個單層封裝商品化標準邏輯運算驅動器300、無線通訊元件306、顯示裝置307、照相機308、音頻裝置309、記憶體驅動器、磁碟或裝置310、鍵盤311及乙太網路312，放置(或設置)於可用最低電力需求狀態之。
記憶體驅動器
本發明也與商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟記憶體驅動器310有關(其中310以下簡稱”驅動器”，即下文提到”驅動器”時，表示為商業化標準記憶體驅動器、封裝、封裝驅動器、裝置、模組、硬碟、硬碟驅器、固態硬碟或固態硬碟驅器)，且記憶體驅動器310在一多晶片封裝內用於資料儲存複數商業化標準非揮發性記憶體IC晶片250，第34A圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第34A圖所示，記憶體驅動器310第一型式可以是一非揮發性記憶體驅動器322，其可用於如第32A圖至第32K圖中驅動器至驅動器的組裝，其封裝具有複數高速、高頻寬非揮發性記憶體IC晶片250以半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，但是不同點在於第34A圖中半導體晶片100的排列，每一高速、高頻寬的非揮發性記憶體IC晶片250可以是裸晶型式NAND快閃記憶體晶片或複數晶片封裝型式快閃記憶體晶片，即使記憶體驅動器310斷電時資料儲存在商業化標準記憶體驅動器310內的非揮發性記憶體IC晶片250可保留，或者，高速、高頻寬非揮發性記憶體IC晶片250可以是裸晶型式非揮發性隨機存取記憶體(NVRAM)IC晶片或是封裝型式的非揮發性隨機存取記憶體(NVRAM)IC晶片，NVRAM可以是鐵電隨機存取記憶體(Ferroelectric RAM(FRAM))，磁阻式隨機存取記憶體(Magnetoresistive RAM(MRAM))、相變化記憶體(Phase-change RAM(PRAM))，每一複數NAND快閃晶片250可具有標準記憶體密度、內量或尺寸大於或等於64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”為位元，每一複數NAND快閃晶片250可使用先進NAND快閃技術或下一世代製程技 術或設計及製造，例如，技術先進於或等於45nm、28nm、20nm、16nm及(或)10nm，其中先進的NAND快閃技術可包括在平面快閃記憶體(2D-NAND)結構或立體快閃記憶體(3D NAND)結構中使用單一單層式儲存(Single Level Cells(SLC))技術或多層式儲存(multiple level cells(MLC))技術(例如，雙層儲存(Double Level Cells DLC)或三層儲存(triple Level cells TLC))，此3D NAND結構可包括複數NAND記憶單元的堆疊層(或級)，例如大於或等於4、8、16、32或72個NAND記憶單元的堆疊層。因此，商業化標準記憶體驅動器310可具有標準非揮發性記憶體，其記憶體密度、容量或尺寸大於或等於8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位元。
第34B圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34B圖所示，記憶體驅動器310的第二型式可以是非揮發性記憶體驅動器322，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數如第34A圖非揮發性記憶體IC晶片250、複數專用I/O晶片265及一專用控制晶片260用於半導體晶片100，其中非揮發性記憶體IC晶片250及專用控制晶片260可排列成矩陣，記憶體驅動器310的結構及製程可參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，其不同之處在於如第34B圖中半導體晶片100的排列方式，非揮發性記憶體IC晶片250可環繞專用控制晶片260，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體IC晶片250的規格可參考如第34A圖所述，在記憶體驅動器310中的專用控制晶片260封裝的規格及說明可參考如第19A圖在單層封裝商品化標準邏輯運算驅動器300中的專用控制晶片260封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第19A圖至第19N圖在單層封裝商品化標準邏輯運算驅動器300中的專用I/O晶片265封裝的規格及說明。
第34C圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34C圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第三型式可以是非揮發性記憶體驅動器322，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數如第34A圖非揮發性記憶體IC晶片250、複數專用I/O晶片265及一專用控制及I/O晶片266用於半導體晶片100，其中非揮發性記憶體IC晶片250及專用控制及I/O晶片266可排列成矩陣，記憶體驅動器310的結構及製程可參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，其不同之處在於如第34C圖中半導體晶片100的排列方式，非揮發性記憶體IC晶片250可環繞專用控制及I/O晶片266，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，非揮發性記憶體IC晶片250的規格可參考如第34A圖所述，在記憶體驅動器310中的專用控制及I/O晶片266封裝的規格及說明可參考如第19B圖在單層封裝商品化標準邏輯運算驅動器300中的專用控制及I/O晶片266封裝的規格及說明，在記憶體驅動器310中的專用I/O晶片265封裝的規格及說明可參考如第19A圖至第19N圖在單層封裝商品化標準邏輯運算驅動器300中的專用I/O晶片265封裝的規格及說明。
第34D圖為本發明實施例商業化標準記憶體驅動器的上視圖，如第34D圖所示，記憶體驅動器310的第四型式可以是揮發性記憶體驅動器323，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM晶片如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內的一可編程邏輯區塊(LB)201封裝或例如是高速、高頻寬快取SRAM晶片，用於半導體晶片100排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，但其不同之處在於如第34D圖半導體晶片100的排列方式。在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM晶片及SRAM的晶片組合。
如第34E圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34E圖所示，一第五型式記憶體驅動器310可以係一揮發性記憶體驅動器323，其可用於如第32A圖至第32K圖中驅動器至驅動器封裝，其封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM晶片或高速高頻寬快取SRAM晶片、複數專用I/O晶片265及一專用控制 晶片260用於半導體晶片100，其中揮發性記憶體(VM)IC晶片324及專用控制晶片260可排列成一矩陣，其中記憶體驅動器310的結構及製程可以參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，但其不同之處在於如第34E圖半導體晶片100的排列方式。在此案列中，用於安裝每個複數DRAM IC晶片321的位置可以被改變以用於安裝SRAM晶片，每一複數專用I/O晶片265可被揮發性記憶體晶片環繞，例如是複數DRAM IC晶片321或SRAM晶片，每一D複數專用I/O晶片265可沿著記憶體驅動器310的一邊緣排列，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM晶片及SRAM的晶片組合。封裝在記憶體驅動器310內的專用控制晶片260的規格說明可以參考封裝在如第19A圖中的單層封裝商品化標準邏輯運算驅動器300之專用控制晶片260的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300中的專用I/O晶片265規格說明。
如第34F圖為本發明實施例另一商業化標準記憶體驅動器的上視圖，如第34F圖所示，專用控制晶片260及複數專用I/O晶片265具有組合成一專用專用控制及I/O晶片266(也就是專用控制晶片及專用I/O晶片)，以執行上述控制及複數專用控制晶片260、I/O晶片265的複數功能，記憶體驅動器310的第六型式可以是揮發性記憶體驅動器323，其用於如第32A圖至第32K圖中驅動器至驅動器封裝，封裝具有複數揮發性記憶體(VM)IC晶片324，例如是高速、高頻寬複數DRAM晶片如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300內的一324封裝或例如是高速、高頻寬快取SRAM晶片、複數專用I/O晶片265及用於半導體晶片100的專用控制及I/O晶片266，其中揮發性記憶體(VM)IC晶片324及專用控制及I/O晶片266可排列成如第34F圖中的矩陣，專用控制及I/O晶片266可被揮發性記憶體晶片環繞，其中揮發性記憶體晶片係如是複數DRAM IC晶片321或SRAM晶片，在一案列中記憶體驅動器310中全部的揮發性記憶體(VM)IC晶片324可以是複數DRAM IC晶片321，或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是SRAM晶片。或者，記憶體驅動器310的所有揮發性記憶體(VM)IC晶片324都可以是DRAM晶片及SRAM的晶片組合。記憶體驅動器310的結構及製程可參考單層封裝商品化標準邏輯運算驅動器300的結構及製程，但其不同之處在於如第34F圖中半導體晶片100的排列方式，每一複數專用I/O晶片265可沿著記憶體驅動器310的邊緣排列，封裝在記憶體驅動器310內的專用控制及I/O晶片266的規格說明可以參考封裝在如第19B圖中的單層封裝商品化標準邏輯運算驅動器300之專用控制及I/O晶片266的規格說明，封裝在記憶體驅動器310中的專用I/O晶片265的規格說明可以參考封裝在如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300中的專用I/O晶片265規格說明，封裝在記憶體驅動器310中的複數DRAM IC晶片321的規格說明可以參考封裝在如第19A圖至第19N圖中單層封裝商品化標準邏輯運算驅動器300中的複數DRAM IC晶片321規格說明。
或者，另一型式的記憶體驅動器310可包括非揮發性記憶體IC晶片250及揮發性記憶體晶片的組合，例如，如第34A圖至第34C圖所示，用於安裝非揮發性記憶體IC晶片250的某些位置可被改變用於安裝揮發性記憶體晶片，例如高速、高頻寬複數DRAM IC晶片321或高速、高頻寬SRAM晶片。
用於邏輯驅動器及記憶體驅動器的FISC至FISC封裝
或者，第35A圖至第35C圖為本發明實施例中用於邏輯及記憶體驅動器各種封裝之剖面示意圖。如第35A圖所示，記憶體驅動器310的金屬柱或凸塊122可接合單層封裝商品化標準邏輯運算驅動器300的金屬柱或凸塊122以形成複數接合接合接點586在記憶體、邏輯運算記憶體驅動器310及商品化標準邏輯運算驅動器300之間，例如，由第四型式的金屬柱或凸塊122提供的一邏輯及記憶體驅動器300及310的複數焊錫球或凸塊(如第26R圖所示)接合至其它的邏輯及記憶體驅動器300及310的第一型式金屬柱或凸塊122之銅層，以便形成接合接合接點586在記憶體、邏輯運算記憶體驅動器310及商品化標準邏輯運算驅動器300之間。
對於在一單層封裝商品化標準邏輯運算驅動器300的半導體晶片100之間的高速 及高頻寬的通訊，其中半導體晶片100就是如第19A圖至第19N圖中非揮發性、非揮發性記憶體IC晶片250或揮發性記憶體(VM)IC晶片324，記憶體驅動器310的一半導體晶片100可與半導體晶片100的單層封裝商品化標準邏輯運算驅動器300對齊並垂直設置在單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100上方。
如第35A圖所示，記憶體驅動器310可包括由TISD101本身的交互連接線金屬層99提供的複數第一堆疊部分，其中每一第一堆疊部分可對齊並堆疊在一接合接合接點586上或上方及位在本身的一半導體晶片100與一接合接合接點586，另外，對於記憶體驅動器310，其多個微型金屬柱或凸塊34可分別可對齊並堆疊在本身第一堆疊部分上或上方及位在本身的一半導體晶片100及本身第一堆疊部分之間，以分別地連接本身的一半導體晶片100至第一堆疊部分。
如第35A圖所示，單層封裝商品化標準邏輯運算驅動器300可包括由TISD101本身的交互連接線金屬層99提供的複數第二堆疊部分，其中每一第二堆疊部分可對齊並堆疊在一接合接合接點586下或或下方及位在本身的一半導體晶片100與一接合接合接點586，另外，對於單層封裝商品化標準邏輯運算驅動器300，其多個微型金屬柱或凸塊34可分別可對齊並堆疊在本身第二堆疊部分下或下方及位在本身的一半導體晶片100及本身第二堆疊部分之間，以分別地連接本身的一半導體晶片100至第二堆疊部分。
因此，如第35A圖所示，此堆疊結構從下到上包括單層封裝商品化標準邏輯運算驅動器300的一微型金屬柱或凸塊34、單層封裝商品化標準邏輯運算驅動器300的TISD101之一第二堆疊部分、一接合接合接點586、記憶體驅動器310的TISD101之一第一堆疊部分及記憶體驅動器310的微型金屬柱或凸塊34，可垂直堆疊在一起形成一垂直堆疊的路徑587在一單層封裝商品化標準邏輯運算驅動器300的半導體晶片100與記憶體驅動器310之一半導體晶片100之間，用於訊號傳輸或電源或接地的輸送，在一方面，複數垂直堆疊之路徑587具有連接點數目等於或大於64、128、256、512、1024、2048、4096、8K或16K，例如，連接至單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100與記憶體驅動器310的一半導體晶片100之間，用於電源或接地的輸送。
如第35A圖所示，商品化標準邏輯運算驅動器300的半導體晶片100的其中之一可包括如第13B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，以及商品化標準邏輯運算驅動器300中的半導體晶片100的其中可包括如第13B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第35A圖所示，每一邏輯及記憶體驅動器300及310本身的BISD 79的金屬接墊77E上的金屬或焊錫凸塊583用於連接邏輯及記憶體驅動器300及310至一外部電路，對於每一邏輯及記憶體驅動器300及310本身可(1)通過本身的BISD 79的複數交互連接線金屬層77耦接至本身的一半導體晶片100；(2)通過本身的BISD 79之複數交互連接線金屬層77依序耦接至其它邏輯及記憶體驅動器300及310的一半導體晶片100、一或複數本身的TPVS158、本身的TISD101的交互連接線金屬層99、一或複數接合接合接點586、其它邏輯及記憶體驅動器300及310的TISD101之交互連接線金屬層99，及其它邏輯及記憶體驅動器300及310的一或複數微型金屬柱或凸塊34；或(3)通過本身的BISD 79的複數交互連接線金屬層77依序耦接至其它邏輯及記憶體驅動器300及310的一金屬或焊錫凸塊583、一或複數TPVS158、本身的TISD101的交互連接線金屬層99、一或複數接合接合接點586、其它邏輯及記憶體驅動器300及310的TISD101之交互連接線金屬層99、其它邏輯及記憶體驅動器300及310的一或複數TPVS158，及其它邏輯及記憶體驅動器300及310的BISD 79之複數交互連接線金屬層77。
或者，如第35B圖至第35D圖，此二圖的結構類於第35A圖所示的結構，對於第35B圖至第35D圖中所示的元件圖號若與第35A圖相同，其相同的元件圖號可參考上述第35A圖所揭露的元件規格及說明，其不同之處在於第35A圖及第35B圖中，記憶體驅動器310不具有用於外部連接的金屬或焊錫凸塊583、BISD 79及TPVS158，及記憶體驅動器310的每一半導體晶片100具有一背面曝露在記憶體驅動器310的環境中，而第35A圖與第35C圖不同之處在於，商品化標準邏輯運算驅動器300不具有用於外部連接的金屬或焊錫凸塊583、BISD 79及TPVS158，及商品化標準邏輯運算驅動器300的每一半導體晶片100具有一背面曝露在商品化標準邏輯運算驅動器300的環境中，其不同之處在於第35A圖及第35D圖中，商品化標準邏輯運算驅動器300不具有用於外部連接的金屬或焊錫凸塊583、BISD 79及TPVS158，及商品化標準邏輯運算驅動器300的每一半導體晶片100具有一背面與例如由銅或鋁製成的一散熱鰭片316接合。
如第35A圖至第35C圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100與COIP記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第19F圖至第19N圖中的GPU晶片，而半導體晶片100也就是如第34A圖至第34F圖所示的高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVMIC晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K，或者，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100與COIP記憶體驅動器310的一半導體晶片100之間，其中半導體晶片100例如第19F圖至第19N圖中的TPU晶片，而半導體晶片100也就是如第34A圖至第34F圖所示的高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVM晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
或者，第35E圖及第35F圖為本發明實施例一具有一或多個記憶體IC晶片的邏輯運算驅動器封裝剖面示意圖，如第35E圖所示，一或多個記憶體IC晶片317，例如是高速、高頻存取SRAM晶片、DRAM IC晶片或用於MRAM或RRAM的NVMIC晶片，其記憶體IC晶片317可具有複數電性接點，例如是含錫凸塊或接墊，或銅凸塊或接墊在一主動表面上，用以接合至商品化標準邏輯運算驅動器300的金屬柱或凸塊122以形成複數接合接點586在商品化標準邏輯運算驅動器300與每一記憶體IC晶片317之間，例如，商品化標準邏輯運算驅動器300可具有第4型式的金屬柱或凸塊122接合至每一記憶體IC晶片317的電性接點的一銅層，以在商品化標準邏輯運算驅動器300與該每一記憶體IC晶片317之間形成接合接點586，其金屬柱或凸塊122具有如第26R圖中的銲錫球或凸塊，另一舉例，該商品化標準邏輯運算驅動器300具有第一型的金屬柱或凸塊122接合至每一記憶體IC晶片317的電性接點的一含錫層或凸塊，以在商品化標準邏輯運算驅動器300與該每一記憶體IC晶片317之間形成接合接點586，其金屬柱或凸塊122具有如第26R圖中的銅層，接著一底部填充材料114填充在商品化標準邏輯運算驅動器300與每一記憶體IC晶片317之間的間隙中，覆蓋每一接合接點586的側壁，底部填充材料114例如是聚合物材質。
對於在其中之一記憶體IC晶片317與商品化標準邏輯運算驅動器300的其中之一半導體晶片100之間的高速及高頻寬通信，其中半導體晶片100例如是在第19A圖至第19N圖中的商品化標準商業化標準FPGA IC晶片200或PCIC晶片269，其中之一記憶體IC晶片317可與商品化標準邏輯運算驅動器300的其中之一半導體晶片100對準並且垂直排列在該商品化標準邏輯運算驅動器300的半導體晶片100上方，該記憶體IC晶片317的其中之一具有一組的電性接點分別與商品化標準邏輯運算驅動器300的第二堆疊部分對準並垂直排列在商品化標準邏輯運算驅動器300的第二堆疊部分上方，用以資料或信號傳輸或是在記憶體IC晶片317的其中之一與商品化標準邏輯運算驅動器300的半導體晶片100其中之一之間的電源/接地傳輸，其中每一第二堆疊部分係位在記憶體IC晶片317其中之一及商品化標準邏輯運算驅動器300的半導體晶片100其中之一之間，每一記憶體IC晶片317可具一組電性接點，每一電性接點垂直地排列在第二堆疊部分其中之一上方，並經由位在每一該電性接點與第二堆疊部分其中之一之間的接合接點586，使該電性接點連接至第二堆疊部分的其中之一，因此，該組中的每一電性接點，其中之一該接 合接點586與其中之一該第二堆疊部分可堆疊在一起以形成垂直堆疊之路徑587。
在一方面，如第35E圖所示，多個垂直堆疊之路徑587具有等於或大於64、128、256、512、1024、2048、4096、8K或16K的數量，垂直堆疊之路徑587例如可連接商品化標準邏輯運算驅動器300的其中之一半導體晶片100與其中之一記憶體IC晶片317之間，用於並聯信號傳輸或用於電源或接地傳輸，在一方面，商品化標準邏輯運算驅動器300的其中之一半導體晶片100可包括如第13B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間或小於10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，及其中之一記憶體IC晶片317可包括如第13B圖中的小型I/O電路203，其小型I/O電路203具有驅動能力、負載、輸出電容或輸入電容介於0.01pF至10pF之間、介於0.05pF至5pF之間、介於0.01pF至2pF之間、介於0.01pF至1pF之間，每一小型I/O電路203可經由其金屬接墊372其中之一耦接至垂直堆疊之路徑587其中之一，例如每一小型I/O電路203可組成小型ESD保護電路373、小型接收器375及小型驅動器374。
如第35E圖，該商品化標準邏輯運算驅動器300具有金屬或焊錫凸塊583形成在BISD 79的金屬接墊77E上，用於連接商品化標準邏輯運算驅動器300至一外部電路，對於商品化標準邏輯運算驅動器300，其中之一金屬或焊錫凸塊583可(1)依序經由BISD 79的標準商業化商業化標準FPGA IC晶片200、一或多個其TPVs158、其TISD101的交互連接金屬層99及一或多個其微型金屬凸塊34耦接至其半導體晶片100其中之一；或(2)依序經由其BISD 79的交互連接金屬層77、一或多個其TPVs158、其TISD101的交互連接金屬層99及一或多個接合接點586耦接至其中之一記憶體IC晶片317。
如第35E圖及第35F圖所示，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100與其中之一記憶體IC晶片317之間，其中半導體晶片100例如第19F圖至第19N圖中的GPU晶片，而記憶體IC晶片317也就是高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVMIC晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K，或者，對於並聯訊號傳輸的例子，並聯的垂直堆疊之路徑587可排列在單層封裝商品化標準邏輯運算驅動器300的一半導體晶片100與其中之一記憶體IC晶片317之間，其中半導體晶片100例如第19F圖至第19N圖中的TPU晶片，而半導體晶片100也就是高速、高頻寬緩存SRAM晶片、DRAM晶片或用於MRAM或RRAM的NVM晶片，而半導體晶片100具有一資料位元頻寬等於或大於64、128、256、512、1024、4096、8K或16K。
在資料中心與使用者之間的互聯網或網路
第36圖為本發明實施例多個資料中心與多個使用者之間的網路方塊示意圖，如第36圖所示，在雲端590上有複數個資料中心591經由網路592連接至每一其它或另一個資料中心591，在每一資料中心591可係上述說明中商品化標準邏輯運算驅動器300中的其中之一或複數個，或是上述說明中記憶體驅動器310中的其中之一或複數個而允許用於在一或多個使用者裝置593中，例如是電腦、智能手機或筆記本電腦、卸載和/或加速人工智能(AI)、機器學習、深度學習、大數據、物聯網(IOT)、工業電腦、虛擬實境(VR)、增強現實(AR)、汽車電子、圖形處理(GP)、視頻流、數字信號處理(DSP)、微控制(MC)和/或中央處理器(CP)，當一或多個使用者裝置593經由互聯網或網路連接至商品化標準邏輯運算驅動器300及或記憶體驅動器310在雲端590的其中之一資料中心591中，在每一資料中心591，商品化標準邏輯運算驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592相互耦接或接接另一商品化標準邏輯運算驅動器300，或是商品化標準邏輯運算驅動器300可通過每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至記憶體驅動器310，其中記憶體驅動器310可經由每一資料中心591的本地電路(local circuits)及/或互聯網或網路592耦接至每一其它或另一記憶體驅動器310。因此雲端590中的資料中心591中的商品化標準邏輯運算驅動器300及記憶體驅動器310可被使用作為使用者裝置593的基礎設施即服務(IaaS)資源，其與雲 中租用虛擬存儲器(virtual memories,VM)類似，現場可編程閘極陣列(FPGA)可被視為虛擬邏輯(VL)，可由使用者租用，在一情況中，每一商品化標準邏輯運算驅動器300在一或多個資料中心591中可包括商品化標準商業化標準FPGA IC晶片200，其商品化標準商業化標準FPGA IC晶片200可使用先進半導體IC製造技術或下一世代製程技術或設計及製造，例如，技術先進於28nm之技術，一軟體程式可使用一通用編程語言中被寫入使用者裝置593中，例如是C語言、Java、C++、C#、Scala、Swift、Matlab、Assembly Language、Pascal、Python、Visual Basic、PL/SQL或JavaScript等軟體程式語言，軟體程式可由使用者裝置590經由互聯網或網路592被上載(傳)至雲端590，以編程在資料中心591或雲端590中的商品化標準邏輯運算驅動器300，在雲端590中的被編程之商品化標準邏輯運算驅動器300可通過互聯網或網路592經由一或另一使用者裝置593使用在一應用上。
軟體工具為使用者或軟體開發人員提供了流行的、通用的或容易學習的編程語言等功能，例如是
結論及優點
因此，現有的邏輯ASIC或COT IC晶片產業可經由使用商業化標準商品化標準邏輯運算驅動器300被改變成一商業化邏輯運算IC晶片產業，像是現有商業化DRAM或商業化快閃記憶體IC晶片產業，對於同一創新應用，因為商業化標準商品化標準邏輯運算驅動器300性能、功耗及工程及製造成本可比優於或等於ASICIC晶片或COTIC晶片，商業化標準商品化標準邏輯運算驅動器300可用於作為設計ASICIC晶片或COTIC晶片的代替品，現有邏輯ASICIC晶片或COTIC晶片設計、製造及(或)生產(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成像是現有商業化DRAM或快閃記憶體IC晶片設計、製造及(或)製造的公司；或像是DRAM模組設計、製造及(或)生產的公司；或像是記憶體模組、快閃USB棒或驅動器、快閃固態驅動器或硬碟驅動器設計、製造及(或)生產的公司。現有邏輯IC晶片或COTIC晶片設計及(或)製造公司(包括包括無廠IC晶片設計及生產公司、IC晶圓廠或接單製造(可無產品)、公司及(或)、垂直整合IC晶片設計、製造及生產的公司)可變成以下產業模式的公司：(1)設計、製造及(或)販賣複數商業化標準FPGA IC晶片200的公司；及(或)(2)設計、製造及(或)販賣商業化標準商品化標準邏輯運算驅動器300的公司，個人、使用者、客戶、軟體開發者應用程序開發人員可購買此商業化標準邏輯運算器及撰寫軟體之原始碼，進行針對他/她所期待的應用進行程序編寫，例如，在人工智能(Artificial Intelligence,AI)、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)。此邏輯運算器可編寫執行例如是圖形晶片、基頻晶片、以太網路晶片、無線晶片(例如是802.11ac)或人工智能晶片等功能的晶片。此邏輯運算器或者可編寫執行人工智能、機器學習、深度學習、大數據資料庫儲存或分析、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、車用電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能或其中的任一種組合之功能。
本發明揭露一商業化標準邏輯運算驅動器，此商業化標準邏輯運算驅動器為一多晶片封裝用經由現場編程(field programming)方式達到計算及(或)處理功能，此晶片封裝包括數FPGA IC晶片及一或複數可應用在不同邏輯運算的非揮發性記憶體IC晶片，此二者不同點在於前者是一具有邏輯運算功能的計算/處理器，而後者為一具有記憶體功能的資料儲存器，此商業化標準邏輯運算驅動器所使用的非揮發性記憶體IC晶片是類似使用一商業化標準固態儲存硬碟(或驅動器)、一資料儲存硬碟、一資料儲存軟碟、一通用序列匯流排(Universal Serial Bus(USB))快閃記憶體碟(或驅動器)、一USB驅動器、一USB記憶棒、一快閃記憶碟或一USB記憶體。
本發明揭露一種商業化標準邏輯運算驅動器，可配設在熱插拔裝置內，供主機在運作時，可以在不斷電的情況下，將該熱插拔裝置插入於該主機上並與該主機耦接，使得該主機可配合該熱插拔裝置內的該邏輯運算驅動器運作。
本發明另一方面更揭露一降低NRE成本方法，此方法係經由商業化標準邏輯運 算驅動器實現在半導體IC晶片上的創新及應用或加速工作量處理。具有創新想法或創新應用的人、使用者或開發者需購買此商業化標準邏輯運算驅動器及可寫入(或載入)此商業化標準邏輯運算驅動器的一開發或撰寫軟體原始碼或程式，用以實現他/她的創新想法或創新應用或加速工作量處理。此實現的方法與經由開發一ASIC晶片或COT IC晶片實現的方法相比較，本發明所提供實現的方法可降低NRE成本大於2.5倍或10倍以上。對於先進半導體技術或下一製程世代技術時(例如發展至小於30奈米(nm)或20奈米(nm))，對於ASIC晶片或COT晶片的NRE成本大幅地增加，例如增加超過美金5百萬元、美金1千萬元，甚至超過2千萬元、5千萬元或1億元。如ASIC晶片或COT IC晶片的16奈米技術或製程世代所需的光罩的成本就超過美金2百萬元、美金5百萬元或美金1千萬元，若使用邏輯運算驅動器實現相同或相似的創新或應用可將此NRE成本費用降低小於美金1仟萬元，甚至可小於美金7百萬元、美金5百萬元、美金3百萬元、美金2百萬元或美金1百萬元。本發明可激勵創新及降低實現IC晶片設計在創新上的障礙以及使用先進IC製程或下一製程世代上的障礙，例如使用比30奈米、20奈米或10奈米更先進的IC製程技術。
本發明另外揭露一種將邏輯ASIC晶片或COT晶片硬體產業模式經由商業化標準邏輯運算器改變成一軟體產業模式。在同一創新及應用上，標準商業邏輯運算驅動器從效能、功耗、工程及製造成本應可比現有的ASIC晶片或COT IC晶片好或相同，現有的ASIC晶片或COT IC晶片的設計公司或供應商可變成軟體開發商或供應商，及變成以下的產業模式：(1)變成軟體公司針對自有的創新及應用進行軟體研發或軟體販售，進而讓客戶安裝軟體在客戶自己擁有的商業化標準邏輯運算器中；及/或(2)仍是販賣硬體的硬體公司而沒有進行ASIC晶片或COT IC晶片的設計及生產。在情況(2)時，客戶或使用者可安裝自我研發的軟體可安裝在販賣的標準商業邏輯運算驅動器內的一或複數非揮發性記憶體IC晶片內，然後再賣給他們的客戶或使用者。在(1)情況及和(2)二種情況下，客戶/用戶或開發商/公司也可針對所期望寫軟體原始碼在標準商業邏輯運算驅動器內(也就是將軟體原始碼安裝在標準商業邏輯運算驅動器內的非揮發性記憶體IC晶片內)，例如在人工智能(Artificial Intelligence,AI)、機器學習、物聯網(Internet Of Things,IOT)、工業電腦、虛擬實境(VR)、擴增實境(AR)、自動駕駛或無人駕駛車、電子圖形處理(GP)、數位訊號處理(DSP)、微控制器(MC)或中央處理器(CP)等功能。用於系統、電腦、處理器、智慧型手機或電子儀器或裝置的設計、製造及(或)產品的公司可變成：(1)販賣商業化標準硬體的公司，對於本發明而言，此類型的公司仍是硬體公司，而硬體包括記憶體驅動器及邏輯運算驅動器；(2)為使用者開發系統及應用軟體，而安裝在使用者自有的商業化標準硬體中，對於本發明而言，此類型的公司是軟體公司；(3)安裝第三者所開發系統及應用軟體或程式在商業化標準硬體中以及販賣軟體下載硬體，對於本發明而言，此類型的公司是硬體公司。
本發明另一方面揭露一開發套件或工具，作為一使用者或開發者使用(經由)商業化標準邏輯運算驅動器實現一創新技術或應用技術，具有創新技術、新應用概念或想法的使用者或開發者可購買商業化標準邏輯運算驅動器及使用相對應開發套件或工具進行開發，或軟體原始碼或程式撰寫而加載至商業化標準邏輯運算驅動器中的複數非揮發性記憶體晶片中，以作為實現他(或她)的創新技術或應用概念想法。
除非另有述及，否則經敘述於本專利說明書中之所有度量值、數值、等級、位置、程度、大小及其他規格，包括在下文請求項中，係為近似或額定值，而未必精確；其係意欲具有合理範圍，其係與其有關聯之功能及與此項技藝中所習用與其相關者一致。
已被陳述或說明者之中全無意欲或應被解釋為會造成任何組件、步驟、特徵、目的、利益、優點或公開之相當事物之專用，而不管其是否被敘述於請求項中。
保護之範圍係僅被請求項所限制。當明白本專利說明書及下文之執行歷程加以解釋後，該範圍係意欲且應該被解釋為如與被使用於請求項中之語文之一般意義一致一樣寬廣，及涵蓋所有結構性與功能性相當事物。
481:樹突
362-1、362-2、362-3、362-4:記憶體單元
490-1、490-2、490-3、490-4:資料記憶體(DM)單元
201:可編程邏輯區塊(LB)
361:可編程交互連接線
211:多工器
379:交叉點開關
258-2:通過/不通過開關

Claims (28)

  1. 一多晶片封裝結構，包括： 一第一積體電路(IC)晶片包括一半導體基板及一電晶體，該電晶體位在該半導體基板的一上表面上； 一金屬連接通道(metal via)與該第一積體電路(IC)晶片位在同一水平面上，其中該金屬連接通道位在該第一積體電路(IC)晶片的側壁之外並沿一水平方向延伸的一空間中，其中該金屬連接通道提供一垂直方向的連接，該垂直方向垂直於該水平方向，該金屬連接通道具有厚度介於5微米至300微米之間的一銅層； 一第二積體電路(IC)晶片位在該第一積體電路(IC)晶片及該金屬連接通道上方且延伸橫跨該第一積體電路(IC)晶片之一邊界，其中該第二積體電路(IC)晶片具有一主動表面朝向著該第一積體電路(IC)晶片之該半導體基板的該上表面； 多個金屬凸塊位在該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間，其中該些金屬凸塊包括一第一金屬凸塊位在該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間，其中每一該金屬凸塊具有銲料(solder)，其中該第一金屬凸塊耦接該第一積體電路(IC)晶片至該第二積體電路(IC)晶片； 一第二金屬凸塊位在該第二積體電路(IC)晶片與該金屬連接通道之間，其中該第二金屬凸塊之中心位置垂直地位在該金屬連接通道上方，且在一水平方向上該第二金屬凸塊與該第一積體電路(IC)晶片之該邊界之間具有一距離，其中該第二金屬凸塊具有銲料，其中該第一金屬凸塊及該第二金屬凸塊位在該第二積體電路(IC)晶片的一底部表面上；以及 一金屬接觸接點位在該多晶片封裝結構的一底部表面處且垂直地位在該第一積體電路(IC)晶片下方。
  2. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括一聚合物層位在該空間中且與該第一積體電路(IC)晶片及金屬連接通道該位在同一水平面上，其中該金屬連接通道垂直地延伸穿過該聚合物層。
  3. 如申請專利範圍第2項所請求之多晶片封裝結構，其中該聚合物層具有一上表面與該金屬連接通道之一上表面共平面。
  4. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第一積體電路(IC)晶片包括一輸入/輸出(I/O)電路耦接至該第一金屬凸塊，其中該輸入/輸出電路具有小於2皮法(pF)的一驅動能力。
  5. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該第二積體電路(IC)晶片包括一輸入/輸出(I/O)電路耦接至該第一金屬凸塊，其中該輸入/輸出電路具有介於0.01皮法至2皮法之間的一驅動能力。
  6. 如申請專利範圍第1項所請求之多晶片封裝結構，更包括多個平行的金屬交互連接線，用於該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間的訊號傳輸，其中多個第一金屬接點位在該第一積體電路(IC)晶片之一上表面上及多個第二金屬接點位在該第二積體電路(IC)晶片之一底部表面上，其中每一該第二金屬接點垂直地對齊該第一金屬接點，其中每一該金屬凸塊位在其中之一該第一金屬接點與其中之一該第二金屬接點之間且耦接該第一金屬接點及該第二金屬接點，其中每一該金屬交互連接線包括其中之一該第一金屬接點、其中之一該第二金屬接點及其中之一該金屬凸塊。
  7. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些金屬交互連接線的數目大於或等於1024。
  8. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些金屬凸塊的數目大於或等於1024。
  9. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該些金屬凸塊提供用於該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間資料的平行訊號傳輸，該資料具有一資料位元寬度大於或等於1024。
  10. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該金屬連接通道耦接一電源供應電壓。
  11. 如申請專利範圍第1項所請求之多晶片封裝結構，其中該金屬連接通道耦接一接地參考電壓。
  12. 如申請專利範圍第1項所請求之多晶片封裝結構，其中每一該金屬凸塊之銲料包括錫金屬。
  13. 如申請專利範圍第1項所請求之多晶片封裝結構，包括一交互連接線結構位在該第一積體電路(IC)晶片與該金屬連接通道的下方且延伸橫跨該第一積體電路(IC)晶片之該邊界，其中該交互連接線結構包括一交互連接線金屬層位在該第一積體電路(IC)晶片及該金屬連接通道下方且延伸橫跨該第一積體電路(IC)晶片之該邊界，其中該交互連接線金屬層依序經由該金屬連接通道及該第二金屬凸塊耦接至該第二積體電路(IC)晶片，其中該金屬接觸接點位在該交互連接線結構的一底部表面處。
  14. 如申請專利範圍第1項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一邏輯晶片。
  15. 如申請專利範圍第1項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一記憶體晶片。
  16. 如申請專利範圍第1項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一靜態隨機存取記憶體(SRAM)晶片。
  17. 一多晶片封裝結構，包括： 一交互連接線結構，包括一交互連接線金屬層及一絕緣介電層位在該交互連接線金屬層上； 一第一積體電路(IC)晶片位在該交互連接線結構上方，其中該第一積體電路(IC)晶片包括一半導體基板、一電晶體及多個第一金屬接點，其中該電晶體位在該半導體基板的一上表面上，該些第一金屬接點位在該半導體基板上方且位在該第一積體電路(IC)晶片之一上表面處； 一金屬連接通道(metal via)位在該交互連接線結構上方且與該第一積體電路(IC)晶片位在同一水平面上，其中該金屬連接通道位在該第一積體電路(IC)晶片的側壁之外並沿一水平方向延伸的一空間中，其中該金屬連接通道提供一垂直方向的連接，該垂直方向垂直於該水平方向，該金屬連接通道具有厚度介於5微米至300微米之間的一銅層，其中該第一積體電路(IC)晶片耦接該金屬連接通道；以及 一第二積體電路(IC)晶片位在該第一積體電路(IC)晶片及該金屬連接通道上方且延伸橫跨該第一積體電路(IC)晶片之一邊界，其中該第二積體電路(IC)晶片具有一主動表面朝向著該第一積體電路(IC)晶片之該半導體基板的該上表面，其中多個第二金屬接點位在該第二積體電路(IC)晶片的一底部表面處且每一該第二金屬接點耦接該第一金屬接點，一第三金屬接點位在該第二積體電路(IC)晶片的該底部表面處且耦接該金屬連接通道，其中每一該第二金屬接點垂直地對齊該第一金屬接點，用於提供多個金屬交互連接線中的一個，其中該些金屬交互連接線相互平行且每一該金屬交互連接線包括其中之一該第一金屬接點及其中之一該第二金屬接點，該些金屬交互連接線用於該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間的訊號傳輸，其中該些金屬交互連接線的數目大於或等於512。
  18. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該第一積體電路(IC)晶片包括一輸入/輸出(I/O)電路耦接至該第一金屬接點，其中該輸入/輸出電路具有小於0.5皮法(pF)的一驅動能力。
  19. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該第一積體電路(IC)晶片包括一輸入/輸出(I/O)電路耦接至該第一金屬接點，其中該輸入/輸出電路具有小於0.1皮法(pF)的一驅動能力。
  20. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該第二積體電路(IC)晶片包括一輸入/輸出(I/O)電路耦接至該第二金屬接點，其中該輸入/輸出電路具有介於0.01皮法至2皮法之間的一驅動能力。
  21. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該金屬交互連接線的數目大於或等於1024。
  22. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該金屬交互連接線的數目大於或等於2048。
  23. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該第一積體電路(IC)晶片與該第二積體電路(IC)晶片之間的訊號傳輸為一資料輸傳，其中該資料輸傳具有一資料位元寬度大於或等於512。
  24. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該金屬連接通道耦接一電源供應電壓。
  25. 如申請專利範圍第17項所請求之多晶片封裝結構，其中該金屬連接通道耦接一接地參考電壓。
  26. 如申請專利範圍第17項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一邏輯晶片。
  27. 如申請專利範圍第17項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一記憶體晶片。
  28. 如申請專利範圍第17項所請求之多晶片封裝結構，該第一積體電路(IC)晶片及該第二積體電路(IC)晶片的其中之一為一靜態隨機存取記憶體(SRAM)晶片。
TW111132156A 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器 TWI807975B (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US201762530949P 2017-07-11 2017-07-11
US62530949 2017-07-11
US201762557727P 2017-09-12 2017-09-12
US62557727 2017-09-12
US201862630369P 2018-02-14 2018-02-14
US62630369 2018-02-14
US201862675785P 2018-05-24 2018-05-24
US62675785 2018-05-24
US16/029,701 2018-07-09
US16/029,701 US10447274B2 (en) 2017-07-11 2018-07-09 Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells

Publications (2)

Publication Number Publication Date
TW202303901A TW202303901A (zh) 2023-01-16
TWI807975B true TWI807975B (zh) 2023-07-01

Family

ID=64999274

Family Applications (4)

Application Number Title Priority Date Filing Date
TW113102053A TW202418530A (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
TW107123814A TWI782054B (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
TW111132156A TWI807975B (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器
TW112119587A TWI837001B (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW113102053A TW202418530A (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器
TW107123814A TWI782054B (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112119587A TWI837001B (zh) 2017-07-11 2018-07-10 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯運算驅動器

Country Status (2)

Country Link
US (7) US10447274B2 (zh)
TW (4) TW202418530A (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10447274B2 (en) * 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11565933B2 (en) * 2018-07-31 2023-01-31 Infineon Technologies Ag Sensor package
US10892299B2 (en) * 2018-07-31 2021-01-12 International Business Machines Corporation Magnetic field controlled transistor
WO2020024221A1 (zh) * 2018-08-02 2020-02-06 深圳市为通博科技有限责任公司 忆阻器电极材料的制备方法、制备装置和忆阻器电极材料
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11107896B2 (en) * 2018-11-29 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect features and methods of forming
KR102253282B1 (ko) * 2019-05-31 2021-05-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조
TWI698977B (zh) * 2019-06-14 2020-07-11 旺宏電子股份有限公司 電阻電路及人工智慧晶片
US11514300B2 (en) 2019-06-14 2022-11-29 Macronix International Co., Ltd. Resistor circuit, artificial intelligence chip and method for manufacturing the same
US11233049B2 (en) 2019-06-14 2022-01-25 Macronix International Co., Ltd. Neuromorphic computing device
US10923430B2 (en) * 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) * 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
CN110426960B (zh) * 2019-08-29 2020-07-31 苏州邈航科技有限公司 激光器控制系统及其带干扰观测器的内模控制器设计方法
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11049807B2 (en) 2019-09-25 2021-06-29 Sandisk Technologies Llc Three-dimensional memory device containing tubular blocking dielectric spacers
US11830783B2 (en) * 2019-10-11 2023-11-28 Intel Corporation Embedded substrate heat sink for bottom side cooling
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
JP2021150298A (ja) * 2020-03-16 2021-09-27 ラピスセミコンダクタ株式会社 半導体装置
US11748524B2 (en) * 2020-07-20 2023-09-05 International Business Machines Corporation Tamper resistant obfuscation circuit
CN111952674B (zh) * 2020-08-20 2021-06-25 陕西科技大学 一种氟掺杂氮化碳-聚合物复合型固态电解质和其制备方法及应用
US20220093790A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Co-integrated gallium nitride (gan) and complementary metal oxide semiconductor (cmos) integrated circuit technology
US11600325B2 (en) 2020-12-02 2023-03-07 International Business Machines Corporation Non volatile resistive memory logic device
US11942469B2 (en) * 2021-02-08 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Backside conducting lines in integrated circuits
KR20220143382A (ko) * 2021-04-16 2022-10-25 삼성전자주식회사 비스듬한 절단면을 갖는 게이트 전극을 포함하는 집적회로 칩 및 이의 제조 방법
US11791245B2 (en) * 2021-08-05 2023-10-17 Advanced Semiconductor Engineering, Inc. Electronic package and method for manufacturing the same
US11756620B2 (en) * 2021-09-01 2023-09-12 Macronix International Co., Ltd. Content-addressable memory and analog content-addressable memory device
US20230070119A1 (en) * 2021-09-07 2023-03-09 Macronix International Co., Ltd. Three-dimensional semiconductor structures
US12009351B2 (en) * 2021-11-12 2024-06-11 Advanced Semiconductor Engineering, Inc. Plurality of semiconductor devices between stacked substrates
CN117215974A (zh) * 2023-05-11 2023-12-12 深圳市华卓智能科技有限公司 一种解决usb3.0传输问题电路

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070166912A1 (en) * 2006-01-04 2007-07-19 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US20070279987A1 (en) * 2006-01-26 2007-12-06 Monolithic System Technology, Inc. Non-Volatile Memory Embedded In A Conventional Logic Process And Methods For Operating Same
US20120217549A1 (en) * 2011-03-24 2012-08-30 Yuniarto Widjaja Asymmetric semiconductor memory device having electrically floating body transistor
US20140183731A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package (PoP) Bonding Structures
US20140185264A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
TW201519379A (zh) * 2013-09-27 2015-05-16 Intel Corp 具有用於被動組件的疊置式基體之晶粒封裝技術
TW201611233A (zh) * 2014-09-15 2016-03-16 聯發科技股份有限公司 半導體封裝結構
US20160118390A1 (en) * 2014-02-27 2016-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for FinFET SRAM
TW201633500A (zh) * 2014-12-05 2016-09-16 三星電子股份有限公司 堆疊式封裝及具有其的可攜式電腦裝置
TW201719857A (zh) * 2015-08-31 2017-06-01 英特爾公司 用於多晶片封裝之無機中介件

Family Cites Families (199)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US5272368A (en) * 1991-05-10 1993-12-21 Altera Corporation Complementary low power non-volatile reconfigurable EEcell
US5587603A (en) * 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
US6034542A (en) * 1997-10-14 2000-03-07 Xilinx, Inc. Bus structure for modularized chip with FPGA modules
US6020633A (en) 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6081473A (en) 1998-12-15 2000-06-27 Lattice Semiconductor Corporation FPGA integrated circuit having embedded sram memory blocks each with statically and dynamically controllable read mode
US6396302B2 (en) 1999-02-25 2002-05-28 Xilinx, Inc. Configurable logic element with expander structures
US6356478B1 (en) * 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
US6388466B1 (en) 2001-04-27 2002-05-14 Xilinx, Inc. FPGA logic element with variable-length shift register capability
ITRM20010525A1 (it) 2001-08-30 2003-02-28 St Microelectronics Srl Memoria eeprom flash cancellabile per righe.
DE60239588D1 (de) 2001-12-28 2011-05-12 Fujitsu Semiconductor Ltd Programmierbare Logikschaltung mit ferroelektrischem Konfigurationsspeicher
US7162644B1 (en) 2002-03-29 2007-01-09 Xilinx, Inc. Methods and circuits for protecting proprietary configuration data for programmable logic devices
US7064579B2 (en) 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP4148507B2 (ja) 2002-08-28 2008-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション フィールドプログラマブルゲートアレイ
US7394626B2 (en) 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
US6943580B2 (en) 2003-02-10 2005-09-13 Altera Corporation Fracturable lookup table and logic element
US6828823B1 (en) 2003-05-16 2004-12-07 Lattice Semiconductor Corporation Non-volatile and reconfigurable programmable logic devices
US7095253B1 (en) 2003-07-21 2006-08-22 Xilinx, Inc. Programmable multi-chip module
US7598555B1 (en) 2003-08-22 2009-10-06 International Business Machines Corporation MgO tunnel barriers and method of formation
US7190190B1 (en) 2004-01-09 2007-03-13 Altera Corporation Programmable logic device with on-chip nonvolatile user memory
US20050218929A1 (en) 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US7030652B1 (en) 2004-04-23 2006-04-18 Altera Corporation LUT-based logic element with support for Shannon decomposition and associated method
US6998872B1 (en) * 2004-06-02 2006-02-14 Xilinx, Inc. Lookup table circuit optionally configurable as two or more smaller lookup tables with independent inputs
US7061271B1 (en) 2004-06-08 2006-06-13 Xilinx, Inc. Six-input look-up table for use in a field programmable gate array
US7853799B1 (en) 2004-06-24 2010-12-14 Xilinx, Inc. Microcontroller-configurable programmable device with downloadable decryption
US7193433B1 (en) * 2005-06-14 2007-03-20 Xilinx, Inc. Programmable logic block having lookup table with partial output signal driving carry multiplexer
US7747025B1 (en) 2005-11-22 2010-06-29 Xilinx, Inc. Method and apparatus for maintaining privacy of data decryption keys in configuration bitstream decryption
US7385417B1 (en) 2006-06-02 2008-06-10 Lattice Semiconductor Corporation Dual slice architectures for programmable logic devices
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
TW200812040A (en) * 2006-08-11 2008-03-01 Megica Corp Chip package and method for fabricating the same
US8133762B2 (en) 2009-03-17 2012-03-13 Stats Chippac, Ltd. Semiconductor device and method of providing z-interconnect conductive pillars with inner polymer core
US8378407B2 (en) 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7653891B1 (en) 2007-02-23 2010-01-26 Xilinx, Inc. Method of reducing power of a circuit
FR2914132B1 (fr) 2007-03-23 2012-11-02 Commissariat Energie Atomique Dispositif electronique pour le transport d'informations numeriques.
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
US7700993B2 (en) * 2007-11-05 2010-04-20 International Business Machines Corporation CMOS EPROM and EEPROM devices and programmable CMOS inverters
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
FR2930386B1 (fr) 2008-04-16 2011-10-14 Commissariat Energie Atomique Dispositif magnetique pour la realisation d'une "fonction logique".
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US8295082B2 (en) 2008-08-15 2012-10-23 Qualcomm Incorporated Gate level reconfigurable magnetic logic
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7973556B1 (en) 2009-03-05 2011-07-05 Xilinx, Inc. System and method for using reconfiguration ports for power management in integrated circuits
US8097489B2 (en) 2009-03-23 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of mounting pre-fabricated shielding frame over semiconductor die
US8163597B2 (en) 2009-03-24 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming no-flow underfill material around vertical interconnect structure
US8000131B2 (en) 2009-04-29 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Non-volatile field programmable gate array
US8390035B2 (en) 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
EP2430656A1 (en) * 2009-05-14 2012-03-21 Megica Corporation System-in packages
US9324672B2 (en) 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US9397050B2 (en) 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US9508626B2 (en) 2010-04-23 2016-11-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
US9735113B2 (en) 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
US8993377B2 (en) 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
US9030019B2 (en) 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8885334B1 (en) 2011-03-10 2014-11-11 Xilinx, Inc. Computing system with network attached processors
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8916421B2 (en) 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9385009B2 (en) 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US9679863B2 (en) 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US8822265B2 (en) 2011-10-06 2014-09-02 Intermolecular, Inc. Method for reducing forming voltage in resistive random access memory
US8975711B2 (en) 2011-12-08 2015-03-10 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof
US8716859B2 (en) 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8592886B2 (en) 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5639612B2 (ja) 2012-03-27 2014-12-10 株式会社東芝 半導体集積回路
US9003221B1 (en) 2012-04-03 2015-04-07 Xilinx, Inc. Skew compensation for a stacked die
FR2990089B1 (fr) 2012-04-27 2014-04-11 Commissariat Energie Atomique Dispositif logique reprogrammable resistant aux rayonnements.
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9385006B2 (en) 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
US8878360B2 (en) 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US8872288B2 (en) 2012-08-09 2014-10-28 Infineon Technologies Ag Apparatus comprising and a method for manufacturing an embedded MEMS device
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US8970035B2 (en) * 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
JP6152254B2 (ja) 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
US9343442B2 (en) 2012-09-20 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Passive devices in package-on-package structures and methods for forming the same
US8952489B2 (en) 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
US8952521B2 (en) 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9583431B1 (en) 2012-11-28 2017-02-28 Altera Corporation 2.5D electronic package
US9135185B2 (en) 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9362187B2 (en) 2013-01-18 2016-06-07 Infineon Technologies Ag Chip package having terminal pads of different form factors
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US9153292B2 (en) 2013-03-07 2015-10-06 Xilinx, Inc. Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device
US8987918B2 (en) 2013-03-14 2015-03-24 Intel Corporation Interconnect structures with polymer core
US9106229B1 (en) 2013-03-14 2015-08-11 Altera Corporation Programmable interposer circuitry
US9225512B1 (en) 2013-05-01 2015-12-29 Xilinx, Inc. Encryption and decryption using a physically unclonable function
US10015916B1 (en) 2013-05-21 2018-07-03 Xilinx, Inc. Removal of electrostatic charges from an interposer via a ground pad thereof for die attach for formation of a stacked die
US9436565B2 (en) 2013-07-04 2016-09-06 Altera Corporation Non-intrusive monitoring and control of integrated circuits
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
US9147638B2 (en) 2013-07-25 2015-09-29 Intel Corporation Interconnect structures for embedded bridge
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9524942B2 (en) 2013-12-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-substrate packaging on carrier
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
MY178559A (en) 2014-07-07 2020-10-16 Intel Corp Package-on-package stacked microelectronic structures
KR102198858B1 (ko) 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9601353B2 (en) 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
KR102308568B1 (ko) 2014-08-12 2021-10-06 삼성전자주식회사 필라를 포함하는 반도체 소자 및 패키지 기판, 및 그것을 포함하는 반도체 패키지 및 패키지 적층 구조체
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9899248B2 (en) 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US9954533B2 (en) 2014-12-16 2018-04-24 Samsung Electronics Co., Ltd. DRAM-based reconfigurable logic
TWI721960B (zh) * 2014-12-18 2021-03-21 日商新力股份有限公司 半導體裝置、製造方法及電子機器
US10236209B2 (en) 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
JP6224274B2 (ja) 2014-12-24 2017-11-01 インテル コーポレイション スタックされた集積回路パッケージに集積されたパッシブコンポーネント
US9711194B2 (en) 2015-01-28 2017-07-18 Xilinx, Inc. Circuits for and methods of controlling the operation of a hybrid memory system
WO2016144434A1 (en) 2015-03-12 2016-09-15 Microsemi SoC Corporation COMPACT ReRAM BASED FPGA
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
US9607948B2 (en) 2015-03-31 2017-03-28 Xilinx, Inc. Method and circuits for communication in multi-die packages
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US9818720B2 (en) 2015-07-02 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
US9881850B2 (en) 2015-09-18 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same
US9899355B2 (en) 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
EP3435545B1 (en) 2015-10-15 2023-06-07 Menta System and method for testing and configuration of an fpga
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9524959B1 (en) 2015-11-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming same
US9627365B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US9735118B2 (en) 2015-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Antennas and waveguides in InFO structures
WO2017111768A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
TWI641087B (zh) 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US9875388B2 (en) 2016-02-26 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US9997464B2 (en) 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10032722B2 (en) 2016-05-31 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure having am antenna pattern and manufacturing method thereof
US9793230B1 (en) 2016-07-08 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming
US10332841B2 (en) 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
US10109617B2 (en) 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
US10672741B2 (en) 2016-08-18 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US9997467B2 (en) 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
DE102016115848B4 (de) 2016-08-25 2024-02-01 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden eines Halbleiterbauelements
US10256219B2 (en) 2016-09-08 2019-04-09 Intel Corporation Forming embedded circuit elements in semiconductor package assembles and structures formed thereby
US10157828B2 (en) 2016-09-09 2018-12-18 Powertech Technology Inc. Chip package structure with conductive pillar and a manufacturing method thereof
US20180076179A1 (en) 2016-09-09 2018-03-15 Powertech Technology Inc. Stacked type chip package structure and manufacturing method thereof
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180102776A1 (en) 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10177078B2 (en) 2016-11-28 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10529666B2 (en) 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10163802B2 (en) 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10037963B2 (en) 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US10297471B2 (en) 2016-12-15 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out structure and method of fabricating the same
US10741537B2 (en) 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10319683B2 (en) 2017-02-08 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stacked package-on-package structures
US10354964B2 (en) 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10529698B2 (en) 2017-03-15 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10033383B1 (en) 2017-03-20 2018-07-24 Globalfoundries Inc. Programmable logic elements and methods of operating the same
KR102245385B1 (ko) 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US10157808B2 (en) 2017-03-30 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming package structure
US10317459B2 (en) 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
KR102406573B1 (ko) 2017-04-28 2022-06-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10242967B2 (en) 2017-05-16 2019-03-26 Raytheon Company Die encapsulation in oxide bonded wafer stack
US10541228B2 (en) 2017-06-15 2020-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages formed using RDL-last process
KR102077455B1 (ko) 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10461022B2 (en) 2017-08-21 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10276920B2 (en) 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, electronic device and method of fabricating package structure
US10510634B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
KR102397905B1 (ko) 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10510650B2 (en) 2018-02-02 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device packaging structure having through interposer vias and through substrate vias
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11062915B2 (en) 2018-03-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures for semiconductor packages and methods of forming the same
TW202001804A (zh) 2018-04-20 2020-01-01 成真股份有限公司 用精細解析進行資料管理和機器學習的方法
US10937743B2 (en) 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10622321B2 (en) 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10333623B1 (en) 2018-06-25 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Optical transceiver
US10504835B1 (en) 2018-07-16 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, semiconductor chip and method of fabricating the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070166912A1 (en) * 2006-01-04 2007-07-19 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US20070279987A1 (en) * 2006-01-26 2007-12-06 Monolithic System Technology, Inc. Non-Volatile Memory Embedded In A Conventional Logic Process And Methods For Operating Same
US20120217549A1 (en) * 2011-03-24 2012-08-30 Yuniarto Widjaja Asymmetric semiconductor memory device having electrically floating body transistor
US20140183731A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package on Package (PoP) Bonding Structures
US20140185264A1 (en) * 2012-12-28 2014-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for forming package-on-packages
TW201519379A (zh) * 2013-09-27 2015-05-16 Intel Corp 具有用於被動組件的疊置式基體之晶粒封裝技術
US20160118390A1 (en) * 2014-02-27 2016-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for FinFET SRAM
TW201611233A (zh) * 2014-09-15 2016-03-16 聯發科技股份有限公司 半導體封裝結構
TW201633500A (zh) * 2014-12-05 2016-09-16 三星電子股份有限公司 堆疊式封裝及具有其的可攜式電腦裝置
TW201719857A (zh) * 2015-08-31 2017-06-01 英特爾公司 用於多晶片封裝之無機中介件

Also Published As

Publication number Publication date
US11264992B2 (en) 2022-03-01
US20190372574A1 (en) 2019-12-05
US20210234544A1 (en) 2021-07-29
TWI782054B (zh) 2022-11-01
TWI837001B (zh) 2024-03-21
US20240063798A1 (en) 2024-02-22
US10727837B2 (en) 2020-07-28
US20220149845A1 (en) 2022-05-12
TW201917869A (zh) 2019-05-01
US20190020343A1 (en) 2019-01-17
US10447274B2 (en) 2019-10-15
US20200186150A1 (en) 2020-06-11
TW202341388A (zh) 2023-10-16
US10985760B2 (en) 2021-04-20
US20200313675A1 (en) 2020-10-01
TW202303901A (zh) 2023-01-16
TW202418530A (zh) 2024-05-01
US10594322B2 (en) 2020-03-17

Similar Documents

Publication Publication Date Title
TWI807975B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器
TWI833438B (zh) 使用非揮發性記憶體單元之商業化標準現場可編程邏輯閘陣列（ｆｐｇａ）積體電路晶片組成之邏輯運算驅動器
TWI791583B (zh) 根據標準商業化可編程邏輯半導體ic晶片所構成的邏輯驅動器
TWI824467B (zh) 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US12057837B2 (en) Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
TWI814901B (zh) 使用具有非揮發性隨機存取記憶體單元之標準商業化可編程邏輯ic晶片的邏輯驅動器
US11625523B2 (en) Logic drive based on standard commodity FPGA IC chips
CN110164861B (zh) 现场可编程闸极阵列集成电路芯片
TWI849662B (zh) 根據標準商業化可編程邏輯半導體ic晶片所構成的邏輯驅動器
US20230244842A1 (en) Logic drive based on standard commodity fpga ic chips