CN103887258A - 使用具有硅通孔的中介层衬底的芯片封装 - Google Patents

使用具有硅通孔的中介层衬底的芯片封装 Download PDF

Info

Publication number
CN103887258A
CN103887258A CN201310718109.4A CN201310718109A CN103887258A CN 103887258 A CN103887258 A CN 103887258A CN 201310718109 A CN201310718109 A CN 201310718109A CN 103887258 A CN103887258 A CN 103887258A
Authority
CN
China
Prior art keywords
intermediary layer
microelectronics packaging
chip
layer
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310718109.4A
Other languages
English (en)
Inventor
泽圭姜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of CN103887258A publication Critical patent/CN103887258A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种微电子封装，所述微电子封装包括由半导体衬底形成的具有硅通孔的中介层和耦连到所述中介层的一种或多种半导体裸片。在所述中介层的第一侧上所形成的第一信号再分布层将所述一个或多个半导体裸片电耦连到所述硅通孔。第二再分布层在所述中介层的第二侧上形成且电耦连到所述硅通孔。在一些实施例中，模塑复合物连接到所述中介层的边缘表面且配置为增加所述微电子封装的刚性。

Description

使用具有硅通孔的中介层衬底的芯片封装
技术领域
本发明的实施例概括地说涉及的是集成电路芯片封装，更具体地，涉及的是使用具有硅通孔的中介层（interposer）衬底的芯片封装。
背景技术
在集成电路（IC）芯片的封装中，通常理想的是最小化将IC芯片包在其中的封装组装（assembly）或“芯片封装”的尺寸和厚度。在移动计算设备中，诸如智能手机、膝上型计算机、电平板电脑（electronic tablet）等，最小化IC封装的厚度是特别理想的，从而使这些移动设备能够进一步减小尺寸和重量。例如，IC芯片可以安装在可以是100微米薄的中介层衬底上，而不是安装在具有近似1或大于1毫米厚度的常规封装衬底上。
然而，当中介层衬底用作芯片封装的一部分时，特别是在回流焊工艺中，易于发生很明显的翘曲（warpage）。在制造芯片封装期间，所述中介层衬底的翘曲会降低收益并且导致较差的封装可靠性，这二者都是非常不利的。
因此，本领域需要具有降低的厚度的IC封装。
发明内容
本发明的一个实施例阐述了具有中介层的微电子封装，所述中介层由半导体衬底形成且包含硅通孔。一个或多个半导体裸片（die）耦连到所述中介层，且在所述中介层的第一侧所形成的第一再分布层（redistributionlayer）将一个或多个半导体裸片耦连到所述硅通孔。此外，第二再分布层在所述中介层的第二侧形成，并电耦连到所述硅通孔。在一些实施例中，模塑复合物（mold compound）连接到所述中介层的边缘表面，并配置为增加所述微电子封装的刚性。
上述实施例的一个优势是，微电子封装的厚度可以显著地减小，不存在所述微电子封装中的部件的不希望的翘曲的危害。进一步的优势是，使用模塑复合物代替底部填充材料类来保护IC芯片和中介层间的电连接，减少了所述微电子封装的总占位面积（footprint）。这是因为所述模塑复合物可以使安装到所述中介层的无源部件的位置非常接近于同样安装在所述中介层上的IC芯片。
附图说明
因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其它等效的实施例。
图1是根据本发明的一个实施例所布置的微电子封装的示意的横断面视图。
图2是根据本发明的一个实施例所布置的微电子封装的示意的横断面视图。
图3是根据本发明的一个实施例所布置的微电子封装的示意的横断面视图。
图4是根据本发明的一个实施例所布置的微电子封装的示意的横断面视图。
图5是根据本发明的另一个实施例所布置的微电子封装的示意的横断面视图。
图6是根据本发明的另一个实施例所布置的微电子封装的示意的横断面视图。
图7示出了在其中可以实现本发明的一个或多个实施例的计算设备。
为了清楚起见，在适用的情况下，同样的附图标记已用于指代附图之间的共有的相同的元件。可以预期的是，一个实施例的特征可以被并入到其它实施例中，而不需要进一步的陈述。
具体实施方式
图1是根据本发明的一个实施例所布置的微电子封装100的示意的横断面视图。微电子封装100包括集成电路（IC）芯片101、102和103，中介层120、封装衬底130和模塑刚性件（stiffener）140。微电子封装100配置为将IC芯片101、102和103以及安装在中介层120上的任何其它逻辑或存储器IC电或机械连接到印刷电路板或在微电子封装100之外的其它安装衬底（未示出）。此外，微电子封装100使IC芯片101、102和103免受周围环境的湿气和其它污染，并将其上的机械冲击和应力最小化。为了清除起见，IC系统100的一些元件在图2中省略了，诸如用于封装IC芯片101、102和103的任何覆层（over-molding）、散热器等。
IC芯片101、102和103每个都是半导体芯片，诸如中央处理单元（CPU）、图形处理单元（GPU）、应用处理器和其它逻辑设备、存储器芯片、全球定位系统（GPS）芯片、射频（RF）收发器芯片、Wi-Fi芯片、片上系统（system-on-chip）或适合在中介层120上安装的任意半导体芯片。因此，IC芯片101、102和103可以包括可以得益于在单个微电子封装中被组装到一起的任意IC芯片。在一些实施例中，IC芯片102是逻辑芯片，诸如CPU或GPU，而IC芯片101和103是与IC芯片102相关联的存储器芯片。IC芯片101、102和103安装在中介层120上，且可以利用焊料微焊点（solder microbumps）或任意其它技术上可行的方法被安装到中介层衬底130。底部填充材料129可以用于保护IC芯片101、102和103和中介层120之间的电连接。如所示的，利用在中介层120上的再分布层（RDL）121中形成的互连（interconnects），IC芯片101、102和103彼此电耦连。RDL121的互连配置为使IC芯片101、102和103彼此电耦连并与硅通孔122耦连，所述互连在中介层120中形成，在下文中将对其进行描述。RDL121通常包括接地、电源（power）连接和到每个IC芯片101、102和103的信号连接，且可以利用本领域已知的各种沉积、图案化（patterning）和蚀刻技术在中介层120上形成。
中介层120包括中间层或提供IC芯片101、102和103、安装在中介层120上的任意其它半导体芯片和封装衬底130之间的电连接的结构。在一些实施例中，中介层120由诸如晶圆等半导体衬底形成，因此比常规的封装衬底薄很多。例如，中介层120可以具有80微米或更薄的厚度127，而常规的封装衬底的厚度近似为1毫米或大于1毫米。IC芯片101、102和103和封装衬底130之间的电连接配置为促进IC芯片101、102和103和封装衬底130之间的信号高速传播。这样的电连接包括RDL121的互连和硅通孔122。
RDL121通常利用晶圆级的沉积、形成图案和蚀刻工艺在中介层120的表面123上形成，即，这些工艺在完整的半导体晶圆和其它衬底上实施。以这种方法，用于多个微电子封装的RDL在完整的半导体衬底上同时地形成，且所述半导体衬底随后单一化成单独的中介层元件，诸如具有已经在其上形成的RDL121的中介层120。硅通孔122是通过中介层120形成的“微通孔”，并可用诸如焊料等导电材料等使其凸起（bumped），用于直接制造到IC芯片101、102和103和/或到RDL121的互连的电连接。RDL121和硅通孔122有效地提供IC芯片101、102和103到封装衬底130之间的非常短的电连接。
封装衬底130是刚性且热绝缘的衬底，中介层120安装在封装衬底130上，并提供具有结构刚性的微电子封装100。在一些实施例中，封装衬底130是层压衬底，由组合在核心层的顶部和底部表面的一叠绝缘层或层压制品组成。封装衬底130还提供用于路由输入和输出信号和IC芯片101、102和103以及电连接135之间的能量的电接口。电连接135提供微电子封装100和印刷电路板或微电子封装100外部的其它安装衬底之间的电连接。电连接135可以是本领域已知的任意技术上可行的芯片封装电连接，包括球栅阵列（BGA）、针栅阵列（BGA）等。
模塑刚性件140连接到中介层120的边缘表面125，并包含利用注射模塑工艺从模塑复合物形成的注射模塑的部件。模塑刚性件140通过注射诸如模塑复合物等合适的熔融材料到铸模型腔或管槽而制造。所述铸模型腔由中介层120的边缘表面125、邻近于边缘表面125的封装衬底130的表面136的裸漏部分和可拆卸的模具组件（mold assembly）（为了清楚起见未示出在图1中）形成。在冷却和硬化所述模塑复合物，和拆卸所述模具组件之后，所述注射的模塑复合物形成如图1中所示的模塑刚性件140。在一些实施例中，选择所述模塑复合物和可拆卸的模具（mold），从而使得模塑刚性件140不仅与中介层120的边缘表面125接触，而且还与中介层120的表面126（即，面向封装衬底130的表面）接触。在这样的实施例中，选择模塑复合物，以使其适合注射到中介层120的表面126和封装衬底130的表面136之间的相当狭窄的间隙。
需要指出的是，由于模塑刚性件140在中介层120的边缘表面125上形成，所以中介层120可以具有小于100微米的厚度127，而在制造微电子封装100时不翘曲。这是由于由模塑刚性件140所提供的附加的结构刚度。
多个IC芯片在其中耦连到单个中介层衬底的微电子封装100的优势是多方面的。因为IC芯片101、102和103各自耦连到中介层120并使用RDL121彼此进行通信，所以与IC芯片101、102和103在其中各自耦连到常规的封装衬底或印刷电路板的微电子封装相比，可以达到更高的电性能。此外，与包含多个IC芯片的常规的微电子封装相比，微电子封装100的复杂度降低了。例如所谓的封装叠加（package-on-package）配置涉及多个芯片封装的制造，所述多个芯片封装然后被堆栈并彼此电连接，其中每个芯片封装可以包含封装的衬底。相反，微电子封装100包含单个封装衬底和非常薄的中介层，由于与边缘表面125接触以及在一些实施例中与表面126接触的模塑刚性件140，所述中介层是足够刚性的。
图2是根据本发明的一个实施例所布置的微电子封装200的示意的横断面视图。除了微电子封装200还包括散热器250外，微电子封装200在配置和操作中与图1中的微电子封装100是大体类似的。微电子封装200的散热器250热耦连到IC芯片101、102和103，以增强由IC芯片101、102和103所生成的热的传输。在一些实施例中，散热器250由诸如冲压的铜或铝板等具有相当高的热导率的单个金属片形成。用于散热器250的合适的金属包括铜、铝或具有至少等于铝的热导率（即至少约230W m-1K-1）的热导率的任意其它金属。
图3根据本发明的一个实施例所布置的微电子封装300的示意的横断面视图。除了在微电子封装300中模塑刚性件340配置为除与中介层120的边缘表面125接触外还与IC芯片101、102和103的一个或多个表面接触外，微电子封装300在配置和操作中与图1中的微电子封装100是大体类似的。在这样的实施例中，模塑刚性件340取代底部填充材料129。为了参考方便，底部填充材料129的位置显示在图3中。此外，模塑刚性件340也可以接触IC芯片101、102和103的边缘表面303。在图3中示出的一个实施例中，模塑刚性件340以接触所有的表面303，只使IC芯片101、102和103的顶部表面（top surfaces）304裸露的方式形成。
在微电子封装300中使用模塑刚性件340代替底部填充129可以降低微电子封装300的宽度，从而使得微电子封装300更小，更便宜且更可靠。这是因为使用底部填充材料129来保护IC芯片101、102和103的到中介层120的电连接需要IC芯片101、102和103与耦连到中介层120的任意无源部件350之间的明显的间距（stand-off distance）311。这样的部件可以包括去耦电容器、电阻器、电感器或安装到中介层120上的任意其它无源电部件。如果没有充足的间距311，例如2mm到3mm的间距,那么置于IC芯片101、102和103下方的底部填充材料129可以与无源部件350接触，这是非常不利的。具体地，在回流焊工艺中，接触无源部件350的固化的底部填充材料129的热膨胀可以物理地取代这样的部件，从而导致明显的可靠性和收益问题。由于在回流焊工艺中，模塑刚性件340能够安全地接触无源部件350，微电子封装300中的间距311可以是非常小的，例如近似地为约0.1mm。
在一些实施例中，包含具有硅通孔的中介层和耦连到其上的多个IC芯片的微电子封装以没有封装衬底的形式形成。相反，通过在所述中介层表面上形成的第二RDL，提供用于路由IC芯片间的输入和输出信号以及能量的电接口和印刷电路板。图4中示出了一个这样的实施例。
图4根据本发明的一个实施例所布置的微电子封装400的示意的横断面视图。除了微电子封装400不包括诸如封装衬底130的封装衬底外，微电子封装400在配置和操作中与图1中的微电子封装100是大体类似的。相反，如图4所示第二RDL421在中介层120的裸露的表面428上形成。第二RDL421可以配置为与以上结合图1所述的RDL121大体类似。包含在第二RDL421中的互连配置为电将中介层120中的硅通孔122耦连到电连接135，电连接135提供了微电子封装400和印刷电路板之间的电连接。
由于微电子封装400包含模塑刚性件410，因此由封装衬底所提供的刚度不是必要的。以这种方法，相对于必须包含封装衬底的常规的微电子封装，可以显著地降低微电子封装400的厚度425。此外，简化了用于微电子封装400的制造工艺；在一些实施例中，不仅除去了形成封装衬底的过程，用于在中介层120上形成第二RDL421的制造步骤可以实施为用于形成RDL121的部分晶圆级工艺。因此，微电子封装400可以比包括封装衬底的微电子封装更不复杂且成本更低。
在微电子封装400的一些实施例中，利用供替代的制造工艺形成了第二RDL421。多个中介层120自中介层衬底而单一化并安装在托架（carrierframe）上，而不是利用晶圆级工艺去形成第二RDL421。然后模塑刚性件140围绕在所述托架上形成的多个中介层120形成，使中介层120的顶部表面（对应于图4中的表面429）裸露。由于多个中介层120由硬化的或已固化的模塑刚性件140固定，因此可以去除所述托架和先前在所述表面上形成的与所述托架接触的RDL421，即，图4中的中介层120的表面428。
图5根据本发明的另一个实施例所布置的微电子封装500的示意的横断面视图。微电子封装500包括具有耦连到其上的多个IC芯片的中介层，所述中介层与一个或多个其它IC芯片安装在封装衬底上。具体地，如所示的，微电子封装500包括中介层120和耦连到封装衬底130的IC芯片501和502，以及耦连到中介层120的IC芯片503和504。在一些实施例中，IC芯片503和504包括显著得益于由到中介层120的连接所促进的高速传播的信号的IC芯片。例如，IC芯片503可以是逻辑芯片、CPU或GPU，而IC芯片504可以是与IC芯片503相关联的存储器芯片。
模塑刚性件540以与封装衬底130、中介层120的边缘表面509和IC芯片501和502接触的方式形成，如图5所示。在其它的实施例中，模塑刚性件540还以与IC芯片503和504的边缘表面510接触的方式形成。在一些实施例中，如所示的，IC芯片503和504的电连接用底部填充材料129保护，而在其它的实施例中，使用模塑刚性件540代替底部填充材料129。在一些实施例中，模塑刚性件540的使用促进了IC芯片501、502、503和504以及耦连到中介层120的任意无源部件350之间的间距的减小，从而减小了微电子封装500的总尺寸。
图6根据本发明的另一个实施例所布置的微电子封装600的示意的横断面视图。微电子封装600包括具有耦链到其上的多个IC芯片的中介层，所述中介层与一个或多个其它IC芯片一起电连接到第二RDL。具体地，如所示的，微电子封装600包括电连接到第二RDL621的中介层120和IC芯片601和602以及耦连到中介层120的IC芯片603和604。因此，使用第二RDL621代替诸如图5中的封装衬底130的封装衬底，以将微电子封装600电连接到印刷电路板。第二RDL621在中介层120的一侧形成，而电连接芯片603和604的RDL623在所述中介层120的一侧的相反侧形成。
如图6所示，模塑刚性件640以与中介层120的边缘表面609、以及IC芯片601和602接触的方式形成。在其它实施例中，模塑刚性件640还以与IC芯片603和604的边缘表面610接触的方式形成。在一些实施例中，如所示的，IC芯片603和604的电连接用底部填充材料129保护，而在其它的实施例中，使用模塑刚性件640代替底部填充材料129。第二RDL621和模塑刚性件640以与如以上结合图5所描述的形成第二RDL521和模塑刚性件540的大体相同的方式形成。
与包含一个或多个常规封装衬底的多芯片封装相比，微电子封装600具有有利地降低的厚度。此外，由于603和604被置于中介层120上，且与RDL121电连接，所以微电子封装600促进了IC芯片603和604之间的信号的高速传播。而且，模塑刚性件640的使用使得IC芯片601、602、603和604以及耦连到中介层120的任意无源部件350之间的间距的减小，从而有利地减小了微电子封装600的总尺寸。
图7示出了在其中可以实现本发明的一个或多个实施例的计算设备。具体地，图7是具有根据本发明的实施例所配置的封装的半导体设备720的计算机系统700的框图。如所示的，计算机系统700包括存储器710和耦连到存储器710的封装的半导体设备720。计算机系统700可以是台式计算机、膝上型计算机、智能手机、数字平板电脑、个人数字助理或其它技术上可行的计算设备。存储器710可以包括易失性、非易失性和/或可移动的存储器元件，诸如随机访问存储器（RAM）、只读存储器（ROM）、磁或光学硬盘驱动程器、闪存驱动器等等。封装的半导体设备720在组织和操作中与以上结合图1-6所描述的微电子封装100、200、300、400、500或600大体相似，且可以包含一种或多种CPU、GPU、应用处理器或其它其它逻辑设备、片上系统（SoC）、存储器芯片、或任何其它含有IC芯片的设备。
总之，本发明的实施例阐述了具有减小的封装厚度的微电子封装。所述微电子封装包括由半导体衬底形成的中介层，且在一些实施例中，包含连接到所述中介层的边缘表面且配置为增加所述微电子封装的刚性的模塑复合物。以上所描述的实施例的优势是微电子封装的厚度可以显著地减小，而没有微电子封装中的不希望的翘曲的危害。进一步的优势是使用模塑复合物代替底部填充材料来保护IC芯片和所述中介层之间的电连接减小了所述微电子封装的总站位面积。这是由于模塑复合物的弹性性质，该弹性性质可以允许安装到所述中介层的无源部件非常接近于也安装在所述中介层上的IC芯片来放置。
尽管前文针对的是本发明的实施例，但可以设计本发明的其它进一步的实施例，而不脱离其基本范围，且其范围由下述的权利要求确定。

Claims (10)

1.一种微电子封装，包括：
中介层，所述中介层由半导体衬底形成且包括多个硅通孔；
半导体裸片，所述半导体裸片耦连到所述中介层的第一表面；和
模塑复合物，所述模塑复合物连接到所述中介层的边缘表面且配置为增加所述微电子封装的刚性。
2.如权利要求1所述的微电子封装，其中，所述模塑复合物在所述半导体裸片和所述中介层的第一表面之间形成。
3.如权利要求1所述的微电子封装，所述微电子封装进一步包括耦连到所述中介层的第一表面的第二半导体裸片。
4.如权利要求1所述的微电子封装，所述微电子封装进一步包括信号再分布层，所述信号再分布层在所述中介层的第二表面上形成且电耦连到所述多个硅通孔，其中，所述中介层的第一侧与所述中介层的第二侧相反。
5.如权利要求1所述的微电子封装，所述微电子封装进一步包括耦连到所述中介层的第二侧的封装衬底，其中，所述中介层的第一侧与所述中介层的第二侧相反。
6.一种微电子封装，包括：
中介层，所述中介层由半导体衬底形成且包括多个硅通孔；
半导体裸片，所述半导体裸片耦连到所述中介层的第一侧；
第一再分布层，所述第一再分布层在所述中介层的第一侧上形成且配置为将所述半导体裸片电耦连到包含在所述中介层内的所述多个硅通孔；和
第二再分布层，所述第二再分布层在所述中介层的第二侧上形成且配置为电耦连到包含在所述中介层内的所述多个硅通孔，
其中，所述中介层的第一侧与所述中介层的第二侧相反。
7.如权利要求6所述的微电子封装，所述微电子封装进一步包括耦连到所述中介层的第一侧的第二半导体裸片。
8.如权利要求7所述的微电子封装，其中所述第一半导体裸片包括逻辑芯片，且所述第二半导体裸片包括存储器芯片。
9.如权利要求6所述的微电子封装，所述微电子封装进一步包括模塑复合物，所述模塑复合物连接到所述中介层的边缘表面且配置为增加所述微电子封装的刚性。
10.如权利要求9所述的微电子封装，所述微电子封装进一步包括耦连到第二再分布层的一个或多个半导体裸片，其中，所述耦连到第二再分布层的半导体裸片中的至少一个半导体裸片的边缘表面连接到所述模塑复合物。
CN201310718109.4A 2012-12-21 2013-12-23 使用具有硅通孔的中介层衬底的芯片封装 Pending CN103887258A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/725,538 2012-12-21
US13/725,538 US10032696B2 (en) 2012-12-21 2012-12-21 Chip package using interposer substrate with through-silicon vias

Publications (1)

Publication Number Publication Date
CN103887258A true CN103887258A (zh) 2014-06-25

Family

ID=50878794

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310718109.4A Pending CN103887258A (zh) 2012-12-21 2013-12-23 使用具有硅通孔的中介层衬底的芯片封装

Country Status (4)

Country Link
US (1) US10032696B2 (zh)
CN (1) CN103887258A (zh)
DE (1) DE102013018140B4 (zh)
TW (1) TWI645530B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206557A (zh) * 2015-05-25 2016-12-07 华亚科技股份有限公司 硅中介层
CN108461487A (zh) * 2017-02-17 2018-08-28 联发科技股份有限公司 半导体装置
CN109075152A (zh) * 2016-05-06 2018-12-21 斯莫特克有限公司 组装平台
CN109616463A (zh) * 2017-09-12 2019-04-12 成真股份有限公司 芯片封装结构
CN110416166A (zh) * 2018-04-27 2019-11-05 江苏长电科技股份有限公司 半导体封装结构及其制作方法
CN113937076A (zh) * 2021-10-12 2022-01-14 天津津航计算技术研究所 一种基于tsv技术的微电子封装结构
US11908759B2 (en) 2016-10-06 2024-02-20 Mediatek Inc. Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9633869B2 (en) 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US20150170989A1 (en) * 2013-12-16 2015-06-18 Hemanth K. Dhavaleswarapu Three-dimensional (3d) integrated heat spreader for multichip packages
KR102180030B1 (ko) * 2014-05-22 2020-11-17 삼성전자 주식회사 디커플링 캐패시터를 포함하는 컴패니언 집적회로 및 이를 포함하는 모바일장치
US9646853B1 (en) 2015-10-15 2017-05-09 Freescale Semiconductor, Inc. IC device having patterned, non-conductive substrate
JP6728363B2 (ja) * 2016-01-07 2020-07-22 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 改良された補剛材を有する積層シリコンパッケージアセンブリ
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10936221B2 (en) 2017-10-24 2021-03-02 Micron Technology, Inc. Reconfigurable memory architectures
US11281608B2 (en) * 2017-12-11 2022-03-22 Micron Technology, Inc. Translation system for finer grain memory architectures
US10985129B2 (en) 2019-04-15 2021-04-20 International Business Machines Corporation Mitigating cracking within integrated circuit (IC) device carrier
US11710726B2 (en) 2019-06-25 2023-07-25 Microsoft Technology Licensing, Llc Through-board power control arrangements for integrated circuit devices
TWI718801B (zh) * 2019-12-06 2021-02-11 矽品精密工業股份有限公司 電子封裝件之製法
CN111799177B (zh) * 2020-07-14 2023-09-29 通富微电科技(南通)有限公司 半导体器件的制备方法
CN112908946B (zh) * 2021-01-18 2023-05-23 上海先方半导体有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法
US11848246B2 (en) * 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288431B2 (en) * 2004-09-02 2007-10-30 Micron Technology, Inc. Molded stiffener for thin substrates
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统
US20120187552A1 (en) * 2002-02-15 2012-07-26 Cobbley Chad A Molded Stiffener for Thin Substrates

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305477B2 (ja) 1994-02-21 2002-07-22 三菱電機株式会社 半導体装置とその製造方法及びその実装構造と実装方法
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7462784B2 (en) 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
JP5079475B2 (ja) 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US10297550B2 (en) 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
TWI460834B (zh) 2010-08-26 2014-11-11 Unimicron Technology Corp 嵌埋穿孔晶片之封裝結構及其製法
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US10475759B2 (en) * 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
CN202394959U (zh) 2011-12-26 2012-08-22 日月光半导体制造股份有限公司 具测试垫的封装构造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120187552A1 (en) * 2002-02-15 2012-07-26 Cobbley Chad A Molded Stiffener for Thin Substrates
US7288431B2 (en) * 2004-09-02 2007-10-30 Micron Technology, Inc. Molded stiffener for thin substrates
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206557A (zh) * 2015-05-25 2016-12-07 华亚科技股份有限公司 硅中介层
CN109075152A (zh) * 2016-05-06 2018-12-21 斯莫特克有限公司 组装平台
CN109075152B (zh) * 2016-05-06 2023-01-24 斯莫特克有限公司 组装平台
US11908759B2 (en) 2016-10-06 2024-02-20 Mediatek Inc. Semiconductor device
CN108461487A (zh) * 2017-02-17 2018-08-28 联发科技股份有限公司 半导体装置
CN109616463A (zh) * 2017-09-12 2019-04-12 成真股份有限公司 芯片封装结构
CN109616463B (zh) * 2017-09-12 2022-05-10 成真股份有限公司 芯片封装结构
CN110416166A (zh) * 2018-04-27 2019-11-05 江苏长电科技股份有限公司 半导体封装结构及其制作方法
CN110416166B (zh) * 2018-04-27 2021-06-29 江苏长电科技股份有限公司 半导体封装结构及其制作方法
CN113380782A (zh) * 2018-04-27 2021-09-10 江苏长电科技股份有限公司 半导体封装结构及其制作方法
CN113380782B (zh) * 2018-04-27 2023-11-07 江苏长电科技股份有限公司 半导体封装结构
CN113937076A (zh) * 2021-10-12 2022-01-14 天津津航计算技术研究所 一种基于tsv技术的微电子封装结构

Also Published As

Publication number Publication date
DE102013018140A1 (de) 2014-06-26
TW201431035A (zh) 2014-08-01
TWI645530B (zh) 2018-12-21
DE102013018140B4 (de) 2023-08-03
US20140175665A1 (en) 2014-06-26
US10032696B2 (en) 2018-07-24

Similar Documents

Publication Publication Date Title
CN103887258A (zh) 使用具有硅通孔的中介层衬底的芯片封装
US10566320B2 (en) Method for fabricating electronic package
EP3163614B1 (en) Stacked fan-out package structure
US10347613B1 (en) Fan-out semiconductor package
US9728481B2 (en) System with a high power chip and a low power chip having low interconnect parasitics
US20160329262A1 (en) Semiconductor chip package assembly with improved heat dissipation performance
US8710634B2 (en) Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
US20100244223A1 (en) Integrated circuit packaging system with an integral-interposer-structure and method of manufacture thereof
TWI676247B (zh) 扇出型半導體封裝
US9892990B1 (en) Semiconductor package lid thermal interface material standoffs
US20210343659A1 (en) Fan-out semiconductor package
US10134635B1 (en) Stress relieving through-silicon vias
TW201415587A (zh) 半導體裝置的熱能管理結構及其製造方法
CN104867909B (zh) 用于有源装置的嵌入式管芯再分布层
US20130329374A1 (en) Pre-molded Cavity 3D Packaging Module with Layout
EP3024022A1 (en) Packaging substrate with block-type via and semiconductor packages having the same
US20170311447A1 (en) Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
US20190189528A1 (en) Fan-out semiconductor package
US10546794B2 (en) Method of reducing warpage of semiconductor package substrate and device for reducing warpage
US20180182718A1 (en) Component stiffener architectures for microelectronic package structures
TWI557852B (zh) 系統級封裝模組及其製造方法
KR101514525B1 (ko) 반도체 패키지 및 그 제조 방법
US20240006312A1 (en) Barrier for minimal underfill keep-out zones
WO2017052852A1 (en) Package topside ball grid array for ultra low z-height

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140625