TW201431035A - 使用具有通矽貫孔的矽中介層基板的晶片封裝 - Google Patents

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Abstract

本發明提供一種微電子封裝，包括一矽中介層，其從半導體基板形成，具有通矽貫孔；以及一個或多個半導體晶粒，其耦合於該矽中介層。形成於矽中介層之第一側上的第一信號再分配層將該等一個或多個半導體晶粒電耦合於該等通矽貫孔。第二再分配層形成於矽中介層之第二側上，並電耦合於通矽貫孔。在一些具體實施例中，模複合物連接至矽中介層之邊緣表面，並構造成加固該微電子封裝。

Description

使用具有通矽貫孔的矽中介層基板的晶片封裝
本發明之各具體實施例一般係關於積體電路晶片封裝，更具體而言係關於使用具有通矽貫孔(through-silicon vias)之矽中介層(interposer)基板的晶片封裝。
在積體電路(IC,“Integrated circuit”)晶片之封裝中，通常欲縮小於其中封裝IC晶片的封裝組合件或「晶片封裝(chip package)」之尺寸和厚度。在諸如智慧型手機、膝上型電腦、電子平板電腦和此類的行動運算裝置中，尤其欲縮小IC封裝之厚度，使得此類行動裝置可在尺寸和重量上進一步縮減。舉例來說，IC晶片可固定於可薄至100微米的矽中介層基板上，而非固定於具有數量級為一或數毫米之厚度的慣用封裝基板上。
然而，矽中介層基板用作晶片封裝之一部分時，容易顯著翹曲，尤其在迴焊製程期間。在晶片封裝之製造期間，矽中介層基板之翹曲可降低產量並導致不良的封裝可靠度，這兩者皆非常不欲見。
據此，本領域亟需具有縮減厚度的IC封裝。
【簡述】
本發明之一個具體實施例闡述一種微電子封裝，其具有從半導體基板形成並包括通矽貫孔的矽中介層。一個或多個半導體晶粒耦合於該矽中介層，且形成於矽中介層之第一側上的第一再分配層將該等一個或多個半導體晶粒電耦合於該等通矽貫孔。此外，第二再分配層形成於矽中介層之第二側上，並電耦合於通矽貫孔。在一些具體實施例中，模複合物(mold compound)連接至矽中介層之邊緣表面，並構造成加固(stiffen)該微電子封裝。
以上所說明的具體實施例之一個優勢係微電子封裝之厚度 可顯著縮減，而在微電子封裝中沒有不要的組件翹曲之風險。進一步的優勢係使用模複合物替代底部填充材料來保護IC晶片與矽中介層之間的電連接，縮減了微電子封裝之整體底面積。這是因為模複合物允許固定於矽中介層的被動組件，放置非常靠近亦固定於矽中介層上的IC晶片。
100‧‧‧微電子封裝
101、102、103‧‧‧積體電路晶片；積體電路晶片
120‧‧‧矽中介層
121‧‧‧再分配層
122‧‧‧通矽貫孔
123、126‧‧‧矽中介層120之表面
125‧‧‧矽中介層120之邊緣表面
127‧‧‧厚度
129‧‧‧底部填充材料
130‧‧‧封裝基板
135‧‧‧電連接
136‧‧‧封裝基板130之表面
140‧‧‧模製加固構件
200‧‧‧微電子封裝
250‧‧‧散熱件
300‧‧‧微電子封裝
303‧‧‧積體電路晶片101、102及103之邊緣表面；表面
304‧‧‧積體電路晶片101、102及103之頂端表面
309‧‧‧微電子封裝300之寬度
311‧‧‧間隔距離
340‧‧‧模製加固構件
350‧‧‧被動組件
400‧‧‧微電子封裝
421‧‧‧第二再分配層；再分配層
425‧‧‧微電子封裝400之厚度
428‧‧‧矽中介層120之暴露表面；矽中介層120之表面
429‧‧‧表面
500‧‧‧微電子封裝
501、502、503、504‧‧‧積體電路晶片
509‧‧‧矽中介層120之邊緣表面
510‧‧‧積體電路晶片503及 504之邊緣表面
511‧‧‧縮減的間隔距離
540‧‧‧模製加固構件
600‧‧‧微電子封裝
601、602、603、604‧‧‧積體電路晶片
609‧‧‧矽中介層120之邊緣表面
610‧‧‧積體電路晶片603及604之邊緣表面
611‧‧‧縮減的間隔距離
621‧‧‧第二再分配層
623‧‧‧再分配層
640‧‧‧模製加固構件
700‧‧‧電腦系統
710‧‧‧記憶體
720‧‧‧封裝半導體裝置
因此藉由參照其中一些例示於所附圖式中的具體實施例，可具有以上簡要總結於其中可詳細理解本發明之以上所陳述特徵的方式、本發明之更具體的說明。然而，應注意所附圖式僅例示本發明之一般具體實施例，故因此不應被視為其範疇之限制，因為本發明可承認其他同樣有效的具體實施例。
第一圖係根據本發明之一個具體實施例所配置的一種微電子封裝之示意剖面圖。
第二圖係根據本發明之一個具體實施例所配置的一種微電子封裝之示意剖面圖。
第三圖係根據本發明之一個具體實施例所配置的一種微電子封裝之示意剖面圖。
第四圖係根據本發明之一個具體實施例所配置的一種微電子封裝之示意剖面圖。
第五圖係根據本發明之另一具體實施例所配置的一種微電子封裝之示意剖面圖。
第六圖係根據本發明之另一具體實施例所配置的一種微電子封裝之示意剖面圖。
第七圖例示於其中可實行本發明之一個或多個具體實施例的運算裝置。
為了清楚表示，已在適用之處使用相同的參考號碼標定圖示之間共有的相同元件。應可設想可將一個具體實施例之特徵併入其他具體實施例而無需進一步詳述。
第一圖係根據本發明之一個具體實施例所配置的一種微電 子封裝100之示意剖面圖。微電子封裝100包括積體電路(IC)晶片101、102及103、一矽中介層120、一封裝基板130和一模製加固構件(molded stiffener)140。微電子封裝100構造成將固定於矽中介層120上的IC晶片101、102及103和其他邏輯或記憶體IC，電與機械連接至微電子封裝100外部的印刷電路板或其他固定基板(未顯示)。此外，微電子封裝100保護IC晶片101、102及103不受周圍濕氣和其他污染影響，並縮小其上的機械衝擊和應力。為了清楚表示，從第二圖省略IC系統100之一些元件，諸如可用於包覆IC晶片101、102及103、散熱件等的任何覆蓋成型(over-molding)元件。
IC晶片101、102及103之每個皆係半導體晶片，諸如中央處理單元(CPU,“Central processing unit”)、圖形處理單元(GPU,“Graphics processing unit”)、應用處理器或其他邏輯裝置、記憶體晶片、全球定位系統(GPS,“Global positioning system”)晶片、無線電頻率(RF,“Radio frequency”)收發機晶片、無線相容認證(Wi-Fi)晶片、系統單晶片(system-on-chip)，或者適合固定於矽中介層120上的任何半導體晶片。因此，IC晶片101、102及103可包括可從一起組合於單一微電子封裝中而受益的任何IC晶片。在一些具體實施例中，IC晶片102係邏輯晶片，諸如CPU或GPU，而IC晶片101及103係與IC晶片102相關聯的記憶體晶片。IC晶片101、102及103固定於矽中介層120上，並可使用焊料微凸塊或任何其他技術上可實行的方法固定於矽中介層基板130。底部填充材料129可用於保護IC晶片101、102及103與矽中介層120之間的電連接。如所顯示，IC晶片101、102及103以形成於矽中介層120上的再分配層(RDL,“Redistribution layer”)121中的電內連線彼此電耦合。RDL 121之電內連線構造成讓IC晶片101、102及103電耦合於彼此和通矽貫孔122，其形成於矽中介層120中並在以下進行說明。RDL 121通常包括到IC晶片101、102及103之每個的接地、電源和信號連接，並可使用本領域已習知的各種沉積、佈局圖樣和蝕刻技術形成於矽中介層120上。
矽中介層120包含一中間層或結構，其提供IC晶片101、102及103、固定於矽中介層120上的任何其他半導體晶片與封裝基板130之間的電連接。在一些具體實施例中，矽中介層120從諸如矽晶圓的半導 體基板形成，因此比慣用封裝基板薄得多。舉例來說，矽中介層120可具有80微米或更小之厚度127，而慣用封裝基板之厚度的數量級為一或數毫米。IC晶片101、102及103與封裝基板130之間的電連接，構造成促進IC晶片101、102及103與封裝基板130之間信號之高速傳遞。此類電連接包括RDL 121之電內連線和通矽貫孔122。
RDL 121通常使用晶圓級沉積、佈局圖樣和蝕刻製程(亦即在完整的半導體晶圓或其他基板上執行這些製程)形成於矽中介層120之表面123上。如此，用於複數個微電子封裝的RDL同時形成於完整的半導體基板上，且半導體基板隨後單片化(singulated)為單獨的矽中介層元件，諸如矽中介層120，其中RDL 121已形成於其上。通矽貫孔122係穿越矽中介層120所形成的「微貫孔(micro vias)」，並可以諸如焊料的導電材料形成凸塊，以做出直接到IC晶片101、102及103和/或到RDL 121之電內連線的電連接。RDL 121和通矽貫孔122有效提供IC晶片101、102及103之間和到封裝基板130很短的電連接。
封裝基板130係矽中介層120固定於其上的剛性且熱絕緣的基板，並提供具有結構剛性的微電子封裝100。在一些具體實施例中，封裝基板130係層疊基板，並由積累於核心層之頂端和底部表面上的絕緣層或積層之堆疊組成。封裝基板130亦提供用於在IC晶片101、102及103與電連接135之間繞送輸入及輸出信號和電源的電介面。電連接135提供微電子封裝100與微電子封裝100外部的印刷電路板或其他固定基板之間的電連接。電連接135可能係本領域已習知的任何技術上可實行的晶片封裝電連接，包括球柵陣列(BGA,“Ball-grid array”)、針柵陣列(PGA,“Pin-grid array”)和此類。
模製加固構件140連接至矽中介層120之邊緣表面125，並包含一射出成型組件，其使用射出成型製程從模複合物形成。模製加固構件140藉由將適合的熔融材料(諸如模製複合物(molding compound))注入鑄模凹穴或溝槽而製成。該鑄模凹穴由矽中介層120之邊緣表面125、鄰接於邊緣表面125的封裝基板130之表面136之暴露部分和可拆卸鑄模組合件(為了清楚表示而在第一圖中未顯示)形成。在該模製複合物冷卻及固化並去 除鑄模組合件之後，所注入的模製複合物形成如在第一圖中所顯示的模製加固構件140。在一些具體實施例中，模製複合物和可拆卸鑄模經選擇，使得模製加固構件140不僅接觸矽中介層120之邊緣表面125，而且接觸矽中介層120之表面126，亦即面向封裝基板130的表面。在此類具體實施例中，模製複合物經選擇適合注入矽中介層120之表面126與封裝基板130之表面136之間相當狹窄的間隙，其數量級可能係大約80微米。
應注意由於模製加固構件140形成於矽中介層120之邊緣表面125上，因此矽中介層120可具有小於100微米的厚度127，而在微電子封裝100之製造期間沒有翹曲。這是由於模製加固構件140所提供的額外結構勁度(stiffness)。
於其中多個IC晶片耦合於單一矽中介層基板的微電子封裝100之優勢係多方面。由於IC晶片101、102及103每個皆使用RDL 121耦合於矽中介層120並彼此通信，因此與於其中IC晶片101、102及103每個皆耦合於慣用封裝基板或印刷電路板的微電子封裝相較，可達成更高的電氣性能。再者，與包括多個IC晶片的慣用微電子封裝相較，微電子封裝100之複雜度降低。舉例來說，所謂的堆疊式封裝(package-on-package)構造涉及隨後經堆疊並彼此電連接的多個晶片封裝之製造，其中每個晶片封裝可包括一封裝基板。相對而言，微電子封裝100包括一單一封裝基板和一很薄的矽中介層，其由於模製加固構件140接觸邊緣表面125和在一些具體實施例中接觸表面126，因此剛性足夠。除了讓多個IC晶片能耦合於薄的矽中介層而沒有翹曲，模製加固構件140所提供的勁度增加提升微電子封裝100之可靠度。
第二圖係根據本發明之一個具體實施例所配置的一種微電子封裝200之示意剖面圖。除了微電子封裝200亦包括一散熱件250，微電子封裝200在構造和操作上大體上類似於第一圖中的微電子封裝100。微電子封裝200之散熱件250熱耦合於IC晶片101、102及103，以提升IC晶片101、102及103所產生的熱之傳輸。在一些具體實施例中，散熱件250從具有相當高熱傳導係數的單一金屬片形成，諸如壓製銅或鋁板。散熱件250適合的材料包括銅、鋁，或者具有熱傳導係數至少等於鋁之熱傳導係數 的任何其他金屬，亦即至少大約230W m-1 K-1(瓦．公尺-1．絕對溫度-1)。
第三圖係根據本發明之一個具體實施例所配置的一種微電子封裝300之示意剖面圖。除了在微電子封裝300中，模製加固構件340構造成接觸矽中介層120之邊緣表面125之外還接觸IC晶片101、102及103之一個或多個表面，微電子封裝300在構造和操作上大體上類似於第一圖中的微電子封裝100。在此類具體實施例中，模製加固構件340取代底部填充材料129。作為參考，在第三圖中顯示底部填充材料129之位置。此外，模製加固構件340亦可接觸IC晶片101、102及103之邊緣表面303。在第三圖中所例示的具體實施例中，模製加固構件340與所有表面303接觸形成，僅留下IC晶片101、102及103之頂端表面304暴露。
在微電子封裝300中使用模製加固構件340替代底部填充材料129可縮減微電子封裝300之寬度309，由此使得微電子封裝300更小、更便宜並更可靠。這是因為使用底部填充材料129來保護IC晶片101、102及103到矽中介層120之電連接需要IC晶片101、102及103與耦合於矽中介層120的任何被動組件350之間的顯著間隔距離311。此類組件可包括去耦電容器、電阻、電感，或者固定於矽中介層120的任何其他被動電子組件。在沒有適當間隔距離311的情況下，舉例來說2至3mm(公釐)，非常不欲見設置於IC晶片101、102及103下方的底部填充材料129可接觸被動組件350。具體而言，在迴焊製程期間，經固化的底部填充材料129之熱膨脹接觸被動組件350可實體位移此類組件，導致顯著的可靠度和產量問題。由於模製加固構件340在迴焊製程期間可安全接觸被動組件350，因此微電子封裝300中的間隔距離311可非常小，舉例來說數量級大約0.1mm。
在一些具體實施例中，包括具有通矽貫孔的一矽中介層和耦合於其上的多個IC晶片的微電子封裝形成而沒有封裝基板。反之，用於在微電子封裝中的IC晶片與印刷電路板之間繞送輸入及輸出信號和電源的電介面由形成於矽中介層之表面上的第二RDL提供。在第四圖中例示一個此類具體實施例。
第四圖係根據本發明之一個具體實施例所配置的一種微電 子封裝400之示意剖面圖。除了微電子封裝400不包括一封裝基板，諸如封裝基板130，微電子封裝400在構造和操作上大體上類似於第一圖中的微電子封裝100。反之，如在第四圖中所顯示，第二RDL 421形成於矽中介層120之暴露表面428上。以上結合第一圖所說明，第二RDL 421可構造成大體上類似於RDL 121。包括於第二RDL 421中的電內連線構造成將矽中介層120中的通矽貫孔122電耦合於電連接135，其提供微電子封裝400與印刷電路板之間的電連接。
由於微電子封裝400包括模製加固構件140，因此封裝基板所提供的勁度非必要。如此，就確實包括一封裝基板的慣用微電子封裝而言，微電子封裝400之厚度425可顯著減少。再者，微電子封裝400之製造製程簡化；不僅形成所排除的封裝基板之製程簡化，在一些具體實施例中用於在矽中介層120上形成第二RDL 421的製造步驟，還可作為用於形成RDL 121的晶圓級製程之一部分執行。因此，微電子封裝400可以比包括一封裝基板的微電子封裝更不複雜及昂貴。
在微電子封裝400之一些具體實施例中，第二RDL 421使用另一製造製程形成。複數個矽中介層120從矽中介層基板單片化並固定於承載基架上，而非使用晶圓級製程形成第二RDL 421。模製加固構件140隨後環繞形成於承載基架上的複數個矽中介層120形成，留下矽中介層120之頂端表面(其對應於第四圖中的表面429)暴露。隨著複數個矽中介層120由硬化或固化的模製加固構件140維持就位，可去除承載基架，且RDL 421形成於先前與承載基架接觸的表面上，亦即第四圖中的矽中介層120之表面428。
第五圖係根據本發明之另一具體實施例所配置的一種微電子封裝500之示意剖面圖。微電子封裝500包括一矽中介層，其伴隨著一個或多個其他IC晶片固定於封裝基板上，具有耦合於其上的多個IC晶片。具體而言，如所顯示微電子封裝500包括矽中介層120；以及IC晶片501及502，其耦合於封裝基板130；以及IC晶片503及504，其耦合於矽中介層120。在一些具體實施例中，IC晶片503及504包括從到矽中介層120的連接所促進的信號之高速傳遞顯著受益的IC晶片。舉例來說，IC晶片 503可能係邏輯晶片、CPU或GPU，而IC晶片504可能係與IC晶片503相關聯的記憶體晶片。
如在第五圖中所顯示，模製加固構件540與封裝基板130、矽中介層120之邊緣表面509和IC晶片501及502接觸形成。在其他具體實施例中，模製加固構件540亦與IC晶片503及504之邊緣表面510接觸形成。在一些具體實施例中，如所顯示IC晶片503及504之電連接以底部填充材料129保護，而在其他具體實施例中，使用模製加固構件540替代底部填充材料129。在一些具體實施例中，使用模製加固構件540促進IC晶片501、502、503及504與耦合於矽中介層120的任何被動組件350之間縮減的間隔距離511，由此縮減微電子封裝500之整體尺寸。
第六圖係根據本發明之另一具體實施例所配置的一種微電子封裝600之示意剖面圖。微電子封裝600包括一矽中介層，其伴隨著一個或多個其他IC晶片電連接至第二RDL，具有耦合於其上的多個IC晶片。具體而言，如所顯示微電子封裝600包括矽中介層120；以及IC晶片601及602，其電連接至第二RDL 621；以及IC晶片603及604，其耦合於矽中介層120。因此，使用第二RDL 621替代封裝基板(諸如第五圖中的封裝基板130)，將微電子封裝600電連接至印刷電路板。第二RDL 621形成於矽中介層120之一側上，而電連接IC晶片603及604的RDL 623形成於矽中介層120該側之相對側上。
如在第六圖中所顯示，模製加固構件640與矽中介層120之邊緣表面609和IC晶片601及602接觸形成。在其他具體實施例中，模製加固構件640亦與IC晶片603及604之邊緣表面610接觸形成。在一些具體實施例中，如所顯示IC晶片603及604之電連接以底部填充材料129保護，而在其他具體實施例中，使用模製加固構件640替代底部填充材料129。如以上結合第五圖所說明，第二RDL 621和模製加固構件640以第二RDL 521和模製加固構件540所形成大體上相同的方式形成。
微電子封裝600與包括一個或多個慣用封裝基板的多晶片封裝相較，具有優勢縮減的厚度。此外，由於IC晶片603及604設置於矽中介層120上並與RDL 121電連接，因此微電子封裝600促進IC晶片603 與604之間信號之高速傳遞。再者，使用模製加固構件640允許IC晶片601、602、603及604與耦合於矽中介層120的任何被動組件350之間縮減的間隔距離611，其優勢縮減微電子封裝600之整體尺寸。
第七圖例示於其中可實行本發明之一個或多個具體實施例的運算裝置。具體而言，第七圖係具有根據本發明之具體實施例所構造的封裝半導體裝置720的電腦系統700之區塊圖。如所顯示，電腦系統700包括一記憶體710；以及一封裝半導體裝置720，其耦合於記憶體710。電腦系統700可能係桌上型電腦、膝上型電腦、智慧型手機、數位平板電腦、個人數位助理或其他技術上可實行的運算裝置。記憶體710可包括揮發性、非揮發性和/或可拆卸記憶體元件，諸如隨機存取記憶體(RAM,“Random access memory”)、唯讀記憶體(ROM,“Read-only memory”)、磁性或光學硬碟機、快閃記憶體和此類。以上結合第一至六圖所說明，封裝半導體裝置720在組織和操作上大體上類似於微電子封裝100、200、300、400、500或600，並可包括一CPU、一GPU、一應用處理器或其他邏輯裝置、一系統單晶片(SoC,“System-on-chip”)、一記憶體晶片或任何其他含IC晶片裝置之一個或多個。
總結來說，本發明之各具體實施例闡述具有縮減的封裝厚度的一種微電子封裝。該微電子封裝包括一矽中介層，其從半導體基板形成；以及在一些具體實施例中一模複合物，其連接至該矽中介層之邊緣表面，並構造成加固該微電子封裝。以上所說明的具體實施例之優勢係微電子封裝之厚度可顯著縮減，而在微電子封裝中沒有不要的組件翹曲之風險。進一步的優勢係使用模複合物替代底部填充材料來保護IC晶片與矽中介層之間的電連接，縮減了微電子封裝之整體底面積。這是由於模複合物之彈性本質允許固定於矽中介層的被動組件，放置非常靠近亦固定於矽中介層上的IC晶片。
雖然前述係針對本發明之各具體實施例，但可設計本發明之其他與進一步的具體實施例而不悖離其基本範疇，且其範疇由以下諸申請專利範圍判定。
101、102、103‧‧‧積體電路晶片；積體電路晶片
120‧‧‧矽中介層
125‧‧‧矽中介層120之邊緣表面
129‧‧‧底部填充材料
130‧‧‧封裝基板
300‧‧‧微電子封裝
303‧‧‧積體電路晶片101、102及103之邊緣表面；表面
304‧‧‧積體電路晶片101、102及103之頂端表面
309‧‧‧微電子封裝300之寬度
311‧‧‧間隔距離
340‧‧‧模製加固構件
350‧‧‧被動組件

Claims (10)

  1. 一種微電子封裝，包含：一矽中介層(interposer)，其從一半導體基板形成，並包括複數個通矽貫孔(through-silicon vias)；一半導體晶粒，其耦合於該矽中介層之一第一表面；以及一模複合物(mold compound)，其連接至該矽中介層之一邊緣表面，並構造成加固(stiffen)該微電子封裝。
  2. 如申請專利範圍第1項之微電子封裝，其中該模複合物形成於該半導體晶粒與該矽中介層之該第一表面之間。
  3. 如申請專利範圍第1項之微電子封裝，更包含一第二半導體晶粒，其耦合於該矽中介層之該第一表面。
  4. 如申請專利範圍第1項之微電子封裝，更包含一信號再分配層(redistribution layer)，其形成於該矽中介層之一第二表面上，並電耦合於該等複數個通矽貫孔，其中該矽中介層之該第一側相對於該矽中介層之該第二側。
  5. 如申請專利範圍第1項之微電子封裝，更包含一封裝基板，其耦合於該矽中介層之一第二側，其中該矽中介層之該第一側相對於該矽中介層之該第二側。
  6. 一種微電子封裝，包含：一矽中介層，其從一半導體基板形成，並包括複數個通矽貫孔；一半導體晶粒，其耦合於該矽中介層之一第一側；一第一再分配層，其形成於該矽中介層之該第一側上，並構造成將該半導體晶粒電耦合於包括於該矽中介層中的該等複數個通矽貫孔；以及一第二再分配層，其形成於該矽中介層之一第二側上，並構造成電耦合於包括於該矽中介層中的該等通矽貫孔，其中該矽中介層之該第一側相對於該矽中介層之該第二側。
  7. 如申請專利範圍第6項之微電子封裝，更包含一第二半導體晶粒，其耦合於該矽中介層之該第一側。
  8. 如申請專利範圍第7項之微電子封裝，其中該第一半導體晶粒包含一邏輯晶片，且該第二半導體晶粒包含一記憶體晶片。
  9. 如申請專利範圍第6項之微電子封裝，更包含一模複合物，其連接至該矽中介層之一邊緣表面，並構造成加固該微電子封裝。
  10. 如申請專利範圍第9項之微電子封裝，更包含一個或多個半導體晶粒，其耦合於第二再分配層，其中耦合於該第二再分配層的該等半導體晶粒中至少一者之一邊緣表面連接至該模複合物。
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