CN111799177B - 半导体器件的制备方法 - Google Patents
半导体器件的制备方法 Download PDFInfo
- Publication number
- CN111799177B CN111799177B CN202010676399.0A CN202010676399A CN111799177B CN 111799177 B CN111799177 B CN 111799177B CN 202010676399 A CN202010676399 A CN 202010676399A CN 111799177 B CN111799177 B CN 111799177B
- Authority
- CN
- China
- Prior art keywords
- insulating layer
- interposer
- back surface
- forming
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 98
- 239000010703 silicon Substances 0.000 claims abstract description 98
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 75
- 229910000679 solder Inorganic materials 0.000 claims abstract description 23
- 238000002360 preparation method Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 19
- 238000007789 sealing Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 6
- 238000004806 packaging method and process Methods 0.000 claims description 6
- 230000002787 reinforcement Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000005498 polishing Methods 0.000 description 7
- 238000000465 moulding Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000003351 stiffener Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000708 deep reactive-ion etching Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本申请公开了一种半导体器件的制备方法，包括：提供设置有多个导电硅通孔的中介板，其中，所述中介板包括相背设置的正面和背面，所述硅通孔自所述正面向所述背面延伸，且非贯通所述背面；使所述中介板的所述正面朝下，从所述背面去除部分所述中介板以使得所述硅通孔从所述背面露出；在从所述背面露出的所述硅通孔上形成焊球，所述焊球与所述硅通孔电连接；使所述中介板的所述背面朝下，将至少一个芯片与从所述正面露出的所述硅通孔电连接。通过上述方式，本申请能够降低制备半导体器件的良率成本。
Description
技术领域
本申请属于半导体技术领域，具体涉及一种半导体器件的制备方法。
背景技术
目前在半导体器件及其制备过程中，通常选用硅通孔TSV来实现垂直方向上相互堆叠的元器件之间电连接。而对于制备过程中硅通孔的背面暴露(BVR，backside viareveal)过程而言，其风险较高，一般要求硅通孔中金属柱的整体厚度变化量小于2微米，以满足后续键合以及堆叠的需要。而就目前的制备工艺而言，硅通孔的背面暴露过程一般位于芯片连接之后，该过程导致半导体器件的良率成本较高。
发明内容
本申请提供一种半导体器件的制备方法，以降低制备半导体器件的良率成本。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体器件的制备方法，包括：提供设置有多个导电硅通孔的中介板，其中，所述中介板包括相背设置的正面和背面，所述硅通孔自所述正面向所述背面延伸，且非贯通所述背面；使所述中介板的所述正面朝下，从所述背面去除部分所述中介板以使得所述硅通孔从所述背面露出；在从所述背面露出的所述硅通孔上形成焊球，所述焊球与所述硅通孔电连接；使所述中介板的所述背面朝下，将至少一个芯片与从所述正面露出的所述硅通孔电连接。
其中，所述提供设置有多个导电硅通孔的中介板的步骤中，所述硅通孔朝向所述背面一侧设置有第一绝缘层；所述从所述背面去除部分所述中介板以使得所述硅通孔从所述背面露出，包括：研磨所述中介板的所述背面，以使所述第一绝缘层露出；去除所述第一绝缘层。
其中，所述去除所述第一绝缘层之前，还包括：在所述中介板的所述背面以及露出的所述第一绝缘层上形成第二绝缘层；所述去除所述第一绝缘层包括：去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层。
其中，所述第一绝缘层与所述第二绝缘层的材质相同，所述去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层，包括：利用同一去除工艺去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层。
其中，所述在从所述背面露出的所述硅通孔上形成焊球，所述焊球与所述硅通孔电连接，包括：在所述第二绝缘层上形成图案化的第一再布线层；在所述第一再布线层远离所述第二绝缘层一侧形成焊球，所述焊球、所述第一再布线层和所述硅通孔电连接。
其中，所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，之前，包括：在所述中介板的所述正面形成多个金属凸点，所述金属凸点与所述硅通孔电连接；所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，包括：将至少一个芯片的功能面朝向所述金属凸点，并使所述芯片的所述功能面上的焊盘与对应位置处的所述金属凸点电连接。
其中，所述金属凸点的材质包括CuNiSnAg。
其中，所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，之后，还包括：在所述芯片的所述功能面与所述中介板的所述正面之间形成底填胶，所述金属凸点位于所述底填胶内；在所述中介板的所述正面一侧形成第一塑封层，所述第一塑封层与所述芯片的非功能面齐平。
其中，所述中介板上包含多个重复单元，每个所述重复单元内电连接有至少一个所述芯片，所述制备方法还包括：将所述中介板设置有所述第一塑封层一侧朝下设置；切割掉相邻所述重复单元之间的所述第一塑封层以及所述中介板，以获得包含单个重复单元的第一封装体。
其中，还包括：将所述第一封装体设置有所述焊球一侧与封装基板电连接；其中，所述封装基板的外边缘设置有加固件。
区别于现有技术情况，本申请的有益效果是：本申请所提供的半导体器件的制备方法中，先对中介板进行硅通孔的背面暴露工艺过程；接着在从背面露出的硅通孔上形成焊球；最后将至少一个芯片与从中介板的正面露出的硅通孔进行电连接。即本申请中将制备过程中风险最高的硅通孔背面暴露过程放到最前面，以降低良率成本。
此外，由于在中介板的正面形成金属凸点后就进行芯片倒装过程，因此该金属凸点可以采用CuNiSnAg的材质，以降低成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本申请半导体器件的制备方法一实施方式的流程示意图；
图2a为图1中步骤S101对应的一实施方式的结构示意图；
图2b为图1中步骤S102对应的一实施方式的结构示意图；
图2c为图1中步骤S103对应的一实施方式的结构示意图；
图2d为图1中步骤S104对应的一实施方式的结构示意图；
图2e为图1中步骤S104之后一实施方式的结构示意图；
图2f为本申请半导体封装器件一实施方式的结构示意图；
图3为图1中步骤S101对应的一实施方式的流程示意图；
图4a为图3中步骤S201对应的一实施方式的结构示意图；
图4b为图3中步骤S202对应的一实施方式的结构示意图；
图4c为图3中步骤S202对应的另一实施方式的结构示意图；
图4d为图3中步骤S203对应的一实施方式的结构示意图；
图4e为图3中步骤S204对应的一实施方式的结构示意图；
图5为图1中步骤S102对应的一实施方式的流程示意图；
图6a为图5中步骤S301对应的一实施方式的结构示意图；
图6b为图5中步骤S302对应的一实施方式的结构示意图；
图6c为图5中步骤S302之前一实施方式的结构示意图；
图6d为图5中步骤S302对应的另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请半导体器件的制备方法一实施方式的流程示意图，该制备方法包括：
S101：提供设置有多个导电硅通孔12的中介板10，其中，中介板10包括相背设置的正面100和背面102，硅通孔12自正面100向背面102延伸，且非贯通背面102。
具体地，请参阅图2a，图2a为图1中步骤S101对应的一实施方式的结构示意图。该中介板10可以为晶圆等，该中介板10的正面100上可以设置有多种有源器件(例如，晶体管、二极管等)，有源器件之间还可形成有各种电互连结构，例如，图案化的金属层14等，图案化的金属层14与中介板10内的硅通孔12电连接。该中介板10的背面102上则没有设置有源器件和电互连结构。当中介板10的材质为硅时，该中介板10的背面102为单纯的硅表面。
在一个实施方式中，请参阅图3，图3为图1中步骤S101对应的一实施方式的流程示意图，上述步骤S101中的硅通孔12朝向背面102一侧可以设置有第一绝缘层30，上述步骤S101的具体实现过程可以为：
S201：在中介板10的正面100形成非贯通的多个凹槽104。
具体地，请参阅图4a，图4a为图3中步骤S201对应的一实施方式的结构示意图。在本实施例中，可以采用蚀刻的方式在中介板10的正面形成凹槽104，例如，湿法蚀刻、干法蚀刻、深反应离子蚀刻、激光蚀刻等。且上述凹槽104的形状可以为圆柱体、棱柱体等。
S202：在凹槽104的底部(未标示)形成第一绝缘层30。
具体地，请参阅图4b，图4b为图3中步骤S202对应的一实施方式的结构示意图。上述第一绝缘层30的材质可以为有机物，例如光刻胶等，该设计方式可以使得形成第一绝缘层30的过程较为容易，且后续可以较为容易的去除第一绝缘层30。例如，当第一绝缘层30的材质为正性光刻胶时，可以先在凹槽104内涂覆填充满正性光刻胶，然后在中介板10的正面100一侧进行光照，通过控制光照的强度和时间，使得靠近中介板10正面100的正性光刻胶被去除，而底部的正性光刻胶保留。在本实施例中，最终底部保留的第一绝缘层30的厚度在5-10微米之间，例如，6微米、7微米、8微米、9微米等。
此外，在其他实施例中，请参阅图4c，图4c为图3中步骤S202对应的另一实施方式的结构示意图。上述第一绝缘层30a不仅可以位于凹槽104a的底部，也可覆盖凹槽104a的侧壁。该第一绝缘层30a的材质可以为有机物，例如光刻胶等，该设计方式可以使得形成第一绝缘层30a的过程较为容易，且后续可以较为容易的去除第一绝缘层30a。例如，当第一绝缘层30a的材质为正性光刻胶时，可以先在凹槽104a内涂覆填充满正性光刻胶，然后借助于一掩膜版在中介板10a的正面100a一侧进行光照，通过控制光照的强度和时间，使得靠近中介板10a正面100a的正性光刻胶被去除，而底部和侧壁的正性光刻胶保留；其中，上述过程中所使用的掩膜版的开口与凹槽104a对应，且其尺寸小于凹槽104a的尺寸。在本实施例中，最终底部保留的第一绝缘层30a的厚度在5-10微米之间，例如，6微米、7微米、8微米、9微米等；而最终侧壁保留的第一绝缘层30a的厚度可以小于最终底部保留的第一绝缘层30a的厚度，该设计方式可以使得后续在凹槽104a内形成的导电硅通孔的尺寸较大，电气连接性能较好。
S203：在凹槽104内形成溅射金属层120。
具体地，请参阅图4d，图4d为图3中步骤S203对应的一实施方式的结构示意图。上述溅射金属层120的材质可以为钛钨等，以便于后续能够在凹槽104内较为容易地形成金属柱。
S204：在溅射金属层120上形成金属柱122，金属柱122填充满凹槽104，且与中介板10的正面100齐平，其中，溅射金属层120和金属柱122形成硅通孔12。
具体地，请参阅图4e，图4e为图3中步骤S204对应的一实施方式的结构示意图。上述金属柱122可以采用电镀的方式形成，其材质可以为铜等。
S102：使中介板10的正面100朝下，从背面102去除部分中介板10以使得硅通孔12从背面102露出。
具体地，请参阅图2b，图2b为图1中步骤S102对应的一实施方式的结构示意图。上述步骤S102中使中介板10的正面100朝下后，还可在中介板10的正面100一侧设置可去除的第一载板，第一载板与中介板10的正面100之间通过双面胶等粘性物质连接。该设计方式可以对中介板10的正面100进行保护。
在一个实施方式中，上述步骤S102中硅通孔12的背面露出工艺过程可以包括：采用研磨工艺将中介板10的背面102减薄至距离硅通孔12大致10至20微米左右，此时硅通孔12未从中介板10的背面102露出；采用化学抛光工艺将中介板10的背面102继续减薄至距离硅通孔12大致3至7微米左右，此时硅通孔12仍未从中介板10的背面102露出；采用干法蚀刻工艺将中介板10背面102进行蚀刻而不对硅通孔12进行蚀刻，以使得硅通孔12从中介板10的背面102露出3至7微米左右；采用化学气相沉积工艺沉积氮化硅和/或氧化硅，且沉积的氮化硅和/或氧化硅覆盖硅通孔12；采用化学抛光工艺去除硅通孔12顶部的部分氮化硅和/或氧化硅。
在又一个实施方式中，当上述步骤S101所提供的中介板10中硅通孔12朝向背面102一侧设置有第一绝缘层30时，请参阅图5，图5为图1中步骤S102一实施方式的流程示意图，上述步骤S102中硅通孔12的背面露出工艺过程可以包括：
S301：研磨中介板10的背面102，以使第一绝缘层30露出。
具体地，请参阅图6a，图6a为图5中步骤S301对应的一实施方式的结构示意图。在进行上述步骤S301时，可采用普通研磨grinding设备对中介板10的背面102进行研磨，在研磨中介板10的背面时，可以在第一绝缘层30刚露出时即停止研磨；或者，在第一绝缘层30露出后再研磨掉部分第一绝缘层30。具体研磨终点可根据实际情况进行设定，灵活性较高。
S302：去除第一绝缘层30。
具体地，请参阅图6b，图6b为图5中步骤S302对应的一实施方式的结构示意图。当第一绝缘层30为正性光刻胶时，可以从中介板10的背面102一侧进行光照和显影，以去除第一绝缘层30。
在其他实施例中，为了便于后续在中介板10的背面102一侧进行布线或形成焊球，请参阅图6c，图6c为图5中步骤S302之前一实施方式的结构示意图。在上述步骤S302之前还可包括：在中介板10b的背面102b以及露出的第一绝缘层30b上形成第二绝缘层32b。请参阅图6d，图6d为图5中步骤S302对应的另一实施方式的结构示意图，此时上述步骤S302具体包括：去除硅通孔12b位置处的第二绝缘层32b和第一绝缘层30b。
在一个应用场景中，请继续参阅图6d，上述第一绝缘层30b和第二绝缘层32b的材质可以相同，此时上述步骤S302的具体实现过程可以为：利用同一去除工艺去除硅通孔12b位置处的第二绝缘层32b和第一绝缘层30b。例如，当第一绝缘层30b和第二绝缘层32b的材质为正性光刻胶时，可以借助于一掩膜版，从中介板10b的背面102b一侧照射以去除硅通孔12b位置处的第二绝缘层32b和第一绝缘层30b(图6d中已去除)；其中，该掩膜版具有开口，开口的位置与硅通孔12b的位置对应，且开口的尺寸可以大于等于硅通孔12b的尺寸，以完全去除硅通孔12b位置处的第一绝缘层30b。
在另一个应用场景中，第一绝缘层30b和第二绝缘层32b的材质不同，此时上述步骤S302的具体实现过程可以为：利用第一去除工艺在第二绝缘层32b上形成第一开口(未标示)，第一开口的位置与硅通孔12b的位置对应，且第一开口的尺寸大于硅通孔12b的尺寸；利用第二去除工艺去除第一开口位置处的第一绝缘层30b。例如，当第一绝缘层30b和第二绝缘层32b为不同材质的光刻胶时，可以控制不同的光照强度，以分别去除第一绝缘层30b和第二绝缘层32b。
在上述硅通孔12背面露出工艺中，由于硅通孔12朝向中介板10的背面102一侧设置第一绝缘层30，在研磨中介板10的背面102时，可以将使第一绝缘层30而非硅通孔12露出作为研磨终点；后续直接去除第一绝缘层30即可使硅通孔12从中介板10的背面102露出。由于第一绝缘层30的存在，背面研磨时并不会影响到第一绝缘层30下方的硅通孔12，硅通孔12的整体厚度基本不变，后续通过去除第一绝缘层30即可使硅通孔12露出；且由于将使第一绝缘层30露出作为研磨终点，在研磨时可以采用精度要求不是很高、价格不是很昂贵的普通研磨设备即可。即本申请所提供的方式可以较为容易地实现硅通孔12背面暴露，工艺过程较为简单；且无需价格昂贵的设备，可以大大降低设备成本。
S103：在从背面102露出的硅通孔12上形成焊球16，焊球16与硅通孔12电连接。
具体地，请参阅图2c，图2c为图1中步骤S103对应的一实施方式的结构示意图。在本实施例中，上述步骤S103具体包括：在中介板10的背面102形成图案化的第一再布线层16；在第一再布线层16远离中介板10一侧形成焊球18，焊球18、第一再布线层16和硅通孔12电连接。在一个应用场景中，如图6d所示，当中介板10b的背面设置有第二绝缘层32b时，也可在第二绝缘层32b上形成该第一再布线层16。
S104：使中介板10的背面102朝下，将至少一个芯片11与从正面100露出的硅通孔12电连接。
具体地，请参阅图2d，图2d为图1中步骤S104对应的一实施方式的结构示意图。在上述步骤S104之前还包括：去除位于所述中介板10的正面100的第一载板。上述步骤S104中使中介板10的背面102朝下后，还可在中介板10的背面102一侧设置可去除的第二载板，第二载板与中介板10的背面102之间通过双面胶等粘性物质连接。该设计方式可以对中介板10的背面102进行保护。
进一步，请继续参阅图2d，在上述步骤S104中将至少一个芯片11与从正面100露出的硅通孔12电连接之前，还包括：在中介板10的正面100形成多个金属凸点13，金属凸点13与硅通孔12电连接。当中介板10的正面100设置有第一再布线层14时，金属凸点13可以通过该第一再布线层14与硅通孔12电连接。相应的，上述步骤S104中将至少一个芯片11与从正面100露出的硅通孔12电连接包括：将至少一个芯片11的功能面(未标示)朝向金属凸点13，并使芯片11的功能面上的焊盘(图未示)与对应位置处的金属凸点13电连接。
在上述实施例中，由于制作金属凸点13之后即进行金属凸点13与硅通孔12电连接的过程，因此金属凸点13的材质可以包括CuNiSnAg，以降低成本。当然，在其他实施例中，金属凸点13的材质也可包括CuNiAu。
此外，为了进一步稳定芯片11的位置以及保护芯片11与中介板10之间的线路，请参阅图2e，图2e为图1中步骤S104之后一实施方式的结构示意图。上述步骤S104之后还包括：在芯片11的功能面与中介板10的正面100之间形成底填胶15，金属凸点13位于底填胶15内；在中介板10的正面100一侧形成第一塑封层17，第一塑封层17与芯片11的非功能面齐平。在上述设计方式中，在形成第一塑封层17时，第一塑封层17可以预先覆盖芯片11的非功能面；然后采用研磨的方式去除掉多余的第一塑封层17，以使得第一塑封层17与芯片11的非功能面齐平。
在某些情况下，中介板10上包含多个重复单元，每个重复单元内电连接有至少一个芯片11，本申请所提供的制备方法还包括：将中介板10设置有第一塑封层17一侧朝下设置，即可将第一塑封层17一侧设置在切割基板上；切割掉相邻重复单元之间的第一塑封层17以及中介板10，以获得包含单个重复单元的第一封装体20。
另外，请参阅图2f，图2f为本申请半导体封装器件一实施方式的结构示意图，本申请所提供的制备方法还包括：将第一封装体20设置有焊球18一侧与封装基板19电连接；其中，封装基板19的外边缘设置有加固件22。该加固件22可以起到支撑、防止封装基板19翘曲的目的。在本实施例中，该加固件22可以由高导热材料形成，例如，金属、塑料等。此外，该封装基板19上还可设置有电容、电阻等其他元器件。
以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (3)
1.一种半导体器件的制备方法，其特征在于，包括：
提供设置有多个导电硅通孔的中介板，其中，所述中介板包括相背设置的正面和背面，所述硅通孔自所述正面向所述背面延伸，且非贯通所述背面，所述硅通孔朝向所述背面一侧设置有第一绝缘层，所述第一绝缘层的材质为有机物；
使所述中介板的所述正面朝下，从所述背面去除部分所述中介板以使得所述硅通孔从所述背面露出，包括：研磨所述中介板的所述背面，以使所述第一绝缘层露出；在所述背面以及露出的所述第一绝缘层上形成第二绝缘层，所述第一绝缘层和所述第二绝缘层的材质相同，利用同一工艺去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层；
在从所述背面露出的所述硅通孔上形成焊球，所述焊球与所述硅通孔电连接；
使所述中介板的所述背面朝下，将至少一个芯片与从所述正面露出的所述硅通孔电连接；
其中，所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，之前，包括：在所述中介板的所述正面形成多个金属凸点，所述金属凸点与所述硅通孔电连接；所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，包括：将至少一个芯片的功能面朝向所述金属凸点，并使所述芯片的所述功能面上的焊盘与对应位置处的所述金属凸点电连接；
其中，所述将至少一个芯片与从所述正面露出的所述硅通孔电连接，之后，还包括：在所述芯片的所述功能面与所述中介板的所述正面之间形成底填胶，所述金属凸点位于所述底填胶内；在所述中介板的所述正面一侧形成第一塑封层，所述第一塑封层与所述芯片的非功能面齐平；其中，所述中介板上包含多个重复单元，每个所述重复单元内电连接有至少一个所述芯片，所述制备方法还包括：将所述中介板设置有所述第一塑封层一侧朝下设置；切割掉相邻所述重复单元之间的所述第一塑封层以及所述中介板，以获得包含单个重复单元的第一封装体，将所述第一封装体设置有所述焊球一侧与封装基板电连接；其中，所述封装基板的外边缘设置有加固件，所述加固件由高导热材料形成；
其中，所述提供设置有多个导电硅通孔的中介板的步骤，包括：在所述中介板的所述正面形成非贯通的多个凹槽；在所述凹槽的底部形成所述第一绝缘层；在所述凹槽内形成溅射金属层；在所述溅射金属层上形成金属柱，所述金属柱填充满所述凹槽，且与所述中介板的所述正面齐平；其中，所述溅射金属层和所述金属柱形成所述硅通孔；
其中，所述去除所述第一绝缘层之前，还包括：在所述中介板的所述背面以及露出的所述第一绝缘层上形成第二绝缘层；所述去除所述第一绝缘层包括：去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层；
其中，所述第一绝缘层与所述第二绝缘层的材质相同，所述去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层，包括：利用同一去除工艺去除所述硅通孔位置处的所述第二绝缘层和所述第一绝缘层。
2.根据权利要求1所述的制备方法，其特征在于，所述在从所述背面露出的所述硅通孔上形成焊球，所述焊球与所述硅通孔电连接，包括：
在所述第二绝缘层上形成图案化的第一再布线层；
在所述第一再布线层远离所述第二绝缘层一侧形成焊球，所述焊球、所述第一再布线层和所述硅通孔电连接。
3.根据权利要求1所述的制备方法，其特征在于，
所述金属凸点的材质包括CuNiSnAg。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010676399.0A CN111799177B (zh) | 2020-07-14 | 2020-07-14 | 半导体器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010676399.0A CN111799177B (zh) | 2020-07-14 | 2020-07-14 | 半导体器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111799177A CN111799177A (zh) | 2020-10-20 |
| CN111799177B true CN111799177B (zh) | 2023-09-29 |
Family
ID=72806919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010676399.0A Active CN111799177B (zh) | 2020-07-14 | 2020-07-14 | 半导体器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111799177B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270603A (zh) * | 2011-08-11 | 2011-12-07 | 北京大学 | 一种硅通孔互连结构的制作方法 |
| CN103426864A (zh) * | 2013-08-26 | 2013-12-04 | 华进半导体封装先导技术研发中心有限公司 | 适用于转接板的tsv结构及其制备方法 |
| TW201431035A (zh) * | 2012-12-21 | 2014-08-01 | Nvidia Corp | 使用具有通矽貫孔的矽中介層基板的晶片封裝 |
| CN104143526A (zh) * | 2013-05-09 | 2014-11-12 | 盛美半导体设备（上海）有限公司 | 穿透硅通孔结构制作方法 |
| CN108807283A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 半导体封装结构 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2109888A2 (en) * | 2007-01-17 | 2009-10-21 | Nxp B.V. | A system-in-package with through substrate via holes |
| US7841080B2 (en) * | 2007-05-30 | 2010-11-30 | Intel Corporation | Multi-chip packaging using an interposer with through-vias |
| KR20120031811A (ko) * | 2010-09-27 | 2012-04-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US8455984B2 (en) * | 2010-11-15 | 2013-06-04 | Nanya Technology Corp. | Integrated circuit structure and method of forming the same |
| FR2968130A1 (fr) * | 2010-11-30 | 2012-06-01 | St Microelectronics Sa | Dispositif semi-conducteur comprenant un condensateur et un via de connexion electrique et procede de fabrication |
| FR2985088B1 (fr) * | 2011-12-23 | 2015-04-17 | Commissariat Energie Atomique | Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication |
| KR101867961B1 (ko) * | 2012-02-13 | 2018-06-15 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
| US9892970B2 (en) * | 2016-06-02 | 2018-02-13 | Globalfoundries Inc. | Integrated circuit structure having deep trench capacitor and through-silicon via and method of forming same |
-
2020
- 2020-07-14 CN CN202010676399.0A patent/CN111799177B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270603A (zh) * | 2011-08-11 | 2011-12-07 | 北京大学 | 一种硅通孔互连结构的制作方法 |
| TW201431035A (zh) * | 2012-12-21 | 2014-08-01 | Nvidia Corp | 使用具有通矽貫孔的矽中介層基板的晶片封裝 |
| CN104143526A (zh) * | 2013-05-09 | 2014-11-12 | 盛美半导体设备（上海）有限公司 | 穿透硅通孔结构制作方法 |
| CN103426864A (zh) * | 2013-08-26 | 2013-12-04 | 华进半导体封装先导技术研发中心有限公司 | 适用于转接板的tsv结构及其制备方法 |
| CN108807283A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 半导体封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111799177A (zh) | 2020-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10840218B2 (en) | Semiconductor device and method of manufacture | |
| CN111883481B (zh) | 3d封装件结构及其形成方法 | |
| US10163711B2 (en) | Methods of packaging semiconductor devices including placing semiconductor devices into die caves | |
| US10553569B2 (en) | Multi-die structure and method for forming same | |
| TW201933574A (zh) | 半導體元件及其製造方法 | |
| US20200027838A1 (en) | Semiconductor Device and Method | |
| KR20160091211A (ko) | 반도체 디바이스 및 제조 방법 | |
| US9583365B2 (en) | Method of forming interconnects for three dimensional integrated circuit | |
| US11424191B2 (en) | Semiconductor devices and methods of manufacture | |
| KR20200027419A (ko) | 반도체 디바이스 및 제조 방법 | |
| US11967579B2 (en) | Method for forming package structure with cavity substrate | |
| US20240178091A1 (en) | Integrated Circuit Package and Method | |
| US20220359421A1 (en) | Semiconductor Device Including Electromagnetic Interference (EMI) Shielding and Method of Manufacture | |
| US20230109128A1 (en) | Heat Dissipation in Semiconductor Packages and Methods of Forming Same | |
| US20220384354A1 (en) | Semiconductor Device and Method | |
| CN111799177B (zh) | 半导体器件的制备方法 | |
| US20230290714A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20220359360A1 (en) | Multi-chip system-in-package | |
| US20230062775A1 (en) | Package substrate, package using the same, and method of manufacturing the same | |
| US11901307B2 (en) | Semiconductor device including electromagnetic interference (EMI) shielding and method of manufacture | |
| CN111755384A (zh) | 半导体器件以及制备方法 | |
| US20220352123A1 (en) | Semiconductor devices and methods of manufacture | |
| CN220829951U (zh) | 半导体封装 | |
| US11444034B2 (en) | Redistribution structure for integrated circuit package and method of forming same | |
| US11854994B2 (en) | Redistribution structure for integrated circuit package and method of forming same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20230109 Address after: Office Area, Free Block, 3rd Floor, Building 11A, Zilang Science and Technology City, No. 60, Chongzhou Avenue, Development Zone, Nantong City, Jiangsu Province, 226000 (No. A07) Applicant after: Tongfu Microelectronics Technology (Nantong) Co.,Ltd. Address before: Room 337, No.42, Guangzhou road, Nantong Development Zone, Jiangsu 226000 Applicant before: Tongfu microelectronics technology research and development branch |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |