JP3305477B2 - 半導体装置とその製造方法及びその実装構造と実装方法 - Google Patents

半導体装置とその製造方法及びその実装構造と実装方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プリント配線板等の
回路基板上に最大限密に実装する際に好適に用いられ、
電気特性及び信頼性に優れた半導体装置とその製造方法
及びその実装構造と実装方法に関するものである。
【０００２】
【従来の技術】半導体パッケージ（半導体装置）には、
実装用プリント配線板（回路基板）に用意されたソケッ
トに挿入するか、またはスルーホールに挿入後はんだ接
続することによって実装される形式の挿入形半導体パッ
ケージと、該プリント配線板表面に直接はんだ実装する
表面実装形半導体パッケージがあり、表面実装形半導体
パッケージは高密度実装に適したものとしてよく知られ
ている。表面実装形半導体パッケージは、実装用プリン
ト配線板上の限られた空間内にできるだけ多くの部品を
搭載しようとする実装方式、すなわち高密度実装を実現
するために開発された。表面実装形半導体パッケージの
うちピン数が１００本を超えるような多ピンの半導体素
子用パッケージとしては、金属から成るリードを有する
ＱＦＰ（Quad Flat Package ）タイプと、ピンアレイパ
ッケージの一種で、リードが無く、バンプと呼ばれるは
んだ等から成る金属のボールを介して実装用プリント配
線板上に実装されるＢＧＡ（Ball Grid Array ）タイプ
があり、いずれも半導体素子が樹脂封止されたパッケー
ジである（例えば、日経エレクトロニクス、１９９３年
８月号、Ｐ．９４−９９、日経ＢＰ社発行、参照）。
【０００３】更に、明確なパッケージ構造をとらない実
装方法として、たとえばマイクロエレクトロニクスパッ
ケージングハンドブック（日経ＢＰ社発行、１９９１年
３月）Ｐ．２８９〜２９０に記載されているフリップチ
ップ（Flip Chip ）実装と呼ばれる実装方法もある。こ
れはウェハから切り出した状態の半導体素子を樹脂やセ
ラミックから成るパッケージに収納することなしに、は
んだバンプや導電性樹脂を介して直接実装用プリント配
線板上に実装する方法である。ここで、最も普及してい
るＱＦＰタイプについて説明する。
【０００４】図２９は従来のＱＦＰタイプの半導体パッ
ケージ（半導体装置）を示す外観図であり、図におい
て、１は樹脂パッケージ、２は樹脂パッケージの各側面
から外方に突出するガルウィングリード（Gull Wing le
ed）と呼ばれる金属性リードである。このリード２は同
図（ｂ）に示すように外観が略Ｓ字状の形状である。図
３０は、上記の半導体パッケージを実装用プリント配線
板（回路基板）に実装した状態を示す断面図であり、図
において、３は半導体素子、４は半導体素子３とリード
２を接続するために半導体素子３上に設けられたボンデ
ィングパッド、５はボンディングワイヤ、６は半導体素
子３を支持するためのダイパッド、７は封止樹脂であ
り、半導体パッケージ８は上記リード２〜封止樹脂７に
より構成されている。また、１０は半導体パッケージ８
を搭載するための実装用プリント配線板（回路基板）、
１１はリード２と実装用プリント配線板１０と接続する
ための（第１の）実装用パッド、１２ははんだである。
また、記号ｄは半導体パッケージ８の底面８ａと実装用
プリント配線板１０との間隔、記号Ｈはスタンドオフと
呼ばれている実装用プリント配線板１０上の実装用パッ
ド１１と半導体パッケージ８のリード２の付け根までの
高さである。
【０００５】図３１は従来のＢＧＡタイプの半導体パッ
ケージを示す外観図であり、図において、２１はプリン
ト配線板、２３はプリント配線板２１の裏面にアレイ状
に配置されたバンプ用パッド、２４はバンプ用パッド上
に形成された球状のはんだからなるバンプである。
【０００６】図３２は上記半導体パッケージを実装用プ
リント配線板に実装した状態を示す断面図であり、図に
おいて、２５はプリント配線板２１上に半導体素子３を
固定するダイパッド、２６は半導体素子３とプリント配
線板２１とを接続するためにプリント配線板２１上に設
けられたボンディングワイヤ５用のパッドであり、半導
体パッケージ２７はこれら各構成要素により構成されて
いる。また、記号ｄは半導体パッケージ２７の底面２７
ａと実装用プリント配線板１０との間隔である。この半
導体パッケージ２７は、上述したＱＦＰタイプにみられ
るようなリード２が存在しないのが特徴であり、該半導
体パッケージ２７のバンプ用パッド２３はバンプ２４に
より直接実装用パッド１１上に接続されている。
【０００７】図３３はフリップチップタイプの半導体装
置を示す外観図であり、半導体素子３の裏面に複数のバ
ンプ用パッド２３が配列され、バンプ用パッド２３上に
バンプ２４が形成された構成である。図３４は上記の半
導体装置を実装用プリント配線板１０に実装するフリッ
プチップ実装を示す断面図である。このフリップチップ
実装方式においては、半導体装置上のパッド２３がリー
ドフレームやボンディングワイヤを介することなしに、
はんだ等から成るバンプ２４を介して実装用プリント配
線板１０と直接接続されている。なおこのフリップチッ
プ実装方式においては、防湿と熱応力低減の目的で半導
体素子３の全部または一部が樹脂ポッティングされる場
合が多い。
【０００８】図３５は例えば特開昭５−６２９８０号公
報に示された従来の半導体パッケージ（半導体装置）を
示す断面図であり、図において、３１は半導体素子３上
の外部電極、３２はパッシベーション膜、３３は外部電
極３１とバンプ２４の密着を確保するための金属層、３
４は半導体素子３の全面を覆い、バンプ２４を露出させ
た絶縁性を有する保護膜である。上記半導体装置の実装
基板への搭載は、実装基板上の所定の実装パッド上にバ
ンプ２４を仮置きした後、実装基板の温度を上昇させバ
ンプ２４を溶融させることにより行っている。
【０００９】
【発明が解決しようとする課題】従来のＱＦＰタイプの
半導体パッケージは以上のように構成されているので、
実装用プリント配線板１０に実装した後は半導体パッケ
ージ８本体をリード２だけで保持する必要があるために
リード２そのもの及びリード２を埋め込む側の半導体パ
ッケージ８も一定の強度を確保せねばならず、このため
リード２の埋め込み長さを適当な値以上にしなければな
らず、従ってパッケージ幅を狭くすることが困難である
などの問題点があった。また、半導体素子３が高集積回
路であれば、数百ピンにも達する多数の端子を必要とす
る場合があるが、各種の規格などによってリード２間隔
が決定されているため、半導体素子３の大きさを超える
リード２を配置するための面積が必要で、結果としてリ
ード２そのものも長くなり、パッケージが著しく大型化
するため製造が困難になるという問題点があった。さら
に、何よりも大型化したパッケージは高密度実装を阻害
する要因となる。また、半導体素子３とリード２の接続
がボンディングワイヤ５によって行われるため、ボンデ
ィングパッド４を半導体素子３の周辺部に集中して配置
する必要があり、半導体素子３上の電子回路のレイアウ
トが制限されるという問題点があった。また、前述のよ
うにリード２が長くなるとインダクタンス成分や浮遊容
量成分のために、半導体素子３が本来有する電気特性を
十分引き出せない等の問題点があった。
【００１０】また、ＢＧＡタイプの半導体パッケージは
以上のように構成されているので、リード２を有せず、
実装時の位置決めが困難であるという問題点がある。す
なわち従来のにＱＦＰタイプの半導体パッケージ８では
直接リード２の形状を見ながら半導体パッケージ８の上
面を吸着し、画像認識装置にて、実装用プリント配線板
１０上に設けられた所定の実装用パッド１１に合致する
よう位置決めが行われるが、ＢＧＡタイプの場合は、半
導体パッケージ２７の上面から直接半導体パッケージ２
７下面のバンプ２４を見ながら実装することは困難であ
り、実装する場合非常に高コストな位置決め装置を導入
し、この装置を用いて半導体パッケージ２７のエッジと
か該半導体パッケージ２７に記された認識マークを見な
がら位置合わせすることになる。しかしながら、半導体
パッケージ２７のエッジや認識マークによる位置合わせ
方式では、正確な位置決めができなかったり、実際のバ
ンプ２４の位置との間に僅かなずれが生じたりする可能
性がある。このずれは、バンプの数が多くなり、バンプ
間の間隔が狭くなれば無視できない問題となる。また、
ＢＧＡタイプの半導体パッケージ２７ではワイヤボンデ
ィングによって半導体素子３とプリント配線板２１とを
接続しているため、ボンディングワイヤ５のループより
も高い位置までポッティングまたはトランスファーモー
ルドにて樹脂封止する必要があるが、その結果としてパ
ッケージ全体の高さが高くなってしまい、薄型のパッケ
ージが必要なＩＣカードなどには使えないなどの問題点
があった。
【００１１】またこのワイヤボンディングによる実装を
高速素子に適用した場合、ボンディングワイヤのインダ
クタンスが影響して高周波電気信号の通過を妨げるた
め、高周波で作動する半導体素子用のパッケージとして
は電気的に不利であるという問題点もある。しかも、前
述のようにリード総数が数百ピンにも達する高集積回路
を実装しようとすれば、ボンディングワイヤとパッドを
一箇所ずつ接続するというワイヤボンディング方式はア
センブリに要する時間が非常に長くかかり、生産性が低
下するという問題点があった。またＢＧＡタイプの半導
体パッケージ２７は、とりわけ耐湿性に問題がある。す
なわち、半導体素子１３を搭載するプリント配線板２１
がパッケージ構造の一部を兼ねており、該プリント配線
板２１の周辺部分が外部に露出しているため、封止樹脂
７とプリント配線板２１の界面の信頼性が問題となり、
封止不良や熱応力などが原因で万一界面にクラックが生
じた場合、界面に水分が浸入するため該半導体パッケー
ジ２７の信頼性が損なわれるなどの問題点がある。
【００１２】また、フリップチップタイプの半導体装置
は以上のように構成されているので、実装用プリント配
線板に実装するまでの間、封止していない裸の状態の半
導体素子３を取り扱わなければならず、取り扱い及び作
業性に問題がある。また裸の半導体素子３は水分や塵
埃、その他の化学物質による汚染に対して弱く、汚染さ
れた場合信頼性が著しく低下するという問題点がある。
また裸の半導体素子３のバーンインテストは非常に困難
であるという問題点もあり、テストで発生した不良素子
の検査や選別方法も問題点となる。加えて、前述したＢ
ＧＡタイプよりも更に困難な位置決めの問題点がある。
また、図のようなＱＦＰタイプの半導体パッケージ８で
はリード２によって半導体パッケージ８全体を支える構
造、すなわち半導体パッケージ８の底面と実装用プリン
ト配線板１０との間に間隔ｄがあるために接触せず、実
装用パッド１１からリード２の付け根までの高さＨを十
分とることによって少々の熱変形はリード２の変形で吸
収する構造を採用しているため、半導体パッケージ８と
プリント配線板１０との線膨張係数の違いによって、は
んだ接合部に生じる熱応力は大きな問題にはならない。
【００１３】しかしながら、裸の半導体素子３がそのま
まの状態でプリント配線板１０上に搭載されるフリップ
チップ実装方式では線膨張係数の大きく異なる半導体素
子３と実装用プリント配線板１０とが非常に近接した状
態で直接はんだバンプ２４で接続されるようになるた
め、半導体素子３と実装用プリント配線板１０との間の
間隔ｄは非常に狭くなり、半導体素子３と実装用プリン
ト配線板１０との間に生じる熱応力を緩和できなくなる
ため、はんだクラックが発生する危険性はＱＦＰタイプ
とは比較にならないほど高く、半導体素子３と実装用プ
リント配線板１０の間を新たに接着剤等で封止する方法
で熱応力を押え、実装する構造を採用せざるを得ない。
ちなみに、半導体素子３の線膨張係数はシリコン素子を
例にとればおよそ３×１０-6／℃である。一方、実装用
プリント配線板１０は産業用プリント配線板として最も
多用されているＦＲ−４配線板の面方向の線膨張係数は
およそ１６×１０-6／℃である。
【００１４】また、図３５に示す半導体装置では、実装
基板上の所定の実装パッド上に上記半導体装置のバンプ
２４を仮置きした後の実装パッドとバンプ２４との位置
関係を把握するためのレーザ、ＣＣＤ等による検査装置
及び上記半導体装置のバンプ２４を所定の実装パッド上
に仮置きするためのチップ搭載装置が必要となり、また
バンプ２４が半導体素子３の裏側にあるため検査装置が
複雑になり、微細な実装パッドの場合には高価な高精度
チップ搭載装置が必要になるなどの問題点があった。
【００１５】以上のように、従来の半導体パッケージや
半導体装置及びこれらの実装方法においては、 １．高密度実装に適したパッケージであること。 ２．容易に量産できること。 ３．実装時に位置合わせが容易にできること。 ４．実装時に高さが精密にコントロールできること。 ５．実装後の接続検査が容易にできること。 ６．電気特性に優れたパッケージであること。 ７．耐湿性に優れていること。 ８．耐熱サイクル性に優れていること。 等の数多くの条件を満足する必要にせまられており、し
かも最近の大規模集積回路の開発により半導体素子は大
形化を余儀なくされているにもかかわらず、高密度実装
を実現するため実装用プリント配線板上に占める半導体
パッケージの占有面積の低減化や、薄型化への要求によ
って、実装可能な空間はますます制限される傾向にある
ので、今後上述したような問題点はより一層顕著化する
ことが予想されている。
【００１６】請求項１ないし８の発明は、上記のような
問題点を解消するためになされたもので、高密度実装に
適し、しかも信頼性の高い半導体装置を得ることを目的
とする。
【００１７】また、請求項９ないし１１の発明は、回路
基板に高密度実装した後の信頼性が高い半導体装置を得
ることを目的とする。
【００１８】また、請求項１２の発明は、回路基板に高
密度実装した後の信頼性が高い半導体装置の実装構造を
得ることを目的とする。
【００１９】また、請求項１３の発明は、精度良く高密
度実装することができる半導体装置の実装方法を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】この請求項１の発明に係
る半導体装置は、一方の主面に複数の第１のバンプが形
成された半導体素子と、その表面が前記半導体素子の一
方の主面と対向するように配置され、該表面の複数の前
記第１のバンプと対向する位置に該第１のバンプに電気
的に接続される第２のバンプが形成されるとともにその
裏面に該第２のバンプに電気的に接続される第３のバン
プが形成された薄型基板と、前記第３のバンプが一主面
上に露出するように前記半導体素子及び薄型基板を封止
する封止樹脂とを備えたものである。
【００２１】また、請求項２の発明に係る半導体装置
は、一方の主面に複数の第１のバンプが形成された半導
体素子と、その表面が前記半導体素子の一方の主面と対
向するように配置され、該表面の複数の前記第１のバン
プと対向する位置に該第１のバンプに電気的に接続され
る第２のバンプが形成されるとともにその裏面に該第２
のバンプに電気的に接続される外部電極が形成された薄
型基板と、前記外部電極が一主面上に露出するように前
記半導体素子及び薄型基板を封止する封止樹脂とを備え
たものである。
【００２２】また、請求項３の発明に係る半導体装置
は、前記第１のバンプまたは第２のバンプのいずれか一
方を共晶はんだとし、いずれか他方を該共晶はんだより
高い溶融温度の高温はんだとしたものである。
【００２３】また、請求項４の発明に係る半導体装置
は、前記薄型基板の内部に、比誘電率の大きな高誘電体
または強誘電体のいずれかにより構成される誘電体層を
有するものである。
【００２４】また、請求項５の発明に係る半導体装置
は、前記半導体素子の第１のバンプが形成されていない
他方の主面に、比誘電率の大きな高誘電体または強誘電
体のいずれかにより構成される誘電体層を形成し、該誘
電体層上に前記封止樹脂の外部電極が形成されていない
他の一主面上に露出する第１の電極を形成したものであ
る。
【００２５】また、請求項６の発明に係る半導体装置
は、前記半導体素子の第１のバンプが形成されていない
側の他方の主面と前記誘電体層との間に第２の電極を形
成したものである。
【００２６】また、請求項７の発明に係る半導体装置
は、前記第３のバンプを、溶融温度の高い高温はんだよ
りなる第４のバンプとし、さらに前記薄型基板の外周部
に前記第４のバンプと電気的に接続されかつ前記封止樹
脂の側面外方に突出する複数の第５のバンプを形成した
ものである。
【００２７】また、請求項８の発明に係る半導体装置
は、前記薄型基板の裏面に、前記封止樹脂の一主面上に
露出するように、溶融温度の高い高温はんだよりなる高
さ調整用の複数の第４のバンプを形成したものである。
【００２８】また、請求項９の発明に係る半導体装置
は、前記半導体素子の他方の主面に、複数の放熱用スル
ーホールが形成された薄型基板を放熱用バンプを介して
接続させ、前記放熱用スルーホールを前記封止樹脂の他
の一主面上に露出させたものである。
【００２９】また、請求項１０の発明に係る半導体装置
は、複数の前記第３のバンプのうち、一部のバンプを高
温はんだとし、他のバンプを共晶はんだとしたものであ
る。
【００３０】
【００３１】
【００３２】
【００３３】
【作用】この請求項１の発明における半導体装置は、前
記第３のバンプが封止樹脂の一主面上に露出するよう
に、前記半導体素子及び薄型基板を封止樹脂により封止
したことにより、従来のＱＦＰタイプの半導体パッケー
ジに用いられているようなリードが不要となり、該リー
ドの占める面積分だけ実装面積を小さくすることが可能
になる。また、薄型基板の表面に第１のバンプに電気的
に接続される第２のバンプを形成するとともに、その裏
面に該第２のバンプに電気的に接続される第３のバンプ
を形成したことにより、該半導体素子と外部電極を構成
する第３のバンプとの間の距離を大幅に短縮し、浮遊容
量及びインダクタンスを低く押える。また、前記半導体
素子及び薄型基板を封止樹脂により封止したことによ
り、従来のＢＧＡタイプの半導体パッケージのようにプ
リント配線板の片面が外部に露出する等がなくなり、封
止樹脂が界面から剥離するおそれがなくなり、該界面か
ら水分が浸入する等のおそれがなくなる。これより、該
半導体装置の長期信頼性が向上する。
【００３４】また、請求項２の発明における半導体装置
は、前記外部電極が封止樹脂の一主面上に露出するよう
に、前記半導体素子及び薄型基板を封止樹脂により封止
したことにより、従来のリードが不要となり、該リード
の占める面積分だけ実装面積を小さくすることが可能に
なる。また、バンプが無く、前記外部電極が直接露出し
ていることにより、半導体装置全体の厚みが薄くなり、
小型化、薄厚化が可能になる。
【００３５】また、請求項３の発明における半導体装置
は、前記第１のバンプまたは第２のバンプのいずれか一
方を共晶はんだとし、いずれか他方を該共晶はんだより
高い溶融温度の高温はんだとしたことにより、半導体素
子と薄型基板とを接合する際に、これら第１のバンプ及
び第２のバンプの温度を共晶はんだの溶融温度より僅か
に高くなるように制御すれば、高温はんだからなるバン
プが溶融せずに一定の高さを保持した状態で共晶はんだ
からなるバンプが溶融し、前記第１のバンプと第２のバ
ンプとが接合される。これより、半導体素子と薄型基板
との間隔は高温はんだからなるバンプにより一定に保持
され、該半導体素子と薄型基板との間で線膨張係数の整
合がとれていなくとも、前記第１のバンプと第２のバン
プとの接続部に加わる熱応力が低減され、耐熱サイクル
性が向上する。したがって該半導体装置の信頼性が高ま
る。
【００３６】また、請求項４の発明における半導体装置
は、前記薄型基板がその内部に比誘電率の大きな高誘電
体または強誘電体のいずれかからなる誘電体層を有する
ことにより、その高い比誘電率の作用により、限られた
体積の中で高い静電容量を確保し、半導体素子が同時ス
イッチングした時などに生じる電源回路の電気的な振動
を効果的に抑制する。
【００３７】また、請求項５の発明における半導体装置
は、前記半導体素子の他方の主面に、比誘電率の大きな
高誘電体または強誘電体のいずれかからなる誘電体層を
形成し、該誘電体層上に前記封止樹脂の他の一主面上に
露出する第１の電極を形成したことにより、その高い比
誘電率の作用により限られた体積の中で高い静電容量を
確保し、半導体素子が同時スイッチングした時などに生
じる電源回路の電気的な振動を効果的に抑制する。さら
に、前記誘電体層が高熱伝導体であれば、同時に高い放
熱特性を確保する。
【００３８】また、請求項６の発明における半導体装置
は、前記半導体素子の他方の主面と前記誘電体層との間
に第２の電極を形成したことにより、その高い比誘電率
の作用により、限られた体積の中でより高い静電容量を
確保し、半導体素子が同時スイッチングした時などに生
じる電源回路の電気的な振動をさらに効果的に抑制す
る。
【００３９】また、請求項７の発明における半導体装置
は、前記第３のバンプを、高温はんだよりなる第４のバ
ンプとし、前記薄型基板の外周部に前記第４のバンプと
電気的に接続されかつ前記封止樹脂の側面外方に突出す
る複数の第５のバンプを形成したことにより、該半導体
装置を回路基板上に実装する際に、従来のＱＦＰタイプ
の半導体パッケージと同様に上面からの位置決めが可能
になる。また、前記第５のバンプは該半導体装置と回路
基板上の実装用パッドとを接合することにより、実装後
の面積を小さく押える。
【００４０】また、請求項８の発明における半導体装置
は、前記薄型基板の裏面に、前記封止樹脂の一主面上に
露出するように、高温はんだよりなる高さ調整用の複数
の第４のバンプを形成したことにより、該半導体装置を
回路基板上に実装する際に、該回路基板の温度を前記高
温はんだの溶融温度より低くなるように制御すれば、前
記第４のバンプが溶融せずに一定の高さを保持した状態
で、該半導体装置が前記回路基板上に実装される。これ
より、実装時の高さ調整を正確に行うことが可能にな
る。
【００４１】また、請求項９の発明における半導体装置
は、前記半導体素子の他方の主面に、複数の放熱用スル
ーホールが形成された薄型基板が放熱用バンプを介して
接続され、前記放熱用スルーホールは前記封止樹脂の他
の一主面上に露出していることにより、前記半導体素子
から発生する熱を速やかに外部に放出することが可能に
なる。
【００４２】また、請求項１０の発明における半導体装
置は、複数の前記第３のバンプのうち、一部のバンプを
高温はんだとし、他のバンプを共晶はんだとしたことに
より、該半導体装置を回路基板上に実装する際に、該回
路基板の温度を前記高温はんだの溶融温度より低くなる
ように制御すれば、前記一部のバンプが溶融せずに一定
の高さを保持した状態で該半導体装置が前記回路基板上
に実装される。これより、実装時の高さ調整を正確に行
うことが可能になる。
【００４３】
【００４４】
【００４５】
【００４６】
【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
において、４１は半導体パッケージ（半導体装置）であ
り、４２は多層の薄型プリント配線板（薄型基板）、４
３は下方に突出する第３のバンプである。図２は半導体
パッケージ４１を実装用プリント配線板（回路基板）１
０に実装した状態を示す断面図であり、図において、４
４は第１のバンプ、４５は第２のバンプ、４６はスルー
ホール、４７は内層配線である。また、記号［ｄ］は半
導体パッケージ４１の底面と実装用プリント配線板１０
との間隔、記号［ｈ］は半導体素子３と実装用プリント
配線板１０との間隔である。ここでは、第１のバンプ４
４は共晶はんだ（６３Ｓｎ−３７Ｐｂ；溶融温度１８３
℃）で形成され、第２のバンプ４５は、例えば５Ｓｎ−
９５Ｐｂ（溶融温度３０５〜３１２℃）、１０Ｓｎ−９
０Ｐｂ（溶融温度２６８〜２９９℃）、９５Ｓｎ−５Ｓ
ｂ（溶融温度２３２〜２４０℃）等からなる高温はんだ
で形成されている。
【００４７】本実施例では、共晶はんだで作られた複数
個の第１のバンプ４４が形成された半導体素子３と該半
導体素子３の第１のバンプ４４に対応し高温はんだで作
られた複数の第２のバンプ４５が形成された厚さ０．８
ｍｍ以下の薄型プリント配線板４２とが該バンプ部分で
接合され、両者が図１（ａ）及び図２に示すような形で
樹脂封止されており、樹脂封止された半導体パッケージ
４１の下面に該半導体素子３の第１のバンプ４４に必ず
しも対応しない位置に複数の第３のバンプ４３が図１
（ｂ）及び図２に示すような形で封止樹脂７外部に露出
するように形成されている。このような構造を有する半
導体パッケージ４１は、実装用プリント配線板１０上に
設けられた（第１の）実装用パッド１１と第３のバンプ
４３が合致するように位置決めされた後、通常の表面実
装プロセスと何ら変わらないはんだリフロープロセスを
経ることによって第３のバンプ４３が溶融し、図２に示
すような形で実装用プリント配線板１０上に実装され
る。本発明による半導体パッケージ４１は以上のような
構造を採用した結果、次に述べるような効果を得ること
ができる。
【００４８】まず、半導体パッケージ４１製造時に、半
導体素子３と薄型プリント配線板４２を接合する工程に
おいて、共晶はんだの融点（溶融温度）以上まで温度が
上昇しないようにリフロー炉の温度を制御し、共晶はん
だの第１のバンプ４４のみを溶融させることによって、
高温はんだ製の第２のバンプ４５と該第１のバンプ４４
とを接合してやると、半導体素子３と薄型プリント配線
板４２との間隔ｈを高く保ったまま両者を接合すること
ができる。この間隔ｈの具体的な値としては０．５〜１
ｍｍ程度の値とすることが望ましいが、必ずしもこの範
囲に限定する必要はない。この間隔ｈを保持することに
より、半導体素子３（線膨張係数は約３×１０-6／℃）
と薄型プリント配線板４２との線膨張係数が異なってい
ても、両者の間隔が離れていることと、はんだ材が持つ
応力緩和効果によって、両者のはんだ接合部に加わる熱
応力を問題とならない値にまで低減することができる。
従って薄型プリント配線板４２には特に線膨張係数を低
く押えた高価な材料を用いなくても、たとえば実装用プ
リント配線板１０の材料として広く用いられている安価
なＦＲ−４材｛Ｅガラス（ＳｉＯ2 、ＣａＯ、Ａｌ2 Ｏ
3 、Ｂ2 Ｏ3 などを主成分としたガラスクロス）とエポ
キシ樹脂（ブロム化ビスフェノールＡ型エポキシ樹脂を
主成分としたワニス）の組み合わせから成る配線板材
料、面方向の線膨張係数は約１６×１０-6／℃｝を使う
ことができる。
【００４９】一方、該半導体パッケージ４１は、第３の
バンプ４３のみを介して実装用プリント配線板１０に実
装される構造のため、半導体パッケージ４１の底面と実
装用プリント配線板１０との間には十分な間隔ｄが存在
しない。このためこの間での熱応力が問題にならないか
との懸念が生ずる。しかしながら、薄型プリント配線板
４２と実装用プリント配線板１０とは同一材料で構成さ
れているので、該半導体パッケージ４１と該実装用プリ
ント配線板１０との間に生じる熱応力は両配線板の間に
存在するきわめて薄い封止樹脂７層の影響があるだけ
で、実質的には十分信頼性が高い。
【００５０】ところで、上記実施例では薄型プリント配
線板４２の線膨張係数を実装用プリント配線板１０と同
じ値にした場合の例を示したが、薄型プリント配線板４
２の線膨張係数を実装用プリント配線板１０よりもやや
低い値に設定してやると、より一層優れた特性を得るこ
とが可能となる。すなわち、薄型プリント配線板４２の
面方向の線膨張係数をおよそ７〜１２×１０-6／℃の範
囲内に収まるようにすることによって、半導体素子３、
薄型プリント配線板４２、実装用プリント配線板１０と
線膨張係数を段階的に変化させると、薄型プリント配線
板４２と実装用プリント配線板１０の間で生じる熱応力
はわずかに上昇するものの、半導体素子３と薄型プリン
ト配線板４２の間で生じる熱応力がより低くなるため、
間隔ｈを上記実施例よりも狭くすることができる。その
結果、はんだ接合部における熱応力の集中を押えたま
ま、よりいっそう薄型にした半導体パッケージを提供す
ることができる。
【００５１】このような条件を満たすプリント配線板材
料としては、ガラスクロスとしてのＥガラスと、ワニス
としてのエポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ハ
イブリッドヒートレジスタント樹脂などを組合せたもの
があり、これらの中から目的の特性を満足する材料を選
べばよい。また同じ樹脂を用いた配線板であってもガラ
スクロスの繊維密度を変えたり、ガラス繊維をＥガラス
から石英ガラス等の低線膨張係数材に変えたり、有機物
系樹脂より成るアラミド繊維等のクロスを用いたりする
こともできる。あるいは、これらの配線板を組み合わせ
ることによって上記の問題に対処することもできる。
【００５２】この半導体パッケージ４１は上記の他、次
のような効果も有する。すなわち、半導体パッケージ４
１と実装用プリント配線板１０との接続部がはんだバン
プであるため、ＱＦＰタイプなど外周部に多数のリード
を有する表面実装用のパッケージに比べると、パッケー
ジの内部及び外部に占めるリード部分の面積が不要とな
るため、実装面積を必要最小限に押えることができる。
【００５３】更に、半導体パッケージ４１のほぼ全体が
樹脂封止されており、従来のＢＧＡタイプの半導体パッ
ケージのようにプリント配線板の片面が外部に露出して
いないので、プリント配線板と樹脂界面での剥離が生じ
にくく、水分の浸入にも強いため耐湿性に優れたものと
なり、長期信頼性を向上させることができる。更に、電
気的に見ると半導体素子３と実装用プリント配線板１０
とが必要最低限の距離で接続されるので、浮遊容量やイ
ンダクタンスを低い値に押えることができる。
【００５４】更に、薄型プリント配線板４２内に内層配
線４７が形成したので、半導体素子３の表面の任意の位
置にバンプ用パッド２３を設けることができるようにな
り、半導体素子３の設計の自由度を増加させることがで
きる。すなわち、薄型プリント配線板４２上で配線の引
き回しを行うことにより、半導体素子３表面のバンプ用
パッド２３のレイアウトの影響を受けずに、半導体パッ
ケージ４２の底面の第３のバンプ４３のレイアウトを行
うことができる。
【００５５】なお、上記実施例では第１のバンプ４４が
共晶はんだで形成されており、第２のバンプ４５が高温
はんだで形成されている場合の例を示したが、この逆の
構成、すなわち第１のバンプ４４が高温はんだで形成さ
れており、第２のバンプ４５が共晶はんだで形成されて
いる半導体パッケージであっても同様な効果を得ること
ができる。
【００５６】実施例２． 図３は、この発明の実施例２の半導体パッケージを示す
断面図であり、図において、５１はスルーホール４６の
端部が封止樹脂７の一主面７ａ上に露出する金属電極
（外部電極）である。本実施例では、実施例１の半導体
パッケージ４１に対し薄型プリント配線板４２の第３の
バンプ４３が無く、スルーホール４６の端部が封止樹脂
７の外部に露出することによって金属電極５１が形成さ
れている点が異なる。
【００５７】この半導体パッケージ５２によれば、半導
体パッケージ５２の厚さをより薄く押えることができ、
機械的強度がさほど強くないはんだバンプが半導体パッ
ケージ５２の外部に露出していないため、輸送中やハン
ドリングの際に、はんだバンプが容器等に接触したり、
振動によって剥離もしくは脱落する等のトラブルも無く
なるため、輸送や取り扱いが簡単になるなどの効果があ
る。また、実施例１における第３のバンプ４３を形成す
る工程が不要になるので半導体パッケージ５２の製造工
程の短縮化が行え、より安価な半導体パッケージ５２を
提供することができる。
【００５８】該パッケージの実装方法としては、図３に
示すように実装用プリント配線板１０の実装用パッド１
１にはんだ等による第３のバンプ４３を形成するか、あ
るいはスクリーン印刷等によって実装用プリント配線板
１０の実装用パッド１１上にはんだを付着させた後、通
常のリフロー法による実装を行えば良い。
【００５９】実施例３． 図４は、この発明の実施例３の半導体パッケージを示す
断面図であり、図において、６１は薄型プリント配線板
４２，４２により挟持された高誘電体（層）、６２は薄
型プリント配線板４２上に形成された銅箔電極である。
【００６０】この半導体パッケージ６３によれば、薄型
プリント配線板４２の中に高誘電体６１を挟み込んだ構
造としたので、高誘電体６１の高い比誘電率の作用で、
限られた体積の中で高い静電容量を確保することができ
る。この静電容量を電源とＧＮＤ間に挿入してやること
により、複数の出力端子を有する半導体素子３が同時に
スイッチングした時などに生じる電源回路の電気的な振
動を効果的に抑制することができる。高誘電体６１を構
成する材料としては、例えば、チタン酸ストロンチウム
バリウム（Ｂａ1-x Ｓｒx ＴｉＯ3 ；ＢＳＴ）、チタン
酸ストロンチウム（ＳｒＴｉＯ3 ；ＳＴＯ）、酸化タン
タル（Ｔａ2 Ｏ5 ）、二酸化ケイ素（ＳｉＯ2 ）、窒化
ケイ素（ＳｉＮx ）等が好適に使用される。
【００６１】なお、上記実施例では、薄型プリント配線
板４２の中に高誘電体６１を挟み込んだ構造としたが、
同一形状の場合にはより大きな誘電率を有する強誘電体
を挟み込んでも良い。強誘電体材料としては、例えばチ
タン酸バリウム（ＢａＴｉＯ3 ）、チタン酸鉛（ＰｂＴ
ｉＯ3 ）、ニオブ酸リチウム（ＬｉＮｂＯ3 ）、タンタ
ル酸リチウム（ＬｉＴａＯ3 ）等を用いることができ
る。また、上記実施例では、高誘電体または強誘電体材
料として無機物系材料を掲げたが、前記の目標を達成で
きる材料であれば、どのような材料を用いても同様の効
果を得ることができる。たとえば有機物系樹脂であって
も、無機物系充填材を含む有機物系樹脂であっても良
い。
【００６２】実施例４． 図５は、この発明の実施例４の半導体パッケージを示す
断面図であり、図において、７１は第１の電極、７２は
第２の電極、７３は絶縁層である。本実施例では、半導
体素子３のうちバンプ用パッド２３が形成されている面
の裏面側に、高誘電体６１（または強誘電体）を金属か
ら成る第１の電極７１及び第２の電極７２で挟み込んだ
構造を設け、第１の電極７１の一部を残して、すべてを
封止樹脂７中に埋め込んだ構造となっている。
【００６３】ここで用いる第１の電極７１及び第２の電
極７２を構成する材料としては、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の
金属やこれらの合金を用いることができる。高誘電体６
１としては、ＢＳＴ（Ｂａ1-x ＳｒX ＴｉＯ3 ）、ＳＴ
Ｏ（ＳｒＴｉＯ3 ）または酸化タンタル（Ｔａ2 Ｏ5 ）
あるいは二酸化ケイ素（ＳｉＯ2 ）、窒化ケイ素（Ｓｉ
ＮX ）などを使うことができる。また、強誘電体材料と
しては、チタン酸バリウム（ＢａＴｉＯ3 ）、チタン酸
鉛（ＰｂＴｉＯ3 ）、ニオブ酸リチウム（ＬｉＮｂＯ
3 ）、タンタル酸リチウム（ＬｉＴａＯ3 ）等を用いる
ことができる。
【００６４】この半導体パッケージ７４によれば、高誘
電体６１または強誘電体の高い比誘電率の作用で、限ら
れた体積の中で高い静電容量を確保することができる。
この静電容量を電源とＧＮＤ間に挿入してやることによ
り、複数の出力端子を有する半導体素子３が同時にスイ
ッチングした時などに生じる電源回路の電気的な振動を
効果的に抑制することができる。
【００６５】なお、上記実施例では、半導体素子３のバ
ンプ用パッド２３が形成されている面の裏面側に、高誘
電体６１または強誘電体を第１及び第２の電極７１，７
２で挟み込んだ構造を設け、封止樹脂７中に一部を埋め
込んだ構造としたが、電気回路的に問題が生じなければ
半導体素子３の裏面を第２の電極７２として用いて、図
６に示すような断面構造になるように配置しても上記実
施例と同様な効果を奏する。また、発熱が問題にならな
いような消費電力の低い半導体素子３の場合には、第１
の電極７１を含む全体の構造を封止樹脂７で埋め込んで
も良い。更に、高誘電体６１が高熱伝導体である場合に
は、第１の電極７１に接する形で外部に放熱フィン等を
高熱伝導性接着剤やはんだ等を用いて取り付けることに
よって、同時に高い放熱特性を確保することができる。
【００６６】実施例５． 図７は、この発明の実施例５の半導体パッケージを示す
断面図であり、図において、８１は第４のバンプ、８２
は第５のバンプである。本実施例では、図７に示すよう
に、半導体パッケージ８３中の複数個の第１のバンプ４
４あるいは複数個の第２のバンプ４５のいずれか一方と
パッケージ底面の複数個の第４のバンプ８１が高温はん
だとされ、他のバンプが共晶はんだとされたこと、なら
びに薄型プリント配線板４２の外周部に半導体パッケー
ジ８３の側面からはみ出した共晶はんだより成る第５の
バンプ８２が複数個設けられている。
【００６７】本実施例ではこのような構造を採用したこ
とにより、以下に述べるような効果を得ることができ
る。まず、共晶はんだより成る第１のバンプ４４と、高
温はんだより成る第２のバンプ４５の組合せ、あるいは
この逆の組合せによって得られる効果は、実施例１にお
いて述べたように、半導体素子３と薄型プリント配線板
４２との間隔を広く保つことによって熱応力を低減する
ことができる点である。次に、薄型プリント配線板４２
の外周部に半導体パッケージ８３の側面からはみ出した
共晶はんだより成る第５のバンプ８２を複数個設けたこ
とにより、実装用プリント配線板１０に半導体パッケー
ジ８３を装着する際に、従来のガルウイング形リードを
有するＱＦＰなどと同様に、上面からの位置決めが可能
となる。
【００６８】次に、半導体パッケージ８３を実装用プリ
ント配線板１０上に実装する際には、図８に示すように
該はんだ第５のバンプ８２が溶融することによって半導
体パッケージ８３と実装用プリント配線板１０上の実装
用パッド１１との接合材として使われるため、実装前に
比べて、実装後の半導体パッケージ８３が占める面積を
一層小さく押えることができる。先に述べたように、本
実施例では、半導体パッケージ８３の底面のはんだバン
プを高温はんだより成る第４のバンプ８１としたことを
特徴の一つとしている。これは、この構造において、半
導体パッケージ８３を実装用プリント配線板１０に実装
する際のはんだリフロー温度を高温はんだの溶融温度以
下に保つことで、第４のバンプ８１が半導体パッケージ
８３を支持している状態下で半導体パッケージ８３周辺
の共晶はんだより成る第５のバンプ８２が溶融し固化す
るようにすることにより、実装時の高さ調整を正確に行
うことができる。
【００６９】実施例６． 図９は、この発明の実施例６の半導体パッケージを示す
外観図、図１０は同断面図であり、図において、９１は
半導体パッケージ９２の４隅に設けられた突起である。
本実施例では、図９及び図１０に示すように、半導体パ
ッケージ９２の４隅の角部分に該半導体パッケージ９２
よりもはみ出した薄型プリント配線板４２より成る突起
９１が設けられていることを特徴とする。薄型プリント
配線板４２の４隅の角部分に半導体パッケージ９２より
もはみ出した突起９１を設けることによって、実装用プ
リント配線板１０に半導体パッケージ９２を装着する際
に、従来のガルウイング形リードを有するＱＦＰなどに
おけるリードと同様に、該突起９１を基準に上面からの
位置決めが可能となる。この位置決めのための突起９１
は薄型プリント配線板４２の一部を突起９１として用い
ているため、半導体パッケージ９２に突起９１を取り付
けるための特別な製造工程を必要とせず、低コストで作
製することが可能である。
【００７０】実施例７． 図１１は、この発明の実施例７の半導体パッケージを示
す平面図、図１２は図１１のＡ−Ａ線に沿う断面図であ
る。図において、１００は薄型プリント配線板４２の周
囲の一部が封止樹脂７外方に突出した突起である。本実
施例では、図１１及び図１２に示すように、半導体パッ
ケージ１０１の周辺部分に該半導体パッケージ１０１よ
りもはみ出した薄型プリント配線板４２より成る複数の
突起１００が該半導体パッケージ１０１を取り囲むよう
に設けられていることを特徴とする。薄型プリント配線
板４２の周辺部分に半導体パッケージ１０１よりもはみ
出した複数の突起１００を設けることによって、実装用
プリント配線板１０に半導体パッケージ１０１を装着す
る際に、従来のガルウイング形リードを有するＱＦＰな
どにおけるリードと同様に、上面からの位置決めが可能
となる。この位置決めのための突起１００は薄型プリン
ト配線板４２の一部を突起１００として用いているた
め、半導体パッケージ１０１に突起１００を取り付ける
ための特別な製造工程を必要とせず、低コストで作製す
ることが可能である。
【００７１】実施例８． 図１３は、この発明の実施例８の半導体パッケージを示
す平面図、図１４は図１３のＢ−Ｂ線に沿う断面図、図
１５は図１３の拡大部分平面図である。図において、１
１０は突起１００上に形成された複数の配線パターン１
１１からなる電特測定用パッドである。本実施例では、
図１３ないし図１５に示すように、半導体パッケージ１
１２の周辺部分に該半導体パッケージ１１２よりもはみ
出した薄型プリント配線板４２より成る複数の突起１０
０が設けられており、該突起１００部分に半導体素子３
または回路接続検査用の電特測定用パッドが設けられて
いることを特徴としている。
【００７２】この半導体パッケージ１１２では、薄型プ
リント配線板４２の周辺部分に半導体パッケージ１１２
よりもはみ出した複数の突起１００を設けることによっ
て、実装用プリント配線板１０に半導体パッケージ１１
２を装着する際に、従来のガルウイング形リードを有す
るＱＦＰタイプの半導体パッケージにおけるリードと同
様に、該突起１００を基準に上面からの位置決めを行う
ことができる。また、該突起１００部分には半導体素子
３または回路接続検査用の配線パターン１１１が電特測
定用パッド１１０として設けられているため、インサー
キットテスタなどによる回路の接続検査やＬＳＩテスタ
などによる半導体の動作検査などを行うことができる。
更に、この構造は薄型プリント配線板４２の一部を突起
１００として用いているため、半導体パッケージ１１２
に突起１００を取り付けるための特別な製造工程を必要
とせず、低コストで作製することができる。
【００７３】実施例９． 図１６は、この発明の実施例９の半導体パッケージを示
す断面図であり、図において、１２０は放熱用スルーホ
ール、４２ａは第１の薄型プリント配線板、１２１は薄
型プリント配線板（薄型基板）、１２２は放熱用バンプ
である。本実施例では、半導体素子３のバンプ用パッド
２３が形成されている面の裏面側に、多数個の放熱用ス
ルーホール１２０を設けた第２の薄型プリント配線板１
２１と該半導体素子３とを放熱用バンプ１２２によりは
んだ接合することによって高い放熱性を確保した半導体
パッケージ１２３の構造を特徴としている。
【００７４】この半導体パッケージ１２３では、半導体
素子３で発生した熱を効率良く外部へ導くため、放熱用
スルーホール１２０のランド部と半導体素子３とを高熱
伝導性接着剤あるいははんだにて接合し、更に同様な接
合手段によって放熱用スルーホール１２０の外部に取り
付けられた放熱フィンを通じて、外気に放熱することが
できる。なお本実施例は、放熱用スルーホール１２０を
設けた第２の薄型プリント配線板１２１の片方の面が外
部に露出する形で樹脂封止する構成であるが、放熱用ス
ルーホール１２０のランド面のみを残して全体を樹脂封
止した場合においても、高放熱性を確保したまま半導体
パッケージ１２３の耐湿性を向上させることができる。
【００７５】実施例１０． 図１７は、この発明の実施例１０の半導体パッケージを
示す断面図である。実施例１では、半導体素子３や薄型
プリント配線板４２を封止樹脂７中に完全に埋め込んだ
例を示したが、本実施例では半導体素子３のバンプ用パ
ッド２３が形成されている面の裏面側（他方の一主面）
が外部に露出するように構成されている。この半導体パ
ッケージ１３０では、半導体素子３の裏面は最初から高
精度の平坦性が実現されているため、該露出部分に、高
熱伝導性接着剤あるいははんだ接合により放熱フィンを
簡単に取り付けることができる。これにより、放熱面の
凹凸に起因する位置ずれや、接合不良が生じなくなり、
かつ発熱源である半導体素子３の裏面から熱抵抗が小さ
い状態で放熱フィンに熱を伝えることができ、高効率な
放熱が実現可能となる。
【００７６】実施例１１． 図１８は、この発明の実施例１１の半導体パッケージを
示す断面図である。図において、１４０は放熱フィン、
１４１は接着剤である。この半導体パッケージ１４２に
おいて、第３のバンプ４３及び第４のバンプ８１が共に
共晶はんだで構成されている場合、実装時のリフロー工
程において、放熱フィン１４０や半導体パッケージ１４
２自身の重量によって、該第３のバンプ４３及び第４の
バンプ８１が必要以上に変形してしまい、近接した回路
間での短絡やバンプ形状の異常な変形によって耐熱サイ
クル性に対する信頼性が著しく低下する。この問題を避
けるためには放熱フィン１４０等ははんだリフローによ
る工程が終了した後に手作業などによって取り付ける必
要があり、このため実装工程が複雑になるという問題が
生じる。
【００７７】本実施例では、上記問題を避けるため、半
導体パッケージ１４２の底面の第３のバンプ４３の一部
を高温はんだより成る第４のバンプ８１とし、他を共晶
はんだとしたことを特徴としている。この場合、半導体
パッケージ１４２を実装用プリント配線板１０に実装す
る際のはんだリフロー工程を高温はんだの溶融温度以下
で実施すれば、高温はんだより成る第４のバンプ８１が
半導体パッケージ１４２を支持している状態で第３のバ
ンプ４３の共晶はんだが溶融し、固化することによっ
て、前述のような問題が生ずること無しに、実装時の高
さ調整を正確に行うことができる。ところで、図１８で
は第４のバンプ８１は薄型プリント配線板４２のスルー
ホール４６の周囲端部に設けた例を示したが、第４のバ
ンプ８１は必ずしもスルーホール４６の周囲端部に形成
する必要はなく、薄型プリント配線板４２上に別途バン
プ用パッドを設け、該パッドに第４のバンプ８１を形成
しても同様な効果が得られる。
【００７８】実施例１２． 図１９は、この発明の実施例１２の半導体パッケージを
示す断面図である。図において、１５０は第１の薄型プ
リント配線板（第１の薄型基板）、１５１は第２の薄型
プリント配線板（第２の薄型基板）である。本実施例で
は、薄型プリント配線板４２を２層構造にし、半導体素
子３に近い側の第１の薄型プリント配線板１５０の面方
向の線膨張係数を半導体素子３の線膨張係数よりも大き
くかつ該素子より遠い側の第２の薄型プリント配線板１
５１の面方向の線膨張係数より小さい値のものを選び、
第２の薄型プリント配線板１５１の面方向の線膨張係数
を第１の薄型プリント配線板１５０の面方向の線膨張係
数よりも大きくかつ実装用プリント配線板１０より小さ
いかまたは同じ値としたことが特徴である。
【００７９】ここで述べた２種類の薄型プリント配線板
１５０，１５１の具体的な線膨張係数としては、この半
導体パッケージ１５２が搭載される実装用プリント配線
板１０の線膨張係数によって異なるが、一例として実装
用プリント配線板１０を産業用機器用配線板として最も
多用されているＦＲ−４材（面方向の線膨張係数が約１
６×１０-6／℃）とすると、第１の薄型プリント配線板
１５０の面方向の線膨張係数をおよそ７〜１３×１０-6
／℃とし、第２の薄型プリント配線板１５１の面方向の
線膨張係数をおよそ１０〜１６×１０-6／℃とすること
が望ましい。しかしながら、必ずしもこの範囲に限定す
る必要はない。ここで薄型プリント配線板１５１，１５
２に用いる材料としてはガラスクロスとしてのＥガラス
と、ワニスとしてのエポキシ樹脂、ポリイミド樹脂、Ｂ
Ｔ樹脂、ハイブリッドヒートレジスタント樹脂などがあ
り、これらの中から目的の特性を満足する材料を選べば
よい。また同じ樹脂を用いた配線板であってもガラスク
ロスの繊維密度を変えたり、ガラス繊維をＥガラスから
石英ガラス等の低線膨張係数材に変えたり、有機物系樹
脂より成るアラミド繊維等のクロスを用いることによ
り、面方向の線膨張係数をさまざまに変えることができ
る。
【００８０】この半導体パッケージ１５２によれば、半
導体素子３と２層の薄型プリント配線板１５０，１５１
と実装用プリント配線板１０との間に生じる線膨張係数
の差による熱応力を段階的に緩和することができ、半導
体パッケージ１５２を実装用プリント配線板１０に実装
する時の熱応力ならびに実装後の耐熱サイクル性を向上
させることができる。
【００８１】実施例１３． 図２０は、この発明の実施例１３の半導体パッケージを
示す断面図である。図において、１６０は封止樹脂基板
である。本実施例の半導体パッケージ１６１では、封止
樹脂を２層構造にし、半導体素子３に近い側の封止樹脂
７の線膨張係数を半導体素子３の線膨張係数よりも大き
な値であるおよそ７〜１０×１０-6／℃に、遠い側の封
止樹脂基板１６０の線膨張係数を近い側の封止樹脂７の
線膨張係数より小さな値であるおよそ１０〜１６×１０
-6／℃になるよう設定している。しかしながら必ずしも
この範囲に限定するものではない。本実施例では、実施
例１９のように薄型プリント配線板４２を２層構造とす
ることによって線膨張係数を低下させるのではなく、封
止樹脂７とは線膨張係数が異なるだけで、ほぼ同じ組成
の半導体パッケージ封止用の樹脂から成る封止樹脂基板
１６０を用いるため、薄型プリント配線板４２を２層構
造とする場合に比べて封止樹脂７と封止樹脂基板１６０
との界面における接着信頼性が向上する。封止樹脂基板
１６０用材料としては線膨張係数の異なる様々な種類の
樹脂が適用可能であり、たとえば溶融石英（ＳｉＯ2 ）
やアルミナ（Ａｌ2 Ｏ3 ）、窒化アルミニウム（Ａｌ
Ｎ）などの無機物系充填材を含むエポキシ系やシリコン
系のトランスファーモールド用樹脂を用いることができ
る。
【００８２】この半導体パッケージ１６１によれば、実
装用プリント配線板１０に実装後に各部材の線膨張係数
の差によって生じるはんだ接合部の熱応力を段階的に緩
和することができ、実装時の熱応力ならびに実装後の耐
熱サイクル性を向上させることができる。
【００８３】実施例１４． 図２１は、この発明の実施例１４の半導体パッケージの
製造方法を示す平面図、図２２は同側面図、図２３は半
導体パッケージ部の拡大透視平面図である。図におい
て、１７０は半導体パッケージ部、１７１は薄型プリン
ト配線板４２に形成された開口部、１７２は切断部、１
７３は半導体素子３のテスト用パッドである。次に、半
導体パッケージの製造方法について説明する。周辺に半
導体素子３の良否判定を行うためのテスト用パッド１７
３を備えており、該テスト用パッド１７３から半導体素
子３の搭載部分まで印刷回路による配線が設けられた薄
型プリント配線板４２に、複数の裸の半導体素子３をフ
リップチップ方式で一括はんだリフロー実装し、その後
めっき法もしくはクリームはんだ印刷法またははんだボ
ールを後付けする方法によって第３のバンプを設け、そ
の後ポッティング法またはトランスファーモールド法に
より一括樹脂封止を行い、樹脂封止終了後バーンインテ
ストを実施し、バーンインテスト後、実施したバーンイ
ンテストの結果やオープンショートテストの結果に基づ
いて半導体パッケージ部１７０を切断して良品を取り出
し、個々の半導体パッケージ１７０とする。
【００８４】本実施例では、薄型プリント配線板４２に
は予め封止樹脂７の回り込みと樹脂封止後の切断作業を
容易にするための開口部１７１が設けられているので、
半導体素子３を一括樹脂封止する際に封止樹脂７が該開
口部１７１を通じて薄型プリント配線板４２の表面と裏
面に回り込むことによって一体化され、簡単に切り離す
ことができて個々の半導体パッケージ１７０に容易に分
離することができる。
【００８５】また、次のような製造方法によっても製造
することができる。周辺にテスト用パッド１７３を備え
た該薄型プリント配線板４２に複数の裸の半導体素子３
をフリップチップ方式で一括はんだリフロー実装し、そ
の後ポッティング法またはトランスファーモールド法に
よって一括樹脂封止を行い、樹脂封止終了後バーンイン
テストを実施し、バーンインテスト後めっき法もしくは
クリームはんだ印刷法またははんだボールを後付けする
方法によって第３のバンプを設け、その後半導体パッケ
ージ部１７０を切断して、予め実施したバーンインテス
トやオープンショートテスト結果に基づいて良品を取り
出し、個々の半導体パッケージ１７０とする。
【００８６】この場合、薄型プリント配線板４２には予
め切断作業が容易になるような開口部１７１が設けられ
ており、半導体素子３を一括樹脂封止する際に封止樹脂
７が該開口部１７１を通じて薄型プリント配線板４２の
表面と裏面に容易に回り込むことができ、樹脂封止終了
後に簡単に切り離し作業ができて個々の半導体パッケー
ジ１７０に分離できるようになっている。
【００８７】なお、上記実施例では半導体パッケージ１
７０の４隅の角部分に該半導体パッケージ１７０よりも
はみ出した、薄型プリント配線板４２よりなる突起９１
が生じるようにした工程を示したが、必ずしもこのよう
な突起９１である必要はなく、たとえば半導体パッケー
ジ１７０の周辺に、等間隔の距離で複数個の突起が並ん
でいる構造であってもよい。また半導体素子３の良否判
定を行うための端子として、テスト用パッド１７３を用
いた例を示したが、半導体テスター等との接続が簡単に
できるソケットによる方式を用いても良く、電気的に回
路を接続できるものであればどのような形式であっても
よい。
【００８８】実施例１５． 図２４は、この発明の実施例１５の半導体パッケージの
実装構造を示す断面図である。図において、１８０は実
装用スルーホール、１８１は第６のバンプである。この
半導体パッケージの実装構造は、共晶はんだより成る半
導体パッケージ１８２の底面の第３のバンプ４３が、実
装用プリント配線板１０に設けられた実装用パッドを兼
ねた実装用スルーホール１８０とはんだ接続され、半導
体素子３で発生した熱が第１のバンプ４４、第２のバン
プ４５、第３のバンプ４３と実装用スルーホール１８０
を介して実装用プリント配線板１０の裏面側に設けられ
た共晶はんだより成る第６のバンプ１８１を介して取り
付けられた放熱フィン１４０から放熱されるようにした
ものである。
【００８９】放熱フィン１４０の実装をやり易くするた
めに、第６のバンプ１８１を高温はんだとすることもで
きる。また放熱フィン１４０の実装方法としては、はん
だ等による第６のバンプ１８１を接合材とする代わりに
銀入りエポキシ樹脂のような高熱伝導性接着剤を用いて
接着してもよい。
【００９０】実施例１６． 図２５は、この発明の実施例１６の半導体パッケージの
実装構造を示す断面図である。図において、１９０は配
線板パッド、１９１は第７のバンプ、１９２は第２の実
装用パッドである。この実装構造は、半導体パッケージ
１９３の底面の第３のバンプ４３のうちパッケージの外
周部に位置する複数のバンプを第７のバンプ１９１と
し、この第７のバンプ１９１が実装後に半導体パッケー
ジ１９３の周囲に半導体パッケージ１９３を取り囲むよ
うな形ではんだフィレットを形成している。このような
実装構造においては、半導体パッケージ１９３周辺に形
成されたはんだフィレットが半導体パッケージ１９３の
熱膨張を拘束する効果によって、半導体パッケージ１９
３と実装用プリント配線板１０との接合強度が向上する
ため、実装基板の耐熱サイクル性を向上させることがで
きる。
【００９１】実施例１７． 図２６は、この発明の実施例１７の半導体パッケージの
実装構造を示す断面図である。図において、２００は第
８のバンプである。この実装構造は、半導体パッケージ
２０１と実装用プリント配線板１０の間に、該半導体パ
ッケージ２０１と該実装用プリント配線板１０の中間の
線膨張係数を有する第２の薄型プリント配線板１５１を
介在させることを特徴とする。この実装構造において
は、半導体パッケージ２０１中の第１の薄型プリント配
線板１５０の面方向の線膨張係数を半導体素子３の線膨
張係数よりも大きくかつ第２の薄型プリント配線板１５
１の面方向の線膨張係数より小さい値とし、第２の薄型
プリント配線板１５１の面方向の線膨張係数を第１の薄
型プリント配線板１５０の面方向の線膨張係数よりも大
きくかつ実装用プリント配線板１０より小さい値として
いる。
【００９２】ここで述べた２種類の薄型プリント配線板
１５０，１５１の具体的な線膨張係数としては、半導体
パッケージ２０１が搭載される実装用プリント配線板１
０の線膨張係数によって異なるが、一例として実装用プ
リント配線板１０を産業用機器用配線板として最も多用
されているＦＲ−４材（面方向の線膨張係数は約１６×
１０-6／℃）とすると、第１の薄型プリント配線板１５
０の面方向の線膨張係数をおよそ７〜１２×１０-6／℃
とし、第２の薄型プリント配線板１５１の面方向の線膨
張係数をおよそ１０〜１５×１０-6／℃とすることが望
ましい。しかしながら、必ずしもこの範囲に限定する必
要はない。
【００９３】ここで薄型プリント配線板１５０，１５１
に用いる材料としてはガラスクロスとしてのＥガラス
と、ワニスとしてのエポキシ樹脂、ポリイミド樹脂、Ｂ
Ｔ樹脂、ハイブリッドヒートレジスタント樹脂などがあ
り、これらの中から目的の特性を満足する材料を選べば
よい。また同じ樹脂を用いた配線板であってもガラスク
ロスの繊維密度を変えたり、ガラス繊維をＥガラスから
石英ガラス等の低線膨張係数材に変えたり、有機物系樹
脂より成るアラミド繊維等のクロスを用いることによ
り、面方向の線膨張係数をさまざまに変えることができ
る。次に実装方法であるが、まず実装用プリント配線板
１０にはんだを用いて第２の薄型プリント配線板１５１
を実装する。ここで形成される第８のバンプ２００は高
温はんだであることが望ましいが、必ずしもこの限りで
はない。次に第２の薄型プリント配線板１５１のスルー
ホール部４６に半導体パッケージ２０１の第３のバンプ
４３を位置合わせし、リフロー法によって半導体パッケ
ージ２０１を実装する。
【００９４】この実装構造によれば、半導体素子３と２
種類の薄型プリント配線板１５０，１５１と実装用プリ
ント配線板１０との間に生じる線膨張係数の差による熱
応力を段階的に緩和することができ、半導体パッケージ
２０１を実装用プリント配線板１０に実装する時の熱応
力ならびに実装後の耐熱サイクル性を向上させることが
できる。
【００９５】なお、上記１〜１７の各実施例においてプ
リント配線板を貫通もしくは経由するスルーホールは、
従来から広く用いられているランドを有する形式のスル
ーホールで示したが、ランド部分の無いランドレススル
ーホールであっても良く、スルーホールの中ははんだが
満たされていても中空状態であっても、またこの場合の
はんだが共晶はんだであっても、高温はんだであっても
本発明の効果は何等変わらない。また上記スルーホール
は必ずしも銅めっきスルーホールである必要性はなく、
導電性ペーストを埋め込む形式のスルーホールであって
もよい。またスルーホールの上面及び下面は必ずしも開
口状態である必要はなく、片面もしくは両面が密閉され
た、いわゆるブラインドバイアホールであっても良い。
【００９６】実施例１８． 図２７は、この発明の実施例１８の半導体パッケージを
示す断面図である。図において、２１０は外部電極３１
より大面積の固着用パッド、２１１はバンプ２４より低
い溶融温度の固着用バンプである。ここでは、バンプ２
４は、例えば、５Ｓｎ−９５Ｐｂ（溶融温度３０５〜３
１２℃）、１０Ｓｎ−９０Ｐｂ（溶融温度２６８〜２９
９℃）、９５Ｓｎ−５Ｐｂ（溶融温度２３２〜２４０
℃）等の高温はんだで形成され、固着用バンプ２１１
は、例えば、６３Ｓｎ−３７Ｐｂ（共晶はんだ；溶融温
度１８３℃）、６０Ｓｎ−４０Ｐｂ（溶融温度１８３〜
１９０℃）等の低温はんだで形成されている。
【００９７】図２８は、本実施例の半導体パッケージを
実装基板上へ実装する方法を示す過程図である。図にお
いて、２１２は実装基板（回路基板）、２１３は実装用
パッド、２１４は半導体パッケージである。この実装方
法は、まず実装基板２１２の実装用パッド２１３上に半
導体パッケージ２１４を仮置き（載置）し（同図
（ａ））、次に実装基板２１２の温度を固着用バンプ２
１１の溶融温度より僅かに高い温度まで加熱し、該固着
用バンプ２１１を溶融させる（同図（ｂ））。この場
合、半導体パッケージ２１４は実装基板２１２に対して
セルフアライメント状態にあるので、溶融状態の固着用
バンプ２１１のセルフアライメント効果により正確に位
置合わせされる（同図（ｃ））。次に、実装基板２１２
の温度をバンプ２４の溶融温度より僅かに高い温度まで
加熱し、該バンプ２４を溶融させて外部電極３１と実装
用パッド２１３とを接合し、その後冷却させて該バンプ
２４を固化させ、半導体パッケージ２１４を実装基板２
１２上に固定する。
【００９８】この実装方法では、半導体パッケージ２１
４の大面積の固定用パッド２１０に形成された低温はん
だの固着用バンプ２１１のセルフアライメント効果を利
用するので通常の精度のチップ搭載装置で充分であり、
アライメントが確実になされるので複雑な位置認識装置
も必要としない。
【００９９】この実施例によれば、半導体パッケージの
外部電極３１が形成された主面の外部電極３１以外の部
分に大面積の固定用パッド２１０を設け、外部電極３１
にはんだを、固定用パッド２１０に外部電極に用いたは
んだより低温で溶融するはんだを形成したので、低温は
んだのセルフアライメント効果により外部電極３１と実
装用パッド２１３の位置合わせを正確に行うことがで
き、仮置きの位置精度はあまり高くなくてよく、装置が
安価にでき、かつ精度の高いものが得られる効果があ
る。
【０１００】
【発明の効果】以上のように、この請求項１の発明によ
れば、一方の主面に複数の第１のバンプが形成された半
導体素子と、表面が前記主面と対向するように配置さ
れ、該表面の複数の前記第１のバンプと対向する位置に
該第１のバンプに電気的に接続される第２のバンプが形
成されるとともに裏面に該第２のバンプに電気的に接続
される第３のバンプが形成された薄型基板と、前記第３
のバンプが一主面上に露出するように前記半導体素子及
び薄型基板を封止する封止樹脂とにより構成したので、
従来のリードが不要となり、該リードの占める面積分だ
け実装面積を小さくすることができ、該半導体素子と第
３のバンプとの間の距離を大幅に短縮し、浮遊容量及び
インダクタンスを低く押えることができ、該半導体素子
と薄型基板とを良好に封止することができ、水分の浸入
等の不具合を防止することができる。したがって、該半
導体装置の長期信頼性を向上させることができる効果が
ある。
【０１０１】また、この請求項２の発明によれば、一方
の主面に複数の第１のバンプが形成された半導体素子
と、表面が前記主面と対向するように配置され、該表面
の複数の前記第１のバンプと対向する位置に該第１のバ
ンプに電気的に接続される第２のバンプが形成されると
ともに裏面に該第２のバンプに電気的に接続される外部
電極が形成された薄型基板と、前記外部電極が一主面上
に露出するように前記半導体素子及び薄型基板を封止す
る封止樹脂とにより構成したので、従来のリードが不要
となり、該リードの占める面積分だけ実装面積を小さく
することができ、また、前記外部電極が直接露出してい
るので、半導体装置全体の厚みを薄くすることができ、
小型かつ薄厚の半導体装置を提供することができる効果
がある。
【０１０２】また、請求項３の発明によれば、前記第１
のバンプまたは第２のバンプのいずれか一方を共晶はん
だとし、いずれか他方を該共晶はんだより高い溶融温度
の高温はんだとするように構成したので、半導体素子と
薄型基板との間隔を一定に保持することができ、前記第
１のバンプと第２のバンプとの接続部に加わる熱応力を
低減することができ、耐熱サイクル性を向上させること
ができる。したがって、半導体装置の信頼性を向上させ
ることができる効果がある。
【０１０３】また、請求項４の発明によれば、前記薄型
基板が内部に比誘電率の大きな高誘電体または強誘電体
のいずれかからなる誘電体層を有するように構成したの
で、限られた体積の中で高い静電容量を確保することが
でき、半導体素子が同時スイッチングした時などに生じ
る電源回路の電気的な振動を効果的に抑制することがで
きる効果がある。
【０１０４】また、請求項５の発明によれば、前記半導
体素子の他方の主面に、比誘電率の大きな高誘電体また
は強誘電体のいずれかからなる誘電体層を形成し、該誘
電体層上に前記封止樹脂の他の一主面上に露出する第１
の電極を形成するように構成したので、限られた体積の
中で高い静電容量を確保することができ、半導体素子が
同時スイッチングした時などに生じる電源回路の電気的
な振動を効果的に抑制することができる。さらに、前記
誘電体層が高熱伝導体であれば、同時に高い放熱特性を
確保することができる効果がある。
【０１０５】また、請求項６の発明によれば、前記半導
体素子の他方の主面と前記誘電体層との間に第２の電極
を形成するように構成したので、限られた体積の中でよ
り高い静電容量を確保することができ、半導体素子が同
時スイッチングした時などに生じる電源回路の電気的な
振動をさらに効果的に抑制することができる効果があ
る。
【０１０６】また、請求項７の発明によれば、前記第３
のバンプを、高温はんだよりなる第４のバンプとし、前
記薄型基板の外周部に前記第４のバンプと電気的に接続
されかつ前記封止樹脂の側面外方に突出する複数の第５
のバンプを形成するように構成したので、回路基板上に
実装する際に、上面から位置決めすることができ、実装
後の面積を小さく押えることができる効果がある。
【０１０７】また、請求項８の発明によれば、前記薄型
基板の裏面に、前記封止樹脂の一主面上に露出するよう
に、高温はんだよりなる高さ調整用の複数の第４のバン
プを形成するように構成したので、実装時の高さ調整を
正確に行うことができる効果がある。
【０１０８】また、請求項９の発明によれば、前記半導
体素子の他方の主面に、複数の放熱用スルーホールが形
成された薄型基板が放熱用バンプを介して接続され、前
記放熱用スルーホールが前記封止樹脂の他の一主面上に
露出するように構成したので、前記半導体素子から発生
する熱を速やかに外部に放出することができる効果があ
る。
【０１０９】また、請求項１０の発明によれば、複数の
前記第３のバンプのうち、一部のバンプを高温はんだと
し、他のバンプを共晶はんだとするように構成したの
で、実装時に該半導体装置と回路基板との間隔を一定に
保持することができ、実装時の該半導体装置の高さ調整
を正確に行うことができる効果がある。
【０１１０】
【０１１１】
【０１１２】
【図面の簡単な説明】
【図１】この発明の一実施例の半導体パッケージを示す
図であり、（ａ）は同平面図、（ｂ）は同側面図であ
る。
【図２】この発明の一実施例の半導体パッケージを実装
用プリント配線板に実装した状態を示す断面図である。
【図３】この発明の実施例２の半導体パッケージを示す
断面図である。
【図４】この発明の実施例３の半導体パッケージを示す
断面図である。
【図５】この発明の実施例４の半導体パッケージを示す
断面図である。
【図６】この発明の実施例４の半導体パッケージの変形
例を示す断面図である。
【図７】この発明の実施例５の半導体パッケージを示す
断面図である。
【図８】この発明の実施例５の半導体パッケージを実装
用プリント配線板に実装した状態を示す断面図である。
【図９】この発明の実施例６の半導体パッケージを示す
図であり、（ａ）は同平面図、（ｂ）は同側面図であ
る。
【図１０】この発明の実施例６の半導体パッケージを示
す断面図である。
【図１１】この発明の実施例７の半導体パッケージを示
す平面図である。
【図１２】図１１のＡ−Ａ線に沿う断面図である。
【図１３】この発明の実施例８の半導体パッケージを示
す平面図である。
【図１４】この発明の実施例８の半導体パッケージを示
す断面図である。
【図１５】この発明の実施例８の半導体パッケージを示
す拡大部分平面図である。
【図１６】この発明の実施例９の半導体パッケージを示
す断面図である。
【図１７】この発明の実施例１０の半導体パッケージを
示す断面図である。
【図１８】この発明の実施例１１の半導体パッケージを
示す断面図である。
【図１９】この発明の実施例１２の半導体パッケージを
示す断面図である。
【図２０】この発明の実施例１３の半導体パッケージを
示す断面図である。
【図２１】この発明の実施例１４の半導体パッケージの
製造方法を示す平面図である。
【図２２】この発明の実施例１４の半導体パッケージの
製造方法を示す側面図である。
【図２３】この発明の実施例１４の半導体パッケージの
製造方法を示す拡大透視平面図である。
【図２４】この発明の実施例１５の半導体パッケージの
実装構造を示す断面図である。
【図２５】この発明の実施例１６の半導体パッケージの
実装構造を示す断面図である。
【図２６】この発明の実施例１７の半導体パッケージの
実装構造を示す断面図である。
【図２７】この発明の実施例１８の半導体パッケージを
示す断面図である。
【図２８】この発明の実施例１８の半導体パッケージを
実装基板上へ実装する方法を示す過程図である。
【図２９】従来のＱＦＰタイプの半導体パッケージを示
す図であり、（ａ）は同平面図、（ｂ）は同側面図であ
る。
【図３０】従来のＱＦＰタイプの半導体パッケージを実
装用プリント配線板に実装した状態を示す断面図であ
る。
【図３１】従来のＢＧＡタイプの半導体パッケージを示
す図であり、（ａ）は同平面図、（ｂ）は同側面図であ
る。
【図３２】従来のＢＧＡタイプの半導体パッケージを実
装用プリント配線板に実装した状態を示す断面図であ
る。
【図３３】従来のフリップチップタイプの半導体パッケ
ージを示す図であり、（ａ）は同平面図、（ｂ）は同側
面図である。
【図３４】従来のフリップチップタイプの半導体パッケ
ージを実装用プリント配線板に実装した状態を示す断面
図である。
【図３５】従来の他の半導体パッケージを示す断面図で
ある。
【符号の説明】
３ 半導体素子 ７ 封止樹脂 １０ 実装用プリント配線板（回路基板） １１ （第１の）実装用パッド ２３ バンプ用パッド ３１ 外部電極 ３４ 保護膜 ４１ 半導体パッケージ（半導体装置） ４２ 薄型プリント配線板（薄型基板） ４３ 第３のバンプ ４４ 第１のバンプ ４５ 第２のバンプ ４６ スルーホール ５１ 金属電極（外部電極） ５２ 半導体パッケージ ６１ 高誘電体（層） ６３ 半導体パッケージ ７１ 第１の電極 ７２ 第２の電極 ７４ 半導体パッケージ ８１ 第４のバンプ ８２ 第５のバンプ ８３ 半導体パッケージ ９１ 突起 ９２ 半導体パッケージ １００ 突起 １０１ 半導体パッケージ １１０ 電特測定用パッド １１１ 配線パターン １１２ 半導体パッケージ １２０ 放熱用スルーホール １２１ 第２の薄型プリント配線板（薄型基板） １２２ 放熱用バンプ １２３ 半導体パッケージ １３０ 半導体パッケージ １４０ 放熱フィン １４２ 半導体パッケージ １５０ 第１の薄型プリント配線板（第１の薄型基板） １５１ 第２の薄型プリント配線板（第２の薄型基板） １５２ 半導体パッケージ １６０ 封止樹脂基板 １６１ 半導体パッケージ １７０ 半導体パッケージ部 １７１ 開口部 １７３ テスト用パッド １８０ 実装用スルーホール １８１ 第６のバンプ １８２ 半導体パッケージ １９１ 第７のバンプ １９２ 第２の実装用パッド １９３ 半導体パッケージ ２００ 第８のバンプ ２０１ 半導体パッケージ ２１０ 固定用パッド ２１１ 固着用バンプ ２１２ 実装基板（回路基板） ２１３ 実装用パッド ２１４ 半導体パッケージ ｈ 半導体素子と実装用プリント配線板との間隔
フロントページの続き (72)発明者 小原 雅信 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 生産技術研究所内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 電子回路が形成され、一方の主面に該電
    子回路に電気的に接続される複数の第１のバンプが形成
    された半導体素子と、表面が前記主面と対向するように
    配置され、該表面の複数の前記第１のバンプと対向する
    位置に該第１のバンプに電気的に接続される第２のバン
    プが形成されるとともに裏面に該第２のバンプに電気的
    に接続される第３のバンプが形成された薄型基板と、絶
    縁性を有し、前記第３のバンプが一主面上に露出するよ
    うに前記半導体素子及び薄型基板を封止する封止樹脂と
    を備えたことを特徴とする半導体装置。
  2. 【請求項２】 電子回路が形成され、一方の主面に該電
    子回路に電気的に接続される複数の第１のバンプが形成
    された半導体素子と、表面が前記主面と対向するように
    配置され、該表面の複数の前記第１のバンプと対向する
    位置に該第１のバンプに電気的に接続される第２のバン
    プが形成されるとともに裏面に該第２のバンプに電気的
    に接続される外部電極が形成された薄型基板と、絶縁性
    を有し、前記外部電極が一主面上に露出するように前記
    半導体素子及び薄型基板を封止する封止樹脂とを備えた
    ことを特徴とする半導体装置。
  3. 【請求項３】 前記第１のバンプまたは第２のバンプの
    いずれか一方を共晶はんだとし、いずれか他方を該共晶
    はんだより高い溶融温度の高温はんだとしたことを特徴
    とする請求項１または２のいずれか１項記載の半導体装
    置。
  4. 【請求項４】 前記薄型基板は、内部に比誘電率の大き
    な高誘電体または強誘電体のいずれかからなる誘電体層
    を有することを特徴とする請求項１または２のいずれか
    １項記載の半導体装置。
  5. 【請求項５】 前記半導体素子の他方の主面に、比誘電
    率の大きな高誘電体または強誘電体のいずれかからなる
    誘電体層を形成し、該誘電体層上に前記封止樹脂の他の
    一主面上に露出する第１の電極を形成したことを特徴と
    する請求項１または２のいずれか１項記載の半導体装
    置。
  6. 【請求項６】 前記半導体素子の他方の主面と前記誘電
    体層との間に第２の電極を形成したことを特徴とする請
    求項５記載の半導体装置。
  7. 【請求項７】 前記第３のバンプを、高温はんだよりな
    る第４のバンプとし、前記薄型基板の外周部に前記第４
    のバンプと電気的に接続されかつ前記封止樹脂の側面外
    方に突出する複数の第５のバンプを形成したことを特徴
    とする請求項１記載の半導体装置。
  8. 【請求項８】 前記薄型基板の裏面に、前記封止樹脂の
    一主面上に露出するように、高温はんだよりなる高さ調
    整用の複数の第４のバンプを形成したことを特徴とする
    請求項１または２記載の半導体装置。
  9. 【請求項９】 前記半導体素子の他方の主面に、複数の
    放熱用スルーホールが形成された薄型基板が放熱用バン
    プを介して接続され、前記放熱用スルーホールは前記封
    止樹脂の他の一主面上に露出していることを特徴とする
    請求項１または２のいずれか１項記載の半導体装置。
  10. 【請求項１０】 複数の前記第３のバンプのうち、一部
    のバンプを高温はんだとし、他のバンプを共晶はんだと
    したことを特徴とする請求項１記載の半導体装置。
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JP3726318B2 (ja) * 1995-08-22 2005-12-14 株式会社日立製作所 チップ サイズ パッケージとその製造方法及びセカンド レヴェル パッケージング
JP4836847B2 (ja) * 1997-10-15 2011-12-14 株式会社東芝 半導体装置および半導体装置の製造方法
JP4129717B2 (ja) * 2001-05-30 2008-08-06 株式会社ルネサステクノロジ 半導体装置
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
US10032696B2 (en) 2012-12-21 2018-07-24 Nvidia Corporation Chip package using interposer substrate with through-silicon vias
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JP7009157B2 (ja) * 2016-12-28 2022-01-25 ローム株式会社 半導体装置
US10340444B2 (en) * 2016-12-28 2019-07-02 Rohm Co., Ltd. Semiconductor element with hall element and sealing resin
WO2020214150A1 (en) * 2019-04-15 2020-10-22 Hewlett-Packard Development Company, L.P. Printed circuit boards with processors, voltage regulators, and solder joints of higher melting temperatures
WO2020214149A1 (en) * 2019-04-15 2020-10-22 Hewlett-Packard Development Company, L.P. Printed circuit boards with solder joints of higher melting temperatures and traces coupling electrical contacts at differing positions
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