CN115834874B - 一种用于gpu的显示带宽错误的实时监测方法及装置 - Google Patents

Abstract

本发明适用于GPU领域，提供一种用于GPU的显示带宽错误的实时监测方法及装置，包括：初始化显示控制器的寄存器，并开启显示带宽错误使能功能；预取和保存像素数据，记录每行已经读回像素数据的预取累计值；显示像素数据，记录正在显示的像素数据的显示累计值；将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则显示带宽错误，并产生带宽错误中断。本发明通过实时监测每个显示通道的预取累计值和显示累计值，主动发现由于总线或者显存带宽不足引起的显示带宽错误问题，可用于提醒系统调整各个模块的优先级避免不必要的花屏现象和评估显示控制器的稳定性，从而保证显示控制器显示的准确性、稳定性和实时性。

Description

一种用于GPU的显示带宽错误的实时监测方法及装置

技术领域

本发明属于GPU领域，尤其涉及一种用于GPU的显示带宽错误的实时监测方法及装置。

背景技术

随着各行各业对显示设备的要求越来越高，国内GPU行业的迅速崛起，32位真色彩4K@60Hz分辨率成为当下显示设备的主流，多个显示接口同时工作的需求也越来越多，所以对总线传输速率和显存带宽的要求也越来越高。GPU显示控制器是按照固定的时序，从上到下，从左到右的扫描显示，显示控制器都是在场同步结束或行消隐开始时对本行发起读请求，开始预取像素数据，然后存储在缓存中，在显示有效时，将缓存中的数据读出进行显示，然而分辨率一定，刷新率越高，对预取数据的返回速率要求也会更高，这对总线传输速率和显存带宽提出更高的挑战。

在超高清分辨率和高刷新率下，当GPU的多个模块和显示控制器多个通道同时访问总线时，数据的传输速率巨大，很可能因为各个通道间的竞争或者总线和显存本身的延迟导致一行数据有些像素点是无法在需要显示的时刻返回的，会出现肉眼无法察觉的少量错误、横线状的花屏甚至是闪烁现象，因此有必要采用实时监测的方法辅助问题的捕获、定位与分析。

目前国产GPU中大多是通过对总线传输数据量的监测间接达到对显示带宽错误监测的目的，对总线的监测是通过总线monitor功能对各个接口、指定地址上传输的数据进行计数，但其仅仅是是连续的计数，需要专门的数据处理单元对数据统计计算处理后才能得出是否出现显示带宽错误的结论，达不到对每帧图像的显示带宽错误的实时监测的目的，而且对每帧图像的显示带宽错误统计和评估会浪费大量时间和资源。

发明内容

鉴于上述问题，本发明的目的在于提供一种用于GPU的显示带宽错误的实时监测方法及装置，旨在解决上述技术问题。

本发明采用如下技术方案：

一方面，所述用于GPU的显示带宽错误的实时监测方法，包括下述步骤：

步骤S1、初始化显示控制器的寄存器，并开启显示带宽错误使能功能；

步骤S2、针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值；

步骤S3、在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值；

步骤S4、将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则显示带宽错误，并产生带宽错误中断。

进一步的，在步骤S2之后还包括：

将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数。

另一方面，所述用于GPU的显示带宽错误的实时监测装置，包括：

使能模块，用于初始化显示控制器的寄存器，并开启显示带宽错误使能功能；

像素数据预取模块，用于针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值；

像素数据显示模块，用于在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值；

显示带宽错误模块，用于将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则出现显示带宽错误，并产生带宽错误中断。

进一步的，所述实时监测装置还包括：

同步模块，用于将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数。

本发明的有益效果是：本申请通过实时监测显示控制器的每个显示通道从显存已经读回的像素数据的预取累计值和正在显示的像素数据的显示累计值，当GPU的多个模块对总线和显存进行访问时，能够主动实时监测带宽不足引起的显示错误，可用于提醒系统调整各个模块的优先级避免不必要的花屏现象和评估显示控制器的稳定性，从而保证显示控制器显示的准确性、稳定性和实时性。而且本发明不需要在硬件上增加缓存，只需要增加控制逻辑，可以从硬件上实时监测显示带宽错误。

附图说明

图1是本发明实施例一提供的用于GPU的显示带宽错误的实时监测方法的流程图；

图2是每个显示通道在行消隐开始时从显存中预取像素数据的示意图；

图3是每个通道正在显示像素数据的示意图；

图4是GPU显示控制器的每帧图像的时序示意图；

图5是本发明实施例二提供的用于GPU的显示带宽错误的实时监测装置的结构框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

实施例一：如图1所示，本实施例提供的用于GPU的显示带宽错误的实时监测方法包括下述步骤：

步骤S1、初始化显示控制器的寄存器，并开启显示带宽错误使能功能。

GPU芯片进行显示前，首先要初始化显示控制器的每个显示通道的配置寄存器，比如行场控制寄存器以及不同分辨率下对应的时钟寄存器等。本步骤需要使能显示带宽错误寄存器。

步骤S2、针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值。

本步骤实现了预取和保存像素数据。行扫描时，在显示控制器的每个显示通道的场同步结束或行消隐开始时发起本行的读请求，开始预取本行的像素数据。预取的数据存储在不同显示通道对应的缓存内，实时记录每行已经读回像素数据的累预取计值，预取累计值在每行显示结束时清零。一行扫描结束后，进入下一行。

如图2所示，假设显示控制器设有4个显示通道，分别为通道0-通道3，图2为每个显示通道在行消隐开始时从显存中预取像素数据的示意图，预取过程以burst形式传输。

在32位真色彩模式下，总线数据位宽固定，缓存的写接口位宽和总线的数据位宽保持一致，总线数据通道每收到一笔数据对应的像素个数为“总线数据位宽/32”个，将收到的数据存储在对应缓存中的同时，也在对应的已经从显存中读回的像素数据的预取累计值上加“总线数据位宽/32”进行累计，此预取累计值仅在当前行有效，在本行显示结束时都要清零，避免对下一行的显示判断产生影响。

步骤S3、在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值。

本步骤实现了显示控制器显示缓存中的像素数据，当显示控制器的每个通道行显示有效时，缓存中的像素数据被读出进行显示，记录正在显示的像素数据的显示累计值，显示累计值在每行显示结束时清零。

如图3所示，为每个通道正在显示像素数据的示意图。当行显示有效时，将缓存中的像素数据读出进行显示，缓存的读接口位宽与每个像素数据位宽一致，因此一次会读出1个像素数据，随着像素时钟逐个进行显示，每显示一个像素，正在显示的像素数据的显示累计值就加1，此显示累计值仅在当前行有效，在本行显示结束时都要清零，避免对下一行的显示判断产生影响。

步骤S4、将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则出现显示带宽错误，并产生带宽错误中断。

本步骤将每个显示通道每行正在显示的像素数据的显示累计值与从显存中读回的像素数据的预取累计值进行对比，对比结果用来判断当前是否有显示带宽错误出现，当显示累计值大于预取累计值，则出现显示带宽错误，并产生带宽错误中断，可达到实时监测显示带宽错误的目的。

另外，参照图4所示的GPU显示控制器的每帧图像的时序示意图。步骤S2中，每个显示通道的每帧图像的第一行都是在场同步结束时预取，在场同步后还有场back porch和场top border，因此，第一行从发起读请求到行显示有效还有“back porch+top border”个扫描行，时间充足，在显示有效时，一般已经读回了第一行全部的像素数据，所以不会出现显示带宽错误。

而从第二行开始，都是在行消隐开始时预取本行的像素数据，预取像素数据的时间大大缩短，如果正在显示的像素数据的显示累计值大于从显存中读回的像素数据的预取累计值，就会出现显示带宽错误，达到实时监测显示带宽错误的目的。一旦有显示带宽错误出现，就会产生显示带宽错误中断，如果没有手动清除，显示带宽错误中断会一直存在，可用来监测一段时间内是否出现过显示带宽错误。

特别需要说明的是，从显存中预取像素数据是在总线时钟域，因此已经从显存中读回像素的预取累计值是在总线时钟域，而像素数据的显示是在像素时钟域，正在显示的像素数据的显示累计值是在像素时钟域，所以两者比较会涉及到跨时钟域的问题。当将正在显示的像素数据的显示累计值同步到总线时钟域，同步过程会有两个总线时钟周期的延时，所以实际正在显示的像素数据的显示累计值比预取累计值要大，可能出现实际上像素没有按时显示，但没有出现显示带宽错误的漏报情况。而如果将已经从显存中读回像素的预取累计值同步到像素时钟域，同步过程会有两个像素时钟周期的延时，如果同步后的从显存中读回像素的预取累计值比正在显示的像素数据的显示累计值还要大，说明同步前预取累计值一定大于显示累计值，不会漏报任何一个显示带宽错误。

因此作为一种优选方式，由于累计值是多bit信号，在跨时钟域时，将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数，可以大大避免亚稳态的发生概率。

实施例二：如图5所示，本实施例提供的用于GPU的显示带宽错误的实时监测装置包括：

使能模块，用于初始化显示控制器的寄存器，并开启显示带宽错误使能功能；

像素数据预取模块，用于针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值；

像素数据显示模块，用于在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值；

显示带宽错误模块，用于将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则显示带宽错误，并产生带宽错误中断。

本实施例中，像素数据预取模块使用了显示控制器原有的缓存，类型是真双口RAM，空间为显示控制器支持的最大分辨率对应的像素数据量。本实施例的上述功能模块对应实现了实施例一中的步骤S1-S4，通过使能模块显示带宽错误后，分别通过像素数据预取模块预取像素并记录预取累计值，通过像素数据显示模块显示像素并记录显示累计值，最后根据显示带宽错误模块进行两个累计值的比较，判断是否出现显示带宽错误。显示带宽错误模块将产生的带宽错误中断可及时上报给上位机，供上位机统计每帧图像的显示带宽错误。

另外，为了避免同步过程中的亚稳态现象，作为一种优选结构，所述实时监测装置还包括：

同步模块，用于将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数。

综上，本发明提供一种用于GPU的显示带宽错误的实时监测方法和装置，通过对比正在显示的像素数据显示累计值和同步后的已经从显存中读回的像素数据预取累计值，达到对显示带宽错误实时监测的目的。不需要在硬件上增加缓存，只需要增加控制逻辑，实现一种从硬件上实时监测显示带宽错误的方法，有利于调试和测试过程中问题的捕获、定位与分析。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种用于GPU的显示带宽错误的实时监测方法，其特征在于，所述方法包括下述步骤：

步骤S1、初始化显示控制器的寄存器，并开启显示带宽错误使能功能；

步骤S2、针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值；

步骤S3、在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值；

步骤S4、将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则出现显示带宽错误，并产生带宽错误中断。

2.如权利要求1所述用于GPU的显示带宽错误的实时监测方法，其特征在于，在步骤S2之后还包括：

将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数。

3.一种用于GPU的显示带宽错误的实时监测装置，其特征在于，所述实时监测装置包括：

使能模块，用于初始化显示控制器的寄存器，并开启显示带宽错误使能功能；

像素数据预取模块，用于针对显示控制器的每个显示通道，在场同步结束或行消隐开始时发起每行的读请求，预取每行的像素数据并存储于各显示通道对应的缓存内，实时记录每行已经读回像素数据的预取累计值，在每行显示结束时清零预取累计值；

像素数据显示模块，用于在显示控制器的每个显示通道的行显示有效时，将缓存中的像素数据读出显示，同时记录正在显示的像素数据的显示累计值，在每行显示结束时清零显示累计值；

显示带宽错误模块，用于将显示累计值与预取累计值进行比较，如果显示累计值大于预取累计值，则出现显示带宽错误，并产生带宽错误中断。

4.如权利要求3所述用于GPU的显示带宽错误的实时监测装置，其特征在于，所述实时监测装置还包括：

同步模块，用于将预取累计值转换成格雷码，再打两拍同步到像素时钟域，最后再转换成十六进制数。

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