CN109451214A - 一种高速运动目标成像设备及方法 - Google Patents

Abstract

本申请公开了一种高速运动目标成像设备及方法，该设备包括CMOS图像传感器、FPGA主控芯片和DDR内存芯片；其中，所述CMOS图像传感器，用于在所述FPGA主控芯片生成的SPI配置控制信号的控制下完成参数配置，然后在所述FPGA主控芯片生成的时序驱动信号的控制下，对高速运动目标进行图像成像，得到并行的数字图像信号；所述FPGA主控芯片，用于采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置。本申请能够有效改善高速运动目标成像过程中的成像效果和数据存取体验。

Description

一种高速运动目标成像设备及方法

技术领域

本申请涉及成像技术领域，特别涉及一种高速运动目标成像设备及方法。

背景技术

目前，在工业、科研、国防和军事等诸多应用领域中，都需要对高速运动目标进行成像，以捕捉高速运动目标的运动状态画面。

然而，在对高速运动目标进行成像的时候，成像效果会受到诸多因素的影响，如会受到高速运动目标的尺寸、运动速度、光照条件等因素的影响，成像效果比较差，另外，成像过程中用户的数据存取体验也比较一般。如何改善高速运动目标成像过程中的成像效果和数据存取体验是目前有待解决的问题。

发明内容

有鉴于此，本申请的目的在于提供一种高速运动目标成像设备及方法，能够改善高速运动目标成像过程中的成像效果和数据存取体验。其具体方案如下：

第一方面，本申请公开了一种高速运动目标成像设备，包括CMOS图像传感器、FPGA主控芯片和DDR内存芯片；其中，

所述CMOS图像传感器，用于在所述FPGA主控芯片生成的SPI配置控制信号的控制下完成参数配置，然后在所述FPGA主控芯片生成的时序驱动信号的控制下，对高速运动目标进行图像成像，得到并行的数字图像信号；

所述FPGA主控芯片，用于生成所述SPI配置控制信号和所述时序驱动信号，并采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置和/或外部Camera-Link装置。

可选的，所述FPGA主控芯片，包括：

CMOS驱动模块，包括用于生成所述SPI配置控制信号的第一信号生成单元以及用于生成所述时序驱动信号的第二信号生成单元；

数据行缓存模块，包括用于采集所述CMOS图像传感器输出的数字图像信号的采集单元、用于对采集到的数字图像信号进行相位一致性校正处理的第一处理单元以及用于对校正后的数字图像信号进行行缓存的行缓存单元；

缓存控制模块，用于将行缓存之后得到的数字图像信号缓存至所述DDR内存芯片；其中，所述DDR内存芯片为DDR3内存芯片；

信号输出模块，用于当获取到外部装置发送的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并按照目标输出格式输出至所述外部装置；其中，所述信号输出模块包括HDMI输出模块和/或Camera-Link输出模块。

可选的，所述第二信号生成单元，用于在触发信号的触发下，生成所述时序驱动信号；

其中，所述触发信号包括外触发信号或内触发信号。

可选的，所述数据行缓存模块，还包括：

第二处理单元，用于消除数字图像信号中的基底噪声。

可选的，所述行缓存单元，具体用于采用乒乓操作对校正后的数字图像信号进行行缓存。

可选的，所述HDMI输出模块，具体用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片中缓存的数字图像信号并按照所述目标输出格式输出至所述外部HDMI显示装置；

所述Camera-Link输出模块，具体用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片中缓存的数字图像信号并按照所述目标输出格式输出至所述外部Camera-Link装置。

可选的，所述信号输出模块，还包括：

第一格式确定单元，用于将默认的图像分辨率和默认的帧频确定为所述目标输出格式；

其中，所述默认的图像分辨率为1920*1080，所述默认的帧频为1000fps。

可选的，所述信号输出模块，还包括：

格式调整单元，用于为用户提供格式调整接口；

第二格式确定单元，用于将所述格式调整接口输入的调整后的图像分辨率和帧频确定为所述目标输出格式；

其中，最大的图像分辨率为1920*1728，最小的图像分辨率为1920*1，最小的帧频为635fps，最大的帧频为550000fps。

可选的，所述FPGA主控芯片，还包括：

存储记录控制模块，用于采用乒乓操作对所述CMOS图像传感器发送的数字图像信号进行行缓存，然后将行缓存之后得到的数字图像信号输出至外部存储装置。

第二方面，本申请公开了一种高速运动目标成像方法，应用于前述的高速运动目标成像设备，包括：

通过所述高速运动目标成像设备中的FPGA主控芯片，生成SPI配置控制信号和时序驱动信号；

通过所述SPI配置控制信号，控制所述高速运动目标成像设备中的CMOS图像传感器完成相应的参数配置，然后通过所述时序驱动信号，控制所述CMOS图像传感器对高速运动目标进行图像成像，得到并行的数字图像信号；

通过所述FPGA主控芯片，采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述高速运动目标成像设备的DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置和/或外部Camera-Link装置。

可见，本申请具体是通过CMOS图像传感器来进行成像，由于CMOS图像传感器的成像性能比较好，并且能够快速地读取出像素中的数据，从而能够很好地满足针对高速运动目标的成像要求；另外，本申请是将FPGA作为主控芯片，由于FPGA具有非常强大的并行处理性能，从而能够大幅提升数据处理速度，满足了针对高速运动目标的成像数据的处理速度方面的要求；再者，本申请的FPGA主控芯片采集到数字图像信号之后，会对数字图像信号进行相位校正，以使得相位保持一致，从而保证了高速图像数据的完整性和一致性，有利于改善成像质量；进一步的，本申请是利用DDR内存芯片来缓存数字图像信号，这样一方面能够提升数字图像信号的缓存速度，另一方面当外部装置需要读取数据时，则能够以比较快的数据读取速度从DDR内存芯片中读取出数据，从而满足了针对高速运动目标的图像存取速度方面的相关要求。综上可见，本申请能够有效改善高速运动目标成像过程中的成像效果和数据存取体验。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例公开的一种高速运动目标成像设备应用结构示意图；

图2为本申请实施例公开的一种具体的高速运动目标成像设备应用结构示意图；

图3为本申请实施例公开的一种高速运动目标成像方法流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参见图1所示，本申请实施例公开了一种高速运动目标成像设备10，包括CMOS图像传感器11(CMOS，即Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)、FPGA主控芯片12(FPGA，即Field－Programmable Gate Array，现场可编程门阵列)和DDR内存芯片13(DDR，即Double Data Rate，双倍数据速率)；其中，

所述CMOS图像传感器11，用于在所述FPGA主控芯片12生成的SPI配置控制信号(SPI，即Serial Peripheral Interface，串行外设接口)的控制下完成参数配置，然后在所述FPGA主控芯片12生成的时序驱动信号的控制下，对高速运动目标进行图像成像，得到并行的数字图像信号；

所述FPGA主控芯片12，用于生成所述SPI配置控制信号和所述时序驱动信号，并采集所述CMOS图像传感器11输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述DDR内存芯片13；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片13中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置(HDMI，即High DefinitionMultimedia Interface，高清晰度多媒体接口)和/或外部Camera-Link装置。

本实施例中，所述CMOS图像传感器11具体可以采用型号为AM41V4的图像传感器，所述DDR内存芯片13具体可以是DDR3内存芯片，也可以是DDR4内存芯片。

本实施例中，所述FPGA主控芯片12在采集所述CMOS图像传感器11输出的数字图像信号时，相应的采集时钟的时钟频率需要大于165MHz，另外，由于所述CMOS图像传感器11向所述FPGA主控芯片12传输图像数据过程中的延时对数据采集的影响比较大，并且由于多通道传输的影响，致使数据一致性比较差，为此，本申请选择对采集到的数字图像信号进行相位校正，以确保相位保持一致，从而保证了所述FPGA主控芯片12采集到的图像数据的有效性和完整性。

可见，本申请实施例具体是通过CMOS图像传感器来进行成像，由于CMOS图像传感器的成像性能比较好，并且能够快速地读取出像素中的数据，从而能够很好地满足针对高速运动目标的成像要求；另外，本申请实施例是将FPGA作为主控芯片，由于FPGA具有非常强大的并行处理性能，从而能够大幅提升数据处理速度，满足了针对高速运动目标的成像数据的处理速度方面的要求；再者，本申请实施例的FPGA主控芯片采集到数字图像信号之后，会对数字图像信号进行相位校正，以使得相位保持一致，从而保证了高速图像数据的完整性和一致性，有利于改善成像质量；进一步的，本申请实施例是利用DDR内存芯片来缓存数字图像信号，这样一方面能够提升数字图像信号的缓存速度，另一方面当外部装置需要读取数据时，则能够以比较快的数据读取速度从DDR内存芯片中读取出数据，从而满足了针对高速运动目标的图像存取速度方面的相关要求。综上可见，本申请实施例能够有效改善高速运动目标成像过程中的成像效果和数据存取体验。

参见图2所示，本申请实施例在前述实施例的基础上，公开了一种更加具体的高速运动目标成像设备10。具体的：

图2中，所述FPGA主控芯片12，具体包括CMOS驱动模块121、数据行缓存模块122、缓存控制模块123以及包括HDMI输出模块124和/或Camera-Link输出模块125的信号输出模块。

其中，CMOS驱动模块121，包括用于生成所述SPI配置控制信号的第一信号生成单元以及用于生成所述时序驱动信号的第二信号生成单元。

具体的，本实施例中的所述第二信号生成单元，用于在触发信号的触发下，生成所述时序驱动信号。

其中，所述触发信号包括外触发信号或内触发信号。具体的，所述外触发信号可以是直接由外部输入至所述FPGA主控芯片12片内的触发信号，所述内触发信号具体可以是所述FPGA主控芯片对外部输入的时钟信号进行计数后在片内产生的触发信号。

本实施例中，CMOS驱动模块121将生成的SPI配置控制信号发送至CMOS图像传感器11，以控制所述CMOS图像传感器11完成相应的参数配置工作，通过CMOS驱动模块121可以实现对成像过程中的曝光时间、成像起始行、成像起始列的实时调整。

数据行缓存模块122，包括用于采集所述CMOS图像传感器11输出的数字图像信号的采集单元、用于对采集到的数字图像信号进行相位一致性校正处理的第一处理单元以及用于对校正后的数字图像信号进行行缓存的行缓存单元。

进一步的，为了提高图像信噪比，所述数据行缓存模块122，还可以包括：

第二处理单元，用于消除数字图像信号中的基底噪声。

具体的，所述第二处理单元可以对经过相位一致性校正处理后的数字图像信号进行基底噪声消除处理，也可以对相位一致性校正处理之前的数字图像信号进行基底噪声消除处理。

另外，本实施例中的所述行缓存单元，具体可以用于采用乒乓操作对校正后的数字图像信号进行行缓存。

缓存控制模块123，用于将行缓存之后得到的数字图像信号缓存至所述DDR内存芯片13；其中，所述DDR内存芯片13为DDR3内存芯片。

具体的，所述缓存控制模块123可以按照写地址信号的变化将数字图像信号缓存至所述DDR内存芯片13。

信号输出模块，用于当获取到外部装置发送的数据读取请求，则读取所述DDR内存芯片13中缓存的数字图像信号，并按照目标输出格式输出至所述外部装置；其中，所述信号输出模块包括HDMI输出模块124和/或Camera-Link输出模块125。

其中，所述HDMI输出模块124，具体可以用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片13中缓存的数字图像信号并按照所述目标输出格式输出至所述外部HDMI显示装置。

具体的，所述HDMI输出模块124在读取所述DDR内存芯片13中的数字图像信号时，读取的数据为当前写数据帧的前一帧，在读满一整帧数据之前，不改变当前读取的帧起始地址；所述HDMI输出模块124将从所述DDR内存芯片13中读取的数字图像信号，连同数据有效信号一起输出至所述外部HDMI显示装置，相应的输出格式可以预先根据实际需要进行设定，如可以设为1920*1080@50fps，也即，图像分辨率为1920*1080，帧频为50fps(fps，即Frames Per Second)，这种情况下，如果所述CMOS图像传感器11输出的总行数大于1080行，则HDMI显示所述CMOS图像传感器11输出总行数的中间1080行数据，其余数据行不予显示，如果所述CMOS图像传感器11输出的总行数小于1080行，则将CMOS数据行显示在1080行的中间区域，其余显示区域则用全黑代替。

另外，所述Camera-Link输出模块125，具体可以用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片13中缓存的数字图像信号并按照所述目标输出格式输出至所述外部Camera-Link装置。

具体的，所述Camera-Link输出模块125在读取所述DDR内存芯片13中的数字图像信号时，读取的数据为当前写数据帧的前一帧，在读满一整帧数据之前，不改变当前读取的帧起始地址；所述Camera-Link输出模块125将从所述DDR内存芯片13中读取的数字图像信号，连同数据有效信号一起输出至所述外部Camera-Link装置。

本实施例中，所述信号输出模块，还可以进一步包括：

第一格式确定单元，用于将默认的图像分辨率和默认的帧频确定为所述目标输出格式；

其中，所述默认的图像分辨率可以为1920*1080，所述默认的帧频可以为1000fps。

进一步的，所述信号输出模块，还可以包括：

格式调整单元，用于为用户提供格式调整接口；

第二格式确定单元，用于将所述格式调整接口输入的调整后的图像分辨率和帧频确定为所述目标输出格式；

其中，最大的图像分辨率为1920*1728，最小的图像分辨率为1920*1，最小的帧频为635fps，最大的帧频为550000fps。也即，本实施例的图像分辨率中，可以保持水平分辨率一直为1920不变，垂直分辨率则可以在1至1728之间进行调整，而帧频则可以在635fps至550000fps之间进行调整。可以理解的是，当图像分辨率较大时，可以适应地将帧频调小，同理，当图像分辨率较小时，可适应地将帧频调大。例如，可以在图像分辨率为最大的图像分辨率1920*1728时，将帧频设置为最小的帧频635fps，在图像分辨率为最小的图像分辨率1920*1时，将帧频设置为最大的帧频550000fps。可以理解的是，当目标输出格式为1920*1728@635fps时，相比于上述默认的输出格式1920*1080@1000fps，具有更大的成像视场范围，此时捕获到高速运动目标的概率更大；当目标输出格式为1920*1@550000fps时，由于此时帧频非常高，对于超高速的运动目标，如子弹等，最终依然能够输出数量可观的包含运动目标的图像，对于后期的目标捕获和处理提供了强力保障。本申请实施例通过上述方案，能够满足不同应用环境下对高速目标的捕获需求。

进一步的，参见图2所示，所述FPGA主控芯片，还可以包括：

存储记录控制模块126，用于采用乒乓操作对所述CMOS图像传感器发送的数字图像信号进行行缓存，然后将行缓存之后得到的数字图像信号输出至外部存储装置。

参见图3所示，本申请实施例还公开了一种高速运动目标成像方法，应用于前述的高速运动目标成像设备，包括：

步骤S11：通过所述高速运动目标成像设备中的FPGA主控芯片，生成SPI配置控制信号和时序驱动信号；

步骤S12：通过所述SPI配置控制信号，控制所述高速运动目标成像设备中的CMOS图像传感器完成相应的参数配置，然后通过所述时序驱动信号，控制所述CMOS图像传感器对高速运动目标进行图像成像，得到并行的数字图像信号；

步骤S13：通过所述FPGA主控芯片，采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述高速运动目标成像设备的DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置和/或外部Camera-Link装置。

关于上述各个步骤更加具体的过程可以参考前述实施例中公开的相应内容，在此不再进行赘述。

可见，本申请实施例具体是通过CMOS图像传感器来进行成像，由于CMOS图像传感器的成像性能比较好，并且能够快速地读取出像素中的数据，从而能够很好地满足针对高速运动目标的成像要求；另外，本申请实施例是将FPGA作为主控芯片，由于FPGA具有非常强大的并行处理性能，从而能够大幅提升数据处理速度，满足了针对高速运动目标的成像数据的处理速度方面的要求；再者，本申请实施例的FPGA主控芯片采集到数字图像信号之后，会对数字图像信号进行相位校正，以使得相位保持一致，从而保证了高速图像数据的完整性和一致性，有利于改善成像质量；进一步的，本申请实施例是利用DDR内存芯片来缓存数字图像信号，这样一方面能够提升数字图像信号的缓存速度，另一方面当外部装置需要读取数据时，则能够以比较快的数据读取速度从DDR内存芯片中读取出数据，从而满足了针对高速运动目标的图像存取速度方面的相关要求。综上可见，本申请实施例能够有效改善高速运动目标成像过程中的成像效果和数据存取体验。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上对本申请所提供的一种高速运动目标成像设备及方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种高速运动目标成像设备，其特征在于，包括CMOS图像传感器、FPGA主控芯片和DDR内存芯片；其中，

所述CMOS图像传感器，用于在所述FPGA主控芯片生成的SPI配置控制信号的控制下完成参数配置，然后在所述FPGA主控芯片生成的时序驱动信号的控制下，对高速运动目标进行图像成像，得到并行的数字图像信号；

所述FPGA主控芯片，用于生成所述SPI配置控制信号和所述时序驱动信号，并采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置和/或外部Camera-Link装置。

2.根据权利要求1所述的高速运动目标成像设备，其特征在于，所述FPGA主控芯片，包括：

CMOS驱动模块，包括用于生成所述SPI配置控制信号的第一信号生成单元以及用于生成所述时序驱动信号的第二信号生成单元；

数据行缓存模块，包括用于采集所述CMOS图像传感器输出的数字图像信号的采集单元、用于对采集到的数字图像信号进行相位一致性校正处理的第一处理单元以及用于对校正后的数字图像信号进行行缓存的行缓存单元；

缓存控制模块，用于将行缓存之后得到的数字图像信号缓存至所述DDR内存芯片；其中，所述DDR内存芯片为DDR3内存芯片；

信号输出模块，用于当获取到外部装置发送的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并按照目标输出格式输出至所述外部装置；其中，所述信号输出模块包括HDMI输出模块和/或Camera-Link输出模块。

3.根据权利要求2所述的高速运动目标成像设备，其特征在于，

所述第二信号生成单元，用于在触发信号的触发下，生成所述时序驱动信号；

其中，所述触发信号包括外触发信号或内触发信号。

4.根据权利要求2所述的高速运动目标成像设备，其特征在于，所述数据行缓存模块，还包括：

第二处理单元，用于消除数字图像信号中的基底噪声。

5.根据权利要求2所述的高速运动目标成像设备，其特征在于，

所述行缓存单元，具体用于采用乒乓操作对校正后的数字图像信号进行行缓存。

6.根据权利要求2所述的高速运动目标成像设备，其特征在于，

所述HDMI输出模块，具体用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片中缓存的数字图像信号并按照所述目标输出格式输出至所述外部HDMI显示装置；

所述Camera-Link输出模块，具体用于通过满帧写入抽帧输出的方式，读取所述DDR内存芯片中缓存的数字图像信号并按照所述目标输出格式输出至所述外部Camera-Link装置。

7.根据权利要求2至6任一项所述的高速运动目标成像设备，其特征在于，所述信号输出模块，还包括：

第一格式确定单元，用于将默认的图像分辨率和默认的帧频确定为所述目标输出格式；

其中，所述默认的图像分辨率为1920*1080，所述默认的帧频为1000fps。

8.根据权利要求2至6任一项所述的高速运动目标成像设备，其特征在于，所述信号输出模块，还包括：

格式调整单元，用于为用户提供格式调整接口；

第二格式确定单元，用于将所述格式调整接口输入的调整后的图像分辨率和帧频确定为所述目标输出格式；

其中，最大的图像分辨率为1920*1728，最小的图像分辨率为1920*1，最小的帧频为635fps，最大的帧频为550000fps。

9.根据权利要求1至6任一项所述的高速运动目标成像设备，其特征在于，所述FPGA主控芯片，还包括：

存储记录控制模块，用于采用乒乓操作对所述CMOS图像传感器发送的数字图像信号进行行缓存，然后将行缓存之后得到的数字图像信号输出至外部存储装置。

10.一种高速运动目标成像方法，其特征在于，应用于如权利要求1至9任一项所述的高速运动目标成像设备，包括：

通过所述高速运动目标成像设备中的FPGA主控芯片，生成SPI配置控制信号和时序驱动信号；

通过所述SPI配置控制信号，控制所述高速运动目标成像设备中的CMOS图像传感器完成相应的参数配置，然后通过所述时序驱动信号，控制所述CMOS图像传感器对高速运动目标进行图像成像，得到并行的数字图像信号；

通过所述FPGA主控芯片，采集所述CMOS图像传感器输出的数字图像信号，对采集到的数字图像信号进行相位一致性校正处理，然后将校正后的数字图像信号缓存至所述高速运动目标成像设备的DDR内存芯片；当获取到外部装置的数据读取请求，则读取所述DDR内存芯片中缓存的数字图像信号，并输出至所述外部装置；

其中，所述外部装置包括外部HDMI显示装置和/或外部Camera-Link装置。