CN110611781B - 超高分辨率大面阵cmos成像方法 - Google Patents

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Abstract

本发明提供了一种超高分辨率大面阵CMOS成像方法，包括以下步骤：FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器；CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换；FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中；FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出；FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出；FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出。

Description

超高分辨率大面阵CMOS成像方法
技术领域
本发明涉及一种超高分辨率成像技术，特别是一种超高分辨率大面阵CMOS成像方法。
背景技术
察打一体无人机在执行攻击任务时，首先就要依靠航空机载相机对地面进行拍摄，然后才能发射导弹进行精确打击。那么作为这一系统的眼睛，航空机载相机的分辨率对目标识别精度和打击精度都有着至关重要的作用。然而目前国内外航空机载相机的分辨率普遍偏低，这就造成无法对多目标同时追踪，甚至不能精确识别某个重要目标，这在军事领域是一个非常严重的现实问题。
针对分辨率低的问题，目前国外常见的解决办法是使用多个摄像头同时拍摄，该办法需要后端强大的图片拼接和融合算法进行支撑，并且集成度低，研制成本比较高。另外，还有一些超大面阵成像系统虽然分辨率高，但是由于所需处理数据庞大，只能以图片的方式输出，实时性较差。
发明内容
本发明的目的在于提供一种超高分辨率大面阵CMOS成像方法。
实现本发明目的技术方案为：一种超高分辨率大面阵CMOS成像方法，应用于分辨率为12.5k×12.5k的成像系统，包括以下步骤：
步骤1，FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器；
步骤2，CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换；
步骤3，FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中；
步骤4，FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出；
步骤5，FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出；
步骤6，FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出。
进一步地，步骤1中所述FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器，具体过程为：
步骤1-1，配置FPGA按照规定时序发送驱动信号，其中像素时钟要根据成像质量进行反复调节；
步骤1-2，调节电路板上供给CMOS探测器的偏压，其偏压值要根据CMOS探测器输出的视频回传信号的幅度进行调节。
进一步地，步骤2中所述CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换，步骤如下：
步骤2-1，通过电阻分压将模拟信号的幅值降到AD的输入范围内；
步骤2-2，配置AD的SPI，使AD进入测试模式，在FPGA内部进行位对齐，完成串并转换；
步骤2-3，配置AD的SPI，使AD进入正常模式，由FPGA来对AD输出的25组差分的数据进行串并转换。
进一步地，步骤3中所述FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中，步骤如下：
步骤3-1，配置Mig核对DDR进行写操作，通过AXI Datamover将复杂的AXI FULL数据总线转换成AXI Stream；
步骤3-2，对AXI Datamover的s2mm端进行写操作，先发送地址，然后发送数据，并与DDR3端完成握手操作。
进一步地，步骤4中所述FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出，步骤如下：
步骤4-1，根据HDMI 1080P的帧频，对AXI Datamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出1920×1080大小的图像数据；
步骤4-2，将读出来的数据转换成RGB，并根据HDMI 1080P的总大小2200×1125生成帧同步和行同步信号以及数据有效信号；
步骤4-3，根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像。
进一步地，步骤5中所述步骤FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出，步骤如下：
步骤5-1，根据HDMI 4K的帧频，对AXI Datamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出4096×2160大小的图像数据；
步骤5-2，将读出来的数据转换成RGB，并根据HDMI 4K的总大小4400×2250生成帧同步和行同步信号以及数据有效信号；
步骤5-3，根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像。
进一步地，步骤6中所述FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出，步骤如下：
步骤6-1，AD输出的数据在FPGA内部完成串并转换，进入异步FIFO缓存，然后直接按照CameraLink时序发送；
步骤6-2，在DS90CR287内部完成并串转换，以LVDS差分信号方式发送到采集卡端，由上位机接收显示。
进一步地，所述图像分辨率为12800×12800，约1.6亿像素，待处理的数据量庞大，一帧图像大小为312.5MB。
进一步地，所述硬件平台为FPGA。
进一步地，所述成像系统可以以三种视频输出方式进行显示，分别是HDMI 1080P、HDMI4K、CameraLink。
本发明与现有技术相比，其显著优点在于：(1)通过驱动单靶面超大面阵CMOS探测器，获得约1.6亿像素的图像，其庞大的数据量将会带来更多珍贵的细节和更大的超清视场。(2)可以避免图像拼接和融合，以FPGA为数据处理平台，并行处理速度更快。(3)以HDMI1080P、HDMI4K、CameraLink三种不同的视频格式输出，既可以在整幅图像上任意位置开窗显示，又可以全图像显示，增加了系统的通用性。
下面结合说明书附图对本发明作进一步描述。
附图说明
图1为本发明超高分辨率大面阵CMOS成像系统的系统组成示意图。
图2为本发明中方法流程图。
具体实施方式
本发明12.5k×12.5k大面阵CMOS成像系统，该系统通过驱动超高分辨率的CMOS探测器，对模拟信号进行模数转换，对AD输出数据进行位对齐和串并转换，将数据缓存至DDR3，最后以HMDI 1080P、HDMI 4K开窗显示，以CameraLink全图像显示。具体包括以下步骤：
步骤1、FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器；
步骤2、CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换；
步骤3、FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中；
步骤4、FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出；
步骤5、FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出；
步骤6、FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出。
进一步地，步骤1中所述FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器，具体过程为：
步骤1-1、配置FPGA按照规定时序发送驱动信号，其中像素时钟要根据成像质量进行反复调节；
步骤1-2、调节电路板上供给CMOS探测器的偏压，其偏压值要根据CMOS探测器输出的视频回传信号的幅度进行调节。
进一步地，步骤2中所述CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换，步骤如下：
步骤2-1、通过电阻分压将模拟信号的幅值降到AD的输入范围内；
步骤2-2、配置AD的SPI，使AD进入测试模式，在FPGA内部进行位对齐，完成串并转换；
步骤2-3、配置AD的SPI，使AD进入正常模式，由FPGA来对AD输出的25组差分的数据进行串并转换。
进一步地，步骤3中所述FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中，步骤如下：
步骤3-1、配置Mig核对DDR进行写操作，通过AXI Datamover将复杂的AXI FULL数据总线转换成AXI Stream；
步骤3-2、对AXI Datamover的s2mm端进行写操作，先发送地址，然后发送数据，并与DDR3端完成握手操作。
进一步地，步骤4中所述FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出，步骤如下：
步骤4-1、根据HDMI 1080P的帧频，对AXI Datamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出1920×1080大小的图像数据；
步骤4-2、将读出来的数据转换成RGB，并根据HDMI 1080P的总大小2200×1125生成帧同步和行同步信号以及数据有效信号；
步骤4-3、根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像。
进一步地，步骤5中所述步骤FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出，步骤如下：
步骤5-1、根据HDMI 4K的帧频，对AXI Datamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出4096×2160大小的图像数据；
步骤5-2、将读出来的数据转换成RGB，并根据HDMI 4K的总大小4400×2250生成帧同步和行同步信号以及数据有效信号；
步骤5-3、根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像。
进一步地，步骤6中所述FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出，步骤如下：
步骤6-1、AD输出的数据在FPGA内部完成串并转换，进入异步FIFO缓存，然后直接按照CameraLink时序发送；
步骤6-2、在DS90CR287内部完成并串转换，以LVDS差分信号方式发送到采集卡端，由上位机接收显示。
进一步地，所述图像分辨率为12800×12800，约1.6亿像素，待处理的数据量庞大，一帧图像大小为312.5MB。
进一步地，所述硬件平台为FPGA。
进一步地，所述成像系统可以分别以三种视频输出方式进行显示，分别是HDMI1080P、HDMI4K、CameraLink。
使用上述成像系统，可以获得更高分辨率的图像，庞大的数据量将带来更多珍贵的细节和更大的超清视场。与此同时，避免图像拼接和融合，降低研制成本。另外，以HDMI1080P、HDMI4K、CameraLink三种不同的视频格式输出，既可以在整幅图像上任意位置开窗显示，又可以全图像显示，增加了系统的通用性。
为了使本发明的方法原理、执行步骤与实现功能易于明白，下面结合附图和实施例1，进一步详细描述本发明。
实施例1
图1为成像系统的系统组成示意图，本次实例以Xilinx FPGA为平台，在系统初始化之后主要分为六个步骤：
步骤1、FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器；
步骤2、CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换；
步骤3、FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中；
步骤4、FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出；
步骤5、FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出；
步骤6、FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出。
图1中CMOS探测器分辨率为12800×12800，由FPGA进行驱动。其中像素时钟要根据成像质量进行反复调节，还需要调节电路板上供给CMOS探测器的偏压，其偏压值要根据CMOS探测器输出的视频回传信号的幅度进行调节。驱动信号多达165路，其中CMOS所需部分信号是相同的时序，不同的端口，所以可以通过扇出缓冲器来复制驱动信号，实现一个IO口输出多路驱动信号，达到节约驱动引脚的目的。
因为CMOS回传的信号不能满足AD的输入要求，所以加上了电阻分压来进行预处理。然后经过16bit 25MHz的串行高速AD进行模数转换。一共有25路亮信号和25路暗信号回传，所以需要25路AD进行采集。为了节约IO口，在程序方面，首先通过SPI将AD配置成1Line模式，然后配置成测试模式进行位对齐，成功后进入正常模式采集数据；在硬件方面，设计25路AD输出数据线等长，只使用第一个AD的输出时钟信号。
FPGA将数据缓存到DDR中，以三种不同的视频格式输出。
图2是成像系统的数据处理流程图。当接收到AD的串行数据后，因为电路设计时25路数据信号间无法严格等长，所以要先用IDELAYE2进行位对齐。此时需要通过SPI将AD配置成测试模式，完成位对齐后，再配置成正常模式。然后通过ISERDESE2进行串并转换，再将ISERDESE2输出的8bit数据打拍，拼接成16bit，交给异步FIFO。
如果需要CameraLink输出全图像，那么就直接以CameraLink的时序对异步FIFO进行读操作，直接将数据输入到CameraLink显示模块。因为数据量过于庞大，所需带宽非常高，所以需要使用FULL型的CameraLink来发送数据。将数据和行场同步信号分别分配给XYZ三通道进行发送。
如果需要HDMI开窗显示，那么首先需要将图像数据缓存至DDR3中。这里用到了AXIDatamover(S2MM)将用户的AXI4-Stream数据总线转换成AXI4-FULL，采用AXI4-Stream流式数据处理的方式，目的是减少延时，允许无限制的数据突发传输模式。然后通过AXIInterconnect与MIG核互联，实现对DDR3的写操作，将全图像存入DDR3中。
当需要HDMI 1080P显示时，首先控制AXI Datamover(MM2S)对DDR3进行读操作，根据串口接收到的开窗位置发送命令，申请读取1920×1080的地址空间，然后将数据读出到异步FIFO中。根据HDMI 1080P的帧频读取FIFO中的图像数据，生成行场同步信号，进行HDMI编码，最终完成数据发送。
当需要HDMI 4K显示时，首先控制AXI Datamover(MM2S)对DDR3进行读操作，根据串口接收到的开窗位置发送命令，申请读取4096×2160的地址空间，然后将数据读出到异步FIFO中。根据HDMI 4K的帧频读取FIFO中的图像数据，生成行场同步信号，进行HDMI编码，最终完成数据发送。
以上所述了本发明的系统组成、操作步骤、数据处理流程、特征优点，解决了传统机载航空相机分辨率偏低的问题，庞大的数据量将带来更多珍贵的细节和更大的超清视场。与此同时，避免图像拼接和融合，降低研制成本。另外，以HDMI 1080P、HDMI4K、CameraLink三种不同的视频格式输出，既可以在整幅图像上任意位置开窗显示，又可以全图像显示，增加了系统的通用性。

Claims (1)

1.一种超高分辨率大面阵CMOS成像方法，其特征在于，应用于分辨率为12.5k×12.5k的成像系统，包括以下步骤：
步骤1，FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器；
步骤2，CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换；
步骤3，FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中；
步骤4，FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出；
步骤5，FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI4K显示电路进行输出；
步骤6，FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出；
步骤1中所述FPGA输出驱动信号，经过扇出缓冲器后，进入CMOS探测器，具体过程为：
步骤1-1，配置FPGA按照规定时序发送驱动信号，其中像素时钟要根据成像质量进行反复调节；
步骤1-2，调节电路板上供给CMOS探测器的偏压，其偏压值要根据CMOS探测器输出的视频回传信号的幅度进行调节；
步骤2中所述CMOS探测器输出信号，经过电阻分压后，进入高速串行AD进行模数转换，步骤如下：
步骤2-1，通过电阻分压将模拟信号的幅值降到AD的输入范围内；
步骤2-2，配置AD的SPI，使AD进入测试模式，在FPGA内部进行位对齐，完成串并转换；
步骤2-3，配置AD的SPI，使AD进入正常模式，由FPGA来对AD输出的25组差分的数据进行串并转换；
步骤3中所述FPGA接收AD数据后，进行串并转换，然后缓存至DDR3中，步骤如下：
步骤3-1，配置Mig核对DDR进行写操作，通过AXIDatamover将复杂的AXI FULL数据总线转换成AXI Stream；
步骤3-2，对AXIDatamover的s2mm端进行写操作，先发送地址，然后发送数据，并与DDR3端完成握手操作；
步骤4中所述FPGA从DDR3中按照HDMI 1080P的帧频读出分辨率为1920×1080的图像，并由HDMI 1080P显示电路进行输出，步骤如下：
步骤4-1，根据HDMI 1080P的帧频，对AXIDatamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出1920×1080大小的图像数据；
步骤4-2，将读出来的数据转换成RGB，并根据HDMI 1080P的总大小2200×1125生成帧同步和行同步信号以及数据有效信号；
步骤4-3，根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像；
步骤5中所述步骤FPGA从DDR3中按照HDMI 4K的帧频读出分辨率为4096×2160的图像，并由HDMI 4K显示电路进行输出，步骤如下：
步骤5-1，根据HDMI 4K的帧频，对AXIDatamover的mm2s端进行读操作，先发送地址，然后接收数据，并与DDR3端完成握手操作，读出4096×2160大小的图像数据；
步骤5-2，将读出来的数据转换成RGB，并根据HDMI 4K的总大小4400×2250生成帧同步和行同步信号以及数据有效信号；
步骤5-3，根据行场同步信号，将RGB数据信号进行编码，转换成HDMI时序，并以差分信号的形式输出到显示器，完成成像；
步骤6中所述FPGA按照CameraLink的时序发送分辨率为12800×12800的图像，并由CameraLink显示电路进行输出，步骤如下：
步骤6-1，AD输出的数据在FPGA内部完成串并转换，进入异步FIFO缓存，然后直接按照CameraLink时序发送；
步骤6-2，在DS90CR287内部完成并串转换，以LVDS差分信号方式发送到采集卡端，由上位机接收显示；
所述图像分辨率为12800×12800，约1.6亿像素，待处理的数据量庞大，一帧图像大小为312.5MB；
硬件平台为FPGA；
所述成像系统可以以三种视频输出方式进行显示，分别是HDMI 1080P、HDMI4K、CameraLink。
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