TW202209598A - 半導體系統封裝及其製造方法 - Google Patents

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吳俊毅
余振華
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台灣積體電路製造股份有限公司
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Abstract

本揭露是有關於一種半導體系統封裝及其製造方法。所述方法包括：通過形成嵌置在鈍化材料中的導電跡線的堆疊來形成局部有機內連線；在鈍化材料之上形成第一局部接觸件及第二局部接觸件，第二局部接觸件通過所述堆疊的第一導電跡線電耦合到第一局部接觸件。所述方法還包括在局部有機內連線的相對側上形成背側重佈線層及前側重佈線層，其中模塑穿孔將背側重佈線層與前側重佈線層電耦合到彼此。在背側重佈線層之上形成第一外部接觸件及第二外部接觸件，以用於安裝半導體裝置，第一外部接觸件與第二外部接觸件通過局部有機內連線電連接到彼此。將內連結構貼合到前側重佈線層，以用於進一步佈線。多個外部連接件電耦合到背側重佈線層處的外部接觸件。

Description

半導體系統封裝及其製造方法
本揭露實施例是有關於一種半導體系統封裝及其製造方法。
由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積體密度的持續改善，半導體行業已經歷快速發展。在很大程度上，積體密度的改善來自於最小特徵大小（feature size）的不斷減小，這使得更多的組件能夠積體到給定面積內。隨著對縮小電子裝置的需求已增加，亟需更小且更具創造性的半導體晶粒的封裝技術。這種封裝系統的實例是疊層封裝（Package-on-Package，PoP）技術。在PoP裝置中，頂部半導體封裝被堆疊在底部半導體封裝的頂部上，以提供高積體層階及元件密度。PoP技術一般能夠生產功能性得到增強且在印刷電路板（printed circuit board，PCB）上佔用空間小的半導體裝置。
本揭露實施例提供一種形成半導體系統封裝的方法，所述方法包括：在第一載體基底之上形成多個導電墊；將局部有機內連線接合到所述多個導電墊，其中所述局部有機內連線包括第二載體基底；將所述局部有機內連線及所述多個導電墊包封在模塑化合物中；通過將所述模塑化合物與所述局部有機內連線的鈍化材料平坦化來移除所述第二載體基底；形成與所述模塑化合物相鄰的第一重佈線層；形成與所述第一重佈線層相鄰的第一外部連接件；以及在所述第一重佈線層之上形成第二外部連接件，所述第二外部連接件通過局部重佈線走線電耦合到所述第一外部連接件，所述局部重佈線走線嵌置在所述局部有機內連線的所述鈍化材料內。
以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1示出根據一些實施例的系統封裝100（例如積體基底上系統（system on integrated substrate，SoIS））的剖視圖。系統封裝100包括一個或多個半導體裝置106，所述一個或多個半導體裝置106以疊層封裝（PoP）佈置堆疊在積體基底結構111的頂部上（例如，積體基底上系統（SoIS））。半導體裝置106可包括例如以下裝置：系統裝置101（例如系統晶片（system-on-chip，SoC））、記憶體裝置103（例如高頻寬記憶體（high-bandwidth memory，HBM））及輸入/輸出裝置105（例如I/O晶片（input/output device，I/O chip））（未在圖1的精確橫截面中示出，但以下方圖2進行例示）。系統封裝100的疊層封裝（PoP）佈置會提供高系統積體及高元件密度。積體基底結構111包括將系統裝置101、記憶體裝置103及輸入/輸出裝置105電連接到彼此的一個或多個局部內連線（local interconnect）107。圖1進一步示出區段115，區段115強調地顯示半導體裝置106中的兩者之間通過局部內連線107中的一者電耦合到彼此的佈置。此外，圖1示出貼合到積體基底結構111以用於對系統封裝100進行外部連接的內連結構（interconnect structure）113。
另外，圖1示出根據特定實施例的系統裝置101、記憶體裝置103及輸入/輸出裝置105的第一佈置。系統裝置101、記憶體裝置103及輸入/輸出裝置105可以任何合適的模式佈置且局部內連線107可在系統裝置101、記憶體裝置103及輸入/輸出裝置105中的相鄰裝置的任何合適的組合之間連接。此外，局部內連線107在本文中也可被稱為局部有機內連線（local organic interconnect，LOI）、嵌置式局部有機內連線（embedded local organic interconnect，eLOI）、有機匯流排（organic bus，ORG-bus）或嵌置式有機匯流排（embedded organic bus，eORG-bus）。在一些實施例中，局部內連線107可包括其他積體裝置，例如積體被動裝置（integrated passive device，IPD）、積體電壓調節器（integrated voltage regulator，IVR）、靜態隨機存取記憶體（static random access memory，SRAM）、這些裝置的組合等。在其他實施例中，局部內連線107可實質上不包括這種裝置。
圖2示出根據特定實施例的系統封裝100的俯視圖。系統封裝100包括系統裝置101、記憶體裝置103及輸入/輸出裝置105，所述系統裝置101、記憶體裝置103及輸入/輸出裝置105以提供高系統積體及高元件密度的疊層封裝（PoP）設計堆疊在積體基底結構111的頂部上。在圖2中，系統裝置101、記憶體裝置103及輸入/輸出裝置105被例示為透明的，以示出將相鄰裝置連接到彼此的局部內連線107。此外，圖2示出根據特定實施例的系統裝置101、記憶體裝置103及輸入/輸出裝置105的佈置。
在一些實施例中，局部內連線107用於在封裝中的其他裝置（如上所述，例如半導體裝置、晶粒、晶片等）之間形成內連（interconnection）或附加佈線（additional routing）。在一些實施例中，局部內連線107包括一個或多個主動裝置（例如電晶體、二極體等）和/或一個或多個被動裝置（例如電容器、電阻器、電感器等）。然而，在其他實施例中，局部內連線107包括一層或多層附加佈線且實質上不包括主動裝置或被動裝置。在一些實施例中，局部內連線107可具有處於約2 mm × 3 mm與約50 mm × 80 mm之間的側向尺寸（DIM1 × DIM2）。然而，局部內連線107可具有任何合適的側向尺寸（lateral dimension）。
在一些實施例中，局部內連線107內部的電佈線（electrical routing）可包括具有小於約1 μm的節距的精細節距重佈線層（fine-pitch redistribution layer，fine-pitch RDL）。通過形成具有精細節距的電佈線，可增大局部內連線107中的電佈線的密度，因此會提高局部內連線107的佈線能力。在一些情況下，局部內連線107中的電佈線的更高密度可使得能夠在封裝中的其他地方形成更少量的佈線。這可減小封裝的大小、降低封裝的處理成本、或者通過減小封裝內的佈線距離來改善性能。在一些情況下，使用精細節距形成製程（例如，鑲嵌（damascene）製程或雙鑲嵌（dual damascene）製程）可使得能夠改善局部內連線107內的導電及連接可靠性。在一些情況下，在高速操作（例如，大於約2 Gbit/sec）期間，電訊號可在導電元件的表面附近傳導。比起其他類型的佈線，精細節距佈線可具有小表面粗糙度，且因此可減小高速訊號所經受的電阻且還減小高速操作期間的訊號損耗（例如，插入損耗（insertion loss））。這可改善高速操作的性能，例如，“串列器/解串列器（Serializer/Deserializer，Ser/Des）”電路或者可以較高速度操作的其他類型的電路的性能。
參照圖3，此圖示出根據一些實施例，在形成局部內連線107的中間階段中在第一載體基底301之上形成重佈線層（RDL）的剖視圖。第一載體基底301在本文中可被稱為支撐載體、支撐晶圓或處理晶圓（handling wafer），且可為例如玻璃載體、矽載體、陶瓷載體、有機載體等載體。根據一些實施例，第一載體基底301具有處於約2 mm與約31 mm之間的厚度。然而，可使用任何合適的厚度。
圖3進一步示出使用例如以下一種或多種合適的鈍化材料（passivation material，PM）來形成第一隔離層303的層：鈍化材料塗層、聚苯並噁唑（polybenzoxazole，PBO）、聚合物材料、聚醯亞胺材料、聚醯亞胺衍生物、氧化物、氮化物、模塑化合物、類似材料、或它們的組合。可通過旋轉塗布（spin coating）、層壓（lamination）、化學氣相沉積（chemical vapor deposition，CVD）、類似製程、或它們的組合來形成第一隔離層303的層。在一些實施例中，第一隔離層303的層可具有處於約0.5 μm與約15 μm之間的厚度。
圖3進一步示出在第一隔離層303的層之上形成多個局部重佈線跡線（local redistribution trace）305。根據一些實施例，局部重佈線跡線305可包括重佈線走線（redistribution line）、微凸塊墊鍍覆層（micro-bump pad plating layer）、或它們的組合等。局部重佈線跡線305在本文中也可被稱為局部跡線、局部RDL跡線、局部RDL走線、局部走線、導電線、導電特徵。可通過最初在第一隔離層303的層之上形成金屬晶種層來形成局部重佈線跡線305。根據一些實施例，晶種層可包括粘合層及含銅層。粘合層可由鈦、氮化鈦、鉭、氮化鉭等形成。含銅層可由實質上純的銅或銅合金形成。可使用物理氣相沉積（Physical Vapor Deposition，PVD）、電漿增強型化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition，PECVD）、原子層沉積（Atomic Layer Deposition，ALD）等來形成金屬晶種層。一旦已形成金屬晶種層，便可在金屬晶種層之上形成鍍覆罩幕（例如，光阻），其中向鍍覆罩幕中圖案化出多個開口以暴露出金屬晶種層的一些部分。接下來，例如使用電化學鍍覆技術在鍍覆罩幕的開口中形成局部重佈線跡線305。局部重佈線跡線305可由銅、鋁、鎳、鈀、它們的合金、它們的組合等形成。在一些實施例中，局部重佈線跡線305的部分被形成為處於約0.5 μm與約10 μm之間的第一厚度Th1。在一些實施例中，局部重佈線跡線305被形成為處於約0.5 μm與約10 μm之間的第一線寬LW1。此外，根據一些實施例，局部重佈線跡線305之間的間距可為約0.5 μm與約10 μm之間的第一間距S1。然而，可使用任何合適的厚度、寬度及間距來形成局部重佈線跡線305。
在已形成局部重佈線跡線305之後，通過例如使用氧電漿（oxygen plasma）等進行灰化（ashing）或化學剝除（chemical stripping）製程來移除鍍覆罩幕，且暴露出金屬晶種層的多個下伏部分。一旦已移除鍍覆罩幕，便將被暴露出的金屬晶種層的部分蝕刻掉。
圖4A示出根據一些實施例，在形成局部內連線107的中間步驟中形成局部重佈線層堆疊401。根據一些實施例，局部重佈線層堆疊401包括多個局部重佈線跡線305、多個第一隔離層303、以及多個第一導通孔403。通過重複所述製程（如以下針對圖4B進一步闡述般），第一導通孔403穿過第一隔離層303的層將局部重佈線跡線305連接到彼此。局部重佈線跡線305的所述多個層及所述多個第一導通孔403在本文中可被統稱為局部金屬化層、局部金屬化層堆疊、局部導電層、局部導電層堆疊、局部導電重佈線層或局部重佈線層。所述多個第一隔離層303在本文中可被統稱為局部層間鈍化層、局部層間隔離層、局部層間介電層、局部鈍化層堆疊、局部隔離層堆疊或局部介電層堆疊。局部重佈線層堆疊401在本文中也可被稱為局部RDL堆疊、局部重佈線層或局部內連線堆疊。根據一些實施例，局部重佈線層堆疊401可具有處於約10 μm與約100 μm之間的第一高度H1。一旦已形成局部重佈線層堆疊401，便形成用於對局部內連線107進行外部連接的多個外部元件接觸件407。外部元件接觸件407在本文中可被稱為局部內連接觸件、局部接觸件或外部接觸件。
一旦形成，便可使用合適的單體化製程（例如晶圓鋸切、雷射燒蝕、微影及蝕刻製程、或它們的組合等）將局部重佈線層堆疊401單體化成局部內連線107的分立元件（discrete component）。舉例來說，可最初通過雷射燒蝕穿過局部重佈線層堆疊401並進入到第一載體基底301中和/或穿過第一載體基底301來形成多個單體化間隙405。在已執行雷射燒蝕之後，可使用合適的蝕刻製程（例如濕式蝕刻）來移除第一載體基底301的位於單體化間隙405的底部處的材料，以完成局部內連線107的單體化。然而，可使用任何合適的單體化製程和/或多個單體化製程的組合。
圖4B示出根據特定實施例，在局部重佈線層堆疊401的單體化之後的局部內連線107中的一者。具體來說，圖4B示出局部內連線107由局部重佈線跡線305的四個層形成，局部重佈線跡線305的所述四個層通過第一隔離層303的層彼此隔開且通過第一導通孔403電連接到彼此。儘管圖4A及圖4B被示出為具有四個層，但也可在局部重佈線層堆疊401中且因此在局部內連線107中形成任何合適數目的局部重佈線跡線305的層。
一旦已形成局部重佈線跡線305的第一層，便可通過最初在局部重佈線跡線305之上形成第一隔離層303的另一層而在局部重佈線跡線305的第一層之上且多個期望位置中形成第一導通孔403。然後在第一隔離層303中形成多個開口，以暴露出局部重佈線跡線305的處於第一導通孔403的所述多個期望位置中的區域。根據一些實施例，通過使用合適的微影（例如，沉積及圖案化光阻）以形成罩幕且使用合適的蝕刻製程（例如，濕式蝕刻、乾式蝕刻、或它們的組合等）對第一隔離層303進行蝕刻，在第一隔離層303中形成開口。在將聚合物材料用於第一隔離層303的實施例中，可在例如反應性離子蝕刻（reactive ion etching，RIE）製程中使用蝕刻化學品（例如，碳氟化合物（CF4）、氫氟烴（CHF3）等），以在第一隔離層303中形成開口。
一旦已形成開口且已暴露出局部重佈線跡線305的多個區域，便可通過開口、在被暴露出的區域之上以及在第一隔離層303的層之上形成晶種層。可在晶種層的頂部上且第一導通孔403的期望位置和/或將在鈍化材料之上形成的局部重佈線跡線305的附加層的期望位置中形成光阻且將光阻圖案化。然後可使用例如鍍覆製程在光阻的圖案化開口中形成導電材料，以填充和/或過度填充（overfill）鈍化材料中的開口和/或以形成局部重佈線跡線305的附加層。然後可通過灰化移除光阻且可通過蝕刻移除晶種層的被暴露出的部分。這樣一來，第一導通孔403被形成為穿過第一隔離層303且與局部重佈線跡線305的下伏層連接和/或局部重佈線跡線305的附加層被形成為位於第一隔離層303之上且與第一導通孔403中的一者或多者連接。根據一些實施例，第一導通孔403可具有處於約2 μm與約55 μm之間的第一臨界尺寸CD1。此外，第一導通孔403可具有處於約0.5 μm與約30 μm之間的第二高度H2。
可以層疊方式形成第一隔離層303的其他層、第一導通孔403、以及局部重佈線跡線305的其他層，直到已形成期望的局部重佈線層堆疊401的最頂層。一旦已形成最頂層，便可在最頂層之上形成用於對局部內連線107進行外部連接的多個外部元件接觸件407和/或多個第一凸塊下金屬（under-bump metallization，UBM）409。在一些實施例中，第一凸塊下金屬409被形成為延伸穿過局部重佈線層堆疊401的最頂層且與第一導通孔403和/或局部重佈線跡線305形成電連接。在此種實施例中，可通過例如以下方法來形成第一凸塊下金屬409：在局部重佈線層堆疊401的最頂層的第一隔離層303中形成開口且然後在開口內以及在第一隔離層303之上形成第一凸塊下金屬409的導電材料。在一些實施例中，可通過以下方法來形成第一隔離層303中的開口：在第一隔離層303的最頂層之上形成光阻；將光阻圖案化；以及使用合適的蝕刻製程（例如，濕式蝕刻製程和/或乾式蝕刻製程）通過圖案化光阻對第一隔離層303進行蝕刻。
在一些實施例中，第一凸塊下金屬409包括三層導電材料，例如鈦層、銅層及鎳層。可利用材料及層的其他佈置（例如鉻/鉻-銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置、或者銅/鎳/金的佈置）來形成第一凸塊下金屬409。可用於第一凸塊下金屬409的任何合適的材料或材料的層都完全旨在包括在當前應用的範圍內。可使用一種或多種鍍覆製程（例如電鍍製程或無電鍍覆製程）來形成第一凸塊下金屬409的導電材料，但也可使用其他形成製程，例如濺鍍、蒸鍍或PECVD製程。一旦已形成第一凸塊下金屬409的導電材料，便可然後通過合適的微影罩幕及蝕刻製程移除導電材料的部分，以移除不期望的材料。剩餘的導電材料形成第一凸塊下金屬409。在一些實施例中，第一凸塊下金屬409可具有處於約2 μm與約55 μm之間的第二臨界尺寸CD2。根據一些實施例，第一凸塊下金屬409可具有處於約20 μm與約80 μm之間的第一節距P1。再此外，在一些實施例中，第一凸塊下金屬409可具有處於約2 μm與約30 μm之間的第三高度H3。
繼續參照圖4B，根據一些實施例，在第一凸塊下金屬409之上形成外部元件接觸件407。在一些實施例中，外部元件接觸件407可為微凸塊（μbump）、球柵陣列（ball grid array，BGA）連接件、焊料球、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。外部元件接觸件407可包含導電材料，例如銅、焊料、鋁、金、鎳、銀、鈀、錫、類似材料、或它們的組合。在一些實施例中，通過最初通過蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料層來形成外部元件接觸件407。一旦已在第一凸塊下金屬409上形成焊料層，便可執行回焊，以將材料成形為期望的形狀。在外部元件接觸件407被形成為銅微凸塊的實施例中，外部元件接觸件407可具有處於約2 μm與約50 μm之間的第四高度H4。在外部元件接觸件407被形成為焊料微凸塊的實施例中，外部元件接觸件407可具有處於約2 μm與約30 μm之間的第四高度H4。然而，任何合適的高度都可用於外部元件接觸件407。根據一些實施例，局部內連線107中的每一者包括將外部元件接觸件407中的兩者或更多者電耦合到彼此的形成在局部內連線107內的局部重佈線跡線305和/或第一導通孔403中的一者或多者。
轉到圖5，此圖示出根據一些實施例，在形成積體基底結構111的中間階段中的剖視圖。根據一些實施例，第二載體基底501具有塗布在第二載體基底501的頂表面的第一釋放膜503。在一些實施例中，第二載體基底501由透明材料形成，且可為玻璃載體、陶瓷載體、有機載體等。第一釋放膜503可由在塗布製程中施加到第二載體基底501的光熱轉換（Light-To-Heat-Conversion，LTHC）塗布材料形成。一旦施加，LTHC塗布材料便能夠在光/輻射（例如雷射）的熱量下分解，且因此可從形成在其上的結構釋放第二載體基底501。
圖5進一步示出在第一釋放膜503之上形成多個定位墊505（例如，微凸塊定位墊（μbump capture pads））。根據一些實施例，定位墊505可包括晶種層、微凸塊墊鍍覆層、銅鍍覆層、焊料鍍覆層、或它們的組合等。可通過最初在第一釋放膜503之上形成金屬晶種層來形成定位墊505。根據一些實施例，晶種層可包括粘合層及含銅層。粘合層可由鈦、氮化鈦、鉭、氮化鉭等形成。含銅層可由實質上純的銅或銅合金形成。可使用物理氣相沉積（PVD）、電漿增強型化學氣相沉積（PECVD）、原子層沉積（ALD）等來形成金屬晶種層。一旦已形成金屬晶種層，便可在金屬晶種層之上形成鍍覆罩幕（例如，光阻），其中向鍍覆罩幕中圖案化出多個開口以暴露出金屬晶種層的一些部分。接下來，例如使用電化學鍍覆技術在鍍覆罩幕的開口中形成定位墊505。定位墊505可由銅、鋁、鎳、鈀、它們的合金、或它們的組合等形成。定位墊505在本文中可被稱為導電墊、鍍覆墊、凸塊墊、或墊。
在已形成定位墊505之後，例如通過例如使用氧電漿等進行灰化或化學剝除製程來移除鍍覆罩幕，且暴露出金屬晶種層的下伏部分。一旦已移除鍍覆罩幕，便將金屬晶種層的被暴露出的部分蝕刻掉。
繼續參照圖6，根據一些實施例，在第一釋放膜503之上形成多個第一模塑穿孔（through-molding via，TMV）601。可通過最初在第一釋放膜503及定位墊505之上形成第二晶種層（其可類似於金屬晶種層）來形成第一模塑穿孔601。一旦已形成第二晶種層，便在第二晶種層之上且因此在第一釋放膜503及定位墊505之上沉積第二鍍覆罩幕（例如光阻）（未示出）。一旦已形成第二鍍覆罩幕，便可將第二鍍覆罩幕圖案化以暴露出第一釋放膜503的位於隨後將形成第一模塑穿孔601的位置的那些部分。在其中第二鍍覆罩幕是光阻的實施例中，可通過以下方式完成第二鍍覆罩幕的圖案化：在第一模塑穿孔601的多個期望位置中對光阻進行曝光且對光阻進行顯影以移除光阻的被暴露出的部分或未被暴露出的部分。然而，可使用任何合適的圖案化製程來將第二鍍覆罩幕圖案化。
一旦已將第二鍍覆罩幕圖案化，便可在第一釋放膜503上形成導電材料。導電材料可為例如銅、鈦、鎢、鋁、另一種金屬、類似材料、或它們的組合等材料。可通過例如電鍍、無電鍍覆等沉積製程形成導電材料。然而，儘管所論述的材料及方法適於形成導電材料，但這些僅為實例。還可使用任何其他合適的材料或任何其他合適的形成製程（例如CVD或PVD）來形成第一模塑穿孔601。一旦已形成導電材料，便可通過例如使用氧電漿等進行合適的移除製程（例如灰化製程或化學剝除製程）來移除第二鍍覆罩幕，且暴露出第二晶種層的下伏部分。一旦已移除第二鍍覆罩幕，便可將第二晶種層的被暴露出的部分蝕刻掉。在一些實施例中，第一模塑穿孔601可具有處於約5 μm與約100 μm之間的第五高度H5。然而，任何合適的高度都可用於第一模塑穿孔601。
轉到圖7，此圖示出根據一些實施例的將局部內連線107中的兩者放置及貼合到兩組定位墊505。然而，可對第一釋放膜503形成任何合適數目的定位墊505且可貼合任何合適數目的局部內連線107。在一些實施例中僅貼合一個局部內連線107，且在其他實施例中貼合多於兩個局部內連線107。此外，可貼合多於一種類型的局部內連線107。舉例來說，所貼合的局部內連線107中的一者或多者可具有多於或可具有少於四個局部重佈線跡線305。作為另一實例，所貼合的局部內連線107中的一者或多者可包括一個或多個積體裝置，所述一個或多個積體裝置與局部內連線107中的其他貼合的局部內連線107中包含的積體裝置不同。
可舉例來說使用例如拾取及放置製程將局部內連線107放置在第二載體基底501上。在一些實施例中，一旦外部元件接觸件407的焊料材料與定位墊505進行實體接觸，便可執行回焊製程以將外部元件接觸件407的焊料材料接合到定位墊505，且因此將局部內連線107貼合到第二載體基底501。
然而，儘管上述製程闡述了使用焊料接合技術來連接局部內連線107，但這旨在為例示性的而非旨在進行限制。相反，可利用任何合適的接合方法（例如金屬到金屬接合（metal-to-metal bonding）、混合接合（hybrid bonding）、熔合接合（fusion bonding）、這些製程的組合等）來連接局部內連線107。所有這些方法都完全旨在包括在實施例的範圍內。
轉到圖8，一旦已貼合局部內連線107，便可在局部內連線107中的每一者與第一釋放膜503之間的間隙中沉積第一底部填充膠801。第一底部填充膠801可為例如底部填充材料、模塑底部填充膠（molding underfill，MUF）、模塑化合物、環氧樹脂、樹脂等材料。第一底部填充膠801保護外部元件接觸件407及第一凸塊下金屬409且為局部內連線107提供結構支撐。在一些實施例中，可在沉積之後將第一底部填充膠801固化。
繼續參照圖9，此圖示出根據一些實施例使用包封體901來包封局部內連線107及第一模塑穿孔601。可使用模塑裝置來執行包封，或者可使用另一種技術來沉積包封體901。包封體901可為例如模塑化合物，例如環氧模塑化合物（epoxy molding compound，EMC）、樹脂、聚醯亞胺、聚苯硫醚（PPS）、聚醚醚酮（PEEK）、聚乙醚（PES）、另一種材料、類似材料、或它們的組合。包封體901可環繞和/或覆蓋局部內連線107及第一模塑穿孔601。
圖10示出根據一些實施例對圖9中所示的中間結構執行的平坦化製程。根據一些實施例，可執行平坦化製程以從包封體901、局部內連線107和/或第一模塑穿孔601移除多餘的材料。可例如使用機械研磨製程、化學機械拋光（chemical mechanical polishing，CMP）製程、或它們的組合等來執行平坦化製程。平坦化製程從局部內連線107的背側移除包封體901的多餘部分、第一載體基底301的多餘材料，和/或暴露出第一模塑穿孔601。在平坦化製程之後，包封體901的表面在處於約5 μm與約100 μm之間的第六高度H6處與第一模塑穿孔601的表面和/或局部內連線107的表面共面。然而，可使用任何合適的高度。此外，在一些實施例中，在平坦化製程之後，可在共面表面處暴露出局部內連線107內的局部重佈線跡線305和/或第一導通孔403中的一者或多者。在其他實施例中，在共面表面處暴露出局部內連件107的背側處的第一隔離層303和/或第一載體基底301的剩餘材料。
圖11示出根據一些實施例，在形成積體基底結構111的中間步驟中形成前側重佈線層堆疊1101。在一些實施例中，前側重佈線層堆疊1101包括多個前側重佈線跡線1105、多個第二隔離層1107以及多個第二導通孔1103，第二導通孔1103穿過第二隔離層1107的層將前側重佈線跡線1105連接到彼此。在所示實施例中，前側重佈線層堆疊1101包括由第二隔離層1107的七個層隔開的前側重佈線跡線1105的七個層且包括穿過第二隔離層1107連接前側重佈線跡線1105的第二導通孔1103的六個層。然而，前側重佈線層堆疊1101可包括任何合適數目的前側重佈線跡線1105、第二隔離層1107及第二導通孔1103。可如以上針對局部內連線107所述，使用適於形成局部重佈線跡線305、第一隔離層303及第一導通孔403的材料及製程中的任意者來形成前側重佈線跡線1105、第二隔離層1107及第二導通孔1103。此外，第二隔離層1107的介電材料可都為相同的介電材料或者它們可為不同的介電材料。根據一些實施例，前側重佈線跡線1105在本文中可被稱為前側重佈線走線、前側導電跡線、前側導電線、或前側走線。
在圖11中所示的實施例中，第二隔離層1107的三個層包含第一介電材料（例如（PBO））（標記為1107a）且第二隔離層1107的四個層包含第二介電材料（例如，模塑化合物）（標記為1107b）。然而，可使用介電材料的任何合適的組合及任何合適的沉積製程來形成第二隔離層1107。
根據一些實施例，使用第一介電材料（例如，（PBO））且使用沉積製程（例如旋轉塗布製程），在包封體901、第一模塑穿孔601和/或局部內連線107的共面表面之上形成第二隔離層1107的第一層。然而，可使用任何合適的材料及製程來形成第二隔離層1107的第一層。在一些實施例中，使用與第一隔離層303相同的介電材料來形成第二隔離層1107。這樣一來，第二隔離層1107的熱膨脹係數可與局部內連線107的熱膨脹係數大約相同。在其他實施例中，使用與用於形成第一隔離層303的介電材料（例如，PBO）不同的介電材料（例如，模塑化合物）來形成第二隔離層1107。根據一些實施例，第二隔離層1107可具有處於約5 μm與約100 μm之間的厚度。
可使用如上所述適於在第一隔離層303中形成開口的製程（例如微影罩幕及蝕刻）中的任意者在第二導通孔1103的多個期望位置中穿過第二隔離層1107形成多個開口。然而，也可使用任何其他合適的製程（例如雷射鑽孔）在第二隔離層1107中形成開口。一旦已在第二隔離層1107的第一層中形成開口，便通過開口暴露出第一模塑穿孔601的接觸區域和/或局部內連線107背側處的接觸區域。
根據一些實施例，可通過最初在開口中以及在第二隔離層1107的第一層之上形成第三晶種層來形成第二導通孔1103的第一層和/或前側重佈線跡線1105的第一層。可使用如上所述用於形成第二晶種層的材料（例如銅、鈦、或它們的組合等）及沉積製程（例如PVD、CVD、或它們的組合等）中的任意者來形成第三晶種層。一旦已形成第三晶種層，便可使用適於形成第二鍍覆罩幕的材料（例如光阻）及製程（例如將光阻曝光及顯影）中的任意者在第三晶種層之上形成第三鍍覆罩幕且將第三鍍覆罩幕圖案化。第三鍍覆罩幕被圖案化成暴露出第三晶種層的將隨後形成第二導通孔1103的第一層和/或前側重佈線跡線1105的第一層的地方的那些部分。然而，可使用任何合適的圖案化製程來將第三鍍覆罩幕圖案化。
一旦已將第三鍍覆罩幕圖案化，便可在開口中以及在第三晶種層的被暴露出的部分之上形成導電材料。導電材料可為例如銅、鈦、鎢、鋁、另一種金屬、類似材料、或它們的組合等材料。可通過例如電鍍、無電鍍覆等沉積製程形成導電材料。然而，儘管所論述的材料及方法適於形成導電材料，但這些僅為實例。也可使用任何其他合適的材料或任何其他合適的形成製程（例如CVD或PVD）來形成第二導通孔1103及前側重佈線跡線1105。一旦已形成第二導通孔1103的第一層和/或前側重佈線跡線1105的第一層，便可通過如上所述適於移除鍍覆罩幕中的任意者的移除製程（例如，灰化製程）中的任意者來移除第三鍍覆罩幕。
一旦已移除第三鍍覆罩幕，便將第三金屬晶種層的被暴露出的部分蝕刻掉，從而穿過第二隔離層1107的第一層和/或在第二隔離層1107的第一層之上且在期望位置中留下第二導通孔1103的第一層和/或前側重佈線跡線1105的第一層。根據一些實施例，第二導通孔1103可具有處於約5 μm與約100 μm之間的臨界尺寸。然而，任何合適的尺寸都可用於第二導通孔1103。在一些實施例中，前側重佈線跡線1105可具有處於約1 μm與約100 μm之間的臨界尺寸。然而，任何合適的尺寸都可用於前側重佈線跡線1105。
一旦已形成第二導通孔1103的第一層和/或前側重佈線跡線1105的第一層，便可以層疊方式形成第二隔離層1107、第二導通孔1103和/或前側重佈線跡線1105的其他層，直到已形成期望的前側重佈線層堆疊1101的最頂層。這樣一來，第一模塑穿孔601通過前側重佈線層堆疊1101電耦合到第二導通孔1103和/或前側重佈線跡線1105的最頂層。前側重佈線層堆疊1101的最頂層可為第二隔離層1107的層、前側重佈線跡線1105的層或者第二導通孔1103的層。在圖11中所示的實施例中，前側重佈線層堆疊1101的最頂層是前側重佈線跡線1105的層，且第二隔離層1107的最頂兩個層是使用第一介電材料（例如（PBO））（標記為1107a）形成。
轉到圖12，此圖示出從圖11中所示的中間結構剝離第二載體基底501以及將中間結構貼合到第三載體基底1201。根據一些實施例，在第二載體基底501的剝離之前或之後，將中間結構翻轉並接合到第三載體基底1201，以用於進一步處理。剝離包括在第二載體基底501之上且在第一釋放膜503上投射例如雷射或UV光等光，使得第一釋放膜503在光的熱量下分解，且可移除第二載體基底501。可在第三載體基底1201上形成第二釋放膜1203，以有利於將前側重佈線層堆疊1101貼合到第三載體基底1201。第三載體基底1201及第二釋放膜1203可類似於以上針對第二載體基底501及第一釋放膜503的闡述內容。
繼續參照圖13，此圖示出對中間結構執行減薄製程。減薄製程通過移除包封體901、第一模塑穿孔601、第一底部填充膠801、定位墊505、外部元件接觸件407和/或第一凸塊下金屬409的材料來減薄中間結構。根據一些實施例，通過減薄製程移除定位墊505及外部元件接觸件407，且通過減薄製程將包封體901、第一模塑穿孔601、第一底部填充膠801及第一凸塊下金屬409平坦化，以在中間結構的前側處形成共面表面。可使用例如以下一種或多種製程來執行減薄製程：研磨、化學機械平坦化（CMP）、濕式蝕刻、乾式蝕刻、或它們的組合等。在圖13中所示的實施例中，移除定位墊505及外部元件接觸件407且在中間結構的前側處暴露出第一凸塊下金屬409。
圖14示出根據一些實施例的用於對積體基底結構111進行外部連接的背側重佈線層1401的形成。在一些實施例中，背側重佈線層1401包括多個背側重佈線跡線1405、多個第三隔離層1407、以及多個第三導通孔1403，第三導通孔1403穿過第三隔離層1407的層將背側重佈線跡線1405連接到彼此。在所示實施例中，背側重佈線層1401包括由第三隔離層1407的三個層隔開的背側重佈線跡線1405的兩個層且包括穿過第三隔離層1407連接背側重佈線跡線1405的第三導通孔1403的兩個層。然而，背側重佈線層1401可包括任何合適數目的背側重佈線跡線1405、第三隔離層1407及第三導通孔1403。可使用如上所述適於形成前側重佈線跡線1105、第二隔離層1107及第二導通孔1103的材料及製程中的任意者來形成背側重佈線跡線1405、第三隔離層1407及第三導通孔1403。根據一些實施例，背側重佈線跡線1405在本文中可被稱為背側重佈線走線、背側導電跡線、背側跡線、背側導電線、背側走線、背側金屬化層、導電特徵或導電線。
在圖14中所示的實施例中，第三隔離層1407可包含例如第一介電材料（例如（PBO））。根據一些實施例，第三隔離層1407可具有處於約2 μm與約50 μm之間的厚度。然而，可使用任何合適的材料及任何合適的沉積製程來形成第三隔離層1407。
根據一些實施例，使用第一介電材料（例如，（PBO））且使用沉積製程（例如旋轉塗布製程），在包封體901、第一模塑穿孔601、第一底部填充膠801、第一凸塊下金屬409的共面表面之上形成第三隔離層1407的第一層。然而，可使用任何合適的材料及製程來形成第三隔離層1407的第一層。在一些實施例中，使用與局部內連線107的第一隔離層303相同的介電材料來形成第三隔離層1407。這樣一來，第三隔離層1407的熱膨脹係數可與局部內連線107的熱膨脹係數大約相同。在其他實施例中，使用與用於形成第一隔離層303的第一介電材料（例如，PBO）不同的第二介電材料（例如，聚合物材料）來形成第三隔離層1407。根據一些實施例，第三隔離層1407可具有處於約2 μm與約50 μm之間的厚度。
可使用如上所述適於在隔離層中的任意者中形成開口的製程（例如微影罩幕及蝕刻）中的任意者在第三導通孔1403的多個期望位置中穿過第三隔離層1407形成多個開口。然而，也可使用任何其他合適的製程在第三隔離層1407中形成開口。這樣一來，通過開口暴露出第一模塑穿孔601及用於對局部內連線107進行外部連接的接觸區域（例如，定位墊505、外部元件接觸件407或第一凸塊下金屬409）。在所示實施例中，由於在上述減薄製程中已移除定位墊505及外部元件接觸件407，因此通過開口暴露出局部內連線107的第一凸塊下金屬409。
根據一些實施例，可通過最初在開口中以及在第三隔離層1407的第一層之上形成第四晶種層來形成第三導通孔1403的第一層和/或背側重佈線跡線1405的第一層。可使用如上所述用於形成晶種層中的任意者的材料（例如銅、鈦、或它們的組合等）及沉積製程（例如PVD、CVD、或它們的組合等）中的任意者來形成第四晶種層。一旦已形成第四晶種層，便可使用適於形成上述鍍覆罩幕中的任意者的材料（例如光阻）及製程（例如將光阻曝光及顯影）中的任意者在第四晶種層之上形成第四鍍覆罩幕且將第四鍍覆罩幕圖案化。第四鍍覆罩幕被圖案化成暴露出第四晶種層的將隨後形成第三導通孔1403的第一層和/或背側重佈線跡線1405的第一層的地方的那些部分。然而，可使用任何合適的圖案化製程來將第四鍍覆罩幕圖案化。
一旦已將第四鍍覆罩幕圖案化，便可在開口中以及在第四晶種層的被暴露出的部分之上形成導電材料。導電材料可為例如銅、鈦、鎢、鋁、另一種金屬、類似材料、或它們的組合等材料。可通過例如電鍍、無電鍍覆等沉積製程來形成導電材料。然而，儘管所論述的材料及方法適於形成導電材料，但這些僅為實例。也可使用任何其他合適的材料或任何其他合適的形成製程（例如CVD或PVD）來形成第三導通孔1403及背側重佈線跡線1405。一旦已形成第三導通孔1403的第一層和/或背側重佈線跡線1405的第一層，便可通過如上所述適於移除鍍覆罩幕中的任意者的移除製程（例如，灰化製程）中的任意者來移除第四鍍覆罩幕。
一旦已移除第四鍍覆罩幕，便將第四晶種層的被暴露出的部分蝕刻掉，從而穿過第三隔離層1407的第一層和/或在第三隔離層1407的第一層之上且在期望位置中留下第三導通孔1403的第一層和/或背側重佈線跡線1405的第一層。這樣一來，在通往第一模塑穿孔601及用於對局部內連線107進行外部連接的接觸區域的開口內形成第三導通孔1403和/或背側重佈線跡線1405的第一層。在所示實施例中，由於已移除定位墊505及外部元件接觸件407，因此第三導通孔1403被形成為直接通往局部內連線107的第一凸塊下金屬409。這樣一來，在第一凸塊下金屬409與第三導通孔1403之間形成低電阻接觸接合（low resistance contact bond）。根據一些實施例，第三導通孔1403可具有處於約2 μm與約55 μm之間的臨界尺寸。然而，任何合適的尺寸都可用於第三導通孔1403。在一些實施例中，背側重佈線跡線1405可具有處於約0.5 μm與約10 μm之間的臨界尺寸。然而，任何合適的尺寸都可用於背側重佈線跡線1405。
一旦已形成第三導通孔1403的第一層和/或背側重佈線跡線1405的第一層，便可以層疊方式形成第三隔離層1407、第三導通孔1403和/或背側重佈線跡線1405的其他層，直到已形成期望的背側重佈線層1401的最頂層。背側重佈線層1401的最頂層可為第三隔離層1407的層、背側重佈線跡線1405的層或者第三導通孔1403的層。在圖14中所示的實施例中，背側重佈線層1401的最頂層是背側重佈線跡線1405的層，且第三隔離層1407的最頂兩個層是使用第一介電材料（例如（PBO））形成。
根據一些實施例，一旦已形成第三隔離層1407的最頂層，便在背側重佈線層1401上形成多個第二凸塊下金屬（UBM）1409及多個外部裝置連接件（external device connectors）1411。第二凸塊下金屬1409延伸穿過第三隔離層1407的最頂層且與第三導通孔1403和/或背側重佈線跡線1405形成電連接。在一些實施例中，可通過例如以下方法來形成第二凸塊下金屬1409：在第三隔離層1407的最頂層中形成多個開口且然後在第三隔離層1407之上以及在第三隔離層1407中的開口內形成第二凸塊下金屬1409的導電材料。在一些實施例中，可通過以下方法來形成第三隔離層1407中的開口：在第三隔離層1407之上形成光阻；將光阻圖案化；以及通過使用合適的蝕刻製程（例如，濕式蝕刻製程和/或乾式蝕刻製程）對光阻圖案化來對第三隔離層1407進行蝕刻。
在一些實施例中，第二凸塊下金屬1409包括三層導電材料，例如鈦層、銅層及鎳層。可利用材料及層的其它佈置（例如鉻/鉻-銅合金/銅/金的佈置、鈦/鈦鎢/銅的佈置、或銅/鎳/金的佈置）來形成第二凸塊下金屬1409。可用於第二凸塊下金屬1409的任何合適的材料或材料的層都完全旨在包括在當前應用的範圍內。可使用一種或多種鍍覆製程（例如電鍍製程或無電鍍覆製程）來形成第二凸塊下金屬1409的導電材料，但也可使用其他形成製程，例如濺鍍、蒸鍍或PECVD製程。一旦已形成第二凸塊下金屬1409的導電材料，便可然後通過合適的微影掩蔽及蝕刻製程移除導電材料的部分，以移除不期望的材料。剩餘的導電材料形成第二凸塊下金屬1409。
繼續參照圖14，根據一些實施例，在第二凸塊下金屬1409之上形成外部裝置連接件1411。在一些實施例中，外部裝置連接件1411可為混合凸塊（hybrid bump）構造，所述混合凸塊構造包括任何期望數目及任何期望的組合的球柵陣列（BGA）連接件、焊料球、受控塌陷晶片連接（C4）凸塊、微凸塊（例如，μbump）、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊等。外部裝置連接件1411可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料、或它們的組合。根據一些實施例，1411可具有處於約20 μm與約80 μm之間的節距。在一些實施例中，通過最初通過蒸鍍、電鍍、印刷、焊料轉移、植球等形成焊料的層來形成外部裝置連接件1411。一旦已在第二凸塊下金屬1409上形成焊料層，便可執行回焊，以將材料成形為期望的形狀。這樣一來，根據一些實施例，局部內連線107將外部裝置連接件1411中的兩者或更多者電耦合到彼此。根據一些實施例，第一模塑穿孔601將位於積體基底結構111的一側處的外部裝置連接件1411電耦合到位於積體基底結構111的相對側處的前側重佈線跡線1105。在一些實施例中，背側重佈線層1401及第一模塑穿孔601將局部內連線107電耦合到位於積體基底結構111的相對側處的前側重佈線跡線1105。
轉到圖15A，此圖示出根據一些實施例的晶圓形式製程中的積體基底結構111的形成。具體來說，圖15A以俯視圖示出晶圓形式製程可利用圓形晶圓1501來形成多個積體基底結構111。根據一些實施例，可使用晶圓級處理技術來形成多個積體基底結構111。在所示實施例中，在單個晶圓中在第三載體基底1201之上形成四個積體基底結構111，且稍後將所述四個積體基底結構111單體化成各別結構。儘管在圖15A中示出在單個晶圓中形成四個積體基底結構111的實例，但也可使用任何合適的數目。
圖15B示出其中第三載體基底1201是面板結構的實施例。根據一些實施例，在第三載體基底1201上形成多個積體基底結構111。在一些實施例中，可在面板結構中形成九個積體基底結構111。一旦形成，便可進一步處理面板結構且隨後將面板結構單體化成積體基底結構111的各別結構。一旦單體化，便可將積體基底結構111用於形成封裝裝置。在所示實施例中，面板結構可被單體化成九個積體基底結構111。然而，可在面板結構中形成任何合適數目的積體基底結構111。在一些實施例中，積體基底結構111可在進一步處理（例如晶圓到晶圓接合（wafer-to-wafer bonding）和/或晶圓級封裝）期間維持晶圓形式或面板形式。
繼續參照圖16，此圖示出剝離第三載體基底1201以及將積體基底結構111貼合到載帶1601（例如，藍色帶（blue tape）、UV膜等）。根據一些實施例，在剝離第三載體基底1201之前或之後將積體基底結構111翻轉並接合到載帶1601，以用於進一步處理。可類似於如上所述用於移除載體基底中的任意者的製程來剝離第三載體基底1201。舉例來說，可通過將光投射在第二釋放膜1203上來剝離第三載體基底1201，使得第二釋放膜1203在光的熱量下分解，且可移除第三載體基底1201。可在剝離之前或之後將積體基底結構111翻轉並貼合到載帶1601。載帶1601為背側重佈線層1401的經貼合的表面提供粘合及保護作用兩者且使得能夠在積體基底結構111的背側處進行進一步處理。在一些實施例中，可將積體基底結構111的晶圓或面板翻轉並接合到載帶1601，以用於進一步處理。
圖17示出將內連結構113貼合到積體基底結構111。內連結構113為積體基底結構111提供附加佈線及穩定性。舉例來說，內連結構113可減少積體基底結構111的翹曲，對於具有大面積（例如，大於約70 mm2）的內連結構113尤其如此。
根據一些實施例，內連結構113可為例如中間層（interposer）或“半成品基底（semi-finished substrate）”，且可不包括主動裝置。在一些實施例中，內連結構113包括形成在核心基底（core substrate）1701上的佈線層。核心基底1701可包含例如味之素構成膜（Ajinomoto build-up film，ABF）、預浸漬複合纖維（pre-impregnated composite fiber）（預浸料（prepreg））材料、環氧樹脂、模塑化合物、環氧模塑化合物、玻璃纖維增強樹脂材料、印刷電路板（PCB）材料、二氧化矽填料、聚合物材料、聚醯亞胺材料、紙、玻璃纖維、無紡玻璃布（non-woven glass fabric）、玻璃、陶瓷、其他層壓物、類似材料、或它們的組合等材料。在一些實施例中，核心基底1701可為雙側覆銅箔層壓（copper-clad laminate，CCL）基底等。根據一些實施例，核心基底1701可具有處於約30 μm與約2000 μm之間的厚度，例如約500 μm或約1200 μm。
內連結構113可具有形成在核心基底1701的每一側上的一個或多個佈線結構（routing structure）1703及延伸穿過核心基底1701的多個穿孔1705。佈線結構1703及穿孔1705提供附加的電佈線及內連。佈線結構1703可包括一個或多個佈線層1707及一個或多個層間介電層1709。在一些實施例中，佈線層1707和/或穿孔1705可包括一層或多層銅、鎳、鋁、其他導電材料、類似材料、或它們的組合。在一些實施例中，層間介電層1709可包含例如積層（build-up）材料、ABF、預浸料材料、層壓材料、類似於以上針對核心基底1701所述的材料的另一種材料、類似材料、或它們的組合。儘管內連結構113的所示實施例包括兩個佈線結構1703且佈線結構1703中的每一者包括四個佈線層1707，但佈線結構1703可包括多於或少於四個佈線層1707。根據一些實施例，佈線結構1703中的一者可包括比佈線結構1703中的另一者多的佈線層1707。
在一些實施例中，穿孔1705可包括由導電材料環繞的通孔芯體（via core）1711。通孔芯體1711可為為穿孔1705的導電材料提供結構支撐及保護的填料材料。在一些實施例中，填料材料可為例如模塑材料、環氧樹脂、環氧模塑化合物、樹脂、包含單體或低聚物的材料（例如丙烯酸酯化氨基甲酸酯（acrylated urethane）、橡膠改性的丙烯酸酯化環氧樹脂（rubber-modified acrylated epoxy resin）或多功能單體（multifunctional monomer））、類似材料、或它們的組合。在一些實施例中，填料材料可包括顏料或染料（例如，用於染色）或改變流變性（rheology）、改善粘合性或影響通孔芯體1711的其他性質的其他填料及添加劑。在一些實施例中，穿孔1705的導電材料可完全填充穿孔1705，從而省略填料材料。
在一些實施例中，內連結構113可包括形成在內連結構113的一個或多個側上的鈍化層1713。鈍化層1713可為例如氮化物、氧化物、聚醯亞胺、低溫聚醯亞胺、阻焊劑、或它們的組合等材料。一旦形成，便可將鈍化層1713圖案化（例如，使用合適的微影及蝕刻製程）以暴露出佈線層1707的多個部分。
圖17進一步示出根據一些實施例，將內連結構113放置成與積體基底結構111電連接。在實施例中，內連結構113被放置成與已被放置在積體基底結構111上的多個外部結構連接件1715（external structure connectors）（例如，可回焊凸塊）實體接觸。可使用例如拾取及放置製程來放置內連結構113。一旦實體接觸，便可利用回焊製程將積體基底結構111的外部結構連接件1715接合到內連結構113。在一些實施例中，代替或者除了在積體基底結構111上形成外部結構連接件1715外，在內連結構113上形成多個外部結構連接件1715。在一些實施例中，不在積體基底結構111上形成外部結構連接件1715，且使用例如熱壓接合技術（thermo-compression bonding technique）等直接接合技術將內連結構113接合到積體基底結構111。然而，可使用任何合適的接合技術。
一旦積體基底結構111與內連結構113已通過外部結構連接件1715接合在一起，內連結構113便為積體基底結構111提供額外佈線。根據一些實施例，背向積體基底結構111的多個接觸墊通過內連結構113及外部結構連接件1715電耦合到積體基底結構111。此外，根據一些實施例，面向載帶1601的外部裝置連接件1411中的一者或多者可通過積體基底結構111及內連結構113電耦合到背向積體基底結構111的接觸墊中的一者或多者。
在一些實施例中，例如在重構晶圓製程中，將內連結構113貼合到積體基底結構111的晶圓或面板。在其他實施例中，內連結構113維持晶圓形式或面板形式，且在晶圓到晶圓製程中貼合到積體基底結構111的晶圓或面板。
轉到圖18，此圖示出根據一些實施例的裝置重佈線模組（device redistribution module）1800的形成。一旦已貼合內連結構113，便可通過最初在載帶1601之上、沿積體基底結構111的側壁、沿內連結構113的側壁、以及在內連結構113與積體基底結構111之間的間隙中沉積第二底部填充膠1801來形成裝置重佈線模組1800。第二底部填充膠1801的實例包括但並不僅限於底部填充材料，例如被暴露出的模塑底部填充膠（exposed molded underfill，eMUF）、與被暴露出的模塑化合物結合的底部填充膠、可分配的模塑底部填充膠、模塑化合物、環氧樹脂、樹脂、或它們的組合等。第二底部填充膠1801可保護外部結構連接件1715且為積體基底結構111提供結構支撐。在一些實施例中，第二底部填充膠1801可在沉積之後固化和/或可在沉積之後減薄。可例如使用機械研磨或CMP製程來執行減薄。在一些實施例中，第二底部填充膠1801可沉積在背向積體基底結構111的佈線結構1703之上，所述減薄可暴露出背向積體基底結構111的鈍化層1713的最頂層，且進行蝕刻製程以暴露出佈線層1707。
在當積體基底結構111是晶圓或面板的一部分時內連結構113被貼合到積體基底結構111的實施例中，可在將結構單體化成多個裝置重佈線模組1800之前形成第二底部填充膠1801，從而使得第二底部填充膠1801與積體基底結構111成平面。在內連結構113維持晶圓形式或面板形式且在晶圓到晶圓製程中被貼合到積體基底結構111的晶圓或面板的實施例中，可通過最初將所述結構單體化成多個分立元件且在分立元件中的一者或兩者之上形成第二底部填充膠1801來形成裝置重佈線模組1800。可利用步驟的任何合適的組合。
圖19示出根據一些實施例的將裝置重佈線模組1800從載帶1601單體化及拆卸且進一步示出在裝置重佈線模組1800之上放置多個半導體裝置106。一旦從載帶1601移除，便可翻轉結構且將結構單體化（例如，通過晶圓鋸切、雷射鑽孔、蝕刻、或它們的組合等）成多個裝置重佈線模組1800。
在一些實施例中，通過拾取及放置製程將半導體裝置106放置在外部裝置連接件1411之上。可在將裝置重佈線模組1800從晶圓單體化之後放置半導體裝置106。然而，在其他實施例中，也可在晶圓的單體化之前，放置且貼合半導體裝置106。
圖20示出根據一些實施例的系統封裝100的半導體裝置106的接合、第三底部填充膠2001的形成、以及多個外部封裝連接件（external package connectors）2003的貼合。半導體裝置106可被放置成使得半導體裝置106的多個外部接觸件1901（例如，接觸墊、導電連接件、焊料凸塊等）與外部裝置連接件1411中的對應的外部裝置連接件1411對準。一旦實體接觸，便可利用回焊製程將半導體裝置106的外部接觸件1901接合到裝置重佈線模組1800。在一些實施例中，代替或除了在積體基底結構111的第二凸塊下金屬1409上形成外部裝置連接件1411外，在半導體裝置106的外部接觸件1901上形成外部裝置連接件1411。
在一些實施例中，外部裝置連接件1411不形成在積體基底結構111上，且使用例如熱壓接合技術等直接接合技術將半導體裝置106接合到積體基底結構111。然而，可使用任何合適的接合技術。圖20進一步示出區段115，區段115強調地顯示半導體裝置106中的兩者之間通過局部內連線107中的一者電耦合到彼此的佈置。
根據一些實施例，一旦接合，便可在半導體裝置106中的每一者與第三隔離層1407的最頂層之間沉積第三底部填充膠2001。第三底部填充膠2001也可至少部分地環繞外部裝置連接件1411和/或第二凸塊下金屬1409。第三底部填充膠2001可為例如模塑化合物、環氧樹脂、底部填充膠、模塑底部填充膠（MUF）、樹脂等材料，且可類似於上述任何其他底部填充膠。在一些情況下，半導體裝置106通過局部內連線107至少部分地連接到彼此。
在單體化之前貼合半導體裝置106的實施例中，一旦已形成第三底部填充膠2001，便可將晶圓單體化。在一些實施例中，可在形成外部封裝連接件2003之前將晶圓單體化成多個系統封裝100，但也可在形成外部封裝連接件2003之後將晶圓單體化。
一旦已形成第三底部填充膠2001，便可在系統封裝100的背側處形成外部封裝連接件2003。可在背向積體基底結構111的佈線層1707的最頂層的被暴露出的部分上形成外部封裝連接件2003。最頂層的這些被暴露出的部分在本文中可被稱為內連結構113的外部接觸墊。在一些實施例中，在內連結構113的外部接觸墊上形成UBM，且在UBM之上形成外部封裝連接件2003。外部封裝連接件2003可為例如接觸凸塊（contact bump）或焊料球，但也可利用任何合適類型的連接件。在外部封裝連接件2003是接觸凸塊的實施例中，外部封裝連接件2003可包含：例如錫等材料；或者例如銀、無鉛錫或銅等其他合適的材料。在外部封裝連接件2003是焊料球的實施例中，可通過最初使用例如蒸鍍、電鍍、印刷、焊料轉移、植球等此種技術在外部封裝連接件2003的期望位置中形成焊料層來形成外部封裝連接件2003。一旦已在期望位置中形成焊料層，便可執行回焊，以將材料成形為用於外部封裝連接件2003的期望的凸塊形狀。在一些實施例中，外部封裝連接件2003可類似於上述外部結構連接件1715和/或外部裝置連接件1411。
圖21示出根據另一實施例的形成積體基底結構111的另一方法。具體來說，圖21示出使用根據此實施例形成的積體基底結構111的系統封裝100的區段115的放大圖，其中圖21的區段115與圖20中強調地顯示的區段115對應。
在形成積體基底結構111的此實施例中，省略了用於移除定位墊505及外部元件接觸件407（如以上針對圖13所述）的減薄製程。這樣一來，在形成積體基底結構111的此實施例方法中，除了在第一底部填充膠801、第一模塑穿孔601及包封體901之上形成第三隔離層1407的第一層外還在定位墊505之上形成第三隔離層1407的第一層。此外，除了在第一模塑穿孔601之上形成背側重佈線層1401的第三導通孔1403外還在定位墊505之上形成電耦合到定位墊505的背側重佈線層1401的第三導通孔1403。這樣一來，根據可選方法，通過接合在定位墊505與第一凸塊下金屬409之間的外部元件接觸件407（例如，焊料接頭）能夠將局部內連線107電耦合到背側重佈線層1401。
轉到圖22，此圖示出根據其他實施例的局部內連線107。圖22中所示的局部內連線107類似於圖4B中的局部內連線107；然而，在局部重佈線層堆疊401中形成有第四隔離層2201，而非第一隔離層303。此外，根據這些其他實施例中的任意者形成的局部內連線107可用于在本文中所公開實施例中的任意者中以形成積體基底結構111。
在圖22中且一起參照圖3、圖4A及圖4B，使用層壓製程在第一載體基底301之上形成第四隔離層2201的第一層，以在第一載體基底301之上形成介電材料的層壓片材（laminate sheet），而形成第一隔離層303的第一層。可使用例如模塑化合物、味之素構成膜（ABF）、內部具有填料或纖維的預浸漬（預浸料）材料、環氧樹脂、酚醛酯（phenolic ester）、氰酸酯（cyanate ester）、苯酚（phenol）、填料、玻璃纖維、這些材料的組合等材料形成介電層壓片材。此外，層壓製程可包括例如傳遞模塑、旋轉塗布、層壓、CVD、類似製程、或它們的組合等製程。一旦放置，介電層壓片材便會承受用於將介電層壓片材層壓到第一載體基底301的表面的製程條件（例如，溫度、壓力、時間）。一旦層壓，便可執行可選的減薄製程來將第四隔離層2201的表面平坦化。減薄製程可包括任何合適的減薄製程，例如CMP、研磨、濕式蝕刻、乾式蝕刻、或它們的組合等。在一些實施例中，第四隔離層2201可具有處於約0.5 μm與約30 μm之間的厚度。然而，可利用任何合適的材料、製程及厚度來形成第四隔離層2201。
可類似於以上針對圖3所述的製程在第四隔離層2201的第一層之上形成局部重佈線跡線305的第一層。一旦已形成局部重佈線跡線305的第一層，便可在局部重佈線跡線305之上形成第二模塑穿孔（TMV）2203的第一層。可以類似于上述用於形成第一模塑穿孔601的製程通過最初形成晶種層、光阻、微影製程及鍍覆製程來形成第二模塑穿孔2203。根據一些實施例，第二模塑穿孔2203可被形成為如以上針對第一導通孔403所述的第二臨界尺寸CD1及第二高度H2。然而，可使用任何合適的臨界尺寸及任何合適的高度。
一旦已形成第二模塑穿孔2203的第一層，便可在第二模塑穿孔2203之上形成第四隔離層2201的第二層。根據一些實施例，可使用層壓製程來形成第四隔離層2201的第二層，以包封第二模塑穿孔2203，但也可利用任何合適的方法。在一些實施例中，在第二模塑穿孔2203的被暴露出的表面及第四隔離層2201的第一層的被暴露出的表面之上放置介電材料的第二層壓片材。可使用如上所述適於形成第一層壓片材的介電材料及製程中的任意者來形成第二層壓片材。在一些實施例中，第二層壓片材具有與用於形成第一層壓片材的介電材料相同的介電材料，但它們也可不同。一旦放置，便將第二介電層壓片材層壓到第二模塑穿孔2203的被暴露出的表面及第四隔離層2201的第一層的被暴露出的表面。一旦層壓，便可執行減薄製程，將具有第二模塑穿孔2203的第四隔離層2201的第二層的表面平坦化。這樣一來，在第四隔離層2201的第二層的平坦化表面處暴露出第二模塑穿孔2203。
另外，可通過層疊方式形成局部重佈線跡線305、第二模塑穿孔2203及第四隔離層2201的其他層，直到已形成局部重佈線層堆疊401的最上層。在所示實施例中，最頂層包括包封在第四隔離層2201的層中的第二模塑穿孔2203的層。同樣在所示實施例中示出，在局部重佈線層堆疊401中形成五層第四隔離層2201、四層局部重佈線跡線305及四層第二模塑穿孔2203。然而，可在局部重佈線層堆疊401中形成任何合適數目的這些層，且這些層中的任意者可用作局部重佈線層堆疊401的最上層。
圖22進一步示出根據一些實施例的多個第一凸塊下金屬409及多個外部元件接觸件407的形成。一旦已形成局部重佈線層堆疊401的最上層，便可類似於如上所述在第一導通孔403之上形成第一凸塊下金屬409而在最上層處在第二模塑穿孔2203的被暴露出的表面之上形成第一凸塊下金屬409。一旦已形成第一凸塊下金屬409，便可如上所述在第一凸塊下金屬409之上形成外部元件接觸件407。根據一些實施例，局部內連線107中的每一者包括形成在將外部元件接觸件407中的兩者或更多者電耦合到彼此的局部內連線107內的局部重佈線跡線305和/或第二模塑穿孔2203中的一者或多者。
在局部內連線107的再一些實施例中，局部重佈線層堆疊401可包括任何合適數目及任何合適的組合的第一隔離層303及第四隔離層2201的層。舉例來說，局部重佈線層堆疊401的第一層和/或最頂層可為第一隔離層303的層且局部重佈線層堆疊401的其餘層可為第四隔離層2201的層。作為另一實例，局部重佈線層堆疊401的第一層和/或最頂層可包括第四隔離層2201的層且局部重佈線層堆疊401的其餘層可包括第一隔離層303的層。這些實例旨在為例示性的而非旨在進行限制。相反，可使用第一隔離層303及第四隔離層2201的層的任何合適的組合來形成局部重佈線層堆疊401。所有這些組合都完全旨在包括在實施例的範圍內。一旦已形成局部重佈線層堆疊401，便可如以上針對圖4A及圖4B所述將局部重佈線層堆疊401單體化成局部內連線107的多個各別元件。
儘管以上闡述了形成局部重佈線層堆疊401的幾種方法，但這些方法旨在為例示性的而非旨在進行限制。相反，可利用任何合適的方法來形成局部重佈線層堆疊401。舉例來說，可使用鑲嵌製程來形成局部重佈線跡線305，在鑲嵌製程中，利用微影技術對第一隔離層303的相應層（例如，低介電常數（low-k）介電材料）進行圖案化及蝕刻，以形成與局部重佈線跡線305和/或第一導通孔403的期望圖案對應的溝渠。可沉積可選的擴散阻擋層和/或可選的粘合層且可利用導電材料（例如銅）填充溝渠。阻擋層的合適材料包括鈦、氮化鈦、鉭、氮化鉭、或其他替代物，且導電材料的合適材料包括銅、銀、金、鎢、鋁、或它們的組合等。在實施例中，可通過沉積銅或銅合金的晶種層以及通過電鍍填充溝渠來形成局部重佈線跡線305。可使用化學機械平坦化（CMP）來從第一隔離層303的表面移除多餘的導電材料且將所述表面平坦化以用於後續處理。所有這些方法都完全旨在包括在實施例的範圍內。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維（Three Dimensional，3D）封裝或3DIC裝置進行驗證測試。所述測試結構可包括例如在重佈線層中或在基底上形成的測試墊，以使得能夠對3D封裝或3DIC裝置進行測試、對探針和/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可接合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。
實施例可實現包括生產高度積體的SoIS封裝的優點，所述高度積體的SoIS封裝在非常小的佔用空間中具有非常低的電阻（resistance）及非常低的延遲（latency）設計且具有高元件及電路板等級可靠性（high component and board level reliability）。在減薄製程移除定位墊505且外部元件接觸件407及第三導通孔1403直接接合到第一凸塊下金屬409的實施例中，積體基底結構111及局部內連線107在連接的半導體裝置106（例如，晶片到晶片、晶片到記憶體等）之間提供非常低的電阻及非常低的延遲的內連線。這樣一來，即使對於大於或等於2.0個母版（reticle）的元件大小、大於或等於70 mm2（例如，70 mm * 70 mm）的封裝大小，且凸塊節距小於或等於約130 μm，系統封裝100也能抵抗晶片封裝積體（chip package integration，CPI）及電遷移（electro-migration，EM）問題（例如，隅角C4凸塊疲勞（bump fatigue）、C4接頭良率和/或類似問題）。在省略了減薄製程的形成積體基底結構111的實施例中，對於高度積體的系統封裝的生產來說，生產時間得到減少且生產成本得到最小化，與此同時仍然在小的佔用空間中為連接的半導體裝置提供低電阻及低延遲路徑。這樣一來，系統封裝100可用于以高資料速率、高頻寬需求及低延遲運行的高級網路（advanced networking）及伺服器應用（例如，高性能計算（high performance computing，HPC）、人工智慧（Artificial Intelligence，AI）等）。再此外，利用在矽製作環境中的製作期間使用的晶圓級技術，還可實現提高系統封裝可靠性以及高基底良率。
根據實施例，一種半導體系統封裝的製造方法包括：在第一載體基底之上形成多個導電墊；將局部有機內連線接合到所述多個導電墊，其中所述局部有機內連線包括第二載體基底；將所述局部有機內連線及所述多個導電墊包封在模塑化合物中；通過將所述模塑化合物與所述局部有機內連線的鈍化材料平坦化來移除所述第二載體基底；形成與所述模塑化合物相鄰的第一重佈線層；形成與所述第一重佈線層相鄰的第一外部連接件；以及在所述第一重佈線層之上形成第二外部連接件，所述第二外部連接件通過局部重佈線走線電耦合到所述第一外部連接件，所述局部重佈線走線嵌置在所述局部有機內連線的所述鈍化材料內。在所述製造方法的實施例中，形成所述第一重佈線層包括：從所述局部有機內連線的凸塊下金屬移除所述多個導電墊；以及形成所述第一重佈線層的多個導電特徵至所述凸塊下金屬。在所述製造方法的實施例中，形成所述第一重佈線層包括形成所述第一重佈線層的多個導電特徵至所述多個導電墊。在所述製造方法的實施例中，所述局部重佈線走線具有至少0.5 μm的厚度。在所述製造方法的實施例中，所述局部重佈線走線具有至少2 μm的第一臨界尺寸。在所述製造方法的實施例中，接合所述局部有機內連線包括對所述局部有機內連線的多個焊料接觸件執行焊料回焊。在實施例中，所述製造方法還包括：與所述多個導電墊相鄰地在所述第一載體基底之上形成穿孔；將所述穿孔與所述局部有機內連線及所述多個導電墊一起包封在所述模塑化合物中；形成與所述局部有機內連線的背側相鄰的第二重佈線層，所述第二重佈線層通過所述穿孔電耦合到所述第一重佈線層；以及將外部連接件貼合到所述第二重佈線層，所述外部連接件電耦合到所述局部有機內連線。
在另一實施例中，一種半導體系統封裝的製造方法包括：在載體基底之上形成第一定位墊及第二定位墊；將局部內連線貼合到所述第一定位墊及所述第二定位墊，所述第一定位墊通過嵌置在所述局部內連線的鈍化材料內的局部導電跡線電耦合到所述第二定位墊；在所述局部內連線之上形成電耦合到所述局部內連線的背側重佈線層；在所述背側重佈線層之上形成第一外部連接件；以及在所述背側重佈線層之上形成第二外部連接件，所述第二外部連接件通過所述局部導電跡線電耦合到所述第一外部連接件。在所述製造方法的實施例中，貼合所述局部內連線包括將所述第一定位墊接合到所述局部內連線的第一凸塊下金屬以及將所述第二定位墊接合到所述局部內連線的第二凸塊下金屬。在所述製造方法的實施例中，所述接合包括在所述局部內連線的第一外部接觸件與所述第一定位墊之間以及在所述局部內連線的第二外部接觸件與所述第二定位墊之間執行焊料回焊。在所述製造方法的實施例中，形成所述背側重佈線層還包括在所述第一凸塊下金屬之上形成電耦合到所述第一凸塊下金屬的第一重佈線走線以及在所述第二凸塊下金屬之上形成電耦合到所述第二凸塊下金屬的第二重佈線走線。在所述製造方法的實施例中，形成所述第一重佈線走線及所述第二重佈線走線還包括：移除所述第一定位墊、所述第二定位墊、所述第一外部接觸件及所述第二外部接觸件；形成與所述第一凸塊下金屬接觸的所述第一重佈線走線；以及形成與所述第二凸塊下金屬接觸的所述第二重佈線走線。在所述製造方法的實施例中，形成所述第一重佈線走線及所述第二重佈線走線還包括：在所述第一定位墊之上形成電耦合到所述第一定位墊的所述第一重佈線走線；以及在所述第二定位墊之上形成電耦合到所述第二定位墊的所述第二重佈線走線。在實施例中，所述製造方法還包括：與所述第一定位墊相鄰地在所述載體基底之上形成模塑穿孔；通過將所述模塑穿孔與所述局部內連線的所述鈍化材料平坦化來從所述局部內連線的背側移除支撐基底；在所述模塑穿孔之上形成前側重佈線層，所述模塑穿孔將所述前側重佈線層電耦合到所述背側重佈線層；以及在所述背側重佈線層之上形成第三外部連接件，所述第三外部連接件通過所述模塑穿孔電耦合到所述前側重佈線層。在實施例中，所述製造方法還包括：將內連線結構貼合到所述前側重佈線層的與所述模塑穿孔相對的側。
在根據又一實施例，一種半導體系統封裝包括：局部有機內連線，包括嵌置在鈍化材料中的局部導電跡線；背側重佈線層，位於所述局部有機內連線之上，所述背側重佈線層電耦合到所述局部有機內連線；第一外部連接件，通過所述背側重佈線層電耦合到所述局部有機內連線；以及第二外部連接件，通過所述背側重佈線層電耦合到所述局部有機內連線，所述第二外部連接件通過所述局部導電跡線電耦合到所述第一外部連接件。在所述半導體系統封裝的實施例中，所述局部有機內連線還包括：第一凸塊下金屬，將所述第一外部連接件電耦合到所述局部導電跡線；以及第二凸塊下金屬，將所述第二外部連接件電耦合到所述局部導電跡線。在所述半導體系統封裝的實施例中，所述局部有機內連線還包括：第一定位墊，將所述第一凸塊下金屬電耦合到所述背側重佈線層；以及第二定位墊，將所述第二凸塊下金屬電耦合到所述背側重佈線層。在所述半導體系統封裝的實施例中，所述第一凸塊下金屬及所述第二凸塊下金屬與所述背側重佈線層實體接觸。在實施例中，所述半導體系統封裝還包括：模塑穿孔，嵌置在所述鈍化材料中；前側重佈線層，與所述模塑穿孔相鄰，所述模塑穿孔將所述前側重佈線層電耦合到所述背側重佈線層；以及第三外部連接件，位於所述背側重佈線層之上，所述第三外部連接件通過所述模塑穿孔電耦合到所述前側重佈線層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:系統封裝 101:系統裝置 103:記憶體裝置 105:輸入/輸出裝置 106:半導體裝置 107:局部內連線 111:積體基底結構 113:內連結構 115:區段 301:第一載體基底 303:第一隔離層 305:局部重佈線跡線 401:局部重佈線層堆疊 403:第一導通孔 405:單體化間隙 407:外部元件接觸件 409:第一凸塊下金屬 501:第二載體基底 503:第一釋放膜 505:定位墊 601:第一模塑穿孔 801:第一底部填充膠 901:包封體 1101:前側重佈線層堆疊 1103:第二導通孔 1105:前側重佈線跡線 1107:第二隔離層 1107a:第一介電材料 1107b:第二介電材料 1201:第三載體基底 1203:第二釋放膜 1401:背側重佈線層 1403:第三導通孔 1405:背側重佈線跡線 1407:第三隔離層 1409:第二凸塊下金屬 1411:外部裝置連接件 1501:圓形晶圓 1601:載帶 1701:核心基底 1703:佈線結構 1705:穿孔 1707:佈線層 1709:層間介電層 1711:通孔芯體 1713:鈍化層 1715:外部結構連接件 1800:裝置重佈線模組 1801:第二底部填充膠 1901:外部接觸件 2001:第三底部填充膠 2003:外部封裝連接件 2201:第四隔離層 2203:第二模塑穿孔 CD1:第一臨界尺寸 CD2:第二臨界尺寸 DIM1、DIM2:側向尺寸 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 H5:第五高度 H6:第六高度 LW1:第一線寬 P1:第一節距 S1:第一間距 Th1:第一厚度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的系統封裝的剖視圖。 圖2示出根據一些實施例的系統封裝的俯視圖。 圖3到圖5根據一些實施例示出在形成系統封裝的局部有機內連線（local organic interconnect，LOI）的製程期間的中間步驟的剖視圖。 圖6到圖14根據一些實施例示出在使用局部有機內連線形成積體基底結構（integrated substrate structure）的製程期間的中間步驟的剖視圖。 圖15A及圖15B分別示出根據一些實施例的製造積體基底結構的晶圓形式（wafer form）製程及面板形式（panel form）製程。 圖16到圖18根據一些實施例示出在使用積體基底結構形成裝置重佈線模組（device redistribution module）的製程期間的中間步驟的剖視圖。 圖19及圖20根據一些實施例示出在形成系統封裝的中間步驟中安裝半導體裝置及貼合外部封裝連接件的剖視圖。 圖21示出根據另一實施例的使用局部有機內連線的系統封裝的區段（section）的剖視圖。 圖22示出根據另一實施例的局部有機內連線的剖視圖。
100:系統封裝
101:系統裝置
103:記憶體裝置
106:半導體裝置
107:局部內連線
111:積體基底結構
113:內連結構
115:區段

Claims (1)

  1. 一種半導體系統封裝的製造方法，包括： 在第一載體基底之上形成多個導電墊； 將局部有機內連線接合到所述多個導電墊，其中所述局部有機內連線包括第二載體基底； 將所述局部有機內連線及所述多個導電墊包封在模塑化合物中； 通過將所述模塑化合物與所述局部有機內連線的鈍化材料平坦化來移除所述第二載體基底； 形成與所述模塑化合物相鄰的第一重佈線層； 形成與所述第一重佈線層相鄰的第一外部連接件；以及 在所述第一重佈線層之上形成第二外部連接件，所述第二外部連接件通過局部重佈線走線電耦合到所述第一外部連接件，所述局部重佈線走線嵌置在所述局部有機內連線的所述鈍化材料內。
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