TW202226506A - 陣列化結構的晶粒拼接及採集 - Google Patents

陣列化結構的晶粒拼接及採集 Download PDF

Info

Publication number
TW202226506A
TW202226506A TW110141820A TW110141820A TW202226506A TW 202226506 A TW202226506 A TW 202226506A TW 110141820 A TW110141820 A TW 110141820A TW 110141820 A TW110141820 A TW 110141820A TW 202226506 A TW202226506 A TW 202226506A
Authority
TW
Taiwan
Prior art keywords
die
region
feol
wiring
input
Prior art date
Application number
TW110141820A
Other languages
English (en)
Other versions
TWI826861B (zh
Inventor
山傑 達布拉
軍 翟
坤忠 胡
瑞門多 Ｍ 卡門佛特
Original Assignee
美商蘋果公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商蘋果公司 filed Critical 美商蘋果公司
Publication of TW202226506A publication Critical patent/TW202226506A/zh
Application granted granted Critical
Publication of TWI826861B publication Critical patent/TWI826861B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

描述具有晶粒至晶粒佈線的多晶粒結構。在一實施例中，各晶粒經圖案化至相同半導體基材中，且該等晶粒可在後端晶圓處理期間使用晶粒至晶粒佈線互連。可形成部分金屬密封件以容納該晶粒至晶粒佈線、可程式化切塊，並可形成完全金屬密封件及部分金屬密封件的各種組合。此亦可延伸至使用堆疊式晶圓或晶圓上晶片技術形成的三維結構。

Description

陣列化結構的晶粒拼接及採集
本文描述之實施例係關於積體電路(integrated circuit, IC)製造及多個晶粒之互連。
IC的微電子製造一般係以在逐層序列中使用沉積序列及電路元件的圖案化來執行，在該逐層序列中，使用步進器（或掃描器）以使光通過光罩，將光罩圖案的影像形成在下層上。步進器從一個晶粒區域位置至另一者橫跨晶圓逐步移動，而非曝露整個晶圓。以此方式，在有限區域上的運行促成更高的解析度及臨界尺寸。晶粒接著可自晶圓劃線並進一步封裝。
多晶片模組(multi-chip module, MCM)通常係將多個晶粒整合在基材上的電子總成。MCM的各種實施方案包括2D、2.5D、及3D封裝。一般而言，2D封裝模組包括並排配置在封裝基材上的多個晶粒。在2.5D封裝技術中，多個晶粒及接合至具有微凸塊的中介層。然後該中介層繼而接合至封裝基材。該中介層可包括佈線以使相鄰晶粒互連。因此，2.5D封裝中的晶粒可直接連接至該中介層，並通過該中介層內的佈線彼此連接。一般而言，3D封裝模組包括垂直堆疊在彼此之上的多個晶粒。因此，3D封裝中的晶粒可直接彼此連接，其中底部晶粒直接連接至封裝基材。3D封裝中的頂部晶粒可使用各種組態（包括打線、及通過底部晶粒之穿矽通孔(through-silicon via, TSV)）連接至封裝基材。
最近已在美國專利第10,438,896號中提出以拼接佈線連接在相同基材中形成的相鄰晶粒。因此，可將常為獨立晶粒互連保留的後段製程(back-end-of-the-line, BEOL)增層結構用於晶粒至晶粒佈線以連接相同基材中的相鄰晶粒區域。以此方式，晶粒組可自相同晶圓劃線。此外，此等晶粒組可比單一光罩尺寸更大。此等晶粒組接著可進一步整合在各種模組或半導體封裝中。
描述多裝置結構，其中包括晶粒及其他組件的該等裝置係採集自陣列化結構。經採集晶粒組或組件組內的相鄰裝置可使用晶粒至晶粒佈線或組件至組件佈線而共置或連接在一起。亦可形成部分金屬密封件以容納晶粒至晶粒佈線或組件至組件佈線，且可形成完全金屬密封件及部分金屬密封件的各種組合。可額外採用可程式化切塊技術，以在高密度且不受限於特定劃線尺寸或形狀的情況下選擇性地劃線客製化晶粒組/組件組。此外，可程式化切塊技術亦可用以劃線獨特結構，其中額外區域或結構可相鄰於部分金屬密封件包括在經劃線晶粒組中，以提供免於環境（例如，濕氣、離子）、應力、及微裂紋的進一步保護。
實施例描述從陣列化結構的採集及從共置相鄰裝置或使用拼接技術以連接相鄰裝置而獲得的多裝置結構。採集可包括切塊所需數目的單元，或甚至具有比所需單元更多的單元並接受一或多個故障單元。額外地，冗餘性可藉由包括一或多個額外單元（晶粒）、或完整的子系統而加入。在單元故障的情況下，可以良好單位替換。冗餘性可係在製造時，或可在現場替換。各種應用包括以下的採集：引擎（諸如圖形處理單元(graphics processing unit, GPU)、中央處理單元(central processing unit, CPU)、信號處理引擎、神經引擎（例如，神經網路處理引擎）、人工智慧(artificial intelligence, AI)引擎、網路、快取記憶體等）、記憶體裝置（諸如靜態隨機存取記憶體(static random-access memory, SRAM)、磁性隨機存取記憶體(magnetic random-access memory, MRAM)、非揮發性隨機存取記憶體(nonvolatile random-access memory, NVRAM)、動態隨機存取記憶體(dynamic random-access memory, DRAM)、NAND、及快取記憶體）、其他組件（諸如電容器、電感器、電阻器、電力管理積體電路(IC)等等，包括用於邏輯或記憶體擴展的介接條）、及中介層基材。陣列採集亦可延伸至其他應用，包括太陽能、顯示器、用於自動化測試儀器(automated test equipment, ATE)的探測針陣列、現場可程式化閘陣列(field programmable gate array, FPGA)等。
在一個態樣中，實施例描述包括在與完全環組合之前段製程(front-end-of-the-line, FEOL)晶粒區域的某些邊緣周圍或上方的部分金屬密封件的組合（例如，部分金屬密封環）的多晶粒結構。以此方式，部分金屬密封件可位於晶粒至晶粒互連或組件至組件互連可行的區域中，而完全金屬密封件或金屬密封環可位於未意圖使此類連接在該處的邊緣周圍。根據一些實施例，晶粒至晶粒佈線（互連）或組件至組件佈線（互連）可經預形成，且接著所欲的晶粒組可從來源晶圓劃線。劃線可可選地包括切過晶粒至晶粒佈線。
在另一態樣中，實施例描述在傳統切塊技術（諸如鋸切(blade sawing)）不會起作用時的可程式化切塊技術。例如，此可包括雷射輔助切塊或化學蝕刻切塊流程以切開特定晶粒組區域，其亦可係不規則形狀的。雷射技術可係以剝蝕為基礎的（將材料蒸發）或隱形的（損害半導體晶圓，接著斷裂）。化學式可係濕蝕刻或電漿蝕刻，特別係若半導體晶圓（矽）係深的（例如，多於50 µm）時。因此，此類可程式化切塊技術可促進陣列化結構的採集。此外，此類可程式化切塊技術可促進通過非習知FEOL晶粒區域的切塊。例如，切塊可經執行成通過晶粒之相鄰FEOL晶粒區域的待報廢部分以增加經採集晶粒的晶片邊緣至有效區域距離，並在部分金屬密封件可存在處提供免於濕氣、離子、裂紋的進一步保護。
在各種實施例中，參照圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及構形結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節（例如，特定構形、尺寸、及程序等）。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述公知的半導體程序及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、構形、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、構形、或特性。
如本文所用之「在…上面(above)」、「在…上方(over)」、「至(to)」、「介於…之間(between)」、「橫跨(spanning)」、及「在…上(on)」之用語可指稱一層相對於其他層之一相對位置。一層在另一層「上面」、在另一層「上方」、「橫跨」另一層、或在另一層「上」或者一層接合「至」另一層或與另一層「接觸(contact)」可直接與另一層接觸或可具有一或多個中介層。一層介於（多個）層「之間」可直接與該等層接觸或可具有一或多個中介層。
現在參照圖1A至圖1B，提供包括晶粒104之陣列的晶圓102（例如，矽）的示意俯視佈局圖繪示，其中晶粒104的相鄰FEOL晶粒區域110可使用晶粒至晶粒佈線130互連。根據本文描述之實施例之分開的FEOL晶粒區域110及晶粒104（不限於圖1A至圖1B）可包括彼此相異的電路區塊。各晶粒區域110可表示完整的系統或子系統。相鄰的晶粒區域100可執行相同或不同的功能。在一實施例中，使用晶粒至晶粒佈線互連的晶粒區域110可包括連結至具有另一功能（諸如類比、無線（例如，射頻(radio frequency, RF)）、或無線輸入/輸出）之晶粒區域的數位晶粒區域，舉非限制性實例為例。無論是否具有相同或不同的功能，經連結晶粒區域110可使用相同的處理節點形成。無論各晶粒104及晶粒區域110包括完整系統或係經連結子系統，晶粒至晶粒佈線130可係晶粒間佈線（不同系統）或晶粒內佈線（相同系統內的不同或相同的子系統）。例如，晶粒至晶粒內佈線可連接系統單晶片(system on chip, SOC)內的不同子系統，其中晶粒至晶粒間佈線可連接不同的SOC，然而此係說明性的，且實施例不限於SOC。
根據實施例，任何或所有的FEOL晶粒區域邊緣可經組態以包括晶粒至晶粒佈線130。此外，各FEOL晶粒區域110可由可係部分或完全金屬密封件的金屬密封件122（例如，金屬密封環）所環繞。在一實施例中，可將部分金屬密封件（或部分金屬密封環）提供在可形成晶粒至晶粒佈線130的FEOL晶粒區域邊緣的周圍或上方。如圖1A所示，切塊或劃線道可定位在任何位置以調節產率（例如，不良晶粒）或需求（例如，對更大晶粒組的需求）。如圖1B所示，根據實施例的採集技術可促進晶圓利用率之改善及更多的晶粒或組件之採集。例如，此可藉由能夠採集不同形狀或不規則形狀的晶粒組，以及利用可程式化切塊方法而實現。應理解雖然使以下說明具體相關於相鄰FEOL晶粒區域之使用晶粒至晶粒佈線130的互連，此一組態亦可應用至相鄰組件區域之使用組件至組件佈線的互連。
圖1C係根據一實施例之包括預配置晶粒組100之陣列的晶圓的示意俯視佈局圖繪示，其中晶粒組100係使用晶粒至晶粒佈線130互連。雖然繪示於圖1A至圖1B中的FEOL晶粒區域110的陣列可允許對具有互連晶粒組之任何組合劃線的完全靈活性，諸如繪示於圖1C中的實施例亦設想使用晶粒至晶粒佈線連接之特定晶粒組的配置。在此一實施例中，可將完全金屬密封件122B提供在晶粒組100的周圍，而將部分金屬密封件122A提供在晶粒組100內的相鄰FEOL晶粒區域110之間。此一組態可允許經劃線晶粒組的完全金屬密封，同時仍允許劃線通過相鄰FEOL晶粒區域之間的晶粒至晶粒佈線130的靈活性以促進晶圓利用率之改善。例如，可執行此類劃線以採集單一晶粒104、移除不良晶粒104、或採集晶粒組100中的不規則形狀或客製數目的晶粒104。與可橫跨多個光罩的圖1A相比，繪示於圖1C中的實施例可在適用於較小系統的光罩內。留在光罩內可允許更簡單的拼接互連。切塊亦可通過晶粒區域之間的晶粒至晶粒佈線130。
為了說明整合部分金屬密封件及完全金屬密封件的靈活性，請參照圖2。如圖所示，晶粒至晶粒佈線130可延伸通過晶粒104A、104B、104C、104D的相鄰FEOL晶粒區域110A、110B、110C、110D之間的部分金屬密封件122A，且完全金屬密封件122B可可選地配置在不使用晶粒至晶粒佈線130互連的相鄰FEOL晶粒區域110A、110B、110C、110D邊緣。各晶粒可包括一個FEOL晶粒區域，該FEOL晶粒區域包括裝置區域112及（多個）輸入/輸出區域114。根據實施例的金屬密封件可提供物理保護（例如，免於環境（例如，濕氣、離子）、應力、微裂紋、脫層）及/或電保護（例如，電磁干擾、靜電放電）。因此，可將部分金屬密封件122A併入以為採集互連晶粒組提供設計靈活性，同時可將完全金屬密封件122B併入以提供更強固的實體及/或電保護給晶粒組100。
圖2亦繪示晶粒組100可包括具有不同形狀的晶粒（例如，不同尺寸的FEOL晶粒區域110）以及相同或不同類型及功能的晶粒。如相關於圖1A至圖1B於先前描述的，單獨的FEOL晶粒區域110A、110B、110C、110D及晶粒104A、104B、104C、104D可包括彼此相異的電路區塊。各晶粒區域可表示完整的系統或子系統。相鄰的晶粒區域可執行相同或不同的功能。在一實施例中，例如，以晶粒至晶粒佈線互連的晶粒區域110A、110B可包括連結至具有另一功能（諸如類比、無線（例如，射頻(radio frequency, RF)）、或無線輸入/輸出）之晶粒區域的數位晶粒區域，舉非限制性實例為例。無論是否具有相同或不同的功能，經連結晶粒區域可使用相同的處理節點形成。無論各晶粒及晶粒區域包括完整系統或係經連結子系統，晶粒至晶粒佈線130可係晶粒間佈線（不同系統）或晶粒內佈線（相同系統內的不同或相同的子系統）。例如，晶粒至晶粒內佈線可連接系統單晶片(SOC)內的不同子系統，其中晶粒至晶粒間佈線可連接不同的SOC，然而此係說明性的，且實施例不限於SOC。在一實施例中，晶粒組100包括數位及類比或無線晶粒區域110二者。在一實施例中，具有晶粒組100的不同晶粒104可包括：多個引擎，諸如圖形處理單元(GPU)、中央處理單元(CPU)、神經引擎（例如，神經網路處理引擎）、人工智慧(AI)引擎、信號處理器、網路、快取記憶體、及其組合。然而，實施例不限於引擎，並可包括記憶體裝置，諸如SRAM、MRAM、DRAM、NVRAM、NAND、快取記憶體、或其他組件，諸如電容器、電感器、電阻器、電力管理積體電路(IC)等等。
現在搭配圖2參照圖3，提供根據一實施例之經拼接晶粒結構的示意截面側視圖繪示。如圖所示，各FEOL晶粒區域110A、110B係形成在相同的（半導體）基材101中，諸如矽晶圓。各FEOL晶粒區域110A、110B可包括晶粒的主動裝置及被動裝置。接著將後段製程(BEOL)增層結構120形成在半導體基材101上方以提供電互連及金屬密封結構。BEOL增層結構120可習知地滿足晶粒的連接性需求。根據實施例，BEOL增層結構120的連接性經延伸以連接不同晶粒。BEOL增層結構120可使用包括金屬配線層（例如，銅、鋁等）及絕緣層間介電質(insulating interlayer dielectric, ILD)（諸如氧化物（例如，氧化矽、碳摻雜氧化物等）、氮化物（例如，氮化矽）、低k、材料等）的習知材料來製造。
晶粒至晶粒佈線130可包括來自使用拼接佈線136連接之各晶粒的晶粒佈線135。根據實施例，晶粒佈線135可形成自在BEOL增層結構120內的一或多個通孔132及金屬層134。在所繪示的特定實施例中，晶粒至晶粒佈線130包括形成在多個金屬層內的多條佈線。根據實施例，晶粒至晶粒佈線130可形成在下金屬層M_low、上金屬層M_high、中階金屬層M_mid、及其組合內。一般而言，下金屬層M_low具有較精細的線寬及間距。額外地，用於下金屬層及中階金屬層的層間介電質(ILD)可由low_k材料形成，其可允許更快的濕氣傳輸。因此，當使用更精細的配線層時，可根據實施例採取額外預防措施，例如經切塊晶片邊緣的鈍化。此可歸因於在裝置之間產生連接。上金屬層M_high可具有更粗的線寬及線間距，其中中階金屬層M_mid具有中間線寬及間距。在一實施例中，上金屬層M_high可主要用於較低電阻配線的晶粒至晶粒佈線130，並且可能有更大靈活性以在測試後使用動態的晶粒至晶粒佈線130形成客製化晶粒組。根據實施例，晶粒至晶粒佈線130延伸通過部分金屬密封件122A中的一或多個開口123以電連接晶粒104。BEOL增層結構120可額外包括複數個接觸墊140，諸如，但不限於，凸塊下冶金墊，其可電連接至第一晶粒104A及第二晶粒104B，並可選地連接至金屬密封件122A、122B。
仍參照圖2至圖3，根據實施例之包括經拼接多晶粒結構的晶粒組100可包括經圖案化至半導體基材101中的第一晶粒104A的前段製程(FEOL)晶粒區域110A及經圖案化至半導體基材101中的第二晶粒104B的第二FEOL晶粒區域110B，其中第二FEOL晶粒區域110B與第一FEOL晶粒區域110A分開。第一FEOL晶粒區域可包括第一輸入/輸出區域114，且第二FEOL晶粒區域可包括第二輸入/輸出區域114。BEOL增層結構120額外地跨越第一FEOL晶粒區域110A及第二FEOL晶粒區域110B。如圖2至圖3二者中所示，第一部分金屬密封件122A可相鄰於第一FEOL晶粒區域110A的第一輸入/輸出區域114，且第二部分金屬密封件122A可相鄰於第二FEOL晶粒區域110B的第二輸入/輸出區域114。如圖2及圖3二者中所示，晶粒至晶粒佈線130連接第一輸入/輸出區域114及第二輸入/輸出區域114，並延伸通過第一部分金屬密封件122A中的第一開口123及第二部分金屬密封件122A中的第二開口123。在一實施例中，開口123係側向開口。例如，開口123可類似於圍籬中的柵欄門開口。在一實施例中，開口123係垂直開口。為了說明性目的，例如，開口123可類似於在地板與天花板之間的牆中的窗，或開放式廚房服務檯。開口123可採取不同形狀，及側向及垂直特性的組合。
如圖2所示，各晶粒104可包括相鄰於晶粒的一部分或一側/一周邊、相鄰於多側、或在所有側周圍的部分金屬密封件122A。各晶粒104可包括完全金屬密封件122B與部分金屬密封件122A的組合以容納晶粒至晶粒佈線130。此外，更大的完全金屬密封件122B可形成在多個晶粒周圍，諸如在圖1C中將完全金屬密封環122B提供在晶粒組100周圍，而將部分金屬密封件122A提供在可拼接在一起之晶粒組100內的相鄰FEOL晶粒區域110之間。各種組合皆係可行的。
圖4係根據一實施例之包括經拼接晶粒結構之晶片150的示意截面側視圖繪示。所繪示的特定實施例包括類似於圖3及圖1C之晶粒組的晶粒組100，其可切塊自半導體晶圓102。晶片150可經進一步封裝，或可將複數個導電凸塊（例如，銲料）142提供至接觸墊140。圖4的繪示不同於圖3的示意圖，並顯示在BEOL增層結構120內的通孔132及金屬層134的更傳統的金屬鑲嵌結構。額外地，將垂直開口123繪示在部分金屬密封件122A內以容納晶粒至晶粒佈線130。
圖5A係根據實施例之對具有延伸通過部分金屬密封件122A之預形成晶粒至晶粒佈線130之晶粒測試及劃線的方法的流程圖。簡短地參照圖1A至圖1C及圖2，例示性配置具備部分金屬密封件122A及完全金屬密封件122B的不同配置。在例示性製造序列中，在操作5010，BEOL增層結構120經形成以包括延伸通過部分金屬密封件122A的預形成晶粒至晶粒佈線130。個別晶粒104接著可在操作5020測試。測試可在使電路探針與晶粒測試墊接觸的情況下在晶圓級進行，其中該等晶粒測試墊可與接觸墊140穿插。在此配置中，部分金屬密封件122A可允許晶粒與測試引擎之間在晶圓上的連接性，以增強測試。根據實施例，測試可用以將晶粒分級成群組，例如，以識別良好及不良晶粒叢集。在操作5030，接著可將良好叢集內的晶粒組100動態地切出至指定的經拼接晶粒結構中。
直到此時，繪示於圖2及圖3中的晶粒組100未顯示通過晶粒至晶粒佈線130的劃線。然而，當對晶粒組100或個別晶粒104劃線時，亦可執行通過晶粒至晶粒佈線130的劃線或分割。圖5B係根據一實施例之包括具有經劃線晶粒至晶粒佈線130之經採集晶粒104的晶片150的示意俯視圖繪示。如圖5B所示，劃線可伴隨著切穿晶粒至晶粒佈線130、或更具體地伴隨著切穿拼接佈線136、或可選地切穿晶粒佈線135、或二者。劃線通過晶粒至晶粒佈線130接著可導致晶粒至晶粒佈線（其現在未在晶粒之間連接）的末端137，其因此將沿著所得晶片150或封裝的經切塊邊緣152。然而，由於將不會使用晶粒至晶粒佈線130的此分割部分，故此可不影響經拼接晶粒104的效能。在一實施例中，將已經分割的晶粒至晶粒佈線130線（及關聯電力供應網路）電隔離。隔離可包括三態化，或以其他方式與晶粒的核心電路斷開。在切塊後，可將晶粒104或晶粒組100進一步整合成離散晶片150或經受進一步封裝序列。
在一實施例中，晶片150結構可包括半導體基材101、經圖案化至半導體基材101中的第一晶粒104的第一FEOL晶粒區域110（例如，110A，圖2），其中第一FEOL晶粒區域110包括第一裝置區域112及第一輸入/輸出區域114。BEOL增層結構120跨越第一裝置區域112及第一輸入輸出區域114，且晶片邊緣152相鄰於第一輸入輸出區域114。在此實例中，可假定切塊係在圖2的晶粒104A、104B之間。根據實施例，BEOL增層結構120包括連接在第一輸入/輸出區域114與在晶片邊緣152之晶粒至晶粒佈線130末端137之間的晶粒至晶粒佈線130（見圖5B）。在一實施例中，連接至晶粒至晶粒佈線130的第一輸入/輸出區域114係以關斷狀態隔離。隔離可包括三態化或以其他方式與晶粒的核心電路斷開。如圖所示，BEOL增層結構120可包括相鄰於第一輸入/輸出區域114的第一部分金屬密封件122A，其中晶粒至晶粒佈線130延伸通過第一部分金屬密封件122A中的第一開口123。
可包括沿著一個、複數個、或所有晶粒邊緣的晶粒至晶粒佈線130。在一實施例中，亦可將第二晶粒104的第二FEOL晶粒區域110（例如，110C，圖2）圖案化至相同的半導體基材101中，其中第二FEOL晶粒區域110包括第二裝置區域112及第二輸入/輸出區域114。在一實施例中，第一FEOL晶粒區域110（例如，110A）包括第三輸入/輸出區域114，且BEOL增層結構120跨越第二FEOL晶粒區域110（例如，110C）、第二輸入/輸出區域114、及第三輸入/輸出區域114，且BEOL增層結構120額外地包括連接在第二輸入/輸出區域與第三輸入/輸出區域之間的第二晶粒至晶粒佈線130。此外，第二部分金屬密封件122A可相鄰於第二輸入/輸出區域114，且第三部分金屬密封件122A可相鄰於第三輸入/輸出區域114，其中第二晶粒至晶粒佈線130延伸通過第二部分金屬密封件122A中的第二開口123並通過第三部分金屬密封件122A中的第三開口123。
迄今已描述預形成晶粒至晶粒佈線130及金屬密封件的實施例。在替代處理序列中，客製化密封環可在晶粒測試後形成。圖6A係根據實施例之對具有完全金屬密封件122B之晶粒測試及劃線的方法的流程圖。圖6B係根據一實施例之可使用圖6A之序列製造之包括完全金屬密封件122B的晶粒104的示意俯視圖繪示。在操作6010，BEOL增層結構120僅部分地形成。亦即，已形成金屬佈線的顯著部分，但處理尚未持續至製造接合墊的程度。在此階段，金屬佈線的處理尚未達到習知晶圓測試方法的程度。在操作6020，基於製程資料分級晶粒叢集（例如，識別為良好或不良）。例如，該製程資料可基於來自前段製程(FEOL)及/或早期的BEOL製造階段的早期電性測試資料、光學測試資料、以及晶圓晶粒位置的產率趨勢。資料可包括電性測試或光學檢測資料。例如，電性測試資料可包括探測（觸控）測試，以判定電晶體或互連件、簡單電路（例如，環形振盪器或類似者）的電性品質。探測的觸壓(touchdown)測試可伴隨著後續的清潔/修復操作。亦可利用無接觸測試分級晶粒。例示性的無接觸測試方法包括光學檢測、及系統的（例如，晶圓圖）及歷史的趨勢、及計畫產率，以識別該等晶粒組。無接觸測試可包括射頻、或光學探針，或使用傳播至受測晶粒的測試信號來探測遠端區域。基於此資訊，BEOL增層結構120的形成係在操作6030完成以包括在指定晶粒組之間的晶粒至晶粒佈線130。不良叢集內的晶粒104可不互連。具體地說，如圖6B所示，拼接佈線136可不形成在預形成晶粒佈線135上方，其可保持未連接並埋入在BEOL增層結構120內側。在一些實施例中，在操作6040，完全金屬密封件122B僅形成在將變成經拼接晶粒組100的指定晶粒組或如圖6B所示的單一晶粒組周圍。以此方式，BEOL增層結構120的未用層可接著用以形成客製化金屬密封件、佈線、及晶粒組。在操作6050，接著對晶粒組100劃線。
根據實施例的採集方法可用於以下的整合：可係主動或被動的其他組件（諸如電容器、電感器、電阻器、電力管理積體電路(IC)等等，包括用於邏輯或記憶體擴展的介接條）的各種陣列化結構。主動結構包括以矽為基礎的結構以及適用於電子裝置的其他類型的材料，諸如GaAs、InP等。陣列採集亦可延伸至包括太陽能、顯示器、用於自動化測試儀器(ATE)的探測針陣列、現場可程式化閘陣列(FPGA)等的其他應用。
圖7係根據一實施例之使用經連接/經拼接共置組件210的示意俯視圖繪示多組件裝置擴縮。圖7的一般概念（其中顯示多組件裝置200可從包括組件210之陣列的基材採集）類似於圖1A至圖1C的晶粒採集概念。類似地，組件可具有預製造的組件至組件佈線230，或可具有如先前使用晶粒組100所描述的客製化組件至組件佈線。多個組件210可例如針對容量擴縮使用組件至組件佈線230在多組件裝置200中互連。例如，當組件210係被動裝置（諸如電阻器、電容器、或電阻）時，可適當地連接組件210以獲得期望性質（例如，並聯電容器以增加電容）。像是縱橫比的物理性質，或其他所欲的非矩形形狀可係可行的。類似地，可適當地跟隨其他被動性質，諸如電感、電阻等。在此一實施例中，多組件裝置200可具有共用端子205（見圖8A至圖8B）以用於安裝在具有微凸塊190的晶片或封裝上。替代地，組件210之各者可共置且不彼此電連接。在此一情況中，多組件裝置200內的組件210可各具有自身的端子205。如圖所示，組件採集可用以選擇不同尺寸或形狀的組件及組件組。
現在參照圖8A，提供包括根據一實施例的複數個多組件裝置200的晶片150（諸如相關於圖4於先前描述者）的示意截面側視圖繪示。如圖所示，多組件裝置200可相鄰於導電凸塊142安裝至BEOL增層結構120的底側121上。取決於功能，多組件裝置200可具有不同的尺寸及/或形狀。例如，尺寸及形狀可取決於功能、容量、或匹配晶片內之電路區塊（亦稱為智慧財產(IP)區塊或功能區塊）的區域而選擇。
圖8B係根據一實施例之包括複數個多組件裝置200之封裝250的示意截面側視圖繪示。在所繪示的例示性實施例中，封裝250可包括封裝在模製化合物層160中的一或多個晶片150。再分布層(redistribution layer, RDL) 170可接著形成在晶片150的主動側面及模製化合物層160上方。再分佈層可包括複數個介電層173及電佈線層175（例如，銅、鋁等）及在RDL 170之底側171上的複數個接合墊172。類似於圖8A的晶片150結構，一或多個多組件裝置200可相鄰於導電凸塊174（例如，銲料凸塊）安裝至RDL 170的底側171上。
圖9係根據一實施例之安裝在晶片150或封裝250之底側121、171上的複數個多組件裝置200的示意仰視圖繪示。如圖所示，各多組件裝置200的尺寸或形狀可不同。各多組件裝置200可額外地包括可連接或可不連接在一起的一組共置組件210。
在一實施例中，電子結構（例如，晶片、封裝）包括佈線層（例如，BEOL增層結構120或RDL 170）、及在佈線層之頂側上的一或多個晶粒。例如，晶粒可在一或多個晶片150內。複數個導電凸塊142、174係在佈線層的底側上，且多組件裝置200側向地相鄰於該複數個導電凸塊而接合至佈線層的底側。根據實施例，多組件裝置200包括複數個共置組件210。各組件210可可選地形成在相同基材中，諸如用於先前描述之FEOL晶粒區域110的矽晶圓102。在一實施例中，複數個共置組件的各組件210包括不同（相異）的端子。在一實施例中，複數個共置組件包括組件至組件佈線230。在一實施例中，組件210可係被動組件，諸如電容器、電感器、或電阻器。組件210可係其他裝置，諸如電源管理IC。
現在參照圖10，提供根據一實施例之安裝在晶粒或封裝之底側上的不規則形狀的多組件裝置200的示意俯視圖繪示。如圖所示，晶粒或封裝內之晶粒的FEOL晶粒區域110可包括複數個電路區塊151以執行不同功能。根據實施例，組件210可經採集以獲得特定形狀或尺寸以容納或適配在指定的電路區塊151區域內，該區域可具有不規則形狀（例如，非矩形）。以此方式，多組件裝置200不具有相鄰電路區塊的重疊區域。在一實施例中，多組件裝置200在具有與多組件裝置200之非矩形區域等同之區域的電路區塊下方來接合至佈線層的底側。在一具體實施例中，多組件裝置200包括在高電力消耗電路區塊（諸如CPU、GPU等）下方的複數個電力管理IC。因此，當拼接在一起時，各額外組件210可用以將電流的加法單元提供給對應的電路區塊。因此，額外電流源可藉由將多個組件210拼接在一起而擴縮。在所繪示的例示性實施例中，電路區塊及對應的多組件裝置200具有L形，然而此係為說明之目的提供，且根據實施例的多組件裝置200可採取各種不規則形狀。圖11係根據一實施例之用於從組件基材（例如，晶圓）202採集不規則形狀的多組件裝置200的示意俯視圖繪示。
再次簡短地參照圖7，裝置擴縮的一般原理可應用於所有實施例。圖12A係根據一實施例之使用共置晶粒104及以晶粒至晶粒佈線130連接之晶粒104的示意俯視圖繪示多晶粒組擴縮。藉由說明的方式，以下描述係相關於記憶體應用而提供，然而此意圖係說明性的且實施例並未受限於此。如圖所示，所描述的採集技術可用以採集晶粒組100，以在記憶體的背景中擴展容量及/或頻寬。此可應用至各種記憶體應用，諸如SRAM、MRAM、DRAM、NVRAM、NAND、快取記憶體等。如圖所示，各晶粒104可包括一個FEOL晶粒區域，該FEOL晶粒區域包括裝置區域112及（多個）輸入/輸出區域114。容量可藉由使用晶粒至晶粒佈線130將一系列晶粒104拼接在一起而增加。頻寬可藉由將晶粒104的額外列包括在晶粒組104內而增加。以此方式，可從晶圓102（或晶圓堆疊）採集特定晶粒組100的容量及頻寬以符合產品需求，及來自相同來源晶圓102的多個產品需求。
雖然晶粒至晶粒佈線130僅繪示在晶粒104的列內，應理解晶粒至晶粒佈線130亦可垂直地包括在不同列中的晶粒104之間，例如，如原本在圖1A中所繪示。此外，本文描述的採集技術不限於具有晶粒104或區域的固定列/行比的特定配置。應理解圖12A中的特定繪示顯示在晶粒104的單一側上的顯示輸入/輸出區域114。此可表示外部輸出邏輯之配置的一般方向。然而，輸入/輸出區域114可位於其他晶粒邊緣處，且具體而言在有晶粒至晶粒佈線130處。因此，將圖12A中的簡化繪示及本文中的其他類似圖式理解成說明經拼接結構的潛在方向性，而不係輸入/輸出區域114的不存在。根據實施例，晶粒、晶粒至晶粒佈線130、部分金屬密封件、及完全金屬密封件可針對採集上的靈活性設計。例如，可能對多個晶粒採集1x晶粒（具有自身的輸入/輸出區域）。例如，在繪示於圖12A中之實施例中，此可包括2x晶粒（各具有自身的用於外部通訊的輸入/輸出區域）、或用於晶粒組之外部通訊的單一輸入/輸出區域。在二者情況中，2x晶粒係內部連接的。類似地，圖12A繪示4x晶粒係內部連接的此延伸。各種配置均可用於選擇哪些輸入/輸出區域係用於與經連接晶粒組的外部通訊。
圖12B係根據一實施例之使用晶粒至晶粒佈線的示意俯視圖繪示多晶粒組擴縮。在此實施例中，容量可藉由將相同行而非相同列上的多個晶粒104拼接在一起而增加。在此情形中，例如，可將輸入/輸出區域114關斷使得下方晶粒104經組態以通過頂部晶粒104與外側控制器通訊。因此，許多種尺寸及區域配置皆係可行的。
容量可根據實施例藉由晶粒104的垂直堆疊而額外地增加。圖13A係根據一實施例之使用共置晶粒、及以晶粒至晶粒佈線連接之晶粒、及堆疊晶粒的示意俯視圖繪示多晶粒組擴縮。圖13A實質上類似於圖12A，但加入堆疊晶粒104以增加容量。此外，各種晶粒至晶粒佈線130組態皆係可行的。為說明之目的，將晶粒至晶粒佈線130顯示在最上方晶粒104之間。根據實施例，亦可將晶粒至晶粒佈線130提供在相同晶粒層級內的相鄰晶粒104（以列方向及/或行方向而言）之間。在所繪示的例示性實施例中，有四個晶粒層級。因此，各晶粒層級內的晶粒104可使用晶粒至晶粒佈線130彼此連接。不同晶粒層級內的晶粒104可取決於所實施的晶粒堆疊製造技術（諸如堆疊式晶圓(wafer-on-wafer, WoW)及晶圓上晶片(chip-on-wafer, CoW)）以各種方式彼此額外地連接。如先前描述的，堆疊晶粒區域110及晶粒104可包括彼此相異的電路區塊。各晶粒區域可表示完整的系統或子系統。相鄰的晶粒區域可執行相同或不同的功能。
圖13B係根據一實施例之WoW堆疊晶粒組100的示意截面側視圖繪示。圖13C係根據一實施例之包括WoW堆疊晶粒組之晶片150的示意截面側視圖繪示。圖13B至圖13C類似於圖3至圖4，但加入WoW堆疊晶粒組。在此一實施例中，可處理多個晶圓以包括FEOL晶粒區域110及BEOL增層結構120的陣列。晶圓接著可前側對背側、面對面、背側對背側地（例如，混成）接合。在繪示於圖13B中的特定實施例中，晶圓係背側對前側地接合的，其中第一晶圓的半導體基材101接合形成在第二晶圓上的BEOL增層結構120。第一半導體基材101及第一BEOL增層結構120可一起形成第一晶粒層級111，且第二半導體基材101及第二BEOL增層結構可形成第二晶粒層級113。此程序可重複以提供額外的晶粒層級。再者，設想前側對背側、面對面、或背側對背側的不同組合。
根據實施例的WoW接合可包括混成接合，其可包括氧化物-氧化物接合介面及金屬-金屬接合介面二者。因此，第一半導體基材101之背側上的氧化物層可接合至第二BEOL增層結構120中的氧化物層。額外地，第二BEOL增層結構的金屬接觸墊140可接合至第一半導體基材101之背側上的金屬接觸墊119。此外，半導體基材101可包括可連接至接觸墊119的穿矽通孔117以容納垂直互連件。類似於先前描述，WoW及CoW晶粒堆疊可以1X、2X、4X等的堆疊晶粒組採集，其彈性選擇哪些輸入/輸出區域係用於與經連接堆疊晶粒組外部通訊。
現在參照圖13D，提供根據一實施例之CoW堆疊晶粒組100的示意俯視圖繪示。在所繪示之實施例中，一或多個額外晶粒350可接合至在經拼接晶粒組100中的一或多個晶粒104。此一技術亦可用於部分晶粒復原。亦圖示，第一晶粒層級可包括晶粒104A及晶粒104B，其中晶粒104B可相同於或不同於晶粒104A（例如，執行不同功能），且晶粒104A及350可一起執行有用的功能。如先前描述的，晶粒區域及晶粒104A、104B、350可包括彼此相異的電路區塊。各晶粒區域/晶粒可表示完整的系統或子系統。相鄰且堆疊的晶粒區域/晶粒可執行相同或不同的功能。
藉由說明，在圖13E中顯示如本文先前描述之經拼接晶粒104配置的各種可能結果。對於結果(A)，左側晶粒104A係良好的，而經連接的右側晶粒104B在測試後係判定成不良的。此在結果(B)中相反，其中左側晶粒104A係不良的，而經連接的右側晶粒104B係良好的。對於結果(C)，經判定晶粒104A、104B二者皆係良好的。在此特定實例中，推測左側晶粒104A的輸入/輸出區域114將預選擇成與邏輯晶片介接，例如，與相關於圖14A所繪示及描述的實施例一致。因此，左側晶粒104A可能需要運作以用於晶粒組100的操作。對於結果(A)，額外晶粒350可接合至左側晶粒104A。接著可切塊並採集晶粒104A及350的組合。此可避免完全損失掉晶粒組100。然而，對於結果(B)，晶粒組100係不可復原的。對於結果(C)，例如，額外晶粒350可用以增加晶粒組100的容量。應理解雖然例示性實施例係相關於二個下方經拼接晶粒104A、104B及一個額外頂部晶粒350而描述，此係為說明之目的提供，且實施例未受如此限制。額外地，晶粒104A、104B可係各種類型的晶粒，包括XRAM、邏輯等。
根據實施例，晶粒350可面朝下地安裝至包括經拼接晶粒組100的晶圓102上。接著可採用進一步的包裝解決方案。圖13F係根據一實施例之包括晶圓上晶片堆疊晶粒組100之封裝250的示意截面側視圖繪示。在一實施例中，晶粒350可經混成接合至跨越經拼接晶粒104A、104B的BEOL增層結構120，該混成接合可包括在BEOL增層結構120的接觸墊140與晶粒350的接觸墊354之間的金屬-金屬接合，及氧化物-氧化物接合。在一實施例中，接著可將晶粒350封裝在封裝材料180（例如，無機介電質，諸如氧化物）中。此之後可接著穿氧化物通孔的形成以形成垂直互連件182。替代地，可形成導電柱，或可將印刷電路板(PCB)條放置成相鄰於晶粒350以在模製之前用於垂直互連件182。接著可形成封裝RDL 170，例如，如相關於圖8B於先前描述的。根據實施例，晶粒350可可選地包括用於背側連接至RDL 170的TSV 352。
在一些情況中，封裝250可經劃線以切穿晶粒至晶粒佈線130，如圖13G所示。例如，此可在發現第二晶粒104係不良晶粒時發生，如相關於圖13E結果(A)於先前描述。
直到此時，已描述可獲得組件或晶粒組的各種組合以符合特定應用的各種組件與晶片採集結構。例如，晶粒組可使用晶粒至晶粒佈線或堆疊來連接，以形成各種引擎組合、邏輯擴展、容量擴展、頻寬擴展、及晶粒復原。現在將描述各種特定應用。然而，應理解雖然以下實例中的一些可能相關於特定應用而描述，諸如記憶體擴展，應理解此等係例示性應用及實施例未受如此限制。
現在參照圖14A，其係根據一實施例之具有記憶體頻寬及容量擴縮的各種實例的記憶體系統400的示意俯視圖繪示。圖14B係根據一實施例之圖14A的記憶體系統400的示意截面側視圖繪示。如圖所示，記憶體系統400可包括配置在邏輯晶片402（或封裝）周圍的一或多個晶片150（或封裝）。各晶片150可包括使用晶粒至晶粒佈線130拼接在一起的一或多個晶粒104。晶片150內的晶粒104各者可係相同類型或不同類型的晶粒。例如，最接近邏輯晶片402的晶粒104可經組態以處理與邏輯晶片402的通訊。例如，此第一晶粒104可係記憶體快取記憶體或控制器記憶體晶粒，其可包括劃分用於與額外晶粒104通訊之信號，進一步下降連鎖勝晶片150的緩衝器。如先前描述的，堆疊晶粒區域110及晶粒104可包括彼此相異的電路區塊。各晶粒區域可表示完整的系統或子系統。相鄰的晶粒區域可執行相同或不同的功能。
在繪示於圖14B中的例示性實施方案中，晶片150及邏輯晶片402可使用導電凸塊174（例如，銲料）安裝在包括電佈線552的配線基材550上。如圖所示，相鄰於邏輯晶片402之晶片150的輸入/輸出區域114可如同外部輸入/輸出地運作，以經由配線基材550與邏輯晶片402通訊。應理解其他封裝解決方案係可行的，且實施例未受如此限制。
現在與圖3組合地參照圖14A，在一實施例中，多晶粒結構包括晶片150，該晶片包括經圖案化至半導體基材101中的第一晶粒104A（例如，最接近包括控制器功能的主邏輯晶片402）的第一前段製程(FEOL)晶粒區域110A及經圖案化至半導體基材101中的第二晶粒104B的第二FEOL晶粒區域110B，其中第二FEOL晶粒區域110B與第一FEOL晶粒區域110C分開。第一FEOL晶粒區域110A可包括第一-第一側191及相對於該第一-第一側的第一-第二側192、及相鄰於第一-第一側191的第一輸入/輸出區域114A，且第二FEOL晶粒區域110B包括第二-第一側193及與該第二-第一側相對的第二-第二側194、及相鄰於第二-第一側193的第二輸入/輸出區域，其中第一FEOL晶粒區域110A的第一-第二側192相鄰於第二FEOL晶粒區域110B的第二-第一側193。如圖3所示，後段製程(BEOL)增層結構120跨越第一FEOL晶粒區域110A及第二FEOL晶粒區域110B，其中BEOL增層結構120包括連接第二輸入/輸出區域114B及第一FEOL晶粒區域110A（例如，連接至第一FEOL晶粒區域110A的對應輸入/輸出區域）之晶粒至晶粒佈線130。
可針對額外的記憶體擴展將額外的晶粒拼接在一起。例如，亦可將第三晶粒104C的第三FEOL晶粒區域圖案化至半導體基材101中，其中第三FEOL晶粒區域與第一FEOL晶粒區域110A及第二FEOL晶粒區域110B分開。類似地，第三FEOL晶粒區域可包括第三-第一側195及相對於第三-第一側195的第三-第二側196、及相鄰於第三-第一側195的第三輸入/輸出區域114C，其中第二FEOL晶粒區域110B的第二-第二側194相鄰於第二FEOL晶粒區域的第三-第一側195。類似地，BEOL增層結構120跨越第三FEOL晶粒區域，並包括連接第三輸入/輸出區域114C及第二FEOL晶粒區域110B（例如，連接至第一FEOL晶粒區域110A的對應輸入/輸出區域）的第二晶粒至晶粒佈線130。如圖所示，具有第四輸入/輸出區域114D的第四晶粒104D可額外地連結至第三晶粒104C，並依此類推。
應理解實際的記憶體系統將可能具有更平衡的記憶體，且不同尺寸的晶片150的說明僅用於說明之目的，以顯示使用經採集晶粒組之記憶體擴縮的可能性。
亦可將額外的經拼接晶粒串定位成彼此相鄰，以例如用於頻寬擴展。現在參照圖14A之包括六個晶粒104的頂部晶片150，該六個晶粒包括類似地配置並與如先前所描述的第一晶粒104A、第二晶粒104B、第三晶粒104C並排的第一晶粒104A’、第二晶粒104B’、及第三晶粒104C’等，其中輸入/輸出區域對準並定位成相鄰於邏輯晶片402且與該邏輯晶片電連接。
根據實施例，記憶體系統400的晶粒可係快取記憶體、NAND、SRAM、MRAM、NVRAM、DRAM、或其他「X」RAM的任何者或組合。
在一特定實施例中，具有外部輸入/輸出區域114的第一晶粒係記憶體快取記憶體晶粒，且後續晶粒係其他類型的記憶體晶粒（例如，XRAM）。在一實施例中，第一晶粒104A包括未包括在後續經拼接晶粒（104B、104C、104D等）中的輸入/輸出（例如，資料）緩衝器。因此，晶片150的功能可某種程度地類似於使用資料緩衝器晶片以降低及最小化伺服器記憶體匯流排上之負載的四晶粒封裝(quad die package, QDP)負載降低配置，儘管晶粒104在本實施例中可係串聯連接的。替代地，當晶粒係相同類型的晶粒時，儘管未操作，但可將類似輸入/輸出緩衝器包括在晶粒中，其中內部鏈路提供晶粒之間的通訊。
在一實施例中，晶粒104A、104A'可係經組態以與邏輯晶片402通訊的控制器記憶體晶粒，且後續經拼接晶粒（104B、104C、104D、104B’、104C’、104D’等）係經組態以通過控制器記憶體晶粒與邏輯晶片通訊的服務記憶體晶粒。因此，晶片150的功能可某種程度地類似於3D堆疊之具暫存器的記憶體模組。
類似於先前描述，晶片150可包括沿著存在晶粒至晶粒佈線130的晶粒邊緣的部分金屬密封件122A。例如，第一部分金屬密封件122A可經定位成相鄰於第一FEOL晶粒區域110A的第一-第二側192，且第二部分金屬密封件122A可經定位成相鄰於第二FEOL晶粒區域110B的第二-第一側193，其中晶粒至晶粒佈線130延伸通過第一部分金屬密封件中的第一開口及第二部分金屬密封件中的第二開口。此一配置可對所有的晶粒至晶粒佈線130提供。
根據實施例的記憶體系統400亦可包括額外地與經拼接晶粒組組合的堆疊晶粒組。以此方式，拼接可發生在堆疊晶粒組中的任何或所有晶粒層級之間。此外，堆疊晶粒組可包括如相關於圖13A至圖13G於先前描述的CoW或WoW晶粒堆疊。
在一實施例中，WoW晶粒堆疊可用以在記憶體系統400中形成多晶粒結構，其中半導體基材、第一FEOL晶粒區域、第二FEOL晶粒區域、及BEOL增層結構形成第一晶粒層級111及混成接合至第一晶粒層級111的第二晶粒層級113。第二晶粒層級113可包括經圖案化至第二半導體基材中的第三晶粒的第三前段製程(FEOL)晶粒區域及經圖案化至該第二半導體基材中的第四晶粒的第四FEOL晶粒區域，其中該第四FEOL晶粒區域以與第一晶粒層級類似的方式與第三FEOL晶粒區域分開。例如，第一晶粒層級及第二晶粒層級可包括堆疊記憶體晶粒，如圖13A所示。
在一實施例中，CoW晶粒堆疊可用以在記憶體系統400中形成多晶粒結構，其中第二晶片係面對面地與BEOL增層結構混成接合，且封裝材料（例如，無機介電質）在BEOL增層結構上側向地圍繞第二晶片，如圖13F至圖13G所繪示。例如，第二晶片可係額外的記憶體晶粒，如圖13A所示。亦可執行前側對背側或背側對背側混成接合，而非面對面混成接合。
在又一額外說明性實施方案中，晶粒採集技術可用於可擴縮網路系統。現在參照圖15A至圖15B，根據實施例之從晶圓採集網路晶粒的特寫示意俯視圖繪示。類似於先前描述的實施例，網路晶粒104可包括晶粒區域110，該晶粒區域包括裝置區域112及可配置在任何邊緣或隅角周圍以用於與相鄰晶粒104連接的（多個）輸入/輸出區域114。在繪示於圖15A的特定實施例中，1X網路單晶粒組及2X網路多晶粒組定，或二個1X網路晶粒可從有一不良晶粒的2x2晶粒陣列劃線出。圖15B繪示4X網路晶粒組100。類似於先前實施例，部分金屬密封件可沿著存在晶粒至晶粒佈線130的晶粒104邊緣形成。額外地，晶粒組可包括多個晶粒層級，如同CoW或WoW的描述。如先前描述的，堆疊晶粒區域110及晶粒104可包括彼此相異的電路區塊。各晶粒區域可表示完整的系統或子系統。相鄰的晶粒區域可執行相同或不同的功能。
圖15C係根據一實施例之網路晶粒組100的特寫示意俯視圖繪示。圖15C的晶粒組100在輸入/輸出區域114的位置上與圖15B的晶粒組不同，其位於晶粒組100的中心區域中，此可降低功率及延時。亦在圖15C中顯示相鄰於晶粒至晶粒佈線130所在之輸入/輸出區域114的完全金屬密封件122B及部分金屬密封件122A。在晶圓層級，所繪示的網路晶粒組100可係橫跨晶圓的重複圖案。在不良晶粒104發生時，採集可與如本文描述的其他實施例所描述者類似地發生。
現在參照圖15D，提供根據一實施例之晶圓上的網路晶粒104的陣列的特寫示意俯視圖繪示。圖15D的配置實質類似於圖15A中所繪示者，但差別在於裝置區域112可對應於基本網路功能，且額外的選擇性網路或其他功能可位於次要區域115中。在此情況中，輸入/輸出區域114係沿著裝置區域112的邊緣定位，其中晶粒104可使用延伸通過部分金屬密封件的晶粒至晶粒佈線130連接。
圖15E係根據一實施例之包括配置在經採集單一晶粒組網路晶片150周圍的複數個邏輯晶片402的模組的繪示。圖15F係根據一實施例之包括配置在經採集多晶粒組網路晶片402周圍的複數個邏輯晶片402的模組的繪示。在所繪示的實施例中，可將圖15D的晶粒104採集成適當尺寸的晶粒組，以提供經擴縮的網路資源。網路晶片150（或封裝）可支援如所繪示的邏輯晶片402（例如，SOC），或亦可用以支援其他功能（其他邏輯、XRAM等），並可配置成3D（例如，如先前描述的CoW或WoW）。亦可連接額外的晶片404以支援替代功能。因此，並非連接至網路晶片402的所有晶粒或晶片皆需要係相同的類型。應理解繪示於圖15A至圖15F的實施例顯示矩形，或此係說明性的八邊形網路元件，且當可能對其他系統有用時，實施例亦可採用其他非矩形形狀，諸如三角形、六邊形、圓形等。
網路晶片採集的替代配置繪示於圖15G至圖15H中。圖15G係根據一實施例之從晶圓102採集網路晶粒104的示意俯視佈局圖繪示。圖15H係根據一實施例之包括多個網路晶粒104之晶粒組100的示意俯視圖繪示。此一實施方案類似於圖15A至圖15F的先前實施例，但差別在於網路區域116跨越晶粒104之單一側上的輸入/輸出區域114。在此情形中，各種晶粒組1X、2X、4X、8X、12X等可取決於終端應用及晶圓102產率來採集。在此情形中，在網路區域116之相對側上的晶粒104可係相同類型或不同類型（執行不同功能）的晶粒。根據實施例的網路區域116可包括使資料能從一個晶片傳播至另一者的電路。此類網路可係電路交換網路、或封包交換網路，並可包括縱橫式功能性。連接性可係線性、二維、或其他拓樸的。額外地，網路區域可包括快取記憶體元件或其他邏輯功能。採集可包括切塊所需數目的單元，或甚至具有比所需單元更多的單元並接受一或多個故障單元。例如，包括12X晶粒的經採集晶粒組100可包括十二個良好晶粒、或十個良好晶粒及二個不良晶粒。額外地，冗餘性可藉由包括一或多個額外單元（晶粒）、或完整的子系統而加入。在單元故障的情況下，可以良好單位替換。冗餘性可係在製造時，或可在現場替換。在所繪示的實施例中，網路區域116更類似於匯流排，或類似於如接下來將描述的介接條，但仍整合在晶片上。
根據實施例的拼接及採集技術可用以形成各種陣列化結構。圖16A係根據一實施例之使用經拼接介接條500的邏輯擴縮及記憶體擴縮二者的示意俯視圖繪示。如圖所示，介接條500A的功能可如同通訊條以將模組性提供給包括CPU、GPU、網路、快取記憶體、信號處理器、緊連邏輯等的邏輯晶片402及系統單晶片的各種組合。根據實施例的介接條500A可用以在二或更多個晶片之間提供高頻寬、低功率、可擴縮連接性。通訊條的使用允許輸入輸出(I/O)端子在邏輯晶粒上的位置的靈活性，該等I/O端子不必位於晶粒/晶片邊緣處。此外，具有開始及端點位置的靈活性。在一些實施例中，介接條500A可包括活性矽片，並可提供邏輯晶片402之設計的靈活性且簡易性。晶片150（諸如記憶體晶片）的群組可使用介接條500B（例如，記憶棒）額外地與邏輯晶片402耦接，其可可選地經串聯放置以增加記憶體密度。因此，根據實施例，可定製連接性組織，且甚至頻寬及延時。此外，邏輯晶片402無需預先約定以提供最大頻寬及佈線資源。可調整圖16A中的配置以提供記憶體容量及/或短邏輯連接性。
根據實施例的介接條500可與本文描述的晶粒及組件類似地採集。例如，如圖16B所示，可分割具有條至條佈線530的特定區段504以獲得更大或更小的系統。同樣地，可移除任何不良區段504。圖16C係根據一實施例之經拼接介接條500的示意截面側視圖繪示。如圖所示，區段504可提供在基材501中，諸如矽基材。基材501可包括活性矽（或其他材料）以包括諸如邏輯、轉發器(repeater)、每秒浮點運算數、快取記憶體、記憶體壓縮器及解壓縮器、控制器、本地處理元件等的特徵。若合適，亦可將其他非矽技術（諸如但不限於GaAs）或甚至將光學互連技術（該等技術中的許多技術皆為矽所支援）用於基材501。佈線層520可包括一或多個金屬及介電質層。佈線層520可使用薄膜技術、或傳統的BEOL處理技術（諸如金屬鑲嵌法等）形成。佈線層520可包括配線層，諸如下配線層、中配線層、及上配線層。配線層可可選地具有不同厚度，其中M_high最厚，且M_low最薄。在一些實施例中，服務品質可用以基於需求諸如（延時、功率等）來組織金屬使用量。在一實施例中，具有低延時需求的高優先級訊務可位於較高（較厚）層，而更高延時寬容度的大量訊務可位於較低（較薄）層。配線層531可針對互連性延伸區段504的實質長度，而條至條佈線530係用以連接相鄰區段504。佈線層520可終止於可進一步與各種封裝序列連接的接觸墊540。
類似解決方案亦可用以採集客製化舖磚式中介層陣列。圖17A係根據一實施例之包括安裝在具有經連接佈線區域630之中介層600上的複數個晶片150的模組的示意截面側視圖繪示。圖17B係根據一實施例之在具有經連接佈線區域630的中介層基材602上的劃線區域的示意俯視圖繪示。類似於先前實施例，區段604可提供在基材601中，諸如矽基材，且所產出的區段604可經客製化劃線以形成中介層600。中介層600可包括用於垂直連接的TSV 652。佈線區域630可形成在與佈線層520類似的佈線層620中。在一例示性應用中，此一組態可用以形成包括使用導電凸塊174（例如，微凸塊）安裝在中介層600上的晶片150的現場可程式化閘陣列(FPGA)，其中中介層600使用導電凸塊674安裝至封裝基材上。球柵陣列(ball grid array, BGA)球774可放置在封裝基材700的相對側上以用於進一步整合。
直到此時，已描述各種陣列化結構的客製化採集。在許多情況中，包括刀片切塊及雷射剝蝕的習知切塊技術可沿著陣列化區域之間的預定街道或切塊區域執行。根據實施例，可程式化切塊技術亦可用以為切塊區域的選擇提供額外靈活性，並支援具有經降低街道寬度或材料損失的精細切塊。二種此類可程式化切塊技術包括雷射輔助切塊（其可包括雷射剝蝕或隱形切塊，其係較乾淨、較不造成損壞、並可具有較小劃線的）及化學蝕刻切塊（其可係濕式或電漿為基礎的）。
圖18係根據實施例之對晶粒測試及使用可程式化切塊劃線之方法的流程圖。從操作1802開始，接收包括FEOL晶粒區域及佈線層的晶圓以完成晶粒至晶粒佈線。晶圓接著可在操作1804測試以判定良好及不良的FEOL晶粒區域。此資訊接著用以在操作1806產生識別有效晶粒組100的映像，且映像資訊接著在操作1808儲存。切塊工具接著在操作1810檢索該映像並可在操作1812執行可程式化切塊，其可包括，例如，雷射輔助切塊流程序列1814或化學蝕刻切塊流程序列1822。
雷射輔助切塊流程序列1814可可選地包括在操作1816雷射刻槽晶圓的前側。例如，此可係通過佈線層/BEOL增層結構向下至基材的第一雷射切割處理（例如，剝蝕）。因此，此可包括，例如，切穿晶粒至晶粒佈線130。接著執行深雷射輔助切塊操作1818，其中將雷射束脈衝打開及關斷以產生經損害晶體結構線。在操作1820，接著分開晶粒。此可包括斷裂以使裂紋沿著雷射圖案傳播。
化學蝕刻切塊流程序列1822可包括類似於序列1814的可程式化雷射刻槽操作1824，其中雷射係用以將佈線層/BEOL增層結構向下切開至基材。可沉積一遮罩層，並接著使用雷射切割（例如，剝蝕）通過遮罩層及BEOL增層結構二者來圖案化。此可避免額外的微影操作，並可良好地定義（例如，＜1 µm邊緣）。電漿或濕式化學輔助切塊接著可在操作1826執行，其中可微影地定義蝕刻遮罩，之後接著部分地或完全地通過半導體基材的電漿或濕式蝕刻。在操作1828，接著可分開晶粒。在執行部分電漿或濕式蝕刻時，此可可選地包括背研磨半導體基材。
任一可程式化切塊技術可用以達成精細切塊，及材料損失減輕。此有助於緻密的陣列化結構的整合。額外地，可程式化切塊技術對形狀、尺寸、或佈局限制係非常有彈性的。此允許切塊任何形狀之晶粒組的自由度。此能力因此允許使用根據實施例的可程式化切塊對經切塊晶粒組實現額外的可靠性邊限改善。
現在參照圖19A，提供根據一實施例之晶粒組100在劃線前的示意俯視圖繪示，其中FEOL晶粒區域110係通過部分金屬密封件122A使用晶粒至晶粒佈線130互連。亦可將完全金屬密封件122B提供在晶粒組100周圍。因此，此例示性配置可係相關於圖1C於先前描述的預配置晶粒組100。然而，應理解此特定組態係例示性的，且用於可靠性邊限改善的下列結構可經整合至其他晶粒組100組態中。
根據實施例的晶粒區域可具有用於晶圓驗收測試、程序統計等以監測晶圓製程、對準等的對應服務結構702。因此，此等服務結構702通常可沿著晶粒及光罩邊緣定位。
仍參照圖19A，服務結構702可經配置在金屬密封件外側（例如，在完全金屬密封件122B環外側）。各種服務結構可包括用於測試及分級良好/不良晶圓驗收測試，或用於控制用於調諧的程序統計的電測試墊，以及對準特徵，並可形成為BEOL增層結構的部分。如圖19A所示，FEOL晶粒區域110的一者已經測試並發現係有瑕疵的。根據實施例的可程式化切塊方法可用以將如圖19B所示的有瑕疵的FEOL晶粒區域110切出，並復原良好晶粒，從而改善邊限。例如，所得結構可相似於圖5B的結構。劃線可可選地移除服務結構702。替代地，服務結構702可在劃線後保留在晶粒組100中。
現在參照圖20A，提供根據一實施例之晶粒組100在劃線前的示意俯視圖繪示，其中服務結構702係位於相鄰的FEOL晶粒區域之間的未劃線之劃線區域125中。此可不包括所有的服務結構702，雖然其等可重定位成可能程度。在此實例中，服務結構702係位於FEOL晶粒區域110之間，其可導致實體介面(Phy)距離增加。服務結構702可位於晶粒至晶粒佈線130線的上方、下方、或之間（側向地、垂直地）。現在參照圖20B，在晶粒的一者係不良的，且良好晶粒係從晶粒組100復原的情況中，劃線可在用於各FEOL晶粒區域110的服務結構702之間執行。因此，沿著此晶粒邊緣至主動裝置區域的Phy距離增加，其可幫助增加經復原晶粒的可靠度及邊限，因為濕氣、離子、及裂紋會需要傳播更長的距離。因此，可保留服務結構702的原始功能，而增加的實體距離可幫助改善部分金屬密封件122A結構的可靠性。在一實施例中，將已經分割的晶粒至晶粒佈線130線（及關聯的電力供應網路）電隔離。隔離可包括三態化，或以其他方式與晶粒的核心電路斷開。此施用至晶粒至晶粒佈線130以及任何支援電力網路二者。
圖21係根據一實施例之經劃線晶粒組的示意俯視圖繪示，其中根據一實施例劃線係在相鄰的FEOL晶粒區域110的輸入/輸出區域114的一相對側上。在此一實施例中，可程式化切塊可用以藉由包括多個部分金屬密封件122A及可選地包括相鄰FEOL晶粒區域110的一部分（諸如輸入/輸出區域114）而提供免於濕氣、離子、及裂紋的額外保護。如圖所示，切塊通過不良晶粒區域110。因此，藉由增加距離、部分金屬密封件的數目、及保留未損壞的晶粒至晶粒佈線130，從不良晶粒借得空間以改善可靠性。在一實施例中，FEOL晶粒區域110中的內部輸入/輸出區域114在連接至BEOL增層結構接觸墊時以關斷狀態隔離，其可允許與使用晶粒至晶粒佈線130來保持連接的額外輸入/輸出區域114產生外部接觸。以關斷狀態隔離可包括三態化、或外部的晶粒至晶粒佈線130以其他方式與晶粒的核心電路斷開。此可僅連接至通往其他晶粒的配線。其可通往接觸墊或任何其他墊。若晶粒至晶粒佈線130被分割，所需要的係具有隔離緩衝器（收發器或接收器）的能力。
此一經復原晶粒組態可經設計成末端模組應用，以納入額外晶片150區域及額外導電凸塊的可能性。例如，圖22繪示安裝在包括額外的（多個）未開啟接合墊802的佈線基材800上的正常晶片150，該（等）未開啟接合墊可以絕緣層804覆蓋。在晶片150包括具有額外的劃線區域125及額外的輸入/輸出區域114的經復原晶粒時，（多個）接合墊802可藉由移除絕緣層而開啟，並可施加額外的導電凸塊184。以此方式，晶粒至晶粒佈線130亦可保留。
在一實施例中，晶片結構包括半導體基材101、經圖案化至半導體基材101中的第一晶粒104A的第一FEOL晶粒區域110A。第一FEOL晶粒區域110A包括第一裝置區域112及第一輸入/輸出區域114。劃線區域125相鄰於第一輸入/輸出區域114。第二輸入輸出區域114亦經圖案化至該半導體基材中而相鄰於該劃線區域125，並相對於第一輸入/輸出區域114。BEOL增層結構120跨越第一裝置區域112、第一輸入/輸出區域114、劃線區域125、及第二輸入/輸出區域114。BEOL增層結構120額外包括連接第一輸入/輸出區域114及第二輸入/輸出區域114的晶粒至晶粒佈線130。在一實施例中，經劃線晶片邊緣152可相鄰於第二輸入/輸出區域114，如圖23所繪示。由於晶粒至晶粒佈線130被保留，第一輸入/輸出區域可在連接至BEOL增層結構接觸墊140時以關斷狀態（例如，三態化）隔離。此可僅連接至通往其他晶粒的配線。其可不通往接觸墊或任何其他墊。若晶粒至晶粒佈線130被分割，所需要的係具有隔離緩衝器（收發器或接收器）的能力。部分金屬密封件122A亦可經定位成相鄰於第一輸入/輸出區域114及第二輸入/輸出區域114，其中晶粒至晶粒佈線130延伸通過第一部分金屬密封件122A中的第一開口及第二部分金屬密封件122A中的第二開口。服務結構702可額外地在第一輸入/輸出區域114與第二輸入/輸出區域114之間的劃線區域125中。
在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化對採集陣列化結構係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵及動作應理解為可用於說明之申請專利範圍的實施例。
100:晶粒組 101:基材 102:晶圓 104:晶粒 104A:晶粒 104A':晶粒 104B:晶粒 104B':晶粒 104C:晶粒 104C':晶粒 104D:晶粒 110:FEOL晶粒區域 110A:FEOL晶粒區域 110B:FEOL晶粒區域 110C:FEOL晶粒區域 110D:FEOL晶粒區域 111:第一晶粒層級 112:裝置區域 113:第二晶粒層級 114:輸入/輸出區域 114A:第一輸入/輸出區域 114B:第二輸入/輸出區域 114C:第三輸入/輸出區域 114D:第四輸入/輸出區域 115:次要區域 116:網路區域 117:穿矽通孔 119:接觸墊 120:後段製程(BEOL)增層結構 121:底側 122:金屬密封件 122A:部分金屬密封件 122B:完全金屬密封件 123:開口 125:劃線區域 130:晶粒至晶粒布線 132:通孔 134:金屬層 135:晶粒布線 136:縫合布線 137:末端 140:接觸墊 142:導電凸塊 150:晶片 151:電路區塊 152:邊緣 160:模製化合物層 170:再分布層(RDL) 171:底側 172:接合墊 173:介電層 174:導電凸塊 175:電布線層 180:封裝材料 182:互連件 184:導電凸塊 190:微凸塊 191:第一-第一側 192:第一-第二側 193:第二-第一側 194:第二-第二側 195:第三-第一側 196:第三-第二側 200:多組件裝置 202:組件基材 205:端子 210:組件 230:組件至組件布線 250:封裝 350:晶粒 352:TSV 354:接觸墊 400:記憶體系統 402:邏輯晶片 404:晶片 500:介接條 500A:介接條 500B:介接條 501:基材 504:區段 520:布線層 530:條至條布線 531:配線層 540:接觸墊 550:配線基材 552:電布線 600:中介層 601:基材 602:中介層基材 604:區段 620:布線層 630:布線區域 652:TSV 674:導電凸塊 700:封裝基材 702:服務結構 774:球柵陣列球 800:布線基材 802:接合墊 804:絕緣層 1802:操作 1804:操作 1806:操作 1808:操作 1810:操作 1812:操作 1814:雷射輔助切塊流程序列 1816:操作 1818:操作 1820:操作 1822:化學蝕刻切塊流程序列 1824:操作 1826:操作 1828:操作 5010:操作 5020:操作 5030:操作 6010:操作 6020:操作 6030:操作 6040:操作 6050:操作 M_high:上金屬層 M_low:下金屬層 M_mid:中階金屬層 Phy:實體介面
［圖1A］至［圖1B］係根據實施例之包括前段製程(front-end-of-the-line, FEOL)晶粒區域之陣列的晶圓的示意俯視佈局圖繪示，其中相鄰的FEOL晶粒區域係使用晶粒至晶粒佈線互連。 ［圖1C］係根據一實施例之包括FEOL晶粒區域組之陣列的晶圓的示意俯視佈局圖繪示，其中FEOL晶粒區域組係使用晶粒至晶粒佈線互連。 ［圖2］係根據一實施例之複數個相鄰的FEOL晶粒區域的示意俯視圖繪示，其中晶粒至晶粒佈線延伸通過在FEOL晶粒區域周圍的部分金屬密封環。 ［圖3］係根據一實施例之經拼接晶粒結構的示意截面側視圖繪示。 ［圖4］係根據一實施例之包括經拼接晶粒結構之晶片的示意截面側視圖繪示。 ［圖5A］係根據實施例之對具有延伸通過部分金屬密封環之預形成晶粒至晶粒佈線之晶粒測試及劃線的方法的流程圖。 ［圖5B］係根據一實施例之包括經劃線晶粒至晶粒佈線之晶粒的示意俯視圖繪示。 ［圖6A］係根據實施例之對具有完全金屬密封環之晶粒測試及劃線的方法的流程圖。 ［圖6B］係根據一實施例之包括完全金屬密封環之晶粒的示意俯視圖繪示。 ［圖7］係根據一實施例之使用經連接共置組件的示意俯視圖繪示多組件裝置擴縮。 ［圖8A］係根據一實施例之包括複數個多組件裝置之晶片的示意截面側視圖繪示。 ［圖8B］係根據一實施例之包括複數個多組件裝置之封裝的示意截面側視圖繪示。 ［圖9］係根據一實施例之安裝在晶粒或封裝之底側上的複數個多組件裝置的示意仰視圖繪示。 ［圖10］係根據一實施例之示意俯視圖繪示安裝在晶粒或封裝之底側上的不規則形狀的多組件裝置。 ［圖11］係根據一實施例之來自組件晶圓的不規則形狀的多組件裝置劃線區域的示意俯視圖繪示。 ［圖12A］係根據一實施例之使用共置晶粒及以晶粒至晶粒佈線連接的晶粒的示意俯視圖繪示多晶粒組擴縮。 ［圖12B］係根據一實施例之使用晶粒至晶粒佈線的示意俯視圖繪示多晶粒組擴縮。 ［圖13A］係根據一實施例之使用共置晶粒、以晶粒至晶粒佈線連接之晶粒、及堆疊晶粒的示意俯視圖繪示多晶粒組擴縮。 ［圖13B］係根據一實施例之堆疊式晶圓堆疊晶粒組的示意截面側視圖繪示。 ［圖13C］係根據一實施例之包括堆疊式晶圓堆疊晶粒組之晶片的示意截面側視圖繪示。 ［圖13D］係根據一實施例之晶圓上晶片堆疊晶粒組的示意俯視圖繪示。 ［圖13E］係根據一實施例之用於選擇於其上安裝晶圓上晶片之經拼接晶粒組的各種可能結果的示意俯視圖繪示。 ［圖13F］係根據一實施例之包括晶圓上晶片堆疊晶粒組之封裝的示意截面側視圖繪示。 ［圖13G］係根據一實施例之包括晶圓上晶片堆疊晶粒組之封裝的示意截面側視圖繪示。 ［圖14A］係根據一實施例之具有記憶體頻寬及容量擴縮的各種實例的記憶體系統的示意俯視圖繪示。 ［圖14B］係根據一實施例之圖14A的記憶體系統的示意截面側視圖繪示。 ［圖15A］至［圖15B］係根據實施例之從晶圓採集網路晶粒的特寫示意俯視圖繪示。 ［圖15C］係根據一實施例之網路晶粒區域組的特寫示意俯視圖繪示。 ［圖15D］係根據一實施例之晶圓上的網路晶粒陣列的特寫示意俯視圖繪示。 ［圖15E］係根據一實施例之包括配置在經採集單一晶粒組網路晶片周圍的複數個邏輯晶片的模組的繪示。 ［圖15F］係根據一實施例之包括配置在經採集多晶粒組網路晶片周圍的複數個邏輯晶片的模組的繪示。 ［圖15G］係根據一實施例之從晶圓採集網路晶粒的示意俯視佈局圖繪示。 ［圖15H］係根據一實施例之包括多個網路晶粒之晶粒組的示意俯視圖繪示。 ［圖16A］係根據一實施例之使用經拼接介接條的邏輯及記憶體擴縮二者的示意俯視圖繪示。 ［圖16B］係根據一實施例之經劃線介接條的示意俯視圖繪示。 ［圖16C］係根據一實施例之經拼接介接條的示意截面側視圖繪示。 ［圖17A］係根據一實施例之包括安裝在具有經連接佈線區域之中介層上的複數個晶粒之模組的示意截面側視圖繪示。 ［圖17B］係根據一實施例之在具有經連接佈線區域的中介層基材上的劃線區域的示意俯視圖繪示。 ［圖18］係根據實施例之對晶粒測試及使用可程式化切塊劃線之方法的流程圖。 ［圖19A］係根據一實施例之晶粒組在劃線前的示意俯視圖繪示，其中FEOL晶粒區域組係通過部分金屬密封環使用晶粒至晶粒佈線互連。 ［圖19B］係根據一實施例之通過相鄰的FEOL晶粒區域之間的晶粒至晶粒佈線的劃線的示意俯視圖繪示。 ［圖20A］係根據一實施例之晶粒組在劃線前的示意俯視圖繪示，其中服務結構係位於相鄰的FEOL晶粒區域之間的未劃線之劃線區域中。 ［圖20B］係根據一實施例之經劃線晶粒組的示意俯視圖繪示，其中服務結構係位於相鄰的FEOL晶粒區域之間的經劃線之劃線區域中。 ［圖21］係根據一實施例之經劃線晶粒組的示意俯視圖繪示，其中根據一實施例劃線係在相鄰的FEOL晶粒區域的輸入/輸出區域的一相對側上。 ［圖22］係根據一實施例之安裝在包括經覆蓋接合墊之佈線基材上的晶片的示意側視圖繪示。 ［圖23］係根據一實施例之包括安裝在具有在額外輸入/輸出區域下方之導電凸塊的佈線基材上的圖21之經劃線晶粒組的晶片的示意側視圖繪示。
100:晶粒組
110:FEOL晶粒區域
112:裝置區域
114:輸入/輸出區域
122A:部分金屬密封件
122B:完全金屬密封件
125:劃線區域
702:服務結構
Phy:實體介面

Claims (27)

  1. 一種晶片結構，其包含： 一半導體基材； 經圖案化至該半導體基材中的一第一晶粒的一第一前段製程(FEOL)晶粒區域，該第一FEOL晶粒區域包括一第一裝置區域及一第一輸入/輸出區域； 一後段製程(BEOL)增層結構，其跨越該第一裝置區域及該第一輸入/輸出區域；及 一晶片邊緣，其相鄰於該第一輸入/輸出區域； 其中該BEOL增層結構包含連接在該第一輸入/輸出區域與在該晶片邊緣處的一晶粒至晶粒佈線的末端之間的一晶粒至晶粒佈線。
  2. 如請求項1之晶片結構，其中連接至該晶粒至晶粒佈線的該第一輸入/輸出區域係以一關斷狀態隔離。
  3. 如請求項1之晶片結構，其中： 該BEOL增層結構進一步包含相鄰於該第一輸入/輸出區域的一第一部分金屬密封件；且 該晶粒至晶粒佈線延伸通過該第一部分金屬密封件中的第一開口。
  4. 如請求項1之晶片結構： 進一步包含經圖案化至該半導體基材中的一第二晶粒的一第二FEOL晶粒區域，該第二FEOL晶粒區域包括一第二裝置區域及一第二輸入/輸出區域； 其中該第一FEOL晶粒區域包括一第三輸入/輸出區域；且 其中該BEOL增層結構跨越該第二裝置區域、該第二輸入/輸出區域、及該第三輸入/輸出區域，且該BEOL增層結構包含連接在該第二輸入/輸出區域與該第三輸入/輸出區域之間的一第二晶粒至晶粒佈線。
  5. 如請求項4之晶片結構，其中： 該BEOL增層結構進一步包含相鄰於該第二輸入/輸出區域的一第二部分金屬密封件及相鄰於該第三輸入/輸出區域的一第三部分金屬密封件；且 該第二晶粒至晶粒佈線延伸通過該第二部分金屬密封件中的第二開口及該第三部分金屬密封件中的第三開口。
  6. 如請求項1之晶片結構，其中該半導體基材、該第一FEOL晶粒區域、及BEOL增層結構形成一第一晶粒層級，該晶片結構進一步包含經混成接合至該第一晶粒層級的一第二晶粒層級，該第二晶粒層級包括經圖案化至一第二半導體基材中的一第二晶粒的一第二FEOL晶粒區域。
  7. 如請求項1之晶片結構，其進一步包含： 一第二晶片，其與該BEOL增層結構混成接合；及 一封裝材料，其在該BEOL增層結構上側向地圍繞該第二晶片。
  8. 一種多晶粒結構，其包含： 經圖案化至一半導體基材中的一第一晶粒的一第一前段製程(FEOL)晶粒區域及經圖案化至該半導體基材中的一第二晶粒的一第二FEOL晶粒區域，該第二FEOL晶粒區域與該第一FEOL晶粒區域分開； 其中該第一FEOL晶粒區域包括一第一輸入/輸出區域，且該第二FEOL晶粒區域包括一第二輸入/輸出區域； 一後段製程(BEOL)增層結構，其跨越該第一FEOL晶粒區域及該第二FEOL晶粒區域，該BEOL增層結構包含： 一第一部分金屬密封件，其相鄰於該第一輸入/輸出區域； 一第二部分金屬密封件，其相鄰於該第二輸入/輸出區域；及 一晶粒至晶粒佈線，其連接該第一輸入/輸出區域及該第二輸入/輸出區域，並延伸通過該第一部分金屬密封件中的第一開口及該第二部分金屬密封件中的第二開口。
  9. 如請求項8之多晶粒結構，其中該BEOL增層結構進一步包含在該第一FEOL晶粒區域、該第二FEOL晶粒區域、及該晶粒至晶粒佈線周圍的一金屬密封環。
  10. 如請求項9之多晶粒結構，其中該第一晶粒及該第二晶粒各選自由以下所組成的群組：一圖形處理單元(GPU)、一中央處理單元(CPU)、一神經引擎、一人工智慧(AI)引擎、及一信號處理器。
  11. 如請求項9之多晶粒結構，其中該BEOL增層結構進一步包含在該第一輸入/輸出區域與該第二輸入/輸出區域之間的複數個服務結構。
  12. 如請求項8之多晶粒結構，其進一步包含相鄰於該第二輸入/輸出區域的一晶片邊緣。
  13. 如請求項12之多晶粒結構，其中當連接至一BEOL增層結構接觸墊時，該第一輸入/輸出區域係以一關斷狀態隔離。
  14. 如請求項8之多晶粒結構，其中該第一晶粒及該第二晶粒係一晶片的部分，該多晶粒結構進一步包含一佈線基材，及安裝在該佈線基材上的一邏輯晶片，其中該晶片係相鄰於該邏輯晶片安裝在該佈線基材上，該第一FEOL晶粒區域包括一第三輸入/輸出區域，且該第三輸入/輸出區域經定位成相鄰於該邏輯晶片，並使用佈線基材配線與該邏輯晶片電連接。
  15. 如請求項14之多晶粒結構，其中該第一晶粒及該第二晶粒各獨立地選自由以下所組成的群組：靜態隨機存取記憶體、磁性隨機存取記憶體、非揮發性隨機存取記憶體、動態隨機存取記憶體、NAND、及快取記憶體。
  16. 如請求項14之多晶粒結構，其中該第一晶粒係一記憶體快取晶粒，且該第二晶粒係一記憶體晶粒。
  17. 如請求項14之多晶粒結構，其中該第一晶粒包括不包括在該第二晶粒中的一資料緩衝器。
  18. 如請求項14之多晶粒結構，其中該第一晶粒係經組態以與該邏輯晶片通訊的一控制器記憶體晶粒，且該第二晶粒係經組態以通過該控制器記憶體晶粒與該邏輯晶片通訊的一服務記憶體晶粒。
  19. 如請求項8之多晶粒結構： 其中該半導體基材、該第一FEOL晶粒區域、第二FEOL晶粒區域、及BEOL增層結構形成一第一晶粒層級；且 進一步包括經混成接合至該第一晶粒層級的一第二晶粒層級，該第二晶粒層級包括經圖案化至一第二半導體基材中的一第三晶粒的一第三前段製程(FEOL)晶粒區域及經圖案化至該第二半導體基材中的一第四晶粒的一第四FEOL晶粒區域，該第四FEOL晶粒區域與該第三FEOL晶粒區域分開。
  20. 如請求項8之多晶粒結構，其進一步包含： 一第二晶片，其與該BEOL增層結構混成接合；及 一封裝材料，其在該BEOL增層結構上側向地圍繞該第二晶片。
  21. 如請求項8之多晶粒結構，其中該第一晶粒及該第二晶粒二者皆係網路晶粒。
  22. 一種電子結構，其包含： 一佈線層； 一或多個晶粒，其在該佈線層的一頂側上； 複數個導電凸塊，其在該佈線層的一底側上；及 一多組件裝置，其側向地相鄰於該複數個導電凸塊而接合至該佈線層的該底側，其中該多組件裝置包括形成在一相同基材中的複數個共置組件。
  23. 如請求項22之電子結構，其中該複數個共置組件的各組件包括分開的端子。
  24. 如請求項22之電子結構，其中該複數個共置組件包括組件至組件佈線。
  25. 如請求項22之電子結構，其中各組件係選自由以下所組成的群組：一電容器、一電感器、一電阻器、及電力管理積體電路。
  26. 如請求項22之電子結構，其中該多組件裝置的一端子側具有一非矩形區域。
  27. 如請求項26之電子結構，其中該多組件裝置在該一或多個晶粒中之一者內側的一電路區塊下方使用與該多組件裝置的該非矩形區域等同的一區域來接合至該佈線層的該底側。
TW110141820A 2020-12-23 2021-11-10 陣列化結構的晶粒拼接及採集 TWI826861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/133,096 2020-12-23
US17/133,096 US11728266B2 (en) 2020-12-23 2020-12-23 Die stitching and harvesting of arrayed structures

Publications (2)

Publication Number Publication Date
TW202226506A true TW202226506A (zh) 2022-07-01
TWI826861B TWI826861B (zh) 2023-12-21

Family

ID=82021615

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110141820A TWI826861B (zh) 2020-12-23 2021-11-10 陣列化結構的晶粒拼接及採集
TW112148073A TW202414763A (zh) 2020-12-23 2021-11-10 陣列化結構的晶粒拼接及採集

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW112148073A TW202414763A (zh) 2020-12-23 2021-11-10 陣列化結構的晶粒拼接及採集

Country Status (3)

Country Link
US (2) US11728266B2 (zh)
CN (1) CN114664788A (zh)
TW (2) TWI826861B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823617B (zh) * 2022-10-14 2023-11-21 鯨鏈科技股份有限公司 可重組式容量頻寬記憶體結構及其製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438896B2 (en) * 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
US11088041B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with shortened talking path
US11749643B2 (en) * 2021-03-03 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods for forming the same
US20220285292A1 (en) * 2021-03-03 2022-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods for forming the same
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same
US11862557B2 (en) * 2021-09-23 2024-01-02 Apple Inc. Selectable monolithic or external scalable die-to-die interconnection system methodology

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267154A1 (en) 2005-05-11 2006-11-30 Pitts Robert L Scribe seal structure for improved noise isolation
JP2016058532A (ja) 2014-09-09 2016-04-21 ソニー株式会社 固体撮像素子、並びに、電子機器
US10438896B2 (en) * 2017-04-11 2019-10-08 Apple Inc. Interconnecting dies by stitch routing
US10763239B2 (en) 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
US11393771B2 (en) 2018-09-27 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures in semiconductor packaged device and method of forming same
US11158607B2 (en) 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823617B (zh) * 2022-10-14 2023-11-21 鯨鏈科技股份有限公司 可重組式容量頻寬記憶體結構及其製造方法

Also Published As

Publication number Publication date
CN114664788A (zh) 2022-06-24
TW202414763A (zh) 2024-04-01
TWI826861B (zh) 2023-12-21
US20220199517A1 (en) 2022-06-23
US11728266B2 (en) 2023-08-15
US20230402373A1 (en) 2023-12-14

Similar Documents

Publication Publication Date Title
TWI826861B (zh) 陣列化結構的晶粒拼接及採集
US12021035B2 (en) Interconnecting dies by stitch routing
TWI757662B (zh) 晶圓重組及晶粒拼接
US8970047B2 (en) Method for creating a 3D stacked multichip module
US8207617B2 (en) Electrical connections for multichip modules
TWI828287B (zh) 可選擇的單塊或外部可擴縮晶粒至晶粒互連系統方法
US12119304B2 (en) Very fine pitch and wiring density organic side by side chiplet integration
KR101780145B1 (ko) 시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스
CN104766806B (zh) 晶圆三维集成的方法
EP2672511B1 (en) 3d stacked multichip module and method of fabrication
CN104733437B (zh) 晶圆三维集成的方法
CN220208966U (zh) 半导体封装及半导体晶粒组件
CN220306254U (zh) 半导体封装
US20240355803A1 (en) Semiconductor packages and methods for forming the same
US20240030168A1 (en) Wafer-on-wafer packaging with continuous seal ring
CN117476594A (zh) 具有侧壁互连的半导体封装