KR20220068056A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 제1 회로구조; 상기 제1 회로구조에 접속된 제1 도전성 라인; 상기 제1 도전성 라인에 마주하는 제2 도전성 라인; 및 상기 제1 및 제2 도전성 라인들을 사이에 두고 상기 제1 회로구조에 중첩되고, 상기 제2 도전성 라인에 접속된 제2 회로구조를 포함하되, 상기 제1 도전성 라인과 상기 제2 도전성 라인 중 하나가 나머지 하나를 향해 돌출된 영역을 갖는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로, 본딩구조를 포함하는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 메모리 셀 어레이의 동작을 제어하는 주변회로를 포함할 수 있다.
주변회로 및 메모리 셀 어레이는 연속적으로 수행되는 공정들을 이용함으로써 제공될 수 있다. 연속적인 공정들을 수행함에 있어서, 후속공정에서 발생되는 열은 이미 형성된 구조의 결함을 유발할 수 있다. 이로 인하여 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 주변회로구조를 덮는 절연막; 상기 절연막을 관통함으로써 상기 주변회로구조에 접속되고, 상기 주변회로구조를 향하는 방향과 상반된 수직방향으로 상기 절연막보다 돌출된 돌출부를 포함하는 콘택구조; 상기 콘택구조의 상기 돌출부를 감싸는 밴딩부 및 상기 밴딩부로부터 상기 절연막 상으로 연장된 수평부를 포함하고, 상기 밴딩부가 상기 수평부보다 상기 수직방향으로 돌출된 도전성 라인; 상기 도전성 라인의 상기 밴딩부에 본딩된 도전성 본딩패드; 및 상기 도전성 본딩패드에 접속된 메모리 구조를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 회로구조; 상기 제1 회로구조에 접속된 제1 도전성 라인; 상기 제1 도전성 라인에 마주하는 제2 도전성 라인; 상기 제1 및 제2 도전성 라인들을 사이에 두고 상기 제1 회로구조에 중첩되고, 상기 제2 도전성 라인에 접속된 제2 회로구조; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되고, 서로 본딩된 본딩 절연막들로 구성된 제1 본딩구조를 포함하고, 상기 제1 도전성 라인과 상기 제2 도전성 라인 중 하나는 나머지 하나를 향해 돌출된 영역을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 회로구조를 형성하는 단계; 상기 제1 회로구조 상에 절연막을 형성하는 단계; 상기 절연막을 관통함으로써 상기 제1 회로구조에 접속되고, 상기 제1 회로구조를 향하는 방향과 상반된 수직방향으로 상기 절연막보다 돌출된 돌출부를 포함하는 콘택구조를 형성하는 단계; 상기 절연막 상의 수평부, 및 상기 콘택구조의 상기 돌출부에 접촉되고 상기 수평부보다 상기 수직방향으로 돌출된 밴딩부를 포함하는 제1 도전성 라인을 형성하는 단계; 상기 제1 도전성 라인의 상기 수평부를 덮는 제1 본딩 절연막을 형성하는 단계; 상기 제1 도전성 라인의 상기 밴딩부가 노출되도록 상기 제1 본딩 절연막의 표면을 평탄화하는 단계; 제2 회로구조, 상기 제2 회로구조에 접속된 제2 도전성 라인, 상기 제2 도전성 라인에 접속된 도전성 본딩패드를 포함하는 반도체 구조를 형성하는 단계; 및 상기 반도체 구조의 상기 도전성 본딩패드를 상기 밴딩부에 본딩하는 단계를 포함할 수 있다.
본 기술은 개별적으로 형성된 회로구조들을 서로 본딩함으로써, 회로구조들 중 어느 하나를 형성하는 과정에서 발생되는 열에 의해 다른 하나의 회로구조에 결함이 발생되는 현상을 방지할 수 있다. 이로써, 본 기술은 반도체 메모리 장치의 결함을 줄일 수 있으므로 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
본 기술은 신호를 전송하는 도전성 라인의 일부영역을 돌출시켜서 본딩영역으로 이용함으로써 도전성 라인을 본딩부재로 이용할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 구조를 나타내는 사시도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 단면도들이다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 제1 반도체 구조의 형성공정을 나타내는 단면도들이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 및 도 10b는 본 발명의 실시 예에 따른 제2 반도체 구조의 형성공정을 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 제1 반도체 구조와 제2 반도체 구조의 본딩공정을 나타내는 단면도들이다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b는 본딩공정 이후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 15는 본 발명의 실시 예에 따른 본딩구조를 나타내는 단면도이다.
도 16a 및 도 16b는 본 발명의 실시 예들에 따른 제1 반도체 구조와 제2 반도체 구조간 본딩구조들을 개략적으로 나타내는 단면도들이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37), 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
주변회로(40)를 포함하는 주변회로구조와 메모리 셀 어레이(10)를 포함하는 회로구조는 본딩구조를 통해 서로 전기적으로 연결될 수 있다. 일 실시 예로서, 메모리 셀 어레이(10)는 연속적인 공정을 통해 제공된 단일의 메모리 구조을 포함할 수 있다. 다른 실시 예로서, 메모리 셀 어레이(10)는 본딩구조를 통해 서로 전기적으로 연결된 2개 이상의 메모리 구조들을 포함할 수 있다.
메모리 셀 어레이(10)의 각 메모리 구조는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(10)의 각 메모리 구조는 3차원으로 배열된 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(10)의 각 메모리 구조는 하나 이상의 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL), 하나 이상의 소스 셀렉트 라인(SSL), 복수의 비트라인들(BL), 및 공통소스라인(CSL)에 연결될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인들(CLL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인들(DTL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 구조를 나타내는 사시도이다.
도 2를 참조하면, 메모리 구조는 게이트 적층체들(GST1, GST2), 게이트 적층체들(GST1, GST2)을 각각 관통하는 채널구조들(CH) 및 채널구조들(CH)의 측벽들 각각을 감싸는 메모리막(ML)을 포함할 수 있다.
게이트 적층체들(GST1, GST2)은 도전성 라인들(BL, CSL)이 배치된 제1 레벨과 소스막(SL)이 배치된 제2 레벨 사이에 배치될 수 있다.
소스막(SL)은 서로 교차되는 축들이 향하는 제1 방향(D1) 및 제2 방향(D2)을 따라 연장될 수 있다. 소스막(SL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스막(SL)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다.
도전성 라인들(BL, CSL)은 제1 레벨에서 서로 이격된 비트라인들(BL) 및 공통소스라인(CSL)을 포함할 수 있다. 비트라인들(BL) 및 공통소스라인(CSL)은 서로 나란하게 연장될 수 있다. 일 실시 예로서, 비트라인들(BL) 및 공통소스라인(CSL)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격되어 배열될 수 있다.
게이트 적층체들(GST1, GST2)은 서로 이격될 수 있다. 일 실시 예로서, 게이트 적층체들(GST1, GST2)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 게이트 적층체들(GST1, GST2) 각각은 층간 절연막들(ILD) 및 도전패턴들(DSL, WL, SSL)을 포함할 수 있다. 게이트 적층체들(GST1, GST2) 각각의 층간 절연막들(ILD) 및 도전패턴들(DSL, WL, SSL)은 복수의 채널구조들(CH)을 감싸도록 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
층간 절연막들(ILD) 및 도전패턴들(DSL, WL, SSL)은 도전성 라인들(BL, CSL)로부터 소스막(SL)을 향하는 제3 방향(D3)으로 서로 교대로 적층될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 소스막(SL)에 직교하는 수직방향일 수 있다.
도전패턴들(DSL, WL, SSL)은 적어도 한층의 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL) 및 적어도 한층의 소스 셀렉트 라인(SSL)을 포함할 수 있다. 워드라인들(WL)은 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 배치되고, 제3 방향(D3)으로 서로 이격될 수 있다. 드레인 셀렉트 라인(DSL)은 복수의 워드라인들(WL)보다 도전성 라인들(BL, CSL)에 가깝게 배치될 수 있다. 소스 셀렉트 라인(SSL)은 복수의 워드라인들(WL)보다 소스막(SL)에 가깝게 배치될 수 있다.
채널구조들(CH)은 게이트 적층체들(GST1, GST2)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 채널구조들(CH)은 소스막(SL)에 공통으로 접촉될 수 있다. 채널구조들(CH)은 비트라인콘택들(BCT)을 경유하여 비트라인들(BL)에 전기적으로 연결될 수 있다. 보다 구체적으로, 단일의 비트라인(BL)과 단일의 채널구조(CH)는 단일의 비트라인(BL)과 단일의 채널구조(CH) 사이에 배치된 단일의 비트라인콘택(BCT)을 경유하여 서로 연결될 수 있다.
메모리막들(ML)은 채널구조들(CH)과 게이트 적층체들(GST1, GST2) 사이에 배치될 수 있다. 보다 구체적으로, 단일의 메모리막(ML)은 단일의 채널구조(CH)와 단일의 게이트 적층체(GST1 또는 GST2) 사이에 배치될 수 있다.
채널구조들(CH)은 메모리막들(ML) 및 게이트 적층체들(GST1, GST2)보다 소스막(SL)을 향하여 돌출될 수 있다.
소스막(SL)은 소스콘택(SCT)을 경유하여 공통소스라인(CSL)에 접속될 수 있다. 소스콘택(SCT)은 게이트 적층체들(GST1, GST2)로부터 이격되고, 소스막(SL)과 공통소스라인(CSL) 사이에 배치될 수 있다. 소스콘택(SCT)은 제1 소스콘택(SCT1) 및 제2 소스콘택(SCT2)을 포함할 수 있다.
제1 소스콘택(SCT1)은 게이트 적층체들(GST1, GST2) 사이에 배치될 수 있다. 제1 소스콘택(SCT1)은 소스막(SL)에 접촉될 수 있다. 제1 소스콘택(SCT1)은 공통소스라인(CSL) 및 비트라인들(BL)에 교차되는 방향으로 연장될 수 있다. 일 실시 예로서, 제1 소스콘택(SCT1)은 제2 방향(D2)으로 연장될 수 있다.
제2 소스콘택(SCT2)은 제1 소스콘택(SCT1)과 공통소스라인(CSL) 사이에 배치될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 단면도들이다.
도 3a 및 도 3b는 제1 반도체 구조(S1)와 제2 반도체 구조(S2)가 서로 본딩된 상태를 나타낸다. 제2 반도체 구조(S2)는 도 2에 도시된 메모리 구조를 포함할 수 있다. 도 3a는 비트라인(BL)에 중첩된 절취선을 따라 반도체 메모리 장치를 절취한 단면도를 나타내고, 도 3b는 공통소스라인(CSL)에 중첩된 절취선을 따라 반도체 메모리 장치를 절취한 단면도를 나타낸다. 이하, 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 도 2를 참조하여 정의한 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)과 동일하다.
도 3a 및 도 3b를 참조하면, 제1 반도체 구조(S1)는 제1 회로구조(C1), 제1 회로구조(C1)를 덮는 제1 절연막(131), 제1 절연막(131)을 관통하는 콘택구조들(139A, 139B), 제1 절연막(131) 상에 배치된 제1 본딩 절연막(141), 및 콘택구조들(139A, 139B)을 경유하여 제1 회로구조(C1)에 접속된 제1 도전성 라인들(149A, 149B)을 포함할 수 있다.
제1 회로구조(C1)는 메모리 소자의 동작을 제어하는 주변회로구조를 구성할 수 있다. 일 실시 예로서, 제1 회로구조(C1)는 기판(101), 활성영역들에서 기판(101) 상에 형성된 복수의 트랜지스터들(TR1, TR2) 및 트랜지스터들(TR1, TR2)에 접속된 인터커넥션들(123)을 포함할 수 있다.
활성영역들은 소자분리막들(isolation layers: 103)에 의해 구획된 기판(101)의 일부영역들로 정의될 수 있다. 트랜지스터들(TR1, TR2) 각각은 게이트 절연막(113), 게이트 전극(115), 및 접합영역들(junctions: 111)을 포함할 수 있다. 게이트 절연막(113) 및 게이트 전극(115)은 활성영역에서 기판(101) 상에 적층될 수 있다. 접합영역들(111)은 소스영역 및 드레인 영역으로서 제공될 수 있다. 접합영역들(111)은 게이트 전극(115) 양측에서 노출된 활성영역 내부에 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 도핑함으로써 제공될 수 있다.
트랜지스터들(TR1, TR2)는 도 1에 도시된 주변회로(40)의 일부를 구성할 수 있다. 일 실시 예로서, 트랜지스터들(TR1, TR2)은 도 1에 도시된 페이지 버퍼(37)를 구성하는 제1 트랜지스터(TR1) 및 소스라인 드라이버(39)를 구성하는 제2 트랜지스터(TR2)를 포함할 수 있다.
인터커넥션들(123)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)에 접속된 복수의 도전패턴들을 포함할 수 있고, 다양한 구조로 형성될 수 있다.
게이트 절연막(113), 게이트 전극(115), 접합영역들(junctions: 111), 및 인터커넥션들(123)은 기판(101) 상에 형성된 하부 절연구조(121) 내부에 매립될 수 있다. 하부 절연구조(121)은 2중층 이상의 절연막들을 포함할 수 있다.
제1 절연막(131)은 하부 절연구조(121) 상에 배치되고, 제1 회로구조(C1)를 덮도록 연장될 수 있다.
콘택구조들(139A, 139B)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 콘택구조들(139A, 139B) 각각은 도전성 금속 배리어막(135) 및 금속막(137)을 포함할 수 있다.
콘택구조들(139A, 139B)은 인터커넥션들(123) 중 일부들에 접촉되도록 제1 절연막(131)을 관통할 수 있다. 일 실시 예로서, 콘택구조들(139A, 139B)은 인터커넥션들(123) 중 하나를 경유하여 제1 트랜지스터(TR1)에 접속된 콘택구조(139A)와 인터커넥션들(123) 중 다른 하나를 경유하여 제2 트랜지스터(TR2)에 접속된 콘택구조(139B)를 포함할 수 있다.
콘택구조들(139A, 139B)은 제1 회로구조(C1)를 향하는 방향과 상반된 제3 방향(D3)으로 연장될 수 있다. 콘택구조들(139A, 139B)은 제1 절연막(131)보다 제3 방향(D3)으로 돌출된 돌출부들(PP)을 각각 포함할 수 있다.
제1 도전성 라인들(149A, 149B)은 콘택구조들(139A, 139B)에 각각 접촉될 수 있다. 제1 도전성 라인들(149A, 149B) 각각은 제3 방향(D3)을 향해 돌출된 밴딩부(BP) 및 밴딩부(BP)로부터 제1 절연막(131) 상으로 연장된 수평부(HP)를 포함할 수 있다. 밴딩부(BP)는 밴딩부(BP)에 대응하는 콘택구조(139A 또는 139B)의 돌출부(PP)를 감싸고, 돌출부(PP)에 대응하여 구부러진 형상을 가질 수 있다. 밴딩부(BP)는 밴딩부(BP)에 대응하는 콘택구조(139A 또는 139B)의 돌출부(PP)에 접촉될 수 있다.
제1 도전성 라인들(149A, 149B)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전성 라인들(149A, 149B) 각각은 제1 도전성 금속 배리어막(143), 금속막(145), 및 제2 도전성 금속 배리어막(147)을 포함할 수 있다. 제1 도전성 금속 배리어막(143)은 제1 도전성 금속 배리어막(143)에 대응하는 콘택구조(139A 또는 139B)의 돌출부(PP)의 표면과 제1 절연막(131)의 표면을 따라 연장될 수 있다. 금속막(145)은 알루미늄 등의 금속을 포함할 수 있다. 금속막(145)은 제1 도전성 금속 배리어막(143) 상에 형성될 수 있다. 제2 도전성 금속 배리어막(147)은 금속막(145) 상에 형성될 수 있다. 제2 도전성 금속 배리어막(147)은 다양한 물질로 구성될 수 있다. 일 실시 예로서, 제2 도전성 금속 배리어막(147)은 티타늄 질화막으로 구성될 수 있다.
제1 본딩 절연막(141)은 제1 도전성 라인들(149A, 149B) 각각의 수평부(HP)를 덮도록 연장될 수 있다. 제3 방향(D3)을 향하는 제1 도전성 라인들(149A, 149B) 각각의 밴딩부(BP)의 표면(BS2)은 제1 본딩 절연막(141)으로 덮히지 않고, 제2 반도체 구조(S2)에 직접 본딩될 수 있다.
제2 반도체 구조(S2)는 제2 도전성 라인들(BL, CSL), 제2 도전성 라인들(BL, CSL)에 중첩된 소스막(SL), 소스막(SL)과 제2 도전성 라인들(BL, CSL) 사이에 배치된 제2 회로구조(C2), 제2 도전성 라인들(BL, CSL)에 접속된 패드콘택들(190A, 190B), 패드콘택들(190A, 190B)을 경유하여 제2 도전성 라인들(BL, CSL)에 접속된 도전성 본딩패드들(199A, 199B), 및 제1 본딩 절연막(141)에 본딩된 제2 본딩 절연막(193)을 포함할 수 있다.
제2 도전성 라인들(BL, CSL)은 도 2를 참조하여 설명한 비트라인(BL) 및 공통소스라인(CSL)을 포함할 수 있다. 제2 회로구조(C2)는 비트라인(BL) 및 공통소스라인(CSL)에 접속될 수 있다. 비트라인(BL) 및 공통소스라인(CSL) 각각은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 비트라인(BL) 및 공통소스라인(CSL) 각각은 도전성 금속 배리어막(183) 및 금속막(185)을 포함할 수 있다.
제2 회로구조(C2)는 메모리 구조, 제1 소스콘택(SCT1), 제2 소스콘택(SCT2), 및 비트라인콘택(BCT)을 포함할 수 있다. 메모리 구조는 도 2를 참조하여 설명한 바와 같이 게이트 적층체들(GST1, GST2), 채널구조들(CH) 및 메모리막들(ML)을 포함할 수 있다.
게이트 적층체들(GST1, GST2) 각각의 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 소스 셀렉트 라인(SSL)은 도프트 실리콘막 등의 도프트 반도체막으로 구성될 수 있다. 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 서로 동일한 도전물로 구성될 수 있다. 일 실시 예로서, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL) 각각은 금속막(153) 및 도전성 금속 배리어막(151)을 포함할 수 있다. 금속막(153)은 제3 방향(D3)으로 서로 이웃한 층간 절연막들(ILD) 사이에 배치될 수 있다. 도전성 금속 배리어막(151)은 채널구조들(CH)의 측벽들 각각과 금속막(153) 사이에 배치되고, 금속막(153)과 층간 절연막들(ILD) 사이로 연장될 수 있다.
채널구조들(CH) 각각은 코어 절연막(CO) 및 채널막(CL)을 포함할 수 있다. 채널막(CL)은 채널막(CL)에 대응하는 게이트 적층체(GST1 또는 GST2)를 관통할 수 있고, 게이트 적층체(GST1 또는 GST2)보다 제3 방향(D3)으로 돌출될 수 있다. 채널막(CL)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(CL)은 실리콘막을 포함할 수 있다. 코어 절연막(CO)은 코어 절연막(CO)에 대응하는 채널구조(CH)의 중심영역 일부를 채울 수 있다. 채널구조(CH)의 중심영역의 다른 일부는 캡핑패턴(CAP)으로 채워질 수 있다.
캡핑패턴(CAP)은 비트라인콘택(BCT)과 코어 절연막(CO) 사이에 배치될 수 있다. 캡핑패턴(CAP)은 도프트 반도체막으로 구성될 수 있다. 일 실시 예로서, 캡핑패턴(CAP)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다.
각각의 메모리막(ML)은 채널막(CL)과 게이트 적층체(GST1 또는 GST2) 사이에 배치될 수 있다. 각각의 메모리막(ML)은 채널막(CL)의 측벽을 감싸는 제1 블로킹 절연막(BI1), 제1 블로킹 절연막(BI1)과 채널막(CL) 사이의 데이터 저장막(DL), 및 데이터 저장막(DL)과 채널막(CL) 사이의 터널 절연막(TI)을 포함할 수 있다.
제2 블로킹 절연막(BI2)은 메모리막(ML)의 측벽을 감쌀 수 있다. 제2 블로킹 절연막(BI2)은 제1 블로킹 절연막(BI1)보다 유전율이 높은 절연물을 포함할 수 있다. 제2 블로킹 절연막(BI2)은 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL) 각각과 층간 절연막들(ILD) 사이로 연장될 수 있다.
제1 블로킹 절연막(BI1) 및 제2 블로킹 절연막(BI2)은 터널링에 의해 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 전하가 유입되는 현상을 방지할 수 있다. 일 실시 예로서, 제1 블로킹 절연막(BI1)은 실리콘 산화막을 포함할 수 있고, 제2 블로킹 절연막(BI2)은 알루미늄 산화막, 하프늄 산화막 등의 금속 산화막을 포함할 수 있다.
워드라인들(WL)과 채널막(CL)의 교차부에 형성된 데이터 저장막(DL)의 일부영역들은 데이터 저장영역으로 이용될 수 있다. 일 실시 예로서, 데이터 저장막(DL)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 구성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다.
터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
제1 소스콘택(SCT1)은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 제1 소스콘택(SCT1)은 도전성 금속 배리어막(163) 및 금속막(165)을 포함할 수 있다. 제1 소스콘택(SCT1)은 게이트 적층체들(GST1, GST2) 사이에 배치된 제2 절연막(161)을 관통하고, 채널구조들(CH)에 나란하게 연장될 수 있다. 제1 소스콘택(SCT1)은 게이트 적층체들(GST1, GST2) 사이에 배치되고, 제3 방향(D3)으로 연장될 수 있다. 제2 절연막(161)은 비트라인(BL) 및 공통소스라인(CSL)을 향하는 게이트 적층체들(GST1, GST2) 각각의 표면을 덮도록 연장될 수 있다.
비트라인(BL)과 제2 절연막(161) 사이에 적어도 한층의 절연막이 더 배치될 수 있다. 일 실시 예로서, 비트라인(BL)과 제2 절연막(161) 사이에 제3 절연막(171) 및 제4 절연막(177)이 배치될 수 있다. 제3 절연막(171)과 제4 절연막(177)은 제2 절연막(161)과 공통소스라인(CSL) 사이로 연장될 수 있다.
비트라인콘택들(BCT) 각각은 그에 대응하는 캡핑막(CAP) 및 채널막(CL)에 접속되도록, 제2 절연막(161), 제3 절연막(171) 및 제4 절연막(177)을 관통할 수 있다. 비트라인콘택들(BCT) 각각은 그에 대응하는 채널막(CL)과 비트라인(BL)을 서로 전기적으로 연결할 수 있다. 일 실시 예로서, 비트라인콘택들(BCT) 각각은 제1 콘택플러그(170A) 및 제2 콘택플러그(180A)를 포함할 수 있다. 제1 콘택플러그(170A)는 제2 절연막(161) 및 제3 절연막(171)을 관통하는 도전성 금속 배리어막(173A) 및 금속막(175A)을 포함할 수 있다. 제2 콘택플러그(180A)는 제4 절연막(177)을 관통하는 도전성 금속 배리어막(179A) 및 금속막(181A)을 포함할 수 있다. 비트라인(BL)은 제1 콘택플러그(170A) 및 제2 콘택플러그(180A)를 경유하여 채널구조들(CH)에 접속될 수 있다.
제2 소스콘택(SCT2)은 제1 소스콘택(SCT1) 및 공통소스라인(CSL)에 접속되도록, 제3 절연막(171) 및 제4 절연막(177)을 관통할 수 있다. 제2 소스콘택(SCT2)은 제1 소스콘택(SCT1)과 공통소스라인(CSL)을 서로 전기적으로 연결할 수 있다. 일 실시 예로서, 제2 소스콘택(SCT2)은 제3 콘택플러그(170B) 및 제4 콘택플러그(180B)를 포함할 수 있다. 제3 콘택플러그(170B)는 제3 절연막(171)을 관통하는 도전성 금속 배리어막(173B) 및 금속막(175B)을 포함할 수 있다. 제4 콘택플러그(180B)는 제4 절연막(177)을 관통하는 도전성 금속 배리어막(179B) 및 금속막(181B)을 포함할 수 있다. 공통소스라인(CSL)은 제3 콘택플러그(170B) 및 제4 콘택플러그(180B)를 경유하여 제1 소스콘택(SCT1)에 접속될 수 있다. 공통소스라인(CSL)은 제1 소스콘택(SCT1) 및 제2 소스콘택(SCT2)을 경유하여 소스막(SL)에 접속될 수 있다.
소스막(SL)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 소스막(SL)은 채널막(CL)의 일부영역과 제1 소스콘택(SCT1)에 접촉될 수 있다. 소스막(SL)에 접촉된 채널막(CL)의 일부영역은 게이트 적층체들(GST1, GST2)로 둘러싸인 채널막(CL)의 일부영역으로부터 소스막(SL) 내부로 연장된 부분일 수 있다.
패드콘택들(190A, 190B)은 제5 절연막(187)을 관통할 수 있다. 제5 절연막(187)은 제2 본딩 절연막(193)과 비트라인(BL) 사이에 배치되고, 제2 본딩 절연막(193)과 공통소스라인(CSL) 사이로 연장될 수 있다.
패드콘택들(190A, 190B)은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 패드콘택들(190A, 190B) 각각은 도전성 금속 배리어막(189) 및 금속막(191)을 포함할 수 있다. 패드콘택들(190A, 190B)은 비트라인(BL)에 접속된 제1 패드콘택(190A)과 공통소스라인(CSL)에 접속된 제2 패드콘택(190B)을 포함할 수 있다.
도전성 본딩패드들(199A, 199B)은 제2 본딩 절연막(193)을 관통할 수 있다. 도전성 본딩패드들(199A, 199B)은 다양한 도전물로 형성될 수 있다. 일 실시 예로서, 도전성 본딩패드들(199A, 199B) 각각은 도전성 금속 배리어막(195) 및 금속막(197)을 포함할 수 있다. 도전성 금속 배리어막(195)은 금속막(197)과 제2 본딩 절연막(193) 사이에 배치되고, 도전성 금속 배리어막(195)에 대응되는 비트라인(BL) 또는 공통소스라인(CSL)을 향하는 금속막(197)의 표면을 따라 연장될 수 있다.
금속막(197)은 다양한 금속을 포함할 수 있다. 도전성 본딩패드들(199A, 199B) 각각의 금속막(197)은 그에 대응하는 제1 도전성 라인(149A 또는 149B)의 밴딩부(BP)에 본딩될 수 있다. 일 실시 예로서, 도전성 본딩패드들(199A, 199B) 각각의 금속막(197)은 그에 대응하는 제1 도전성 라인(149A 또는 149B)의 제2 도전성 금속 배리어막(147)에 본딩될 수 있다. 일 실시 예로서, 금속막(197)은 구리를 포함할 수 있고, 제2 도전성 금속 배리어막(147)은 티타늄 질화막을 포함할 수 있다. 이러한 일 실시 예에 따르면, 도전성 본딩패드들(199A, 199B)과 제1 도전성 라인들(149A, 149B)의 밴딩부들(BP) 사이의 본딩구조는 구리와 티타늄 질화막 사이의 본딩구조로 구성될 수 있다.
도전성 본딩패드들(199A, 199B)은 제1 도전성 본딩패드(199A)와 제2 도전성 본딩패드(199B)를 포함할 수 있다. 제1 도전성 본딩패드(199A)는 제1 패드콘택(190A)을 경유하여 비트라인(BL)에 접속될 수 있다. 제2 도전성 본딩패드(199B)는 제2 패드콘택(190B)을 경유하여 공통소스라인(CSL)에 접속된 제2 도전성 본딩패드(199B)를 포함할 수 있다.
제1 본딩 절연막(141) 및 제2 본딩 절연막(187)은 다양한 절연물로 구성될 수 있다. 일 실시 예로서, 제1 본딩 절연막(141) 및 제2 본딩 절연막(187)은 실리콘 산화막, 탄소가 도핑된 실리콘 질화막 등을 포함할 수 있다.
제1 도전성 라인들(149A, 149B)의 밴딩부들(BP) 각각은 그에 대응하는 도전성 본딩패드(199A 또는 199B) 보다 넓은 폭을 가질 수 있다. 도전성 본딩패드(199A 또는 199B)의 금속막(197)은 금속막(197)에 대응하는 밴딩부(BP)를 향하는 본딩면(BS1)을 포함할 수 있다. 제3 방향(D3)을 향하는 밴딩부(BP)의 표면(BS2)을 본딩면(BS1)보다 넓게 형성하면, 금속막(197)의 본딩면(BS1) 전체가 금속막(197)에 대응하는 밴딩부(BP)에 접촉될 수 있다. 이에 따라, 금속막(197)의 본딩면(BS1)이 제2 본딩 절연막(187)에 접촉되는 현상을 방지할 수 있다. 이 경우, 금속막(197)으로부터 금속이 확산되는 현상을 고려하여 제1 본딩 절연막(141) 및 제2 본딩 절연막(187)의 물성을 제한하지 않고, 제1 본딩 절연막(141) 및 제2 본딩 절연막(187)의 물성 선택의 폭을 넓힐 수 있다. 금속이 확산되는 현상을 고려하지 않아도 되는 경우, 제1 본딩 절연막(141) 및 제2 본딩 절연막(187) 각각은 실리콘 산화막으로 형성될 수 있다.
도면에 도시되진 않았으나, 다른 실시 예로서, 금속막(197)의 본딩면(BS1)을 밴딩부(BP)의 표면(BS2)보다 넓게 형성할 수 있다. 이 경우, 제1 본딩 절연막(141)을 탄소가 도핑된 실리콘 질화막으로 형성함으로써, 금속막(197)으로부터의 금속의 확산을 제1 본딩 절연막(141)으로 차단할 수 있다.
제1 반도체 구조(S1)를 형성하는 공정과 제2 반도체 구조(S2)를 형성하는 공정은 연속되지 않고, 개별적으로 실시될 수 있다. 이에 따라, 제2 반도체 구조(S2)의 제2 회로구조(C2)를 형성하는 과정에서 발생되는 열이 제1 반도체 구조(S1)의 제1 회로구조(C1)에 영향을 주지 않으므로, 열에 의한 반도체 메모리 장치의 결함을 줄일 수 있다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 제1 반도체 구조의 형성공정을 나타내는 단면도들이다. 도 4a 내지 도 4g는 도 1에 도시된 주변회로(40)의 페이지 버퍼(37)가 배치되는 제1 영역(R1) 및 도 1에 도시된 주변회로(40)의 소스라인 드라이버(39)가 배치되는 제2 영역(R2)에 대한 단면도들을 나타낸다.
도 4a는 제1 회로구조를 형성하는 단계를 나타내는 단면도들이다.
도 4a를 참조하면, 제1 회로구조는 주변회로구조로 구성될 수 있다. 일 실시 예로서 주변회로구조는 페이지 버퍼를 구성하는 제1 트랜지스터(217A), 소스라인 드라이버를 구성하는 제2 트랜지스터(217B), 및 제1 트랜지스터(217A)와 제2 트랜지스터(217B)에 접속된 인터커넥션들(223)을 포함할 수 있다.
주변회로구조로 구성된 제1 회로구조를 형성하는 단계는 제1 트랜지스터(217A) 및 제2 트랜지스터(217B)를 형성하는 단계, 및 제1 트랜지스터(217A) 및 제2 트랜지스터(217B)에 접속되고 하부 절연구조(221) 내부에 매립된 인터커넥션들(223)을 형성하는 단계를 포함할 수 있다.
제1 트랜지스터(217A) 및 제2 트랜지스터(217B)를 형성하는 단계는 제1 기판(201)의 활성영역들을 구획하는 소자분리막들(203)을 형성하는 단계, 활성영역들 각각에서 제1 기판(201) 상에 게이트 절연막(213) 및 게이트 전극(215)의 적층구조를 형성하는 단계, 및 게이트 전극(215) 양측의 활성영역들 내부에 접합영역들(211)이 정의되도록 불순물을 주입하는 단계를 포함할 수 있다. 제1 기판(201)은 서로 교차되는 축들이 향하는 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
인터커넥션들(223) 각각은 제1 기판(201)을 향하는 방향과 상반된 제3 방향(D3)으로 적층된 도전패턴들을 포함할 수 있다. 제3 방향(D3)은 제1 기판(201)의 표면에 대해 수직한 수직방향일 수 있다. 인터커넥션들(223) 각각의 도전패턴들은 다양한 구조로 형성될 수 있다. 하부 절연구조(221)는 제3 방향(D3)으로 적층된 2중층 이상의 절연막들을 포함할 수 있다.
도 4b 내지 도 4d는 돌출부들을 포함하는 콘택구조들을 형성하는 단계를 나타내는 단면도들이다.
도 4b를 참조하면, 주변회로구조로 구성된 제1 회로구조 상에 제1 절연막(225)을 형성할 수 있다. 이어서, 제1 절연막(225) 상에 희생막(227)을 형성할 수 있다. 희생막(227)은 제1 절연막(225)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제1 절연막(225)은 실리콘 산화막을 포함할 수 있고, 희생막(227)은 실리콘 질화막을 포함할 수 있다.
도 4c를 참조하면, 희생막(227) 및 제1 절연막(225)을 관통하는 개구부들(231A, 231B)을 형성할 수 있다. 개구부들(231A, 231B)은 인터커넥션들(223) 중 제1 트랜지스터(217A)에 접속된 인터커넥션을 노출하는 제1 개구부(231A)와 인터커넥션들(223) 중 제2 트랜지스터(217B)에 접속되 인터커넥션을 노출하는 제2 개구부(231B)를 포함할 수 있다.
이어서, 제1 개구부(231A)와 제2 개구부(231B)를 채우는 콘택구조들(237A, 237B)을 형성할 수 있다. 일 실시 예로서, 콘택구조들(237A, 237B)을 형성하는 단계는 제1 개구부(231A)와 제2 개구부(231B)의 표면을 따라 도전성 금속 배리어막(233)을 형성하는 단계, 도전성 금속 배리어막(233) 상에 제1 개구부(231A와 제2 개구부(231B)의 중심영역들을 채우는 금속막(235)을 형성하는 단계, 및 희생막(227)이 노출되도록 금속막(235)과 도전성 금속 배리어막(233)을 평탄화하는 단계를 포함할 수 있다.
콘택구조(237A)는 인터커넥션들(223) 중 제1 트랜지스터(217A)에 접속된 인터커넥션을 경유하여 제1 트랜지스터(217A)에 접속될 수 있다. 콘택구조(237B)는 인터커넥션들(223) 중 제2 트랜지스터(217B)에 접속된 인터커넥션을 경유하여 제2 트랜지스터(271B)에 접속될 수 있다.
도 4d를 참조하면, 도 4c에 도시된 희생막(227)을 선택적으로 제거함으로써, 제1 절연막(225)을 노출시킬 수 있다. 이에 따라, 콘택구조들(237A, 237B)과 제1 절연막(225) 사이의 높이 차이로 인해 요철구조가 정의될 수 있다. 콘택구조들(237A, 237B) 각각은 제1 절연막(225)을 관통하는 관통부(P1)와 관통부(P1)로부터 제3 방향(D3)으로 연장된 돌출부(P2)를 포함할 수 있다. 콘택구조들(237A, 237B) 각각의 돌출부(P2)는 제1 절연막(225)의 표면이 배치된 레벨보다 제3 방향(D3)으로 돌출될 수 있다.
도 4e 및 도 4f는 제1 도전성 라인들을 형성하는 단계를 나타내는 단면도들이다.
도 4e를 참조하면, 제1 절연막(225) 및 콘택구조들(237A, 237B) 각각의 돌출부(P2)에 의해 정의된 요철구조의 표면을 따라 도전막(240)을 형성할 수 있다. 도전막(240)은 제1 절연막(225) 및 콘택구조들(237A, 237B)에 의해 정의된 요철구조에 대응하는 요철구조를 가질 수 있다.
일 실시 예로서, 도전막(240)을 형성하는 단계는 제1 도전성 금속 배리어막(241)을 형성하는 단계, 금속막(243)을 형성하는 단계, 및 제2 도전성 금속 배리어막(245)을 형성하는 단계를 포함할 수 있다. 제1 도전성 금속 배리어막(241)은 제1 절연막(225)의 표면 및 콘택구조들(237A, 237B) 각각의 돌출부(P2)의 표면에 접촉되고, 제1 절연막(225)의 표면 및 콘택구조들(237A, 237B) 각각의 돌출부(P2)의 표면을 따라 연장될 수 있다. 금속막(243)은 제1 도전성 금속 배리어막(241) 상에 형성될 수 있다. 제2 도전성 금속 배리어막(245)은 금속막(243) 상에 형성될 수 있다.
이어서, 도전막(240) 상에 마스크 패턴(251)을 형성할 수 있다. 마스크 패턴(251)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다.
도 4f를 참조하면, 도 4e에 도시된 마스크 패턴(251)을 식각 배리어로 이용한 식각공정으로 도 4e에 도시된 도전막(240)의 제1 도전성 금속 배리어막(241), 금속막(243), 및 제2 도전성 금속 배리어막(245)을 식각할 수 있다. 이로써, 서로 이격된 제1 도전성 라인들(240A, 240B)이 정의될 수 있다.
제1 도전성 라인들(240A, 240B) 각각은 밴딩부(P3) 및 수평부(P4)를 포함할 수 있다. 밴딩부(P3)는 밴딩부(P3)에 대응하는 콘택구조(237A 또는 237B)의 돌출부(P2)에 접촉되고, 수평부(P4)보다 제3 방향(D3)을 향하여 돌출될 수 있다. 밴딩부(P3)는 돌출부(P2)에 대응하는 구부러진 형상을 가질 수 있다. 수평부(P4)는 밴딩부(P3)로부터 제1 절연막(225) 상으로 연장될 수 있다.
도 4g는 제1 도전성 라인들을 형성한 후 이어지는 후속공정을 나타내는 단면도들이다.
도 4g를 참조하면, 제1 도전성 라인들(240A, 240B)을 덮는 제1 본딩 절연막(261)을 형성할 수 있다. 제1 도전성 라인들(240A, 240B) 각각의 수평부(P4)는 제1 본딩 절연막(261)으로 덮일 수 있다.
이어서, 제1 도전성 라인들(240A, 240B) 각각의 밴딩부(P3)가 노출될 수 있도록 제1 본딩 절연막(261)의 표면을 평탄화 공정으로 평탄화할 수 있다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 및 도 10b는 본 발명의 실시 예에 따른 제2 반도체 구조의 형성공정을 나타내는 단면도들이다. 제2 반도체 구조는 도 3a 및 도 3b를 참조하여 설명한 바와 같이 메모리 구조를 포함하는 제2 회로구조로 구성될 수 있다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 및 도 10a는 도 3a와 유사하게 비트라인의 연장방향을 따라 절취한 공정 단계별 단면도들을 나타낸다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 및 도 10b는 도 3b와 유사하게 공통소스라인의 연장방향을 따라 절취한 공정 단계별 단면도들을 나타낸다.
도 5a 및 도 5b와 도 6a 및 도 6b는 본 발명의 실시 예에 따른 제2 회로구조의 메모리 구조 형성공정을 나타내는 단면도들이다.
도 5a 및 도 5b를 참조하면, 제2 기판(301) 상에 식각 정지막(303)을 형성할 수 있다. 제2 기판(301)은 실리콘으로 구성될 수 있다. 식각 정지막(303)은 제2 기판(301)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 식각 정지막(303)은 실리콘 질화막을 포함할 수 있다.
이어서, 식각 정지막(303) 상에 제1 층간 절연막(305) 및 도전막(307)을 적층할 수 있다. 이후, 도전막(307) 상에 제2 층간 절연막들(311) 및 희생막들(313)을 교대로 적층할 수 있다.
연이어, 채널홀들(315)을 형성할 수 있다. 채널홀들(315)은 제2 층간 절연막들(311), 희생막들(313), 도전막(307), 제1 층간 절연막(305), 및 식각 정지막(303)을 관통하고, 제2 기판(301) 내부로 연장될 수 있다.
이후, 채널홀들(315) 각각의 내부에 메모리막(320), 채널구조(330), 및 캡핑패턴(339)을 형성할 수 있다.
메모리막(320)을 형성하는 단계는 채널홀들(315) 각각의 표면 상에 제1 블로킹 절연막(321)을 형성하는 단계, 제1 블로킹 절연막(321) 상에 데이터 저장막(323)을 형성하는 단계, 데이터 저장막(323) 상에 터널 절연막(325)을 형성하는 단계를 포함할 수 있다. 터널 절연막(325), 데이터 저장막(323) 및 제1 블로킹 절연막(321)을 구성하는 물질막들은 도 3a 및 도 3b를 참조하여 설명한 터널 절연막(TI), 데이터 저장막(DL) 및 제1 블로킹 절연막(BI1)을 구성하는 물질막들과 동일하다.
채널구조(330)를 형성하는 단계는 메모리막(320)의 표면 상에 채널막(331)을 형성하는 단계, 및 채널막(331) 상에 코어 절연막(333)을 형성하는 단계를 포함할 수 있다. 채널막(331)은 반도체막으로 구성될 수 있다. 일 실시 예로서, 채널막(331)은 실리콘막을 포함할 수 있다.
캡핑패턴(339)을 형성하는 단계는 채널홀들(315) 각각의 일부가 개구되도록 코어 절연막(333)의 일부를 제거하는 단계, 및 개구된 채널홀들(315) 각각의 일부를 캡핑패턴(339)으로 채우는 단계를 포함할 수 있다. 캡핑패턴(339)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑패턴(339)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다.
이어서, 제2 층간 절연막들(311) 및 희생막들(313)을 식각함으로써, 제2 층간 절연막들(311) 및 희생막들(313)을 관통하는 슬릿(341)을 형성할 수 있다. 제2 층간 절연막들(311) 및 희생막들(313)을 식각하는 동안, 도전막(307)은 식각 정지막 역할을 할 수 있다.
도 6a 및 도 6b를 참조하면, 슬릿(341)을 통해 희생막들(313)을 선택적으로 제거할 수 있다. 이로써, 제2 층간 절연막들(311) 사이의 수평공간들이 개구될 수 있다.
이후, 수평공간들 각각의 표면을 따라 제2 블로킹 절연막(343)을 형성할 수 있다. 제2 블로킹 절연막(343)은 제1 블로킹 절연막(321)보다 유전율이 높은 절연막을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막(343)은 알루미늄 산화막, 하프늄 산화막 등의 금속 산화막을 포함할 수 있다.
이후, 수평공간들을 제1 도전패턴들(349)로 각각 채울 수 있다. 일 실시 예로서, 제1 도전패턴들(349)을 형성하는 단계는 슬릿(341)을 통해 수평공간들 표면을 따라 도전성 금속 배리어막(345)을 형성하는 단계, 슬릿(341)을 통해 도전성 금속 배리어막(345) 상에 금속막(347)을 형성하는 단계, 및 슬릿(341) 내부에서 도전성 금속 배리어막(345) 및 금속막(347)을 제거하는 단계를 포함할 수 있다. 도전성 금속 배리어막(345)은 제2 블로킹 절연막(343) 상에 형성될 수 있다.
이어서, 슬릿(341)을 통해 도 5a 및 도 5b에 도시된 도전막(307), 및 제1 층간 절연막(305)을 식각할 수 있다. 이로써, 슬릿(341)으로부터 연장되고, 식각 정지막(303)을 노출하는 슬릿 연장부(341E)를 형성할 수 있다. 도 5a 및 도 5b에 도시된 도전막(307)은 슬릿 연장부(341E)에 의해 제1 도전패턴들(307P)로 분리될 수 있다.
도 5a 및 도 5b와 도 6a 및 도 6b를 참조하여 설명한 공정들을 통해 제1 및 제2 층간 절연막들(305 및 311)과 제1 및 제2 도전패턴들(349 및 307P)을 포함하는 게이트 적층체(350), 게이트 적층체(350) 및 식각 정지막(303)을 관통하고 기판(301) 내부로 연장된 채널막(331), 및 제2 기판(301)을 향하는 채널막(331)의 표면 및 채널막(331)의 측벽을 따라 연장된 메모리막(320)을 포함하는 메모리 구조가 정의될 수 있다. 메모리 구조의 형성공정은 도 5a 및 도 5b와 도 6a 및 도 6b를 참조하여 상술한 실시 예로 제한되지 않는다. 도면에 도시되진 않았으나, 다른 일 실시 예로서, 메모리 구조의 형성공정은 식각 정지막(303) 상에 교대로 적층된 층간 절연막들 및 도전패턴들 형성하는 단계, 층간 절연막들 및 도전패턴들을 관통하는 채널홀들을 형성하는 단계, 채널홀들 각각의 내부에 메모리막 및 채널막을 형성하는 단계, 및 층간 절연막들 및 도전패턴들 게이트 적층체들로 분리하는 슬릿을 형성하는 단계를 포함할 수 있다.
도 7a 및 도 7b와 도 8a 및 도 8b는 본 발명의 실시 예에 따른 비트라인콘택 및 소스콘택의 형성공정을 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 도 6a 및 도 6b에 도시된 슬릿(341) 및 슬릿 연장부(341E)를 제2 절연막(361)으로 채울 수 있다. 제2 절연막(361)은 게이트 적층체(350)를 덮도록 연장될 수 있다.
이어서, 제2 절연막(361) 및 식각 정지막(303)을 관통하는 제1 소스콘택(367)을 형성할 수 있다. 제1 소스콘택(367)은 제2 절연막(361)에 의해 게이트 적층체(350)와 절연될 수 있다.
일 실시 예로서, 제1 소스콘택(367)을 형성하는 단계는 제2 기판(301)을 노출하는 트렌치가 정의되도록 제2 절연막(361) 및 식각 정지막(303)을 식각하는 단계, 트렌치를 통해 노출된 제2 절연막(361) 및 식각 정지막(303)의 측벽과 제2 기판(301)의 표면을 따라 도전성 금속 배리어막(363)을 형성하는 단계, 도전성 금속 배리어막(363) 상에 트렌치를 채우는 금속막(365)을 형성하는 단계, 및 제2 절연막(361)이 노출되도록 도전성 금속 배리어막(363) 및 금속막(365)의 표면을 평탄화하는 단계를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 소스콘택(367)을 덮는 적어도 한층의 절연막, 및 적어도 한층의 절연막을 관통하는 콘택들(389A, 389B)을 형성할 수 있다. 콘택들(389A, 389B)은 채널구조들(330)에 각각 중첩된 비트라인콘택들(389A) 및 제1 소스콘택(367)에 중첩된 제2 소스콘택(389B)을 포함할 수 있다.
비트라인콘택들(389) 각각은 제2 절연막(361)을 관통하도록 연장되고, 캡핑패턴(339) 및 채널막(331)에 접속될 수 있다. 제2 소스콘택(389B)은 제1 소스콘택(367)에 접속될 수 있다.
일 실시 예로서, 비트라인콘택들(389A) 및 소스콘택(389)을 형성하는 단계는 제1 소스콘택(367) 및 제2 절연막(361)을 덮는 제3 절연막(371)을 형성하는 단계, 제3 절연막(371) 및 제2 절연막(361) 중 적어도 어느 하나를 관통하고 채널구조들(330) 및 제1 소스콘택(367)에 각각 중첩된 제1 개구부들(370A, 370B)을 형성하는 단계, 제1 개구부들(370A, 370B) 각각의 내부에 도전성 금속 배리어막(373) 및 금속막(375)을 형성하는 단계, 제3 절연막(371)이 노출되도록 도전성 금속 배리어막(373) 및 금속막(375)을 평탄화하는 단계, 제3 절연막(371) 상에 제4 절연막(381)을 형성하는 단계, 제4 절연막(381)을 관통하고 채널구조들(330) 및 제1 소스콘택(367)에 각각 중첩된 제2 개구부들(380A, 380B)을 형성하는 단계, 제2 개구부들(380A, 380B) 각각의 내부에 도전성 금속 배리어막(383) 및 금속막(385)을 형성하는 단계, 및 제4 절연막(381)이 노출되도록 도전성 금속 배리어막(383) 및 금속막(385)을 평탄화하는 단계를 포함할 수 있다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 제2 도전성 라인들을 형성하는 공정을 나타내는 단면도들이다.
도 9a 및 도 9b를 참조하면, 제4 절연막(381) 상에 서로 이격된 제2 도전성 라인들(395A, 395B)을 형성할 수 있다. 제2 도전성 라인들(395A, 395B)은 비트라인콘택들(389A)에 접촉된 비트라인(395A) 및 제2 소스콘택(389B)에 접촉된 공통소스라인(395B)을 포함할 수 있다.
일 실시 예로서, 비트라인(395A) 및 공통소스라인(395B) 각각은 도전성 금속 배리어막(391) 및 도전성 금속 배리어막(391) 상의 금속막(393)을 포함할 수 있다.
도 10a 및 도 10b는 제2 도전성 라인들을 형성한 후, 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 10a 및 도 10b를 참조하면, 비트라인(395A) 및 공통소스라인(395B)을 덮는 제5 절연막(396)을 형성할 수 있다. 이어서, 제5 절연막(396)을 관통하는 패드콘택들(399A, 399B)을 형성할 수 있다. 패드콘택들(399A, 399B)은 비트라인(395)에 접속된 제1 패드콘택(399A) 및 공통소스라인(395B)에 접속된 제2 패드콘택(399B)을 포함할 수 있다. 제1 패드콘택(399A) 및 제2 패드콘택(399B) 각각은 도전성 금속 배리어막(397) 및 금속막(398)을 포함할 수 있다.
이후, 제1 패드콘택(399A) 및 제2 패드콘택(399B)을 덮고, 제5 절연막(396) 상으로 연장된 제2 본딩 절연막(401)을 형성할 수 있다.
이어서, 제2 본딩 절연막(401)을 관통하는 도전성 본딩패드들(407A, 407B)을 형성할 수 있다. 도전성 본딩패드들(407A, 407B)은 제1 패드콘택(399A)에 접촉된 제1 도전성 본딩패드(407A) 및 제2 패드콘택(399B)에 접촉된 제2 도전성 본딩패드(407B)를 포함할 수 있다. 제1 도전성 본딩패드(407A) 및 제2 도전성 본딩패드(407B) 각각은 도전성 금속 배리어막(403) 및 금속막(405)을 포함할 수 있다. 일 실시 예로서, 금속막(405)은 구리를 포함할 수 있다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 제1 반도체 구조와 제2 반도체 구조의 본딩공정을 나타내는 단면도들이다. 제1 반도체 구조는 도 4a 내지 도 4g를 참조하여 설명한 연속적인 공정들을 통해 제공될 수 있다. 제2 반도체 구조는 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 및 도 10b를 참조하여 설명한 연속적인 공정들을 통해 제공될 수 있다. 도 11a는 제1 반도체 구조의 제1 영역(R1)과 이에 중첩된 제2 반도체 구조의 단면을 나타내고, 도 11b는 제1 반도체 구조의 제2 영역(R2)과 이에 중첩된 제2 반도체 구조의 단면을 나타낸다.
도 11a 및 도 11b를 참조하면, 제2 반도체 구조의 제2 본딩 절연막(401)을 제1 반도체 구조의 제1 본딩 절연막(261)에 본딩하고, 제2 반도체 구조의 제1 도전성 본딩패드(407A) 및 제2 도전성 본딩패드(407B)를 제1 반도체 구조의 제1 도전성 라인들(240A, 240B)의 밴딩부들(P3)에 각각 본딩할 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(407A) 및 제2 도전성 본딩패드(407B) 각각의 금속막(405)은 제1 도전성 라인들(240A, 240B) 각각의 제2 도전성 금속 배리어막(245)에 본딩될 수 있다.
도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b는 본딩공정 이후 이어지는 후속공정들에 대한 일 실시 예를 나타내는 단면도들이다. 도 12a, 도 13a, 및 도 14a는 제1 반도체 구조의 제1 영역(R1)과 이에 중첩된 제2 반도체 구조의 단면을 나타내는 공정 단계별 단면도들이고, 도 12b, 도 13b, 및 도 14b는 제1 반도체 구조의 제2 영역(R2)과 이에 중첩된 제2 반도체 구조의 단면을 나타내는 공정 단계별 단면도들이다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b에 도시된 제2 기판(301)을 선택적으로 제거할 수 있다. 이로써, 식각 정지막(303), 메모리막(320)의 제1 블로킹 절연막(321) 및 제1 소스콘택(367)이 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b에 도시된 식각 정지막(303) 및 메모리막(320)의 일부영역이 제거될 수 있다. 이로써, 제1 층간 절연막(305) 및 채널막(331)의 일부영역이 노출될 수 있다.
일 실시 예로서, 도 12a에 도시된 제1 블로킹 절연막(321)의 노출영역을 에치백 공정으로 제거함으로써, 데이터 저장막(323)을 노출시킬 수 있다. 이 때, 도 12a에 도시된 식각 정지막(303)보다 제3 방향(D3)으로 돌출된 데이터 저장막(323)의 일부영역이 노출될 수 있다.
이어서, 데이터 저장막(323)의 노출된 일부영역 및 실리콘 질화막으로 구성된 식각 정지막(303)을 제거할 수 있다. 이로써, 도 12a에 도시된 게이트 적층체(350)보다 제3 방향(D3)으로 돌출된 터널 절연막(325)의 일부영역이 노출될 수 있다. 이어서, 터널 절연막(325)의 노출된 일부영역을 제거할 수 있다. 이 때, 도 12a에 도시된 게이트 적층체(350)보다 제3 방향(D3)으로 돌출된 제1 블로킹 절연막(321)의 일부영역이 제거될 수 있다.
도 14a 및 도 14b를 참조하면, 채널막(331)의 노출된 영역 및 제1 소스콘택(367)의 노출된 영역에 접촉된 소스막(411)을 형성할 수 있다. 소스막(411)은 도프트 반도체막을 포함할 수 있다. 소스막(411)은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 소스막(411)은 n형 불순물이 도핑된 도프트 실리콘막을 포함할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 본딩구조를 나타내는 단면도이다. 도 3a 및 도 3b에 도시된 제1 회로구조(C1)와 제2 회로구조(C2) 사이에 배치된 구성들은 도 15에 도시된 구성들로 대체될 수 있다.
도 15를 참조하면, 본딩구조는 서로 본딩된 제1 본딩 절연막(251') 및 제2 본딩 절연막(401')으로 구성된 제1 본딩구조와, 서로 본딩된 제1 도전성 라인(240') 및 도전성 본딩패드(407')로 구성된 제2 본딩구조를 포함할 수 있다.
제1 도전성 라인(240')은 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 제1 절연막(233') 및 제1 절연막(233')을 관통하는 콘택구조(237')에 중첩될 수 있다.
콘택구조(237')는 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 제1 절연막(233')보다 제3 방향(D3)으로 돌출될 수 있다. 제1 도전성 라인(240')은 도 3a 및 도 3b를 참조하여 설명한 바와 같이, 제1 절연막(233') 상의 수평부(HP') 및 수평부(HP')로부터 연장되고 콘택구조(237')의 돌출부을 감싸는 밴딩부(BP')를 포함할 수 있다.
제1 도전성 라인(240')은 제1 도전성 금속 배리어막(241'), 제1 도전성 금속 배리어막(241') 상의 금속막(243') 및 금속막(243') 상의 제2 도전성 금속 배리어막(245')을 포함할 수 있다. 금속막(243')은 제2 도전성 금속 배리어막(245')을 관통하고, 도전성 본딩패드(407')에 본딩될 수 있다. 이러한 구조를 제공하기 위해, 도 4a 내지 도 4g를 참조하여 설명한 공정들을 수행한 이후, 콘택구조(237')에 중첩된 금속막(243')이 노출되도록 제2 도전성 금속 배리어막(245')을 평탄화할 수 있다.
도전성 본딩패드(407')는 도 3a 및 도 3b를 참조하여 설명한 바와 같이 도전성 금속 배리어막(405') 및 금속막(403')을 포함할 수 있다. 도전성 본딩패드(407')의 금속막(403')은 제1 도전성 라인(240')의 금속막(243')에 본딩될 수 있다.
일 실시 예로서, 제1 도전성 라인(240')의 금속막(243')은 알루미늄을 포함할 수 있고, 도전성 본딩패드(407')의 금속막(403')은 구리를 포함할 수 있다. 이러한 일 실시 예에 따르면, 도전성 본딩패드(407')와 제1 도전성 라인(204')의 밴딩부(BP')간 제2 본딩구조는 구리와 알루미늄간 본딩구조로 구성될 수 있다.
제1 도전성 라인(240')의 금속막(243')은 도전성 본딩패드(407')를 향하는 제1 본딩면(BS1')을 가질 수 있고, 도전성 본딩패드(407')의 금속막(403')은 제1 도전성 라인(240')을 향하는 제2 본딩면(BS2')을 가질 수 있다. 제1 본딩면(BS1')은 제2 본딩면(BS2')보다 넓게 형성될 수 있다. 제1 본딩면(BS1')이 제2 본딩면(BS2')보다 넓게 형성되면, 제1 본딩면(BS1')의 일부가 제2 본딩 절연막(401')에 접촉될 수 있다. 이 경우, 제2 본딩 절연막(401')을 탄소가 도핑된 실리콘 질화막으로 구성함으로써, 제2 본딩 절연막(401')을 통해 제1 도전성 라인(240')의 금속막(243')으로부터의 금속 확산을 방지할 수 있다.
도전성 본딩패드(407')는 제2 본딩 절연막(401')을 관통하고, 패드콘택(399')에 접속될 수 있다. 패드콘택(399')은 제2 도전성 라인(395')과 제2 본딩 절연막(401') 사이의 절연막(396')을 관통하고, 도전성 본딩패드(407')와 제2 도전성 라인(395')을 서로 전기적으로 연결할 수 있다.
도 16a 및 도 16b는 본 발명의 실시 예들에 따른 제1 반도체 구조와 제2 반도체 구조 간 본딩구조들을 개략적으로 나타내는 단면도들이다.
도 16a를 참조하면, 제1 반도체 구조(S1A)는 제1 회로구조(510), 제1 회로구조(510)에 접속된 제1 콘택구조(525), 제1 콘택구조(525)를 경유하여 제1 회로구조(510)에 접속된 제1 도전성 라인(530), 제1 도전성 라인(530)에 접속된 패드콘택(545), 및 패드콘택(545)을 경유하여 제1 도전성 라인(530)에 접속된 도전성 본딩패드(555)를 포함할 수 있다.
제2 반도체 구조(S2A)는 제2 회로구조(560), 제2 회로구조(560)에 접속된 제2 콘택구조(575), 및 제2 콘택구조(575)를 경유하여 제2 회로구조(560)에 접속된 제2 도전성 라인(580)을 포함할 수 있다.
제1 반도체 구조(S1A)와 제2 반도체 구조(S2A)는 서로 본딩된 제1 본딩 절연막(550)과 제2 본딩 절연막(590)으로 구성된 제1 본딩구조와, 서로 본딩된 도전성 본딩패드(555)와 제2 도전성 라인(580)으로 구성된 제2 본딩구조를 통해 서로 본딩될 수 있다.
제1 반도체 구조(S1A)의 제1 회로구조(510)는 제2 반도체 구조(S2A)의 제2 회로구조(560)에 중첩될 수 있다. 제1 반도체 구조(S1A)의 제1 콘택구조(525), 제1 도전성 라인(530), 패드콘택(545), 및 도전성 본딩패드(555)는 제1 회로구조(510)와 제2 회로구조(560) 사이에 배치될 수 있다. 제2 반도체 구조(S2A)의 제2 콘택구조(575), 및 제2 도전성 라인(580)은 제2 회로구조(560)와 제1 도전성 라인(530) 사이에 배치될 수 있다.
제1 반도체 구조(S1A)의 제1 회로구조(510)와 제2 반도체 구조(S2A)의 제2 회로구조(560)는 서로 상이한 구조 또는 서로 동일한 구조를 포함할 수 있다. 일 실시 예로서, 제1 회로구조(510) 및 제2 회로구조(560) 중 하나는 메모리 구조를 포함하고, 나머지 하나는 메모리 구조의 동작을 제어하는 주변회로구조를 포함할 수 있다. 다른 일 실시 예로서, 제1 회로구조(510) 및 제2 회로구조(560) 중 하나는 제1 메모리 구조를 포함하고, 나머지 하나는 제2 메모리 구조를 포함할 수 있다. 주변회로구조는 도 3a 및 도 3b를 참조하여 설명한 트랜지스터들(TR1, TR2) 및 인터커넥션들(123)을 포함할 수 있다. 메모리 구조, 제1 메모리 구조 및 제2 메모리 구조 각각은 도 3a 및 도 3b를 참조하여 설명한 게이트 적층체들(GST), 채널구조들(CH), 및 메모리막들(ML)을 포함할 수 있다.
제1 반도체 구조(S1A)의 제1 콘택구조(525)는 제1 회로구조(510)와 제1 도전성 라인(530) 사이에 배치된 제1 절연막(520)을 관통함으로써 제1 회로구조(510)와 제1 도전성 라인(530)을 서로 전기적으로 연결할 수 있다.
제2 반도체 구조(S2A)의 제2 콘택구조(575)는 제2 회로구조(560)와 제2 도전성 라인(580) 사이에 배치된 제2 절연막(570)을 관통함으로써 제2 회로구조(560)와 제2 도전성 라인(580)을 서로 전기적으로 연결할 수 있다. 제2 콘택구조(575)는 제2 절연막(570) 보다 제1 도전성 라인(530)을 향하여 돌출된 영역을 포함할 수 있다.
제2 반도체 구조(S2A)의 제2 도전성 라인(580)은 제1 도전성 라인(530)을 향하여 돌출된 밴딩부를 포함할 수 있다. 제2 도전성 라인(580)의 밴딩부는 제2 콘택구조(575)의 돌출된 영역의 표면을 따라 구부러진 형상을 가질 수 있다. 제2 도전성 라인(580)의 밴딩부는 제2 본딩구조를 구성할 수 있도록 도전성 본딩패드(555)에 본딩될 수 있다.
제1 반도체 구조(S1A)의 패드콘택(545)은 제1 본딩 절연막(550)과 제1 도전성 라인(530) 사이의 제3 절연막(540)을 관통함으로써, 제1 도전성 라인(530)과 도전성 본딩패드(555)를 서로 전기적으로 연결할 수 있다.
도 16b를 참조하면, 제1 반도체 구조(S1B)는 제1 회로구조(610), 제1 회로구조(610)에 접속된 제1 콘택구조(625), 및 제1 콘택구조(625)를 경유하여 제1 회로구조(610)에 접속된 제1 도전성 라인(630)을 포함할 수 있다.
제2 반도체 구조(S2B)는 제2 회로구조(660), 제2 회로구조(660)에 접속된 제2 콘택구조(675), 및 제2 콘택구조(675)를 경유하여 제2 회로구조(660)에 접속된 제2 도전성 라인(680)을 포함할 수 있다.
제1 반도체 구조(S1B)와 제2 반도체 구조(S2B)는 서로 본딩된 제1 본딩 절연막(640)과 제2 본딩 절연막(690)으로 구성된 제1 본딩구조와, 서로 본딩된 제1 도전성 라인(630)과 제2 도전성 라인(680)으로 구성된 제2 본딩구조를 통해 서로 본딩될 수 있다.
제1 반도체 구조(S1B)의 제1 회로구조(610)는 제2 반도체 구조(S2B)의 제2 회로구조(660)에 중첩될 수 있다. 제1 반도체 구조(S1B)의 제1 콘택구조(625) 및 제1 도전성 라인(630)과 제2 반도체 구조(S2B)의 제2 콘택구조(675) 및 제2 도전성 라인(680)은 제1 회로구조(610)와 제2 회로구조(660) 사이에 배치될 수 있다.
제1 반도체 구조(S1B)의 제1 회로구조(610)와 제2 반도체 구조(S2B)의 제2 회로구조(660)는 서로 상이한 구조 또는 서로 동일한 구조를 포함할 수 있다. 일 실시 예로서, 제1 회로구조(610) 및 제2 회로구조(660) 중 하나는 메모리 구조를 포함하고, 나머지 하나는 메모리 구조의 동작을 제어하는 주변회로구조를 포함할 수 있다. 다른 일 실시 예로서, 제1 회로구조(610) 및 제2 회로구조(660) 중 하나는 제1 메모리 구조를 포함하고, 나머지 하나는 제2 메모리 구조를 포함할 수 있다. 주변회로구조는 도 3a 및 도 3b를 참조하여 설명한 트랜지스터들(TR1, TR2) 및 인터커넥션들(123)을 포함할 수 있다. 메모리 구조, 제1 메모리 구조 및 제2 메모리 구조 각각은 도 3a 및 도 3b를 참조하여 설명한 게이트 적층체들(GST), 채널구조들(CH), 및 메모리막들(ML)을 포함할 수 있다.
제1 반도체 구조(S1B)의 제1 콘택구조(625)는 제1 회로구조(610)와 제1 도전성 라인(630) 사이에 배치된 제1 절연막(620)을 관통함으로써 제1 회로구조(610)와 제1 도전성 라인(630)을 서로 전기적으로 연결할 수 있다. 제1 콘택구조(625)는 제1 절연막(620) 보다 제2 도전성 라인(680)을 향하여 돌출된 돌출부를 포함할 수 있다. 제1 반도체 구조(S1B)의 제1 도전성 라인(630)은 제2 도전성 라인(680)을 향하여 돌출된 밴딩부를 포함할 수 있다. 제1 도전성 라인(630)의 밴딩부는 제1 콘택구조(625)의 돌출부 표면을 따라 구부러진 형상을 가질 수 잇다.
제2 반도체 구조(S2B)의 제2 콘택구조(675)는 제2 회로구조(660)와 제2 도전성 라인(680) 사이에 배치된 제2 절연막(670)을 관통함으로써 제2 회로구조(660)와 제2 도전성 라인(680)을 서로 전기적으로 연결할 수 있다. 제2 콘택구조(675)는 제2 절연막(670) 보다 제1 도전성 라인(630)을 향하여 돌출된 돌출부를 포함할 수 있다. 제2 반도체 구조(S2B)의 제2 도전성 라인(680)은 제1 도전성 라인(630)을 향하여 돌출된 밴딩부를 포함할 수 있다. 제2 도전성 라인(680)의 밴딩부는 제2 콘택구조(675)의 돌출된 영역의 표면을 따라 구부러진 형상을 가질 수 있다.
제1 본딩 절연막(640)과 제2 본딩 절연막(690)은 제1 도전성 라인(630)과 제2 도전성 라인(680) 사이에 배치될 수 있다. 제1 도전성 라인(630)과 제2 본딩 절연막(690) 사이에 배치된 제1 본딩 절연막(640)은 제1 도전성 라인(630)의 밴딩부에 의해 관통될 수 있다. 제2 도전성 라인(380)과 제1 본딩 절연막(640) 사이에 배치된 제2 본딩 절연막(690)은 제2 도전성 라인(680)의 밴딩부에 의해 관통될 수 있다. 제1 도전성 라인(630)의 밴딩부와 제2 도전성 라인(680)의 밴딩부는 제2 본딩구조를 구성할 수 있도록 서로 본딩될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 제1 도전성 라인과 제2 도전성 라인을 사이에 두고 본딩구조를 통해 서로 본딩된 제1 회로구조 및 제2 회로구조를 포함할 수 있다. 제1 도전성 라인은 제1 회로구조에 접속되고, 제2 도전성 라인은 제2 회로구조에 접속될 수 있다. 제1 도전성 라인 및 제2 도전성 라인 중 하나는 나머지 하나를 향해 돌출된 밴딩부를 포함할 수 있으며, 밴딩부는 본딩구조를 구성할 수 있다. 제1 회로구조 및 제2 회로구조 각각은 메모리 구조 또는 주변회로구조로 구성될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 제1 도전성 라인과 제2 도전성 라인을 사이에 두고 본딩구조를 통해 서로 본딩된 제1 회로구조 및 제2 회로구조를 포함할 수 있다. 제1 도전성 라인은 제1 회로구조에 접속되고, 제2 도전성 라인은 제2 회로구조에 접속될 수 있다. 제1 도전성 라인 및 제2 도전성 라인 중 하나는 나머지 하나를 향해 돌출된 밴딩부를 포함할 수 있으며, 밴딩부는 본딩구조를 구성할 수 있다. 제1 회로구조 및 제2 회로구조 각각은 메모리 구조 또는 주변회로구조를 구성될 수 있다.
메모리 컨트롤러(1211)는 도 17을 참조하여 상술한 메모리 컨트롤러(1100)와 동일하게 구성될 수 있다.
101, 201, 301: 기판
S1, S2, S1A, S2A, S1B, S2B: 반도체 구조
C1, C2, 510, 560, 610, 660: 회로구조
131, 161, 171, 177, 187, 225, 361, 371, 381, 396, 223', 396', 520, 540, 570, 620, 670: 절연막
139A, 139B, 237A, 237B, 237', 525, 575, 625, 675: 콘택구조
BL, CSL, 149A, 149B, 240A, 240B, 395A, 395B, 240', 395', 530, 580, 630, 680: 도전성 라인
199A, 199B, 407A, 407B, 407', 555: 도전성 본딩패드
190A, 190B, 399A, 399B, 399', 545: 패드콘택
143, 147, 195, 241, 245, 403, 241', 245', 403': 도전성 금속 배리어막
145, 197, 243, 405, 243', 405': 금속막
141, 193, 261, 401, 251', 401', 550, 590, 640, 690: 본딩 절연막
SL, 411: 소스막
GST1, GST2, 350: 게이트 적층체
ILD, 305, 311: 층간 절연막
DSL, WL, SSL, 307P, 349: 도전패턴
CL, 331: 채널막
ML, 320: 메모리막
BCT, 389A: 비트라인콘택
SCT, SCT1, SCT2, 367, 389B: 소스콘택
TR1, TR2, 217A, 271B: 트랜지스터
227: 희생막
303: 식각 정지막

Claims (32)

  1. 주변회로구조를 덮는 절연막;
    상기 절연막을 관통함으로써 상기 주변회로구조에 접속되고, 상기 주변회로구조를 향하는 방향과 상반된 수직방향으로 상기 절연막보다 돌출된 돌출부를 포함하는 콘택구조;
    상기 콘택구조의 상기 돌출부를 감싸는 밴딩부 및 상기 밴딩부로부터 상기 절연막 상으로 연장된 수평부를 포함하고, 상기 밴딩부가 상기 수평부보다 상기 수직방향으로 돌출된 제1 도전성 라인;
    상기 제1 도전성 라인의 상기 밴딩부에 본딩된 도전성 본딩패드; 및
    상기 도전성 본딩패드에 접속된 메모리 구조를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 도전성 라인의 상기 밴딩부는 상기 콘택구조의 상기 돌출부에 대응하는 구부러진 형상을 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 도전성 라인의 상기 밴딩부는 상기 도전성 본딩패드를 향하는 제1 본딩면을 포함하고,
    상기 도전성 본딩패드는 상기 제1 도전성 라인을 향하는 제2 본딩면을 포함하고,
    상기 제1 본딩면은 상기 제2 본딩면보다 넓게 형성된 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 도전성 라인은,
    상기 콘택구조의 돌출부 및 상기 절연막의 표면을 따라 연장된 제1 도전성 금속 배리어막;
    상기 제1 도전성 금속 배리어막 상에 형성된 금속막; 및
    상기 금속막 상에 형성된 제2 도전성 금속 배리어막을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 도전성 금속 배리어막과 상기 도전성 본딩패드가 서로 본딩된 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 금속막은 상기 제2 도전성 금속 배리어막을 관통하고, 상기 도전성 본딩패드에 본딩된 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 도전성 본딩패드는,
    상기 밴딩부에 본딩된 금속막; 및
    상기 금속막의 측벽을 감싸고, 상기 수직방향을 향하는 상기 금속막의 표면을 따라 연장된 도전성 금속 배리어막을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 도전성 본딩패드의 상기 금속막은 상기 제1 도전성 라인의 상기 밴딩부를 향하는 본딩면을 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 구조와 상기 제1 도전성 라인 사이에 배치되고, 상기 제1 도전성 라인의 상기 밴딩부에 의해 관통되는 제1 본딩 절연막; 및
    상기 제1 본딩 절연막과 상기 메모리 구조 사이에 배치되고, 상기 도전성 본딩패드에 의해 관통되며, 상기 제1 본딩 절연막에 본딩된 제2 본딩 절연막을 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 본딩 절연막 및 상기 제2 본딩 절연막 중 적어도 하나는 탄소가 도핑된 실리콘 질화막을 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 도전성 본딩패드에 접속되고, 상기 도전성 본딩패드와 상기 메모리 구조 사이에 배치된 제2 도전성 라인; 및
    상기 메모리 구조를 사이에 두고 상기 제2 도전성 라인에 중첩된 소스막을 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 메모리 구조는,
    상기 소스막과 상기 제2 도전성 라인 사이에 배치되고, 상기 수직방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 소스막에 접촉되고, 상기 게이트 적층체를 관통하는 채널막; 및
    상기 채널막과 상기 게이트 적층체 사이에 배치된 메모리막을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 채널막과 상기 제2 도전성 라인 사이에 배치되고, 상기 채널막과 상기 제2 도전성 라인을 서로 전기적으로 연결하는 비트라인콘택을 더 포함하고,
    상기 주변회로구조는 페이지 버퍼를 구성하는 트랜지스터를 포함하고,
    상기 제1 도전성 라인은 상기 콘택구조를 경유하여 상기 트랜지스터에 접속된 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 게이트 적층체로부터 이격되고, 상기 소스막과 상기 제2 도전성 라인 사이에 배치되며, 상기 소스막과 상기 제2 도전성 라인을 서로 전기적으로 연결하는 소스콘택을 더 포함하고,
    상기 주변회로구조는 소스라인 드라이버를 구성하는 트랜지스터를 포함하고,
    상기 제1 도전성 라인은 상기 콘택구조를 경유하여 상기 트랜지스터에 접속된 반도체 메모리 장치.
  15. 제1 회로구조;
    상기 제1 회로구조에 접속된 제1 도전성 라인;
    상기 제1 도전성 라인에 마주하는 제2 도전성 라인;
    상기 제1 및 제2 도전성 라인들을 사이에 두고 상기 제1 회로구조에 중첩되고, 상기 제2 도전성 라인에 접속된 제2 회로구조; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되고, 서로 본딩된 본딩 절연막들로 구성된 제1 본딩구조를 포함하고,
    상기 제1 도전성 라인과 상기 제2 도전성 라인 중 하나는 나머지 하나를 향해 돌출된 영역을 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 도전성 라인과 상기 제1 회로구조 사이에 배치된 제1 절연막;
    상기 제1 절연막을 관통하고, 상기 제1 회로구조와 상기 제1 도전성 라인을 전기적으로 연결하는 제1 콘택구조;
    상기 제2 도전성 라인과 상기 제2 회로구조 사이에 배치된 제2 절연막; 및
    상기 제2 절연막을 관통하고, 상기 제2 회로구조와 상기 제2 도전성 라인을 전기적으로 연결하는 제2 콘택구조를 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제2 콘택구조는 상기 제2 절연막보다 상기 제1 도전성 라인을 향하여 돌출된 돌출부를 포함하고,
    상기 제2 도전성 라인은 상기 제2 콘택구조의 상기 돌출부의 표면을 따라 구부러진 형상을 갖는 밴딩부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제2 도전성 라인의 상기 밴딩부와 상기 제1 도전성 라인 사이에 배치된 도전성 본딩패드; 및
    상기 도전성 본딩패드와 상기 제1 도전성 라인 사이에 배치되고, 상기 도전성 본딩패드와 상기 제1 도전성 라인을 전기적으로 연결하는 패드콘택을 더 포함하고,
    상기 제2 도전성 라인의 상기 밴딩부와 상기 도전성 본딩패드는 서로 본딩되어 제2 본딩구조를 구성하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제1 콘택구조는 상기 제1 절연막보다 상기 제2 도전성 라인을 향하여 돌출된 돌출부를 포함하고,
    상기 제1 도전성 라인은 상기 제1 콘택구조의 상기 돌출부의 표면을 따라 구부러진 형상을 갖는 밴딩부를 포함하고,
    상기 제2 도전성 라인의 상기 밴딩부와 상기 제1 도전성 라인의 상기 밴딩부가 서로 본딩되어 제2 본딩구조를 구성하는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제1 회로구조 및 상기 제2 회로구조 중 적어도 어느 하나는 메모리 구조를 포함하고, 나머지 하나는 상기 메모리 구조의 동작을 제어하는 주변회로구조를 포함하는 반도체 메모리 장치.
  21. 제 15 항에 있어서,
    상기 제1 회로구조 및 상기 제2 회로구조 중 적어도 어느 하나는 제1 메모리 구조를 포함하고, 나머지 하나는 제2 메모리 구조를 포함하는 반도체 메모리 장치.
  22. 제1 회로구조를 형성하는 단계;
    상기 제1 회로구조 상에 절연막을 형성하는 단계;
    상기 절연막을 관통함으로써 상기 제1 회로구조에 접속되고, 상기 제1 회로구조를 향하는 방향과 상반된 수직방향으로 상기 절연막보다 돌출된 돌출부를 포함하는 콘택구조를 형성하는 단계;
    상기 절연막 상의 수평부, 및 상기 콘택구조의 상기 돌출부에 접촉되고 상기 수평부보다 상기 수직방향으로 돌출된 밴딩부를 포함하는 제1 도전성 라인을 형성하는 단계;
    상기 제1 도전성 라인의 상기 수평부를 덮는 제1 본딩 절연막을 형성하는 단계;
    상기 제1 도전성 라인의 상기 밴딩부가 노출되도록 상기 제1 본딩 절연막의 표면을 평탄화하는 단계;
    제2 회로구조, 상기 제2 회로구조에 접속된 제2 도전성 라인, 상기 제2 도전성 라인에 접속된 도전성 본딩패드를 포함하는 반도체 구조를 형성하는 단계; 및
    상기 반도체 구조의 상기 도전성 본딩패드를 상기 밴딩부에 본딩하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 콘택구조를 형성하는 단계는,
    상기 절연막 상에 희생막을 형성하는 단계;
    상기 희생막 및 상기 절연막을 관통하는 상기 콘택구조를 형성하는 단계; 및
    상기 콘택구조의 상기 돌출부가 정의되도록 상기 희생막을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1 도전성 라인의 상기 밴딩부는 상기 콘택구조의 상기 돌출부에 대응하는 구부러진 형상을 갖도록 형성된 반도체 메모리 장치의 제조방법.
  25. 제 22 항에 있어서,
    상기 제1 도전성 라인을 형성하는 단계는,
    상기 콘택구조의 상기 돌출부 및 상기 절연막의 표면을 따라 연장된 제1 도전성 금속 배리어막을 형성하는 단계;
    상기 제1 도전성 금속 배리어막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 제2 도전성 금속 배리어막을 형성하는 단계; 및
    상기 제2 도전성 금속 배리어막, 상기 금속막 및 상기 제1 도전성 금속 배리어막을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 도전성 본딩패드는 상기 제2 도전성 금속 배리어막에 본딩되는 반도체 메모리 장치의 제조방법.
  27. 제 25 항에 있어서,
    상기 제1 본딩 절연막을 평탄화하는 단계 이후, 상기 콘택구조에 중첩된 상기 금속막의 일부가 노출되도록 상기 제2 도전성 금속 배리어막을 평탄화하는 단계를 더 포함하고,
    상기 도전성 본딩패드는 상기 금속막에 본딩되는 반도체 메모리 장치의 제조방법.
  28. 제 22 항에 있어서,
    상기 제1 회로구조는 페이지 버퍼 또는 소스라인 드라이버를 구성하는 트랜지스터를 포함하고,
    상기 콘택구조는 상기 트랜지스터에 접속된 반도체 메모리 장치의 제조방법.
  29. 제 22 항에 있어서,
    상기 반도체 구조를 형성하는 단계는 상기 제2 회로구조를 형성하는 단계를 포함하고,
    상기 제2 회로구조를 형성하는 단계는,
    기판 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체 및 상기 식각 정지막을 관통하고 상기 기판 내부로 연장된 채널막, 및 상기 채널막의 측벽 및 상기 기판을 향하는 상기 채널막의 표면을 따라 연장된 메모리막을 포함하는 메모리 구조를 형성하는 단계;
    상기 게이트 적층체로부터 이격되고, 상기 식각 정지막을 관통하는 제1 소스콘택을 형성하는 단계; 및
    상기 제1 소스콘택에 접속된 제2 소스콘택과 상기 채널막에 접속된 비트라인콘택을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 29 항에 있어서,
    상기 반도체 구조를 형성하는 단계는,
    상기 제2 소스콘택 또는 상기 비트라인콘택에 접촉된 상기 제2 도전성 라인을 형성하는 단계;
    상기 제2 도전성 라인에 접속된 패드콘택을 형성하는 단계;
    상기 패드콘택을 덮는 제2 본딩 절연막을 형성하는 단계; 및
    상기 제2 본딩 절연막을 관통하고, 상기 패드콘택에 접촉된 상기 도전성 본딩패드를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 제2 본딩 절연막을 상기 제1 본딩 절연막에 본딩하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  32. 제 29 항에 있어서,
    상기 반도체 구조의 상기 도전성 본딩패드를 상기 밴딩부에 본딩하는 단계 이후, 상기 식각 정지막이 노출되도록 상기 기판을 제거하는 단계;
    상기 채널막 및 상기 제1 소스콘택이 노출되도록 상기 식각 정지막 및 상기 메모리막의 일부를 제거하는 단계; 및
    상기 채널막 및 상기 제1 소스콘택에 접촉된 소스막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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