TWI804923B - 半導體記憶裝置 - Google Patents

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日商鎧俠股份有限公司
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Abstract

一種半導體記憶裝置，包括半導體基板及記憶體單元陣列，半導體基板包括在與和其表面交叉的第一方向交叉的第二方向上依次排列的第一～第三區域。記憶體單元陣列包括：第一導電層，沿第一方向積層；第三絕緣層，設置在第二區域沿第一方向積層；第四絕緣層，設置在第二區域、位於第三絕緣層的側面和第一導電層的側面間，且沿第一及第二方向延伸；及第五絕緣層，設置在第二區域、位於第三絕緣層的側面與第一導電層的側面間，沿第一及第三方向延伸。在第一方向上，第五絕緣層的半導體基板側的端部位置與第四絕緣層半導體基板側的端部位置不同。

Description

半導體記憶裝置
本實施方式是有關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其包括：半導體基板；多個導電層，在與半導體基板的表面交叉的方向上積層；半導體柱，在與半導體基板的表面交叉的方向上延伸並與所述多個導電層相向；以及閘極絕緣膜，設置在導電層與半導體柱之間。
實施方式提供一種能夠小型化的半導體記憶裝置。 一實施方式的半導體記憶裝置包括半導體基板、及在與半導體基板的表面交叉的第一方向上與半導體基板隔開配置的記憶體單元陣列。半導體基板包括在與第一方向交叉的第二方向上依次排列的第一區域～第三區域。記憶體單元陣列包括：多個第一導電層，自第一區域經由第二區域在第二方向上延伸到第三區域，與多個第一絕緣層一起在第一方向上交替積層；第一半導體層，設置在第一區域，在第一方向上延伸，與多個第一導電層相向；第二半導體層，設置在第三區域，在第一方向上延伸，與多個第一導電層相向；多個第三絕緣層，設置在第二區域，並與多個第二絕緣層一起在第一方向上交替積層；第一觸頭（contact），設置在第二區域，在第一方向上延伸，並與多個第三絕緣層相向，且第一方向的一端較多個第一導電層更靠近半導體基板，第一方向的另一端較多個第一導電層更遠離半導體基板；第四絕緣層，設置在第二區域，位於多個第三絕緣層的與第一方向及第二方向交叉的第三方向上的側面和多個第一絕緣層的第三方向上的側面之間，且在第一方向及第二方向上延伸；以及第五絕緣層，設置在第二區域，位於多個第三絕緣層的第二方向上的側面與多個第一導電層的第二方向上的側面之間，並在第一方向及第三方向上延伸。第五絕緣層的第一方向上的半導體基板側的端部較第四絕緣層的第一方向上的半導體基板側的端部更靠近半導體基板，或者較第四絕緣層的第一方向上的半導體基板側的端部更遠離半導體基板。
接著，參照圖式詳細說明實施方式的半導體記憶裝置。再者，以下的實施方式只是一例，並非以限定本發明的意圖來表示。
另外，在本說明書中，將平行於半導體基板的表面的規定方向稱為X方向，將平行於半導體基板的表面，且與X方向垂直的方向稱為Y方向，將垂直於半導體基板的表面的方向稱為Z方向。
另外，在本說明書中，有時將沿著規定平面的方向稱為第一方向，將沿著該規定平面與第一方向交叉的方向稱為第二方向，將與該規定平面交叉的方向稱為第三方向。所述第一方向、第二方向及第三方向可與X方向、Y方向及Z方向中的任意一者對應，亦可不對應。
另外，在本說明書中，「上」或「下」等表述以半導體基板為基準。例如，將沿著Z方向遠離半導體基板的方向稱為上，將沿著Z方向接近半導體基板的方向稱為下。另外，關於某個結構，在言及下表面或下端部的情況下，是指該結構的半導體基板側的面或端部，在言及上表面或上端部的情況下，是指該結構的與半導體基板相反一側的面或端部。另外，將與X方向或Y方向交叉的面稱為側面等。
另外，於本說明書中，於言及第一結構「電性連接」於第二結構的情況下，第一結構可直接連接於第二結構，第一結構亦可經由配線、半導體構件或電晶體（transistor）等連接於第二結構。例如，於將三個電晶體串聯連接的情況下，即便第二個電晶體為關斷（OFF）狀態，第一個電晶體亦「電性連接」於第三個電晶體。
另外，在本說明書中，於言及第一結構「連接於第二結構與第三結構之間」的情況下，有時指將第一結構、第二結構及第三結構串聯連接，並且第一結構設置在第二結構及第三結構的電流路徑上。
另外，在本說明書中，於言及電路等使兩條配線等「導通」的情況下，例如有時指該電路等包括電晶體等，該電晶體等設置在兩條配線之間的電流路徑上，該電晶體等處於導通（ON）狀態。
[第一實施方式] 以下，參照圖式對第一實施方式的半導體記憶裝置的結構進行說明。再者，以下的圖式是示意性的，為了便於說明，有時省略一部分結構。
[結構] 圖1是第一實施方式的半導體記憶裝置的示意性的平面圖。圖2是將第一實施方式的半導體記憶裝置斷裂而表示的局部立體圖。圖3是圖1的A所表示的部分的示意性放大剖面圖，表示記憶體單元陣列層中的結構。圖4是沿著B-B'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。圖5是沿著C-C'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。圖6是沿著D-D'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。圖7是圖6的E所表示的部分的示意性放大圖。圖8是沿著F-F'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。圖9是圖8的G所表示的部分的放大剖面圖。圖10是表示圖8的G所表示的部分的另一例的放大剖面圖。
第一實施方式的半導體記憶裝置例如可如圖1所示，包括半導體基板100。在圖示的例子中，在半導體基板100上設有在X方向及Y方向上排列的4個記憶體單元陣列MCA。
[半導體記憶裝置的結構] 例如，如圖2、圖4及圖5所示般，第一實施方式的半導體記憶裝置包括：半導體基板100、設置在半導體基板100上的電晶體層L TR、設置在電晶體層L TR的上方的配線層L W1、設置在配線層L W1的上方的記憶體單元陣列層L MCA、及設置在記憶體單元陣列層L MCA的上方的配線層L W2。
[半導體基板100的結構] 半導體基板100例如是包含含有硼（B）等P型雜質的P型矽（Si）的半導體基板。例如圖2～圖4所示，在半導體基板100的表面設置有半導體基板區域100S、及絕緣區域100I。
[電晶體層L TR的結構] 電晶體層L TR包括構成控制記憶體單元陣列MCA的控制電路的多個電晶體Tr、電極E TR、觸頭C TR等。電晶體Tr是將半導體基板區域100S的表面用作通道區域（閘極區域）的場效型電晶體。電極E TR作為電晶體Tr的閘極電極發揮功能。觸頭C TR在Z方向上延伸，其下端連接於半導體基板100或電極E TR，其上端連接於配線層L W1的配線。
[配線層L W1的結構] 例如，如圖2～圖4所示般，配線層L W1中包含的多條配線與記憶體單元陣列MCA中的結構及控制記憶體單元陣列MCA的控制電路中的結構的至少一者電性連接。
配線層L W1包括多條配線。所述多條配線例如可包括氮化鈦（TiN）等的阻擋導電膜以及鎢（W）等的金屬膜的積層膜等。
[記憶體單元陣列層L MCA的結構] 在記憶體單元陣列層L MCA中，例如如圖3所示，設有在Y方向上排列的多個記憶體區塊組BLK S及設置在該些之間的區塊間結構160。另外，記憶體區塊組BLK S分別包括在Y方向上排列的兩個記憶體區塊BLK、設置在該些之間且在X方向上排列的兩個區塊間結構161、以及設置在該些之間的貫通接觸結構170。再者，在以下的說明中，有時將圖3所示的4個記憶體區塊BLK分別稱為記憶體區塊BLK_A～記憶體區塊BLK_D。
[記憶體單元陣列層L MCA的記憶體區塊BLK的結構] 如圖3所示，各記憶體區塊BLK包括：在X方向上延伸且在X方向上排列的兩個記憶體孔區域R MH1、R MH2、接觸區域R C、及配線區域R W。接觸區域R C及配線區域R W在X方向上排列，並且設置在記憶體孔區域R MH1與記憶體孔區域R MH2之間。
在記憶體區塊BLK_B、記憶體區塊BLK_C中，接觸區域R C配置在靠近記憶體孔區域R MH1的一側（圖3中為左側），配線區域R W配置在靠近記憶體孔區域R MH2的一側（圖3中為右側）。
另一方面，在記憶體區塊BLK_A、記憶體區塊BLK_D中，配線區域R W配置在靠近記憶體孔區域R MH1的一側（圖3中為左側），接觸區域R C配置在靠近記憶體孔區域R MH2的一側（圖3中為右側）。
[記憶體區塊BLK的記憶體孔區域R MH1、記憶體孔區域R MH2的結構] 如圖3及圖6所示，記憶體區塊BLK的記憶體孔區域R MH1、記憶體孔區域R MH2分別包括在Y方向上排列的多個串單元SU、及設置於在Y方向上相鄰的兩個串單元SU之間的氧化矽（SiO 2）等的串單元間絕緣層162。
例如如圖2及圖6所示般，記憶體區塊BLK的記憶體孔區域R MH1、記憶體孔區域R MH2包括：在Z方向上排列的多個導電層110、在Z方向上延伸的多個半導體柱120、及分別設置在多個導電層110與多個半導體柱120之間的多個閘極絕緣膜130。
導電層110是在X方向上延伸的大致板狀的導電層。導電層110可包括氮化鈦（TiN）等的阻擋導電膜以及鎢（W）等的金屬膜的積層膜等。另外，導電層110例如亦可包括含有磷（P）或硼（B）等雜質的多晶矽等。於在Z方向上排列的多個導電層110之間設置有氧化矽（SiO 2）等的絕緣層101。
在導電層110的下方設置有導電層111。導電層111例如可包括含有磷（P）或硼（B）等雜質的多晶矽等。另外，在導電層111與導電層110之間設置有氧化矽（SiO 2）等的絕緣層101。
在導電層111的下方設置有導電層112。導電層112包括與半導體柱120的下端接合的半導體層113、及與半導體層113的下表面相接觸的導電層114。半導體層113例如可包括含有磷（P）等N型雜質或者硼（B）等P型雜質的多晶矽等。導電層114例如可包括鎢（W）等金屬、矽化鎢等的導電層或者其他導電層。另外，在導電層112與導電層111之間設置有氧化矽（SiO 2）等的絕緣層101。
導電層112作為源極線發揮功能。
導電層111作為源極側選擇電晶體的閘極電極等發揮功能。導電層111在每個記憶體區塊BLK中電氣獨立。
另外，多個導電層110中的位於最下層的一個或多個導電層110在每個記憶體區塊BLK中電氣獨立，作為源極側選擇電晶體的閘極電極等發揮功能。此時，導電層111亦可省略。
另外，位於較其更靠上方的多個導電層110在每個記憶體區塊BLK中電氣獨立，作為字線等發揮功能。
另外，位於較其更靠上方的一個或多個導電層110在每個串單元SU中電氣獨立，作為汲極側選擇電晶體的閘極電極等發揮功能。
半導體柱120在X方向及Y方向上以規定圖案排列。半導體柱120作為記憶體單元等發揮功能。半導體柱120例如是多晶矽（Si）等的半導體層。例如如圖2及圖6所示般，半導體柱120具有大致有底圓筒狀的形狀，在中心部分設置有氧化矽等的絕緣層125。
閘極絕緣膜130具有覆蓋半導體柱120的外周面的大致有底圓筒狀的形狀。例如如圖7所示般，閘極絕緣膜130包括積層在半導體柱120與導電層110之間的隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如是氧化矽（SiO 2）等的絕緣膜。電荷蓄積膜132例如是氮化矽（Si 3N 4）等的能夠蓄積電荷的膜。隧道絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133具有大致圓筒狀的形狀，並沿著半導體柱120的外周面在Z方向上延伸。
再者，圖7中示出了閘極絕緣膜130包括氮化矽等的電荷蓄積膜132的例子。但是，閘極絕緣膜130例如亦可包括包含N型或P型雜質的多晶矽等的浮動閘極。
[記憶體區塊BLK的接觸區域R C的結構] 例如如圖3～圖5所示般，在記憶體單元陣列層L MCA的接觸區域R C中，與記憶體孔區域R MH1、記憶體孔區域R MH2同樣地，在Z方向上排列有多個導電層110。導電層110的層數實際上例如為幾十層到一百幾十層，但在圖4及圖5中，為了容易理解，圖示出在記憶體單元陣列層L MCA中包括8層導電層110的狀態。
在接觸區域R C中，在X方向上延伸的配線區域R CW及在X方向上延伸的連接區域R CC在Y方向上並排地設置。配線區域R CW被配置在靠近區塊間結構160的位置，連接區域R CC被配置在靠近區塊間結構161的位置。
配線區域R CW包括在Z方向上排列的多個導電層110的一部分。該些導電層110的一部分沿者區塊間結構160在X方向上延伸。
連接區域R CC包括在X方向上排列的多個觸頭150及在Z方向上排列的多個導電層110的一部分。
各觸頭150在Z方向上延伸，例如可包括氮化鈦（TiN）等的阻擋導電膜及鎢（W）等的金屬膜的積層膜等。各觸頭150的下端與在Z方向上排列的多個導電層110的一部分中的一個連接。
在Z方向上排列的多個導電層110的一部分分別包括與多個觸頭150中的一個連接的連接部、以及用於將除此之外的觸頭150連接於下方的導電層110的開口110a。該開口110a的X方向寬度隨著自上層側的導電層110朝向下層側的導電層110而階段性地變窄，藉此，在連接區域R CC形成大致階梯狀的結構（凹陷部）（圖4、圖5）。在該大致階梯狀的結構（凹陷部）中填充有氧化矽（SiO 2）等的絕緣層140。
[記憶體區塊BLK的配線區域R W的結構] 配線區域R W包括在Z方向上排列的多個導電層110的一部分。該些導電層110的一部分沿著區塊間結構160在X方向上延伸。
配線區域R W的多個導電層110與所述配線區域R CW的多個導電層110在各層中連接。因此，記憶體孔區域R MH1的多個導電層110與記憶體孔區域R MH2的多個導電層110在各層中經由配線區域R W及配線區域R CW的多個導電層110而連接。
[記憶體單元陣列層L MCA的區塊間結構161的結構] 例如如圖2～圖4所示，區塊間結構161包括在Z方向以及X方向上延伸的一對絕緣層161a、161a、以及配置在絕緣層161a、絕緣層161a之間的導電層161b。例如如圖2及圖4所示，導電層161b在下端與導電層112連接。
例如如圖3所示，區塊間結構161設置於在Y方向上相鄰的兩個記憶體區塊BLK之間的、與記憶體孔區域R MH1、接觸區域R C及記憶體孔區域R MH2對應的位置。
[記憶體單元陣列層L MCA的貫通接觸結構170的結構] 如圖3所示，對於Y方向，如上所述，貫通接觸結構170配置在構成一個記憶體區塊組BLK S的兩個記憶體區塊BLK之間，例如配置在記憶體區塊BLK_B、記憶體區塊BLK_C之間。更詳細而言，例如配置在記憶體區塊BLK_B的配線區域R W與記憶體區塊BLK_C的配線區域R W之間。另外，對於X方向，貫通接觸結構170配置於在X方向上排列的兩個區塊間結構161之間。
貫通接觸結構170包括：在X方向上延伸且在Y方向上隔開的一對阻止絕緣層171、172；在Y方向上延伸並且在X方向上隔開的一對阻止絕緣層173、174。阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174例如包含氧化矽（SiO 2）等。如圖4及圖5所示，阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174自記憶體單元陣列層L MCA的上層部分向下層部分在Z方向上延伸。而且，阻止絕緣層171、阻止絕緣層172的X方向的端邊與阻止絕緣層173、阻止絕緣層174的Y方向的端邊連接。藉此，藉由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成包含絕緣層的四方筒狀結構。
再者，關於Z方向，阻止絕緣層171、阻止絕緣層172的下端位置與阻止絕緣層173、阻止絕緣層174的下端位置不同。例如，如圖8及圖9所示，有時關於Z方向，阻止絕緣層171、阻止絕緣層172的下端位於較阻止絕緣層173、阻止絕緣層174的下端更靠下方處。另外，例如，如圖10所示，有時關於Z方向，阻止絕緣層171、阻止絕緣層172的下端位於較阻止絕緣層173、阻止絕緣層174的下端更靠上方處。
另外，阻止絕緣層171、阻止絕緣層172的厚度（Y方向寬度）與阻止絕緣層173、阻止絕緣層174的厚度（X方向寬度）不同。例如，如圖3所示，有時與阻止絕緣層171、阻止絕緣層172的厚度（Y方向寬度）相比，阻止絕緣層173、阻止絕緣層174的厚度（X方向寬度）變得更厚。另外，例如，有時與阻止絕緣層171、阻止絕緣層172的厚度（Y方向寬度）相比，阻止絕緣層173、阻止絕緣層174的厚度（X方向寬度）變得更薄。
另外，在阻止絕緣層173的Y方向的中央位置連接有在X方向上排列的兩個區塊間結構161中的一者的端部，在阻止絕緣層174的Y方向的中央位置連接有在X方向上排列的兩個區塊間結構161中的另一者的端部。因此，構成一個記憶體區塊組BLK S的兩個記憶體區塊BLK、例如記憶體區塊BLK_B、記憶體區塊BLK_C中包含的在Z方向上積層的各層的導電層110藉由區塊間結構161及阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174而在各記憶體區塊中在Y方向上被分斷。
如圖3～圖5所示，在由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的、包括絕緣層的四方筒狀結構的內部包括：在X方向上排列的第一組的多個貫通觸頭151、在相對於第一組的多個貫通觸頭151在Y方向上錯開的位置沿X方向排列的第二組的多個貫通觸頭151、在Z方向上排列的多個絕緣層110A、以及多個絕緣層101的一部分。
即，在由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的四方筒狀結構的內部，絕緣層101與絕緣層110A交替地在Z方向上積層。另外，各貫通觸頭151在Z方向上延伸，貫通多個絕緣層110A及多個絕緣層101。
貫通觸頭151例如可包括氮化鈦（TiN）及鎢（W）的積層膜等，亦可包括其他材料等。貫通觸頭151的外周面分別連接於設置於多個絕緣層110A及多個絕緣層101的貫通孔的內周面。絕緣層110A例如可為氮化矽（SiN）等的包含矽（Si）及氮（N）的絕緣層。
再者，如圖5所示，貫通接觸結構170的上端部的外周面被絕緣層140覆蓋。
[記憶體單元陣列層L MCA的區塊間結構160的結構] 例如如圖2～圖4所示，區塊間結構160包括在Z方向及X方向上延伸的一對絕緣層160a、160a、及配置在絕緣層160a、絕緣層160a之間的導電層160b。導電層160b例如如圖2及圖4所示，在下端與導電層112連接。
例如如圖3所示，區塊間結構160包括在Y方向上相鄰的兩個記憶體區塊BLK之間的、設置在與記憶體孔區域R MH1、記憶體孔區域R MH2對應的位置的部分160 MH以及設置在與接觸區域R C及配線區域R W對應的位置的部分160 C-W。另外，區塊間結構160包括設置在所述部分160 MH與所述部分160 C-W之間、及所述部分160 C-W與所述部分160 C-W之間的部分160 A。
例如，在記憶體區塊BLK_A的記憶體孔區域R MH1與記憶體區塊BLK_B的記憶體孔區域R MH1之間設置有所述部分160 MH。該部分160 MH在X方向上延伸。
另外，例如，在記憶體區塊BLK_A的配線區域R W與記憶體區塊BLK_B的接觸區域R C之間設置所述部分160 C-W。該部分160 C-W在X方向上延伸。另外，該部分160 C-W在Y方向上的位置與所述部分160 MH在Y方向上的位置相比，設置在更靠Y方向的一側處（例如，圖3的下方側）。因此，例如，關於該部分160 C-W在Y方向上的位置與對應於記憶體區塊BLK_A的區塊間結構161在Y方向上的位置之間的距離，與所述部分160 MH在Y方向上的位置與對應於記憶體區塊BLK_A的區塊間結構161在Y方向上的位置之間的距離相比更小。另外，該部分160 C-W的X方向上的寬度較設置在記憶體區塊BLK_B的接觸區域R C的最大的開口110a的X方向上的寬度更大。
另外，例如，在記憶體區塊BLK_A的接觸區域R C與記憶體區塊BLK_B的配線區域R W之間設置有所述部分160 C-W。該部分160 C-W在X方向上延伸。另外，該部分160 C-W在Y方向上的位置與所述部分160 MH在Y方向上的位置相比，設置在更靠Y方向的另一側處（例如，圖3的上方側）。因此，例如，該部分160 C-W在Y方向上的位置與對應於記憶體區塊BLK_A的區塊間結構161在Y方向上的位置之間的距離大於所述部分160 MH在Y方向上的位置與對應於記憶體區塊BLK_A的區塊間結構161在Y方向上的位置之間的距離。另外，該部分160 C-W在X方向上的寬度大於設置在記憶體區塊BLK_A的接觸區域R C的最大的開口110a在X方向上的寬度。另外，例如，在記憶體區塊BLK_A的記憶體孔區域R MH2與記憶體區塊BLK_B的記憶體孔區域R MH2之間設置有所述部分160 MH。該部分160 MH在X方向上延伸。另外，該部分160 MH在Y方向上的位置與設置在記憶體區塊BLK_A的記憶體孔區域R MH1和記憶體區塊BLK_B的記憶體孔區域R MH1之間的所述部分160 MH在Y方向上的位置等同。
另外，例如，部分160 A設置在所述部分160 MH與部分160 C-W之間、或者所述部分160 C-W與部分160 C-W之間，並在X方向與Y方向之間的方向（圖3的傾斜方向）上延伸，以與該些部分連接。
[配線層L W2結構] 例如，如圖4及圖5所示，配線層L W2中包含的多條配線與記憶體單元陣列MCA中的結構及控制記憶體單元陣列MCA的控制電路中的結構的至少一者電連接。例如，配線層L W2的配線經由觸頭150連接於記憶體單元陣列層L MCA的導電層110、或者經由貫通觸頭151及配線層L W1的配線而連接於電晶體層L TR的電晶體Tr等。再者，例如，多個導電層110經由多個觸頭150、配線層L w2的配線、多個貫通觸頭151及配線層L w1的配線等而連接於電晶體層L TR的多個電晶體Tr。
配線層L W2中包含的多條配線例如亦可包括氮化鈦（TiN）等的阻擋導電膜以及銅（Cu）等的金屬膜的積層膜等。再者，配線層L W2中包含的在Y方向上延伸的多條配線的一部分作為位元線BL（圖2）發揮功能。
[製造方法] 接著，參照作為示意性剖面圖的圖11～圖21，對第一實施方式的半導體記憶裝置的製造方法的一部分進行說明。再者，圖11、圖13、圖16、圖17、圖18及圖20是與圖4對應的Y-Z剖面圖，圖12、圖14、圖15、圖19及圖21是與圖5對應的X-Z剖面圖。
[準備步驟] 在該製造方法中，首先，在半導體基板100上形成電晶體層L TR及配線層L w1。
[第一步驟：圖11、圖12] 參照圖11及圖12說明第一步驟。
在第一步驟中，在配線層L W1上堆積導電層112，在形成貫通接觸結構170的位置利用微影術進行圖案形成後，例如藉由反應離子蝕刻（Reactive Ion Etching，RIE）等乾式蝕刻去除導電層112，其後，在去除了導電層112的區域堆積絕緣層101，例如藉由化學機械研磨（Chemical Mechanical Polishing，CMP）進行平坦化。其後，交替形成多個絕緣層101及多個絕緣層110A，構成絕緣層101與絕緣層110A交替在Z方向上積層的結構。該步驟例如藉由化學氣相沈積（Chemical Vapor Deposition，CVD）等進行。
接著，在積層的多層絕緣層101及多個絕緣層110A上形成氧化矽（SiO 2）等的絕緣層140。該步驟例如藉由CVD等進行。
接著，去除絕緣層140中與接觸區域R C的連接區域R CC（圖3～圖5）對應的部分，在絕緣層140形成開口部140a。
接著，在接觸區域R C的與連接區域R CC對應的部分，經由絕緣層140的開口部140a去除絕緣層101及絕緣層110A的一部分，形成大致階梯狀的結構（凹陷部）。該步驟藉由在交替形成的絕緣層101及絕緣層110A的上表面形成抗蝕劑層，反覆進行絕緣層101的一部分的去除、絕緣層110A的一部分的去除、以及抗蝕劑層的一部分的去除來進行。去除絕緣層101、絕緣層110A及抗蝕劑層的步驟例如藉由濕式蝕刻或RIE（Reactive IonEtching）等乾式蝕刻進行。
[第二步驟：圖13、圖14] 參照圖13及圖14說明第二步驟。
在第二步驟中，向大致階梯狀的結構（凹陷部）、以及開口部140a填充絕緣層140。該步驟例如藉由CVD等進行。
接著，在用以形成阻止絕緣層173、阻止絕緣層174的位置形成阻止絕緣層用槽173g、阻止絕緣層用槽174g。阻止絕緣層用槽173g、阻止絕緣層用槽174g在Z方向上延伸，貫通絕緣層101及絕緣層110A。阻止絕緣層用槽173g、阻止絕緣層用槽174g的形成例如藉由RIE等進行。
再者，在Z方向上積層的絕緣層101及絕緣層110A中，被阻止絕緣層用槽173g、阻止絕緣層用槽174g夾著的部分關於Y方向越過形成阻止絕緣層用槽173g、阻止絕緣層用槽174g的位置而在Y方向上延伸。因此，即使形成阻止絕緣層用槽173g、阻止絕緣層用槽174g，絕緣層101及絕緣層110A中被阻止絕緣層用槽173g、阻止絕緣層用槽174g夾著的部分亦被絕緣層101及絕緣層110A中越過形成阻止絕緣層用槽173g、阻止絕緣層用槽174g的位置而在Y方向上延伸的部分支撐，而不會傾斜或坍塌。
[第三步驟：圖15] 參照圖15說明第三步驟。
在第三步驟中，在阻止絕緣層用槽173g、阻止絕緣層用槽174g內填充氧化矽（SiO 2）等而形成阻止絕緣層173、阻止絕緣層174。該步驟例如藉由CVD等進行。
[第四步驟：圖16] 參照圖16說明第四步驟。
第四步驟中，在形成區塊間結構160、區塊間結構161的位置形成區塊間結構用槽160g、區塊間結構用槽161g，並且在形成阻止絕緣層171、阻止絕緣層172的位置形成阻止絕緣層用槽171g、阻止絕緣層用槽172g。區塊間結構用槽160g、區塊間結構用槽161g及阻止絕緣層用槽171g、阻止絕緣層用槽172g在Z方向上延伸，貫通絕緣層101及絕緣層110A。區塊間結構用槽160g、區塊間結構用槽161g及阻止絕緣層用槽171g、阻止絕緣層用槽172g的形成例如藉由RIE等進行。
再者，在Z方向上積層的絕緣層101及絕緣層110A中被阻止絕緣層用槽171g、阻止絕緣層用槽172g夾著的部分經由阻止絕緣層173、阻止絕緣層174而連接於關於X方向越過形成有阻止絕緣層用槽171g、阻止絕緣層用槽172g的位置而在X方向上延伸的絕緣層101及絕緣層110A。因此，即使形成阻止絕緣層用槽171g、阻止絕緣層用槽172g，絕緣層101及絕緣層110A中被阻止絕緣層用槽171g、阻止絕緣層用槽172g夾著的部分亦被絕緣層101及絕緣層110A中越過形成阻止絕緣層用槽171g、阻止絕緣層用槽172g的位置而在X方向上延伸的部分支撐，而不會傾斜或坍塌。
[第五步驟：圖17] 參照圖17說明第五步驟。
在第五步驟中，在阻止絕緣層用槽171g、阻止絕緣層用槽172g內填充氧化矽（SiO 2）等，形成阻止絕緣層171、阻止絕緣層172。該步驟例如藉由CVD等進行。
藉此，如上所述，阻止絕緣層171、阻止絕緣層172的X方向的端邊與阻止絕緣層173、阻止絕緣層174的Y方向的端邊連接，藉由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成包括絕緣層的四方筒狀結構。
另外，由於形成阻止絕緣層用槽173g、阻止絕緣層用槽174g的步驟與形成阻止絕緣層用槽171g、阻止絕緣層用槽172g的步驟不同，因此在Z方向上，阻止絕緣層用槽173g、阻止絕緣層用槽174g的下端位置與阻止絕緣層用槽171g、阻止絕緣層用槽172g的下端位置不同。因此，關於Z方向，如上所述，阻止絕緣層171、阻止絕緣層172的下端位置與阻止絕緣層173、阻止絕緣層174的下端位置不同。
[第六步驟：圖18、圖19] 參照圖18及圖19說明第六步驟。
在第六步驟中，經由區塊間結構用槽160g、區塊間結構用槽161g，進行使用磷酸等藥液的濕式蝕刻等，選擇性地去除絕緣層110A。
接著，在去除絕緣層110A的部分形成導電層110。該步驟例如藉由經由區塊間結構用槽160g、區塊間結構用槽161g的利用CVD等的導電層110的成膜來進行。導電層110可包括氮化鈦（TiN）等的阻擋導電膜以及鎢（W）等的金屬膜的積層膜等。
再者，磷酸等藥液的侵入被阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174阻止，磷酸等藥液不會侵入由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的四方筒狀結構的內部。因此，在由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的四方筒狀結構的內部，絕緣層110A未被除去而殘留下來。其結果，在貫通接觸結構170中由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的四方筒狀結構的內部，絕緣層101與絕緣層110A保持在Z方向上交替積層的結構。
再者，在以下的說明中，有時將此種步驟、即，藉由濕式蝕刻等選擇性地去除絕緣層110A，然後，在去除了絕緣層110A的部分形成導電層110的步驟稱為「替換」。
[第七步驟：圖20、圖21] 參照圖20及圖21說明第七步驟。
在第七步驟中，在區塊間結構用槽160g的兩側面形成絕緣層160a、絕緣層160a（圖3、圖4），在如此形成的兩絕緣層160a、160a之間形成導電層160b（圖3、圖4），從而形成區塊間結構160。同樣，在區塊間結構用槽161g的兩側面形成絕緣層161a、絕緣層161a（圖3、圖4），在如此形成的兩絕緣層161a、161a之間形成導電層161b（圖3、圖4），從而形成區塊間結構161。
另外，在接觸區域R C的連接區域R CC中形成觸頭150，並且在貫通接觸結構170中形成貫通觸頭151。
具體而言，在接觸區域R C的連接區域R CC中要形成觸頭150的位置，例如藉由RIE等在絕緣層140上形成接觸孔。然後，在該接觸孔的內表面形成例如氮化鈦（TiN）等的阻擋導電膜後，利用鎢（W）等填充各接觸孔，從而形成觸頭150。
另外，在貫通接觸結構170中要形成貫通觸頭151的位置，例如藉由RIE等在絕緣層101及絕緣層110A形成貫通接觸孔。然後，在該貫通接觸孔內表面形成例如氮化鈦（TiN）等的阻擋導電膜後，利用鎢（W）等填充各貫通接觸孔，從而形成貫通觸頭151。
[比較例] 參照圖22說明比較例的半導體記憶裝置。圖22對應於第一實施方式的圖3，表示記憶體單元陣列層中的結構。
如圖22所示，在比較例的半導體記憶裝置的記憶體單元陣列層L MCA'中，設有在Y方向上排列的多個記憶體區塊BLK'及在該些之間設置的區塊間結構260。區塊間結構260全部在X方向上呈直線狀延伸。
記憶體區塊BLK'包括在X方向上排列的兩個記憶體孔區域R MH1、R MH2、及設置在該些之間的接觸區域R C'及貫通接觸區域R T。
在接觸區域R C'中，設置有在X方向上延伸的配線區域R CW'及在X方向上延伸的連接區域R CC。此處，如上所述，比較例的區塊間結構260全部在X方向上呈直線狀延伸。因此，比較例的配線區域R CW'在Y方向上的寬度較第一實施方式的配線區域R CW在Y方向上的寬度小。
貫通接觸區域R T包括在X方向及Z方向上延伸的阻止絕緣層271、在X方向及Z方向上延伸的阻止絕緣層272。兩阻止絕緣層271、272在Y方向上隔開且相向配置。
在阻止絕緣層271與阻止絕緣層272之間，絕緣層110A（省略圖示）與絕緣層101（省略圖示）在Z方向上交替積層。另外，在阻止絕緣層271與阻止絕緣層272之間，在X方向上排列設置有沿Z方向貫通絕緣層110A（省略圖示）及絕緣層101（省略圖示）的貫通觸頭151。
在阻止絕緣層271與區塊間結構260之間、以及阻止絕緣層272與區塊間結構260之間，導電層110（省略圖示）與絕緣層101（省略圖示）在Z方向上交替積層。
比較例的半導體記憶裝置的製造方法和第一實施方式的半導體記憶裝置的製造方法大致同樣地執行。
此處，在比較例的半導體記憶裝置的製造步驟中，例如在參照圖18及圖19說明的替換步驟中，藉由阻止絕緣層271、阻止絕緣層272防止磷酸等藥液侵入貫通接觸區域R T。其結果，如上所述，在阻止絕緣層271、阻止絕緣層272之間，絕緣層110A（省略圖示）與絕緣層101（省略圖示）保持在Z方向上交替積層的狀態。在比較例中，將該些絕緣層110A及絕緣層101用作貫通觸頭151之間的絕緣間隔件。
此處，在比較例的半導體記憶裝置的製造方法中，在阻止絕緣層271、阻止絕緣層272的X方向的兩端部，去除絕緣層110A（省略圖示）。因此，需要使阻止絕緣層271、阻止絕緣層272的X方向長度較保持在阻止絕緣層271、阻止絕緣層272之間的絕緣層110A（省略圖示）的X方向所需長度長。因此，有時貫通接觸區域R T的X方向的長度變長，進而阻礙半導體記憶裝置的小型化。
而且，由於每個記憶體區塊BLK包括貫通接觸區域R T，故需要將貫通接觸區域R T內所有的結構設置於在Y方向上相鄰的兩個區塊間結構260之間，而且，需要在Y方向上相鄰的兩個區塊間結構260之間設置阻止絕緣層271、阻止絕緣層272兩者。因此，有時貫通接觸區域R T的Y方向的寬度變大，進而阻礙半導體記憶裝置的小型化。
而且，在比較例中，區塊間結構260在X方向上呈直線狀延伸，故接觸區域R C'的配線區域R CW'在Y方向上的寬度窄。因此，配線區域RCW'中包含的導電層110(省略圖示)的Y方向寬度變窄，其電阻變高。因此，在導電層110(省略圖示)中傳播的訊號的傳輸速度有時會變低。
[第一實施方式的效果]
在第一實施方式中，在參照圖18及圖19說明的替換步驟中，藉由阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174形成的四方筒狀結構，可靠地阻止磷酸等藥液的浸入。因此，配置在所述四方筒狀結構內部的絕緣層110A不會被藥液除去。其結果，配置在所述四方筒狀結構的內部的絕緣層110A的X方向長度可達到所需的長度。因此，在第一實施方式中，能夠縮短包括絕緣層110A及阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174的貫通接觸結構170的X方向的長度，進而能夠實現半導體記憶裝置的小型化。
另外，在第一實施方式中，每個記憶體區塊組BLKS，即，兩個記憶體區塊BLK共通地具有一個貫通接觸結構170。此處，第一實施方式的貫通接觸結構170與在Y方向上排列的兩個貫通接觸區域RT相比，省略了相當於區塊間結構260的結構、相當於一對阻止絕緣層271、272的結構、及設置在區塊間結構260與阻止絕緣層271、阻止絕緣層272之間的部分的結構。即，與比較例的結構相比，第一實施方式的貫通接觸結構170在Y方向上的寬度小。因此，能夠實現半導體記憶裝置的小型化。
另外，第一實施方式的貫通接觸結構170與比較例的結構相比，Y方向上的寬度小。因此，能夠充分增大在Y方向上與貫通接觸結構170相鄰的配線區域RW的Y方向的寬度。因此，藉由調整設置在配線區域R W與配線區域R CW之間的區塊間結構160的所述部分160 C-W的Y方向的位置，可擴大配線區域R W及配線區域R CW雙方的Y方向的寬度。藉此，可降低配線區域R CW中包括的導電層110的電阻，能夠將在各導電層110中傳播的訊號的傳輸速度維持得較高。
[其他實施方式] 此處，將第一實施方式所示的貫通接觸結構170的阻止絕緣層171、阻止絕緣層172、阻止絕緣層173、阻止絕緣層174等結構、或貫通接觸結構170與區塊間結構161的連接狀態的其他例子作為其他實施方式進行說明。
在圖23所示的例子中，阻止絕緣層171、阻止絕緣層172包括：在X方向上位於阻止絕緣層173、阻止絕緣層174的配置位置之間的部分171a、172a、及在X方向上位於較阻止絕緣層173、阻止絕緣層174的配置位置更靠外側處的部分171b、172b。
在圖24所示的例子中，阻止絕緣層173、阻止絕緣層174包括：在Y方向上位於阻止絕緣層171、阻止絕緣層172的配置位置之間的部分173a、174a、及在Y方向上位於較阻止絕緣層171、阻止絕緣層172的配置位置更靠外側處的部分173b、174b。
在圖25所示的例子中，阻止絕緣層171、阻止絕緣層172具有所述部分171a、部分172a、部分171b、部分172b。另外，阻止絕緣層173、阻止絕緣層174具有所述部分173a、部分174a、部分173b、部分174b。
在圖26所示的例子中，在貫通接觸結構170所包括的多個貫通觸頭151的X方向的一側（圖26的左側），設有在X方向上排列的兩個阻止絕緣層173。另外，在貫通接觸結構170所包括的多個貫通觸頭151的X方向的另一側（圖26的右側），設有在X方向上排列的兩個阻止絕緣層174。所述兩個阻止絕緣層173及兩個阻止絕緣層174分別連接於阻止絕緣層171、阻止絕緣層172。另外，在圖26的例子中，X方向的一側（在圖26中為左側）的區塊間結構161貫通一個阻止絕緣層173，X方向的另一側（在圖26中為右側）的區塊間結構161貫通一個阻止絕緣層174。
在圖27所示的例子中，阻止絕緣層173包括設置在Y方向的一端部的部分173c、設置在Y方向的另一端部的部分173d、及設置在該些之間的部分173e。另外，部分173e在X方向上的寬度較部分173c、部分173d在X方向上的寬度大。另外，在圖27所示的例子中，阻止絕緣層174包括設置在Y方向的一端部的部分174c、及設置在Y方向的另一端部的部分174d、及設置在該些之間的部分174e。另外，部分174e在X方向上的寬度較部分174c、部分174d在X方向上的寬度大。另外，在圖27的例子中，X方向的一側（在圖27中為左側）的區塊間結構161的端部嵌入阻止絕緣層173的所述部分173e，另一側（在圖27中為右側）的區塊間結構161的端部嵌入阻止絕緣層174的所述部分174e。
[其他] 雖然對本發明的幾個實施方式進行了說明，但所述實施方式是作為例子而提出，而並非意圖限定發明的範圍。所述新穎的實施方式可利用其他各種形態而實施，在不脫離發明的主旨的範圍內可進行各種省略、取代、變更。所述實施方式或其變形包含於發明的範圍或主旨內，且包含於申請專利範圍所記載的發明及其均等的範圍內。
100:半導體基板 100S:半導體基板區域 100I:絕緣區域 101、110A、125、140、160a、161a:絕緣層 110、111、112、114、160b、161b:導電層 110a:開口 113:半導體層 120:半導體柱 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 140a:開口部 150:觸頭 151:貫通觸頭 160、161、260:區塊間結構 160g、161g:區塊間結構用槽 160 MH、160 C-W、160 A、171a、171b、172a、172b、173a、173b、173c、173d、173e、174a、174b、174c、174d、174e:部分 162:串單元間絕緣層 170:貫通接觸結構 171、172、173、174、271、272:阻止絕緣層 171g、172g、173g、174g:阻止絕緣層用槽 A、E、G:部分 BLK S:記憶體區塊組 BLK、BLK'、BLK_A～BLK_D:記憶體區塊 BL:位元線 C TR:觸頭 E TR:電極 L TR:電晶體層 L W1、L W2:配線層 L MCA、L MCA':記憶體單元陣列層 MCA:記憶體單元陣列 R MH1、R MH2:記憶體孔區域 R C、R C':接觸區域 R CW、R CW'、R W:配線區域 R CC:連接區域 R T:貫通接觸區域 SU:串單元 Tr:電晶體
圖1是第一實施方式的半導體記憶裝置的示意性平面圖。  圖2是將第一實施方式的半導體記憶裝置斷裂而表示的局部立體圖。  圖3是圖1的A所表示的部分的示意性放大剖面圖。  圖4是沿著B-B'線切斷圖3所示的結構並沿箭頭的方向觀察時的示意性剖面圖。  圖5是沿著C-C'線切斷圖3所示的結構並沿箭頭方向觀察時的示意性剖面圖。  圖6是沿著D-D'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。  圖7是圖6的E所表示的部分的示意性放大圖。  圖8是沿著F-F'線切斷圖3所示的結構並沿著箭頭的方向觀察的示意性剖面圖。  圖9是圖8的G所表示的部分的放大剖面圖。  圖10是表示圖8的G所表示的部分的另一例的放大剖面圖。  圖11是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖12是表示第一實施方式的半導體記憶裝置的製造方法的示意性的X-Z剖面圖。  圖13是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖14是表示第一實施方式的半導體記憶裝置的製造方法的示意性的X-Z剖面圖。  圖15是表示第一實施方式的半導體記憶裝置的製造方法的示意性的X-Z剖面圖。  圖16是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖17是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖18是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖19是表示第一實施方式的半導體記憶裝置的製造方法的示意性的X-Z剖面圖。  圖20是表示第一實施方式的半導體記憶裝置的製造方法的示意性的Y-Z剖面圖。  圖21是表示第一實施方式的半導體記憶裝置的製造方法的示意性的X-Z剖面圖。  圖22是表示比較例的半導體記憶裝置的示意性的放大剖面圖。  圖23是表示變形例的半導體記憶裝置的貫通接觸結構的示意性的平面圖。  圖24是表示變形例的半導體記憶裝置的貫通接觸結構的示意性的平面圖。  圖25是表示變形例的半導體記憶裝置的貫通接觸結構的示意性的平面圖。  圖26是表示變形例的半導體記憶裝置的貫通接觸結構的示意性的平面圖。  圖27是表示變形例的半導體記憶裝置的貫通接觸結構的示意性的平面圖。
100:半導體基板
1001:絕緣區域
100S:半導體基板區域
101、125、160a、161a:絕緣層
110、111、112、114、160b、161b:導電層
113:半導體層
120:半導體柱
130:閘極絕緣膜
150:觸頭
160、161:區塊間結構
BL:位元線
CTR:觸頭
ETR:電極
LMCA:記憶體單元陣列層
LTR:電晶體層
LW1、LW2:配線層
Tr:電晶體

Claims (7)

  1. 一種半導體記憶裝置，包括： 半導體基板；以及  記憶體單元陣列，在與所述半導體基板的表面交叉的第一方向上與所述半導體基板隔開配置，  所述半導體基板包括在與所述第一方向交叉的第二方向上依次排列的第一區域～第三區域，  所述記憶體單元陣列包括：  多個第一導電層，自所述第一區域經由所述第二區域在所述第二方向上延伸到所述第三區域，並與多個第一絕緣層一起在所述第一方向上交替積層；  第一半導體層，設置在所述第一區域，在所述第一方向上延伸，與所述多個第一導電層相向；  第二半導體層，設置在所述第三區域，在所述第一方向上延伸，與所述多個第一導電層相向；  多個第三絕緣層，設置在所述第二區域，與多個第二絕緣層一起在所述第一方向上交替積層；  第一觸頭，設置在所述第二區域，在所述第一方向上延伸，與所述多個第三絕緣層相向，且所述第一方向的一端較所述多個第一導電層更靠近所述半導體基板，所述第一方向的另一端較所述多個第一導電層更遠離所述半導體基板；  第四絕緣層，設置在所述第二區域，位於所述多個第三絕緣層的與所述第一方向及所述第二方向交叉的第三方向上的側面和所述多個第一導電層的所述第三方向上的側面之間，並在所述第一方向及所述第二方向上延伸；以及  第五絕緣層，設置在所述第二區域，位於所述多個第三絕緣層的所述第二方向上的側面與所述多個第一導電層的所述第二方向上的側面之間，並在所述第一方向及所述第三方向上延伸，  所述第五絕緣層的所述第一方向上的所述半導體基板側的端部較所述第四絕緣層的所述第一方向上的所述半導體基板側的端部更靠近所述半導體基板，或者較所述第四絕緣層的所述第一方向上的所述半導體基板側的端部更遠離所述半導體基板。
  2. 如請求項1所述的半導體記憶裝置，其中所述半導體基板包括： 在所述第二方向上依次排列的第四區域至第六區域，且  所述第四區域在所述第三方向上與所述第一區域並排，  所述第五區域在所述第三方向上與所述第二區域並排，  所述第六區域在所述第三方向上與所述第三區域並排，  所述記憶體單元陣列包括：  多個第二導電層，自所述第四區域經由所述第五區域在所述第二方向上延伸至所述第六區域，並與多個第六絕緣層一起在所述第一方向上交替積層；  第三半導體層，設置在所述第四區域，在所述第一方向上延伸，與所述多個第二導電層相向；  第四半導體層，設置在所述第六區域，在所述第一方向上延伸，與所述多個第二導電層相向；以及  第七絕緣層，設置在所述第五區域，在所述第一方向及所述第二方向上延伸，  所述多個第二絕緣層、所述多個第三絕緣層及所述第五絕緣層跨所述第二區域及所述第五區域設置，  所述第七絕緣層位於所述多個第三絕緣層的所述第三方向上的側面與所述多個第二導電層的所述第三方向上的側面之間，  所述第五絕緣層的一部分位於所述多個第三絕緣層的所述第二方向上的側面與所述多個第二導電層的所述第二方向上的側面之間。
  3. 如請求項1或請求項2所述的半導體記憶裝置，其中所述第五絕緣層的所述第二方向上的寬度與所述第四絕緣層的所述第三方向上的寬度不同。
  4. 如請求項1或請求項2所述的半導體記憶裝置，其中所述第五絕緣層包括： 第一部分，位於較所述第四絕緣層更靠所述第三方向的一側處；以及  第二部分，位於較所述第四絕緣層更靠所述第三方向的另一側處。
  5. 如請求項1或請求項2所述的半導體記憶裝置，其中所述第四絕緣層包括： 第三部分，位於較所述第五絕緣層更靠所述第二方向的一側處；以及  第四部分，位於較所述第五絕緣層更靠所述第二方向的另一側處。
  6. 如請求項1或請求項2所述的半導體記憶裝置，其包括： 第八絕緣層，設置在所述第二區域，位於所述第五絕緣層與所述多個第一導電層的所述第二方向上的側面之間，且在所述第一方向及所述第三方向上延伸。
  7. 如請求項1或請求項2所述的半導體記憶裝置，其中所述半導體基板包括設置在所述第一區域及所述第二區域之間的第七區域， 所述記憶體單元陣列包括：  多個第二觸頭，設置在所述第七區域，在所述第一方向上延伸，並連接於所述多個第一導電層；  第九絕緣層，設置在所述多個第一導電層的所述第三方向的一側的側面；以及  第十絕緣層，設置在所述多個第一導電層的所述第三方向的另一側的側面，  將所述第一區域的所述第九絕緣層與所述第十絕緣層之間的所述第三方向上的距離設為第一距離，  將所述第七區域的所述第九絕緣層與所述第十絕緣層之間的所述第三方向上的距離設為第二距離，  其中所述第二距離大於所述第一距離。
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