TW202232732A - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TW202232732A
TW202232732A TW110123704A TW110123704A TW202232732A TW 202232732 A TW202232732 A TW 202232732A TW 110123704 A TW110123704 A TW 110123704A TW 110123704 A TW110123704 A TW 110123704A TW 202232732 A TW202232732 A TW 202232732A
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
semiconductor
width
layer
memory device
Prior art date
Application number
TW110123704A
Other languages
English (en)
Other versions
TWI788895B (zh
Inventor
竹岡綾花
窪田吉孝
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202232732A publication Critical patent/TW202232732A/zh
Application granted granted Critical
Publication of TWI788895B publication Critical patent/TWI788895B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之半導體記憶裝置具備半導體基板。半導體基板具備記憶胞陣列區域、邊緣密封區域、及設置於該等之間之連接區域。記憶胞陣列區域具備：複數個第1導電層，其等於第1方向排列；第1半導體層，其與複數個第1導電層對向；及第2半導體層，其連接於第1半導體層。邊緣密封區域具備：於第1方向排列之第3半導體層及第4半導體層、以及電性連接於第3半導體層、第4半導體層及半導體基板之第2導電層。連接區域具備與第2半導體層及第3半導體層或第4半導體層連續形成，於第2方向延伸之第5半導體層及第6半導體層。連接區域具備於第2方向排列之複數個連接部。該等複數個連接部中，第5半導體層及第6半導體層電性連接。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：半導體基板；複數個第1導電層，其等於與半導體基板之表面交叉之第1方向排列；第1半導體層，其於第1方向延伸，與複數個第1導電層對向；及第2半導體層，其設置於複數個第1導電層與半導體基板間，連接於第1半導體層之第1方向之一端。
一實施形態提供一種可適當製造之半導體記憶裝置。
一實施形態之半導體記憶裝置具備半導體基板。半導體基板具備記憶胞陣列區域、邊緣密封區域、以及設置於記憶胞陣列區域及邊緣密封區域間之連接區域。又，半導體記憶裝置具備設置於記憶胞陣列區域之複數個第1導電層、第1半導體層、及第2半導體層。複數個第1導電層於與半導體基板之表面交叉之第1方向排列。第1半導體層於第1方向延伸，與複數個第1導電層對向。第2半導體層設置於複數個第1導電層與半導體基板間，連接於第1半導體層。又，半導體記憶裝置具備設置於邊緣密封區域之第3半導體層、第4半導體層、及第2導電層。第3半導體層及第4半導體層排列於第1方向。第2導電層電性連接於第3半導體層、第4半導體層及半導體基板。又，半導體記憶裝置具備設置於連接區域之第5半導體層與第6半導體層。第5半導體層於與第1方向交叉之第2方向延伸。又，第5半導體層具備與第2半導體層連續形成之部分、及與第3半導體層連續形成之部分。第6半導體層於第2方向延伸。又，第6半導體層具備與第2半導體層連續形成之部分、及與第4半導體層連續形成之部分。又，連接區域具備於第2方向交替排列之複數個第1區域及第2區域。複數個第1區域中，第5半導體層及第6半導體層於第1方向有距離。複數個第2區域中，第5半導體層及第6半導體層電性連接。
根據上述之構成，能提供可適當製造之半導體記憶裝置。
接著，參照圖式，詳細說明實施形態之半導體記憶裝置。另，以下之實施形態終究為一例，並非意欲限定本發明而顯示者。又，以下之圖式係模式性者，有為方便說明而省略一部分構成等之情形。又，有對複數個實施形態共通之部分標註相同符號，省略說明之情形。
又，本說明書中，提及「半導體記憶裝置」之情形時，有時意指記憶體晶粒，有時意指記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動器)等包含控制器晶粒之記憶體系統。再者，有時亦意指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，提及於第2構成及第3構成「之間連接有」第1構成情形時，有意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行，且相對於X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿特定面之方向稱為第1方向，將沿該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表述係以基板為基準。例如，將沿上述Z方向離開基板之方向稱為上，將沿Z方向靠近基板之方向稱為下。又，就某構成提及下表面或下端之情形時，意指該構成之基板側之面或端部，提及上表面或上端之情形時，意指與該構成之基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，本說明書中，就構成、構件等提及特定方向之「寬度」、「長度」或「厚度」等之情形時，有時意指藉由SEM(Scanning electronmicroscopy：電子顯微鏡)或TEM(Transmission electronmicroscopy：透射電子顯微鏡)等觀察到之剖面等之寬度、長度或厚度等。
[第1實施形態] 圖1係顯示第1實施形態之記憶體晶粒MD之構成之模式性電路圖。
記憶體晶粒MD具備記憶胞陣列MCA與周邊電路PC。
記憶胞陣列MCA具備複數個記憶體塊BLK。該等複數個記憶體塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。汲極側選擇電晶體STD、複數個記憶胞MC、源極側選擇電晶體STS及源極側選擇電晶體STSb串聯連接於位元線BL及源極線SL間。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC為場效電晶體。記憶胞MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。另，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)為場效電晶體。選擇電晶體(STD、STS、STSb)具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極，分別連接選擇閘極線(SGD、SGS、SGSb)。1條汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1條源極側選擇閘極線SGS共通連接於1個記憶體塊BLK中之所有記憶體串MS。1條源極側選擇閘極線SGSb共通連接於1個記憶體塊BLK中之所有記憶體串MS。
周邊電路PC例如具備：電壓產生電路，其產生動作電壓；電壓傳輸電路，其將產生之動作電壓傳輸至選擇之位元線BL、字元線WL、源極線SL、選擇閘極線(SGD、SGS、SGSb)等；感測放大器模組，其連接於位元線BL；及序列發生器，其控制該等。
[記憶體晶粒MD之構造] 圖2係記憶體晶粒MD之模式性俯視圖。圖3及圖4係圖2之一部分模式性放大圖。圖5及圖6係記憶體晶粒MD之模式性剖視圖。另，圖5包含將圖3所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖面。又，圖5包含將圖4所示之構造沿B-B’線切斷，沿箭頭方向觀察之模式性剖面。又，圖6包含將圖3所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖面。又，圖6包含將圖4所示之構造沿C-C’線切斷，沿箭頭方向觀察之模式性剖面。圖7係以圖5之D所示之局部模式性放大圖。圖8係以圖7之E所示之局部模式性放大圖。
記憶體晶粒MD例如如圖2所示，具備半導體基板100。圖示例中，於半導體基板100設置於X方向及Y方向排列之4個記憶胞陣列區域R MCA。又，於半導體基板100之X方向及Y方向之端部，設置有邊緣密封區域R E。邊緣密封區域R E具備：沿半導體基板100之X方向之端部於Y方向延伸之部分；及沿半導體基板100之Y方向之端部於X方向延伸之部分。又，於各記憶胞陣列區域R MCA與邊緣密封區域R E間，設置有至少一個之連接區域R C。
記憶體晶粒MD例如如圖5所示，具備：半導體基板100；電晶體層L TR，其設置於半導體基板100上；配線層D0，其設置於電晶體層L TR之上方；配線層D1，其設置於配線層D0之上方；配線層D2，其設置於配線層D1之上方；及記憶胞陣列層L MCA，其設置於配線層D2之上方。
[半導體基板100之構造] 半導體基板100例如為包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。例如如圖5所示，於半導體基板100之表面，設置有主動區域100A與絕緣區域100I。主動區域100A可為包含磷(P)等N型雜質之N型井區域，可為包含硼(B)等P型雜質之P型井區域，亦可為未設置N型井區域及P型井區域之半導體基板區域。
[電晶體層L TR之構造] 例如如圖5所示，於半導體基板100之上表面，介隔未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC所含之複數個電極gc分別連接於接點CS。
半導體基板100之主動區域100A分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一電極等發揮功能。
配線層GC所含之複數個電極gc分別作為構成周邊電路PC(圖1)之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
接點CS於Z方向延伸，下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分，設置有包含N型雜質或P型雜質之雜質區域。接點CS例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造] 例如如圖5所示，配線層D0、D1、D2所含之複數條配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層D0、D1、D2各自包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[記憶胞陣列層L MCA之構造] 接著，針對記憶胞陣列層L MCA之構造進行說明。
[記憶胞陣列區域R MCA之構造] 例如如圖2所示，於記憶胞陣列區域R MCA，設置有於Y方向排列之複數個記憶體塊BLK。記憶體塊BLK例如如圖3所示，具備於Y方向排列之複數個串單元SU。於Y方向上相鄰之2個記憶體塊BLK間，設置氧化矽(SiO 2)等塊間構造ST。又，於Y方向上相鄰之2個串單元SU間，設置氧化矽(SiO 2)等串單元間絕緣層SHE。
記憶體塊BLK例如如圖7所示，具備：複數個導電層110，其等於Z方向排列；複數個半導體層120，其等於Z方向延伸；及複數個閘極絕緣膜130，其等分別設置於複數個導電層110及複數個半導體層120間。
導電層110為於X方向延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。在於Z方向排列之複數個導電層110間，設至有氧化矽(SiO 2)等絕緣層101。
於導電層110之下方，設置有半導體層150。半導體層150亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。又，於半導體層150及導電層110間，設置有氧化矽(SiO 2)等絕緣層101。
半導體層150作為源極線SL(圖1)發揮功能。例如對記憶胞陣列區域R MCA(圖2)所含之所有記憶體塊BLK共通設置源極線SL。
又，複數個導電層110中，位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS、SGSb(圖1)及與其連接之複數個源極側選擇電晶體STS、STSb之閘極電極發揮功能。該等複數個導電層110於每個記憶體塊BLK電性獨立。
又，位於較其上方之複數個導電層110作為字元線WL(圖1)及與其連接之複數個記憶胞MC(圖1)之閘極電極發揮功能。該等複數個導電層110分別於每個記憶體塊BLK電性獨立。
又，位於較其上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度較其他導電層110小。又，於Y方向上相鄰之2個導電層110間，設置有串單元間絕緣層SHE。該等複數個導電層110於每個串單元SU各自電性獨立。
半導體層120例如如圖3所示，於X方向及Y方向以特定圖案排列。半導體層120作為1個記憶體串MS(圖1)所含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等半導體層。半導體層120例如如圖7所示，具有大致有底圓筒狀形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體層120之外周面分別由導電層110包圍，與導電層110對向。
於半導體層120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。圖7之例中，半導體層120之上端部與雜質區域121之下端部之邊界線由虛線顯示。雜質區域121經由接點Ch及接點Vy(圖5)，連接於位元線BL。
半導體層120之下端部連接於上述半導體層150。
閘極絕緣膜130具有覆蓋半導體層120之外周面之大致有底圓筒狀形狀。閘極絕緣膜130例如如圖8所示，具備積層於半導體層120及導電層110間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜132例如為可蓄積氮化矽(Si 3N 4)等電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿除半導體層120與半導體層150之接觸部以外之半導體層120之外周面，於Z方向延伸。
另，圖8顯示閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等浮動閘極。
塊間構造ST例如如圖7所示，具備導電層LI、及設置於導電層LI之Y方向側面之氧化矽(SiO 2)等絕緣層STSW。導電層LI為於X方向及Z方向延伸之大致板狀之導電層。導電層110包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。導電層LI之下端連接於半導體層150。導電層LI作為源極線SL(圖1)之一部分發揮功能。
[邊緣密封區域R E之構造] 如圖6所示，於邊緣密封區域R E，設置有半導體層161、設置於半導體層161之上表面之氮化矽(Si 3N 4)等絕緣層162、及設置於絕緣層162之上表面之半導體層163。半導體層161、163亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。
又，於邊緣密封區域R E，設置有貫通半導體層161、絕緣層162及半導體層163於Z方向延伸之導電層164。導電層164之外周面之一部分與半導體層161、163相接。導電層164之下端連接於配線d2。導電層164經由配線d2、d1、d0及接點CS，連接於半導體基板100之主動區域100A。
另，如圖6所示，於邊緣密封區域R E內側之區域，設置有止裂部180。止裂部180亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。止裂部180之下端連接於配線d2。止裂部180經由配線d2、d1、d0及接點CS，連接於半導體基板100之主動區域100A。又，雖省略圖示，但止裂部180之上端位置位於較位元線BL上方。止裂部180之上端例如亦可連接於未圖示之接觸電極。又，止裂部180亦可經由該接觸電極等，與被供給接地電壓之接合焊墊電極導通。止裂部180沿邊緣密封區域R E，於X方向及Y方向延伸。但，例如如圖4所示，止裂部180避開連接區域R C配置。
[連接區域R C之構造] 如圖5所示，於連接區域R C，設置有半導體層171、設置於半導體層171之上表面之氮化矽(Si 3N 4)等絕緣層172、及設置於絕緣層172之上表面之半導體層173。半導體層171、173亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。另，圖5中，半導體層171與半導體層173之邊界線由一點鏈線顯示。半導體層171、絕緣層172及半導體層173如圖4所示，於Y方向延伸。
半導體層171具備與半導體層150連續形成之部分、及與半導體層161連續形成之部分。半導體層171之下表面之高度位置例如亦可與半導體層150及半導體層161之下表面之高度位置一致。又，例如半導體層171之上表面之高度位置亦可與半導體層161之上表面之高度位置一致。
絕緣層172具備與絕緣層162連續形成之部分。絕緣層172之下表面之高度位置例如亦可與絕緣層162之下表面之高度位置一致。又，例如絕緣層172之上表面之高度位置亦可與絕緣層162之上表面之高度位置一致。
半導體層173具備與半導體層150連續形成之部分、及與半導體層163連續形成之部分。半導體層173之一部分之下表面之高度位置例如亦可與半導體層163之下表面之高度位置一致。又，例如半導體層173之一部分之上表面之高度位置亦可與半導體層150及半導體層163之上表面之高度位置一致。
又，於連接區域R C，設置有於Y方向交替排列之複數個第1區域181及第2區域182。
絕緣層172如圖5所示，具備與複數個第1區域181對應設置之複數個部分172a、及與複數個第2區域182對應設置之複數個開口172b。如圖4所示，開口172b之X方向之一側及另一側之端部到達絕緣層172之X方向之一側及另一側之端部位置。
半導體層173如圖5所示，具備：與複數個第1區域181對應設置之複數個部分173a、與複數個第2區域182對應設置之複數個部分173b、及連接該等之複數個部分173c。部分173a設置於部分172a之上表面。部分173b設置於半導體層171之上表面。部分173c設置於部分172a之Y方向之側面。
又，如圖5所示，於連接區域R C，設置有將半導體層171、絕緣層172及半導體層173於Y方向分斷之構造ST C。構造ST C與塊間構造ST大致同樣地構成。但，構造ST C貫通半導體層171、絕緣層172及半導體層173。即，構造ST C之下端位於較半導體層171之下表面下方。
[製造方法] 接著，參照圖9～圖29，說明記憶體晶粒MD之製造方法。圖9～圖29係用以說明該製造方法之模式性剖視圖。另，圖9～圖11、圖16～圖22、圖24、圖27～圖29顯示與圖5對應之剖面。又，圖12～圖15顯示與圖6對應之剖面。又，圖23、圖25及圖26顯示與圖7對應之剖面。
製造本實施形態之記憶體晶粒MD時，例如如圖9所示，首先，於半導體基板100形成電晶體層L TR、配線層D0、配線層D1及配線層D2。
接著，例如如圖9所示，於配線層D2之上方，形成半導體層151、171及絕緣層152、172。該步驟藉由例如CVD法(Chemical Vapor Deposition：化學汽相沈積)等方法形成。另，雖省略圖示，但該步驟中，亦形成半導體層161及絕緣層162。
接著，例如如圖10所示，於絕緣層172形成複數個開口172b，將絕緣層172分斷成複數個部分172a。該步驟藉由例如濕蝕刻等方法進行。
接著，例如如圖11所示，於絕緣層152、172及半導體層171之上表面、以及部分172a之Y方向之側面，形成半導體層153、173。該步驟藉由例如CVD等方法進行。另，如圖所示，半導體層173沿形成於絕緣層172之複數個開口172b形成。因此，於連接區域R C，形成上述之複數個部分173a、173b、173c。又，雖省略圖示，但該步驟中，亦形成半導體層163。
接著，例如如圖12及圖13所示，於與導電層164對應之位置，形成接觸孔164A。接觸孔164A係於Z方向延伸，貫通半導體層161、絕緣層162及半導體層163，使配線d2之上表面露出之貫通孔。該步驟藉由例如RIE(Reactive Ion Etching：反應性離子蝕刻)等方法進行。
接著，例如如圖14所示，於接觸孔164A之內周面及半導體層153、163之上表面，形成導電層164B。該步驟藉由例如CVD等方法進行。
接著，例如如圖15所示，將導電層164B中除形成於接觸孔164A內部之部分以外的部分去除。該步驟藉由例如CMP(Chemical Mechanical Polishing：化學機械研磨)等方法進行。藉由該步驟，形成導電層164。
接著，例如如圖16所示，於半導體層153之上方，交替形成複數個絕緣層101及複數個犧牲層110A。犧牲層110A包含例如氮化矽(Si 3N 4)等。該步驟藉由例如CVD等方法進行。
接著，例如如圖17所示，於與半導體層120對應之位置，形成複數個記憶體孔LMH。記憶體孔LMH係於Z方向延伸，貫通複數個絕緣層101及複數個犧牲層110A、半導體層153以及絕緣層152，使半導體層151之上表面露出之貫通孔。該步驟藉由例如RIE等方法進行。
接著，例如如圖18所示，於記憶體孔LMH之內周面，形成非晶矽膜120A。該步驟藉由例如CVD等方法進行。
接著，例如如圖19所示，於參照圖18說明之構造之上表面，交替形成複數個絕緣層101及複數個犧牲層110A。該步驟藉由例如CVD等方法進行。
接著，例如如圖20所示，於與半導體層120對應之位置，形成複數個記憶體孔UMH。該記憶體孔UMH係於Z方向延伸，貫通複數個絕緣層101及複數個犧牲層110A，使非晶矽膜120A之上表面露出之貫通孔。該步驟藉由例如RIE等方法進行。
接著，例如如圖21所示，形成半導體層120。又，雖省略圖示，但該步驟中，形成閘極絕緣膜130。該步驟中，藉由例如濕蝕刻等方法將非晶矽膜120A去除。又，於記憶體孔LMH、UMH之內周面，藉由CVD等方法，形成閘極絕緣膜130、半導體層120及絕緣層125。
接著，例如如圖22所示，形成槽STA、STA C。槽STA設置於記憶胞陣列區域R MCA。槽STA係於Z方向及X方向延伸，將複數個絕緣層101及複數個犧牲層110A、以及半導體層153於Y方向分斷，使絕緣層152之上表面露出之槽。槽STA C設置於連接區域R C。槽STA C係於Z方向及X方向延伸，將半導體層173、絕緣層172及半導體層171於Y方向分斷之槽。該步驟藉由例如RIE等方法進行。
接著，例如如圖23所示，於槽STA之Y方向之側面，形成氧化矽(SiO 2)等保護膜STSWA。該步驟中，藉由例如CVD等方法，於槽STA之Y方向之側面及底面，形成氧化矽等絕緣膜。又，藉由RIE等方法，將該絕緣膜中覆蓋槽STA之底面之部分去除。另，雖省略圖示，但該步驟中，亦於槽STA C之Y方向之側面形成保護膜STSWA。
接著，例如如圖24～圖26所示，將絕緣層152及閘極絕緣膜130之一部分去除，使半導體層120之一部分露出。該步驟藉由例如濕蝕刻等方法進行。
接著，例如如圖27所示，形成半導體層150。該步驟藉由例如磊晶生長等方法進行。
接著，例如如圖28所示，形成導電層110。該步驟中，例如藉由濕蝕刻等方法，將保護膜STSWA(圖26)去除。又，藉由濕蝕刻等方法，將犧牲層110A去除。又，藉由CVD等方法形成導電層110。
接著，例如如圖29所示，於槽STA內形成塊間構造ST，於槽STA C內形成構造ST C。該步驟藉由例如CVD及RIE等方法進行。
其後，形成止裂部180(圖6)、配線等，藉由切割將晶圓分斷，藉此形成記憶體晶粒MD。
[第1比較例] 圖30係顯示第1比較例之半導體記憶裝置之構成之模式性俯視圖。圖31係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖31包含將圖30所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第1比較例之半導體記憶裝置中，於連接區域R C，設置有半導體層171’、絕緣層172’及半導體層173’。半導體層171’、絕緣層172’及半導體層173’藉由構造ST C，被分斷成沿Y方向排列之2個部分。該等2個部分中之一者分別與半導體層161、絕緣層162及半導體層163連續形成。該等2個部分中之另一者分別與半導體層150連續形成。
第1比較例之半導體記憶裝置之製造方法中，不執行參照圖10說明之步驟。
此處，第1比較例之製造方法中，參照圖17、圖20說明之步驟中，形成記憶體孔LMH、UMH。此處，為了使半導體記憶裝置高積體化，期望形成高縱橫比之記憶體孔LMH、UMH。此處，藉由RIE等方法形成高縱橫比之記憶體孔LMH、UMH之情形時，有因加工用離子之影響，導致大量電荷積存於在記憶體孔LMH中露出之半導體層151、153之情形。此種電荷量超出特定量之情形時，有產生電弧，由此導致晶圓遭破壞之情形。
因此，第1比較例之製造方法中，於形成記憶體孔LMH、UMH前，在參照圖12～圖15之步驟中，形成將於記憶體孔LMH之內周面露出之半導體層151、153與半導體基板100電性連接之導電層164。根據此種構成，可使半導體層151、153之電荷逃逸至半導體基板100。藉此，可抑制產生如上所述之電弧。
然而，例如如圖30及圖31所示，第1比較例中，半導體層150與半導體層161、163除由構造ST C分斷之部分外連續形成。又，止裂部180避開連接區域R C配置。此種構成中，例如於記憶體晶粒MD之切割步驟中，於半導體層161、163產生裂縫之情形時，有該裂縫經由半導體層171’、173’傳遞至半導體層150之虞。
又，參照圖15說明之步驟中，有將半導體層163之一部分去除之情形。此種情形時，有將半導體層153與導電層164電性切離，因半導體層153之電荷而產生電弧之情形。
[第2比較例] 圖32係顯示第2比較例之半導體記憶裝置之構成之模式性俯視圖。圖33係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖33包含將圖32所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第2比較例之半導體記憶裝置中，於連接區域R C，設置有半導體層171’’、絕緣層172’’及半導體層173’’。
又，第2比較例之半導體記憶裝置中，於連接區域R C，設置有於Y方向交替排列之複數個第1區域181’’及第2區域182’’。
第1區域181’’各自具備半導體層171’’、絕緣層172’’及半導體層173’’之一部分。
第2區域182’’各自具備絕緣層174。絕緣層174之Y方向之側面連接於Y方向上相鄰之2個第1區域181’’所含之半導體層171’’、絕緣層172’’及半導體層173’’之Y方向之側面。
如圖32所示，絕緣層174於Y方向排列。圖32中，將自Y方向之一側(例如圖32之Y方向負側)開始數，第奇數個之絕緣層174顯示為絕緣層174 O，將自Y方向之一側開始數，第偶數個之絕緣層174顯示為絕緣層174 E。
絕緣層174 O之X方向之一側(例如圖32之X方向負側)之端部到達半導體層171、絕緣層172及半導體層173之X方向之一側之端部位置。另一方面，絕緣層174 O之X方向之另一側(例如圖32之X方向正側)之端部未到達半導體層171、絕緣層172及半導體層173之X方向之另一側之端部位置。
絕緣層174 E之X方向之一側之端部到達設置於連接區域R C之半導體層171、絕緣層172及半導體層173之X方向之一側之端部位置。另一方面，絕緣層174 E之X方向之另一側之端部到達設置於連接區域R C之半導體層171、絕緣層172及半導體層173之X方向之另一側之端部位置。
第2比較例之半導體記憶裝置之製造方法中，不執行參照圖10說明之步驟。
又，第2比較例之半導體記憶裝置之製造方法中，於執行參照圖12說明之步驟後，且執行參照圖16說明之步驟前，形成絕緣層174。
根據此種構成，例如於記憶體晶粒MD之切割步驟中，於半導體層161、163產生裂縫之情形時，亦可藉由複數個絕緣層174，抑制該裂縫傳遞至半導體層150。
然而，於第2比較例之構成中，半導體層151、153與半導體層161、163間之配線長變長，電阻變大。因此，於參照圖17、圖20說明之步驟中，無法使半導體層151、153之電荷適當地逃逸至半導體基板100，有產生電弧之虞。
[效果] 第1實施形態中，例如如圖5所示，於絕緣層172設置有於Y方向排列之複數個開口172b。根據此種構成，例如記憶體晶粒MD之切割步驟中，於半導體層161、163產生裂縫之情形時，亦可抑制該裂縫傳遞至半導體層150。
又，第1實施形態中，例如如圖5所示，於連接區域R C，設置有將半導體層171與半導體層173電性連接之第2區域182。根據此種構成，例如於參照圖15說明之步驟中，半導體層163之一部分被去除之情形時，亦可使半導體層153之電荷經由半導體層171逃逸至半導體基板100。藉此，可抑制產生如上所述之電弧。
又，第1實施形態中，與如第2比較例之構造相比，可縮短半導體層151、153與半導體層171、173間之配線長。因此，與第2比較例相比，可更適當抑制電弧產生。
[第2實施形態] 接著，參照圖34及圖35，說明第2實施形態之半導體記憶裝置。圖34係顯示第2實施形態之半導體記憶裝置之構成之模式性俯視圖。圖35係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖35包含將圖34所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，於第2實施形態之半導體記憶裝置之連接區域R C，設置有絕緣層272來取代絕緣層172。又，於第2實施形態之半導體記憶裝置之連接區域R C，設置有於Y方向交替排列之複數個第1區域281及複數個第2區域282。
絕緣層272基本上與絕緣層172同樣地構成。但，絕緣層272如圖35所示，具備與複數個第1區域281對應設置之複數個部分272a、及與複數個第2區域282對應設置之複數個開口272b。
如圖34所示，開口272b於Y方向排列。圖34中，將自Y方向一側(例如圖34之Y方向負側)開始數，第奇數個之開口272b顯示為開口272b O，將自Y方向一側數，第偶數個之開口272b顯示為開口272b E。
開口272b O之X方向之一側(例如圖34之X方向負側)端部到達絕緣層272之X方向一側之端部位置。另一方面，開口272b O之X方向之另一側(例如圖34之X方向正側)之端部未到達絕緣層272之X方向之另一側之端部位置。
開口272b E之X方向之一側之端部未到達設置於連接區域R C之絕緣層272之X方向之一側之端部位置。另一方面，開口272b E之X方向之另一側之端部到達設置於連接區域R C之絕緣層272之X方向之另一側之端部位置。
開口272b之X方向之寬度大於絕緣層272之X方向之寬度的一半。又，Y方向上相鄰之2個部分272a之X方向之另一側或一側之端部互相連接。
第2實施形態之製造方法基本上與第1實施形態之製造方法相同。但，第1實施形態之製造方法中，在參照圖10說明之步驟中，於連接區域R C形成有複數個開口172b。另一方面，第2實施形態之製造方法中，如圖36所示，形成複數個開口272b來取代複數個開口172b。
[第3實施形態] 接著，參照圖37及圖38，針對第3實施形態之半導體記憶裝置進行說明。圖37係顯示第3實施形態之半導體記憶裝置之構成之模式性俯視圖。圖38係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖38包含將圖37所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第3實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地構成。但，於第3實施形態之半導體記憶裝置之連接區域R C，設置有絕緣層372來取代絕緣層272。又，於第3實施形態之半導體記憶裝置之連接區域R C，設置有於Y方向交替排列之複數個第1區域381及第2區域382。
絕緣層372如圖38所示，具備部分372a、及設置於部分372a之複數個開口372b。如圖37所示，於第2區域382，設置有於X方向排列之複數個開口372b。又，在於X方向排列之複數個開口372b間之區域及第1區域381，設置有部分372a(圖38)。如圖37所示，開口372b之X方向之寬度，小於絕緣層272之X方向之寬度的一半。
第3實施形態之製造方法基本上與第2實施形態之製造方法相同。但，第2實施形態之製造方法中，在參照圖36說明之步驟中，於連接區域R C形成有複數個開口273b。另一方面，第3實施形態之製造方法中，如圖39所示，形成複數個開口372b來取代複數個開口273b。
[第4實施形態] 接著，參照圖40及圖41，說明第4實施形態之半導體記憶裝置。圖40係顯示第4實施形態之半導體記憶裝置之構成之模式性俯視圖。圖41係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖41包含將圖40所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第4實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。
但，於第4實施形態之半導體記憶裝置之連接區域R C，設置有半導體層471、絕緣層472及半導體層473，來取代半導體層171、絕緣層172及半導體層173。又，於第4實施形態之半導體記憶裝置之連接區域R C，設置有於Y方向交替排列之複數個第1區域481及複數個第2區域482。
半導體層471、絕緣層472及半導體層473，係基本上與半導體層171、絕緣層172及半導體層173同樣地構成。但，半導體層471、絕緣層472及半導體層473如圖41所示，具備與複數個第1區域481對應設置之複數個部分471a，472a、473a、及與複數個第2區域482對應設置之複數個開口473b。如圖40所示，開口473b之X方向上之一側及另一側之端部，到達半導體層471、絕緣層472及半導體層473之X方向上之一側及另一側之端部位置。
又，於第4實施形態之半導體記憶裝置之連接區域R C，設置有與於Y方向交替排列之複數個第2區域482對應設置之複數個導電層486。如圖41所示，導電層486之Y方向之側面與部分471a、472a、473a之Y方向之側面相接。導電層486之下端連接於配線d2。又，如圖40所示，導電層486之X方向之一側及另一側之端部到達半導體層471、絕緣層472及半導體層473之X方向之一側及另一側之端部位置。
第4實施形態之製造方法基本上與第1實施形態之製造方法相同。但，第1實施形態之製造方法中，不執行參照圖10說明之步驟。又，在例如於參照圖13說明之步驟中，於與導電層486對應之位置，形成貫通半導體層171、絕緣層172及半導體層173之開口。
[第5實施形態] 接著，參照圖42及圖43，說明第5實施形態之半導體記憶裝置。圖42係顯示第5實施形態之半導體記憶裝置之構成之模式性俯視圖。圖43係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖43包含將圖42所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第5實施形態之半導體記憶裝置基本上與第4實施形態之半導體記憶裝置同樣地構成。但，於第5實施形態之半導體記憶裝置之連接區域R C，設置有半導體層571、絕緣層572及半導體層573，來取代半導體層471、絕緣層472及半導體層473。又，於第5實施形態之半導體記憶裝置之連接區域R C，如圖43所示，設置有於Y方向交替排列之複數個第1區域581及複數個第2區域582。
半導體層571、絕緣層572及半導體層573基本上與半導體層471、絕緣層472及半導體層473同樣地構成。但，半導體層571、絕緣層572及半導體層573如圖43所示，具備與複數個第1區域581對應設置之複數個部分571a，572a、573a、及與複數個第2區域582對應設置之複數個開口573b。
如圖42所示，開口573b於Y方向排列。圖42中，將自Y方向之一側(例如圖42之Y方向負側)開始數，第奇數個之開口573b顯示為開口573b O，將自Y方向之一側開始數，第偶數個之開口573b顯示為開口573b E。
開口573b O之X方向之一側(例如圖42之X方向負側)之端部到達半導體層571、絕緣層572及半導體層573之X方向之一側之端部位置。另一方面，開口573b O之X方向之另一側(例如圖42之X方向正側)之端部未到達半導體層571、絕緣層572及半導體層573之X方向之另一側之端部位置。
開口573b E之X方向之一側之端部未到達設置於連接區域R C之半導體層571、絕緣層572及半導體層573之X方向之一側之端部位置。另一方面，開口573b E之X方向之另一側之端部到達設置於連接區域R C之半導體層571、絕緣層572及半導體層573之X方向之另一側之端部位置。
開口573b之X方向之寬度大於半導體層571、絕緣層572及半導體層573之X方向之寬度的一半。又，Y方向上相鄰之2個部分571a、572a、573a之X方向之另一側或一側之端部互相連接。
又，於第5實施形態之半導體記憶裝置之連接區域R C，設置有與於Y方向交替排列之複數個第2區域582對應設置之複數個導電層586。導電層586基本上與導電層486同樣地構成。
如圖42所示，導電層586於Y方向排列。圖42中，將自Y方向之一側(例如圖42之Y方向負側)開始數，第奇數個之導電層586顯示為導電層586 O，將自Y方向之一側開始數，第偶數個之導電層586顯示為導電層586 E。
導電層586 O之X方向之一側(例如圖42之X方向負側)之端部到達半導體層571、絕緣層572及半導體層573之X方向之一側之端部位置。另一方面，導電層586 O之X方向之另一側(例如圖42之X方向正側)之端部未到達半導體層571、絕緣層572及半導體層573之X方向之另一側之端部位置。
導電層586 E之X方向之一側之端部到達設置於連接區域R C之半導體層571、絕緣層572及半導體層573之X方向之一側之端部位置。另一方面，導電層586 E之X方向之另一側之端部到達設置於連接區域R C之半導體層571、絕緣層572及半導體層573之X方向之另一側之端部位置。
導電層586之X方向之寬度大於半導體層571、絕緣層572及半導體層573之X方向之寬度的一半。
第5實施形態之製造方法基本上與第4實施形態之製造方法相同。但，第5實施形態之製造方法中，在參照圖13說明之步驟中，於與導電層586對應之位置，形成貫通半導體層171、絕緣層172及半導體層173之開口。
[第6實施形態] 接著，參照圖44及圖45，說明第6實施形態之半導體記憶裝置。圖44係顯示第6實施形態之半導體記憶裝置之構成之模式性俯視圖。圖45係顯示該半導體記憶裝置之構成之模式性剖視圖。另，圖45包含將圖44所示之構造沿A-A’線切斷，沿箭頭方向觀察之模式性剖視圖。
第6實施形態之半導體記憶裝置基本上與第5實施形態之半導體記憶裝置同樣地構成。但，於第6實施形態之半導體記憶裝置之連接區域R C，設置有半導體層671、絕緣層672及半導體層673，來取代半導體層571、絕緣層572及半導體層573。又，於第6實施形態之半導體記憶裝置之連接區域R C，如圖44所示，設置有於Y方向交替排列之複數個第1區域681及第2區域682。
半導體層671、絕緣層672及半導體層673如圖45所示，具備部分671a、672a、673a、及設置於部分671a、672a、673a之複數個開口673b。如圖44所示，於第2區域682，設置有於X方向排列之複數個開口673b。又，在於X方向排列之複數個開口673b間之區域及第1區域681，設置有部分671a、672a、673a。開口673b之X方向之寬度小於半導體層671、絕緣層672及半導體層673之X方向之寬度的一半。
又，於第6實施形態之半導體記憶裝置之連接區域R C，設置有與複數個第2區域682對應設置之複數個導電層686。導電層686基本上與導電層586同樣地構成。但，導電層586之X方向之寬度小於半導體層671、絕緣層672及半導體層673之X方向之寬度的一半。
第6實施形態之製造方法基本上與第5實施形態之製造方法相同。但，第5實施形態之製造方法中，在參照圖13說明之步驟中，於與導電層686之位置，形成貫通半導體層171、絕緣層172及半導體層173之開口。
另，第4實施形態～第6實施形態之導電層486、586、686之下端連接於配線d2。然而，此種構成只不過為例示，具體構成可適當調整。例如如圖46所例示，導電層486之下端亦可不連接於配線d2。關於導電層586、686亦相同。
[其他] 雖已說明本發明之若干實施形態，但該等實施形態係作為例示而提出者，未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案基於2021年2月10日申請之先前日本專利申請案第2021-020265號之優先權之利益，並主張該利益，該案之全部內容以引用之方式併入本文中。
100:半導體基板 100A:主動區域 100I:絕緣區域 101:絕緣層 110:導電層 110A:犧牲層 120:半導體層 120A:非晶矽膜 121:雜質區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 150:半導體層 151:半導體層 152:絕緣層 153:半導體層 161:半導體層 162:絕緣層 163:半導體層 164:導電層 164A:接觸孔 164B:導電層 171:半導體層 171’:半導體層 171’’:半導體層 172:絕緣層 172’:絕緣層 172’’:絕緣層 172a:部分 172b:開口 173:半導體層 173’:半導體層 173’’:半導體層 173a:部分 173b:部分 173c:部分 174 E:絕緣層 174 O:絕緣層 180:止裂部 181:第1區域 181’’:第1區域 182:第2區域 182’’:第2區域 272:絕緣層 272a:部分 272b:開口 272b E:開口 272b O:開口 281:第1區域 282:第2區域 372:絕緣層 372a:部分 372b:開口 381:第1區域 382:第2區域 471:半導體層 471a:部分 472a:部分 473:半導體層 473a:部分 473b:開口 481:第1區域 482:第2區域 486:導電層 571:半導體層 571a:部分 572:絕緣層 572a:部分 573:半導體層 573a:部分 573b:開口 573b E:開口 573b O:開口 581:第1區域 582:第2區域 586:導電層 586 E:導電層 586 O:導電層 671:半導體層 671a:部分 672:絕緣層 672a:部分 673:半導體層 673a:部分 673b:開口 681:第1區域 682:第2區域 686:導電層 BL:位元線 BLK:記憶體塊 Ch:接點 CS:接點 D0:配線層 D1:配線層 D2:配線層 d0:配線 d1:配線 d2:配線 GC:配線層 gc:電極 LI:導電層 L MCA:記憶胞陣列層 LMH:記憶體孔 L TR:電晶體層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MS:記憶體串 PC:周邊電路 R C:連接區域 R E:邊緣密封區域 R MCA:記憶胞陣列區域 SGD:選擇閘極線 SGS:選擇閘極線 SGSb:選擇閘極線 SHE:串單元間絕緣層 SL:源極線 ST:塊間構造 STA:槽 STA C:槽 ST C:構造 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 STSW:絕緣層 STSWA:保護膜 SU:串單元 Tr:電晶體 UMH:記憶體孔 Vy:接點 WL:字元線
圖1係顯示第1實施形態之半導體記憶裝置之構成之模式性電路圖。 圖2係該半導體記憶裝置之模式性俯視圖。 圖3係圖2之一部分模式性放大圖。 圖4係圖2之一部分模式性放大圖。 圖5係該半導體記憶裝置之模式性剖視圖。 圖6係該半導體記憶裝置之模式性剖視圖。 圖7係以圖5之D所示之局部模式性放大圖。 圖8係以圖7之E所示之局部模式性放大圖。 圖9係用以說明第1實施形態之半導體記憶裝置之製造方法之模式性剖視圖。 圖10係用以說明該製造方法之模式性剖視圖。 圖11係用以說明該製造方法之模式性剖視圖。 圖12係用以說明該製造方法之模式性剖視圖。 圖13係用以說明該製造方法之模式性剖視圖。 圖14係用以說明該製造方法之模式性剖視圖。 圖15係用以說明該製造方法之模式性剖視圖。 圖16係用以說明該製造方法之模式性剖視圖。 圖17係用以說明該製造方法之模式性剖視圖。 圖18係用以說明該製造方法之模式性剖視圖。 圖19係用以說明該製造方法之模式性剖視圖。 圖20係用以說明該製造方法之模式性剖視圖。 圖21係用以說明該製造方法之模式性剖視圖。 圖22係用以說明該製造方法之模式性剖視圖。 圖23係用以說明該製造方法之模式性剖視圖。 圖24係用以說明該製造方法之模式性剖視圖。 圖25係用以說明該製造方法之模式性剖視圖。 圖26係用以說明該製造方法之模式性剖視圖。 圖27係用以說明該製造方法之模式性剖視圖。 圖28係用以說明該製造方法之模式性剖視圖。 圖29係用以說明該製造方法之模式性剖視圖。 圖30係顯示第1比較例之半導體記憶裝置之構成之模式性俯視圖。 圖31係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖32係顯示第2比較例之半導體記憶裝置之構成之模式性俯視圖。 圖33係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖34係顯示第2實施形態之半導體記憶裝置之構成之模式性俯視圖。 圖35係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖36係用以說明該半導體記憶裝置之製造方法之模式性俯視圖。 圖37係顯示第3實施形態之半導體記憶裝置之構成之模式性俯視圖。 圖38係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖39係用以說明該半導體記憶裝置之製造方法之模式性俯視圖。 圖40係顯示第4實施形態之半導體記憶裝置之構成之模式性俯視圖。 圖41係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖42係顯示第5實施形態之半導體記憶裝置之構成之模式性俯視圖。 圖43係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖44係顯示第6實施形態之半導體記憶裝置之構成之模式性俯視圖。 圖45係顯示該半導體記憶裝置之構成之模式性剖視圖。 圖46係顯示第4實施形態之變化例之半導體記憶裝置之構成的模式性剖視圖。
100:半導體基板
100A:主動區域
100I:絕緣區域
110:導電層
120:半導體層
150:半導體層
171:半導體層
172:絕緣層
172a:部分
172b:開口
173:半導體層
173a:部分
173b:部分
173c:部分
181:第1區域
182:第2區域
BL:位元線
Ch:接點
CS:接點
D0:配線層
D1:配線層
D2:配線層
d0:配線
d1:配線
d2:配線
GC:配線層
gc:電極
LMCA:記憶胞陣列層
LTR:電晶體層
RC:連接區域
RMCA:記憶胞陣列區域
ST:塊間構造
STC:構造
SU:串單元
Tr:電晶體
Vy:接點

Claims (17)

  1. 一種半導體記憶裝置，其包含： 半導體基板，其包含記憶胞陣列區域、邊緣密封區域、及設置於上述記憶胞陣列區域與上述邊緣密封區域之間之連接區域； 複數個第1導電層，其等設置於上述記憶胞陣列區域，於與上述半導體基板之表面交叉之第1方向排列； 第1半導體層，其設置於上述記憶胞陣列區域，於上述第1方向延伸，與上述複數個第1導電層對向； 第2半導體層，其設置於上述記憶胞陣列區域，設置於上述複數個第1導電層與上述半導體基板之間，連接於上述第1半導體層； 第3半導體層及第4半導體層，其等設置於上述邊緣密封區域，於上述第1方向排列； 第2導電層，其設置於上述邊緣密封區域，電性連接於上述第3半導體層、上述第4半導體層及上述半導體基板； 第5半導體層，其設置於上述連接區域，於與上述第1方向交叉之第2方向延伸，具備與上述第2半導體層連續形成之部分、及與上述第3半導體層連續形成之部分；及 第6半導體層，其設置於上述連接區域，於上述第2方向延伸，具備與上述第2半導體層連續形成之部分、及與上述第4半導體層連續形成之部分；且 上述連接區域具備於上述第2方向交替排列之複數個第1區域及第2區域， 上述複數個第1區域中，上述第5半導體層及上述第6半導體層於上述第1方向有距離， 上述複數個第2區域中，上述第5半導體層及上述第6半導體層電性連接。
  2. 如請求項1之半導體記憶裝置，其包含： 第1絕緣層，其設置於上述邊緣密封區域，位於上述第3半導體層及上述第4半導體層之間；及 第2絕緣層，其設置於上述連接區域，位於上述第5半導體層及上述第6半導體層之間，具備與上述第1絕緣層連續形成之部分；且 上述第2絕緣層具備與上述複數個第1區域對應設置之複數個第1部分。
  3. 如請求項2之半導體記憶裝置，其中 上述第6半導體層包含： 複數個第2部分，其等設置於上述複數個第1區域，且設置於上述複數個第1部分之上述第1方向上之一側之面； 複數個第3部分，其等設置於上述複數個第2區域，且設置於上述第5半導體層之上述第1方向上之一側之面；及 複數個第4部分，其等設置於上述複數個第1部分之上述第2方向上之側面。
  4. 如請求項3之半導體記憶裝置，其中 上述複數個第3部分中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，到達上述第5半導體層之上述第3方向上之一側之端部位置，且 在上述第3方向之另一端部，到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  5. 如請求項3之半導體記憶裝置，其中 上述複數個第3部分中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，到達上述第5半導體層之上述第3方向上之一側之端部位置，且 在上述第3方向之另一端部，未到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  6. 如請求項3之半導體記憶裝置，其中 上述複數個第3部分中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，未到達上述第5半導體層之上述第3方向上之一側之端部位置， 在上述第3方向上之另一端部，未到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  7. 如請求項3之半導體記憶裝置，其中 若將上述複數個第3部分中之至少一者之與上述第1方向及上述第2方向交叉之第3方向上的寬度，設為第1寬度， 將上述第5半導體層之上述第3方向上之寬度，設為第2寬度， 則上述第1寬度與上述第2寬度相等。
  8. 如請求項3之半導體記憶裝置，其中 若將上述複數個第3部分中之至少一者之與上述第1方向及上述第2方向交叉之第3方向的寬度，設為第1寬度， 將上述第5半導體層之上述第3方向上之寬度，設為第2寬度， 則上述第1寬度 小於上述第2寬度，且 大於上述第2寬度之一半之寬度。
  9. 如請求項3之半導體記憶裝置，其中 若將上述複數個第3部分中之至少一者之與上述第1方向及上述第2方向交叉之第3方向上的寬度，設為第1寬度， 將上述第5半導體層之上述第3方向上之寬度，設為第2寬度， 則上述第1寬度小於上述第2寬度之一半之寬度。
  10. 如請求項1之半導體記憶裝置，其包含： 與上述複數個第2區域對應設置之複數個第3導電層， 上述第5半導體層具備與上述複數個第1區域對應設置之複數個第5部分， 上述第6半導體層具備與上述複數個第1區域對應設置之複數個第6部分， 上述複數個第3導電層係分別連接於上述第2方向上相鄰之2個第5部分、及上述第2方向上相鄰2個第6部分。
  11. 如請求項10之半導體記憶裝置，其中 上述複數個第3導電層中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，到達上述第5半導體層於上述第3方向上之一側之端部位置，且 在上述第3方向之另一端部，到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  12. 如請求項10之半導體記憶裝置，其中 上述複數個第3導電層中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，到達上述第5半導體層之上述第3方向上之一側之端部位置，且 在上述第3方向之另一端部，未到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  13. 如請求項10之半導體記憶裝置，其中 上述複數個第3導電層中之至少一者係 在與上述第1方向及上述第2方向交叉之第3方向上之一端部，未到達上述第5半導體層之上述第3方向上之一側之端部位置，且 在上述第3方向上之另一端部，未到達上述第5半導體層之上述第3方向上之另一側之端部位置。
  14. 如請求項10之半導體記憶裝置，其中 若將上述複數個第3導電層中之至少一者之與上述第1方向及上述第2方向交叉之第3方向上的寬度，設為第1寬度， 將上述第5半導體層之上述第3方向上之寬度，設為第2寬度， 則上述第1寬度與上述第2寬度相等。
  15. 如請求項10之半導體記憶裝置，其中 若將上述複數個第3導電層中之至少一者之與上述第1方向及上述第2方向交叉之第3方向上的寬度，設為第1寬度， 將上述第5半導體層於上述第3方向上之寬度，設為第2寬度， 則上述第1寬度 小於上述第2寬度，且 大於上述第2寬度之一半之寬度。
  16. 如請求項10之半導體記憶裝置，其中 若將上述複數個第3導電層中之至少一者之與上述第1方向及上述第2方向交叉之第3方向上的寬度，設為第1寬度， 將上述第5半導體層於上述第3方向上之寬度，設為第2寬度， 則上述第1寬度小於上述第2寬度之一半之寬度。
  17. 如請求項1之半導體記憶裝置，其中 上述第3半導體層及上述第4半導體層，係與上述第2半導體層電性絕緣。
TW110123704A 2021-02-10 2021-06-29 半導體記憶裝置 TWI788895B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021020265A JP2022122792A (ja) 2021-02-10 2021-02-10 半導体記憶装置
JP2021-020265 2021-02-10

Publications (2)

Publication Number Publication Date
TW202232732A true TW202232732A (zh) 2022-08-16
TWI788895B TWI788895B (zh) 2023-01-01

Family

ID=82704089

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110123704A TWI788895B (zh) 2021-02-10 2021-06-29 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11917829B2 (zh)
JP (1) JP2022122792A (zh)
CN (1) CN114914248A (zh)
TW (1) TWI788895B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220167989A (ko) * 2021-06-15 2022-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
FR2945642A1 (fr) * 2009-05-15 2010-11-19 Alcatel Lucent Gant et ecran tactile permettant de lire des informations par le toucher
JP6400547B2 (ja) * 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
JP2018026518A (ja) 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
US10361218B2 (en) * 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10566339B2 (en) 2017-02-28 2020-02-18 Toshiba Memory Coporation Semiconductor memory device and method for manufacturing same
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
US9953992B1 (en) * 2017-06-01 2018-04-24 Sandisk Technologies Llc Mid-plane word line switch connection for CMOS under three-dimensional memory device and method of making thereof
US10381373B2 (en) 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
JP2019054162A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 記憶装置の製造方法および記憶装置
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
US10546870B2 (en) * 2018-01-18 2020-01-28 Sandisk Technologies Llc Three-dimensional memory device containing offset column stairs and method of making the same
US10269820B1 (en) * 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same
JP2020047810A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置及びその製造方法
US10629616B1 (en) * 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
JP2020150234A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR102702595B1 (ko) * 2019-04-30 2024-09-05 삼성전자주식회사 3차원 반도체 메모리 장치
US10879264B1 (en) * 2019-06-18 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing through-array contact via structures between dielectric barrier walls and methods of making the same

Also Published As

Publication number Publication date
US11917829B2 (en) 2024-02-27
CN114914248A (zh) 2022-08-16
TWI788895B (zh) 2023-01-01
US20220254801A1 (en) 2022-08-11
JP2022122792A (ja) 2022-08-23

Similar Documents

Publication Publication Date Title
TWI706541B (zh) 半導體記憶裝置
US8766352B2 (en) Semiconductor devices and method of manufacturing the same
JP2009164485A (ja) 不揮発性半導体記憶装置
TWI703678B (zh) 半導體記憶裝置
CN111668227B (zh) 半导体装置
US11515300B2 (en) Semiconductor memory device
JP2018050016A (ja) 半導体装置とその製造方法
TW202211443A (zh) 半導體記憶裝置
TWI727259B (zh) 半導體記憶裝置
US20150263023A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
TWI788895B (zh) 半導體記憶裝置
TWI824557B (zh) 半導體記憶裝置
CN113380810A (zh) 半导体存储装置
CN111627919A (zh) 半导体存储装置
JP2012199313A (ja) 不揮発性半導体記憶装置
KR20200000011A (ko) 수직형 반도체 소자
TW202236532A (zh) 半導體記憶裝置
TWI816025B (zh) 半導體記憶裝置及其製造方法
TW202234671A (zh) 半導體記憶裝置
TWI785682B (zh) 半導體記憶裝置及其製造方法
TWI853741B (zh) 半導體記憶裝置
TWI804923B (zh) 半導體記憶裝置
JP7544887B2 (ja) Ｎａｎｄ型フラッシュメモリおよびその製造方法
TWI722472B (zh) 半導體記憶裝置
US20240081084A1 (en) Semiconductor memory device and method of manufacturing the same