TW201941407A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents
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Abstract
根據一個實施例，一種半導體記憶裝置包括一電路層、第一導電層、一導柱層及一第二導電層。該電路層經提供於一基板上且包括一CMOS電路。該等第一導電層經提供在該電路層上方，且經堆疊並且一絕緣層插入在其間。該導柱層穿過該等第一導電層，且包括矽單晶。該第二導電層經提供於該導柱層上且包括含有雜質之矽單晶。該等第一導電層經提供於該電路層與該第二導電層之間。
Description
本文中所描述之實施例大體上係關於一種半導體記憶裝置及一種製造半導體記憶裝置之方法。
其中記憶體單元經三維堆疊之NAND快閃記憶體被稱為半導體記憶裝置。
一般而言，根據一個實施例，一種半導體記憶裝置包括一電路層、第一導電層、一導柱層及一第二導電層。該電路層經提供於一基板上且包括一CMOS電路。該等第一導電層經提供在該電路層上方，且經堆疊並且一絕緣層插入在其間。該導柱層穿過該等第一導電層，且包括一矽單晶。該第二導電層經提供於該導柱層上且包括含有雜質之矽單晶。該等第一導電層經提供於該電路層與該第二導電層之間。
根據實施例，可增加記憶體單元之導通狀態電流。
將參考圖式解釋本發明之實施例。在以下解釋中，將由相同參考數字指具有相同功能及結構的組件。描述實施例以給定實現實施例之技術概念的設備及方法之實例。 [1] 第一實施例
將論述根據第一實施例之半導體記憶裝置。此處，將考慮其中記憶體單元電晶體(下文亦被稱作記憶體單元)堆疊在半導體基板上方的三維堆疊NAND快閃記憶體作為半導體記憶裝置之實例。在以下描述中，「耦接」不僅表示組件直接彼此耦接，而且表示組件彼此耦接且另一組件插入在其間。 [1-1] 半導體記憶裝置之結構
圖1是根據第一實施例之半導體記憶裝置的示意性透視圖。為了簡化且促進可視化，自圖1省去間層絕緣層、絕緣/隔離膜及用於勾住字線之連接區。在圖1中，彼此正交且平行於半導體基板之表面的兩個方向被稱作X及Y方向。正交於此等X及Y方向(X-Y表面)之方向(複數個導電層(字線WL)在該方向上堆疊)被稱作Z方向(層堆疊方向)。
如圖1中所說明，半導體記憶裝置1包括：記憶體晶片100，其包括其中記憶體單元經三維堆疊之記憶體單元陣列；及電路晶片(電路層) 200，其包括周邊電路，該周邊電路經組態以控制關於記憶體單元之資料的寫入、讀取及抹除。半導體記憶裝置1具有其中記憶體晶片100及電路晶片200彼此結合之結構。記憶體單元陣列包括複數個NAND串NS，在該等NAND串中之每一者中，記憶體單元在Z方向上堆疊。
下文解釋記憶體晶片100之結構。以此次序在源極線SL上方提供源極側選擇閘極線SGS、複數個字線WL、汲極側選擇閘極線SGD及位元線BL，且絕緣層(未展示)插入在其間。
具體而言，源極側選擇閘極線SGS層經提供於源極線SL層上，且絕緣層(未展示)插入在其間。絕緣層(未展示)經提供於源極側選擇閘極線SGS上，且在此絕緣層上，字線WL及絕緣層(未展示)經交替地堆疊。絕緣層(未展示)經提供於字線WL上，該等字線WL定位成最遠離源極線SL，且在此絕緣層上提供汲極側選擇閘極線SGD層。以此方式，提供其中堆疊源極側選擇閘極線SGS、複數個字線WL、汲極側選擇閘極線SGD及複數個絕緣層(未展示)的堆疊主體101。
柱狀記憶體導柱(或導柱層) MP經提供於堆疊主體101中以在Z方向上延伸。每一記憶體導柱MP之一端耦接至源極線SL，且記憶體導柱MP之另一端耦接至位元線BL。即，記憶體導柱MP自源極線SL延伸通過源極側選擇閘極線SGS、字線WL、絕緣層及汲極側選擇閘極線SGD，到達位元線BL。稍後將詳細地論述記憶體導柱MP。
字線WL及汲極側選擇閘極線SGD在X方向上延伸，而位元線BL在Y方向上延伸。 [1-1-1] 記憶體單元陣列之橫截面結構
接下來，將參考圖2詳細解釋根據第一實施例之包括在記憶體晶片100中的記憶體單元陣列之結構。圖2是沿著Y方向截取之記憶體單元陣列之橫截面。
記憶體單元陣列包括經提供在堆疊主體101中之複數個NAND串NS。每一NAND串NS之一端耦接至導電層(源極線SL) 11，而NAND串NS之另一端耦接至導電層(位元線BL) 12，且接觸插頭CP插入在其間。
如圖2中所說明，在鄰近之兩個隙縫SLT之間提供堆疊主體101。堆疊主體101包括導電層(源極側選擇閘極線SGS) 13、導電層(字線WL0至WL7) 14至21、導電層(汲極側選擇閘極線SGD) 22及延伸通過導電層13至22的記憶體導柱MP。隙縫SLT在X方向及Z方向上延伸以隔離經提供於堆疊主體101中之導電層(字線WL) 13至22。NAND串NS形成於導電層13至22與記憶體導柱MP的相交部分處。
記憶體導柱MP包括例如塊絕緣膜31、電荷儲存膜32、隧道絕緣膜33及用作半導體層的矽單晶層34。具體而言，塊絕緣膜31經提供於記憶體孔之內壁上，記憶體導柱MP將在該記憶體孔中形成。電荷儲存膜32經提供於塊絕緣膜31之內壁上。隧道絕緣膜33經提供於電荷儲存膜32的內壁上。最後，矽單晶層34經提供於隧道絕緣膜33之內壁上。記憶體導柱MP可在矽單晶層34內具有核心絕緣層。
在具有此結構之記憶體導柱MP中，記憶體導柱MP與導電層13的相交部分用作選擇電晶體ST2。記憶體導柱MP與導電層14至21之相交部分分別用作記憶體電晶體MT0至MT7。記憶體導柱MP與導電層22之相交部分用作選擇電晶體ST1。下文，「記憶體電晶體MT」指「記憶體電晶體MT0至MT7中之每一者」。
矽單晶層34用作用於記憶體電晶體MT以及選擇電晶體ST1及ST2的通道層。
電荷儲存膜32具有儲存自記憶體電晶體MT中之矽單晶層34注入的電荷之功能。電荷儲存膜32包括例如氮化矽膜。
當電荷自矽單晶層34注入至電荷儲存膜32中時，或當儲存於電荷儲存膜32中之電荷擴散至矽單晶層34中時，隧道絕緣膜33用作障壁。隧道絕緣膜33包括例如氧化矽膜。
塊絕緣膜31防止儲存於電荷儲存膜32中之電荷擴散至導電層(字線WL) 14至21中。塊絕緣膜31包括例如氧化矽膜及氮化矽膜。
NAND串NS包括選擇電晶體ST2、記憶體電晶體MT0至MT7及選擇電晶體ST1。 [1-1-2] 半導體記憶裝置之橫截面結構
接下來，將參考圖3描述根據第一實施例之半導體記憶裝置1的橫截面結構。圖3是沿著X方向截取之根據第一實施例的半導體記憶裝置之橫截面。藉由相對於Z方向翻轉圖1及圖2之結構來在圖3中說明結構。
如圖3中所說明，記憶體晶片100經提供於電路晶片200上。即，電路晶片200及記憶體晶片100以使得電路晶片200之導電襯墊40A及絕緣層41A分別面向記憶體晶片100的導電襯墊40B及絕緣層41B之方式彼此結合。
下文將描述電路晶片200之結構。電路晶片200包括用於控制關於記憶體單元之資料的寫入、讀取及抹除之周邊電路。周邊電路包括具有n通道MOS電晶體(下文為nMOS電晶體)及p通道MOS電晶體(下文為pMOS電晶體)的CMOS電路42。nMOS電晶體及pMOS電晶體形成於半導體基板上，例如形成於矽基板10上，且具有在矽基板10之表面區中的通道。
絕緣層41A經提供於矽基板10上。包括在周邊電路中之CMOS電路42、導電層43及導電襯墊40A經提供於矽基板10上的絕緣層41A中。導電層43形成互連件，且可耦接至nMOS電晶體及pMOS電晶體之源極、汲極或閘極。
絕緣層41A包括例如氧化矽層。導電層43包括例如金屬材料，例如鎢(W)、鋁(Al)或銅(Cu)。導電襯墊40A包括例如金屬材料，例如銅(Cu)。
接下來，將描述記憶體晶片100之結構。導電襯墊40B經提供於導電襯墊40A上，且絕緣層41B經提供於絕緣層41A上。導電層(位元線BL) 12經提供於絕緣層41B中。導電層12耦接至導電襯墊40B。
導電襯墊40B包括例如金屬材料，例如銅(Cu)。絕緣層41B包括例如氧化矽層。導電層12包括例如金屬材料，例如鎢(W)、鋁(Al)或銅(Cu)。
絕緣層44經提供於導電層12及絕緣層41B上。此外，複數個導電層(選擇閘極線SGD、字線WL、選擇閘極線SGS) 22至13及複數個絕緣層45交替地經佈置在絕緣層44上。此圖式中省去接觸插頭CP。導電層22至13包括例如金屬材料，例如鎢(W)。絕緣層44及45包括例如氧化矽層。
絕緣層46經提供於絕緣層45上，該絕緣層45經提供於導電層13上。導電層(源極線SL) 11經提供於絕緣層46中。絕緣層47經提供於導電層11及絕緣層46上。導電層48經提供於絕緣層47上。導電層48耦接至導電層11且接觸部分插入在其間，並且導電層48連同此導電層11用作源極線SL。此外，絕緣層49經提供於導電層48及絕緣層47上。
絕緣層46、47及49包括例如氧化矽層。導電層11包括n+矽單晶層，雜質以高濃度添加至n+矽單晶層。導電層48形成互連件，且包括例如金屬材料，例如鎢(W)、鋁(Al)或銅(Cu)。
記憶體導柱MP包括在Z方向上延伸的柱形狀(例如環形柱或橢圓形柱)，且經提供於導電層22至13及絕緣層45中。記憶體導柱MP自導電層12之表面延伸通過絕緣層44、導電層22至13、絕緣層45及絕緣層46，到達導電層11之表面。 [1-2] 用於製造半導體記憶裝置的方法
接下來，將參考圖3至14解釋用於製造根據第一實施例之半導體記憶裝置1的方法。圖4至圖14是表示用於製造根據第一實施例之半導體記憶裝置的方法之程序之結構的橫截面。藉由相對於Z方向翻轉圖3之結構而在圖4至圖12及圖15至圖21中說明結構。
首先，將論述製造記憶體晶片100之方法。如圖4中所說明，雜質以高濃度所添加至之n+矽單晶層藉由化學氣相沈積(CVD) (替代地藉由原子層沈積(ALD))沈積在矽基板50上，且接著n+矽單晶層藉由微影經蝕刻以形成導電層(n+矽單晶層) 11。其後，絕緣層46形成於導電層11及矽基板50上。因此，元件隔離/絕緣層(淺溝槽隔離(STI))形成於導電層11之間。絕緣層46包括例如氧化矽層。
接下來，複數個絕緣層45及複數個絕緣層51交替地形成於絕緣層46上。此外，絕緣層44形成於最頂部絕緣層51上。絕緣層45及44包括例如氧化矽層，且絕緣層51包括例如氮化矽層。
接下來，如圖5中所說明，記憶體孔52藉由RIE形成於絕緣層44、絕緣層51、絕緣層45及絕緣層46中。記憶體孔52中的每一者自絕緣層44之表面延伸至導電層11之表面。
其後，如圖6中所說明，單元絕緣膜53藉由CVD (或ALD)形成在記憶體孔52之內壁上。單元絕緣膜53包括上文所論述的塊絕緣膜、電荷儲存膜及隧道絕緣膜。塊絕緣膜、電荷儲存膜及隧道絕緣膜以此次序形成於記憶體孔52之內壁上。
接下來，如圖7中所說明，犧牲膜54藉由CVD (或ALD)形成在單元絕緣膜53上，該單元絕緣膜形成於記憶體孔52的內壁上。犧牲膜54包括例如非晶矽膜。
接下來，如圖8中所說明，犧牲膜54及單元絕緣膜53藉由RIE自記憶體孔52之底表面移除以便暴露導電層11的表面。接著，如圖9中所說明，移除記憶體孔52中之單元絕緣膜53上的犧牲膜54。
其後，矽藉由磊晶生長自記憶體孔52之底表面上的導電層(n+矽單晶層) 11生長，使得矽單晶層34可形成於記憶體孔52中，如圖10中所展示。因此，包括單元絕緣膜53及矽單晶層34的記憶體導柱MP形成於記憶體孔52中。
接下來，隙縫(未展示)藉由RIE形成在絕緣層44、絕緣層51、絕緣層45及絕緣層46中。隙縫自絕緣層44之表面延伸至導電層11之表面。其後，絕緣層(氮化矽層) 51使用例如藉由隙縫引入之磷酸溶液藉由濕式蝕刻被移除。另一方面，絕緣層44、45及46將保留且不被移除。因此，間隙形成於絕緣層45之間。
接下來，如圖11中所說明，導電層(選擇閘極線SGS、字線WL及選擇閘極線SGD) 13至22藉由CVD (或ALD)形成於間隙中。因此，導電層13至22以填充絕緣層45之間的間隙之方式形成。
其後，如圖12中所說明，導電層(位元線BL) 12形成於記憶體導柱MP上。接著，絕緣層41B形成於導電層12及絕緣層44上。此外，導電襯墊40B形成於絕緣層41B中。導電襯墊40B耦接至導電層12。導電襯墊40B及絕緣層41B之表面經平坦化，且導電襯墊40B之表面被暴露。
接下來，下文將簡要地解釋製造電路晶片200之方法。如圖13中所說明，包括nMOS電晶體及pMOS電晶體的CMOS電路42形成於例如矽基板10之半導體基板上。其後，絕緣層41A及多層導電層43形成在矽基板10上方。導電襯墊40A形成在此導電層43上。導電襯墊40A及絕緣層41A的表面經平坦化，且導電襯墊40A之表面被暴露。
接著，如圖14中所說明，電路晶片200及記憶體晶片100以使得導電襯墊40A及導電襯墊40B面向彼此且絕緣層41A及絕緣層41B面向彼此的方式彼此結合。即，圖12中之記憶體晶片100相對於Z方向反轉，且經反轉記憶體晶片100結合至圖13中之電路晶片200上。以此方式，導電襯墊40A及導電襯墊40B彼此結合，且導電襯墊40A及導電襯墊40B彼此電耦接。
導電襯墊40A及導電襯墊40B含有例如銅。此使導電襯墊40A與導電襯墊40B彼此結合，從而形成如圖14中所說明之導電襯墊40A及40B的整體。因此，記憶體晶片100之導電層12及記憶體導柱MP以及電路晶片200之導電層43及CMOS電路42藉由導電襯墊40A及40B彼此電耦接。
在將電路晶片200結合至記憶體晶片100之後，記憶體晶片100之矽基板50例如藉由化學機械拋光(CMP)或運用研磨機經拋光及移除。矽基板50可使用氟硝酸藉由濕式蝕刻經移除。其後，絕緣層47形成於移除了矽基板50的表面上，或換言之，形成於導電層11及絕緣層46上。此外，用於接觸之孔藉由微影形成於絕緣層47中。
如圖3中所說明，導電層藉由CVD (或ALD)沈積在絕緣層47上且沈積在接觸孔中。此導電層藉由微影加以圖案化以形成導電層48。接著，絕緣層49形成於導電層48及絕緣層47上。藉此完成用於製造半導體記憶裝置1之方法。
以上處理步驟在具有記憶體晶片100之晶圓及具有電路晶片200的晶圓上實現，且在程序結束時，所得結構經切割成用於半導體記憶裝置1之晶片。
具體而言，如上文所論述，具有電路晶片200之晶圓及具有記憶體晶片100的晶圓以使得導電襯墊40A及40B面向彼此且絕緣層41A及41B面向彼此的方式彼此結合。其後，具有記憶體晶片100之晶圓的矽基板50藉由CMP或運用研磨機經拋光及移除。此外，導電層48及絕緣層47以及49形成於導電層11上。接著，兩個經結合晶圓被切割成用於半導體記憶裝置1的晶片。
接下來，將參考圖15、圖14及圖3解釋用於製造半導體記憶裝置1之方法的經修改實例。圖15是表示經修改之製造方法的程序之結構之橫截面。
根據第一實施例，導電層11形成於矽基板50上。在此經修改之實例中，使用絕緣體上矽(SOI)基板。即，如圖15中所說明，製備其中導電層11形成於矽基板50上且絕緣層47插入在其間的基板。在此步驟之後，執行與第一實施例中相同之處理步驟，直至結合電路晶片200與記憶體晶片100的步驟。
在將電路晶片200結合至記憶體晶片100之後，記憶體晶片100之矽基板50例如藉由CMP或運用研磨機經拋光及移除。絕緣層47出現在移除了矽基板50之表面上。其後，如圖14中所說明，接觸孔形成於絕緣層47中，且進一步形成導電層48，如圖3中所說明。用於形成絕緣層49之步驟與第一實施例相同。
如上文所提及，記憶體導柱MP可在矽單晶層34內具有核心絕緣層。將參考圖16至圖21論述用於製造此結構之方法。
如圖16中所說明，單元絕緣膜53形成於記憶體孔52之內壁上。此外，如圖17中所說明，犧牲膜54形成於此單元絕緣膜53的內壁上。犧牲膜54包括例如非晶矽膜。
其後，如圖18中所說明，犧牲膜54及單元絕緣膜53藉由RIE自記憶體孔52的底表面移除。犧牲膜55形成於記憶體孔52中的犧牲膜54上。犧牲膜55包括例如非晶矽膜。其後，如圖19中所說明，犧牲膜55藉由RIE自記憶體孔52之底表面移除。孔經進一步處理以便到達矽基板50。
接下來，如圖20中所說明，核心絕緣層56嵌入於記憶體孔52中。核心絕緣層56經嵌入以便延伸至矽基板50中。以此方式，可防止核心絕緣層56塌陷。核心絕緣層56包括例如氧化矽層。犧牲膜54及55自記憶體孔52移除，使得間隙可形成於絕緣膜53與核心絕緣層56之間。
其後，如圖21中所說明，矽藉由磊晶生長自記憶體孔52之底表面上的導電層(n+矽單晶層) 11生長，藉此在單元絕緣膜53與核心絕緣層56之間形成矽單晶層34。以此方式，包括單元絕緣膜53、矽單晶層34及核心絕緣層56的記憶體導柱MP形成於記憶體孔52中。 [1-3] 第一實施例之效應
第一實施例提供其中可增加記憶體單元之導通狀態電流的半導體記憶裝置。
下文將詳細論述本實施例之效應。隨著三維記憶體經過世代之演進，記憶體導柱之高度已增加，從而增加記憶體導柱中之通道的電阻。當多晶矽用作通道時，期望改進通道遷移率以便確保導通狀態電流。在採用多晶矽層之結構中，可藉由增加矽晶粒之大小及降低晶粒邊界的密度來改進遷移率，此常常變成載流子散射之原因。然而，為了試圖降低晶粒邊界密度，緊接在記憶體單元下方之晶界可開始變化，從而可產生記憶體單元當中的臨限值電壓之變化。
根據本實施例，記憶體導柱中之通道使用矽單晶，使得可縮減矽晶粒邊界，其結果是可改進遷移率。此可增加記憶體單元的導通狀態電流。此外，在無矽之晶粒邊界的情況下，此可抑制晶界密度之變化。因此，可抑制記憶體單元當中之臨限值電壓的變化。換言之，本實施例可實現記憶體單元之導通狀態電流的增加及對記憶體單元當中之臨限值電壓的變化之抑制。
此外，因為其中已經形成矽單晶之記憶體晶片結合至電路晶片，所以藉由磊晶生長在記憶體晶片中形成矽單晶層之步驟將不會引起對電路晶片之任何損壞。即，若由於用於矽單晶之磊晶生長的高溫熱量而使熱負荷施加於周邊電路中之CMOS電路，那麼CMOS電路中之雜質可擴散，其結果是電路特性可能會降低。藉由分別製備其中形成記憶體單元陣列之記憶體晶片及其中形成周邊電路的電路晶片，且接著藉由結合此等晶片，可防止CMOS電路之電路特性降低。另外，在使用SOI基板之製造方法的修改實例中，當在結合電路晶片與記憶體晶片之後自記憶體晶片移除矽基板時，絕緣層已經提供於導電層(源極線SL)上。因此，不需要製備額外絕緣層。因此，可簡化製造方法。 [2] 第二實施例
將解釋根據第二實施例之半導體記憶裝置。根據第一實施例，提供導電層(n+矽單晶層) 11作為源極線SL。根據第二實施例，除了導電層11之外，亦提供金屬矽化物層作為源極線SL。第二實施例之解釋將主要集中在不同於第一實施例的結構。結構之其餘部分與第一實施例中相同。 [2-1] 半導體記憶裝置之橫截面結構
將參考圖22解釋根據第二實施例之半導體記憶裝置2的橫截面結構。圖22是沿著X方向截取之根據第二實施例之半導體記憶裝置的橫截面。藉由相對於Z方向翻轉圖1及圖2之結構來在圖22中說明結構。
絕緣層46經提供於絕緣層45上，該絕緣層45經提供於導電層(源極側選擇閘極線SGS) 13上。導電層(源極線SL) 11經提供於絕緣層46中，且金屬矽化物層61經提供於導電層11上。絕緣層47經提供於金屬矽化物層61及絕緣層46上。導電層48經提供於絕緣層47上。此導電層48藉由接觸部分耦接至金屬矽化物層61，且該導電層48連同導電層11及金屬矽化物層61用作源極線SL。此外，絕緣層49經提供於導電層48及絕緣層47上。結構之其餘部分與第一實施例中相同。 [2-2] 用於製造半導體記憶裝置之方法
接下來，將參考圖22及圖23解釋根據第二實施例之用於製造半導體記憶裝置2的方法。圖23是表示根據第二實施例之製造方法的程序之結構之橫截面。
在將電路晶片200結合至記憶體晶片100之後，記憶體晶片100之矽基板50例如藉由CMP或運用研磨機經拋光及移除。因此，導電層11暴露在移除了矽基板50之表面上。其後，例如鎳(Ni)、鈷(Co)或鈦(Ti)之金屬材料在導電層11上製備，且經受熱處理。因此，如圖23中所說明，金屬矽化物層61形成於導電層11上。此外，絕緣層47形成於金屬矽化物層61及絕緣層46上。接著，接觸孔藉由微影形成於絕緣層47中。
如圖22中所說明，導電層藉由CVD (或ALD)沈積在絕緣層47上且沈積在接觸孔中。此導電層藉由微影加以圖案化以形成導電層48。接著，絕緣層49形成於導電層48及絕緣層47上。藉此完成用於製造半導體記憶裝置2的方法。 [2-3] 第二實施例之效應
類似於第一實施例，可增加記憶體單元的導通狀態電流，同時可根據第二實施例抑制記憶體單元當中的臨限值電壓之變化。
另外，根據第二實施例，矽單晶層與金屬矽化物層之堆疊結構經提供作為源極線SL，使得可降低源極線SL之電阻。其他效應與第一實施例中相同。 [3] 其他修改實例
雖然已描述某些實施例，但此等實施例僅作為實例而呈現，且其並不意欲限制本發明之範疇。實際上，本文中所描述的新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下進行本文中所描述之實施例的形式之各種省略、取代及改變。所附申請專利範圍及其等效物意欲涵蓋將處於本發明之範疇及精神內的此些形式或修改。相關申請案之交叉參考
本申請案基於2018年3月20日提交的日本專利申請案第2018-052456號且要求該專利申請案之優先權，該專利申請案的全部內容以引用之方式併入本文中。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧導電層/源極線SL
12‧‧‧導電層/位元線BL
13‧‧‧導電層/源極側選擇閘極線SGS
14‧‧‧導電層/字線WL0
15‧‧‧導電層/字線WL1
16‧‧‧導電層/字線WL2
17‧‧‧導電層/字線WL3
18‧‧‧導電層/字線WL4
19‧‧‧導電層/字線WL5
20‧‧‧導電層/字線WL6
21‧‧‧導電層/字線WL7
22‧‧‧導電層/汲極側選擇閘極線SGD
31‧‧‧塊絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧隧道絕緣膜
34‧‧‧半導體層的矽單晶層
40A‧‧‧導電襯墊
40B‧‧‧導電襯墊
41A‧‧‧絕緣層
41B‧‧‧絕緣層
42‧‧‧CMOS電路
43‧‧‧導電層
44‧‧‧絕緣層
45‧‧‧絕緣層
46‧‧‧絕緣層
47‧‧‧絕緣層
48‧‧‧導電層
49‧‧‧絕緣層
50‧‧‧矽基板
51‧‧‧絕緣層
52‧‧‧記憶體孔
53‧‧‧單元絕緣膜
54‧‧‧犧牲膜
55‧‧‧犧牲膜
56‧‧‧核心絕緣層
61‧‧‧金屬矽化物層
100‧‧‧記憶體晶片
101‧‧‧堆疊主體
200‧‧‧電路晶片/電路層
BL‧‧‧位元線
CP‧‧‧接觸插頭
MP‧‧‧柱狀記憶體導柱
MT0至MT7‧‧‧記憶體電晶體
NS‧‧‧NAND串
SGS‧‧‧源極側選擇閘極線
SGD‧‧‧汲極側選擇閘極線
SL‧‧‧源極線
SLT‧‧‧隙縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STI‧‧‧淺溝槽隔離
WL‧‧‧字線
圖1是根據實施例之半導體記憶裝置的示意性透視圖。 圖2是根據實施例之記憶體單元陣列的橫截面。 圖3是根據第一實施例之半導體記憶裝置的橫截面。 圖4至圖14是表示用於製造根據第一實施例之半導體記憶裝置的方法之程序之結構的橫截面。 圖15至圖21是根據第一實施例之展示製造方法之修改實例的橫截面。 圖22是根據第二實施例之半導體記憶裝置的橫截面。 圖23是表示用於製造根據第二實施例之半導體記憶裝置的方法之程序之結構的橫截面。
Claims (20)
- 一種半導體記憶裝置，其包含： 一電路層，其經提供於一基板上且包括一CMOS電路； 第一導電層，其經提供在該電路層上方，且經堆疊並且絕緣層插入在其間； 一導柱層，其穿過該等第一導電層且包括矽單晶；及 一第二導電層，其經提供於該導柱層上且包括含有雜質之矽單晶， 其中該等第一導電層經提供於該電路層與該第二導電層之間。
- 如請求項1之半導體記憶裝置，其進一步包含耦接至該第二導電層之一金屬互連件。
- 如請求項2之半導體記憶裝置， 其中該金屬互連件包括鎢(W)、鋁(Al)及銅(Cu)中之至少一者。
- 如請求項1之半導體記憶裝置， 其進一步包含經提供於該第二導電層上之一金屬矽化物層。
- 如請求項1之半導體記憶裝置， 其中該導柱層具有在一第一方向上延伸之穿過該等導電層之一柱形狀。
- 如請求項1之半導體記憶裝置， 其中該導柱層包括一電荷儲存膜、一隧道絕緣膜及包括該矽單晶之一半導體層。
- 如請求項1之半導體記憶裝置， 其中該等第一導電層與該導柱層之相交部分用作記憶體單元電晶體，且該導柱層用作用於該等記憶體單元電晶體之一通道。
- 如請求項1之半導體記憶裝置， 其進一步包含耦接至該導柱層之一端的一第三導電層，該第三導電層經提供於該電路層與該等第一導電層之間。
- 如請求項8之半導體記憶裝置， 其中該第三導電層經由一導電襯墊耦接至經提供在該電路層中之一第四導電層。
- 一種半導體記憶裝置，其包含： 第一導電層，其經堆疊且一絕緣層插入在其間； 一導柱層，其穿過該等第一導電層且包括矽單晶； 一源極線，其包括一金屬矽化物層與含有雜質之一矽單晶層的一堆疊結構，該導柱層之一第一端與該矽單晶層接觸；及 一電路層，其包括電連接至該導柱層之一第二端的一CMOS電路。
- 如請求項10之半導體記憶裝置， 其中該源極線進一步包括耦接至該金屬矽化物層之一金屬互連件。
- 如請求項11之半導體記憶裝置， 其中該金屬互連件包括鎢(W)、鋁(Al)及銅(Cu)中之至少一者。
- 如請求項10之半導體記憶裝置， 其中該導柱層具有在一第一方向上延伸之穿過該等第一導電層的一柱形狀。
- 如請求項10之半導體記憶裝置， 其中該導柱層包括一電荷儲存膜、一隧道絕緣膜及包括該矽單晶之一半導體層。
- 如請求項10之半導體記憶裝置， 其中該等第一導電層與該導柱層之相交部分用作記憶體單元電晶體，且該導柱層用作用於該等記憶體單元電晶體之一通道。
- 如請求項10之半導體記憶裝置， 其進一步包含耦接至該導柱層之該第二端的一位元線。
- 如請求項10之半導體記憶裝置， 其中該位元線經由一導電襯墊耦接至該電路層。
- 一種製造一半導體記憶裝置之方法，其包含： 在一第一基板上形成一第一矽單晶層； 形成一堆疊膜，其中複數個第一膜及複數個第二膜交替地經堆疊在該第一矽單晶層上方； 形成沿著該堆疊膜之一堆疊方向穿過該堆疊膜且到達該第一矽單晶層之一孔； 在該孔之一內壁上形成一單元絕緣層；及 在該孔中之該單元絕緣層之一內壁上形成一第二矽單晶層； 在該第二矽單晶層上方形成一第一導電襯墊； 在一第二基板上形成包括一n通道MOS電晶體及一p通道MOS電晶體的一CMOS電路； 在該CMOS電路上方形成一第二導電襯墊；及 將該第一基板與該第二基板彼此結合，使得該第一導電襯墊面向該第二導電襯墊。
- 如請求項18之製造該半導體記憶裝置之方法， 其中該形成該第二矽單晶層包括藉由磊晶生長在該孔之一底表面上使該第一矽單晶層生長以在該孔中提供該第二矽單晶層。
- 如請求項18之製造該半導體記憶裝置之方法，其進一步包含： 在將該第一基板與該第二基板彼此結合之後， 拋光其上未形成該第一矽單晶層之該第一基板之一表面以暴露該第一矽單晶層； 在該經暴露第一矽單晶層上形成一金屬層；及 藉由使該第一矽單晶層與該金屬層反應而形成一金屬矽化物層。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11380669B2 (en) | 2020-06-18 | 2022-07-05 | Micron Technology, Inc. | Methods of forming microelectronic devices |
| US11417676B2 (en) | 2020-08-24 | 2022-08-16 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems |
| TWI789774B (zh) * | 2020-06-18 | 2023-01-11 | 美商美光科技公司 | 微電子裝置、及相關的方法、記憶體裝置、及電子系統 |
| US11557569B2 (en) | 2020-06-18 | 2023-01-17 | Micron Technology, Inc. | Microelectronic devices including source structures overlying stack structures, and related electronic systems |
| TWI794747B (zh) * | 2020-08-31 | 2023-03-01 | 日商鎧俠股份有限公司 | 半導體裝置及其製造方法 |
| TWI797720B (zh) * | 2020-12-17 | 2023-04-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| TWI800845B (zh) * | 2020-09-09 | 2023-05-01 | 日商鎧俠股份有限公司 | 半導體裝置及其製造方法 |
| TWI804923B (zh) * | 2020-08-31 | 2023-06-11 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| US11699652B2 (en) | 2020-06-18 | 2023-07-11 | Micron Technology, Inc. | Microelectronic devices and electronic systems |
| US11705367B2 (en) | 2020-06-18 | 2023-07-18 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods |
| US11710724B2 (en) | 2020-01-14 | 2023-07-25 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices and electronic systems |
| US11751408B2 (en) | 2021-02-02 | 2023-09-05 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems |
| US11825658B2 (en) | 2020-08-24 | 2023-11-21 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11056497B2 (en) * | 2019-05-09 | 2021-07-06 | Micron Technology, Inc. | Memory arrays and methods used in forming a memory array |
| JP2021048296A (ja) * | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| KR20210154829A (ko) | 2019-11-05 | 2021-12-21 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 본딩된 3차원 메모리 디바이스 및 그 형성 방법들 |
| WO2021087753A1 (en) | 2019-11-05 | 2021-05-14 | Yangtze Memory Technologies Co., Ltd. | Bonded three-dimensional memory devices and methods for forming the same |
| KR102668694B1 (ko) * | 2019-11-05 | 2024-05-28 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 본딩된 3차원 메모리 디바이스 및 그 방법들 |
| KR20210083429A (ko) | 2019-12-26 | 2021-07-07 | 삼성전자주식회사 | 반도체 소자 |
| US20210217768A1 (en) * | 2020-01-15 | 2021-07-15 | Micron Technology, Inc. | Memory Devices and Methods of Forming Memory Devices |
| EP3925003B1 (en) | 2020-02-20 | 2024-09-04 | Yangtze Memory Technologies Co., Ltd. | Dram memory device with xtacking architecture |
| KR20210117522A (ko) | 2020-03-19 | 2021-09-29 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| JP2021150601A (ja) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | 半導体ウェハおよびその製造方法 |
| WO2021237643A1 (en) * | 2020-05-29 | 2021-12-02 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
| KR20220000534A (ko) | 2020-06-26 | 2022-01-04 | 삼성전자주식회사 | 주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 장치 |
| KR20220013819A (ko) * | 2020-07-27 | 2022-02-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US12107050B2 (en) * | 2020-08-28 | 2024-10-01 | Micron Technology, Inc. | Front end of line interconnect structures and associated systems and methods |
| US11862569B2 (en) * | 2020-08-28 | 2024-01-02 | Micron Technology, Inc. | Front end of line interconnect structures and associated systems and methods |
| US11817305B2 (en) | 2020-08-28 | 2023-11-14 | Micron Technology, Inc. | Front end of line interconnect structures and associated systems and methods |
| KR20220042702A (ko) | 2020-09-28 | 2022-04-05 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법 |
| KR20220042932A (ko) | 2020-09-28 | 2022-04-05 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 전자 시스템 |
| KR20220045300A (ko) | 2020-10-05 | 2022-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치, 이를 포함하는 비휘발성 메모리 시스템, 및 이의 제조 방법 |
| KR20220046786A (ko) | 2020-10-08 | 2022-04-15 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 비휘발성 메모리 시스템 |
| KR20220049701A (ko) | 2020-10-15 | 2022-04-22 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
| KR20220052769A (ko) | 2020-10-21 | 2022-04-28 | 삼성전자주식회사 | 메모리 소자 및 이를 포함하는 데이터 저장 시스템 |
| KR20220053733A (ko) | 2020-10-22 | 2022-05-02 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법 |
| KR20220057834A (ko) | 2020-10-30 | 2022-05-09 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템 |
| KR20220060620A (ko) | 2020-11-04 | 2022-05-12 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 전자 시스템 |
| KR20220076176A (ko) | 2020-11-30 | 2022-06-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이를 포함하는 데이터 저장 시스템 |
| KR20220078011A (ko) | 2020-12-02 | 2022-06-10 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 이를 포함하는 메모리 시스템 |
| TW202238844A (zh) * | 2021-02-22 | 2022-10-01 | 日商東京威力科創股份有限公司 | 半導體元件、接合方法及接合系統 |
| WO2022198368A1 (en) * | 2021-03-22 | 2022-09-29 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and methods for forming the same |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101539697B1 (ko) * | 2008-06-11 | 2015-07-27 | 삼성전자주식회사 | 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 |
| JP2012009512A (ja) * | 2010-06-22 | 2012-01-12 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR20130076461A (ko) * | 2011-12-28 | 2013-07-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20140076799A (ko) * | 2012-12-13 | 2014-06-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9449924B2 (en) * | 2013-12-20 | 2016-09-20 | Sandisk Technologies Llc | Multilevel contact to a 3D memory array and method of making thereof |
| KR20150106660A (ko) * | 2014-03-12 | 2015-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US9455263B2 (en) * | 2014-06-27 | 2016-09-27 | Sandisk Technologies Llc | Three dimensional NAND device with channel contacting conductive source line and method of making thereof |
| KR102171263B1 (ko) * | 2014-08-21 | 2020-10-28 | 삼성전자 주식회사 | 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 |
| US9362298B2 (en) * | 2014-09-11 | 2016-06-07 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and manufacturing method thereof |
| JP6203152B2 (ja) * | 2014-09-12 | 2017-09-27 | 東芝メモリ株式会社 | 半導体記憶装置の製造方法 |
| US9419135B2 (en) * | 2014-11-13 | 2016-08-16 | Sandisk Technologies Llc | Three dimensional NAND device having reduced wafer bowing and method of making thereof |
| US10381371B2 (en) * | 2015-12-22 | 2019-08-13 | Sandisk Technologies Llc | Through-memory-level via structures for a three-dimensional memory device |
| US10008570B2 (en) * | 2016-11-03 | 2018-06-26 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| JP7304335B2 (ja) * | 2017-08-21 | 2023-07-06 | 長江存儲科技有限責任公司 | Ｎａｎｄメモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法 |
| CN107658315B (zh) * | 2017-08-21 | 2019-05-14 | 长江存储科技有限责任公司 | 半导体装置及其制备方法 |
| CN107731828B (zh) * | 2017-08-21 | 2019-01-01 | 长江存储科技有限责任公司 | Nand存储器及其制备方法 |
| CN107658317B (zh) * | 2017-09-15 | 2019-01-01 | 长江存储科技有限责任公司 | 一种半导体装置及其制备方法 |
-
2018
- 2018-03-20 JP JP2018052456A patent/JP2019165135A/ja active Pending
- 2018-09-06 US US16/123,133 patent/US20190296041A1/en not_active Abandoned
- 2018-09-19 TW TW107132882A patent/TWI692083B/zh active
- 2018-09-28 CN CN201811139074.8A patent/CN110310957A/zh active Pending
-
2022
- 2022-08-29 US US17/897,843 patent/US20220415920A1/en active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11710724B2 (en) | 2020-01-14 | 2023-07-25 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices and electronic systems |
| US12096626B2 (en) | 2020-06-18 | 2024-09-17 | Micron Technology, Inc. | 3D NAND flash memory devices, and related electronic systems |
| TWI789774B (zh) * | 2020-06-18 | 2023-01-11 | 美商美光科技公司 | 微電子裝置、及相關的方法、記憶體裝置、及電子系統 |
| US11557569B2 (en) | 2020-06-18 | 2023-01-17 | Micron Technology, Inc. | Microelectronic devices including source structures overlying stack structures, and related electronic systems |
| US11563018B2 (en) | 2020-06-18 | 2023-01-24 | Micron Technology, Inc. | Microelectronic devices, and related methods, memory devices, and electronic systems |
| US11380669B2 (en) | 2020-06-18 | 2022-07-05 | Micron Technology, Inc. | Methods of forming microelectronic devices |
| US12046582B2 (en) | 2020-06-18 | 2024-07-23 | Micron Technology, Inc. | Methods of forming microelectronic devices including source structures overlying stack structures |
| US11929323B2 (en) | 2020-06-18 | 2024-03-12 | Micron Technology, Inc. | Methods of forming a microelectronic device |
| US11699652B2 (en) | 2020-06-18 | 2023-07-11 | Micron Technology, Inc. | Microelectronic devices and electronic systems |
| US11705367B2 (en) | 2020-06-18 | 2023-07-18 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods |
| US11818893B2 (en) | 2020-08-24 | 2023-11-14 | Micron Technology, Inc. | Microelectronic devices, memory devices, and electronic systems |
| US11417676B2 (en) | 2020-08-24 | 2022-08-16 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems |
| US11825658B2 (en) | 2020-08-24 | 2023-11-21 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices |
| TWI794747B (zh) * | 2020-08-31 | 2023-03-01 | 日商鎧俠股份有限公司 | 半導體裝置及其製造方法 |
| US11887926B2 (en) | 2020-08-31 | 2024-01-30 | Kioxia Corporation | Semiconductor storage device with insulating layers for etching stop |
| TWI804923B (zh) * | 2020-08-31 | 2023-06-11 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| TWI800845B (zh) * | 2020-09-09 | 2023-05-01 | 日商鎧俠股份有限公司 | 半導體裝置及其製造方法 |
| TWI797720B (zh) * | 2020-12-17 | 2023-04-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| US11751408B2 (en) | 2021-02-02 | 2023-09-05 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems |
| US12089422B2 (en) | 2021-02-02 | 2024-09-10 | Micron Technology, Inc. | Microelectronic devices, and related methods and memory devices |
Also Published As
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