WO2014192221A1 - 薄膜トランジスタ装置とその製造方法、および表示装置 - Google Patents

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祐太 菅原
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Definitions

  • the present invention relates to a thin film transistor device, a manufacturing method thereof, and a display device.
  • the active matrix display device includes a TFT device in which a plurality of thin film transistor (TFT) elements for driving light emission in each subpixel unit are formed.
  • TFT thin film transistor
  • a TFT device including a channel layer made of an oxide semiconductor has been developed for use in a display device or the like (Patent Document 1).
  • Patent Document 1 A conventional TFT device having such a channel layer made of an oxide semiconductor will be described with reference to FIG.
  • the TFT device includes a gate electrode 901, a gate insulating film 903, a channel layer 904, a channel protective film 906, a source electrode 907 and a drain electrode 908, and a passivation film 916 on a substrate 900.
  • the gate insulating film 903 has a two-layer structure of a silicon-based insulating layer 9031 and an aluminum oxide layer 9032.
  • the channel protective film 906 and the passivation film 916 also have a two-layer structure of aluminum oxide layers 9061 and 9161 and silicon-based insulating layers 9062 and 9162.
  • the source electrode 907 and the drain electrode 908 have a three-layer structure of Mo layers 9071 and 9081, Al layers 9072 and 9082, and Ti layers 9073 and 9083.
  • the gate insulating film 903, the channel protective film 906, and the passivation film 916 disposed above and below the channel layer 904 include the aluminum oxide layers 9032, 9061, and 9161. Permeation of hydrogen to the channel layer 904 is suppressed, and reduction of oxygen in the channel layer 904 by moisture and hydrogen in the atmosphere is suppressed. In addition, desorption of oxygen or the like from the channel layer 904 is suppressed.
  • a contact hole is formed in the passivation film 916 with respect to the source electrode 907 and the drain electrode 908 of the TFT device, and wiring is connected through the contact hole.
  • the aluminum oxide layer 9161 included in the configuration of the passivation film 916 has low workability, and greatly depends on the film quality and film thickness when forming contact holes. For this reason, in the conventional technique in which the aluminum oxide layer 9161 of the passivation film 916 is formed directly on the source electrode 907 and the drain electrode 908, the lower source electrode 907 and the drain electrode 907 are formed at the time of drilling the aluminum oxide layer 9161. It is conceivable that the electrode 908 is damaged. Therefore, it is conceivable that the yield of the TFT device is lowered and the productivity is lowered.
  • the passivation film includes a layer such as aluminum nitride or aluminum oxynitride.
  • the present invention has been made to solve the above problems, and is a thin film transistor device that can be produced at a high yield while suppressing deterioration of a channel layer made of an oxide semiconductor, a manufacturing method thereof, and a display device The purpose is to provide.
  • a thin film transistor device (hereinafter referred to as a “TFT device”) according to one embodiment of the present invention includes (i) a substrate, (ii) a gate electrode, (iii) a source electrode and a drain electrode, and (iv) a channel. A layer, and (v) a passivation layer.
  • the gate electrode is formed above the substrate.
  • the source electrode and the drain electrode are provided above the substrate, spaced from the gate electrode, and spaced from each other.
  • the channel layer is inserted between the gate electrode, the source electrode, and the drain electrode.
  • the passivation layer is provided so as to cover the gate electrode, the source electrode, the drain electrode, and the channel layer, and a hole is formed in a part thereof in the thickness direction.
  • the channel layer is made of an oxide semiconductor material.
  • the passivation layer has a stacked structure including the first layer, the second layer, and the third layer from the substrate side.
  • the first layer of the passivation layer is made of any one of silicon oxide, silicon nitride, and silicon oxynitride
  • the second layer of the passivation layer is made of an aluminum compound
  • the third layer of the passivation layer is made of silicon oxide, It consists of either silicon nitride or silicon oxynitride.
  • the TFT device has a configuration capable of producing at a high yield while suppressing deterioration of the channel layer made of an oxide semiconductor.
  • FIG. 3 is a schematic circuit diagram illustrating a circuit configuration in each sub-pixel 10a of the display panel 10.
  • FIG. 3 is a schematic cross-sectional view showing a configuration of each sub-pixel 10a of the display panel 10.
  • FIGS. 4A to 4D are schematic cross-sectional views showing states in respective steps in manufacturing the display panel 10.
  • FIGS. 4A to 4D are schematic cross-sectional views showing states in respective steps in manufacturing the display panel 10.
  • (A)-(c) is a schematic cross section which shows the state in each process in manufacture of the display panel 10.
  • FIGS. It is a schematic cross section which shows the partial structure of the display panel 30 which concerns on Embodiment 2 of this invention. It is a schematic cross section which shows the partial structure of the display panel 50 which concerns on Embodiment 3 of this invention.
  • FIG. 6 is a schematic cross-sectional view showing a part of a display panel 70 according to Embodiment 4 of the present invention. It is a schematic cross section which shows a partial structure of the display panel 80 which concerns on Embodiment 5 of this invention.
  • FIG. 2 is a schematic cross-sectional view showing a passivation layer and an upper electrode, where (a) is a comparative example in which the layer thickness of the lower insulating layer is 50 [nm], and (b) is a layer thickness of the lower insulating layer of 100 [nm]. And (c) shows an example in which the thickness of the lower insulating layer is 200 [nm].
  • (A) is a schematic cross-sectional view for explaining a mechanism leading to generation of voids in the upper electrode when the lower insulating layer is thin, and (b) is a case where the lower insulating layer is hot It is a schematic cross section for demonstrating the mechanism in which generation
  • FIG. 6 is a graph showing the relationship between the layer thicknesses of the SiO layer and the SiN layer in the upper insulating layer and the breakdown voltage between the SD electrode and the upper electrode, wherein (a) shows the SiN layer with the SiO layer thickness of 260 [nm]. When omitted, (b) shows that when the SiO layer has a thickness of 100 [nm] and the SiN layer has a thickness of 100 [nm], (c) shows that the SiO layer has a thickness of 200 [nm] and SiN When the layer thickness is 100 [nm], (d) represents the case where the SiO layer thickness is 100 [nm] and the SiN layer thickness is 200 [nm].
  • FIG. 4 is a schematic cross-sectional view showing a passivation layer 816 in the display panel 80 and a partial configuration around it.
  • FIG. FIG. 6 is a micrograph showing the film formation temperature of the upper insulating layer and the adhesion between the barrier layer and the upper insulating layer, where (a) shows a film formation temperature of 230 [° C.] and (b) shows a film formation temperature of The case of 290 [° C.] is shown. It is a schematic plan view which shows the state which SD electrode produced when the film-forming temperature of an upper insulating layer is too high deform
  • FIG. 1 It is a schematic cross section for demonstrating the diffusion mechanism of hydrogen to a channel layer, (a) is a diffusion mechanism in an ITO crystallization process, (b) is a diffusion mechanism in the baking process of an interlayer insulation layer.
  • (A) is a schematic plan view which shows the glass substrate used in order to measure the relationship between the film-forming conditions and film quality of a SiN film, and a measurement location, (b) is the film-forming conditions and film quality of a SiN film It is the measurement data which shows.
  • (A) is a characteristic diagram showing the relationship between the film thickness of the SiN film in each of samples 1 to 3 and transistor characteristics, and (b) is the film thickness of the SiN film in each of samples 1 to 3. It is a characteristic view which shows the relationship with the board
  • a thin film transistor device (hereinafter referred to as a “TFT device”) according to one embodiment of the present invention includes (i) a substrate, (ii) a gate electrode, (iii) a source electrode and a drain electrode, and (iv) a channel. A layer, and (v) a passivation layer.
  • the gate electrode is formed above the substrate.
  • the source electrode and the drain electrode are provided above the substrate, spaced from the gate electrode, and spaced from each other.
  • the channel layer is inserted between the gate electrode and the source and drain electrodes.
  • the passivation layer is provided so as to cover the gate electrode, the source electrode, the drain electrode, and the channel layer, and a part of the hole is formed in the layer thickness direction.
  • the channel layer is made of an oxide semiconductor material.
  • the passivation layer has a stacked structure including the first layer, the second layer, and the third layer from the substrate side.
  • the first layer of the passivation layer is made of any one of silicon oxide, silicon nitride, and silicon oxynitride
  • the second layer of the passivation layer is made of an aluminum compound (aluminum oxide, aluminum nitride, aluminum oxynitride)
  • the third layer of the passivation layer is made of silicon oxide, silicon nitride, or silicon oxynitride.
  • the TFT device by forming the channel layer from an oxide semiconductor, it has high electron mobility and excellent electrical characteristics. For this reason, high electron mobility can be expected without depending on the temperature.
  • the passivation layer has a laminated structure including the first layer, the second layer, and the third layer.
  • the second layer is a layer made of an aluminum compound, entry of moisture and hydrogen can be suppressed (barrier), and the channel layer can be protected.
  • the passivation layer has a laminated structure including at least the three layers, it is difficult to reduce the yield when opening holes (contact holes) in the passivation layer. That is, a dry etching method can be used for opening holes in the first layer and the third layer of the passivation layer, and a wet etching method can be used for opening holes in the second layer. At this time, the etching selection ratio of each of the first to third layers with respect to the underlying layer is large, and the etching of the lower layer can be started in a state where the etching of each layer is completely completed by applying over-etching.
  • the first layer of the passivation layer is in contact with any one of the gate electrode, the source electrode, and the drain electrode.
  • the fourth layer is further included in the lamination structure of the passivation layer in the above aspect.
  • the fourth layer of the passivation layer is made of silicon oxide, silicon nitride, or silicon oxynitride, and is stacked on the third layer.
  • a conductive layer is formed along the inner wall in the hole opened in the passivation layer, and a part of the conductive layer is formed by any of the electrodes (via the hole formed in the passivation layer).
  • a gate electrode, a source electrode, or a drain electrode may be used to the third layer.
  • the third layer and the fourth layer of the passivation layer are both made of silicon nitride, and the density of the silicon nitride of the fourth layer is the silicon nitride of the third layer. Is less than the density.
  • the hole contact hole
  • the source electrode and the drain electrode contains copper or an alloy material thereof
  • the fourth layer of the passivation layer is made of silicon nitride or silicon oxynitride.
  • the layer thickness is 200 [nm] or more
  • the third layer of the passivation layer is made of silicon oxide
  • the layer thickness is 100 [nm] or more.
  • the TFT device includes the fourth layer and the fifth layer that are sequentially stacked on the third layer in the passivation layer.
  • the fourth layer is made of any one of silicon oxide, silicon nitride, and silicon oxynitride
  • the fifth layer is also made of any of silicon oxide, silicon nitride, and silicon oxynitride.
  • a conductive layer is formed along the inner wall, and the conductive layer partially passes through the hole (contact hole) opened in the passivation layer.
  • the passivation layer includes the fourth layer and the fifth layer, the moisture resistance can be further improved.
  • the first layer of the passivation layer is interposed between the gate electrode, the source electrode, or the drain electrode with an interlayer insulating layer interposed therebetween. Is formed.
  • a hole communicating with the hole (contact hole) provided in the passivation layer is provided in the interlayer insulating layer, and the hole provided in the interlayer insulating layer is provided.
  • a conductive layer is formed along the inner wall, and a part of the conductive layer is electrically connected to one of the above electrodes through a hole formed in the interlayer insulating layer, and a part of the conductive layer is electrically connected. It is inserted between the interlayer insulating layer and the first layer.
  • the second layer of the passivation layer is made of aluminum oxide.
  • the second layer made of aluminum oxide has an excellent barrier property that prevents moisture and hydrogen from entering and protects the channel layer. Thereby, degradation of the channel layer is suppressed.
  • the first layer of the passivation layer is made of silicon oxide.
  • the thickness of the passivation layer is 1000 nm or less, more preferably 600 [nm] or less. In this way, by setting the thickness of the passivation layer to 1000 [nm] or less (more preferably 600 [nm] or less), it is possible to suppress a decrease in production efficiency.
  • the first layer of the passivation layer is made of silicon oxide,
  • the layer thickness is 200 [nm] or more.
  • a conductive layer upper part of the TFT device formed along the inner wall where a hole (contact hole) opened in the passivation layer is desired. It is possible to suppress the entry of voids into the electrode (electrode connected to the source electrode or the drain electrode). Therefore, electrical reliability can be maintained high.
  • a display device includes the TFT device according to any one of the above aspects. Thereby, in the display device according to the aspect, the above effect can be achieved.
  • the display device includes a plurality of light emitting units formed along the surface of the substrate, and each of the plurality of light emitting units is provided between an anode and a cathode, and between the anode and the cathode. And an organic light emitting layer interposed.
  • the TFT device can also be applied to an organic EL display device.
  • the substrate is not limited to a material using glass or the like, and a flexible substrate using a material such as resin can also be adopted.
  • the TFT device manufacturing method manufactures a TFT device through steps (i) to (iv).
  • a gate electrode is formed above the substrate.
  • a channel layer is formed above the gate electrode.
  • a source electrode and a drain electrode are formed with a space between each other.
  • a passivation layer is formed which covers the channel layer, the gate electrode, the source electrode, and the drain electrode, and is partially opened with a hole inserted in the layer thickness direction.
  • the channel layer is formed using an oxide semiconductor material.
  • a first preparation film is formed to cover the channel layer, the gate electrode, the source electrode, and the drain electrode.
  • a second preparation film is formed on the first preparation film using an aluminum compound (aluminum oxide, aluminum nitride, aluminum oxynitride).
  • a third preparation film is formed on the second preparation film using any material of silicon oxide, silicon nitride, and silicon oxynitride.
  • the channel layer is formed from an oxide semiconductor, so that it has high electron mobility and excellent electrical characteristics. Therefore, it is possible to manufacture a TFT device that can be expected to have high electron mobility without depending on the temperature.
  • the passivation layer is formed by a laminated structure including the first layer, the second layer, and the third layer according to the above (iv-1) to (iv-6).
  • the second preparatory film is formed of a layer made of an aluminum compound, penetration of moisture and hydrogen can be suppressed (barrier) and the channel layer can be protected by the second layer in the passivation layer.
  • the dry etching method is employed for opening the holes in the first preparation film and the third preparation film of the passivation layer, and the opening in the second preparation film is performed.
  • a wet etching method is employed ((iv-4) to (iv-6)). At this time, the etching selectivity of the first preparation film to the third preparation film with respect to the underlying film is large, and overetching is performed and etching of the lower film is started in a state where the etching of each film is completely completed. can do.
  • the dry device or the oxygen atmosphere is used. Annealing treatment is performed.
  • the substrate on which the channel layer is formed is placed under vacuum. Therefore, oxygen in the oxide semiconductor in the channel layer is lost and the resistance is reduced.
  • the high resistance state can be maintained by performing an annealing process in dry air or an oxygen atmosphere after the first preparation film is formed.
  • the second preparation film of the above aspect when the second preparation film of the above aspect is formed, the second preparation film made of aluminum oxide is formed.
  • the second preparation film is formed with a film thickness in the range of 10 [nm] to 100 [nm]. If it is less than 10 [nm], the barrier property of moisture and hydrogen may be insufficient. Conversely, if it is thicker than 100 [nm], the processing time becomes long and the production efficiency decreases.
  • the passivation layer is formed with a layer thickness of 1000 [nm] or less, more preferably 600 [nm] or less in (iv) of the above aspect.
  • a passivation layer having excellent barrier properties can be formed with high production efficiency.
  • a source electrode and a drain electrode is formed using copper or an alloy thereof, and a third preparation film for a passivation layer is formed. Later, annealing is performed at a temperature of 300 [° C.] or less. Thereby, the high resistance state of the channel layer is maintained, and deformation of at least one of the source electrode and the drain electrode formed using the Cu-based material can be suppressed.
  • a first preparation film made of silicon oxide is formed at a temperature of 230 [° C.] or lower.
  • the electrodes and wirings made of the lower Cu-based material at the time of film formation are less likely to cause surface roughness. It is possible to ensure high adhesion and maintain excellent interelectrode contact characteristics.
  • the first preparation film is formed with a film thickness of 200 [nm] or more.
  • a conductive layer (connected to the source electrode or drain electrode of the TFT device) formed along the inner wall where the hole (contact hole) opened in the passivation layer is desired. It is possible to suppress the entry of a void into the electrode. Therefore, it is excellent from the viewpoint of ensuring electrical reliability.
  • the first preparation film is formed with a film thickness of 600 [nm] or less.
  • the film thickness of the first preparation film there is a merit that the influence of the fixed charge of the second layer on the channel layer can be reduced.
  • it exceeds 600 [nm] there arises a problem of increased time for etching and the like. Therefore, an increase in tact time can be suppressed by setting it to 600 [nm], which is advantageous from the viewpoint of manufacturing cost.
  • a fourth preparation film made of silicon oxide is formed (referred to as (iv-7)).
  • a third preparation film made of silicon nitride or silicon oxynitride is formed, and
  • a fourth preparation film is formed with a film thickness of 100 [nm] or more, and in (iv-3), a third preparation film is formed with a film thickness of 200 [nm] or more.
  • film formation is performed at a temperature of 290 ° C. or higher and lower than 300 ° C.
  • the adhesion of the passivation layer to the source electrode and the drain electrode can be kept high, and “film floating” such as the passivation layer around the contact hole occurs. hard.
  • migration of at least one of the source electrode and the drain electrode made of a Cu-based material can be suppressed, and deformation of these electrodes can be suppressed. Therefore, it is possible to suppress the occurrence of an electrical short circuit between the source electrode and the drain electrode and the electrode or wiring formed on the passivation layer.
  • a third preparation film made of silicon nitride satisfying the relationship of SiH / NH ⁇ 0.10 is formed.
  • the third preparation film made of silicon nitride is formed so that the absolute value of the stress is 150 [MPa] or less in (iv-3). .
  • the display device 1 includes a display panel 10 and a drive control circuit unit 20 connected thereto.
  • the display panel 10 is an organic EL (Electro Luminescence) panel using an electroluminescence phenomenon of an organic material, and a plurality of organic EL elements are arranged in a matrix, for example.
  • the drive control circuit unit 20 includes four drive circuits 21 to 24 and a control circuit 25.
  • each circuit of the drive control circuit unit 20 with respect to the display panel 10 is not limited to the form shown in FIG. 1.
  • each subpixel 10a includes two transistor element portions Tr 1 and Tr 2 , one capacitor C, and an EL element portion EL as a light emitting portion. It is configured. Two transistors element Tr 1, one transistor element Tr 1 of the Tr 2 is a driving transistor element part, the other transistor element Tr 2, a switching transistor element part.
  • the gate electrode G 2 of the switching transistor element portion Tr 2 is connected to the scanning line Vscn, and the source electrode S 2 is connected to the data line Vdat.
  • the drain electrode D 2 of the switching transistor element Tr 2 is connected to the gate electrode G 1 of the driving transistor element Tr 1.
  • the drain electrode D 1 of the driving transistor element portion Tr 1 is connected to the power supply line Va, and the source electrode S 1 is connected to the anode of the EL element portion EL.
  • the cathode in the EL element portion EL is connected to the ground line Vcat.
  • capacitance C, and the gate electrode G 1 of the drain electrode D 2 and the driving transistor element Tr 1 of the switching transistor element Tr 2 is provided so as to connect the power line Va.
  • subpixels 10a having a circuit configuration as shown in FIG. 2 are provided in a matrix, for example, and a plurality of adjacent subpixels 10a (for example, red (R) and green (G) are provided. And three sub-pixels 10a) of blue (B) emission color constitute one pixel.
  • the display panel 10 is a top emission type organic EL display panel, in which a TFT device is configured below the Z-axis direction, and an EL element unit is configured thereon.
  • TFT device As shown in FIG. 3, gate electrodes 101 and 102 are formed on a substrate 100 at intervals, and gate insulation is performed so as to cover the surfaces of the gate electrodes 101 and 102 and the substrate 100. A layer 103 is formed. On the gate insulating layer 103, channel layers 104 and 105 are formed corresponding to the gate electrodes 101 and 102, respectively. A channel protective layer 106 is formed so as to cover the surfaces of the channel layers 104 and 105 and the gate insulating layer 103.
  • a source electrode 107 and a drain electrode 108 are formed on the channel protective layer 106 so as to correspond to the gate electrode 101 and the channel layer 104, and are similarly formed corresponding to the gate electrode 102 and the channel layer 105.
  • the source electrode 110 and the drain electrode 109 are formed at a distance from each other.
  • the source lower electrodes 111 and 115 and the drain lower electrodes 112 and 114 are provided below the source electrodes 107 and 110 and the drain electrodes 108 and 109 through the channel protective layer 106.
  • the source lower electrode 111 and the drain lower electrode 112 are in contact with the channel layer 104 at the lower part in the Z-axis direction, and the source lower electrode 114 and the drain lower electrode 115 are in contact with the channel layer 105 at the lower part in the Z-axis direction.
  • the drain electrode 108 and the gate electrode 102 are connected by a contact plug 113 provided through the gate insulating layer 103 and the channel protective layer 106.
  • the gate electrode 101 corresponds to the gate electrode G 2 in FIG. 2
  • the source electrode 107 corresponds to the source electrode S 2 in FIG. 2
  • the drain electrode 108 corresponds to the drain electrode D 2 in FIG.
  • the gate electrode 102 corresponds to the gate electrode G 1 in FIG. 2
  • the source electrode 110 corresponds to the source electrode S 1 in FIG. 2
  • the drain electrode 109 corresponds to the drain electrode D 1 in FIG. Therefore, the switching transistor element portion Tr 2 is formed on the left side in the Y-axis direction in FIG. 3, and the drive transistor element portion Tr 1 is formed on the right side in the Y-axis direction.
  • the arrangement of the transistor element portions Tr 1 and Tr 2 is not limited to this.
  • a passivation layer 116 is formed so as to cover the source electrodes 107 and 110, the drain electrodes 108 and 109, and the channel protective layer 106.
  • a contact hole is formed in a part above the source electrode 110, and an upper electrode 117 is provided along the side wall of the contact hole.
  • the upper electrode 117 is connected to the source electrode 110 at the lower portion in the Z-axis direction, and a part of the upper electrode 117 rides on the passivation layer 116.
  • An interlayer insulating layer 118 is deposited on the passivation layer 116.
  • an anode 119 is provided on the interlayer insulating layer 118 in units of subpixels.
  • the anode 119 is connected to the upper electrode 117 through a contact hole formed above the upper electrode 117 in the interlayer insulating layer 118.
  • a hole injection layer 120 is formed, and a bank 121 is formed so as to cover the edge of the hole injection layer 120.
  • An opening corresponding to each sub-pixel 10 a is formed by the surrounding of the bank 121.
  • a hole transport layer 122 In the opening defined by the bank 121, a hole transport layer 122, a light emitting layer 123, and an electron transport layer 124 are formed in this order from the lower side in the Z-axis direction.
  • the hole transport layer 122 is in contact with the hole injection layer 120 at the lower part in the Z-axis direction.
  • the cathode 125 and the sealing layer 126 are sequentially stacked so as to cover the electron transport layer 124 and the bank 121.
  • the cathode 125 is formed in a continuous state over the entire display panel 10 and is connected to the bus bar wiring in units of pixels or in units of several pixels (not shown).
  • a substrate 130 in which a color filter layer 128 and a light shielding layer 129 are formed on the main surface on the lower side in the Z-axis direction is disposed above the sealing layer 126 in the Z-axis direction, and is bonded by the bonding layer 127.
  • Substrate 100, 130 examples of constituent materials of the substrates 100 and 130 include glass substrates, quartz substrates, silicon substrates, molybdenum sulfide, copper, zinc, aluminum, stainless steel, magnesium, iron, nickel, gold, silver, and other metal substrates, gallium arsenide groups, and the like.
  • a semiconductor substrate, a plastic substrate, or the like can be used.
  • thermoplastic resin such as polyethylene, polypropylene, ethylene-propylene copolymer, ethylene-vinyl acetate copolymer (EVA), cyclic polyolefin, modified polyolefin, polyvinyl chloride, polyvinylidene chloride, polystyrene, polyamide, polyimide (PI), Polyamideimide, polycarbonate, poly- (4-methylbenten-1), ionomer, acrylic resin, polymethyl methacrylate, acrylic-styrene copolymer (AS resin), butadiene-styrene copolymer, polio copolymer (EVOH) ), Polyesters such as polyethylene terephthalate (PET), polybutylene terephthalate, polyethylene naphthalate (PEN), precyclohexane terephthalate (PCT), polyethers, polyether ketones Polyethers
  • Gate electrodes 101 and 102 As the gate electrodes 101 and 102, for example, a stacked body (Cu: 200 [nm] + Mo: 20 [nm]) of copper (Cu) and molybdenum (Mo) is employed. However, the configuration of the gate electrodes 101 and 102 is not limited to this. For example, Cu, Cu / W, or the like can be used, and the following materials can also be used.
  • Acids such as hydrochloric acid, sulfuric acid, sulfonic acid, phosphorus hexafluoride, arsenic pentafluoride, iron chloride
  • a dopant such as a metal atom such as a halogen atom, sodium, potassium and iodine, or the like
  • a polymer mixture containing fine metal particles and conductive particles such as graphite may be used. These may be used alone or in combination of two or more.
  • Gate insulating layer 103 As the gate insulating layer 103, for example, a stacked body (SiO: 80 [nm] + SiN: 70 [nm]) of silicon oxide (SiO) and silicon nitride (SiN) is employed. However, the configuration of the gate insulating layer 103 is not limited to this, and as a constituent material of the gate insulating layer, for example, any known organic material or inorganic material may be used as long as it has an electrical insulating property. Can be used.
  • an acrylic resin for example, an acrylic resin, a phenol resin, a fluorine resin, an epoxy resin, an imide resin, a novolac resin, or the like can be used.
  • inorganic materials include silicon oxide, aluminum oxide, tantalum oxide, zirconium oxide, cerium oxide, zinc oxide, cobalt oxide and other metal oxides, silicon nitride, aluminum nitride, zirconium nitride, cerium nitride, zinc nitride, Examples thereof include metal nitrides such as cobalt nitride, titanium nitride, and tantalum nitride, and metal composite oxides such as barium strontium titanate and lead zirconium titanate. These can be used in combination of 1 species or 2 species or more.
  • ODTS OTS ⁇ HMDS ⁇ PTS surface treatment agent
  • Channel layers 104 and 105 As the channel layers 104 and 105, layers having a layer thickness of 50 [nm] made of amorphous indium gallium zinc oxide (IGZO) are employed.
  • the constituent material of the channel layers 104 and 105 is not limited to this, and an oxide semiconductor containing at least one selected from indium (In), gallium (Ga), and zinc (Zn) can be used. .
  • the layer thickness of the channel layers 104 and 105 can be in the range of 20 [nm] to 200 [nm], and the channel layer 104 and the channel layer 105 may be set to have different layer thicknesses. it can.
  • V Channel protective layer 106
  • a layer made of silicon oxide (SiO) having a layer thickness of 130 [nm] is employed as the channel protective layer 106.
  • the constituent material of the channel protective layer 106 is not limited to this.
  • silicon oxynitride (SiON), silicon nitride (SiN), or aluminum oxide (AlOx) can be used.
  • a plurality of layers using the above materials can be stacked.
  • the layer thickness of the channel protective layer 106 can be in the range of 50 [nm] to 500 [nm].
  • Source electrodes 107 and 110 Drain electrodes 108 and 109 As the source electrodes 107 and 110 and the drain electrodes 108 and 109, a laminated body of copper manganese (CuMn), copper (Cu), and molybdenum (Mo) (CuMn: 20 [nm] + Cu: 300 [nm] + Mo: 20 [nm] ]).
  • CuMn copper manganese
  • Cu copper
  • Mo molybdenum
  • the layer thicknesses of the source electrodes 107 and 110 and the drain electrodes 108 and 109 can be in the range of 100 [nm] to 500 [nm].
  • the same material can be used for the source lower electrodes 111 and 115 and the drain lower electrodes 112 and 114. Further, the source electrode 107 and the source lower electrode 111, the drain electrode 108 and the drain lower electrode 112, the drain electrode 109 and the drain lower electrode 114, and the source electrode 110 and the source lower electrode 115 can be integrally formed.
  • the display panel 10 has a stacked structure in which a lower insulating layer 1161, a barrier layer 1162, and an upper insulating layer 1163 are sequentially stacked from the lower side in the Z-axis direction.
  • the lower insulating layer 1161 is a layer made of silicon oxide (SiO) and having a thickness of 100 [nm].
  • the barrier layer 1162 is a layer made of aluminum oxide (AlOx) and having a layer thickness of 25 [nm].
  • the upper insulating layer 1163 is a layer made of silicon nitride (SiN) and having a thickness of 360 [nm].
  • the barrier layer 1162 is interposed between the lower insulating layer 1161 and the upper insulating layer 1163, and the lower insulating layer 1161 is in contact with the source electrodes 111 and 115 and the drain electrodes 112 and 114. Yes.
  • the lower insulating layer 1161 made of silicon oxide is excellent in adhesiveness with the source electrodes 107 and 110 and the drain electrodes 108 and 109 made of the above materials, and has a low hydrogen content in the layer.
  • the barrier layer 1162 has a function of suppressing intrusion of moisture and hydrogen and suppressing deterioration of the channel layers 104 and 105 made of an oxide semiconductor (IGZO or the like).
  • the layer density of the barrier layer 1162 is desirably 2.80 g / cm 3 or more. That is, when the layer density of the barrier layer 1162 is less than 2.80 g / cm 3 , the function of suppressing the intrusion of moisture and hydrogen is drastically reduced, and the channel layers 104 and 105 are significantly deteriorated (the sheet resistance value is lowered). become.
  • the layer density of the barrier layer 1162 is desirably 3.25 g / cm 3 or less. This is because the wet etching method is used for the barrier layer 1162 when the contact hole for forming the upper electrode 117 is formed, but in the range where the layer density exceeds 3.25 g / cm 3 , the etching is performed. It is desirable that the rate is very small and 3.25 g / cm 3 or less from the viewpoint of production efficiency.
  • the lower insulating layer 1161 can be formed using silicon nitride (SiN) or silicon oxynitride (SiON) in addition to the above materials, and the upper insulating layer 1163 can be formed using silicon oxide (SiO) or silicon oxide other than the above materials. Silicon oxynitride (SiON) can also be used.
  • the thickness of the passivation layer 116 can be in the range of 200 [nm] to 1000 [nm], and is preferably 600 [nm] or less.
  • Upper electrode 117 As the upper electrode 117, a laminate (Cu: 300 [nm] + ITO: 70 [nm]) of copper (Cu) and indium tin oxide (ITO) is employed. Note that the material used for the structure of the upper electrode 117 is not limited to this, and can be appropriately selected from conductive materials.
  • Interlayer insulating layer 118 is formed using an organic compound such as polyimide, polyamide, or acrylic resin material.
  • the anode 119 is made of a metal material containing silver (Ag) or aluminum (Al).
  • the surface portion thereof preferably has high reflectivity.
  • the anode 119 not only a single layer structure made of the metal material as described above but also a laminate of a metal layer and a transparent conductive layer can be adopted.
  • a constituent material of the transparent conductive layer for example, indium tin oxide (ITO), indium zinc oxide (IZO), or the like can be used.
  • the hole injection layer 120 may be formed of, for example, an oxide such as silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (Ir), or PEDOT. It is a layer made of a conductive polymer material such as (mixture of polythiophene and polystyrene sulfonic acid). In the display panel 10 according to the present embodiment shown in FIG. 3, it is assumed that the hole injection layer 120 made of a metal oxide is formed. In this case, a conductive polymer material such as PEDOT is used. Compared with the case of using, it has a function of injecting holes into the organic light emitting layer 108 stably or assisting the generation of holes, and has a large work function.
  • an oxide such as silver (Ag), molybdenum (Mo), chromium (Cr), vanadium (V), tungsten (W), nickel (Ni), iridium (I
  • the hole injection layer 120 is composed of an oxide of a transition metal
  • a plurality of levels can be obtained by taking a plurality of oxidation numbers.
  • hole injection is facilitated and the driving voltage is increased.
  • WO X tungsten oxide
  • the bank 121 is formed using an organic material such as a resin and has an insulating property.
  • the organic material used for forming the bank 121 include acrylic resin, polyimide resin, and novolac type phenol resin.
  • the bank 121 preferably has organic solvent resistance.
  • the bank 121 since the bank 121 may be subjected to an etching process, a baking process, or the like during the manufacturing process, the bank 121 is formed of a highly resistant material that does not excessively deform or alter the process. Is preferred.
  • the surface can be treated with fluorine.
  • the bank 121 is formed using a lyophilic material
  • the difference in lyophilicity / liquid repellency between the surface of the bank 121 and the surface of the light emitting layer 123 is reduced, and the light emitting layer 123 is formed. This is because it becomes difficult to selectively hold ink containing an organic substance in the opening defined by the bank 121.
  • the structure of the bank 121 not only a single layer structure as shown in FIG. 3 but also a multilayer structure of two or more layers can be adopted.
  • the above materials can be combined for each layer, and an inorganic material and an organic material can be used for each layer.
  • the hole transport layer 122 is formed using a polymer compound having no hydrophilic group.
  • a polymer compound having no hydrophilic group for example, polyfluorene or a derivative thereof, or a polymer compound such as polyarylamine or a derivative thereof that does not have a hydrophilic group can be used.
  • the light emitting layer 123 has a function of emitting light by generating an excited state when holes and electrons are injected and recombined.
  • the material used for forming the light-emitting layer 123 needs to be a light-emitting organic material that can be formed by a wet printing method.
  • the oxinoid compound, perylene compound, coumarin compound, azacoumarin compound, oxazole compound, oxadiazole compound, perinone compound, pyrrolopyrrole described in Japanese Patent Publication (JP-A-5-163488) Compound, naphthalene compound, anthracene compound, fluorene compound, fluoranthene compound, tetracene compound, pyrene compound, coronene compound, quinolone compound and azaquinolone compound, pyrazoline derivative and pyrazolone derivative, rhodamine compound, chrysene compound, phenanthrene compound, cyclopentadiene compound, stilbene compound , Diphenylquinone compound, styryl compound, butadiene compound, dicyanomethylenepyran compound, dicyanomethylenethiopyran compound, fluoro Cein compounds, pyrylium compounds, thiapyrylium compounds, seren
  • Electron transport layer 124 has a function of transporting electrons injected from the cathode 125 to the light emitting layer 123.
  • an oxadiazole derivative (OXD), a triazole derivative (TAZ), a phenanthroline derivative (BCP, Bphen) Etc. are formed.
  • the cathode 125 is formed using, for example, indium tin oxide (ITO) or indium zinc oxide (IZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • permeability shall be 80 [%] or more.
  • the sealing layer 126 has a function of suppressing exposure of an organic layer such as the light emitting layer 123 to moisture or exposure to air.
  • an organic layer such as the light emitting layer 123 to moisture or exposure to air.
  • a sealing resin layer made of a resin material such as an acrylic resin or a silicone resin may be provided over a layer formed using a material such as silicon nitride (SiN) or silicon oxynitride (SiON).
  • the sealing layer 126 needs to be formed of a light-transmitting material.
  • gate electrodes 101 and 102 are formed on the surface 100a on the upper side in the Z-axis direction of the substrate 100.
  • the gate electrodes 101 and 102 can be formed as follows.
  • a metal thin film made of Cu and a metal thin film made of Mo are sequentially laminated using a metal sputtering method, and a resist pattern is formed thereon using a photolithography method.
  • the resist pattern is removed. Thereby, the gate electrodes 101 and 102 are formed.
  • the gate insulating layer 1030 is formed so as to cover the surfaces of the gate electrodes 101 and 102 and the substrate 100, and the gate Channel layers 104 and 105 are formed on the surface 1030a of the insulating layer 1030 so as to be spaced apart from each other.
  • the gate insulating layer 1030 is formed by sequentially stacking a layer made of SiO and a layer made of SiN using a plasma CVD (Chemical Vapor Deposition) method or a sputtering method.
  • the film formation conditions of the gate insulating layer 1030 are, for example, a film formation temperature of 300 [° C.] to 400 [° C.].
  • the channel layers 104 and 105 are formed by forming an oxide semiconductor film using a sputtering method and patterning using a photolithography method and a wet etching method.
  • the channel protection layer 1060 is formed so as to cover the channel layers 104 and 105 and the surface 1030a of the gate insulating layer 1030.
  • the channel protective layer 1060 is formed by using a plasma CVD method or a sputtering method, by laminating and forming a layer made of SiO, and performing an annealing process at a temperature equal to or higher than the film formation temperature in a dry air or oxygen atmosphere after the film formation. Made.
  • the channel protective layer 1060 is formed at a film formation temperature of 300 [° C.] or lower.
  • the annealing process is performed to repair oxygen defects in the channel layers 104 and 105 and maintain semiconductor characteristics.
  • Source Electrodes 107 and 110 and Drain Electrodes 108 and 109 are formed on the surface 1060a of the channel protective layer 1060. Form. Further, source lower electrodes 111 and 115, drain lower electrodes 112 and 114, and contact plugs 113 are formed corresponding to the source electrodes 107 and 110 and the drain electrodes 107 and 110, respectively.
  • a contact hole is made in a corresponding portion of the channel protective layer 1060.
  • the contact hole is formed by patterning using a photolithography method and then performing etching using a dry etching method.
  • a metal thin film made of CuMn, a metal thin film made of Cu, and a metal thin film made of Mo are sequentially laminated. Then, the source electrodes 107 and 110 and the drain electrodes 108 and 109 are formed by patterning using a photolithography method and a wet etching method.
  • the source lower electrodes 111 and 115, the drain lower electrodes 112 and 114, and the contact plug 113 to the channel protective layer 106 may be formed prior to the formation of the metal thin film, or the formation of the metal thin film. It is good also as forming in the case of a film
  • the lower insulating layer 11610 is formed by performing an annealing process in a dry air or oxygen atmosphere after forming the film using a plasma CVD method or a sputtering method.
  • the channel layers 104 and 105 are reduced in resistance due to oxygen deficiency by being placed under vacuum at the time of film formation. Recovery is made.
  • the barrier layer 11620 is formed by a CVD method, an ALD (Atomic Layer Deposition) method, or a sputtering method. Note that the thickness of the barrier layer 11620 is preferably 100 [nm] or less. This is because if the layer thickness is too thick, the processing time becomes long.
  • the upper insulating layer 11630 is formed by a plasma CVD method or a sputtering method.
  • a contact hole 116a is opened at a position on the source electrode 110 in the passivation layer 116.
  • the contact hole 116a is formed so that the surface 110a of the source electrode 110 is exposed at the bottom thereof.
  • the opening of the contact hole 116a is performed as follows.
  • a hole 1163a is opened in the upper insulating layer 1163 by using a dry etching method.
  • the surface 11620a of the barrier layer 11620 is exposed at the bottom thereof.
  • the dry etching conditions can be the following conditions, for example.
  • a hole 1162a is formed in the barrier layer 1162 by using a wet etching method.
  • the surface 11610a of the lower insulating layer 11610 is exposed at the bottom of the hole 1162a.
  • a PAN (phosphoric acid / acetic acid / nitric acid) etchant was used for wet etching.
  • a dry etching method is used to open a hole in the lower insulating layer 1161 to complete the contact hole 116a.
  • the surface 110a of the source electrode 110 is exposed at the bottom of the contact hole 116a.
  • the dry etching conditions can be the following conditions, for example.
  • the upper electrode 117 is formed along the inner wall of the contact hole 116a formed in the passivation layer 116. A part of the upper portion of the upper electrode 117 is disposed on the upper insulating layer 1163. Then, an interlayer insulating layer 1180 is stacked so as to cover the upper electrode 117 and the passivation layer 116.
  • the upper electrode 117 is formed by sputtering, forming a metal film, and then patterning using a photolithography method and a wet etching method.
  • the interlayer insulating layer 1180 is formed by applying the organic material and planarizing the surface.
  • Formation of Anode 119 As shown in FIG. 5D, a contact hole is formed on the upper electrode 117 in the interlayer insulating layer 1180, and the anode 119 is formed.
  • the anode 119 is formed by forming a metal film using a sputtering method or a vacuum deposition method, and then patterning using a photolithography method and an etching method. Note that the anode 119 is electrically connected to the upper electrode 117.
  • the hole injection layer 120 is formed on the anode 119, and the bank 121 is formed so as to cover the edge.
  • the bank 121 surrounds the opening 121a that defines each subpixel, and is provided so that the surface 120a of the hole injection layer 120 is exposed at the bottom.
  • the hole injection layer 120 is formed by forming a film made of a metal oxide (for example, tungsten oxide) using a sputtering method and then patterning each subpixel unit using a photolithography method and an etching method.
  • a metal oxide for example, tungsten oxide
  • a film made of a constituent material of the bank 121 is formed on the hole injection layer 120 by using a spin coat method or the like. Then, the resin film is patterned to open the opening 121a.
  • the opening 121a is formed by arranging a mask above the resin film and exposing it, followed by development.
  • the hole transport layer 122 is formed by applying an ink containing a constituent material into the opening 121a defined by the bank 121 and then baking it using a printing method.
  • the light emitting layer 123 is also formed by applying an ink containing a constituent material onto the hole transport layer 122 and baking it using a printing method.
  • the cathode 125 and the sealing layer 126 can be formed using a sputtering method or the like.
  • the laminated display panel 10 is completed by interposing the substrate 130 on which the color filter layer 1128 and the like are formed with the bonding layer 127 interposed therebetween.
  • the channel layers 104 and 105 are formed of an oxide semiconductor (IGZO), they have high electron mobility and excellent electrical characteristics. For this reason, high electron mobility can be expected without depending on the temperature.
  • IGZO oxide semiconductor
  • the passivation layer 116 has a stacked structure including a lower insulating layer 1161 as a first layer, a barrier layer 1162 as a second layer, and an upper insulating layer 1163 as a third layer.
  • the barrier layer 1162 is a layer made of aluminum oxide, the intrusion of moisture and hydrogen can be suppressed (barrier), and the channel layers 104 and 105 made of IGZO can be protected (deterioration suppression).
  • the passivation layer 116 has a stacked structure in which at least the upper and lower sides of the barrier layer 1162 are sandwiched between the lower insulating layer 1161 and the upper insulating layer 1163, and thus the passivation layer 116 is provided.
  • the contact hole 116a is opened, the yield is hardly lowered. That is, a dry etching method can be used for opening holes in the lower insulating layer 1161 and the upper insulating layer 1163 of the passivation layer 116, and a wet etching method can be used for opening holes in the barrier layer 1162 (FIG. 7 (a), (b), (c)).
  • Embodiment 2 The configuration of the display panel 30 according to Embodiment 2 of the present invention will be described with reference to FIG. In FIG. 8, only a part of the configuration of the display panel 30 is extracted and illustrated, and the configuration of the portion that is not illustrated is the same as that of the display panel 10 according to the first embodiment. . In FIG. 8 as well, parts having the same configuration as the display panel 10 according to the first embodiment are given the same reference numerals.
  • an interlayer insulating layer 331 is formed so as to cover the source electrodes 107 and 110, the drain electrodes 108 and 109, and the channel protective layer 106.
  • a passivation layer 316 is formed thereon.
  • the upper electrode 317 connected to the source electrode 110 is formed along the inner wall of the contact hole formed in the interlayer insulating layer 331, and a part of the upper part is a boundary between the interlayer insulating layer 331 and the passivation layer 316. It is inserted in the part.
  • the passivation layer 316 has a stacked structure in which a lower insulating layer 3161, a barrier layer 3162, and an upper insulating layer 3163 are stacked in this order from the lower side in the Z-axis direction, and the barrier layer 3162 is made of aluminum. It is comprised by the layer (For example, the layer which consists of aluminum oxide) which consists of these compounds.
  • the lower insulating layer 3161 and the upper insulating layer 3163 are each made of silicon oxide, silicon nitride, or silicon oxynitride.
  • An anode 319 is formed on the passivation layer 316 with an interlayer insulating layer 318 interposed therebetween.
  • the anode 319 is electrically connected to the upper electrode 317 through a contact hole formed in the interlayer insulating layer 318 and the passivation layer 316.
  • the channel layers 104 and 105 are formed of an oxide semiconductor (IGZO), they have high electron mobility and excellent electrical characteristics. For this reason, high electron mobility can be expected without depending on the temperature.
  • IGZO oxide semiconductor
  • the passivation layer 316 includes the barrier layer 3162 made of an aluminum compound such as aluminum oxide, the channel layer 104 made of IGZO is suppressed (barrier) from entry of moisture and hydrogen. , 105 can be protected (deterioration suppression).
  • the passivation layer 316 has the same stacked structure as described above, it is difficult to reduce the yield when the contact hole is formed in the passivation layer 316.
  • Embodiment 3 The configuration of the display panel 50 according to Embodiment 3 of the present invention will be described with reference to FIG. Also in FIG. 9, only a partial configuration of the display panel 50 is extracted and illustrated, and the same configuration as the display panel 10 according to the first embodiment is adopted for the configuration of the portion that is not illustrated. Yes. In FIG. 9 as well, parts having the same configuration as the display panel 10 according to the first embodiment are given the same reference numerals.
  • the passivation layer 516 formed so as to cover the source electrodes 107 and 110, the drain electrodes 108 and 109, and the channel protective layer 106 has a five-layer structure.
  • a lower insulating layer 5161 made of SiO a barrier layer 5162 made of an aluminum compound (for example, AlOx), an upper insulating layer 5163 made of SiO, and an upper insulating layer 5164 made of SiN.
  • an upper insulating layer 5165 made of SiN in order from the lower side in the Z-axis direction.
  • the upper electrode 517 is formed along the inner wall of the contact hole formed in the lower insulating layer 5161, the barrier layer 5162, the upper insulating layer 5163, and the upper insulating layer 5164, and a part of the upper electrode 517 is isolated from the upper insulating layer 5164. An interface portion is interposed between the layer 5165.
  • An anode 519 is formed on the passivation layer 516 via an interlayer insulating layer 518, and the anode 519 is electrically connected to the upper electrode 517 through contact holes formed in the interlayer insulating layer 518 and the upper insulating layer 5165. It is connected.
  • the same effects as those of the first and second embodiments can be obtained, and further improvement in moisture resistance can be achieved. That is, by further stacking the upper insulating layer 5165 made of SiN on the upper electrode 517, it is possible to further improve the moisture resistance.
  • Embodiment 4 The configuration of the display panel 70 according to Embodiment 4 of the present invention will be described with reference to FIG. Also in FIG. 10, only a part of the configuration of the display panel 70 is extracted and illustrated, and the same configuration as the display panel 10 according to the first embodiment is adopted for the configuration of the portion not illustrated. Yes. In FIG. 10 as well, parts having the same configuration as the display panel 10 according to the first embodiment are given the same reference numerals.
  • the passivation layer 716 formed so as to cover the source electrodes 107 and 110, the drain electrodes 108 and 109, and the channel protective layer 106 has a four-layer structure.
  • a lower insulating layer 7161 made of SiO a barrier layer 7162 made of an aluminum compound (for example, AlOx), an upper insulating layer 7163 made of SiN, and an upper insulating layer 7164 made of SiN. It has the laminated structure of.
  • the density of the upper insulating layer 7164 is lower than the density of the upper insulating layer 7163, which facilitates taper when the contact hole is opened.
  • the upper electrode 717 is formed along the inner wall over which the contact hole opened in the lower insulating layer 7161, the barrier layer 7162, and the upper insulating layer 7163 is formed. A part of the upper electrode 717 is formed between the upper insulating layer 7164 and the interlayer insulating layer 718. It is inserted in the interface part.
  • An anode 719 is formed on the passivation layer 716 with an interlayer insulating layer 718 interposed therebetween, and the connection form between the anode 719 and the upper electrode 717 is the same as described above.
  • Embodiment 5 1. Configuration The configuration of the display panel 80 according to Embodiment 5 of the present invention will be described with reference to FIG. Also in FIG. 11, only a part of the configuration of the display panel 80 is extracted and illustrated, and the same configuration as the display panel 10 according to the first embodiment is adopted for the configuration of the portion not illustrated. Yes. In FIG. 11 as well, parts having the same configuration as the display panel 10 according to the first embodiment are given the same reference numerals.
  • the constituent materials of the electrodes 802, 809, 810, 814, 815, and 817 are different from those of the first to fourth embodiments.
  • the gate electrode 802 has a stacked structure in which molybdenum (Mo) and copper (Cu) are sequentially stacked from the substrate 100 side (the lower side in the Z-axis direction).
  • the source electrode 810, the drain electrode 809, the source lower electrode 815, and the drain lower electrode 814 are respectively molybdenum (Mo), copper (Cu), and manganese-copper (from the substrate 100 side (the lower side in the Z-axis direction)).
  • Mo molybdenum
  • Cu copper
  • Mn manganese-copper
  • the upper electrode 817 has a stacked structure in which indium tin oxide (ITO), molybdenum (Mo), and copper (Cu) are sequentially stacked from the substrate 100 side (the lower side in the Z-axis direction). That is, in the display panel 80 according to the present embodiment, the electrodes and wirings in the TFT layer are formed using a Cu-based material. This is because, by using a Cu-based material having a low electrical resistance as the material for the electrodes and wiring, even when the wiring book is increased due to an increase in the size of the panel, it is possible to suppress the delay in the propagation of the voltage pulse, and image display unevenness. This is because it is possible to suppress this. Regarding the wiring resistance, the following documents can be referred to.
  • the passivation layer 816 in the TFT layer includes the lower insulating layer 8161, the barrier layer 8162, and the upper insulating layer 8163 from the substrate 100 side (the lower side in the Z-axis direction). It has a laminated structure that is laminated in order.
  • the lower insulating layer 8161 is made of silicon oxide (SiO), and the barrier layer 8162 is made of aluminum oxide (AlOx).
  • the upper insulating layer 8163 has a stacked structure in which silicon oxide (SiO) and silicon nitride (SiN) are sequentially stacked from the substrate 100 side (the lower side in the Z-axis direction). 2. Layer thickness and process conditions of each of layers 8161 to 8163 constituting passivation layer 816 As described above, in the display panel 80 according to the present embodiment, the electrodes 802, 809, 810, 814, 815, and 817 in the TFT layer are configured using the Cu-based material.
  • Lower insulating layer 8161 (I) Layer Thickness About the layer thickness of the lower insulating layer 8161, it is desirable to ensure 200 [nm] or more.
  • the upper electrode is filled with voids at the corner portion at the bottom of the contact hole.
  • the layer thickness of the lower insulating layer was 50 [nm]
  • 120 [nm] voids entered.
  • the upper electrode was filled with voids. In this case, the length of the void was 60 [nm].
  • the present inventors have found that there is a correlation between the thickness of the lower insulating layer and whether or not voids enter the upper electrode, and studied the mechanism. This will be described with reference to FIG.
  • an upper electrode when an upper electrode is to be formed by sputtering, it has a flight path of metal particles as indicated by arrows. Then, when the film is formed, metal particles gather at the central portion in the depth direction (Z-axis direction) of the contact hole with respect to the side wall 8661a where the contact hole in the lower insulating layer 8661 is desired. This is due to migration of metal particles attached to the side wall 8661a. As a result, as shown in FIG. 13A, metal deposition proceeds at the center of the side wall 8661a, and the flight path of metal particles to the lower portion (corner portion) of the side wall 8661a indicated by the arrow A is blocked. . It is considered that the voids of the upper electrode generated when the lower insulating layer 8661 is thin are generated in this way.
  • the thickness of the lower insulating layer 8161 be 200 [nm] or more from the viewpoint of ensuring the function as a device.
  • the lower insulating layer 8161 should be thicker if it is secured to 200 [nm] or more. It is also preferable that the channel layer 104 or 105 is thicker from the viewpoint of suppressing the influence of fixed charges generated at the interface between the barrier layer 8162 and the layer sandwiching the barrier layer 8162.
  • the thickness of the lower insulating layer 8161 is 600 [nm] or less.
  • the film formation temperature is preferably 230 [° C.] or lower. This is because if high-temperature film formation higher than 230 [° C.] is performed, Mn in CuMn of the source electrode 810 and the drain electrode 809 is precipitated, and the surface of the source electrode 810 and the drain electrode 809 Because there is.
  • the deposition temperature of the lower insulating layer 8161 is desirably set to 230 [° C.] or lower.
  • N 2 O nitrous oxide gas
  • Ar argon gas
  • Ar when Ar is employed, Ar penetrates the channel protective layer 106 and reaches the channel layer 105 due to high energy Ar collision during film formation, and damages the channel layer 105.
  • the flow rate of the silane gas (SiH 4 ) is preferably specified so as to satisfy the relationship of SiH 4 / (SiH 4 + N 2 O) ⁇ 1.1 [%]. This is because the flow rate of SiH 4 is reduced to reduce the amount of hydrogen (H) in the lower insulating layer 8161 and damage due to hydrogen (H) during film formation.
  • the passivation layer 816 employs a stacked structure in which the upper insulating layer 8163 is sequentially stacked from the substrate 100 side with the SiO layer and the SiN layer. .
  • the layer thickness of the SiO layer in the upper insulating layer 8163 is desirably 100 [nm] or more, and the layer thickness of the SiN layer is desirably 200 [nm] or more. This is from the viewpoint of ensuring a withstand voltage of 200 [V] or higher between the source electrode 810 / drain electrode 809 and the upper electrode 817.
  • the present inventors made four types of samples for the combination of the layer thickness of the SiO layer and the layer thickness of the SiN layer in the upper insulating layer, and measured the withstand voltage between the source electrode / drain electrode and the upper electrode. did. The results are shown in FIGS. 14 (a) to (d). Note that the SiO layer and the SiN layer used in this measurement were formed at a film formation temperature of 290 [° C.]. When the film formation temperature is changed, the film quality of each layer also changes, and therefore it is refused in advance that the relationship between the layer thickness and the breakdown voltage of each layer also changes.
  • the breakdown voltage is 40 [V] or less.
  • the breakdown voltage is 60 [V] or more and 80 [V] or more. It was.
  • the layer thicknesses t1 to t3 of the respective layers 8161 to 8163 constituting the passivation layer 816 are defined as follows, for example.
  • the lower insulating layer 8161 is made of SiO, it is necessary to form the film at a low temperature ( ⁇ 230 [° C.]).
  • the breakdown voltage of the layer 816 does not greatly contribute.
  • the barrier layer 8162 has an extremely thin layer thickness of 30 [nm], and thus does not greatly contribute to the breakdown voltage of the passivation layer 816.
  • the layer thickness of the SiN layer of the upper insulating layer 8163 greatly contributes to the breakdown voltage of the passivation layer 816. Therefore, the thickness of the upper insulating layer 8163 in the passivation layer 816, particularly the SiN layer, is desirably secured to 200 [nm] or more from the viewpoint of securing a breakdown voltage.
  • the film formation temperature is preferably higher than 230 [° C.] and lower than 300 [° C.]. This is to consider both the viewpoint of adhesion between the barrier layer 8162 and the upper insulating layer 8163 in the passivation layer 816 and the viewpoint of suppressing deformation of the source electrode 810 and the drain electrode 809.
  • FIGS. 16A shows a case where the film formation temperature is 230 ° C.
  • FIG. 16B shows a case where the film formation temperature is 290 ° C. between the barrier layer 8162 and the upper insulating layer 8163.
  • 5 is a micrograph after contact hole formation showing whether or not “film floating” occurs. Deposition conditions other than the film formation temperature are as follows.
  • Upper insulating layer 8163: SiN / SiO 200 [nm] / 100 [Nm] Annealing after the formation of the upper insulating layer 8163: 300 [° C.], 1 [hr. In a dry air atmosphere In this embodiment, annealing is performed after the upper insulating layer 8163 is formed. This is because the substrate is evacuated during film formation of silicon oxide, silicon nitride, silicon oxynitride, or a stacked film thereof.
  • the channel layer 105 made of an oxide semiconductor is deficient and the resistance is reduced, but the high resistance state of the channel layer 105 can be maintained by performing annealing after the formation of the upper insulating layer 8163. .
  • deformation of the electrodes 802, 809, and 810 formed in the lower layer can be prevented.
  • the film formation temperature is set to 230 [° C.]
  • the probability of film floating between the barrier layer and the upper insulating layer is increased after the contact hole is formed.
  • the whitened portion around the contact hole in FIG. 16 (a) is where the film floats.
  • the film forming temperature is higher than 230 ° C., the probability of film floating is low. In particular, if the film forming temperature is 250 [° C.] or higher, the level can be practically not problematic.
  • FIG. 17 is a photomicrograph when the upper insulating layer is formed at a temperature of 300 [° C.]. As shown in FIG. 17, when the film is formed at a temperature of 300 ° C., Cu in the source electrode and the drain electrode undergoes migration and deforms (Cu deformed portion). As a result, the deformed Cu breaks through the passivation layer, causing a short circuit with the upper electrode formed thereon.
  • the deposition temperature of the upper insulating layer 8163 in the passivation layer 816 be less than 300 [° C.].
  • each electrode is provided in order to keep the wiring resistance low so that the panel can be enlarged.
  • Cu-based materials are used as constituent materials of 802, 809, 810, 814, 815, and 817.
  • H diffusion coefficient of hydrogen
  • the diffusion coefficient of hydrogen (H) at 300 [° C.] is 10 ⁇ 6 [cm 2 / s]
  • the diffusion coefficient of hydrogen (H) in Mo under the same temperature condition is It is an order of magnitude larger than 10 ⁇ 7 [cm 2 / s].
  • Hydrogen (H) is desorbed and diffused from the SiN layer in the upper insulating layer by performing various heat treatments after the formation of the contact holes.
  • the diffused hydrogen (H) may propagate through a Cu-based electrode or the like formed along the side wall where the contact hole is desired to reach the channel layer. The propagation mechanism of hydrogen (H) will be described using two specific examples.
  • the passivation layer 826 is composed of four layers 8261 to 8264, and the upper insulating layer 8264 at the upper part in the Z-axis direction is composed of SiN.
  • a contact hole 826a is formed in the passivation layer 826, and an ITO layer 827 as a part of the upper electrode is formed in this portion.
  • the ITO layer 827 it is necessary to perform a crystallization process at a stage before the upper layer is laminated, and heat treatment is performed in this process.
  • the heat treatment in the crystallization process of the ITO layer 827 is, for example, 250 [° C.], 30 [min. ], And executed under the condition of a dry air atmosphere.
  • hydrogen (H) desorbed from SiN constituting the upper insulating layer 8264 propagates through the ITO, the source electrode 810, and the source lower electrode 815.
  • diffusion is performed up to the channel layer 105 made of an oxide semiconductor.
  • the oxide semiconductor included in the channel layer 105 is reduced by hydrogen (H), resulting in a decrease in electrical resistance.
  • an upper electrode 837 of the TFT layer is formed, an interlayer insulating layer 838 is deposited so as to cover it, and then an interlayer insulating layer 838 is formed.
  • a contact hole 838a is formed in The contact hole 838a is for connecting the upper electrode 837 and the anode.
  • the upper electrode 837 includes a Cu-based material.
  • heat treatment is performed after opening the contact hole 838a in the interlayer insulating layer 838.
  • the heat treatment conditions are, for example, 250 [° C.] and 1 [hr. ].
  • hydrogen (H) desorbed from SiN of the upper insulating layer 8264 propagates through the upper electrode 837, the source electrode 810, and the source lower electrode 815 to be oxidized. It diffuses to the channel layer 105 made of a physical semiconductor.
  • hydrogen (H) hydrogen
  • the oxide semiconductor constituting the channel layer 105 is reduced by hydrogen (H), resulting in a decrease in electrical resistance.
  • the thickness of the upper insulating layer is increased, the breakdown voltage between the source / drain electrodes and the upper electrode can be improved, but the total amount of hydrogen (H) in the upper insulating layer increases. Therefore, it is not preferable to increase the layer thickness more than necessary.
  • a G8.5 glass substrate (2500 mm W ⁇ 2200 mm H ⁇ 0.7 mm t ) is used for monitoring at the center portion P cent and corner portion P edge .
  • a substrate with a Si substrate attached is prepared.
  • the corner portion P edge is near an orientation flat (chamfered portion) for discriminating the front and back sides and the direction of the substrate.
  • a silicon nitride (SiN) film was formed on the test sample using a PECVD (Plasma-Enhanced Chemical Vapor Deposition) apparatus.
  • the film forming conditions for each of Samples 1 to 3 are as shown in FIG.
  • the film forming time was adjusted so that the film thickness was 400 [nm].
  • each data shown in FIG. 19B was measured and evaluated under the following conditions.
  • SiH / NH value The amount of SiH and NH bonds in SiN was evaluated by FT-IR spectroscopy (Fourier Transform Infrared Spectroscopy). And SiH / NH value was computed from there.
  • Sample 1 has a higher deposition rate than Samples 2 and 3, and the average stress is close to "0". Moreover, the result was that the amount of hydrogen (SiH / NH) was large.
  • Sample 2 has the same film formation rate and SiH / NH value as Sample 3, SiH / NH is "0.10" or less, and the average stress is close to "0".
  • Sample 3 has the same film formation rate and SiH / NH values as Sample 2 as described above. In sample 3, the stress is applied in the compression direction.
  • the threshold voltage Vth depends on the SiN condition. Sex was confirmed. Specifically, it was found that the threshold voltage Vth may be 1 [V] or less in the TFT manufactured using the sample 1 when the SiN film thickness is 200 [nm] or more.
  • the threshold voltage Vth did not decrease as in the TFT using the sample 1. This is because, even if a barrier layer made of AlOx is provided as a constituent layer of the passivation layer, when considering the characteristics that the Cu-based electrode easily transmits hydrogen (H), the SiH in the SiN film constituting the upper insulating layer is considered. This indicates that the decrease can be suppressed by setting the value of / NH to “0.10 or less”.
  • the data shown in FIG. 20B is a result of measuring the amount of sag at the edge of the substrate from the horizontal reference by placing the substrate on a stage with an edge 20 [cm] inside from the peripheral edge of the substrate.
  • the sagging amount of the substrate of the sample 3 is 4.25 [mm] when the film thickness is 100 [nm], and 4.5 [mm] when the film thickness is 200 [nm]. As the film thickness increases, the amount of sagging of the substrate tends to increase.
  • the layer 716 is employed, a passivation layer having a laminated structure of six layers or more can also be employed. However, it is necessary to provide a structure in which the upper and lower sides of a barrier layer made of AlOx or the like are sandwiched between insulating layers made of SiO, SiN, or SiON.
  • the layer thickness is 1000 nm or less (more preferably 600 nm or less) as in the first embodiment.
  • the top emission type EL display panel is taken as an example, but the present invention is not limited to this.
  • it can be applied to a bottom emission type display panel or the like, and can also be applied to a liquid crystal panel, a field emission display panel, electronic paper, or the like.
  • the configuration in which the two transistor element portions Tr 1 and Tr 2 are provided for one subpixel 10a is adopted.
  • the present invention is not limited to this. Absent.
  • one transistor element unit may be provided for one subpixel, or three or more transistor element units may be provided.
  • the constituent materials of each part can be changed as appropriate.
  • the barrier layer in the passivation layer is not limited to AlOx, and a nitride or oxynitride containing Al can also be employed.
  • the constituent materials of the gate electrode, the source electrode, and the drain electrode also include, for example, a laminated structure of a layer made of Mo and a layer made of Al, a layer made of Mo, and an alloy layer made of Al—Nd. It can also be set as a laminated structure.
  • a layer made of silicon nitride (SiN) is used as the upper insulating layer 8163 in the passivation layer 816, but a layer made of silicon oxynitride (SiON) can also be used.
  • the anode is arranged below the EL element portion, and the anode 119, 319, 519, 719 is connected to the source electrode 110 of the TFT device.
  • a configuration in which a cathode is arranged at the bottom and an anode at the top can be adopted. In this case, a cathode disposed below is connected to the drain of the TFT device.
  • the present invention is useful for realizing a thin film transistor device having high electrical characteristics and capable of improving yield in production due to high workability.
  • Subpixel 20. Drive / control section 21-24.
  • Substrate 101, 102, 802. Gate electrode 103,1030.
  • Passivation layer 117,317,517,717,817,837.
  • Anode 120 Hole injection layer 121. Bank 122. Hole transport layer 123. Light emitting layer 124. Electron transport layer 125. Cathode 126. Sealing layer 127. Bonding layer 128. Color filter layer 129. Light shielding layer 827. ITO layers 1161, 3161, 5161, 7161, 8161, 8261, 11610. Lower insulating layers 1162, 3162, 5162, 7162, 8162, 8262, 11620. Barrier layers 1163, 3163, 5163, 5164, 5165, 7163, 7164, 8163, 8263, 8264, 11630. Upper insulating layer EL. EL element portion Tr 1 . Drive transistor element portion Tr 2 . Switching transistor element section C.I. capacity

Abstract

　薄膜トランジスタ装置は、基板、ゲート電極、ソース電極およびドレイン電極、チャネル層、パッシベーション層を備える。チャネル層は、酸化物半導体材料からなり、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。このうち、第１層は酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第２層はアルミニウムの化合物からなり、第３層は酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。

Description

薄膜トランジスタ装置とその製造方法、および表示装置
　本発明は、薄膜トランジスタ装置とその製造方法、および表示装置に関する。
　アクティブマトリクス型の表示装置では、各サブピクセル単位での発光駆動のための薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）素子が複数形成されてなるＴＦＴ装置を備える。近年、表示装置などに用いるものとして、酸化物半導体からなるチャネル層を備えたＴＦＴ装置が開発されている（特許文献１）。このような酸化物半導体からなるチャネル層を備えた従来技術のＴＦＴ装置について、図２１を用い説明する。
　図２１に示すように、従来技術に係るＴＦＴ装置は、基板９００上に、ゲート電極９０１、ゲート絶縁膜９０３、チャネル層９０４、チャネル保護膜９０６、ソース電極９０７およびドレイン電極９０８、およびパッシベーション膜９１６が順に積層された構成を有する。この例では、ゲート絶縁膜９０３は、シリコン系絶縁層９０３１と酸化アルミニウム層９０３２との二層構造となっている。同様に、チャネル保護膜９０６およびパッシベーション膜９１６も、酸化アルミニウム層９０６１，９１６１とシリコン系絶縁層９０６２，９１６２の二層構造となっている。
　また、この例では、ソース電極９０７およびドレイン電極９０８は、Ｍｏ層９０７１，９０８１と、Ａｌ層９０７２，９０８２と、Ｔｉ層９０７３，９０８３の三層構造となっている。
　図２１に示した従来技術に係るＴＦＴ装置では、チャネル層９０４の上下に配されたゲート絶縁膜９０３、チャネル保護膜９０６、およびパッシベーション膜９１６が酸化アルミニウム層９０３２，９０６１，９１６１を備えることにより、チャネル層９０４への水素の透過が抑制され、大気中の水分や水素によるチャネル層９０４中の酸素の還元が抑制される。また、チャネル層９０４からの酸素などの脱離も抑制される。
　なお、ＴＦＴ装置のソース電極９０７およびドレイン電極９０８に対しては、パッシベーション膜９１６にコンタクト孔があけられ、当該コンタクト孔を通して配線が接続される。
特開２０１０－１１４４１３号公報
　しかしながら、パッシベーション膜９１６の構成中に含まれる酸化アルミニウム層９１６１は、加工性が低く、コンタクト孔をあける際に、その膜質や膜厚に大きく依存することになる。このため、ソース電極９０７およびドレイン電極９０８の上に、パッシベーション膜９１６の酸化アルミニウム層９１６１が直に形成されている従来技術では、酸化アルミニウム層９１６１への孔加工時に、下のソース電極９０７およびドレイン電極９０８にダメージを与えることも考えられる。よって、ＴＦＴ装置の歩留まり低下を招き、生産性の低下を招くことが考えられる。
　なお、上記特許文献１には記載されていないが、パッシベーション膜に窒化アルミニウムや酸窒化アルミニウムなどの層を含む場合についても、同様の問題を生じるものと推察できる。
　本発明は、上記問題の解決を図るべくなされたものであって、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能な薄膜トランジスタ装置とその製造方法、および表示装置を提供することを目的とする。
　本発明の一態様に係る薄膜トランジスタ装置（以下、「ＴＦＴ装置」と記載する。）は、（ｉ）基板と、（ｉｉ）ゲート電極と、（ｉｉｉ）ソース電極およびドレイン電極と、（ｉｖ）チャネル層と、（ｖ）パッシベーション層とを備える。
　（ｉｉ）ゲート電極は、基板の上方に形成されている。（ｉｉｉ）ソース電極およびドレイン電極は、基板の上方であって、ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられている。（ｉｖ）チャネル層は、ゲート電極とソース電極およびドレイン電極との間に挿設されている。（ｖ）パッシベーション層は、ゲート電極、およびソース電極、およびドレイン電極、およびチャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなる。
　ここで、チャネル層は、酸化物半導体材料からなる。また、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。そして、パッシベーション層の第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、パッシベーション層の第２層は、アルミニウムの化合物からなり、パッシベーション層の第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。
　上記態様に係るＴＦＴ装置では、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能な構成となっている。
本発明の実施の形態１に係る表示装置１の構成を示す模式ブロック図である。 表示パネル１０の各サブピクセル１０ａにおける回路構成を示す模式回路図である。 表示パネル１０の各サブピクセル１０ａにおける構成を示す模式断面図である。 （ａ）～（ｄ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 （ａ）～（ｄ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 （ａ）～（ｃ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。 （ａ）～（ｃ）は、表示パネル１０の製造過程のうち、パッシベーション層１１６のコンタクト孔１１６ａの開設工程での状態を示す模式断面図である。 本発明の実施の形態２に係る表示パネル３０の一部構成を示す模式断面図である。 本発明の実施の形態３に係る表示パネル５０の一部構成を示す模式断面図である。 本発明の実施の形態４に係る表示パネル７０の一部構成素示す模式断面図である。 本発明の実施の形態５に係る表示パネル８０の一部構成を示す模式断面図である。 パッシベーション層および上部電極を示す模式断面図であって、（ａ）は、下部絶縁層の層厚を５０［ｎｍ］とした比較例、（ｂ）は、下部絶縁層の層厚を１００［ｎｍ］とした比較例、（ｃ）は、下部絶縁層の層厚を２００［ｎｍ］とした実施例を表す。 （ａ）は、下部絶縁層の層厚が薄い場合に上部電極に鬆が発生するに至るメカニズムを説明するための模式断面図であり、（ｂ）は、下部絶縁層の層厚が熱い場合に上部電極での鬆の発生が抑制されるメカニズムを説明するための模式断面図である。 上部絶縁層におけるＳｉＯ層およびＳｉＮ層の層厚とＳＤ電極－上部電極間の耐圧との関係を示すグラフであって、（ａ）は、ＳｉＯ層の層厚が２６０［ｎｍ］でＳｉＮ層を省略した場合、（ｂ）は、ＳｉＯ層の層厚が１００［ｎｍ］でＳｉＮ層の層厚が１００［ｎｍ］の場合、（ｃ）は、ＳｉＯ層の層厚が２００［ｎｍ］でＳｉＮ層の層厚が１００［ｎｍ］の場合、（ｄ）は、ＳｉＯ層の層厚が１００［ｎｍ］でＳｉＮ層の層厚が２００［ｎｍ］の場合を表す。 表示パネル８０におけるパッシベーション層８１６およびその周辺の一部構成を示す模式断面図である。 上部絶縁層の成膜温度とバリア層－上部絶縁層間の密着性を示す顕微鏡写真であって、（ａ）は、成膜温度が２３０［℃］の場合、（ｂ）は、成膜温度が２９０［℃］の場合を表す。 上部絶縁層の成膜温度が高すぎる場合に生じるＳＤ電極が変形した状態を示す模式平面図である。 チャネル層への水素の拡散メカニズムを説明するための模式断面図であって、（ａ）は、ＩＴＯ結晶化工程での拡散メカニズム、（ｂ）は、層間絶縁層のベーク工程での拡散メカニズムを示す。 （ａ）は、ＳｉＮ膜の成膜条件と膜質との関係を測定するために用いたガラス基板と、測定箇所を示す模式平面図であり、（ｂ）は、ＳｉＮ膜の成膜条件と膜質とを示す測定データである。 （ａ）は、サンプル１～３の各々におけるＳｉＮ膜の膜厚と、トランジスタ特性との関係を示す特性図であり、（ｂ）は、サンプル１～３の各々におけるＳｉＮ膜の膜厚と、基板垂れ量との関係を示す特性図である。 従来技術に係るＴＦＴ素子の構成を示す断面図である。
　［本発明の態様］
　本発明の一態様に係る薄膜トランジスタ装置（以下、「ＴＦＴ装置」と記載する。）は、（ｉ）基板と、（ｉｉ）ゲート電極と、（ｉｉｉ）ソース電極およびドレイン電極と、（ｉｖ）チャネル層と、（ｖ）パッシベーション層とを備える。
　（ｉｉ）ゲート電極は、基板の上方に形成されている。
　（ｉｉｉ）ソース電極およびドレイン電極は、基板の上方であって、ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられている。
　（ｉｖ）チャネル層は、ゲート電極とソース電極およびドレイン電極との間に挿設されている。
　（ｖ）パッシベーション層は、ゲート電極、およびソース電極、およびドレイン電極、およびチャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなる。
　ここで、チャネル層は、酸化物半導体材料からなる。また、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。そして、パッシベーション層の第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、パッシベーション層の第２層は、アルミニウムの化合物（酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム）からなり、パッシベーション層の第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。
　上記態様に係るＴＦＴ装置では、チャネル層を酸化物半導体から形成することにより、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
　また、パッシベーション層が第１層、第２層、および第３層を含む積層構成を有する。このうち、第２層がアルミニウムの化合物からなる層であるため、水分および水素の侵入を抑制（バリア）し、チャネル層の保護を図ることができる。
　また、本態様に係るＴＦＴ装置では、パッシベーション層を少なくとも上記３層を含む積層構成としているので、パッシベーション層への孔（コンタクト孔）の開設にあたり、歩留まりの低下を招き難い。即ち、パッシベーション層の第１層および第３層への孔の開設にはドライエッチング法を採用し、第２層への孔の開設にはウェットエッチング法を採用することができる。このとき、第１から第３の各層の下地となる層に対するエッチング選択比が大きく、オーバーエッチングをかけて各層のエッチングを完全に完了した状態でその下層のエッチングを開始することができる。
　従って、上記構成を採用することにより、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能である。
　また、本発明の別態様に係るＴＦＴ装置は、上記態様において、　パッシベーション層の第１層が、ゲート電極またはソース電極またはドレイン電極の何れかの電極に接している。
　また、本発明の別態様に係るＴＦＴ装置は、上記態様において、　パッシベーション層の積層構成中に第４層が更に含まれている。パッシベーション層の第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第３層上に積層されている。この構成において、パッシベーション層に開設された孔には内壁に沿って導電層が形成されており、導電層は、パッシベーション層に開設された孔を介して、その一部が上記何れかの電極（ゲート電極またはソース電極またはドレイン電極）に電気的に接続されている。
　また、本発明の別態様に係るＴＦＴ装置は、上記態様において、パッシベーション層の第３層および第４層は、ともに窒化シリコンからなり、第４層の窒化シリコンの密度が第３層の窒化シリコンの密度よりも低い。このように、第３層および第４層をともに窒化シリコンから形成することにより、防湿性の向上を図ることができる。さらに、第４層の窒化シリコンの密度を第３層の窒化シリコンの密度よりも低くすることにより、孔（コンタクト孔）のテーパ化を容易にすることができる。
　また、本発明の別態様に係るＴＦＴ装置は、上記態様において、ソース電極およびドレイン電極の少なくとも一方は、銅またはその合金材料を含み、パッシベーション層の第４層が、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００［ｎｍ］以上であり、パッシベーション層の第３層が、酸化シリコンからなるとともに、その層厚が１００［ｎｍ］以上である。この態様のように、第３層と第４層の各層厚を規定することにより、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極との間の耐圧をＴＦＴ装置として問題のないレベルとすることができる。
　また、本発明の別態様に係るＴＦＴ装置は、上記態様において、パッシベーション層には第３層上に順に積層された第４層および第５層を備える。第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第５層も、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。そして、パッシベーション層に開設された孔（コンタクト孔）には、内壁に沿って導電層が形成されており、導電層は、パッシベーション層に開設された孔（コンタクト孔）を介して、その一部がゲート電極またはソース電極またはドレイン電極に電気的に接続されており、一部が第４層と前記第５層との間に介挿されている。このように、パッシベーション層が第４層および第５層を含む構成とすれば、さらに防湿性の向上を図ることができる。
　また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第１層が、ゲート電極またはソース電極またはドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている。
　また、本発明の別態様に係るＴＦＴ装置では、層間絶縁層に、パッシベーション層に開設された孔（コンタクト孔）に対して連通する孔が開設されており、層間絶縁層に開設された孔には内壁に沿って導電層が形成されており、導電層は、層間絶縁層に開設された孔を介して、その一部が上記何れかの電極に電気的に接続されており、一部が層間絶縁層と第１層との間に介挿されている。
　また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第２層が、酸化アルミニウムからなる。このように、酸化アルミニウムからなる第２層は、水分および水素の侵入をバリアし、チャネル層を保護する優れたバリア性を備える。これにより、チャネル層の劣化が抑えられる。
　また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第１層が酸化シリコンからなる。
　また、本発明の別態様に係るＴＦＴ装置では、パッシベーション層の層厚が１０００ｎｍ以下、より好ましくは６００［ｎｍ］以下である。このように、パッシベーション層の層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることにより、生産効率の低下を抑えることができる。
　また、本発明の別態様に係るＴＦＴ装置では、ソース電極およびドレイン電極の少なくとも一方、銅またはその合金材料を含み（多層構造も含む）、パッシベーション層の第１層が、酸化シリコンからなるとともに、その層厚が２００［ｎｍ］以上である。この態様のように、第１層の層厚を２００［ｎｍ］以上とすることにより、パッシベーション層に開設された孔（コンタクト孔）を望む内壁に沿って形成された導電層（ＴＦＴ装置の上部電極（ソース電極またはドレイン電極に接続された電極））に鬆が入ることを抑制することができる。よって、電気的な信頼性を高く維持することができる。
　本発明の一態様に係る表示装置は、上記の何れかの態様に係るＴＦＴ装置を備えることを特徴とする。これにより、当該態様に係る表示装置では、上記効果を奏することができる。
　また、本発明の別態様に係る表示装置では、基板の表面に沿って形成された複数の発光部を有し、複数の発光部の各々は、アノードおよびカソードと、アノードとカソードとの間に介挿された有機発光層とを有する。このように有機ＥＬ表示装置にも本発明の上記態様に係るＴＦＴ装置を適用することができる。
　なお、基板については、ガラスなどの材料を用いたものに限らず、樹脂などの材料を用いたフレキシブル基板を採用することもできる。
　本発明の一態様に係るＴＦＴ装置の製造方法は、（ｉ）から（ｉｖ）の過程を経てＴＦＴ装置を製造する。
　（ｉ）　基板の上方にゲート電極を形成する。
　（ｉｉ）　ゲート電極の上方にチャネル層を形成する。
　（ｉｉｉ）　チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成する。
　（ｉｖ）　チャネル層、およびゲート電極、およびソース電極、およびドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成する。
　上記（ｉｉ）のチャネル層を形成する過程では、酸化物半導体材料を用いてチャネル層を形成する。
　上記（ｉｖ）のパッシベーション層を形成する過程では、
　（ｉｖ－１）　酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、チャネル層、およびゲート電極、およびソース電極、およびドレイン電極の上方を覆う第１準備膜を成膜する。
　（ｉｖ－２）　アルミニウムの化合物（酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム）を用い、第１準備膜上に第２準備膜を成膜する。
　（ｉｖ－３）　酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、第２準備膜上に第３準備膜を成膜する。
　（ｉｖ－４）　第３準備膜におけるパッシベーション層の孔（コンタクト孔）に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成する。
　（ｉｖ－５）　第３層の孔の底部から露出する第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成する。
　（ｉｖ－６）　第２層の孔の底部から露出する第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する。
　上記態様に係るＴＦＴ装置の製造方法では、上記（ｉｉ）において、チャネル層を酸化物半導体から形成するので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できるＴＦＴ装置を製造することが可能となる。
　また、上記（ｉｖ－１）から（ｉｖ－６）により、第１層、第２層、および第３層を含む積層構成を以ってパッシベーション層を形成する。このうち、第２準備膜をアルミニウムの化合物からなる層で形成するため、パッシベーション層における第２層により、水分および水素の侵入を抑制（バリア）し、チャネル層の保護を図ることができる。
　また、本態様に係るＴＦＴ装置の製造方法では、パッシベーション層の第１準備膜および第３準備膜への孔の開設にはドライエッチング法を採用し、第２準備膜への孔の開設にはウェットエッチング法を採用する（（ｉｖ－４）から（ｉｖ－６））。このとき、第１準備膜から第３準備膜の各膜の下地となる膜に対するエッチング選択比が大きく、オーバーエッチングをかけて各膜のエッチングを完全に完了した状態でその下膜のエッチングを開始することができる。
　従って、上記方法を採用することにより、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能である。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の（ｉｖ－１）において、プラズマＣＶＤ法またはスパッタリング法により第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す。第１準備膜の成膜に際して、チャネル層が形成された基板は、真空下におかれる。このため、チャネル層における酸化物半導体の酸素が欠損し、低抵抗化してしまう。
　これに対して、本態様に係る製造方法では、第１準備膜の成膜後に、ドライエア、あるいは酸素雰囲気下でアニール処理を施すことにより、高抵抗状態を維持することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の第２準備膜を成膜する際において、酸化アルミニウムからなる第２準備膜を成膜する。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記（ｉｖ－２）において、１０［ｎｍ］以上１００［ｎｍ］以下の範囲内の膜厚で第２準備膜を成膜する。１０［ｎｍ］未満であると、水分および水素のバリア性が不足するおそれがあり、逆に、１００［ｎｍ］よりも厚いと加工時間が長くなり、生産効率の低下を招く。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の（ｉｖ）において、１０００［ｎｍ］以下、より好ましくは６００［ｎｍ］以下の層厚でパッシベーション層を形成する。このように、パッシベーション層の層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることにより、バリア性に優れたパッシベーション層を高い生産効率で形成することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｉｉ）において、銅またはその合金を用い、ソース電極およびドレイン電極の少なくとも一方を形成し、パッシベーション層の第３準備膜を形成した後に３００［℃］以下の温度でアニール処理を施す。これにより、チャネル層の高抵抗状態が維持され、また、Ｃｕ系材料を用い形成されるソース電極およびドレイン電極の少なくとも一方の変形を抑制することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－１）において、２３０［℃］以下の温度で酸化シリコンからなる第１準備膜を成膜する。このような低温成膜（２３０［℃］以下での成膜）を実行することにより、成膜時における下層のＣｕ系材料からなる電極および配線が表面あれを生じ難くなり、第１層との高い密着性の確保、および優れた電極間コンタクト特性の維持を図ることができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－１）において、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ２Ｏ）＜１．１［％］の条件を満足する流量とする。このように成膜時におけるＳｉＨ4流量を絞ることにより、成膜時におけるチャネル層への水素（Ｈ）によるダメージを抑制することができる。
　また、Ａｒ希釈を行わないこととしているので、Ａｒによるチャネル層へのダメージも防止することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－１）において、２００［ｎｍ］以上の膜厚で第１準備膜を成膜する。このような膜厚で第１準備膜を成膜することにより、パッシベーション層に開設された孔（コンタクト孔）を望む内壁に沿って形成された導電層（ＴＦＴ装置のソース電極またはドレイン電極に接続された電極）へ鬆が入ることを抑制できる。よって、電気的信頼性の確保という観点から優れる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－１）において、６００［ｎｍ］以下の膜厚で第１準備膜を成膜する。第１準備膜の膜厚については、チャネル層に対する第２層の固定電荷の影響を少なくできるというメリットはあるが、６００［ｎｍ］を超える場合には、エッチングなどの時間増大という問題が生じる。よって、６００［ｎｍ］とすることでタクトタイムの増加も抑制することができ、製造コストという観点から優位である。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－２）の後であって、（ｉｖ－３）の前に、第２準備膜および第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し（（ｉｖ－７）とする。）、（ｉｖ－３）において、窒化シリコンまたは酸窒化シリコンからなる第３準備膜を成膜し、（ｉｖ－７）において、１００［ｎｍ］以上の膜厚で第４準備膜を成膜し、（ｉｖ－３）において、２００［ｎｍ］以上の膜厚で第３準備膜を成膜する。このような膜厚で第３準備膜と第４準備膜とを成膜することにより、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極または配線との間の耐圧を、ＴＦＴ装置として実用上で優れたレベルに維持することが可能となる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－３）および（ｉｖ－７）において、２９０℃以上３００℃未満の温度で成膜を実行する。このような温度での成膜を行うことにより、ソース電極およびドレイン電極に対するパッシベーション層の密着性を高く維持することができ、また、コンタクト孔周辺などでのパッシベーション層などの“膜浮き”を生じ難い。また、Ｃｕ系材料からなるソース電極およびドレイン電極の少なくとも一方のマイグレーションを抑制し、それら電極の変形を抑制することができる。よって、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極または配線との間の電気的な短絡の発生を抑制することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－３）において、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる第３準備膜を成膜する。このような構成を採用することにより、ＳｉＮから遊離した水素（Ｈ）によるチャネル層へのダメージ（還元）を抑制することができ、高い電気的特性を維持することができる。
　また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ－３）において、応力の絶対値が１５０［ＭＰａ］以下となるように、窒化シリコンからなる第３準備膜を成膜する。これにより基板の変形（反り）を抑制することができ、ローラコンベヤを備える既存生産設備を用いながら、高い生産性を維持することができる。
　［実施の形態１］
　１．表示装置１の全体構成
　以下では、本発明の実施の形態１に係る表示装置１の全体構成について、図１を用い説明する。
　図１に示すように、本実施の形態に係る表示装置１は、表示パネル１０と、これに接続された駆動制御回路部２０とを有し構成されている。
　表示パネル１０は、有機材料の電界発光現象を利用した有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルであって、複数の有機ＥＬ素子が、例えば、マトリクス状に配列され構成されている。駆動制御回路部２０は、４つの駆動回路２１～２４と制御回路２５とにより構成されている。
　なお、表示装置１において、表示パネル１０に対する駆動制御回路部２０の各回路の配置形態については、図１に示した形態に限定されない。
　２．表示パネル１０における回路構成
　表示パネル１０における各サブピクセル１０ａの回路構成について、図２を用い説明する。
　図２に示すように、本実施の形態に係る表示パネル１０では、各サブピクセル１０ａが２つのトランジスタ素子部Ｔｒ1，Ｔｒ2と一つの容量Ｃ、および発光部としてのＥＬ素子部ＥＬとを有し構成されている。２つのトランジスタ素子部Ｔｒ1，Ｔｒ2のうちの一方のトランジスタ素子部Ｔｒ1は、駆動トランジスタ素子部であり、他方のトランジスタ素子部Ｔｒ2は、スイッチングトランジスタ素子部である。
　スイッチングトランジスタ素子部Ｔｒ2のゲート電極Ｇ2は、走査ラインＶｓｃｎに接続され、ソース電極Ｓ2は、データラインＶｄａｔに接続されている。スイッチングトランジスタ素子部Ｔｒ2のドレイン電極Ｄ2は、駆動トランジスタ素子部Ｔｒ1のゲート電極Ｇ1に接続されている。
　駆動トランジスタ素子部Ｔｒ1のドレイン電極Ｄ1は、電源ラインＶａに接続されており、ソース電極Ｓ1は、ＥＬ素子部ＥＬのアノードに接続されている。ＥＬ素子部ＥＬにおけるカソードは、接地ラインＶｃａｔに接続されている。
　なお、容量Ｃは、スイッチングトランジスタ素子部Ｔｒ2のドレイン電極Ｄ2および駆動トランジスタ素子部Ｔｒ1のゲート電極Ｇ1と、電源ラインＶａとを結ぶように設けられている。
　表示パネル１０においては、図２に示すような回路構成を有するサブピクセル１０ａが、例えば、マトリクス状に設けられており、隣接する複数のサブピクセル１０ａ（例えば、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の発光色の３つのサブピクセル１０ａ）により一のピクセルを構成している。
　３．表示パネル１０の構成
　表示パネル１０の構成について、図３の模式断面図を用い説明する。
　本実施の形態に係る表示パネル１０は、トップエミッション型の有機ＥＬ表示パネルであって、Ｚ軸方向下方にＴＦＴ装置が構成され、その上にＥＬ素子部が構成されている。
　（１）ＴＦＴ装置
　図３に示すように、基板１００上には、ゲート電極１０１，１０２が互いに間隔をあけて形成され、ゲート電極１０１，１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３が形成されている。ゲート絶縁層１０３上には、ゲート電極１０１，１０２のそれぞれに対応してチャネル層１０４，１０５が形成されている。そして、チャネル層１０４，１０５およびゲート絶縁層１０３の表面を被覆するように、チャネル保護層１０６が形成されている。
　チャネル保護層１０６上には、ゲート電極１０１およびチャネル層１０４に対応して、ソース電極１０７およびドレイン電極１０８が互いに間隔をあけて形成され、同様に、ゲート電極１０２およびチャネル層１０５に対応して、ソース電極１１０およびドレイン電極１０９が互いに間隔をあけて形成されている。
　各ソース電極１０７，１１０および各ドレイン電極１０８，１０９の下部には、チャネル保護層１０６を挿通してソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４が設けられている。ソース下部電極１１１およびドレイン下部電極１１２は、Ｚ軸方向下部において、チャネル層１０４に接触し、ソース下部電極１１４およびドレイン下部電極１１５は、Ｚ軸方向下部において、チャネル層１０５に接触している。
　また、ドレイン電極１０８とゲート電極１０２とは、ゲート絶縁層１０３およびチャネル保護層１０６を挿通して設けられたコンタクトプラグ１１３により接続されている。
　なお、ゲート電極１０１が図２のゲート電極Ｇ2に対応し、ソース電極１０７が図２のソース電極Ｓ2に対応し、ドレイン電極１０８が図２のドレイン電極Ｄ2に対応している。同様に、ゲート電極１０２が図２のゲート電極Ｇ1に対応し、ソース電極１１０が図２のソース電極Ｓ1に対応し、ドレイン電極１０９が図２のドレイン電極Ｄ1に対応している。よって、図３におけるＹ軸方向左側にスイッチングトランジスタ素子部Ｔｒ2が形成され、それよりもＹ軸方向右側に駆動トランジスタ素子部Ｔｒ1が形成されている。ただし、各トランジスタ素子部Ｔｒ1，Ｔｒ2の配置形態については、これに限定されるものではない。
　ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６の上を被覆するように、パッシベーション層１１６が形成されている。パッシベーション層１１６には、ソース電極１１０の上方の一部にコンタクト孔が開設され、当該コンタクト孔の側壁に沿うように上部電極１１７が設けられている。
　上部電極１１７は、Ｚ軸方向下部において、ソース電極１１０に接続され、上部の一部がパッシベーション層１１６の上に乗り上げた状態となっている。
　パッシベーション層１１６上には、層間絶縁層１１８が堆積されている。
　（２）ＥＬ素子部
　層間絶縁層１１８上には、サブピクセル単位でアノード１１９が設けられている。アノード１１９は、層間絶縁層１１８における上部電極１１７の上方に開設されたコンタクト孔を通して、上部電極１１７に接続されている。
　アノード１１９上には、ホール注入層１２０が形成され、ホール注入層１２０の端縁を被覆するようにバンク１２１が形成されている。バンク１２１の囲繞により、各サブピクセル１０ａに対応する開口が形成されている。
　バンク１２１により規定された開口内には、Ｚ軸方向下側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４が形成されている。ホール輸送層１２２は、Ｚ軸方向下部において、ホール注入層１２０に接触している。
　電子輸送層１２４上およびバンク１２１上を被覆するように、カソード１２５および封止層１２６が順に積層形成されている。カソード１２５については、表示パネル１０全体に連続した状態で形成され、ピクセル単位あるいは数ピクセル単位でバスバー配線に接続されている（図示を省略）。
　封止層１２６のＺ軸方向上方には、Ｚ軸方向下側の主面にカラーフィルタ層１２８および遮光層１２９が形成された基板１３０が配されており、接合層１２７により接合されている。
　（３）各部の構成材料
　図３に示す各部の構成材料について、一例を示す。
　（ｉ）基板１００，１３０
　基板１００，１３０の構成材料としては、例えば、ガラス基板、石英基板、シリコン基板、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀などの金属基板、ガリウム砒素基などの半導体基板、プラスチック基板等を採用することができる。
　プラスチック基板としては、熱可塑性樹脂、熱硬化性樹脂いずれの樹脂を用いてもよい。例えば、ポリエチレン、ポリプロピレン、エチレン－プロピレン共重合体、エチレン－酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド（ＰＩ）、ポリアミドイミド、ポリカーボネート、ポリ－（４－メチルベンテン－１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル－スチレン共重合体（ＡＳ樹脂）、ブタジエン－スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルスルホン（ＰＥＳ）、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうち１種、または２種以上を積層した積層体を用いることができる。
　（ｉｉ）ゲート電極１０１，１０２
　ゲート電極１０１，１０２としては、例えば、銅（Ｃｕ）とモリブデン（Ｍｏ）との積層体（Ｃｕ：２００［ｎｍ］＋Ｍｏ：２０［ｎｍ］）を採用している。ただし、ゲート電極１０１，１０２の構成については、これに限定されず、例えば、Ｃｕ、Ｃｕ／Ｗなどを採用することもできるし、次のような材料を採用することも可能である。
　それ以外に採用することが可能な材料としては、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属もしくはそれらの合金、または、酸化亜鉛、酸化スズ、酸化インジウム、酸化ガリウムなどの導電性金属酸化物もしくは酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化アルミニウム亜鉛（ＡＺＯ）、酸化ガリウム亜鉛（ＧＺＯ）などの導電性金属複合酸化物、または、ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレンなどの導電性高分子もしくはそれらに、塩酸、硫酸、スルホン酸などの酸、六フッ化リン、五フッ化ヒ素、塩化鉄などのルイス酸、ヨウ素などのハロゲン原子、ナトリウム、カリウムなどの金属原子などのドーパントを添加したもの、もしくは、カーボンブラックや金属粒子を分散した導電性の複合材料などが挙げられる。また、金属微粒子とグラファイトのような導電性粒子を含むポリマー混合物を用いてもよい。これらは、１種または２種以上を組み合わせて用いることもできる。
　（ｉｉｉ）ゲート絶縁層１０３
　ゲート絶縁層１０３としては、例えば、酸化シリコン（ＳｉＯ）と窒化シリコン（ＳｉＮ）との積層体（ＳｉＯ：８０［ｎｍ］＋ＳｉＮ：７０［ｎｍ］）を採用している。ただし、ゲート絶縁層１０３の構成は、これに限定されるものではなく、　ゲート絶縁層の構成材料としては、例えば、電気絶縁性を有する材料であれば、公知の有機材料や無機材料のいずれも用いることができる。
　有機材料としては、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、イミド系樹脂、ノボラック系樹脂などを用い形成することができる。
　また、無機材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルトなどの金属酸化物、窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタルなどの金属窒化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛などの金属複合酸化物が挙げられる。これらは、１ 種または２ 種以上組み合わせて用いることができる。
　さらに、表面処理剤（ODTS OTS HMDS βPTS）などでその表面を処理したものも含まれる。
　（ｉｖ）チャネル層１０４，１０５
　チャネル層１０４，１０５としては、アモルファス酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる層厚が５０［ｎｍ］の層を採用している。チャネル層１０４，１０５の構成材料は、これに限定されるものではなく、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）から選択される少なくとも一種を含む酸化物半導体を採用することができる。
　また、チャネル層１０４，１０５の層厚については、２０［ｎｍ］～２００［ｎｍ］の範囲とすることができ、チャネル層１０４とチャネル層１０５とで互いに層厚が異なるように設定することもできる。
　（ｖ）チャネル保護層１０６
　チャネル保護層１０６としては、酸化シリコン（ＳｉＯ）からなる層厚が１３０［ｎｍ］の層を採用している。チャネル保護層１０６の構成材料は、これに限定されるものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、あるいは酸化アルミニウム（ＡｌＯｘ）を用いることができる。また、上記のような材料を用いた層を複数積層することで構成することもできる。
　また、チャネル保護層１０６の層厚については、５０［ｎｍ］～５００［ｎｍ］の範囲とすることができる。
　（ｖｉ）ソース電極１０７，１１０、ドレイン電極１０８，１０９
　ソース電極１０７，１１０、ドレイン電極１０８，１０９としては、銅マンガン（ＣｕＭｎ）と銅（Ｃｕ）とモリブデン（Ｍｏ）の積層体（ＣｕＭｎ：２０［ｎｍ］＋Ｃｕ：３００［ｎｍ］＋Ｍｏ：２０［ｎｍ］）を採用している。
　なお、ソース電極１０７，１１０、ドレイン電極１０８，１０９の層厚については、１００［ｎｍ］～５００［ｎｍ］の範囲とすることができる。
　また、ソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４についても、同様の材料を用い構成することができる。さらに、ソース電極１０７とソース下部電極１１１、ドレイン電極１０８とドレイン下部電極１１２、ドレイン電極１０９とドレイン下部電極１１４、ソース電極１１０とソース下部電極１１５とを、それぞれ一体形成することもできる。
　（ｖｉｉ）パッシベーション層１１６
　本実施の形態に係る表示パネル１０では、下部絶縁層１１６１、バリア層１１６２、および上部絶縁層１１６３がＺ軸方向下側から順に積層されてなる積層構成を有する。
　下部絶縁層１１６１は、酸化シリコン（ＳｉＯ）からなる層厚が１００［ｎｍ］の層である。
　バリア層１１６２は、酸化アルミニウム（ＡｌＯｘ）からなる層厚が２５［ｎｍ］の層である。
　上部絶縁層１１６３は、窒化シリコン（ＳｉＮ）からなる層厚が３６０［ｎｍ］の層である。
　図３に示すように、バリア層１１６２は、下部絶縁層１１６１と上部絶縁層１１６３との間に介挿され、下部絶縁層１１６１は、ソース電極１１１，１１５およびドレイン電極１１２，１１４に接触している。
　ここで、酸化シリコンからなる下部絶縁層１１６１は、上記材料からなるソース電極１０７，１１０およびドレイン電極１０８，１０９との密着性に優れ、層中における水素の含有量が少ないことが望ましい。
　バリア層１１６２は、水分および水素の侵入を抑制し、酸化物半導体（ＩＧＺＯなど）からなるチャネル層１０４，１０５の劣化を抑制する機能を有する。水分および水素の侵入を抑制するという機能を付与するために、バリア層１１６２の層密度については、２．８０ｇ／ｃｍ3以上であることが望ましい。即ち、バリア層１１６２の層密度が２．８０ｇ／ｃｍ3未満になると、水分および水素の侵入を抑制する機能が急激に低下し、チャネル層１０４，１０５の劣化（シート抵抗値の低下）が顕著になる。
　また、バリア層１１６２の層密度については、３．２５ｇ／ｃｍ3以下とすることが望ましい。これは、上部電極１１７を形成するためのコンタクト孔を形成する際に、バリア層１１６２に対してはウェットエッチング法を用いるのであるが、層密度が３．２５ｇ／ｃｍ3を超える範囲では、エッチングレートがきわめて小さく、生産効率という観点から３．２５ｇ／ｃｍ3以下とすることが望ましい。
　なお、下部絶縁層１１６１については、上記材料の他、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）を用いることができ、上部絶縁層１１６３については、上記材料の他、酸化シリコン（ＳｉＯ）や酸窒化シリコン（ＳｉＯＮ）を用いることもできる。
　また、パッシベーション層１１６の層厚に関しては、２００［ｎｍ］～１０００［ｎｍ］の範囲とすることができ、６００［ｎｍ］以下とすることが望ましい。
　（ｖｉｉｉ）上部電極１１７
　上部電極１１７としては、銅（Ｃｕ）と酸化インジウムスズ（ＩＴＯ）との積層体（Ｃｕ：３００［ｎｍ］＋ＩＴＯ：７０［ｎｍ］）を採用している。なお、上部電極１１７の構成に用いる材料としては、これに限定されるものではなく、導電性を有する材料から適宜選択することが可能である。
　（ｉｘ）層間絶縁層１１８
　層間絶縁層１１８は、例えば、ポリイミド、ポリアミド、アクリル系樹脂材料などの有機化合物を用い形成されている。
　（ｘ）アノード１１９
　アノード１１９は、銀（Ａｇ）またはアルミニウム（Ａｌ）を含む金属材料から構成されている。トップエミッション型の本実施の形態に係る表示パネル１０の場合には、その表面部が高い反射性を有することが好ましい。
　なお、アノード１１９については、上記のような金属材料からなる単層構造だけではなく、金属層と透明導電層との積層体を採用することもできる。透明導電層の構成材料としては、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。
　（ｘｉ）ホール注入層１２０
　ホール注入層１２０は、例えば、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料からなる層である。なお、図３に示す本実施の形態に係る表示パネル１０では、金属酸化物からなるホール注入層１２０を構成することを想定しているが、この場合には、ＰＥＤＯＴなどの導電性ポリマー材料を用いる場合に比べて、ホールを安定的に、またはホールの生成を補助して、有機発光層１０８に対しホールを注入する機能を有し、大きな仕事関数を有する。
　ここで、ホール注入層１２０を遷移金属の酸化物から構成する場合には、複数の酸化数をとるためこれにより複数の準位をとることができ、その結果、ホール注入が容易になり駆動電圧を低減することができる。特に、酸化タングステン（ＷＯX）を用いることが、ホールを安定的に注入し、且つ、ホールの生成を補助するという機能を有するという観点から望ましい。
　（ｘｉｉ）バンク１２１
　バンク１２１は、樹脂等の有機材料を用い形成されており絶縁性を有する。バンク１２１の形成に用いる有機材料の例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等があげられる。バンク１２１は、有機溶剤耐性を有することが好ましい。さらに、バンク１２１は、製造工程中において、エッチング処理、ベーク処理など施されることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。
　なお、バンク１２１を親液性の材料を用い形成した場合には、バンク１２１の表面と発光層１２３の表面との親液性／撥液性の差異が小さくなり、発光層１２３を形成するために有機物質を含んだインクを、バンク１２１が規定する開口部内に選択的に保持させることが困難となってしまうためである。
　さらに、バンク１２１の構造については、図３に示すような一層構造だけでなく、二層以上の多層構造を採用することもできる。この場合には、層毎に上記材料を組み合わせることもできるし、層毎に無機材料と有機材料とを用いることもできる。
　（ｘｉｉｉ）ホール輸送層１２２
　ホール輸送層１２２は、親水基を備えない高分子化合物を用い形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
　（ｘｉｖ）発光層１２３
　発光層１２３は、上述のように、ホールと電子とが注入され再結合されることにより励起状態が生成され発光する機能を有する。発光層１２３の形成に用いる材料は、湿式印刷法を用い製膜できる発光性の有機材料を用いることが必要である。
　具体的には、例えば、特許公開公報（日本国・特開平５－１６３４８８号公報）に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、アンスラセン化合物、シアニン化合物、アクリジン化合物、８－ヒドロキシキノリン化合物の金属錯体、２－ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体などの蛍光物質で形成されることが好ましい。
　（ｘｖ）　電子輸送層１２４
　電子輸送層１２４は、カソード１２５から注入された電子を発光層１２３へ輸送する機能を有し、例えば、オキサジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ、Ｂｐｈｅｎ）などを用い形成されている。
　（ｘｖｉ）　カソード１２５
　カソード１２５は、例えば、酸化インジウムスズ（ＩＴＯ）若しくは酸化インジウム亜鉛（ＩＺＯ）などを用い形成される。本実施の形態のように、トップエミッション型の本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。光透過性については、透過率が８０［％］以上とすることが好ましい。
　（ｘｖｉｉ）封止層１２６
　封止層１２６は、発光層１２３などの有機層が水分に晒されたり、空気に晒されたりすることを抑制する機能を有し、例えば、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成される。また、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成された層の上に、アクリル樹脂、シリコーン樹脂などの樹脂材料からなる封止樹脂層を設けてもよい。
　封止層１２６は、トップエミッション型である本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。
　４．表示パネル１０の製造方法
　表示パネル１０の製造方法について、図４から図７を用い説明する。
　（１）ゲート電極１０１，１０２の形成
　図４（ａ）に示すように、基板１００のＺ軸方向上側の表面１００ａに、互いに間隔をあけたゲート電極１０１，１０２を形成する。ゲート電極１０１，１０２の形成は、具体的に次のように行うことができる。
　先ず、基板１００の表面１００ａに対して、メタルスパッタリング法を用いてＣｕからなる金属薄膜とＭｏからなる金属薄膜とを順に積層形成し、その上にホトリソグラフィー法を用いてレジストパターンを形成する。
　次に、ウェットエッチングを実施した後、レジストパターンを除去する。これにより、ゲート電極１０１，１０２の形成がなされる。
　（２）ゲート絶縁層１０３０およびチャネル層１０４，１０５の形成
　図４（ｂ）に示すように、ゲート電極１０１，１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３０を形成し、ゲート絶縁層１０３０の表面１０３０ａに互いに間隔をあけたチャネル層１０４，１０５を形成する。
　ゲート絶縁層１０３０の形成は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパッタリング法を用い、ＳｉＯからなる層とＳｉＮからなる層とを順に積層形成することでなされる。ゲート絶縁層１０３０の成膜条件は、例えば、成膜温度が３００［℃］～４００［℃］である。
　また、チャネル層１０４，１０５の形成は、スパッタリング法を用い、酸化物半導体膜を形成し、ホトリソグラフィー法およびウェットエッチング法を用いてパターニングすることでなされる。
　（３）チャネル保護層１０６０の形成
　図４（ｃ）に示すように、チャネル層１０４，１０５およびゲート絶縁層１０３０の表面１０３０ａを被覆するように、チャネル保護層１０６０を積層形成する。
　チャネル保護層１０６０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用い、ＳｉＯからなる層を積層形成し、成膜後にドライエアまたは酸素雰囲気下で、成膜温度以上の温度でアニール処理を実行することでなされる。チャネル保護層１０６０の成膜は、３００［℃］以下の成膜温度で実施する。
　なお、アニール処理は、チャネル層１０４，１０５中の酸素欠陥を修復し、半導体特性を維持するためになされる。
　（４）ソース電極１０７，１１０およびドレイン電極１０８，１０９の形成
　図４（ｃ）、（ｄ）に示すように、チャネル保護層１０６０の表面１０６０ａに、ソース電極１０７，１１０およびドレイン電極１０８，１０９を形成する。また、ソース電極１０７，１１０およびドレイン電極１０７，１１０に各々に対応してソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４およびコンタクトプラグ１１３を形成する。
　先ず、チャネル保護層１０６０の該当部分にコンタクト孔をあける。コンタクト孔の形成は、ホトリソグラフィー法を用いパターン形成した後、ドライエッチング法を用いエッチングを実行することでなされる。
　次に、スパッタリング法を用い、ＣｕＭｎからなる金属薄膜と、Ｃｕからなる金属薄膜と、Ｍｏからなる金属薄膜とを順に積層する。そして、ホトリソグラフィー法およびウェットエッチング法を用い、ソース電極１０７，１１０およびドレイン電極１０８，１０９をパターニング形成する。
　なお、チャネル保護層１０６へのソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４およびコンタクトプラグ１１３については、金属薄膜の成膜に先行して形成しておいてもよいし、金属薄膜の成膜の際に形成することとしてもよい。
　（５）下部絶縁層１１６１０およびバリア層１１６２０および上部絶縁層１１６３０の形成
　図５（ａ）に示すように、ソース電極１０７，１０８およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように、下部絶縁層１１６１０と、バリア層１１６２０と、上部絶縁層１１６３０とを順に積層形成する。
　下部絶縁層１１６１０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いて成膜した後、ドライエアあるいは酸素雰囲気下でアニール処理を行うことでなされる。チャネル層１０４，１０５については、成膜の際に真空下に置かれることにより酸素が欠損して低抵抗化するが、成膜後にアニール処理を施すことによりチャネル層１０４，１０５の高抵抗状態への回復がなされる。
　バリア層１１６２０の形成は、ＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、あるいはスパッタリング法を用い成膜することでなされる。なお、バリア層１１６２０の層厚については、１００［ｎｍ］以下とすることが望ましい。これは、層厚が厚すぎると加工時間が長くなってしまうためである。
　上部絶縁層１１６３０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
　（６）パッシベーション層１１６へのコンタクト孔１１６ａの開設
　図５（ｂ）に示すように、パッシベーション層１１６におけるソース電極１１０上の箇所に、コンタクト孔１１６ａを開設する。コンタクト孔１１６ａは、その底部にソース電極１１０の表面１１０ａが露出するように形成される。コンタクト孔１１６ａの開設は、次のように実行される。
　図７（ａ）に示すように、ドライエッチング法を用い、上部絶縁層１１６３に孔１１６３ａを開設する。孔１１６３ａにおいては、その底部にバリア層１１６２０の表面１１６２０ａが露出する。ドライエッチング条件は、例えば、次のような条件とすることができる。
　ＣＦ4／Ｏ2＝１０８０／１２０［ｓｃｃｍ］
　Ｐｒｅｓｓｕｒｅ＝３０［ｍＴｏｒｒ］
　ＩＣＰ／Ｂｉａｓ＝３０００／３０００［Ｗ］
　次に、図７（ｂ）に示すように、ウェットエッチング法を用い、バリア層１１６２に孔１１６２ａを開設する。孔１１６２ａにおいては、その底部に下部絶縁層１１６１０の表面１１６１０ａが露出する。ウェットエッチングは、ＰＡＮ（リン酸／酢酸／硝酸）系エッチャントを用いた。
　次に、図７（ｃ）に示すように、ドライエッチング法を用い、下部絶縁層１１６１に孔を開設して、コンタクト孔１１６ａを完成させる。上述のように、コンタクト孔１１６ａにおいては、その底部にソース電極１１０の表面１１０ａが露出する。ドライエッチング条件は、例えば、次のような条件とすることができる。
　ＣＦ4／Ｏ2＝１０８０／１２０［ｓｃｃｍ］
　Ｐｒｅｓｓｕｒｅ＝３０［Ｐａ］
　ＩＣＰ／Ｂｉａｓ＝３０００／３０００［Ｗ］
　以上のようにして、パッシベーション層１１６へのコンタクト孔１１６ａの開設がなされる。
　（７）上部電極１１７および層間絶縁層１１８の形成
　図５（ｃ）に示すように、パッシベーション層１１６に開設されたコンタクト孔１１６ａの内壁に沿って上部電極１１７を形成する。上部電極１１７の上部は、その一部が上部絶縁層１１６３上に配される。そして、上部電極１１７およびパッシベーション層１１６を被覆するように、層間絶縁層１１８０を積層形成する。
　上部電極１１７の形成は、スパッタリング法を用い、金属膜を成膜した後、ホトリソグラフィー法およびウェットエッチング法を用いパターニングすることがなされる。
　また、層間絶縁層１１８０の形成は、上記有機材料を塗布し、表面を平坦化することによりなされる。
　（８）アノード１１９の形成
　図５（ｄ）に示すように、層間絶縁層１１８０における上部電極１１７上にコンタクト孔を開設し、アノード１１９を形成する。
　アノード１１９の形成は、スパッタリング法あるいは真空蒸着法などを用い金属膜を形成した後、ホトリソグラフィー法およびエッチング法を用いパターニングすることでなされる。なお、アノード１１９は、上部電極１１７と電気的に接続された状態となる。
　（９）ホール注入層１２０およびバンク１２１の形成
　図６（ａ）に示すように、アノード１１９上に対して、ホール注入層１２０を形成し、その縁部を覆うようにバンク１２１を形成する。バンク１２１は、各サブピクセルを規定する開口１２１ａを囲繞し、その底部にホール注入層１２０の表面１２０ａが露出するように設けられる。
　ホール注入層１２０は、スパッタリング法を用い酸化金属（例えば、酸化タングステン）からなる膜を形成した後、ホトリソグラフィー法およびエッチング法を用い各サブピクセル単位にパターニングすることで形成される。
　バンク１２１の形成は、先ず、ホール注入層１２０上に、スピンコート法などを用い、バンク１２１の構成材料（例えば、感光性樹脂材料）からなる膜を積層形成する。そして、樹脂膜をパターニングして開口１２１ａを開設する。開口部１２１ａの形成は、樹脂膜の上方にマスクを配して露光し、その後で現像することによりなされる。
　（１０）ホール輸送層１２２、発光層１２３、および電子輸送層１２４の形成
　図６（ｂ）に示すように、バンク１２１で規定された各開口部１２１ａ内に、ホール注入層１２０側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４を積層形成する。
　ホール輸送層１２２の形成は、印刷法を用い、構成材料を含むインクをバンク１２１により規定される開口部１２１ａ内に塗布した後、焼成することによりなされる。同様に、発光層１２３についても、印刷法を用い、構成材料を含むインクをホール輸送層１２２の上に塗布した後、焼成することにより形成される。
　（１１）カソード１２５および封止層１２６の形成
　図６（ｂ）、（ｃ）に示すように、電子輸送層１２３およびバンク１２１の頂部１２１ｂを被覆するように、カソード１２５および封止層１２６を順に積層形成する。
　カソード１２５および封止層１２６は、スパッタリング法などを用い形成できる。
　この後、カラーフィルタ－層１１２８などが形成された基板１３０を、接合層１２７を間に介挿して張り合わせ表示パネル１０が完成する。
　５．効果
　本実施の形態に係る表示パネル１０が備えるＴＦＴ装置では、チャネル層１０４，１０５が酸化物半導体（ＩＧＺＯ）から形成されているので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
　また、表示パネル１０が備えるＴＦＴ装置では、パッシベーション層１１６が第１層としての下部絶縁層１１６１、第２層としてのバリア層１１６２、および第３層としての上部絶縁層１１６３からなる積層構成を有する。このうち、バリア層１１６２が酸化アルミニウムからなる層であるため、水分および水素の侵入を抑制（バリア）し、ＩＧＺＯからなるチャネル層１０４，１０５の保護（劣化抑制）を図ることができる。
　また、本実施の形態に係る表示パネル１０が備えるＴＦＴ装置では、パッシベーション層１１６を少なくともバリア層１１６２の上下を下部絶縁層１１６１および上部絶縁層１１６３で挟んでなる積層構成としているので、パッシベーション層１１６へのコンタクト孔１１６ａの開設にあたり、歩留まりの低下を招き難い。即ち、パッシベーション層１１６の下部絶縁層１１６１および上部絶縁層１１６３への孔の開設にはドライエッチング法を採用し、バリア層１１６２への孔の開設にはウェットエッチング法を採用することができる（図７（ａ）、（ｂ）、（ｃ）を参照）。このとき、各層１１６１～１１６３の各々のエッチングの際に、下地となる層に対するエッチング選択比が大きく、オーバーエッチングをかけて各層１１６１～１１６３のエッチングを完全に完了した状態でその下層のエッチングを開始することができる。
　従って、上記構成を採用することにより、ＩＧＺＯからなるチャネル層１０４，１０５の劣化を抑制しながら、高い歩留まりでの生産が可能である。
　［実施の形態２］
　本発明の実施の形態２に係る表示パネル３０の構成について、図８を用い説明する。図８では、表示パネル３０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図８においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図８に示すように、本実施の形態に係る表示パネル３０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように、層間絶縁層３３１が形成されており、パッシベーション層３１６は、その上に形成されている。ソース電極１１０に接続される上部電極３１７は、層間絶縁層３３１に開設されたコンタクト孔の内壁に沿って形成されており、上部の一部が層間絶縁層３３１とパッシベーション層３１６との間の境界部分に介挿されている。
　本実施の形態においても、パッシベーション層３１６は、Ｚ軸方向下側から順に、下部絶縁層３１６１、バリア層３１６２、および上部絶縁層３１６３が積層されてなる積層構成を有し、バリア層３１６２がアルミニウムの化合物からなる層（例えば、酸化アルミニウムからなる層）で構成されている。また、下部絶縁層３１６１および上部絶縁層３１６３は、それぞれ酸化シリコン、窒化シリコン、あるいは酸窒化シリコンからなる。
　パッシベーション層３１６の上には、層間絶縁層３１８を介してアノード３１９が形成されている。アノード３１９は、層間絶縁層３１８およびパッシベーション層３１６に開設されたコンタクト孔を介して上部電極３１７に電気的に接続されている。
　本実施の形態に係る表示パネル３０が備えるＴＦＴ装置でも、チャネル層１０４，１０５が酸化物半導体（ＩＧＺＯ）から形成されているので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
　また、表示パネル３０が備えるＴＦＴ装置でも、パッシベーション層３１６が、酸化アルミニウムなどのアルミニウムの化合物からなるバリア層３１６２を有するため、水分および水素の侵入を抑制（バリア）し、ＩＧＺＯからなるチャネル層１０４，１０５の保護（劣化抑制）を図ることができる。
　また、本実施の形態に係る表示パネル３０が備えるＴＦＴ装置でも、パッシベーション層３１６を上記同様の積層構成としているので、パッシベーション層３１６へのコンタクト孔の開設にあたり、歩留まりの低下を招き難い。
　従って、上記構成を採用することにより、ＩＧＺＯからなるチャネル層１０４，１０５の劣化を抑制しながら、高い歩留まりでの生産が可能である。
　［実施の形態３］
　本発明の実施の形態３に係る表示パネル５０の構成について、図９を用い説明する。図９においても、表示パネル５０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図９においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図９に示すように、本実施の形態に係る表示パネル５０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように形成されたパッシベーション層５１６が、５層構成を有している。具体的には、Ｚ軸方向下側から順に、ＳｉＯからなる下部絶縁層５１６１、アルミニウムの化合物（例えば、ＡｌＯｘ）からなるバリア層５１６２、ＳｉＯからなる上部絶縁層５１６３、ＳｉＮからなる上部絶縁層５１６４、およびＳｉＮからなる上部絶縁層５１６５の積層構成を有する。
　上部電極５１７は、下部絶縁層５１６１、バリア層５１６２、上部絶縁層５１６３、および上部絶縁層５１６４に開設されたコンタクト孔の内壁に沿って形成され、上部の一部が上部絶縁層５１６４と上部絶縁層５１６５との間に界面部分に介挿されている。
　パッシベーション層５１６上には、層間絶縁層５１８を介してアノード５１９が形成されており、アノード５１９は、層間絶縁層５１８および上部絶縁層５１６５に開設されたコンタクト孔を通り上部電極５１７に電気的に接続されている。
　本実施の形態に係るＴＦＴ装置の構成では、上記実施の形態１，２と同様の効果を得ることができるとともに、更になる防湿性の向上を図ることができる。即ち、上部電極５１７の上にもＳｉＮからなる上部絶縁層５１６５を積層することで、一層の防湿性向上を図ることができる。
　［実施の形態４］
　本発明の実施の形態４に係る表示パネル７０の構成について、図１０を用い説明する。図１０においても、表示パネル７０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図１０においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図１０に示すように、本実施の形態に係る表示パネル７０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように形成されたパッシベーション層７１６が、４層構成を有している。具体的には、Ｚ軸方向下側から順に、ＳｉＯからなる下部絶縁層７１６１、アルミニウムの化合物（例えば、ＡｌＯｘ）からなるバリア層７１６２、ＳｉＮからなる上部絶縁層７１６３、ＳｉＮからなる上部絶縁層７１６４の積層構成を有する。
　本実施の形態に係るＴＦＴ装置では、上部絶縁層７１６４の密度が、上部絶縁層７１６３の密度よりも低くなっており、これによりコンタクト孔の開設に際してのテーパ化が容易となっている。
　上部電極７１７は、下部絶縁層７１６１、バリア層７１６２、上部絶縁層７１６３に開設されたコンタクト孔を望む内壁に沿って形成され、上部の一部が上部絶縁層７１６４と層間絶縁層７１８との間に界面部分に介挿されている。
　パッシベーション層７１６上には、層間絶縁層７１８を介してアノード７１９が形成されており、アノード７１９と上部電極７１７との接続形態については、上記同様である。
　本実施の形態に係るＴＦＴ装置の構成では、上記実施の形態１，２，３と同様の効果を得ることができる。
　［実施の形態５］
１．構成
　本発明の実施の形態５に係る表示パネル８０の構成について、図１１を用い説明する。図１１においても、表示パネル８０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図１１においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
　図１１に示すように、本実施の形態に係る表示パネル８０では、上記実施の形態１～４に対して、各電極８０２，８０９，８１０，８１４，８１５，８１７の構成材料が異なっている。具体的には、ゲート電極８０２は、基板１００の側（Ｚ軸方向下側）から、モリブデン（Ｍｏ）と銅（Ｃｕ）とが順に積層された積層構造を有する。
　ソース電極８１０、ドレイン電極８０９、ソース下部電極８１５、およびドレイン下部電極８１４は、それぞれが基板１００の側（Ｚ軸方向下側）から、モリブデン（Ｍｏ）、銅（Ｃｕ）、およびマンガン－銅（ＣｕＭｎ）が順に積層されてなる積層構造を有する。
　また、上部電極８１７は、基板１００の側（Ｚ軸方向下側）から、酸化インジウムスズ（ＩＴＯ）、モリブデン（Ｍｏ）、および銅（Ｃｕ）が順に積層されてなる積層構造を有する。即ち、本実施の形態に係る表示パネル８０では、ＴＦＴ層における電極および配線が、Ｃｕ系材料を用い形成されている。これは、電気抵抗の低いＣｕ系材料を電極および配線の材料として用いることにより、パネルの大型化によって配線帳が増大した場合にも、電圧パルスの伝搬遅れを抑制することができ、画像表示ムラの抑制を可能とするためである。なお、配線抵抗に関しては、次の文献を参考とすることができる。
　（参考文献）　「Ｐ-３３：Ｃｕ－Ｍｎ　Ｅｌｅｃｔｒｏｄｅｓ　ｆｏｒ　ａ-Ｓｉ　ＴＦＴ　ａｎｄ　Ｉｔｓ　Ｅｌｅｃｔｒｉｃａｌ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、Ｊｕｎｉｉｃｈｉ　Ｋｏｉｋｅ等、ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ　Ｖｏｌｕｍｅ　４１、Ｉｓｓｕｅ　１、ｐａｇｅｓ　１３４３－１３４６．Ｍａｙ　２０１０、
　各電極８０２，８０９，８１０，８１７の構成材料および層厚の一例を示しておく。
・ゲート電極８０２　Ｃｕ／Ｍｏ＝２００［ｎｍ］／２０［ｎｍ］
・ソース電極８１０・ドレイン電極８０９　ＣｕＭｎ／Ｃｕ／Ｍｏ＝２０［ｎｍ］／３００［　　ｎｍ］／２０［ｎｍ］
・上部電極８１７　Ｃｕ／Ｍｏ／ＩＴＯ＝３００［ｎｍ］／３０［ｎｍ］／７０［ｎｍ］
　次に、本実施の形態に係る表示パネル８０では、ＴＦＴ層におけるパッシベーション層８１６が、基板１００の側（Ｚ軸方向下側）から、下部絶縁層８１６１、バリア層８１６２、および上部絶縁層８１６３が順に積層された積層構造を有する。下部絶縁層８１６１は酸化シリコン（ＳｉＯ）からなり、バリア層８１６２は酸化アルミニウム（ＡｌＯｘ）からなる。また、上部絶縁層８１６３は、基板１００の側（Ｚ軸方向下側）から、酸化シリコン（ＳｉＯ）および窒化シリコン（ＳｉＮ）が順に積層された積層構造を有する。
２．パッシベーション層８１６を構成する各層８１６１～８１６３の層厚およびプロセス条件　　
　上記のように、本実施の形態に係る表示パネル８０においては、ＴＦＴ層における各電極８０２，８０９，８１０，８１４，８１５，８１７についてＣｕ系材料を用い構成するのであるが、このためにＴＦＴ層におけるパッシベーション層８１６の下部絶縁層８１６１および上部絶縁層８１６３の層厚およびプロセス条件を規定することが必要である。以下では、構成層ごとに説明する。
（１）下部絶縁層８１６１
　　（ｉ）層厚
　下部絶縁層８１６１の層厚については、２００［ｎｍ］以上確保することが望ましい。
　図１２（ａ）に示すように、下部絶縁層の層厚を５０［ｎｍ］とした場合にはコンタクト孔底のコーナー部分において、上部電極に鬆が入ってしまう。本発明者等の確認によると、下部絶縁層の層厚を５０［ｎｍ］とした場合には、１２０［ｎｍ］の鬆が入った。同様に、図１２（ｂ）に示すように、下部絶縁層の層厚を１００［ｎｍ］とした場合にも、上部電極に鬆が入った。この場合の鬆の長さは、６０［ｎｍ］であった。
　一方、図１２（ｃ）に示すように、下部絶縁層の層厚を２００［ｎｍ］とした場合には、上部電極に鬆が入ることはなかった。
　本発明者等は、上記のように、下部絶縁層の層厚と上部電極への鬆が入るか否かに相関があることを見出したが、そのメカニズムについて検討した。これについて、図１３を用い説明する。
　図１３（ａ）、（ｂ）に示すように、スパッタリング法を用い上部電極を成膜しようとするときには、矢印で示すような金属粒子の飛行経路を有する。そして、成膜をして行くとき、下部絶縁層８６６１におけるコンタクト孔を望む側壁８６６１ａに対しては、コンタクト孔の深さ方向（Ｚ軸方向）の中央部分に金属粒子が集まる。これは、側壁８６６１ａに付着した金属粒子のマイグレーションによるものである。これより、図１３（ａ）に示すように、側壁８６６１ａの中央部での金属の堆積が進み、矢印Ａで指し示す側壁８６６１ａの下部（コーナー部分）への金属粒子の飛行経路が遮られてしまう。下部絶縁層８６６１の層厚が薄い場合に生じる上部電極の鬆は、このように発生するものと考えられる。
　一方、図１３（ｂ）に示すように、層厚を２００［ｎｍ］以上とした下部絶縁層８１６１を採用する場合には、コンタクト孔を望む側壁８１６１ａのＺ軸方向高さも高くなる。このため、側壁８１６１ａの中央部分での金属粒子の堆積が同様に進んだ場合にあっても、金属粒子の飛行経路が遮られてしまうことがない。よって、下部絶縁層８１６１の層厚を２００［ｎｍ］以上確保した場合には、上部電極に鬆が入らないと考えられる。
　以上より、デバイスとしての機能を保証するという観点から、下部絶縁層８１６１の層厚を２００［ｎｍ］以上とすることが望ましい。
　なお、上部電極８１７への鬆の発生を抑制するという観点からは、下部絶縁層８１６１の層厚は２００［ｎｍ］以上確保すれば、厚いほうがよいといえる。また、チャネル層１０４，１０５に対する、バリア層８１６２の層中、およびバリア層８１６２を挟んでいる層との界面に発生する固定電荷の影響を抑制するという観点からも厚いほうがよい。
　しかしながら、下部絶縁層８１６１の層厚を厚くしようとすると、それだけ成膜およびコンタクト孔の開設などのために時間を要することになる。よって、製造コストの低減という観点からは、下部絶縁層８１６１の層厚を６００［ｎｍ］以下とすることが望ましい。
　　（ｉｉ）成膜条件
　　《温度》　成膜温度については、２３０［℃］以下とすることが望ましい。これは、仮に２３０［℃］よりも高い高温成膜を行った場合には、ソース電極８１０およびドレイン電極８０９のそれぞれのＣｕＭｎ中のＭｎが析出してしまい、ソース電極８１０およびドレイン電極８０９の表面があれるためである。そして、ソース電極８１０およびドレイン電極８０９の表面があれた場合には、下部絶縁層８１６１との密着性が悪化し、また、上部電極８１７とのコンタクト特性も悪化する。以上より、下部絶縁層８１６１の成膜温度は、２３０［℃］以下とすることが望ましい。
　　《ガス》　用いるガスについては、亜酸化窒素ガス（Ｎ2Ｏ）のアルゴンガス（Ａｒ）での希釈を行わないことが望ましい。一般に、コスト低減のためにＮ2ＯをＡｒで希釈することが行われている。
　しかし、Ａｒを採用した場合には、成膜時における高エネルギＡｒ衝突により、Ａｒがチャネル保護層１０６を貫通してチャネル層１０５に到達し、チャネル層１０５にダメージを与える。
　また、シランガス（ＳｉＨ4）の流量については、ＳｉＨ4／（ＳｉＨ4＋Ｎ2Ｏ）＜１．１［％］の関係を充足するように規定することが望ましい。これは、ＳｉＨ4の流量を絞り、下部絶縁層８１６１中の水素（Ｈ）量、および成膜時における水素（Ｈ）によるダメージを低減するためである。
　　《コンタクト孔加工》　コンタクト孔加工は、ＣＦ4／Ｏ2ガス系によるテーパーエッチングおよびエッチングで実行する。これについては、上記実施の形態１の記載を参照。
（２）上部絶縁層８１６３
　　（ｉ）層厚
　上述のように、本実施の形態に係るパッシベーション層８１６では、上部絶縁層８１６３が基板１００の側から、ＳｉＯ層とＳｉＮ層が順に積層されてなる積層構造を採用している。上部絶縁層８１６３におけるＳｉＯ層の層厚は、１００［ｎｍ］以上であって、ＳｉＮ層の層厚は、２００［ｎｍ］以上であることが望ましい。これは、ソース電極８１０・ドレイン電極８０９と上部電極８１７間における耐圧２００［Ｖ］以上を確保するという観点からである。
　本発明者等は、上部絶縁層におけるＳｉＯ層の層厚とＳｉＮ層の層厚との組み合わせについて、４種類のサンプルを作製し、ソース電極・ドレイン電極と上部電極との間での耐圧を測定した。その結果を図１４（ａ）～（ｄ）に示す。なお、本測定に用いたＳｉＯ層およびＳｉＮ層は、２９０［℃］の成膜温度で成膜したものである。成膜温度を変えた場合には、各層の膜質も変わるため、各層の層厚と耐圧との関係も変わることを予め断っておく。
　（ａ）ＳｉＮ層なし
　　ＳｉＯ層＝２６０［ｎｍ］
　（ｂ）ＳｉＮ層＝１００［ｎｍ］
　　ＳｉＯ層＝１００［ｎｍ］
　（ｃ）ＳｉＮ層＝１００［ｎｍ］
　　　ＳｉＯ層＝２００［ｎｍ］
　（ｄ）ＳｉＮ層＝２００［ｎｍ］
　　　ＳｉＯ層＝１００［ｎｍ］
　なお、耐圧の測定に際しては、パネル内の８か所の測定点におけるリーク電流の測定を行った。
　図１４（ａ）に示すように、上部絶縁層をＳｉＯ層のみから構成した場合には、耐圧が４０［Ｖ］以下となった。図１４（ｂ）、（ｃ）に示すように、上部絶縁層をＳｉＮ層とＳｉＯ層との積層構造とした場合には、それぞれの耐圧が６０［Ｖ］以上、８０［Ｖ］以上となった。
　一方、図１４（ｄ）に示すように、上部絶縁層におけるＳｉＮ層の層厚を２００［ｎｍ］とし、ＳｉＯ層の層厚を１００［ｎｍ］とした場合には、耐圧が２００［Ｖ］以上となり、大型パネルを想定する場合においても十分な耐圧性能を確保することができる。
　ここで、図１５に示すように、パッシベーション層８１６を構成する各層８１６１～８１６３の層厚ｔ１～ｔ３は、例えば、次のように規定される。
　下部絶縁層（ＳｉＯ層）８１６１／ｔ1＝２００［ｎｍ］
　バリア層（ＡｌＯｘ層）８１６２／ｔ2＝３０［ｎｍ］
　上部絶縁層（ＳｉＮ層／ＳｉＯ層）８１６３／ｔ3≧３００［ｎｍ］（ＳｉＮ層の層厚が２００［ｎｍ］以上で、ＳｉＯ層の層厚が１００［ｎｍ］以上）
　上記において、下部絶縁層８１６１は、ＳｉＯから構成されているため、且つ、低温（＜２３０［℃］）で成膜する必要があり、これより高品質の膜を形成することができず、パッシベーション層８１６の耐圧に対して大きくは寄与しない。また、バリア層８１６２については、その層厚が３０［ｎｍ］と極薄いため、同様にパッシベーション層８１６の耐圧には大きくは寄与しない。
　一方、図１４（ｄ）に示すように、上部絶縁層８１６３のＳｉＮ層の層厚は、パッシベーション層８１６の耐圧に大きく寄与する。よって、パッシベーション層８１６における上部絶縁層８１６３、特にＳｉＮ層の層厚については、耐圧の確保という観点から２００［ｎｍ］以上確保することが望ましい。
　　（ｉｉ）成膜条件
　　《温度》　成膜温度については、２３０［℃］よりも高く、３００［℃］未満であることが望ましい。これは、パッシベーション層８１６におけるバリア層８１６２と上部絶縁層８１６３との密着性の観点、およびソース電極８１０・ドレイン電極８０９の変形抑制の観点の両方を考慮するためである。
　先ず、バリア層８１６２と上部絶縁層８１６３との密着性についての測定結果を、図１６（ａ）、（ｂ）を用い説明する。図１６（ａ）は、２３０［℃］の成膜温度の場合、図１６（ｂ）は、２９０［℃］の成膜温度の場合の、それぞれにおけるバリア層８１６２と上部絶縁層８１６３との間の“膜浮”の発生の有無を示すコンタクト孔形成後における顕微鏡写真である。成膜温度以外の成膜条件は、次の通りである。
　・下部絶縁層８１６１：ＳｉＯ＝２００［ｎｍ］、２３０［℃］成膜
　・バリア層８１６２：ＡｌＯｘ＝３０［ｎｍ］、室温成膜
　・上部絶縁層８１６３：ＳｉＮ／ＳｉＯ＝２００［ｎｍ］／１００［ｎｍ］
　・上部絶縁層８１６３形成後のアニール：３００［℃］、１［ｈｒ．］、ドライエア雰囲気下
　なお、本実施の形態では、上部絶縁層８１６３の形成後にアニール処理を実施する。これは、酸化シリコン、窒化シリコン、または酸窒化シリコン、あるいはそれらの積層膜で構成される膜の成膜中においては、基板が真空化におかれる。このため、酸化物半導体からなるチャネル層１０５の酸素が欠損し、低抵抗化するが、上部絶縁層８１６３の形成後にアニールを実行することにより、チャネル層１０５の高抵抗状態を維持できるためである。また、下層に形成された各電極８０２，８０９，８１０などの変形を防ぐこともできるためである。
　図１６（ａ）に示すように、成膜温度を２３０［℃］とした場合には、コンタクト孔の形成後において、バリア層と上部絶縁層との間に膜浮が発生する確率が高くなる。図１６（ａ）におけるコンタクト孔回りの白くなった部分が膜浮を生じた個所である。
　一方、図１６（ｂ）に示すように、成膜温度を２９０［℃］とした場合には、コンタクト孔の形成後においても、バリア層８１６２と上部絶縁層８１６３との間での膜浮の発生はなかった。
　なお、図では示していないが、成膜温度を２３０［℃］よりも高くした場合には、膜浮の発生確率は低いものとなることを確認している。特に、成膜温度を２５０［℃］以上とすれば、実用的に問題を生じないレベルとすることができる。
　次に、成膜温度を３００［℃］以上とした場合の問題点について、図１７を用い説明する。
　図１７は、３００［℃］の温度で上部絶縁層を成膜した場合の、顕微鏡写真である。図１７に示すように、３００［℃］の温度で成膜した場合には、ソース電極およびドレイン電極におけるＣｕがマイグレーションを起こして変形する（Ｃｕ変形部）。これにより、変形したＣｕがパッシベーション層を突き破り、その上に形成される上部電極と短絡を生じることになる。
　以上より、パッシベーション層８１６における上部絶縁層８１６３の成膜温度は、３００［℃］未満とすることが望ましい。
　　（ｉｉｉ）上部絶縁層におけるＳｉＮ層の膜質および層厚と、チャネル層１０５の抵抗との関係
　本実施の形態では、パネルの大型化にも対応できるように、配線抵抗を低く抑えるために各電極８０２，８０９，８１０，８１４，８１５，８１７の構成材料としてＣｕ系の材料を用いている。このようにＣｕ系の材料を用い各電極８０２，８０９，８１０，８１４，８１５，８１７の形成を行った場合には、その中の水素（Ｈ）の拡散係数が大きいという問題がある。具体的には、３００［℃］での水素（Ｈ）の拡散係数は、～１０-6［ｃｍ2／ｓ］であって、同温度条件下におけるＭｏ中の水素（Ｈ）の拡散係数～１０-7［ｃｍ2／ｓ］と比べて一桁大きい。このように、電極中のＣｕを伝搬してチャネル層１０５に水素（Ｈ）が到達した場合には、チャネル層１０５のキャリア濃度が上昇し、抵抗を低下させることとなる。よって、トランジスタのＶｔｈをマイナス側へとシフトさせる結果を招く。このような水素（Ｈ）伝搬に関するメカニズムについては、例えば、次のような文献を参考とすることができる。
　（参考文献）「Ｄｉｆｆｕｓｉｏｎ　ｏｆ　Ｈｙｄｒｏｇｅｎ　ｉｎ　Ｍａｔｅｒｉａｌｓ」、Ｈ．Ｗｉｐｆ、Ｔｏｐｉｃｓ　ｉｎ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ、Ｖｏｌ．７３、Ｓｐｒｉｎｇｅｒ－Ｖｅｒｌａｇ　Ｂｅｒｌｉｎ　Ｈｅｉｄｅｌｂｅｒｇ　１９９７
　上部絶縁層におけるＳｉＮ層からは、コンタクト孔の形成の後に種々の熱処理の実行により水素（Ｈ）が脱離し拡散する。そして、拡散した水素（Ｈ）は、コンタクト孔を望む側壁に沿って形成されたＣｕ系の電極などを伝搬してチャネル層まで到達してしまうことがある。このような水素（Ｈ）の伝搬メカニズムについて、２つの具体的を用い説明する。
　先ず、一つ目の例は、図１８（ａ）に示すように、パッシベーション層８２６が４層８２６１～８２６４から構成され、Ｚ軸方向上部の上部絶縁層８２６４がＳｉＮからなる。パッシベーション層８２６に対してコンタクト孔８２６ａを開設し、当該部分に上部電極の一部としてのＩＴＯ層８２７を形成する。ここで、ＩＴＯ層８２７に対しては、それよりも上層の層を積層する前の段階で結晶化工程を実行することが必要となり、当該工程で熱処理が実行されることになる。
　ＩＴＯ層８２７の結晶化工程での熱処理は、例えば、２５０［℃］、３０［ｍｉｎ．］、ドライエア雰囲気という条件下で実行される。そして、この熱処理の実行時において、図１８（ａ）に示すように、上部絶縁層８２６４を構成するＳｉＮから脱離した水素（Ｈ）が、ＩＴＯ、ソース電極８１０、ソース下部電極８１５を伝搬して、酸化物半導体からなるチャネル層１０５まで拡散する。その結果、チャネル層１０５を構成する酸化物半導体が水素（Ｈ）により還元され、電気抵抗の低下を招く結果となる。
　次に、二つ目の例としては、図１８（ｂ）に示すように、ＴＦＴ層の上部電極８３７を形成し、その上を覆うように層間絶縁層８３８を堆積した後、層間絶縁層８３８にコンタクト孔８３８ａを開設する。このコンタクト孔８３８ａは、上部電極８３７とアノードとの接続を図るためのものである。ここで、上部電極８３７については、上記実施の形態５に係る上部電極８１７と同様に、Ｃｕ系の材料を含み構成されている。
　図１８（ｂ）のように、層間絶縁層８３８にコンタクト孔８３８ａを開設した後に熱処理を実行することになる。熱処理の条件は、例えば、２５０［℃］、１［ｈｒ．］である。このように層間絶縁層８３８に対する熱処理（ベーク）の実行に際して、上部絶縁層８２６４のＳｉＮから脱離した水素（Ｈ）が、上部電極８３７、ソース電極８１０、ソース下部電極８１５を伝搬して、酸化物半導体からなるチャネル層１０５まで拡散する。その結果、この熱処理の実行によっても、チャネル層１０５を構成する酸化物半導体が水素（Ｈ）により還元され、電気抵抗の低下を招く結果となる。
　以上より、上部絶縁層におけるＳｉＮ中の水素濃度（Ｓｉ-Ｈ／Ｎ－Ｈの結合比）については、低くする必要があることが分かる。
　また、上部絶縁層の層厚を増やせば、ソース電極・ドレイン電極と上部電極との間の耐圧向上を図ることができるが、上部絶縁層中におけるトータルでの水素（Ｈ）量が増加してしまうことになるため、必要以上に層厚を厚くすることは好ましくない。
　　（ｉｖ）上部絶縁層の膜質と応力
　上部絶縁層を成膜した際には、圧縮方向の応力が作用する。このため、上部絶縁層の膜質とともに、基板１００の変形抑制という観点からも成膜条件を規定することが望ましい。これについて、図１９および図２０を用い説明する。
　図２０（ａ）に示すように、本確認におけるテストサンプルとして、Ｇ８．５ガラス基板（２５００ｍｍW×２２００ｍｍH×０．７ｍｍt）に対し、その中央部Ｐcentとコーナー部Ｐedgeにモニター用Ｓｉ基板を貼り付けたものを準備する。なお、コーナー部Ｐedgeは、図示を省略しているが、基板の表裏および方向を判別するためのオリエンテーションフラット（面取り部）の付近である。
　次に、このテストサンプルに対し、ＰＥＣＶＤ（Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置を用い窒化シリコン（ＳｉＮ）の膜を成膜した。サンプル１～３のそれぞれにおける成膜条件は、図１９（ｂ）に示す通りである。なお、各サンプル１～３の成膜条件については、膜厚が４００［ｎｍ］となるように成膜時間を調整した。また、図１９（ｂ）に示す各データは、次のような条件で測定および評価を行った。
　なお、図１９（ｂ）のＳｉＮ成膜条件において、各ガスの流量については、２５［℃］、１００［ｋＰａ］での値である。
　（膜厚）分光エリプソンメータを用い測定した。
　（基板の応力）薄膜応力測定装置を用い、ＳｉＮが成膜された基板の反り（曲率半径）の変化量と膜厚から評価を行った。
　（ＳｉＨ／ＮＨ値）ＳｉＮ中のＳｉＨ、ＮＨ結合量については、ＦＴ－ＩＲ分光法（Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ　Ｉｎｆｒａｒｅｄ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）により評価した。そして、そこからＳｉＨ／ＮＨ値を算出した。
　なお、上記ＳｉＨ、ＮＨ結合量の評価については、次の文献が参考となる。
　　（参考文献）Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４９（４），２４７３（１９７８）、Ｗ．Ａ．Ｌａｎｆｏｒｄ，Ｗ．Ｊ．Ｒａｎｄ
　図１９（ｂ）のデータについて、サンプルごとに説明する。
　　《サンプル１》　サンプル１は、サンプル２，３よりも成膜レートが速く、応力の平均が“０”に近い。また、水素量（ＳｉＨ／ＮＨ）が多い結果となった。
　　《サンプル２》　サンプル２は、成膜レートおよびＳｉＨ／ＮＨの値がサンプル３と同等であって、ＳｉＨ／ＮＨが“０．１０“以下であり、応力の平均は”０“に近い。
　　《サンプル３》　サンプル３は、上述のように成膜レートおよびＳｉＨ／ＮＨの値がサンプル２と同等である。サンプル３では、応力が圧縮方向にかかっている。
　次に、上記のような物性を有するサンプル１～３の各上部絶縁層を備えるＴＦＴを作製した。そして、それぞれの特性を評価し、その結果を図２０に示す。なお、ＴＦＴの作成方法については、上述のとおりである。
　（各サンプル１～３におけるＳｉＮ膜の膜厚と閾値電圧Ｖｔｈとの関係）
　図２０（ａ）の評価結果は、各サンプル１～３を用い作製したＴＦＴのＶｄｓ＝４．１［Ｖ］における電気特性（Ｉｄ－Ｖｇ）の評価結果である。
　各サンプル１～３を用い作製したＴＦＴでは、移動度が約１０［ｃｍ2／Ｖｓ］の初期特性が得られたが、図２０（ａ）に示すように、閾値電圧ＶｔｈにＳｉＮの条件依存性が確認された。具体的に、サンプル１を用い作製したＴＦＴでは、ＳｉＮ膜厚が２００［ｎｍ］以上の場合において、閾値電圧Ｖｔｈが１［Ｖ］以下となる場合が生じることが分かった。
　これは、サンプル１のＳｉＮ膜では、膜中の水素量が多い。これより、上述のようなメカニズムによりＳｉＮから脱離した水素（Ｈ）がＣｕ系の電極部分を伝搬してチャネル層まで到達し、チャネル層のキャリア濃度を上昇させ低抵抗化を招く。その結果、ＴＦＴにおける閾値電圧Ｖｔｈの低下が発生してしまうものと考えられる。
　一方、上述のようにＳｉＨ／ＮＨの値が“０．１０以下“であるサンプル２，３を用いたＴＦＴでは、サンプル１を用いたＴＦＴのような閾値電圧Ｖｔｈの低下は生じなかった。これは、パッシベーション層の構成層としてＡｌＯｘからなるバリア層を備えることとしても、Ｃｕ系電極が水素（Ｈ）を透過しやすいという特性を考慮するとき、上部絶縁層を構成するＳｉＮ膜中のＳｉＨ／ＮＨの値を“０．１０以下”とすることにより低下が抑えられるということを示すものである。
　（基板の反り）
　次に、ＳｉＮの成膜による応力、特に圧縮方向の応力が大きくなった場合には、基板を中央部凸の状態に反らせてしまう力が大きくなってしまう。このような形態の基板の反りは、基板搬送時における搬送不良や基板の損傷といったような原因となることが考えられる。より具体的には、例えば、リソグラフィやウェットエッチング、剥離洗浄装置などにおいてローラコンベヤを用い基板搬送を行う場合には、基板の端がローラに引っかかってしまうという不具合を生じることがある。場合によっては、基板が割れてしまうこともあり得る。
　このような評価を行うために、上部電極とアノードとの接続のためのコンタクト孔を開口した後、ホトレジスト剥離後に基板の垂れ量を測定し、その結果を図２０（ｂ）に示す。
　なお、図２０（ｂ）に示すデータは、基板の周縁辺から２０［ｃｍ］内側に縁がくるステージに基板を載置し、水平基準から基板の端の垂れ下がり量を測定した結果である。
　図１９（ｂ）に示すように、サンプル３では、約３００［ＭＰａ］の圧縮方向の応力が測定された。そして、図２０（ｂ）に示すように、サンプル３の基板の垂れ量は、１００［ｎｍ］の膜厚で４．２５［ｍｍ］、２００［ｎｍ］の膜厚で４．５［ｍｍ］となっており、膜厚の増大に伴い、基板の垂れ量も大きくなる傾向にある。
　一方、サンプル２，３の基板では、応力が平均で“０”に近いため、図２０（ｂ）に示すように、ＳｉＮ膜の膜厚が熱くなった場合にも基板垂れ量の増大は生じない。
　以上の結果より、基板の垂れ量の増大を抑制するためには、応力の絶対値を１５０［ＭＰａ］以下で規定することが望ましいい。
　［その他の事項］
　上記実施の形態１，２，５では、３層構成のパッシベーション層１１６，３１６，８１６、上記実施の形態３では、５層構成のパッシベーション層５１６、上記実施の形態４では、４層構成のパッシベーション層７１６を採用したが、６層以上の積層構成のパッシベーション層を採用することもできる。ただし、ＡｌＯｘなどからなるバリア層の上下を、ＳｉＯ、ＳｉＮ、あるいはＳｉＯＮからなる絶縁層で挟んだ構成を備えることが必要となる。また、パッシベーション層の形成時間を考慮して、上記実施の形態１などのように層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることが生産効率という観点から望ましい。
　また、上記実施の形態１～５では、トップエミッション型のＥＬ表示パネルを一例としたが、本発明はこれに限定を受けるものではない。例えば、ボトムエミッション型の表示パネルなどに適用することもできるし、液晶パネルや電界放出表示パネル、あるいは電子ペーパなどに適用することもできる。
　また、上記実施の形態１～４では、一つのサブピクセル１０ａに対して２つのトランジスタ素子部Ｔｒ1，Ｔｒ2が設けられてなる構成を採用したが、本発明はこれに限定を受けるものではない。例えば、一つのサブピクセルに対して一つのトランジスタ素子部を備える構成でもよいし、三つ以上のトランジスタ素子部を備える構成でもよい。
　また、上記実施の形態５では、一つのトランジスタ素子部だけを示して説明をしたが、上記同様に、２つ以上のトランジスタ素子部が設けられてなる構成を採用することもできる。
　また、各部位の構成材料については、適宜変更することができる。例えば、パッシベーション層におけるバリア層については、ＡｌＯｘに限らず、Ａｌを含む窒化物、あるいは酸窒化物を採用することもできる。
　また、ゲート電極、ソース電極およびドレイン電極の構成材料についても、例えば、Ｍｏからなる層と、Ａｌからなる層との積層構成とすることや、Ｍｏからなる層と、Ａｌ－Ｎｄからなる合金層との積層構成とすることなどもできる。
　また、上記実施の形態５では、パッシベーション層８１６における上部絶縁層８１６３として窒化シリコン（ＳｉＮ）からなる層を採用したが、酸窒化シリコン（ＳｉＯＮ）からなる層を採用することもできる。
　さらに、上記実施の形態１～４では、ＥＬ素子部の下部にアノードが配され、ＴＦＴ装置のソース電極１１０にアノード１１９，３１９，５１９，７１９を接続する構成を採用したが、ＥＬ素子部の下部にカソード、上部にアノードが配された構成を採用することもできる。この場合には、ＴＦＴ装置におけるドレインに対して、下部に配されたカソードを接続することになる。
　さらに、各構成部位の材料には、公知の材料を適宜採用することができる。
　本発明は、高い電気的特性を有するとともに、高い加工性により生産における歩留まり向上を図ることができる薄膜トランジスタ装置を実現するのに有用である。
　　　１．表示装置
　　１０，３０，５０，７０，８０．表示パネル
　　１０ａ．サブピクセル
　　２０．駆動・制御部
　　２１～２４．駆動回路
　　２５．制御回路
　１００，１３０．基板
　１０１，１０２，８０２．ゲート電極
　１０３，１０３０．ゲート絶縁層
　１０４，１０５．チャネル層
　１０６，１０６０．チャネル保護層
　１０７，１１０，８１０．ソース電極
　１０８、１０９，８０９．ドレイン電極
　１１１，１１５，８１５．ソース下部電極
　１１２，１１４，８１４．ドレイン下部電極
　１１３．コンタクトプラグ
　１１６，３１６，５１６，７１６，８１６，８２６．パッシベーション層
　１１７，３１７，５１７，７１７，８１７，８３７．上部電極
　１１８，３１８，３３１，５１８，７１８，８３８．層間絶縁層
　１１９，３１９，５１９，７１９．アノード
　１２０．ホール注入層
　１２１．バンク
　１２２．ホール輸送層
　１２３．発光層
　１２４．電子輸送層
　１２５．カソード
　１２６．封止層
　１２７．接合層
　１２８．カラーフィルタ層
　１２９．遮光層
　８２７．ＩＴＯ層
１１６１，３１６１，５１６１，７１６１，８１６１，８２６１，１１６１０．下部絶縁層
１１６２，３１６２，５１６２，７１６２，８１６２，８２６２，１１６２０．バリア層
１１６３，３１６３，５１６３，５１６４，５１６５，７１６３，７１６４，８１６３，８２６３，８２６４，１１６３０．上部絶縁層
　　ＥＬ．ＥＬ素子部
　　Ｔｒ1．駆動トランジスタ素子部
　　Ｔｒ2．スイッチングトランジスタ素子部
　　Ｃ．容量

Claims (28)

  1. 　基板と、
    　前記基板の上方に形成されたゲート電極と、
    　前記基板の上方であって、前記ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられたソース電極およびドレイン電極と、
    　前記ゲート電極と前記ソース電極および前記ドレイン電極との間に挿設されたチャネル層と、
    　前記ゲート電極、および前記ソース電極、および前記ドレイン電極、および前記チャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層と、
    を備え、
    　前記チャネル層は、酸化物半導体材料からなり、
    　前記パッシベーション層は、前記基板の側から第１層、第２層、および第３層を含む積層構成を有し、
    　前記パッシベーション層の前記第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
    　前記パッシベーション層の前記第２層は、アルミニウムの化合物からなり、
    　前記パッシベーション層の前記第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる
    　ことを特徴とする薄膜トランジスタ装置。
  2. 　前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に接している
    　請求項１記載の薄膜トランジスタ装置。
  3. 　前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層が積層構成中に更に含まれ、
    　前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
    　前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されている
    　請求項１または請求項２記載の薄膜トランジスタ装置。
  4. 　前記パッシベーション層の前記第３層および前記第４層は、ともに窒化シリコンからなり、
    　前記第４層の窒化シリコンの密度は、前記第３層の窒化シリコンの密度よりも低い
    　請求項３記載の薄膜トランジスタ装置。
  5. 　前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
    　前記パッシベーション層の前記第４層は、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００ｎｍ以上であり、
    　前記パッシベーション層の前記第３層は、酸化シリコンからなるとともに、その層厚が１００ｎｍ以上である
    　請求項３記載の薄膜トランジスタ装置。
  6. 　前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層と、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第４層上に積層された第５層とが積層構成中に更に含まれ、
    　前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
    　前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記ゲート電極または前記ソース電極または前記ドレイン電極に電気的に接続されており、一部が前記第４層と前記第５層との間に介挿されている
    　請求項１または請求項２記載の薄膜トランジスタ装置。
  7. 　前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている
    　請求項１記載の薄膜トランジスタ装置。
  8. 　前記層間絶縁層には、前記パッシベーション層に開設された前記孔に対して連通する孔が開設されており、
    　前記層間絶縁層に開設された前記孔には、内壁に沿って導電層が形成されており、
    　前記導電層は、前記層間絶縁層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されており、一部が前記層間絶縁層と前記第１層との間に介挿されている
    　請求項７記載の薄膜トランジスタ装置。
  9. 　前記パッシベーション層の前記第２層は、酸化アルミニウムからなる
    　請求項１から請求項８の何れか記載の薄膜トランジスタ装置。
  10. 　前記パッシベーション層の前記第１層は、酸化シリコンからなる
    　請求項１から請求項９の何れか記載の薄膜トランジスタ装置。
  11. 　前記パッシベーション層の層厚は、６００ｎｍ以下である
    　請求項１から請求項１０の何れか記載の薄膜トランジスタ装置。
  12. 　前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
    　前記パッシベーション層の前記第１層は、酸化シリコンからなるとともに、その層厚が２００ｎｍ以上である
    　請求項１または請求項２記載の薄膜トランジスタ装置。
  13. 　請求項１から請求項１２の何れか記載の薄膜トランジスタ装置を備える
    　ことを特徴とする表示装置。
  14. 　前記基板の表面に沿って形成された複数の発光部を有し、
    　前記複数の発光部の各々は、アノードおよびカソードと、前記アノードと前記カソードとの間に介挿された有機発光層とを有する
    　請求項１３記載の表示装置。
  15. 　基板の上方にゲート電極を形成し、
    　前記ゲート電極の上方にチャネル層を形成し、
    　前記チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成し、
    　前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成し、
    　前記チャネル層を形成する過程では、酸化物半導体材料を用いて前記チャネル層を形成し、
    　前記パッシベーション層を形成する過程では、
    　酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆う第１準備膜を成膜し、
    　アルミニウムの化合物を用い、前記第１準備膜上に第２準備膜を成膜し、
    　酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記第２準備膜上に第３準備膜を成膜し、
    　前記第３準備膜における前記パッシベーション層の前記孔に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成し、
    　前記第３層の前記孔の底部から露出する前記第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成し、
    　前記第２層の前記孔の底部から露出する前記第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する
    　ことを特徴とする薄膜トランジスタ装置の製造方法。
  16. 　前記第１準備膜を成膜する過程では、プラズマＣＶＤ法またはスパッタリング法により前記第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す
    　請求項１３記載の薄膜トランジスタ装置の製造方法。
  17. 　前記第２準備膜を成膜する過程では、酸化アルミニウムからなる前記第２準備膜を成膜する
    　請求項１５または請求項１６記載の薄膜トランジスタ装置の製造方法。
  18. 　前記第２準備膜を成膜する過程では、１０ｎｍ以上１００ｎｍ以下の範囲内の膜厚で前記第２準備膜を成膜する
    　請求項１５から請求項１８の何れか記載の薄膜トランジスタ装置の製造方法。
  19. 　前記パッシベーション層を形成する過程では、６００ｎｍ以下の層厚で前記パッシベーション層を形成する
    　請求項１５から請求項１８の何れか記載の薄膜トランジスタ装置の製造方法。
  20. 　前記ソース電極および前記ドレイン電極の形成では、銅またはその合金を用い、前記ソース電極および前記ドレイン電極の少なくとも一方を形成し、
    　前記パッシベーション層の前記第３準備膜を形成した後に３００℃以下の温度でアニール処理を施す
    　請求項１５記載の薄膜トランジスタ装置の製造方法。
  21. 　前記第１準備膜の成膜では、２３０℃以下の温度で酸化シリコンからなる前記第１準備膜を成膜する
    　請求項１５記載の薄膜トランジスタ装置の製造方法。
  22. 　前記第１準備膜の成膜では、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、
    　ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ２Ｏ）＜１．１％の条件を満足する流量とする
    　請求項２１記載の薄膜トランジスタ装置の製造方法。
  23. 　前記第１準備膜の成膜では、２００ｎｍ以上の膜厚で前記第１準備膜を成膜する
    　請求項２１または請求項２２記載の薄膜トランジスタ装置の製造方法。
  24. 　前記第１準備膜の成膜では、６００ｎｍ以下の膜厚で前記第１準備膜を成膜する
    　請求項２１から請求項２３の何れか記載の薄膜トランジスタ装置の製造方法。
  25. 　前記第２準備膜を成膜した後であって、前記第３準備膜を成膜する前に、前記第２準備膜および前記第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し、
    　前記第３準備膜の成膜では、窒化シリコンまたは酸窒化シリコンからなる前記第３準備膜を成膜し、
    　前記第４準備膜の成膜では、１００ｎｍ以上の膜厚で前記第４準備膜を成膜し、
    　前記第３準備膜の成膜では、２００ｎｍ以上の膜厚で前記第３準備膜を成膜する
    　請求項２１から請求項２４の何れか記載の薄膜トランジスタ装置の製造方法。
  26. 　前記第３準備膜の成膜および前記第４準備膜の成膜は、２９０℃以上３００℃未満の温度で行う
    　請求項２１から請求項２５の何れか記載の薄膜トランジスタ装置の製造方法。
  27. 　前記第３準備膜の成膜では、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる前記第３準備膜を成膜する
    　請求項２１から請求項２６の何れか記載の薄膜トランジスタ装置の製造方法。
  28. 　前記第３準備膜の成膜では、応力の絶対値が１５０ＭＰａ以下となるように、窒化シリコンからなる前記第３準備膜を成膜する
    　請求項２１から請求項２７の何れか記載の薄膜トランジスタ装置の製造方法。
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