JP6241859B2 - アクティブマトリクス型表示パネルの製造方法とアクティブマトリクス型表示パネル - Google Patents

アクティブマトリクス型表示パネルの製造方法とアクティブマトリクス型表示パネル Download PDF

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Description

本発明は、アクティブマトリクス型表示パネルの製造方法とアクティブマトリクス型表示パネルに関し、ＴＦＴ層の電極と表示素子部の電極との間に介挿された２層の絶縁層に対し、電極間コンタクトのためのコンタクト孔形成に係る技術に関する。
現在において、液晶表示パネルが広く普及している。また、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｃｅ）表示パネルの実用化に向けた開発が進められている。これらの表示パネルにおいては、各画素の駆動制御を、発光部の下方に形成されたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）により行う、アクティブマトリクス型が採用されることが多い（特許文献１，２，３）。一例として、図１４を用い有機ＥＬ表示パネルの製造方法の概略について説明する。
図１４に示すように、基板９００の上面にＴＦＴ層を形成する。ＴＦＴ層は、基板９００の側から、ゲート電極９０１、ゲート絶縁層９０２、チャネル層９０３、チャネル保護層９０４、ソース電極９０５およびドレイン電極９０６、層間絶縁層９０７、上部電極９０８、パッシベーション層９０９が順に形成された構成を有する。
次に、ＴＦＴ層におけるパッシベーション層９０９の上に、平坦化層９１０を挟んだ状態で、有機発光部（表示素子部）を形成する。有機発光部は、パッシベーション層９０９の側から、アノード９１１、バンク９１２、有機発光機能層９１３、カソード９１４、封止層９１５が順に形成された構成を有する。
次に、有機発光部の上に、樹脂層９１６を挟んだ状態で、カラーフィルタ基板（ＣＦ基板）を配置する。ＣＦ基板は、基板９１９の下面に、カラーフィルタ層９１７とブラックマトリクス層９１８とが形成された構成を有する。
ここで、ＴＦＴ層における上部電極９０８はソース電極９０５と接続されており、また、パッシベーション層９０９および平坦化層９１０に開設されたコンタクト孔を通してアノード９１１とも接続されている。コンタクト孔の開設は、リソグラフィにより平坦化層９１０にコンタクト孔を開設した後、コンタクト孔が開設された平坦化層９１０をマスクとして、ドライエッチングによりパッシベーション層９０９に連通するコンタクト孔を開設するという手順を以ってなされる。
特開２００４−３６３０３４号公報 特開２００７−９５５１５号公報 特開２００８−１９８４９１号公報
しかしながら、図１４の二点鎖線で囲んだ一部拡大部分に示すように、従来技術に係る製造方法を用い製造した表示パネルでは、コンタクト孔の底部において、ＴＦＴ層における上部電極９０８とアノード９１１との間に、金属酸化膜９２２が形成されてしまうことがある。このように上部電極９０８とアノード９１１との間に金属酸化膜９２２が介挿されしまうと、上部電極９０８とアノード９１１との間の接続不良を生じ、表示パネルの表示品質が低下してしまう。
本発明は、上記のような問題の解決を図ろうとなされたものであって、ＴＦＴ層の電極と表示素子部の電極との間に介挿された２層の絶縁層に対しコンタクト孔を開設しながら、良好な電極間接続を図ることができるアクティブマトリクス型表示パネルの製造方法とアクティブマトリクス型表示パネルを提供することを目的とする。
本発明の一態様に係るアクティブマトリクス型表示パネルの製造方法は、（ｉ）基板上にＴＦＴ層を形成する工程と、（ｉｉ）ＴＦＴ層上に平坦化層を形成する工程と、（ｉｉｉ）平坦化層上に表示素子部を形成する工程と、を備える。
（ｉ）ＴＦＴ層を形成する工程には、ソース電極もしくはドレイン電極、またはその一方の電極に接続された接続用電極の何れかの電極を被覆するパッシベーション層を、平坦化層と境界を接する状態で形成するサブ工程が含まれる。
（ｉｉ）表示素子部を形成する工程には、平坦化層と境界を接する状態で下部電極を形成するサブ工程が含まれる。
上記何れかの電極と下部電極との接続は、次の工程を経てなされる。
（ｉｖ−１）底部にパッシベーション層が露出するまで、平坦化層にコンタクト孔を開設する。
（ｉｖ−２）平坦化層に開設したコンタクト孔の底部に露出するパッシベーション層に対して、フッ素を含むガスを用いたドライエッチングにより、平坦化層のコンタクト孔に連通し、底部に上記何れかの電極が露出するコンタクト孔を開設する。
（ｉｖ−３）コンタクト孔の底に上記何れかの電極が露出した後、パッシベーション層におけるコンタクト孔を臨む内壁面に対し、組成中にフッ素を含む撥液膜を形成する。
そして、下部電極を形成するサブ工程において、コンタクト孔を臨む平坦化層およびパッシベーション層の内壁面に沿って、下部電極を形成する。
上記態様に係る製造方法では、フッ素を含むガスでコンタクト孔を開設するので、上記（ｉｖ−２）のパッシベーション層へのコンタクト孔の開設後では、少なくとも平坦化層におけるコンタクト孔を臨む内壁面に、組成中にフッ素を含む撥液膜が形成される。このため、仮に平坦化層およびパッシベーション層のコンタクト孔内に水分が入った場合でも、撥液膜により、コンタクト孔を臨む内壁面および底に露出する上記何れかの電極の表面への水分の濡れを抑制することができる。
上記態様に係る製造方法を用いれば、コンタクト孔の底に露出する上記何れかの電極の表面に酸化被膜が形成されることを効果的に抑制することができる。
従って、ＴＦＴ層の電極と表示素子部の電極との間に介挿された２層の絶縁層（パッシベーション層と平坦化層）に対しコンタクト孔を開設しながら、良好な電極間接続を図ることができるアクティブマトリクス型表示パネルを製造することができる。
（ａ）部〜（ｅ）部は、本発明の実施の形態に係る表示パネル１０の製造過程を順に示す模式断面図である。 （ａ）部〜（ｄ）部は、本発明の実施の形態に係る表示パネル１０の製造過程を順に示す模式断面図である。 （ａ）部〜（ｃ）部は、本発明の実施の形態に係る表示パネル１０の製造過程を順に示す模式断面図である。 （ａ）部〜（ｃ）部は、本発明の実施の形態に係る表示パネル１０の製造過程を順に示す模式断面図である。 （ａ）部〜（ｃ）部は、本発明の実施の形態に係る表示パネル１０の製造過程を順に示す模式断面図である。 （ａ）は、本発明の実施の形態に係る完成した表示パネル１０の構成を示す模式断面図であり、（ｂ）は、本発明の実施の形態に係る表示パネル１０を用いて形成した表示装置１の構成を示す模式ブロック図である。 （ａ）部〜（ｄ）部は、実施例に係るパッシベーション層１０９０および平坦化層１１００へのコンタクト孔形成に係る過程を順に示す模式断面図である。 （ａ）部〜（ｃ）部は、実施例に係るパッシベーション層１０９０および平坦化層１１００へのコンタクト孔形成に係る過程を順に示す模式断面図である。 （ａ）部〜（ｄ）部は、比較例に係るコンタクト孔形成に係る過程を順に示す模式断面図である。 （ａ）は、実施例に係る製造方法を用い形成したコンタクト孔およびその周辺を平面視にて示す画像であり、（ｂ）は、その断面を示す画像であり、（ｃ）は、比較例に係る製造方法を用い形成したコンタクト孔およびその周辺を平面視にて示す画像であり、（ｄ）は、その断面を示す画像である。 コンタクト孔の底に露出する上部電極１０８の組成を示すグラフである。 （ａ）は、本発明の実施の形態に係る条件で形成した場合のコンタクト孔の周辺を示す模式断面図であり、（ｂ）は、比較例に係る条件で形成した場合のコンタクト孔の周辺を示す模式断面図である。 変形例に係る表示パネル１５の一部構成を示す模式断面図である。 従来技術に係る表示パネルの構成を示す模式断面図である。
［本発明の各態様に至った経緯］
本発明者等は、図１４の二点鎖線で囲んだ部分に示すような問題、即ち、ＴＦＴ層における上部電極９０８とアノード電極９１１との間に金属酸化膜９２２が介挿し、これにより上部電極９０８とアノード９１１とのコンタクト不良が生じるメカニズムを次のように解明した。
表示パネルの製造過程では、ＴＦＴ層を形成し、平坦化層９１０を形成した後に、上部電極９０８とアノード９１１とのコンタクトを図るためのコンタクト孔を開設することになる。コンタクト孔の開設は、リソグラフィ（露光・現像）により平坦化層９１０にコンタクト孔を開設した後、ドライエッチングにより、平坦化層９１０のコンタクト孔の底部に露出するパッシベーション層９０９にコンタクト孔を開設することでなされる。そして、ドライエッチング後に、例えば、純水などを用いて孔内および平坦化層９１０表面などを洗浄する。
洗浄後には、ドライエアーなどで水分の除去を図る。このとき、コンタクト孔を臨む平坦化層９１０の内壁面は先にコンタクト孔の開設が行われ、パッシベーション層９０９へのコンタクト孔開設の間もフッ素を含むエッチングガスに晒されているため、表面にフッ化膜が形成されるに至っている。これに対して、コンタクト孔を臨むパッシベーション層９０９の内壁面には、ほとんどフッ化膜が形成されていない状態となっているものと推定される。これは、従来の製造方法では、パッシベーション層９０９にコンタクト孔が開設され、底に上部電極９０８の表面が露出した時点でエッチングを終了していたため、パッシベーション層９０９におけるコンタクト孔を臨む内壁面は余りフッ素に晒されていないためであると考えられるためである。
上記のように、パッシベーション層９０９におけるコンタクト孔を臨む内壁面へのフッ化膜の形成がほとんどなされない状況下で、水を用いた洗浄を行った場合、ドライエアーでのブローによってもコンタクト孔の底に水が残ることがあるものと考えられる。そして、このコンタクト孔の底に残った水により、上部電極９０８の表面が酸化され、金属酸化膜９２２が形成されるに至るものであると考察した。
［本発明の各態様］
本発明の一態様に係るアクティブマトリクス型表示パネルの製造方法は、 （ｉ）基板上にＴＦＴ層を形成する工程と、（ｉｉ）ＴＦＴ層上に平坦化層を形成する工程と、（ｉｉｉ）平坦化層上に表示素子部を形成する工程と、
を備える。
（ｉ）ＴＦＴ層を形成する工程には、ソース電極もしくはドレイン電極、またはその一方の電極に接続された接続用電極の何れかの電極（以下、「上部電極等」と記載する。）を被覆するパッシベーション層を、平坦化層と境界を接する状態で形成するサブ工程が含まれる。
（ｉｉ）表示素子部を形成する工程には、平坦化層と境界を接する状態で下部電極を形成するサブ工程が含まれる。
上部電極等と下部電極との接続は、次の工程を経てなされる。
（ｉｖ−１）底にパッシベーション層が露出するまで、平坦化層にコンタクト孔を開設する。
（ｉｖ−２）平坦化層に開設したコンタクト孔の底部に露出するパッシベーション層に対して、フッ素を含むガスを用いたドライエッチングにより、平坦化層のコンタクト孔に連通し、底に上部電極等が露出するコンタクト孔を開設する。
（ｉｖ−３）コンタクト孔の底に上部電極等が露出した後、パッシベーション層におけるコンタクト孔を臨む内壁面に対し、組成中にフッ素を含む撥液膜を形成する。
そして、下部電極を形成するサブ工程において、コンタクト孔を臨む平坦化層およびパッシベーション層の内壁面に沿って、下部電極を形成する。
上記態様に係る製造方法では、フッ素を含むガスでコンタクト孔を開設するので、上記（ｉｖ−２）のパッシベーション層へのコンタクト孔の開設後では、少なくとも平坦化層におけるコンタクト孔を臨む内壁面に、組成中にフッ素を含む撥液膜が形成される。このため、仮に平坦化層およびパッシベーション層のコンタクト孔内に水分が入った場合でも、撥液膜により、コンタクト孔を臨む内壁面および底に露出する上部電極等への水分の濡れを抑制することができる。
上記態様に係る製造方法を用いれば、コンタクト孔の底に露出する上部電極等の表面に酸化被膜が形成されることを効果的に抑制することができる。
従って、ＴＦＴ層の上部電極と表示素子部の下部電極との間に介挿された２層の絶縁層（パッシベーション層と平坦化層）に対しコンタクト孔を開設しながら、良好な電極間接続を図ることができるアクティブマトリクス型表示パネルを製造することができる。
なお、上記において、「組成中にフッ素を含む撥液膜」とは、必ずしもフッ化物で膜が構成されている態様に限定されない。撥液膜中にフッ素が含まれていればよい。
本発明の別態様に係るアクティブマトリクス型表示パネルの製造方法では、上記方法において、撥液膜の形成について、パッシベーション層のコンタクト孔の底に上部電極等の表面が露出した後、さらにパッシベーション層におけるコンタクト孔を臨む内壁面をフッ素を含むエッチングガスに晒すことにより行われる。
このようにコンタクト孔の底に上部電極等の表面が露出した後、さらにフッ素を含むガス（例えば、ＣＦ4）に内壁面を晒す（オーバーエッチングを行う）ことにより、パッシベーション層におけるコンタクト孔を臨む内壁面にも撥液膜が形成される。よって、別の工程を実行しなくても、撥液膜の形成ができ、製造コストの上昇を抑えながら、上記効果を得ることができる。
また、本発明の別態様に係るアクティブマトリクス型表示パネルの製造方法では、上記方法において、コンタクト孔の開設を開始してから、コンタクト孔の底に上部電極等の表面が露出するまでの時間をＴ0とし、撥液膜の形成のために、パッシベーション層におけるコンタクト孔を臨む内壁面をガスに晒す時間をＴ1とするとき、次の関係を満たす。
［数１］ ７０％×Ｔ0≦Ｔ1≦１５０％×Ｔ0
上記［数１］の関係を満たすように時間Ｔ1を規定することにより、コンタクト孔内での水滴の残存を防ぎ、上部電極等の表面の酸化を防ぎながら、上部電極等と下部電極との間に介挿されることになるフッ素を含む膜の膜厚を制限して、ＴＦＴ層の上部電極等と表示素子部の下部電極との良好なコンタクトを確保することができる。
換言すると、本発明の別態様に係るアクティブマトリクス型表示パネルの製造方法では、上記方法において、撥液膜の形成後において、コンタクト孔の底に露出する上部電極等の表面に、フッ素を含む電極被膜が形成されてなり、撥液膜の形成のために、パッシベーション層におけるコンタクト孔を臨む内壁面をガスに晒す時間Ｔ1を、電極被膜の膜厚が３［ｎｍ］以下となるように規定する。これにより、上部電極等と下部電極との良好なコンタクトをとることができる。
本発明の別態様に係るアクティブマトリクス型表示パネルの製造方法では、上記方法の撥液膜の形成後、下部電極の形成前において、さらに次の工程を含む。
（ｉｖ−４）コンタクト孔内を含む平坦化層およびパッシベーション層の表面を水を含む洗浄液で洗浄する。
（ｉｖ−５）コンタクト孔内を含む平坦化層およびパッシベーション層の表面に対し、エアーまたはガスを吹き付けて、コンタクト孔内を含む平坦化層およびパッシベーション層の表面に残る洗浄液を除去する。
本態様に係る製造方法では、上記（ｉｖ−２）のパッシベーション層へのコンタクト孔の開設後、上記（ｉｖ−４）の洗浄の前に、上記（ｉｖ−３）のように、パッシベーション層におけるコンタクト孔を臨む内壁面に撥液膜を形成する。このため、上記（ｉｖ−４）で平坦化層およびパッシベーション層のコンタクト孔内に入った洗浄液が、上記（ｉｖ−５）のエアー等の吹き付けにより、コンタクト孔内から確実に除去される。よって、本態様のように、洗浄液で洗浄する工程を含む場合においても、上記（ｉｖ−５）のエアー等の吹き付け後に洗浄液がコンタクト孔内に残留しにくく、コンタクト孔の底に露出する上部電極等の表面に酸化被膜が形成されることを効果的に抑制することができる。
本発明の別態様に係るアクティブマトリクス型表示パネルの製造方法では、上記方法において、上部電極等は、銅（Ｃｕ）もしくはＣｕ合金を用い形成する。これにより、配線抵抗を低減することができ、良好な表示品質の表示パネルを製造することができる。
本発明の一態様に係るアクティブマトリクス型表示パネルは、基板上に、ＴＦＴ層、平坦化層、および表示素子部がこの順に形成されてなる構成を有する。
ＴＦＴ層には、ソース電極もしくはドレイン電極、またはその一方の電極に接続された接続用電極の何れかの電極（上部電極等）と、当該上部電極等を被覆し、平坦化層と境界を接するパッシベーション層とが含まれている。
また、表示素子部には、平坦化層と境界を接する状態で形成されてなる下部電極が含まれている。
下部電極は、平坦化層およびパッシベーション層を連続して貫通するコンタクト孔を通し、平坦化層およびパッシベーション層におけるコンタクト孔を臨む内壁面に沿って一部が形成されることにより、コンタクト孔の底で上部電極等に対して電気的に接続されている。
平坦化層およびパッシベーション層におけるコンタクト孔を臨む内壁面と、下部電極との間には、フッ素を含む膜が介挿されており、コンタクト孔の底において、下部電極と前記何れかの電極との間には、フッ素を含む電極被膜が介挿されている。
上記態様に係る製造方法を用い製造されたアクティブマトリクス型表示パネルでは、上記のような構成を有することになる。よって、この構成を有するアクティブマトリクス型表示パネルでは、上部電極等と下部電極との間の良好なコンタクトが図られ、高い表示品質を実現することができる。
本発明の別態様に係るアクティブマトリクス型表示パネルでは、上記構成において、電極被膜の膜厚が、３［ｎｍ］以下である。このように電極被膜の膜厚を３［ｎｍ］以下（例えば、２［ｎｍ］〜３［ｎｍ］）に規定することで、上部電極等と下部電極との良好なコンタクトをとることができる。
［実施の形態］
１．表示パネル１０およびこれを含む表示装置１の製造方法
本発明の実施の形態に係る表示パネル１０およびこれを含む表示装置１の製造方法について、図面を用い説明する。なお、以下では、表示パネル１０の製造方法について、（１）ＴＦＴ層の形成工程、（２）平坦化層の形成工程、（３）表示素子部の形成工程に便宜的に分けて説明を行う。
（１）ＴＦＴ層の形成工程
先ず、ＴＦＴ層の形成工程について、図１の（ａ）部〜（ｅ）部、図２の（ａ）部〜（ｄ）部、および図３の（ａ）部を用い説明する。
図１の（ａ）部に示すように、基板１００を準備する。
図１の（ｂ）部に示すように、準備した基板１００のＺ軸方向上側の主面１００ａに対し、各トランジスタ素子部に対応してゲート電極１０１を形成する。ゲート電極１０１の形成は、基板１００の主面１００ａに対して、メタルスパッタリング法を用いて銅（Ｃｕ）からなる金属膜とモリブデン（Ｍｏ）からなる金属膜とを積層形成し、その上にホトリソグラフィー法を用いてレジストパターンを形成した後、ウェットエッチングを行い、レジストパターンを除去することでなされる。
なお、添付図面では、模式的に一つのトランジスタ素子部のみを図示しているが、表示パネル１０には、複数のトランジスタ素子部が形成されてなる。
図１の（ｃ）部に示すように、ゲート電極１０１および基板１００の主面１００ａにおける露出部分を被覆するように、ゲート絶縁層１０２を積層形成する。ゲート絶縁層１０２の形成は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパッタリング法を用い、ＳｉＯ膜とＳｉＮ膜とを順に積層形成することでなされる。
図１の（ｄ）部に示すように、ゲート絶縁層１０２上におけるゲート電極１０１の上方に相当する領域にチャネル層１０３を形成する。チャネル層１０３の形成は、スパッタリング法を用い、酸化物半導体膜を形成し、ホトリソグラフィー法およびウェットエッチング法を用いてパターニングすることでなされる。
図１の（ｅ）部に示すように、チャネル層１０３およびゲート絶縁層１０２を被覆するように、チャネル保護層１０４０を積層形成する。チャネル保護層１０４０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用い、ＳｉＯ膜を成膜し、成膜後にドライエアーまたは酸素雰囲気下で、成膜温度以上の温度でアニール処理を施すことによりなされる。アニール処理は、チャネル層１０３の酸素欠陥を修復し、半導体特性を維持するためになされるものである。
図２の（ａ）部に示すように、チャネル保護層１０４に対してチャネル層１０３に到達するコンタクト孔を開設した後、各コンタクト孔を通してチャネル層１０３に一部接触するソース電極１０５およびドレイン電極１０６を形成する。チャネル層１０４へのコンタクト孔の開設は、ホトリソグラフィー法およびドライエッチング法を用いることでなされる。
ソース電極１０５およびドレイン電極１０６の形成は、スパッタリング法を用い、銅マンガン（ＣｕＭｎ）膜と、Ｍｏ膜とを積層した後、ホトリソグラフィー法およびウェットエッチング法を用いパターニングすることでなされる。
図２の（ｂ）部に示すように、ソース電極１０５、ドレイン電極１０６、およびチャネル保護層１０４の露出部分を被覆するように、層間絶縁層１０７０を形成する。層間絶縁層１０７０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用い成膜した後、ドライエアーまたは酸素雰囲気下でアニール処理を施すことによりなされる。アニール処理を行う目的は、上記同様に、チャネル層１０３の半導体特性を維持するためのものである。
図２の（ｃ）部に示すように、層間絶縁層１０７におけるソース電極１０５の一部上方に相当する部分にコンタクト孔１０７ａを開設し、底にソース電極１０５の表面１０５ａの一部が露出するようにする。そして、図２の（ｄ）部に示すように、層間絶縁層１０７におけるコンタクト孔１０７ａを臨む内壁面を含む、層間絶縁層１０７の表面の一部に上部電極１０８を形成する。
層間絶縁層１０７０の成膜は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされ、層間絶縁層１０７へのコンタクト孔１０７ａの開設は、ドライエッチング法を用いなされる。また、上部電極１０８の形成は、スパッタリング法を用い金属膜を形成した後、ホトリソグラフィー法およびウェットエッチング法を用いなされる。
図３の（ａ）部に示すように、上部電極１０８および層間絶縁層１０７における露出部分を被覆するように、パッシベーション層１０９０を形成する。パッシベーション層１０９０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
以上のような過程を経て、基板１００上にＴＦＴ層が形成される。
（２）平坦化層の形成工程
次に、平坦化層の形成、および平坦化層へのコンタクト孔開設について、図３の（ｂ）部〜（ｃ）部、および図４の（ａ）部〜（ｂ）部を用い説明する。
図３の（ｂ）部に示すように、パッシベーション層１０９０を被覆するように、平坦化層１１００を積層形成する。平坦化層１１００の形成は、有機材料を塗布し硬化させた後、Ｚ軸方向上側の主面を平坦化することでなされる。
図３の（ｃ）部に示すように、平坦化層１１０およびパッシベーション層１０９に対して、互いに連続するコンタクト孔１１０ａ，１０９ａを開設する。平坦化層１１０へのコンタクト孔１１０ａの開設には、リソグラフィ（露光・現像）を用い、パッシベーション層１０９へのコンタクト孔１０９ａの開設には、ドライエッチング法を用いる。そして、コンタクト孔１０９ａの底に上部電極１０８の表面１０８ａの一部が露出するまで行う。
図４の（ａ）部に示すように、平坦化層１１０のＺ軸方向上側の主面、およびコンタクト孔１１０ａ，１０９ａ内について、純水を用い洗浄を行う（水洗）。なお、洗浄の際には、洗浄液である純水は、上部電極１０８の表面１０８ｂにも接触することになる。
図４の（ｂ）部に示すように、水洗後の平坦化層１１０のＺ軸方向上側の主面、およびコンタクト孔１１０ａ，１０９ａ内について、エアーブローにより洗浄液の除去を行う。なお、洗浄液の除去の際には、コンタクト孔１１０ａ，１０９ａの底に露出する上部電極１０８の表面１０８ｃの水滴も除去できるように、エアーノズルを走査する。
（３）表示素子部の形成
次に、平坦化層１１０上への表示素子部の形成について、図４の（ｃ）部、図５の（ａ）部〜（ｃ）部、および図６（ａ）を用い説明する。
図４の（ｃ）部に示すように、平坦化層１１０上、およびコンタクト孔１１０ａ，１０９ａ内にアノード１１１を形成する。アノード１１１の形成は、スパッタリング法あるいは真空蒸着法を用い金属膜を成膜した後、ホトリソグラフィー法およびエッチング法を用いて、各素子に対応したパターニングを行うことでなされる。
なお、アノード１１１上にホール注入層やホール輸送層などが形成されることもあるが、説明を省略する。
図５の（ａ）部に示すように、アノード１１１の表面１１１ａにおける外縁部に対し、各表示素子部を規定する開口１１２ａを囲繞するバンク１１２を形成する。バンク１１２の形成は、まずアノード１１１上に、スピンコート法などを用いてバンク１１２の構成材料膜を成膜し、パターニングにより開口１１２ａを開設することで形成される。バンク１１２への開口１１２ａの開設は、構成材料膜上にマスクを配置して露光し、その後に現像することでなされる。
図５の（ｂ）部に示すように、バンク１１２で囲繞された開口１１２ａに対して、有機発光層を含む有機発光機能層１１３を形成し、図５の（ｃ）部に示すように、有機発光機能層１１３上およびバンク１１２の頂面上を被覆するように、カソード１１４および封止層１１５を順に成膜する。なお、図では、有機発光機能層１１３を一層構成で図示しているが、有機発光層を含む複数層が積層されてなる構成となっていてもよい。これらの有機層は、印刷法を用い形成される。
カソード１１４および封止層１１５の形成は、スパッタリング法などを用いなされる。
最後に、図６（ａ）に示すように、別途で作成しておいたカラーフィルタパネル（ＣＦパネル）を、間に樹脂層１１６を挟んだ状態で貼り合わせることで、アクティブマトリクス型の表示パネル１０が完成する。なお、ＣＦパネルは、基板１１９のＺ軸方向下側の主面にカラーフィルタ層１１７およびブラックマトリクス層１１８を形成してなるパネルである。
（４）表示装置１の形成
次に、図６（ｂ）に示すように、上記のような過程を経て完成した表示パネル１０に対して、駆動・制御回路部２０を接続することで表示装置１が完成する。駆動・制御回路部２０は、一例として、４つの駆動回路２１〜２４と、１つの制御回路２５とから構成されている。ただし、駆動・制御回路部２０の構成については、これに限られるものではない。例えば、駆動回路については、２つであってもよいし、また、表示パネル１０に対する配置形態についても、表示パネル１０の外周２辺に沿って、４つの駆動回路あるいは２つの駆動回路が配置されていてもよく、さらには、外周１辺に沿って全ての駆動回路が配置されていてもよい。
２．各部の構成材料
（１）基板１００，１１９
基板１００，１１９の構成材料としては、例えば、ガラス基板、石英基板、シリコン基板、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀などの金属基板、ガリウム砒素基などの半導体基板、プラスチック基板等を採用することができる。
プラスチック基板としては、熱可塑性樹脂、熱硬化性樹脂いずれの樹脂を用いてもよい。例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド（ＰＩ）、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルスルホン（ＰＥＳ）、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうち１種、または２種以上を積層した積層体を用いることができる。
（２）ゲート電極１０１
ゲート電極１０１の構成材料としては、例えば、銅（Ｃｕ）を含み構成されている。例えば、銅（Ｃｕ）からなる層とモリブデン（Ｍｏ）からなる層との積層体を採用することができる。
ただし、ゲート電極１０１の構成については、これに限定されず、例えば、Ｃｕ単層や、Ｃｕ／Ｗの積層体などを採用することもできるし、次のような材料を採用することも可能である。
それ以外に採用することが可能な材料としては、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属もしくはそれらの合金、または、酸化亜鉛、酸化スズ、酸化インジウム、酸化ガリウムなどの導電性金属酸化物もしくは酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化アルミニウム亜鉛（ＡＺＯ）、酸化ガリウム亜鉛（ＧＺＯ）などの導電性金属複合酸化物、または、ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレンなどの導電性高分子もしくはそれらに、塩酸、硫酸、スルホン酸などの酸、六フッ化リン、五フッ化ヒ素、塩化鉄などのルイス酸、ヨウ素などのハロゲン原子、ナトリウム、カリウムなどの金属原子などのドーパントを添加したもの、もしくは、カーボンブラックや金属粒子を分散した導電性の複合材料などが挙げられる。また、金属微粒子とグラファイトのような導電性粒子を含むポリマー混合物を用いてもよい。これらは、１種または２種以上を組み合わせて用いることもできる。
（３）ゲート絶縁層１０２
ゲート絶縁層１０２の構成としては、例えば、酸化シリコン（ＳｉＯ）と窒化シリコン（ＳｉＮ）との積層体を採用することができる。ただし、ゲート絶縁層１０２の構成は、これに限定されるものではなく、 ゲート絶縁層１０２の構成材料としては、例えば、電気絶縁性を有する材料であれば、公知の有機材料や無機材料のいずれも用いることができる。
有機材料としては、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、イミド系樹脂、ノボラック系樹脂などを用い形成することができる。
また、無機材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルトなどの金属酸化物、窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタルなどの金属窒化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛などの金属複合酸化物が挙げられる。これらは、１ 種または２ 種以上組み合わせて用いることができる。
さらに、表面処理剤（ODTS OTS HMDS βPTS）などでその表面を処理したものも含まれる。
（４）チャネル層１０３
チャネル層１０３の構成としては、アモルファス酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる層を採用することができる。チャネル層１０３の構成材料は、これに限定されるものではなく、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）から選択される少なくとも一種を含む酸化物半導体を採用することができる。
また、チャネル層１０３の層厚については、例えば、２０［ｎｍ］〜２００［ｎｍ］の範囲とすることができ、表示パネル１０に形成されている全てのチャネル層１０３で層厚が同一である必要はなく、一部が異なるように設定することもできる。
（５）チャネル保護層１０４
チャネル保護層１０４の構成としては、酸化シリコン（ＳｉＯ）からなる層を採用することができる。ただし、チャネル保護層１０４の構成材料は、これに限定されるものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、あるいは酸化アルミニウム（ＡｌＯｘ）を用いることができる。また、上記のような材料を用いた層を複数積層することで構成することもできる。
また、チャネル保護層１０４の層厚については、例えば、５０［ｎｍ］〜５００［ｎｍ］の範囲とすることができる。
（６）ソース電極１０５およびドレイン電極１０６
ソース電極１０５およびドレイン電極１０６の構成としては、銅マンガン（ＣｕＭｎ）とモリブデン（Ｍｏ）との積層体を採用することができる。
なお、ソース電極１０５およびドレイン電極１０６の層厚については、例えば、１００［ｎｍ］〜５００［ｎｍ］の範囲とすることができる。
（７）層間絶縁層１０７
層間絶縁層１０７の構成としては、酸化シリコン（ＳｉＯ）からなる層を採用することができる。
（８）上部電極１０８
上部電極１０８の構成としては、ソース電極１０５およびドレイン電極１０６などと同様に、銅マンガン（ＣｕＭｎ）とモリブデン（Ｍｏ）との積層体を採用することができる。ここで、上部電極１０８においては、Ｃｕからなる層がＺ軸方向上部となる構成となっている。
（９）パッシベーション層１０９
パッシベーション層１０９の構成としては、窒化シリコン（ＳｉＮ）からなる層を採用することができる。
なお、パッシベーション層１０９の層厚については、例えば、５０［ｎｍ］〜１５０［ｎｍ］の範囲、例えば、１００［ｎｍ］とすることができる。
（１０）平坦化層１１０
平坦化層１１０の構成は、ポリイミドからなる層を採用することができる。ただし、ポリイミドからなる層以外にも、ポリアミド、アクリル系樹脂材料などの有機化合物からなる層を採用することもできる。
なお、平坦化層１１０の層厚については、４．０［μｍ］〜５．０［μｍ］の範囲、例えば、４．５［μｍ］とすることができる。
（１１）アノード１１１
アノード１１１は、銀（Ａｇ）またはアルミニウム（Ａｌ）を含む金属材料から構成されている。トップエミッション型の本実施の形態に係る表示パネル１０の場合には、その表面部が高い反射性を有することが好ましい。
なお、アノード１１１については、上記のような金属材料からなる単層構造だけではなく、金属層と透明導電層との積層体を採用することもできる。透明導電層の構成材料としては、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。
なお、本実施の形態では、アノード１１１と有機発光層との間の機能層、例えば、ホール注入層などについては図示および説明を省略しているが、これら機能層を挿入した構成を採用することもできる。
例えば、ホール注入層を採用する場合には、その構成材料として、例えば、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料を採用することができる。
なお、金属酸化物からなるホール注入層を採用する場合には、ＰＥＤＯＴなどの導電性ポリマー材料を用いる場合に比べて、ホールを安定的に、またはホールの生成を補助して、有機発光層に対しホールを注入する機能を有し、大きな仕事関数を有する、という観点から有効である。
（１２）バンク１１２
バンク１１２は、樹脂等の有機材料を用い形成されており絶縁性を有する。バンク１１２の形成に用いる有機材料の例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等があげられる。バンク１１２は、有機溶剤耐性を有することが好ましい。さらに、バンク１１２は、製造工程中において、エッチング処理、ベーク処理など施されることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。
なお、バンク１１２を親液性の材料を用い形成した場合には、バンク１１２の表面と有機発光層の表面との親液性／撥液性の差異が小さくなり、有機発光層を形成するために有機物質を含んだインクを、バンク１１２が規定する開口部内に選択的に保持させることが困難となってしまうためである。
さらに、バンク１１２の構造については、図６（ａ）に示すような一層構造だけでなく、二層以上の多層構造を採用することもできる。この場合には、層毎に上記材料を組み合わせることもできるし、層毎に無機材料と有機材料とを用いることもできる。
（１３）有機発光機能層１１３
有機発光機能層１１３における有機発光層としては、ホールと電子とが注入され再結合されることにより励起状態が生成され発光する機能を有する。有機発光層の形成に用いる材料は、湿式印刷法を用い成膜できる発光性の有機材料を用いることが必要である。
具体的には、例えば、特許公開公報（日本国・特開平５−１６３４８８号公報）に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、アンスラセン化合物、シアニン化合物、アクリジン化合物、８−ヒドロキシキノリン化合物の金属錯体、２−ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体などの蛍光物質で形成されることが好ましい。
なお、有機発光層とカソード１１４との間に、電子輸送層を挿入することもできる。
電子輸送層は、カソード１１４から注入された電子を有機発光層へ輸送する機能を有し、例えば、オキサジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ、Ｂｐｈｅｎ）などを用い形成されている。
（１４）カソード１１４
カソード１１４は、例えば、酸化インジウムスズ（ＩＴＯ）若しくは酸化インジウム亜鉛（ＩＺＯ）などを用い形成される。本実施の形態のように、トップエミッション型の本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。光透過性については、透過率が８０［％］以上とすることが好ましい。
（１５）封止層１１５
封止層１１５は、有機発光層などの有機層が水分に晒されたり、空気に晒されたりすることを抑制する機能を有し、例えば、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成される。また、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成された層の上に、アクリル樹脂、シリコーン樹脂などの樹脂材料からなる封止樹脂層を設けてもよい。
封止層１１５は、トップエミッション型である本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。
（１６）カラーフィルタ層１１７
カラーフィルタ層１１７としては、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の波長域の可視光を選択的に透過する、公知の材料から構成される。例えば、アクリル樹脂をベースに形成されている。
（１７）ブラックマトリクス層１１８
ブラックマトリクス層１１８は、例えば、光吸収性および遮光性に優れる黒色顔料を含む紫外線硬化樹脂材料から構成されている。具体的な紫外線硬化樹脂材料としては、例えば、アクリル樹脂等がある。
３．コンタクト孔１１０ａ，１０９ａの開設
次に、上記のような製造過程の内、平坦化層１１０およびパッシベーション層１０９へのコンタクト孔１１０ａ，１０９ａの開設工程について、図７から図９を用い詳細説明を行う。
図７の（ａ）部〜（ｄ）部、および図８の（ａ）部〜（ｃ）部は、図３の（ｂ）部〜（ｃ）部、および図４の（ａ）部〜（ｂ）部の工程を詳細に示す実施例に係る各工程での模式断面図であって、図９の（ａ）部〜（ｄ）部は、その比較例に係る対応する工程での模式断面図である。
（実施例）
図７の（ａ）部に示すように、表示パネル１０の製造過程において、層間絶縁層１０７、上部電極１０８、パッシベーション層１０９０、および平坦化層１１００をＺ軸方向下側から順に積層形成する。このとき、本実施例では、パッシベーション層１０９０の層厚を１００［ｎｍ］とし、平坦化層１１００の層厚を４．５［μｍ］としている。
構成材料については、パッシベーション層１０９０がＳｉＮであり、平坦化層１１００がポリイミドである。また、上部電極１０８については、Ｚ軸方向下側からＭｏ層とＣｕＭｎ層とが順に積層された積層体である。
次に、図７の（ｂ）部に示すように、リソグラフィにより平坦化層１１０１の表面側からコンタクト孔１１０１ａを開設してゆく。
図７の（ｃ）部に示すように、コンタクト孔１１０ａの底部にパッシベーション層１０９０の表面１０９０ａが露出するまで、平坦化層１１０へのコンタクト孔１１０ａの開設を行う。
次に、図７の（ｄ）部に示すように、コンタクト孔１１０ａが開設された平坦化層１１０をマスクとして、ドライエッチングによりパッシベーション層１０９１にコンタクト孔１０９１ａの開設を行う。ドライエッチングの条件は、次の通りである。
ＣＦ4／Ｏ2＝１０８０／１２０［ｓｃｃｍ］
Ｐｒｅｓｓｕｒｅ＝１５〜５０［ｍＴｏｒｒ］（例えば、３０［ｍＴｏｒｒ］）
Ｓｏｕｒｃｅ，Ｂｉａｓ＝３０００［Ｗ］
なお、上記条件中におけるガス流量の単位（ｓｃｃｍ）については、温度０［℃］で１０１３［ｈＰａ］（１［ａｔｍ］）での値である。
ドライエッチングにより、パッシベーション層１０９１のコンタクト孔１０９１ａの底部には、上部電極１０８の表面１０８ａが露出する。このとき、二点鎖線で囲んだ部分に示すように、パッシベーション層１０９１におけるコンタクト孔１０９１ａを臨む内壁面１０９１ａには、殆どフッ化膜は形成されていない。一方、平坦化層１１０におけるコンタクト孔１１０ａを臨む側壁には、フッ化膜１２０が形成される。
なお、本実施例では、コンタクト孔１１０ａ，１０９ａのアスペクト比は、略１００％である。
図８の（ａ）部に示すように、本実施例に係る製造方法では、パッシベーション層１０９に対するコンタクト孔１０９ａの開設がなされた後、オーバーエッチング処理を行う。これにより、二点鎖線で囲んだ部分に示すように、平坦化層１１０およびパッシベーション層１０９におけるコンタクト孔１１０ａ，１０９ａを臨む内壁面は、フッ化膜１２１で被覆されるに至る。なお、上部電極１０８におけるコンタクト孔１０９ａの底に露出する表面についても、フッ化膜１２１で被覆（フッ素を含む電極被膜が形成）されることになる。
なお、本明細書において「フッ化膜」とは、単に“フッ素を含む膜“というものであって、必ずしもフッ素が化合物化して存在する膜に限定されるものではない。
ここで、オーバーエッチングの時間について、本発明者等の検討結果より、図７の（ａ）部に示すエッチング開始から図７の（ｄ）部に示す上部電極１０８の表面１０８ａが露出した状態となるまでの時間をＴ0とするとき、図７の（ｄ）部に示す状態になった後、図８の（ａ）部に示す状態に至るまでの時間Ｔ1を次のようにすることが好ましい。
［数２］７０％×Ｔ0≦Ｔ1≦１５０％×Ｔ0
例えば、時間Ｔ0が３５［ｓｅｃ．］と仮定した場合には、時間Ｔ1を２４．５［ｓｅｃ．］以上８７．５［ｓｅｃ．］以下とすることができる。
なお、上記時間Ｔ1については、ドライエッチングの条件や、各層の構成材料などによっても異なるので、それらごとに最適な時間を規定することが好ましい。
続いて、図８の（ｂ）部に示すように、ドライエッチングの後に純水などによる洗浄処理を実行する。このとき、コンタクト孔１１０ａ，１０９ａの内部には、水滴５００が入り込むことがある。
図８の（ｂ）部に示すように、コンタクト孔１１０ａ，１０９ａの内部に水滴５００が入り込んだ場合にあっても、本実施例に係る製造方法では、エアーブローによりコンタクト孔１１０ａ，１０９ａの内部の水滴５００についても除去することができる。これは、図８の（ａ）部に示したように、オーバーエッチング処理の実行により、平坦化層１１０およびパッシベーション層１０９のコンタクト孔１１０ａ，１０９ａを臨む内壁面がフッ化膜１２１で被覆されることによるものである。よって、本実施例に係る製造方法では、上部電極１０８におけるコンタクト孔１１０ａ，１０９ａの底に露出する表面１０８ｃへの水滴の残留を防ぐことができる。
従って、本実施例に係る製造方法では、上部電極１０８の表面１０８ｃに金属酸化膜が形成されることが抑制され、アノード１１１との良好なコンタクトをとることができる。
（比較例）
一方、図９の（ａ）部に示すように、層間絶縁層８０７および上部電極８０８が順に積層され、その上に積層されたパッシベーション層８０９１および平坦化層８１０にコンタクト孔８１０ａ，８０９１ａを開設する。比較例においても、平坦化層８１０へのコンタクト孔８１０ａの開設にはリソグラフィを用い、パッシベーション層８０９１へのコンタクト孔８０９１ａの開設にはドライエッチングを用いる。
比較例に係る製造方法では、コンタクト孔８１０ａ、８０９１ａの底に上部電極８０８の表面８０８ａが露出した時点でエッチングを終了する。二点鎖線で囲んだ部分に示すように、エッチングの終了時においては、平坦化層８１０におけるコンタクト孔８１０ａを臨む内壁面はフッ化膜８２０で被覆されているが、パッシベーション層８０９１におけるコンタクト孔８０９１ａを臨む内壁面には、殆どフッ化膜は積層されていない状態である。
続いて、図９の（ｂ）部に示すように、純水などを用い洗浄を行う。この際には、上記実施例と同様に、コンタクト孔８１０ａ，８０９１ａの内部に水滴５００が入り込むことがある。
次に、図９の（ｃ）部に示すように、エアーブローを行うことで水滴を除去しようとするのであるが、コンタクト孔８０９１ａの底部分に水滴の一部５０１が残留することがある。これは、図９の（ａ）部における二点鎖線で囲んだ部分に示すように、パッシベーション層８０９１におけるコンタクト孔８０９１ａを臨む内壁面がフッ化膜で覆われていないことによるものである。即ち、パッシベーション層８０９１におけるコンタクト孔８０９１ａを臨む内壁面は、撥液性が弱く、このため、コンタクト孔８０９１ａの底部分に入り込んだ水滴の一部５０１が除去されにくい。
このようにコンタクト孔８０９１ａの内部の水滴５００を除去しきれず、水滴の一部５０１が残留した状態（濡れた状態）では、図９の（ｄ）部に示すように、コンタクト孔８１０ａ，８０９１ａの底において上部電極８０８の表面に金属酸化膜８２２が被覆されるに至る。よって、比較例に係る製造方法では、上部電極８０８とアノードとの良好なコンタクトをとれないことになる。
４．コンタクト孔を臨む周囲の状態
上記実施例に係る製造方法を用いてコンタクト孔を開設した場合と、比較例に係る製造方法を用いてコンタクト孔を開設した場合とについて、コンタクト孔を臨む周囲の状態を説明する。
（実施例）
上記実施例に係る製造方法を用いコンタクト孔を開設した場合には、図１０（ａ）に示すように、コンタクト孔の底に露出する上部電極１０８の表面１０８ｃには金属酸化膜が被覆されていることはない。図１０（ｂ）に示すように、断面を見ても、コンタクト孔１１０ａ，１０９ａの底には、上部電極１０８の表面１０８ｃが露出し、金属酸化膜の被覆はない。
（比較例）
一方、図１０（ｃ）に示すように、比較例に係る製造方法を用いコンタクト孔を開設した場合には、コンタクト孔の底に露出する上部電極８０８の表面８０８ｂの一部（コンタクト孔の内縁に近い部分）の上に金属酸化膜（ＣｕＯX膜）が形成されている。図１０（ｄ）に示すように、断面を見ても、コンタクト孔の底には、上部電極８０８の表面８０８ｂの一部を被覆するように金属酸化膜（ＣｕＯX膜）８２２が形成されている。
以上の結果からも、実施例に係る製造方法を用いれば、上部電極１０８とアノード１１１との間の良好なコンタクトを確保することができる。
４．上部電極１０８の表面のフッ化膜１２１による被覆
上記のように、上記実施の形態に係る製造方法では、コンタクト孔１０９ａの開設工程において、オーバーエッチングを実行することで、上部電極１０８の表面もフッ化膜１２１で被覆されることになる（図８の二点鎖線で囲んだ部分を参照）。このため、上部電極１０８とアノード１１１とのコンタクトの観点から、間に介挿されることになるフッ化膜１２１について検討した。
先ず、図１１に示すように、コンタクト孔１０９ａの底においては、上部電極１０８の表面１０８ａにはＣｕＦ2やＣｕＦＯＨが形成されていることが推定できる。
次に、図１２（ａ）に示すように、コンタクト孔１０９ａの底において、上部電極１０８とアノード１１１との間に介挿されるフッ化膜１２１の膜厚ｔFが３［ｎｍ］以下（例えば、２〜３ｎｍ）となるように抑えれば、上部電極１０８とアノード１１１との間の良好なコンタクトを確保するうえで問題を生じないと考えられる。換言すると、オーバーエッチングの時間Ｔ1については、膜厚ｔFが３［ｎｍ］以下となるように抑えることができる時間とすることが好ましいといえる。
一方、図１２（ｂ）に示すように、オーバーエッチングの時間を長くしすぎると、平坦化層８６０およびパッシベーション層８５９におけるコンタクト孔８６０ａを臨む内壁面を被覆するフッ化膜８７１の膜厚は厚くなる。このため、上部電極８５８の表面への金属酸化膜の形成を抑制するという観点からは好ましい。
しかしながら、図１２（ｂ）に示すように、上部電極８５８とアノード８６１との間に介挿されるフッ化膜８７１の膜厚ｔF2が３［ｎｍ］を超えてしまうと、フッ化膜８７１の介在により上部電極８５８とアノード８６１との間の良好なコンタクトをとることが困難となる。
以上より、オーバーエッチングの時間Ｔ1については、上部電極１０８の上に形成されるフッ化膜１２１の膜厚ｔFが３［ｎｍ］を超えない時間とすることが好ましい。
［変形例］
変形例に係る表示パネル１５の構成について、図１３を用い説明する。図１３では、表示パネル１５の一部構成だけを抜き出して図示している。また、図１３においては、上記実施の形態と同じ構成部分には同一の符号を付している。
図１３に示すように、表示パネル１５においては、ＴＦＴ層のソース電極１５５およびドレイン電極１０６の上を被覆するように、パッシベーション層１５９および平坦化層１６０が積層形成されている。即ち、本変形例では、ソース電極１５５とアノード１６１とが、間に上部電極を介することなく接続されている。
本変形例に係る表示パネル１５の製造過程でも、パッシベーション層１５９および平坦化層１６０を積層形成した後に、ソース電極１５５上の一部を露出させるコンタクト孔を開設し、その後にアノード１６１を形成する。そして、コンタクト孔の開設にあたっては、上記実施の形態と同様にオーバーエッチング処理を行い、パッシベーション層１５９および平坦化層１６０におけるコンタクト孔を臨む内壁面をフッ化膜で被覆する。これにより、コンタクト孔の底に露出するソース電極１５５の表面への金属酸化膜の形成を抑制することができる。
従って、本変形例においても、ソース電極１５５とアノード１６１との間に良好なコンタクトをとることができる。
［その他の事項］
上記実施の形態および変形例では、ＳｉＮからなるパッシベーション層１０９，１５９を採用したが、本発明は、これに限定を受けない。フッ素系のガスでドライエッチング可能な材質の層であれば採用することが可能である。そして、複数の層を積層してなるパッシベーション層を採用することもできる。
また、上記実施の形態および変形例では、各電極材料にＣｕを含む金属材料を採用することとしたが、本発明は、電極材料をこれに限定するものではない。例えば、Ｃｕの他に、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）などを採用することもできる。この場合にも、金属酸化膜の形成を抑制するという観点から、上記実施の形態および変形例と同様の製造方法を採用することが好ましい。
また、上記実施の形態および変形例では、コンタクト孔１１０ａ，１０９ａの開設後における洗浄に、純水を用いたが、本発明はこれに限定されるものではない。水を含む洗浄液を用いることができる。ただし、平坦化層１１０，１６０にポリイミドなどの樹脂層を採用する場合においては、有機洗浄液を用いることは避けることが好ましい。洗浄時における平坦化層１１０，１６０への洗浄液の影響を避けるためである。
また、上記実施の形態および変形例では、表示素子部の構成として、ＴＦＴ層の側にアノード１１１，１６１を配し、有機発光機能層１１３を挟んだ上方にカソード１１４を配する構成を採用したが、アノードとカソードの位置が逆転してもよい。
また、上記実施の形態および変形例では、表示パネル１０，１５として有機ＥＬ表示パネルを一例として採用したが、本発明はこれに限定されるものではない。例えば、無機ＥＬ表示パネルや電界放出（ＦＥ）表示パネル、さらには液晶（ＬＣ）表示パネルなどを採用することもできる。
また、上記実施の形態および変形例では、エアーブローについて、一例として、３０［ｍｍ／ｓｅｃ．］〜７０［ｍｍ／ｓｅｃ．］の相対速度（エアーブローのノズルと基板との相対速度）を以ってドライエアーを吹き付けることとした。エアーブローの温度条件などを含む各条件については、本発明の効果を得る上であまり大きく影響しないと考えられる。
また、上記実施の形態および変形例では、コンタクト孔に対する洗浄およびエアーブローを実行することとしたが、これらは必須の要件ではない。洗浄を行わない場合においても、コンタクト孔を臨む内壁面および底に露出する上部電極等に対しては、構成中の水分や、環境中に含まれる水分などが付着することが考えられるが、本発明に係る方法を採用すれば、これらの水分による上部電極表面への酸化被膜の形成を効果的に抑制することができ、ＴＦＴ層の上部電極と表示素子部のアノードなどとの良好なコンタクトをとることができる。
また、上記変形例では、ソース電極１５５とアノード１６１とを接続することとしたが、デバイス構造によってはドレイン電極１０６とアノードとを接続する構成を採用することも適宜可能である。
また、上記実施の形態および変形例では、オーバーエッチング処理を行うことにより、パッシベーション層１０９，１５９におけるコンタクト孔１０９ａを臨む内壁面をフッ化膜１２１で被覆することとしたが、本発明は、フッ化膜の形成をこれに限定するものではない。例えば、フッ素系のガスを別にコンタクト孔１１０ａ，１０９ａの内部に充填するようにしてもよい。ただし、上記実施の形態および変形例のように、オーバーエッチング処理の実行によりフッ化膜１２１を形成することとすれば、別途の製造工程を追加する必要がなく、生産効率という観点から優れる。
また、上記実施の形態および変形例では、平坦化層１１０，１６０へのコンタクト孔の開設にリソグラフィを用いたが、本発明はこれに限定されるものではない。例えば、ドライエッチングやウェットエッチングを用いてもよい。
本発明は、優れた表示品質を有するアクティブマトリクス型表示装置を実現するのに有用である。
１．表示装置
１０、１５．表示パネル
２０．駆動・制御回路部
２１〜２４．駆動回路
２５．制御回路
１００，１１９．基板
１０１．ゲート電極
１０２．ゲート絶縁層
１０３．チャネル層
１０４，１０４０．チャネル保護層
１０５，１５５．ソース電極
１０６．ドレイン電極
１０７，１０７０．層間絶縁層
１０８．上部電極
１０９，１５９，１０９０，１０９１．パッシベーション層
１０９ａ．コンタクト下孔
１１０，１６０，１１００．平坦化層
１１０ａ．コンタクト上孔
１１１，１６１．アノード
１１２．バンク
１１３．有機発光機能層
１１４．カソード
１１５．封止層
１１６．樹脂層
１１７．カラーフィルタ層
１１８．ブラックマトリクス層
１２０，１２１．フッ化膜
５００．水滴

Claims (8)

  1. 基板上にＴＦＴ層を形成する工程と、
    前記ＴＦＴ層上に平坦化層を形成する工程と、
    前記平坦化層上に表示素子部を形成する工程と、
    を備え、
    前記ＴＦＴ層を形成する工程には、ソース電極もしくはドレイン電極、またはその一方の電極に接続された接続用電極の何れかの電極を被覆するパッシベーション層を、前記平坦化層と境界を接する状態で形成するサブ工程が含まれ、
    前記表示素子部を形成する工程には、前記平坦化層と境界を接する状態で下部電極を形成するサブ工程が含まれ、
    前記何れかの電極と前記下部電極との接続は、
    底部に前記パッシベーション層の表面が露出するまで、前記平坦化層にコンタクト孔を開設し、
    前記平坦化層のコンタクト孔の底部に露出するパッシベーション層に対して、フッ素を含むガスを用いたドライエッチングにより、前記平坦化層のコンタクト孔に連通し、底部に前記何れかの電極が露出するコンタクト孔を開設し、
    前記コンタクト孔の底に前記何れかの電極が露出した後、前記パッシベーション層における前記コンタクト孔を臨む内壁面に対し、組成中にフッ素を含む撥液膜を形成し、
    前記下部電極を形成するサブ工程で、前記コンタクト孔を臨む前記平坦化層および前記パッシベーション層の内壁面に沿って、前記下部電極を形成する
    ことによりなされる
    ことを特徴とするアクティブマトリクス型表示パネルの製造方法。
  2. 前記撥液膜の形成は、前記コンタクト孔の底に前記何れかの電極の表面が露出した後、さらに前記パッシベーション層における前記コンタクト孔を臨む内壁面を前記ガスに晒すことにより行われる
    請求項１記載のアクティブマトリクス型表示パネルの製造方法。
  3. 前記コンタクト孔の開設を開始してから、前記コンタクト孔の底に前記何れかの電極の表面が露出するまでの時間をＴ0とし、
    前記撥液膜の形成のために、前記パッシベーション層における前記コンタクト孔を臨む内壁面を前記ガスに晒す時間をＴ1とするとき、
    ７０％×Ｔ0≦Ｔ1≦１５０％×Ｔ0
    の関係を満たす
    請求項２記載のアクティブマトリクス型表示パネルの製造方法。
  4. 前記撥液膜の形成後においては、前記コンタクト孔の底に露出する前記何れかの電極の表面に、フッ素を含む電極被膜が形成されてなり、
    前記前記撥液膜の形成のために、前記パッシベーション層における前記コンタクト孔を臨む内壁面を前記ガスに晒す時間Ｔ1は、前記電極被膜の膜厚が３ｎｍ以下となるように規定されている
    請求項２記載のアクティブマトリクス型表示パネルの製造方法。
  5. 前記組成中にフッ素を含む撥液膜の形成後であって、前記下部電極の形成前において、
    前記コンタクト孔内を含む前記平坦化層および前記パッシベーション層の表面を水を含む洗浄液で洗浄し、
    前記コンタクト孔内を含む前記平坦化層および前記パッシベーション層の表面に対し、エアーまたはガスを吹き付けて、前記コンタクト孔内を含む前記平坦化層および前記パッシベーション層の表面に残る前記洗浄液を除去する
    請求項１記載のアクティブマトリクス型表示パネルの製造方法。
  6. 前記何れかの電極は、銅もしくは銅合金を用い形成されている
    請求項１記載のアクティブマトリクス型表示パネルの製造方法。
  7. 基板上に、ＴＦＴ層、平坦化層、および表示素子部がこの順に形成されてなるアクティブマトリクス型表示パネルであって、
    前記ＴＦＴ層には、ソース電極もしくはドレイン電極、またはその一方の電極に接続された接続用電極の何れかの電極と、当該何れかの電極を被覆し、前記平坦化層を境界を接するパッシベーション層とが含まれており、
    前記表示素子部には、前記平坦化層と境界を接する状態で形成されてなる下部電極が含まれ、
    前記下部電極は、前記平坦化層および前記パッシベーション層を連続して貫通するコンタクト孔を通し、前記平坦化層および前記パッシベーション層における前記コンタクト孔を臨む内壁面に沿って一部が形成されることにより、前記コンタクト孔の底で前記何れかの電極に対して電気的に接続されており、
    前記平坦化層および前記パッシベーション層における前記コンタクト孔を臨む内壁面と、前記下部電極との間には、フッ素を含む膜が介挿されており、
    前記コンタクト孔の底において、前記下部電極と前記何れかの電極との間には、フッ素を含む電極被膜が介挿されている
    ことを特徴とするアクティブマトリクス型表示パネル。
  8. 前記電極被膜の膜厚は、３ｎｍ以下である
    請求項７記載のアクティブマトリクス型表示パネル。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6964421B2 (ja) * 2017-03-23 2021-11-10 ローム株式会社 半導体発光装置
KR102361262B1 (ko) * 2017-05-30 2022-02-09 동우 화인켐 주식회사 Oled 일체형 터치 센서 및 이를 포함하는 oled 화상 표시 장치
CN109148540B (zh) * 2018-08-30 2021-04-02 京东方科技集团股份有限公司 Oled显示面板及显示装置
CN112530873B (zh) * 2019-09-18 2023-09-26 云谷（固安）科技有限公司 显示面板及其制造方法和电子设备
US11908893B2 (en) * 2021-08-30 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0410426A (ja) * 1990-04-26 1992-01-14 Sharp Corp 半導体装置の製造方法
JPH05163488A (ja) 1991-12-17 1993-06-29 Konica Corp 有機薄膜エレクトロルミネッセンス素子
US5443922A (en) 1991-11-07 1995-08-22 Konica Corporation Organic thin film electroluminescence element
JPH05144948A (ja) * 1991-11-22 1993-06-11 Sony Corp 化学的気相成長法における前処理方法
JP3533366B2 (ja) * 2000-09-05 2004-05-31 シャープ株式会社 半導体基板の洗浄処理及びウェットエッチング処理を同時に行う方法
JP3548711B2 (ja) * 2000-09-25 2004-07-28 シャープ株式会社 液晶用マトリクス基板の製造方法ならびにコンタクトホール形成方法
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2002250934A (ja) * 2001-02-26 2002-09-06 Sharp Corp 液晶用マトリクス基板の製造方法
US6693297B2 (en) 2001-06-18 2004-02-17 International Business Machines Corporation Thin film transistor formed by an etching process with high anisotropy
JP4417072B2 (ja) 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置
JP2004363034A (ja) 2003-06-06 2004-12-24 Canon Inc 有機ｅｌ表示装置
JP4932173B2 (ja) 2004-03-25 2012-05-16 株式会社半導体エネルギー研究所 膜パターンの形成方法
US7531294B2 (en) 2004-03-25 2009-05-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming film pattern, method for manufacturing semiconductor device, liquid crystal television, and EL television
JP4736676B2 (ja) 2005-09-29 2011-07-27 凸版印刷株式会社 アクティブマトリクス駆動型有機エレクトロルミネッセンス表示装置
JP4315172B2 (ja) 2006-07-12 2009-08-19 セイコーエプソン株式会社 電気光学装置用基板の製造方法
JP2008198491A (ja) 2007-02-13 2008-08-28 Fuji Electric Holdings Co Ltd 有機ｅｌディスプレイパネルおよびその製造方法
CN102112913B (zh) 2008-08-27 2013-10-09 夏普株式会社 电极接触构造、具备它的液晶显示装置及电极接触构造制造方法
WO2013108598A1 (ja) 2012-01-18 2013-07-25 パナソニック株式会社 電子装置およびその製造方法
US9893088B2 (en) * 2013-05-29 2018-02-13 Joled Inc. Thin film transistor device, method for manufacturing same and display device

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