TW201635442A - 半導體裝置 - Google Patents

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Abstract

本發明之目的係提供可降低其中之電力消耗的半導體裝置。本發明之另一目的係提供使用編程胞元，諸如可規劃邏輯裝置(PLD)，之高度可靠的半導體裝置。依據基本區塊間之連接組態的改變，供應至該等基本區塊的電源供應電壓改變。亦即，當該等基本區塊之間的連接結構使得基本區塊對電路無貢獻時，將至此基本區塊之電源供應電壓的供應停止。另外，使用編程胞元控制該電源供應電壓至該等基本區塊的供應，該編程胞元使用場效電晶體形成，該場效電晶體之通道形成區域係使用氧化物半導體形成，該場效電晶體具有極低的截止狀態電流或極低之漏電流。

Description

半導體裝置
本發明相關於包括使用氧化物半導體之半導體元件的半導體裝置。
近年，呈現半導體特徵並稱為氧化物半導體的金屬氧化物已作為比非晶矽具有更高遷移率及更高可靠性，並具有均勻元件特徵之新奇半導體材料而吸引注意。將金屬氧化物使用在各種應用。例如，氧化銦係已為人所熟知的金屬氧化物，並使用為包括在液晶顯示裝置等中之透明電極的材料。具有半導體特徵之此種金屬氧化物的範例包括氧化鎢、氧化錫、氧化銦、及氧化鋅。其通道形成區域係使用具有半導體特徵之此種金屬氧化物形成的薄膜電晶體已為人所知(專利文件1及2)。
[參考文件]
[專利文件1]日本已公告專利申請案案號第2007-123861號
[專利文件2]日本已公告專利申請案案號第2007- 96055號
習知地，在半導體積體電路中，諸如普通的中央處理單元(CPU)，該等電路係預先設計的且不能在製造後改變。相反地，在稱為可規劃邏輯裝置(PLD)的半導體積體電路中，邏輯電路係使用具有適當結構的基本區塊單元形成，且該等基本區塊單元之間的互連可在製造後改變。因此，PLD具有高多樣性，因為電路組態可由使用者改變，並可極大地降低花費在電路設計及發展上的時間及成本。
PLD包括複雜PLD(CPLD)、及場效可規劃閘極陣列(FPGA)等。當該電路組態的編程可無限制地重寫時，任何上述PLD的電路組態係依據儲存在半導體記憶體中，諸如EEPROM或SRAM，之基本區塊間的連接結構設定。取決於已編程的電路組態，可有基本區塊對該電路組態無用的情形。特別係當PLD具有較大尺寸及較高多樣性時，基本區塊的數量增加；因為該電路組態係針對特定使用客製化，對該電路組態無用之基本區塊的數量增加。
然而，電源供應電壓仍供應至對該PLD之電路組態無用的基本區塊。因此，在該等基本區塊中，對包括寄生電容的各種電容浪費地充放電，使得電力消耗。當供應電源供應電壓時，由於漏電流或截止狀態電流，非必要的電 力消耗在基本區塊中發生。例如，在反相器係使用CMOS形成的情形中，雖然理論上不會在穩態中消耗電力，實際上電力由於流至閘絕緣膜的漏電流或在源極電極及汲極電極之間流動的截止狀態電流而消耗。在CMOS反相器係使用塊狀矽形成的情形中，在電源供應電壓約為3V的室溫下產生約1pA的截止狀態電流。當實現高積體度的PLD時，預期電力消耗由於半導體元件的微型化或元件數量的增加而增加。
在使用可重寫PLD的情形中，通常將EEPROM或SRAM使用為儲存連接結構的可編程胞元。然而，因為EEPROM使用穿隧電流原理寫入及抹除資料，易發生絕緣膜退化。因此，重寫資料的次數數量實際上並非無限，且重寫數量的上限約為數萬次至數十萬次。此外，當寫入資料或當抹除資料時，施加至EEPROM之電壓的絕對值高達約20V。因此，當寫入資料或當抹除資料時，電力消耗容易增加。此外，用於涵蓋上述操作電壓尺寸的冗餘電路設計係必要的。
另一方面，SRAM始終需要電源供應電壓的供應以保持資料。因此，如上文所述，當供應電源供應電壓時，即使在穩態中仍消耗電力；因此，若使用SRAM之編程胞元的數量隨高積體度而增加時，半導體裝置的電力消耗增加。
有鑑於上述問題，本發明之目的係提供可降低電力消耗的半導體裝置。本發明之另一目的係提供使用編程胞元 之高度可靠的半導體裝置。
在根據本發明之一實施例的半導體裝置中，依據基本區塊間之連接結構的改變，改變供應至基本區塊之電源供應電壓的存在與否。亦即，當基本區塊間之連接結構的改變產生對該電路組態無用的基本區塊時，將至該不確定基本區塊之電源供應電壓的供應停止。
在本發明的一實施例中，電源供應電壓至基本區塊的供應係用使用具有極低之截止狀態電流或極低的漏電流之絕緣閘極場效電晶體(在下文中簡稱為電晶體)形成的編程胞元控制。上述電晶體的能帶隙比矽半導體之能帶隙寬，且該電晶體的通道形成區域包括本質載體密度低於矽之本質載體密度的半導體材料。將具有此種特徵的半導體材料包括在通道形成區域中，使得可實現具有極低之截止狀態電流的電晶體。可將具有約為矽的能帶隙三倍大之能帶隙的氧化物半導體提供為此種半導體材料的範例。
在本發明的一實施例中，將具有極低的截止狀態電流或極低之漏電流的電晶體使用為用於控制基本區塊間之連接的編程胞元。
除非另有指定，在此說明書中，在n-通道電晶體的情形中，截止狀態電流係當參考電位為該源極電極之電位，閘電極的電位少於或等於零而汲極電極的電位高於源極電極之電位或閘電極的電位時，在源極電極及汲極電極之間流動的電流。或者，在此說明書中，在p-通道電晶體的情形中，截止狀態電流係當參考電位為該源極電極之電位， 閘電極的電位時大於或等於零而汲極電極的電位低於源極電極之電位或閘電極的電位時，在源極電極及汲極電極之間流動的電流。
具體地說，上述編程胞元至少包括功能如同控制二區塊間的連接之切換元件的第一電晶體，以及控制電位至上述第一電晶體的閘電極之供應的第二電晶體。該第二電晶體包括使用半導體材料形成的通道形成區域，諸如氧化物半導體，其具有約為矽之能帶隙三倍大的能帶隙，以及極低的截止狀態電流或漏電流。因此，藉由具有極低的截止狀態電流或極低之漏電流的第二電晶體，將該第一電晶體之閘電極及源極電極間的電壓(閘極電壓)保持長時間。
氧化物半導體係呈現半導體特徵的金屬氧化物，其包括與微晶矽或非晶矽之遷移率幾乎相同的高遷移率，以及與非晶矽之元件特徵中的均勻性幾乎相同之元件特徵中的均勻性。藉由將作為電子施體(施體)使用的雜質濃度降低，諸如濕氣或氫，而高度純化的氧化物半導體(純化OS)係本質半導體(i-型半導體)或質實本質半導體。因此，包括上述氧化物半導體的電晶體具有極低之截止狀態電流或極低的漏電流之特徵。具體地說，藉由二次離子質譜儀(SIMS)量測之高度純化氧化物半導體中的氫濃度少於或等於5×1019/cm3，少於或等於5×1018/cm3為佳，少於或等於5×1017/cm3更佳，少於或等於1×1016/cm3特佳。此外，藉由霍爾效應量測所量測之氧化物半導體膜的載體密度少於1×1014/cm3，少於1×1012/cm3較佳，少於 1×1011/cm3更佳。此外，該氧化物半導體的能帶隙大於或等於2eV，大於或等於2.5eV為佳，大於或等於3eV更佳。使用藉由充份地降低雜質濃度，諸如濕氣或氫，而高度純化之氧化物半導體膜，可降低該電晶體的截止狀態電流或漏電流。
於此處描述該氧化物半導體膜之氫濃度的分析。在理論上，難以藉由SIMS分析原理在樣本表面的鄰近處或在使用不同材料形成之堆疊膜間的介面鄰近處精確地得到資料已為人所知。因此，藉由SIMS在厚度方向上分析該膜之氫濃度的分佈之情形中，當在該膜之受調查的區域中，該值未大幅改變且可得到幾乎固定之值時，將平均值接受為該氫濃度。另外，在受調查之該膜厚度甚小的情形中，由於受相鄰膜中之氫濃度的影響，有時不能得到具有幾乎固定值的區域。在該情形中，將該膜區域中的氫濃度之區域最大值或區域最小值接受為該膜中的氫濃度。另外，在具有區域最大值的山形尖峰及具有區域最小值之谷形尖峰不存在於設置該等膜的該區域中之情形中，將在拐點的該值接受為該氫濃度。
各種實驗可實際地證明將高度純化氧化物半導體膜包括為主動層之該電晶體的低截止狀態電流。例如，即使使用具有1×106μm的通道寬度及10μm之通道長度的元件，在源極電極及汲極電極間之從1V至10V的電壓(汲極電壓)範圍中，截止狀態電流(其係當閘電極及源極電極之間的電壓少於或等於0V時的汲極電流)少於或等於半導 體特徵化系統之量測極限係可能的，亦即，少於或等於1×10-13A。在該情形中，可發現與藉由以該電晶體的通道寬度分割該截止狀態電流而得到之值對應的截止狀態電流密度低於或等於100zA/μm。另外，在該實驗中，將電容器及電晶體(閘絕緣膜的厚度為100nm)彼此連接，並使用流入或流出該電容器的電荷係由該電晶體控制之電路。當將高度純化氧化物半導體膜使用為該電晶體中的通道形成區域時，並從該電容器之電荷量在每單位時間的改變量測該電晶體之截止狀態電流，在該電晶體之源極電極及汲極電極間的電壓為3V之情形中，發現能得到10zA/μm至100zA/μm之較低的截止狀態電流。因此，在相關於本發明之一實施例的半導體裝置中，依據源極電極及汲極電極之間的電壓，將高度純化氧化物半導體膜包括為主動層之該電晶體的截止狀態電流密度可低於或等於100zA/μm，低於或等於10zA/μm為佳，或低於或等於1zA/μm更佳。因此，將高度純化氧化物半導體膜包括為主動層的該電晶體具有遠低於包括具有結晶性之矽的電晶體的截止狀態電流。
包括高度純化氧化物半導體的電晶體顯示截止狀態電流幾乎無溫度相依性。此係因為將作為該氧化物半導體中之電子施體(施體)使用的雜質移除並將該氧化物半導體高度純化，使得導電性接近實質本質型，且費米能階位於禁帶中心。此也由該氧化物半導體具有大於或等於3eV的能量間隙並包括非常少之熱激發載子所導致。此外，源極 電極及汲極電極係在退化狀態中，其也係顯示無溫度相依性的因子。該電晶體主要使用從退化源極電極注入至該氧化物半導體的載體操作，且因為載體密度無溫度相依性，其可解釋截止狀態電流沒有溫度相依性。
可將四元金屬氧化物，諸如In-Sn-Ga-Zn-O-基氧化物半導體、三元金屬氧化物，諸如In-Ga-Zn-O-基氧化物半導體、In-Sn-Zn-O-基氧化物半導體、In-Al-Zn-O-基氧化物半導體、Sn-Ga-Zn-O-基氧化物半導體、Al-Ga-Zn-O-基氧化物半導體、以及Sn-Al-Zn-O-基氧化物半導體、或二元金屬氧化物等，諸如In-Zn-O-基氧化物半導體、Sn-Zn-O-基氧化物半導體、Al-Zn-O-基氧化物半導體、Zn-Mg-O-基氧化物半導體、Sn-Mg-O-基氧化物半導體、In-Mg-O-基氧化物半導體、In-Ga-O-基氧化物半導體、In-O-基氧化物半導體、Sn-O-基氧化物半導體、及Zn-O-基氧化物半導體，使用為該氧化物半導體。須注意在此說明書中，例如，In-Sn-Ga-Zn-O-基氧化物半導體意指包括銦(In)、錫(Sn)、鎵(Ga)、以及鋅(Zn)的金屬氧化物。在計量組成率上無特別限制。上述氧化物半導體可能包括矽。
或者，氧化物半導體可由化學方程式InMO3(ZnO)m(m>0)表示。此處，M代表選自Ga、Al、Mn、以及Co之一或多種金屬元素。
根據本發明之一實施例，電源供應電壓至對電路組態無用之基本區塊的供應係藉由編程胞元停止，因此可抑制 半導體積體電路的電力消耗。
相較於使用EEPROM的習知編程胞元，具有上述組態的編程胞元可抑制由穿隧電流導致的閘絕緣膜退化；因此，可提供可將重寫資料次數數量增加的半導體裝置。
在具有上述結構的編程胞元中，藉由該第二電晶體的操作電壓大致判定在連接狀態中寫入資料所需要的操作電壓。因此，相較於使用EEPROM的習知編程胞元，可提供可顯著地降低上述操作電壓並降低電力消耗的半導體裝置。
與使用SRAM形成的編程胞元不同，具有上述結構的編程胞元使用具有極低之截止狀態電流的電晶體保持資料；因此，甚至在該電源供應電壓未始終供應至該編程胞元時，仍可將連接狀態保持至特定程度。因此，可提供可降低電力消耗的半導體裝置。
500‧‧‧基材
501、801、Tr1‧‧‧第一電晶體
502、Tr3‧‧‧第三電晶體
503、504‧‧‧單晶矽膜
505、506、507、614、637、646、656‧‧‧絕緣膜
510、511、601、631、641、655、GE‧‧‧閘電極
602‧‧‧電極
603、632、642、654、GI‧‧‧閘絕緣膜
605‧‧‧島形氧化物半導體膜
606、607‧‧‧雜質區域
608、635、643、651、S‧‧‧源極電極
609、636、644、652、D‧‧‧汲極電極
610、611、612、613‧‧‧佈線
620、630、640、650、Tr2‧‧‧第二電晶體
623、Cs‧‧‧電容器
633、645、653、OS‧‧‧氧化物半導體膜
634‧‧‧通道保護膜
7011、7031、7032、7041、7051‧‧‧外殼
7012、7033、7034、7042、7052‧‧‧顯示部
7013‧‧‧支撐基座
7035‧‧‧微音器
7036‧‧‧揚聲器
7037、7045、7053‧‧‧操作鍵
7038‧‧‧觸控筆
7043‧‧‧音訊輸入部
7044‧‧‧音訊輸出部
7046‧‧‧光接收部
A、B、C、D、E、F、G、H、I‧‧‧基本區塊
Ec‧‧‧傳導帶
Ef‧‧‧費米能階
Eg‧‧‧能帶隙
Ei‧‧‧本質費米能階
IN‧‧‧輸入端
N1、N2‧‧‧節點
OUT‧‧‧輸出端
R‧‧‧電阻器
SwAB、SwAD、SwAE、SwBA、SwBC、SwBE、SwCB、SwCE、SwCF、SwDA、SwDE、SwDG、SwEA、SwEB、 SwEC、SwED、SwEF、SwEG、SwEH、SwEI、SwFC、SwFE、SwFI、SwGD、SwGE、SwGH、SwHE、SwHG、SwHI、SwIE、SwIF、SwIH、SwVA、SwVB、SwVC、SwVD、SwVE、SwVF、SwVG、SwVH、SwVI‧‧‧編程胞元
U‧‧‧基本區塊
VD、VG‧‧‧電壓
VDD‧‧‧電源供應電位
X‧‧‧掃描訊號線
Y‧‧‧資料訊號線
‧‧‧工作函數
χ‧‧‧電子親和力
圖1係描繪半導體裝置之結構的圖。
圖2A至2C各者描繪編程胞元的電路圖。
圖3係描繪半導體裝置之操作的圖。
圖4係描繪半導體裝置之操作的圖。
圖5係描繪半導體裝置之操作的圖。
圖6係描繪半導體裝置之結構的圖。
圖7係描繪半導體裝置之結構的圖。
圖8係描繪半導體裝置之結構的圖。
圖9A及9B各者係描繪半導體裝置之操作的時序圖。
圖10A至10C係描繪製造半導體裝置之方法的圖。
圖11A及11B係描繪製造半導體裝置之方法的圖。
圖12A至12C係描繪製造半導體裝置之方法的圖。
圖13係包括氧化物半導體之反堆疊式電晶體的縱向橫剖面圖。
圖14係沿著圖13之線A-A'取得之橫剖面的能帶圖(示意圖)。
圖15A描繪將正電壓(VG>0)施加至閘電極(GE)時的能帶圖，且圖15B描繪將負電壓(VG<0)施加至閘電極(GE)時的能帶圖。
圖16係描繪真空度、金屬的工作函數()、以及氧化物半導體的電子親和力(χ)間之關係的圖。
圖17A至17D各者係描繪電子裝置之結構的圖。
在下文中，將參考該等隨附圖式詳細描述本發明之實施例。然而，本發明並未受限於以下描述，且熟悉本發明之人士可輕易地理解模式及細節可無須脫離本發明之精神及範圍而以各種方式改變。因此，不應將本發明理解為受下列實施例的描述限制。
須注意本發明之半導體裝置在其類別中包括使用半導體元件形成的各種半導體積體電路，諸如微處理器、影像 處理電路、半導體顯示裝置的控制器、數位訊號處理器(DSP)、及微控制器等。此外，本發明之半導體裝置也在其類別中包括各種裝置，諸如使用上述半導體積體電路形成的RF標籤、及半導體顯示裝置等。該半導體顯示裝置將下列各者包括在其類別中：液晶顯示裝置、發光裝置，其中針對各像素設置以有機發光元件(OLED)為代表的發光元件、電子紙、數位微鏡裝置(DMD)、電漿顯示面板(PDP)、場致發射顯示器(FED)、以及將半導體元件包括在驅動器電路中的其他半導體顯示裝置。
(實施例1)
在此實施例中，將描述根據本發明之一實施例的半導體裝置之結構及操作。
將根據本發明之一實施例的半導體裝置之結構描繪於圖1中，作為範例。描繪於圖1中的半導體裝置設有九個基本區塊A至I、組態成控制基本區塊A至I間之連接的編程胞元SwAB至SwIH、以及組態成控制電源供應電位VDD至基本區塊A至I之供應的編程胞元SwVA至SwVI。
須注意在圖1中，例如，將組態成控制基本區塊A之輸出端及基本區塊B的輸入端間之連接的編程胞元標示為SwAB。另一方面，將組態成控制基本區塊B之輸出端及基本區塊A的輸入端間之連接的編程胞元標示為SwBA。
在圖1中，為避免描述的複雜性，說明該等九個基本 區塊各者係經由編程胞元連接至上方、下方、左方、或右方之基本區塊的情形。然而，本發明之一實施例並未受限於此結構，且設計者可視情況設定基本區塊的數量及連接的結構。
在圖1中，各基本區塊係經由編程胞元連接至施加電源供應電位VDD的節點；然而，實際上，不僅將電源供應電位VDD，也將與電源供應電位VDD不同之固定電位，諸如接地電位，施加至各區塊。亦即，當將電源供應電位VDD施加至基本區塊時，將電源供應電位VDD及上述固定電位之間的差作為電源供應電壓供應至基本區塊。
在圖1中，描述所給定之基本區塊的一輸出端係經由編程胞元連接至另一基本區塊之一輸入端的情形。然而，本發明的一實施例並未受限於此結構。可能經由編程胞元將給定基本區塊的一輸出端連接至另一基本區塊的複數個輸入端。
須注意對使用為基本區塊之邏輯電路的結構並無特別限制。可將實施簡單邏輯操作的邏輯電路，諸如反相器、AND、NAND、或NOR；加法器；乘法器；記憶體(例如，DRAM或SRAM)；或各種算術單元，使用為該基本區塊。
各編程胞元至少包括控制二節點間之連接的第一電晶體(Tr1)及控制電位至該第一電晶體的閘電極之供應的第二電晶體(Tr2)。具體地說，將該等編程胞元的結構範例描繪於圖2A至2C中。
圖2A係具有最簡單結構之編程胞元的範例，且該編程胞元包括控制二節點間之連接的第一電晶體(Tr1)及控制電位至第一電晶體(Tr1)的閘電極之供應的第二電晶體(Tr2)。具體地說，將第一電晶體(Tr1)之源極電極連接至節點N1並將第一電晶體(Tr1)的汲極電極連接至節點N2。另外，將第二電晶體(Tr2)之源極電極(標示為S)及汲極電極(標示為D)的一者連接至第一電晶體(Tr1)之閘電極，並將控制第一電晶體(Tr1)的切換之訊號(Sig1)的電位施加至第二電晶體(Tr2)之源極電極(標示為S)及汲極電極(標示為D)的另一者。
須注意可能提供用於保持第一電晶體(Tr1)的閘電極之電位的電容器。
當第二電晶體(Tr2)依據輸入至第二電晶體(Tr2)之閘電極的訊號而開啟時，將用於控制第一電晶體(Tr1)的切換之訊號的電位施加至第一電晶體(Tr1)的閘電極。第一電晶體(Tr1)依據施加至第一電晶體(Tr1)之閘電極的電位實施切換。當第一電晶體(Tr1)為開啟時，將節點N1連接至節點N2。相反地，當第一電晶體(Tr1)為關閉時，節點N1未連接至節點N2，且此等節點之一者係在高阻抗狀態中。
其次，當第二電晶體(Tr2)依據輸入至第二電晶體(Tr2)之閘電極的訊號而關閉時，第一電晶體(Tr1)的閘電極係在浮動狀態中，並保持該電位。因此，保持節點N1及節點N2之間的連接狀態。
須注意此說明書中的「連接」係指電性連接並對應於可施加或傳輸電流、電壓、或電位的狀態。因此，連接狀態並未始終意謂著直接連接狀態，而將經由電流、電壓、或電位可在其中供應或傳輸之電路元件，諸如佈線、電阻器、二極體、或電晶體，的間接連接狀態包括在其類別中。
也須注意甚至在電路圖描繪彼此連接的獨立組件時，有一導電膜具有複數個組件之功能的情形，諸如部分佈線之功能也如同電極的情形。此說明書中的「連接」在其類別中包括一導電膜具有複數個組件之功能的情形。
包括在電晶體中之「源極電極」及「汲極電極」的名稱係依據該電晶體之極性或施加至個別電極的電位位準間之差而彼此交換。通常，在n-通道電晶體中，將施加較低電位的電極稱為源極電極，並將施加較高電位的電極稱為汲極電極。另外，在p-通道電晶體中，將施加較低電位的電路稱為汲極電極，並將施加較高電位的電極稱為源極電極。在此說明書中，為了方便，雖然在部分情形中將源極電極及汲極電極假設為固定的而描述電晶體的連接關係；然而，實際上，源極電極及汲極電極的名稱係依據上述電位間的關係而彼此交換。
須注意在使用控制基本區塊間的連接之編程胞元的情形中，將節點N1連接至一基本區塊的輸入端或輸出端，並將節點N2連接至另一基本區塊的輸入端或輸出端。在使用控制電源供應電壓至基本區塊的供應之編程胞元的情 形中，將該基本區塊連接至節點N1及節點N2之一者，並將電源供應電位VDD施加至節點N1及節點N2的另一者。
其次，將另一編程胞元的範例描繪於圖2B中。描繪於圖2B中的編程胞元包括控制二節點間之連接的第一電晶體(Tr1)、控制電位至第一電晶體(Tr1)的閘電極之供應的第二電晶體(Tr2)、以及控制上述二節點之一者及施加固定電位VSS的節點間之連接的第三電晶體(Tr3)。
具體地說，將第一電晶體(Tr1)的源極電極連接至節點N1並將第一電晶體(Tr1)之汲極電極連接至節點N2。將第二電晶體(Tr2)之源極電極及汲極電極的一者連接至第一電晶體(Tr1)之閘電極，將用於控制第一電晶體(Tr1)的切換之訊號的電位施加至第二電晶體(Tr2)之源極電極及汲極電極的另一者。將第三電晶體(Tr3)之源極電極及汲極電極的一者連接至節點N2，並將該另一者連接至施加固定電位VSS的節點。將第一電晶體(Tr1)的閘電極連接至第三電晶體(Tr3)的閘電極。須注意第一電晶體(Tr1)係n-通道電晶體，而第三電晶體(Tr3)為p-通道電晶體。
描繪於圖2B中的編程胞元包括用於保持第一電晶體(Tr1)之閘電極的電位之電容器Cs。雖然電容器Cs並非必要設置，當設置電容器Cs時，可將節點N1及節點N2之間的連接保持更長的時間週期。具體地說，將電容 器Cs之一對電極的一者連接至第一電晶體(Tr1)之閘電極，並將該另一者連接至施加固定電位VSS的節點。
當第二電晶體(Tr2)依據輸入至第二電晶體(Tr2)之閘電極的訊號而開啟時，將用於控制第一電晶體(Tr1)的切換之訊號的電位施加至第一電晶體(Tr1)的閘電極、第三電晶體(Tr3)之閘電極、以及電容器Cs的一電極。第一電晶體(Tr1)依據施加至第一電晶體(Tr1)的閘電極之該訊號的電位實施切換。然後，因為第三電晶體(Tr3)的極性與第一電晶體(Tr1)之極性不同，第三電晶體(Tr3)實施與第一電晶體(Tr1)之切換相反的切換。
例如，當第一電晶體(Tr1)開啟時，第三電晶體(Tr3)關閉。結果，將節點N1連接至節點N2。相反地，當第一電晶體(Tr1)關閉時，第三電晶體(Tr3)開啟。結果，節點N1未連接至節點N2，且節點N2連接至施加固定電位VSS的節點。
其次，當第二電晶體(Tr2)依據輸入至第二電晶體(Tr2)之閘電極的訊號而關閉時，第一電晶體(Tr1)的閘電極及第三電晶體(Tr3)之閘電極係在浮動狀態中，並將該等閘電極之電位保持在電容器Cs中。因此，保持節點N1及節點N2之間的連接狀態以及節點N2及施加固定電位VSS的節點之間的連接狀態。
須注意在圖2B中，將p-通道電晶體使用為第三電晶體(Tr3)；然而，通常得不到與氧化物半導體相似，或 具有非常低之遷移率的p-通道型。因此，可使用電阻器R取代p-通道電晶體，如圖2C所描繪的。
在本發明之一實施例中，在描繪於圖2A至2C中的編程胞元中，第二電晶體(Tr2)的截止狀態電流或漏電流極低。具體地說，第二電晶體(Tr2)的通道形成區域包括其能帶隙比矽半導體的能帶隙更寬且其本質載體密度比矽之本質載體密度更低的半導體材料。當將具有此種特徵的半導體材料包括在通道形成區域中時，可實現具有極低之截止狀態電流的電晶體。
可將化合物半導體，諸如碳化矽(SiC)或氮化鎵(GaN)，或使用金屬氧化物，諸如氧化鋅(ZnO)，形成的氧化物半導體，使用為其能帶隙比矽半導體的能帶隙更寬且其本質載體密度比矽之本質載體密度更低的半導體材料之範例。當然，氧化物半導體有利處為其可藉由濺鍍法或濕式法(列印法等)形成，且其在量產上的卓越。若碳化矽及氮化鎵未形成單晶，碳化矽及氮化鎵未得到令人滿意的特徵。用於將碳化矽形成為單晶的處理溫度約為1500℃，且用於將氮化鎵形成為單晶的處理溫度約為1100℃。然而，該氧化物半導體的膜形成溫度低至300℃至500℃(最大約為700℃)，且使用氧化物半導體形成的半導體元件可堆疊在使用半導體材料，諸如單晶矽，形成的積體電路上方。另外，該氧化物半導體可隨基材的尺寸增加而增加。因此，關於具有寬能帶隙的上述半導體，特別係該氧化物半導體具有高量產效率的優點。此外，具 有卓越效能(例如，場效遷移率)的晶體氧化物半導體可藉由包含在450℃及800℃之間的熱處理而輕易地得到。
當將氧化物半導體使用為第二電晶體(Tr2)時，上述氧化物半導體具有大於或等於3eV的能帶隙，及少於1012/cm3的載體密度為佳，少於1011/cm3更佳。具體地說，藉由SIMS量測之上述氧化物半導體中的氫濃度少於或等於5×1019/cm3，少於或等於5×1018/cm3為佳，少於或等於5×1017/cm3更佳，少於或等於1×1016/cm3特佳。當使用具有上述特徵的氧化物半導體時，可降低第二電晶體(Tr2)的截止狀態電流或漏電流。
第二電晶體(Tr2)的閘絕緣膜具有大於或等於10nm的厚度為佳，大於或等於100nm更佳。第二電晶體(Tr2)的通道長度大於或等於100nm為佳，大於或等於300nm更佳。當採用上述結構時，可降低第二電晶體(Tr2)的截止狀態電流或漏電流。
以此方式，當使用具有非常低的截止狀態電流或非常低之漏電流的第二電晶體(Tr2)時，電位至第一電晶體之閘電極的供應受控制，因此將該第一電晶體的閘極電壓保持長時間。因此，也可將節點N1及節點N2之間的連接狀態保持長時間。
當該連接狀態保持時，為更行降低第二電晶體(Tr2)的截止狀態電流或漏電流，可能將第二電晶體(Tr2)之閘電極的電位設定為該等編程胞元間的最低者。具體地說，第二電晶體(Tr2)之閘電極的電位比任 何其他電位低3V或以下為佳，比包括在形成編程胞元之所有電路元件中，諸如電晶體、電容器、或電阻器，的電極或終端之電位低5V或以下更佳。
第一電晶體(Tr1)或第三電晶體(Tr3)的通道形成區域可能以與第二電晶體(Tr2)相似的方式包括其能帶隙比矽半導體之能帶隙更寬且其本質載體密度比矽更低的半導體材料，或與第二電晶體(Tr2)不同，第一電晶體(Tr1)或第三電晶體(Tr3)的通道形成區域可能包括具有較高遷移率的半導體材料。可將具有結晶性，諸如多晶或單晶，的鍺、矽、及鍺化矽，以及單晶碳化矽提供為具有高遷移率之半導體材料的範例。第一電晶體(Tr1)或第三電晶體(Tr3)可能使用半導體薄膜形成，或可能使用塊狀半導體基材形成。
在前一情形中，因為第一電晶體(Tr1)或第三電晶體(Tr3)具有與第二電晶體(Tr2)相似之低截止狀態電流或漏電流，半導體裝置的電力消耗可更行降低。特別係在使用控制電源供應電位VDD至基本區塊的供應之編程胞元的情形中，第一電晶體(Tr1)之約為10cm2V-1s-1的場效遷移率對操作係充份的，且不需要如此高的操作速度。產生在控制電源供應電位VDD至基本區塊的供應之編程胞元中的截止狀態電流或漏電流直接導致電力消耗的增加。因此，在使用控制電源供應電位VDD至基本區塊的供應之編程胞元的情形中，採用前一結構為佳。
在後一情形中，第一電晶體(Tr1)的遷移率增加； 因此，可降低與第一電晶體(Tr1)連接之該等節點間的電阻。特別係在使用控制基本區塊間的連接之編程胞元的情形中，基本區塊間的電連接電阻導致半導體裝置之操作速度減少。因此，在使用控制基本區塊間的連接之編程胞元的情形中，採用後一結構為佳。須注意當第一電晶體(Tr1)的通道形成區域包括具有較高遷移率的半導體材料時，該閘絕緣膜的厚度大於或等於10nm為佳，以降低截止狀態電流或漏電流。
須注意當第二電晶體(Tr2)、第一電晶體(Tr1)、以及第三電晶體(Tr3)的各通道形成區域具有相同之半導體材料時，將第一電晶體(Tr1)及第三電晶體(Tr3)形成在與第二電晶體(Tr2)相同的層中。在該情形中，第一電晶體(Tr1)及第三電晶體(Tr3)之各閘絕緣膜的厚度在設計上與第二電晶體(Tr2)之閘絕緣膜的厚度相同；然而，第一電晶體(Tr1)及第三電晶體(Tr3)的通道長度或通道寬度可能與第二電晶體(Tr2)之通道長度或通道寬度不同。例如，當期望第一電晶體(Tr1)之通道形成區域具有低電阻時，該通道寬度可能係第二電晶體(Tr2)之通道寬度的二倍大或以上，為第二電晶體(Tr2)之通道寬度的五倍大或以上為佳。
另外，第一電晶體(Tr1)可能藉由非自對準法形成。藉由該非自對準法，雖然寄生電容由於閘電極與源極電極或汲極電極重疊而發生，第一電晶體(Tr1)不需要如此高速度的操作，且上述寄生電容不變成問題。取而代 之的，上述寄生電容的功能如同保持第一電晶體(Tr1)的閘電極之電位的電容器(Cs)。另一方面，第二電晶體(Tr2)的寄生電容甚低為佳，以防止第一電晶體(Tr1)之閘電極的電位在切換時產生變化。
即使將與形成基本區塊之電晶體相同的半導體材料使用為第一電晶體(Tr1)時，該閘絕緣膜的厚度大於形成基本區塊之電晶體的閘絕緣膜之厚度為佳，以降低第一電晶體(Tr1)的漏電流。在該情形中，第一電晶體(Tr1)可能藉由非自對準法形成，並可能將形成在與用於基本區塊之電晶體的層不同之層中的導電膜使用為該閘電極。
須注意在圖2A至2C中，第一電晶體(Tr1)、第二電晶體(Tr2)、以及第三電晶體(Tr3)各者具有僅在該半導體膜之一側上的閘電極。然而，本發明之一實施例並未受限於此結構，且上述電晶體可能具有以半導體膜夾於其間之方式與閘電極側相對的背閘電極。在該情形中，可能將該背閘電極電性絕緣為在浮動狀態中，或可能在以電位供應該背閘電極的狀態中。在後一情形中，該閘電極可能電性連接至該背閘電極，或可能始終僅將固定電位，諸如接地電位，施加至該背閘電極。控制施加至背閘電極的電位位準，因此電晶體的臨界電壓可受控制。
可用於該半導體裝置的編程胞元並未受限於圖2A至2C所描繪的電路組態。該編程胞元可能至少包括控制二節點間之連接的第一電晶體以及控制電位至上述該第一電晶體的閘電極之供應的第二電晶體，且該第二電晶體的通 道形成區域可能包括半導體材料，諸如具有約矽的能帶隙三倍大之能帶隙的氧化物半導體。
其次，將描述當使用具有上述結構之編程胞元將複數個基本區塊任意連接時之半導體裝置的操作。
在描繪於圖1的半導體裝置中，將所有基本區塊之間的連接切斷，並停止電源供應電壓至所有基本區塊的供應。從描繪於圖1的該狀態中，於圖3中描繪當部分編程胞元為開啟時之基本區塊的連接狀態。具體地說，在圖3中，當將編程胞元SwAB、編程胞元SwBC、編程胞元SwCF、以及編程胞元SwFI開啟時，將基本區塊A的輸出端連接至基本區塊B之輸入端、將基本區塊B的輸出端連接至基本區塊C之輸入端、將基本區塊C的輸出端連接至基本區塊F之輸入端、並將將基本區塊F的輸出端連接至基本區塊I之輸入端。當將編程胞元SwVA、編程胞元SwVB、編程胞元SwVC、編程胞元SwVF、以及SwVI開啟時，將電源供應電位VDD施加至基本區塊A、基本區塊B、基本區塊C、基本區塊F、以及基本區塊I。然後，將除了上述編程胞元以外的編程胞元關閉。結果，如圖3所描繪的，形成從半導體裝置之輸入端(IN)至基本區塊A、基本區塊B、基本區塊C、基本區塊F、以及基本區塊I的訊號路徑。然後，第一訊號處理在上述各基本區塊中實施，因此訊號從輸出端(OUT)輸出。
在圖3所描繪的該狀態中，當第二訊號處理在第一訊號處理於該輸入訊號上實施並得到輸出訊號之後實施時， 改變基本區塊之間的連接。基本區塊間之連接的改變在將所有編程胞元切斷一次之後實施為佳。
將第二訊號處理實施時基本區塊間之連接狀態的範例描繪於圖4中。具體地說，在圖4中，當將編程胞元SwAD、編程胞元SwDE、編程胞元SwEH、以及編程胞元SwHI開啟時，將基本區塊A的輸出端連接至基本區塊D之輸入端、將基本區塊D的輸出端連接至基本區塊E之輸入端、將基本區塊E的輸出端連接至基本區塊FH之輸入端、並將將基本區塊H的輸出端連接至基本區塊I之輸入端。當將胞元SwVA、編程胞元SwVD、編程胞元SwVE、編程胞元SwVH、以及SwVI開啟時，將電源供應電位VDD施加至基本區塊A、基本區塊D、基本區塊E、基本區塊H、以及基本區塊I。然後，將除了上述編程胞元以外的編程胞元關閉。結果，如圖4所描繪的，形成從半導體裝置之輸入端(IN)至基本區塊A、基本區塊D、基本區塊E、基本區塊H、以及基本區塊I的訊號路徑。然後，第二訊號處理在上述各基本區塊中實施，因此訊號從輸出端(OUT)輸出。
同樣地，在實施第三訊號處理的情形中，在將所有編程胞元切斷一次之後改變基本區塊間的連接為佳。於圖5中描繪實施第三訊號處理時基本區塊間之連接狀態的範例。具體地說，在圖5中，當將編程胞元編程胞元SwAD、編程胞元SwDG、編程胞元SwGH、編程胞元SwHE、編程胞元SwEF、以及編程胞元SwFI開啟時，將 基本區塊A的輸出端連接至基本區塊D之輸入端、將基本區塊D的輸出端連接至基本區塊G之輸入端、將基本區塊G的輸出端連接至基本區塊H之輸入端、將基本區塊H的輸出端連接至基本區塊E之輸入端、將基本區塊E的輸出端連接至基本區塊F之輸入端、以及將基本區塊F的輸出端連接至基本區塊I之輸入端。當將編程胞元SwVA、編程胞元SwVD、編程胞元SwVG、編程胞元SwVH、編程胞元SwVE、編程胞元SwVF、以及編程胞元SwVI開啟時，將電源供應電位VDD施加至基本區塊基本區塊A、基本區塊D、基本區塊E、基本區塊F、基本區塊G、基本區塊H、以及基本區塊I。然後，將除了上述編程胞元以外的編程胞元關閉。結果，如圖5所描繪的，形成從半導體裝置之輸入端(IN)至基本區塊A、基本區塊D、基本區塊G、基本區塊H、基本區塊E、基本區塊F、以及基本區塊I的訊號路徑。然後，第三訊號處理在上述各基本區塊中實施，因此訊號從輸出端(OUT)輸出。
須注意只要使用如圖3所描繪的電路組態，依據使用基本區塊及編程胞元所形成之矩陣的尺寸，實施組態處理(控制編程胞元的切換以形成電路)所需的時間小到足以忽略。例如，每列基本區塊所需要的上述時間少於或等於100奈秒。若使用如圖1所描繪之使用三列基本區塊形成的矩陣時，上述時間少於1微秒。
在本發明之一實施例中，停止電源供應電壓對該電路 組態無用之基本區塊的供應，使得半導體裝置的電力消耗可降低。特別係在具有少於或等於50nm之通道長度、閘絕緣膜的厚度少於或等於數奈米、且流經閘絕緣膜之漏電流佔大量電力消耗的半導體裝置中；因此，上述結構對降低電力消耗有效。
在本發明之一實施例中，當基本區塊間的連接係藉由具有極低的截止狀態電流或極低之漏電流的電晶體控制時，可降低在施加電源供應電壓之基本區塊及未施加電源供應電壓的基本區塊之間流動的漏電流或截止狀態電流，且可降低半導體裝置的電力消耗。
當與使用EEPROM形成之習知編程胞元比較時，可降低由於穿隧電流所導致之具有上述結構的編程胞元之閘絕緣膜的退化；因此，可提供可將重寫資料次數數量增加的半導體裝置。
在具有上述結構的編程胞元中，藉由第二電晶體(Tr2)的操作電壓大致判定寫入資料所需要的操作電壓。因此，相較於使用EEPROM的習知編程胞元，可提供可顯著地降低上述操作電壓並可抑制電力消耗的半導體裝置。
與使用SRAM的編程胞元不同，甚至在該電源供應電壓未始終供應至該編程胞元時，具有上述結構的編程胞元可將連接狀態保持至特定程度。此外，資料係使用具有非常低之截止狀態電流的電晶體保持。因此，可提供可降低電力消耗的半導體裝置。
(實施例2)
在實施例1中，描述所給定之基本區塊可連接至多達四個相鄰基本區塊的範例；然而，在此實施例中，將描述將給定之基本區塊連接至八個相鄰基本區塊的範例。
以與圖1相似的方式，描繪於圖6中的半導體裝置設有九個基本區塊A至I、控制基本區塊A至I間之連接的編程胞元、以及控制電源供應電位VDD至各基本區塊A至I之供應的編程胞元。
與圖1不同，在圖6描繪的半導體裝置中，中央基本區塊E可經由編程胞元SwAE至SwIE以及編程胞元SwEA至SwEI連接至除了基本區塊E以外的所有基本區塊。
須注意在圖6中，僅描繪控制中央基本區塊E與其他基本區塊間之連接的編程胞元SwAE至SwIE、控制中央基本區塊E與其他基本區塊間之連接的編程胞元SwEA至SwEI、以及控制電源供應電位VDD至基本區塊E之供應的編程胞元SwVE。然而，基本區塊A及基本區塊B之間的連接、基本區塊B及基本區塊C之間的連接、基本區塊C及基本區塊F之間的連接、基本區塊F及基本區塊I之間的連接、基本區塊A及基本區塊D之間的連接、基本區塊D及基本區塊G之間的連接、基本區塊G及基本區塊H之間的連接、以及基本區塊H及基本區塊I之間的連接可用與圖1相似的方式藉由編程胞元控制。此外， 電源供應電位VDD至基本區塊A、基本區塊B、基本區塊C、基本區塊D、基本區塊F、基本區塊G、基本區塊H、以及基本區塊I的供應可用與圖1相似的方式藉由編程胞元控制。
須注意可將描述於實施例1中的該結構用於該等編程胞元。
如圖6所描繪的，可連接至給定基本區塊之基本區塊的數量可由設計者視情況設定。
此實施例可視情況藉由與上述實施例組合而實作。
(實施例3)
將使用更一般化的範例描述大型矩陣係使用基本區塊形成的半導體裝置。
在此實施例中，將注意力放在包括在半導體裝置中之第n列及第m行的基本區塊U(n,m)。如圖7所描繪的，在基本區塊U(n,m)的周圍，有八個基本區塊：U(n-1,m-1)；U(n,m-1)；U(n+1,m-1)；U(n-1,m)；U(n+1,m)；U(n-1,m+1)；U(n,m+1)；以及U(n+1,m+1)。基本區塊U(n,m)經由編程胞元連接該等八個基本區塊，以傳輸並接收訊號。
在圖8中，描繪控制於圖7描繪之基本區塊間的連接之編程胞元以及控制電源供應電位VDD至各基本區塊之供應的編程胞元之具體結構的範例。
須注意在圖8中描寫使用描繪於圖2A中之編程胞元 的範例；然而，可能使用描繪於圖2B及2C中的任何編程胞元。編程胞元的結構並未受限於描繪於圖2A至2C中的電路組態。該編程胞元的結構可能至少包括控制二節點間之連接的第一電晶體以及控制電位至上述該第一電晶體的閘電極之供應的第二電晶體，且該第二電晶體的通道形成區域可能包括半導體材料，諸如具有約矽的能帶隙三倍大之能帶隙的氧化物半導體。
在圖8中，使用將圓圈加至正常電晶體符號的符號描繪用於編程胞元且其通道形成區域包括半導體材，諸如氧化物半導體，的電晶體，以與其他電晶體區分。
描繪於圖8中的半導體裝置包括控制編程胞元以及上述基本區塊之操作的訊號線。
具體地說，在圖8中描繪將矩陣中之每一行五條資料訊號線Y1、Y2、Y3、Y4、以及Y5以及每一列二條掃描訊號線X1及X2使用為訊號線的範例；然而，可能採用使用每一列一條掃描訊號線及每一行九條資料訊號線的結構。當掃描訊號線的數量減少時，可縮短實施組態處理的時間。
須注意在圖8中，第(n-1)行的五條資料訊號線為Y1n-1、Y2n-1、Y3n-1、Y4n-1、以及Y5n-1，而第n行的五條資料訊號線為Y1n、Y2n、Y3n、Y4n、以及Y5n。此外，第(m-1)列的二條掃描訊號線為X1m-1及X2m-1，而第m列的二條掃描訊號線為X1m及X2m。
為減少訊號線的總數量，掃描訊號線及資料訊號線的 數量可能依據形成矩陣的基本區塊設定。例如，如圖8所描繪的，當設置每一行五條資料訊號線及每一列二條掃描訊號線時，包括N列及M行之基本區塊的半導體裝置總共需要約(2N+5M)條訊號線。另一方面，當使用每一行九條資料訊號線及每一列一條掃描訊號線時，包括N列及M行之基本區塊的半導體裝置總共需要約(N+9M)條訊號線。因此，若使用滿足關係式N<4M的半導體裝置時，採用前一結構而非後一結構可減少訊號線的總數量。另一方面，若使用滿足N>4M的半導體裝置時，採用後一結構而非前一結構可減少訊號線的總數量。
在描述於此實施例的半導體裝置中，電源供應電位係使用資料訊號線Y5供應。資料訊號線Y5(Y51,Y52,...,Y5n-1,Y5n,...)傳輸用於控制包括在各基本區塊中的第一電晶體801至包括在用於供應電源供應電位之編程胞元中的第一電晶體801之切換的訊號。然後，以與其他資料訊號線及其他掃描訊號線相似的方式，在未實施組態處理的週期中無須將訊號傳輸至資料訊號線Y5。因此，在該週期中，電源供應電位可從資料訊號線Y5供應至各基本區塊。
須注意在圖8中，描述針對各基本區塊僅設置一輸入端及僅設置一輸出端的範例；然而，可能使用包括複數個輸入端或複數個輸出端的基本區塊。
其次，描述於圖8中描繪之半導體裝置的操作之範例。在圖9A中顯示輸入至於圖8中描繪之半導體裝置的 各訊號線之訊號的時序圖。
如圖9A所描繪的，將具有脈衝的各訊號循序地施加至掃描訊號線X1m-1、X2m-1、X1m、以及X2m，以具有不同時序。在圖9A中，僅將施加至掃描訊號線X1m-1之訊號的電位以實線表示，而將施加至掃描訊號線X2m-1、X1m、以及X2m之訊號的電位以虛線表示。在圖9A中，在施加正電位脈衝之週期以外的週期中，將訊號的電位保持為負電位。因此，當將具有脈衝的訊號施加至各掃描訊號線時，將其閘電極連接至掃描訊號線的第二電晶體開啟。
然後，依據脈衝施加至各掃描訊號線的時序，將選擇訊號施加至資料訊號線Y1n-1、Y2n-1、Y3n-1、Y4n-1、Y5n-1、Y1n、Y2n、Y3n、Y4n、以及Y5n。經由已開啟之第二電晶體，將施加至各資料訊號線的選擇訊號輸入至設置在該掃描訊號線及資料訊號線的交點之第一電晶體的閘電極。然後，依據此選擇訊號的電位，控制上述第一電晶體的切換。
例如，為以U(n-1,m-1)、U(n,m)、U(n,m+1)、U(n-1,m)、U(n,m-1)、以及U(n+1,m)的順序連接描繪於圖8中的基本區塊，可能依據描繪於圖9A中的時序圖將脈衝施加至各訊號線。
具體地說，首先，依據將脈衝施加至掃描訊號線X1m-1的時序，將脈衝施加至資料訊號線Y4n-1。然後，將在掃描訊號線X1m-1及資料訊號線Y4n-1之交點的第一電晶體 開啟。該第一電晶體係控制基本區塊U(n-1,m)之輸出端及基本區塊U(n,m-1)的輸入端間之連接的開關。因此，當將上述第一電晶體開啟時，形成從基本區塊U(n-1,m)至基本區塊U(n,m-1)的訊號路徑。
其次，依據將脈衝施加至掃描訊號線X2m-1的時序，將脈衝施加至資料訊號線Y2n-1、Y5n-1、Y2n、以及Y5n；然後，將在個別交點的第一電晶體開啟。當然，在掃描訊號線X2m-1及資料訊號線Y2n-1之交點的該第一電晶體係控制基本區塊U(n-1,m-1)之輸出端及基本區塊U(n,m)的輸入端間之連接的開關。此外，在掃描訊號線X2m-1及資料訊號線Y5n-1之交點的該第一電晶體係控制電源供應電位至基本區塊U(n,m)之供應的開關，且在掃描訊號線X2m-1及資料訊號線Y5n之交點的該第一電晶體係控制電源供應電位至基本區塊U(n+1,m)之供應的開關。另外，在掃描訊號線X2m-1及資料訊號線Y2n之交點的該第一電晶體係控制基本區塊U(n,m-1)之輸出端及基本區塊U(n+1,m)的輸入端間之連接的開關。因此，當將上述第一電晶體開啟時，形成從基本區塊U(n-1,m-1)至基本區塊U(n,m)的訊號路徑，以及從基本區塊U(n,m-1)至基本區塊U(n+1,m)的訊號路徑。另外，將電源供應電位施加至基本區塊U(n,m)及U(n+1,m)。
其次，依據將脈衝施加至掃描訊號線X1m的時序，將脈衝施加至資料訊號線Y2n-1。然後，將在掃描訊號線X1m及資料訊號線Y2n-1之交點的第一電晶體開啟。該第 一電晶體係控制基本區塊U(n,m+1)之輸出端及基本區塊U(n-1,m)的輸入端間之連接的開關。因此，當將上述第一電晶體開啟時，形成從基本區塊U(n,m+1)至基本區塊U(n-1,m)的訊號路徑。
其次，依據將脈衝施加至掃描訊號線X2m的時序，將脈衝施加至資料訊號線Y5n-1及Y1n；然後，將在個別交點的第一電晶體開啟。當然，在掃描訊號線X2m及資料訊號線Y1n之交點的該第一電晶體係控制基本區塊U(n,m)之輸出端及基本區塊U(n,m+1)的輸入端間之連接的開關。在掃描訊號線X2m及資料訊號線Y5n-1之交點的該第一電晶體係控制電源供應電位至基本區塊U(n,m+1)之供應的開關。因此，當將上述第一電晶體開啟時，形成從基本區塊U(n,m)至基本區塊U(n,m+1)的訊號路徑，並形成電源供應電位至基本區塊U(n,m+1)的供應路徑。
當實施上述操作時，形成從基本區塊U(n-1,m-1)至基本區塊U(n,m)的訊號路徑、從基本區塊U(n,m)至基本區塊U(n,m+1)的訊號路徑、從基本區塊U(n,m+1)至基本區塊U(n-1,m)的訊號路徑、從基本區塊U(n-1,m)至基本區塊U(n,m-1)的訊號路徑、以及從基本區塊U(n,m-1)至基本區塊U(n+1,m)的訊號路徑，並形成電源供應電位至基本區塊U(n,m+1)、U(n,m)以及U(n+1,m)的供應路徑。
雖然未描繪於圖9A的時序圖中，除了形成電源供應電位至基本區塊U(n,m+1)、U(n,m)、以及U(n+1,m)的供應路徑外，還形成電源供應電位至基本區塊U(n-1,m-1)、 U(n,m-1)、以及U(n-1,m)的供應路徑。
如上文所述，基本區塊之間的連接及電源供應電位之供應係藉由掃描各掃描訊號線而設定；因此，隨著掃描訊號線的數量增加，需要更長的設定時間。須注意每一掃描訊號線的掃描時間，亦即，施加脈衝至掃描訊號線的時間，少於或等於100奈秒。因此，即使半導體裝置包括1000條掃描訊號線，掃描所有掃描訊號線的時間少於1毫秒。
如上文所述，在設定基本區塊間之連接以及電源供應電位的供應之後，將電源供應電位供應至資料訊號線Y5(Y51,Y52,...,Y5n-1,Y5n,...)。經由該第一電晶體將電源供應電位從上述資料訊號線供應至設有電源供應電位之供應路徑的基本區塊；因此，可實施算術處理。
其次，將使用另一範例描述於圖8中描繪之半導體裝置的操作。在圖9B中，顯示輸入至於圖8中描繪之半導體裝置的各訊號線之訊號的時序圖。
如圖9B所描繪的，將具有脈衝的各訊號循序地供應至掃描訊號線X1m-1、X2m-1、X1m、以及X2m，以具有不同時序。同樣在圖9B中，僅有施加至掃描訊號線X1m-1之訊號的電位係以實線描繪，而施加至掃描訊號線X2m-1、X1m、以及X2m之訊號的電位係以虛線描繪。在圖9b中，在施加正電位脈衝之週期以外的週期中，也將訊號的電位保持為負電位。因此，當將具有脈衝的訊號施加至各掃描訊號線時，將其閘電極連接至掃描訊號線的第二電晶 體開啟。
在圖9B中，在將脈衝施加至掃描訊號線X1m-1的週期中，不將脈衝施加至資料訊號線。其次，依據將脈衝施加至掃描訊號線X2m-1的時序，將脈衝施加至資料訊號線Y5n-1、Y3n、以及Y4n；然後，將在個別交點的第一電晶體開啟。
當然，在掃描訊號線X2m-1及資料訊號線Y5n-1之交點的該第一電晶體係控制電源供應電位至基本區塊U(n,m)之供應的開關。另外，在掃描訊號線X2m-1及資料訊號線Y3n之交點的該第一電晶體係連接基本區塊U(n,m-1)之輸出端及基本區塊U(n+1,m-1)的輸入端之開關。在掃描訊號線X2m-1及資料訊號線Y4n之交點的該第一電晶體係連接基本區塊U(n+1,m-1)的輸出端及基本區塊U(n,m)之輸入端的開關。當將上述第一電晶體開啟時，形成從基本區塊U(n,m-1)至基本區塊U(n+1,m-1)的訊號路徑以及從基本區塊U(n+1,m-1)至基本區塊U(n,m)的訊號路徑，並形成電源供應電位至基本區塊U(n,m)的供應路徑。
其次，依據將脈衝施加至掃描訊號線X1m的時序，將執行施加至資料訊號線Y3n-1；然後，將在掃描訊號線X1m及資料訊號線Y3n-1之交點的該第一電晶體開啟。該第一電晶體係控制基本區塊U(n,m)之輸出端及基本區塊U(n-1,m)的輸入端間之連接的開關。因此，當將上述第一電晶體開啟時，形成從基本區塊U(n,m)至基本區塊U(n-1,m)的訊號路徑。
其次，依據將脈衝施加至掃描訊號線X2m的時序，將執行施加至資料訊號線Y1n-1；然後，將在掃描訊號線Xm及資料訊號線Y1n-1之交點的該第一電晶體開啟。在該交點的該第一電晶體係控制基本區塊U(n-1,m)之輸出端及基本區塊U(n-1,m+1)的輸入端之連接的開關。如上文所述，可形成從基本區塊U(n-1,m)至基本區塊U(n-1,m+1)的訊號路徑。
當實施上述操作時，從基本區塊U(n,m-1)至基本區塊U(n+1,m-1)、U(n,m)、U(n-1,m)、以及U(n-1,m+1)的訊號路徑以該順序形成，並形成電源供應電位至基本區塊U(n,m)的供應路徑。雖然未描繪於圖9B的時序圖中，除了形成電源供應電位至U(n,m)的供應路徑外，還形成電源供應電位至基本區塊U(n,m-1)、U(n+1,m-1)、以及U(n-1,m)的供應路徑。
此實施例可視情況藉由與任何上述實施例組合而實作。
(實施例4)
在此實施例中，將描述製造使用為編程胞元且使用氧化物半導體形成之第二電晶體的方法。須注意在此實施例中，將圖2B中的編程胞元採用為範例，描述使用氧化物半導體製造該第二電晶體的方法；然而，具有其他電路組態的編程胞元也可使用描述於此實施例中的製造方法形成。
第一電晶體及第三電晶體可用使用鍺、矽、鍺化矽、或單晶碳化矽等的一般CMOS製程形成。同樣地，第一電晶體或第三電晶體可能使用半導體薄膜或塊狀半導體基材形成。在此實施例中，將使用氧化物半導體形成的第二電晶體形成在使用SOI(絕緣層覆矽)基材形成的第一電晶體及第三電晶體上方之情形提供為範例，並描述其之製造方法。
首先，如圖10A所描繪的，使用SOI基材形成第一電晶體501及第三電晶體502。具體地說，第一電晶體501係使用單晶矽膜503形成在具有絕緣表面之基材500上方的n-通道電晶體，且第三電晶體502係使用單晶矽膜504形成在具有絕緣表面之基材500上方的p-通道電晶體。第一電晶體501及第三電晶體502各者的閘絕緣膜為10nm至100nm(含)，且第一電晶體501及第三電晶體502各者的通道長度為100nm至500nm(含)。第一電晶體501的通道長度可能與第三電晶體502的通道長度不同。
其次，使用氧化物半導體將第二電晶體形成在第一電晶體501及第三電晶體502上方。
首先，如圖10A所描繪的，將絕緣膜505、絕緣膜506、絕緣膜507循序地形成以覆蓋第一電晶體501及第三電晶體502。須注意在此實施例中，描述第一電晶體501及第三電晶體502係以三層膜，絕緣膜505、絕緣膜506、以及絕緣膜507覆蓋的範例；然而，設置在第一電 晶體501及第二電晶體之間以及在第三電晶體502及第二電晶體之間的絕緣膜數量不必為三，並可能形成一絕緣膜、二絕緣膜、或四以及更多的絕緣膜。
絕緣膜505、絕緣膜506、以及絕緣膜507係使用可承受稍後之製造步驟中的熱處理溫度之材料形成。具體地說，將氧化矽、氮化矽、氮化氧化矽、氮氧化矽、氮化鋁、或氧化鋁等用於絕緣膜505、絕緣膜506、以及絕緣膜507為佳。同樣地，在此說明書中，氮氧化合物係指包含比氮量更高之氧量的材料，而氮化氧化合物係指包含比氧量更高之氮量的材料。
絕緣膜507的表面可能藉由化學機械研磨(CMP)法等平坦化。
其次，如圖10B所描繪的，將閘電極601及電極602形成在絕緣膜507上方。
閘電極601及電極602可使用金屬材料，諸如鉬、鈦、鉻、鉭、鎢、釹、或鈧；將任何此等金屬材料包含為其主成份的合金材料；或包含任何此等金屬的氮化物，形成為具有單層結構或使用一或多層絕緣膜的堆疊層結構。須注意若鋁或銅可承受於稍後處理中實施之熱處理的溫度，也可將鋁或銅使用為此種金屬材料。將鋁或銅與耐火金屬材料組合為佳，以防止耐熱性問題及腐蝕性問題。可將鉬、鈦、鉻、鉭、鎢、釹、或鈧等使用為耐火金屬材料。
例如，將下列結構作為閘電極601及電極602的雙層 結構為佳：將鉬膜堆疊在鋁膜上方的雙層結構、將鉬膜堆疊在銅膜上方的雙層結構，將氮化鈦膜或氮化鉭膜堆疊在銅膜上方的雙層結構、以及堆疊氮化鈦膜及鉬膜的雙層結構。將下列結構作為閘電極601及電極602的三層結構為佳：包含鋁膜、鋁及矽的合金膜、以及鋁及鈦之合金膜的堆疊結構、或鋁及釹之合金膜在中層且鎢膜、氮化鎢膜、氮化鈦膜、及鈦膜之任何一者在頂層及底層。
另外，可將氧化銦、氧化銦及氧化錫的合金(In2O3-SnO2，縮寫為ITO)、氧化銦及氧化鋅的合金、氧化鋅、氧化鋅鋁、氮氧化鋅鋁、或氧化鋅鎵等的光透射氧化物導電膜使用為閘電極601及電極602。
閘電極601及電極602各者的厚度在10nm至400nm的範圍中，在100nm至200nm中為佳。在此實施例中，在藉由使用鎢目標之濺鍍法將用於閘電極的導電膜形成至具有150nm之厚度後，藉由蝕刻將導電膜處理(型樣化)為期望形狀，因此形成閘電極601及電極602。須注意當已形成之閘電極的終端部為錐形時，改善堆疊於其上方之閘絕緣膜的覆蓋性，其係較佳的。須注意光阻遮罩可能藉由噴墨法形成。藉由噴墨法形成光阻遮罩不需要光罩；因此，可降低製造成本。
其次，如圖10C所描繪的，將閘絕緣膜603形成在閘電極601及電極602上方。閘絕緣膜603係使用具有單層或堆疊層之膜藉由電漿強化CVD法、或濺鍍法等形成，其包括氧化矽膜、氮化矽膜、氮氧化矽膜、氮化氧化矽 膜、氧化鋁膜、氮化鋁膜、氮氧化鋁膜、氮化氧化鋁膜、氧化鉿膜、或氧化鉭膜。閘絕緣膜603包括儘可能少之雜質為佳，諸如濕氣或氫。在氧化矽膜係藉由濺鍍法形成的情形中，將矽目標或石英目標使用為目標，並將氧或氧及氬的混合氣體使用為濺鍍氣體。
藉由移除雜質而使其成為i-型氧化物半導體或實質i-型氧化物半導體(高度純化氧化物半導體)的氧化物半導體對介面狀態及介面電荷極度靈敏；因此高度純化氧化物半導體及閘絕緣膜603之間的特徵係重要的。因此，與高度純化氧化物半導體接觸的閘絕緣膜(GI)必須有高品質。
例如，用使用微波(頻率：2.45GHz)的高密度電漿強化CVD法為佳，在該情形中可形成具有高承受電壓之緻密的高品質絕緣膜。高度純化氧化物半導體及高品質閘絕緣膜彼此緊密接觸，因此可降低介面狀態的密度並可得到有利的介面特徵。
無須多說，只要可將高品質絕緣膜形成為閘絕緣膜，可使用不同的沈積方法，諸如濺鍍法或電漿強化CVD法。此外，只要在沈積後藉由熱處理修改膜品質及與氧化物半導體之介面的特徵，可使用任何絕緣膜。在任何情形中，可將在閘絕緣膜及氧化物半導體之間具有已降低介面狀態密度，並可形成有利介面並具有有利膜品質之任何絕緣膜使用為該閘絕緣膜。
閘絕緣膜603可能具有將使用具有高障壁性質形成的 絕緣膜及具有低比例之氮的絕緣膜，諸如氧化矽膜或氮氧化矽膜，堆疊的結構。在該情形中，將該絕緣膜，諸如氧化矽膜或氮氧化矽膜，形成在具有高障壁性質的絕緣膜及氧化物半導體膜之間。例如，可將氮化矽膜、氮化氧化矽膜、氮化鋁膜、及氮化氧化鋁膜等提供為具有高障壁性質的絕緣膜。使用具有高障壁性質的絕緣膜，使得可防止大氣中的雜質，諸如濕氣或氫，或包括在該基材中的雜質，諸如鹼金屬或重金屬，進入該氧化物半導體膜、閘絕緣膜603、或該氧化物半導體膜及其另一絕緣膜之間的介面及其附近。此外，將具有低比例之氮的絕緣膜，諸如氧化矽膜或氮氧化矽膜，形成為與氧化物半導體膜接觸，使得可防止具有高障壁性質的絕緣膜直接與氧化物半導體膜接觸。
例如，可能以下列步驟將具有100nm厚度之堆疊層膜形成為閘絕緣膜603：藉由濺鍍法將具有50nm至200nm(含)之厚度的氮化矽膜(SiNy(y>0))形成為第一閘絕緣膜，並將具有5nm至300nm(含)之厚度的氧化矽膜(SiOx(x>0))堆疊在第一絕緣膜上方作為第二絕緣膜。可視情況依據電晶體所需特徵設定閘絕緣膜603的厚度，並可能約為350nm至400nm。
在此實施例中，形成具有將藉由濺鍍法形成之具有100nm的厚度之氧化矽膜堆疊在藉由濺鍍法形成之具有50nm的厚度之氮化矽膜上方的結構之閘絕緣膜603。
須注意該閘絕緣膜與該氧化物半導體接觸。當氫進入 該氧化物半導體中時，該電晶體的特徵受不利的影響；因此，該閘絕緣膜不包含氫、羥、及濕氣為佳。為使閘絕緣膜603包含儘可能少的氫、羥、及濕氣，在濺鍍設備的預熱室中，作為用於膜形成的預處理，藉由預熱將閘電極601及電極602形成在其上方之基材500以消除或移除吸收在基材500上的雜質為佳，諸如濕氣或氫。用於預熱的溫度為100℃至400℃(含)，150℃至300℃(含)為佳。將低溫泵作為設置在該預熱室中的抽氣單元為佳。須注意可省略此預熱處理。
其次，在閘絕緣膜603上方，形成具有2nm至200nm(含)之厚度的氧化物半導體膜，3nm至50nm(含)為佳，3nm至20mn(含)更佳。該氧化物半導體膜係藉由使用氧化物半導體目標之濺鍍法形成。此外，氧化物半導體膜可在稀有氣體(例如，氬)大氣、氧大氣、或包含稀有氣體(例如，氬)及氧之混合大氣中藉由濺鍍法形成。
須注意在藉由濺鍍法形成該氧化物半導體膜之前，藉由導入氬氣體並產生電漿的反濺鍍將附於閘絕緣膜603之表面的灰塵移除為佳。反濺鍍係指未應用電壓至目標側，而在氬大氣下將RF電源使用為應用至基材側的電壓，以在該基材附近產生電漿，修改表面的方法。須注意，可能使用氮大氣或氦大氣等取代氬大氣。或者，可能使用加入氧、或氧化氮等的氬大氣。或者，可能使用加入氯、或四氟化碳等的氬大氣。
如上文所述，也可將下列氧化物半導體使用為該氧化 物半導體：四元金屬氧化物，諸如In-Sn-Ga-Zn-O-基氧化物半導體；三元金屬氧化物，諸如In-Ga-Zn-O-基氧化物半導體、In-Sn-Zn-O-基氧化物半導體、In-Al-Zn-O-基氧化物半導體、Sn-Ga-Zn-O-基氧化物半導體、Al-Ga-Zn-O-基氧化物半導體、以及Sn-Al-Zn-O-基氧化物半導體；二元金屬氧化物等，諸如In-Zn-O-基氧化物半導體、Sn-Zn-O-基氧化物半導體、Al-Zn-O-基氧化物半導體、Zn-Mg-O-基氧化物半導體、Sn-Mg-O-基氧化物半導體、In-Mg-O-基氧化物半導體、In-Ga-O-基氧化物半導體；In-O-基氧化物半導體．Sn-O-基氧化物半導體．及Zn-O-基氧化物半導體。上述氧化物半導體可能包括矽。
或者，氧化物半導體可由化學方程式InMO3(ZnO)m(m>0)表示。此處，M代表選自Ga、Al、Mn、以及Co之一或多種金屬元素。
在此實施例中，將藉由使用包括銦(In)、鎵(Ga)、以及鋅(Zn)之目標的濺鍍法得到之具有30nm的厚度之In-Ga-Zn-O-基氧化物半導體薄膜使用為該氧化物半導體膜。例如，可將具有In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之金屬組成率的目標使用為上述目標。該目標可能包含2重量百分比至10重量百分比(含)的SiO2。包括In、Ga、以及Zn之該目標的填充率為90%至100%(含)，95%至99.9%(含)為佳。使用具有高填充率的目標，形成緻密氧化物半導體膜。
在此實施例中，以下列步驟將該氧化物半導體膜形成在基材500上方：將該基材保持在具有降壓的室中、移除殘留在該室中的濕氣、引入將氫及濕氣移除的濺鍍氣體、以及使用上述目標。此時，該基材可能以100℃至600℃(含)加熱，以200℃至400℃(含)為佳。膜形成係在加熱該基材的同時實施，從而可將包含在該已形成氧化物半導體膜中的雜質濃度降低。此外，可降低由濺鍍導致的損傷。為移除殘留在該處理室中的濕氣，使用截留真空泵較佳。例如，使用低溫泵、離子泵、或鈦昇華泵較佳。抽氣單元可能係設有冷凝阱的渦輪泵。在以低溫泵真空化的沈積室中，例如，將氫原子、及包含氫原子之化合物等，諸如水(H2O)，移除(也將含碳原子之化合物移除更佳)，從而可將包含在形成於該沈積室中之該氧化物半導體膜中的雜質濃度降低。
作為沈積條件的一範例，基材及目標之間的距離為100mm、壓力為0.6帕、直流電(DC)功率為0.5kW、且大氣係氧大氣(氧流動率的比例為100%)。須注意脈衝直流電(DC)電源較佳，因為可減少在沈積時產生的灰塵且可使膜厚度均勻。
為使該氧化物半導體膜包含儘可能少的氫、羥、以及濕氣，在濺鍍設備的預熱室中，作為用於膜形成的預處理，預熱已於其上實施上達並包括形成閘絕緣膜603之步驟的處理之基材500以消除或移除吸收在基材500上的雜質為佳，諸如濕氣或氫。用於預熱的溫度為100℃至400 ℃(含)，150℃至300℃(含)為佳。將低溫泵作為設置在該預熱室中的抽氣單元為佳。須注意可省略此預熱處理。另外，此預熱可能在絕緣膜614形成之前，相似地在已於其上實施上達並包括形成源極電極608、汲極電極609、以及佈線610至613之步驟的處理之基材500上實施。
其次，如圖10C所描繪的，藉由蝕刻等將氧化物半導體膜處理(型樣化)為期望形狀，因此將島形氧化物半導體膜605形成在閘絕緣膜603上方，以與閘電極601重疊。
用於形成島形氧化物半導體膜605的光阻遮罩可能藉由噴墨法形成。藉由噴墨法形成光阻遮罩不需要光罩；因此，可降低製造成本。
須注意可能將乾蝕刻、濕蝕刻，或彼等二者使用為該島形氧化物半導體膜605的蝕刻。將包含氯(氯基氣體，諸如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4))之氣體使用為用於乾蝕刻的蝕刻氣體為佳。或者，可使用包含氟(氟基氣體，諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3))之氣體、溴化氫(HBr)、氧(O2)、或加入稀有氣體，諸如氦(He)或氬(Ar)，之任何此等氣體等。
可將平行板RIE(反應性離子蝕刻)法或ICP(感應耦合電漿)蝕刻法使用為該乾蝕刻法。為將該膜蝕刻為期望形狀，視情況調整蝕刻條件(施加至線圈形電極的電力 量、施加至基材側上之電極的電力量、或在基材側上之電極的溫度等)。
可將磷酸、乙酸及硝酸的混合溶液等使用為用於濕蝕刻的蝕刻劑。或者，可能使用ITO-07N(由KANTO CHEMICAL CO.,INC.製造)。藉由清洗將濕蝕刻後的蝕刻劑與已蝕除材料共同移除。可能將包括該蝕刻劑及已蝕除材料的廢液純化，並可能重用該材料。當包含在該氧化物半導體膜中的材料，諸如銦，係從蝕刻後的廢液收集並重用時，該等資源可有效率地使用且可降低成本。
須注意反轉濺鍍在後續步驟中的導電膜形成之前實施為佳，使得將附於島形氧化物半導體膜605及閘絕緣膜603之表面上的殘留光阻等移除。
須注意已發現藉由濺鍍等形成的氧化物半導體膜包括大量雜質，諸如濕氣或氫。濕氣及氫容易形成施體能階，並因此在該氧化物半導體中作為雜質使用。因此，在本發明的一實施例中，為降低氧化物半導體膜中的雜質，諸如濕氣或氫，在氮、氧、極乾燥空氣(其中之含水量少於或等於20ppm之空氣，少於或等於1ppm為佳，少於或等於10ppb更佳)、或稀有氣體(氬、或氦等)的大氣中，在氧化物半導體膜605上實施熱處理。
當熱處理在氧化物半導體膜605上實施時，可降低氧化物半導體膜605中的濕氣或氫。具體地說，熱處理可能以300℃至700℃(含)實施，以300℃至500℃(含)為佳。例如，熱處理可能以500℃實施約三分鐘至六分鐘 (含)。當將RTA法用於該熱處理時，可在短時間內實施脫水或脫氫；因此，甚至可用比玻璃基材之應變點更高的溫度實施處理。
在此實施例中，使用係熱處理設備之一者的電爐。
須注意熱處理設備並未受限於電爐，且可能包括藉由來自加熱元件，諸如電阻加熱元件，之熱傳導或熱幅射加熱待處理物件的裝置。例如，可使用RTA(快速熱退火)設備，諸如GRTA(氣體快速熱退火)設備或LRTA(射線照射快速熱退火)設備。LRTA設備藉由發射自燈，諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈，之光幅射(電磁波)加熱待處理物件的設備。GRTA設備係使用高溫氣體之用於熱處理的設備。將不與待藉由熱處理處理之物件反應的惰性氣體，諸如氮，或稀有氣體，諸如氬，使用為該氣體。
須注意在該熱處理中，不將濕氣、及氫等包含在氮或稀有氣體，諸如氦、氖、或氬，中為佳。將引入熱處理設備中的氮或稀有氣體，諸如氦、氖、或氬，的純度設定成高於或等於6N(99.9999%)，高於或等於7N(99.99999%)為佳(亦即，雜質濃度低於或等於1ppm，低於或等於0.1ppm為佳)。
經由上述步驟，可降低氧化物半導體膜605中的氫濃度並可將氧化物半導體膜605高度純化。因此，可穩定該氧化物半導體膜。此外，在低於或等於玻璃轉移溫度之溫度的熱處理使形成具有寬能帶隙，其中之載體密度極低的 氧化物半導體膜變得可能。因此，電晶體可使用大尺寸基材製造，使得可增加量產性。此外，藉由使用將氫濃度降低並改善純度的氧化物半導體膜，可能製造具有高承受電壓及高開啟-關閉率的電晶體。上述該熱處理可在氧化物半導體形成之後的任何時間實施。
當加熱該氧化物半導體膜時，在部分情形中，板狀結晶依據材料及該氧化物半導體膜的加熱條件形成在其表面上。該板狀結晶係在實質平行於氧化物半導體膜之表面的方向上c-軸對準之單晶體為佳。即使板狀結晶不係單晶體，各結晶係在實質平行於氧化物半導體膜之表面的方向上c-軸對準之多晶體為佳。另外，多晶體係c-軸對準的且晶體之a-b面對應，或該等晶體之a-軸或b-軸彼此對準為佳。須注意在該氧化物半導體膜之基底表面不平坦的情形中，各板狀結晶為多晶。因此，該基底的表面儘可能地平坦為佳。
其次，部分地蝕刻絕緣膜505、絕緣膜506、絕緣膜507、以及閘絕緣膜603，從而形成接點孔，該等接點孔到達包括在第一電晶體501中的一對雜質區域606、包括在第三電晶體502中的一對雜質區域607、包括在第一電晶體501中的閘電極510、以及包括在第三電晶體502中的閘電極511。
須注意包括在第一電晶體501中的該對雜質區域606之一者的功能如同源極電極且彼等之另一者的功能如同汲極電極。此外，包括在第三電晶體502中的該對雜質區域 607之一者的功能如同源極電極且彼等之另一者的功能如同汲極電極。
然後，藉由濺鍍法或真空沈積法形成使用為源極電極及汲極電極的導電膜(包括使用與源極電極及汲極電極相同之層形成的佈線)，以覆蓋氧化物半導體膜605，然後藉由蝕刻等將導電膜型樣化，因此形成如圖11A所描繪的源極電極608、汲極電極609、以及佈線610至613。
須注意源極電極608及汲極電極609與氧化物半導體膜605接觸。佈線610與該對雜質區域606之一者接觸。佈線611與該對雜質區域606之另一者及該對雜質區域607之一者接觸。此外，源極電極608也與該對雜質區域607之另一者接觸。佈線612與閘電極510及電極602之一者接觸。此外，佈線613與閘電極511及電極602之另一者接觸。
作為形成源極電極608、汲極電極609、佈線610至613(包括形成在與源極電極608、汲極電極609、以及佈線610至613相同之層中的其他佈線)的導電膜之材料的有選自Al、Cr、Cu、Ta、Ti、Mo、以及W的元素；將任何此等元素包括為成份的合金；及在組成中包括任何此等元素的金屬膜等。可能使用將Cr、Ta、Ti、Mo、或W等的耐火金屬膜堆疊在Al、或Cu等之金屬膜的下側及/或上側之結構。當使用將用於防止突起及晶鬚在鋁膜中產生的元素，諸如Si、Ti、Ta、W、Mo、Cr、Nd、Sc、或Y，加至其的鋁材料時，可增加耐熱性。
該導電膜可能具有單層結構或二或多層的堆疊結構。例如，可提供包括矽之鋁膜的單層結構、將鈦膜堆疊在鋁膜上方的二層結構、及將鈦膜、鋁膜、以及鈦膜以該次序堆疊的三層結構等。
待成為源極電極608、汲極電極609、以及佈線610至613(包括形成在與源極電極608、汲極電極609、以及佈線610至613相同之層中的其他佈線)的導電膜可能使用導電金屬氧化物形成。可將氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦及氧化錫之合金、氧化銦及氧化物鋅之合金(In2O3-ZnO)、或包括矽或氧化矽之任何金屬氧化物材料使用為該導電金屬氧化物。
在熱處理於導電膜形成之後實施的情形中，該導電膜具有充份的耐熱性以承受該熱處理為佳。
須注意視情況調整材料及蝕刻條件，使得在蝕刻金屬導電膜時儘可能地不移除氧化物半導體膜605。取決於蝕刻條件，可能部分地蝕刻島形氧化物半導體膜605的曝露部分，使得在部分情形中形成溝槽(凹陷部)。
在此實施例中，將鈦膜使用為該導電膜。因此，濕蝕刻可使用包含氨及過氧化氫水之溶液(氨及過氧化氫混合物)選擇性地在導電膜上實施；然而，在部分情形中，部分地蝕刻氧化物半導體膜605。此外，具體地說，將31重量百分比的過氧化氫水、28重量百分比的氨水、以及水以5：2：2之容積比混合的溶液使用為該氨及過氧化氫混合物。或者，乾蝕刻可能使用包括氯(Cl2)、或三氯化 硼(BCl3)等之氣體在該導電膜上實施。
為減少在光微影步驟中之光遮罩及步驟的數量，蝕刻可能使用以多色調遮罩形成的光阻遮罩實施，該多色調遮罩係將光透射過其以具有複數種強度的曝光遮罩。使用多色調遮罩形成的光阻遮罩具有複數個厚度，並可另外藉由蝕刻改變形狀；因此，可將該光阻遮罩使用在用於處理為不同型樣之複數個蝕刻步驟中。因此，對應於至少二種或以上之不同型樣的光阻遮罩可藉由一多色調遮罩形成。因此，曝光遮罩的數量可減少且對應之光微影步驟的數量也可減少，從而可實現處理的簡化。
其次，使用諸如N2O、N2、或Ar之氣體，在其上實施電漿處理。藉由電漿處理，將吸收在該氧化物半導體膜之曝露表面上的水等移除。電漿處理也可能使用氧及氬的混合氣體實施。
在電漿處理後，如圖11B所描繪的，將絕緣膜614形成為覆蓋源極電極608、汲極電極609、佈線610至613、以及氧化物半導體膜605。絕緣膜614包括儘可能少的雜質為佳，諸如濕氣或氫，且絕緣膜614可能使用單層絕緣膜或複數層堆疊絕緣膜形成。當氫包含在氧化物絕緣膜614中時，可能發生氫進入該氧化物半導體膜、或氧化物半導體膜中的氧由於氫而受萃取，因此導致氧化物半導體膜的背通道部具有較低電阻(成為n-型)，使得可能形成寄生通道。因此，使用不用氫的沈積方法為佳，以形成包含儘可能少之氫的氧化物絕緣膜614。將具有高障壁 性質之材料使用為上述絕緣膜614為佳。例如，可將氮化矽膜、氮化氧化矽膜、氮化鋁膜、或氮化氧化鋁膜等使用為具有高障壁性質的絕緣膜。當使用複數層堆疊絕緣膜時，將具有較低比例之氮的絕緣膜，諸如氧化矽膜或氮氧化矽膜，形成在比具有高障壁性質之上述絕緣膜更接近氧化物半導體膜605的該側上。然後，使用在具有障壁性質的絕緣膜及源極電極608、汲極電極609、以及氧化物半導體膜605間具有較低比例之氮的絕緣膜，形成具有高障壁性質的絕緣膜，以與源極電極608、汲極電極609、以及氧化物半導體膜605重疊。當使用具有高障壁性質的絕緣膜時，可防止雜質，諸如濕氣或氫，進入氧化物半導體膜605、閘絕緣膜603、或氧化物半導體膜605及其他絕緣膜之間的介面及其附近。此外，將具有較低比例之氮的絕緣膜，諸如氧化矽膜或氮氧化矽膜，形成為與氧化物半導體膜605接觸，因此可防止使用具有高障壁性質之材料形成的絕緣膜直接與氧化物半導體膜605接觸。
在此實施例中，形成具有將藉由濺鍍法形成之具有100nm的厚度之氮化矽膜堆疊在藉由濺鍍法形成之具有200nm的厚度之氧化矽膜上方的結構之絕緣膜614。沈積時的基材溫度可能為室溫至300℃(含)，且在此實施例中為100℃。
須注意在形成絕緣膜614之後，可能實施熱處理。熱處理在氮、氧、極乾燥空氣(其中之含水量少於或等於20ppm之空氣，少於或等於1ppm為佳，少於或等於 10ppb更佳)、或稀有氣體(氬、或氦等)的大氣中，以200℃至400℃(含)的溫度實施，例如，以250℃至350℃(含)。在此實施例中，熱處理在氮大氣中以250℃實施1小時。或者，可能在源極電極608、汲極電極609、以及佈線610至613形成之前，以與在氧化物半導體膜上實施之熱處理相似的方式將RTA處理以高溫實施短時間。甚至由於在氧化物半導體膜上實施的該熱處理而導致缺氧在氧化物半導體膜605上發生時，將含氧之絕緣膜614設置成與設置在源極電極608及汲極電極609之間的氧化物半導體膜605接觸，然後實施熱處理，因此將氧供應至氧化物半導體膜605。因此，當將氧供應至氧化物半導體膜605與絕緣膜614接觸的該區域時，可降低作為施體使用的缺氧，並可滿足計量組成比例。結果，可使氧化物半導體膜605變為i-型半導體膜或實質i-型之半導體膜。因此，可改善電晶體的電特徵並可減少其電特徵中的變化。只要熱處理係在絕緣膜614形成之後實施，此熱處理的實施時機並無特別限制。該熱處理也可作為其他製程的熱處理使用，例如，形成樹脂膜時的熱處理，或用於降低透明導電膜之電阻的熱處理，因此可使氧化物半導體膜605變為i-型半導體膜或實質i-型之半導體膜，而無須增加製造步驟的數量。
在導電膜於絕緣膜614上方形成之後，將該導電膜型樣化，使得背閘電極可能在背閘電極與氧化物半導體膜605重疊的位置形成。當背閘電極形成時，形成絕緣膜以 覆蓋該背閘電極。該背閘電極可使用與閘電極601、電極602、源極電極608、以及汲極電極609、或佈線610至613之材料及結構相似的材料及結構形成。
將背閘電極的厚度設定為10nm至400nm，100nm至200nm為佳。例如，該背閘電極可能使用堆疊鈦膜、鋁膜、以及鈦膜以形成導電膜、藉由光微影法等形成光阻遮罩、以及藉由蝕刻移除非必要部分，使得將該導電膜處理(型樣化)為期望形狀的此種方式形成。
使用上述步驟，形成第二電晶體620及電容器623。須注意將電容器623形成在源極電極608以閘絕緣膜603夾於其間的方式與另一電極602重疊的區域中。須注意無須將電容器623形成在與第二電晶體620相同之層的上方，例如，可能將電容器623形成在與第一電晶體501及第三電晶體502相同之層的上方。
第二電晶體620包括閘電極601、在閘電極601上方的閘絕緣膜603、與閘絕緣膜603上方之閘電極601重疊的氧化物半導體膜605、以及形成在氧化物半導體膜605上方的一對源極電極608及汲極電極609。第二電晶體620可能將形成在氧化物半導體膜605上方的絕緣膜614包括為其組件。描繪於圖11B中的第二電晶體620具有將部分的氧化物半導體膜605曝露在源極電極608及汲極電極609之間的通道蝕刻結構。
雖然將第二電晶體620描述為單閘極電晶體，當需要包括電性連接之複數個閘電極601時，可製造包括複數個 通道形成區域的多閘極電晶體。
其次，在此實施例中，將描述電晶體之特徵如何受藉由儘可能地移除包含在氧化物半導體膜中的雜質，諸如濕氣、或氫等，而高度純化之氧化物半導體所影響。
圖13係包括氧化物半導體之電晶體的橫剖面圖。以閘絕緣膜(GI)在其間的方式將氧化物半導體膜(OS)設置在閘電極(GE)上方；將源極電極(S)及汲極電極(D)設置在其上方；並將絕緣膜設置在源極電極(S)及汲極電極(D)上方。
圖14係沿著圖13之線A-A'取得之橫剖面的能帶圖(示意圖)。在圖14中，黑色圓圈(●)代表電子並具有電荷-q，且白色圓圈(○)代表電洞並具有電荷+q。當將正電壓(VD>0)施加至汲極電極(D)時，未將電壓(VG=0)施加至閘電極(GE)的情形係以虛線指示，並以實線指示將正電壓(VG>0)施加至閘電極(GE)的情形。在未將電壓施加至閘電極(GE)的情形中，由於高電位障壁，載體(電子)未從源極電極(S)注入至氧化物半導體(OS)膜側，顯示電流未流動的關閉狀態。另一方面，在將正電壓施加至閘電極(GE)的情形中，該電位障壁減少，顯示電流流至氧化物半導體(OS)膜的開啟狀態。
圖15A及15B係沿著圖13之線B-B'取得之橫剖面的能帶圖(示意圖)。圖15A描繪將正電壓(VG>0)施加至閘電極(GE)的情形及載體(電子)在源極電極及汲 極電極之間流動的導通狀態。圖15B描繪將負電壓(VG<0)施加至閘電極(GE)的狀態，換言之，該電晶體在關閉狀態中的情形。
圖16顯示真空等級、金屬之工作函數()、以及氧化物半導體之電子親和力(χ)間的關係。
在常溫，金屬中的電子衰減且費米能階位於傳導帶中。另一方面，習知氧化物半導體係n-型半導體，且其之費米能階(Ef)位於更接近遠離位於能帶隙中央之本質費米能階(Ei)的傳導帶(Ec)。須注意已知部分的氫係氧化物半導體中之施體且係導致氧化物半導體為n-型半導體的因子。此外，已知氧空洞係產生n-型氧化物半導體的因素之一。
另一方面，本發明之一實施例中的氧化物半導體係藉由彼等氧化物半導體係n-型雜質之氫，並將該氧化物半導體純化，使得儘可能地防止氧化物半導體之主成份以外的雜質包含於其中而得到的本質(i-型)或實質本質氧化物半導體。亦即，該氧化物半導體不係藉由加入雜質，而係藉由儘可能地移除雜質，諸如濕氣或氫及氧空洞，以具有高純度，而變成i-型氧化物半導體，使得得到係本質(i-型)半導體或係實質本質(i-型)半導體的氧化物半導體。使用上述結構，可使費米能階(Ef)實質接近與本質費米能階(Ei)相同的能階，如箭號所示。
據說氧化物半導體的能帶隙(Eg)為3.15eV且電子親和力(χ)為4.3V。用於形成源極電極及汲極電極之鈦 (Ti)的工作函數實質等於氧化物半導體之電子親和力(χ)。在該情形中，電子的肖特基能障未在金屬及氧化物半導體之間的介面形成。有鈦以外之滿足此條件的材料。
在該情形中，如圖15A所描繪的，電子沿著氧化物半導體在能量上穩定之在閘絕緣膜及高度純化氧化物半導體間的介面之最低部分移動。
在圖15B中，當將負電壓施加至閘電極(GE)時，係少數載體的電洞實質為零；因此，電流實質接近零。
以此方式，將該氧化物半導體膜高度純化，使得包含儘可能低之除了該氧化物半導體之主成份以外的雜質，諸如濕氣或氫，因此該電晶體的操作可係有利的。
此實施例可用與任何上述實施例組合的方式實施。
(實施例5)
在此實施例中，將描述其中之包括氧化物半導體膜的第三電晶體具有與實施例4不同的結構之編程胞元的結構。
描繪於圖12A的編程胞元包括與實施例4相似之第一電晶體501以及第三電晶體502。在圖12A中，具有通道保護結構並包括氧化物半導體膜的底閘極第二電晶體630形成在第一電晶體501及第三電晶體502上方。
第二電晶體630包括設置在絕緣膜507上方的閘電極631、設置在閘電極631上方的閘絕緣膜632、與閘絕緣 膜632上方之閘電極631重疊的氧化物半導體膜633、設置在氧化物半導體膜633上方以與閘電極631重疊的通道保護膜634、以及設置在氧化物半導體膜633上方的源極電極635及汲極電極636。第二電晶體630可能將設置在氧化物半導體膜633上方的絕緣膜637包括為其組件。
通道保護膜634可防止氧化物半導體膜633之作為通道形成區域使用的部分在稍後步驟中受損(例如，由於電漿或蝕刻中的蝕刻劑等導致厚度降低)。因此，可改善該電晶體的可靠性。
通道保護膜634可使用包含氧(例如，氧化矽、氮化氧化矽、氮氧化矽、氧化鋁、或氮氧化鋁)之無機材料形成。通道保護膜634可藉由氣相沈積法形成，諸如電漿強化CVD法、或熱CVD法，或濺鍍法。在想保護膜634形成之後，藉由蝕刻處理其形狀。此處，通道保護膜634係以氧化矽膜係藉由濺鍍法形成並藉由使用光微影形成之遮罩蝕刻處理之此種方式形成。
將含氧之無機材料使用為通道保護膜634，因此可設置將氧供應至氧化物半導體膜633至少與通道保護膜634接觸的區域，並降低作為施體使用的缺氧，甚至在缺氧由用於降低濕氣或氫之熱處理而在氧化物半導體膜633中發生時，以滿足計量組成率的結構。因此，可使通道形成區域成為i-型通道形成區域或實質i-型通道形成區域，可降低由於缺氧所導致的電晶體之電特徵的變化，並可改善電特徵。
須注意第二電晶體630可能另外包括在絕緣膜637上方的背閘電極。可能將該背閘電極形成為與氧化物半導體膜633中的通道形成區域重疊。可能將該背閘電極電性絕緣為在浮動狀態中，或可能在以電位供應該背閘電極的狀態中。在後者的情形中，可能以與閘電極631相同的電位，或可能以固定電位，諸如接地電位，供應該背閘電極。可能控制供應至該背閘電極之電位的位準，以控制第二電晶體630的臨界電壓。
描繪於圖12B中的編程胞元以與實施例4相似之方式包括使用晶體矽的第一電晶體501及使用晶體矽之第三電晶體502。在圖12B中，將包括氧化物半導體膜的底接點第二電晶體640形成在第一電晶體501及第三電晶體502上方。
第二電晶體640包括形成在絕緣膜507上方的閘電極641、在閘電極641上方的閘絕緣膜642、在絕緣膜642上方的源極電極643及汲極電極644、以及與閘電極641重疊的氧化物半導體膜645。第二電晶體640可能將設置在氧化物半導體膜645上方的絕緣膜646包括為其組件。
圖12B中之底接點第二電晶體640的源極電極643及汲極電極644之一者的厚度小於描述於實施例4中之底閘極電晶體的厚度為佳，以防止稍後形成之氧化物半導體膜645的分斷。具體地說，源極電極643及汲極電極644各者的厚度為10nm至200nm，50nm至75nm為佳。
須注意第二電晶體640可能另外包括在絕緣膜646上 方的背閘電極。可能將該背閘電極形成為與氧化物半導體膜645中的通道形成區域重疊。可能將該背閘電極電性絕緣為在浮動狀態中，或可能在以電位供應該背閘電極的狀態中。在後者的情形中，可能以與閘電極641相同的電位，或可能以固定電位，諸如接地電位，供應該背閘電極。可能控制供應至該背閘電極之電位的位準，以控制第二電晶體640的臨界電壓。
描繪於圖12C中的編程胞元包括以與實施例4相似的方式使用晶體矽形成的第一電晶體501及第三電晶體502。在圖12C中，將包括氧化物半導體膜的頂閘極第二電晶體650形成在第一電晶體501及第三電晶體502上方。
第二電晶體650包括形成在絕緣膜507上方的源極電極651及汲極電極652、形成在源極電極651及汲極電極652上方的氧化物半導體膜653、在氧化物半導體膜653上方的閘絕緣膜654、以及與閘絕緣膜654上方之氧化物半導體膜653重疊的閘電極655。第二電晶體650可能將設置在氧化物半導體膜655上方的絕緣膜656包括為其組件。
圖12C中之頂閘極第二電晶體650的源極電極651及汲極電極652之一者的厚度小於描述於實施例4中之底閘極電晶體的厚度為佳，以防止稍後形成之氧化物半導體膜653的分斷。具體地說，源極電極651及汲極電極652各者的厚度為10nm至200nm，50nm至75nm為佳。
此實施例可用與任何上述實施例組合的方式實施。
[範例1]
使用根據本發明之一實施例的半導體裝置，使得可提供高度可靠的電子裝置及具有低電力消耗的電子裝置。特別係在使用在連續接收電力上有困難之可攜式電子裝置的情形中，將根據本發明一實施例之具有低電力消耗的半導體裝置加至該裝置的組件，因此可得到增加連續工作週期的優點。另外，藉由使用具有低截止狀態電流的電晶體，涵蓋由高截止狀態電流所導致之故障所需的冗餘電路設計係不必要的；因此，可增加用於半導體裝置之積體電路的密度，並可形成更高效能的半導體裝置。
可將根據本發明之一實施例的半導體裝置用於顯示裝置、膝上型電腦、或設有記錄媒體的影像再生裝置(典型地，再生記錄媒體之內容，諸如數位多樣化光碟(DVD)，並具有顯示再生影像之顯示器的裝置)。除了上述裝置外，可將行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視訊攝影機、數位靜態相機、蛙鏡型顯示器(頭載型顯示器)、導航系統、音訊再生裝置(例如，汽車音訊系統及數位音訊播放器)、複印機、傳真機、列印機、多功能列印機、自動櫃員機(ATM)、及自動販賣機等提供為可使用根據本發明一實施例之半導體裝置的電子器具。在圖17A至17D中描繪此等電子裝置的具體範例。
圖17A描繪包括外殼7011、顯示部7012、及支撐基座7013等的顯示裝置。可將根據本發明之一實施例的半導體裝置使用為控制該顯示裝置之驅動的積體電路，使得可提供高度可靠的顯示裝置及具有低電力消耗的顯示裝置。須注意顯示裝置將用於顯示資訊的所有顯示裝置包括在其類別中，諸如用於個人電腦、用於接收電視廣播、以及用於廣告的顯示裝置。
圖17B描繪包括外殼7031、外殼7032、顯示部7033、顯示部7034、微音器7035、揚聲器7036、操作鍵7037、及觸控筆7038等的可攜式遊戲機。也可將根據本發明之一實施例的半導體裝置使用為控制該可攜式遊戲機之驅動的積體電路，使得可提供高度可靠的可攜式遊戲機及具有低電力消耗的可攜式遊戲機。雖然描繪於圖17B中的該可攜式遊戲機包括二顯示部7033及7034，包括在可攜式遊戲機中的顯示部之數量未限制為二。
圖17C描繪包括外殼7041、顯示部7042、音訊輸入部7043、音訊輸出部7044、操作鍵7045、及光接收部7046等的行動電話。將接收在光接收部7046的光轉變為電訊號，因此可載入外部影像。也可將根據本發明之一實施例的半導體裝置使用為控制該行動電話之驅動的積體電路，使得可提供高度可靠的行動電話及具有低電力消耗的行動電話。
圖17D係包括外殼7051、顯示部7052、及操作鍵7053等的可攜式資訊終端。在於圖17D描繪的該可攜式 資訊終端中，可能將數據機併入外殼7051中。也可將根據本發明之一實施例的半導體裝置使用為控制該可攜式資訊終端之驅動的積體電路，使得可提供高度可靠的可攜式資訊終端及具有低電力消耗的可攜式資訊終端。
此範例可視情況藉由與任何上述實施例組合而實作。
本申請案基於2010年1月20日向日本特許廳申請的日本專利申請案編號第2010-009569號，該專利之教示全文以提及之方式併入本文中。
A、B、C、D、E、F、G、H、I‧‧‧基本區塊
SwAB、SwAD、SwAE、SwBA、SwBC、SwBE、SwCB、SwCE、SwCF、SwDA、SwDE、SwDG、SwEA、SwEB、SwEC、SwED、SwEF、SwEG、SwEH、SwEI、SwFC、SwFE、SwFI、SwGD、SwGE、SwGH、SwHE、SwHG、SwHI、SwIE、SwIF、SwIH、SwVA、SwVB、SwVC、SwVD、SwVE、SwVF、SwVG、SwVH、SwVI‧‧‧編程胞元
IN‧‧‧輸入端
OUT‧‧‧輸出端
VDD‧‧‧電源供應電位

Claims (7)

  1. 一種半導體電路，包含：排列成矩陣之複數個邏輯電路；以及排列成矩陣之複數個切換區塊，該複數個切換區塊之各者包含複數個編程胞元；其中該複數個切換區塊之各者係組態成控制該複數個邏輯電路之至少四者間的連接，其中該複數個編程胞元之各者包含作為切換元件的第一電晶體及組態成控制供應電位至該第一電晶體之閘電極之第二電晶體，以及其中該第二電晶體包含通道形成區域，該通道形成區域包含氧化物半導體。
  2. 一種半導體電路，包含：排列成矩陣之複數個邏輯電路；以及排列成矩陣之複數個切換區塊，該複數個切換區塊之各者包含複數個編程胞元；其中該複數個切換區塊之各者係組態成控制向該複數個邏輯電路之一者的電源供應，其中該複數個編程胞元之各者包含作為切換元件的第一電晶體及組態成控制供應電位至該第一電晶體之閘電極之第二電晶體，以及其中該第二電晶體包含通道形成區域，該通道形成區域包含氧化物半導體。
  3. 如申請專利範圍第1項或第2項之半導體電路， 其中該複數個編程胞元之各者還包含第三電晶體。
  4. 如申請專利範圍第1項或第2項之半導體電路，其中該第一電晶體與該第二電晶體為n-型。
  5. 如申請專利範圍第1項或第2項之半導體電路，其中當該第二電晶體在截止狀態時，該第一電晶體的該閘電極在浮動狀態中。
  6. 如申請專利範圍第1項或第2項之半導體電路，其中當該第一電晶體在截止狀態時，該複數個編程胞元之各者係組態成供應作為輸出的固定電位。
  7. 如申請專利範圍第1項或第2項之半導體電路，其中該複數個邏輯電路之各者的輸入端子與輸出端子連接到該複數個切換區塊之一者。
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