JPH04278720A - プログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理演算動作がプログ
ラム可能であるプログラマブルロジックデバイス、特に
効率的な演算を行えるものに関する。

【０００２】

【従来の技術】近年のデジタル処理技術、半導体技術の
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その論理回路が半導体デバイスによって構成される
ようになってきている。しかし、半導体デバイスを利用
する場合には、その生産効率を考慮すると、大量に生産
する必要があり、１つのデバイスを汎用性を高くするこ
とが重要となる。このため、ユーザの要求に合わせて、
その動作を設定できるプログラマブルロジックデバイス
（ＰＬＤ）が提案され、広く普及されるようになってき
ている。

【０００３】このＰＬＤにおいては、同一構造のマクロ
セルを多数設け、このマクロセル内の論理を設定すると
共に、各マクロセルへの信号の入出力経路を所定のもの
に設定し、これによって所望の信号処理を行っている。 そして、通常の場合、複数のマクロセル群と信号伝達の
ための配線部とを分化し、配線部の信号線とマクロセル
との信号線の交点に複数のスイッチを設け、このスイッ
チのオンオフの設定によって、マクロセルと接続する信
号線の設定を行っている。

【０００４】すなわち、図４に示すように、マクロセル
への信号線と、配線部の信号線との交点にパストランジ
スタ１００を設け、このオンオフによって両者の接続を
制御している。

【０００５】ここで、信号線は、通常マクロセルによっ
て処理されるべきデータを伝送するものであり、複数ビ
ットのデータを乗せるため、ある程度（例えば８ビット
）のビット幅を有している。そこで、図４においては、
１つのパストランジスタ１００によって、信号線の接続
を表したが、実際にはこのパストランジスタ１００を８
個設け、これらパストランジスタ１００を全てオンとす
ることによって、信号線の接続を行っている。

【０００６】また、このパストランジスタ１００のオン
オフの設定のためには例えばＳＲＡＭが利用され、この
ＳＲＡＭの１または０の状態によってパストランジスタ
１００のオンまたはオフが設定される。

【０００７】すなわち、図５に示すように、複数のトラ
ンジスタ１００（例えば８個）のゲートには、ＳＲＡＭ
１１０が接続されており、このＳＲＡＭの出力線の状態
によって、パストランジスタ１００のオンオフが設定さ
れる。そして、このＳＲＡＭの状態を設定するために、
相補的な信号（１及び０）がＳＲＡＭ１１０書込み制御
用トランジスタ１２０を介し供給されている。そこで、
書込み制御トランジスタ１２０のゲートに対する信号を
１とした場合に、信号線の状態に応じたデータがＳＲＡ
Ｍ１１０に書き込まれる。この例においては、信号線Ｄ
が０であった場合に、パストランジスタ１００はオフ、
１であった場合にパストランジスタ１００がオンとなる
。

【０００８】ここで、このようなパストランジスタ１０
０の状態を設定するＳＲＡＭ１１０を通常コンフィグレ
ーションメモリと呼び、このコンフィグレーションメモ
リにデータを設定する動作をコンフィグレーションと呼
ぶ。そして、このコンフィグレーションによって、所定
の信号線とマクロセルの接続を行い、ＰＬＤ動作を所望
のものに設定することができる。

【０００９】

【発明が解決しようとする課題】このように、従来のＰ
ＬＤにおいては、信号線が８ビットであれば、その８ビ
ットの信号線の接続については１つのコンフィグレーシ
ョンメモリで行い、８ビットの信号をそのままマクロセ
ルに伝達していた。しかしながら、このような信号伝達
経路のビット幅が画一的である場合には、倍精度（例え
ば１６ビット）の信号を利用したりする場合に、その構
成が複雑となってしまうという問題点があった。

【００１０】すなわち、８ビットのデータ同士の乗算を
行い、１６ビットの信号を得る場合には、ａ・ｂ＝（ａ
１　ｗ＋ａ０　）（ｂ１　ｗ＋ｂ０）ここで、ａ１　は
ａの上位４ビット、ａ０　はａの下位４ビット、ｂ１　
はｂの上位４ビット、ｂ０　はｂの下位４ビット、ｗは
４ビットシフトのためのウェイト（１６）である。

【００１１】そして、このような演算を４ビットの乗算
器で８ビットの乗算を行う場合には、図６に示すような
構成となる。

【００１２】すなわち、乗算器１３０においてａ１　ｂ
１　ｗ２　の演算を行い、乗算器１３２においてａ１　
ｂ０　ｗの演算を行い、乗算器１３４においてａ０　ｂ
０　ｗの演算を行い、乗算器１３６においてａ０　ｂ０
　の演算を行う。そして、乗算器１３０から出力される
８ビットのデータは、ｗ２　で除算した値であり、乗算
器１３２、１３４から出力される値は、それぞれｗで除
算した値である。このため、乗算器１４０、１４２にお
いて、このｗについての桁合せを行い、全ての値をｗで
割った値として加算器１４４、１４６にて加算し中間８
ビットのデータとして出力する。一方、乗算器１３０か
らの出力においては、上位４ビットのデータのみが必要
なため、マスク１５０において下位４ビットを０におき
かえて出力する。 一方、乗算器１３６からの出力は、下位４ビットのみが
必要なため、マスク１５２によって上位４ビットを０に
おきかえて出力する。これによって１６ビットのデータ
が得られる。この８ビットのデータ同士を４ビットの乗
算器を用い乗算し、１６ビットのデータを得ることがで
きる。しかしながら、この構成においては、乗算器１４
０、１４２のための演算や、マスク１５０、１５２など
が必要となり、回路全体が複雑となってしまう。

【００１３】また、伝送されてくる数字ａ、ｂなどは全
て８ビットの数字であるため、４ビット乗算器１３０〜
１３６に入力する４ビットの数ａ１　（ｂ１　）、ａ０
　（ｂ０　）を得るために、図７に示すように、８ビッ
トの信号を４ビットの信号に分割するための手段も必要
となる。

【００１４】本発明は、上記問題点を解決することを課
題としてなされたものであり、倍精度の演算を行う場合
にもビットシフトやマスクが不要であるプログラマブル
ロジックデバイスを提供することを目的とする。

【００１５】

【作用】このように、信号の伝達を制御するスイッチを
複数ビットの信号線に対し複数設けている。従って８ビ
ットの信号線を４ビットずつに分けて基本セルに供給す
ることができ、演算の自由度が広がり、倍精度演算を行
う際にはビットやマスクを省略することができる。

【００１６】

【実施例】以下、本発明に係るプログラマブルロジック
デバイスについて、図面に基づいて説明する。

【００１７】図１は、実施例の全体構成を示すブロック
図であり、各種の論理演算を行うメガセル１０が複数設
けられており、これが配線ブロック１２に接続されてい
る。また、この配線ブロック１２はＩ／Ｏセル１４に接
続されており外部のデータとのやりとりを行う。そして
、この配線ブロック内には、マクロセル１０と配線ブロ
ック内の配線との交点にそれぞれパストランジスタ１０
０などによるスイッチが設けられている。そして、この
パストランジスタ１００がＳＲＡＭ１１０、すなわちコ
ンフィグレーションメモリによって制御される。すなわ
ち、図２に示すように、８ビットの信号線の交点に８つ
のスイッチを設け、このスイッチのオンオフをコンフィ
グレーションメモリによって設定することにより信号線
の接続、非接続を決定する。

【００１８】ここで、本実施例においては、この８つの
スイッチを上位４ビット、下位４ビットの２つのブロッ
クに分け、２つのコンフィグレーションメモリによって
それぞれのオンオフを決定する。従って、コンフィグレ
ーションメモリの設定によって、４ビットの信号を取り
出しこれをマクロセルに供給できることとなる。なお、
この構成は、図５においてパストランジスタ１００が４
個で構成されていることに対応する。

【００１９】このように信号の伝達を常に４ビットずつ
行えるようにすると、上述のａ×ｂの演算のための回路
を図３のように構成することができる。

【００２０】４ビットの信号ｈ、ａ０　、ｂ１　、ｂ０
　を４つの乗算器３０、３２、３４、３６に入力し、ａ
１　ｂ１　、ａ１　ｂ０　、ａ０　ｂ０　、ａ０　ｂ１
　の乗算をそれぞれ行う。そして、この乗算器３０、３
２、３４、３６は、乗算結果である８ビットの信号を上
位４ビット、下位４ビットに分けてそれぞれ出力する。 そして、乗算器３０の上位４ビットはそのまま出力され
、下位４ビットは加算器４０に入力される。そして、こ
の加算器４０には加算器４２を介し、乗算器３２からの
出力の上位４ビット及び乗算器３４の出力の上位４ビッ
トの加算結果が入力されている。従って、これらの加算
結果が４ビットの信号として加算器４２から出力される
。一方、乗算器３２の下位４ビットは加算器４４に入力
されこの加算器４４には、乗算器３４の下位４ビット及
び乗算器３６の上位４ビットの加算結果が加算器４６を
介し入力されている。従って、加算器４４はこれらの加
算結果を４ビットの信号として出力する。さらに、乗算
器３６の下位４ビットは従って、上位４ビットから最下
位４ビットまでには、ａ１　ｂ１　ｗ３　、（ａ１　ｂ
１　＋ａ１　ｂ０　＋ａ０　ｂ１　）ｗ２　、（ａ１　
ｂ０　＋ａ０　ｂ１　＋ａ０　ｂ０　）ｗ、ａ０　ｂ０
　の信号が出力されることとなり１６ビットの加算乗算
結果についての信号が４ビットずつの信号として得られ
ることとなる。

【００２１】このように、４ビットずつの信号として別
々に出力することにより、上述の図１２のようなビット
シフタやマスクが不要となり全体構成が簡略化される。 従って配線が全体として簡略化され、高速動作が可能と
なる。

【００２２】

【発明の効果】以上説明したように、本発明に係るプロ
グラマブルロジックデバイスによれば、倍精度乗算など
を行う場合においてビットシフトやマスクが不要となり
構成の簡略化が図れると共に処理の高速化を図ることが
できる。

【図面の簡単な説明】

【図１】プログラマブルロジックデバイスの実施例に係
る全体構成図である。

【図２】同実施例のスイッチ部分の概略構成図である。

【図３】同実施例が利用される演算の概略構成を示す説
明図である。

【図４】信号線のスイッチの構成を示す構成図である。

【図５】コンフィグレーションメモリの構成を示す回路
図である。

【図６】従来の演算処理における回路構成を示す説明図
である。

【図７】８ビット信号を４ビット信号に分割するための
構成を示す図である。

【符号の説明】

１０　　マクロセル １２　　配線ブロック １４　　Ｉ／Ｏセル １００　　パストランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定の論理演算動作を行う複数の基本ブロ
   ックと、これらの基本ブロックへ複数ビットの信号を伝
   達する複数ビット幅の配線と、この配線と基本ブロック
   の接続を制御するスイッチと、を含み、このスイッチを
   １つの信号線について複数個設け、上記信号を複数の信
   号に分割して伝達可能としたことを特徴とするプログラ
   マブルロジックデバイス。