JP6027898B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、マイクロコンピュータなどの半導体装置の低消費電力化の技術開発が進められている。
上記半導体装置としては、例えば、電源供給の不要な期間において、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びメモリなどに対する電源電圧の供給を停止することが可能なマイクロコンピュータなどが挙げられる（例えば特許文献１）。
特開２００９−１１６８５１号公報
しかしながら、従来のマイクロコンピュータでは、消費電力の低減が不十分であった。例えば、従来のマイクロコンピュータでは、ＣＰＵ及びメモリなどの各回路に対する電源電圧の供給を同じタイミングで制御していたため、本来電源供給の不要な回路にも電源電圧が供給されてしまい、無駄な電力を消費していた。
本発明の一態様では、複数の回路毎に対する電源電圧の供給を制御することを課題の一つとする。
また、本発明の一態様では、消費電力の低減を課題の一つとする。
本発明の一態様では、コントローラを設け、該コントローラを用いてＣＰＵ、メモリ、及び信号処理回路に対する電源電圧の供給を個別に制御することにより、回路毎に最適な電源供給期間を設定し、無駄な電力消費の抑制を図る。
具体的には、回路毎に電源電圧の供給を制御するスイッチ（電源供給制御スイッチ又はパワーゲートともいう）を設け、コントローラにより該スイッチを制御する。これにより、各回路に対する電源電圧の供給を個別に制御できる。
本発明の一態様は、入力信号に従い演算処理を行うＣＰＵと、ＣＰＵの演算処理の際に、データの読み出し又は書き込みが行われるメモリと、ＣＰＵの演算処理により生成されるデータ信号を変換して出力信号を生成する信号処理回路と、ＣＰＵに対する電源電圧の供給を制御する第１の電源供給制御スイッチと、メモリに対する電源電圧の供給を制御する第２の電源供給制御スイッチと、信号処理回路に対する電源電圧の供給を制御する第３の電源供給制御スイッチと、入力信号、ＣＰＵから入力される命令信号、及び信号処理回路から入力される命令信号に従って第１乃至第３の電源供給制御スイッチのそれぞれを個別に制御する機能を有するコントローラと、を有する半導体装置である。
本発明の一態様において、ＣＰＵ又は信号処理回路のレジスタを、オフ電流の低いトランジスタを用いた記憶回路を用いて構成してもよい。
また、本発明の一態様において、メモリを、オフ電流の低いトランジスタを用いたメモリセルを備える記憶装置を用いて構成してもよい。
本発明の一態様は、レジスタを有するＣＰＵ、を有し、レジスタは記憶回路を有し、記憶回路は、酸化物半導体を用いた第１のトランジスタのソース又はドレインと、シリコンを用いた第２のトランジスタのゲートが電気的に接続されている部分を有する半導体装置である。
本発明の一態様において、第１のトランジスタと第２のトランジスタとが絶縁層を挟んで積層されていることが好ましい。
本発明の一態様では、ＣＰＵ、メモリ、及び信号処理回路に対する電源電圧の供給を、前記ＣＰＵとは異なるＣＰＵを用いて、プログラムにより個別に制御することにより、回路毎に最適な電源供給期間を設定し、無駄な電力消費の抑制を図る。
具体的には、回路毎に電源電圧の供給を制御するスイッチ（電源供給制御スイッチ）を設け、前記ＣＰＵとは異なるＣＰＵを用いて、プログラムにより該スイッチを制御する。これにより、各回路に対する電源電圧の供給を個別に制御することができる。
本発明の一態様は、入力信号に従い演算処理を行う第１のＣＰＵと、前記第１のＣＰＵの前記演算処理の際に、データの読み出し及び書き込みが行われるメモリと、前記第１のＣＰＵの前記演算処理により生成されるデータ信号を変換して出力信号を生成する信号処理回路と、前記第１のＣＰＵに対する電源電圧の供給を制御する第１の電源供給制御スイッチと、前記メモリに対する前記電源電圧の供給を制御する第２の電源供給制御スイッチと、前記信号処理回路に対する前記電源電圧の供給を制御する第３の電源供給制御スイッチと、を有し、前記第１のＣＰＵとは異なる第２のＣＰＵにより前記第１乃至第３の電源供給制御スイッチのそれぞれを個別にプログラムで制御することを特徴とする半導体装置である。
前記第１のＣＰＵに対する前記電源電圧の供給が開始された後且つ前記第１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力される前に、前記信号処理回路に対する前記電源電圧の供給が開始するように前記第３の電源供給制御スイッチが制御されることが好ましい。
前記第１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力された後且つ前記演算結果を示す前記データの変換データが出力信号として前記信号処理回路から出力される前に、前記第１のＣＰＵに対する前記電源電圧の供給が停止するように前記第１の電源供給制御スイッチが制御されることが好ましい。
前記第１のＣＰＵに対する前記電源電圧の供給が開始された後且つ前記第１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力される前に、前記信号処理回路に対する前記電源電圧の供給が開始するように前記第３の電源供給制御スイッチが制御され、前記第１のＣＰＵの演算結果を示すデータが前記信号処理回路に入力された後且つ前記演算結果を示す前記データの変換データが出力信号として前記信号処理回路から出力される前に、前記第１のＣＰＵに対する前記電源電圧の供給が停止するように前記第１の電源供給制御スイッチが制御されることが好ましい。
前記第１のＣＰＵのレジスタが記憶回路を有し、前記記憶回路が、前記第１のＣＰＵに対して前記電源電圧が供給される期間にデータを保持する第１の記憶回路と、前記第１のＣＰＵに対する前記電源電圧の供給が停止する期間にデータを保持する第２の記憶回路と、を有し、前記第２の記憶回路が、データの書き込み及び保持を制御する電界効果トランジスタを有し、前記第２の記憶回路が有する前記電界効果トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることが好ましい。
前記第１のＣＰＵのレジスタが有する前記記憶回路において、前記第２の記憶回路が有する前記電界効果トランジスタが、チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体の層を含み、前記酸化物半導体の層が、ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子が層状に配列する相を含むことが好ましい。
前記メモリが記憶装置を有し、前記記憶装置がメモリセルを備え、前記メモリセルが、データの書き込み及び保持を制御する電界効果トランジスタを有し、前記メモリセルが有する前記電界効果トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であることが好ましい。
前記メモリセルが有する前記電界効果トランジスタが、チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体の層を含み、前記酸化物半導体の層が、ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する相を含むことが好ましい。
前記信号処理回路がレジスタを有し、前記信号処理回路が有する前記レジスタが記憶回路を有し、前記記憶回路が、前記信号処理回路に対して前記電源電圧が供給される期間にデータを保持する第１の記憶回路と、前記信号処理回路に対する前記電源電圧の供給が停止する期間にデータを保持する第２の記憶回路と、を有し、前記第２の記憶回路が、データの書き込み及び保持を制御する機能を有し、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である電界効果トランジスタを有することが好ましい。
前記信号処理回路が有するレジスタにおいて、前記記憶回路が有する前記電界効果トランジスタが、チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体の層を含み、前記酸化物半導体の層が、ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列する相を含むことが好ましい。
前記第２のＣＰＵは、半導体装置に搭載されていてもよい。
本発明の一態様により、回路毎に電源供給期間を最適化でき、消費電力を低減できる。
半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 電源供給制御スイッチの構成例を示す図。 コントローラの構成例を示す図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の駆動方法例を説明するためのタイミングチャート。 記憶装置の構成例を説明するための図。 記憶装置の構成例を説明するための図。 記憶装置の駆動方法例を説明するためのタイミングチャート。 記憶回路の構成例を説明するための図。 記憶回路の駆動方法例を説明するためのタイミングチャート。 半導体装置の構造例を説明するための断面模式図。 半導体装置の構造例を説明するための断面模式図。 電子機器の例を説明するための図。 ＣＰＵの例を説明するための図。 レジスタの例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。
本発明の実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱せずに実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は下記実施の形態の記載内容に限定されない。
また、本明細書では、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、回路毎に電源供給の制御が可能な半導体装置の例について説明する。
まず、半導体装置の構成例について、図１を参照して説明する。
図１に示す半導体装置１００は、ＣＰＵ１１１と、メモリ１１２と、信号処理回路１１３と、電源供給制御スイッチ（ＳＷと示す）１２１乃至１２３と、コントローラ１５０と、を有する。ＣＰＵ１１１、メモリ１１２、信号処理回路１１３、及びコントローラ１５０のそれぞれは、バスにより互いに信号の入出力を行うことができる。また、半導体装置１００には、電源１９０から電源供給線（電源線ともいう）を通じて電源電圧が供給（印加ともいう）される。また、電源１９０が二次電池の場合、電源１９０が半導体装置１００内に設けられていてもよい。
ＣＰＵ１１１は、入力信号に従い演算処理を行う機能を有する。入力信号としては、例えばクロック信号、ＣＰＵ１１１の動作を制御するための信号、信号処理回路１１３の動作を制御するための信号、入力装置から入力される信号などが挙げられる。なお、本明細書では、特に指定する場合を除き、複数種の信号であっても単に信号と表記する場合がある。
ＣＰＵ１１１のレジスタは、例えば第１の記憶回路と第２の記憶回路を用いて構成できる。このとき、ＣＰＵ１１１に対する電源供給を停止させる直前に第２の記憶回路にデータを退避させる。また、電源供給を再開させた直後に第２の記憶回路に記憶されたデータを第１の記憶回路に入力する。これにより、電源供給を再開させたときのＣＰＵ１１１の状態復帰を速くすることができる。ただし、これに限定されず、他の記憶回路を用いてレジスタを構成してもよい。
上記第２の記憶回路は、例えばオフ電流の低いトランジスタを用いて構成される。このとき、上記オフ電流の低いトランジスタは、第２の記憶回路のデータの書き込み及び保持を制御する機能を有する。
このとき、上記オフ電流の低いトランジスタのオフ電流は、チャネル幅１μｍあたり１００ｚＡ以下である。
上記オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型である電界効果トランジスタを用いることができる。上記酸化物半導体を含む電界効果トランジスタは、例えば水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより作製することができる。
上記オフ電流の低いトランジスタを用いて記憶回路を構成することにより、該トランジスタをオフ状態にするのみでデータを長期間保持できるため、簡略な構成で記憶回路を構成することができる。
メモリ１１２は、ＣＰＵ１１１の演算処理の際に、データの読み出し又は書き込みが行われる。
メモリ１１２としては、例えば上記オフ電流の低いトランジスタを用いたメモリセルを複数備える記憶装置を用いることができる。上記オフ電流の低いトランジスタは、メモリセルのデータの書き込み及び保持を制御する機能を有する。上記記憶装置は、電源供給を停止させた場合であっても、データを長時間保持できる。このため、上記記憶装置を用いてメモリ１１２が構成されることにより、データの書き換え及び読み出しが不要な期間にメモリ１１２に対する電源電圧の供給を停止でき、消費電力を低減することができる。ただし、これに限定されず、他の記憶装置を用いてメモリ１１２を構成してもよい。
信号処理回路１１３は、ＣＰＵ１１１の演算結果となるデータ信号（演算データ信号）を変換して出力信号を生成する機能を有する。信号処理回路１１３は、例えば出力装置用の信号を生成する機能を有する。出力装置としては、例えばディスプレイ、スピーカー、プリンタなどが挙げられる。また、出力装置の代わりにタッチパネルなどの入出力装置用の信号を生成してもよい。
信号処理回路１１３は、例えばプロセッサ及びレジスタを用いて構成される。さらに、信号処理回路１１３の演算処理に用いられるデータを記憶するメモリを別途設けてもよい。ただし、これに限定されず、他の集積回路を用いて信号処理回路１１３を構成してもよい。
信号処理回路１１３が有するレジスタは、例えばＣＰＵ１１１のレジスタに適用可能な第１の記憶回路及び第２の記憶回路を用いて構成される。これにより、電源供給を停止させ、その後電源供給を再開させた後の信号処理回路１１３の状態復帰を速くすることができる。ただし、これに限定されず、他の記憶回路を用いてレジスタを構成してもよい。
また、図２には半導体装置１００、第１のＣＰＵであるＣＰＵ１１０、及び電源１９０が示されている。図２に示す半導体装置１００は、第２のＣＰＵであるＣＰＵ１１１と、メモリ１１２と、信号処理回路１１３と、電源供給制御スイッチ１２１と、電源供給制御スイッチ１２２と、電源供給制御スイッチ１２３と、を有する。ＣＰＵ１１１、メモリ１１２及び信号処理回路１１３のそれぞれは、バスにより互いに信号の入出力を行うことができる。また、半導体装置１００には、電源１９０から電源供給線を通じて電源電圧が供給される。また、電源１９０が二次電池の場合、電源１９０が半導体装置１００内に設けられていてもよい。
また、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御スイッチ１２３は、ＣＰＵ１１０により制御される。電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御スイッチ１２３のそれぞれは、有線または無線によりＣＰＵ１１０からの信号を用いてプログラムにより制御される。
ただし、ＣＰＵ１１０が半導体装置１００に含まれていてもよい。すなわち、ＣＰＵ１１０が、ＣＰＵ１１１、メモリ１１２、及び信号処理回路１１３と同一のチップ上に設けられていてもよい。
なお、ＣＰＵ１１０は、プログラムメモリ１１００を有する。プログラムメモリ１１００には、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御スイッチ１２３を制御するプログラムが記憶されている。
ただし、これに限定されず、プログラムメモリ１１００は、ＣＰＵ１１０内に設けられておらず、別途設けられたプログラムメモリ１１００がＣＰＵ１１０に接続される形態であってもよい。
プログラムメモリ１１００は、揮発性メモリであってもよいし、不揮発性メモリであってもよい。プログラムメモリ１１００が揮発性メモリである場合には、半導体装置１００の動作を開始するに際して、プログラムメモリ１１００にプログラムを書き込む初期設定が必要である。一方、プログラムメモリ１１００が不揮発性メモリである場合には、予めプログラムを記憶させておくことができる。
また、プログラムメモリ１１００は、書き換え可能なメモリであってもよいし、書き換え不可能なメモリであってもよいが、書き換え可能なメモリであることが好ましい。プログラムメモリ１１００を書き換え可能なメモリとすることで、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２、及び電源供給制御スイッチ１２３を制御するプログラムの変更または更新などが可能となるからである。
なお、図２に示すように、ＣＰＵ１１０とＣＰＵ１１１は、有線または無線による通信が可能な構成であるとよい。ＣＰＵ１１０と信号処理回路１１３も、有線または無線による通信が可能な構成であるとよい。
電源供給制御スイッチ１２１は、ＣＰＵ１１１に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ１２２は、メモリ１１２に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ１２３は、信号処理回路１１３に対する電源電圧の供給を制御する機能を有する。
電源供給制御スイッチ１２１乃至１２３は、電界効果トランジスタを用いて構成される。このとき、上記電界効果トランジスタとしては、上記オフ電流の低いトランジスタを用いてもよい。
電源供給制御スイッチ１２１乃至１２３の構成例について、図３を参照して説明する。
図３に示す電源供給制御スイッチは、トランジスタ２１と、トランジスタ２２と、を有する。
トランジスタ２１は、電源１９０と、電源供給制御スイッチ１２１〜１２３により電源供給が制御される各回路（ＣＰＵ１１１、メモリ１１２、又は信号処理回路１１３）の間に設けられる。図１に示す構成おいて、トランジスタ２１のゲートには、コントローラ１５０（図２に示す構成ではＣＰＵ１１０）から制御信号ＳＷ＿ＯＮが入力される。トランジスタ２１がオン状態又はオフ状態になることにより、ＣＰＵ１１１、メモリ１１２、又は信号処理回路１１３などの各回路に電源電圧を供給するか否かが制御される。
トランジスタ２２のゲートには、コントローラ１５０（図２に示す構成ではＣＰＵ１１０）から制御信号ＳＷ＿ＯＦＦが入力される。トランジスタ２２がオン状態又はオフ状態になることにより、ＣＰＵ１１１、メモリ１１２、又は信号処理回路１１３などの各回路に接地電位（ＧＮＤ）を供給するか否かが制御される。
トランジスタ２１がオン状態であり、トランジスタ２２がオフ状態であるときに、図３に示す電源供給制御スイッチがオン状態となる。トランジスタ２１がオフ状態であり、トランジスタ２２がオン状態であるときに、図３に示す電源供給制御スイッチがオフ状態となる。
以上が図３に示す電源供給制御スイッチの構成例の説明である。
図１に示すコントローラ１５０は、上記入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信号に従って電源供給制御スイッチ１２１乃至１２３を個別に制御する機能を少なくとも有する。また、コントローラ１５０は、ＣＰＵ１１１及び信号処理回路１１３の駆動を制御する機能を有する。また、コントローラ１５０には、電源電圧が供給される。
図２に示すＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２３をプログラムにより個別に制御する。また、ＣＰＵ１１０には電源１９０より電源供給線を通じて電源電圧が供給される。ただし、これに限定されず、ＣＰＵ１１０は、電源１９０とは異なる電源から電源電圧が供給される構成であってもよい。
コントローラ１５０の構成例について、図４を参照して説明する。
図４に示すコントローラ１５０は、インターフェース部１５１と、クロック生成部１５２と、出力信号制御部１５３と、バッファ部１５４と、を含む。
上記入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信号などの信号は、インターフェース部１５１を介して出力信号制御部１５３に入力される。
クロック生成部１５２では、入力されたクロック信号を用いてコントローラ１５０で使用するクロック信号を生成して出力信号制御部１５３を含む各回路に出力する。このとき、入力されたクロック信号を分周してコントローラ１５０で用いることにより、コントローラ１５０の消費電力を小さくすることができる。
出力信号制御部１５３は、カウンタ回路１５５を有する。出力信号制御部１５３は、カウンタ回路１５５でクロック信号をカウントし、コントローラ１５０に入力される信号に従って、出力する複数の信号のハイ状態又はロー状態を設定する機能を有する。上記複数の信号としては、電源供給制御スイッチ１２１乃至１２３を個別に制御するための制御信号（例えば複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）、ＣＰＵ１１１の動作を制御するための信号、信号処理回路１１３の動作を制御するための信号などが挙げられる。
出力信号制御部１５３で生成された各信号は、バッファ部１５４を介して各回路に出力される。
以上が図４に示すコントローラの構成例の説明である。
図１に示す半導体装置１００では、電源供給制御スイッチ１２１乃至１２３を設け、入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信号に従ってコントローラ１５０により、電源供給制御スイッチ１２１乃至１２３が個別に制御される。
図２に示す半導体装置１００では、電源供給制御スイッチ１２１〜１２３が設けられており、ＣＰＵ１１０により、電源供給制御スイッチ１２１〜１２３が個別に制御される。
ＣＰＵ１１１、メモリ１１２、及び信号処理回路１１３のそれぞれにおいて、電源供給の最適なタイミングは互いに異なる。そのため、ＣＰＵ１１１、メモリ１１２、及び信号処理回路１１３のそれぞれに対する電源供給のタイミングを個別に最適化することにより、不要な電力の消費を抑制することができる。
さらに、本実施の形態の半導体装置の具体例について、図５乃至図８を参照して説明する。なお、図１又は図２と同じ符号の回路の説明については、図１又は図２の説明を適宜援用できる。
図５に示す半導体装置は、信号処理回路１１３の一例である画像処理回路１１３Ａと、図１に示す回路に加え、メモリ１１４と、電源供給制御スイッチ１２４と、を備える。なお、ＣＰＵ１１１、メモリ１１２、画像処理回路１１３Ａ（信号処理回路１１３）、メモリ１１４、電源供給制御スイッチ１２１乃至１２４、及びコントローラ１５０を一つのチップで構成し、マイクロコンピュータ１００Ａとすることができる。また、入力装置１０１としてタッチパネル１７１及びタッチパネルコントローラ１７２が設けられていてもよい。ただし、これに限定されず、例えば図６に示すように、入力装置１０１としてキーボード１７３及びキーボードコントローラ１７４が設けられていてもよい。また、出力装置１０２としてディスプレイ１８１及びディスプレイコントローラ１８２が設けられていてもよい。ディスプレイ１８１としては、例えば液晶ディスプレイ又はエレクトロルミネセンス（ＥＬともいう）ディスプレイを用いることができる。
図７に示す半導体装置は、信号処理回路１１３の一例である画像処理回路１１３Ａと、図２に示す回路に加え、メモリ１１４と、電源供給制御スイッチ１２４と、を備える。マイクロコンピュータ１００Ａは、ＣＰＵ１１１、メモリ１１２、画像処理回路１１３Ａ（信号処理回路１１３）、メモリ１１４及び電源供給制御スイッチ１２１〜１２４により一つのチップで構成されている。入力装置１０１としては、タッチパネル１７１及びタッチパネルコントローラ１７２が設けられていてもよい。ただし、これに限定されず、入力装置１０１として、キーボード１７３及びキーボードコントローラ１７４が設けられていてもよい。また、出力装置１０２としては、ディスプレイ１８１及びディスプレイコントローラ１８２が設けられていてもよい。ディスプレイ１８１としては、例えば、液晶ディスプレイまたはエレクトロルミネセンスディスプレイを用いることができる。
ＣＰＵ１１１が有するレジスタ１１１０は、上記第１の記憶回路と第２の記憶回路を有する記憶回路を複数用いて構成される。
メモリ１１２としては、上記オフ電流の低いトランジスタを有するメモリセルを備える記憶装置を用いることができる。
画像処理回路１１３Ａは、ＣＰＵ１１１の演算処理により生成されるデータ信号を変換して出力装置に出力する画像信号を生成する機能を有する。
画像処理回路１１３Ａが有するレジスタ１１３０は、例えば信号処理回路１１３に適用可能な記憶回路を用いて構成される。
メモリ１１４は、画像処理回路１１３Ａの変換処理により、データの読み出し又は書き込みが行われる。メモリ１１４には、ルックアップテーブル（ＬＵＴともいう）となるデータが記憶される。メモリ１１４は、例えばＲＯＭ及びＲＡＭの一方又は両方を用いて構成される。
メモリ１１４は、例えば上記オフ電流の低いトランジスタを有するメモリセルを備える記憶装置を用いて構成される。
電源供給制御スイッチ１２４は、メモリ１１４に対する電源電圧の供給を制御する機能を有する。
このとき、コントローラ１５０は、入力装置１０１からの信号を含む入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信号に従って電源供給制御スイッチ１２１乃至１２４を個別に制御する。
また、図７において、ＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２４をプログラムにより個別に制御する。
電源供給制御スイッチ１２４は、電界効果トランジスタを用いて構成される。例えば、電源供給制御スイッチ１２４を図３に示す構成にしてもよい。
図５及び図６に示す半導体装置の一例では、電源供給制御スイッチ１２１乃至１２４が設けられており、入力装置１０１からの入力信号、ＣＰＵ１１１から入力される命令信号、信号処理回路１１３から入力される命令信号に従ってコントローラ１５０により、電源供給制御スイッチ１２１乃至１２４を個別に制御する。なお、ＣＰＵ１１１を複数のブロックに分け、電源供給制御スイッチ１２１とは別に電源供給制御スイッチを設け、コントローラ１５０により、上記複数の電源供給制御スイッチを個別に制御してもよい。また、画像処理回路１１３Ａを複数のブロックに分け、電源供給制御スイッチ１２３とは別に電源供給制御スイッチを設け、コントローラ１５０により、上記複数の電源供給制御スイッチを個別に制御してもよい。
図７に示す半導体装置の一例では、電源供給制御スイッチ１２１〜１２４が設けられており、ＣＰＵ１１０は、電源供給制御スイッチ１２１〜１２４をプログラムにより個別に制御する。なお、ＣＰＵ１１１を複数のブロックに分け、電源供給制御スイッチ１２１とは別に電源供給制御スイッチを設け、ＣＰＵ１１０を用いて、前記複数の電源供給制御スイッチをプログラムにより個別に制御してもよい。また、画像処理回路１１３Ａを複数のブロックに分けて、電源供給制御スイッチ１２３とは別に電源供給制御スイッチを設け、ＣＰＵ１１０を用いて、前記複数の電源供給制御スイッチを個別にプログラムにより制御してもよい。
すなわち、電源供給制御スイッチにより制御される一の回路につき、複数の電源供給制御スイッチが設けられていてもよい。
さらに、本実施の形態の半導体装置の駆動方法例として、図５及び図７に示す半導体装置の電源供給方法の一例について図８のタイミングチャートを参照して説明する。
図８に示すように、例えば、時刻Ｔ１において、タッチパネル１７１を操作すると、タッチパネルコントローラ１７２の出力信号（ＯＵＴ１７２）のデータ（ＯＵＴ１７２のパルス部分）がコントローラ１５０（図７に示す構成の場合はＣＰＵ１１０）に入力される。
このとき、コントローラ１５０（図７に示す構成の場合はＣＰＵ１１０）により、時刻Ｔ２に電源供給制御スイッチ１２１をオン状態（ＯＮともいう）にしてＣＰＵ１１１に対する電源電圧の供給を開始し、時刻Ｔ３に電源供給制御スイッチ１２２をオン状態にしてメモリ１１２に対する電源電圧の供給を開始する。例えば、コントローラ１５０から出力する制御信号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を、電源供給制御スイッチ１２１及び１２２がオン状態になる値に設定する。なお、ＣＰＵ１１１及びメモリ１１２に対する電源電圧の供給を開始するタイミングは同じでもよいが、電源供給制御スイッチ１２１及び１２２を個別に制御し、ＣＰＵ１１１に対して電源電圧の供給を開始した後、メモリ１１２に対するアクセスが必要となる時刻までメモリ１１２に対する電源電圧の供給を停止させておくと、消費電力をさらに低減することができる。
ＣＰＵ１１１及びメモリ１１２に対する電源電圧の供給を開始した後に、遅延させたタッチパネルコントローラ１７２の出力信号（ＯＵＴ１７２）をＣＰＵ１１１に入力する。なお、出力信号（ＯＵＴ１７２）の遅延は、遅延回路を用いて行えばよい。
このとき、ＣＰＵ１１１により、タッチパネルコントローラ１７２の出力信号（ＯＵＴ１７２）を含む入力信号（ＩＮ１１１）のデータ（ＩＮ１１１のパルス部分）とメモリ１１２のデータに基づいて演算処理を行う。さらに、時刻Ｔ４に電源供給制御スイッチ１２３をオン状態にして画像処理回路１１３Ａに対する電源電圧の供給を開始し、時刻Ｔ５に電源供給制御スイッチ１２４をオン状態にしてメモリ１１４に対する電源電圧の供給を開始する。例えば、ＣＰＵ１１１からの命令信号により、コントローラ１５０から出力する制御信号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を、電源供給制御スイッチ１２３及び１２４がオン状態になる値に設定する。ただし、これに限定されず、タッチパネルコントローラ１７２の出力信号（ＯＵＴ１７２）により、コントローラ１５０から出力する制御信号の値を、電源供給制御スイッチ１２３及び１２４がオン状態になる値に設定してもよい。なお、画像処理回路１１３Ａ及びメモリ１１４に対する電源電圧の供給を開始するタイミングは同じでもよいが、電源供給制御スイッチ１２３及び１２４を個別に制御し、画像処理回路１１３Ａに対して電源電圧の供給を開始した後、メモリ１１４に対するアクセスが必要となる時刻までメモリ１１４に対する電源電圧の供給を停止させておくと、消費電力をさらに低減することができる。
さらに、ＣＰＵ１１１は、演算処理によって生成された演算結果を示すデータ（ＯＵＴ１１１のパルス部分）を含むデータ信号（ＯＵＴ１１１）を画像処理回路１１３Ａに出力する。画像処理回路１１３Ａに対するデータ信号の出力が終わったら、時刻Ｔ６に電源供給制御スイッチ１２２をオフ状態（ＯＦＦともいう）にしてメモリ１１２に対する電源電圧の供給を停止し、時刻Ｔ７に電源供給制御スイッチ１２１をオフ状態にしてＣＰＵ１１１に対する電源電圧の供給を停止する。例えば、ＣＰＵ１１１からの命令信号により、コントローラ１５０から出力する制御信号の値を、電源供給制御スイッチ１２１及び１２２がオフ状態になる値に設定する。ただし、これに限定されず、画像処理回路１１３Ａからの命令信号によりコントローラ１５０から出力する制御信号の値を、電源供給制御スイッチ１２１及び１２２がオフ状態になる値に設定してもよい。なお、ＣＰＵ１１１及びメモリ１１２に対する電源電圧の供給を停止するタイミングは同じでもよいが、電源供給制御スイッチ１２１及び１２２を個別に制御し、ＣＰＵ１１１に対する電源電圧の供給は行いつつ、メモリ１１２に対するアクセスが不要となった時点でメモリ１１２に対する電源電圧の供給を停止させると、消費電力をさらに低減することができる。また、ＣＰＵ１１１に対する電源電圧の供給を停止する直前に、レジスタ１１１０の複数の記憶回路が有する第２の記憶回路にデータを退避させ、電源電圧の供給の再開直後に、第２の記憶回路に記憶されたデータを第１の記憶回路に入力することにより、電源電圧の供給を再開させた後のＣＰＵ１１１の状態復帰を速くすることができる。
画像処理回路１１３Ａは、入力されたＣＰＵ１１１の出力信号（ＯＵＴ１１１）を変換してディスプレイコントローラ１８２に出力する信号を生成する。変換処理が終わると、生成したデータ（ＯＵＴ１１３Ａのパルス部分）を含む信号（ＯＵＴ１１３Ａ）をディスプレイコントローラ１８２に出力し、時刻Ｔ８に電源供給制御スイッチ１２４をオフ状態にしてメモリ１１４に対する電源電圧の供給を停止し、時刻Ｔ９に電源供給制御スイッチ１２３をオフ状態にして画像処理回路１１３Ａに対する電源電圧の供給を停止する。例えば、画像処理回路１１３Ａからの命令信号により、コントローラ１５０から出力する制御信号（複数の制御信号ＳＷ＿ＯＮ、複数の制御信号ＳＷ＿ＯＦＦ）の値を電源供給制御スイッチ１２３及び１２４がオフ状態になる値に設定する。なお、画像処理回路１１３Ａ及びメモリ１１４に対する電源電圧の供給を停止するタイミングは同じでもよいが、電源供給制御スイッチ１２３及び１２４を個別に制御し、画像処理回路１１３Ａに対する電源電圧の供給は行いつつ、メモリ１１４に対するアクセスが不要となった時点でメモリ１１４に対する電源電圧の供給を停止させると、消費電力をさらに低減することができる。また、画像処理回路１１３Ａに対する電源電圧の供給を停止する直前に、レジスタ１１３０の第２の記憶回路にデータを退避させ、電源電圧の供給の再開直後に、第２の記憶回路に記憶されたデータを第１の記憶回路に入力することにより、電源電圧の供給を再開させた後の画像処理回路１１３Ａの状態復帰を速くすることができる。
以上が図５及び図７に示す半導体装置の電源供給方法の一例である。
図１乃至図８を参照して説明したように、本実施の形態の半導体装置の一例では、回路毎に電源供給制御スイッチ（第１乃至第３の電源供給制御スイッチ）を設け、入力信号、ＣＰＵから入力される命令信号、信号処理回路から入力される命令信号に従ってコントローラ又は第１のＣＰＵとなるＣＰＵにより、複数の電源供給制御スイッチを個別に制御する。
各回路（ＣＰＵ、メモリ、及び信号処理回路）のそれぞれにおいて、電源供給の最適なタイミングは互いに異なる。そのため、各回路に対する電源供給のタイミングを個別に最適化して、不要な電力の消費を抑制できる。
例えば、ＣＰＵに対する電源電圧の供給が開始された後で且つＣＰＵの演算結果を示すデータが信号処理回路に入力される前に、信号処理回路に対する電源電圧の供給が開始されるように、第３の電源供給制御スイッチを制御することにより、消費電力を低減できる。
また、ＣＰＵの演算結果を示すデータが信号処理回路に入力された後且つ該演算結果を示すデータの変換データが出力信号として信号処理回路から出力される前に、ＣＰＵに対する電源電圧の供給が停止するように第１の電源供給制御スイッチを制御することにより、消費電力を低減することができる。
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置のメモリに適用可能な記憶装置の一例について説明する。
本実施の形態における記憶装置の例は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、実施の形態１の半導体装置における記憶回路に相当する。
本実施の形態の記憶装置におけるメモリセルアレイの例について、図９を参照して説明する。
図９に示すメモリセルアレイは、ｉ行ｊ列のマトリクス状に配列された複数のメモリセル２００と、第１乃至第ｊのビット線ＢＬと、第１乃至第ｉのワード線ＷＬと、第１乃至第ｉの容量線ＣＬと、所定の値の電位が与えられるソース線ＳＬと、を有する。
図９に示すメモリセルアレイにおいて、Ｍ（Ｍは１以上ｉ以下の自然数）行Ｎ（Ｎは１以上ｊ以下の自然数）列目のメモリセル２００（メモリセル２００（Ｍ，Ｎ））は、トランジスタ２１１（Ｍ，Ｎ）と、トランジスタ２１２（Ｍ，Ｎ）と、容量素子２１３（Ｍ，Ｎ）と、を備える。
また、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに電気的に接続されている。また、トランジスタ２１１（Ｍ，Ｎ）のゲートは、ワード線ＷＬ＿Ｍに電気的に接続されている。
そして、トランジスタ２１１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、データの書き込み及び保持を制御するトランジスタである。
また、トランジスタ２１１（Ｍ，Ｎ）としては、実施の形態１に記載のオフ電流の低いトランジスタを用いることができる。
トランジスタ２１２（Ｍ，Ｎ）は、ｐチャネル型トランジスタである。トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの一方はビット線ＢＬ＿Ｎに電気的に接続され、ソース及びドレインの他方はソース線ＳＬに電気的に接続されている。また、トランジスタ２１２（Ｍ，Ｎ）のゲートは、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続されている。
トランジスタ２１２（Ｍ，Ｎ）は、出力するデータの電位を設定する出力トランジスタとしての機能を有する。
容量素子２１３（Ｍ，Ｎ）の一対の電極の一方は、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、他方は、容量線ＣＬ＿Ｍに電気的に接続されている。
容量素子２１３（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。
以上が図９に示すメモリセルアレイの構成例の説明である。
なお、メモリセルにトランジスタ２１２は設けられていなくてもよい。例えばメモリセルを図１０に示す構成にしてもよい。このとき、容量線ＣＬを一つにまとめてソース線ＳＬの代わりとすることができる。
次に、図９に示すメモリセルアレイを具備する記憶装置の駆動方法の一例について、図１１を参照して説明する。図１１は、記憶装置の駆動方法の一例を説明するためのタイミングチャートである。ここでは、一例としてＭ行目のメモリセル２００に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されない。例えば、読み出しを行うことなく書き込み動作を繰り返し行ってもよい。
まず、Ｍ行目のメモリセル２００にデータを書き込む場合（Ｗｒｉｔｉｎｇともいう）、図１１（Ａ）に示すように、第Ｍのワード線ＷＬ＿Ｍの電位をＶＨにし、それ以外のすべてのワード線ＷＬ＿ｏｔｈｅｒの電位をＶＬにする。
なお、ＶＨは、例えば基準電位（例えば接地電位）より大きい値の電位（例えば高電源電位）であり、ＶＬは基準電位以下の電位（例えば低電源電位）である。
このとき、Ｍ行目のメモリセル２００のそれぞれにおいて、トランジスタ２１１がオン状態になり、容量素子２１３の一対の電極の一方の電位が各ビット線ＢＬの電位と同等の値になる。
その後、トランジスタ２１１がオフ状態となり、トランジスタ２１２のゲートは、浮遊状態になり、トランジスタ２１２のゲートの電位は、保持される。
上記動作を行毎に行うことにより、全てのメモリセル２００にデータを書き込むことができる。
また、Ｍ行目のメモリセル２００からデータを読み出す場合（Ｒｅａｄｉｎｇともいう）、図１１（Ｂ）に示すように、すべてのワード線ＷＬの電位をＶＬにし、第Ｍの容量線ＣＬ＿ＭをＶＬにし、それ以外のすべての容量線ＣＬ＿ｏｔｈｅｒの電位をＶＨにする。
なお、Ｍ行目のメモリセル２００において、トランジスタ２１２のソースとドレインの間の抵抗値は、トランジスタ２１２のゲートの電圧に応じて決まる。また、トランジスタ２１２のソースとドレインの間に流れる電流に応じた値の電位をデータとしてメモリセル２００から読み出すことができる。
さらに、上記動作を行毎に繰り返し行うことにより、全てのメモリセル２００においてデータを読み出すことができる。以上が図９に示す半導体装置の駆動方法例の説明である。
図９乃至図１１を参照して説明したように、本実施の形態における半導体装置の一例では、データの書き込み及び保持を制御するトランジスタとしてオフ電流の低い電界効果トランジスタを用いることでデータの保持期間を長くすることができる。よって、電源電圧の供給を停止した場合であってもデータを保持することができる。
（実施の形態３）
本実施の形態では、実施の形態１の半導体装置が有するレジスタを構成する記憶回路の例について説明する。
本実施の形態の記憶回路の構成例について図１２を参照して説明する。
図１２（Ａ）に示すように、本実施の形態の記憶回路は、フリップフロップ（ＦＦともいう）６０１と、記憶回路（ＮＶＭともいう）６０２と、セレクタ（ＳＥＬともいう）６０３と、を有する。
フリップフロップ６０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びセレクタ６０３で選択されたデータ信号Ｄが入力される。リセット信号ＲＳＴ及びクロック信号ＣＬＫは、例えば実施の形態１に示す半導体装置のコントローラ１５０から入力される。フリップフロップ６０１は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。
記憶回路６０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びセレクタ６０３で選択されたデータ信号が入力される。書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、例えば実施の形態１に示す半導体装置のコントローラ１５０から入力される。また、図２の構成の場合にはＣＰＵ１１０からの指令により、半導体装置に設けられた信号生成回路から出力されている。
記憶回路６０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。
セレクタ６０３には、第１の端子を介して読み出し制御信号ＲＤ、第２の端子を介してデータ信号Ｄ、第３の端子を介して記憶回路６０２から出力されるデータ信号Ｄ＿ＮＶＭが入力される。
セレクタ６０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又はデータ信号Ｄ＿ＮＶＭのどちらを第４の端子を介して出力するか選択する機能を有する。
さらに、記憶回路６０２の一構成例について、図１２（Ｂ）を参照して説明する。
図１２（Ｂ）に示すように、記憶回路６０２は、データ保持部６２１及びデータ読み出し部６２２を含む。
データ保持部６２１には、トランジスタ６３１及び容量素子６３２が設けられている。
トランジスタ６３１は、ｎチャネル型トランジスタである。トランジスタ６３１のソース及びドレインの一方は、セレクタ６０３の出力端子（第４の端子）に電気的に接続されている。トランジスタ６３１は、書き込み制御信号ＷＥに従ってセレクタ６０３から入力されるデータ信号の保持を制御する機能を有する。
トランジスタ６３１としては、実施の形態１に示すオフ電流の低いトランジスタを用いることができる。
容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に電気的に接続され、他方には接地電位（ＧＮＤ）が与えられる。容量素子６３２は、記憶するデータ信号のデータＤ＿ＨＬＤに基づく電荷を保持する機能を有する。トランジスタ６３１のオフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され、データＤ＿ＨＬＤが保持される。
データ読み出し部６２２には、トランジスタ６３３、トランジスタ６３４、トランジスタ６３５、及びインバータ６３６が設けられる。
トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース及びドレインの一方には電源電位（ＶＤＤ）が与えられ、ゲートには、読み出し制御信号ＲＤが入力される。該電源電位と接地電位の差が電源電圧ＰＷＲとなる。
トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されており、ゲートには、読み出し制御信号ＲＤが入力される。
トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続されており、ソース及びドレインの他方には、接地電位が与えられる。また、トランジスタ６３５のゲートの電位は、データＤ＿ＨＬＤとなる。
インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されている。また、インバータ６３６の出力端子は、セレクタ６０３の入力端子（第３の端子）に電気的に接続され、インバータ６３６の出力信号がデータ信号Ｄ＿ＮＶＭとなる。
次に、図１２（Ａ）に示す記憶回路の駆動方法の一例について、図１３のタイミングチャートを参照して説明する。
まず、通常動作期間である期間Ｔ１１において、電源電圧ＰＷＲ、リセット信号ＲＳＴ、クロック信号ＣＬＫは、記憶回路に供給された状態である。このとき、セレクタ６０３は、データ信号Ｄのデータをフリップフロップ６０１に出力する。フリップフロップ６０１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。
次に、電源電圧ＰＷＲの供給を停止する直前のバックアップ期間である期間Ｔ１２において、書き込み制御信号ＷＥのパルスに従って、記憶回路６０２にデータ信号Ｄのデータを記憶させ、データＤ＿ＨＬＤとして保持する。その後記憶回路に対するクロック信号ＣＬＫの供給を停止し、さらにその後記憶回路に対するリセット信号ＲＳＴの供給を停止する。
次に、電源停止期間である期間Ｔ１３において、記憶回路に対する電源電圧ＰＷＲの供給を停止する。このとき、記憶回路６０２において、トランジスタ６３１のオフ電流が低いため、データＤ＿ＨＬＤの値が保持される。
次に、通常動作期間直前のリカバリー期間である期間Ｔ１４において、記憶回路に対する電源電圧ＰＷＲの供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さらにその後リセット信号ＲＳＴの供給を再開する。さらに、読み出し制御信号ＲＤのパルスに従って記憶回路６０２のデータ読み出し部６２２によりデータＤ＿ＨＬＤに応じた値のデータ信号Ｄ＿ＮＶＭがセレクタ６０３に出力される。セレクタ６０３は、読み出し制御信号ＲＤのパルスに従ってデータ信号Ｄ＿ＮＶＭをフリップフロップ６０１に入力する。これにより、電源停止期間の直前の状態にフリップフロップ６０１を復帰させることができる。
その後、通常動作期間である期間Ｔ１５において、再びフリップフロップ６０１の通常動作を行う。
以上が記憶回路の駆動方法例である。
図１２及び図１３を参照して説明したように、本実施の形態の記憶回路には、第１の記憶回路（フリップフロップ）とオフ電流の低いトランジスタを用いた第２の記憶回路が設けられており、電源供給を停止する直前に第２の記憶回路にデータを退避させ、電源供給を再開させたときに該データを第１の記憶回路に入力し、電源供給を停止する直前の状態に復帰させることができる。このようにして、電源供給を再開させてからの記憶回路の状態復帰を速くすることができる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置の構造の一例について説明する。
まず、本発明の一態様である半導体装置に適用可能なトランジスタの構造の一例について図１４の断面模式図を参照して説明する。なお、図１４に示す各構成要素は、実際の寸法と異なる場合がある。
図１４（Ａ）に示すトランジスタは、半導体層７１１と、絶縁層７１４と、導電層７１５と、絶縁層７１６ａ及び７１６ｂと、絶縁層７１７と、導電層７１８ａ及び７１８ｂと、絶縁層７１９と、を含む。
半導体層７１１は、絶縁層７０１を介して被素子形成層７００の上に設けられている。なお、必ずしも絶縁層７０１の上に半導体層７１１を設けなくてもよく、被素子形成層７００上に半導体層７１１が直接設けられていてもよい。
半導体層７１１は、互いに離間して、ドーパントが添加された領域７１２ａ及び７１２ｂを有し、領域７１２ａ及び７１２ｂの間にチャネル形成領域７１３を有する。
絶縁層７１４は、半導体層７１１の一部の上に設けられている。
導電層７１５は、絶縁層７１４を介して半導体層７１１に重畳して設けられている。
絶縁層７１６ａは、導電層７１５の一対の側面の一方に接して設けられ、絶縁層７１６ｂは、該一対の側面の他方に接して設けられている。
絶縁層７１７は、導電層７１５の上に設けられている。
導電層７１８ａは、領域７１２ａに接して設けられ、導電層７１８ｂは、領域７１２ｂに接して設けられている。また、導電層７１８ａは、絶縁層７１６ａの側面に接し、導電層７１８ｂは、絶縁層７１６ｂの側面に接する。
絶縁層７１９は、導電層７１８ａ及び７１８ｂの上に設けられる。
導電層７１８ａ及び７１８ｂ、並びに絶縁層７１９は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
また、図１４（Ｂ）に示すトランジスタは、導電層７５１と、絶縁層７５２と、絶縁層７５３と、半導体層７５４と、導電層７５５ａ及び７５５ｂと、導電層７５６ａ及び７５６ｂと、絶縁層７５７と、を有する。
導電層７５１は、被素子形成層７５０の上に設けられている。
絶縁層７５２は、被素子形成層７５０の上に設けられている。絶縁層７５２及び導電層７５１の表面は平坦であることが好ましい。
導電層７５１及び絶縁層７５２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
絶縁層７５３は、導電層７５１及び絶縁層７５２の上に設けられている。
半導体層７５４は、絶縁層７５３を介して導電層７５１に重畳して設けられている。
導電層７５５ａ及び７５５ｂは、互いに離間し、半導体層７５４に接して設けられている。このとき、導電層７５５ａと７５５ｂの間隔は、トランジスタのチャネル長に相当し、例えば５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジストマスクを用いて、導電膜の一部をエッチングすることにより、導電層７５５ａと７５５ｂの間隔を５０ｎｍ未満にできる。また、例えば、導電層７５５ａと７５５ｂの間隔は、導電層７５６ａと７５６ｂの間隔よりも短いことが好ましい。
導電層７５６ａは、導電層７５５ａの一部の上に接して設けられており、導電層７５６ｂは、導電層７５５ｂの一部の上に接して設けられている。また、導電層７５６ａ及び７５６ｂの電気抵抗値は、導電層７５５ａ及び７５５ｂの電気抵抗値よりも低いことが好ましい。
絶縁層７５７は、半導体層７５４の上面を覆うように設けられている。
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず、積層であってもよい。
絶縁層７０１は、下地層である。絶縁層７０１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
絶縁層７５２は、絶縁層７０１と同様の材料を含む層を用いればよい。
半導体層７１１及び半導体層７５４は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。ここで、図１４（Ａ）の半導体層７１１及び図１４（Ｂ）の半導体層７５４について説明する。
半導体層７１１及び７５４としては、例えば酸化物半導体層を用いることができる。
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの状態をとる。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくすることができる。
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わりに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部の代わりにＴｉ（チタン）を用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
また、上記酸化物半導体層を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに含まれる結晶部では、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列している。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれる。
上記ＣＡＡＣ−ＯＳを含む酸化物半導体の層をチャネル形成層として用いた電界効果トランジスタは、可視光や紫外光の照射による電気特性の変動が低いため、信頼性が高い。
また、半導体層７１１及び７５４として酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層７０１、７１４、７５３、７５７など）として過剰酸素を含む絶縁層（ＳｉＯｘ層（ｘ＞２）など）を形成してもよい。
過剰酸素を含む絶縁層は、ＰＣＶＤ法（プラズマＣＶＤ法）またはスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませて形成する。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましいため、吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい。
また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、その後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限定はなく、電気炉を用いてもよいし、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。また、加熱処理は複数回行ってもよい。
また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガス又はＮ２Ｏガスが、水及び水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度は、６Ｎ以上であるとよく、好ましくは７Ｎ以上とするとよい。すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このようにキャリア密度を少なくすることで、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０−２２Ａ（１００ｙＡ）以下にまで抑えることができる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界効果トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
領域７１２ａ及び７１２ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を用いればよい。
絶縁層７１４及び７５３は、トランジスタのゲート絶縁層として機能する。絶縁層７１４及び７５３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いればよい。
導電層７１５及び７５１は、トランジスタのゲートとして機能する。導電層７１５及び７５１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を用いればよい。
絶縁層７１６ａ、７１６ｂ、７１７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いればよい。
導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６ｂは、トランジスタのソース又はドレインとして機能する。導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いればよい。
絶縁層７１９及び７５７は、保護層として機能する。絶縁層７１９及び７５７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
以上が図１４に示すトランジスタの構造の一例の説明である。
さらに、一例として図１４（Ａ）に示すトランジスタを用いた場合の半導体装置の構造の一例について、図１５を参照して説明する。図１５は、本実施の形態の半導体装置の構造の一例を説明するための断面模式図である。なお、これに限定されず、図１４（Ｂ）に示すトランジスタを用いてもよい。
図１５に示す半導体装置は、チャネル形成層である単結晶シリコン層８１３を含むトランジスタ８０１と、絶縁層８１５乃至８１７を介してトランジスタ８０１の上に積層され、図１４（Ａ）に示すトランジスタで構成されるトランジスタ８０２と、を有する。なお、トランジスタ８０２の説明としては、図１４（Ａ）に示すトランジスタの説明を適宜援用することができる。
単結晶シリコン層８１３は、絶縁層８１１（ＢＯＸ層ともいう）を介して基板８１０の上に設けられている。なお、基板８１０、絶縁層８１１、及び単結晶シリコン層８１３の代わりに、単結晶半導体基板における埋め込み絶縁領域に囲まれた半導体領域を用いてトランジスタ８０１を構成してもよい。
絶縁層８１５は、保護層として機能する。また、絶縁層８１６は、保護層のみならず、平坦化層としても機能する。また、絶縁層８１７は、下地層である。絶縁層８１５乃至８１７としては、絶縁層７０１と同様の材料を含む層を用いればよい。
トランジスタ８０２のソース又はドレインとしての機能を有する導電層８１８は、トランジスタ８０１のゲートとして機能する導電層８１４に接続されている。なお、導電層８１８と導電層８１４は、複数の導電層を介して接続されていてもよい。
また、トランジスタ８０２を上記オフ電流の低いトランジスタとすることで、メモリセルのデータの保持時間を長くすることができる。
また、トランジスタ８０１を用いて、ＣＰＵ、信号処理回路などの論理回路（記憶回路を含む）を構成することができる。これにより、動作速度を速くできる。
以上が図１５に示す半導体装置の構造例の説明である。
図１４及び図１５を参照して説明したように、本実施の形態の半導体装置では、レジスタ又はその他の記憶装置におけるデータの書き込み及び保持を制御するトランジスタを酸化物半導体層により構成し、ＣＰＵ、信号処理回路などに用いられる論理回路のトランジスタを単結晶シリコン層により構成する。このようにして、半導体装置の動作を高速化させつつ、レジスタ又はその他の記憶装置におけるデータの保持時間を長くすることができる。
（実施の形態５）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図１６を参照して説明する。
図１６（Ａ）に示す電子機器は、携帯型情報端末の一例である。
図１６（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。
パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。
ボタン１０１３は、筐体１０１１に設けられている。ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことで電子機器をオン状態にするか否かを制御することができる。
スピーカー１０１４は、筐体１０１１に設けられている。スピーカー１０１４は音声を出力する。
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられていることにより、例えば図１６（Ａ）に示す電子機器を電話機として機能させることができる。
図１６（Ａ）に示す電子機器は、筐体１０１１の内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。
図１６（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機のいずれか一つ又は複数として機能する。
図１６（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
図１６（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続されている。
パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。
図１６（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることにより、ボタン１０２４を押すことで電子機器内の回路に電力を供給するか否かを制御できる。
接続端子１０２５は、筐体１０２１ａに設けられている。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１６（Ｂ）に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられている。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば記録媒体挿入部１０２６にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられている。スピーカー１０２７は、音声を出力する。スピーカー１０２７は筐体１０２１ａに設けられていてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられていてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることで、例えば図１６（Ｂ）に示す電子機器を電話機として機能させることができる。
図１６（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。
図１６（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機のいずれかとして機能する。
図１６（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１６（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルが設けられていてもよく、当該パネルはタッチパネルとしての機能を有することが好ましい。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などが設けられていてもよい。
ボタン１０３３は、筐体１０３１に設けられている。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器内の回路に電力を供給するか否かを制御することができる。
スピーカー１０３４は、筐体１０３１に設けられている。スピーカー１０３４は、音声を出力する。
図１６（Ｃ）に示す電子機器は、筐体１０３１の内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。
図１６（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機として機能する。
図１６（Ｄ）は、据え置き型情報端末の一例である。図１６（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
なお、筐体１０４１に外部機器に接続させるための接続端子が設けられていてもよいし、図１６（Ｄ）に示す電子機器の操作ボタンが設けられていてもよい。
パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。
ボタン１０４４は、筐体１０４１に設けられている。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器内の回路に電力を供給するか否かを制御することができる。
接続端子１０４５は、筐体１０４１に設けられている。接続端子１０４５は、図１６（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１６（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１６（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられている。スピーカー１０４６は、音声を出力する。
図１６（Ｄ）に示す電子機器は、筐体１０４１の内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、画像処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。
図１６（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、又はテレビジョン装置として機能する。
図１６（Ｅ）は、電気冷凍冷蔵庫の一例である。図１６（Ｅ）に示す電子機器１０５０は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。
図１６（Ｅ）に示す電子機器は、筐体１０５１の内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、信号処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内のＣＰＵ、メモリ、及び信号処理回路に対する電源供給を制御することができる。
図１６（Ｆ）は、エアコンディショナーの一例である。図１６（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。
室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。
図１６（Ｆ）に示す電子機器は、筐体１０６１の内部に実施の形態１にて説明したＣＰＵ（ＣＰＵ１１１）、メモリ、信号処理回路、及びコントローラなどを有する。なお、コントローラの代わりに第１のＣＰＵとなるＣＰＵが搭載されていてもよい。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内のＣＰＵ、メモリ、及び信号処理回路に対する電源供給を制御することができる。
なお、図１６（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも実施の形態１〜４の半導体装置を適用することができる。
以上が図１６に示す電子機器の説明である。
図１６を参照して説明したように、本実施の形態の電子機器では、実施の形態１〜４の半導体装置を用いることで、消費電力を低くすることができる。
（実施の形態６）
上記実施の形態１で説明したＣＰＵの具体的な一形態について説明する。図１７には、ＣＰＵのブロック図の一例を示す。
ＣＰＵ３００は、データラッチ及びセレクタとしての機能を有する回路３０１、内部クロック生成部及びリセットコントローラとしての機能を有する回路３０２、命令レジスタ及びデコード部としての機能を有する回路３０３、ＣＰＵ制御部３０４、レジスタセット３０５、計算ユニット３０６及びアドレスバッファ３０７、を有する。
ＣＰＵ制御部３０４は、ステート生成部３０８を有する。レジスタセット３０５は、複数のレジスタ３０９を有する。計算ユニット３０６は、ＡＬＵ３１０（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）を有する。
ＣＰＵ３００には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤが入力される。またＣＰＵ３００には、データバスを介して８ビットのデータが入力される。またＣＰＵ３００には、ＣＰＵ制御信号が入力される。
ＣＰＵ３００からは、１６ビットアドレスが出力される。またＣＰＵ３００からは、バス制御信号が出力される。
書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、回路３０３、ＣＰＵ制御部３０４、レジスタセット３０５、及びアドレスバッファ３０７に入力される。８ビットのデータは、データバスを介して、回路３０３、レジスタセット３０５及び計算ユニット３０６に入力される。ＣＰＵ制御信号は、回路３０２、及びＣＰＵ制御部３０４に入力される。
１６ビットアドレスは、アドレスバッファ３０７から出力される。またバス制御信号は、ＣＰＵ制御部３０４から出力される。
命令レジスタ及びデコード部としての機能を有する回路３０３は、８ビットのレジスタを有する。
ＣＰＵ制御部３０４は、３ビットのレジスタを有する。
アドレスバッファ３０７は、１６ビットのレジスタを有する。
ステート生成部３０８は、２４ビットのレジスタを有する。
レジスタセット３０５は、複数のレジスタ３０９として、２０４ビットのレジスタを有する。レジスタ３０９は、プログラムカウンタ、汎用レジスタ、及び演算レジスタとして機能するレジスタである。なお図１７中において、レジスタ３０９内に示す、Ａ，Ｆ，Ａ’，Ｆ’，Ｂ，Ｃ，Ｂ’，Ｃ’，Ｄ，Ｅ，Ｄ’，Ｅ’，Ｈ，Ｌ，Ｈ’，Ｌ’，Ｉ，Ｒ，ＩＸ，ＩＹ，ＳＰ，ＰＣはそれぞれレジスタを表している。
本実施の形態で一例として説明するＣＰＵ３００は、合計２５５個のレジスタを有する。
ＣＰＵ３００の各回路は、データバスの他、アドレスバス、コントロールバスを介して、データ、アドレス、ＣＰＵ制御信号の入出力を行うことができる。
なお、図１７に示すＣＰＵ３００では、命令レジスタ及びデコード部としての機能を有する回路３０３、ＣＰＵ制御部３０４、ステート生成部３０８、及びレジスタセット３０５が有する合計２５５個のレジスタを、酸化物半導体を用いたレジスタとすることができる。
図１８には、１ビットのデータを保持可能な、上記レジスタの回路構成の一例を示す。図１８に示す回路構成は、上記実施の形態３の図１２（Ｂ）の記憶回路の構成に、回路を追加した回路構成である。そのため、重複する部分についての説明は簡単に説明するに留め、上記実施の形態の説明を援用するものとする。
図１８に示すレジスタの回路構成は、フリップフロップ６０１と、記憶回路６０２と、セレクタ６０３と、を有する。
フリップフロップ６０１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが入力される。フリップフロップ６０１は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。
記憶回路６０２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が入力される。
記憶回路６０２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。
セレクタ６０３は、読み出し制御信号ＲＤに従って、データ信号Ｄ又は記憶回路６０２から出力されるデータ信号を選択して、フリップフロップ６０１に入力する。
また図１８に示すように記憶回路６０２には、トランジスタ６３１及び容量素子６３２が設けられている。
トランジスタ６３１は、ｎチャネル型トランジスタである。トランジスタ６３１のソース及びドレインの一方は、フリップフロップ６０１の出力端子に電気的に接続されている。トランジスタ６３１は、書き込み制御信号ＷＥに従ってフリップフロップ６０１から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ６３１としては、実施の形態１に示すオフ電流の低い、酸化物半導体を有するトランジスタを用いることができる。
容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に電気的に接続され、他方には接地電位（ＧＮＤ）が与えられる。容量素子６３２は、記憶するデータ信号のデータに基づく電荷を保持する機能を有する。トランジスタ６３１のオフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され、データが保持される。
トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース及びドレインの一方には電源電位（ＶＤＤ）が与えられ、ゲートには、読み出し制御信号ＲＤが入力される。該電源電位と接地電位の差が電源電圧ＰＷＲとなる。
トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されており、ゲートには、読み出し制御信号ＲＤが入力される。
トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続されており、ソース及びドレインの他方には、接地電位が与えられる。
インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されている。また、インバータ６３６の出力端子は、セレクタ６０３の入力端子に電気的に接続される。
容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に電気的に接続され、他方には接地電位が与えられる。容量素子６３７は、インバータ６３６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
次いで、ＣＰＵ１１１、電源供給制御スイッチ１２１、コントローラ１５０の間における信号の流れを、図１９に一例として模式的に示す。
図１９では、ＣＰＵ１１１、コントローラ１５０、及び電源供給制御スイッチ１２１に加えて、ＣＰＵ１１１と電源供給制御スイッチ１２１の間に設けられたレベルシフタ５０１、コントローラ１５０とＣＰＵ１１１の間に設けられたレベルシフタ５０２、ＣＰＵ１１１における各種データの経路に相当するＢＵＦ（バッファ）５００が、図示されている。
コントローラ１５０は、ＣＰＵ１１１の制御信号と、ノーマリオフと通常状態の切り替えの命令が含まれたＶＣＥ信号とに従って、ノーマリオフと通常状態の切り替えを制御する信号を、ＣＰＵ１１１に送る機能を有する。ＶＣＥ信号は、レベルシフタ５０２によりその電圧レベルが調整され、ＣＰＵ１１１に入力される。なお、ノーマリオフとは、コントローラ１５０からの電源電圧及び制御信号の供給が停止されることで、ＣＰＵ１１１が停止になる状態を意味する。ＣＰＵ１１１は、コントローラ１５０からの電源電圧及び制御信号の供給が行われることで、動作した状態、すなわち通常状態となる。
具体的に、ＶＣＥ信号によりノーマリオフへの切り替えが命令されると、ＣＰＵ１１１では、ＣＰＵ１１１内のレジスタにおいて、ＮＶＭにデータを待避させる。また、コントローラ１５０は、電源供給制御スイッチ１２１をオン状態に制御するための制御信号ＳＷ＿ＯＮと、電源供給制御スイッチ１２１をオフ状態に制御するための制御信号ＳＷ＿ＯＦＦを生成する機能を有する。制御信号ＳＷ＿ＯＮは、レベルシフタ５０１により電圧レベルが調整されてから、ＣＰＵ１１１に供給される。電源供給制御スイッチ１２１がオン状態だと、電源電圧ＰＷＲが電源供給制御スイッチ１２１を介してＣＰＵ１１１に供給され、電源供給制御スイッチ１２１がオフ状態だと、電源電圧ＰＷＲはＣＰＵ１１１に供給されない。
コントローラ１５０は、半導体装置１００に入力されたクロック信号ＣＬＫとリセット信号ＲＥＳＥＴＢから、ＣＰＵ１１１で用いられるクロック信号Ｃ−ＣＬＫを生成する機能を有する。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
図２０に、発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図２０では、トランジスタ６３１、容量素子６３２、及びトランジスタ６３５を、例示している。
また、本実施の形態では、トランジスタ６３５が、単結晶のシリコン基板に形成され、酸化物半導体を活性層に用いたトランジスタ６３１と、容量素子６３２とが、トランジスタ６３５上に形成されている場合を例示している。トランジスタ６３５は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に用いていても良い。或いは、トランジスタ６３５は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ６３１はトランジスタ６３５上に積層されていなくとも良く、トランジスタ６３１とトランジスタ６３５とは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ６３５を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
なお、上記実施の形態６で説明した記憶回路であるレジスタが有するトランジスタのうち、トランジスタ６３１に酸化物半導体を用い、トランジスタ６３５を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ６３１を積層させることで、トランジスタ６３１のデザインルールを緩和させることができる。
このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造のレジスタを有することによってＣＰＵのチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際のＣＰＵのチップ面積は、シリコンを用いたトランジスタの数で決定される。上記実施の形態６で示したレジスタの構成では、シリコンを用いたトランジスタの数と酸化物半導体を用いたトランジスタの数との比は、２０：１乃至４０：１となる。
図２０では、半導体基板４００にｎチャネル型のトランジスタ６３５が形成されている。
半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図２０では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ６３５は、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
具体的に、トランジスタ６３５は、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。
トランジスタ６３５上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０、配線４１１と、ゲート電極４０４に接する配線４１２とが形成されている。
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に接続されており、配線４１２は、絶縁膜４０９上に形成された配線４１７に接続されている。
配線４１５乃至配線４１７上には、絶縁膜４２０が形成されている。絶縁膜４２０には開口部が形成されており、上記開口部に、配線４１７に接続された配線４２１が形成されている。
そして、図２０では、絶縁膜４２０上にトランジスタ６３１及び容量素子６３２が形成されている。
トランジスタ６３１は、絶縁膜４２０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に接続されている。
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設けられている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なっている部分が、容量素子６３２として機能する。
なお、図２０では、容量素子６３２がトランジスタ６３１と共に絶縁膜４２０の上に設けられている場合を例示しているが、容量素子６３２は、トランジスタ６３５と共に、絶縁膜４２０の下に設けられていても良い。
そして、トランジスタ６３１、容量素子６３２上に、絶縁膜４４１が設けられている。絶縁膜４４１には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。
なお、図２０において、トランジスタ６３１は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ６３１が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ６３１の閾値電圧を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、回路毎に電源電圧の供給の制御を可能にするパワーゲートの制御をプログラムで制御可能とする構成について説明する。
図２１、図２２は、プログラムでパワーゲートの制御を行う構成の一例を示す図である。図２１では、図１で説明したＣＰＵ１１１、メモリ１１２及び信号処理回路１１３への電源供給を、パワーゲートである電源供給制御スイッチ１２１、電源供給制御スイッチ１２２及び電源供給制御スイッチ１２３によって制御する場合を示して説明する。本実施の形態では、ＣＰＵ１１１に電源電圧を供給する電源供給制御スイッチ１２１を例に挙げて説明する。
プログラムは、上記実施の形態１で説明したコントローラ１５０にプログラムメモリ５５１を追加して、該プログラムメモリ５５１内に格納する。本実施の形態において、コントローラ１５０は、プログラムメモリ５５１の他、パワーゲートオフ用カウンタ５５２及びパワーゲートオン用カウンタ５５３を有する。
パワーゲートオフ用カウンタ５５２には、クロック信号ＣＬＫ及び前処理終了信号１が入力される。パワーゲートオン用カウンタ５５３には、クロック信号ＣＬＫ及び前処理終了信号２が入力される。
プログラムメモリ５５１は揮発性のメモリとして、外部からプログラムを入力してもよいし、不揮発性のメモリとしてもよい。
このプログラムメモリ５５１に記憶されたプログラムによって、電源供給制御スイッチ１２１、電源供給制御スイッチ１２２及び電源供給制御スイッチ１２３、並びに接続されるＣＰＵ１１１、メモリ１１２及び信号処理回路１１３の回路等の、立ち上げ、立ち下げの順番、立ち上げ、立ち下げの際の準備時間などを設定することができる。プログラムの書き換えによって、これらの順番や準備時間を変更することができるので、内部回路の変更なしに設定の自由度を確保することが可能である。
以下に示すのは準備時間をプログラムで変更する場合の構成とフローチャートである。
まず、構成として図２１にあるようにコントローラ１５０はプログラムメモリ５５１、パワーゲートオフ用カウンタ５５２、パワーゲートオン用カウンタ５５３を有する。
次に、パワーゲートをオフさせる場合のフローチャートを図２２（Ａ）に示す。プログラムメモリ５５１から準備時間に関するデータを読み出す（Ａ０１：プログラムメモリから時間データ読み込み）。次に、パワーゲートオフ用カウンタ５５２、パワーゲートオン用カウンタ５５３にそのデータを入力する（Ａ０２：パワーゲートオフ用カウンタにデータ入力）。次に前処理終了信号１が入力されると（Ａ０３：前処理終了信号１入力）、パワーゲートオフ用カウンタ５５２はカウントを始める（Ａ０４：カウント開始）。プログラムメモリ５５１から入力されたカウント数に達すると、パワーゲートオフ用カウンタ５５２はカウントを停止し（Ａ０５：カウント終了）、電源供給制御スイッチ１２１をオフさせるように信号を出力する（Ａ０６：電源供給制御スイッチ１２１オフ）。プログラムメモリ５５１の内容を変更することによって、準備時間は任意に変更できる。
次に電源供給制御スイッチ１２１をオンさせる場合のフローチャートを図２２（Ｂ）に示す。プログラムメモリ５５１から準備時間に関するデータを読み出す（Ｂ０１：プログラムメモリから時間データ読み込み）。次に、パワーゲートオフ用カウンタ５５２、パワーゲートオン用カウンタ５５３にそのデータを入力する（Ｂ０２：パワーゲートオン用カウンタにデータ入力）。次に前処理終了信号２が入力されると（Ｂ０３：前処理終了信号２入力）、パワーゲートオン用カウンタ５５３はカウントを始める（Ｂ０４：カウント開始）。プログラムメモリ５５１から入力されたカウント数に達すると、パワーゲートオン用カウンタ５５３はカウントを停止し（Ｂ０５：カウント終了）、電源供給制御スイッチ１２１をオンさせるように信号を出力する（Ｂ０６：電源供給制御スイッチ１２１オン）。プログラムメモリ５５１の内容を変更することによって、準備時間は任意に変更できる。
上記フローチャートに従って、プログラムの変更のみで設定を任意に変えることが可能である。
２１ トランジスタ
２２ トランジスタ
１００ 半導体装置
１００Ａ マイクロコンピュータ
１０１ 入力装置
１０２ 出力装置
１１０ ＣＰＵ
１１１ ＣＰＵ
１１２ メモリ
１１３ 信号処理回路
１１３Ａ 画像処理回路
１１４ メモリ
１２１ 電源供給制御スイッチ
１２２ 電源供給制御スイッチ
１２３ 電源供給制御スイッチ
１２４ 電源供給制御スイッチ
１５０ コントローラ
１５１ インターフェース部
１５２ クロック生成部
１５３ 出力信号制御部
１５４ バッファ部
１５５ カウンタ回路
１７１ タッチパネル
１７２ タッチパネルコントローラ
１７３ キーボード
１７４ キーボードコントローラ
１８１ ディスプレイ
１８２ ディスプレイコントローラ
１９０ 電源
２００ メモリセル
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
３００ ＣＰＵ
３０１ 回路
３０２ 回路
３０３ 回路
３０４ ＣＰＵ制御部
３０５ レジスタセット
３０６ 計算ユニット
３０７ アドレスバッファ
３０８ ステート生成部
３０９ レジスタ
３１０ ＡＬＵ
４００ 半導体基板
４０１ 素子分離用絶縁膜
４０２ 不純物領域
４０３ 不純物領域
４０４ ゲート電極
４０５ ゲート絶縁膜
４０９ 絶縁膜
４１０ 配線
４１１ 配線
４１２ 配線
４１５ 配線
４１６ 配線
４１７ 配線
４２０ 絶縁膜
４２１ 配線
４３０ 半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
４３５ 導電膜
４４１ 絶縁膜
４４３ 導電膜
５００ バッファ
５０１ レベルシフタ
５０２ レベルシフタ
５５１ プログラムメモリ
５５２ パワーゲートオフ用カウンタ
５５３ パワーゲートオン用カウンタ
６０１ フリップフロップ
６０２ 記憶回路
６０３ セレクタ
６２１ データ保持部
６２２ データ読み出し部
６３１ トランジスタ
６３２ 容量素子
６３３ トランジスタ
６３４ トランジスタ
６３５ トランジスタ
６３６ インバータ
６３７ 容量素子
７００ 被素子形成層
７０１ 絶縁層
７１１ 半導体層
７１２ａ 領域
７１２ｂ 領域
７１３ チャネル形成領域
７１４ 絶縁層
７１５ 導電層
７１６ａ 絶縁層
７１６ｂ 絶縁層
７１７ 絶縁層
７１８ａ 導電層
７１８ｂ 導電層
７１９ 絶縁層
７５０ 被素子形成層
７５１ 導電層
７５２ 絶縁層
７５３ 絶縁層
７５４ 半導体層
７５５ａ 導電層
７５５ｂ 導電層
７５６ａ 導電層
７５６ｂ 導電層
７５７ 絶縁層
８０１ トランジスタ
８０２ トランジスタ
８１０ 基板
８１１ 絶縁層
８１３ 単結晶シリコン層
８１４ 導電層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 導電層
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５０ 電子機器
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機
１１００ プログラムメモリ
１１１０ レジスタ
１１３０ レジスタ

Claims (3)

  1. 第１のスイッチと電気的に接続されたＣＰＵと、
    第２のスイッチと電気的に接続された第１のメモリと、
    第３のスイッチと電気的に接続された画像処理回路と、
    第４のスイッチと電気的に接続された第２のメモリと、
    コントローラと、を有し、
    前記第１乃至第４のスイッチは、電源と電気的に接続され、
    前記コントローラは、前記第１乃至第４のスイッチを制御する機能を有し、
    前記コントローラに、タッチパネルコントローラの出力信号のデータを入力し、
    前記第１のスイッチをオン状態にすることにより、前記ＣＰＵに対する電源電圧の供給を開始し、
    前記第２のスイッチをオン状態にすることにより、前記第１のメモリに対する電源電圧の供給を開始し、
    前記第１の信号を前記ＣＰＵに入力し、
    前記ＣＰＵが前記第１の信号を含むデータと前記第１のメモリのデータとに基づいて演算処理を行い、
    前記第３のスイッチをオン状態にすることにより、前記画像処理回路に対する電源電圧の供給を開始し、
    前記第４のスイッチをオン状態にすることにより、前記第２のメモリに対する電源電圧の供給を開始し、
    前記ＣＰＵの演算結果を前記画像処理回路に出力し、
    前記第２のスイッチをオフ状態にすることにより、前記第１のメモリに対する電源電圧の供給を停止し、
    前記第１のスイッチをオフ状態にすることにより、前記ＣＰＵに対する電源電圧の供給を停止し、
    前記画像処理が前記演算結果をディスプレイコントローラに出力する信号に変換し、
    前記第４のスイッチをオフ状態にすることにより、前記第２のメモリに対する電源電圧の供給を停止し、
    前記第３のスイッチをオフ状態にすることにより、前記画像処理回路に対する電源電圧の供給を停止することを特徴とする半導体装置。
  2. 前記第１のＣＰＵは、
    前記第１のＣＰＵに電源電圧が供給される期間にデータを保持する第１の記憶回路と、
    前記第１のＣＰＵに電源電圧が供給されない期間にデータを保持する第２の記憶回路と、を有し、
    前記第２の記憶回路は、電界効果トランジスタを有し、
    前記電界効果トランジスタのチャネル形成領域は、酸化物半導体を有する請求項１に記載の半導体装置。
  3. 前記信号処理回路は、
    前記信号処理回路に電源電圧が供給される期間にデータを保持する第１の記憶回路と、
    前記信号処理回路に電源電圧が供給されない期間にデータを保持する第２の記憶回路と、を有し、
    前記第２の記憶回路は、電界効果トランジスタを有し、
    前記電界効果トランジスタのチャネル形成領域は、酸化物半導体を有する請求項１又は請求項２に記載の半導体装置。
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JP2019198373A Withdrawn JP2020047280A (ja) 2012-01-23 2019-10-31 半導体装置
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JP2023000881A Withdrawn JP2023052237A (ja) 2012-01-23 2023-01-06 半導体装置

Country Status (6)

Country Link
US (3) US9804645B2 (ja)
JP (6) JP6027898B2 (ja)
KR (3) KR102433736B1 (ja)
SG (2) SG10201605470SA (ja)
TW (1) TWI573013B (ja)
WO (1) WO2013111757A1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102541167A (zh) * 2010-12-23 2012-07-04 鸿富锦精密工业（深圳）有限公司 电子装置
JP5879165B2 (ja) * 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI570730B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
JP6046514B2 (ja) 2012-03-01 2016-12-14 株式会社半導体エネルギー研究所 半導体装置
US9030232B2 (en) 2012-04-13 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Isolator circuit and semiconductor device
WO2014034820A1 (en) 2012-09-03 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Microcontroller
TWI482007B (zh) * 2012-09-27 2015-04-21 Wistron Corp 電腦系統、電源供應裝置及電源供應方法
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP6000863B2 (ja) * 2013-01-24 2016-10-05 株式会社半導体エネルギー研究所 半導体装置、及びその駆動方法
TWI619010B (zh) 2013-01-24 2018-03-21 半導體能源研究所股份有限公司 半導體裝置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
US8994430B2 (en) 2013-05-17 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11768689B2 (en) 2013-08-08 2023-09-26 Movidius Limited Apparatus, systems, and methods for low power computational imaging
US9910675B2 (en) 2013-08-08 2018-03-06 Linear Algebra Technologies Limited Apparatus, systems, and methods for low power computational imaging
WO2015121771A1 (en) 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102398965B1 (ko) 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US9515661B2 (en) 2014-05-09 2016-12-06 Semiconductor Energy Laboratory Co., Ltd. Circuit, semiconductor device, and clock tree
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
EP3982234A3 (en) * 2014-07-30 2022-05-11 Movidius Ltd. Low power computational imaging
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6652342B2 (ja) * 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
US9443564B2 (en) 2015-01-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6365574B2 (ja) * 2016-03-23 2018-08-01 カシオ計算機株式会社 電子機器及び電子機器の電力供給制御方法
CN109074296B (zh) * 2016-04-15 2023-09-12 株式会社半导体能源研究所 半导体装置、电子构件及电子设备
WO2018015833A1 (en) 2016-07-19 2018-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
US10540944B2 (en) * 2016-09-29 2020-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising register
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180076571A (ko) * 2016-12-28 2018-07-06 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
KR20200033868A (ko) 2017-07-31 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
KR20190063879A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 반도체 장치
JP7109973B2 (ja) * 2018-04-13 2022-08-01 株式会社半導体エネルギー研究所 半導体装置
JPWO2021024083A1 (ja) 2019-08-08 2021-02-11
JPWO2021053453A1 (ja) 2019-09-20 2021-03-25
US20220198022A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Secure device power-up apparatus and method
WO2023119039A1 (ja) * 2021-12-22 2023-06-29 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5815805B2 (ja) 1981-09-14 1983-03-28 株式会社東芝 集積回路装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0786916A (ja) 1993-09-17 1995-03-31 Hitachi Ltd 半導体集積回路
US5583457A (en) 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5614847A (en) 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3592423B2 (ja) 1996-01-26 2004-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
NO308149B1 (no) 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
AU733522B2 (en) 1998-01-28 2001-05-17 Thin Film Electronics Asa A method for generating electrical conducting and/or semiconducting structures in three dimensions, a method for erasing the same structures and an electric field generator/modulator for use with the method for generating
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000098443A (ja) 1998-09-17 2000-04-07 Olympus Optical Co Ltd 電子カメラ
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
RU2201639C1 (ru) 1998-12-04 2003-03-27 Тин Филм Электроникс Аса Масштабируемое устройство обработки данных
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3255159B2 (ja) * 1999-10-13 2002-02-12 株式会社日立製作所 半導体集積回路
JP4521676B2 (ja) 2000-06-16 2010-08-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP3878431B2 (ja) 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6920574B2 (en) * 2002-04-29 2005-07-19 Apple Computer, Inc. Conserving power by reducing voltage supplied to an instruction-processing portion of a processor
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3567160B2 (ja) * 2003-01-30 2004-09-22 株式会社ルネサステクノロジ 半導体集積回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005011166A (ja) 2003-06-20 2005-01-13 Renesas Technology Corp 情報処理装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7284137B2 (en) * 2004-06-29 2007-10-16 Intel Corporation System and method for managing power consumption within an integrated circuit
JP2006048190A (ja) 2004-08-02 2006-02-16 Seiko Epson Corp 情報処理装置および電力制御方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP4553185B2 (ja) 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP4341542B2 (ja) 2004-12-15 2009-10-07 セイコーエプソン株式会社 情報処理装置および情報処理方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
EP1849051A2 (en) 2005-02-16 2007-10-31 Matsusita Electric Industrial Co., Ltd. Power supply control circuit and electronic circuit
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP4303719B2 (ja) * 2005-12-08 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体集積回路およびその制御方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4911988B2 (ja) 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4839938B2 (ja) 2006-04-14 2011-12-21 セイコーエプソン株式会社 情報処理装置及び情報処理方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4312238B2 (ja) 2007-02-13 2009-08-12 株式会社ソニー・コンピュータエンタテインメント 画像変換装置および画像変換方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7868479B2 (en) 2007-06-27 2011-01-11 Qualcomm Incorporated Power gating for multimedia processing power management
JP2009015231A (ja) * 2007-07-09 2009-01-22 Fuji Xerox Co Ltd 画像形成装置および電源装置
JP4960813B2 (ja) 2007-09-14 2012-06-27 株式会社リコー 電力制御システム
JP2009085786A (ja) 2007-09-28 2009-04-23 Toyota Motor Corp 溶接ビード検査装置および溶接ビード検査方法
JP4535170B2 (ja) 2007-10-19 2010-09-01 株式会社デンソー マイクロコンピュータシステム
US8046615B2 (en) 2007-10-19 2011-10-25 Denso Corporation Microcomputer system with reduced power consumption
JP5104254B2 (ja) * 2007-11-30 2012-12-19 富士通セミコンダクター株式会社 集積回路装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5452041B2 (ja) 2009-03-13 2014-03-26 ローム株式会社 データ処理装置
JP2010282585A (ja) * 2009-06-08 2010-12-16 Fujitsu Ltd 電力管理回路、電力管理方法及び電力管理プログラム
JP2010287950A (ja) * 2009-06-09 2010-12-24 Sanyo Electric Co Ltd 電子機器
JP2011043913A (ja) 2009-08-19 2011-03-03 Ricoh Co Ltd 画像形成装置、電源供給制御方法、プログラム及び記録媒体
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
JP2011120158A (ja) 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路
KR102046308B1 (ko) 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089847A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and method for driving the same
WO2011089808A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011151150A (ja) * 2010-01-20 2011-08-04 Toshiba Corp 半導体集積回路
WO2011093150A1 (en) 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWM394507U (en) 2010-02-08 2010-12-11 Tech United Corp C Secondary side power source control switch
DK2372861T3 (da) * 2010-04-01 2013-03-25 Racktivity Nv Styringsenhed til datacenter med dynamisk belastningsudligning
US8692243B2 (en) 2010-04-20 2014-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8850236B2 (en) 2010-06-18 2014-09-30 Samsung Electronics Co., Ltd. Power gating of cores by an SoC
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8415972B2 (en) * 2010-11-17 2013-04-09 Advanced Micro Devices, Inc. Variable-width power gating module

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