KR20200051065A - 반도체 장치 - Google Patents

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Abstract

트랜지스터는, 제 1 게이트 전극층과 산화물 반도체 적층 사이에 끼워진 절연층과, 제 2 게이트 전극층과 산화물 반도체 적층 사이에 끼워진 절연층을 통하여, 제 1 게이트 전극층과 제 2 게이트 전극층과의 사이에, 산화물 반도체 적층을 포함한다. 채널 형성 영역의 막 두께는 산화물 반도체 적층의 그 외의 영역보다 작다. 또한, 상기 트랜지스터에 있어서, 게이트 전극층의 한쪽은 문턱 전압을 제어하기 위한 소위 백 게이트로서 제공되어 있다. 이 백 게이트에 인가하는 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있기 때문에, 트랜지스터를 노멀리 오프로 유지하는 것이 용이하게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에서 개시하는 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고; 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 이 트랜지스터는 집적 회로(IC)나 화상 표시 장치(간단히 표시 장치라고도 표기함)와 같은 반도체 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있다. 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 산화물 반도체로서, 산화 아연, 또는 In-Ga-Zn계 산화물을 이용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
반도체 장치에 적용되는 트랜지스터는 게이트 전압이 0 V에 가능한 가까운 양의 문턱 전압(Vth)으로 채널이 형성되는 것이 바람직하다. 음의 문턱 전압 값을 가지는 트랜지스터는 게이트 전압이 0 V에서도 소스와 드레인 사이에 전류가 흐르는, 소위 노멀리 온(normally-on)의 트랜지스터가 되기 쉽고, 그런 트랜지스터를 포함하는 회로로서 제어하는 것이 곤란하다. 이러한 이유로, 음의 문턱 전압 값을 가지는 트랜지스터는 반도체 장치의 집적 회로에의 적용에는 적합하지 않다.
따라서, 본 발명의 일 양태에서는, 채널 형성 영역에 산화물 반도체를 포함하는 n채널형의 트랜지스터에서, 양의 문턱 전압을 갖고, 노멀리 오프(normally-off)의 스위칭 소자를 실현하는 트랜지스터 구조 및 그 형성 방법을 제공하는 것을 과제의 하나로 한다.
또한, 재료나 제작 조건에 따라서는, 제작된 트랜지스터가 노멀리 오프가 되지 않는 경우에도, 노멀리 오프의 특성에 가깝게 하는 것이 중요하다. 따라서, 본 발명의 일 양태에서는 문턱 전압의 값이 음인 노멀리 온일 때에도, 트랜지스터의 문턱값을 제로에 가깝게 하는 구성 및 그 형성 방법을 제공하는 것도 과제의 하나로 한다.
단, 본 발명의 일 양태는, 상기 과제의 적어도 하나를 해결하는 것이다.
본 발명의 일 양태에서는, 트랜지스터는 제 1 게이트 전극층과 제 2 게이트 전극층과의 사이에, 절연층을 통하여 산화물 반도체 적층을 포함하고, 이 산화물 반도체 적층에서, 채널 형성 영역의 막 두께가 그 외의 영역보다 작은 트랜지스터를 구성한다. 또한, 상기의 트랜지스터에서 게이트 전극층의 한쪽은 문턱 전압을 제어하기 위한 소위 백 게이트로서 제공되어 있다. 이 백 게이트에 인가하는 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있기 때문에, 트랜지스터를 노멀리 오프로 유지하는 것이 용이하게 된다. 보다 구체적으로는, 예를 들면 이하의 구성으로 할 수 있다.
본 발명의 일 양태는, 절연 표면 위의 제 1 게이트 전극층과, 제 1 게이트 전극층 위의 제 1 절연층과, 제 1 절연층을 통하여 제 1 게이트 전극층과 중첩되고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층과, 제 2 산화물 반도체층 위에 접촉하는 소스 전극층 및 드레인 전극층과, 산화물 반도체 적층의 일부, 소스 전극층 및 드레인 전극층 위에 접촉하는 제 2 절연층과, 제 2 절연층을 통하여 산화물 반도체 적층과 중첩되는 제 2 게이트 전극층을 포함하는 반도체 장치이다. 산화물 반도체 적층에 있어서, 제 2 절연층과 접촉하는 영역의 막 두께는 소스 전극층 및 드레인 전극층과 접촉하는 영역의 막 두께보다 작다.
또다른 본 발명의 일 양태는, 절연 표면 위의 제 1 게이트 전극층과, 제 1 게이트 전극층 위의 제 1 절연층과, 제 1 절연층을 통하여 제 1 게이트 전극층과 중첩되고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층과, 제 2 산화물 반도체층 위에 접촉하는 소스 전극층 및 드레인 전극층과, 산화물 반도체 적층의 일부, 소스 전극층 및 드레인 전극층 위에 접촉하는 제 2 절연층과, 제 2 절연층을 통하여 산화물 반도체 적층과 중첩되는 제 2 게이트 전극층을 포함하는 반도체 장치이다. 반도체 장치에서, 제 1 산화물 반도체층과 제 2 산화물 반도체층은 구성 원소가 동일하며 조성이 다르다. 또한, 산화물 반도체 적층에 있어서, 제 2 절연층과 접촉하는 영역의 막 두께는 소스 전극층 및 드레인 전극층과 접촉하는 영역의 막 두께보다 작다.
상기의 반도체 장치에 있어서, 제 1 산화물 반도체층은 적어도 인듐 및 갈륨을 포함하고, 제 1 산화물 반도체층에서, 인듐의 조성은 갈륨의 조성보다 큰 것이 바람직하다.
또는, 상기의 반도체 장치에 있어서, 제 2 산화물 반도체층은 적어도 인듐 및 갈륨을 포함하고, 제 2 산화물 반도체층에 있어서, 인듐의 조성은 갈륨의 조성 이하인 것이 바람직하다.
또한, 상기의 반도체 장치에 있어서, 제 1 게이트 전극층 및 제 2 게이트 전극층의 적어도 한쪽에, 5 전자 볼트 이상의 일 함수를 갖는 도전층을 이용하는 것이 바람직하다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O막을 이용한 도전층을 형성하는 것이 바람직하다.
개시하는 발명의 일 양태인 상술한 구성의 효과는 다음과 같이 설명할 수 있다. 단, 이하의 설명은 어디까지나 하나의 고찰에 지나지 않는다는 것을 부기한다.
산화물 반도체를 이용한 트랜지스터는 다수 캐리어인 전자를 이용한 Nch 축적형 MOSFET라고 볼 수 있다. 실리콘을 이용한 Nch 반전형 MOSFET에서는 게이트 전압을 인가시킴으로써 활성층(여기에서는, 실리콘)의 표면 근방에 반전층을 형성하여 채널을 형성시킨다. 한편, 축적형 MOSFET에서는, 온 상태에서 활성층(여기에서는, 산화물 반도체층) 표면에 다수 캐리어인 전자를 축적시켜 전류가 흐르는 채널을 형성한다. 또한, 오프 상태에 있어서, 음의 게이트 전압을 인가시킴으로써 막 전체를 완전히 공핍화(空乏化)한다.
축적형 MOSFET에서는, 온 전류로서 표면(축적)을 흐르는 제 1 전류 외에, 활성층의 막 두께 방향 전체를 흐르는 제 2 전류가 존재한다. 따라서, 반전형 MOSFET와 크게 상이하다. 여기서, 제 1 전류의 문턱 전압을 Vth _1, 제 2 전류의 문턱 전압을 Vth _2로 두면, 게이트 전압(Vg)이 제 2 전류의 문턱 전압보다 낮은 전압(Vg＜Vth_2)이면, 활성층의 막 두께 방향 전체가 공핍화(완전 공핍화)되고, 트랜지스터는 오프 상태가 된다. 게이트 전압(Vg)을 높여, 게이트 전압(Vg)이 제 2 전류의 문턱 전압(Vth _ 2)보다 높고, 제 1 전류의 문턱 전압(Vth _ 1)보다 낮은 전압(Vth _2＜Vg＜Vth_1)이 되면, 공핍층 폭이 좁아져(부분 공핍 상태), 백 채널측으로부터 제 2 전류가 흘러; 트랜지스터는 온 상태가 된다. 게이트 전압(Vg)을 높여, 게이트 전압(Vg)이 제 1 전류의 문턱 전압을 넘는 전압(Vth _1＜Vg)이 되면 공핍층이 없어지고, 활성층 표면에 캐리어(전자)가 축적되어; 제 1 전류가 흐른다.
Nch 축적형 MOSFET에서의 제 2 전류의 문턱 전압(Vth _2), 및, 제 1 전류의 문턱 전압(Vth _ 1)은 점진적 채널 근사(gradual channel approximation)를 이용하여, 이하 식 (1) 및 식 (2)과 같이 나타낼 수 있다.
[수학식 1]
Figure pat00001
[수학식 2]
Figure pat00002
VFB는 플랫 밴드 전압을 나타내고, Cs는 활성층의 용량을 나타내고, Cox는 게이트 절연층의 용량을 나타내고, Nd는 도너 밀도를 나타내고, ts는 활성층의 막 두께를 나타낸다.
상기의 식 (1)로부터, 도너 밀도(Nd) 및 활성층의 막 두께(ts)가 커짐으로써, 제 2 전류의 문턱 전압(Vth _ 2)이 마이너스 방향으로 변동(시프트)하는 것을 알 수 있다. 또한, 식 (1) 및 식 (2)로부터 플랫 밴드 전압(VFB)을 크게, 즉, 게이트 전극층의 일 함수를 크게 하는 것이 Nch 축적형 MOSFET에서의 문턱 전압(Vth _1 및 Vth _ 2)의 플러스 방향으로의 시프트에 중요하다는 것을 알 수 있다.
다음에, 산화물 반도체를 이용한 트랜지스터의 전기 특성에서의 산화물 반도체층 막 두께(TOS) 및 도너 밀도(Nd) 의존성을 디바이스 시뮬레이션에 의해 계산했다.
계산에서 가정한 트랜지스터의 구조를 도 9에 나타낸다. 또한, 계산에 이용한 조건을 표 1에 나타낸다.
도 9에 도시하는 바와 같이, 본 계산에서는 막 두께 300 nm의 절연층(302) 위에 형성된 산화물 반도체층(306)과 산화물 반도체층(306) 위의 소스 전극층(308a) 및 드레인 전극층(308b)과 소스 전극층(308a) 및 드레인 전극층(308b)을 덮고, 산화물 반도체층(306)과 일부가 접촉하는 게이트 절연층(310)과 게이트 절연층(310)을 통하여 산화물 반도체층(306)과 중첩되는 게이트 전극층(112)을 포함하는 트랜지스터(320)를 이용했다.
Figure pat00003
* 결함 준위 및 터널 전류는 가정하지 않음
* 게이트 절연측 계면에 고정 전하 없음
계산에 의해 얻어진 Id-Vg 특성(Vd = 0.1 V)을 도 10의 (A) 내지 도 10의 (C)에 나타낸다. 도 10의 (A) 내지 도 10의 (C)는 산화물 반도체층에 함유된다고 가정한 도너 밀도(Nd)가 각각 1×1018 cm-3(도 10의 (A)), 1×1017 cm-3(도 10의 (B)), 1×1016 cm-3(도 10의 (C))인 경우의 트랜지스터 특성을 나타낸다.
도 10의 (A)에 도시하는 바와 같이, 도너 밀도(Nd)가 높은 경우에는, 산화물 반도체층의 막 두께가 박막의 경우(예를 들면, 10 nm의 경우)에는 양호한 전기 특성이 얻어지지만; 산화물 반도체층을 후막화함에 따라 노멀리 온화가 확인된다.
한편, 도 10의 (B)에 도시하는 바와 같이, 도너 밀도(Nd)를 1×1017 cm-3으로 저감시킴으로써, 산화물 반도체층의 후막화에 따른 특성의 마이너스 방향으로의 시프트가 작아진다. 또한, 온 전류(Ion)는 산화물 반도체층의 막 두께에 상관없이, 거의 일정한 결과가 유지된다. 또한, 도 10의 (C)에 도시하는 바와 같이, 도너 밀도(Nd)를 1×1016 cm-3으로 더욱 저감시킴으로써, 산화물 반도체층의 후막화에 따른 특성의 마이너스 방향으로의 시프트는 거의 확인되지 않는다.
이상의 계산 결과로부터, 트랜지스터의 노멀리 오프화를 달성하기 위해서는 산화물 반도체층의 박막화와, 산화물 반도체층에 포함되는 도너 밀도의 저감이 중요하다는 것을 확인할 수 있다.
본 발명의 일 양태에 나타내는 트랜지스터는, 채널 형성 영역의 막 두께가 그 외의 영역(예를 들면, 소스 전극층 및 드레인 전극층과 접촉하는 영역)보다 작은 산화물 반도체 적층을 포함하여 구성된다. 이것에 의해, 트랜지스터의 문턱 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
다음에, 노멀리 온화가 보여지는 트랜지스터에 대하여, 그 원인을 고찰했다. 본 고찰에서는, 도 10의 (A)에 도시하는 특징을 가지는, 산화물 반도체층의 막 두께가 50 nm이고, 도너 밀도가 1×1018 cm-3인 트랜지스터를 이용했다.
상술한 바와 같이 축적형 MOSFET에서는, 온 전류로서 활성층 표면(축적)을 흐르는 제 1 전류와 활성층의 막 두께 방향 전체를 흐르는 제 2 전류가 존재하고 있다. 또한, IdVg 특성의 2층 미분을 행함으로써, 제 1 전류와 제 2 전류와의 구분이 가능하다는 것이 알려져 있다. 도 11의 (A)에, 산화물 반도체층의 막 두께 50 nm이고, 도너 밀도가 1×1018 cm-3인 트랜지스터의 IdVg 특성(실선)과 그 2층 미분(굵은 선)으로 얻어진 값의 그래프를 나타낸다.
도 11의 (A)에 도시하는 바와 같이, IdVg 특성을 2층 미분하여 얻어지는 선은 2개의 피크를 가진다. 여기에서, 게이트 전압(Vg)을 -3 V로부터 플러스 방향으로 스위프시켜 Vg가 제 1 피크(Vg = -1.52(V))가 되면 제 2 전류가 흐르기 시작하고, 제 2 피크(Vg = 0.30(V)) 부근이 되면, 제 1 전류가 흐르기 시작한다고 추측할 수 있다. 이 수치는 앞에서 나타낸 점진적 채널 근사를 이용한 식 (1) 및 식 (2)에, 표 1에 나타내는 파라미터 수치를 대입하여 계산한 결과(Vth _2 = -1.56 V, Vth _1 = 0.36 V)와 거의 일치한다.
따라서, 트랜지스터의 노멀리 오프화를 위해서는, 제 1 전류와 제 2 전류 중, 낮은 게이트 전압으로 흐르는 제 2 전류를 억제하는 것이 효과적이다.
도 11의 (B)에, 각 게이트 전압시의 막 두께 방향에서의 전류 밀도 분포를 나타낸다. 게이트 전압(Vg)에 -3 V를 인가하고 있는 경우는, 트랜지스터는 오프 상태이며, 채널 영역은 전자가 배척되어 완전 공핍 상태가 된다. 게이트 전압(Vg)이 Vth_2보다 커지면, 채널 영역은 부분 공핍 상태가 되어; 이 때, 백 채널측을 제 2 전류가 흐르기 시작한다. 게이트 전압(Vg)이 Vth _2＜Vg＜Vth _1일 때 온 전류는 제 2 전류가 지배적이다. 게이트 전압(Vg)이 Vth _1보다 커지면, 제 2 전류는 증가하지 않고, 게이트 절연층 계면의 전류 밀도가 증가한다. 이 때, 제 1 전류의 전류 밀도와 비교하여 제 2 전류의 전류 밀도는 2자리수 정도 작다. 즉, 트랜지스터가 온 상태에서는 제 1 전류가 지배적인 것을 알 수 있다.
본 발명의 일 양태에 나타내는 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 사이에 끼우고 제 1 게이트 전극층과 제 2 게이트 전극층을 포함한다. 한쪽의 게이트 전극층에 바이어스 전압을 인가함으로써, 백 채널측의 제 2 전류의 발생을 억제한다. 따라서, 트랜지스터의 문턱 전압을 플러스 방향으로 변동시키는 것이 가능하게 된다.
또한, 게이트 전극층으로서 일 함수가 큰(예를 들면, 5 전자 볼트 이상) 도전층을 이용함으로써, 문턱 전압을 보다 플러스 방향으로 변동시키는 것이 가능하게 된다. 일 함수가 큰 도전층으로서 예를 들면, 적어도 산화물 반도체층보다 높은 농도로 질소를 포함하는 In-Ga-Zn-O막을 이용할 수 있다.
단, 게이트 절연층(게이트 전극층과 산화물 반도체층과의 사이에 제공된 절연층)에, 나트륨과 같은 플러스 이온이 포함되면, 게이트 전극층에 플러스의 바이어스 전압을 인가한 경우, 플러스 이온이 게이트 절연층과 산화물 반도체층의 계면에 이동하게 되기 때문에, 트랜지스터의 문턱 전압이 마이너스 방향으로 변동하는 원인이 된다. 그러나, 게이트 전극층에 일 함수가 큰 재료를 이용함으로써, 산화물 반도체층과 게이트 절연층의 계면에서의 플러스 이온을 게이트 전극층측으로 이동시키는 것이 가능하게 된다.
도 12에, 산화물 반도체층으로서 In-Ga-Zn-O막을 포함하고, 게이트 전극층으로서 질소를 포함하는 In-Ga-Zn-O막을 포함하는 OSFET 모델에서의 밴드 구조의 모식도의 예를 나타낸다. 여기에서는, 산화물 반도체층(도 12에서는 OS라고 나타냄)인 In-Ga-Zn-O막의 전자 친화력을 4.6 전자 볼트, 밴드 갭을 3.2 전자 볼트로 한다. 게이트 전극층(도 12에서는 GE라고 나타냄)인 질소를 포함하는 In-Ga-Zn-O막의 일 함수를 5.6 전자 볼트, 밴드 갭을 1.8 전자 볼트로 한다. 단, 도 12에서, 산화물 반도체층은 n형이며, 그 페르미 레벨(EF)은 밴드 갭 중앙보다 상측에 위치한다.
도 12에 도시하는 바와 같이, In-Ga-Zn-O막의 에너지 밴드는 게이트 절연층(도 12에서는 GI라고 나타냄) 계면에서 위를 향하여 구부러지고, 플랫 밴드 전압이 VFB＞0이 된다. 따라서, 게이트 절연층에서 산화물 반도체층과의 계면으로부터 게이트 전극층과의 계면을 향하여 전계가 생기고; 따라서, 산화물 반도체층과의 계면은 플러스로 대전하고, 게이트 전극층과의 계면은 마이너스로 대전한다. 즉, 산화물 반도체층과의 계면에서의 플러스 이온은 게이트 전극층측으로 이동한다.
이상과 같이, 게이트 전극층에 일 함수가 큰 재료(예를 들면, 질소를 포함하는 In-Ga-Zn-O막 등)를 이용함으로써, 산화물 반도체층 계면에서의 플러스 이온을 게이트 전극층측으로 끌어들이는 효과도 얻는다.
본 발명의 일 양태에 의해, 노멀리 오프의 트랜지스터 또는 트랜지스터가 노멀리 온이어도, 0 V에 가까운 문턱 전압을 가지는 트랜지스터를 실현할 수 있다.
도 1의 (A) 및 도 1의 (B)는 반도체 장치의 일 형태를 나타내는 평면도 및 단면도.
도 2의 (A) 내지 도 2의 (F)는 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 3의 (A) 및 도 3의 (B)는 반도체 장치의 일 형태를 나타내는 단면도 및 회로도.
도 4의 (A) 및 도 4의 (B)는 반도체 장치의 일 형태를 나타내는 회로도 및 사시도.
도 5의 (A)는 반도체 장치의 일 양태를 설명하는 블럭도, 및 도 5의 (B) 및 도 5의 (C)는 그 일부의 회로도.
도 6의 (A) 내지 도 6의 (C)는 전자기기를 설명하는 도면.
도 7의 (A) 내지 도 7의 (C)는 전자기기를 설명하는 도면.
도 8의 (A) 내지 도 8의 (C)는 전자기기를 설명하는 도면.
도 9는 계산에 이용한 트랜지스터의 구성을 나타내는 도면.
도 10의 (A) 내지 도 10의 (C)는 계산으로 얻어진 IdVg 특성을 나타내는 도면.
도 11의 (A)는 IdVg 특성과 그 2층 미분한 그래프(B) 각 게이트 전압시의 막 두께 방향에서의 전류 밀도 분포.
도 12는 OSFET 모델에서의 밴드 구조의 모식도.
도 13의 (A)는 단면도, 및 도 13의 (B) 및 도 13의 (C)는 반도체 장치의 일 양태를 나타내는 회로도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
단, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는, 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는 같은 해치 패턴을 적용하고, 특별히 부호를 붙이지 않는 경우가 있다.
단, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
단, 본 명세서 등에 있어서, "제 1", "제 2" 등으로서 붙여지는 서수사는 편의상 이용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 형성되어 있는 상태를 말하고, 따라서, -5° 이상 5° 이하의 경우도 포함된다.
본 명세서에 있어서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1의 (A) 및 도 1의 (B) 및 도 2의 (A) 내지 도 2의 (F)를 이용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체 적층을 포함하는 트랜지스터를 나타낸다.
도 1의 (A) 및 도 1의 (B)은 트랜지스터(120)의 구성예를 나타낸다. 도 1의 (A)는 트랜지스터(120)의 평면도이며, 도 1의 (B)는 도 1의 (A) 중의 쇄선 X1-Y1에서의 단면도이다.
채널 길이 방향의 단면도인 도 1의 (B)에 도시하는 바와 같이, 트랜지스터(120)는 절연 표면을 갖는 기판(100) 위에, 게이트 전극층(102)과, 절연층(104)과, 산화물 반도체층(106a) 및 산화물 반도체층(106b)을 포함하는 산화물 반도체 적층(106)과, 소스 전극층(108a)과, 드레인 전극층(108b)과, 절연층(110)과, 게이트 전극층(112)을 포함하여 구성된다.
트랜지스터(120)에 있어서, 게이트 전극층(102)은 절연층(104)을 사이에 끼우고 산화물 반도체 적층(106)과 중첩되고, 게이트 전극층(112)은 절연층(110)을 사이에 끼우고 산화물 반도체 적층(106)과 중첩된다. 또한, 산화물 반도체층(106b)은 산화물 반도체층(106a) 위에 접촉하여 제공된다. 소스 전극층(108a) 및 드레인 전극층(108b)은 산화물 반도체층(106b)에서 산화물 반도체 적층(106)과 접촉한다. 또한, 절연층(110)은 산화물 반도체 적층(106)의 일부, 소스 전극층(108a) 및 드레인 전극층(108b) 위에 접촉하여 제공된다. 또한, 산화물 반도체 적층(106)에서, 절연층(110)과 접촉하는 영역의 막 두께는 소스 전극층(108a) 및 드레인 전극층(108b)과 접촉하는 영역의 막 두께보다 작다.
산화물 반도체 적층(106)에 있어서, 막 두께가 작은 영역은 소스 전극층(108a) 및 드레인 전극층(108b)을 형성하는 도전막의 가공 시에 일부가 에칭되는 것에 의해, 또는 소스 전극층(108a) 및 드레인 전극층(108b)을 형성 후에 산화물 반도체 적층(106)의 노출된 영역에 에칭 처리를 행하는 것에 의해 형성된다. 상기 영역은 트랜지스터(120)의 채널 형성 영역으로서 기능하는 영역이다. 산화물 반도체 적층(106)은 채널 형성 영역의 막 두께가 작기 때문에, 상기 영역에 포함되는 산소 결손을 그 외의 영역과 비교하여 저감시킬 수 있기 때문에; 막 두께를 작게 함으로써, 채널 형성 영역에서의 도너 밀도를 저감하는 것도 가능하게 된다.
또한, 산화물 반도체 적층(106)에서, 채널 형성 영역의 막 두께를 작게 함으로써, 소스 전극층(108a) 및 드레인 전극층(108b)과 접촉하는 영역의 저항을 채널 형성 영역과 비교하여 저감시킬 수 있다. 따라서, 소스 전극층(108a) 및 드레인 전극층(108b)과의 콘택트 저항을 저감시키는 것이 가능하게 된다.
상술한 바와 같이, 산화물 반도체층을 이용하는 트랜지스터에서, 활성층의 산화물 반도체층의 박막화와, 포함되는 도너 밀도의 저감은 트랜지스터의 노멀리 오프화를 달성하기 위하여 중요하다. 본 실시형태에 나타내는 트랜지스터(120)는 채널 형성 영역의 막 두께가 작은 산화물 반도체 적층(106)을 포함하여 구성되기 때문에, 트랜지스터의 문턱 전압의 마이너스 방향에의 변동을 억제할 수 있다.
또한, 본 실시형태에서는, 산화물 반도체 적층(106) 중의 산화물 반도체층(106b)의 일부의 영역이 에칭됨으로써, 산화물 반도체 적층(106)에서 막 두께가 작은 영역이 형성되는 경우를 예로 나타낸다. 단, 본 발명의 실시형태는 이것에 한정되지 않고, 산화물 반도체층(106a)의 일부의 영역이 에칭됨으로써, 막 두께가 작은 영역이 형성되어도 좋고, 산화물 반도체층(106a) 및 산화물 반도체층(106b)의 일부의 영역이 에칭됨으로써, 막 두께가 작은 영역이 형성되어도 좋다.
산화물 반도체 적층(106)에 포함되는 산화물 반도체층(106b)으로서는, 인듐(In)과 갈륨(Ga)을 적어도 포함하고, 그 함유율이 In≤Ga인 산화물 반도체를 이용하는 것이 바람직하다. Ga는 In와 비교하여 산소 결손의 형성 에너지가 크고 산소 결손을 생기기 어렵기 때문에; In≤Ga의 조성이 되는 산화물은 In＞Ga의 조성이 되는 산화물과 비교하여 안정된 특성을 구비한다. 이러한 산화물 반도체 재료를 적용함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 산화물 반도체 적층(106)에 포함되는 산화물 반도체층(106a)으로서는 In와 Ga를 적어도 포함하고, 그 함유율이 In＞Ga인 산화물 반도체를 이용하는 것이 바람직하다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있고, In의 함유율이 증가될 때 s궤도의 오버랩이 증가되는 경향이 있다. 따라서, In＞Ga의 조성이 되는 산화물은 In≤Ga의 조성이 되는 산화물과 비교하여 높은 이동도를 구비한다. 따라서, 산화물 반도체층(106a)에 채널이 형성된 경우에, 트랜지스터의 이동도를 향상시킬 수 있다.
산화물 반도체층(106a)의 막 두께는, 3 nm 이상 15 nm 이하로 하는 것이 바람직하고, 7 nm 이상 12 nm 이하로 하는 것이 보다 바람직하다. 또한, 소스 전극층(108a) 및 드레인 전극층(108b)과 접촉하는 영역의 산화물 반도체층(106b)의 막 두께는, 3 nm 이상 15 nm 이하로 하는 것이 바람직하고, 5 nm 이상 12 nm 이하로 하는 것이 보다 바람직하다. 또한, 산화물 반도체 적층(106)에서, 채널 형성 영역으로서 기능하는 영역(소스 전극층(108a) 및 드레인 전극층(108b)의 사이의 영역)의 막 두께는 3 nm 이상 20 nm 미만으로 하는 것이 바람직하고, 5 nm 이상 15 nm 미만으로 하는 것이 보다 바람직하다.
산화물 반도체층(106a)과 접촉하는 절연층(104)은 화학량론적 조성보다 과잉으로 산소를 포함하는 영역(이하, 산소 과잉 영역이라고도 표기함)을 포함하는 것이 바람직하다. 산화물 반도체층(106a)과 접촉하는 절연층(104)이 산소 과잉 영역을 포함함으로써, 산화물 반도체층(106a)에 산소를 공급하는 것이 가능하게 된다. 따라서, 산화물 반도체층(106a)으로부터의 산소의 이탈을 방지함과 동시에 산소 결손을 보충하는 것이 가능하게 된다. 마찬가지로, 산화물 반도체층(106b)과 접촉하는 절연층(110)도 산소 과잉 영역을 포함하는 것이 바람직하다.
게이트 전극층(102)은 적어도 절연층(104)과 접촉하는 면측을 산화물 반도체층(106a)의 일 함수보다 큰 일 함수를 갖는 재료, 보다 바람직하게는 1 전자 볼트 이상 큰 일 함수를 갖는 재료를 이용하는 것이 바람직하다. 마찬가지로, 게이트 전극층(112)은 적어도 절연층(110)과 접촉하는 면측을 산화물 반도체층(106b)의 일 함수보다 큰 일 함수를 갖는 재료, 보다 바람직하게는 1 전자 볼트 이상 큰 일 함수를 갖는 재료를 이용하는 것이 바람직하다. 상기 재료로서는, 예를 들면, 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈막, 질화 텅스텐막 등)을 이용할 수 있다. 이들 막은 5 전자 볼트 이상의 일 함수를 갖고, 트랜지스터의 문턱 전압을 플러스로 할 수 있다. 따라서, 노멀리 오프의 스위칭 트랜지스터를 실현할 수 있다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O막을 이용하는 경우, 적어도 산화물 반도체층(106a) 및 산화물 반도체층(106b)보다 높은 농도로 질소를 포함하는 In-Ga-Zn-O막을 이용하면 좋다.
본 실시형태에 있어서, 게이트 전극층(102)은 백 게이트로서 기능하는 전극층이며, 그 전위는 고정 전위 또는 GND 등 적절히 설정할 수 있다. 백 게이트에 인가하는 게이트 전압을 제어하는 것에 의해, 트랜지스터(120)의 문턱 전압을 제어할 수 있다. 이 때문에, 트랜지스터(120)를 노멀리 오프형으로 할 수 있다.
또한, 게이트 전극층(102)에 마이너스의 바이어스 전압을 인가한 경우, 절연층(104)에 불순물로서 포함될 수 있는 플러스 이온(예를 들면, Na＋ 등)을 게이트 전극층(102)측으로 이동시킬 수 있다.
이하에, 도 2의 (A) 내지 도 2의 (F)를 이용하여, 트랜지스터(120)의 제작 방법의 일례를 나타낸다.
우선, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(102)을 형성한다.
절연 표면을 갖는 기판(100)에 사용할 수 있는 기판에 큰 제약은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 이용할 수 있다. 또한, 이러한 기판에 반도체 소자가 제공된 것을 기판(100)으로서 이용해도 좋다.
게이트 전극층(102)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(102)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(102)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 게이트 전극층(102)은 테이퍼 형상으로 해도 좋고, 예를 들면 테이퍼각을 30° 이상 70° 이하로 하면 좋다. 여기서, 테이퍼각이란, 테이퍼 형상을 갖는 층의 측면과 상기 층의 저면과의 사이에 형성되는 각도를 가리킨다.
게이트 전극층(102)의 재료는, 산화 인듐 산화 주석, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
단, 게이트 전극층(102)은 적어도 후에 형성하는 절연층(104)과 접촉하는 면측을, 절연층(104) 위에 접촉하여 제공되는 산화물 반도체층의 일 함수보다 큰 일 함수를 갖는 재료, 보다 바람직하게는 1 전자 볼트 이상 큰 일 함수를 갖는 재료를 이용하는 것이 바람직하다. 일 함수가 큰 도전성 재료로서는, 예를 들면 질소를 포함하는 금속 산화물을 이용할 수 있다.
다음에, 게이트 전극층(102)을 덮도록 게이트 전극층(102) 위에 절연층(103)을 형성한다. 절연층(103)으로서는, 플라즈마 CVD법, 스퍼터링법 등에 의해, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 아연 갈륨, 또는 이들의 혼합 재료를 포함하는 막의 단층 또는 적층 구조를 제공할 수 있다.
절연층(103)은 후에 가공되어 산화물 반도체 적층(106)과 접촉하는 절연층(104)이 되는 층이다. 따라서, 절연층(103)은 산소 과잉 영역을 포함하는 것이 바람직하다. 절연층(103)에 산소 과잉 영역을 제공하기 위해서는, 예를 들면, 산소 분위기 하에서 절연층(103)을 형성하면 좋다. 또는, 성막 후의 절연층(103)에 산소를 도입하여, 절연층(103)에 산소 과잉 영역을 제공해도 좋다.
본 실시형태에서는, 절연층(103)에 산소(400)(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 산소 과잉 영역(402)을 형성한다(도 2의 (A) 참조). 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
도 2의 (A)에서는, 절연층(103)에 도입된 산소의 피크 위치를 명시적으로 점선으로 나타내고, 상기 영역을 산소 과잉 영역(402)으로서 나타낸다. 단, 산소의 도입 깊이나 도입된 산소의 분포는 도 2의 (A)에 도시하는 구조에 한정되지 않는다.
다음에, 절연층(103)의 표면의 평탄화 처리를 행하고; 절연층(104)을 형성한다(도 2의 (B) 참조). 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리 등을 이용할 수 있고, 이것들을 조합하여 행하여도 좋다.
단, 절연층(103)의 평탄화 처리에서는, 산소 과잉 영역(402)을 제거하지 않도록, 산소(400)의 도입 깊이 및 절연층(103)의 제거 막 두께 등을 적절히 설정하는 것으로 한다.
또한, 절연층을 수소(물이나 수산기 등도 포함함) 등의 불순물이 저감되고, 또한, 산소 과잉의 상태로 하기 위해, 절연층(104)(또는 평탄화 처리 전의 절연층(103))에 수소 또는 수소 화합물을 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다.
다음에, 절연층(104) 위에, 산화물 반도체층(106a)이 되는 산화물 반도체막 및 산화물 반도체층(106b)이 되는 산화물 반도체막을 적층하고, 섬 형상으로 가공하여 산화물 반도체층(106a) 및 산화물 반도체층(106b)을 포함하는 산화물 반도체 적층(106)을 형성한다(도 2의 (C) 참조).
산화물 반도체층(106a) 및 산화물 반도체층(106b)은 각각 비정질 구조여도 좋고, 결정 구조를 갖고 있어도 좋다. 산화물 반도체층(106a 또는 106b)을 비정질 구조로 하는 경우에는 후의 제작 공정에서 산화물 반도체 적층(106)에 열처리를 행함으로써, 결정성 산화물 반도체층으로 해도 좋다. 비정질 산화물 반도체층을 결정화시키는 열처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃ 이상, 더욱 바람직하게는 550℃ 이상으로 한다. 단, 상기 열처리는 제작 공정에서의 다른 열처리를 겸하는 것도 가능하다.
산화물 반도체층(106a) 및 산화물 반도체층(106b)이 되는 산화물 반도체막의 성막 방법은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다.
산화물 반도체막을 성막할 때, 가능한 한 산화물 반도체막에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키려면, 예를 들면, 스퍼터링법을 이용하여 성막을 행하는 경우에는, 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소와의 혼합 가스를 적절히 이용한다.
성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 성막을 행함으로써, 성막된 산화물 반도체막의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 터보 분자 펌프에 콜드 트랩이 제공된 것이어도 좋다. 크라이오 펌프는, 예를 들면, 수소 분자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등의 배기 능력이 높기 때문에; 크라이오 펌프를 이용하여 배기한 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하는 경우, 성막에 이용하는 금속 산화물 타겟의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체 막을 성막할 수 있다.
기판(100)을 고온으로 유지한 상태로 산화물 반도체막을 형성하는 것도, 산화물 반도체막 내에 포함될 수 있는 불순물 농도를 저감시키는데 효과적이다. 기판(100)을 가열하는 온도로서는, 150℃ 이상 450℃ 이하로 하면 좋고; 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 하면 좋다. 성막시에 기판을 고온으로 가열함으로써, 결정성 산화물 반도체막을 형성할 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 크게 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 구별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 가지지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예를 들면, 1 nm 이상 10 nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 그 때문에, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그 때문에, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 모양 또는 육각형 모양으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 여기서, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행한다. 시료가 InGaZnO4의 단결정 산화물 반도체막이면, 6개의 피크가 관찰된다. 6개의 피크는 (110)면과 등가인 결정면에 귀속된다. 반면, CAAC-OS막의 경우는, 2θ를 56° 근방에 고정하여 φ스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하지 않는 것도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방일 때의 피크 외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS막 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방일 때 피크를 나타내고, 2θ가 36° 근방일 때에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체층(106a) 및 산화물 반도체층(106b)은 각각 비정질 산화물 반도체막, 미결정 산화물 반도체막, 또는 CAAC-OS막의 어느 구조여도 좋고, 2종 이상을 포함하는 혼합막이어도 좋다. 단, 예를 들면, 산화물 반도체층(106a) 및 산화물 반도체층(106b)은 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 포함하는 적층막이어도 좋다.
산화물 반도체층(106a) 및/또는 산화물 반도체층(106b)으로서 CAAC-OS막을 적용하는 경우, 이 CAAC-OS막을 얻는 방법으로서는, 예를 들면, 다음과 같다. 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막의 성막을 행하고, 표면에 대략 수직으로 c축 배향시키는 방법이 있다. 또는, 산화물 반도체막을 얇은 막 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 표면에 대략 수직으로 c축 배향시켜도 좋다. 또는, 1번째층으로서 얇은 막 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 2번째층의 성막을 행하여, 표면에 대략 수직으로 c축 배향시켜도 좋다.
산화물 반도체층(106a) 및 산화물 반도체층(106b)에는 적어도 인듐(In)을 포함하는 산화물 반도체를 이용한다. 특히, 인듐과 아연(Zn)을 포함하는 산화물 반도체를 이용하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 더하여 갈륨(Ga)을 포함하는 것이 바람직하다. 스태빌라이저로서, 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 어느 일종 또는 복수종을 포함하는 것이 바람직하다.
다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 포함해도 좋다.
예를 들면, 산화물 반도체로서 다음과 같은 것들이 사용될 수 있다: 산화 인듐; 산화 주석; 산화 아연; 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물; 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물; 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
단, 예를 들면, In-Ga-Zn계 산화물이란, In와 Ga와 Zn를 주성분으로서 포함하는 산화물이라는 의미이며, In와 Ga와 Zn의 비율은 묻지 않는다. In와 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m＞0, 또한, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 단, M은, Ga, Fe, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n＞0, 또한, n은 정수)로 표기되는 재료를 이용해도 좋다.
예를 들면, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3), In：Ga：Zn = 2：2：1( = 2/5：2/5：1/5), 혹은 In：Ga：Zn = 3：1：2( = 1/2：1/6：1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 혹은, In：Sn：Zn = 1：1：1( = 1/3：1/3：1/3), In：Sn：Zn = 2：1：3( = 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5( = 1/4：1/8：5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
그러나, 트랜지스터에 포함되는 인듐을 포함하는 산화물 반도체는, 이것들에 한정되지 않고; 필요로 하는 전기적 특성(전계 효과 이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 전기적 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물 반도체를 포함한 트랜지스터에서는 비교적 용이하게 높은 전계 효과 이동도를 얻을 수 있다. 또한, In-Ga-Zn계 산화물 반도체를 포함한 트랜지스터에서도, 벌크 내 결함 밀도를 낮게 함으로써 전계 효과 이동도를 높일 수 있다.
단, 예를 들면, "In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방"이라는 것은 a, b, c가 다음의 관계를 만족시키는 것을 말한다: 예를 들어, (a-A)2＋(b-B)2＋(c-C)2≤r2 및 r은 0.05 인 관계를 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
또한, 산화물 반도체층(106a)과 산화물 반도체층(106b)에 결정성이 다른 산화물 반도체를 적용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC-OS를 적절히 조합한 구성으로 해도 좋다.
또한, 산화물 반도체 적층(106)에 상기 산화물 반도체 적층(106)에 포함되는 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 이 열처리에 의해, n형의 도전성을 부여하는 불순물인 수소를 산화물 반도체로부터 제거할 수 있다.
단, 탈수화 또는 탈수소화를 위한 열처리는 산화물 반도체층의 성막 후라면 트랜지스터(120)의 제작 공정의 어느 타이밍에 행하여도 좋다. 탈수화 또는 탈수소화를 위한 열처리는 복수회 행하여도 좋고, 다른 열처리와 겸해도 좋다.
단, 산화물 반도체막을 섬 형상으로 가공하기 전에 탈수화 또는 탈수소화를 위한 열처리를 행하면 절연층(104)에 포함되는 산소가 열처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
열처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체 적층(106)(또는, 섬 형상으로 가공하기 전의 산화물 반도체막)을 가열한 후, 가열 온도를 유지, 또는 그 가열 온도로부터 서서히 냉각시키면서 같은 노(爐)에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(cavity ring down laser spectroscopy：캐비티 링 다운 레이저 분광법) 방식의 이슬점 온도계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하의 공기)를 도입해도 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소된 산화물 반도체를 구성하는 주성분 재료인 산소를 공급하는 것에 의해, 산화물 반도체층을 고순도화 및 i형(진성)화할 수 있다.
탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈하여 감소될 우려가 있기 때문에, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 의 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급해도 좋다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에 산소를 도입하여 막 내에 산소를 공급하는 것에 의해, 산화물 반도체층을 고순도화, 및 i형(진성)화할 수 있다. 고순도화하여, i형(진성)화한 산화물 반도체를 갖는 트랜지스터는 전기 특성 변동이 억제되어 있고, 전기적으로 안정적이다.
산화물 반도체층에 산소를 도입하는 경우, 산화물 반도체층에 직접 도입해도 좋고, 후에 형성되는 절연층(110) 등의 다른 막을 통과하여 산화물 반도체층에 도입해도 좋다. 산소를 다른 막을 통과하여 도입하는 경우는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하면 좋다. 노출된 산화물 반도체층에 직접 산소를 도입하는 경우는 상기의 방법에 더하여 플라즈마 처리 등도 이용할 수 있다.
산소의 공급 가스로서는, O를 함유하는 가스를 이용하면 좋다; 예를 들면, O2가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 이용할 수 있다. 단, 산소의 공급 가스에 희가스(예를 들면 Ar)를 함유시켜도 좋다.
예를 들면, 이온 주입법으로 산화물 반도체층에 산소 이온의 주입을 행하는 경우, 도즈량을 1×1013 ions/cm2 이상 5×1016 ions/cm2 이하로 하면 좋다.
또는, 다음의 방법으로 산화물 반도체층에 산소를 공급해도 좋다: 산화물 반도체층과 접촉하는 절연층(절연층(104) 또는 절연층(110))을, 산소 과잉 영역을 가지는 층으로 하고; 이 절연층과 산화물 반도체층이 접촉한 상태로 열처리를 행함으로써, 절연층에 과잉으로 포함되는 산소를 산화물 반도체층으로 확산시켜, 산화물 반도체층에 산소를 공급해도 좋다. 이 열처리는 트랜지스터(120)의 제작 공정에서의 다른 열처리와 겸할 수도 있다.
산화물 반도체층에 대한 산소의 공급은 산화물 반도체층의 성막 후라면, 그 타이밍은 특별히 한정되지 않는다. 산화물 반도체층에의 산소의 도입은 복수회 행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 열처리 및/또는 산소의 공급은 각 산화물 반도체층에 대해서 별도로 행하여도 좋고, 적층 구조를 형성한 후의 산화물 반도체 적층(106)에 대하여 행하여도 좋다.
절연층(104)과 산화물 반도체층(106a)이 되는 산화물 반도체막은 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 절연층(104)과 이 산화물 반도체막을 연속적으로 형성하면, 절연층(104) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
다음에, 산화물 반도체 적층(106) 위에 소스 전극층(108a) 및 드레인 전극층(108b)이 되는 도전막(108)을 형성한다(도 2의 (D) 참조). 도전막(108)으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극층(108a) 및 드레인 전극층(108b)에 이용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다.
도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이러한 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전막(108)으로서, 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, 질소를 포함하는 In-Ga-O막, 질소를 포함하는 In-Zn-O막, 질소를 포함하는 Sn-O막, 질소를 포함하는 In-O막 등의 금속 질화물막을 이용할 수 있다. 이들 막은, 산화물 반도체층(106b)과 같은 구성 원소를 포함하기 때문에, 산화물 반도체층(106b)과의 계면을 안정화시킬 수 있다. 예를 들면, 도전막(108)으로서 산화물 반도체층(106b)에 접촉하는 측으로부터 질소를 포함하는 In-Ga-Zn-O막과 텅스텐막의 적층 구조를 가질 수 있다.
다음에, 도전막(108)을 선택적으로 에칭 처리하여, 소스 전극층(108a) 및 드레인 전극층(108b)을 형성한다(도 2의 (E) 참조). 소스 전극층(108a) 및 드레인 전극층(108b)은 테이퍼 형상으로 해도 좋다. 소스 전극층(108a) 및 드레인 전극층(108b)이 테이퍼 형상이면, 소스와 드레인 사이의 전계 집중을 완화하는 것이 가능하기 때문에 바람직하다.
이 에칭 처리에 의해, 산화물 반도체층(106b)의 일부가 동시에 에칭되어, 소스 전극층(108a)과 드레인 전극층(108b)과의 사이에 막 두께가 작은 영역이 형성된다. 또는, 소스 전극층(108a) 및 드레인 전극층(108b)을 형성한 후, 노출된 산화물 반도체층(106b)에 에칭 처리(예를 들면, 웨트 에칭 처리)를 행하는 것에 의해, 막 두께가 작은 영역을 형성해도 좋다. 소스 전극층(108a) 및 드레인 전극층(108b)의 가공 처리에 의해, 및/또는, 그 후의 에칭 처리에 의해 박막화한 영역에서의 산화물 반도체층(106b)의 막 두께는 1 nm 이상 2 nm 이하로 하는 것이 바람직하다.
그 후, 노출된 산화물 반도체층(106b), 소스 전극층(108a), 및 드레인 전극층(108b)을 덮도록, 절연층(110)을 형성한다. 절연층(110)은 게이트 절연층으로서 기능하는 절연층이다. 절연층(110) 위에 게이트 전극층(112)(같은 층에서 형성되는 배선을 포함함)되는 도전막을 형성하고, 선택적으로 에칭 처리하여, 게이트 전극층(112)을 형성한다(도 2의 (F) 참조).
절연층(110)은, 절연층(104)과 같은 재료, 같은 성막 방법을 이용하여 형성될 수 있다. 단, 절연층(110)의 막 두께는 5 nm 이상 30 nm 이하로 하는 것이 바람직하고, 9 nm 이상 22 nm 이하로 하는 것이 보다 바람직하다.
게이트 전극층(112)은 게이트 전극층(102)과 같은 재료, 같은 성막 방법을 이용하여 형성될 수 있다. 단, 게이트 전극층(112)으로서 적어도 절연층(110)과 접촉하는 면측을, 산화물 반도체층(106b)의 일 함수보다 큰 일 함수를 갖는 재료, 보다 바람직하게는 1 전자 볼트 이상 큰 일 함수를 갖는 재료를 이용하는 것이 바람직하다.
이상에 의해, 본 실시형태의 트랜지스터(120)를 제작할 수 있다.
본 실시형태에 나타내는 트랜지스터(120)는, 채널 형성 영역의 막 두께가 그 외의 영역(예를 들면, 소스 전극층(108a) 및 드레인 전극층(108b)과 접촉하는 영역, 단, 산화물 반도체층 단부의 테이퍼부는 제외)보다 작은 산화물 반도체 적층(106)을 포함하여 구성된다. 이것에 의해, 트랜지스터(120)의 문턱 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
또한, 본 실시형태에 나타내는 트랜지스터(120)는 채널 형성 영역을 포함하는 산화물 반도체 적층(106)을 사이에 끼우고 게이트 전극층(102)과 게이트 전극층(112)을 포함한다. 게이트 전극층(102)에 마이너스의 바이어스 전압을 인가함으로써, 백 채널측의 제 2 전류의 발생을 억제한다. 따라서, 트랜지스터(120)의 문턱 전압을 플러스 방향으로 변동시키는 것이 가능하게 된다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타내는 트랜지스터를 포함하는 반도체 장치의 일례로서 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치에 대하여 도면을 이용하여 설명한다.
도 3의 (A) 및 도 3의 (B)는 반도체 장치의 구성의 일례이다. 도 3의 (A)에 반도체 장치의 단면도를, 도 3의 (B)에 반도체 장치의 회로도를 각각 나타낸다.
도 3의 (A)에 도시하는 반도체 장치는 하부에 제 1 반도체 재료를 포함하는 트랜지스터(160)를 포함하고, 상부에 제 2 반도체 재료를 포함하는 트랜지스터(162)를 포함하는 것이다. 트랜지스터(162)로서는, 실시형태 1에 나타낸 본 발명의 일 양태의 트랜지스터를 적용할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 포함한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함한 트랜지스터는 그 특성에 따라 장시간의 전하 유지를 가능하게 한다.
상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있는 것은 말할 필요도 없다. 정보를 유지하기 위해 산화물 반도체를 이용한 실시형태 1에 나타내는 바와 같은 트랜지스터를 트랜지스터(162)로서 이용하는 것 외에, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 3의 (A)에서의 트랜지스터(160)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(200)에 제공된 채널 형성 영역(216)과, 채널 형성 영역(216)을 사이에 끼우도록 제공된 불순물 영역(214) 및 고농도 불순물 영역(220)(이것들을 아울러 간단히 불순물 영역이라고도 부름)과, 고농도 불순물 영역(220)에 접촉하는 금속 간 화합물 영역(224)과, 채널 형성 영역(216) 위에 제공된 게이트 절연층(208)과, 게이트 절연층(208) 위에 제공된 게이트 전극층(210)과, 게이트 전극층(210)의 측면에 제공된 사이드 월 절연층(218)과, 전극층(212a)과, 전극층(212b)을 포함한다.
전극층(212a) 및 전극층(212b)은 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층이며, 게이트 전극층(210) 위의 절연층(228)에 제공된 콘택트홀을 통하여, 금속 간 화합물 영역(224)과 전기적으로 접속되어 있다. 절연층(228)은 단층 구조로 해도 좋고, 또는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 포함하는 적층 구조로 해도 좋다.
기판(200) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(206)이 제공되어 있다.
단결정 반도체 기판을 이용하여 형성된 트랜지스터(160)는 고속 동작이 가능하다. 이 때문에, 상기 트랜지스터를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다.
도 3의 (A)에 도시하는 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터이다. 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터는 매우 작은 오프 특성을 실현할 수 있다. 단, 트랜지스터(162)에 포함되는 산화물 반도체층은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써, 보다 뛰어난 오프 특성의 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 제공하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(162)는 산화물 반도체층(244a)과 산화물 반도체층(244b)을 포함하고, 채널 형성 영역에서의 막 두께가 그 외(예를 들면, 전극층(268a) 또는 전극층(268b)과 접촉하는 영역)보다 작은 산화물 반도체 적층(244)을 포함한다. 따라서, 트랜지스터(162)에 포함되는 산화물 반도체 적층(244)은 채널 형성 영역이 박막화되어 있어, 문턱 전압의 마이너스 방향으로의 시프트를 억제할 수 있다. 또한, 트랜지스터(162)는 게이트 절연층(260)을 사이에 끼우고 산화물 반도체 적층(244)과 중첩되는 게이트 전극층(262)에 더하여, 절연층(203) 및 절연층(204)을 사이에 끼우고 산화물 반도체 적층(244)과 중첩되는 게이트 전극층(202b)을 포함한다. 게이트 전극층(202b)은 백 게이트 전극으로서 이용할 수 있다. 게이트 전극층(202b)에 마이너스의 바이어스 전압을 인가함으로써, 백 채널측에서 제 2 전류가 흐르는 것을 억제하여, 트랜지스터(162)의 문턱 전압을 플러스 방향으로 변동시키는 것이 가능하게 된다. 이것들에 의해, 트랜지스터(162)를 노멀리 오프의 트랜지스터로 할 수 있다.
절연층(203) 및 절연층(204)으로서는, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 아연 갈륨, 또는 이들의 혼합 재료를 포함하는 막을 적용할 수 있다. 단, 산화물 반도체 적층(244)(구체적으로는, 산화물 반도체층(244a))과 접촉하는 절연층(204)은 산소 과잉 영역을 포함하는 것이 바람직하다.
단, 절연층(203)으로서 산소에 대한 장벽을 갖는 막을 적용하면, 절연층(204)으로부터의 산소의 이탈을 방지할 수 있기 때문에 바람직하다. 산소에 대한 장벽을 갖는 막으로서는, 산소에 대한 투과성이 적어도 절연층(204)보다 낮은 막을 이용하면 좋고, 구체적으로는, 예를 들면, 알루미늄, 마그네슘을 첨가한 알루미늄, 티탄을 첨가한 알루미늄, 마그네슘, 또는 티탄 등의 산화물막 혹은 질화물막을 포함하는 단층으로, 또는 적층으로 이용할 수 있다. 또한, 절연층(203)으로서 산소에 대한 장벽에 더하여, 수소, 수분 등의 불순물에 대한 투과성의 낮은 막을 이용하는 것이 보다 바람직하다. 이러한 막으로서 산화 알루미늄막을 적합하게 이용할 수 있다. 절연층(203)으로서 산화 알루미늄막을 이용함으로써, 산소의 이탈을 방지할 뿐만 아니라, 트랜지스터(162)의 전기적 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 혼입을 억제할 수 있다.
단, 게이트 전극층(202b), 및 전극층(202a)이 테이퍼 형상을 갖고 있으면, 절연층(203)의 피복성을 양호하게 할 수 있기 때문에, 바람직하다. 테이퍼각은 30° 이상 70° 이하로 하는 것이 바람직하다.
트랜지스터(162) 위에는 절연층(232), 절연층(236)이 단층 또는 적층으로 제공되어 있다. 절연층(232) 또는 절연층(236)으로서는, 절연층(203) 및 절연층(204)과 같은 재료를 포함하는 막을 이용할 수 있다. 필요하다면, 절연층(236)을 형성한 후, CMP 처리 등의 평탄화 처리를 실시함으로써, 절연층(236)의 표면을 평탄화해도 좋다. 또는, 절연층(236)으로서 트랜지스터 기인의 표면 요철을 저감하기 위하여 평탄화 절연막을 형성해도 좋고, 무기 절연막과 평탄화 절연막을 적층시켜도 좋다. 평탄화 절연막으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조사이클로부테인계 수지 등의 유기 재료를 이용할 수 있다. 또는, 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다.
절연층(236) 위에는 배선층(256)이 제공되어 있다. 배선층(256)은 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선이다. 배선층(256)은 절연층(236), 절연층(232), 및 게이트 절연층(260) 등에 형성된 콘택트홀을 통하여 전극층(268b)과 전기적으로 접속된다. 또한, 콘택트홀에 별도 전극층을 형성하고, 이 전극층을 통하여, 배선층(256)과 전극층(268b)을 전기적으로 접속해도 좋다.
또한, 게이트 절연층(260)을 사이에 끼우고, 트랜지스터(162)의 전극층(268a)과 중첩되는 영역에는, 도전층(253)이 제공되고 있다. 전극층(268a)과, 게이트 절연층(260)과, 도전층(253)에 의해, 용량 소자(164)가 형성된다. 즉, 트랜지스터(162)의 전극층(268a)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 도전층(253)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능한다. 단, 용량이 불필요한 경우에는, 용량 소자(164)를 제공하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 제공해도 좋다.
본 실시형태에 있어서, 도전층(253)은 트랜지스터(162)의 게이트 전극층(262)과 동일한 제작 공정에 의해 형성할 수 있다.
전극층(268a)은 게이트 전극층(202b)과 같은 층에 형성된 전극층(202a)과 전기적으로 접속되어 있다. 또한, 전극층(202a)은 절연층(234)에 제공된 콘택트홀을 통하여 전극층(222a)과 전기적으로 접속되어 있다. 도 3의 (A)에서는 도시하지 않았지만, 전극층(222a)은 트랜지스터(160)의 게이트 전극층(210)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(162)의 전극층(268a)은 트랜지스터(160)의 게이트 전극층(210)과 전기적으로 접속되어 있다.
절연층(230) 및 절연층(234)의 구성은 절연층(228)과 마찬가지로 할 수 있다. 단, 절연층(228), 절연층(230), 절연층(234)은 필요하다면 평탄화 처리를 실시해도 좋다. 또한, 트랜지스터(162)의 전극층(268a)과 트랜지스터(160)의 게이트 전극층(210)과의 전기적인 접속은 도 3의 (A)에 도시하는 구성에 한정되지 않고, 사이에 개재되는 전극층(또는 배선층), 절연층의 구성은 적절히 설정하는 것이 가능하다. 예를 들면, 전극층(202a)과 전극층(222a)과의 사이에 별도로 전극층을 제공해도 좋고, 전극층(268a)과 게이트 전극층(210)을 직접 접속해도 좋다.
단, 절연층(204)이 산소 과잉 영역을 포함하는 경우, 절연층(204)에 포함되는 과잉의 산소가 콘택트홀을 개구할 때에 방출되는 경우가 있기 때문에; 이 콘택트홀은 산화물 반도체 적층(244)과 중첩되지 않는 영역에 제공하는 것이 바람직하다. 도 3의 (A)에서는 절연층(204)에서 산화물 반도체 적층(244)과 중첩되지 않는 영역에 제공된 콘택트홀을 통하여 전극층(202a)과 전극층(268a)이 전기적으로 접속되어 있다. 단, 절연층(204)보다 하측(트랜지스터(160)측)에 제공되는 콘택트홀은 산화물 반도체 적층(244)과 중첩시켜도 좋다. 도 3의 (A)에서는 트랜지스터(162)의 게이트 전극층(202b)과 전극층(222a)과 같은 층에 제공된 배선층(222b)이 전기적으로 접속하는 예를 나타낸다.
도 3의 (A)에서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 제공되어 있다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 제공되어 있는 것이 바람직하다. 예를 들면, 용량 소자(164)의 도전층(253)은 트랜지스터(160)의 게이트 전극층(210)과 적어도 일부가 중첩되어 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에; 고집적화를 도모할 수 있다.
다음에, 도 3의 (A)에 대응하는 회로 구성의 일례를 도 3의 (B)에 나타낸다.
도 3의 (B)에서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속된다. 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 다른 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속된다. 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
도 3의 (B)에 도시하는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 인가될 수 있다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 인가된다(기록). 여기에서는, 다른 2개의 전위 레벨을 인가하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 인가되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극층에 인가된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 인가한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 인가되는 경우의 외관의 문턱값(Vth_H)은, 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 인가되는 경우의 외관의 문턱값(Vth_L)보다 낮아지기 때문이다. 여기서, 외관의 문턱 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L의 사이의 전위 V0로 함으로써, 트랜지스터(160)의 게이트 전극층에 인가된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 인가되고 있었던 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되면, 트랜지스터(160)는 「온 상태」가 된다. Low 레벨 전하가 인가되고 있었던 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)가 되어도 트랜지스터(160)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선의 전위를 봄으로써, 유지된 정보를 읽어낼 수 있다.
단, 메모리셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이 정보를 읽어내지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「오프 상태」가 되는 전위, 즉, Vth _H보다 작은 전위를 제 5 배선에 인가하면 좋다. 또는, 게이트 전극층 상태에 상관없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉, Vth _L보다 큰 전위를 제 5 배선에 인가하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 여기서, 트랜지스터(162)를 노멀리 오프의 트랜지스터로 함으로써, 전력의 공급이 없는 경우에, 트랜지스터(162)의 게이트(게이트 전극층(262))에는 접지 전위가 입력되는 구성으로 할 수 있다. 이렇게 하여, 전력의 공급이 없는 경우에, 트랜지스터(162)는 오프 상태를 유지할 수 있고, 기억 내용을 계속 유지할 수 있다.
또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명의 일 양태에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에 있어서는, 실시형태 1에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 2에 나타낸 구성과 다른 구성에 대하여, 도 4의 (A) 및 도 4의 (B)를 이용하여 설명한다.
도 4의 (A)는 반도체 장치의 회로 구성의 일례를 나타내고, 도 4의 (B)는 반도체 장치의 일례를 나타내는 개념도이다. 우선, 도 4의 (A)에 도시하는 반도체 장치에 대하여 설명을 행하고, 계속하여 도 4의 (B)에 도시하는 반도체 장치에 대하여, 이하 설명을 행한다.
도 4의 (A)에 도시하는 반도체 장치에 있어서, 비트선(BL)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층은 전기적으로 접속되고, 워드선(WL)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 4의 (A)에 도시하는 반도체 장치(메모리셀(250))에, 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선(WL)의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로서 트랜지스터(162)를 온 상태로 한다. 이것에 의해, 비트선(BL)의 전위가 용량 소자(254)의 제 1 단자에 인가할 수 있다(기록). 그 후, 워드선(WL)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 한다. 따라서, 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 포함한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖고 있다. 이 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위(혹은, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐서 유지하는 것이 가능하다. 트랜지스터(162)를 노멀리 오프의 트랜지스터로 함으로써, 전력의 공급이 없는 경우에, 트랜지스터(162)의 게이트에는 접지 전위가 입력되는 구성으로 할 수 있다. 이렇게 하여, 전력의 공급이 없는 경우에, 트랜지스터(162)는 오프 상태를 유지할 수 있고, 기억 내용을 계속 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(254)가 도통하여, 비트선(BL)과 용량 소자(254)의 사이에 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화된다. 비트선(BL)의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(혹은 용량 소자(254)에 축적된 전하)에 의해, 다른 값을 받는다.
예를 들면, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선(BL)가 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0로 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리셀(250) 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 비트선(BL)의 전위( = (CB×VB0＋C×V1)/(CB＋C))는 전위 V0를 유지하고 있는 경우의 비트선(BL)의 전위( = (CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 읽어낼 수 있다.
이와 같이, 도 4의 (A)에 도시하는 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징으로부터, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음에, 도 4의 (B)에 도시하는 반도체 장치에 대하여, 설명을 행한다.
도 4의 (B)에 도시하는 반도체 장치는 상부에 기억 회로로서 도 4의 (A)에 나타낸 메모리셀(250)을 복수 갖는 메모리셀 어레이(251a 및 251b)를 포함하고, 하부에, 메모리셀 어레이(251)(메모리셀 어레이(251a 및 251b))를 동작시키기 위해 필요한 주변 회로(258)를 포함한다. 단, 주변 회로(258)는 메모리셀 어레이(251)와 전기적으로 접속되어 있다.
도 4의 (B)에 나타낸 구성으로 함으로써, 주변 회로(258)를 메모리셀 어레이(251)(메모리셀 어레이(251a 및 251b))의 바로 아래에 제공할 수 있다. 따라서, 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(258)에 제공되는 트랜지스터는 트랜지스터(162)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 포함한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 이 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
단, 도 4의 (B)에 나타낸 반도체 장치에서는, 2개의 메모리셀 어레이(251)(메모리셀 어레이(251a)와 메모리셀 어레이(251b))가 적층된 구성을 예시했지만; 적층하는 메모리셀 어레이의 수는 이것으로 한정되지 않는다. 3개 이상의 메모리셀 어레이를 적층하는 구성으로 해도 좋다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 본 명세서에 나타내는 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로, 및 NAND형 회로를 도 13의 (A) 내지 도 13의 (C)에 나타낸다. 도 13의 (B)는 NOR형 회로이며, 도 13의 (C)는 NAND형 회로이다. 도 13의 (A)는 도 13의 (B)의 NOR형 회로에서의 트랜지스터(802) 및 트랜지스터(803)의 구조를 나타내는 단면도이다.
도 13의 (B) 및 도 13의 (C)에 나타내는 NOR형 회로 및 NAND형 회로에서는, p채널형 트랜지스터인 트랜지스터(801, 802, 811, 814)는 실시형태 2에 나타낸 트랜지스터(160)와 같은 구성으로 할 수 있다. 본 실시형태에서는, n형의 도전형을 갖는 반도체 재료를 이용한 기판(800)(예를 들면, n형 단결정 실리콘 기판)에 p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 도입하여 p형 불순물 영역을 포함하는 p채널형 트랜지스터를 형성한다.
또한, n채널형 트랜지스터인 트랜지스터(803, 804, 812, 813)에 실시형태 1에 나타내는 트랜지스터(120)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 포함한 트랜지스터를 적용한다.
또한, 도 13의 (A) 내지 도 13의 (C)에 나타내는 NOR형 회로 및 NAND형 회로에서는 트랜지스터(803, 804, 812, 813)는 산화물 반도체 적층에서 박막화된 채널 형성 영역을 포함하기 때문에; 상기 트랜지스터의 문턱 전압의 마이너스 방향으로의 시프트를 억제할 수 있다. 또한, 절연층을 사이에 끼우고 산화물 반도체 적층을 사이에 끼우도록 제 1 게이트 전극층 및 제 2 게이트 전극층이 제공되어 있다. 한쪽의 게이트 전극층을 백 게이트로서 이용한다. 적절히 전위를 제어하여, 예를 들면 GND로 함으로써 트랜지스터(803, 804, 812, 813)의 문턱 전압을 보다 플러스로 하고; 노멀리 오프의 트랜지스터로 할 수 있다.
본 실시형태는 NOR형 회로에서 트랜지스터(803) 및 트랜지스터(804)에 제공되고, 백 게이트로서 기능할 수 있는 게이트 전극층들은 전기적으로 접속되고, NAND형 회로에서, 트랜지스터(812) 및 트랜지스터(813)에 제공되고, 백 게이트로서 기능하는 게이트 전극층들이 전기적으로 접속하는 예를 나타낸다. 단, 이것으로 한정되지 않고, 상기 백 게이트로서 기능하는 게이트 전극층은 각각 독립적으로 전기적으로 제어되는 구조여도 좋다.
도 13의 (A)에 도시하는 반도체 장치는, 단결정 실리콘 기판이 기판(800)으로 이용되고, 상기 단결정 실리콘 기판을 이용하여 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에, 산화물 반도체 적층을 이용하여 형성된 채널 형성 영역을 포함한 트랜지스터(803)를 적층하는 예이다. 기판(800) 위에는 트랜지스터(802)를 둘러싸도록 소자 분리 절연층(806)이 제공되어 있다.
트랜지스터(803)의 게이트 전극층(841a)과 전기적으로 접속된 전극층(841b)은 게이트 절연층(843) 및 절연층(839)에 제공된 콘택트홀을 통하여, 게이트 전극층(840)과 같은 층에 제공된 전극층인 전극층(835)과 전기적으로 접속되어 있다. 전극층(835)은 절연층(836) 및 절연층(833)에 제공된 콘택트홀을 통하여, 배선층(832)과 전기적으로 접속되어 있다. 도 13의 (A)에는 명시적으로 도시하지 않았지만, 배선층(832)은 절연층(830) 및 절연층(826)에 제공된 콘택트홀을 통하여, 트랜지스터(802)의 게이트 전극층(821)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(803)의 게이트 전극층(841a)은 트랜지스터(802)의 게이트 전극층(821)과 전기적으로 접속되어 있다.
또한, 도 13의 (A)에는 명시적으로 도시하지 않았지만, 트랜지스터(802)의 전극층(825)은 배선층(834)과 전기적으로 접속되어 있고, 배선층(834)은 전극층(831)을 통하여 트랜지스터(803)의 전극층(845)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(802)의 전극층(825)과 트랜지스터(803)의 전극층(845)은 전기적으로 접속되어 있다.
단, 트랜지스터(802)의 전극층(또는 게이트 전극층)과 트랜지스터(803)의 전극층(또는 게이트 전극층)과의 전기적인 접속은 도 13의 (A)에 도시하는 구성에 한정되지 않고, 사이에 개재되는 전극층(또는 배선층), 절연층의 구성은 적절히 설정하는 것이 가능하다.
도 13의 (A)에 도시하는 바와 같이, 트랜지스터(802)와 트랜지스터(803)를 적층하여 형성하는 것보다, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다. 또한, 트랜지스터(802)는 노멀리 오프를 실현할 수 있는 트랜지스터이기 때문에, 논리 회로의 제어를 정확하게 행할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 이 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일례로서 상기 실시형태 1에 개시한 트랜지스터를 적어도 일부에 포함한 CPU(Central Processing Unit)에 대하여 설명한다.
도 5의 (A)는, CPU의 구체적인 구성을 나타내는 블럭도이다. 도 5의 (A)에 도시하는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함하고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도칩에 제공해도 좋다. 물론, 도 5의 (A)에 도시하는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 의해 다종 다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 콘트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(1197)는 레지스터(1196)의 어드레스를 생성하여, CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
타이밍 콘트롤러(1195)는 ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 및 레지스터 콘트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부가 제공되어 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 5의 (A)에 도시하는 CPU에서는, 레지스터(1196)에, 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀에는 상기 실시형태 2 또는 3에 개시한 메모리셀을 이용해도 좋다.
도 5의 (A)에 도시하는 CPU에 있어서, 레지스터 콘트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)에 포함되는 메모리셀에서, 논리(값)를 반전시키는 논리 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 논리(값)를 반전시키는 논리 소자에 의한 데이터의 유지가 선택되는 경우, 레지스터(1196) 내의 메모리셀에 대한 전원 전압을 공급한다. 용량 소자에서의 데이터의 유지가 선택되는 경우, 용량 소자에의 데이터의 재기록을 하여 레지스터(1196) 내의 메모리셀에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 5의 (B) 또는 도 5의 (C)에 도시하는 바와 같이, 메모리셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되는 노드 사이에, 스위칭 소자를 제공하는 것에 의해 행할 수 있다. 이하에 도 5의 (B) 및 도 5의 (C)의 회로의 설명을 행한다.
도 5의 (B) 및 도 5의 (C)에서는, 메모리셀에의 전원 전위의 공급을 제어하는 스위칭 소자로서, 상기 실시형태 1에 개시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 5의 (B)에 도시하는 기억 장치는 스위칭 소자(1141)와 메모리셀(1142)을 복수 갖는 메모리셀군(1143)을 갖고 있다. 구체적으로, 각 메모리셀(1142)에는 실시형태 2 또는 3에 기재되어 있는 메모리셀을 이용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여, 하이레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와 로 레벨의 전원 전위(VSS)의 전위가 인가된다.
도 5의 (B)에서는, 스위칭 소자(1141)로서 상기 실시형태 1에 개시한 트랜지스터를 이용한다. 이 트랜지스터는 그 게이트 전극층에 공급할 수 있는 신호(SigA)에 의해 스위칭이 제어된다.
단, 도 5의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 1개만 포함하는 구성을 나타내고 있지만; 특별히 한정되지 않는다. 스위칭 소자(1141)는 트랜지스터를 복수 갖고 포함하고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되고 있어도 좋다.
도 5의 (B)에서는 스위칭 소자(1141)에 의해, 메모리셀군(1143)에 포함되는 각 메모리셀(1142)에 대한 하이레벨의 전원 전위(VDD)의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로 레벨의 전원 전위(VSS)의 공급이 제어되어도 좋다.
도 5의 (C)에는, 메모리셀군(1143)에 포함되는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여, 로 레벨의 전원 전위(VSS)가 공급되고 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)에 포함되는 각 메모리셀(1142)에 대한 로 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되는 노드 사이에, 스위칭 소자를 제공하여 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하고; 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
또한, 스핀트로닉스 디바이스(spintronics device)로서 알려진 스핀 MRAM(스핀 주입 자화 반전형 MRAM)과 산화물 반도체를 포함한 메모리의 비교표를 표 2에 나타낸다.
스핀트로닉스 (MTJ 소자) OS/Si
1) 내열성 불안정 매우 안정(∼150℃)
2) 구동 방식 전류 구동 전압 구동
3) 기록 원리 자성체의 스핀 방향을 바꿈 FET의 온/오프
4) Si LSI 바이폴러 LSI에 적합
(바이폴러는 고집적화에는 적합하지 않기 때문에, 고집적화 회로에서는 MOS가 바람직함. 단, W가 커짐)		 MOSLSI에 적합
5) 오버헤드 큼
(줄열이 크기 때문)		 2∼3 자릿수 이상 작음
(기생 용량의 충방전)
6) 비휘발성 스핀을 이용 오프 전류가 작은 것을 이용
7) 판독 횟수 무한회 가능 무한회 가능
8) 3D화 어려움(가능하더라도 2층까지) 용이(몇 층이라도 가능)
9) 집적화도(F2) 4F2∼15F2 3D화의 적층수로 결정됨
10) 재료 자성을 가지는 희토류 산화물 반도체 재료
11) 자계 내성 약함 강함
산화물 반도체를 포함한 트랜지스터와 실리콘을 포함한 트랜지스터를 조합하는 메모리는 표 2에 나타낸 바와 같이, 스핀트로닉스 디바이스와 비교하여, 구동 방식, 기록 원리, 재료 등이 크게 상이하다.또한, 산화물 반도체를 포함한 트랜지스터와 실리콘을 포함한 트랜지스터를 조합하는 메모리는 표 2에 나타낸 바와 같이, 스핀트로닉스 디바이스에 비해, 내열성, 3D화(3층 이상의 적층 구조화), 자계 내성 등 많은 점에서 유리하다. 단, 표 2에 있는 "오버헤드"는 프로세서 내의 메모리부 등에 기록하는 전력 등 소위 오버헤드에 소비되는 전력이다.
이와 같이, 스핀트로닉스 디바이스에 비해 유리한 점이 많은 산화물 반도체를 포함한 메모리를 이용함으로써, CPU의 저소비전력화를 실현할 수 있게 된다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기의 예로서는, 다음을 포함한다: 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 혹은 노트형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지화상 또는 동영상을 재생하는 화상 재생 장치, 휴대용 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화자기, 트랜시버, 휴대 무선기, 휴대전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 이용한 엔진이나, 비수계 2차 전지로부터의 전력을 이용하여 전동기에 의해 추진하는 이동체 등도 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들면, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그 인 하이브리드 차(PHEV), 이들의 타이어 차바퀴를 무한 궤도로 바꾼 장궤 차량, 전동 어시스트 자전거를 포함하는 원동기가 부착된 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공위성, 우주 탐사기나 혹성 탐사기, 우주선을 포함한다. 이러한 전자기기의 구체적인 예를 도 6의 (A) 내지 도 6의 (C)에 나타낸다.
도 6의 (A)는 표시부를 갖는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 단, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타낸다. 또한, 전력 공급을 위한 전원 코드(9005)가 하우징(9001)에 제공되어 있다.
실시형태 1에 나타내는 트랜지스터는 표시부(9003)에 이용하는 것이 가능하고, 전자기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있다. 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나, 정보를 입력할 수 있다. 또한, 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 갖는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또한, 하우징(9001)에 제공된 경첩에 의해, 표시부(9003)의 화면을 마루에 대해서 수직으로 세울 수도 있고; 따라서, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는, 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되지만; 테이블에 표시부가 내장되어 있으면, 방의 공간을 효율적으로 이용할 수 있다.
도 6의 (B)는 휴대 음악 플레이어이며, 본체(3021)에는 표시부(3023)와 귀에 장착하기 위한 고정부(3022)와, 조작 버튼(3024), 외부 접속 포트(3025) 등이 포함되어 있다. 또한, 스피커를 포함하고 있어도 좋다. 실시형태 1의 트랜지스터, 또는 실시형태 2 내지 4에 나타낸 메모리나 논리 회로를 본체(3021)에 포함되어 있는 메모리나 CPU 등에 적용함으로써, 보다 저소비전력화된 휴대 음악 플레이어(PDA)를 제공할 수 있다.
또한, 도 6의 (B)에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하여 휴대전화와 연결시키면, 승용차 등을 운전하면서 무선에 의한 핸즈 프리의 회화도 가능하다.
도 6의 (C)는 컴퓨터이며, CPU를 포함하는 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는 본 발명의 일 양태를 이용하여 제작되는 반도체 장치를 그 표시부(9203)에 이용하여 제작된다. 실시형태 5에 나타낸 CPU를 이용하면, 저소비전력화된 컴퓨터로 하는 것이 가능하게 된다.
도 7의 (A) 및 도 7의 (B)는 반으로 접을 수 있는 태블릿형 단말이다. 도 7의 (A)는 펼친 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 포함한다.
도 7의 (A) 및 도 7의 (B)에 도시하는 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들면, 실시형태 2 또는 3에 설명한 반도체 장치를 메모리로서 사용할 수 있다. 앞의 실시형태에 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기록 및 판독을 고속으로 할 수 있고, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)에 터치함으로써 데이터 입력을 할 수 있다. 표시부(9631a)에서는, 일례로서 절반의 영역이 표시 기능만을 갖는 구성, 나머지 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만, 이 구성으로 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼 표시할 수 있다.
터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시의 방향을 전환, 흑백 표시나 칼라 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장하고 있는 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등을 포함하는 다른 검출 장치를 내장시켜도 좋다.
단, 도 7의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만; 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈 및 표시 품질이 상이하여도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정밀 표시를 행할 수 있는 표시 패널로 해도 좋다.
도 7의 (B)는 닫은 상태이다. 태블릿형 단말은 하우징(9630), 태양전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 포함한다. 도 7의 (B)에서는 충방전 제어 회로(9634)의 일례로서, 배터리(9635), DCDC 컨버터(9636)를 포함하는 구성에 대하여 나타낸다.
태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에; 내구성이 우수하고, 장기 사용의 관점에서도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 이 외에도 도 7의 (A) 및 도 7의 (B)에 도시한 태블릿형 단말은 다양한 정보(정지화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 단, 태양전지(9633)는 하우징(9630)의 한면 또는 양면에 제공할 수 있고, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 배터리(9635)로서는, 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있는 등의 이점이 있다.
도 7의 (B)에 도시하는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 7의 (C)에 블럭도를 도시하여 설명한다. 도 7의 (C)에는, 태양전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1 내지 SW3)가 도 7의 (B)에 도시하는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선 외광에 의해 태양전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양전지(9633)로부터의 전력이 이용되려면 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또한, 표시부(9631)에서의 표시를 행하지 않을 때는, SW1를 오프로 하고, SW2를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
단, 태양전지(9633)에 대해서는, 발전 수단의 일례로서 나타냈지만; 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전변환 소자(펠티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
도 8의 (A)에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있다. 표시부(8002)에 의해 영상을 표시하고, 스피커부(8003)로부터 음성을 출력하는 것이 가능하다. 실시형태 1에 나타내는 트랜지스터를 이용하여 표시부(8002)에 이용하는 것이 가능하다.
표시부(8002)는 액정 표시 장치, 유기 EL 소자 등의 발광소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 이용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등이 제공되어 있어도 좋다. 텔레비전 장치(8000)는 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있다. 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(8000)는 정보통신을 행하기 위한 CPU나 메모리를 포함하고 있어도 좋다. 텔레비전 장치(8000)는 실시형태 2 내지 5 중 어느 하나에 나타내는 메모리, 논리 회로, CPU를 이용하는 것이 가능하다.
도 8의 (A)에서, 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 실시형태 5의 CPU를 포함한 전기 기기의 일례이다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 포함한다. 도 8의 (A)에서, CPU(8203)가 실내기(8200)에 제공되어 있는 경우를 예시하고 있지만; CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 혹은, 실내기(8200)와 실외기(8204)의 양쪽 모두에, CPU(8203)가 제공되어 있어도 좋다. 실시형태 5에 나타낸 CPU는 산화물 반도체를 이용하여 형성된 CPU이기 때문에, 내열성이 우수하고, 신뢰성이 높은 에어컨디셔너를 제공할 수 있다.
도 8의 (A)에서, 전기 냉동 냉장고(8300)는 산화물 반도체를 이용한 CPU가 제공된 전기 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 포함한다. 도 8의 (A)에서는, CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에 나타낸 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 이용하는 것에 의해 저소비전력화를 도모할 수 있다.
도 8의 (B) 및 도 8의 (C)에서, 전기 기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어, 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 포함하는 처리 장치(9704)에 의해 제어된다. 실시형태 5에 나타낸 CPU를 전기 자동차(9700)의 CPU에 이용하는 것에 의해 저소비전력화를 도모할 수 있다.
구동 장치(9703)는 직류 전동기 혹은 교류 전동기 단체, 또는 전동기와 내연기관을 조합하여 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동륜에 걸리는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해, 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우는 도시하지 않았지만, 직류를 교류로 변환하는 인버터도 내장된다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
100：기판
102：게이트 전극층
103：절연층
104：절연층
106：산화물 반도체 적층
106a：산화물 반도체층
106b：산화물 반도체층
108：도전막
108a：소스 전극층
108b：드레인 전극층
110：절연층
112：게이트 전극층
120：트랜지스터
160：트랜지스터
162：트랜지스터
164：용량 소자
200：기판
202a：전극층
202b：게이트 전극층
203：절연층
204：절연층
206：소자 분리 절연층
208：게이트 절연층
210：게이트 전극층
212a：전극층
212b：전극층
214：불순물 영역
216：채널 형성 영역
218：사이드 월 절연층
220：고농도 불순물 영역
222a：전극층
222b：배선층
224：금속 간 화합물 영역
228：절연층
230：절연층
232：절연층
234：절연층
236：절연층
244：산화물 반도체 적층
244a：산화물 반도체층
244b：산화물 반도체층
250：메모리셀
251：메모리셀 어레이
251a：메모리셀 어레이
251b：메모리셀 어레이
253：도전층
254：용량 소자
256：배선층
258：주변 회로
260：게이트 절연층
262：게이트 전극층
268a：전극층
268b：전극층
302：절연층
306：산화물 반도체층
308a：소스 전극층
308b：드레인 전극층
310：게이트 절연층
320：트랜지스터
402：산소 과잉 영역
400：산소
800：기판
801：트랜지스터
802：트랜지스터
803：트랜지스터
804：트랜지스터
806：소자 분리 절연층
811：트랜지스터
812：트랜지스터
813：트랜지스터
814：트랜지스터
821：게이트 전극층
825：전극층
826：절연층
830：절연층
831：전극층
832：배선층
833：절연층
834：배선층
835：전극층
836：절연층
839：절연층
840：게이트 전극층
841a：게이트 전극층
841b：전극층
843：게이트 절연층
845：전극층
1141：스위칭 소자
1142：메모리셀
1143：메모리셀군
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
3021：본체
3022：고정부
3023：표시부
3024：조작 버튼
3025：외부 접속 포트
8000：텔레비전 장치
8001：하우징
8002：표시부
8003：스피커부
8200：실내기
8201：하우징
8202：송풍구
8203：CPU
8204：실외기
8300：전기 냉동 냉장고
8301：하우징
8302：냉장실용 문
8303：냉동실용 문
8304：CPU
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
9700：전기 자동차
9701：2차 전지
9702：제어 회로
9703：구동 장치
9704：처리 장치
본 출원은 2012년 4월 13일에 일본 특허청에 출원된 일련 번호가 2012-091539인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (8)

  1. 반도체 장치로서,
    절연 표면 위의 제 1 게이트 전극층;
    제 1 절연층을 사이에 두고 상기 제 1 게이트 전극층과 중첩되고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층;
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 및
    상기 소스 전극층과 상기 드레인 전극층 사이의 상기 제 2 산화물 반도체층의 상면 위에서 상기 제 2 산화물 반도체층의 상기 상면과 직접 접촉하는 제 2 절연층을 포함하고,
    상기 제 1 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층에 포함되는 인듐의 조성은 갈륨의 조성 이하이고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 1 결정 영역의 결정성은 상기 제 2 결정 영역의 결정성과는 다르고,
    상기 제 2 결정 영역에서 결정의 c축은 상기 제 2 산화물 반도체층의 상기 상면의 법선 벡터에 평행한, 반도체 장치.
  2. 반도체 장치로서,
    절연 표면 위의 제 1 게이트 전극층;
    제 1 절연층을 사이에 두고 상기 제 1 게이트 전극층과 중첩되고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층;
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 및
    상기 소스 전극층과 상기 드레인 전극층 사이의 상기 제 2 산화물 반도체층의 상면 위에서 상기 제 2 산화물 반도체층의 상기 상면과 직접 접촉하는 제 2 절연층을 포함하고,
    상기 제 1 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층에 포함되는 인듐의 조성은 갈륨의 조성 이하이고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 1 결정 영역의 결정성은 상기 제 2 결정 영역의 결정성과는 다르고,
    상기 제 2 결정 영역에서 결정의 c축은 상기 제 2 산화물 반도체층의 상기 상면의 법선 벡터에 평행하고,
    상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 동일한 구성 원소를 포함하고 상기 구성 원소의 조성이 다른, 반도체 장치.
  3. 반도체 장치로서,
    절연 표면 위의 제 1 게이트 전극층;
    제 1 절연층을 사이에 두고 상기 제 1 게이트 전극층과 중첩되고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층을 포함하는 산화물 반도체 적층;
    상기 제 2 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 및
    상기 소스 전극층과 상기 드레인 전극층 사이의 상기 제 2 산화물 반도체층의 상면 위에서 상기 제 2 산화물 반도체층의 상기 상면과 직접 접촉하는 제 2 절연층을 포함하고,
    상기 제 1 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층은 인듐 및 갈륨을 포함하고,
    상기 제 2 산화물 반도체층에 포함되는 인듐의 조성은 갈륨의 조성 이하이고,
    상기 제 1 산화물 반도체층은 제 1 결정 영역을 포함하고,
    상기 제 2 산화물 반도체층은 제 2 결정 영역을 포함하고,
    상기 제 1 결정 영역의 결정성은 상기 제 2 결정 영역의 결정성과는 다르고,
    상기 제 2 결정 영역에서 결정의 c축은 상기 결정의 위치에서 상기 제 2 산화물 반도체층의 상기 상면의 법선 벡터에 실질적으로 평행한, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 산화물 반도체층은:
    상기 제 2 절연층과 직접 접촉하는 제 1 영역; 및
    상기 소스 전극층과 직접 접촉하는 제 2 영역을 포함하고,
    상기 제 1 영역의 두께는 상기 제 2 영역의 두께보다 작은, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층에 포함되는 인듐의 조성은 갈륨의 조성보다 큰, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 산화물 반도체 적층의 일부의 두께는 3nm 이상 20nm 미만의 두께를 가지고, 상기 일부는 상기 소스 전극층과 상기 드레인 전극층 사이에 있는, 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 절연층을 사이에 두고 상기 산화물 반도체 적층과 중첩되는 제 2 게이트 전극층을 더 포함하고,
    상기 제 2 게이트 전극층은 상기 산화물 반도체 적층의 단부들을 넘어 연장하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 전극층 및 상기 제 2 게이트 전극층 중 적어도 하나는 질소를 포함하는 In-Ga-Zn-O막인, 반도체 장치.
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